lib/Target/X86/X86ISelSimple.cpp

   1 //===-- InstSelectSimple.cpp - A simple instruction selector for x86 ------===//
   2 //
   3 // This file defines a simple peephole instruction selector for the x86 platform
   4 //
   5 //===----------------------------------------------------------------------===//
   6
   7 #include "X86.h"
   8 #include "X86InstrInfo.h"
   9 #include "X86InstrBuilder.h"
  10 #include "llvm/Function.h"
  11 #include "llvm/iTerminators.h"
  12 #include "llvm/iOperators.h"
  13 #include "llvm/iOther.h"
  14 #include "llvm/iPHINode.h"
  15 #include "llvm/iMemory.h"
  16 #include "llvm/Type.h"
  17 #include "llvm/Constants.h"
  18 #include "llvm/Pass.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/Target/TargetMachine.h"
  22 #include "llvm/Support/InstVisitor.h"
  23 #include "llvm/Target/MRegisterInfo.h"
  24 #include <map>
  25
  26 using namespace MOTy;  // Get Use, Def, UseAndDef
  27
  28 namespace {
  29   struct ISel : public FunctionPass, InstVisitor<ISel> {
  30     TargetMachine &TM;
  31     MachineFunction *F;                    // The function we are compiling into
  32     MachineBasicBlock *BB;                 // The current MBB we are compiling
  33
  34     unsigned CurReg;
  35     std::map<Value*, unsigned> RegMap;  // Mapping between Val's and SSA Regs
  36
  37     ISel(TargetMachine &tm)
  38       : TM(tm), F(0), BB(0), CurReg(MRegisterInfo::FirstVirtualRegister) {}
  39
  40     /// runOnFunction - Top level implementation of instruction selection for
  41     /// the entire function.
  42     ///
  43     bool runOnFunction(Function &Fn) {
  44       F = &MachineFunction::construct(&Fn, TM);
  45       visit(Fn);
  46       RegMap.clear();
  47       CurReg = MRegisterInfo::FirstVirtualRegister;
  48       F = 0;
  49       return false;  // We never modify the LLVM itself.
  50     }
  51
  52     /// visitBasicBlock - This method is called when we are visiting a new basic
  53     /// block.  This simply creates a new MachineBasicBlock to emit code into
  54     /// and adds it to the current MachineFunction.  Subsequent visit* for
  55     /// instructions will be invoked for all instructions in the basic block.
  56     ///
  57     void visitBasicBlock(BasicBlock &LLVM_BB) {
  58       BB = new MachineBasicBlock(&LLVM_BB);
  59       // FIXME: Use the auto-insert form when it's available
  60       F->getBasicBlockList().push_back(BB);
  61     }
  62
  63     // Visitation methods for various instructions.  These methods simply emit
  64     // fixed X86 code for each instruction.
  65     //
  66
  67     // Control flow operators
  68     void visitReturnInst(ReturnInst &RI);
  69     void visitBranchInst(BranchInst &BI);
  70     void visitCallInst(CallInst &I);
  71
  72     // Arithmetic operators
  73     void visitSimpleBinary(BinaryOperator &B, unsigned OpcodeClass);
  74     void visitAdd(BinaryOperator &B) { visitSimpleBinary(B, 0); }
  75     void visitSub(BinaryOperator &B) { visitSimpleBinary(B, 1); }
  76     void visitMul(BinaryOperator &B);
  77
  78     void visitDiv(BinaryOperator &B) { visitDivRem(B); }
  79     void visitRem(BinaryOperator &B) { visitDivRem(B); }
  80     void visitDivRem(BinaryOperator &B);
  81
  82     // Bitwise operators
  83     void visitAnd(BinaryOperator &B) { visitSimpleBinary(B, 2); }
  84     void visitOr (BinaryOperator &B) { visitSimpleBinary(B, 3); }
  85     void visitXor(BinaryOperator &B) { visitSimpleBinary(B, 4); }
  86
  87     // Binary comparison operators
  88     void visitSetCCInst(SetCondInst &I, unsigned OpNum);
  89     void visitSetEQ(SetCondInst &I) { visitSetCCInst(I, 0); }
  90     void visitSetNE(SetCondInst &I) { visitSetCCInst(I, 1); }
  91     void visitSetLT(SetCondInst &I) { visitSetCCInst(I, 2); }
  92     void visitSetGT(SetCondInst &I) { visitSetCCInst(I, 3); }
  93     void visitSetLE(SetCondInst &I) { visitSetCCInst(I, 4); }
  94     void visitSetGE(SetCondInst &I) { visitSetCCInst(I, 5); }
  95
  96     // Memory Instructions
  97     void visitLoadInst(LoadInst &I);
  98     void visitStoreInst(StoreInst &I);
  99
 100     // Other operators
 101     void visitShiftInst(ShiftInst &I);
 102     void visitPHINode(PHINode &I);
 103     void visitCastInst(CastInst &I);
 104
 105     void visitInstruction(Instruction &I) {
 106       std::cerr << "Cannot instruction select: " << I;
 107       abort();
 108     }
 109
 110
 111     /// copyConstantToRegister - Output the instructions required to put the
 112     /// specified constant into the specified register.
 113     ///
 114     void copyConstantToRegister(Constant *C, unsigned Reg);
 115
 116     /// getReg - This method turns an LLVM value into a register number.  This
 117     /// is guaranteed to produce the same register number for a particular value
 118     /// every time it is queried.
 119     ///
 120     unsigned getReg(Value &V) { return getReg(&V); }  // Allow references
 121     unsigned getReg(Value *V) {
 122       unsigned &Reg = RegMap[V];
 123       if (Reg == 0) {
 124         Reg = CurReg++;
 125         RegMap[V] = Reg;
 126
 127         // Add the mapping of regnumber => reg class to MachineFunction
 128         F->addRegMap(Reg,
 129                      TM.getRegisterInfo()->getRegClassForType(V->getType()));
 130       }
 131
 132       // If this operand is a constant, emit the code to copy the constant into
 133       // the register here...
 134       //
 135       if (Constant *C = dyn_cast<Constant>(V))
 136         copyConstantToRegister(C, Reg);
 137
 138       return Reg;
 139     }
 140   };
 141 }
 142
 143 /// TypeClass - Used by the X86 backend to group LLVM types by their basic X86
 144 /// Representation.
 145 ///
 146 enum TypeClass {
 147   cByte, cShort, cInt, cLong, cFloat, cDouble
 148 };
 149
 150 /// getClass - Turn a primitive type into a "class" number which is based on the
 151 /// size of the type, and whether or not it is floating point.
 152 ///
 153 static inline TypeClass getClass(const Type *Ty) {
 154   switch (Ty->getPrimitiveID()) {
 155   case Type::SByteTyID:
 156   case Type::UByteTyID:   return cByte;      // Byte operands are class #0
 157   case Type::ShortTyID:
 158   case Type::UShortTyID:  return cShort;     // Short operands are class #1
 159   case Type::IntTyID:
 160   case Type::UIntTyID:
 161   case Type::PointerTyID: return cInt;       // Int's and pointers are class #2
 162
 163   case Type::LongTyID:
 164   case Type::ULongTyID:   return cLong;      // Longs are class #3
 165   case Type::FloatTyID:   return cFloat;     // Float is class #4
 166   case Type::DoubleTyID:  return cDouble;    // Doubles are class #5
 167   default:
 168     assert(0 && "Invalid type to getClass!");
 169     return cByte;  // not reached
 170   }
 171 }
 172
 173
 174 /// copyConstantToRegister - Output the instructions required to put the
 175 /// specified constant into the specified register.
 176 ///
 177 void ISel::copyConstantToRegister(Constant *C, unsigned R) {
 178   assert (!isa<ConstantExpr>(C) && "Constant expressions not yet handled!\n");
 179
 180   if (C->getType()->isIntegral()) {
 181     unsigned Class = getClass(C->getType());
 182     assert(Class != 3 && "Type not handled yet!");
 183
 184     static const unsigned IntegralOpcodeTab[] = {
 185       X86::MOVir8, X86::MOVir16, X86::MOVir32
 186     };
 187
 188     if (C->getType()->isSigned()) {
 189       ConstantSInt *CSI = cast<ConstantSInt>(C);
 190       BuildMI(BB, IntegralOpcodeTab[Class], 1, R).addSImm(CSI->getValue());
 191     } else {
 192       ConstantUInt *CUI = cast<ConstantUInt>(C);
 193       BuildMI(BB, IntegralOpcodeTab[Class], 1, R).addZImm(CUI->getValue());
 194     }
 195   } else {
 196     assert(0 && "Type not handled yet!");
 197   }
 198 }
 199
 200
 201 /// SetCC instructions - Here we just emit boilerplate code to set a byte-sized
 202 /// register, then move it to wherever the result should be.
 203 /// We handle FP setcc instructions by pushing them, doing a
 204 /// compare-and-pop-twice, and then copying the concodes to the main
 205 /// processor's concodes (I didn't make this up, it's in the Intel manual)
 206 ///
 207 void ISel::visitSetCCInst(SetCondInst &I, unsigned OpNum) {
 208   // The arguments are already supposed to be of the same type.
 209   const Type *CompTy = I.getOperand(0)->getType();
 210   unsigned reg1 = getReg(I.getOperand(0));
 211   unsigned reg2 = getReg(I.getOperand(1));
 212
 213   unsigned Class = getClass(CompTy);
 214   switch (Class) {
 215     // Emit: cmp <var1>, <var2> (do the comparison).  We can
 216     // compare 8-bit with 8-bit, 16-bit with 16-bit, 32-bit with
 217     // 32-bit.
 218   case cByte:
 219     BuildMI (BB, X86::CMPrr8, 2).addReg (reg1).addReg (reg2);
 220     break;
 221   case cShort:
 222     BuildMI (BB, X86::CMPrr16, 2).addReg (reg1).addReg (reg2);
 223     break;
 224   case cInt:
 225     BuildMI (BB, X86::CMPrr32, 2).addReg (reg1).addReg (reg2);
 226     break;
 227
 228     // Push the variables on the stack with fldl opcodes.
 229     // FIXME: assuming var1, var2 are in memory, if not, spill to
 230     // stack first
 231   case cFloat:  // Floats
 232     BuildMI (BB, X86::FLDr4, 1).addReg (reg1);
 233     BuildMI (BB, X86::FLDr4, 1).addReg (reg2);
 234     break;
 235   case cDouble:  // Doubles
 236     BuildMI (BB, X86::FLDr8, 1).addReg (reg1);
 237     BuildMI (BB, X86::FLDr8, 1).addReg (reg2);
 238     break;
 239   case cLong:
 240   default:
 241     visitInstruction(I);
 242   }
 243
 244   if (CompTy->isFloatingPoint()) {
 245     // (Non-trapping) compare and pop twice.
 246     BuildMI (BB, X86::FUCOMPP, 0);
 247     // Move fp status word (concodes) to ax.
 248     BuildMI (BB, X86::FNSTSWr8, 1, X86::AX);
 249     // Load real concodes from ax.
 250     BuildMI (BB, X86::SAHF, 1).addReg(X86::AH);
 251   }
 252
 253   // Emit setOp instruction (extract concode; clobbers ax),
 254   // using the following mapping:
 255   // LLVM  -> X86 signed  X86 unsigned
 256   // -----    -----       -----
 257   // seteq -> sete        sete
 258   // setne -> setne       setne
 259   // setlt -> setl        setb
 260   // setgt -> setg        seta
 261   // setle -> setle       setbe
 262   // setge -> setge       setae
 263
 264   static const unsigned OpcodeTab[2][6] = {
 265     {X86::SETEr, X86::SETNEr, X86::SETBr, X86::SETAr, X86::SETBEr, X86::SETAEr},
 266     {X86::SETEr, X86::SETNEr, X86::SETLr, X86::SETGr, X86::SETLEr, X86::SETGEr},
 267   };
 268
 269   BuildMI(BB, OpcodeTab[CompTy->isSigned()][OpNum], 0, X86::AL);
 270
 271   // Put it in the result using a move.
 272   BuildMI (BB, X86::MOVrr8, 1, getReg(I)).addReg(X86::AL);
 273 }
 274
 275
 276 /// 'ret' instruction - Here we are interested in meeting the x86 ABI.  As such,
 277 /// we have the following possibilities:
 278 ///
 279 ///   ret void: No return value, simply emit a 'ret' instruction
 280 ///   ret sbyte, ubyte : Extend value into EAX and return
 281 ///   ret short, ushort: Extend value into EAX and return
 282 ///   ret int, uint    : Move value into EAX and return
 283 ///   ret pointer      : Move value into EAX and return
 284 ///   ret long, ulong  : Move value into EAX/EDX and return
 285 ///   ret float/double : Top of FP stack
 286 ///
 287 void ISel::visitReturnInst (ReturnInst &I) {
 288   if (I.getNumOperands() == 0) {
 289     // Emit a 'ret' instruction
 290     BuildMI(BB, X86::RET, 0);
 291     return;
 292   }
 293
 294   unsigned val = getReg(I.getOperand(0));
 295   unsigned Class = getClass(I.getOperand(0)->getType());
 296   bool isUnsigned = I.getOperand(0)->getType()->isUnsigned();
 297   switch (Class) {
 298   case cByte:
 299     // ret sbyte, ubyte: Extend value into EAX and return
 300     if (isUnsigned)
 301       BuildMI (BB, X86::MOVZXr32r8, 1, X86::EAX).addReg (val);
 302     else
 303       BuildMI (BB, X86::MOVSXr32r8, 1, X86::EAX).addReg (val);
 304     break;
 305   case cShort:
 306     // ret short, ushort: Extend value into EAX and return
 307     if (isUnsigned)
 308       BuildMI (BB, X86::MOVZXr32r16, 1, X86::EAX).addReg (val);
 309     else
 310       BuildMI (BB, X86::MOVSXr32r16, 1, X86::EAX).addReg (val);
 311     break;
 312   case cInt:
 313     // ret int, uint, ptr: Move value into EAX and return
 314     // MOV EAX, <val>
 315     BuildMI(BB, X86::MOVrr32, 1, X86::EAX).addReg(val);
 316     break;
 317
 318     // ret float/double: top of FP stack
 319     // FLD <val>
 320   case cFloat:  // Floats
 321     BuildMI(BB, X86::FLDr4, 1).addReg(val);
 322     break;
 323   case cDouble:  // Doubles
 324     BuildMI(BB, X86::FLDr8, 1).addReg(val);
 325     break;
 326   case cLong:
 327     // ret long: use EAX(least significant 32 bits)/EDX (most
 328     // significant 32)...uh, I think so Brain, but how do i call
 329     // up the two parts of the value from inside this mouse
 330     // cage? *zort*
 331   default:
 332     visitInstruction(I);
 333   }
 334
 335   // Emit a 'ret' instruction
 336   BuildMI(BB, X86::RET, 0);
 337 }
 338
 339 /// visitBranchInst - Handle conditional and unconditional branches here.  Note
 340 /// that since code layout is frozen at this point, that if we are trying to
 341 /// jump to a block that is the immediate successor of the current block, we can
 342 /// just make a fall-through. (but we don't currently).
 343 ///
 344 void
 345 ISel::visitBranchInst (BranchInst & BI)
 346 {
 347   if (BI.isConditional ())
 348     {
 349       BasicBlock *ifTrue = BI.getSuccessor (0);
 350       BasicBlock *ifFalse = BI.getSuccessor (1); // this is really unobvious
 351
 352       // simplest thing I can think of: compare condition with zero,
 353       // followed by jump-if-equal to ifFalse, and jump-if-nonequal to
 354       // ifTrue
 355       unsigned int condReg = getReg (BI.getCondition ());
 356       BuildMI (BB, X86::CMPri8, 2).addReg (condReg).addZImm (0);
 357       BuildMI (BB, X86::JNE, 1).addPCDisp (BI.getSuccessor (0));
 358       BuildMI (BB, X86::JE, 1).addPCDisp (BI.getSuccessor (1));
 359     }
 360   else // unconditional branch
 361     {
 362       BuildMI (BB, X86::JMP, 1).addPCDisp (BI.getSuccessor (0));
 363     }
 364 }
 365
 366 /// visitCallInst - Push args on stack and do a procedure call instruction.
 367 void
 368 ISel::visitCallInst (CallInst & CI)
 369 {
 370   // Push the arguments on the stack in reverse order, as specified by
 371   // the ABI.
 372   for (unsigned i = CI.getNumOperands (); i >= 1; --i)
 373     {
 374       Value *v = CI.getOperand (i);
 375       unsigned argReg = getReg (v);
 376       switch (getClass (v->getType ()))
 377         {
 378         case cInt:
 379         case cFloat:
 380           BuildMI (BB, X86::PUSHr32, 1).addReg (argReg);
 381           break;
 382         default:
 383           // FIXME
 384           visitInstruction (CI);
 385           break;
 386         }
 387     }
 388   // Emit a CALL instruction with PC-relative displacement.
 389   BuildMI (BB, X86::CALLpcrel32, 1).addPCDisp (CI.getCalledValue ());
 390 }
 391
 392 /// visitSimpleBinary - Implement simple binary operators for integral types...
 393 /// OperatorClass is one of: 0 for Add, 1 for Sub, 2 for And, 3 for Or,
 394 /// 4 for Xor.
 395 ///
 396 void ISel::visitSimpleBinary(BinaryOperator &B, unsigned OperatorClass) {
 397   if (B.getType() == Type::BoolTy)  // FIXME: Handle bools for logicals
 398     visitInstruction(B);
 399
 400   unsigned Class = getClass(B.getType());
 401   if (Class > 2)  // FIXME: Handle longs
 402     visitInstruction(B);
 403
 404   static const unsigned OpcodeTab[][4] = {
 405     // Arithmetic operators
 406     { X86::ADDrr8, X86::ADDrr16, X86::ADDrr32, 0 },  // ADD
 407     { X86::SUBrr8, X86::SUBrr16, X86::SUBrr32, 0 },  // SUB
 408
 409     // Bitwise operators
 410     { X86::ANDrr8, X86::ANDrr16, X86::ANDrr32, 0 },  // AND
 411     { X86:: ORrr8, X86:: ORrr16, X86:: ORrr32, 0 },  // OR
 412     { X86::XORrr8, X86::XORrr16, X86::XORrr32, 0 },  // XOR
 413   };
 414
 415   unsigned Opcode = OpcodeTab[OperatorClass][Class];
 416   unsigned Op0r = getReg(B.getOperand(0));
 417   unsigned Op1r = getReg(B.getOperand(1));
 418   BuildMI(BB, Opcode, 2, getReg(B)).addReg(Op0r).addReg(Op1r);
 419 }
 420
 421 /// visitMul - Multiplies are not simple binary operators because they must deal
 422 /// with the EAX register explicitly.
 423 ///
 424 void ISel::visitMul(BinaryOperator &I) {
 425   unsigned Class = getClass(I.getType());
 426   if (Class > 2)  // FIXME: Handle longs
 427     visitInstruction(I);
 428
 429   static const unsigned Regs[]     ={ X86::AL    , X86::AX     , X86::EAX     };
 430   static const unsigned MulOpcode[]={ X86::MULrr8, X86::MULrr16, X86::MULrr32 };
 431   static const unsigned MovOpcode[]={ X86::MOVrr8, X86::MOVrr16, X86::MOVrr32 };
 432
 433   unsigned Reg     = Regs[Class];
 434   unsigned Op0Reg  = getReg(I.getOperand(0));
 435   unsigned Op1Reg  = getReg(I.getOperand(1));
 436
 437   // Put the first operand into one of the A registers...
 438   BuildMI(BB, MovOpcode[Class], 1, Reg).addReg(Op0Reg);
 439
 440   // Emit the appropriate multiply instruction...
 441   BuildMI(BB, MulOpcode[Class], 1).addReg(Op1Reg);
 442
 443   // Put the result into the destination register...
 444   BuildMI(BB, MovOpcode[Class], 1, getReg(I)).addReg(Reg);
 445 }
 446
 447
 448 /// visitDivRem - Handle division and remainder instructions... these
 449 /// instruction both require the same instructions to be generated, they just
 450 /// select the result from a different register.  Note that both of these
 451 /// instructions work differently for signed and unsigned operands.
 452 ///
 453 void ISel::visitDivRem(BinaryOperator &I) {
 454   unsigned Class = getClass(I.getType());
 455   if (Class > 2)  // FIXME: Handle longs
 456     visitInstruction(I);
 457
 458   static const unsigned Regs[]     ={ X86::AL    , X86::AX     , X86::EAX     };
 459   static const unsigned MovOpcode[]={ X86::MOVrr8, X86::MOVrr16, X86::MOVrr32 };
 460   static const unsigned ExtOpcode[]={ X86::CBW   , X86::CWD    , X86::CDQ     };
 461   static const unsigned ClrOpcode[]={ X86::XORrr8, X86::XORrr16, X86::XORrr32 };
 462   static const unsigned ExtRegs[]  ={ X86::AH    , X86::DX     , X86::EDX     };
 463
 464   static const unsigned DivOpcode[][4] = {
 465     { X86::DIVrr8 , X86::DIVrr16 , X86::DIVrr32 , 0 },  // Unsigned division
 466     { X86::IDIVrr8, X86::IDIVrr16, X86::IDIVrr32, 0 },  // Signed division
 467   };
 468
 469   bool isSigned   = I.getType()->isSigned();
 470   unsigned Reg    = Regs[Class];
 471   unsigned ExtReg = ExtRegs[Class];
 472   unsigned Op0Reg = getReg(I.getOperand(0));
 473   unsigned Op1Reg = getReg(I.getOperand(1));
 474
 475   // Put the first operand into one of the A registers...
 476   BuildMI(BB, MovOpcode[Class], 1, Reg).addReg(Op0Reg);
 477
 478   if (isSigned) {
 479     // Emit a sign extension instruction...
 480     BuildMI(BB, ExtOpcode[Class], 1, ExtReg).addReg(Reg);
 481   } else {
 482     // If unsigned, emit a zeroing instruction... (reg = xor reg, reg)
 483     BuildMI(BB, ClrOpcode[Class], 2, ExtReg).addReg(ExtReg).addReg(ExtReg);
 484   }
 485
 486   // Emit the appropriate divide or remainder instruction...
 487   BuildMI(BB, DivOpcode[isSigned][Class], 1).addReg(Op1Reg);
 488
 489   // Figure out which register we want to pick the result out of...
 490   unsigned DestReg = (I.getOpcode() == Instruction::Div) ? Reg : ExtReg;
 491
 492   // Put the result into the destination register...
 493   BuildMI(BB, MovOpcode[Class], 1, getReg(I)).addReg(DestReg);
 494 }
 495
 496
 497 /// Shift instructions: 'shl', 'sar', 'shr' - Some special cases here
 498 /// for constant immediate shift values, and for constant immediate
 499 /// shift values equal to 1. Even the general case is sort of special,
 500 /// because the shift amount has to be in CL, not just any old register.
 501 ///
 502 void ISel::visitShiftInst (ShiftInst &I) {
 503   unsigned Op0r = getReg (I.getOperand(0));
 504   unsigned DestReg = getReg(I);
 505   bool isLeftShift = I.getOpcode() == Instruction::Shl;
 506   bool isOperandSigned = I.getType()->isUnsigned();
 507   unsigned OperandClass = getClass(I.getType());
 508
 509   if (OperandClass > 2)
 510     visitInstruction(I); // Can't handle longs yet!
 511
 512   if (ConstantUInt *CUI = dyn_cast <ConstantUInt> (I.getOperand (1)))
 513     {
 514       // The shift amount is constant, guaranteed to be a ubyte. Get its value.
 515       assert(CUI->getType() == Type::UByteTy && "Shift amount not a ubyte?");
 516       unsigned char shAmt = CUI->getValue();
 517
 518       static const unsigned ConstantOperand[][4] = {
 519         { X86::SHRir8, X86::SHRir16, X86::SHRir32, 0 },  // SHR
 520         { X86::SARir8, X86::SARir16, X86::SARir32, 0 },  // SAR
 521         { X86::SHLir8, X86::SHLir16, X86::SHLir32, 0 },  // SHL
 522         { X86::SHLir8, X86::SHLir16, X86::SHLir32, 0 },  // SAL = SHL
 523       };
 524
 525       const unsigned *OpTab = // Figure out the operand table to use
 526         ConstantOperand[isLeftShift*2+isOperandSigned];
 527
 528       // Emit: <insn> reg, shamt  (shift-by-immediate opcode "ir" form.)
 529       BuildMI(BB, OpTab[OperandClass], 2, DestReg).addReg(Op0r).addZImm(shAmt);
 530     }
 531   else
 532     {
 533       // The shift amount is non-constant.
 534       //
 535       // In fact, you can only shift with a variable shift amount if
 536       // that amount is already in the CL register, so we have to put it
 537       // there first.
 538       //
 539
 540       // Emit: move cl, shiftAmount (put the shift amount in CL.)
 541       BuildMI(BB, X86::MOVrr8, 1, X86::CL).addReg(getReg(I.getOperand(1)));
 542
 543       // This is a shift right (SHR).
 544       static const unsigned NonConstantOperand[][4] = {
 545         { X86::SHRrr8, X86::SHRrr16, X86::SHRrr32, 0 },  // SHR
 546         { X86::SARrr8, X86::SARrr16, X86::SARrr32, 0 },  // SAR
 547         { X86::SHLrr8, X86::SHLrr16, X86::SHLrr32, 0 },  // SHL
 548         { X86::SHLrr8, X86::SHLrr16, X86::SHLrr32, 0 },  // SAL = SHL
 549       };
 550
 551       const unsigned *OpTab = // Figure out the operand table to use
 552         NonConstantOperand[isLeftShift*2+isOperandSigned];
 553
 554       BuildMI(BB, OpTab[OperandClass], 1, DestReg).addReg(Op0r);
 555     }
 556 }
 557
 558
 559 /// visitLoadInst - Implement LLVM load instructions in terms of the x86 'mov'
 560 /// instruction.
 561 ///
 562 void ISel::visitLoadInst(LoadInst &I) {
 563   unsigned Class = getClass(I.getType());
 564   if (Class > 2)  // FIXME: Handle longs and others...
 565     visitInstruction(I);
 566
 567   static const unsigned Opcode[] = { X86::MOVmr8, X86::MOVmr16, X86::MOVmr32 };
 568
 569   unsigned AddressReg = getReg(I.getOperand(0));
 570   addDirectMem(BuildMI(BB, Opcode[Class], 4, getReg(I)), AddressReg);
 571 }
 572
 573
 574 /// visitStoreInst - Implement LLVM store instructions in terms of the x86 'mov'
 575 /// instruction.
 576 ///
 577 void ISel::visitStoreInst(StoreInst &I) {
 578   unsigned Class = getClass(I.getOperand(0)->getType());
 579   if (Class > 2)  // FIXME: Handle longs and others...
 580     visitInstruction(I);
 581
 582   static const unsigned Opcode[] = { X86::MOVrm8, X86::MOVrm16, X86::MOVrm32 };
 583
 584   unsigned ValReg = getReg(I.getOperand(0));
 585   unsigned AddressReg = getReg(I.getOperand(1));
 586   addDirectMem(BuildMI(BB, Opcode[Class], 1+4), AddressReg).addReg(ValReg);
 587 }
 588
 589
 590 /// visitPHINode - Turn an LLVM PHI node into an X86 PHI node...
 591 ///
 592 void ISel::visitPHINode(PHINode &PN) {
 593   MachineInstr *MI = BuildMI(BB, X86::PHI, PN.getNumOperands(), getReg(PN));
 594
 595   for (unsigned i = 0, e = PN.getNumIncomingValues(); i != e; ++i) {
 596     // FIXME: This will put constants after the PHI nodes in the block, which
 597     // is invalid.  They should be put inline into the PHI node eventually.
 598     //
 599     MI->addRegOperand(getReg(PN.getIncomingValue(i)));
 600     MI->addPCDispOperand(PN.getIncomingBlock(i));
 601   }
 602 }
 603
 604 /// visitCastInst - Here we have various kinds of copying with or without
 605 /// sign extension going on.
 606 void
 607 ISel::visitCastInst (CastInst &CI)
 608 {
 609 //> cast larger int to smaller int -->  copy least significant byte/word w/ mov?
 610 //
 611 //I'm not really sure what to do with this.  We could insert a pseudo-op
 612 //that says take the low X bits of a Y bit register, but for now we can just
 613 //force the value into, say, EAX, then rip out AL or AX.  The advantage of
 614 //the former is that the register allocator could use any register it wants,
 615 //but for now this obviously doesn't matter.  :)
 616
 617 // if target type is bool
 618 // Emit Compare
 619 // Emit Set-if-not-zero
 620
 621 // if size of target type == size of source type
 622 // Emit Mov reg(target) <- reg(source)
 623
 624 // if size of target type > size of source type
 625 //      if both types are integer types
 626 //              if source type is signed
 627 //                 sbyte to short, ushort: Emit movsx 8->16
 628 //                 sbyte to int, uint:     Emit movsx 8->32
 629 //                 short to int, uint:     Emit movsx 16->32
 630 //              else if source type is unsigned
 631 //                 ubyte to short, ushort: Emit movzx 8->16
 632 //                 ubyte to int, uint:     Emit movzx 8->32
 633 //                 ushort to int, uint:    Emit movzx 16->32
 634 //      if both types are fp types
 635 //              float to double: Emit fstp, fld (???)
 636
 637   visitInstruction (CI);
 638 }
 639
 640 /// createSimpleX86InstructionSelector - This pass converts an LLVM function
 641 /// into a machine code representation is a very simple peep-hole fashion.  The
 642 /// generated code sucks but the implementation is nice and simple.
 643 ///
 644 Pass *createSimpleX86InstructionSelector(TargetMachine &TM) {
 645   return new ISel(TM);
 646 }