lib/Target/X86/X86ISelSimple.cpp

   1 //===-- InstSelectSimple.cpp - A simple instruction selector for x86 ------===//
   2 //
   3 // This file defines a simple peephole instruction selector for the x86 platform
   4 //
   5 //===----------------------------------------------------------------------===//
   6
   7 #include "X86.h"
   8 #include "X86InstrInfo.h"
   9 #include "X86InstrBuilder.h"
  10 #include "llvm/Function.h"
  11 #include "llvm/iTerminators.h"
  12 #include "llvm/iOperators.h"
  13 #include "llvm/iOther.h"
  14 #include "llvm/iPHINode.h"
  15 #include "llvm/iMemory.h"
  16 #include "llvm/Type.h"
  17 #include "llvm/Constants.h"
  18 #include "llvm/Pass.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/Target/TargetMachine.h"
  22 #include "llvm/Support/InstVisitor.h"
  23 #include "llvm/Target/MRegisterInfo.h"
  24 #include <map>
  25
  26 using namespace MOTy;  // Get Use, Def, UseAndDef
  27
  28 namespace {
  29   struct ISel : public FunctionPass, InstVisitor<ISel> {
  30     TargetMachine &TM;
  31     MachineFunction *F;                    // The function we are compiling into
  32     MachineBasicBlock *BB;                 // The current MBB we are compiling
  33
  34     unsigned CurReg;
  35     std::map<Value*, unsigned> RegMap;  // Mapping between Val's and SSA Regs
  36
  37     ISel(TargetMachine &tm)
  38       : TM(tm), F(0), BB(0), CurReg(MRegisterInfo::FirstVirtualRegister) {}
  39
  40     /// runOnFunction - Top level implementation of instruction selection for
  41     /// the entire function.
  42     ///
  43     bool runOnFunction(Function &Fn) {
  44       F = &MachineFunction::construct(&Fn, TM);
  45       visit(Fn);
  46       RegMap.clear();
  47       CurReg = MRegisterInfo::FirstVirtualRegister;
  48       F = 0;
  49       return false;  // We never modify the LLVM itself.
  50     }
  51
  52     /// visitBasicBlock - This method is called when we are visiting a new basic
  53     /// block.  This simply creates a new MachineBasicBlock to emit code into
  54     /// and adds it to the current MachineFunction.  Subsequent visit* for
  55     /// instructions will be invoked for all instructions in the basic block.
  56     ///
  57     void visitBasicBlock(BasicBlock &LLVM_BB) {
  58       BB = new MachineBasicBlock(&LLVM_BB);
  59       // FIXME: Use the auto-insert form when it's available
  60       F->getBasicBlockList().push_back(BB);
  61     }
  62
  63     // Visitation methods for various instructions.  These methods simply emit
  64     // fixed X86 code for each instruction.
  65     //
  66
  67     // Control flow operators
  68     void visitReturnInst(ReturnInst &RI);
  69     void visitBranchInst(BranchInst &BI);
  70     void visitCallInst(CallInst &I);
  71
  72     // Arithmetic operators
  73     void visitSimpleBinary(BinaryOperator &B, unsigned OpcodeClass);
  74     void visitAdd(BinaryOperator &B) { visitSimpleBinary(B, 0); }
  75     void visitSub(BinaryOperator &B) { visitSimpleBinary(B, 1); }
  76     void visitMul(BinaryOperator &B);
  77
  78     void visitDiv(BinaryOperator &B) { visitDivRem(B); }
  79     void visitRem(BinaryOperator &B) { visitDivRem(B); }
  80     void visitDivRem(BinaryOperator &B);
  81
  82     // Bitwise operators
  83     void visitAnd(BinaryOperator &B) { visitSimpleBinary(B, 2); }
  84     void visitOr (BinaryOperator &B) { visitSimpleBinary(B, 3); }
  85     void visitXor(BinaryOperator &B) { visitSimpleBinary(B, 4); }
  86
  87     // Binary comparison operators
  88     void visitSetCCInst(SetCondInst &I, unsigned OpNum);
  89     void visitSetEQ(SetCondInst &I) { visitSetCCInst(I, 0); }
  90     void visitSetNE(SetCondInst &I) { visitSetCCInst(I, 1); }
  91     void visitSetLT(SetCondInst &I) { visitSetCCInst(I, 2); }
  92     void visitSetGT(SetCondInst &I) { visitSetCCInst(I, 3); }
  93     void visitSetLE(SetCondInst &I) { visitSetCCInst(I, 4); }
  94     void visitSetGE(SetCondInst &I) { visitSetCCInst(I, 5); }
  95
  96     // Memory Instructions
  97     void visitLoadInst(LoadInst &I);
  98     void visitStoreInst(StoreInst &I);
  99
 100     // Other operators
 101     void visitShiftInst(ShiftInst &I);
 102     void visitPHINode(PHINode &I);
 103     void visitCastInst(CastInst &I);
 104
 105     void visitInstruction(Instruction &I) {
 106       std::cerr << "Cannot instruction select: " << I;
 107       abort();
 108     }
 109
 110     void promote32 (const unsigned targetReg, Value *v);
 111
 112     /// copyConstantToRegister - Output the instructions required to put the
 113     /// specified constant into the specified register.
 114     ///
 115     void copyConstantToRegister(Constant *C, unsigned Reg);
 116
 117     /// getReg - This method turns an LLVM value into a register number.  This
 118     /// is guaranteed to produce the same register number for a particular value
 119     /// every time it is queried.
 120     ///
 121     unsigned getReg(Value &V) { return getReg(&V); }  // Allow references
 122     unsigned getReg(Value *V) {
 123       unsigned &Reg = RegMap[V];
 124       if (Reg == 0) {
 125         Reg = CurReg++;
 126         RegMap[V] = Reg;
 127
 128         // Add the mapping of regnumber => reg class to MachineFunction
 129         F->addRegMap(Reg,
 130                      TM.getRegisterInfo()->getRegClassForType(V->getType()));
 131       }
 132
 133       // If this operand is a constant, emit the code to copy the constant into
 134       // the register here...
 135       //
 136       if (Constant *C = dyn_cast<Constant>(V)) {
 137         copyConstantToRegister(C, Reg);
 138       } else if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 139         // Move the address of the global into the register
 140         BuildMI(BB, X86::MOVir32, 1, Reg).addReg(GV);
 141       } else if (Argument *A = dyn_cast<Argument>(V)) {
 142         std::cerr << "ERROR: Arguments not implemented in SimpleInstSel\n";
 143       } else {
 144         assert(0 && "Don't know how to handle a value of this type!");
 145       }
 146
 147       return Reg;
 148     }
 149   };
 150 }
 151
 152 /// TypeClass - Used by the X86 backend to group LLVM types by their basic X86
 153 /// Representation.
 154 ///
 155 enum TypeClass {
 156   cByte, cShort, cInt, cLong, cFloat, cDouble
 157 };
 158
 159 /// getClass - Turn a primitive type into a "class" number which is based on the
 160 /// size of the type, and whether or not it is floating point.
 161 ///
 162 static inline TypeClass getClass(const Type *Ty) {
 163   switch (Ty->getPrimitiveID()) {
 164   case Type::SByteTyID:
 165   case Type::UByteTyID:   return cByte;      // Byte operands are class #0
 166   case Type::ShortTyID:
 167   case Type::UShortTyID:  return cShort;     // Short operands are class #1
 168   case Type::IntTyID:
 169   case Type::UIntTyID:
 170   case Type::PointerTyID: return cInt;       // Int's and pointers are class #2
 171
 172   case Type::LongTyID:
 173   case Type::ULongTyID:   return cLong;      // Longs are class #3
 174   case Type::FloatTyID:   return cFloat;     // Float is class #4
 175   case Type::DoubleTyID:  return cDouble;    // Doubles are class #5
 176   default:
 177     assert(0 && "Invalid type to getClass!");
 178     return cByte;  // not reached
 179   }
 180 }
 181
 182
 183 /// copyConstantToRegister - Output the instructions required to put the
 184 /// specified constant into the specified register.
 185 ///
 186 void ISel::copyConstantToRegister(Constant *C, unsigned R) {
 187   assert (!isa<ConstantExpr>(C) && "Constant expressions not yet handled!\n");
 188
 189   if (C->getType()->isIntegral()) {
 190     unsigned Class = getClass(C->getType());
 191     assert(Class != 3 && "Type not handled yet!");
 192
 193     static const unsigned IntegralOpcodeTab[] = {
 194       X86::MOVir8, X86::MOVir16, X86::MOVir32
 195     };
 196
 197     if (C->getType()->isSigned()) {
 198       ConstantSInt *CSI = cast<ConstantSInt>(C);
 199       BuildMI(BB, IntegralOpcodeTab[Class], 1, R).addSImm(CSI->getValue());
 200     } else {
 201       ConstantUInt *CUI = cast<ConstantUInt>(C);
 202       BuildMI(BB, IntegralOpcodeTab[Class], 1, R).addZImm(CUI->getValue());
 203     }
 204   } else {
 205     assert(0 && "Type not handled yet!");
 206   }
 207 }
 208
 209
 210 /// SetCC instructions - Here we just emit boilerplate code to set a byte-sized
 211 /// register, then move it to wherever the result should be.
 212 /// We handle FP setcc instructions by pushing them, doing a
 213 /// compare-and-pop-twice, and then copying the concodes to the main
 214 /// processor's concodes (I didn't make this up, it's in the Intel manual)
 215 ///
 216 void ISel::visitSetCCInst(SetCondInst &I, unsigned OpNum) {
 217   // The arguments are already supposed to be of the same type.
 218   const Type *CompTy = I.getOperand(0)->getType();
 219   unsigned reg1 = getReg(I.getOperand(0));
 220   unsigned reg2 = getReg(I.getOperand(1));
 221
 222   unsigned Class = getClass(CompTy);
 223   switch (Class) {
 224     // Emit: cmp <var1>, <var2> (do the comparison).  We can
 225     // compare 8-bit with 8-bit, 16-bit with 16-bit, 32-bit with
 226     // 32-bit.
 227   case cByte:
 228     BuildMI (BB, X86::CMPrr8, 2).addReg (reg1).addReg (reg2);
 229     break;
 230   case cShort:
 231     BuildMI (BB, X86::CMPrr16, 2).addReg (reg1).addReg (reg2);
 232     break;
 233   case cInt:
 234     BuildMI (BB, X86::CMPrr32, 2).addReg (reg1).addReg (reg2);
 235     break;
 236
 237     // Push the variables on the stack with fldl opcodes.
 238     // FIXME: assuming var1, var2 are in memory, if not, spill to
 239     // stack first
 240   case cFloat:  // Floats
 241     BuildMI (BB, X86::FLDr4, 1).addReg (reg1);
 242     BuildMI (BB, X86::FLDr4, 1).addReg (reg2);
 243     break;
 244   case cDouble:  // Doubles
 245     BuildMI (BB, X86::FLDr8, 1).addReg (reg1);
 246     BuildMI (BB, X86::FLDr8, 1).addReg (reg2);
 247     break;
 248   case cLong:
 249   default:
 250     visitInstruction(I);
 251   }
 252
 253   if (CompTy->isFloatingPoint()) {
 254     // (Non-trapping) compare and pop twice.
 255     BuildMI (BB, X86::FUCOMPP, 0);
 256     // Move fp status word (concodes) to ax.
 257     BuildMI (BB, X86::FNSTSWr8, 1, X86::AX);
 258     // Load real concodes from ax.
 259     BuildMI (BB, X86::SAHF, 1).addReg(X86::AH);
 260   }
 261
 262   // Emit setOp instruction (extract concode; clobbers ax),
 263   // using the following mapping:
 264   // LLVM  -> X86 signed  X86 unsigned
 265   // -----    -----       -----
 266   // seteq -> sete        sete
 267   // setne -> setne       setne
 268   // setlt -> setl        setb
 269   // setgt -> setg        seta
 270   // setle -> setle       setbe
 271   // setge -> setge       setae
 272
 273   static const unsigned OpcodeTab[2][6] = {
 274     {X86::SETEr, X86::SETNEr, X86::SETBr, X86::SETAr, X86::SETBEr, X86::SETAEr},
 275     {X86::SETEr, X86::SETNEr, X86::SETLr, X86::SETGr, X86::SETLEr, X86::SETGEr},
 276   };
 277
 278   BuildMI(BB, OpcodeTab[CompTy->isSigned()][OpNum], 0, X86::AL);
 279
 280   // Put it in the result using a move.
 281   BuildMI (BB, X86::MOVrr8, 1, getReg(I)).addReg(X86::AL);
 282 }
 283
 284 /// promote32 - Emit instructions to turn a narrow operand into a 32-bit-wide
 285 /// operand, in the specified target register.
 286 void
 287 ISel::promote32 (const unsigned targetReg, Value *v)
 288 {
 289   unsigned vReg = getReg (v);
 290   unsigned Class = getClass (v->getType ());
 291   bool isUnsigned = v->getType ()->isUnsigned ();
 292   assert (((Class == cByte) || (Class == cShort) || (Class == cInt))
 293           && "Unpromotable operand class in promote32");
 294   switch (Class)
 295     {
 296     case cByte:
 297       // Extend value into target register (8->32)
 298       if (isUnsigned)
 299         BuildMI (BB, X86::MOVZXr32r8, 1, targetReg).addReg (vReg);
 300       else
 301         BuildMI (BB, X86::MOVSXr32r8, 1, targetReg).addReg (vReg);
 302       break;
 303     case cShort:
 304       // Extend value into target register (16->32)
 305       if (isUnsigned)
 306         BuildMI (BB, X86::MOVZXr32r16, 1, targetReg).addReg (vReg);
 307       else
 308         BuildMI (BB, X86::MOVSXr32r16, 1, targetReg).addReg (vReg);
 309       break;
 310     case cInt:
 311       // Move value into target register (32->32)
 312       BuildMI (BB, X86::MOVrr32, 1, targetReg).addReg (vReg);
 313       break;
 314     }
 315 }
 316
 317 /// 'ret' instruction - Here we are interested in meeting the x86 ABI.  As such,
 318 /// we have the following possibilities:
 319 ///
 320 ///   ret void: No return value, simply emit a 'ret' instruction
 321 ///   ret sbyte, ubyte : Extend value into EAX and return
 322 ///   ret short, ushort: Extend value into EAX and return
 323 ///   ret int, uint    : Move value into EAX and return
 324 ///   ret pointer      : Move value into EAX and return
 325 ///   ret long, ulong  : Move value into EAX/EDX and return
 326 ///   ret float/double : Top of FP stack
 327 ///
 328 void
 329 ISel::visitReturnInst (ReturnInst &I)
 330 {
 331   if (I.getNumOperands () == 0)
 332     {
 333       // Emit a 'ret' instruction
 334       BuildMI (BB, X86::RET, 0);
 335       return;
 336     }
 337   Value *rv = I.getOperand (0);
 338   unsigned Class = getClass (rv->getType ());
 339   switch (Class)
 340     {
 341       // integral return values: extend or move into EAX and return.
 342     case cByte:
 343     case cShort:
 344     case cInt:
 345       promote32 (X86::EAX, rv);
 346       break;
 347       // ret float/double: top of FP stack
 348       // FLD <val>
 349     case cFloat:                // Floats
 350       BuildMI (BB, X86::FLDr4, 1).addReg (getReg (rv));
 351       break;
 352     case cDouble:               // Doubles
 353       BuildMI (BB, X86::FLDr8, 1).addReg (getReg (rv));
 354       break;
 355     case cLong:
 356       // ret long: use EAX(least significant 32 bits)/EDX (most
 357       // significant 32)...uh, I think so Brain, but how do i call
 358       // up the two parts of the value from inside this mouse
 359       // cage? *zort*
 360     default:
 361       visitInstruction (I);
 362     }
 363   // Emit a 'ret' instruction
 364   BuildMI (BB, X86::RET, 0);
 365 }
 366
 367 /// visitBranchInst - Handle conditional and unconditional branches here.  Note
 368 /// that since code layout is frozen at this point, that if we are trying to
 369 /// jump to a block that is the immediate successor of the current block, we can
 370 /// just make a fall-through. (but we don't currently).
 371 ///
 372 void
 373 ISel::visitBranchInst (BranchInst & BI)
 374 {
 375   if (BI.isConditional ())
 376     {
 377       BasicBlock *ifTrue = BI.getSuccessor (0);
 378       BasicBlock *ifFalse = BI.getSuccessor (1); // this is really unobvious
 379
 380       // simplest thing I can think of: compare condition with zero,
 381       // followed by jump-if-equal to ifFalse, and jump-if-nonequal to
 382       // ifTrue
 383       unsigned int condReg = getReg (BI.getCondition ());
 384       BuildMI (BB, X86::CMPri8, 2).addReg (condReg).addZImm (0);
 385       BuildMI (BB, X86::JNE, 1).addPCDisp (BI.getSuccessor (0));
 386       BuildMI (BB, X86::JE, 1).addPCDisp (BI.getSuccessor (1));
 387     }
 388   else // unconditional branch
 389     {
 390       BuildMI (BB, X86::JMP, 1).addPCDisp (BI.getSuccessor (0));
 391     }
 392 }
 393
 394 /// visitCallInst - Push args on stack and do a procedure call instruction.
 395 void
 396 ISel::visitCallInst (CallInst & CI)
 397 {
 398   // Push the arguments on the stack in reverse order, as specified by
 399   // the ABI.
 400   for (unsigned i = CI.getNumOperands()-1; i >= 1; --i)
 401     {
 402       Value *v = CI.getOperand (i);
 403       switch (getClass (v->getType ()))
 404         {
 405         case cByte:
 406         case cShort:
 407           // Promote V to 32 bits wide, and move the result into EAX,
 408           // then push EAX.
 409           promote32 (X86::EAX, v);
 410           BuildMI (BB, X86::PUSHr32, 1).addReg (X86::EAX);
 411           break;
 412         case cInt:
 413         case cFloat: {
 414           unsigned Reg = getReg(v);
 415           BuildMI (BB, X86::PUSHr32, 1).addReg(Reg);
 416           break;
 417         }
 418         default:
 419           // FIXME: long/ulong/double args not handled.
 420           visitInstruction (CI);
 421           break;
 422         }
 423     }
 424   // Emit a CALL instruction with PC-relative displacement.
 425   BuildMI (BB, X86::CALLpcrel32, 1).addPCDisp (CI.getCalledValue ());
 426 }
 427
 428 /// visitSimpleBinary - Implement simple binary operators for integral types...
 429 /// OperatorClass is one of: 0 for Add, 1 for Sub, 2 for And, 3 for Or,
 430 /// 4 for Xor.
 431 ///
 432 void ISel::visitSimpleBinary(BinaryOperator &B, unsigned OperatorClass) {
 433   if (B.getType() == Type::BoolTy)  // FIXME: Handle bools for logicals
 434     visitInstruction(B);
 435
 436   unsigned Class = getClass(B.getType());
 437   if (Class > 2)  // FIXME: Handle longs
 438     visitInstruction(B);
 439
 440   static const unsigned OpcodeTab[][4] = {
 441     // Arithmetic operators
 442     { X86::ADDrr8, X86::ADDrr16, X86::ADDrr32, 0 },  // ADD
 443     { X86::SUBrr8, X86::SUBrr16, X86::SUBrr32, 0 },  // SUB
 444
 445     // Bitwise operators
 446     { X86::ANDrr8, X86::ANDrr16, X86::ANDrr32, 0 },  // AND
 447     { X86:: ORrr8, X86:: ORrr16, X86:: ORrr32, 0 },  // OR
 448     { X86::XORrr8, X86::XORrr16, X86::XORrr32, 0 },  // XOR
 449   };
 450
 451   unsigned Opcode = OpcodeTab[OperatorClass][Class];
 452   unsigned Op0r = getReg(B.getOperand(0));
 453   unsigned Op1r = getReg(B.getOperand(1));
 454   BuildMI(BB, Opcode, 2, getReg(B)).addReg(Op0r).addReg(Op1r);
 455 }
 456
 457 /// visitMul - Multiplies are not simple binary operators because they must deal
 458 /// with the EAX register explicitly.
 459 ///
 460 void ISel::visitMul(BinaryOperator &I) {
 461   unsigned Class = getClass(I.getType());
 462   if (Class > 2)  // FIXME: Handle longs
 463     visitInstruction(I);
 464
 465   static const unsigned Regs[]     ={ X86::AL    , X86::AX     , X86::EAX     };
 466   static const unsigned MulOpcode[]={ X86::MULrr8, X86::MULrr16, X86::MULrr32 };
 467   static const unsigned MovOpcode[]={ X86::MOVrr8, X86::MOVrr16, X86::MOVrr32 };
 468
 469   unsigned Reg     = Regs[Class];
 470   unsigned Op0Reg  = getReg(I.getOperand(0));
 471   unsigned Op1Reg  = getReg(I.getOperand(1));
 472
 473   // Put the first operand into one of the A registers...
 474   BuildMI(BB, MovOpcode[Class], 1, Reg).addReg(Op0Reg);
 475
 476   // Emit the appropriate multiply instruction...
 477   BuildMI(BB, MulOpcode[Class], 1).addReg(Op1Reg);
 478
 479   // Put the result into the destination register...
 480   BuildMI(BB, MovOpcode[Class], 1, getReg(I)).addReg(Reg);
 481 }
 482
 483
 484 /// visitDivRem - Handle division and remainder instructions... these
 485 /// instruction both require the same instructions to be generated, they just
 486 /// select the result from a different register.  Note that both of these
 487 /// instructions work differently for signed and unsigned operands.
 488 ///
 489 void ISel::visitDivRem(BinaryOperator &I) {
 490   unsigned Class = getClass(I.getType());
 491   if (Class > 2)  // FIXME: Handle longs
 492     visitInstruction(I);
 493
 494   static const unsigned Regs[]     ={ X86::AL    , X86::AX     , X86::EAX     };
 495   static const unsigned MovOpcode[]={ X86::MOVrr8, X86::MOVrr16, X86::MOVrr32 };
 496   static const unsigned ExtOpcode[]={ X86::CBW   , X86::CWD    , X86::CDQ     };
 497   static const unsigned ClrOpcode[]={ X86::XORrr8, X86::XORrr16, X86::XORrr32 };
 498   static const unsigned ExtRegs[]  ={ X86::AH    , X86::DX     , X86::EDX     };
 499
 500   static const unsigned DivOpcode[][4] = {
 501     { X86::DIVrr8 , X86::DIVrr16 , X86::DIVrr32 , 0 },  // Unsigned division
 502     { X86::IDIVrr8, X86::IDIVrr16, X86::IDIVrr32, 0 },  // Signed division
 503   };
 504
 505   bool isSigned   = I.getType()->isSigned();
 506   unsigned Reg    = Regs[Class];
 507   unsigned ExtReg = ExtRegs[Class];
 508   unsigned Op0Reg = getReg(I.getOperand(0));
 509   unsigned Op1Reg = getReg(I.getOperand(1));
 510
 511   // Put the first operand into one of the A registers...
 512   BuildMI(BB, MovOpcode[Class], 1, Reg).addReg(Op0Reg);
 513
 514   if (isSigned) {
 515     // Emit a sign extension instruction...
 516     BuildMI(BB, ExtOpcode[Class], 0);
 517   } else {
 518     // If unsigned, emit a zeroing instruction... (reg = xor reg, reg)
 519     BuildMI(BB, ClrOpcode[Class], 2, ExtReg).addReg(ExtReg).addReg(ExtReg);
 520   }
 521
 522   // Emit the appropriate divide or remainder instruction...
 523   BuildMI(BB, DivOpcode[isSigned][Class], 1).addReg(Op1Reg);
 524
 525   // Figure out which register we want to pick the result out of...
 526   unsigned DestReg = (I.getOpcode() == Instruction::Div) ? Reg : ExtReg;
 527
 528   // Put the result into the destination register...
 529   BuildMI(BB, MovOpcode[Class], 1, getReg(I)).addReg(DestReg);
 530 }
 531
 532
 533 /// Shift instructions: 'shl', 'sar', 'shr' - Some special cases here
 534 /// for constant immediate shift values, and for constant immediate
 535 /// shift values equal to 1. Even the general case is sort of special,
 536 /// because the shift amount has to be in CL, not just any old register.
 537 ///
 538 void ISel::visitShiftInst (ShiftInst &I) {
 539   unsigned Op0r = getReg (I.getOperand(0));
 540   unsigned DestReg = getReg(I);
 541   bool isLeftShift = I.getOpcode() == Instruction::Shl;
 542   bool isOperandSigned = I.getType()->isUnsigned();
 543   unsigned OperandClass = getClass(I.getType());
 544
 545   if (OperandClass > 2)
 546     visitInstruction(I); // Can't handle longs yet!
 547
 548   if (ConstantUInt *CUI = dyn_cast <ConstantUInt> (I.getOperand (1)))
 549     {
 550       // The shift amount is constant, guaranteed to be a ubyte. Get its value.
 551       assert(CUI->getType() == Type::UByteTy && "Shift amount not a ubyte?");
 552       unsigned char shAmt = CUI->getValue();
 553
 554       static const unsigned ConstantOperand[][4] = {
 555         { X86::SHRir8, X86::SHRir16, X86::SHRir32, 0 },  // SHR
 556         { X86::SARir8, X86::SARir16, X86::SARir32, 0 },  // SAR
 557         { X86::SHLir8, X86::SHLir16, X86::SHLir32, 0 },  // SHL
 558         { X86::SHLir8, X86::SHLir16, X86::SHLir32, 0 },  // SAL = SHL
 559       };
 560
 561       const unsigned *OpTab = // Figure out the operand table to use
 562         ConstantOperand[isLeftShift*2+isOperandSigned];
 563
 564       // Emit: <insn> reg, shamt  (shift-by-immediate opcode "ir" form.)
 565       BuildMI(BB, OpTab[OperandClass], 2, DestReg).addReg(Op0r).addZImm(shAmt);
 566     }
 567   else
 568     {
 569       // The shift amount is non-constant.
 570       //
 571       // In fact, you can only shift with a variable shift amount if
 572       // that amount is already in the CL register, so we have to put it
 573       // there first.
 574       //
 575
 576       // Emit: move cl, shiftAmount (put the shift amount in CL.)
 577       BuildMI(BB, X86::MOVrr8, 1, X86::CL).addReg(getReg(I.getOperand(1)));
 578
 579       // This is a shift right (SHR).
 580       static const unsigned NonConstantOperand[][4] = {
 581         { X86::SHRrr8, X86::SHRrr16, X86::SHRrr32, 0 },  // SHR
 582         { X86::SARrr8, X86::SARrr16, X86::SARrr32, 0 },  // SAR
 583         { X86::SHLrr8, X86::SHLrr16, X86::SHLrr32, 0 },  // SHL
 584         { X86::SHLrr8, X86::SHLrr16, X86::SHLrr32, 0 },  // SAL = SHL
 585       };
 586
 587       const unsigned *OpTab = // Figure out the operand table to use
 588         NonConstantOperand[isLeftShift*2+isOperandSigned];
 589
 590       BuildMI(BB, OpTab[OperandClass], 1, DestReg).addReg(Op0r);
 591     }
 592 }
 593
 594
 595 /// visitLoadInst - Implement LLVM load instructions in terms of the x86 'mov'
 596 /// instruction.
 597 ///
 598 void ISel::visitLoadInst(LoadInst &I) {
 599   unsigned Class = getClass(I.getType());
 600   if (Class > 2)  // FIXME: Handle longs and others...
 601     visitInstruction(I);
 602
 603   static const unsigned Opcode[] = { X86::MOVmr8, X86::MOVmr16, X86::MOVmr32 };
 604
 605   unsigned AddressReg = getReg(I.getOperand(0));
 606   addDirectMem(BuildMI(BB, Opcode[Class], 4, getReg(I)), AddressReg);
 607 }
 608
 609
 610 /// visitStoreInst - Implement LLVM store instructions in terms of the x86 'mov'
 611 /// instruction.
 612 ///
 613 void ISel::visitStoreInst(StoreInst &I) {
 614   unsigned Class = getClass(I.getOperand(0)->getType());
 615   if (Class > 2)  // FIXME: Handle longs and others...
 616     visitInstruction(I);
 617
 618   static const unsigned Opcode[] = { X86::MOVrm8, X86::MOVrm16, X86::MOVrm32 };
 619
 620   unsigned ValReg = getReg(I.getOperand(0));
 621   unsigned AddressReg = getReg(I.getOperand(1));
 622   addDirectMem(BuildMI(BB, Opcode[Class], 1+4), AddressReg).addReg(ValReg);
 623 }
 624
 625
 626 /// visitPHINode - Turn an LLVM PHI node into an X86 PHI node...
 627 ///
 628 void ISel::visitPHINode(PHINode &PN) {
 629   MachineInstr *MI = BuildMI(BB, X86::PHI, PN.getNumOperands(), getReg(PN));
 630
 631   for (unsigned i = 0, e = PN.getNumIncomingValues(); i != e; ++i) {
 632     // FIXME: This will put constants after the PHI nodes in the block, which
 633     // is invalid.  They should be put inline into the PHI node eventually.
 634     //
 635     MI->addRegOperand(getReg(PN.getIncomingValue(i)));
 636     MI->addPCDispOperand(PN.getIncomingBlock(i));
 637   }
 638 }
 639
 640 /// visitCastInst - Here we have various kinds of copying with or without
 641 /// sign extension going on.
 642 void
 643 ISel::visitCastInst (CastInst &CI)
 644 {
 645 //> cast larger int to smaller int -->  copy least significant byte/word w/ mov?
 646 //
 647 //I'm not really sure what to do with this.  We could insert a pseudo-op
 648 //that says take the low X bits of a Y bit register, but for now we can just
 649 //force the value into, say, EAX, then rip out AL or AX.  The advantage of
 650 //the former is that the register allocator could use any register it wants,
 651 //but for now this obviously doesn't matter.  :)
 652
 653   const Type *targetType = CI.getType ();
 654   Value *operand = CI.getOperand (0);
 655   unsigned int operandReg = getReg (operand);
 656   const Type *sourceType = operand->getType ();
 657   unsigned int destReg = getReg (CI);
 658
 659   // cast to bool:
 660   if (targetType == Type::BoolTy) {
 661     // Emit Compare
 662     BuildMI (BB, X86::CMPri8, 2).addReg (operandReg).addZImm (0);
 663     // Emit Set-if-not-zero
 664     BuildMI (BB, X86::SETNEr, 1, destReg);
 665     return;
 666   }
 667
 668 // if size of target type == size of source type
 669 // Emit Mov reg(target) <- reg(source)
 670
 671 // if size of target type > size of source type
 672 //      if both types are integer types
 673 //              if source type is signed
 674 //                 sbyte to short, ushort: Emit movsx 8->16
 675 //                 sbyte to int, uint:     Emit movsx 8->32
 676 //                 short to int, uint:     Emit movsx 16->32
 677 //              else if source type is unsigned
 678 //                 ubyte to short, ushort: Emit movzx 8->16
 679 //                 ubyte to int, uint:     Emit movzx 8->32
 680 //                 ushort to int, uint:    Emit movzx 16->32
 681 //      if both types are fp types
 682 //              float to double: Emit fstp, fld (???)
 683
 684   visitInstruction (CI);
 685 }
 686
 687 /// createSimpleX86InstructionSelector - This pass converts an LLVM function
 688 /// into a machine code representation is a very simple peep-hole fashion.  The
 689 /// generated code sucks but the implementation is nice and simple.
 690 ///
 691 Pass *createSimpleX86InstructionSelector(TargetMachine &TM) {
 692   return new ISel(TM);
 693 }