Code refactoring, no functionality change.
[oota-llvm.git] / lib / Target / X86 / X86ISelLowering.h
1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file defines the interfaces that X86 uses to lower LLVM code into a
11 // selection DAG.
12 //
13 //===----------------------------------------------------------------------===//
14
15 #ifndef X86ISELLOWERING_H
16 #define X86ISELLOWERING_H
17
18 #include "X86Subtarget.h"
19 #include "X86RegisterInfo.h"
20 #include "X86MachineFunctionInfo.h"
21 #include "llvm/Target/TargetLowering.h"
22 #include "llvm/Target/TargetOptions.h"
23 #include "llvm/CodeGen/FastISel.h"
24 #include "llvm/CodeGen/SelectionDAG.h"
25 #include "llvm/CodeGen/CallingConvLower.h"
26
27 namespace llvm {
28   namespace X86ISD {
29     // X86 Specific DAG Nodes
30     enum NodeType {
31       // Start the numbering where the builtin ops leave off.
32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
33
34       /// BSF - Bit scan forward.
35       /// BSR - Bit scan reverse.
36       BSF,
37       BSR,
38
39       /// SHLD, SHRD - Double shift instructions. These correspond to
40       /// X86::SHLDxx and X86::SHRDxx instructions.
41       SHLD,
42       SHRD,
43
44       /// FAND - Bitwise logical AND of floating point values. This corresponds
45       /// to X86::ANDPS or X86::ANDPD.
46       FAND,
47
48       /// FOR - Bitwise logical OR of floating point values. This corresponds
49       /// to X86::ORPS or X86::ORPD.
50       FOR,
51
52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
53       /// to X86::XORPS or X86::XORPD.
54       FXOR,
55
56       /// FSRL - Bitwise logical right shift of floating point values. These
57       /// corresponds to X86::PSRLDQ.
58       FSRL,
59
60       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
61       /// integer source in memory and FP reg result.  This corresponds to the
62       /// X86::FILD*m instructions. It has three inputs (token chain, address,
63       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
64       /// also produces a flag).
65       FILD,
66       FILD_FLAG,
67
68       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
69       /// integer destination in memory and a FP reg source.  This corresponds
70       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
71       /// has two inputs (token chain and address) and two outputs (int value
72       /// and token chain).
73       FP_TO_INT16_IN_MEM,
74       FP_TO_INT32_IN_MEM,
75       FP_TO_INT64_IN_MEM,
76
77       /// FLD - This instruction implements an extending load to FP stack slots.
78       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
79       /// operand, ptr to load from, and a ValueType node indicating the type
80       /// to load to.
81       FLD,
82
83       /// FST - This instruction implements a truncating store to FP stack
84       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
85       /// chain operand, value to store, address, and a ValueType to store it
86       /// as.
87       FST,
88
89       /// CALL - These operations represent an abstract X86 call
90       /// instruction, which includes a bunch of information.  In particular the
91       /// operands of these node are:
92       ///
93       ///     #0 - The incoming token chain
94       ///     #1 - The callee
95       ///     #2 - The number of arg bytes the caller pushes on the stack.
96       ///     #3 - The number of arg bytes the callee pops off the stack.
97       ///     #4 - The value to pass in AL/AX/EAX (optional)
98       ///     #5 - The value to pass in DL/DX/EDX (optional)
99       ///
100       /// The result values of these nodes are:
101       ///
102       ///     #0 - The outgoing token chain
103       ///     #1 - The first register result value (optional)
104       ///     #2 - The second register result value (optional)
105       ///
106       CALL,
107
108       /// RDTSC_DAG - This operation implements the lowering for 
109       /// readcyclecounter
110       RDTSC_DAG,
111
112       /// X86 compare and logical compare instructions.
113       CMP, COMI, UCOMI,
114
115       /// X86 bit-test instructions.
116       BT,
117
118       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the flag
119       /// operand produced by a CMP instruction.
120       SETCC,
121
122       // Same as SETCC except it's materialized with a sbb and the value is all
123       // one's or all zero's.
124       SETCC_CARRY,
125
126       /// X86 conditional moves. Operand 0 and operand 1 are the two values
127       /// to select from. Operand 2 is the condition code, and operand 3 is the
128       /// flag operand produced by a CMP or TEST instruction. It also writes a
129       /// flag result.
130       CMOV,
131
132       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
133       /// is the block to branch if condition is true, operand 2 is the
134       /// condition code, and operand 3 is the flag operand produced by a CMP
135       /// or TEST instruction.
136       BRCOND,
137
138       /// Return with a flag operand. Operand 0 is the chain operand, operand
139       /// 1 is the number of bytes of stack to pop.
140       RET_FLAG,
141
142       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
143       REP_STOS,
144
145       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
146       REP_MOVS,
147
148       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
149       /// at function entry, used for PIC code.
150       GlobalBaseReg,
151
152       /// Wrapper - A wrapper node for TargetConstantPool,
153       /// TargetExternalSymbol, and TargetGlobalAddress.
154       Wrapper,
155
156       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
157       /// relative displacements.
158       WrapperRIP,
159
160       /// MOVQ2DQ - Copies a 64-bit value from a vector to another vector.
161       /// Can be used to move a vector value from a MMX register to a XMM
162       /// register.
163       MOVQ2DQ,
164
165       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
166       /// i32, corresponds to X86::PEXTRB.
167       PEXTRB,
168
169       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
170       /// i32, corresponds to X86::PEXTRW.
171       PEXTRW,
172
173       /// INSERTPS - Insert any element of a 4 x float vector into any element
174       /// of a destination 4 x floatvector.
175       INSERTPS,
176
177       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
178       /// corresponds to X86::PINSRB.
179       PINSRB,
180
181       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
182       /// corresponds to X86::PINSRW.
183       PINSRW,
184
185       /// PSHUFB - Shuffle 16 8-bit values within a vector.
186       PSHUFB,
187
188       /// FMAX, FMIN - Floating point max and min.
189       ///
190       FMAX, FMIN,
191
192       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
193       /// approximation.  Note that these typically require refinement
194       /// in order to obtain suitable precision.
195       FRSQRT, FRCP,
196
197       // TLSADDR - Thread Local Storage.
198       TLSADDR,
199
200       // SegmentBaseAddress - The address segment:0
201       SegmentBaseAddress,
202
203       // EH_RETURN - Exception Handling helpers.
204       EH_RETURN,
205       
206       /// TC_RETURN - Tail call return.
207       ///   operand #0 chain
208       ///   operand #1 callee (register or absolute)
209       ///   operand #2 stack adjustment
210       ///   operand #3 optional in flag
211       TC_RETURN,
212
213       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
214       LCMPXCHG_DAG,
215       LCMPXCHG8_DAG,
216
217       // FNSTCW16m - Store FP control world into i16 memory.
218       FNSTCW16m,
219
220       // VZEXT_MOVL - Vector move low and zero extend.
221       VZEXT_MOVL,
222
223       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
224       VZEXT_LOAD,
225
226       // VSHL, VSRL - Vector logical left / right shift.
227       VSHL, VSRL,
228
229       // CMPPD, CMPPS - Vector double/float comparison.
230       // CMPPD, CMPPS - Vector double/float comparison.
231       CMPPD, CMPPS,
232       
233       // PCMP* - Vector integer comparisons.
234       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
235       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
236
237       // ADD, SUB, SMUL, UMUL, etc. - Arithmetic operations with FLAGS results.
238       ADD, SUB, SMUL, UMUL,
239       INC, DEC, OR, XOR, AND,
240
241       // MUL_IMM - X86 specific multiply by immediate.
242       MUL_IMM,
243       
244       // PTEST - Vector bitwise comparisons
245       PTEST,
246
247       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
248       // according to %al. An operator is needed so that this can be expanded
249       // with control flow.
250       VASTART_SAVE_XMM_REGS,
251
252       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG, 
253       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG - 
254       // Atomic 64-bit binary operations.
255       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
256       ATOMSUB64_DAG,
257       ATOMOR64_DAG,
258       ATOMXOR64_DAG,
259       ATOMAND64_DAG,
260       ATOMNAND64_DAG,
261       ATOMSWAP64_DAG
262     };
263   }
264
265   /// Define some predicates that are used for node matching.
266   namespace X86 {
267     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
268     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
269     bool isPSHUFDMask(ShuffleVectorSDNode *N);
270
271     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
272     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
273     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
274
275     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
276     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
277     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
278
279     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
280     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
281     bool isSHUFPMask(ShuffleVectorSDNode *N);
282
283     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
284     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
285     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
286
287     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
288     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
289     /// <2, 3, 2, 3>
290     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
291
292     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
293     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
294     bool isMOVLPMask(ShuffleVectorSDNode *N);
295
296     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
297     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
298     /// as well as MOVLHPS.
299     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
300
301     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
302     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
303     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
304
305     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
306     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
307     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
308
309     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
310     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
311     /// <0, 0, 1, 1>
312     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
313
314     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
315     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
316     /// <2, 2, 3, 3>
317     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
318
319     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
320     /// specifies a shuffle of elements that is suitable for input to MOVSS,
321     /// MOVSD, and MOVD, i.e. setting the lowest element.
322     bool isMOVLMask(ShuffleVectorSDNode *N);
323
324     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
325     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
326     bool isMOVSHDUPMask(ShuffleVectorSDNode *N);
327
328     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
329     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
330     bool isMOVSLDUPMask(ShuffleVectorSDNode *N);
331
332     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
333     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
334     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
335
336     /// isPALIGNRMask - Return true if the specified VECTOR_SHUFFLE operand
337     /// specifies a shuffle of elements that is suitable for input to PALIGNR.
338     bool isPALIGNRMask(ShuffleVectorSDNode *N);
339
340     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
341     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
342     /// instructions.
343     unsigned getShuffleSHUFImmediate(SDNode *N);
344
345     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
346     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
347     unsigned getShufflePSHUFHWImmediate(SDNode *N);
348
349     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
350     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
351     unsigned getShufflePSHUFLWImmediate(SDNode *N);
352
353     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
354     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
355     unsigned getShufflePALIGNRImmediate(SDNode *N);
356
357     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
358     /// constant +0.0.
359     bool isZeroNode(SDValue Elt);
360
361     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
362     /// fit into displacement field of the instruction.
363     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
364                                       bool hasSymbolicDisplacement = true);
365
366     /// IsEligibleForTailCallOpt - Return true if it's legal to perform tail call
367     /// optimization for the given calling convention.
368     bool IsEligibleForTailCallOpt(CallingConv::ID CC);
369   }
370
371   //===--------------------------------------------------------------------===//
372   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
373   class X86TargetLowering : public TargetLowering {
374     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
375     int RegSaveFrameIndex;            // X86-64 vararg func register save area.
376     unsigned VarArgsGPOffset;         // X86-64 vararg func int reg offset.
377     unsigned VarArgsFPOffset;         // X86-64 vararg func fp reg offset.
378     int BytesToPopOnReturn;           // Number of arg bytes ret should pop.
379     int BytesCallerReserves;          // Number of arg bytes caller makes.
380
381   public:
382     explicit X86TargetLowering(X86TargetMachine &TM);
383
384     /// getPICBaseSymbol - Return the X86-32 PIC base.
385     MCSymbol *getPICBaseSymbol(const MachineFunction *MF, MCContext &Ctx) const;
386     
387     virtual unsigned getJumpTableEncoding() const;
388
389     virtual const MCExpr *
390     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
391                               const MachineBasicBlock *MBB, unsigned uid,
392                               MCContext &Ctx) const;
393     
394     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
395     /// jumptable.
396     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
397                                              SelectionDAG &DAG) const;
398     virtual const MCExpr *
399     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
400                                  unsigned JTI, MCContext &Ctx) const;
401     
402     // Return the number of bytes that a function should pop when it returns (in
403     // addition to the space used by the return address).
404     //
405     unsigned getBytesToPopOnReturn() const { return BytesToPopOnReturn; }
406
407     // Return the number of bytes that the caller reserves for arguments passed
408     // to this function.
409     unsigned getBytesCallerReserves() const { return BytesCallerReserves; }
410  
411     /// getStackPtrReg - Return the stack pointer register we are using: either
412     /// ESP or RSP.
413     unsigned getStackPtrReg() const { return X86StackPtr; }
414
415     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
416     /// function arguments in the caller parameter area. For X86, aggregates
417     /// that contains are placed at 16-byte boundaries while the rest are at
418     /// 4-byte boundaries.
419     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
420
421     /// getOptimalMemOpType - Returns the target specific optimal type for load
422     /// and store operations as a result of memset, memcpy, and memmove
423     /// lowering. It returns EVT::iAny if SelectionDAG should be responsible for
424     /// determining it.
425     virtual EVT getOptimalMemOpType(uint64_t Size, unsigned Align,
426                                     bool isSrcConst, bool isSrcStr,
427                                     SelectionDAG &DAG) const;
428
429     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
430     /// unaligned memory accesses. of the specified type.
431     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
432       return true;
433     }
434
435     /// LowerOperation - Provide custom lowering hooks for some operations.
436     ///
437     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG);
438
439     /// ReplaceNodeResults - Replace the results of node with an illegal result
440     /// type with new values built out of custom code.
441     ///
442     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
443                                     SelectionDAG &DAG);
444
445     
446     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
447
448     virtual MachineBasicBlock *EmitInstrWithCustomInserter(MachineInstr *MI,
449                                                          MachineBasicBlock *MBB,
450                     DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const;
451
452  
453     /// getTargetNodeName - This method returns the name of a target specific
454     /// DAG node.
455     virtual const char *getTargetNodeName(unsigned Opcode) const;
456
457     /// getSetCCResultType - Return the ISD::SETCC ValueType
458     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
459
460     /// computeMaskedBitsForTargetNode - Determine which of the bits specified 
461     /// in Mask are known to be either zero or one and return them in the 
462     /// KnownZero/KnownOne bitsets.
463     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
464                                                 const APInt &Mask,
465                                                 APInt &KnownZero, 
466                                                 APInt &KnownOne,
467                                                 const SelectionDAG &DAG,
468                                                 unsigned Depth = 0) const;
469
470     virtual bool
471     isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) const;
472     
473     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG);
474
475     virtual bool ExpandInlineAsm(CallInst *CI) const;
476     
477     ConstraintType getConstraintType(const std::string &Constraint) const;
478      
479     std::vector<unsigned> 
480       getRegClassForInlineAsmConstraint(const std::string &Constraint,
481                                         EVT VT) const;
482
483     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
484
485     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
486     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
487     /// true it means one of the asm constraint of the inline asm instruction
488     /// being processed is 'm'.
489     virtual void LowerAsmOperandForConstraint(SDValue Op,
490                                               char ConstraintLetter,
491                                               bool hasMemory,
492                                               std::vector<SDValue> &Ops,
493                                               SelectionDAG &DAG) const;
494     
495     /// getRegForInlineAsmConstraint - Given a physical register constraint
496     /// (e.g. {edx}), return the register number and the register class for the
497     /// register.  This should only be used for C_Register constraints.  On
498     /// error, this returns a register number of 0.
499     std::pair<unsigned, const TargetRegisterClass*> 
500       getRegForInlineAsmConstraint(const std::string &Constraint,
501                                    EVT VT) const;
502     
503     /// isLegalAddressingMode - Return true if the addressing mode represented
504     /// by AM is legal for this target, for a load/store of the specified type.
505     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
506
507     /// isTruncateFree - Return true if it's free to truncate a value of
508     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
509     /// register EAX to i16 by referencing its sub-register AX.
510     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
511     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
512
513     /// isZExtFree - Return true if any actual instruction that defines a
514     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
515     /// register. This does not necessarily include registers defined in
516     /// unknown ways, such as incoming arguments, or copies from unknown
517     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
518     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
519     /// all instructions that define 32-bit values implicit zero-extend the
520     /// result out to 64 bits.
521     virtual bool isZExtFree(const Type *Ty1, const Type *Ty2) const;
522     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
523
524     /// isNarrowingProfitable - Return true if it's profitable to narrow
525     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
526     /// from i32 to i8 but not from i32 to i16.
527     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
528
529     /// isFPImmLegal - Returns true if the target can instruction select the
530     /// specified FP immediate natively. If false, the legalizer will
531     /// materialize the FP immediate as a load from a constant pool.
532     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
533
534     /// isShuffleMaskLegal - Targets can use this to indicate that they only
535     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
536     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
537     /// values are assumed to be legal.
538     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
539                                     EVT VT) const;
540
541     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
542     /// used by Targets can use this to indicate if there is a suitable
543     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
544     /// pool entry.
545     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
546                                         EVT VT) const;
547
548     /// ShouldShrinkFPConstant - If true, then instruction selection should
549     /// seek to shrink the FP constant of the specified type to a smaller type
550     /// in order to save space and / or reduce runtime.
551     virtual bool ShouldShrinkFPConstant(EVT VT) const {
552       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
553       // expensive than a straight movsd. On the other hand, it's important to
554       // shrink long double fp constant since fldt is very slow.
555       return !X86ScalarSSEf64 || VT == MVT::f80;
556     }
557     
558     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
559     /// for tail call optimization. Targets which want to do tail call
560     /// optimization should implement this function.
561     virtual bool
562     IsEligibleForTailCallOptimization(SDValue Callee,
563                                       CallingConv::ID CalleeCC,
564                                       bool isVarArg,
565                                       const SmallVectorImpl<ISD::InputArg> &Ins,
566                                       SelectionDAG& DAG) const;
567
568     virtual const X86Subtarget* getSubtarget() {
569       return Subtarget;
570     }
571
572     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
573     /// computed in an SSE register, not on the X87 floating point stack.
574     bool isScalarFPTypeInSSEReg(EVT VT) const {
575       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
576       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
577     }
578
579     /// getWidenVectorType: given a vector type, returns the type to widen
580     /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
581     /// If there is no vector type that we want to widen to, returns EVT::Other
582     /// When and were to widen is target dependent based on the cost of
583     /// scalarizing vs using the wider vector type.
584     virtual EVT getWidenVectorType(EVT VT) const;
585
586     /// createFastISel - This method returns a target specific FastISel object,
587     /// or null if the target does not support "fast" ISel.
588     virtual FastISel *
589     createFastISel(MachineFunction &mf,
590                    MachineModuleInfo *mmi, DwarfWriter *dw,
591                    DenseMap<const Value *, unsigned> &,
592                    DenseMap<const BasicBlock *, MachineBasicBlock *> &,
593                    DenseMap<const AllocaInst *, int> &
594 #ifndef NDEBUG
595                    , SmallSet<Instruction*, 8> &
596 #endif
597                    );
598
599     /// getFunctionAlignment - Return the Log2 alignment of this function.
600     virtual unsigned getFunctionAlignment(const Function *F) const;
601
602   private:
603     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
604     /// make the right decision when generating code for different targets.
605     const X86Subtarget *Subtarget;
606     const X86RegisterInfo *RegInfo;
607     const TargetData *TD;
608
609     /// X86StackPtr - X86 physical register used as stack ptr.
610     unsigned X86StackPtr;
611    
612     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87 
613     /// floating point ops.
614     /// When SSE is available, use it for f32 operations.
615     /// When SSE2 is available, use it for f64 operations.
616     bool X86ScalarSSEf32;
617     bool X86ScalarSSEf64;
618
619     /// LegalFPImmediates - A list of legal fp immediates.
620     std::vector<APFloat> LegalFPImmediates;
621
622     /// addLegalFPImmediate - Indicate that this x86 target can instruction
623     /// select the specified FP immediate natively.
624     void addLegalFPImmediate(const APFloat& Imm) {
625       LegalFPImmediates.push_back(Imm);
626     }
627
628     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
629                             CallingConv::ID CallConv, bool isVarArg,
630                             const SmallVectorImpl<ISD::InputArg> &Ins,
631                             DebugLoc dl, SelectionDAG &DAG,
632                             SmallVectorImpl<SDValue> &InVals);
633     SDValue LowerMemArgument(SDValue Chain,
634                              CallingConv::ID CallConv,
635                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
636                              DebugLoc dl, SelectionDAG &DAG,
637                              const CCValAssign &VA,  MachineFrameInfo *MFI,
638                               unsigned i);
639     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
640                              DebugLoc dl, SelectionDAG &DAG,
641                              const CCValAssign &VA,
642                              ISD::ArgFlagsTy Flags);
643
644     // Call lowering helpers.
645     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv);
646     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
647                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
648                                 int FPDiff, DebugLoc dl);
649
650     CCAssignFn *CCAssignFnForNode(CallingConv::ID CallConv) const;
651     NameDecorationStyle NameDecorationForCallConv(CallingConv::ID CallConv);
652     unsigned GetAlignedArgumentStackSize(unsigned StackSize, SelectionDAG &DAG);
653
654     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
655                                                bool isSigned);
656
657     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
658                                    SelectionDAG &DAG);
659     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG);
660     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG);
661     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG);
662     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
663     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
664     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
665     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
666     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG);
667     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG);
668     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG);
669     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
670                                int64_t Offset, SelectionDAG &DAG) const;
671     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG);
672     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG);
673     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG);
674     SDValue LowerShift(SDValue Op, SelectionDAG &DAG);
675     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
676                       SelectionDAG &DAG);
677     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG);
678     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG);
679     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG);
680     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG);
681     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG);
682     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG);
683     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG);
684     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG);
685     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG);
686     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG);
687     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG);
688     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG);
689     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG);
690     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG);
691     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG);
692     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG);
693     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG);
694     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG);
695     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG);
696     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG);
697     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG);
698     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG);
699     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG);
700     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG);
701     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG);
702     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG);
703     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG);
704     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG);
705     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG);
706     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG);
707
708     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG);
709     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG);
710     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG);
711
712     virtual SDValue
713       LowerFormalArguments(SDValue Chain,
714                            CallingConv::ID CallConv, bool isVarArg,
715                            const SmallVectorImpl<ISD::InputArg> &Ins,
716                            DebugLoc dl, SelectionDAG &DAG,
717                            SmallVectorImpl<SDValue> &InVals);
718     virtual SDValue
719       LowerCall(SDValue Chain, SDValue Callee,
720                 CallingConv::ID CallConv, bool isVarArg, bool isTailCall,
721                 const SmallVectorImpl<ISD::OutputArg> &Outs,
722                 const SmallVectorImpl<ISD::InputArg> &Ins,
723                 DebugLoc dl, SelectionDAG &DAG,
724                 SmallVectorImpl<SDValue> &InVals);
725
726     virtual SDValue
727       LowerReturn(SDValue Chain,
728                   CallingConv::ID CallConv, bool isVarArg,
729                   const SmallVectorImpl<ISD::OutputArg> &Outs,
730                   DebugLoc dl, SelectionDAG &DAG);
731
732     virtual bool
733       CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
734                      const SmallVectorImpl<EVT> &OutTys,
735                      const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
736                      SelectionDAG &DAG);
737
738     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
739                                  SelectionDAG &DAG, unsigned NewOp);
740
741     SDValue EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
742                                     SDValue Chain,
743                                     SDValue Dst, SDValue Src,
744                                     SDValue Size, unsigned Align,
745                                     const Value *DstSV, uint64_t DstSVOff);
746     SDValue EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
747                                     SDValue Chain,
748                                     SDValue Dst, SDValue Src,
749                                     SDValue Size, unsigned Align,
750                                     bool AlwaysInline,
751                                     const Value *DstSV, uint64_t DstSVOff,
752                                     const Value *SrcSV, uint64_t SrcSVOff);
753     
754     /// Utility function to emit string processing sse4.2 instructions
755     /// that return in xmm0.
756     /// This takes the instruction to expand, the associated machine basic
757     /// block, the number of args, and whether or not the second arg is
758     /// in memory or not.
759     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
760                                 unsigned argNum, bool inMem) const;
761
762     /// Utility function to emit atomic bitwise operations (and, or, xor).
763     /// It takes the bitwise instruction to expand, the associated machine basic
764     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
765     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
766                                                     MachineInstr *BInstr,
767                                                     MachineBasicBlock *BB,
768                                                     unsigned regOpc,
769                                                     unsigned immOpc,
770                                                     unsigned loadOpc,
771                                                     unsigned cxchgOpc,
772                                                     unsigned copyOpc,
773                                                     unsigned notOpc,
774                                                     unsigned EAXreg,
775                                                     TargetRegisterClass *RC,
776                                                     bool invSrc = false) const;
777
778     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
779                                                     MachineInstr *BInstr,
780                                                     MachineBasicBlock *BB,
781                                                     unsigned regOpcL,
782                                                     unsigned regOpcH,
783                                                     unsigned immOpcL,
784                                                     unsigned immOpcH,
785                                                     bool invSrc = false) const;
786     
787     /// Utility function to emit atomic min and max.  It takes the min/max
788     /// instruction to expand, the associated basic block, and the associated
789     /// cmov opcode for moving the min or max value.
790     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
791                                                           MachineBasicBlock *BB,
792                                                         unsigned cmovOpc) const;
793
794     /// Utility function to emit the xmm reg save portion of va_start.
795     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
796                                                    MachineInstr *BInstr,
797                                                    MachineBasicBlock *BB) const;
798
799     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
800                                          MachineBasicBlock *BB,
801                     DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const;
802     
803     /// Emit nodes that will be selected as "test Op0,Op0", or something
804     /// equivalent, for use with the given x86 condition code.
805     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG);
806
807     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
808     /// equivalent, for use with the given x86 condition code.
809     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
810                     SelectionDAG &DAG);
811   };
812
813   namespace X86 {
814     FastISel *createFastISel(MachineFunction &mf,
815                            MachineModuleInfo *mmi, DwarfWriter *dw,
816                            DenseMap<const Value *, unsigned> &,
817                            DenseMap<const BasicBlock *, MachineBasicBlock *> &,
818                            DenseMap<const AllocaInst *, int> &
819 #ifndef NDEBUG
820                            , SmallSet<Instruction*, 8> &
821 #endif
822                            );
823   }
824 }
825
826 #endif    // X86ISELLOWERING_H