lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the flag
  90       /// operand produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,
  96
  97       /// X86 conditional moves. Operand 0 and operand 1 are the two values
  98       /// to select from. Operand 2 is the condition code, and operand 3 is the
  99       /// flag operand produced by a CMP or TEST instruction. It also writes a
 100       /// flag result.
 101       CMOV,
 102
 103       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 104       /// is the block to branch if condition is true, operand 2 is the
 105       /// condition code, and operand 3 is the flag operand produced by a CMP
 106       /// or TEST instruction.
 107       BRCOND,
 108
 109       /// Return with a flag operand. Operand 0 is the chain operand, operand
 110       /// 1 is the number of bytes of stack to pop.
 111       RET_FLAG,
 112
 113       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 114       REP_STOS,
 115
 116       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 117       REP_MOVS,
 118
 119       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 120       /// at function entry, used for PIC code.
 121       GlobalBaseReg,
 122
 123       /// Wrapper - A wrapper node for TargetConstantPool,
 124       /// TargetExternalSymbol, and TargetGlobalAddress.
 125       Wrapper,
 126
 127       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 128       /// relative displacements.
 129       WrapperRIP,
 130
 131       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 132       /// of an XMM vector, with the high word zero filled.
 133       MOVQ2DQ,
 134
 135       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 136       /// to an MMX vector.  If you think this is too close to the previous
 137       /// mnemonic, so do I; blame Intel.
 138       MOVDQ2Q,
 139
 140       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 141       /// i32, corresponds to X86::PEXTRB.
 142       PEXTRB,
 143
 144       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 145       /// i32, corresponds to X86::PEXTRW.
 146       PEXTRW,
 147
 148       /// INSERTPS - Insert any element of a 4 x float vector into any element
 149       /// of a destination 4 x floatvector.
 150       INSERTPS,
 151
 152       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 153       /// corresponds to X86::PINSRB.
 154       PINSRB,
 155
 156       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 157       /// corresponds to X86::PINSRW.
 158       PINSRW, MMX_PINSRW,
 159
 160       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 161       PSHUFB,
 162
 163       /// FMAX, FMIN - Floating point max and min.
 164       ///
 165       FMAX, FMIN,
 166
 167       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 168       /// approximation.  Note that these typically require refinement
 169       /// in order to obtain suitable precision.
 170       FRSQRT, FRCP,
 171
 172       // TLSADDR - Thread Local Storage.
 173       TLSADDR,
 174
 175       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 176       // thunk at the address from an earlier relocation.
 177       TLSCALL,
 178
 179       // EH_RETURN - Exception Handling helpers.
 180       EH_RETURN,
 181
 182       /// TC_RETURN - Tail call return.
 183       ///   operand #0 chain
 184       ///   operand #1 callee (register or absolute)
 185       ///   operand #2 stack adjustment
 186       ///   operand #3 optional in flag
 187       TC_RETURN,
 188
 189       // VZEXT_MOVL - Vector move low and zero extend.
 190       VZEXT_MOVL,
 191
 192       // VSHL, VSRL - Vector logical left / right shift.
 193       VSHL, VSRL,
 194
 195       // CMPPD, CMPPS - Vector double/float comparison.
 196       // CMPPD, CMPPS - Vector double/float comparison.
 197       CMPPD, CMPPS,
 198
 199       // PCMP* - Vector integer comparisons.
 200       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 201       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 202
 203       // ADD, SUB, SMUL, UMUL, etc. - Arithmetic operations with FLAGS results.
 204       ADD, SUB, SMUL, UMUL,
 205       INC, DEC, OR, XOR, AND,
 206
 207       // MUL_IMM - X86 specific multiply by immediate.
 208       MUL_IMM,
 209
 210       // PTEST - Vector bitwise comparisons
 211       PTEST,
 212
 213       // TESTP - Vector packed fp sign bitwise comparisons
 214       TESTP,
 215
 216       // Several flavors of instructions with vector shuffle behaviors.
 217       PALIGN,
 218       PSHUFD,
 219       PSHUFHW,
 220       PSHUFLW,
 221       PSHUFHW_LD,
 222       PSHUFLW_LD,
 223       SHUFPD,
 224       SHUFPS,
 225       MOVDDUP,
 226       MOVSHDUP,
 227       MOVSLDUP,
 228       MOVSHDUP_LD,
 229       MOVSLDUP_LD,
 230       MOVLHPS,
 231       MOVLHPD,
 232       MOVHLPS,
 233       MOVHLPD,
 234       MOVLPS,
 235       MOVLPD,
 236       MOVSD,
 237       MOVSS,
 238       UNPCKLPS,
 239       UNPCKLPD,
 240       UNPCKHPS,
 241       UNPCKHPD,
 242       PUNPCKLBW,
 243       PUNPCKLWD,
 244       PUNPCKLDQ,
 245       PUNPCKLQDQ,
 246       PUNPCKHBW,
 247       PUNPCKHWD,
 248       PUNPCKHDQ,
 249       PUNPCKHQDQ,
 250
 251       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 252       // according to %al. An operator is needed so that this can be expanded
 253       // with control flow.
 254       VASTART_SAVE_XMM_REGS,
 255
 256       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 257       WIN_ALLOCA,
 258
 259       // Memory barrier
 260       MEMBARRIER,
 261       MFENCE,
 262       SFENCE,
 263       LFENCE,
 264
 265       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 266       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 267       // Atomic 64-bit binary operations.
 268       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 269       ATOMSUB64_DAG,
 270       ATOMOR64_DAG,
 271       ATOMXOR64_DAG,
 272       ATOMAND64_DAG,
 273       ATOMNAND64_DAG,
 274       ATOMSWAP64_DAG,
 275
 276       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 277       LCMPXCHG_DAG,
 278       LCMPXCHG8_DAG,
 279
 280       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 281       VZEXT_LOAD,
 282
 283       // FNSTCW16m - Store FP control world into i16 memory.
 284       FNSTCW16m,
 285
 286       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 287       /// integer destination in memory and a FP reg source.  This corresponds
 288       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 289       /// has two inputs (token chain and address) and two outputs (int value
 290       /// and token chain).
 291       FP_TO_INT16_IN_MEM,
 292       FP_TO_INT32_IN_MEM,
 293       FP_TO_INT64_IN_MEM,
 294
 295       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 296       /// integer source in memory and FP reg result.  This corresponds to the
 297       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 298       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 299       /// also produces a flag).
 300       FILD,
 301       FILD_FLAG,
 302
 303       /// FLD - This instruction implements an extending load to FP stack slots.
 304       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 305       /// operand, ptr to load from, and a ValueType node indicating the type
 306       /// to load to.
 307       FLD,
 308
 309       /// FST - This instruction implements a truncating store to FP stack
 310       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 311       /// chain operand, value to store, address, and a ValueType to store it
 312       /// as.
 313       FST,
 314
 315       /// VAARG_64 - This instruction grabs the address of the next argument
 316       /// from a va_list. (reads and modifies the va_list in memory)
 317       VAARG_64
 318
 319       // WARNING: Do not add anything in the end unless you want the node to
 320       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 321       // thought as target memory ops!
 322     };
 323   }
 324
 325   /// Define some predicates that are used for node matching.
 326   namespace X86 {
 327     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 328     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 329     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 330
 331     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 332     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 333     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 334
 335     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 336     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 337     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 338
 339     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 340     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 341     bool isSHUFPMask(ShuffleVectorSDNode *N);
 342
 343     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 344     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 345     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 346
 347     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 348     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 349     /// <2, 3, 2, 3>
 350     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 351
 352     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 353     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 354     bool isMOVLPMask(ShuffleVectorSDNode *N);
 355
 356     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 357     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 358     /// as well as MOVLHPS.
 359     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 360
 361     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 362     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 363     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 364
 365     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 366     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 367     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 368
 369     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 370     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 371     /// <0, 0, 1, 1>
 372     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 373
 374     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 375     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 376     /// <2, 2, 3, 3>
 377     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 378
 379     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 380     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 381     /// MOVSD, and MOVD, i.e. setting the lowest element.
 382     bool isMOVLMask(ShuffleVectorSDNode *N);
 383
 384     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 385     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 386     bool isMOVSHDUPMask(ShuffleVectorSDNode *N);
 387
 388     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 389     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 390     bool isMOVSLDUPMask(ShuffleVectorSDNode *N);
 391
 392     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 393     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 394     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 395
 396     /// isPALIGNRMask - Return true if the specified VECTOR_SHUFFLE operand
 397     /// specifies a shuffle of elements that is suitable for input to PALIGNR.
 398     bool isPALIGNRMask(ShuffleVectorSDNode *N);
 399
 400     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 401     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 402     /// instructions.
 403     unsigned getShuffleSHUFImmediate(SDNode *N);
 404
 405     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 406     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 407     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 408
 409     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 410     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 411     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 412
 413     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
 414     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
 415     unsigned getShufflePALIGNRImmediate(SDNode *N);
 416
 417     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 418     /// constant +0.0.
 419     bool isZeroNode(SDValue Elt);
 420
 421     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 422     /// fit into displacement field of the instruction.
 423     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 424                                       bool hasSymbolicDisplacement = true);
 425   }
 426
 427   //===--------------------------------------------------------------------===//
 428   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 429   class X86TargetLowering : public TargetLowering {
 430   public:
 431     explicit X86TargetLowering(X86TargetMachine &TM);
 432
 433     virtual unsigned getJumpTableEncoding() const;
 434
 435     virtual const MCExpr *
 436     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 437                               const MachineBasicBlock *MBB, unsigned uid,
 438                               MCContext &Ctx) const;
 439
 440     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 441     /// jumptable.
 442     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 443                                              SelectionDAG &DAG) const;
 444     virtual const MCExpr *
 445     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 446                                  unsigned JTI, MCContext &Ctx) const;
 447
 448     /// getStackPtrReg - Return the stack pointer register we are using: either
 449     /// ESP or RSP.
 450     unsigned getStackPtrReg() const { return X86StackPtr; }
 451
 452     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 453     /// function arguments in the caller parameter area. For X86, aggregates
 454     /// that contains are placed at 16-byte boundaries while the rest are at
 455     /// 4-byte boundaries.
 456     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 457
 458     /// getOptimalMemOpType - Returns the target specific optimal type for load
 459     /// and store operations as a result of memset, memcpy, and memmove
 460     /// lowering. If DstAlign is zero that means it's safe to destination
 461     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 462     /// means there isn't a need to check it against alignment requirement,
 463     /// probably because the source does not need to be loaded. If
 464     /// 'NonScalarIntSafe' is true, that means it's safe to return a
 465     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 466     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 467     /// constant so it does not need to be loaded.
 468     /// It returns EVT::Other if the type should be determined using generic
 469     /// target-independent logic.
 470     virtual EVT
 471     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 472                         bool NonScalarIntSafe, bool MemcpyStrSrc,
 473                         MachineFunction &MF) const;
 474
 475     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 476     /// unaligned memory accesses. of the specified type.
 477     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 478       return true;
 479     }
 480
 481     /// LowerOperation - Provide custom lowering hooks for some operations.
 482     ///
 483     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 484
 485     /// ReplaceNodeResults - Replace the results of node with an illegal result
 486     /// type with new values built out of custom code.
 487     ///
 488     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 489                                     SelectionDAG &DAG) const;
 490
 491
 492     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 493
 494     /// isTypeDesirableForOp - Return true if the target has native support for
 495     /// the specified value type and it is 'desirable' to use the type for the
 496     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 497     /// instruction encodings are longer and some i16 instructions are slow.
 498     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 499
 500     /// isTypeDesirable - Return true if the target has native support for the
 501     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 502     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 503     /// and some i16 instructions are slow.
 504     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 505
 506     virtual MachineBasicBlock *
 507       EmitInstrWithCustomInserter(MachineInstr *MI,
 508                                   MachineBasicBlock *MBB) const;
 509
 510
 511     /// getTargetNodeName - This method returns the name of a target specific
 512     /// DAG node.
 513     virtual const char *getTargetNodeName(unsigned Opcode) const;
 514
 515     /// getSetCCResultType - Return the ISD::SETCC ValueType
 516     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
 517
 518     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 519     /// in Mask are known to be either zero or one and return them in the
 520     /// KnownZero/KnownOne bitsets.
 521     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 522                                                 const APInt &Mask,
 523                                                 APInt &KnownZero,
 524                                                 APInt &KnownOne,
 525                                                 const SelectionDAG &DAG,
 526                                                 unsigned Depth = 0) const;
 527
 528     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 529     // operation that are sign bits.
 530     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 531                                                      unsigned Depth) const;
 532
 533     virtual bool
 534     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 535
 536     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 537
 538     virtual bool ExpandInlineAsm(CallInst *CI) const;
 539
 540     ConstraintType getConstraintType(const std::string &Constraint) const;
 541
 542     /// Examine constraint string and operand type and determine a weight value.
 543     /// The operand object must already have been set up with the operand type.
 544     virtual ConstraintWeight getSingleConstraintMatchWeight(
 545       AsmOperandInfo &info, const char *constraint) const;
 546
 547     std::vector<unsigned>
 548       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 549                                         EVT VT) const;
 550
 551     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 552
 553     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 554     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 555     /// true it means one of the asm constraint of the inline asm instruction
 556     /// being processed is 'm'.
 557     virtual void LowerAsmOperandForConstraint(SDValue Op,
 558                                               char ConstraintLetter,
 559                                               std::vector<SDValue> &Ops,
 560                                               SelectionDAG &DAG) const;
 561
 562     /// getRegForInlineAsmConstraint - Given a physical register constraint
 563     /// (e.g. {edx}), return the register number and the register class for the
 564     /// register.  This should only be used for C_Register constraints.  On
 565     /// error, this returns a register number of 0.
 566     std::pair<unsigned, const TargetRegisterClass*>
 567       getRegForInlineAsmConstraint(const std::string &Constraint,
 568                                    EVT VT) const;
 569
 570     /// isLegalAddressingMode - Return true if the addressing mode represented
 571     /// by AM is legal for this target, for a load/store of the specified type.
 572     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 573
 574     /// isTruncateFree - Return true if it's free to truncate a value of
 575     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 576     /// register EAX to i16 by referencing its sub-register AX.
 577     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 578     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 579
 580     /// isZExtFree - Return true if any actual instruction that defines a
 581     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 582     /// register. This does not necessarily include registers defined in
 583     /// unknown ways, such as incoming arguments, or copies from unknown
 584     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 585     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 586     /// all instructions that define 32-bit values implicit zero-extend the
 587     /// result out to 64 bits.
 588     virtual bool isZExtFree(const Type *Ty1, const Type *Ty2) const;
 589     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 590
 591     /// isNarrowingProfitable - Return true if it's profitable to narrow
 592     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 593     /// from i32 to i8 but not from i32 to i16.
 594     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 595
 596     /// isFPImmLegal - Returns true if the target can instruction select the
 597     /// specified FP immediate natively. If false, the legalizer will
 598     /// materialize the FP immediate as a load from a constant pool.
 599     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 600
 601     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 602     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 603     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 604     /// values are assumed to be legal.
 605     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 606                                     EVT VT) const;
 607
 608     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 609     /// used by Targets can use this to indicate if there is a suitable
 610     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 611     /// pool entry.
 612     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 613                                         EVT VT) const;
 614
 615     /// ShouldShrinkFPConstant - If true, then instruction selection should
 616     /// seek to shrink the FP constant of the specified type to a smaller type
 617     /// in order to save space and / or reduce runtime.
 618     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 619       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 620       // expensive than a straight movsd. On the other hand, it's important to
 621       // shrink long double fp constant since fldt is very slow.
 622       return !X86ScalarSSEf64 || VT == MVT::f80;
 623     }
 624
 625     const X86Subtarget* getSubtarget() const {
 626       return Subtarget;
 627     }
 628
 629     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 630     /// computed in an SSE register, not on the X87 floating point stack.
 631     bool isScalarFPTypeInSSEReg(EVT VT) const {
 632       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 633       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 634     }
 635
 636     /// createFastISel - This method returns a target specific FastISel object,
 637     /// or null if the target does not support "fast" ISel.
 638     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 639
 640     /// getFunctionAlignment - Return the Log2 alignment of this function.
 641     virtual unsigned getFunctionAlignment(const Function *F) const;
 642
 643     unsigned getRegPressureLimit(const TargetRegisterClass *RC,
 644                                  MachineFunction &MF) const;
 645
 646     /// getStackCookieLocation - Return true if the target stores stack
 647     /// protector cookies at a fixed offset in some non-standard address
 648     /// space, and populates the address space and offset as
 649     /// appropriate.
 650     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 651
 652   protected:
 653     std::pair<const TargetRegisterClass*, uint8_t>
 654     findRepresentativeClass(EVT VT) const;
 655
 656   private:
 657     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 658     /// make the right decision when generating code for different targets.
 659     const X86Subtarget *Subtarget;
 660     const X86RegisterInfo *RegInfo;
 661     const TargetData *TD;
 662
 663     /// X86StackPtr - X86 physical register used as stack ptr.
 664     unsigned X86StackPtr;
 665
 666     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 667     /// floating point ops.
 668     /// When SSE is available, use it for f32 operations.
 669     /// When SSE2 is available, use it for f64 operations.
 670     bool X86ScalarSSEf32;
 671     bool X86ScalarSSEf64;
 672
 673     /// LegalFPImmediates - A list of legal fp immediates.
 674     std::vector<APFloat> LegalFPImmediates;
 675
 676     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 677     /// select the specified FP immediate natively.
 678     void addLegalFPImmediate(const APFloat& Imm) {
 679       LegalFPImmediates.push_back(Imm);
 680     }
 681
 682     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 683                             CallingConv::ID CallConv, bool isVarArg,
 684                             const SmallVectorImpl<ISD::InputArg> &Ins,
 685                             DebugLoc dl, SelectionDAG &DAG,
 686                             SmallVectorImpl<SDValue> &InVals) const;
 687     SDValue LowerMemArgument(SDValue Chain,
 688                              CallingConv::ID CallConv,
 689                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 690                              DebugLoc dl, SelectionDAG &DAG,
 691                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 692                               unsigned i) const;
 693     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 694                              DebugLoc dl, SelectionDAG &DAG,
 695                              const CCValAssign &VA,
 696                              ISD::ArgFlagsTy Flags) const;
 697
 698     // Call lowering helpers.
 699
 700     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 701     /// for tail call optimization. Targets which want to do tail call
 702     /// optimization should implement this function.
 703     bool IsEligibleForTailCallOptimization(SDValue Callee,
 704                                            CallingConv::ID CalleeCC,
 705                                            bool isVarArg,
 706                                            bool isCalleeStructRet,
 707                                            bool isCallerStructRet,
 708                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 709                                     const SmallVectorImpl<SDValue> &OutVals,
 710                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 711                                            SelectionDAG& DAG) const;
 712     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 713     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 714                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 715                                 int FPDiff, DebugLoc dl) const;
 716
 717     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 718                                          SelectionDAG &DAG) const;
 719
 720     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 721                                                bool isSigned) const;
 722
 723     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 724                                    SelectionDAG &DAG) const;
 725     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 726     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 727     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 728     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 729     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 730     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 731     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 732     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 733     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 734     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 735     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 736                                int64_t Offset, SelectionDAG &DAG) const;
 737     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 738     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 739     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 740     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 741     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 742                       SelectionDAG &DAG) const;
 743     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 744     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 745     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 746     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 747     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 748     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 749     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 750     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 751     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 752     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 753     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 754                       DebugLoc dl, SelectionDAG &DAG) const;
 755     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 756     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 757     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 758     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 759     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 760     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 761     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 762     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 763     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 764     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 765     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 766     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 767     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 768     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 769     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 770     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 771     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 772     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 773     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 774     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerSHL(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 777
 778     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 779     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 780     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 782
 783     // Utility functions to help LowerVECTOR_SHUFFLE
 784     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 785
 786     virtual SDValue
 787       LowerFormalArguments(SDValue Chain,
 788                            CallingConv::ID CallConv, bool isVarArg,
 789                            const SmallVectorImpl<ISD::InputArg> &Ins,
 790                            DebugLoc dl, SelectionDAG &DAG,
 791                            SmallVectorImpl<SDValue> &InVals) const;
 792     virtual SDValue
 793       LowerCall(SDValue Chain, SDValue Callee,
 794                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 795                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 796                 const SmallVectorImpl<SDValue> &OutVals,
 797                 const SmallVectorImpl<ISD::InputArg> &Ins,
 798                 DebugLoc dl, SelectionDAG &DAG,
 799                 SmallVectorImpl<SDValue> &InVals) const;
 800
 801     virtual SDValue
 802       LowerReturn(SDValue Chain,
 803                   CallingConv::ID CallConv, bool isVarArg,
 804                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 805                   const SmallVectorImpl<SDValue> &OutVals,
 806                   DebugLoc dl, SelectionDAG &DAG) const;
 807
 808     virtual bool
 809       CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
 810                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 811                      LLVMContext &Context) const;
 812
 813     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 814                                  SelectionDAG &DAG, unsigned NewOp) const;
 815
 816     /// Utility function to emit string processing sse4.2 instructions
 817     /// that return in xmm0.
 818     /// This takes the instruction to expand, the associated machine basic
 819     /// block, the number of args, and whether or not the second arg is
 820     /// in memory or not.
 821     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 822                                 unsigned argNum, bool inMem) const;
 823
 824     /// Utility function to emit atomic bitwise operations (and, or, xor).
 825     /// It takes the bitwise instruction to expand, the associated machine basic
 826     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 827     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 828                                                     MachineInstr *BInstr,
 829                                                     MachineBasicBlock *BB,
 830                                                     unsigned regOpc,
 831                                                     unsigned immOpc,
 832                                                     unsigned loadOpc,
 833                                                     unsigned cxchgOpc,
 834                                                     unsigned notOpc,
 835                                                     unsigned EAXreg,
 836                                                     TargetRegisterClass *RC,
 837                                                     bool invSrc = false) const;
 838
 839     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 840                                                     MachineInstr *BInstr,
 841                                                     MachineBasicBlock *BB,
 842                                                     unsigned regOpcL,
 843                                                     unsigned regOpcH,
 844                                                     unsigned immOpcL,
 845                                                     unsigned immOpcH,
 846                                                     bool invSrc = false) const;
 847
 848     /// Utility function to emit atomic min and max.  It takes the min/max
 849     /// instruction to expand, the associated basic block, and the associated
 850     /// cmov opcode for moving the min or max value.
 851     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 852                                                           MachineBasicBlock *BB,
 853                                                         unsigned cmovOpc) const;
 854
 855     // Utility function to emit the low-level va_arg code for X86-64.
 856     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 857                        MachineInstr *MI,
 858                        MachineBasicBlock *MBB) const;
 859
 860     /// Utility function to emit the xmm reg save portion of va_start.
 861     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 862                                                    MachineInstr *BInstr,
 863                                                    MachineBasicBlock *BB) const;
 864
 865     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 866                                          MachineBasicBlock *BB) const;
 867
 868     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 869                                               MachineBasicBlock *BB) const;
 870
 871     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 872                                           MachineBasicBlock *BB) const;
 873
 874     /// Emit nodes that will be selected as "test Op0,Op0", or something
 875     /// equivalent, for use with the given x86 condition code.
 876     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 877
 878     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 879     /// equivalent, for use with the given x86 condition code.
 880     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 881                     SelectionDAG &DAG) const;
 882   };
 883
 884   namespace X86 {
 885     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 886   }
 887 }
 888
 889 #endif    // X86ISELLOWERING_H