lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
  61       /// integer source in memory and FP reg result.  This corresponds to the
  62       /// X86::FILD*m instructions. It has three inputs (token chain, address,
  63       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
  64       /// also produces a flag).
  65       FILD,
  66       FILD_FLAG,
  67
  68       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
  69       /// integer destination in memory and a FP reg source.  This corresponds
  70       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
  71       /// has two inputs (token chain and address) and two outputs (int value
  72       /// and token chain).
  73       FP_TO_INT16_IN_MEM,
  74       FP_TO_INT32_IN_MEM,
  75       FP_TO_INT64_IN_MEM,
  76
  77       /// FLD - This instruction implements an extending load to FP stack slots.
  78       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
  79       /// operand, ptr to load from, and a ValueType node indicating the type
  80       /// to load to.
  81       FLD,
  82
  83       /// FST - This instruction implements a truncating store to FP stack
  84       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
  85       /// chain operand, value to store, address, and a ValueType to store it
  86       /// as.
  87       FST,
  88
  89       /// CALL - These operations represent an abstract X86 call
  90       /// instruction, which includes a bunch of information.  In particular the
  91       /// operands of these node are:
  92       ///
  93       ///     #0 - The incoming token chain
  94       ///     #1 - The callee
  95       ///     #2 - The number of arg bytes the caller pushes on the stack.
  96       ///     #3 - The number of arg bytes the callee pops off the stack.
  97       ///     #4 - The value to pass in AL/AX/EAX (optional)
  98       ///     #5 - The value to pass in DL/DX/EDX (optional)
  99       ///
 100       /// The result values of these nodes are:
 101       ///
 102       ///     #0 - The outgoing token chain
 103       ///     #1 - The first register result value (optional)
 104       ///     #2 - The second register result value (optional)
 105       ///
 106       CALL,
 107
 108       /// RDTSC_DAG - This operation implements the lowering for
 109       /// readcyclecounter
 110       RDTSC_DAG,
 111
 112       /// X86 compare and logical compare instructions.
 113       CMP, COMI, UCOMI,
 114
 115       /// X86 bit-test instructions.
 116       BT,
 117
 118       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the flag
 119       /// operand produced by a CMP instruction.
 120       SETCC,
 121
 122       // Same as SETCC except it's materialized with a sbb and the value is all
 123       // one's or all zero's.
 124       SETCC_CARRY,
 125
 126       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 127       /// to select from. Operand 2 is the condition code, and operand 3 is the
 128       /// flag operand produced by a CMP or TEST instruction. It also writes a
 129       /// flag result.
 130       CMOV,
 131
 132       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 133       /// is the block to branch if condition is true, operand 2 is the
 134       /// condition code, and operand 3 is the flag operand produced by a CMP
 135       /// or TEST instruction.
 136       BRCOND,
 137
 138       /// Return with a flag operand. Operand 0 is the chain operand, operand
 139       /// 1 is the number of bytes of stack to pop.
 140       RET_FLAG,
 141
 142       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 143       REP_STOS,
 144
 145       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 146       REP_MOVS,
 147
 148       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 149       /// at function entry, used for PIC code.
 150       GlobalBaseReg,
 151
 152       /// Wrapper - A wrapper node for TargetConstantPool,
 153       /// TargetExternalSymbol, and TargetGlobalAddress.
 154       Wrapper,
 155
 156       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 157       /// relative displacements.
 158       WrapperRIP,
 159
 160       /// MOVQ2DQ - Copies a 64-bit value from a vector to another vector.
 161       /// Can be used to move a vector value from a MMX register to a XMM
 162       /// register.
 163       MOVQ2DQ,
 164
 165       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 166       /// i32, corresponds to X86::PEXTRB.
 167       PEXTRB,
 168
 169       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 170       /// i32, corresponds to X86::PEXTRW.
 171       PEXTRW,
 172
 173       /// INSERTPS - Insert any element of a 4 x float vector into any element
 174       /// of a destination 4 x floatvector.
 175       INSERTPS,
 176
 177       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 178       /// corresponds to X86::PINSRB.
 179       PINSRB,
 180
 181       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 182       /// corresponds to X86::PINSRW.
 183       PINSRW, MMX_PINSRW,
 184
 185       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 186       PSHUFB,
 187
 188       /// FMAX, FMIN - Floating point max and min.
 189       ///
 190       FMAX, FMIN,
 191
 192       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 193       /// approximation.  Note that these typically require refinement
 194       /// in order to obtain suitable precision.
 195       FRSQRT, FRCP,
 196
 197       // TLSADDR - Thread Local Storage.
 198       TLSADDR,
 199
 200       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 201       // thunk at the address from an earlier relocation.
 202       TLSCALL,
 203
 204       // SegmentBaseAddress - The address segment:0
 205       SegmentBaseAddress,
 206
 207       // EH_RETURN - Exception Handling helpers.
 208       EH_RETURN,
 209
 210       /// TC_RETURN - Tail call return.
 211       ///   operand #0 chain
 212       ///   operand #1 callee (register or absolute)
 213       ///   operand #2 stack adjustment
 214       ///   operand #3 optional in flag
 215       TC_RETURN,
 216
 217       // FNSTCW16m - Store FP control world into i16 memory.
 218       FNSTCW16m,
 219
 220       // VZEXT_MOVL - Vector move low and zero extend.
 221       VZEXT_MOVL,
 222
 223       // VSHL, VSRL - Vector logical left / right shift.
 224       VSHL, VSRL,
 225
 226       // CMPPD, CMPPS - Vector double/float comparison.
 227       // CMPPD, CMPPS - Vector double/float comparison.
 228       CMPPD, CMPPS,
 229
 230       // PCMP* - Vector integer comparisons.
 231       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 232       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 233
 234       // ADD, SUB, SMUL, UMUL, etc. - Arithmetic operations with FLAGS results.
 235       ADD, SUB, SMUL, UMUL,
 236       INC, DEC, OR, XOR, AND,
 237
 238       // MUL_IMM - X86 specific multiply by immediate.
 239       MUL_IMM,
 240
 241       // PTEST - Vector bitwise comparisons
 242       PTEST,
 243
 244       // TESTP - Vector packed fp sign bitwise comparisons
 245       TESTP,
 246
 247       // Several flavors of instructions with vector shuffle behaviors.
 248       PALIGN,
 249       PSHUFD,
 250       PSHUFHW,
 251       PSHUFLW,
 252       PSHUFHW_LD,
 253       PSHUFLW_LD,
 254       SHUFPD,
 255       SHUFPS,
 256       MOVDDUP,
 257       MOVSHDUP,
 258       MOVSLDUP,
 259       MOVSHDUP_LD,
 260       MOVSLDUP_LD,
 261       MOVLHPS,
 262       MOVLHPD,
 263       MOVHLPS,
 264       MOVHLPD,
 265       MOVLPS,
 266       MOVLPD,
 267       MOVSD,
 268       MOVSS,
 269       UNPCKLPS,
 270       UNPCKLPD,
 271       UNPCKHPS,
 272       UNPCKHPD,
 273       PUNPCKLBW,
 274       PUNPCKLWD,
 275       PUNPCKLDQ,
 276       PUNPCKLQDQ,
 277       PUNPCKHBW,
 278       PUNPCKHWD,
 279       PUNPCKHDQ,
 280       PUNPCKHQDQ,
 281
 282       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 283       // according to %al. An operator is needed so that this can be expanded
 284       // with control flow.
 285       VASTART_SAVE_XMM_REGS,
 286
 287       // MINGW_ALLOCA - MingW's __alloca call to do stack probing.
 288       MINGW_ALLOCA,
 289
 290       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 291       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 292       // Atomic 64-bit binary operations.
 293       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 294       ATOMSUB64_DAG,
 295       ATOMOR64_DAG,
 296       ATOMXOR64_DAG,
 297       ATOMAND64_DAG,
 298       ATOMNAND64_DAG,
 299       ATOMSWAP64_DAG,
 300
 301       // Memory barrier
 302       MEMBARRIER,
 303       MFENCE,
 304       SFENCE,
 305       LFENCE,
 306
 307       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 308       LCMPXCHG_DAG,
 309       LCMPXCHG8_DAG,
 310
 311       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 312       VZEXT_LOAD
 313
 314       // WARNING: Do not add anything in the end unless you want the node to
 315       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 316       // thought as target memory ops!
 317     };
 318   }
 319
 320   /// Define some predicates that are used for node matching.
 321   namespace X86 {
 322     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 323     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 324     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 325
 326     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 327     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 328     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 329
 330     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 331     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 332     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 333
 334     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 335     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 336     bool isSHUFPMask(ShuffleVectorSDNode *N);
 337
 338     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 339     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 340     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 341
 342     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 343     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 344     /// <2, 3, 2, 3>
 345     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 346
 347     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 348     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 349     bool isMOVLPMask(ShuffleVectorSDNode *N);
 350
 351     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 352     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 353     /// as well as MOVLHPS.
 354     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 355
 356     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 357     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 358     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 359
 360     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 361     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 362     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 363
 364     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 365     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 366     /// <0, 0, 1, 1>
 367     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 368
 369     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 370     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 371     /// <2, 2, 3, 3>
 372     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 373
 374     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 375     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 376     /// MOVSD, and MOVD, i.e. setting the lowest element.
 377     bool isMOVLMask(ShuffleVectorSDNode *N);
 378
 379     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 380     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 381     bool isMOVSHDUPMask(ShuffleVectorSDNode *N);
 382
 383     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 384     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 385     bool isMOVSLDUPMask(ShuffleVectorSDNode *N);
 386
 387     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 388     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 389     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 390
 391     /// isPALIGNRMask - Return true if the specified VECTOR_SHUFFLE operand
 392     /// specifies a shuffle of elements that is suitable for input to PALIGNR.
 393     bool isPALIGNRMask(ShuffleVectorSDNode *N);
 394
 395     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 396     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 397     /// instructions.
 398     unsigned getShuffleSHUFImmediate(SDNode *N);
 399
 400     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 401     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 402     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 403
 404     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 405     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 406     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 407
 408     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
 409     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
 410     unsigned getShufflePALIGNRImmediate(SDNode *N);
 411
 412     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 413     /// constant +0.0.
 414     bool isZeroNode(SDValue Elt);
 415
 416     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 417     /// fit into displacement field of the instruction.
 418     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 419                                       bool hasSymbolicDisplacement = true);
 420   }
 421
 422   //===--------------------------------------------------------------------===//
 423   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 424   class X86TargetLowering : public TargetLowering {
 425   public:
 426     explicit X86TargetLowering(X86TargetMachine &TM);
 427
 428     /// getPICBaseSymbol - Return the X86-32 PIC base.
 429     MCSymbol *getPICBaseSymbol(const MachineFunction *MF, MCContext &Ctx) const;
 430
 431     virtual unsigned getJumpTableEncoding() const;
 432
 433     virtual const MCExpr *
 434     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 435                               const MachineBasicBlock *MBB, unsigned uid,
 436                               MCContext &Ctx) const;
 437
 438     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 439     /// jumptable.
 440     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 441                                              SelectionDAG &DAG) const;
 442     virtual const MCExpr *
 443     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 444                                  unsigned JTI, MCContext &Ctx) const;
 445
 446     /// getStackPtrReg - Return the stack pointer register we are using: either
 447     /// ESP or RSP.
 448     unsigned getStackPtrReg() const { return X86StackPtr; }
 449
 450     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 451     /// function arguments in the caller parameter area. For X86, aggregates
 452     /// that contains are placed at 16-byte boundaries while the rest are at
 453     /// 4-byte boundaries.
 454     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 455
 456     /// getOptimalMemOpType - Returns the target specific optimal type for load
 457     /// and store operations as a result of memset, memcpy, and memmove
 458     /// lowering. If DstAlign is zero that means it's safe to destination
 459     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 460     /// means there isn't a need to check it against alignment requirement,
 461     /// probably because the source does not need to be loaded. If
 462     /// 'NonScalarIntSafe' is true, that means it's safe to return a
 463     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 464     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 465     /// constant so it does not need to be loaded.
 466     /// It returns EVT::Other if the type should be determined using generic
 467     /// target-independent logic.
 468     virtual EVT
 469     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 470                         bool NonScalarIntSafe, bool MemcpyStrSrc,
 471                         MachineFunction &MF) const;
 472
 473     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 474     /// unaligned memory accesses. of the specified type.
 475     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 476       return true;
 477     }
 478
 479     /// LowerOperation - Provide custom lowering hooks for some operations.
 480     ///
 481     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 482
 483     /// ReplaceNodeResults - Replace the results of node with an illegal result
 484     /// type with new values built out of custom code.
 485     ///
 486     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 487                                     SelectionDAG &DAG) const;
 488
 489
 490     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 491
 492     /// isTypeDesirableForOp - Return true if the target has native support for
 493     /// the specified value type and it is 'desirable' to use the type for the
 494     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 495     /// instruction encodings are longer and some i16 instructions are slow.
 496     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 497
 498     /// isTypeDesirable - Return true if the target has native support for the
 499     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 500     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 501     /// and some i16 instructions are slow.
 502     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 503
 504     virtual MachineBasicBlock *
 505       EmitInstrWithCustomInserter(MachineInstr *MI,
 506                                   MachineBasicBlock *MBB) const;
 507
 508
 509     /// getTargetNodeName - This method returns the name of a target specific
 510     /// DAG node.
 511     virtual const char *getTargetNodeName(unsigned Opcode) const;
 512
 513     /// getSetCCResultType - Return the ISD::SETCC ValueType
 514     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
 515
 516     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 517     /// in Mask are known to be either zero or one and return them in the
 518     /// KnownZero/KnownOne bitsets.
 519     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 520                                                 const APInt &Mask,
 521                                                 APInt &KnownZero,
 522                                                 APInt &KnownOne,
 523                                                 const SelectionDAG &DAG,
 524                                                 unsigned Depth = 0) const;
 525
 526     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 527     // operation that are sign bits.
 528     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 529                                                      unsigned Depth) const;
 530
 531     virtual bool
 532     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 533
 534     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 535
 536     virtual bool ExpandInlineAsm(CallInst *CI) const;
 537
 538     ConstraintType getConstraintType(const std::string &Constraint) const;
 539
 540     /// Examine constraint string and operand type and determine a weight value,
 541     /// where: -1 = invalid match, and 0 = so-so match to 3 = good match.
 542     /// The operand object must already have been set up with the operand type.
 543     virtual int getSingleConstraintMatchWeight(
 544       AsmOperandInfo &info, const char *constraint) const;
 545
 546     std::vector<unsigned>
 547       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 548                                         EVT VT) const;
 549
 550     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 551
 552     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 553     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 554     /// true it means one of the asm constraint of the inline asm instruction
 555     /// being processed is 'm'.
 556     virtual void LowerAsmOperandForConstraint(SDValue Op,
 557                                               char ConstraintLetter,
 558                                               std::vector<SDValue> &Ops,
 559                                               SelectionDAG &DAG) const;
 560
 561     /// getRegForInlineAsmConstraint - Given a physical register constraint
 562     /// (e.g. {edx}), return the register number and the register class for the
 563     /// register.  This should only be used for C_Register constraints.  On
 564     /// error, this returns a register number of 0.
 565     std::pair<unsigned, const TargetRegisterClass*>
 566       getRegForInlineAsmConstraint(const std::string &Constraint,
 567                                    EVT VT) const;
 568
 569     /// isLegalAddressingMode - Return true if the addressing mode represented
 570     /// by AM is legal for this target, for a load/store of the specified type.
 571     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 572
 573     /// isTruncateFree - Return true if it's free to truncate a value of
 574     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 575     /// register EAX to i16 by referencing its sub-register AX.
 576     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 577     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 578
 579     /// isZExtFree - Return true if any actual instruction that defines a
 580     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 581     /// register. This does not necessarily include registers defined in
 582     /// unknown ways, such as incoming arguments, or copies from unknown
 583     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 584     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 585     /// all instructions that define 32-bit values implicit zero-extend the
 586     /// result out to 64 bits.
 587     virtual bool isZExtFree(const Type *Ty1, const Type *Ty2) const;
 588     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 589
 590     /// isNarrowingProfitable - Return true if it's profitable to narrow
 591     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 592     /// from i32 to i8 but not from i32 to i16.
 593     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 594
 595     /// isFPImmLegal - Returns true if the target can instruction select the
 596     /// specified FP immediate natively. If false, the legalizer will
 597     /// materialize the FP immediate as a load from a constant pool.
 598     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 599
 600     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 601     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 602     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 603     /// values are assumed to be legal.
 604     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 605                                     EVT VT) const;
 606
 607     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 608     /// used by Targets can use this to indicate if there is a suitable
 609     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 610     /// pool entry.
 611     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 612                                         EVT VT) const;
 613
 614     /// ShouldShrinkFPConstant - If true, then instruction selection should
 615     /// seek to shrink the FP constant of the specified type to a smaller type
 616     /// in order to save space and / or reduce runtime.
 617     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 618       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 619       // expensive than a straight movsd. On the other hand, it's important to
 620       // shrink long double fp constant since fldt is very slow.
 621       return !X86ScalarSSEf64 || VT == MVT::f80;
 622     }
 623
 624     const X86Subtarget* getSubtarget() const {
 625       return Subtarget;
 626     }
 627
 628     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 629     /// computed in an SSE register, not on the X87 floating point stack.
 630     bool isScalarFPTypeInSSEReg(EVT VT) const {
 631       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 632       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 633     }
 634
 635     /// createFastISel - This method returns a target specific FastISel object,
 636     /// or null if the target does not support "fast" ISel.
 637     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 638
 639     /// getFunctionAlignment - Return the Log2 alignment of this function.
 640     virtual unsigned getFunctionAlignment(const Function *F) const;
 641
 642     unsigned getRegPressureLimit(const TargetRegisterClass *RC,
 643                                  MachineFunction &MF) const;
 644
 645     /// getStackCookieLocation - Return true if the target stores stack
 646     /// protector cookies at a fixed offset in some non-standard address
 647     /// space, and populates the address space and offset as
 648     /// appropriate.
 649     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 650
 651   protected:
 652     std::pair<const TargetRegisterClass*, uint8_t>
 653     findRepresentativeClass(EVT VT) const;
 654
 655   private:
 656     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 657     /// make the right decision when generating code for different targets.
 658     const X86Subtarget *Subtarget;
 659     const X86RegisterInfo *RegInfo;
 660     const TargetData *TD;
 661
 662     /// X86StackPtr - X86 physical register used as stack ptr.
 663     unsigned X86StackPtr;
 664
 665     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 666     /// floating point ops.
 667     /// When SSE is available, use it for f32 operations.
 668     /// When SSE2 is available, use it for f64 operations.
 669     bool X86ScalarSSEf32;
 670     bool X86ScalarSSEf64;
 671
 672     /// LegalFPImmediates - A list of legal fp immediates.
 673     std::vector<APFloat> LegalFPImmediates;
 674
 675     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 676     /// select the specified FP immediate natively.
 677     void addLegalFPImmediate(const APFloat& Imm) {
 678       LegalFPImmediates.push_back(Imm);
 679     }
 680
 681     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 682                             CallingConv::ID CallConv, bool isVarArg,
 683                             const SmallVectorImpl<ISD::InputArg> &Ins,
 684                             DebugLoc dl, SelectionDAG &DAG,
 685                             SmallVectorImpl<SDValue> &InVals) const;
 686     SDValue LowerMemArgument(SDValue Chain,
 687                              CallingConv::ID CallConv,
 688                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 689                              DebugLoc dl, SelectionDAG &DAG,
 690                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 691                               unsigned i) const;
 692     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 693                              DebugLoc dl, SelectionDAG &DAG,
 694                              const CCValAssign &VA,
 695                              ISD::ArgFlagsTy Flags) const;
 696
 697     // Call lowering helpers.
 698
 699     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 700     /// for tail call optimization. Targets which want to do tail call
 701     /// optimization should implement this function.
 702     bool IsEligibleForTailCallOptimization(SDValue Callee,
 703                                            CallingConv::ID CalleeCC,
 704                                            bool isVarArg,
 705                                            bool isCalleeStructRet,
 706                                            bool isCallerStructRet,
 707                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 708                                     const SmallVectorImpl<SDValue> &OutVals,
 709                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 710                                            SelectionDAG& DAG) const;
 711     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 712     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 713                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 714                                 int FPDiff, DebugLoc dl) const;
 715
 716     CCAssignFn *CCAssignFnForNode(CallingConv::ID CallConv) const;
 717     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 718                                          SelectionDAG &DAG) const;
 719
 720     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 721                                                bool isSigned) const;
 722
 723     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 724                                    SelectionDAG &DAG) const;
 725     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 726     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 727     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 728     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 729     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 730     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 731     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 732     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 733     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 734     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 735     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 736                                int64_t Offset, SelectionDAG &DAG) const;
 737     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 738     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 739     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 740     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 741     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 742                       SelectionDAG &DAG) const;
 743     SDValue LowerBIT_CONVERT(SDValue op, SelectionDAG &DAG) const;
 744     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 745     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 746     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 747     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 748     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 749     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 750     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 751     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 752     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 753     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 754                       DebugLoc dl, SelectionDAG &DAG) const;
 755     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 756     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 757     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 758     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 759     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 760     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 761     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 762     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 763     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 764     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 765     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 766     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 767     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 768     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 769     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 770     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 771     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 772     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 773     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 774     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerSHL(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 777
 778     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 779     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 780     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 782
 783     // Utility functions to help LowerVECTOR_SHUFFLE
 784     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 785
 786     virtual SDValue
 787       LowerFormalArguments(SDValue Chain,
 788                            CallingConv::ID CallConv, bool isVarArg,
 789                            const SmallVectorImpl<ISD::InputArg> &Ins,
 790                            DebugLoc dl, SelectionDAG &DAG,
 791                            SmallVectorImpl<SDValue> &InVals) const;
 792     virtual SDValue
 793       LowerCall(SDValue Chain, SDValue Callee,
 794                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 795                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 796                 const SmallVectorImpl<SDValue> &OutVals,
 797                 const SmallVectorImpl<ISD::InputArg> &Ins,
 798                 DebugLoc dl, SelectionDAG &DAG,
 799                 SmallVectorImpl<SDValue> &InVals) const;
 800
 801     virtual SDValue
 802       LowerReturn(SDValue Chain,
 803                   CallingConv::ID CallConv, bool isVarArg,
 804                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 805                   const SmallVectorImpl<SDValue> &OutVals,
 806                   DebugLoc dl, SelectionDAG &DAG) const;
 807
 808     virtual bool
 809       CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
 810                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 811                      LLVMContext &Context) const;
 812
 813     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 814                                  SelectionDAG &DAG, unsigned NewOp) const;
 815
 816     /// Utility function to emit string processing sse4.2 instructions
 817     /// that return in xmm0.
 818     /// This takes the instruction to expand, the associated machine basic
 819     /// block, the number of args, and whether or not the second arg is
 820     /// in memory or not.
 821     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 822                                 unsigned argNum, bool inMem) const;
 823
 824     /// Utility function to emit atomic bitwise operations (and, or, xor).
 825     /// It takes the bitwise instruction to expand, the associated machine basic
 826     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 827     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 828                                                     MachineInstr *BInstr,
 829                                                     MachineBasicBlock *BB,
 830                                                     unsigned regOpc,
 831                                                     unsigned immOpc,
 832                                                     unsigned loadOpc,
 833                                                     unsigned cxchgOpc,
 834                                                     unsigned notOpc,
 835                                                     unsigned EAXreg,
 836                                                     TargetRegisterClass *RC,
 837                                                     bool invSrc = false) const;
 838
 839     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 840                                                     MachineInstr *BInstr,
 841                                                     MachineBasicBlock *BB,
 842                                                     unsigned regOpcL,
 843                                                     unsigned regOpcH,
 844                                                     unsigned immOpcL,
 845                                                     unsigned immOpcH,
 846                                                     bool invSrc = false) const;
 847
 848     /// Utility function to emit atomic min and max.  It takes the min/max
 849     /// instruction to expand, the associated basic block, and the associated
 850     /// cmov opcode for moving the min or max value.
 851     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 852                                                           MachineBasicBlock *BB,
 853                                                         unsigned cmovOpc) const;
 854
 855     /// Utility function to emit the xmm reg save portion of va_start.
 856     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 857                                                    MachineInstr *BInstr,
 858                                                    MachineBasicBlock *BB) const;
 859
 860     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 861                                          MachineBasicBlock *BB) const;
 862
 863     MachineBasicBlock *EmitLoweredMingwAlloca(MachineInstr *MI,
 864                                               MachineBasicBlock *BB) const;
 865
 866     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 867                                           MachineBasicBlock *BB) const;
 868
 869     /// Emit nodes that will be selected as "test Op0,Op0", or something
 870     /// equivalent, for use with the given x86 condition code.
 871     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 872
 873     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 874     /// equivalent, for use with the given x86 condition code.
 875     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 876                     SelectionDAG &DAG) const;
 877   };
 878
 879   namespace X86 {
 880     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 881   }
 882 }
 883
 884 #endif    // X86ISELLOWERING_H