lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25
  26 namespace llvm {
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FSRL - Bitwise logical right shift of floating point values. These
  56       /// corresponds to X86::PSRLDQ.
  57       FSRL,
  58
  59       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
  60       /// integer source in memory and FP reg result.  This corresponds to the
  61       /// X86::FILD*m instructions. It has three inputs (token chain, address,
  62       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
  63       /// also produces a flag).
  64       FILD,
  65       FILD_FLAG,
  66
  67       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
  68       /// integer destination in memory and a FP reg source.  This corresponds
  69       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
  70       /// has two inputs (token chain and address) and two outputs (int value
  71       /// and token chain).
  72       FP_TO_INT16_IN_MEM,
  73       FP_TO_INT32_IN_MEM,
  74       FP_TO_INT64_IN_MEM,
  75
  76       /// FLD - This instruction implements an extending load to FP stack slots.
  77       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
  78       /// operand, ptr to load from, and a ValueType node indicating the type
  79       /// to load to.
  80       FLD,
  81
  82       /// FST - This instruction implements a truncating store to FP stack
  83       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
  84       /// chain operand, value to store, address, and a ValueType to store it
  85       /// as.
  86       FST,
  87
  88       /// CALL/TAILCALL - These operations represent an abstract X86 call
  89       /// instruction, which includes a bunch of information.  In particular the
  90       /// operands of these node are:
  91       ///
  92       ///     #0 - The incoming token chain
  93       ///     #1 - The callee
  94       ///     #2 - The number of arg bytes the caller pushes on the stack.
  95       ///     #3 - The number of arg bytes the callee pops off the stack.
  96       ///     #4 - The value to pass in AL/AX/EAX (optional)
  97       ///     #5 - The value to pass in DL/DX/EDX (optional)
  98       ///
  99       /// The result values of these nodes are:
 100       ///
 101       ///     #0 - The outgoing token chain
 102       ///     #1 - The first register result value (optional)
 103       ///     #2 - The second register result value (optional)
 104       ///
 105       /// The CALL vs TAILCALL distinction boils down to whether the callee is
 106       /// known not to modify the caller's stack frame, as is standard with
 107       /// LLVM.
 108       CALL,
 109       TAILCALL,
 110
 111       /// RDTSC_DAG - This operation implements the lowering for
 112       /// readcyclecounter
 113       RDTSC_DAG,
 114
 115       /// X86 compare and logical compare instructions.
 116       CMP, COMI, UCOMI,
 117
 118       /// X86 SetCC. Operand 1 is condition code, and operand 2 is the flag
 119       /// operand produced by a CMP instruction.
 120       SETCC,
 121
 122       /// X86 conditional moves. Operand 1 and operand 2 are the two values
 123       /// to select from (operand 1 is a R/W operand). Operand 3 is the
 124       /// condition code, and operand 4 is the flag operand produced by a CMP
 125       /// or TEST instruction. It also writes a flag result.
 126       CMOV,
 127
 128       /// X86 conditional branches. Operand 1 is the chain operand, operand 2
 129       /// is the block to branch if condition is true, operand 3 is the
 130       /// condition code, and operand 4 is the flag operand produced by a CMP
 131       /// or TEST instruction.
 132       BRCOND,
 133
 134       /// Return with a flag operand. Operand 1 is the chain operand, operand
 135       /// 2 is the number of bytes of stack to pop.
 136       RET_FLAG,
 137
 138       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 139       REP_STOS,
 140
 141       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 142       REP_MOVS,
 143
 144       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 145       /// at function entry, used for PIC code.
 146       GlobalBaseReg,
 147
 148       /// Wrapper - A wrapper node for TargetConstantPool,
 149       /// TargetExternalSymbol, and TargetGlobalAddress.
 150       Wrapper,
 151
 152       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 153       /// relative displacements.
 154       WrapperRIP,
 155
 156       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 157       /// i32, corresponds to X86::PEXTRB.
 158       PEXTRB,
 159
 160       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRW.
 162       PEXTRW,
 163
 164       /// INSERTPS - Insert any element of a 4 x float vector into any element
 165       /// of a destination 4 x floatvector.
 166       INSERTPS,
 167
 168       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 169       /// corresponds to X86::PINSRB.
 170       PINSRB,
 171
 172       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRW.
 174       PINSRW,
 175
 176       /// FMAX, FMIN - Floating point max and min.
 177       ///
 178       FMAX, FMIN,
 179
 180       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 181       /// approximation.  Note that these typically require refinement
 182       /// in order to obtain suitable precision.
 183       FRSQRT, FRCP,
 184
 185       // TLSADDR, THREAThread - Thread Local Storage.
 186       TLSADDR, THREAD_POINTER,
 187
 188       // EH_RETURN - Exception Handling helpers.
 189       EH_RETURN,
 190
 191       /// TC_RETURN - Tail call return.
 192       ///   operand #0 chain
 193       ///   operand #1 callee (register or absolute)
 194       ///   operand #2 stack adjustment
 195       ///   operand #3 optional in flag
 196       TC_RETURN,
 197
 198       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 199       LCMPXCHG_DAG,
 200       LCMPXCHG8_DAG,
 201
 202       // FNSTCW16m - Store FP control world into i16 memory.
 203       FNSTCW16m,
 204
 205       // VZEXT_MOVL - Vector move low and zero extend.
 206       VZEXT_MOVL,
 207
 208       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 209       VZEXT_LOAD,
 210
 211       // VSHL, VSRL - Vector logical left / right shift.
 212       VSHL, VSRL,
 213
 214       // CMPPD, CMPPS - Vector double/float comparison.
 215       CMPPD, CMPPS,
 216
 217       // PCMP* - Vector integer comparisons.
 218       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 219       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ
 220     };
 221   }
 222
 223   /// Define some predicates that are used for node matching.
 224   namespace X86 {
 225     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 226     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 227     bool isPSHUFDMask(SDNode *N);
 228
 229     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 230     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 231     bool isPSHUFHWMask(SDNode *N);
 232
 233     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 234     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 235     bool isPSHUFLWMask(SDNode *N);
 236
 237     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 238     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 239     bool isSHUFPMask(SDNode *N);
 240
 241     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 242     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 243     bool isMOVHLPSMask(SDNode *N);
 244
 245     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 246     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 247     /// <2, 3, 2, 3>
 248     bool isMOVHLPS_v_undef_Mask(SDNode *N);
 249
 250     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 251     /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
 252     bool isMOVLPMask(SDNode *N);
 253
 254     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 255     /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
 256     /// as well as MOVLHPS.
 257     bool isMOVHPMask(SDNode *N);
 258
 259     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 260     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 261     bool isUNPCKLMask(SDNode *N, bool V2IsSplat = false);
 262
 263     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 264     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 265     bool isUNPCKHMask(SDNode *N, bool V2IsSplat = false);
 266
 267     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 268     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 269     /// <0, 0, 1, 1>
 270     bool isUNPCKL_v_undef_Mask(SDNode *N);
 271
 272     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 273     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 274     /// <2, 2, 3, 3>
 275     bool isUNPCKH_v_undef_Mask(SDNode *N);
 276
 277     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 278     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 279     /// MOVSD, and MOVD, i.e. setting the lowest element.
 280     bool isMOVLMask(SDNode *N);
 281
 282     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 283     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 284     bool isMOVSHDUPMask(SDNode *N);
 285
 286     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 287     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 288     bool isMOVSLDUPMask(SDNode *N);
 289
 290     /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand
 291     /// specifies a splat of a single element.
 292     bool isSplatMask(SDNode *N);
 293
 294     /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
 295     /// specifies a splat of zero element.
 296     bool isSplatLoMask(SDNode *N);
 297
 298     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 299     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 300     bool isMOVDDUPMask(SDNode *N);
 301
 302     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 303     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 304     /// instructions.
 305     unsigned getShuffleSHUFImmediate(SDNode *N);
 306
 307     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 308     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
 309     /// instructions.
 310     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 311
 312     /// getShufflePSHUFKWImmediate - Return the appropriate immediate to shuffle
 313     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
 314     /// instructions.
 315     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 316   }
 317
 318   //===--------------------------------------------------------------------===//
 319   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 320   class X86TargetLowering : public TargetLowering {
 321     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
 322     int RegSaveFrameIndex;            // X86-64 vararg func register save area.
 323     unsigned VarArgsGPOffset;         // X86-64 vararg func int reg offset.
 324     unsigned VarArgsFPOffset;         // X86-64 vararg func fp reg offset.
 325     int BytesToPopOnReturn;           // Number of arg bytes ret should pop.
 326     int BytesCallerReserves;          // Number of arg bytes caller makes.
 327
 328   public:
 329     explicit X86TargetLowering(X86TargetMachine &TM);
 330
 331     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 332     /// jumptable.
 333     SDValue getPICJumpTableRelocBase(SDValue Table,
 334                                        SelectionDAG &DAG) const;
 335
 336     // Return the number of bytes that a function should pop when it returns (in
 337     // addition to the space used by the return address).
 338     //
 339     unsigned getBytesToPopOnReturn() const { return BytesToPopOnReturn; }
 340
 341     // Return the number of bytes that the caller reserves for arguments passed
 342     // to this function.
 343     unsigned getBytesCallerReserves() const { return BytesCallerReserves; }
 344
 345     /// getStackPtrReg - Return the stack pointer register we are using: either
 346     /// ESP or RSP.
 347     unsigned getStackPtrReg() const { return X86StackPtr; }
 348
 349     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 350     /// function arguments in the caller parameter area. For X86, aggregates
 351     /// that contains are placed at 16-byte boundaries while the rest are at
 352     /// 4-byte boundaries.
 353     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 354
 355     /// getOptimalMemOpType - Returns the target specific optimal type for load
 356     /// and store operations as a result of memset, memcpy, and memmove
 357     /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 358     /// determining it.
 359     virtual
 360     MVT getOptimalMemOpType(uint64_t Size, unsigned Align,
 361                             bool isSrcConst, bool isSrcStr) const;
 362
 363     /// LowerOperation - Provide custom lowering hooks for some operations.
 364     ///
 365     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG);
 366
 367     /// ReplaceNodeResults - Replace a node with an illegal result type
 368     /// with a new node built out of custom code.
 369     ///
 370     virtual SDNode *ReplaceNodeResults(SDNode *N, SelectionDAG &DAG);
 371
 372
 373     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 374
 375     virtual MachineBasicBlock *EmitInstrWithCustomInserter(MachineInstr *MI,
 376                                                         MachineBasicBlock *MBB);
 377
 378
 379     /// getTargetNodeName - This method returns the name of a target specific
 380     /// DAG node.
 381     virtual const char *getTargetNodeName(unsigned Opcode) const;
 382
 383     /// getSetCCResultType - Return the ISD::SETCC ValueType
 384     virtual MVT getSetCCResultType(const SDValue &) const;
 385
 386     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 387     /// in Mask are known to be either zero or one and return them in the
 388     /// KnownZero/KnownOne bitsets.
 389     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 390                                                 const APInt &Mask,
 391                                                 APInt &KnownZero,
 392                                                 APInt &KnownOne,
 393                                                 const SelectionDAG &DAG,
 394                                                 unsigned Depth = 0) const;
 395
 396     virtual bool
 397     isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) const;
 398
 399     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG);
 400
 401     ConstraintType getConstraintType(const std::string &Constraint) const;
 402
 403     std::vector<unsigned>
 404       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 405                                         MVT VT) const;
 406
 407     virtual const char *LowerXConstraint(MVT ConstraintVT) const;
 408
 409     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 410     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 411     /// true it means one of the asm constraint of the inline asm instruction
 412     /// being processed is 'm'.
 413     virtual void LowerAsmOperandForConstraint(SDValue Op,
 414                                               char ConstraintLetter,
 415                                               bool hasMemory,
 416                                               std::vector<SDValue> &Ops,
 417                                               SelectionDAG &DAG) const;
 418
 419     /// getRegForInlineAsmConstraint - Given a physical register constraint
 420     /// (e.g. {edx}), return the register number and the register class for the
 421     /// register.  This should only be used for C_Register constraints.  On
 422     /// error, this returns a register number of 0.
 423     std::pair<unsigned, const TargetRegisterClass*>
 424       getRegForInlineAsmConstraint(const std::string &Constraint,
 425                                    MVT VT) const;
 426
 427     /// isLegalAddressingMode - Return true if the addressing mode represented
 428     /// by AM is legal for this target, for a load/store of the specified type.
 429     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 430
 431     /// isTruncateFree - Return true if it's free to truncate a value of
 432     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 433     /// register EAX to i16 by referencing its sub-register AX.
 434     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 435     virtual bool isTruncateFree(MVT VT1, MVT VT2) const;
 436
 437     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 438     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 439     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 440     /// values are assumed to be legal.
 441     virtual bool isShuffleMaskLegal(SDValue Mask, MVT VT) const;
 442
 443     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 444     /// used by Targets can use this to indicate if there is a suitable
 445     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 446     /// pool entry.
 447     virtual bool isVectorClearMaskLegal(const std::vector<SDValue> &BVOps,
 448                                         MVT EVT, SelectionDAG &DAG) const;
 449
 450     /// ShouldShrinkFPConstant - If true, then instruction selection should
 451     /// seek to shrink the FP constant of the specified type to a smaller type
 452     /// in order to save space and / or reduce runtime.
 453     virtual bool ShouldShrinkFPConstant(MVT VT) const {
 454       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 455       // expensive than a straight movsd. On the other hand, it's important to
 456       // shrink long double fp constant since fldt is very slow.
 457       return !X86ScalarSSEf64 || VT == MVT::f80;
 458     }
 459
 460     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 461     /// for tail call optimization. Target which want to do tail call
 462     /// optimization should implement this function.
 463     virtual bool IsEligibleForTailCallOptimization(CallSDNode *TheCall,
 464                                                    SDValue Ret,
 465                                                    SelectionDAG &DAG) const;
 466
 467     virtual const X86Subtarget* getSubtarget() {
 468       return Subtarget;
 469     }
 470
 471     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 472     /// computed in an SSE register, not on the X87 floating point stack.
 473     bool isScalarFPTypeInSSEReg(MVT VT) const {
 474       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 475       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 476     }
 477
 478     /// createFastISel - This method returns a target specific FastISel object,
 479     /// or null if the target does not support "fast" ISel.
 480     virtual FastISel *
 481     createFastISel(MachineFunction &mf,
 482                    MachineModuleInfo *mmi,
 483                    DenseMap<const Value *, unsigned> &,
 484                    DenseMap<const BasicBlock *, MachineBasicBlock *> &,
 485                    DenseMap<const AllocaInst *, int> &);
 486
 487   private:
 488     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 489     /// make the right decision when generating code for different targets.
 490     const X86Subtarget *Subtarget;
 491     const X86RegisterInfo *RegInfo;
 492     const TargetData *TD;
 493
 494     /// X86StackPtr - X86 physical register used as stack ptr.
 495     unsigned X86StackPtr;
 496
 497     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 498     /// floating point ops.
 499     /// When SSE is available, use it for f32 operations.
 500     /// When SSE2 is available, use it for f64 operations.
 501     bool X86ScalarSSEf32;
 502     bool X86ScalarSSEf64;
 503
 504     SDNode *LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
 505                             unsigned CallingConv, SelectionDAG &DAG);
 506
 507     SDValue LowerMemArgument(SDValue Op, SelectionDAG &DAG,
 508                                const CCValAssign &VA,  MachineFrameInfo *MFI,
 509                                unsigned CC, SDValue Root, unsigned i);
 510
 511     SDValue LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
 512                                const SDValue &StackPtr,
 513                                const CCValAssign &VA, SDValue Chain,
 514                                SDValue Arg, ISD::ArgFlagsTy Flags);
 515
 516     // Call lowering helpers.
 517     bool IsCalleePop(bool isVarArg, unsigned CallingConv);
 518     bool CallRequiresGOTPtrInReg(bool Is64Bit, bool IsTailCall);
 519     bool CallRequiresFnAddressInReg(bool Is64Bit, bool IsTailCall);
 520     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 521                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 522                                 int FPDiff);
 523
 524     CCAssignFn *CCAssignFnForNode(unsigned CallingConv) const;
 525     NameDecorationStyle NameDecorationForFORMAL_ARGUMENTS(SDValue Op);
 526     unsigned GetAlignedArgumentStackSize(unsigned StackSize, SelectionDAG &DAG);
 527
 528     std::pair<SDValue,SDValue> FP_TO_SINTHelper(SDValue Op,
 529                                                     SelectionDAG &DAG);
 530
 531     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG);
 532     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG);
 533     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
 534     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
 535     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
 536     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
 537     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG);
 538     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG);
 539     SDValue LowerGlobalAddress(const GlobalValue *GV, SelectionDAG &DAG) const;
 540     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG);
 541     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG);
 542     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG);
 543     SDValue LowerShift(SDValue Op, SelectionDAG &DAG);
 544     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG);
 545     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG);
 546     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG);
 547     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG);
 548     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG);
 549     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG);
 550     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG);
 551     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG);
 552     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG);
 553     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG);
 554     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG);
 555     SDValue LowerCALL(SDValue Op, SelectionDAG &DAG);
 556     SDValue LowerRET(SDValue Op, SelectionDAG &DAG);
 557     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG);
 558     SDValue LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG);
 559     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG);
 560     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG);
 561     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG);
 562     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG);
 563     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG);
 564     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG);
 565     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG);
 566     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG);
 567     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG);
 568     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG);
 569     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG);
 570     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG);
 571     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG);
 572     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG);
 573     SDNode *ExpandFP_TO_SINT(SDNode *N, SelectionDAG &DAG);
 574     SDNode *ExpandREADCYCLECOUNTER(SDNode *N, SelectionDAG &DAG);
 575     SDNode *ExpandATOMIC_CMP_SWAP(SDNode *N, SelectionDAG &DAG);
 576
 577     SDValue EmitTargetCodeForMemset(SelectionDAG &DAG,
 578                                     SDValue Chain,
 579                                     SDValue Dst, SDValue Src,
 580                                     SDValue Size, unsigned Align,
 581                                     const Value *DstSV, uint64_t DstSVOff,
 582                                     bool NoBuiltin);
 583     SDValue EmitTargetCodeForMemcpy(SelectionDAG &DAG,
 584                                     SDValue Chain,
 585                                     SDValue Dst, SDValue Src,
 586                                     SDValue Size, unsigned Align,
 587                                     bool AlwaysInline,
 588                                     const Value *DstSV, uint64_t DstSVOff,
 589                                     const Value *SrcSV, uint64_t SrcSVOff);
 590
 591     /// Utility function to emit atomic bitwise operations (and, or, xor).
 592     // It takes the bitwise instruction to expand, the associated machine basic
 593     // block, and the associated X86 opcodes for reg/reg and reg/imm.
 594     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 595                                                     MachineInstr *BInstr,
 596                                                     MachineBasicBlock *BB,
 597                                                     unsigned regOpc,
 598                                                     unsigned immOpc,
 599                                                     unsigned loadOpc,
 600                                                     unsigned cxchgOpc,
 601                                                     unsigned copyOpc,
 602                                                     unsigned notOpc,
 603                                                     unsigned EAXreg,
 604                                                     TargetRegisterClass *RC,
 605                                                     bool invSrc = false);
 606
 607     /// Utility function to emit atomic min and max.  It takes the min/max
 608     // instruction to expand, the associated basic block, and the associated
 609     // cmov opcode for moving the min or max value.
 610     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 611                                                           MachineBasicBlock *BB,
 612                                                           unsigned cmovOpc);
 613   };
 614
 615   namespace X86 {
 616     FastISel *createFastISel(MachineFunction &mf,
 617                            MachineModuleInfo *mmi,
 618                            DenseMap<const Value *, unsigned> &,
 619                            DenseMap<const BasicBlock *, MachineBasicBlock *> &,
 620                            DenseMap<const AllocaInst *, int> &);
 621   }
 622 }
 623
 624 #endif    // X86ISELLOWERING_H