lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 conditional moves. Operand 0 and operand 1 are the two values
  98       /// to select from. Operand 2 is the condition code, and operand 3 is the
  99       /// flag operand produced by a CMP or TEST instruction. It also writes a
 100       /// flag result.
 101       CMOV,
 102
 103       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 104       /// is the block to branch if condition is true, operand 2 is the
 105       /// condition code, and operand 3 is the flag operand produced by a CMP
 106       /// or TEST instruction.
 107       BRCOND,
 108
 109       /// Return with a flag operand. Operand 0 is the chain operand, operand
 110       /// 1 is the number of bytes of stack to pop.
 111       RET_FLAG,
 112
 113       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 114       REP_STOS,
 115
 116       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 117       REP_MOVS,
 118
 119       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 120       /// at function entry, used for PIC code.
 121       GlobalBaseReg,
 122
 123       /// Wrapper - A wrapper node for TargetConstantPool,
 124       /// TargetExternalSymbol, and TargetGlobalAddress.
 125       Wrapper,
 126
 127       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 128       /// relative displacements.
 129       WrapperRIP,
 130
 131       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 132       /// of an XMM vector, with the high word zero filled.
 133       MOVQ2DQ,
 134
 135       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 136       /// to an MMX vector.  If you think this is too close to the previous
 137       /// mnemonic, so do I; blame Intel.
 138       MOVDQ2Q,
 139
 140       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 141       /// i32, corresponds to X86::PEXTRB.
 142       PEXTRB,
 143
 144       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 145       /// i32, corresponds to X86::PEXTRW.
 146       PEXTRW,
 147
 148       /// INSERTPS - Insert any element of a 4 x float vector into any element
 149       /// of a destination 4 x floatvector.
 150       INSERTPS,
 151
 152       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 153       /// corresponds to X86::PINSRB.
 154       PINSRB,
 155
 156       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 157       /// corresponds to X86::PINSRW.
 158       PINSRW, MMX_PINSRW,
 159
 160       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 161       PSHUFB,
 162
 163       /// PANDN - and with not'd value.
 164       PANDN,
 165
 166       /// PSIGNB/W/D - Copy integer sign.
 167       PSIGNB, PSIGNW, PSIGND,
 168
 169       /// PBLENDVB - Variable blend
 170       PBLENDVB,
 171
 172       /// FMAX, FMIN - Floating point max and min.
 173       ///
 174       FMAX, FMIN,
 175
 176       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 177       /// approximation.  Note that these typically require refinement
 178       /// in order to obtain suitable precision.
 179       FRSQRT, FRCP,
 180
 181       // TLSADDR - Thread Local Storage.
 182       TLSADDR,
 183
 184       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 185       // thunk at the address from an earlier relocation.
 186       TLSCALL,
 187
 188       // EH_RETURN - Exception Handling helpers.
 189       EH_RETURN,
 190
 191       /// TC_RETURN - Tail call return.
 192       ///   operand #0 chain
 193       ///   operand #1 callee (register or absolute)
 194       ///   operand #2 stack adjustment
 195       ///   operand #3 optional in flag
 196       TC_RETURN,
 197
 198       // VZEXT_MOVL - Vector move low and zero extend.
 199       VZEXT_MOVL,
 200
 201       // VSHL, VSRL - Vector logical left / right shift.
 202       VSHL, VSRL,
 203
 204       // CMPPD, CMPPS - Vector double/float comparison.
 205       // CMPPD, CMPPS - Vector double/float comparison.
 206       CMPPD, CMPPS,
 207
 208       // PCMP* - Vector integer comparisons.
 209       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 210       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 211
 212       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 213       ADD, SUB, ADC, SBB, SMUL,
 214       INC, DEC, OR, XOR, AND,
 215
 216       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 217
 218       // MUL_IMM - X86 specific multiply by immediate.
 219       MUL_IMM,
 220
 221       // PTEST - Vector bitwise comparisons
 222       PTEST,
 223
 224       // TESTP - Vector packed fp sign bitwise comparisons
 225       TESTP,
 226
 227       // Several flavors of instructions with vector shuffle behaviors.
 228       PALIGN,
 229       PSHUFD,
 230       PSHUFHW,
 231       PSHUFLW,
 232       PSHUFHW_LD,
 233       PSHUFLW_LD,
 234       SHUFPD,
 235       SHUFPS,
 236       MOVDDUP,
 237       MOVSHDUP,
 238       MOVSLDUP,
 239       MOVSHDUP_LD,
 240       MOVSLDUP_LD,
 241       MOVLHPS,
 242       MOVLHPD,
 243       MOVHLPS,
 244       MOVHLPD,
 245       MOVLPS,
 246       MOVLPD,
 247       MOVSD,
 248       MOVSS,
 249       UNPCKLPS,
 250       UNPCKLPD,
 251       VUNPCKLPS,
 252       VUNPCKLPD,
 253       VUNPCKLPSY,
 254       VUNPCKLPDY,
 255       UNPCKHPS,
 256       UNPCKHPD,
 257       PUNPCKLBW,
 258       PUNPCKLWD,
 259       PUNPCKLDQ,
 260       PUNPCKLQDQ,
 261       PUNPCKHBW,
 262       PUNPCKHWD,
 263       PUNPCKHDQ,
 264       PUNPCKHQDQ,
 265
 266       PMOVZXBW,
 267       PMOVZXWD,
 268       PMOVZXDQ,
 269
 270       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 271       // according to %al. An operator is needed so that this can be expanded
 272       // with control flow.
 273       VASTART_SAVE_XMM_REGS,
 274
 275       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 276       WIN_ALLOCA,
 277
 278       // Memory barrier
 279       MEMBARRIER,
 280       MFENCE,
 281       SFENCE,
 282       LFENCE,
 283
 284       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 285       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 286       // Atomic 64-bit binary operations.
 287       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 288       ATOMSUB64_DAG,
 289       ATOMOR64_DAG,
 290       ATOMXOR64_DAG,
 291       ATOMAND64_DAG,
 292       ATOMNAND64_DAG,
 293       ATOMSWAP64_DAG,
 294
 295       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 296       LCMPXCHG_DAG,
 297       LCMPXCHG8_DAG,
 298
 299       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 300       VZEXT_LOAD,
 301
 302       // FNSTCW16m - Store FP control world into i16 memory.
 303       FNSTCW16m,
 304
 305       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 306       /// integer destination in memory and a FP reg source.  This corresponds
 307       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 308       /// has two inputs (token chain and address) and two outputs (int value
 309       /// and token chain).
 310       FP_TO_INT16_IN_MEM,
 311       FP_TO_INT32_IN_MEM,
 312       FP_TO_INT64_IN_MEM,
 313
 314       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 315       /// integer source in memory and FP reg result.  This corresponds to the
 316       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 317       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 318       /// also produces a flag).
 319       FILD,
 320       FILD_FLAG,
 321
 322       /// FLD - This instruction implements an extending load to FP stack slots.
 323       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 324       /// operand, ptr to load from, and a ValueType node indicating the type
 325       /// to load to.
 326       FLD,
 327
 328       /// FST - This instruction implements a truncating store to FP stack
 329       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 330       /// chain operand, value to store, address, and a ValueType to store it
 331       /// as.
 332       FST,
 333
 334       /// VAARG_64 - This instruction grabs the address of the next argument
 335       /// from a va_list. (reads and modifies the va_list in memory)
 336       VAARG_64
 337
 338       // WARNING: Do not add anything in the end unless you want the node to
 339       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 340       // thought as target memory ops!
 341     };
 342   }
 343
 344   /// Define some predicates that are used for node matching.
 345   namespace X86 {
 346     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 347     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 348     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 349
 350     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 351     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 352     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 353
 354     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 355     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 356     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 357
 358     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 359     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 360     bool isSHUFPMask(ShuffleVectorSDNode *N);
 361
 362     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 363     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 364     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 365
 366     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 367     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 368     /// <2, 3, 2, 3>
 369     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 370
 371     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 372     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 373     bool isMOVLPMask(ShuffleVectorSDNode *N);
 374
 375     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 376     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 377     /// as well as MOVLHPS.
 378     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 379
 380     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 381     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 382     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 383
 384     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 385     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 386     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 387
 388     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 389     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 390     /// <0, 0, 1, 1>
 391     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 392
 393     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 394     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 395     /// <2, 2, 3, 3>
 396     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 397
 398     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 399     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 400     /// MOVSD, and MOVD, i.e. setting the lowest element.
 401     bool isMOVLMask(ShuffleVectorSDNode *N);
 402
 403     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 404     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 405     bool isMOVSHDUPMask(ShuffleVectorSDNode *N);
 406
 407     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 408     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 409     bool isMOVSLDUPMask(ShuffleVectorSDNode *N);
 410
 411     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 412     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 413     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 414
 415     /// isPALIGNRMask - Return true if the specified VECTOR_SHUFFLE operand
 416     /// specifies a shuffle of elements that is suitable for input to PALIGNR.
 417     bool isPALIGNRMask(ShuffleVectorSDNode *N);
 418
 419     /// isVEXTRACTF128Index - Return true if the specified
 420     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 421     /// suitable for input to VEXTRACTF128.
 422     bool isVEXTRACTF128Index(SDNode *N);
 423
 424     /// isVINSERTF128Index - Return true if the specified
 425     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 426     /// suitable for input to VINSERTF128.
 427     bool isVINSERTF128Index(SDNode *N);
 428
 429     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 430     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 431     /// instructions.
 432     unsigned getShuffleSHUFImmediate(SDNode *N);
 433
 434     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 435     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 436     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 437
 438     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 439     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 440     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 441
 442     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
 443     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
 444     unsigned getShufflePALIGNRImmediate(SDNode *N);
 445
 446     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 447     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 448     /// with VEXTRACTF128 instructions.
 449     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 450
 451     /// getInsertVINSERTF128Immediate - Return the appropriate
 452     /// immediate to insert at the specified INSERT_SUBVECTOR index
 453     /// with VINSERTF128 instructions.
 454     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 455
 456     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 457     /// constant +0.0.
 458     bool isZeroNode(SDValue Elt);
 459
 460     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 461     /// fit into displacement field of the instruction.
 462     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 463                                       bool hasSymbolicDisplacement = true);
 464   }
 465
 466   //===--------------------------------------------------------------------===//
 467   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 468   class X86TargetLowering : public TargetLowering {
 469   public:
 470     explicit X86TargetLowering(X86TargetMachine &TM);
 471
 472     virtual unsigned getJumpTableEncoding() const;
 473
 474     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 475
 476     virtual const MCExpr *
 477     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 478                               const MachineBasicBlock *MBB, unsigned uid,
 479                               MCContext &Ctx) const;
 480
 481     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 482     /// jumptable.
 483     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 484                                              SelectionDAG &DAG) const;
 485     virtual const MCExpr *
 486     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 487                                  unsigned JTI, MCContext &Ctx) const;
 488
 489     /// getStackPtrReg - Return the stack pointer register we are using: either
 490     /// ESP or RSP.
 491     unsigned getStackPtrReg() const { return X86StackPtr; }
 492
 493     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 494     /// function arguments in the caller parameter area. For X86, aggregates
 495     /// that contains are placed at 16-byte boundaries while the rest are at
 496     /// 4-byte boundaries.
 497     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 498
 499     /// getOptimalMemOpType - Returns the target specific optimal type for load
 500     /// and store operations as a result of memset, memcpy, and memmove
 501     /// lowering. If DstAlign is zero that means it's safe to destination
 502     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 503     /// means there isn't a need to check it against alignment requirement,
 504     /// probably because the source does not need to be loaded. If
 505     /// 'NonScalarIntSafe' is true, that means it's safe to return a
 506     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 507     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 508     /// constant so it does not need to be loaded.
 509     /// It returns EVT::Other if the type should be determined using generic
 510     /// target-independent logic.
 511     virtual EVT
 512     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 513                         bool NonScalarIntSafe, bool MemcpyStrSrc,
 514                         MachineFunction &MF) const;
 515
 516     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 517     /// unaligned memory accesses. of the specified type.
 518     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 519       return true;
 520     }
 521
 522     /// LowerOperation - Provide custom lowering hooks for some operations.
 523     ///
 524     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 525
 526     /// ReplaceNodeResults - Replace the results of node with an illegal result
 527     /// type with new values built out of custom code.
 528     ///
 529     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 530                                     SelectionDAG &DAG) const;
 531
 532
 533     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 534
 535     /// isTypeDesirableForOp - Return true if the target has native support for
 536     /// the specified value type and it is 'desirable' to use the type for the
 537     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 538     /// instruction encodings are longer and some i16 instructions are slow.
 539     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 540
 541     /// isTypeDesirable - Return true if the target has native support for the
 542     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 543     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 544     /// and some i16 instructions are slow.
 545     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 546
 547     virtual MachineBasicBlock *
 548       EmitInstrWithCustomInserter(MachineInstr *MI,
 549                                   MachineBasicBlock *MBB) const;
 550
 551
 552     /// getTargetNodeName - This method returns the name of a target specific
 553     /// DAG node.
 554     virtual const char *getTargetNodeName(unsigned Opcode) const;
 555
 556     /// getSetCCResultType - Return the ISD::SETCC ValueType
 557     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
 558
 559     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 560     /// in Mask are known to be either zero or one and return them in the
 561     /// KnownZero/KnownOne bitsets.
 562     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 563                                                 const APInt &Mask,
 564                                                 APInt &KnownZero,
 565                                                 APInt &KnownOne,
 566                                                 const SelectionDAG &DAG,
 567                                                 unsigned Depth = 0) const;
 568
 569     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 570     // operation that are sign bits.
 571     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 572                                                      unsigned Depth) const;
 573
 574     virtual bool
 575     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 576
 577     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 578
 579     virtual bool ExpandInlineAsm(CallInst *CI) const;
 580
 581     ConstraintType getConstraintType(const std::string &Constraint) const;
 582
 583     /// Examine constraint string and operand type and determine a weight value.
 584     /// The operand object must already have been set up with the operand type.
 585     virtual ConstraintWeight getSingleConstraintMatchWeight(
 586       AsmOperandInfo &info, const char *constraint) const;
 587
 588     std::vector<unsigned>
 589       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 590                                         EVT VT) const;
 591
 592     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 593
 594     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 595     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 596     /// true it means one of the asm constraint of the inline asm instruction
 597     /// being processed is 'm'.
 598     virtual void LowerAsmOperandForConstraint(SDValue Op,
 599                                               char ConstraintLetter,
 600                                               std::vector<SDValue> &Ops,
 601                                               SelectionDAG &DAG) const;
 602
 603     /// getRegForInlineAsmConstraint - Given a physical register constraint
 604     /// (e.g. {edx}), return the register number and the register class for the
 605     /// register.  This should only be used for C_Register constraints.  On
 606     /// error, this returns a register number of 0.
 607     std::pair<unsigned, const TargetRegisterClass*>
 608       getRegForInlineAsmConstraint(const std::string &Constraint,
 609                                    EVT VT) const;
 610
 611     /// isLegalAddressingMode - Return true if the addressing mode represented
 612     /// by AM is legal for this target, for a load/store of the specified type.
 613     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 614
 615     /// isTruncateFree - Return true if it's free to truncate a value of
 616     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 617     /// register EAX to i16 by referencing its sub-register AX.
 618     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 619     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 620
 621     /// isZExtFree - Return true if any actual instruction that defines a
 622     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 623     /// register. This does not necessarily include registers defined in
 624     /// unknown ways, such as incoming arguments, or copies from unknown
 625     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 626     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 627     /// all instructions that define 32-bit values implicit zero-extend the
 628     /// result out to 64 bits.
 629     virtual bool isZExtFree(const Type *Ty1, const Type *Ty2) const;
 630     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 631
 632     /// isNarrowingProfitable - Return true if it's profitable to narrow
 633     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 634     /// from i32 to i8 but not from i32 to i16.
 635     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 636
 637     /// isFPImmLegal - Returns true if the target can instruction select the
 638     /// specified FP immediate natively. If false, the legalizer will
 639     /// materialize the FP immediate as a load from a constant pool.
 640     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 641
 642     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 643     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 644     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 645     /// values are assumed to be legal.
 646     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 647                                     EVT VT) const;
 648
 649     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 650     /// used by Targets can use this to indicate if there is a suitable
 651     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 652     /// pool entry.
 653     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 654                                         EVT VT) const;
 655
 656     /// ShouldShrinkFPConstant - If true, then instruction selection should
 657     /// seek to shrink the FP constant of the specified type to a smaller type
 658     /// in order to save space and / or reduce runtime.
 659     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 660       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 661       // expensive than a straight movsd. On the other hand, it's important to
 662       // shrink long double fp constant since fldt is very slow.
 663       return !X86ScalarSSEf64 || VT == MVT::f80;
 664     }
 665
 666     const X86Subtarget* getSubtarget() const {
 667       return Subtarget;
 668     }
 669
 670     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 671     /// computed in an SSE register, not on the X87 floating point stack.
 672     bool isScalarFPTypeInSSEReg(EVT VT) const {
 673       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 674       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 675     }
 676
 677     /// createFastISel - This method returns a target specific FastISel object,
 678     /// or null if the target does not support "fast" ISel.
 679     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 680
 681     /// getStackCookieLocation - Return true if the target stores stack
 682     /// protector cookies at a fixed offset in some non-standard address
 683     /// space, and populates the address space and offset as
 684     /// appropriate.
 685     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 686
 687   protected:
 688     std::pair<const TargetRegisterClass*, uint8_t>
 689     findRepresentativeClass(EVT VT) const;
 690
 691   private:
 692     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 693     /// make the right decision when generating code for different targets.
 694     const X86Subtarget *Subtarget;
 695     const X86RegisterInfo *RegInfo;
 696     const TargetData *TD;
 697
 698     /// X86StackPtr - X86 physical register used as stack ptr.
 699     unsigned X86StackPtr;
 700
 701     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 702     /// floating point ops.
 703     /// When SSE is available, use it for f32 operations.
 704     /// When SSE2 is available, use it for f64 operations.
 705     bool X86ScalarSSEf32;
 706     bool X86ScalarSSEf64;
 707
 708     /// LegalFPImmediates - A list of legal fp immediates.
 709     std::vector<APFloat> LegalFPImmediates;
 710
 711     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 712     /// select the specified FP immediate natively.
 713     void addLegalFPImmediate(const APFloat& Imm) {
 714       LegalFPImmediates.push_back(Imm);
 715     }
 716
 717     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 718                             CallingConv::ID CallConv, bool isVarArg,
 719                             const SmallVectorImpl<ISD::InputArg> &Ins,
 720                             DebugLoc dl, SelectionDAG &DAG,
 721                             SmallVectorImpl<SDValue> &InVals) const;
 722     SDValue LowerMemArgument(SDValue Chain,
 723                              CallingConv::ID CallConv,
 724                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 725                              DebugLoc dl, SelectionDAG &DAG,
 726                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 727                               unsigned i) const;
 728     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 729                              DebugLoc dl, SelectionDAG &DAG,
 730                              const CCValAssign &VA,
 731                              ISD::ArgFlagsTy Flags) const;
 732
 733     // Call lowering helpers.
 734
 735     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 736     /// for tail call optimization. Targets which want to do tail call
 737     /// optimization should implement this function.
 738     bool IsEligibleForTailCallOptimization(SDValue Callee,
 739                                            CallingConv::ID CalleeCC,
 740                                            bool isVarArg,
 741                                            bool isCalleeStructRet,
 742                                            bool isCallerStructRet,
 743                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 744                                     const SmallVectorImpl<SDValue> &OutVals,
 745                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 746                                            SelectionDAG& DAG) const;
 747     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 748     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 749                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 750                                 int FPDiff, DebugLoc dl) const;
 751
 752     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 753                                          SelectionDAG &DAG) const;
 754
 755     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 756                                                bool isSigned) const;
 757
 758     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 759                                    SelectionDAG &DAG) const;
 760     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 761     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 762     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 763     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 764     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 765     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 766     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 767     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 768     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 769     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 770     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 771     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 772     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 773                                int64_t Offset, SelectionDAG &DAG) const;
 774     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 777     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 778     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 779                       SelectionDAG &DAG) const;
 780     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 781     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 782     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 783     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 784     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 785     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 786     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 787     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 788     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 789     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 791                       DebugLoc dl, SelectionDAG &DAG) const;
 792     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 793     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 794     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 797     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 798     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 799     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 800     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 802     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 803     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 804     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 805     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 814
 815     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 817     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 818     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 819
 820     // Utility functions to help LowerVECTOR_SHUFFLE
 821     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 822
 823     virtual SDValue
 824       LowerFormalArguments(SDValue Chain,
 825                            CallingConv::ID CallConv, bool isVarArg,
 826                            const SmallVectorImpl<ISD::InputArg> &Ins,
 827                            DebugLoc dl, SelectionDAG &DAG,
 828                            SmallVectorImpl<SDValue> &InVals) const;
 829     virtual SDValue
 830       LowerCall(SDValue Chain, SDValue Callee,
 831                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 832                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 833                 const SmallVectorImpl<SDValue> &OutVals,
 834                 const SmallVectorImpl<ISD::InputArg> &Ins,
 835                 DebugLoc dl, SelectionDAG &DAG,
 836                 SmallVectorImpl<SDValue> &InVals) const;
 837
 838     virtual SDValue
 839       LowerReturn(SDValue Chain,
 840                   CallingConv::ID CallConv, bool isVarArg,
 841                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 842                   const SmallVectorImpl<SDValue> &OutVals,
 843                   DebugLoc dl, SelectionDAG &DAG) const;
 844
 845     virtual bool isUsedByReturnOnly(SDNode *N) const;
 846
 847     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 848
 849     virtual EVT
 850     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 851                              ISD::NodeType ExtendKind) const;
 852
 853     virtual bool
 854       CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
 855                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 856                      LLVMContext &Context) const;
 857
 858     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 859                                  SelectionDAG &DAG, unsigned NewOp) const;
 860
 861     /// Utility function to emit string processing sse4.2 instructions
 862     /// that return in xmm0.
 863     /// This takes the instruction to expand, the associated machine basic
 864     /// block, the number of args, and whether or not the second arg is
 865     /// in memory or not.
 866     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 867                                 unsigned argNum, bool inMem) const;
 868
 869     /// Utility functions to emit monitor and mwait instructions. These
 870     /// need to make sure that the arguments to the intrinsic are in the
 871     /// correct registers.
 872     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 873                                    MachineBasicBlock *BB) const;
 874     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 875
 876     /// Utility function to emit atomic bitwise operations (and, or, xor).
 877     /// It takes the bitwise instruction to expand, the associated machine basic
 878     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 879     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 880                                                     MachineInstr *BInstr,
 881                                                     MachineBasicBlock *BB,
 882                                                     unsigned regOpc,
 883                                                     unsigned immOpc,
 884                                                     unsigned loadOpc,
 885                                                     unsigned cxchgOpc,
 886                                                     unsigned notOpc,
 887                                                     unsigned EAXreg,
 888                                                     TargetRegisterClass *RC,
 889                                                     bool invSrc = false) const;
 890
 891     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 892                                                     MachineInstr *BInstr,
 893                                                     MachineBasicBlock *BB,
 894                                                     unsigned regOpcL,
 895                                                     unsigned regOpcH,
 896                                                     unsigned immOpcL,
 897                                                     unsigned immOpcH,
 898                                                     bool invSrc = false) const;
 899
 900     /// Utility function to emit atomic min and max.  It takes the min/max
 901     /// instruction to expand, the associated basic block, and the associated
 902     /// cmov opcode for moving the min or max value.
 903     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 904                                                           MachineBasicBlock *BB,
 905                                                         unsigned cmovOpc) const;
 906
 907     // Utility function to emit the low-level va_arg code for X86-64.
 908     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 909                        MachineInstr *MI,
 910                        MachineBasicBlock *MBB) const;
 911
 912     /// Utility function to emit the xmm reg save portion of va_start.
 913     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 914                                                    MachineInstr *BInstr,
 915                                                    MachineBasicBlock *BB) const;
 916
 917     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 918                                          MachineBasicBlock *BB) const;
 919
 920     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 921                                               MachineBasicBlock *BB) const;
 922
 923     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 924                                           MachineBasicBlock *BB) const;
 925
 926     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 927                                           MachineBasicBlock *BB) const;
 928
 929     /// Emit nodes that will be selected as "test Op0,Op0", or something
 930     /// equivalent, for use with the given x86 condition code.
 931     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 932
 933     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 934     /// equivalent, for use with the given x86 condition code.
 935     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 936                     SelectionDAG &DAG) const;
 937   };
 938
 939   namespace X86 {
 940     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 941   }
 942 }
 943
 944 #endif    // X86ISELLOWERING_H