lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGNB/W/D - Copy integer sign.
 176       PSIGNB, PSIGNW, PSIGND,
 177
 178       /// PBLENDVB - Variable blend
 179       PBLENDVB,
 180
 181       /// FMAX, FMIN - Floating point max and min.
 182       ///
 183       FMAX, FMIN,
 184
 185       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 186       /// approximation.  Note that these typically require refinement
 187       /// in order to obtain suitable precision.
 188       FRSQRT, FRCP,
 189
 190       // TLSADDR - Thread Local Storage.
 191       TLSADDR,
 192
 193       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 194       // thunk at the address from an earlier relocation.
 195       TLSCALL,
 196
 197       // EH_RETURN - Exception Handling helpers.
 198       EH_RETURN,
 199
 200       /// TC_RETURN - Tail call return.
 201       ///   operand #0 chain
 202       ///   operand #1 callee (register or absolute)
 203       ///   operand #2 stack adjustment
 204       ///   operand #3 optional in flag
 205       TC_RETURN,
 206
 207       // VZEXT_MOVL - Vector move low and zero extend.
 208       VZEXT_MOVL,
 209
 210       // VSHL, VSRL - Vector logical left / right shift.
 211       VSHL, VSRL,
 212
 213       // CMPPD, CMPPS - Vector double/float comparison.
 214       // CMPPD, CMPPS - Vector double/float comparison.
 215       CMPPD, CMPPS,
 216
 217       // PCMP* - Vector integer comparisons.
 218       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 219       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 220
 221       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 222       ADD, SUB, ADC, SBB, SMUL,
 223       INC, DEC, OR, XOR, AND,
 224
 225       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 226
 227       // MUL_IMM - X86 specific multiply by immediate.
 228       MUL_IMM,
 229
 230       // PTEST - Vector bitwise comparisons
 231       PTEST,
 232
 233       // TESTP - Vector packed fp sign bitwise comparisons
 234       TESTP,
 235
 236       // Several flavors of instructions with vector shuffle behaviors.
 237       PALIGN,
 238       PSHUFD,
 239       PSHUFHW,
 240       PSHUFLW,
 241       PSHUFHW_LD,
 242       PSHUFLW_LD,
 243       SHUFPD,
 244       SHUFPS,
 245       MOVDDUP,
 246       MOVSHDUP,
 247       MOVSLDUP,
 248       MOVSHDUP_LD,
 249       MOVSLDUP_LD,
 250       MOVLHPS,
 251       MOVLHPD,
 252       MOVHLPS,
 253       MOVHLPD,
 254       MOVLPS,
 255       MOVLPD,
 256       MOVSD,
 257       MOVSS,
 258       UNPCKLPS,
 259       UNPCKLPD,
 260       VUNPCKLPSY,
 261       VUNPCKLPDY,
 262       UNPCKHPS,
 263       UNPCKHPD,
 264       PUNPCKLBW,
 265       PUNPCKLWD,
 266       PUNPCKLDQ,
 267       PUNPCKLQDQ,
 268       PUNPCKHBW,
 269       PUNPCKHWD,
 270       PUNPCKHDQ,
 271       PUNPCKHQDQ,
 272       VPERMIL,
 273
 274       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 275       // according to %al. An operator is needed so that this can be expanded
 276       // with control flow.
 277       VASTART_SAVE_XMM_REGS,
 278
 279       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 280       WIN_ALLOCA,
 281
 282       // Memory barrier
 283       MEMBARRIER,
 284       MFENCE,
 285       SFENCE,
 286       LFENCE,
 287
 288       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 289       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 290       // Atomic 64-bit binary operations.
 291       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 292       ATOMSUB64_DAG,
 293       ATOMOR64_DAG,
 294       ATOMXOR64_DAG,
 295       ATOMAND64_DAG,
 296       ATOMNAND64_DAG,
 297       ATOMSWAP64_DAG,
 298
 299       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 300       LCMPXCHG_DAG,
 301       LCMPXCHG8_DAG,
 302
 303       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 304       VZEXT_LOAD,
 305
 306       // FNSTCW16m - Store FP control world into i16 memory.
 307       FNSTCW16m,
 308
 309       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 310       /// integer destination in memory and a FP reg source.  This corresponds
 311       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 312       /// has two inputs (token chain and address) and two outputs (int value
 313       /// and token chain).
 314       FP_TO_INT16_IN_MEM,
 315       FP_TO_INT32_IN_MEM,
 316       FP_TO_INT64_IN_MEM,
 317
 318       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 319       /// integer source in memory and FP reg result.  This corresponds to the
 320       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 321       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 322       /// also produces a flag).
 323       FILD,
 324       FILD_FLAG,
 325
 326       /// FLD - This instruction implements an extending load to FP stack slots.
 327       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 328       /// operand, ptr to load from, and a ValueType node indicating the type
 329       /// to load to.
 330       FLD,
 331
 332       /// FST - This instruction implements a truncating store to FP stack
 333       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 334       /// chain operand, value to store, address, and a ValueType to store it
 335       /// as.
 336       FST,
 337
 338       /// VAARG_64 - This instruction grabs the address of the next argument
 339       /// from a va_list. (reads and modifies the va_list in memory)
 340       VAARG_64
 341
 342       // WARNING: Do not add anything in the end unless you want the node to
 343       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 344       // thought as target memory ops!
 345     };
 346   }
 347
 348   /// Define some predicates that are used for node matching.
 349   namespace X86 {
 350     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 351     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 352     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 353
 354     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 355     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 356     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 357
 358     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 359     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 360     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 361
 362     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 363     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 364     bool isSHUFPMask(ShuffleVectorSDNode *N);
 365
 366     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 367     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 368     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 369
 370     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 371     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 372     /// <2, 3, 2, 3>
 373     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 374
 375     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 376     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 377     bool isMOVLPMask(ShuffleVectorSDNode *N);
 378
 379     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 380     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 381     /// as well as MOVLHPS.
 382     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 383
 384     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 385     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 386     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 387
 388     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 389     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 390     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 391
 392     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 393     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 394     /// <0, 0, 1, 1>
 395     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 396
 397     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 398     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 399     /// <2, 2, 3, 3>
 400     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 401
 402     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 403     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 404     /// MOVSD, and MOVD, i.e. setting the lowest element.
 405     bool isMOVLMask(ShuffleVectorSDNode *N);
 406
 407     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 408     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 409     bool isMOVSHDUPMask(ShuffleVectorSDNode *N);
 410
 411     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 412     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 413     bool isMOVSLDUPMask(ShuffleVectorSDNode *N);
 414
 415     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 416     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 417     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 418
 419     /// isPALIGNRMask - Return true if the specified VECTOR_SHUFFLE operand
 420     /// specifies a shuffle of elements that is suitable for input to PALIGNR.
 421     bool isPALIGNRMask(ShuffleVectorSDNode *N);
 422
 423     /// isVEXTRACTF128Index - Return true if the specified
 424     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 425     /// suitable for input to VEXTRACTF128.
 426     bool isVEXTRACTF128Index(SDNode *N);
 427
 428     /// isVINSERTF128Index - Return true if the specified
 429     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 430     /// suitable for input to VINSERTF128.
 431     bool isVINSERTF128Index(SDNode *N);
 432
 433     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 434     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 435     /// instructions.
 436     unsigned getShuffleSHUFImmediate(SDNode *N);
 437
 438     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 439     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 440     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 441
 442     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 443     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 444     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 445
 446     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
 447     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
 448     unsigned getShufflePALIGNRImmediate(SDNode *N);
 449
 450     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 451     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 452     /// with VEXTRACTF128 instructions.
 453     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 454
 455     /// getInsertVINSERTF128Immediate - Return the appropriate
 456     /// immediate to insert at the specified INSERT_SUBVECTOR index
 457     /// with VINSERTF128 instructions.
 458     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 459
 460     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 461     /// constant +0.0.
 462     bool isZeroNode(SDValue Elt);
 463
 464     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 465     /// fit into displacement field of the instruction.
 466     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 467                                       bool hasSymbolicDisplacement = true);
 468
 469
 470     /// isCalleePop - Determines whether the callee is required to pop its
 471     /// own arguments. Callee pop is necessary to support tail calls.
 472     bool isCalleePop(CallingConv::ID CallingConv,
 473                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 474   }
 475
 476   //===--------------------------------------------------------------------===//
 477   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 478   class X86TargetLowering : public TargetLowering {
 479   public:
 480     explicit X86TargetLowering(X86TargetMachine &TM);
 481
 482     virtual unsigned getJumpTableEncoding() const;
 483
 484     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 485
 486     virtual const MCExpr *
 487     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 488                               const MachineBasicBlock *MBB, unsigned uid,
 489                               MCContext &Ctx) const;
 490
 491     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 492     /// jumptable.
 493     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 494                                              SelectionDAG &DAG) const;
 495     virtual const MCExpr *
 496     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 497                                  unsigned JTI, MCContext &Ctx) const;
 498
 499     /// getStackPtrReg - Return the stack pointer register we are using: either
 500     /// ESP or RSP.
 501     unsigned getStackPtrReg() const { return X86StackPtr; }
 502
 503     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 504     /// function arguments in the caller parameter area. For X86, aggregates
 505     /// that contains are placed at 16-byte boundaries while the rest are at
 506     /// 4-byte boundaries.
 507     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 508
 509     /// getOptimalMemOpType - Returns the target specific optimal type for load
 510     /// and store operations as a result of memset, memcpy, and memmove
 511     /// lowering. If DstAlign is zero that means it's safe to destination
 512     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 513     /// means there isn't a need to check it against alignment requirement,
 514     /// probably because the source does not need to be loaded. If
 515     /// 'NonScalarIntSafe' is true, that means it's safe to return a
 516     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 517     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 518     /// constant so it does not need to be loaded.
 519     /// It returns EVT::Other if the type should be determined using generic
 520     /// target-independent logic.
 521     virtual EVT
 522     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 523                         bool NonScalarIntSafe, bool MemcpyStrSrc,
 524                         MachineFunction &MF) const;
 525
 526     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 527     /// unaligned memory accesses. of the specified type.
 528     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 529       return true;
 530     }
 531
 532     /// LowerOperation - Provide custom lowering hooks for some operations.
 533     ///
 534     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 535
 536     /// ReplaceNodeResults - Replace the results of node with an illegal result
 537     /// type with new values built out of custom code.
 538     ///
 539     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 540                                     SelectionDAG &DAG) const;
 541
 542
 543     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 544
 545     /// isTypeDesirableForOp - Return true if the target has native support for
 546     /// the specified value type and it is 'desirable' to use the type for the
 547     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 548     /// instruction encodings are longer and some i16 instructions are slow.
 549     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 550
 551     /// isTypeDesirable - Return true if the target has native support for the
 552     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 553     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 554     /// and some i16 instructions are slow.
 555     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 556
 557     virtual MachineBasicBlock *
 558       EmitInstrWithCustomInserter(MachineInstr *MI,
 559                                   MachineBasicBlock *MBB) const;
 560
 561
 562     /// getTargetNodeName - This method returns the name of a target specific
 563     /// DAG node.
 564     virtual const char *getTargetNodeName(unsigned Opcode) const;
 565
 566     /// getSetCCResultType - Return the ISD::SETCC ValueType
 567     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
 568
 569     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 570     /// in Mask are known to be either zero or one and return them in the
 571     /// KnownZero/KnownOne bitsets.
 572     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 573                                                 const APInt &Mask,
 574                                                 APInt &KnownZero,
 575                                                 APInt &KnownOne,
 576                                                 const SelectionDAG &DAG,
 577                                                 unsigned Depth = 0) const;
 578
 579     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 580     // operation that are sign bits.
 581     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 582                                                      unsigned Depth) const;
 583
 584     virtual bool
 585     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 586
 587     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 588
 589     virtual bool ExpandInlineAsm(CallInst *CI) const;
 590
 591     ConstraintType getConstraintType(const std::string &Constraint) const;
 592
 593     /// Examine constraint string and operand type and determine a weight value.
 594     /// The operand object must already have been set up with the operand type.
 595     virtual ConstraintWeight getSingleConstraintMatchWeight(
 596       AsmOperandInfo &info, const char *constraint) const;
 597
 598     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 599
 600     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 601     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 602     /// true it means one of the asm constraint of the inline asm instruction
 603     /// being processed is 'm'.
 604     virtual void LowerAsmOperandForConstraint(SDValue Op,
 605                                               std::string &Constraint,
 606                                               std::vector<SDValue> &Ops,
 607                                               SelectionDAG &DAG) const;
 608
 609     /// getRegForInlineAsmConstraint - Given a physical register constraint
 610     /// (e.g. {edx}), return the register number and the register class for the
 611     /// register.  This should only be used for C_Register constraints.  On
 612     /// error, this returns a register number of 0.
 613     std::pair<unsigned, const TargetRegisterClass*>
 614       getRegForInlineAsmConstraint(const std::string &Constraint,
 615                                    EVT VT) const;
 616
 617     /// isLegalAddressingMode - Return true if the addressing mode represented
 618     /// by AM is legal for this target, for a load/store of the specified type.
 619     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 620
 621     /// isTruncateFree - Return true if it's free to truncate a value of
 622     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 623     /// register EAX to i16 by referencing its sub-register AX.
 624     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 625     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 626
 627     /// isZExtFree - Return true if any actual instruction that defines a
 628     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 629     /// register. This does not necessarily include registers defined in
 630     /// unknown ways, such as incoming arguments, or copies from unknown
 631     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 632     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 633     /// all instructions that define 32-bit values implicit zero-extend the
 634     /// result out to 64 bits.
 635     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 636     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 637
 638     /// isNarrowingProfitable - Return true if it's profitable to narrow
 639     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 640     /// from i32 to i8 but not from i32 to i16.
 641     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 642
 643     /// isFPImmLegal - Returns true if the target can instruction select the
 644     /// specified FP immediate natively. If false, the legalizer will
 645     /// materialize the FP immediate as a load from a constant pool.
 646     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 647
 648     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 649     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 650     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 651     /// values are assumed to be legal.
 652     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 653                                     EVT VT) const;
 654
 655     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 656     /// used by Targets can use this to indicate if there is a suitable
 657     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 658     /// pool entry.
 659     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 660                                         EVT VT) const;
 661
 662     /// ShouldShrinkFPConstant - If true, then instruction selection should
 663     /// seek to shrink the FP constant of the specified type to a smaller type
 664     /// in order to save space and / or reduce runtime.
 665     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 666       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 667       // expensive than a straight movsd. On the other hand, it's important to
 668       // shrink long double fp constant since fldt is very slow.
 669       return !X86ScalarSSEf64 || VT == MVT::f80;
 670     }
 671
 672     const X86Subtarget* getSubtarget() const {
 673       return Subtarget;
 674     }
 675
 676     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 677     /// computed in an SSE register, not on the X87 floating point stack.
 678     bool isScalarFPTypeInSSEReg(EVT VT) const {
 679       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 680       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 681     }
 682
 683     /// createFastISel - This method returns a target specific FastISel object,
 684     /// or null if the target does not support "fast" ISel.
 685     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 686
 687     /// getStackCookieLocation - Return true if the target stores stack
 688     /// protector cookies at a fixed offset in some non-standard address
 689     /// space, and populates the address space and offset as
 690     /// appropriate.
 691     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 692
 693     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 694                       SelectionDAG &DAG) const;
 695
 696   protected:
 697     std::pair<const TargetRegisterClass*, uint8_t>
 698     findRepresentativeClass(EVT VT) const;
 699
 700   private:
 701     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 702     /// make the right decision when generating code for different targets.
 703     const X86Subtarget *Subtarget;
 704     const X86RegisterInfo *RegInfo;
 705     const TargetData *TD;
 706
 707     /// X86StackPtr - X86 physical register used as stack ptr.
 708     unsigned X86StackPtr;
 709
 710     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 711     /// floating point ops.
 712     /// When SSE is available, use it for f32 operations.
 713     /// When SSE2 is available, use it for f64 operations.
 714     bool X86ScalarSSEf32;
 715     bool X86ScalarSSEf64;
 716
 717     /// LegalFPImmediates - A list of legal fp immediates.
 718     std::vector<APFloat> LegalFPImmediates;
 719
 720     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 721     /// select the specified FP immediate natively.
 722     void addLegalFPImmediate(const APFloat& Imm) {
 723       LegalFPImmediates.push_back(Imm);
 724     }
 725
 726     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 727                             CallingConv::ID CallConv, bool isVarArg,
 728                             const SmallVectorImpl<ISD::InputArg> &Ins,
 729                             DebugLoc dl, SelectionDAG &DAG,
 730                             SmallVectorImpl<SDValue> &InVals) const;
 731     SDValue LowerMemArgument(SDValue Chain,
 732                              CallingConv::ID CallConv,
 733                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 734                              DebugLoc dl, SelectionDAG &DAG,
 735                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 736                               unsigned i) const;
 737     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 738                              DebugLoc dl, SelectionDAG &DAG,
 739                              const CCValAssign &VA,
 740                              ISD::ArgFlagsTy Flags) const;
 741
 742     // Call lowering helpers.
 743
 744     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 745     /// for tail call optimization. Targets which want to do tail call
 746     /// optimization should implement this function.
 747     bool IsEligibleForTailCallOptimization(SDValue Callee,
 748                                            CallingConv::ID CalleeCC,
 749                                            bool isVarArg,
 750                                            bool isCalleeStructRet,
 751                                            bool isCallerStructRet,
 752                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 753                                     const SmallVectorImpl<SDValue> &OutVals,
 754                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 755                                            SelectionDAG& DAG) const;
 756     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 757     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 758                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 759                                 int FPDiff, DebugLoc dl) const;
 760
 761     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 762                                          SelectionDAG &DAG) const;
 763
 764     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 765                                                bool isSigned) const;
 766
 767     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 768                                    SelectionDAG &DAG) const;
 769     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 770     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 771     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 772     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 773     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 774     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 777     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 778     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 779     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 780     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 782                                int64_t Offset, SelectionDAG &DAG) const;
 783     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 784     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 785     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 786     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 787     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 788     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 789     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 791     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 793     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 794     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 797     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 798     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 799                       DebugLoc dl, SelectionDAG &DAG) const;
 800     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 802     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 803     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 804     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 805     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 817     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 818     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 819     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const;
 820     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 822
 823     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 824     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 825     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 826     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 827     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 828
 829     // Utility functions to help LowerVECTOR_SHUFFLE
 830     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 831
 832     virtual SDValue
 833       LowerFormalArguments(SDValue Chain,
 834                            CallingConv::ID CallConv, bool isVarArg,
 835                            const SmallVectorImpl<ISD::InputArg> &Ins,
 836                            DebugLoc dl, SelectionDAG &DAG,
 837                            SmallVectorImpl<SDValue> &InVals) const;
 838     virtual SDValue
 839       LowerCall(SDValue Chain, SDValue Callee,
 840                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 841                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 842                 const SmallVectorImpl<SDValue> &OutVals,
 843                 const SmallVectorImpl<ISD::InputArg> &Ins,
 844                 DebugLoc dl, SelectionDAG &DAG,
 845                 SmallVectorImpl<SDValue> &InVals) const;
 846
 847     virtual SDValue
 848       LowerReturn(SDValue Chain,
 849                   CallingConv::ID CallConv, bool isVarArg,
 850                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 851                   const SmallVectorImpl<SDValue> &OutVals,
 852                   DebugLoc dl, SelectionDAG &DAG) const;
 853
 854     virtual bool isUsedByReturnOnly(SDNode *N) const;
 855
 856     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 857
 858     virtual EVT
 859     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 860                              ISD::NodeType ExtendKind) const;
 861
 862     virtual bool
 863     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 864                    bool isVarArg,
 865                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 866                    LLVMContext &Context) const;
 867
 868     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 869                                  SelectionDAG &DAG, unsigned NewOp) const;
 870
 871     /// Utility function to emit string processing sse4.2 instructions
 872     /// that return in xmm0.
 873     /// This takes the instruction to expand, the associated machine basic
 874     /// block, the number of args, and whether or not the second arg is
 875     /// in memory or not.
 876     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 877                                 unsigned argNum, bool inMem) const;
 878
 879     /// Utility functions to emit monitor and mwait instructions. These
 880     /// need to make sure that the arguments to the intrinsic are in the
 881     /// correct registers.
 882     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 883                                    MachineBasicBlock *BB) const;
 884     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 885
 886     /// Utility function to emit atomic bitwise operations (and, or, xor).
 887     /// It takes the bitwise instruction to expand, the associated machine basic
 888     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 889     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 890                                                     MachineInstr *BInstr,
 891                                                     MachineBasicBlock *BB,
 892                                                     unsigned regOpc,
 893                                                     unsigned immOpc,
 894                                                     unsigned loadOpc,
 895                                                     unsigned cxchgOpc,
 896                                                     unsigned notOpc,
 897                                                     unsigned EAXreg,
 898                                                     TargetRegisterClass *RC,
 899                                                     bool invSrc = false) const;
 900
 901     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 902                                                     MachineInstr *BInstr,
 903                                                     MachineBasicBlock *BB,
 904                                                     unsigned regOpcL,
 905                                                     unsigned regOpcH,
 906                                                     unsigned immOpcL,
 907                                                     unsigned immOpcH,
 908                                                     bool invSrc = false) const;
 909
 910     /// Utility function to emit atomic min and max.  It takes the min/max
 911     /// instruction to expand, the associated basic block, and the associated
 912     /// cmov opcode for moving the min or max value.
 913     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 914                                                           MachineBasicBlock *BB,
 915                                                         unsigned cmovOpc) const;
 916
 917     // Utility function to emit the low-level va_arg code for X86-64.
 918     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 919                        MachineInstr *MI,
 920                        MachineBasicBlock *MBB) const;
 921
 922     /// Utility function to emit the xmm reg save portion of va_start.
 923     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 924                                                    MachineInstr *BInstr,
 925                                                    MachineBasicBlock *BB) const;
 926
 927     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 928                                          MachineBasicBlock *BB) const;
 929
 930     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 931                                               MachineBasicBlock *BB) const;
 932
 933     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 934                                           MachineBasicBlock *BB) const;
 935
 936     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 937                                           MachineBasicBlock *BB) const;
 938
 939     /// Emit nodes that will be selected as "test Op0,Op0", or something
 940     /// equivalent, for use with the given x86 condition code.
 941     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 942
 943     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 944     /// equivalent, for use with the given x86 condition code.
 945     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 946                     SelectionDAG &DAG) const;
 947   };
 948
 949   namespace X86 {
 950     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 951   }
 952 }
 953
 954 #endif    // X86ISELLOWERING_H