lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGN - Copy integer sign.
 176       PSIGN,
 177
 178       /// BLEND family of opcodes
 179       BLENDV,
 180
 181       /// HADD - Integer horizontal add.
 182       HADD,
 183
 184       /// HSUB - Integer horizontal sub.
 185       HSUB,
 186
 187       /// FHADD - Floating point horizontal add.
 188       FHADD,
 189
 190       /// FHSUB - Floating point horizontal sub.
 191       FHSUB,
 192
 193       /// FMAX, FMIN - Floating point max and min.
 194       ///
 195       FMAX, FMIN,
 196
 197       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 198       /// approximation.  Note that these typically require refinement
 199       /// in order to obtain suitable precision.
 200       FRSQRT, FRCP,
 201
 202       // TLSADDR - Thread Local Storage.
 203       TLSADDR,
 204
 205       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 206       // thunk at the address from an earlier relocation.
 207       TLSCALL,
 208
 209       // EH_RETURN - Exception Handling helpers.
 210       EH_RETURN,
 211
 212       /// TC_RETURN - Tail call return.
 213       ///   operand #0 chain
 214       ///   operand #1 callee (register or absolute)
 215       ///   operand #2 stack adjustment
 216       ///   operand #3 optional in flag
 217       TC_RETURN,
 218
 219       // VZEXT_MOVL - Vector move low and zero extend.
 220       VZEXT_MOVL,
 221
 222       // VSEXT_MOVL - Vector move low and sign extend.
 223       VSEXT_MOVL,
 224
 225       // VSHL, VSRL - 128-bit vector logical left / right shift
 226       VSHLDQ, VSRLDQ,
 227
 228       // VSHL, VSRL, VSRA - Vector shift elements
 229       VSHL, VSRL, VSRA,
 230
 231       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 232       VSHLI, VSRLI, VSRAI,
 233
 234       // CMPP - Vector packed double/float comparison.
 235       CMPP,
 236
 237       // PCMP* - Vector integer comparisons.
 238       PCMPEQ, PCMPGT,
 239
 240       // VPCOM, VPCOMU - XOP Vector integer comparisons.
 241       VPCOM, VPCOMU,
 242
 243       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 244       ADD, SUB, ADC, SBB, SMUL,
 245       INC, DEC, OR, XOR, AND,
 246
 247       ANDN, // ANDN - Bitwise AND NOT with FLAGS results.
 248
 249       BLSI,   // BLSI - Extract lowest set isolated bit
 250       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 251       BLSR,   // BLSR - Reset lowest set bit
 252
 253       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 254
 255       // MUL_IMM - X86 specific multiply by immediate.
 256       MUL_IMM,
 257
 258       // PTEST - Vector bitwise comparisons
 259       PTEST,
 260
 261       // TESTP - Vector packed fp sign bitwise comparisons
 262       TESTP,
 263
 264       // Several flavors of instructions with vector shuffle behaviors.
 265       PALIGN,
 266       PSHUFD,
 267       PSHUFHW,
 268       PSHUFLW,
 269       SHUFP,
 270       MOVDDUP,
 271       MOVSHDUP,
 272       MOVSLDUP,
 273       MOVLHPS,
 274       MOVLHPD,
 275       MOVHLPS,
 276       MOVLPS,
 277       MOVLPD,
 278       MOVSD,
 279       MOVSS,
 280       UNPCKL,
 281       UNPCKH,
 282       VPERMILP,
 283       VPERM2X128,
 284       VBROADCAST,
 285
 286       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 287       PMULUDQ,
 288
 289       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 290       // according to %al. An operator is needed so that this can be expanded
 291       // with control flow.
 292       VASTART_SAVE_XMM_REGS,
 293
 294       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 295       WIN_ALLOCA,
 296
 297       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 298       // segmented stacks. Check if the current stacklet has enough space, and
 299       // falls back to heap allocation if not.
 300       SEG_ALLOCA,
 301
 302       // Memory barrier
 303       MEMBARRIER,
 304       MFENCE,
 305       SFENCE,
 306       LFENCE,
 307
 308       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 309       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 310       // Atomic 64-bit binary operations.
 311       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 312       ATOMSUB64_DAG,
 313       ATOMOR64_DAG,
 314       ATOMXOR64_DAG,
 315       ATOMAND64_DAG,
 316       ATOMNAND64_DAG,
 317       ATOMSWAP64_DAG,
 318
 319       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 320       LCMPXCHG_DAG,
 321       LCMPXCHG8_DAG,
 322       LCMPXCHG16_DAG,
 323
 324       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 325       VZEXT_LOAD,
 326
 327       // FNSTCW16m - Store FP control world into i16 memory.
 328       FNSTCW16m,
 329
 330       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 331       /// integer destination in memory and a FP reg source.  This corresponds
 332       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 333       /// has two inputs (token chain and address) and two outputs (int value
 334       /// and token chain).
 335       FP_TO_INT16_IN_MEM,
 336       FP_TO_INT32_IN_MEM,
 337       FP_TO_INT64_IN_MEM,
 338
 339       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 340       /// integer source in memory and FP reg result.  This corresponds to the
 341       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 342       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 343       /// also produces a flag).
 344       FILD,
 345       FILD_FLAG,
 346
 347       /// FLD - This instruction implements an extending load to FP stack slots.
 348       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 349       /// operand, ptr to load from, and a ValueType node indicating the type
 350       /// to load to.
 351       FLD,
 352
 353       /// FST - This instruction implements a truncating store to FP stack
 354       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 355       /// chain operand, value to store, address, and a ValueType to store it
 356       /// as.
 357       FST,
 358
 359       /// VAARG_64 - This instruction grabs the address of the next argument
 360       /// from a va_list. (reads and modifies the va_list in memory)
 361       VAARG_64
 362
 363       // WARNING: Do not add anything in the end unless you want the node to
 364       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 365       // thought as target memory ops!
 366     };
 367   }
 368
 369   /// Define some predicates that are used for node matching.
 370   namespace X86 {
 371     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 372     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 373     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 374
 375     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 376     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 377     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 378
 379     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 380     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 381     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 382
 383     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 384     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 385     bool isSHUFPMask(ShuffleVectorSDNode *N, bool HasAVX);
 386
 387     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 388     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 389     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 390
 391     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 392     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 393     /// <2, 3, 2, 3>
 394     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 395
 396     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 397     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 398     bool isMOVLPMask(ShuffleVectorSDNode *N);
 399
 400     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 401     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 402     /// as well as MOVLHPS.
 403     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 404
 405     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 406     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 407     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool HasAVX2,
 408                       bool V2IsSplat = false);
 409
 410     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 411     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 412     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool HasAVX2,
 413                       bool V2IsSplat = false);
 414
 415     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 416     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 417     /// <0, 0, 1, 1>
 418     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N, bool HasAVX2);
 419
 420     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 421     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 422     /// <2, 2, 3, 3>
 423     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N, bool HasAVX2);
 424
 425     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 426     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 427     /// MOVSD, and MOVD, i.e. setting the lowest element.
 428     bool isMOVLMask(ShuffleVectorSDNode *N);
 429
 430     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 431     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 432     bool isMOVSHDUPMask(ShuffleVectorSDNode *N, const X86Subtarget *Subtarget);
 433
 434     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 435     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 436     bool isMOVSLDUPMask(ShuffleVectorSDNode *N, const X86Subtarget *Subtarget);
 437
 438     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 439     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 440     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 441
 442     /// isVEXTRACTF128Index - Return true if the specified
 443     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 444     /// suitable for input to VEXTRACTF128.
 445     bool isVEXTRACTF128Index(SDNode *N);
 446
 447     /// isVINSERTF128Index - Return true if the specified
 448     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 449     /// suitable for input to VINSERTF128.
 450     bool isVINSERTF128Index(SDNode *N);
 451
 452     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 453     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 454     /// instructions. Handles 128-bit and 256-bit.
 455     unsigned getShuffleSHUFImmediate(ShuffleVectorSDNode *N);
 456
 457     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 458     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 459     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 460
 461     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 462     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 463     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 464
 465     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 466     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 467     /// with VEXTRACTF128 instructions.
 468     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 469
 470     /// getInsertVINSERTF128Immediate - Return the appropriate
 471     /// immediate to insert at the specified INSERT_SUBVECTOR index
 472     /// with VINSERTF128 instructions.
 473     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 474
 475     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 476     /// constant +0.0.
 477     bool isZeroNode(SDValue Elt);
 478
 479     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 480     /// fit into displacement field of the instruction.
 481     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 482                                       bool hasSymbolicDisplacement = true);
 483
 484
 485     /// isCalleePop - Determines whether the callee is required to pop its
 486     /// own arguments. Callee pop is necessary to support tail calls.
 487     bool isCalleePop(CallingConv::ID CallingConv,
 488                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 489   }
 490
 491   //===--------------------------------------------------------------------===//
 492   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 493   class X86TargetLowering : public TargetLowering {
 494   public:
 495     explicit X86TargetLowering(X86TargetMachine &TM);
 496
 497     virtual unsigned getJumpTableEncoding() const;
 498
 499     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 500
 501     virtual const MCExpr *
 502     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 503                               const MachineBasicBlock *MBB, unsigned uid,
 504                               MCContext &Ctx) const;
 505
 506     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 507     /// jumptable.
 508     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 509                                              SelectionDAG &DAG) const;
 510     virtual const MCExpr *
 511     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 512                                  unsigned JTI, MCContext &Ctx) const;
 513
 514     /// getStackPtrReg - Return the stack pointer register we are using: either
 515     /// ESP or RSP.
 516     unsigned getStackPtrReg() const { return X86StackPtr; }
 517
 518     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 519     /// function arguments in the caller parameter area. For X86, aggregates
 520     /// that contains are placed at 16-byte boundaries while the rest are at
 521     /// 4-byte boundaries.
 522     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 523
 524     /// getOptimalMemOpType - Returns the target specific optimal type for load
 525     /// and store operations as a result of memset, memcpy, and memmove
 526     /// lowering. If DstAlign is zero that means it's safe to destination
 527     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 528     /// means there isn't a need to check it against alignment requirement,
 529     /// probably because the source does not need to be loaded. If
 530     /// 'IsZeroVal' is true, that means it's safe to return a
 531     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 532     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 533     /// constant so it does not need to be loaded.
 534     /// It returns EVT::Other if the type should be determined using generic
 535     /// target-independent logic.
 536     virtual EVT
 537     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 538                         bool IsZeroVal, bool MemcpyStrSrc,
 539                         MachineFunction &MF) const;
 540
 541     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 542     /// unaligned memory accesses. of the specified type.
 543     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 544       return true;
 545     }
 546
 547     /// LowerOperation - Provide custom lowering hooks for some operations.
 548     ///
 549     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 550
 551     /// ReplaceNodeResults - Replace the results of node with an illegal result
 552     /// type with new values built out of custom code.
 553     ///
 554     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 555                                     SelectionDAG &DAG) const;
 556
 557
 558     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 559
 560     /// isTypeDesirableForOp - Return true if the target has native support for
 561     /// the specified value type and it is 'desirable' to use the type for the
 562     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 563     /// instruction encodings are longer and some i16 instructions are slow.
 564     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 565
 566     /// isTypeDesirable - Return true if the target has native support for the
 567     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 568     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 569     /// and some i16 instructions are slow.
 570     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 571
 572     virtual MachineBasicBlock *
 573       EmitInstrWithCustomInserter(MachineInstr *MI,
 574                                   MachineBasicBlock *MBB) const;
 575
 576
 577     /// getTargetNodeName - This method returns the name of a target specific
 578     /// DAG node.
 579     virtual const char *getTargetNodeName(unsigned Opcode) const;
 580
 581     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 582     virtual EVT getSetCCResultType(EVT VT) const;
 583
 584     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 585     /// in Mask are known to be either zero or one and return them in the
 586     /// KnownZero/KnownOne bitsets.
 587     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 588                                                 const APInt &Mask,
 589                                                 APInt &KnownZero,
 590                                                 APInt &KnownOne,
 591                                                 const SelectionDAG &DAG,
 592                                                 unsigned Depth = 0) const;
 593
 594     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 595     // operation that are sign bits.
 596     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 597                                                      unsigned Depth) const;
 598
 599     virtual bool
 600     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 601
 602     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 603
 604     virtual bool ExpandInlineAsm(CallInst *CI) const;
 605
 606     ConstraintType getConstraintType(const std::string &Constraint) const;
 607
 608     /// Examine constraint string and operand type and determine a weight value.
 609     /// The operand object must already have been set up with the operand type.
 610     virtual ConstraintWeight getSingleConstraintMatchWeight(
 611       AsmOperandInfo &info, const char *constraint) const;
 612
 613     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 614
 615     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 616     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 617     /// true it means one of the asm constraint of the inline asm instruction
 618     /// being processed is 'm'.
 619     virtual void LowerAsmOperandForConstraint(SDValue Op,
 620                                               std::string &Constraint,
 621                                               std::vector<SDValue> &Ops,
 622                                               SelectionDAG &DAG) const;
 623
 624     /// getRegForInlineAsmConstraint - Given a physical register constraint
 625     /// (e.g. {edx}), return the register number and the register class for the
 626     /// register.  This should only be used for C_Register constraints.  On
 627     /// error, this returns a register number of 0.
 628     std::pair<unsigned, const TargetRegisterClass*>
 629       getRegForInlineAsmConstraint(const std::string &Constraint,
 630                                    EVT VT) const;
 631
 632     /// isLegalAddressingMode - Return true if the addressing mode represented
 633     /// by AM is legal for this target, for a load/store of the specified type.
 634     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 635
 636     /// isTruncateFree - Return true if it's free to truncate a value of
 637     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 638     /// register EAX to i16 by referencing its sub-register AX.
 639     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 640     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 641
 642     /// isZExtFree - Return true if any actual instruction that defines a
 643     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 644     /// register. This does not necessarily include registers defined in
 645     /// unknown ways, such as incoming arguments, or copies from unknown
 646     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 647     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 648     /// all instructions that define 32-bit values implicit zero-extend the
 649     /// result out to 64 bits.
 650     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 651     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 652
 653     /// isNarrowingProfitable - Return true if it's profitable to narrow
 654     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 655     /// from i32 to i8 but not from i32 to i16.
 656     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 657
 658     /// isFPImmLegal - Returns true if the target can instruction select the
 659     /// specified FP immediate natively. If false, the legalizer will
 660     /// materialize the FP immediate as a load from a constant pool.
 661     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 662
 663     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 664     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 665     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 666     /// values are assumed to be legal.
 667     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 668                                     EVT VT) const;
 669
 670     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 671     /// used by Targets can use this to indicate if there is a suitable
 672     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 673     /// pool entry.
 674     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 675                                         EVT VT) const;
 676
 677     /// ShouldShrinkFPConstant - If true, then instruction selection should
 678     /// seek to shrink the FP constant of the specified type to a smaller type
 679     /// in order to save space and / or reduce runtime.
 680     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 681       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 682       // expensive than a straight movsd. On the other hand, it's important to
 683       // shrink long double fp constant since fldt is very slow.
 684       return !X86ScalarSSEf64 || VT == MVT::f80;
 685     }
 686
 687     const X86Subtarget* getSubtarget() const {
 688       return Subtarget;
 689     }
 690
 691     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 692     /// computed in an SSE register, not on the X87 floating point stack.
 693     bool isScalarFPTypeInSSEReg(EVT VT) const {
 694       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 695       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 696     }
 697
 698     /// createFastISel - This method returns a target specific FastISel object,
 699     /// or null if the target does not support "fast" ISel.
 700     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 701
 702     /// getStackCookieLocation - Return true if the target stores stack
 703     /// protector cookies at a fixed offset in some non-standard address
 704     /// space, and populates the address space and offset as
 705     /// appropriate.
 706     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 707
 708     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 709                       SelectionDAG &DAG) const;
 710
 711   protected:
 712     std::pair<const TargetRegisterClass*, uint8_t>
 713     findRepresentativeClass(EVT VT) const;
 714
 715   private:
 716     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 717     /// make the right decision when generating code for different targets.
 718     const X86Subtarget *Subtarget;
 719     const X86RegisterInfo *RegInfo;
 720     const TargetData *TD;
 721
 722     /// X86StackPtr - X86 physical register used as stack ptr.
 723     unsigned X86StackPtr;
 724
 725     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 726     /// floating point ops.
 727     /// When SSE is available, use it for f32 operations.
 728     /// When SSE2 is available, use it for f64 operations.
 729     bool X86ScalarSSEf32;
 730     bool X86ScalarSSEf64;
 731
 732     /// LegalFPImmediates - A list of legal fp immediates.
 733     std::vector<APFloat> LegalFPImmediates;
 734
 735     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 736     /// select the specified FP immediate natively.
 737     void addLegalFPImmediate(const APFloat& Imm) {
 738       LegalFPImmediates.push_back(Imm);
 739     }
 740
 741     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 742                             CallingConv::ID CallConv, bool isVarArg,
 743                             const SmallVectorImpl<ISD::InputArg> &Ins,
 744                             DebugLoc dl, SelectionDAG &DAG,
 745                             SmallVectorImpl<SDValue> &InVals) const;
 746     SDValue LowerMemArgument(SDValue Chain,
 747                              CallingConv::ID CallConv,
 748                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 749                              DebugLoc dl, SelectionDAG &DAG,
 750                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 751                               unsigned i) const;
 752     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 753                              DebugLoc dl, SelectionDAG &DAG,
 754                              const CCValAssign &VA,
 755                              ISD::ArgFlagsTy Flags) const;
 756
 757     // Call lowering helpers.
 758
 759     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 760     /// for tail call optimization. Targets which want to do tail call
 761     /// optimization should implement this function.
 762     bool IsEligibleForTailCallOptimization(SDValue Callee,
 763                                            CallingConv::ID CalleeCC,
 764                                            bool isVarArg,
 765                                            bool isCalleeStructRet,
 766                                            bool isCallerStructRet,
 767                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 768                                     const SmallVectorImpl<SDValue> &OutVals,
 769                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 770                                            SelectionDAG& DAG) const;
 771     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 772     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 773                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 774                                 int FPDiff, DebugLoc dl) const;
 775
 776     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 777                                          SelectionDAG &DAG) const;
 778
 779     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 780                                                bool isSigned) const;
 781
 782     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 783                                    SelectionDAG &DAG) const;
 784     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 785     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 786     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 787     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 788     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 789     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 791     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 793     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 794     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 797                                int64_t Offset, SelectionDAG &DAG) const;
 798     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 799     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 800     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 802     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 803     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 804     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 805     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 814                       DebugLoc dl, SelectionDAG &DAG) const;
 815     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 817     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 818     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 819     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 820     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 822     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 823     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 824     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 825     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 826     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 827     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 828     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 829     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 830     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 831     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 832     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 833     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 834     SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) const;
 835     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 836     SDValue LowerADD(SDValue Op, SelectionDAG &DAG) const;
 837     SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) const;
 838     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 839     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 840     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 841
 842     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 843     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 844     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 845     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 846     SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG) const;
 847     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 848     SDValue PerformTruncateCombine(SDNode* N, SelectionDAG &DAG, DAGCombinerInfo &DCI) const;
 849
 850     // Utility functions to help LowerVECTOR_SHUFFLE
 851     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 852
 853     virtual SDValue
 854       LowerFormalArguments(SDValue Chain,
 855                            CallingConv::ID CallConv, bool isVarArg,
 856                            const SmallVectorImpl<ISD::InputArg> &Ins,
 857                            DebugLoc dl, SelectionDAG &DAG,
 858                            SmallVectorImpl<SDValue> &InVals) const;
 859     virtual SDValue
 860       LowerCall(SDValue Chain, SDValue Callee,
 861                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 862                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 863                 const SmallVectorImpl<SDValue> &OutVals,
 864                 const SmallVectorImpl<ISD::InputArg> &Ins,
 865                 DebugLoc dl, SelectionDAG &DAG,
 866                 SmallVectorImpl<SDValue> &InVals) const;
 867
 868     virtual SDValue
 869       LowerReturn(SDValue Chain,
 870                   CallingConv::ID CallConv, bool isVarArg,
 871                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 872                   const SmallVectorImpl<SDValue> &OutVals,
 873                   DebugLoc dl, SelectionDAG &DAG) const;
 874
 875     virtual bool isUsedByReturnOnly(SDNode *N) const;
 876
 877     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 878
 879     virtual EVT
 880     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 881                              ISD::NodeType ExtendKind) const;
 882
 883     virtual bool
 884     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 885                    bool isVarArg,
 886                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 887                    LLVMContext &Context) const;
 888
 889     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 890                                  SelectionDAG &DAG, unsigned NewOp) const;
 891
 892     /// Utility function to emit string processing sse4.2 instructions
 893     /// that return in xmm0.
 894     /// This takes the instruction to expand, the associated machine basic
 895     /// block, the number of args, and whether or not the second arg is
 896     /// in memory or not.
 897     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 898                                 unsigned argNum, bool inMem) const;
 899
 900     /// Utility functions to emit monitor and mwait instructions. These
 901     /// need to make sure that the arguments to the intrinsic are in the
 902     /// correct registers.
 903     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 904                                    MachineBasicBlock *BB) const;
 905     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 906
 907     /// Utility function to emit atomic bitwise operations (and, or, xor).
 908     /// It takes the bitwise instruction to expand, the associated machine basic
 909     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 910     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 911                                                     MachineInstr *BInstr,
 912                                                     MachineBasicBlock *BB,
 913                                                     unsigned regOpc,
 914                                                     unsigned immOpc,
 915                                                     unsigned loadOpc,
 916                                                     unsigned cxchgOpc,
 917                                                     unsigned notOpc,
 918                                                     unsigned EAXreg,
 919                                                     TargetRegisterClass *RC,
 920                                                     bool invSrc = false) const;
 921
 922     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 923                                                     MachineInstr *BInstr,
 924                                                     MachineBasicBlock *BB,
 925                                                     unsigned regOpcL,
 926                                                     unsigned regOpcH,
 927                                                     unsigned immOpcL,
 928                                                     unsigned immOpcH,
 929                                                     bool invSrc = false) const;
 930
 931     /// Utility function to emit atomic min and max.  It takes the min/max
 932     /// instruction to expand, the associated basic block, and the associated
 933     /// cmov opcode for moving the min or max value.
 934     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 935                                                           MachineBasicBlock *BB,
 936                                                         unsigned cmovOpc) const;
 937
 938     // Utility function to emit the low-level va_arg code for X86-64.
 939     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 940                        MachineInstr *MI,
 941                        MachineBasicBlock *MBB) const;
 942
 943     /// Utility function to emit the xmm reg save portion of va_start.
 944     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 945                                                    MachineInstr *BInstr,
 946                                                    MachineBasicBlock *BB) const;
 947
 948     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 949                                          MachineBasicBlock *BB) const;
 950
 951     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 952                                               MachineBasicBlock *BB) const;
 953
 954     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 955                                             MachineBasicBlock *BB,
 956                                             bool Is64Bit) const;
 957
 958     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 959                                           MachineBasicBlock *BB) const;
 960
 961     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 962                                           MachineBasicBlock *BB) const;
 963
 964     /// Emit nodes that will be selected as "test Op0,Op0", or something
 965     /// equivalent, for use with the given x86 condition code.
 966     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 967
 968     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 969     /// equivalent, for use with the given x86 condition code.
 970     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 971                     SelectionDAG &DAG) const;
 972   };
 973
 974   namespace X86 {
 975     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 976   }
 977 }
 978
 979 #endif    // X86ISELLOWERING_H