lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGN - Copy integer sign.
 176       PSIGN,
 177
 178       /// BLEND family of opcodes
 179       BLENDV,
 180
 181       /// HADD - Integer horizontal add.
 182       HADD,
 183
 184       /// HSUB - Integer horizontal sub.
 185       HSUB,
 186
 187       /// FHADD - Floating point horizontal add.
 188       FHADD,
 189
 190       /// FHSUB - Floating point horizontal sub.
 191       FHSUB,
 192
 193       /// FMAX, FMIN - Floating point max and min.
 194       ///
 195       FMAX, FMIN,
 196
 197       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 198       /// approximation.  Note that these typically require refinement
 199       /// in order to obtain suitable precision.
 200       FRSQRT, FRCP,
 201
 202       // TLSADDR - Thread Local Storage.
 203       TLSADDR,
 204
 205       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 206       // thunk at the address from an earlier relocation.
 207       TLSCALL,
 208
 209       // EH_RETURN - Exception Handling helpers.
 210       EH_RETURN,
 211
 212       /// TC_RETURN - Tail call return.
 213       ///   operand #0 chain
 214       ///   operand #1 callee (register or absolute)
 215       ///   operand #2 stack adjustment
 216       ///   operand #3 optional in flag
 217       TC_RETURN,
 218
 219       // VZEXT_MOVL - Vector move low and zero extend.
 220       VZEXT_MOVL,
 221
 222       // VSHL, VSRL - 128-bit vector logical left / right shift
 223       VSHLDQ, VSRLDQ,
 224
 225       // VSHL, VSRL, VSRA - Vector shift elements
 226       VSHL, VSRL, VSRA,
 227
 228       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 229       VSHLI, VSRLI, VSRAI,
 230
 231       // CMPP - Vector packed double/float comparison.
 232       CMPP,
 233
 234       // PCMP* - Vector integer comparisons.
 235       PCMPEQ, PCMPGT,
 236
 237       // VPCOM, VPCOMU - XOP Vector integer comparisons.
 238       VPCOM, VPCOMU,
 239
 240       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 241       ADD, SUB, ADC, SBB, SMUL,
 242       INC, DEC, OR, XOR, AND,
 243
 244       ANDN, // ANDN - Bitwise AND NOT with FLAGS results.
 245
 246       BLSI,   // BLSI - Extract lowest set isolated bit
 247       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 248       BLSR,   // BLSR - Reset lowest set bit
 249
 250       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 251
 252       // MUL_IMM - X86 specific multiply by immediate.
 253       MUL_IMM,
 254
 255       // PTEST - Vector bitwise comparisons
 256       PTEST,
 257
 258       // TESTP - Vector packed fp sign bitwise comparisons
 259       TESTP,
 260
 261       // Several flavors of instructions with vector shuffle behaviors.
 262       PALIGN,
 263       PSHUFD,
 264       PSHUFHW,
 265       PSHUFLW,
 266       SHUFP,
 267       MOVDDUP,
 268       MOVSHDUP,
 269       MOVSLDUP,
 270       MOVLHPS,
 271       MOVLHPD,
 272       MOVHLPS,
 273       MOVLPS,
 274       MOVLPD,
 275       MOVSD,
 276       MOVSS,
 277       UNPCKL,
 278       UNPCKH,
 279       VPERMILP,
 280       VPERM2X128,
 281       VBROADCAST,
 282
 283       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 284       // according to %al. An operator is needed so that this can be expanded
 285       // with control flow.
 286       VASTART_SAVE_XMM_REGS,
 287
 288       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 289       WIN_ALLOCA,
 290
 291       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 292       // segmented stacks. Check if the current stacklet has enough space, and
 293       // falls back to heap allocation if not.
 294       SEG_ALLOCA,
 295
 296       // Memory barrier
 297       MEMBARRIER,
 298       MFENCE,
 299       SFENCE,
 300       LFENCE,
 301
 302       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 303       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 304       // Atomic 64-bit binary operations.
 305       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 306       ATOMSUB64_DAG,
 307       ATOMOR64_DAG,
 308       ATOMXOR64_DAG,
 309       ATOMAND64_DAG,
 310       ATOMNAND64_DAG,
 311       ATOMSWAP64_DAG,
 312
 313       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 314       LCMPXCHG_DAG,
 315       LCMPXCHG8_DAG,
 316       LCMPXCHG16_DAG,
 317
 318       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 319       VZEXT_LOAD,
 320
 321       // FNSTCW16m - Store FP control world into i16 memory.
 322       FNSTCW16m,
 323
 324       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 325       /// integer destination in memory and a FP reg source.  This corresponds
 326       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 327       /// has two inputs (token chain and address) and two outputs (int value
 328       /// and token chain).
 329       FP_TO_INT16_IN_MEM,
 330       FP_TO_INT32_IN_MEM,
 331       FP_TO_INT64_IN_MEM,
 332
 333       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 334       /// integer source in memory and FP reg result.  This corresponds to the
 335       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 336       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 337       /// also produces a flag).
 338       FILD,
 339       FILD_FLAG,
 340
 341       /// FLD - This instruction implements an extending load to FP stack slots.
 342       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 343       /// operand, ptr to load from, and a ValueType node indicating the type
 344       /// to load to.
 345       FLD,
 346
 347       /// FST - This instruction implements a truncating store to FP stack
 348       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 349       /// chain operand, value to store, address, and a ValueType to store it
 350       /// as.
 351       FST,
 352
 353       /// VAARG_64 - This instruction grabs the address of the next argument
 354       /// from a va_list. (reads and modifies the va_list in memory)
 355       VAARG_64
 356
 357       // WARNING: Do not add anything in the end unless you want the node to
 358       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 359       // thought as target memory ops!
 360     };
 361   }
 362
 363   /// Define some predicates that are used for node matching.
 364   namespace X86 {
 365     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 366     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 367     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 368
 369     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 370     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 371     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 372
 373     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 374     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 375     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 376
 377     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 378     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 379     bool isSHUFPMask(ShuffleVectorSDNode *N, bool HasAVX);
 380
 381     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 382     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 383     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 384
 385     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 386     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 387     /// <2, 3, 2, 3>
 388     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 389
 390     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 391     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 392     bool isMOVLPMask(ShuffleVectorSDNode *N);
 393
 394     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 395     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 396     /// as well as MOVLHPS.
 397     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 398
 399     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 400     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 401     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool HasAVX2,
 402                       bool V2IsSplat = false);
 403
 404     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 405     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 406     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool HasAVX2,
 407                       bool V2IsSplat = false);
 408
 409     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 410     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 411     /// <0, 0, 1, 1>
 412     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N, bool HasAVX2);
 413
 414     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 415     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 416     /// <2, 2, 3, 3>
 417     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N, bool HasAVX2);
 418
 419     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 420     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 421     /// MOVSD, and MOVD, i.e. setting the lowest element.
 422     bool isMOVLMask(ShuffleVectorSDNode *N);
 423
 424     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 425     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 426     bool isMOVSHDUPMask(ShuffleVectorSDNode *N, const X86Subtarget *Subtarget);
 427
 428     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 429     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 430     bool isMOVSLDUPMask(ShuffleVectorSDNode *N, const X86Subtarget *Subtarget);
 431
 432     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 433     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 434     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 435
 436     /// isVEXTRACTF128Index - Return true if the specified
 437     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 438     /// suitable for input to VEXTRACTF128.
 439     bool isVEXTRACTF128Index(SDNode *N);
 440
 441     /// isVINSERTF128Index - Return true if the specified
 442     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 443     /// suitable for input to VINSERTF128.
 444     bool isVINSERTF128Index(SDNode *N);
 445
 446     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 447     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 448     /// instructions. Handles 128-bit and 256-bit.
 449     unsigned getShuffleSHUFImmediate(ShuffleVectorSDNode *N);
 450
 451     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 452     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 453     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 454
 455     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 456     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 457     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 458
 459     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 460     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 461     /// with VEXTRACTF128 instructions.
 462     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 463
 464     /// getInsertVINSERTF128Immediate - Return the appropriate
 465     /// immediate to insert at the specified INSERT_SUBVECTOR index
 466     /// with VINSERTF128 instructions.
 467     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 468
 469     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 470     /// constant +0.0.
 471     bool isZeroNode(SDValue Elt);
 472
 473     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 474     /// fit into displacement field of the instruction.
 475     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 476                                       bool hasSymbolicDisplacement = true);
 477
 478
 479     /// isCalleePop - Determines whether the callee is required to pop its
 480     /// own arguments. Callee pop is necessary to support tail calls.
 481     bool isCalleePop(CallingConv::ID CallingConv,
 482                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 483   }
 484
 485   //===--------------------------------------------------------------------===//
 486   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 487   class X86TargetLowering : public TargetLowering {
 488   public:
 489     explicit X86TargetLowering(X86TargetMachine &TM);
 490
 491     virtual unsigned getJumpTableEncoding() const;
 492
 493     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 494
 495     virtual const MCExpr *
 496     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 497                               const MachineBasicBlock *MBB, unsigned uid,
 498                               MCContext &Ctx) const;
 499
 500     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 501     /// jumptable.
 502     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 503                                              SelectionDAG &DAG) const;
 504     virtual const MCExpr *
 505     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 506                                  unsigned JTI, MCContext &Ctx) const;
 507
 508     /// getStackPtrReg - Return the stack pointer register we are using: either
 509     /// ESP or RSP.
 510     unsigned getStackPtrReg() const { return X86StackPtr; }
 511
 512     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 513     /// function arguments in the caller parameter area. For X86, aggregates
 514     /// that contains are placed at 16-byte boundaries while the rest are at
 515     /// 4-byte boundaries.
 516     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 517
 518     /// getOptimalMemOpType - Returns the target specific optimal type for load
 519     /// and store operations as a result of memset, memcpy, and memmove
 520     /// lowering. If DstAlign is zero that means it's safe to destination
 521     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 522     /// means there isn't a need to check it against alignment requirement,
 523     /// probably because the source does not need to be loaded. If
 524     /// 'IsZeroVal' is true, that means it's safe to return a
 525     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 526     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 527     /// constant so it does not need to be loaded.
 528     /// It returns EVT::Other if the type should be determined using generic
 529     /// target-independent logic.
 530     virtual EVT
 531     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 532                         bool IsZeroVal, bool MemcpyStrSrc,
 533                         MachineFunction &MF) const;
 534
 535     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 536     /// unaligned memory accesses. of the specified type.
 537     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 538       return true;
 539     }
 540
 541     /// LowerOperation - Provide custom lowering hooks for some operations.
 542     ///
 543     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 544
 545     /// ReplaceNodeResults - Replace the results of node with an illegal result
 546     /// type with new values built out of custom code.
 547     ///
 548     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 549                                     SelectionDAG &DAG) const;
 550
 551
 552     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 553
 554     /// isTypeDesirableForOp - Return true if the target has native support for
 555     /// the specified value type and it is 'desirable' to use the type for the
 556     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 557     /// instruction encodings are longer and some i16 instructions are slow.
 558     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 559
 560     /// isTypeDesirable - Return true if the target has native support for the
 561     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 562     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 563     /// and some i16 instructions are slow.
 564     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 565
 566     virtual MachineBasicBlock *
 567       EmitInstrWithCustomInserter(MachineInstr *MI,
 568                                   MachineBasicBlock *MBB) const;
 569
 570
 571     /// getTargetNodeName - This method returns the name of a target specific
 572     /// DAG node.
 573     virtual const char *getTargetNodeName(unsigned Opcode) const;
 574
 575     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 576     virtual EVT getSetCCResultType(EVT VT) const;
 577
 578     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 579     /// in Mask are known to be either zero or one and return them in the
 580     /// KnownZero/KnownOne bitsets.
 581     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 582                                                 const APInt &Mask,
 583                                                 APInt &KnownZero,
 584                                                 APInt &KnownOne,
 585                                                 const SelectionDAG &DAG,
 586                                                 unsigned Depth = 0) const;
 587
 588     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 589     // operation that are sign bits.
 590     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 591                                                      unsigned Depth) const;
 592
 593     virtual bool
 594     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 595
 596     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 597
 598     virtual bool ExpandInlineAsm(CallInst *CI) const;
 599
 600     ConstraintType getConstraintType(const std::string &Constraint) const;
 601
 602     /// Examine constraint string and operand type and determine a weight value.
 603     /// The operand object must already have been set up with the operand type.
 604     virtual ConstraintWeight getSingleConstraintMatchWeight(
 605       AsmOperandInfo &info, const char *constraint) const;
 606
 607     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 608
 609     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 610     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 611     /// true it means one of the asm constraint of the inline asm instruction
 612     /// being processed is 'm'.
 613     virtual void LowerAsmOperandForConstraint(SDValue Op,
 614                                               std::string &Constraint,
 615                                               std::vector<SDValue> &Ops,
 616                                               SelectionDAG &DAG) const;
 617
 618     /// getRegForInlineAsmConstraint - Given a physical register constraint
 619     /// (e.g. {edx}), return the register number and the register class for the
 620     /// register.  This should only be used for C_Register constraints.  On
 621     /// error, this returns a register number of 0.
 622     std::pair<unsigned, const TargetRegisterClass*>
 623       getRegForInlineAsmConstraint(const std::string &Constraint,
 624                                    EVT VT) const;
 625
 626     /// isLegalAddressingMode - Return true if the addressing mode represented
 627     /// by AM is legal for this target, for a load/store of the specified type.
 628     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 629
 630     /// isTruncateFree - Return true if it's free to truncate a value of
 631     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 632     /// register EAX to i16 by referencing its sub-register AX.
 633     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 634     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 635
 636     /// isZExtFree - Return true if any actual instruction that defines a
 637     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 638     /// register. This does not necessarily include registers defined in
 639     /// unknown ways, such as incoming arguments, or copies from unknown
 640     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 641     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 642     /// all instructions that define 32-bit values implicit zero-extend the
 643     /// result out to 64 bits.
 644     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 645     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 646
 647     /// isNarrowingProfitable - Return true if it's profitable to narrow
 648     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 649     /// from i32 to i8 but not from i32 to i16.
 650     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 651
 652     /// isFPImmLegal - Returns true if the target can instruction select the
 653     /// specified FP immediate natively. If false, the legalizer will
 654     /// materialize the FP immediate as a load from a constant pool.
 655     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 656
 657     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 658     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 659     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 660     /// values are assumed to be legal.
 661     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 662                                     EVT VT) const;
 663
 664     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 665     /// used by Targets can use this to indicate if there is a suitable
 666     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 667     /// pool entry.
 668     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 669                                         EVT VT) const;
 670
 671     /// ShouldShrinkFPConstant - If true, then instruction selection should
 672     /// seek to shrink the FP constant of the specified type to a smaller type
 673     /// in order to save space and / or reduce runtime.
 674     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 675       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 676       // expensive than a straight movsd. On the other hand, it's important to
 677       // shrink long double fp constant since fldt is very slow.
 678       return !X86ScalarSSEf64 || VT == MVT::f80;
 679     }
 680
 681     const X86Subtarget* getSubtarget() const {
 682       return Subtarget;
 683     }
 684
 685     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 686     /// computed in an SSE register, not on the X87 floating point stack.
 687     bool isScalarFPTypeInSSEReg(EVT VT) const {
 688       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 689       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 690     }
 691
 692     /// createFastISel - This method returns a target specific FastISel object,
 693     /// or null if the target does not support "fast" ISel.
 694     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 695
 696     /// getStackCookieLocation - Return true if the target stores stack
 697     /// protector cookies at a fixed offset in some non-standard address
 698     /// space, and populates the address space and offset as
 699     /// appropriate.
 700     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 701
 702     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 703                       SelectionDAG &DAG) const;
 704
 705   protected:
 706     std::pair<const TargetRegisterClass*, uint8_t>
 707     findRepresentativeClass(EVT VT) const;
 708
 709   private:
 710     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 711     /// make the right decision when generating code for different targets.
 712     const X86Subtarget *Subtarget;
 713     const X86RegisterInfo *RegInfo;
 714     const TargetData *TD;
 715
 716     /// X86StackPtr - X86 physical register used as stack ptr.
 717     unsigned X86StackPtr;
 718
 719     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 720     /// floating point ops.
 721     /// When SSE is available, use it for f32 operations.
 722     /// When SSE2 is available, use it for f64 operations.
 723     bool X86ScalarSSEf32;
 724     bool X86ScalarSSEf64;
 725
 726     /// LegalFPImmediates - A list of legal fp immediates.
 727     std::vector<APFloat> LegalFPImmediates;
 728
 729     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 730     /// select the specified FP immediate natively.
 731     void addLegalFPImmediate(const APFloat& Imm) {
 732       LegalFPImmediates.push_back(Imm);
 733     }
 734
 735     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 736                             CallingConv::ID CallConv, bool isVarArg,
 737                             const SmallVectorImpl<ISD::InputArg> &Ins,
 738                             DebugLoc dl, SelectionDAG &DAG,
 739                             SmallVectorImpl<SDValue> &InVals) const;
 740     SDValue LowerMemArgument(SDValue Chain,
 741                              CallingConv::ID CallConv,
 742                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 743                              DebugLoc dl, SelectionDAG &DAG,
 744                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 745                               unsigned i) const;
 746     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 747                              DebugLoc dl, SelectionDAG &DAG,
 748                              const CCValAssign &VA,
 749                              ISD::ArgFlagsTy Flags) const;
 750
 751     // Call lowering helpers.
 752
 753     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 754     /// for tail call optimization. Targets which want to do tail call
 755     /// optimization should implement this function.
 756     bool IsEligibleForTailCallOptimization(SDValue Callee,
 757                                            CallingConv::ID CalleeCC,
 758                                            bool isVarArg,
 759                                            bool isCalleeStructRet,
 760                                            bool isCallerStructRet,
 761                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 762                                     const SmallVectorImpl<SDValue> &OutVals,
 763                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 764                                            SelectionDAG& DAG) const;
 765     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 766     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 767                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 768                                 int FPDiff, DebugLoc dl) const;
 769
 770     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 771                                          SelectionDAG &DAG) const;
 772
 773     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 774                                                bool isSigned) const;
 775
 776     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 777                                    SelectionDAG &DAG) const;
 778     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 779     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 780     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 782     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 783     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 784     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 785     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 786     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 787     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 788     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 789     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 791                                int64_t Offset, SelectionDAG &DAG) const;
 792     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 793     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 794     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 797     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 798     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 799     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 800     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 802     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 803     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 804     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 805     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 808                       DebugLoc dl, SelectionDAG &DAG) const;
 809     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 817     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 818     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 819     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 820     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 822     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 823     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 824     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 825     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 826     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 827     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 828     SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) const;
 829     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 830     SDValue LowerADD(SDValue Op, SelectionDAG &DAG) const;
 831     SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) const;
 832     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 833     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 834     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 835
 836     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 837     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 838     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 839     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 840     SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG) const;
 841     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 842     SDValue PerformTruncateCombine(SDNode* N, SelectionDAG &DAG, DAGCombinerInfo &DCI) const;
 843
 844     // Utility functions to help LowerVECTOR_SHUFFLE
 845     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 846
 847     virtual SDValue
 848       LowerFormalArguments(SDValue Chain,
 849                            CallingConv::ID CallConv, bool isVarArg,
 850                            const SmallVectorImpl<ISD::InputArg> &Ins,
 851                            DebugLoc dl, SelectionDAG &DAG,
 852                            SmallVectorImpl<SDValue> &InVals) const;
 853     virtual SDValue
 854       LowerCall(SDValue Chain, SDValue Callee,
 855                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 856                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 857                 const SmallVectorImpl<SDValue> &OutVals,
 858                 const SmallVectorImpl<ISD::InputArg> &Ins,
 859                 DebugLoc dl, SelectionDAG &DAG,
 860                 SmallVectorImpl<SDValue> &InVals) const;
 861
 862     virtual SDValue
 863       LowerReturn(SDValue Chain,
 864                   CallingConv::ID CallConv, bool isVarArg,
 865                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 866                   const SmallVectorImpl<SDValue> &OutVals,
 867                   DebugLoc dl, SelectionDAG &DAG) const;
 868
 869     virtual bool isUsedByReturnOnly(SDNode *N) const;
 870
 871     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 872
 873     virtual EVT
 874     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 875                              ISD::NodeType ExtendKind) const;
 876
 877     virtual bool
 878     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 879                    bool isVarArg,
 880                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 881                    LLVMContext &Context) const;
 882
 883     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 884                                  SelectionDAG &DAG, unsigned NewOp) const;
 885
 886     /// Utility function to emit string processing sse4.2 instructions
 887     /// that return in xmm0.
 888     /// This takes the instruction to expand, the associated machine basic
 889     /// block, the number of args, and whether or not the second arg is
 890     /// in memory or not.
 891     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 892                                 unsigned argNum, bool inMem) const;
 893
 894     /// Utility functions to emit monitor and mwait instructions. These
 895     /// need to make sure that the arguments to the intrinsic are in the
 896     /// correct registers.
 897     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 898                                    MachineBasicBlock *BB) const;
 899     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 900
 901     /// Utility function to emit atomic bitwise operations (and, or, xor).
 902     /// It takes the bitwise instruction to expand, the associated machine basic
 903     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 904     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 905                                                     MachineInstr *BInstr,
 906                                                     MachineBasicBlock *BB,
 907                                                     unsigned regOpc,
 908                                                     unsigned immOpc,
 909                                                     unsigned loadOpc,
 910                                                     unsigned cxchgOpc,
 911                                                     unsigned notOpc,
 912                                                     unsigned EAXreg,
 913                                                     TargetRegisterClass *RC,
 914                                                     bool invSrc = false) const;
 915
 916     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 917                                                     MachineInstr *BInstr,
 918                                                     MachineBasicBlock *BB,
 919                                                     unsigned regOpcL,
 920                                                     unsigned regOpcH,
 921                                                     unsigned immOpcL,
 922                                                     unsigned immOpcH,
 923                                                     bool invSrc = false) const;
 924
 925     /// Utility function to emit atomic min and max.  It takes the min/max
 926     /// instruction to expand, the associated basic block, and the associated
 927     /// cmov opcode for moving the min or max value.
 928     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 929                                                           MachineBasicBlock *BB,
 930                                                         unsigned cmovOpc) const;
 931
 932     // Utility function to emit the low-level va_arg code for X86-64.
 933     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 934                        MachineInstr *MI,
 935                        MachineBasicBlock *MBB) const;
 936
 937     /// Utility function to emit the xmm reg save portion of va_start.
 938     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 939                                                    MachineInstr *BInstr,
 940                                                    MachineBasicBlock *BB) const;
 941
 942     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 943                                          MachineBasicBlock *BB) const;
 944
 945     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 946                                               MachineBasicBlock *BB) const;
 947
 948     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 949                                             MachineBasicBlock *BB,
 950                                             bool Is64Bit) const;
 951
 952     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 953                                           MachineBasicBlock *BB) const;
 954
 955     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 956                                           MachineBasicBlock *BB) const;
 957
 958     /// Emit nodes that will be selected as "test Op0,Op0", or something
 959     /// equivalent, for use with the given x86 condition code.
 960     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 961
 962     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 963     /// equivalent, for use with the given x86 condition code.
 964     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 965                     SelectionDAG &DAG) const;
 966   };
 967
 968   namespace X86 {
 969     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 970   }
 971 }
 972
 973 #endif    // X86ISELLOWERING_H