lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25
  26 namespace llvm {
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FSRL - Bitwise logical right shift of floating point values. These
  56       /// corresponds to X86::PSRLDQ.
  57       FSRL,
  58
  59       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
  60       /// integer source in memory and FP reg result.  This corresponds to the
  61       /// X86::FILD*m instructions. It has three inputs (token chain, address,
  62       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
  63       /// also produces a flag).
  64       FILD,
  65       FILD_FLAG,
  66
  67       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
  68       /// integer destination in memory and a FP reg source.  This corresponds
  69       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
  70       /// has two inputs (token chain and address) and two outputs (int value
  71       /// and token chain).
  72       FP_TO_INT16_IN_MEM,
  73       FP_TO_INT32_IN_MEM,
  74       FP_TO_INT64_IN_MEM,
  75
  76       /// FLD - This instruction implements an extending load to FP stack slots.
  77       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
  78       /// operand, ptr to load from, and a ValueType node indicating the type
  79       /// to load to.
  80       FLD,
  81
  82       /// FST - This instruction implements a truncating store to FP stack
  83       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
  84       /// chain operand, value to store, address, and a ValueType to store it
  85       /// as.
  86       FST,
  87
  88       /// CALL/TAILCALL - These operations represent an abstract X86 call
  89       /// instruction, which includes a bunch of information.  In particular the
  90       /// operands of these node are:
  91       ///
  92       ///     #0 - The incoming token chain
  93       ///     #1 - The callee
  94       ///     #2 - The number of arg bytes the caller pushes on the stack.
  95       ///     #3 - The number of arg bytes the callee pops off the stack.
  96       ///     #4 - The value to pass in AL/AX/EAX (optional)
  97       ///     #5 - The value to pass in DL/DX/EDX (optional)
  98       ///
  99       /// The result values of these nodes are:
 100       ///
 101       ///     #0 - The outgoing token chain
 102       ///     #1 - The first register result value (optional)
 103       ///     #2 - The second register result value (optional)
 104       ///
 105       /// The CALL vs TAILCALL distinction boils down to whether the callee is
 106       /// known not to modify the caller's stack frame, as is standard with
 107       /// LLVM.
 108       CALL,
 109       TAILCALL,
 110
 111       /// RDTSC_DAG - This operation implements the lowering for
 112       /// readcyclecounter
 113       RDTSC_DAG,
 114
 115       /// X86 compare and logical compare instructions.
 116       CMP, COMI, UCOMI,
 117
 118       /// X86 bit-test instructions.
 119       BT,
 120
 121       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the flag
 122       /// operand produced by a CMP instruction.
 123       SETCC,
 124
 125       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 126       /// to select from. Operand 2 is the condition code, and operand 3 is the
 127       /// flag operand produced by a CMP or TEST instruction. It also writes a
 128       /// flag result.
 129       CMOV,
 130
 131       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 132       /// is the block to branch if condition is true, operand 2 is the
 133       /// condition code, and operand 3 is the flag operand produced by a CMP
 134       /// or TEST instruction.
 135       BRCOND,
 136
 137       /// Return with a flag operand. Operand 0 is the chain operand, operand
 138       /// 1 is the number of bytes of stack to pop.
 139       RET_FLAG,
 140
 141       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 142       REP_STOS,
 143
 144       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 145       REP_MOVS,
 146
 147       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 148       /// at function entry, used for PIC code.
 149       GlobalBaseReg,
 150
 151       /// Wrapper - A wrapper node for TargetConstantPool,
 152       /// TargetExternalSymbol, and TargetGlobalAddress.
 153       Wrapper,
 154
 155       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 156       /// relative displacements.
 157       WrapperRIP,
 158
 159       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 160       /// i32, corresponds to X86::PEXTRB.
 161       PEXTRB,
 162
 163       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 164       /// i32, corresponds to X86::PEXTRW.
 165       PEXTRW,
 166
 167       /// INSERTPS - Insert any element of a 4 x float vector into any element
 168       /// of a destination 4 x floatvector.
 169       INSERTPS,
 170
 171       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 172       /// corresponds to X86::PINSRB.
 173       PINSRB,
 174
 175       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 176       /// corresponds to X86::PINSRW.
 177       PINSRW,
 178
 179       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 180       PSHUFB,
 181
 182       /// FMAX, FMIN - Floating point max and min.
 183       ///
 184       FMAX, FMIN,
 185
 186       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 187       /// approximation.  Note that these typically require refinement
 188       /// in order to obtain suitable precision.
 189       FRSQRT, FRCP,
 190
 191       // TLSADDR - Thread Local Storage.
 192       TLSADDR,
 193
 194       // SegmentBaseAddress - The address segment:0
 195       SegmentBaseAddress,
 196
 197       // EH_RETURN - Exception Handling helpers.
 198       EH_RETURN,
 199
 200       /// TC_RETURN - Tail call return.
 201       ///   operand #0 chain
 202       ///   operand #1 callee (register or absolute)
 203       ///   operand #2 stack adjustment
 204       ///   operand #3 optional in flag
 205       TC_RETURN,
 206
 207       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 208       LCMPXCHG_DAG,
 209       LCMPXCHG8_DAG,
 210
 211       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 212       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 213       // Atomic 64-bit binary operations.
 214       ATOMADD64_DAG,
 215       ATOMSUB64_DAG,
 216       ATOMOR64_DAG,
 217       ATOMXOR64_DAG,
 218       ATOMAND64_DAG,
 219       ATOMNAND64_DAG,
 220       ATOMSWAP64_DAG,
 221
 222       // FNSTCW16m - Store FP control world into i16 memory.
 223       FNSTCW16m,
 224
 225       // VZEXT_MOVL - Vector move low and zero extend.
 226       VZEXT_MOVL,
 227
 228       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 229       VZEXT_LOAD,
 230
 231       // VSHL, VSRL - Vector logical left / right shift.
 232       VSHL, VSRL,
 233
 234       // CMPPD, CMPPS - Vector double/float comparison.
 235       // CMPPD, CMPPS - Vector double/float comparison.
 236       CMPPD, CMPPS,
 237
 238       // PCMP* - Vector integer comparisons.
 239       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 240       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 241
 242       // ADD, SUB, SMUL, UMUL, etc. - Arithmetic operations with FLAGS results.
 243       ADD, SUB, SMUL, UMUL,
 244       INC, DEC,
 245
 246       // MUL_IMM - X86 specific multiply by immediate.
 247       MUL_IMM,
 248
 249       // PTEST - Vector bitwise comparisons
 250       PTEST
 251     };
 252   }
 253
 254   /// Define some predicates that are used for node matching.
 255   namespace X86 {
 256     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 257     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 258     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 259
 260     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 261     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 262     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 263
 264     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 265     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 266     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 267
 268     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 269     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 270     bool isSHUFPMask(ShuffleVectorSDNode *N);
 271
 272     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 273     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 274     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 275
 276     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 277     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 278     /// <2, 3, 2, 3>
 279     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 280
 281     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 282     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 283     bool isMOVLPMask(ShuffleVectorSDNode *N);
 284
 285     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 286     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 287     /// as well as MOVLHPS.
 288     bool isMOVHPMask(ShuffleVectorSDNode *N);
 289
 290     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 291     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 292     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 293
 294     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 295     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 296     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 297
 298     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 299     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 300     /// <0, 0, 1, 1>
 301     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 302
 303     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 304     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 305     /// <2, 2, 3, 3>
 306     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 307
 308     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 309     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 310     /// MOVSD, and MOVD, i.e. setting the lowest element.
 311     bool isMOVLMask(ShuffleVectorSDNode *N);
 312
 313     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 314     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 315     bool isMOVSHDUPMask(ShuffleVectorSDNode *N);
 316
 317     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 318     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 319     bool isMOVSLDUPMask(ShuffleVectorSDNode *N);
 320
 321     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 322     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 323     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 324
 325     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 326     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 327     /// instructions.
 328     unsigned getShuffleSHUFImmediate(SDNode *N);
 329
 330     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 331     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
 332     /// instructions.
 333     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 334
 335     /// getShufflePSHUFKWImmediate - Return the appropriate immediate to shuffle
 336     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
 337     /// instructions.
 338     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 339
 340     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 341     /// constant +0.0.
 342     bool isZeroNode(SDValue Elt);
 343   }
 344
 345   //===--------------------------------------------------------------------===//
 346   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 347   class X86TargetLowering : public TargetLowering {
 348     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
 349     int RegSaveFrameIndex;            // X86-64 vararg func register save area.
 350     unsigned VarArgsGPOffset;         // X86-64 vararg func int reg offset.
 351     unsigned VarArgsFPOffset;         // X86-64 vararg func fp reg offset.
 352     int BytesToPopOnReturn;           // Number of arg bytes ret should pop.
 353     int BytesCallerReserves;          // Number of arg bytes caller makes.
 354
 355   public:
 356     explicit X86TargetLowering(X86TargetMachine &TM);
 357
 358     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 359     /// jumptable.
 360     SDValue getPICJumpTableRelocBase(SDValue Table,
 361                                        SelectionDAG &DAG) const;
 362
 363     // Return the number of bytes that a function should pop when it returns (in
 364     // addition to the space used by the return address).
 365     //
 366     unsigned getBytesToPopOnReturn() const { return BytesToPopOnReturn; }
 367
 368     // Return the number of bytes that the caller reserves for arguments passed
 369     // to this function.
 370     unsigned getBytesCallerReserves() const { return BytesCallerReserves; }
 371
 372     /// getStackPtrReg - Return the stack pointer register we are using: either
 373     /// ESP or RSP.
 374     unsigned getStackPtrReg() const { return X86StackPtr; }
 375
 376     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 377     /// function arguments in the caller parameter area. For X86, aggregates
 378     /// that contains are placed at 16-byte boundaries while the rest are at
 379     /// 4-byte boundaries.
 380     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 381
 382     /// getOptimalMemOpType - Returns the target specific optimal type for load
 383     /// and store operations as a result of memset, memcpy, and memmove
 384     /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 385     /// determining it.
 386     virtual
 387     MVT getOptimalMemOpType(uint64_t Size, unsigned Align,
 388                             bool isSrcConst, bool isSrcStr,
 389                             SelectionDAG &DAG) const;
 390
 391     /// LowerOperation - Provide custom lowering hooks for some operations.
 392     ///
 393     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG);
 394
 395     /// ReplaceNodeResults - Replace the results of node with an illegal result
 396     /// type with new values built out of custom code.
 397     ///
 398     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 399                                     SelectionDAG &DAG);
 400
 401
 402     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 403
 404     virtual MachineBasicBlock *EmitInstrWithCustomInserter(MachineInstr *MI,
 405                                                   MachineBasicBlock *MBB) const;
 406
 407
 408     /// getTargetNodeName - This method returns the name of a target specific
 409     /// DAG node.
 410     virtual const char *getTargetNodeName(unsigned Opcode) const;
 411
 412     /// getSetCCResultType - Return the ISD::SETCC ValueType
 413     virtual MVT getSetCCResultType(MVT VT) const;
 414
 415     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 416     /// in Mask are known to be either zero or one and return them in the
 417     /// KnownZero/KnownOne bitsets.
 418     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 419                                                 const APInt &Mask,
 420                                                 APInt &KnownZero,
 421                                                 APInt &KnownOne,
 422                                                 const SelectionDAG &DAG,
 423                                                 unsigned Depth = 0) const;
 424
 425     virtual bool
 426     isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) const;
 427
 428     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG);
 429
 430     virtual bool ExpandInlineAsm(CallInst *CI) const;
 431
 432     ConstraintType getConstraintType(const std::string &Constraint) const;
 433
 434     std::vector<unsigned>
 435       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 436                                         MVT VT) const;
 437
 438     virtual const char *LowerXConstraint(MVT ConstraintVT) const;
 439
 440     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 441     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 442     /// true it means one of the asm constraint of the inline asm instruction
 443     /// being processed is 'm'.
 444     virtual void LowerAsmOperandForConstraint(SDValue Op,
 445                                               char ConstraintLetter,
 446                                               bool hasMemory,
 447                                               std::vector<SDValue> &Ops,
 448                                               SelectionDAG &DAG) const;
 449
 450     /// getRegForInlineAsmConstraint - Given a physical register constraint
 451     /// (e.g. {edx}), return the register number and the register class for the
 452     /// register.  This should only be used for C_Register constraints.  On
 453     /// error, this returns a register number of 0.
 454     std::pair<unsigned, const TargetRegisterClass*>
 455       getRegForInlineAsmConstraint(const std::string &Constraint,
 456                                    MVT VT) const;
 457
 458     /// isLegalAddressingMode - Return true if the addressing mode represented
 459     /// by AM is legal for this target, for a load/store of the specified type.
 460     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 461
 462     /// isTruncateFree - Return true if it's free to truncate a value of
 463     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 464     /// register EAX to i16 by referencing its sub-register AX.
 465     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 466     virtual bool isTruncateFree(MVT VT1, MVT VT2) const;
 467
 468     /// isZExtFree - Return true if any actual instruction that defines a
 469     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 470     /// register. This does not necessarily include registers defined in
 471     /// unknown ways, such as incoming arguments, or copies from unknown
 472     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 473     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 474     /// all instructions that define 32-bit values implicit zero-extend the
 475     /// result out to 64 bits.
 476     virtual bool isZExtFree(const Type *Ty1, const Type *Ty2) const;
 477     virtual bool isZExtFree(MVT VT1, MVT VT2) const;
 478
 479     /// isNarrowingProfitable - Return true if it's profitable to narrow
 480     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 481     /// from i32 to i8 but not from i32 to i16.
 482     virtual bool isNarrowingProfitable(MVT VT1, MVT VT2) const;
 483
 484     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 485     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 486     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 487     /// values are assumed to be legal.
 488     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 489                                     MVT VT) const;
 490
 491     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 492     /// used by Targets can use this to indicate if there is a suitable
 493     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 494     /// pool entry.
 495     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 496                                         MVT VT) const;
 497
 498     /// ShouldShrinkFPConstant - If true, then instruction selection should
 499     /// seek to shrink the FP constant of the specified type to a smaller type
 500     /// in order to save space and / or reduce runtime.
 501     virtual bool ShouldShrinkFPConstant(MVT VT) const {
 502       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 503       // expensive than a straight movsd. On the other hand, it's important to
 504       // shrink long double fp constant since fldt is very slow.
 505       return !X86ScalarSSEf64 || VT == MVT::f80;
 506     }
 507
 508     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 509     /// for tail call optimization. Target which want to do tail call
 510     /// optimization should implement this function.
 511     virtual bool IsEligibleForTailCallOptimization(CallSDNode *TheCall,
 512                                                    SDValue Ret,
 513                                                    SelectionDAG &DAG) const;
 514
 515     virtual const X86Subtarget* getSubtarget() {
 516       return Subtarget;
 517     }
 518
 519     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 520     /// computed in an SSE register, not on the X87 floating point stack.
 521     bool isScalarFPTypeInSSEReg(MVT VT) const {
 522       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 523       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 524     }
 525
 526     /// getWidenVectorType: given a vector type, returns the type to widen
 527     /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
 528     /// If there is no vector type that we want to widen to, returns MVT::Other
 529     /// When and were to widen is target dependent based on the cost of
 530     /// scalarizing vs using the wider vector type.
 531     virtual MVT getWidenVectorType(MVT VT) const;
 532
 533     /// createFastISel - This method returns a target specific FastISel object,
 534     /// or null if the target does not support "fast" ISel.
 535     virtual FastISel *
 536     createFastISel(MachineFunction &mf,
 537                    MachineModuleInfo *mmi, DwarfWriter *dw,
 538                    DenseMap<const Value *, unsigned> &,
 539                    DenseMap<const BasicBlock *, MachineBasicBlock *> &,
 540                    DenseMap<const AllocaInst *, int> &
 541 #ifndef NDEBUG
 542                    , SmallSet<Instruction*, 8> &
 543 #endif
 544                    );
 545
 546     /// getFunctionAlignment - Return the Log2 alignment of this function.
 547     virtual unsigned getFunctionAlignment(const Function *F) const;
 548
 549   private:
 550     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 551     /// make the right decision when generating code for different targets.
 552     const X86Subtarget *Subtarget;
 553     const X86RegisterInfo *RegInfo;
 554     const TargetData *TD;
 555
 556     /// X86StackPtr - X86 physical register used as stack ptr.
 557     unsigned X86StackPtr;
 558
 559     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 560     /// floating point ops.
 561     /// When SSE is available, use it for f32 operations.
 562     /// When SSE2 is available, use it for f64 operations.
 563     bool X86ScalarSSEf32;
 564     bool X86ScalarSSEf64;
 565
 566     SDNode *LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
 567                             unsigned CallingConv, SelectionDAG &DAG);
 568
 569     SDValue LowerMemArgument(SDValue Op, SelectionDAG &DAG,
 570                                const CCValAssign &VA,  MachineFrameInfo *MFI,
 571                                unsigned CC, SDValue Root, unsigned i);
 572
 573     SDValue LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
 574                                const SDValue &StackPtr,
 575                                const CCValAssign &VA, SDValue Chain,
 576                                SDValue Arg, ISD::ArgFlagsTy Flags);
 577
 578     // Call lowering helpers.
 579     bool IsCalleePop(bool isVarArg, unsigned CallingConv);
 580     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 581                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 582                                 int FPDiff, DebugLoc dl);
 583
 584     CCAssignFn *CCAssignFnForNode(unsigned CallingConv) const;
 585     NameDecorationStyle NameDecorationForFORMAL_ARGUMENTS(SDValue Op);
 586     unsigned GetAlignedArgumentStackSize(unsigned StackSize, SelectionDAG &DAG);
 587
 588     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 589                                                bool isSigned);
 590
 591     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG);
 592     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG);
 593     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
 594     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
 595     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
 596     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
 597     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG);
 598     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG);
 599     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 600                                int64_t Offset, SelectionDAG &DAG) const;
 601     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG);
 602     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG);
 603     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG);
 604     SDValue LowerShift(SDValue Op, SelectionDAG &DAG);
 605     SDValue BuildFILD(SDValue Op, MVT SrcVT, SDValue Chain, SDValue StackSlot,
 606                       SelectionDAG &DAG);
 607     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG);
 608     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG);
 609     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG);
 610     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG);
 611     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG);
 612     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG);
 613     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG);
 614     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG);
 615     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG);
 616     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG);
 617     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG);
 618     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG);
 619     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG);
 620     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG);
 621     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG);
 622     SDValue LowerCALL(SDValue Op, SelectionDAG &DAG);
 623     SDValue LowerRET(SDValue Op, SelectionDAG &DAG);
 624     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG);
 625     SDValue LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG);
 626     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG);
 627     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG);
 628     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG);
 629     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG);
 630     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG);
 631     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG);
 632     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG);
 633     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG);
 634     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG);
 635     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG);
 636     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG);
 637     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG);
 638     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG);
 639     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG);
 640
 641     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG);
 642     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG);
 643     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG);
 644
 645     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 646                                  SelectionDAG &DAG, unsigned NewOp);
 647
 648     SDValue EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
 649                                     SDValue Chain,
 650                                     SDValue Dst, SDValue Src,
 651                                     SDValue Size, unsigned Align,
 652                                     const Value *DstSV, uint64_t DstSVOff);
 653     SDValue EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
 654                                     SDValue Chain,
 655                                     SDValue Dst, SDValue Src,
 656                                     SDValue Size, unsigned Align,
 657                                     bool AlwaysInline,
 658                                     const Value *DstSV, uint64_t DstSVOff,
 659                                     const Value *SrcSV, uint64_t SrcSVOff);
 660
 661     /// Utility function to emit atomic bitwise operations (and, or, xor).
 662     // It takes the bitwise instruction to expand, the associated machine basic
 663     // block, and the associated X86 opcodes for reg/reg and reg/imm.
 664     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 665                                                     MachineInstr *BInstr,
 666                                                     MachineBasicBlock *BB,
 667                                                     unsigned regOpc,
 668                                                     unsigned immOpc,
 669                                                     unsigned loadOpc,
 670                                                     unsigned cxchgOpc,
 671                                                     unsigned copyOpc,
 672                                                     unsigned notOpc,
 673                                                     unsigned EAXreg,
 674                                                     TargetRegisterClass *RC,
 675                                                     bool invSrc = false) const;
 676
 677     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 678                                                     MachineInstr *BInstr,
 679                                                     MachineBasicBlock *BB,
 680                                                     unsigned regOpcL,
 681                                                     unsigned regOpcH,
 682                                                     unsigned immOpcL,
 683                                                     unsigned immOpcH,
 684                                                     bool invSrc = false) const;
 685
 686     /// Utility function to emit atomic min and max.  It takes the min/max
 687     /// instruction to expand, the associated basic block, and the associated
 688     /// cmov opcode for moving the min or max value.
 689     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 690                                                           MachineBasicBlock *BB,
 691                                                         unsigned cmovOpc) const;
 692
 693     /// Emit nodes that will be selected as "test Op0,Op0", or something
 694     /// equivalent, for use with the given x86 condition code.
 695     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG);
 696
 697     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 698     /// equivalent, for use with the given x86 condition code.
 699     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 700                     SelectionDAG &DAG);
 701   };
 702
 703   namespace X86 {
 704     FastISel *createFastISel(MachineFunction &mf,
 705                            MachineModuleInfo *mmi, DwarfWriter *dw,
 706                            DenseMap<const Value *, unsigned> &,
 707                            DenseMap<const BasicBlock *, MachineBasicBlock *> &,
 708                            DenseMap<const AllocaInst *, int> &
 709 #ifndef NDEBUG
 710                            , SmallSet<Instruction*, 8> &
 711 #endif
 712                            );
 713   }
 714 }
 715
 716 #endif    // X86ISELLOWERING_H