lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/Target/TargetLowering.h"
  25 #include "llvm/Target/TargetOptions.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FAND - Bitwise logical ANDNOT of floating point values. This
  57       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  58       FANDN,
  59
  60       /// FSRL - Bitwise logical right shift of floating point values. These
  61       /// corresponds to X86::PSRLDQ.
  62       FSRL,
  63
  64       /// CALL - These operations represent an abstract X86 call
  65       /// instruction, which includes a bunch of information.  In particular the
  66       /// operands of these node are:
  67       ///
  68       ///     #0 - The incoming token chain
  69       ///     #1 - The callee
  70       ///     #2 - The number of arg bytes the caller pushes on the stack.
  71       ///     #3 - The number of arg bytes the callee pops off the stack.
  72       ///     #4 - The value to pass in AL/AX/EAX (optional)
  73       ///     #5 - The value to pass in DL/DX/EDX (optional)
  74       ///
  75       /// The result values of these nodes are:
  76       ///
  77       ///     #0 - The outgoing token chain
  78       ///     #1 - The first register result value (optional)
  79       ///     #2 - The second register result value (optional)
  80       ///
  81       CALL,
  82
  83       /// RDTSC_DAG - This operation implements the lowering for
  84       /// readcyclecounter
  85       RDTSC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       // Same as SETCC except it's materialized with a sbb and the value is all
  98       // one's or all zero's.
  99       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 100
 101       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 102       /// Operands are two FP values to compare; result is a mask of
 103       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 104       FSETCCss, FSETCCsd,
 105
 106       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 107       /// result in an integer GPR.  Needs masking for scalar result.
 108       FGETSIGNx86,
 109
 110       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 111       /// to select from. Operand 2 is the condition code, and operand 3 is the
 112       /// flag operand produced by a CMP or TEST instruction. It also writes a
 113       /// flag result.
 114       CMOV,
 115
 116       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 117       /// is the block to branch if condition is true, operand 2 is the
 118       /// condition code, and operand 3 is the flag operand produced by a CMP
 119       /// or TEST instruction.
 120       BRCOND,
 121
 122       /// Return with a flag operand. Operand 0 is the chain operand, operand
 123       /// 1 is the number of bytes of stack to pop.
 124       RET_FLAG,
 125
 126       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 127       REP_STOS,
 128
 129       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 130       REP_MOVS,
 131
 132       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 133       /// at function entry, used for PIC code.
 134       GlobalBaseReg,
 135
 136       /// Wrapper - A wrapper node for TargetConstantPool,
 137       /// TargetExternalSymbol, and TargetGlobalAddress.
 138       Wrapper,
 139
 140       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 141       /// relative displacements.
 142       WrapperRIP,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 150       /// vector to a GPR.
 151       MMX_MOVD2W,
 152
 153       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRB.
 155       PEXTRB,
 156
 157       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 158       /// i32, corresponds to X86::PEXTRW.
 159       PEXTRW,
 160
 161       /// INSERTPS - Insert any element of a 4 x float vector into any element
 162       /// of a destination 4 x floatvector.
 163       INSERTPS,
 164
 165       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRB.
 167       PINSRB,
 168
 169       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 170       /// corresponds to X86::PINSRW.
 171       PINSRW, MMX_PINSRW,
 172
 173       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 174       PSHUFB,
 175
 176       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 177       ANDNP,
 178
 179       /// PSIGN - Copy integer sign.
 180       PSIGN,
 181
 182       /// BLENDV - Blend where the selector is a register.
 183       BLENDV,
 184
 185       /// BLENDI - Blend where the selector is an immediate.
 186       BLENDI,
 187
 188       // SUBUS - Integer sub with unsigned saturation.
 189       SUBUS,
 190
 191       /// HADD - Integer horizontal add.
 192       HADD,
 193
 194       /// HSUB - Integer horizontal sub.
 195       HSUB,
 196
 197       /// FHADD - Floating point horizontal add.
 198       FHADD,
 199
 200       /// FHSUB - Floating point horizontal sub.
 201       FHSUB,
 202
 203       /// UMAX, UMIN - Unsigned integer max and min.
 204       UMAX, UMIN,
 205
 206       /// SMAX, SMIN - Signed integer max and min.
 207       SMAX, SMIN,
 208
 209       /// FMAX, FMIN - Floating point max and min.
 210       ///
 211       FMAX, FMIN,
 212
 213       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 214       FMAXC, FMINC,
 215
 216       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 217       /// approximation.  Note that these typically require refinement
 218       /// in order to obtain suitable precision.
 219       FRSQRT, FRCP,
 220
 221       // TLSADDR - Thread Local Storage.
 222       TLSADDR,
 223
 224       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 225       // of the TLS block for the current module.
 226       TLSBASEADDR,
 227
 228       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 229       // thunk at the address from an earlier relocation.
 230       TLSCALL,
 231
 232       // EH_RETURN - Exception Handling helpers.
 233       EH_RETURN,
 234
 235       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 236       EH_SJLJ_SETJMP,
 237
 238       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 239       EH_SJLJ_LONGJMP,
 240
 241       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 242       /// the list of operands.
 243       TC_RETURN,
 244
 245       // VZEXT_MOVL - Vector move low and zero extend.
 246       VZEXT_MOVL,
 247
 248       // VSEXT_MOVL - Vector move low and sign extend.
 249       VSEXT_MOVL,
 250
 251       // VZEXT - Vector integer zero-extend.
 252       VZEXT,
 253
 254       // VSEXT - Vector integer signed-extend.
 255       VSEXT,
 256
 257       // VFPEXT - Vector FP extend.
 258       VFPEXT,
 259
 260       // VFPROUND - Vector FP round.
 261       VFPROUND,
 262
 263       // VSHL, VSRL - 128-bit vector logical left / right shift
 264       VSHLDQ, VSRLDQ,
 265
 266       // VSHL, VSRL, VSRA - Vector shift elements
 267       VSHL, VSRL, VSRA,
 268
 269       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 270       VSHLI, VSRLI, VSRAI,
 271
 272       // CMPP - Vector packed double/float comparison.
 273       CMPP,
 274
 275       // PCMP* - Vector integer comparisons.
 276       PCMPEQ, PCMPGT,
 277
 278       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 279       ADD, SUB, ADC, SBB, SMUL,
 280       INC, DEC, OR, XOR, AND,
 281
 282       BLSI,   // BLSI - Extract lowest set isolated bit
 283       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 284       BLSR,   // BLSR - Reset lowest set bit
 285
 286       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 287
 288       // MUL_IMM - X86 specific multiply by immediate.
 289       MUL_IMM,
 290
 291       // PTEST - Vector bitwise comparisons
 292       PTEST,
 293
 294       // TESTP - Vector packed fp sign bitwise comparisons
 295       TESTP,
 296
 297       // OR/AND test for masks
 298       KORTEST,
 299       KTEST,
 300
 301       // Several flavors of instructions with vector shuffle behaviors.
 302       PALIGNR,
 303       PSHUFD,
 304       PSHUFHW,
 305       PSHUFLW,
 306       SHUFP,
 307       MOVDDUP,
 308       MOVSHDUP,
 309       MOVSLDUP,
 310       MOVLHPS,
 311       MOVLHPD,
 312       MOVHLPS,
 313       MOVLPS,
 314       MOVLPD,
 315       MOVSD,
 316       MOVSS,
 317       UNPCKL,
 318       UNPCKH,
 319       VPERMILP,
 320       VPERMV,
 321       VPERMI,
 322       VPERM2X128,
 323       VBROADCAST,
 324
 325       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 326       PMULUDQ,
 327
 328       // FMA nodes
 329       FMADD,
 330       FNMADD,
 331       FMSUB,
 332       FNMSUB,
 333       FMADDSUB,
 334       FMSUBADD,
 335
 336       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 337       // according to %al. An operator is needed so that this can be expanded
 338       // with control flow.
 339       VASTART_SAVE_XMM_REGS,
 340
 341       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 342       WIN_ALLOCA,
 343
 344       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 345       // segmented stacks. Check if the current stacklet has enough space, and
 346       // falls back to heap allocation if not.
 347       SEG_ALLOCA,
 348
 349       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 350       WIN_FTOL,
 351
 352       // Memory barrier
 353       MEMBARRIER,
 354       MFENCE,
 355       SFENCE,
 356       LFENCE,
 357
 358       // FNSTSW16r - Store FP status word into i16 register.
 359       FNSTSW16r,
 360
 361       // SAHF - Store contents of %ah into %eflags.
 362       SAHF,
 363
 364       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 365       RDRAND,
 366
 367       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 368       // indicate whether it is valid in CF.
 369       RDSEED,
 370
 371       // PCMP*STRI
 372       PCMPISTRI,
 373       PCMPESTRI,
 374
 375       // XTEST - Test if in transactional execution.
 376       XTEST,
 377
 378       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 379       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 380       // Atomic 64-bit binary operations.
 381       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 382       ATOMSUB64_DAG,
 383       ATOMOR64_DAG,
 384       ATOMXOR64_DAG,
 385       ATOMAND64_DAG,
 386       ATOMNAND64_DAG,
 387       ATOMMAX64_DAG,
 388       ATOMMIN64_DAG,
 389       ATOMUMAX64_DAG,
 390       ATOMUMIN64_DAG,
 391       ATOMSWAP64_DAG,
 392
 393       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 394       LCMPXCHG_DAG,
 395       LCMPXCHG8_DAG,
 396       LCMPXCHG16_DAG,
 397
 398       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 399       VZEXT_LOAD,
 400
 401       // FNSTCW16m - Store FP control world into i16 memory.
 402       FNSTCW16m,
 403
 404       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 405       /// integer destination in memory and a FP reg source.  This corresponds
 406       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 407       /// has two inputs (token chain and address) and two outputs (int value
 408       /// and token chain).
 409       FP_TO_INT16_IN_MEM,
 410       FP_TO_INT32_IN_MEM,
 411       FP_TO_INT64_IN_MEM,
 412
 413       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 414       /// integer source in memory and FP reg result.  This corresponds to the
 415       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 416       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 417       /// also produces a flag).
 418       FILD,
 419       FILD_FLAG,
 420
 421       /// FLD - This instruction implements an extending load to FP stack slots.
 422       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 423       /// operand, ptr to load from, and a ValueType node indicating the type
 424       /// to load to.
 425       FLD,
 426
 427       /// FST - This instruction implements a truncating store to FP stack
 428       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 429       /// chain operand, value to store, address, and a ValueType to store it
 430       /// as.
 431       FST,
 432
 433       /// VAARG_64 - This instruction grabs the address of the next argument
 434       /// from a va_list. (reads and modifies the va_list in memory)
 435       VAARG_64
 436
 437       // WARNING: Do not add anything in the end unless you want the node to
 438       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 439       // thought as target memory ops!
 440     };
 441   }
 442
 443   /// Define some predicates that are used for node matching.
 444   namespace X86 {
 445     /// isVEXTRACT128Index - Return true if the specified
 446     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 447     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 448     bool isVEXTRACT128Index(SDNode *N);
 449
 450     /// isVINSERT128Index - Return true if the specified
 451     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 452     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 453     bool isVINSERT128Index(SDNode *N);
 454
 455     /// isVEXTRACT256Index - Return true if the specified
 456     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 457     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 458     bool isVEXTRACT256Index(SDNode *N);
 459
 460     /// isVINSERT256Index - Return true if the specified
 461     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 462     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 463     bool isVINSERT256Index(SDNode *N);
 464
 465     /// getExtractVEXTRACT128Immediate - Return the appropriate
 466     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 467     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 468     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 469
 470     /// getInsertVINSERT128Immediate - Return the appropriate
 471     /// immediate to insert at the specified INSERT_SUBVECTOR index
 472     /// with VINSERTF128, VINSERT128 instructions.
 473     unsigned getInsertVINSERT128Immediate(SDNode *N);
 474
 475     /// getExtractVEXTRACT256Immediate - Return the appropriate
 476     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 477     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 478     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 479
 480     /// getInsertVINSERT256Immediate - Return the appropriate
 481     /// immediate to insert at the specified INSERT_SUBVECTOR index
 482     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 483     unsigned getInsertVINSERT256Immediate(SDNode *N);
 484
 485     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 486     /// constant +0.0.
 487     bool isZeroNode(SDValue Elt);
 488
 489     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 490     /// fit into displacement field of the instruction.
 491     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 492                                       bool hasSymbolicDisplacement = true);
 493
 494
 495     /// isCalleePop - Determines whether the callee is required to pop its
 496     /// own arguments. Callee pop is necessary to support tail calls.
 497     bool isCalleePop(CallingConv::ID CallingConv,
 498                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 499   }
 500
 501   //===--------------------------------------------------------------------===//
 502   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 503   class X86TargetLowering : public TargetLowering {
 504   public:
 505     explicit X86TargetLowering(X86TargetMachine &TM);
 506
 507     virtual unsigned getJumpTableEncoding() const;
 508
 509     virtual MVT getScalarShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 510
 511     virtual const MCExpr *
 512     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 513                               const MachineBasicBlock *MBB, unsigned uid,
 514                               MCContext &Ctx) const;
 515
 516     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 517     /// jumptable.
 518     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 519                                              SelectionDAG &DAG) const;
 520     virtual const MCExpr *
 521     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 522                                  unsigned JTI, MCContext &Ctx) const;
 523
 524     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 525     /// function arguments in the caller parameter area. For X86, aggregates
 526     /// that contains are placed at 16-byte boundaries while the rest are at
 527     /// 4-byte boundaries.
 528     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 529
 530     /// getOptimalMemOpType - Returns the target specific optimal type for load
 531     /// and store operations as a result of memset, memcpy, and memmove
 532     /// lowering. If DstAlign is zero that means it's safe to destination
 533     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 534     /// means there isn't a need to check it against alignment requirement,
 535     /// probably because the source does not need to be loaded. If 'IsMemset' is
 536     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 537     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 538     /// source is constant so it does not need to be loaded.
 539     /// It returns EVT::Other if the type should be determined using generic
 540     /// target-independent logic.
 541     virtual EVT
 542     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 543                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 544                         MachineFunction &MF) const;
 545
 546     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 547     /// specified type to expand memcpy / memset inline. This is mostly true
 548     /// for all types except for some special cases. For example, on X86
 549     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 550     /// also does type conversion. Note the specified type doesn't have to be
 551     /// legal as the hook is used before type legalization.
 552     virtual bool isSafeMemOpType(MVT VT) const;
 553
 554     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 555     /// unaligned memory accesses. of the specified type. Returns whether it
 556     /// is "fast" by reference in the second argument.
 557     virtual bool allowsUnalignedMemoryAccesses(EVT VT, bool *Fast) const;
 558
 559     /// LowerOperation - Provide custom lowering hooks for some operations.
 560     ///
 561     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 562
 563     /// ReplaceNodeResults - Replace the results of node with an illegal result
 564     /// type with new values built out of custom code.
 565     ///
 566     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 567                                     SelectionDAG &DAG) const;
 568
 569
 570     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 571
 572     /// isTypeDesirableForOp - Return true if the target has native support for
 573     /// the specified value type and it is 'desirable' to use the type for the
 574     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 575     /// instruction encodings are longer and some i16 instructions are slow.
 576     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 577
 578     /// isTypeDesirable - Return true if the target has native support for the
 579     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 580     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 581     /// and some i16 instructions are slow.
 582     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 583
 584     virtual MachineBasicBlock *
 585       EmitInstrWithCustomInserter(MachineInstr *MI,
 586                                   MachineBasicBlock *MBB) const;
 587
 588
 589     /// getTargetNodeName - This method returns the name of a target specific
 590     /// DAG node.
 591     virtual const char *getTargetNodeName(unsigned Opcode) const;
 592
 593     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 594     virtual EVT getSetCCResultType(LLVMContext &Context, EVT VT) const;
 595
 596     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 597     /// in Mask are known to be either zero or one and return them in the
 598     /// KnownZero/KnownOne bitsets.
 599     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 600                                                 APInt &KnownZero,
 601                                                 APInt &KnownOne,
 602                                                 const SelectionDAG &DAG,
 603                                                 unsigned Depth = 0) const;
 604
 605     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 606     // operation that are sign bits.
 607     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 608                                                      unsigned Depth) const;
 609
 610     virtual bool
 611     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 612
 613     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 614
 615     virtual bool ExpandInlineAsm(CallInst *CI) const;
 616
 617     ConstraintType getConstraintType(const std::string &Constraint) const;
 618
 619     /// Examine constraint string and operand type and determine a weight value.
 620     /// The operand object must already have been set up with the operand type.
 621     virtual ConstraintWeight getSingleConstraintMatchWeight(
 622       AsmOperandInfo &info, const char *constraint) const;
 623
 624     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 625
 626     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 627     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 628     /// true it means one of the asm constraint of the inline asm instruction
 629     /// being processed is 'm'.
 630     virtual void LowerAsmOperandForConstraint(SDValue Op,
 631                                               std::string &Constraint,
 632                                               std::vector<SDValue> &Ops,
 633                                               SelectionDAG &DAG) const;
 634
 635     /// getRegForInlineAsmConstraint - Given a physical register constraint
 636     /// (e.g. {edx}), return the register number and the register class for the
 637     /// register.  This should only be used for C_Register constraints.  On
 638     /// error, this returns a register number of 0.
 639     std::pair<unsigned, const TargetRegisterClass*>
 640       getRegForInlineAsmConstraint(const std::string &Constraint,
 641                                    MVT VT) const;
 642
 643     /// isLegalAddressingMode - Return true if the addressing mode represented
 644     /// by AM is legal for this target, for a load/store of the specified type.
 645     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 646
 647     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 648     /// icmp immediate, that is the target has icmp instructions which can
 649     /// compare a register against the immediate without having to materialize
 650     /// the immediate into a register.
 651     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 652
 653     /// isLegalAddImmediate - Return true if the specified immediate is legal
 654     /// add immediate, that is the target has add instructions which can
 655     /// add a register and the immediate without having to materialize
 656     /// the immediate into a register.
 657     virtual bool isLegalAddImmediate(int64_t Imm) const;
 658
 659     /// isTruncateFree - Return true if it's free to truncate a value of
 660     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 661     /// register EAX to i16 by referencing its sub-register AX.
 662     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 663     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 664
 665     /// isZExtFree - Return true if any actual instruction that defines a
 666     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 667     /// register. This does not necessarily include registers defined in
 668     /// unknown ways, such as incoming arguments, or copies from unknown
 669     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 670     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 671     /// all instructions that define 32-bit values implicit zero-extend the
 672     /// result out to 64 bits.
 673     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 674     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 675     virtual bool isZExtFree(SDValue Val, EVT VT2) const;
 676
 677     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 678     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 679     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 680     /// expanded to fmul + fadd.
 681     virtual bool isFMAFasterThanFMulAndFAdd(EVT VT) const;
 682
 683     /// isNarrowingProfitable - Return true if it's profitable to narrow
 684     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 685     /// from i32 to i8 but not from i32 to i16.
 686     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 687
 688     /// isFPImmLegal - Returns true if the target can instruction select the
 689     /// specified FP immediate natively. If false, the legalizer will
 690     /// materialize the FP immediate as a load from a constant pool.
 691     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 692
 693     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 694     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 695     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 696     /// values are assumed to be legal.
 697     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 698                                     EVT VT) const;
 699
 700     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 701     /// used by Targets can use this to indicate if there is a suitable
 702     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 703     /// pool entry.
 704     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 705                                         EVT VT) const;
 706
 707     /// ShouldShrinkFPConstant - If true, then instruction selection should
 708     /// seek to shrink the FP constant of the specified type to a smaller type
 709     /// in order to save space and / or reduce runtime.
 710     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 711       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 712       // expensive than a straight movsd. On the other hand, it's important to
 713       // shrink long double fp constant since fldt is very slow.
 714       return !X86ScalarSSEf64 || VT == MVT::f80;
 715     }
 716
 717     const X86Subtarget* getSubtarget() const {
 718       return Subtarget;
 719     }
 720
 721     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 722     /// computed in an SSE register, not on the X87 floating point stack.
 723     bool isScalarFPTypeInSSEReg(EVT VT) const {
 724       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 725       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 726     }
 727
 728     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 729     /// for fptoui.
 730     bool isTargetFTOL() const {
 731       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 732     }
 733
 734     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 735     /// used for fptoui to the given type.
 736     bool isIntegerTypeFTOL(EVT VT) const {
 737       return isTargetFTOL() && VT == MVT::i64;
 738     }
 739
 740     /// createFastISel - This method returns a target specific FastISel object,
 741     /// or null if the target does not support "fast" ISel.
 742     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 743                                      const TargetLibraryInfo *libInfo) const;
 744
 745     /// getStackCookieLocation - Return true if the target stores stack
 746     /// protector cookies at a fixed offset in some non-standard address
 747     /// space, and populates the address space and offset as
 748     /// appropriate.
 749     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 750
 751     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 752                       SelectionDAG &DAG) const;
 753
 754     /// \brief Reset the operation actions based on target options.
 755     virtual void resetOperationActions();
 756
 757   protected:
 758     std::pair<const TargetRegisterClass*, uint8_t>
 759     findRepresentativeClass(MVT VT) const;
 760
 761   private:
 762     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 763     /// make the right decision when generating code for different targets.
 764     const X86Subtarget *Subtarget;
 765     const DataLayout *TD;
 766
 767     /// Used to store the TargetOptions so that we don't waste time resetting
 768     /// the operation actions unless we have to.
 769     TargetOptions TO;
 770
 771     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 772     /// floating point ops.
 773     /// When SSE is available, use it for f32 operations.
 774     /// When SSE2 is available, use it for f64 operations.
 775     bool X86ScalarSSEf32;
 776     bool X86ScalarSSEf64;
 777
 778     /// LegalFPImmediates - A list of legal fp immediates.
 779     std::vector<APFloat> LegalFPImmediates;
 780
 781     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 782     /// select the specified FP immediate natively.
 783     void addLegalFPImmediate(const APFloat& Imm) {
 784       LegalFPImmediates.push_back(Imm);
 785     }
 786
 787     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 788                             CallingConv::ID CallConv, bool isVarArg,
 789                             const SmallVectorImpl<ISD::InputArg> &Ins,
 790                             SDLoc dl, SelectionDAG &DAG,
 791                             SmallVectorImpl<SDValue> &InVals) const;
 792     SDValue LowerMemArgument(SDValue Chain,
 793                              CallingConv::ID CallConv,
 794                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 795                              SDLoc dl, SelectionDAG &DAG,
 796                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 797                               unsigned i) const;
 798     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 799                              SDLoc dl, SelectionDAG &DAG,
 800                              const CCValAssign &VA,
 801                              ISD::ArgFlagsTy Flags) const;
 802
 803     // Call lowering helpers.
 804
 805     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 806     /// for tail call optimization. Targets which want to do tail call
 807     /// optimization should implement this function.
 808     bool IsEligibleForTailCallOptimization(SDValue Callee,
 809                                            CallingConv::ID CalleeCC,
 810                                            bool isVarArg,
 811                                            bool isCalleeStructRet,
 812                                            bool isCallerStructRet,
 813                                            Type *RetTy,
 814                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 815                                     const SmallVectorImpl<SDValue> &OutVals,
 816                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 817                                            SelectionDAG& DAG) const;
 818     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 819     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 820                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 821                                 int FPDiff, SDLoc dl) const;
 822
 823     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 824                                          SelectionDAG &DAG) const;
 825
 826     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 827                                                bool isSigned,
 828                                                bool isReplace) const;
 829
 830     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, SDLoc dl,
 831                                    SelectionDAG &DAG) const;
 832     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 833     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 834     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 835     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 836     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 837     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 838     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 839     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 840                                int64_t Offset, SelectionDAG &DAG) const;
 841     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 842     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 843     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 844     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 845     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 846     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 847     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 848     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 849     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 850     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 851     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 852     SDValue LowerZERO_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 853     SDValue LowerSIGN_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 854     SDValue LowerANY_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 855     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 856     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 857     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 858     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 859     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 860     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 861                       SDLoc dl, SelectionDAG &DAG) const;
 862     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 863     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 864     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 865     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 866     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 867     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 868     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 869     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 870     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 871     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 872     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 873     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 874     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 875     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 876     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 877     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 878     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 879     SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) const;
 880     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 881     SDValue LowerFSINCOS(SDValue Op, SelectionDAG &DAG) const;
 882
 883     // Utility functions to help LowerVECTOR_SHUFFLE & LowerBUILD_VECTOR
 884     SDValue LowerVectorBroadcast(SDValue Op, SelectionDAG &DAG) const;
 885     SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG) const;
 886     SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) const;
 887
 888     SDValue LowerVectorAllZeroTest(SDValue Op, SelectionDAG &DAG) const;
 889
 890     SDValue LowerVectorIntExtend(SDValue Op, SelectionDAG &DAG) const;
 891
 892     virtual SDValue
 893       LowerFormalArguments(SDValue Chain,
 894                            CallingConv::ID CallConv, bool isVarArg,
 895                            const SmallVectorImpl<ISD::InputArg> &Ins,
 896                            SDLoc dl, SelectionDAG &DAG,
 897                            SmallVectorImpl<SDValue> &InVals) const;
 898     virtual SDValue
 899       LowerCall(CallLoweringInfo &CLI,
 900                 SmallVectorImpl<SDValue> &InVals) const;
 901
 902     virtual SDValue
 903       LowerReturn(SDValue Chain,
 904                   CallingConv::ID CallConv, bool isVarArg,
 905                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 906                   const SmallVectorImpl<SDValue> &OutVals,
 907                   SDLoc dl, SelectionDAG &DAG) const;
 908
 909     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 910
 911     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 912
 913     virtual MVT
 914     getTypeForExtArgOrReturn(MVT VT, ISD::NodeType ExtendKind) const;
 915
 916     virtual bool
 917     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 918                    bool isVarArg,
 919                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 920                    LLVMContext &Context) const;
 921
 922     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 923     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 924     /// expand, the associated machine basic block, and the associated X86
 925     /// opcodes for reg/reg.
 926     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 927                                            MachineBasicBlock *MBB) const;
 928
 929     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 930     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 931     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 932                                                MachineBasicBlock *MBB) const;
 933
 934     // Utility function to emit the low-level va_arg code for X86-64.
 935     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 936                        MachineInstr *MI,
 937                        MachineBasicBlock *MBB) const;
 938
 939     /// Utility function to emit the xmm reg save portion of va_start.
 940     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 941                                                    MachineInstr *BInstr,
 942                                                    MachineBasicBlock *BB) const;
 943
 944     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 945                                          MachineBasicBlock *BB) const;
 946
 947     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 948                                               MachineBasicBlock *BB) const;
 949
 950     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 951                                             MachineBasicBlock *BB,
 952                                             bool Is64Bit) const;
 953
 954     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 955                                           MachineBasicBlock *BB) const;
 956
 957     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 958                                           MachineBasicBlock *BB) const;
 959
 960     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 961                                         MachineBasicBlock *MBB) const;
 962
 963     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 964                                          MachineBasicBlock *MBB) const;
 965
 966     /// Emit nodes that will be selected as "test Op0,Op0", or something
 967     /// equivalent, for use with the given x86 condition code.
 968     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 969
 970     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 971     /// equivalent, for use with the given x86 condition code.
 972     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 973                     SelectionDAG &DAG) const;
 974
 975     /// Convert a comparison if required by the subtarget.
 976     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 977   };
 978
 979   namespace X86 {
 980     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 981                              const TargetLibraryInfo *libInfo);
 982   }
 983 }
 984
 985 #endif    // X86ISELLOWERING_H