lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGNB/W/D - Copy integer sign.
 176       PSIGNB, PSIGNW, PSIGND,
 177
 178       /// PBLENDVB - Variable blend
 179       PBLENDVB,
 180
 181       /// FMAX, FMIN - Floating point max and min.
 182       ///
 183       FMAX, FMIN,
 184
 185       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 186       /// approximation.  Note that these typically require refinement
 187       /// in order to obtain suitable precision.
 188       FRSQRT, FRCP,
 189
 190       // TLSADDR - Thread Local Storage.
 191       TLSADDR,
 192
 193       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 194       // thunk at the address from an earlier relocation.
 195       TLSCALL,
 196
 197       // EH_RETURN - Exception Handling helpers.
 198       EH_RETURN,
 199
 200       /// TC_RETURN - Tail call return.
 201       ///   operand #0 chain
 202       ///   operand #1 callee (register or absolute)
 203       ///   operand #2 stack adjustment
 204       ///   operand #3 optional in flag
 205       TC_RETURN,
 206
 207       // VZEXT_MOVL - Vector move low and zero extend.
 208       VZEXT_MOVL,
 209
 210       // VSHL, VSRL - Vector logical left / right shift.
 211       VSHL, VSRL,
 212
 213       // CMPPD, CMPPS - Vector double/float comparison.
 214       // CMPPD, CMPPS - Vector double/float comparison.
 215       CMPPD, CMPPS,
 216
 217       // PCMP* - Vector integer comparisons.
 218       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 219       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 220
 221       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 222       ADD, SUB, ADC, SBB, SMUL,
 223       INC, DEC, OR, XOR, AND,
 224
 225       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 226
 227       // MUL_IMM - X86 specific multiply by immediate.
 228       MUL_IMM,
 229
 230       // PTEST - Vector bitwise comparisons
 231       PTEST,
 232
 233       // TESTP - Vector packed fp sign bitwise comparisons
 234       TESTP,
 235
 236       // Several flavors of instructions with vector shuffle behaviors.
 237       PALIGN,
 238       PSHUFD,
 239       PSHUFHW,
 240       PSHUFLW,
 241       PSHUFHW_LD,
 242       PSHUFLW_LD,
 243       SHUFPD,
 244       SHUFPS,
 245       MOVDDUP,
 246       MOVSHDUP,
 247       MOVSLDUP,
 248       MOVSHDUP_LD,
 249       MOVSLDUP_LD,
 250       MOVLHPS,
 251       MOVLHPD,
 252       MOVHLPS,
 253       MOVHLPD,
 254       MOVLPS,
 255       MOVLPD,
 256       MOVSD,
 257       MOVSS,
 258       UNPCKLPS,
 259       UNPCKLPD,
 260       VUNPCKLPSY,
 261       VUNPCKLPDY,
 262       UNPCKHPS,
 263       UNPCKHPD,
 264       VUNPCKHPSY,
 265       VUNPCKHPDY,
 266       PUNPCKLBW,
 267       PUNPCKLWD,
 268       PUNPCKLDQ,
 269       PUNPCKLQDQ,
 270       PUNPCKHBW,
 271       PUNPCKHWD,
 272       PUNPCKHDQ,
 273       PUNPCKHQDQ,
 274       VPERMILPS,
 275       VPERMILPSY,
 276       VPERMILPD,
 277       VPERMILPDY,
 278       VPERM2F128,
 279       VBROADCAST,
 280
 281       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 282       // according to %al. An operator is needed so that this can be expanded
 283       // with control flow.
 284       VASTART_SAVE_XMM_REGS,
 285
 286       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 287       WIN_ALLOCA,
 288
 289       // Memory barrier
 290       MEMBARRIER,
 291       MFENCE,
 292       SFENCE,
 293       LFENCE,
 294
 295       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 296       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 297       // Atomic 64-bit binary operations.
 298       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 299       ATOMSUB64_DAG,
 300       ATOMOR64_DAG,
 301       ATOMXOR64_DAG,
 302       ATOMAND64_DAG,
 303       ATOMNAND64_DAG,
 304       ATOMSWAP64_DAG,
 305
 306       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 307       LCMPXCHG_DAG,
 308       LCMPXCHG8_DAG,
 309
 310       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 311       VZEXT_LOAD,
 312
 313       // FNSTCW16m - Store FP control world into i16 memory.
 314       FNSTCW16m,
 315
 316       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 317       /// integer destination in memory and a FP reg source.  This corresponds
 318       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 319       /// has two inputs (token chain and address) and two outputs (int value
 320       /// and token chain).
 321       FP_TO_INT16_IN_MEM,
 322       FP_TO_INT32_IN_MEM,
 323       FP_TO_INT64_IN_MEM,
 324
 325       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 326       /// integer source in memory and FP reg result.  This corresponds to the
 327       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 328       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 329       /// also produces a flag).
 330       FILD,
 331       FILD_FLAG,
 332
 333       /// FLD - This instruction implements an extending load to FP stack slots.
 334       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 335       /// operand, ptr to load from, and a ValueType node indicating the type
 336       /// to load to.
 337       FLD,
 338
 339       /// FST - This instruction implements a truncating store to FP stack
 340       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 341       /// chain operand, value to store, address, and a ValueType to store it
 342       /// as.
 343       FST,
 344
 345       /// VAARG_64 - This instruction grabs the address of the next argument
 346       /// from a va_list. (reads and modifies the va_list in memory)
 347       VAARG_64
 348
 349       // WARNING: Do not add anything in the end unless you want the node to
 350       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 351       // thought as target memory ops!
 352     };
 353   }
 354
 355   /// Define some predicates that are used for node matching.
 356   namespace X86 {
 357     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 358     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 359     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 360
 361     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 362     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 363     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 364
 365     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 366     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 367     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 368
 369     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 370     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 371     bool isSHUFPMask(ShuffleVectorSDNode *N);
 372
 373     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 374     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 375     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 376
 377     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 378     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 379     /// <2, 3, 2, 3>
 380     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 381
 382     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 383     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 384     bool isMOVLPMask(ShuffleVectorSDNode *N);
 385
 386     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 387     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 388     /// as well as MOVLHPS.
 389     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 390
 391     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 392     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 393     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 394
 395     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 396     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 397     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 398
 399     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 400     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 401     /// <0, 0, 1, 1>
 402     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 403
 404     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 405     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 406     /// <2, 2, 3, 3>
 407     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 408
 409     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 410     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 411     /// MOVSD, and MOVD, i.e. setting the lowest element.
 412     bool isMOVLMask(ShuffleVectorSDNode *N);
 413
 414     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 415     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 416     bool isMOVSHDUPMask(ShuffleVectorSDNode *N, const X86Subtarget *Subtarget);
 417
 418     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 419     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 420     bool isMOVSLDUPMask(ShuffleVectorSDNode *N, const X86Subtarget *Subtarget);
 421
 422     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 423     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 424     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 425
 426     /// isVEXTRACTF128Index - Return true if the specified
 427     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 428     /// suitable for input to VEXTRACTF128.
 429     bool isVEXTRACTF128Index(SDNode *N);
 430
 431     /// isVINSERTF128Index - Return true if the specified
 432     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 433     /// suitable for input to VINSERTF128.
 434     bool isVINSERTF128Index(SDNode *N);
 435
 436     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 437     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 438     /// instructions.
 439     unsigned getShuffleSHUFImmediate(SDNode *N);
 440
 441     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 442     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 443     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 444
 445     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 446     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 447     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 448
 449     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
 450     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
 451     unsigned getShufflePALIGNRImmediate(SDNode *N);
 452
 453     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 454     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 455     /// with VEXTRACTF128 instructions.
 456     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 457
 458     /// getInsertVINSERTF128Immediate - Return the appropriate
 459     /// immediate to insert at the specified INSERT_SUBVECTOR index
 460     /// with VINSERTF128 instructions.
 461     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 462
 463     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 464     /// constant +0.0.
 465     bool isZeroNode(SDValue Elt);
 466
 467     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 468     /// fit into displacement field of the instruction.
 469     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 470                                       bool hasSymbolicDisplacement = true);
 471
 472
 473     /// isCalleePop - Determines whether the callee is required to pop its
 474     /// own arguments. Callee pop is necessary to support tail calls.
 475     bool isCalleePop(CallingConv::ID CallingConv,
 476                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 477   }
 478
 479   //===--------------------------------------------------------------------===//
 480   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 481   class X86TargetLowering : public TargetLowering {
 482   public:
 483     explicit X86TargetLowering(X86TargetMachine &TM);
 484
 485     virtual unsigned getJumpTableEncoding() const;
 486
 487     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 488
 489     virtual const MCExpr *
 490     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 491                               const MachineBasicBlock *MBB, unsigned uid,
 492                               MCContext &Ctx) const;
 493
 494     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 495     /// jumptable.
 496     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 497                                              SelectionDAG &DAG) const;
 498     virtual const MCExpr *
 499     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 500                                  unsigned JTI, MCContext &Ctx) const;
 501
 502     /// getStackPtrReg - Return the stack pointer register we are using: either
 503     /// ESP or RSP.
 504     unsigned getStackPtrReg() const { return X86StackPtr; }
 505
 506     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 507     /// function arguments in the caller parameter area. For X86, aggregates
 508     /// that contains are placed at 16-byte boundaries while the rest are at
 509     /// 4-byte boundaries.
 510     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 511
 512     /// getOptimalMemOpType - Returns the target specific optimal type for load
 513     /// and store operations as a result of memset, memcpy, and memmove
 514     /// lowering. If DstAlign is zero that means it's safe to destination
 515     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 516     /// means there isn't a need to check it against alignment requirement,
 517     /// probably because the source does not need to be loaded. If
 518     /// 'NonScalarIntSafe' is true, that means it's safe to return a
 519     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 520     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 521     /// constant so it does not need to be loaded.
 522     /// It returns EVT::Other if the type should be determined using generic
 523     /// target-independent logic.
 524     virtual EVT
 525     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 526                         bool NonScalarIntSafe, bool MemcpyStrSrc,
 527                         MachineFunction &MF) const;
 528
 529     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 530     /// unaligned memory accesses. of the specified type.
 531     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 532       return true;
 533     }
 534
 535     /// LowerOperation - Provide custom lowering hooks for some operations.
 536     ///
 537     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 538
 539     /// ReplaceNodeResults - Replace the results of node with an illegal result
 540     /// type with new values built out of custom code.
 541     ///
 542     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 543                                     SelectionDAG &DAG) const;
 544
 545
 546     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 547
 548     /// isTypeDesirableForOp - Return true if the target has native support for
 549     /// the specified value type and it is 'desirable' to use the type for the
 550     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 551     /// instruction encodings are longer and some i16 instructions are slow.
 552     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 553
 554     /// isTypeDesirable - Return true if the target has native support for the
 555     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 556     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 557     /// and some i16 instructions are slow.
 558     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 559
 560     virtual MachineBasicBlock *
 561       EmitInstrWithCustomInserter(MachineInstr *MI,
 562                                   MachineBasicBlock *MBB) const;
 563
 564
 565     /// getTargetNodeName - This method returns the name of a target specific
 566     /// DAG node.
 567     virtual const char *getTargetNodeName(unsigned Opcode) const;
 568
 569     /// getSetCCResultType - Return the ISD::SETCC ValueType
 570     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
 571
 572     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 573     /// in Mask are known to be either zero or one and return them in the
 574     /// KnownZero/KnownOne bitsets.
 575     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 576                                                 const APInt &Mask,
 577                                                 APInt &KnownZero,
 578                                                 APInt &KnownOne,
 579                                                 const SelectionDAG &DAG,
 580                                                 unsigned Depth = 0) const;
 581
 582     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 583     // operation that are sign bits.
 584     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 585                                                      unsigned Depth) const;
 586
 587     virtual bool
 588     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 589
 590     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 591
 592     virtual bool ExpandInlineAsm(CallInst *CI) const;
 593
 594     ConstraintType getConstraintType(const std::string &Constraint) const;
 595
 596     /// Examine constraint string and operand type and determine a weight value.
 597     /// The operand object must already have been set up with the operand type.
 598     virtual ConstraintWeight getSingleConstraintMatchWeight(
 599       AsmOperandInfo &info, const char *constraint) const;
 600
 601     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 602
 603     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 604     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 605     /// true it means one of the asm constraint of the inline asm instruction
 606     /// being processed is 'm'.
 607     virtual void LowerAsmOperandForConstraint(SDValue Op,
 608                                               std::string &Constraint,
 609                                               std::vector<SDValue> &Ops,
 610                                               SelectionDAG &DAG) const;
 611
 612     /// getRegForInlineAsmConstraint - Given a physical register constraint
 613     /// (e.g. {edx}), return the register number and the register class for the
 614     /// register.  This should only be used for C_Register constraints.  On
 615     /// error, this returns a register number of 0.
 616     std::pair<unsigned, const TargetRegisterClass*>
 617       getRegForInlineAsmConstraint(const std::string &Constraint,
 618                                    EVT VT) const;
 619
 620     /// isLegalAddressingMode - Return true if the addressing mode represented
 621     /// by AM is legal for this target, for a load/store of the specified type.
 622     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 623
 624     /// isTruncateFree - Return true if it's free to truncate a value of
 625     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 626     /// register EAX to i16 by referencing its sub-register AX.
 627     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 628     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 629
 630     /// isZExtFree - Return true if any actual instruction that defines a
 631     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 632     /// register. This does not necessarily include registers defined in
 633     /// unknown ways, such as incoming arguments, or copies from unknown
 634     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 635     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 636     /// all instructions that define 32-bit values implicit zero-extend the
 637     /// result out to 64 bits.
 638     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 639     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 640
 641     /// isNarrowingProfitable - Return true if it's profitable to narrow
 642     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 643     /// from i32 to i8 but not from i32 to i16.
 644     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 645
 646     /// isFPImmLegal - Returns true if the target can instruction select the
 647     /// specified FP immediate natively. If false, the legalizer will
 648     /// materialize the FP immediate as a load from a constant pool.
 649     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 650
 651     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 652     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 653     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 654     /// values are assumed to be legal.
 655     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 656                                     EVT VT) const;
 657
 658     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 659     /// used by Targets can use this to indicate if there is a suitable
 660     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 661     /// pool entry.
 662     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 663                                         EVT VT) const;
 664
 665     /// ShouldShrinkFPConstant - If true, then instruction selection should
 666     /// seek to shrink the FP constant of the specified type to a smaller type
 667     /// in order to save space and / or reduce runtime.
 668     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 669       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 670       // expensive than a straight movsd. On the other hand, it's important to
 671       // shrink long double fp constant since fldt is very slow.
 672       return !X86ScalarSSEf64 || VT == MVT::f80;
 673     }
 674
 675     const X86Subtarget* getSubtarget() const {
 676       return Subtarget;
 677     }
 678
 679     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 680     /// computed in an SSE register, not on the X87 floating point stack.
 681     bool isScalarFPTypeInSSEReg(EVT VT) const {
 682       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 683       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 684     }
 685
 686     /// createFastISel - This method returns a target specific FastISel object,
 687     /// or null if the target does not support "fast" ISel.
 688     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 689
 690     /// getStackCookieLocation - Return true if the target stores stack
 691     /// protector cookies at a fixed offset in some non-standard address
 692     /// space, and populates the address space and offset as
 693     /// appropriate.
 694     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 695
 696     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 697                       SelectionDAG &DAG) const;
 698
 699   protected:
 700     std::pair<const TargetRegisterClass*, uint8_t>
 701     findRepresentativeClass(EVT VT) const;
 702
 703   private:
 704     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 705     /// make the right decision when generating code for different targets.
 706     const X86Subtarget *Subtarget;
 707     const X86RegisterInfo *RegInfo;
 708     const TargetData *TD;
 709
 710     /// X86StackPtr - X86 physical register used as stack ptr.
 711     unsigned X86StackPtr;
 712
 713     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 714     /// floating point ops.
 715     /// When SSE is available, use it for f32 operations.
 716     /// When SSE2 is available, use it for f64 operations.
 717     bool X86ScalarSSEf32;
 718     bool X86ScalarSSEf64;
 719
 720     /// LegalFPImmediates - A list of legal fp immediates.
 721     std::vector<APFloat> LegalFPImmediates;
 722
 723     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 724     /// select the specified FP immediate natively.
 725     void addLegalFPImmediate(const APFloat& Imm) {
 726       LegalFPImmediates.push_back(Imm);
 727     }
 728
 729     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 730                             CallingConv::ID CallConv, bool isVarArg,
 731                             const SmallVectorImpl<ISD::InputArg> &Ins,
 732                             DebugLoc dl, SelectionDAG &DAG,
 733                             SmallVectorImpl<SDValue> &InVals) const;
 734     SDValue LowerMemArgument(SDValue Chain,
 735                              CallingConv::ID CallConv,
 736                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 737                              DebugLoc dl, SelectionDAG &DAG,
 738                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 739                               unsigned i) const;
 740     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 741                              DebugLoc dl, SelectionDAG &DAG,
 742                              const CCValAssign &VA,
 743                              ISD::ArgFlagsTy Flags) const;
 744
 745     // Call lowering helpers.
 746
 747     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 748     /// for tail call optimization. Targets which want to do tail call
 749     /// optimization should implement this function.
 750     bool IsEligibleForTailCallOptimization(SDValue Callee,
 751                                            CallingConv::ID CalleeCC,
 752                                            bool isVarArg,
 753                                            bool isCalleeStructRet,
 754                                            bool isCallerStructRet,
 755                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 756                                     const SmallVectorImpl<SDValue> &OutVals,
 757                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 758                                            SelectionDAG& DAG) const;
 759     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 760     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 761                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 762                                 int FPDiff, DebugLoc dl) const;
 763
 764     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 765                                          SelectionDAG &DAG) const;
 766
 767     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 768                                                bool isSigned) const;
 769
 770     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 771                                    SelectionDAG &DAG) const;
 772     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 773     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 774     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 777     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 778     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 779     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 780     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 782     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 783     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 784     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 785                                int64_t Offset, SelectionDAG &DAG) const;
 786     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 787     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 788     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 789     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 791     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 793     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 794     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 797     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 798     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 799     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 800     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 802                       DebugLoc dl, SelectionDAG &DAG) const;
 803     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 804     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 805     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 817     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 818     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 819     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 820     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 822     SDValue LowerADD(SDValue Op, SelectionDAG &DAG) const;
 823     SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) const;
 824     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 825     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 826     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 827
 828     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 829     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 830     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 831     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 832     SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG) const;
 833     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 834
 835     // Utility functions to help LowerVECTOR_SHUFFLE
 836     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 837
 838     virtual SDValue
 839       LowerFormalArguments(SDValue Chain,
 840                            CallingConv::ID CallConv, bool isVarArg,
 841                            const SmallVectorImpl<ISD::InputArg> &Ins,
 842                            DebugLoc dl, SelectionDAG &DAG,
 843                            SmallVectorImpl<SDValue> &InVals) const;
 844     virtual SDValue
 845       LowerCall(SDValue Chain, SDValue Callee,
 846                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 847                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 848                 const SmallVectorImpl<SDValue> &OutVals,
 849                 const SmallVectorImpl<ISD::InputArg> &Ins,
 850                 DebugLoc dl, SelectionDAG &DAG,
 851                 SmallVectorImpl<SDValue> &InVals) const;
 852
 853     virtual SDValue
 854       LowerReturn(SDValue Chain,
 855                   CallingConv::ID CallConv, bool isVarArg,
 856                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 857                   const SmallVectorImpl<SDValue> &OutVals,
 858                   DebugLoc dl, SelectionDAG &DAG) const;
 859
 860     virtual bool isUsedByReturnOnly(SDNode *N) const;
 861
 862     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 863
 864     virtual EVT
 865     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 866                              ISD::NodeType ExtendKind) const;
 867
 868     virtual bool
 869     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 870                    bool isVarArg,
 871                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 872                    LLVMContext &Context) const;
 873
 874     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 875                                  SelectionDAG &DAG, unsigned NewOp) const;
 876
 877     /// Utility function to emit string processing sse4.2 instructions
 878     /// that return in xmm0.
 879     /// This takes the instruction to expand, the associated machine basic
 880     /// block, the number of args, and whether or not the second arg is
 881     /// in memory or not.
 882     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 883                                 unsigned argNum, bool inMem) const;
 884
 885     /// Utility functions to emit monitor and mwait instructions. These
 886     /// need to make sure that the arguments to the intrinsic are in the
 887     /// correct registers.
 888     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 889                                    MachineBasicBlock *BB) const;
 890     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 891
 892     /// Utility function to emit atomic bitwise operations (and, or, xor).
 893     /// It takes the bitwise instruction to expand, the associated machine basic
 894     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 895     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 896                                                     MachineInstr *BInstr,
 897                                                     MachineBasicBlock *BB,
 898                                                     unsigned regOpc,
 899                                                     unsigned immOpc,
 900                                                     unsigned loadOpc,
 901                                                     unsigned cxchgOpc,
 902                                                     unsigned notOpc,
 903                                                     unsigned EAXreg,
 904                                                     TargetRegisterClass *RC,
 905                                                     bool invSrc = false) const;
 906
 907     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 908                                                     MachineInstr *BInstr,
 909                                                     MachineBasicBlock *BB,
 910                                                     unsigned regOpcL,
 911                                                     unsigned regOpcH,
 912                                                     unsigned immOpcL,
 913                                                     unsigned immOpcH,
 914                                                     bool invSrc = false) const;
 915
 916     /// Utility function to emit atomic min and max.  It takes the min/max
 917     /// instruction to expand, the associated basic block, and the associated
 918     /// cmov opcode for moving the min or max value.
 919     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 920                                                           MachineBasicBlock *BB,
 921                                                         unsigned cmovOpc) const;
 922
 923     // Utility function to emit the low-level va_arg code for X86-64.
 924     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 925                        MachineInstr *MI,
 926                        MachineBasicBlock *MBB) const;
 927
 928     /// Utility function to emit the xmm reg save portion of va_start.
 929     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 930                                                    MachineInstr *BInstr,
 931                                                    MachineBasicBlock *BB) const;
 932
 933     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 934                                          MachineBasicBlock *BB) const;
 935
 936     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 937                                               MachineBasicBlock *BB) const;
 938
 939     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 940                                           MachineBasicBlock *BB) const;
 941
 942     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 943                                           MachineBasicBlock *BB) const;
 944
 945     /// Emit nodes that will be selected as "test Op0,Op0", or something
 946     /// equivalent, for use with the given x86 condition code.
 947     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 948
 949     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 950     /// equivalent, for use with the given x86 condition code.
 951     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 952                     SelectionDAG &DAG) const;
 953   };
 954
 955   namespace X86 {
 956     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 957   }
 958 }
 959
 960 #endif    // X86ISELLOWERING_H