lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 141       /// to an MMX vector.  If you think this is too close to the previous
 142       /// mnemonic, so do I; blame Intel.
 143       MOVDQ2Q,
 144
 145       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 146       /// i32, corresponds to X86::PEXTRB.
 147       PEXTRB,
 148
 149       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRW.
 151       PEXTRW,
 152
 153       /// INSERTPS - Insert any element of a 4 x float vector into any element
 154       /// of a destination 4 x floatvector.
 155       INSERTPS,
 156
 157       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 158       /// corresponds to X86::PINSRB.
 159       PINSRB,
 160
 161       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRW.
 163       PINSRW, MMX_PINSRW,
 164
 165       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 166       PSHUFB,
 167
 168       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 169       ANDNP,
 170
 171       /// PSIGN - Copy integer sign.
 172       PSIGN,
 173
 174       /// BLENDV - Blend where the selector is an XMM.
 175       BLENDV,
 176
 177       /// BLENDxx - Blend where the selector is an immediate.
 178       BLENDPW,
 179       BLENDPS,
 180       BLENDPD,
 181
 182       /// HADD - Integer horizontal add.
 183       HADD,
 184
 185       /// HSUB - Integer horizontal sub.
 186       HSUB,
 187
 188       /// FHADD - Floating point horizontal add.
 189       FHADD,
 190
 191       /// FHSUB - Floating point horizontal sub.
 192       FHSUB,
 193
 194       /// FMAX, FMIN - Floating point max and min.
 195       ///
 196       FMAX, FMIN,
 197
 198       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 199       FMAXC, FMINC,
 200
 201       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 202       /// approximation.  Note that these typically require refinement
 203       /// in order to obtain suitable precision.
 204       FRSQRT, FRCP,
 205
 206       // TLSADDR - Thread Local Storage.
 207       TLSADDR,
 208
 209       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 210       // of the TLS block for the current module.
 211       TLSBASEADDR,
 212
 213       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 214       // thunk at the address from an earlier relocation.
 215       TLSCALL,
 216
 217       // EH_RETURN - Exception Handling helpers.
 218       EH_RETURN,
 219
 220       /// TC_RETURN - Tail call return.
 221       ///   operand #0 chain
 222       ///   operand #1 callee (register or absolute)
 223       ///   operand #2 stack adjustment
 224       ///   operand #3 optional in flag
 225       TC_RETURN,
 226
 227       // VZEXT_MOVL - Vector move low and zero extend.
 228       VZEXT_MOVL,
 229
 230       // VSEXT_MOVL - Vector move low and sign extend.
 231       VSEXT_MOVL,
 232
 233       // VFPEXT - Vector FP extend.
 234       VFPEXT,
 235
 236       // VFPROUND - Vector FP round.
 237       VFPROUND,
 238
 239       // VSHL, VSRL - 128-bit vector logical left / right shift
 240       VSHLDQ, VSRLDQ,
 241
 242       // VSHL, VSRL, VSRA - Vector shift elements
 243       VSHL, VSRL, VSRA,
 244
 245       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 246       VSHLI, VSRLI, VSRAI,
 247
 248       // CMPP - Vector packed double/float comparison.
 249       CMPP,
 250
 251       // PCMP* - Vector integer comparisons.
 252       PCMPEQ, PCMPGT,
 253
 254       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 255       ADD, SUB, ADC, SBB, SMUL,
 256       INC, DEC, OR, XOR, AND,
 257
 258       ANDN, // ANDN - Bitwise AND NOT with FLAGS results.
 259
 260       BLSI,   // BLSI - Extract lowest set isolated bit
 261       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 262       BLSR,   // BLSR - Reset lowest set bit
 263
 264       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 265
 266       // MUL_IMM - X86 specific multiply by immediate.
 267       MUL_IMM,
 268
 269       // PTEST - Vector bitwise comparisons
 270       PTEST,
 271
 272       // TESTP - Vector packed fp sign bitwise comparisons
 273       TESTP,
 274
 275       // Several flavors of instructions with vector shuffle behaviors.
 276       PALIGN,
 277       PSHUFD,
 278       PSHUFHW,
 279       PSHUFLW,
 280       SHUFP,
 281       MOVDDUP,
 282       MOVSHDUP,
 283       MOVSLDUP,
 284       MOVLHPS,
 285       MOVLHPD,
 286       MOVHLPS,
 287       MOVLPS,
 288       MOVLPD,
 289       MOVSD,
 290       MOVSS,
 291       UNPCKL,
 292       UNPCKH,
 293       VPERMILP,
 294       VPERMV,
 295       VPERMI,
 296       VPERM2X128,
 297       VBROADCAST,
 298
 299       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 300       PMULUDQ,
 301
 302       // FMA nodes
 303       FMADD,
 304       FNMADD,
 305       FMSUB,
 306       FNMSUB,
 307       FMADDSUB,
 308       FMSUBADD,
 309
 310       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 311       // according to %al. An operator is needed so that this can be expanded
 312       // with control flow.
 313       VASTART_SAVE_XMM_REGS,
 314
 315       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 316       WIN_ALLOCA,
 317
 318       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 319       // segmented stacks. Check if the current stacklet has enough space, and
 320       // falls back to heap allocation if not.
 321       SEG_ALLOCA,
 322
 323       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 324       WIN_FTOL,
 325
 326       // Memory barrier
 327       MEMBARRIER,
 328       MFENCE,
 329       SFENCE,
 330       LFENCE,
 331
 332       // FNSTSW16r - Store FP status word into i16 register.
 333       FNSTSW16r,
 334
 335       // SAHF - Store contents of %ah into %eflags.
 336       SAHF,
 337
 338       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 339       RDRAND,
 340
 341       // PCMP*STRI
 342       PCMPISTRI,
 343       PCMPESTRI,
 344
 345       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 346       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 347       // Atomic 64-bit binary operations.
 348       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 349       ATOMSUB64_DAG,
 350       ATOMOR64_DAG,
 351       ATOMXOR64_DAG,
 352       ATOMAND64_DAG,
 353       ATOMNAND64_DAG,
 354       ATOMMAX64_DAG,
 355       ATOMMIN64_DAG,
 356       ATOMUMAX64_DAG,
 357       ATOMUMIN64_DAG,
 358       ATOMSWAP64_DAG,
 359
 360       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 361       LCMPXCHG_DAG,
 362       LCMPXCHG8_DAG,
 363       LCMPXCHG16_DAG,
 364
 365       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 366       VZEXT_LOAD,
 367
 368       // FNSTCW16m - Store FP control world into i16 memory.
 369       FNSTCW16m,
 370
 371       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 372       /// integer destination in memory and a FP reg source.  This corresponds
 373       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 374       /// has two inputs (token chain and address) and two outputs (int value
 375       /// and token chain).
 376       FP_TO_INT16_IN_MEM,
 377       FP_TO_INT32_IN_MEM,
 378       FP_TO_INT64_IN_MEM,
 379
 380       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 381       /// integer source in memory and FP reg result.  This corresponds to the
 382       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 383       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 384       /// also produces a flag).
 385       FILD,
 386       FILD_FLAG,
 387
 388       /// FLD - This instruction implements an extending load to FP stack slots.
 389       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 390       /// operand, ptr to load from, and a ValueType node indicating the type
 391       /// to load to.
 392       FLD,
 393
 394       /// FST - This instruction implements a truncating store to FP stack
 395       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 396       /// chain operand, value to store, address, and a ValueType to store it
 397       /// as.
 398       FST,
 399
 400       /// VAARG_64 - This instruction grabs the address of the next argument
 401       /// from a va_list. (reads and modifies the va_list in memory)
 402       VAARG_64
 403
 404       // WARNING: Do not add anything in the end unless you want the node to
 405       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 406       // thought as target memory ops!
 407     };
 408   }
 409
 410   /// Define some predicates that are used for node matching.
 411   namespace X86 {
 412     /// isVEXTRACTF128Index - Return true if the specified
 413     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 414     /// suitable for input to VEXTRACTF128.
 415     bool isVEXTRACTF128Index(SDNode *N);
 416
 417     /// isVINSERTF128Index - Return true if the specified
 418     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 419     /// suitable for input to VINSERTF128.
 420     bool isVINSERTF128Index(SDNode *N);
 421
 422     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 423     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 424     /// with VEXTRACTF128 instructions.
 425     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 426
 427     /// getInsertVINSERTF128Immediate - Return the appropriate
 428     /// immediate to insert at the specified INSERT_SUBVECTOR index
 429     /// with VINSERTF128 instructions.
 430     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 431
 432     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 433     /// constant +0.0.
 434     bool isZeroNode(SDValue Elt);
 435
 436     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 437     /// fit into displacement field of the instruction.
 438     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 439                                       bool hasSymbolicDisplacement = true);
 440
 441
 442     /// isCalleePop - Determines whether the callee is required to pop its
 443     /// own arguments. Callee pop is necessary to support tail calls.
 444     bool isCalleePop(CallingConv::ID CallingConv,
 445                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 446   }
 447
 448   //===--------------------------------------------------------------------===//
 449   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 450   class X86TargetLowering : public TargetLowering {
 451   public:
 452     explicit X86TargetLowering(X86TargetMachine &TM);
 453
 454     virtual unsigned getJumpTableEncoding() const;
 455
 456     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 457
 458     virtual const MCExpr *
 459     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 460                               const MachineBasicBlock *MBB, unsigned uid,
 461                               MCContext &Ctx) const;
 462
 463     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 464     /// jumptable.
 465     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 466                                              SelectionDAG &DAG) const;
 467     virtual const MCExpr *
 468     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 469                                  unsigned JTI, MCContext &Ctx) const;
 470
 471     /// getStackPtrReg - Return the stack pointer register we are using: either
 472     /// ESP or RSP.
 473     unsigned getStackPtrReg() const { return X86StackPtr; }
 474
 475     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 476     /// function arguments in the caller parameter area. For X86, aggregates
 477     /// that contains are placed at 16-byte boundaries while the rest are at
 478     /// 4-byte boundaries.
 479     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 480
 481     /// getOptimalMemOpType - Returns the target specific optimal type for load
 482     /// and store operations as a result of memset, memcpy, and memmove
 483     /// lowering. If DstAlign is zero that means it's safe to destination
 484     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 485     /// means there isn't a need to check it against alignment requirement,
 486     /// probably because the source does not need to be loaded. If
 487     /// 'IsZeroVal' is true, that means it's safe to return a
 488     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 489     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 490     /// constant so it does not need to be loaded.
 491     /// It returns EVT::Other if the type should be determined using generic
 492     /// target-independent logic.
 493     virtual EVT
 494     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 495                         bool IsZeroVal, bool MemcpyStrSrc,
 496                         MachineFunction &MF) const;
 497
 498     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 499     /// unaligned memory accesses. of the specified type.
 500     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 501       return true;
 502     }
 503
 504     /// LowerOperation - Provide custom lowering hooks for some operations.
 505     ///
 506     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 507
 508     /// ReplaceNodeResults - Replace the results of node with an illegal result
 509     /// type with new values built out of custom code.
 510     ///
 511     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 512                                     SelectionDAG &DAG) const;
 513
 514
 515     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 516
 517     /// isTypeDesirableForOp - Return true if the target has native support for
 518     /// the specified value type and it is 'desirable' to use the type for the
 519     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 520     /// instruction encodings are longer and some i16 instructions are slow.
 521     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 522
 523     /// isTypeDesirable - Return true if the target has native support for the
 524     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 525     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 526     /// and some i16 instructions are slow.
 527     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 528
 529     virtual MachineBasicBlock *
 530       EmitInstrWithCustomInserter(MachineInstr *MI,
 531                                   MachineBasicBlock *MBB) const;
 532
 533
 534     /// getTargetNodeName - This method returns the name of a target specific
 535     /// DAG node.
 536     virtual const char *getTargetNodeName(unsigned Opcode) const;
 537
 538     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 539     virtual EVT getSetCCResultType(EVT VT) const;
 540
 541     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 542     /// in Mask are known to be either zero or one and return them in the
 543     /// KnownZero/KnownOne bitsets.
 544     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 545                                                 APInt &KnownZero,
 546                                                 APInt &KnownOne,
 547                                                 const SelectionDAG &DAG,
 548                                                 unsigned Depth = 0) const;
 549
 550     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 551     // operation that are sign bits.
 552     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 553                                                      unsigned Depth) const;
 554
 555     virtual bool
 556     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 557
 558     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 559
 560     virtual bool ExpandInlineAsm(CallInst *CI) const;
 561
 562     ConstraintType getConstraintType(const std::string &Constraint) const;
 563
 564     /// Examine constraint string and operand type and determine a weight value.
 565     /// The operand object must already have been set up with the operand type.
 566     virtual ConstraintWeight getSingleConstraintMatchWeight(
 567       AsmOperandInfo &info, const char *constraint) const;
 568
 569     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 570
 571     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 572     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 573     /// true it means one of the asm constraint of the inline asm instruction
 574     /// being processed is 'm'.
 575     virtual void LowerAsmOperandForConstraint(SDValue Op,
 576                                               std::string &Constraint,
 577                                               std::vector<SDValue> &Ops,
 578                                               SelectionDAG &DAG) const;
 579
 580     /// getRegForInlineAsmConstraint - Given a physical register constraint
 581     /// (e.g. {edx}), return the register number and the register class for the
 582     /// register.  This should only be used for C_Register constraints.  On
 583     /// error, this returns a register number of 0.
 584     std::pair<unsigned, const TargetRegisterClass*>
 585       getRegForInlineAsmConstraint(const std::string &Constraint,
 586                                    EVT VT) const;
 587
 588     /// isLegalAddressingMode - Return true if the addressing mode represented
 589     /// by AM is legal for this target, for a load/store of the specified type.
 590     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 591
 592     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 593     /// icmp immediate, that is the target has icmp instructions which can
 594     /// compare a register against the immediate without having to materialize
 595     /// the immediate into a register.
 596     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 597
 598     /// isLegalAddImmediate - Return true if the specified immediate is legal
 599     /// add immediate, that is the target has add instructions which can
 600     /// add a register and the immediate without having to materialize
 601     /// the immediate into a register.
 602     virtual bool isLegalAddImmediate(int64_t Imm) const;
 603
 604     /// isTruncateFree - Return true if it's free to truncate a value of
 605     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 606     /// register EAX to i16 by referencing its sub-register AX.
 607     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 608     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 609
 610     /// isZExtFree - Return true if any actual instruction that defines a
 611     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 612     /// register. This does not necessarily include registers defined in
 613     /// unknown ways, such as incoming arguments, or copies from unknown
 614     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 615     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 616     /// all instructions that define 32-bit values implicit zero-extend the
 617     /// result out to 64 bits.
 618     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 619     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 620
 621     /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
 622     /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
 623     /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
 624     /// is expanded to mul + add.
 625     virtual bool isFMAFasterThanMulAndAdd(EVT) const { return true; }
 626
 627     /// isNarrowingProfitable - Return true if it's profitable to narrow
 628     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 629     /// from i32 to i8 but not from i32 to i16.
 630     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 631
 632     /// isFPImmLegal - Returns true if the target can instruction select the
 633     /// specified FP immediate natively. If false, the legalizer will
 634     /// materialize the FP immediate as a load from a constant pool.
 635     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 636
 637     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 638     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 639     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 640     /// values are assumed to be legal.
 641     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 642                                     EVT VT) const;
 643
 644     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 645     /// used by Targets can use this to indicate if there is a suitable
 646     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 647     /// pool entry.
 648     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 649                                         EVT VT) const;
 650
 651     /// ShouldShrinkFPConstant - If true, then instruction selection should
 652     /// seek to shrink the FP constant of the specified type to a smaller type
 653     /// in order to save space and / or reduce runtime.
 654     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 655       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 656       // expensive than a straight movsd. On the other hand, it's important to
 657       // shrink long double fp constant since fldt is very slow.
 658       return !X86ScalarSSEf64 || VT == MVT::f80;
 659     }
 660
 661     const X86Subtarget* getSubtarget() const {
 662       return Subtarget;
 663     }
 664
 665     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 666     /// computed in an SSE register, not on the X87 floating point stack.
 667     bool isScalarFPTypeInSSEReg(EVT VT) const {
 668       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 669       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 670     }
 671
 672     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 673     /// for fptoui.
 674     bool isTargetFTOL() const {
 675       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 676     }
 677
 678     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 679     /// used for fptoui to the given type.
 680     bool isIntegerTypeFTOL(EVT VT) const {
 681       return isTargetFTOL() && VT == MVT::i64;
 682     }
 683
 684     /// createFastISel - This method returns a target specific FastISel object,
 685     /// or null if the target does not support "fast" ISel.
 686     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 687                                      const TargetLibraryInfo *libInfo) const;
 688
 689     /// getStackCookieLocation - Return true if the target stores stack
 690     /// protector cookies at a fixed offset in some non-standard address
 691     /// space, and populates the address space and offset as
 692     /// appropriate.
 693     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 694
 695     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 696                       SelectionDAG &DAG) const;
 697
 698   protected:
 699     std::pair<const TargetRegisterClass*, uint8_t>
 700     findRepresentativeClass(EVT VT) const;
 701
 702   private:
 703     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 704     /// make the right decision when generating code for different targets.
 705     const X86Subtarget *Subtarget;
 706     const X86RegisterInfo *RegInfo;
 707     const DataLayout *TD;
 708
 709     /// X86StackPtr - X86 physical register used as stack ptr.
 710     unsigned X86StackPtr;
 711
 712     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 713     /// floating point ops.
 714     /// When SSE is available, use it for f32 operations.
 715     /// When SSE2 is available, use it for f64 operations.
 716     bool X86ScalarSSEf32;
 717     bool X86ScalarSSEf64;
 718
 719     /// LegalFPImmediates - A list of legal fp immediates.
 720     std::vector<APFloat> LegalFPImmediates;
 721
 722     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 723     /// select the specified FP immediate natively.
 724     void addLegalFPImmediate(const APFloat& Imm) {
 725       LegalFPImmediates.push_back(Imm);
 726     }
 727
 728     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 729                             CallingConv::ID CallConv, bool isVarArg,
 730                             const SmallVectorImpl<ISD::InputArg> &Ins,
 731                             DebugLoc dl, SelectionDAG &DAG,
 732                             SmallVectorImpl<SDValue> &InVals) const;
 733     SDValue LowerMemArgument(SDValue Chain,
 734                              CallingConv::ID CallConv,
 735                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 736                              DebugLoc dl, SelectionDAG &DAG,
 737                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 738                               unsigned i) const;
 739     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 740                              DebugLoc dl, SelectionDAG &DAG,
 741                              const CCValAssign &VA,
 742                              ISD::ArgFlagsTy Flags) const;
 743
 744     // Call lowering helpers.
 745
 746     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 747     /// for tail call optimization. Targets which want to do tail call
 748     /// optimization should implement this function.
 749     bool IsEligibleForTailCallOptimization(SDValue Callee,
 750                                            CallingConv::ID CalleeCC,
 751                                            bool isVarArg,
 752                                            bool isCalleeStructRet,
 753                                            bool isCallerStructRet,
 754                                            Type *RetTy,
 755                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 756                                     const SmallVectorImpl<SDValue> &OutVals,
 757                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 758                                            SelectionDAG& DAG) const;
 759     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 760     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 761                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 762                                 int FPDiff, DebugLoc dl) const;
 763
 764     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 765                                          SelectionDAG &DAG) const;
 766
 767     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 768                                                bool isSigned,
 769                                                bool isReplace) const;
 770
 771     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 772                                    SelectionDAG &DAG) const;
 773     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 774     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 777     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 778     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 779     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 780     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 782                                int64_t Offset, SelectionDAG &DAG) const;
 783     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 784     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 785     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 786     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 787     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 788     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 789     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 791     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 793     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 794     SDValue lowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 797     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 798     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 799                       DebugLoc dl, SelectionDAG &DAG) const;
 800     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 802     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 803     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 804     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 805     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 816
 817     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 818
 819     // Utility functions to help LowerVECTOR_SHUFFLE
 820     SDValue LowerVectorBroadcast(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG) const;
 822
 823     SDValue LowerVectorAllZeroTest(SDValue Op, SelectionDAG &DAG) const;
 824
 825     virtual SDValue
 826       LowerFormalArguments(SDValue Chain,
 827                            CallingConv::ID CallConv, bool isVarArg,
 828                            const SmallVectorImpl<ISD::InputArg> &Ins,
 829                            DebugLoc dl, SelectionDAG &DAG,
 830                            SmallVectorImpl<SDValue> &InVals) const;
 831     virtual SDValue
 832       LowerCall(CallLoweringInfo &CLI,
 833                 SmallVectorImpl<SDValue> &InVals) const;
 834
 835     virtual SDValue
 836       LowerReturn(SDValue Chain,
 837                   CallingConv::ID CallConv, bool isVarArg,
 838                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 839                   const SmallVectorImpl<SDValue> &OutVals,
 840                   DebugLoc dl, SelectionDAG &DAG) const;
 841
 842     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 843
 844     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 845
 846     virtual EVT
 847     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 848                              ISD::NodeType ExtendKind) const;
 849
 850     virtual bool
 851     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 852                    bool isVarArg,
 853                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 854                    LLVMContext &Context) const;
 855
 856     /// Utility function to emit string processing sse4.2 instructions
 857     /// that return in xmm0.
 858     /// This takes the instruction to expand, the associated machine basic
 859     /// block, the number of args, and whether or not the second arg is
 860     /// in memory or not.
 861     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 862                                 unsigned argNum, bool inMem) const;
 863
 864     /// Utility functions to emit monitor and mwait instructions. These
 865     /// need to make sure that the arguments to the intrinsic are in the
 866     /// correct registers.
 867     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 868                                    MachineBasicBlock *BB) const;
 869     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 870
 871     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 872     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 873     /// expand, the associated machine basic block, and the associated X86
 874     /// opcodes for reg/reg.
 875     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 876                                            MachineBasicBlock *MBB) const;
 877
 878     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 879     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 880     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 881                                                MachineBasicBlock *MBB) const;
 882
 883     // Utility function to emit the low-level va_arg code for X86-64.
 884     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 885                        MachineInstr *MI,
 886                        MachineBasicBlock *MBB) const;
 887
 888     /// Utility function to emit the xmm reg save portion of va_start.
 889     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 890                                                    MachineInstr *BInstr,
 891                                                    MachineBasicBlock *BB) const;
 892
 893     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 894                                          MachineBasicBlock *BB) const;
 895
 896     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 897                                               MachineBasicBlock *BB) const;
 898
 899     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 900                                             MachineBasicBlock *BB,
 901                                             bool Is64Bit) const;
 902
 903     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 904                                           MachineBasicBlock *BB) const;
 905
 906     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 907                                           MachineBasicBlock *BB) const;
 908
 909     /// Emit nodes that will be selected as "test Op0,Op0", or something
 910     /// equivalent, for use with the given x86 condition code.
 911     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 912
 913     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 914     /// equivalent, for use with the given x86 condition code.
 915     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 916                     SelectionDAG &DAG) const;
 917
 918     /// Convert a comparison if required by the subtarget.
 919     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 920   };
 921
 922   namespace X86 {
 923     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 924                              const TargetLibraryInfo *libInfo);
 925   }
 926 }
 927
 928 #endif    // X86ISELLOWERING_H