Split EVT into MVT and EVT, the former representing _just_ a primitive type, while
[oota-llvm.git] / lib / Target / X86 / X86ISelLowering.h
1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file defines the interfaces that X86 uses to lower LLVM code into a
11 // selection DAG.
12 //
13 //===----------------------------------------------------------------------===//
14
15 #ifndef X86ISELLOWERING_H
16 #define X86ISELLOWERING_H
17
18 #include "X86Subtarget.h"
19 #include "X86RegisterInfo.h"
20 #include "X86MachineFunctionInfo.h"
21 #include "llvm/Target/TargetLowering.h"
22 #include "llvm/CodeGen/FastISel.h"
23 #include "llvm/CodeGen/SelectionDAG.h"
24 #include "llvm/CodeGen/CallingConvLower.h"
25
26 namespace llvm {
27   namespace X86ISD {
28     // X86 Specific DAG Nodes
29     enum NodeType {
30       // Start the numbering where the builtin ops leave off.
31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
32
33       /// BSF - Bit scan forward.
34       /// BSR - Bit scan reverse.
35       BSF,
36       BSR,
37
38       /// SHLD, SHRD - Double shift instructions. These correspond to
39       /// X86::SHLDxx and X86::SHRDxx instructions.
40       SHLD,
41       SHRD,
42
43       /// FAND - Bitwise logical AND of floating point values. This corresponds
44       /// to X86::ANDPS or X86::ANDPD.
45       FAND,
46
47       /// FOR - Bitwise logical OR of floating point values. This corresponds
48       /// to X86::ORPS or X86::ORPD.
49       FOR,
50
51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
52       /// to X86::XORPS or X86::XORPD.
53       FXOR,
54
55       /// FSRL - Bitwise logical right shift of floating point values. These
56       /// corresponds to X86::PSRLDQ.
57       FSRL,
58
59       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
60       /// integer source in memory and FP reg result.  This corresponds to the
61       /// X86::FILD*m instructions. It has three inputs (token chain, address,
62       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
63       /// also produces a flag).
64       FILD,
65       FILD_FLAG,
66
67       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
68       /// integer destination in memory and a FP reg source.  This corresponds
69       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
70       /// has two inputs (token chain and address) and two outputs (int value
71       /// and token chain).
72       FP_TO_INT16_IN_MEM,
73       FP_TO_INT32_IN_MEM,
74       FP_TO_INT64_IN_MEM,
75
76       /// FLD - This instruction implements an extending load to FP stack slots.
77       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
78       /// operand, ptr to load from, and a ValueType node indicating the type
79       /// to load to.
80       FLD,
81
82       /// FST - This instruction implements a truncating store to FP stack
83       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
84       /// chain operand, value to store, address, and a ValueType to store it
85       /// as.
86       FST,
87
88       /// CALL - These operations represent an abstract X86 call
89       /// instruction, which includes a bunch of information.  In particular the
90       /// operands of these node are:
91       ///
92       ///     #0 - The incoming token chain
93       ///     #1 - The callee
94       ///     #2 - The number of arg bytes the caller pushes on the stack.
95       ///     #3 - The number of arg bytes the callee pops off the stack.
96       ///     #4 - The value to pass in AL/AX/EAX (optional)
97       ///     #5 - The value to pass in DL/DX/EDX (optional)
98       ///
99       /// The result values of these nodes are:
100       ///
101       ///     #0 - The outgoing token chain
102       ///     #1 - The first register result value (optional)
103       ///     #2 - The second register result value (optional)
104       ///
105       CALL,
106
107       /// RDTSC_DAG - This operation implements the lowering for 
108       /// readcyclecounter
109       RDTSC_DAG,
110
111       /// X86 compare and logical compare instructions.
112       CMP, COMI, UCOMI,
113
114       /// X86 bit-test instructions.
115       BT,
116
117       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the flag
118       /// operand produced by a CMP instruction.
119       SETCC,
120
121       /// X86 conditional moves. Operand 0 and operand 1 are the two values
122       /// to select from. Operand 2 is the condition code, and operand 3 is the
123       /// flag operand produced by a CMP or TEST instruction. It also writes a
124       /// flag result.
125       CMOV,
126
127       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
128       /// is the block to branch if condition is true, operand 2 is the
129       /// condition code, and operand 3 is the flag operand produced by a CMP
130       /// or TEST instruction.
131       BRCOND,
132
133       /// Return with a flag operand. Operand 0 is the chain operand, operand
134       /// 1 is the number of bytes of stack to pop.
135       RET_FLAG,
136
137       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
138       REP_STOS,
139
140       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
141       REP_MOVS,
142
143       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
144       /// at function entry, used for PIC code.
145       GlobalBaseReg,
146
147       /// Wrapper - A wrapper node for TargetConstantPool,
148       /// TargetExternalSymbol, and TargetGlobalAddress.
149       Wrapper,
150
151       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
152       /// relative displacements.
153       WrapperRIP,
154
155       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
156       /// i32, corresponds to X86::PEXTRB.
157       PEXTRB,
158
159       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
160       /// i32, corresponds to X86::PEXTRW.
161       PEXTRW,
162
163       /// INSERTPS - Insert any element of a 4 x float vector into any element
164       /// of a destination 4 x floatvector.
165       INSERTPS,
166
167       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
168       /// corresponds to X86::PINSRB.
169       PINSRB,
170
171       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
172       /// corresponds to X86::PINSRW.
173       PINSRW,
174
175       /// PSHUFB - Shuffle 16 8-bit values within a vector.
176       PSHUFB,
177
178       /// FMAX, FMIN - Floating point max and min.
179       ///
180       FMAX, FMIN,
181
182       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
183       /// approximation.  Note that these typically require refinement
184       /// in order to obtain suitable precision.
185       FRSQRT, FRCP,
186
187       // TLSADDR - Thread Local Storage.
188       TLSADDR,
189
190       // SegmentBaseAddress - The address segment:0
191       SegmentBaseAddress,
192
193       // EH_RETURN - Exception Handling helpers.
194       EH_RETURN,
195       
196       /// TC_RETURN - Tail call return.
197       ///   operand #0 chain
198       ///   operand #1 callee (register or absolute)
199       ///   operand #2 stack adjustment
200       ///   operand #3 optional in flag
201       TC_RETURN,
202
203       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
204       LCMPXCHG_DAG,
205       LCMPXCHG8_DAG,
206
207       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG, 
208       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG - 
209       // Atomic 64-bit binary operations.
210       ATOMADD64_DAG,
211       ATOMSUB64_DAG,
212       ATOMOR64_DAG,
213       ATOMXOR64_DAG,
214       ATOMAND64_DAG,
215       ATOMNAND64_DAG,
216       ATOMSWAP64_DAG,
217
218       // FNSTCW16m - Store FP control world into i16 memory.
219       FNSTCW16m,
220
221       // VZEXT_MOVL - Vector move low and zero extend.
222       VZEXT_MOVL,
223
224       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
225       VZEXT_LOAD,
226
227       // VSHL, VSRL - Vector logical left / right shift.
228       VSHL, VSRL,
229
230       // CMPPD, CMPPS - Vector double/float comparison.
231       // CMPPD, CMPPS - Vector double/float comparison.
232       CMPPD, CMPPS,
233       
234       // PCMP* - Vector integer comparisons.
235       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
236       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
237
238       // ADD, SUB, SMUL, UMUL, etc. - Arithmetic operations with FLAGS results.
239       ADD, SUB, SMUL, UMUL,
240       INC, DEC,
241
242       // MUL_IMM - X86 specific multiply by immediate.
243       MUL_IMM,
244       
245       // PTEST - Vector bitwise comparisons
246       PTEST
247     };
248   }
249
250   /// Define some predicates that are used for node matching.
251   namespace X86 {
252     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
253     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
254     bool isPSHUFDMask(ShuffleVectorSDNode *N);
255
256     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
257     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
258     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
259
260     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
261     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
262     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
263
264     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
265     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
266     bool isSHUFPMask(ShuffleVectorSDNode *N);
267
268     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
269     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
270     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
271
272     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
273     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
274     /// <2, 3, 2, 3>
275     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
276
277     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
278     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
279     bool isMOVLPMask(ShuffleVectorSDNode *N);
280
281     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
282     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
283     /// as well as MOVLHPS.
284     bool isMOVHPMask(ShuffleVectorSDNode *N);
285
286     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
287     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
288     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
289
290     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
291     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
292     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
293
294     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
295     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
296     /// <0, 0, 1, 1>
297     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
298
299     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
300     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
301     /// <2, 2, 3, 3>
302     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
303
304     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
305     /// specifies a shuffle of elements that is suitable for input to MOVSS,
306     /// MOVSD, and MOVD, i.e. setting the lowest element.
307     bool isMOVLMask(ShuffleVectorSDNode *N);
308
309     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
310     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
311     bool isMOVSHDUPMask(ShuffleVectorSDNode *N);
312
313     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
314     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
315     bool isMOVSLDUPMask(ShuffleVectorSDNode *N);
316
317     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
318     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
319     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
320
321     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
322     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
323     /// instructions.
324     unsigned getShuffleSHUFImmediate(SDNode *N);
325
326     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
327     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
328     /// instructions.
329     unsigned getShufflePSHUFHWImmediate(SDNode *N);
330
331     /// getShufflePSHUFKWImmediate - Return the appropriate immediate to shuffle
332     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
333     /// instructions.
334     unsigned getShufflePSHUFLWImmediate(SDNode *N);
335
336     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
337     /// constant +0.0.
338     bool isZeroNode(SDValue Elt);
339
340     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
341     /// fit into displacement field of the instruction.
342     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
343                                       bool hasSymbolicDisplacement = true);
344   }
345
346   //===--------------------------------------------------------------------===//
347   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
348   class X86TargetLowering : public TargetLowering {
349     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
350     int RegSaveFrameIndex;            // X86-64 vararg func register save area.
351     unsigned VarArgsGPOffset;         // X86-64 vararg func int reg offset.
352     unsigned VarArgsFPOffset;         // X86-64 vararg func fp reg offset.
353     int BytesToPopOnReturn;           // Number of arg bytes ret should pop.
354     int BytesCallerReserves;          // Number of arg bytes caller makes.
355
356   public:
357     explicit X86TargetLowering(X86TargetMachine &TM);
358
359     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
360     /// jumptable.
361     SDValue getPICJumpTableRelocBase(SDValue Table,
362                                        SelectionDAG &DAG) const;
363
364     // Return the number of bytes that a function should pop when it returns (in
365     // addition to the space used by the return address).
366     //
367     unsigned getBytesToPopOnReturn() const { return BytesToPopOnReturn; }
368
369     // Return the number of bytes that the caller reserves for arguments passed
370     // to this function.
371     unsigned getBytesCallerReserves() const { return BytesCallerReserves; }
372  
373     /// getStackPtrReg - Return the stack pointer register we are using: either
374     /// ESP or RSP.
375     unsigned getStackPtrReg() const { return X86StackPtr; }
376
377     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
378     /// function arguments in the caller parameter area. For X86, aggregates
379     /// that contains are placed at 16-byte boundaries while the rest are at
380     /// 4-byte boundaries.
381     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
382
383     /// getOptimalMemOpType - Returns the target specific optimal type for load
384     /// and store operations as a result of memset, memcpy, and memmove
385     /// lowering. It returns EVT::iAny if SelectionDAG should be responsible for
386     /// determining it.
387     virtual
388     EVT getOptimalMemOpType(uint64_t Size, unsigned Align,
389                             bool isSrcConst, bool isSrcStr,
390                             SelectionDAG &DAG) const;
391
392     /// LowerOperation - Provide custom lowering hooks for some operations.
393     ///
394     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG);
395
396     /// ReplaceNodeResults - Replace the results of node with an illegal result
397     /// type with new values built out of custom code.
398     ///
399     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
400                                     SelectionDAG &DAG);
401
402     
403     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
404
405     virtual MachineBasicBlock *EmitInstrWithCustomInserter(MachineInstr *MI,
406                                                   MachineBasicBlock *MBB) const;
407
408  
409     /// getTargetNodeName - This method returns the name of a target specific
410     /// DAG node.
411     virtual const char *getTargetNodeName(unsigned Opcode) const;
412
413     /// getSetCCResultType - Return the ISD::SETCC ValueType
414     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
415
416     /// computeMaskedBitsForTargetNode - Determine which of the bits specified 
417     /// in Mask are known to be either zero or one and return them in the 
418     /// KnownZero/KnownOne bitsets.
419     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
420                                                 const APInt &Mask,
421                                                 APInt &KnownZero, 
422                                                 APInt &KnownOne,
423                                                 const SelectionDAG &DAG,
424                                                 unsigned Depth = 0) const;
425
426     virtual bool
427     isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) const;
428     
429     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG);
430
431     virtual bool ExpandInlineAsm(CallInst *CI) const;
432     
433     ConstraintType getConstraintType(const std::string &Constraint) const;
434      
435     std::vector<unsigned> 
436       getRegClassForInlineAsmConstraint(const std::string &Constraint,
437                                         EVT VT) const;
438
439     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
440
441     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
442     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
443     /// true it means one of the asm constraint of the inline asm instruction
444     /// being processed is 'm'.
445     virtual void LowerAsmOperandForConstraint(SDValue Op,
446                                               char ConstraintLetter,
447                                               bool hasMemory,
448                                               std::vector<SDValue> &Ops,
449                                               SelectionDAG &DAG) const;
450     
451     /// getRegForInlineAsmConstraint - Given a physical register constraint
452     /// (e.g. {edx}), return the register number and the register class for the
453     /// register.  This should only be used for C_Register constraints.  On
454     /// error, this returns a register number of 0.
455     std::pair<unsigned, const TargetRegisterClass*> 
456       getRegForInlineAsmConstraint(const std::string &Constraint,
457                                    EVT VT) const;
458     
459     /// isLegalAddressingMode - Return true if the addressing mode represented
460     /// by AM is legal for this target, for a load/store of the specified type.
461     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
462
463     /// isTruncateFree - Return true if it's free to truncate a value of
464     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
465     /// register EAX to i16 by referencing its sub-register AX.
466     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
467     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
468
469     /// isZExtFree - Return true if any actual instruction that defines a
470     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
471     /// register. This does not necessarily include registers defined in
472     /// unknown ways, such as incoming arguments, or copies from unknown
473     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
474     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
475     /// all instructions that define 32-bit values implicit zero-extend the
476     /// result out to 64 bits.
477     virtual bool isZExtFree(const Type *Ty1, const Type *Ty2) const;
478     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
479
480     /// isNarrowingProfitable - Return true if it's profitable to narrow
481     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
482     /// from i32 to i8 but not from i32 to i16.
483     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
484
485     /// isShuffleMaskLegal - Targets can use this to indicate that they only
486     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
487     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
488     /// values are assumed to be legal.
489     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
490                                     EVT VT) const;
491
492     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
493     /// used by Targets can use this to indicate if there is a suitable
494     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
495     /// pool entry.
496     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
497                                         EVT VT) const;
498
499     /// ShouldShrinkFPConstant - If true, then instruction selection should
500     /// seek to shrink the FP constant of the specified type to a smaller type
501     /// in order to save space and / or reduce runtime.
502     virtual bool ShouldShrinkFPConstant(EVT VT) const {
503       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
504       // expensive than a straight movsd. On the other hand, it's important to
505       // shrink long double fp constant since fldt is very slow.
506       return !X86ScalarSSEf64 || VT == MVT::f80;
507     }
508     
509     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
510     /// for tail call optimization. Targets which want to do tail call
511     /// optimization should implement this function.
512     virtual bool
513     IsEligibleForTailCallOptimization(SDValue Callee,
514                                       unsigned CalleeCC,
515                                       bool isVarArg,
516                                       const SmallVectorImpl<ISD::InputArg> &Ins,
517                                       SelectionDAG& DAG) const;
518
519     virtual const X86Subtarget* getSubtarget() {
520       return Subtarget;
521     }
522
523     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
524     /// computed in an SSE register, not on the X87 floating point stack.
525     bool isScalarFPTypeInSSEReg(EVT VT) const {
526       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
527       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
528     }
529
530     /// getWidenVectorType: given a vector type, returns the type to widen
531     /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
532     /// If there is no vector type that we want to widen to, returns EVT::Other
533     /// When and were to widen is target dependent based on the cost of
534     /// scalarizing vs using the wider vector type.
535     virtual EVT getWidenVectorType(EVT VT) const;
536
537     /// createFastISel - This method returns a target specific FastISel object,
538     /// or null if the target does not support "fast" ISel.
539     virtual FastISel *
540     createFastISel(MachineFunction &mf,
541                    MachineModuleInfo *mmi, DwarfWriter *dw,
542                    DenseMap<const Value *, unsigned> &,
543                    DenseMap<const BasicBlock *, MachineBasicBlock *> &,
544                    DenseMap<const AllocaInst *, int> &
545 #ifndef NDEBUG
546                    , SmallSet<Instruction*, 8> &
547 #endif
548                    );
549
550     /// getFunctionAlignment - Return the Log2 alignment of this function.
551     virtual unsigned getFunctionAlignment(const Function *F) const;
552
553   private:
554     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
555     /// make the right decision when generating code for different targets.
556     const X86Subtarget *Subtarget;
557     const X86RegisterInfo *RegInfo;
558     const TargetData *TD;
559
560     /// X86StackPtr - X86 physical register used as stack ptr.
561     unsigned X86StackPtr;
562    
563     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87 
564     /// floating point ops.
565     /// When SSE is available, use it for f32 operations.
566     /// When SSE2 is available, use it for f64 operations.
567     bool X86ScalarSSEf32;
568     bool X86ScalarSSEf64;
569
570     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
571                             unsigned CallConv, bool isVarArg,
572                             const SmallVectorImpl<ISD::InputArg> &Ins,
573                             DebugLoc dl, SelectionDAG &DAG,
574                             SmallVectorImpl<SDValue> &InVals);
575     SDValue LowerMemArgument(SDValue Chain,
576                              unsigned CallConv,
577                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
578                              DebugLoc dl, SelectionDAG &DAG,
579                              const CCValAssign &VA,  MachineFrameInfo *MFI,
580                               unsigned i);
581     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
582                              DebugLoc dl, SelectionDAG &DAG,
583                              const CCValAssign &VA,
584                              ISD::ArgFlagsTy Flags);
585
586     // Call lowering helpers.
587     bool IsCalleePop(bool isVarArg, unsigned CallConv);
588     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
589                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
590                                 int FPDiff, DebugLoc dl);
591
592     CCAssignFn *CCAssignFnForNode(unsigned CallConv) const;
593     NameDecorationStyle NameDecorationForCallConv(unsigned CallConv);
594     unsigned GetAlignedArgumentStackSize(unsigned StackSize, SelectionDAG &DAG);
595
596     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
597                                                bool isSigned);
598     
599     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG);
600     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG);
601     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
602     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
603     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
604     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
605     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG);
606     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG);
607     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
608                                int64_t Offset, SelectionDAG &DAG) const;
609     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG);
610     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG);
611     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG);
612     SDValue LowerShift(SDValue Op, SelectionDAG &DAG);
613     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
614                       SelectionDAG &DAG);
615     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG);
616     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG);
617     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG);
618     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG);
619     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG);
620     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG);
621     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG);
622     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG);
623     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG);
624     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG);
625     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG);
626     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG);
627     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG);
628     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG);
629     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG);
630     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG);
631     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG);
632     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG);
633     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG);
634     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG);
635     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG);
636     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG);
637     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG);
638     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG);
639     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG);
640     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG);
641     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG);
642     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG);
643     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG);
644     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG);
645
646     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG);
647     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG);
648     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG);
649
650     virtual SDValue
651       LowerFormalArguments(SDValue Chain,
652                            unsigned CallConv, bool isVarArg,
653                            const SmallVectorImpl<ISD::InputArg> &Ins,
654                            DebugLoc dl, SelectionDAG &DAG,
655                            SmallVectorImpl<SDValue> &InVals);
656     virtual SDValue
657       LowerCall(SDValue Chain, SDValue Callee,
658                 unsigned CallConv, bool isVarArg, bool isTailCall,
659                 const SmallVectorImpl<ISD::OutputArg> &Outs,
660                 const SmallVectorImpl<ISD::InputArg> &Ins,
661                 DebugLoc dl, SelectionDAG &DAG,
662                 SmallVectorImpl<SDValue> &InVals);
663
664     virtual SDValue
665       LowerReturn(SDValue Chain,
666                   unsigned CallConv, bool isVarArg,
667                   const SmallVectorImpl<ISD::OutputArg> &Outs,
668                   DebugLoc dl, SelectionDAG &DAG);
669
670     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
671                                  SelectionDAG &DAG, unsigned NewOp);
672
673     SDValue EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
674                                     SDValue Chain,
675                                     SDValue Dst, SDValue Src,
676                                     SDValue Size, unsigned Align,
677                                     const Value *DstSV, uint64_t DstSVOff);
678     SDValue EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
679                                     SDValue Chain,
680                                     SDValue Dst, SDValue Src,
681                                     SDValue Size, unsigned Align,
682                                     bool AlwaysInline,
683                                     const Value *DstSV, uint64_t DstSVOff,
684                                     const Value *SrcSV, uint64_t SrcSVOff);
685     
686     /// Utility function to emit atomic bitwise operations (and, or, xor).
687     // It takes the bitwise instruction to expand, the associated machine basic
688     // block, and the associated X86 opcodes for reg/reg and reg/imm.
689     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
690                                                     MachineInstr *BInstr,
691                                                     MachineBasicBlock *BB,
692                                                     unsigned regOpc,
693                                                     unsigned immOpc,
694                                                     unsigned loadOpc,
695                                                     unsigned cxchgOpc,
696                                                     unsigned copyOpc,
697                                                     unsigned notOpc,
698                                                     unsigned EAXreg,
699                                                     TargetRegisterClass *RC,
700                                                     bool invSrc = false) const;
701
702     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
703                                                     MachineInstr *BInstr,
704                                                     MachineBasicBlock *BB,
705                                                     unsigned regOpcL,
706                                                     unsigned regOpcH,
707                                                     unsigned immOpcL,
708                                                     unsigned immOpcH,
709                                                     bool invSrc = false) const;
710     
711     /// Utility function to emit atomic min and max.  It takes the min/max
712     /// instruction to expand, the associated basic block, and the associated
713     /// cmov opcode for moving the min or max value.
714     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
715                                                           MachineBasicBlock *BB,
716                                                         unsigned cmovOpc) const;
717
718     /// Emit nodes that will be selected as "test Op0,Op0", or something
719     /// equivalent, for use with the given x86 condition code.
720     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG);
721
722     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
723     /// equivalent, for use with the given x86 condition code.
724     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
725                     SelectionDAG &DAG);
726   };
727
728   namespace X86 {
729     FastISel *createFastISel(MachineFunction &mf,
730                            MachineModuleInfo *mmi, DwarfWriter *dw,
731                            DenseMap<const Value *, unsigned> &,
732                            DenseMap<const BasicBlock *, MachineBasicBlock *> &,
733                            DenseMap<const AllocaInst *, int> &
734 #ifndef NDEBUG
735                            , SmallSet<Instruction*, 8> &
736 #endif
737                            );
738   }
739 }
740
741 #endif    // X86ISELLOWERING_H