lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGN - Copy integer sign.
 176       PSIGN,
 177
 178       /// BLEND family of opcodes
 179       BLENDV,
 180
 181       /// HADD - Integer horizontal add.
 182       HADD,
 183
 184       /// HSUB - Integer horizontal sub.
 185       HSUB,
 186
 187       /// FHADD - Floating point horizontal add.
 188       FHADD,
 189
 190       /// FHSUB - Floating point horizontal sub.
 191       FHSUB,
 192
 193       /// FMAX, FMIN - Floating point max and min.
 194       ///
 195       FMAX, FMIN,
 196
 197       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 198       /// approximation.  Note that these typically require refinement
 199       /// in order to obtain suitable precision.
 200       FRSQRT, FRCP,
 201
 202       // TLSADDR - Thread Local Storage.
 203       TLSADDR,
 204
 205       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 206       // thunk at the address from an earlier relocation.
 207       TLSCALL,
 208
 209       // EH_RETURN - Exception Handling helpers.
 210       EH_RETURN,
 211
 212       /// TC_RETURN - Tail call return.
 213       ///   operand #0 chain
 214       ///   operand #1 callee (register or absolute)
 215       ///   operand #2 stack adjustment
 216       ///   operand #3 optional in flag
 217       TC_RETURN,
 218
 219       // VZEXT_MOVL - Vector move low and zero extend.
 220       VZEXT_MOVL,
 221
 222       // VSHL, VSRL - Vector logical left / right shift.
 223       VSHL, VSRL,
 224
 225       // CMPPD, CMPPS - Vector double/float comparison.
 226       // CMPPD, CMPPS - Vector double/float comparison.
 227       CMPPD, CMPPS,
 228
 229       // PCMP* - Vector integer comparisons.
 230       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 231       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 232
 233       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 234       ADD, SUB, ADC, SBB, SMUL,
 235       INC, DEC, OR, XOR, AND,
 236
 237       ANDN, // ANDN - Bitwise AND NOT with FLAGS results.
 238
 239       BLSI,   // BLSI - Extract lowest set isolated bit
 240       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 241       BLSR,   // BLSR - Reset lowest set bit
 242
 243       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 244
 245       // MUL_IMM - X86 specific multiply by immediate.
 246       MUL_IMM,
 247
 248       // PTEST - Vector bitwise comparisons
 249       PTEST,
 250
 251       // TESTP - Vector packed fp sign bitwise comparisons
 252       TESTP,
 253
 254       // Several flavors of instructions with vector shuffle behaviors.
 255       PALIGN,
 256       PSHUFD,
 257       PSHUFHW,
 258       PSHUFLW,
 259       PSHUFHW_LD,
 260       PSHUFLW_LD,
 261       SHUFPD,
 262       SHUFPS,
 263       MOVDDUP,
 264       MOVSHDUP,
 265       MOVSLDUP,
 266       MOVSHDUP_LD,
 267       MOVSLDUP_LD,
 268       MOVLHPS,
 269       MOVLHPD,
 270       MOVHLPS,
 271       MOVHLPD,
 272       MOVLPS,
 273       MOVLPD,
 274       MOVSD,
 275       MOVSS,
 276       UNPCKLPS,
 277       UNPCKLPD,
 278       VUNPCKLPSY,
 279       VUNPCKLPDY,
 280       UNPCKHPS,
 281       UNPCKHPD,
 282       VUNPCKHPSY,
 283       VUNPCKHPDY,
 284       PUNPCKLBW,
 285       PUNPCKLWD,
 286       PUNPCKLDQ,
 287       PUNPCKLQDQ,
 288       VPUNPCKLBWY,
 289       VPUNPCKLWDY,
 290       VPUNPCKLDQY,
 291       VPUNPCKLQDQY,
 292       PUNPCKHBW,
 293       PUNPCKHWD,
 294       PUNPCKHDQ,
 295       PUNPCKHQDQ,
 296       VPUNPCKHBWY,
 297       VPUNPCKHWDY,
 298       VPUNPCKHDQY,
 299       VPUNPCKHQDQY,
 300       VPERMILPS,
 301       VPERMILPSY,
 302       VPERMILPD,
 303       VPERMILPDY,
 304       VPERM2F128,
 305       VBROADCAST,
 306
 307       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 308       // according to %al. An operator is needed so that this can be expanded
 309       // with control flow.
 310       VASTART_SAVE_XMM_REGS,
 311
 312       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 313       WIN_ALLOCA,
 314
 315       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 316       // segmented stacks. Check if the current stacklet has enough space, and
 317       // falls back to heap allocation if not.
 318       SEG_ALLOCA,
 319
 320       // Memory barrier
 321       MEMBARRIER,
 322       MFENCE,
 323       SFENCE,
 324       LFENCE,
 325
 326       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 327       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 328       // Atomic 64-bit binary operations.
 329       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 330       ATOMSUB64_DAG,
 331       ATOMOR64_DAG,
 332       ATOMXOR64_DAG,
 333       ATOMAND64_DAG,
 334       ATOMNAND64_DAG,
 335       ATOMSWAP64_DAG,
 336
 337       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 338       LCMPXCHG_DAG,
 339       LCMPXCHG8_DAG,
 340       LCMPXCHG16_DAG,
 341
 342       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 343       VZEXT_LOAD,
 344
 345       // FNSTCW16m - Store FP control world into i16 memory.
 346       FNSTCW16m,
 347
 348       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 349       /// integer destination in memory and a FP reg source.  This corresponds
 350       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 351       /// has two inputs (token chain and address) and two outputs (int value
 352       /// and token chain).
 353       FP_TO_INT16_IN_MEM,
 354       FP_TO_INT32_IN_MEM,
 355       FP_TO_INT64_IN_MEM,
 356
 357       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 358       /// integer source in memory and FP reg result.  This corresponds to the
 359       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 360       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 361       /// also produces a flag).
 362       FILD,
 363       FILD_FLAG,
 364
 365       /// FLD - This instruction implements an extending load to FP stack slots.
 366       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 367       /// operand, ptr to load from, and a ValueType node indicating the type
 368       /// to load to.
 369       FLD,
 370
 371       /// FST - This instruction implements a truncating store to FP stack
 372       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 373       /// chain operand, value to store, address, and a ValueType to store it
 374       /// as.
 375       FST,
 376
 377       /// VAARG_64 - This instruction grabs the address of the next argument
 378       /// from a va_list. (reads and modifies the va_list in memory)
 379       VAARG_64
 380
 381       // WARNING: Do not add anything in the end unless you want the node to
 382       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 383       // thought as target memory ops!
 384     };
 385   }
 386
 387   /// Define some predicates that are used for node matching.
 388   namespace X86 {
 389     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 390     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 391     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 392
 393     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 394     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 395     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 396
 397     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 398     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 399     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 400
 401     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 402     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 403     bool isSHUFPMask(ShuffleVectorSDNode *N);
 404
 405     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 406     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 407     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 408
 409     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 410     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 411     /// <2, 3, 2, 3>
 412     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 413
 414     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 415     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 416     bool isMOVLPMask(ShuffleVectorSDNode *N);
 417
 418     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 419     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 420     /// as well as MOVLHPS.
 421     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 422
 423     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 424     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 425     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool HasAVX2,
 426                       bool V2IsSplat = false);
 427
 428     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 429     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 430     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool HasAVX2,
 431                       bool V2IsSplat = false);
 432
 433     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 434     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 435     /// <0, 0, 1, 1>
 436     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 437
 438     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 439     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 440     /// <2, 2, 3, 3>
 441     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 442
 443     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 444     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 445     /// MOVSD, and MOVD, i.e. setting the lowest element.
 446     bool isMOVLMask(ShuffleVectorSDNode *N);
 447
 448     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 449     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 450     bool isMOVSHDUPMask(ShuffleVectorSDNode *N, const X86Subtarget *Subtarget);
 451
 452     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 453     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 454     bool isMOVSLDUPMask(ShuffleVectorSDNode *N, const X86Subtarget *Subtarget);
 455
 456     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 457     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 458     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 459
 460     /// isVEXTRACTF128Index - Return true if the specified
 461     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 462     /// suitable for input to VEXTRACTF128.
 463     bool isVEXTRACTF128Index(SDNode *N);
 464
 465     /// isVINSERTF128Index - Return true if the specified
 466     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 467     /// suitable for input to VINSERTF128.
 468     bool isVINSERTF128Index(SDNode *N);
 469
 470     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 471     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 472     /// instructions.
 473     unsigned getShuffleSHUFImmediate(SDNode *N);
 474
 475     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 476     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 477     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 478
 479     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 480     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 481     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 482
 483     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
 484     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
 485     unsigned getShufflePALIGNRImmediate(SDNode *N);
 486
 487     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 488     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 489     /// with VEXTRACTF128 instructions.
 490     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 491
 492     /// getInsertVINSERTF128Immediate - Return the appropriate
 493     /// immediate to insert at the specified INSERT_SUBVECTOR index
 494     /// with VINSERTF128 instructions.
 495     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 496
 497     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 498     /// constant +0.0.
 499     bool isZeroNode(SDValue Elt);
 500
 501     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 502     /// fit into displacement field of the instruction.
 503     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 504                                       bool hasSymbolicDisplacement = true);
 505
 506
 507     /// isCalleePop - Determines whether the callee is required to pop its
 508     /// own arguments. Callee pop is necessary to support tail calls.
 509     bool isCalleePop(CallingConv::ID CallingConv,
 510                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 511   }
 512
 513   //===--------------------------------------------------------------------===//
 514   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 515   class X86TargetLowering : public TargetLowering {
 516   public:
 517     explicit X86TargetLowering(X86TargetMachine &TM);
 518
 519     virtual unsigned getJumpTableEncoding() const;
 520
 521     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 522
 523     virtual const MCExpr *
 524     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 525                               const MachineBasicBlock *MBB, unsigned uid,
 526                               MCContext &Ctx) const;
 527
 528     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 529     /// jumptable.
 530     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 531                                              SelectionDAG &DAG) const;
 532     virtual const MCExpr *
 533     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 534                                  unsigned JTI, MCContext &Ctx) const;
 535
 536     /// getStackPtrReg - Return the stack pointer register we are using: either
 537     /// ESP or RSP.
 538     unsigned getStackPtrReg() const { return X86StackPtr; }
 539
 540     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 541     /// function arguments in the caller parameter area. For X86, aggregates
 542     /// that contains are placed at 16-byte boundaries while the rest are at
 543     /// 4-byte boundaries.
 544     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 545
 546     /// getOptimalMemOpType - Returns the target specific optimal type for load
 547     /// and store operations as a result of memset, memcpy, and memmove
 548     /// lowering. If DstAlign is zero that means it's safe to destination
 549     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 550     /// means there isn't a need to check it against alignment requirement,
 551     /// probably because the source does not need to be loaded. If
 552     /// 'IsZeroVal' is true, that means it's safe to return a
 553     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 554     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 555     /// constant so it does not need to be loaded.
 556     /// It returns EVT::Other if the type should be determined using generic
 557     /// target-independent logic.
 558     virtual EVT
 559     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 560                         bool IsZeroVal, bool MemcpyStrSrc,
 561                         MachineFunction &MF) const;
 562
 563     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 564     /// unaligned memory accesses. of the specified type.
 565     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 566       return true;
 567     }
 568
 569     /// LowerOperation - Provide custom lowering hooks for some operations.
 570     ///
 571     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 572
 573     /// ReplaceNodeResults - Replace the results of node with an illegal result
 574     /// type with new values built out of custom code.
 575     ///
 576     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 577                                     SelectionDAG &DAG) const;
 578
 579
 580     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 581
 582     /// isTypeDesirableForOp - Return true if the target has native support for
 583     /// the specified value type and it is 'desirable' to use the type for the
 584     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 585     /// instruction encodings are longer and some i16 instructions are slow.
 586     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 587
 588     /// isTypeDesirable - Return true if the target has native support for the
 589     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 590     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 591     /// and some i16 instructions are slow.
 592     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 593
 594     virtual MachineBasicBlock *
 595       EmitInstrWithCustomInserter(MachineInstr *MI,
 596                                   MachineBasicBlock *MBB) const;
 597
 598
 599     /// getTargetNodeName - This method returns the name of a target specific
 600     /// DAG node.
 601     virtual const char *getTargetNodeName(unsigned Opcode) const;
 602
 603     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 604     virtual EVT getSetCCResultType(EVT VT) const;
 605
 606     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 607     /// in Mask are known to be either zero or one and return them in the
 608     /// KnownZero/KnownOne bitsets.
 609     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 610                                                 const APInt &Mask,
 611                                                 APInt &KnownZero,
 612                                                 APInt &KnownOne,
 613                                                 const SelectionDAG &DAG,
 614                                                 unsigned Depth = 0) const;
 615
 616     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 617     // operation that are sign bits.
 618     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 619                                                      unsigned Depth) const;
 620
 621     virtual bool
 622     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 623
 624     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 625
 626     virtual bool ExpandInlineAsm(CallInst *CI) const;
 627
 628     ConstraintType getConstraintType(const std::string &Constraint) const;
 629
 630     /// Examine constraint string and operand type and determine a weight value.
 631     /// The operand object must already have been set up with the operand type.
 632     virtual ConstraintWeight getSingleConstraintMatchWeight(
 633       AsmOperandInfo &info, const char *constraint) const;
 634
 635     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 636
 637     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 638     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 639     /// true it means one of the asm constraint of the inline asm instruction
 640     /// being processed is 'm'.
 641     virtual void LowerAsmOperandForConstraint(SDValue Op,
 642                                               std::string &Constraint,
 643                                               std::vector<SDValue> &Ops,
 644                                               SelectionDAG &DAG) const;
 645
 646     /// getRegForInlineAsmConstraint - Given a physical register constraint
 647     /// (e.g. {edx}), return the register number and the register class for the
 648     /// register.  This should only be used for C_Register constraints.  On
 649     /// error, this returns a register number of 0.
 650     std::pair<unsigned, const TargetRegisterClass*>
 651       getRegForInlineAsmConstraint(const std::string &Constraint,
 652                                    EVT VT) const;
 653
 654     /// isLegalAddressingMode - Return true if the addressing mode represented
 655     /// by AM is legal for this target, for a load/store of the specified type.
 656     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 657
 658     /// isTruncateFree - Return true if it's free to truncate a value of
 659     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 660     /// register EAX to i16 by referencing its sub-register AX.
 661     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 662     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 663
 664     /// isZExtFree - Return true if any actual instruction that defines a
 665     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 666     /// register. This does not necessarily include registers defined in
 667     /// unknown ways, such as incoming arguments, or copies from unknown
 668     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 669     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 670     /// all instructions that define 32-bit values implicit zero-extend the
 671     /// result out to 64 bits.
 672     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 673     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 674
 675     /// isNarrowingProfitable - Return true if it's profitable to narrow
 676     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 677     /// from i32 to i8 but not from i32 to i16.
 678     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 679
 680     /// isFPImmLegal - Returns true if the target can instruction select the
 681     /// specified FP immediate natively. If false, the legalizer will
 682     /// materialize the FP immediate as a load from a constant pool.
 683     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 684
 685     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 686     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 687     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 688     /// values are assumed to be legal.
 689     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 690                                     EVT VT) const;
 691
 692     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 693     /// used by Targets can use this to indicate if there is a suitable
 694     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 695     /// pool entry.
 696     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 697                                         EVT VT) const;
 698
 699     /// ShouldShrinkFPConstant - If true, then instruction selection should
 700     /// seek to shrink the FP constant of the specified type to a smaller type
 701     /// in order to save space and / or reduce runtime.
 702     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 703       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 704       // expensive than a straight movsd. On the other hand, it's important to
 705       // shrink long double fp constant since fldt is very slow.
 706       return !X86ScalarSSEf64 || VT == MVT::f80;
 707     }
 708
 709     const X86Subtarget* getSubtarget() const {
 710       return Subtarget;
 711     }
 712
 713     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 714     /// computed in an SSE register, not on the X87 floating point stack.
 715     bool isScalarFPTypeInSSEReg(EVT VT) const {
 716       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 717       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 718     }
 719
 720     /// createFastISel - This method returns a target specific FastISel object,
 721     /// or null if the target does not support "fast" ISel.
 722     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 723
 724     /// getStackCookieLocation - Return true if the target stores stack
 725     /// protector cookies at a fixed offset in some non-standard address
 726     /// space, and populates the address space and offset as
 727     /// appropriate.
 728     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 729
 730     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 731                       SelectionDAG &DAG) const;
 732
 733   protected:
 734     std::pair<const TargetRegisterClass*, uint8_t>
 735     findRepresentativeClass(EVT VT) const;
 736
 737   private:
 738     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 739     /// make the right decision when generating code for different targets.
 740     const X86Subtarget *Subtarget;
 741     const X86RegisterInfo *RegInfo;
 742     const TargetData *TD;
 743
 744     /// X86StackPtr - X86 physical register used as stack ptr.
 745     unsigned X86StackPtr;
 746
 747     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 748     /// floating point ops.
 749     /// When SSE is available, use it for f32 operations.
 750     /// When SSE2 is available, use it for f64 operations.
 751     bool X86ScalarSSEf32;
 752     bool X86ScalarSSEf64;
 753
 754     /// LegalFPImmediates - A list of legal fp immediates.
 755     std::vector<APFloat> LegalFPImmediates;
 756
 757     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 758     /// select the specified FP immediate natively.
 759     void addLegalFPImmediate(const APFloat& Imm) {
 760       LegalFPImmediates.push_back(Imm);
 761     }
 762
 763     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 764                             CallingConv::ID CallConv, bool isVarArg,
 765                             const SmallVectorImpl<ISD::InputArg> &Ins,
 766                             DebugLoc dl, SelectionDAG &DAG,
 767                             SmallVectorImpl<SDValue> &InVals) const;
 768     SDValue LowerMemArgument(SDValue Chain,
 769                              CallingConv::ID CallConv,
 770                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 771                              DebugLoc dl, SelectionDAG &DAG,
 772                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 773                               unsigned i) const;
 774     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 775                              DebugLoc dl, SelectionDAG &DAG,
 776                              const CCValAssign &VA,
 777                              ISD::ArgFlagsTy Flags) const;
 778
 779     // Call lowering helpers.
 780
 781     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 782     /// for tail call optimization. Targets which want to do tail call
 783     /// optimization should implement this function.
 784     bool IsEligibleForTailCallOptimization(SDValue Callee,
 785                                            CallingConv::ID CalleeCC,
 786                                            bool isVarArg,
 787                                            bool isCalleeStructRet,
 788                                            bool isCallerStructRet,
 789                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 790                                     const SmallVectorImpl<SDValue> &OutVals,
 791                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 792                                            SelectionDAG& DAG) const;
 793     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 794     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 795                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 796                                 int FPDiff, DebugLoc dl) const;
 797
 798     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 799                                          SelectionDAG &DAG) const;
 800
 801     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 802                                                bool isSigned) const;
 803
 804     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 805                                    SelectionDAG &DAG) const;
 806     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 817     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 818     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 819                                int64_t Offset, SelectionDAG &DAG) const;
 820     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 822     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 823     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 824     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 825     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 826     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 827     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 828     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 829     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 830     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 831     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 832     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 833     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 834     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 835     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 836                       DebugLoc dl, SelectionDAG &DAG) const;
 837     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 838     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 839     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 840     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 841     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 842     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 843     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 844     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 845     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 846     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 847     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 848     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 849     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 850     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 851     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 852     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 853     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 854     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 855     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 856     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 857     SDValue LowerADD(SDValue Op, SelectionDAG &DAG) const;
 858     SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) const;
 859     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 860     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 861     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 862
 863     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 864     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 865     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 866     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 867     SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG) const;
 868     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 869
 870     // Utility functions to help LowerVECTOR_SHUFFLE
 871     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 872
 873     virtual SDValue
 874       LowerFormalArguments(SDValue Chain,
 875                            CallingConv::ID CallConv, bool isVarArg,
 876                            const SmallVectorImpl<ISD::InputArg> &Ins,
 877                            DebugLoc dl, SelectionDAG &DAG,
 878                            SmallVectorImpl<SDValue> &InVals) const;
 879     virtual SDValue
 880       LowerCall(SDValue Chain, SDValue Callee,
 881                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 882                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 883                 const SmallVectorImpl<SDValue> &OutVals,
 884                 const SmallVectorImpl<ISD::InputArg> &Ins,
 885                 DebugLoc dl, SelectionDAG &DAG,
 886                 SmallVectorImpl<SDValue> &InVals) const;
 887
 888     virtual SDValue
 889       LowerReturn(SDValue Chain,
 890                   CallingConv::ID CallConv, bool isVarArg,
 891                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 892                   const SmallVectorImpl<SDValue> &OutVals,
 893                   DebugLoc dl, SelectionDAG &DAG) const;
 894
 895     virtual bool isUsedByReturnOnly(SDNode *N) const;
 896
 897     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 898
 899     virtual EVT
 900     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 901                              ISD::NodeType ExtendKind) const;
 902
 903     virtual bool
 904     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 905                    bool isVarArg,
 906                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 907                    LLVMContext &Context) const;
 908
 909     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 910                                  SelectionDAG &DAG, unsigned NewOp) const;
 911
 912     /// Utility function to emit string processing sse4.2 instructions
 913     /// that return in xmm0.
 914     /// This takes the instruction to expand, the associated machine basic
 915     /// block, the number of args, and whether or not the second arg is
 916     /// in memory or not.
 917     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 918                                 unsigned argNum, bool inMem) const;
 919
 920     /// Utility functions to emit monitor and mwait instructions. These
 921     /// need to make sure that the arguments to the intrinsic are in the
 922     /// correct registers.
 923     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 924                                    MachineBasicBlock *BB) const;
 925     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 926
 927     /// Utility function to emit atomic bitwise operations (and, or, xor).
 928     /// It takes the bitwise instruction to expand, the associated machine basic
 929     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 930     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 931                                                     MachineInstr *BInstr,
 932                                                     MachineBasicBlock *BB,
 933                                                     unsigned regOpc,
 934                                                     unsigned immOpc,
 935                                                     unsigned loadOpc,
 936                                                     unsigned cxchgOpc,
 937                                                     unsigned notOpc,
 938                                                     unsigned EAXreg,
 939                                                     TargetRegisterClass *RC,
 940                                                     bool invSrc = false) const;
 941
 942     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 943                                                     MachineInstr *BInstr,
 944                                                     MachineBasicBlock *BB,
 945                                                     unsigned regOpcL,
 946                                                     unsigned regOpcH,
 947                                                     unsigned immOpcL,
 948                                                     unsigned immOpcH,
 949                                                     bool invSrc = false) const;
 950
 951     /// Utility function to emit atomic min and max.  It takes the min/max
 952     /// instruction to expand, the associated basic block, and the associated
 953     /// cmov opcode for moving the min or max value.
 954     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 955                                                           MachineBasicBlock *BB,
 956                                                         unsigned cmovOpc) const;
 957
 958     // Utility function to emit the low-level va_arg code for X86-64.
 959     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 960                        MachineInstr *MI,
 961                        MachineBasicBlock *MBB) const;
 962
 963     /// Utility function to emit the xmm reg save portion of va_start.
 964     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 965                                                    MachineInstr *BInstr,
 966                                                    MachineBasicBlock *BB) const;
 967
 968     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 969                                          MachineBasicBlock *BB) const;
 970
 971     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 972                                               MachineBasicBlock *BB) const;
 973
 974     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 975                                             MachineBasicBlock *BB,
 976                                             bool Is64Bit) const;
 977
 978     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 979                                           MachineBasicBlock *BB) const;
 980
 981     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 982                                           MachineBasicBlock *BB) const;
 983
 984     /// Emit nodes that will be selected as "test Op0,Op0", or something
 985     /// equivalent, for use with the given x86 condition code.
 986     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 987
 988     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 989     /// equivalent, for use with the given x86 condition code.
 990     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 991                     SelectionDAG &DAG) const;
 992   };
 993
 994   namespace X86 {
 995     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 996   }
 997 }
 998
 999 #endif    // X86ISELLOWERING_H