lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
  61       /// integer source in memory and FP reg result.  This corresponds to the
  62       /// X86::FILD*m instructions. It has three inputs (token chain, address,
  63       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
  64       /// also produces a flag).
  65       FILD,
  66       FILD_FLAG,
  67
  68       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
  69       /// integer destination in memory and a FP reg source.  This corresponds
  70       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
  71       /// has two inputs (token chain and address) and two outputs (int value
  72       /// and token chain).
  73       FP_TO_INT16_IN_MEM,
  74       FP_TO_INT32_IN_MEM,
  75       FP_TO_INT64_IN_MEM,
  76
  77       /// FLD - This instruction implements an extending load to FP stack slots.
  78       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
  79       /// operand, ptr to load from, and a ValueType node indicating the type
  80       /// to load to.
  81       FLD,
  82
  83       /// FST - This instruction implements a truncating store to FP stack
  84       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
  85       /// chain operand, value to store, address, and a ValueType to store it
  86       /// as.
  87       FST,
  88
  89       /// CALL - These operations represent an abstract X86 call
  90       /// instruction, which includes a bunch of information.  In particular the
  91       /// operands of these node are:
  92       ///
  93       ///     #0 - The incoming token chain
  94       ///     #1 - The callee
  95       ///     #2 - The number of arg bytes the caller pushes on the stack.
  96       ///     #3 - The number of arg bytes the callee pops off the stack.
  97       ///     #4 - The value to pass in AL/AX/EAX (optional)
  98       ///     #5 - The value to pass in DL/DX/EDX (optional)
  99       ///
 100       /// The result values of these nodes are:
 101       ///
 102       ///     #0 - The outgoing token chain
 103       ///     #1 - The first register result value (optional)
 104       ///     #2 - The second register result value (optional)
 105       ///
 106       CALL,
 107
 108       /// RDTSC_DAG - This operation implements the lowering for
 109       /// readcyclecounter
 110       RDTSC_DAG,
 111
 112       /// X86 compare and logical compare instructions.
 113       CMP, COMI, UCOMI,
 114
 115       /// X86 bit-test instructions.
 116       BT,
 117
 118       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the flag
 119       /// operand produced by a CMP instruction.
 120       SETCC,
 121
 122       // Same as SETCC except it's materialized with a sbb and the value is all
 123       // one's or all zero's.
 124       SETCC_CARRY,
 125
 126       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 127       /// to select from. Operand 2 is the condition code, and operand 3 is the
 128       /// flag operand produced by a CMP or TEST instruction. It also writes a
 129       /// flag result.
 130       CMOV,
 131
 132       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 133       /// is the block to branch if condition is true, operand 2 is the
 134       /// condition code, and operand 3 is the flag operand produced by a CMP
 135       /// or TEST instruction.
 136       BRCOND,
 137
 138       /// Return with a flag operand. Operand 0 is the chain operand, operand
 139       /// 1 is the number of bytes of stack to pop.
 140       RET_FLAG,
 141
 142       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 143       REP_STOS,
 144
 145       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 146       REP_MOVS,
 147
 148       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 149       /// at function entry, used for PIC code.
 150       GlobalBaseReg,
 151
 152       /// Wrapper - A wrapper node for TargetConstantPool,
 153       /// TargetExternalSymbol, and TargetGlobalAddress.
 154       Wrapper,
 155
 156       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 157       /// relative displacements.
 158       WrapperRIP,
 159
 160       /// MOVQ2DQ - Copies a 64-bit value from a vector to another vector.
 161       /// Can be used to move a vector value from a MMX register to a XMM
 162       /// register.
 163       MOVQ2DQ,
 164
 165       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 166       /// i32, corresponds to X86::PEXTRB.
 167       PEXTRB,
 168
 169       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 170       /// i32, corresponds to X86::PEXTRW.
 171       PEXTRW,
 172
 173       /// INSERTPS - Insert any element of a 4 x float vector into any element
 174       /// of a destination 4 x floatvector.
 175       INSERTPS,
 176
 177       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 178       /// corresponds to X86::PINSRB.
 179       PINSRB,
 180
 181       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 182       /// corresponds to X86::PINSRW.
 183       PINSRW, MMX_PINSRW,
 184
 185       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 186       PSHUFB,
 187
 188       /// FMAX, FMIN - Floating point max and min.
 189       ///
 190       FMAX, FMIN,
 191
 192       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 193       /// approximation.  Note that these typically require refinement
 194       /// in order to obtain suitable precision.
 195       FRSQRT, FRCP,
 196
 197       // TLSADDR - Thread Local Storage.
 198       TLSADDR,
 199
 200       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 201       // thunk at the address from an earlier relocation.
 202       TLSCALL,
 203
 204       // SegmentBaseAddress - The address segment:0
 205       SegmentBaseAddress,
 206
 207       // EH_RETURN - Exception Handling helpers.
 208       EH_RETURN,
 209
 210       /// TC_RETURN - Tail call return.
 211       ///   operand #0 chain
 212       ///   operand #1 callee (register or absolute)
 213       ///   operand #2 stack adjustment
 214       ///   operand #3 optional in flag
 215       TC_RETURN,
 216
 217       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 218       LCMPXCHG_DAG,
 219       LCMPXCHG8_DAG,
 220
 221       // FNSTCW16m - Store FP control world into i16 memory.
 222       FNSTCW16m,
 223
 224       // VZEXT_MOVL - Vector move low and zero extend.
 225       VZEXT_MOVL,
 226
 227       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 228       VZEXT_LOAD,
 229
 230       // VSHL, VSRL - Vector logical left / right shift.
 231       VSHL, VSRL,
 232
 233       // CMPPD, CMPPS - Vector double/float comparison.
 234       // CMPPD, CMPPS - Vector double/float comparison.
 235       CMPPD, CMPPS,
 236
 237       // PCMP* - Vector integer comparisons.
 238       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 239       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 240
 241       // ADD, SUB, SMUL, UMUL, etc. - Arithmetic operations with FLAGS results.
 242       ADD, SUB, SMUL, UMUL,
 243       INC, DEC, OR, XOR, AND,
 244
 245       // MUL_IMM - X86 specific multiply by immediate.
 246       MUL_IMM,
 247
 248       // PTEST - Vector bitwise comparisons
 249       PTEST,
 250
 251       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 252       // according to %al. An operator is needed so that this can be expanded
 253       // with control flow.
 254       VASTART_SAVE_XMM_REGS,
 255
 256       // MINGW_ALLOCA - MingW's __alloca call to do stack probing.
 257       MINGW_ALLOCA,
 258
 259       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 260       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 261       // Atomic 64-bit binary operations.
 262       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 263       ATOMSUB64_DAG,
 264       ATOMOR64_DAG,
 265       ATOMXOR64_DAG,
 266       ATOMAND64_DAG,
 267       ATOMNAND64_DAG,
 268       ATOMSWAP64_DAG,
 269
 270       // Memory barrier
 271       MEMBARRIER,
 272       MFENCE,
 273       SFENCE,
 274       LFENCE
 275
 276       // WARNING: Do not add anything in the end unless you want the node to
 277       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 278       // thought as target memory ops!
 279     };
 280   }
 281
 282   /// Define some predicates that are used for node matching.
 283   namespace X86 {
 284     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 285     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 286     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 287
 288     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 289     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 290     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 291
 292     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 293     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 294     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 295
 296     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 297     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 298     bool isSHUFPMask(ShuffleVectorSDNode *N);
 299
 300     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 301     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 302     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 303
 304     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 305     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 306     /// <2, 3, 2, 3>
 307     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 308
 309     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 310     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 311     bool isMOVLPMask(ShuffleVectorSDNode *N);
 312
 313     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 314     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 315     /// as well as MOVLHPS.
 316     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 317
 318     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 319     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 320     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 321
 322     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 323     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 324     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 325
 326     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 327     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 328     /// <0, 0, 1, 1>
 329     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 330
 331     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 332     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 333     /// <2, 2, 3, 3>
 334     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 335
 336     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 337     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 338     /// MOVSD, and MOVD, i.e. setting the lowest element.
 339     bool isMOVLMask(ShuffleVectorSDNode *N);
 340
 341     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 342     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 343     bool isMOVSHDUPMask(ShuffleVectorSDNode *N);
 344
 345     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 346     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 347     bool isMOVSLDUPMask(ShuffleVectorSDNode *N);
 348
 349     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 350     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 351     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 352
 353     /// isPALIGNRMask - Return true if the specified VECTOR_SHUFFLE operand
 354     /// specifies a shuffle of elements that is suitable for input to PALIGNR.
 355     bool isPALIGNRMask(ShuffleVectorSDNode *N);
 356
 357     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 358     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 359     /// instructions.
 360     unsigned getShuffleSHUFImmediate(SDNode *N);
 361
 362     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 363     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 364     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 365
 366     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 367     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 368     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 369
 370     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
 371     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
 372     unsigned getShufflePALIGNRImmediate(SDNode *N);
 373
 374     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 375     /// constant +0.0.
 376     bool isZeroNode(SDValue Elt);
 377
 378     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 379     /// fit into displacement field of the instruction.
 380     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 381                                       bool hasSymbolicDisplacement = true);
 382   }
 383
 384   //===--------------------------------------------------------------------===//
 385   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 386   class X86TargetLowering : public TargetLowering {
 387   public:
 388     explicit X86TargetLowering(X86TargetMachine &TM);
 389
 390     /// getPICBaseSymbol - Return the X86-32 PIC base.
 391     MCSymbol *getPICBaseSymbol(const MachineFunction *MF, MCContext &Ctx) const;
 392
 393     virtual unsigned getJumpTableEncoding() const;
 394
 395     virtual const MCExpr *
 396     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 397                               const MachineBasicBlock *MBB, unsigned uid,
 398                               MCContext &Ctx) const;
 399
 400     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 401     /// jumptable.
 402     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 403                                              SelectionDAG &DAG) const;
 404     virtual const MCExpr *
 405     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 406                                  unsigned JTI, MCContext &Ctx) const;
 407
 408     /// getStackPtrReg - Return the stack pointer register we are using: either
 409     /// ESP or RSP.
 410     unsigned getStackPtrReg() const { return X86StackPtr; }
 411
 412     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 413     /// function arguments in the caller parameter area. For X86, aggregates
 414     /// that contains are placed at 16-byte boundaries while the rest are at
 415     /// 4-byte boundaries.
 416     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 417
 418     /// getOptimalMemOpType - Returns the target specific optimal type for load
 419     /// and store operations as a result of memset, memcpy, and memmove
 420     /// lowering. If DstAlign is zero that means it's safe to destination
 421     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 422     /// means there isn't a need to check it against alignment requirement,
 423     /// probably because the source does not need to be loaded. If
 424     /// 'NonScalarIntSafe' is true, that means it's safe to return a
 425     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 426     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 427     /// constant so it does not need to be loaded.
 428     /// It returns EVT::Other if the type should be determined using generic
 429     /// target-independent logic.
 430     virtual EVT
 431     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 432                         bool NonScalarIntSafe, bool MemcpyStrSrc,
 433                         MachineFunction &MF) const;
 434
 435     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 436     /// unaligned memory accesses. of the specified type.
 437     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 438       return true;
 439     }
 440
 441     /// LowerOperation - Provide custom lowering hooks for some operations.
 442     ///
 443     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 444
 445     /// ReplaceNodeResults - Replace the results of node with an illegal result
 446     /// type with new values built out of custom code.
 447     ///
 448     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 449                                     SelectionDAG &DAG) const;
 450
 451
 452     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 453
 454     /// isTypeDesirableForOp - Return true if the target has native support for
 455     /// the specified value type and it is 'desirable' to use the type for the
 456     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 457     /// instruction encodings are longer and some i16 instructions are slow.
 458     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 459
 460     /// isTypeDesirable - Return true if the target has native support for the
 461     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 462     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 463     /// and some i16 instructions are slow.
 464     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 465
 466     virtual MachineBasicBlock *
 467       EmitInstrWithCustomInserter(MachineInstr *MI,
 468                                   MachineBasicBlock *MBB) const;
 469
 470
 471     /// getTargetNodeName - This method returns the name of a target specific
 472     /// DAG node.
 473     virtual const char *getTargetNodeName(unsigned Opcode) const;
 474
 475     /// getSetCCResultType - Return the ISD::SETCC ValueType
 476     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
 477
 478     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 479     /// in Mask are known to be either zero or one and return them in the
 480     /// KnownZero/KnownOne bitsets.
 481     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 482                                                 const APInt &Mask,
 483                                                 APInt &KnownZero,
 484                                                 APInt &KnownOne,
 485                                                 const SelectionDAG &DAG,
 486                                                 unsigned Depth = 0) const;
 487
 488     virtual bool
 489     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 490
 491     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 492
 493     virtual bool ExpandInlineAsm(CallInst *CI) const;
 494
 495     ConstraintType getConstraintType(const std::string &Constraint) const;
 496
 497     std::vector<unsigned>
 498       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 499                                         EVT VT) const;
 500
 501     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 502
 503     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 504     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 505     /// true it means one of the asm constraint of the inline asm instruction
 506     /// being processed is 'm'.
 507     virtual void LowerAsmOperandForConstraint(SDValue Op,
 508                                               char ConstraintLetter,
 509                                               std::vector<SDValue> &Ops,
 510                                               SelectionDAG &DAG) const;
 511
 512     /// getRegForInlineAsmConstraint - Given a physical register constraint
 513     /// (e.g. {edx}), return the register number and the register class for the
 514     /// register.  This should only be used for C_Register constraints.  On
 515     /// error, this returns a register number of 0.
 516     std::pair<unsigned, const TargetRegisterClass*>
 517       getRegForInlineAsmConstraint(const std::string &Constraint,
 518                                    EVT VT) const;
 519
 520     /// isLegalAddressingMode - Return true if the addressing mode represented
 521     /// by AM is legal for this target, for a load/store of the specified type.
 522     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 523
 524     /// isTruncateFree - Return true if it's free to truncate a value of
 525     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 526     /// register EAX to i16 by referencing its sub-register AX.
 527     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 528     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 529
 530     /// isZExtFree - Return true if any actual instruction that defines a
 531     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 532     /// register. This does not necessarily include registers defined in
 533     /// unknown ways, such as incoming arguments, or copies from unknown
 534     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 535     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 536     /// all instructions that define 32-bit values implicit zero-extend the
 537     /// result out to 64 bits.
 538     virtual bool isZExtFree(const Type *Ty1, const Type *Ty2) const;
 539     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 540
 541     /// isNarrowingProfitable - Return true if it's profitable to narrow
 542     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 543     /// from i32 to i8 but not from i32 to i16.
 544     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 545
 546     /// isFPImmLegal - Returns true if the target can instruction select the
 547     /// specified FP immediate natively. If false, the legalizer will
 548     /// materialize the FP immediate as a load from a constant pool.
 549     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 550
 551     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 552     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 553     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 554     /// values are assumed to be legal.
 555     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 556                                     EVT VT) const;
 557
 558     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 559     /// used by Targets can use this to indicate if there is a suitable
 560     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 561     /// pool entry.
 562     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 563                                         EVT VT) const;
 564
 565     /// ShouldShrinkFPConstant - If true, then instruction selection should
 566     /// seek to shrink the FP constant of the specified type to a smaller type
 567     /// in order to save space and / or reduce runtime.
 568     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 569       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 570       // expensive than a straight movsd. On the other hand, it's important to
 571       // shrink long double fp constant since fldt is very slow.
 572       return !X86ScalarSSEf64 || VT == MVT::f80;
 573     }
 574
 575     const X86Subtarget* getSubtarget() const {
 576       return Subtarget;
 577     }
 578
 579     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 580     /// computed in an SSE register, not on the X87 floating point stack.
 581     bool isScalarFPTypeInSSEReg(EVT VT) const {
 582       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 583       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 584     }
 585
 586     /// createFastISel - This method returns a target specific FastISel object,
 587     /// or null if the target does not support "fast" ISel.
 588     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 589
 590     /// getFunctionAlignment - Return the Log2 alignment of this function.
 591     virtual unsigned getFunctionAlignment(const Function *F) const;
 592
 593     unsigned getRegPressureLimit(const TargetRegisterClass *RC,
 594                                  MachineFunction &MF) const;
 595
 596     /// getStackCookieLocation - Return true if the target stores stack
 597     /// protector cookies at a fixed offset in some non-standard address
 598     /// space, and populates the address space and offset as
 599     /// appropriate.
 600     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 601
 602   protected:
 603     std::pair<const TargetRegisterClass*, uint8_t>
 604     findRepresentativeClass(EVT VT) const;
 605
 606   private:
 607     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 608     /// make the right decision when generating code for different targets.
 609     const X86Subtarget *Subtarget;
 610     const X86RegisterInfo *RegInfo;
 611     const TargetData *TD;
 612
 613     /// X86StackPtr - X86 physical register used as stack ptr.
 614     unsigned X86StackPtr;
 615
 616     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 617     /// floating point ops.
 618     /// When SSE is available, use it for f32 operations.
 619     /// When SSE2 is available, use it for f64 operations.
 620     bool X86ScalarSSEf32;
 621     bool X86ScalarSSEf64;
 622
 623     /// LegalFPImmediates - A list of legal fp immediates.
 624     std::vector<APFloat> LegalFPImmediates;
 625
 626     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 627     /// select the specified FP immediate natively.
 628     void addLegalFPImmediate(const APFloat& Imm) {
 629       LegalFPImmediates.push_back(Imm);
 630     }
 631
 632     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 633                             CallingConv::ID CallConv, bool isVarArg,
 634                             const SmallVectorImpl<ISD::InputArg> &Ins,
 635                             DebugLoc dl, SelectionDAG &DAG,
 636                             SmallVectorImpl<SDValue> &InVals) const;
 637     SDValue LowerMemArgument(SDValue Chain,
 638                              CallingConv::ID CallConv,
 639                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 640                              DebugLoc dl, SelectionDAG &DAG,
 641                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 642                               unsigned i) const;
 643     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 644                              DebugLoc dl, SelectionDAG &DAG,
 645                              const CCValAssign &VA,
 646                              ISD::ArgFlagsTy Flags) const;
 647
 648     // Call lowering helpers.
 649
 650     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 651     /// for tail call optimization. Targets which want to do tail call
 652     /// optimization should implement this function.
 653     bool IsEligibleForTailCallOptimization(SDValue Callee,
 654                                            CallingConv::ID CalleeCC,
 655                                            bool isVarArg,
 656                                            bool isCalleeStructRet,
 657                                            bool isCallerStructRet,
 658                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 659                                     const SmallVectorImpl<SDValue> &OutVals,
 660                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 661                                            SelectionDAG& DAG) const;
 662     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 663     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 664                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 665                                 int FPDiff, DebugLoc dl) const;
 666
 667     CCAssignFn *CCAssignFnForNode(CallingConv::ID CallConv) const;
 668     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 669                                          SelectionDAG &DAG) const;
 670
 671     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 672                                                bool isSigned) const;
 673
 674     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 675                                    SelectionDAG &DAG) const;
 676     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 677     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 678     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 679     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 680     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 681     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 682     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 683     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 684     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 685     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 686     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 687                                int64_t Offset, SelectionDAG &DAG) const;
 688     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 689     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 690     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 691     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 692     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 693                       SelectionDAG &DAG) const;
 694     SDValue LowerBIT_CONVERT(SDValue op, SelectionDAG &DAG) const;
 695     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 696     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 697     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 698     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 699     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 700     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 701     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 702     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 703     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 704     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 705                       DebugLoc dl, SelectionDAG &DAG) const;
 706     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 707     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 708     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 709     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 710     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 711     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 712     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 713     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 714     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 715     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 716     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 717     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 718     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 719     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 720     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 721     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 722     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 723     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 724     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 725     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const;
 726     SDValue LowerSHL(SDValue Op, SelectionDAG &DAG) const;
 727     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 728
 729     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 730     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 731     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 732     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 733
 734     virtual SDValue
 735       LowerFormalArguments(SDValue Chain,
 736                            CallingConv::ID CallConv, bool isVarArg,
 737                            const SmallVectorImpl<ISD::InputArg> &Ins,
 738                            DebugLoc dl, SelectionDAG &DAG,
 739                            SmallVectorImpl<SDValue> &InVals) const;
 740     virtual SDValue
 741       LowerCall(SDValue Chain, SDValue Callee,
 742                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 743                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 744                 const SmallVectorImpl<SDValue> &OutVals,
 745                 const SmallVectorImpl<ISD::InputArg> &Ins,
 746                 DebugLoc dl, SelectionDAG &DAG,
 747                 SmallVectorImpl<SDValue> &InVals) const;
 748
 749     virtual SDValue
 750       LowerReturn(SDValue Chain,
 751                   CallingConv::ID CallConv, bool isVarArg,
 752                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 753                   const SmallVectorImpl<SDValue> &OutVals,
 754                   DebugLoc dl, SelectionDAG &DAG) const;
 755
 756     virtual bool
 757       CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
 758                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 759                      LLVMContext &Context) const;
 760
 761     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 762                                  SelectionDAG &DAG, unsigned NewOp) const;
 763
 764     /// Utility function to emit string processing sse4.2 instructions
 765     /// that return in xmm0.
 766     /// This takes the instruction to expand, the associated machine basic
 767     /// block, the number of args, and whether or not the second arg is
 768     /// in memory or not.
 769     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 770                                 unsigned argNum, bool inMem) const;
 771
 772     /// Utility function to emit atomic bitwise operations (and, or, xor).
 773     /// It takes the bitwise instruction to expand, the associated machine basic
 774     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 775     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 776                                                     MachineInstr *BInstr,
 777                                                     MachineBasicBlock *BB,
 778                                                     unsigned regOpc,
 779                                                     unsigned immOpc,
 780                                                     unsigned loadOpc,
 781                                                     unsigned cxchgOpc,
 782                                                     unsigned notOpc,
 783                                                     unsigned EAXreg,
 784                                                     TargetRegisterClass *RC,
 785                                                     bool invSrc = false) const;
 786
 787     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 788                                                     MachineInstr *BInstr,
 789                                                     MachineBasicBlock *BB,
 790                                                     unsigned regOpcL,
 791                                                     unsigned regOpcH,
 792                                                     unsigned immOpcL,
 793                                                     unsigned immOpcH,
 794                                                     bool invSrc = false) const;
 795
 796     /// Utility function to emit atomic min and max.  It takes the min/max
 797     /// instruction to expand, the associated basic block, and the associated
 798     /// cmov opcode for moving the min or max value.
 799     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 800                                                           MachineBasicBlock *BB,
 801                                                         unsigned cmovOpc) const;
 802
 803     /// Utility function to emit the xmm reg save portion of va_start.
 804     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 805                                                    MachineInstr *BInstr,
 806                                                    MachineBasicBlock *BB) const;
 807
 808     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 809                                          MachineBasicBlock *BB) const;
 810
 811     MachineBasicBlock *EmitLoweredMingwAlloca(MachineInstr *MI,
 812                                               MachineBasicBlock *BB) const;
 813
 814     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 815                                           MachineBasicBlock *BB) const;
 816
 817     /// Emit nodes that will be selected as "test Op0,Op0", or something
 818     /// equivalent, for use with the given x86 condition code.
 819     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 820
 821     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 822     /// equivalent, for use with the given x86 condition code.
 823     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 824                     SelectionDAG &DAG) const;
 825   };
 826
 827   namespace X86 {
 828     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 829   }
 830 }
 831
 832 #endif    // X86ISELLOWERING_H