lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/GlobalAlias.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/LLVMContext.h"
  28 #include "llvm/ADT/BitVector.h"
  29 #include "llvm/ADT/VectorExtras.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/PseudoSourceValue.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39 #include "llvm/Target/TargetLoweringObjectFile.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/SmallSet.h"
  42 #include "llvm/ADT/StringExtras.h"
  43 #include "llvm/Support/CommandLine.h"
  44 #include "llvm/Support/raw_ostream.h"
  45 using namespace llvm;
  46
  47 static cl::opt<bool>
  48 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  49
  50 // Forward declarations.
  51 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
  52                        SDValue V2);
  53
  54 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  55   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  56   default: llvm_unreachable("unknown subtarget type");
  57   case X86Subtarget::isDarwin:
  58     return new TargetLoweringObjectFileMachO();
  59   case X86Subtarget::isELF:
  60     return new TargetLoweringObjectFileELF();
  61   case X86Subtarget::isMingw:
  62   case X86Subtarget::isCygwin:
  63   case X86Subtarget::isWindows:
  64     return new TargetLoweringObjectFileCOFF();
  65   }
  66
  67 }
  68
  69 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  70   : TargetLowering(TM, createTLOF(TM)) {
  71   Subtarget = &TM.getSubtarget<X86Subtarget>();
  72   X86ScalarSSEf64 = Subtarget->hasSSE2();
  73   X86ScalarSSEf32 = Subtarget->hasSSE1();
  74   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  75
  76   RegInfo = TM.getRegisterInfo();
  77   TD = getTargetData();
  78
  79   // Set up the TargetLowering object.
  80
  81   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  82   setShiftAmountType(MVT::i8);
  83   setBooleanContents(ZeroOrOneBooleanContent);
  84   setSchedulingPreference(SchedulingForRegPressure);
  85   setStackPointerRegisterToSaveRestore(X86StackPtr);
  86
  87   if (Subtarget->isTargetDarwin()) {
  88     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  89     setUseUnderscoreSetJmp(false);
  90     setUseUnderscoreLongJmp(false);
  91   } else if (Subtarget->isTargetMingw()) {
  92     // MS runtime is weird: it exports _setjmp, but longjmp!
  93     setUseUnderscoreSetJmp(true);
  94     setUseUnderscoreLongJmp(false);
  95   } else {
  96     setUseUnderscoreSetJmp(true);
  97     setUseUnderscoreLongJmp(true);
  98   }
  99
 100   // Set up the register classes.
 101   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 102   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 103   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 104   if (Subtarget->is64Bit())
 105     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 106
 107   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 108
 109   // We don't accept any truncstore of integer registers.
 110   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 111   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 112   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 113   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 114   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 115   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 116
 117   // SETOEQ and SETUNE require checking two conditions.
 118   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 119   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 120   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 121   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 122   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 123   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 124
 125   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 126   // operation.
 127   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 128   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 129   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 130
 131   if (Subtarget->is64Bit()) {
 132     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 133     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 134   } else if (!UseSoftFloat) {
 135     if (X86ScalarSSEf64) {
 136       // We have an impenetrably clever algorithm for ui64->double only.
 137       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 138     }
 139     // We have an algorithm for SSE2, and we turn this into a 64-bit
 140     // FILD for other targets.
 141     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 142   }
 143
 144   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 145   // this operation.
 146   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 147   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 148
 149   if (!UseSoftFloat) {
 150     // SSE has no i16 to fp conversion, only i32
 151     if (X86ScalarSSEf32) {
 152       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 153       // f32 and f64 cases are Legal, f80 case is not
 154       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 155     } else {
 156       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 157       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 158     }
 159   } else {
 160     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 161     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 162   }
 163
 164   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 165   // are Legal, f80 is custom lowered.
 166   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 167   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 168
 169   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 170   // this operation.
 171   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 172   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 173
 174   if (X86ScalarSSEf32) {
 175     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 176     // f32 and f64 cases are Legal, f80 case is not
 177     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 178   } else {
 179     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 180     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 181   }
 182
 183   // Handle FP_TO_UINT by promoting the destination to a larger signed
 184   // conversion.
 185   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 186   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 187   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 188
 189   if (Subtarget->is64Bit()) {
 190     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 191     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 192   } else if (!UseSoftFloat) {
 193     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 194       // Expand FP_TO_UINT into a select.
 195       // FIXME: We would like to use a Custom expander here eventually to do
 196       // the optimal thing for SSE vs. the default expansion in the legalizer.
 197       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 198     else
 199       // With SSE3 we can use fisttpll to convert to a signed i64; without
 200       // SSE, we're stuck with a fistpll.
 201       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 202   }
 203
 204   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 205   if (!X86ScalarSSEf64) {
 206     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 207     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 208   }
 209
 210   // Scalar integer divide and remainder are lowered to use operations that
 211   // produce two results, to match the available instructions. This exposes
 212   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 213   // into a single instruction.
 214   //
 215   // Scalar integer multiply-high is also lowered to use two-result
 216   // operations, to match the available instructions. However, plain multiply
 217   // (low) operations are left as Legal, as there are single-result
 218   // instructions for this in x86. Using the two-result multiply instructions
 219   // when both high and low results are needed must be arranged by dagcombine.
 220   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 221   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 222   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 223   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 224   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 225   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 226   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 227   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 228   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 229   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 230   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 231   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 232   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 233   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 234   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 235   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 236   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 237   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 238   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 244
 245   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 246   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 247   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 248   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 249   if (Subtarget->is64Bit())
 250     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 251   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 252   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 253   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 254   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 255   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 256   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 257   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 258   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 259
 260   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 261   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 262   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 263   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 264   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 265   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 266   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 267   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 268   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 269   if (Subtarget->is64Bit()) {
 270     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 271     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 272     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 273   }
 274
 275   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 276   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 277
 278   // These should be promoted to a larger select which is supported.
 279   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 280   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 281   // X86 wants to expand cmov itself.
 282   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 283   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 284   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 285   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 286   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 287   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 288   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 289   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 290   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 291   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 292   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 293   if (Subtarget->is64Bit()) {
 294     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 295     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 296   }
 297   // X86 ret instruction may pop stack.
 298   setOperationAction(ISD::RET             , MVT::Other, Custom);
 299   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 300
 301   // Darwin ABI issue.
 302   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 303   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 304   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 305   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 306   if (Subtarget->is64Bit())
 307     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 308   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 309   if (Subtarget->is64Bit()) {
 310     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 311     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 312     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 313     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 314   }
 315   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 316   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 317   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 318   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 319   if (Subtarget->is64Bit()) {
 320     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 321     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 322     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 323   }
 324
 325   if (Subtarget->hasSSE1())
 326     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 327
 328   if (!Subtarget->hasSSE2())
 329     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 330
 331   // Expand certain atomics
 332   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 333   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 334   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 335   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 336
 337   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 338   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 339   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 340   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 341
 342   if (!Subtarget->is64Bit()) {
 343     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 344     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 345     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 346     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 347     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 348     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 349     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 350   }
 351
 352   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 353   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 354   // FIXME - use subtarget debug flags
 355   if (!Subtarget->isTargetDarwin() &&
 356       !Subtarget->isTargetELF() &&
 357       !Subtarget->isTargetCygMing()) {
 358     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 359     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 360   }
 361
 362   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 363   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 364   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 365   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 366   if (Subtarget->is64Bit()) {
 367     setExceptionPointerRegister(X86::RAX);
 368     setExceptionSelectorRegister(X86::RDX);
 369   } else {
 370     setExceptionPointerRegister(X86::EAX);
 371     setExceptionSelectorRegister(X86::EDX);
 372   }
 373   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 374   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 375
 376   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 377
 378   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 379
 380   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 381   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 382   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 383   if (Subtarget->is64Bit()) {
 384     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 385     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 386   } else {
 387     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 388     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 389   }
 390
 391   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 392   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 393   if (Subtarget->is64Bit())
 394     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 395   if (Subtarget->isTargetCygMing())
 396     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 397   else
 398     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 399
 400   if (!UseSoftFloat && X86ScalarSSEf64) {
 401     // f32 and f64 use SSE.
 402     // Set up the FP register classes.
 403     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 404     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 405
 406     // Use ANDPD to simulate FABS.
 407     setOperationAction(ISD::FABS , MVT::f64, Custom);
 408     setOperationAction(ISD::FABS , MVT::f32, Custom);
 409
 410     // Use XORP to simulate FNEG.
 411     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 412     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 413
 414     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 415     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 416     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 417
 418     // We don't support sin/cos/fmod
 419     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 420     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 421     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 422     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 423
 424     // Expand FP immediates into loads from the stack, except for the special
 425     // cases we handle.
 426     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 427     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 428   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 429     // Use SSE for f32, x87 for f64.
 430     // Set up the FP register classes.
 431     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 432     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 433
 434     // Use ANDPS to simulate FABS.
 435     setOperationAction(ISD::FABS , MVT::f32, Custom);
 436
 437     // Use XORP to simulate FNEG.
 438     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 439
 440     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 441
 442     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 443     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 444     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 445
 446     // We don't support sin/cos/fmod
 447     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 448     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 449
 450     // Special cases we handle for FP constants.
 451     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 452     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 453     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 454     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 455     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 456
 457     if (!UnsafeFPMath) {
 458       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 459       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 460     }
 461   } else if (!UseSoftFloat) {
 462     // f32 and f64 in x87.
 463     // Set up the FP register classes.
 464     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 465     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 466
 467     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 468     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 469     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 470     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 471
 472     if (!UnsafeFPMath) {
 473       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 474       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 475     }
 476     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 477     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 478     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 479     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 480     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 481     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 482     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 483     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 484   }
 485
 486   // Long double always uses X87.
 487   if (!UseSoftFloat) {
 488     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 489     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 490     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 491     {
 492       bool ignored;
 493       APFloat TmpFlt(+0.0);
 494       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 495                      &ignored);
 496       addLegalFPImmediate(TmpFlt);  // FLD0
 497       TmpFlt.changeSign();
 498       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 499       APFloat TmpFlt2(+1.0);
 500       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 501                       &ignored);
 502       addLegalFPImmediate(TmpFlt2);  // FLD1
 503       TmpFlt2.changeSign();
 504       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 505     }
 506
 507     if (!UnsafeFPMath) {
 508       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 509       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 510     }
 511   }
 512
 513   // Always use a library call for pow.
 514   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 515   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 516   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 517
 518   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 519   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 520   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 521   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 522   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 523
 524   // First set operation action for all vector types to either promote
 525   // (for widening) or expand (for scalarization). Then we will selectively
 526   // turn on ones that can be effectively codegen'd.
 527   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 528        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 529     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 530     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 531     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 532     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 533     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 534     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 535     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 536     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 537     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 538     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 542     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 543     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 544     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 545     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 577   }
 578
 579   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 580   // with -msoft-float, disable use of MMX as well.
 581   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 582     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 583     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 584     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 585     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 586     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 587
 588     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 589     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 590     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 591     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 592
 593     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 594     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 595     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 596     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 597
 598     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 599     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 600
 601     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 602     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 603     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 604     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 605     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 606     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 607     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 608
 609     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 610     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 611     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 612     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 613     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 614     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 615     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 616
 617     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 618     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 619     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 620     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 621     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 622     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 623     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 624
 625     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 626     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 627     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 628     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 629     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 630     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 631     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 632     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 633     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 634
 635     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 636     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 637     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 638     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 639     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 640
 641     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 642     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 643     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 644     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 645
 646     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 647     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 648     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 649     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 650
 651     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 652
 653     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 654     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 655     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 656     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 657     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 658     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 659     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 660     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 661     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 662   }
 663
 664   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 665     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 666
 667     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 668     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 669     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 670     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 671     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 672     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 673     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 674     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 676     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 677     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 678     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 679   }
 680
 681   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 682     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 683
 684     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 685     // registers cannot be used even for integer operations.
 686     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 687     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 688     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 689     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 690
 691     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 692     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 693     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 694     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 695     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 696     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 697     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 698     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 699     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 700     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 701     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 702     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 703     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 704     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 705     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 706     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 707
 708     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 709     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 710     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 711     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 712
 713     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 714     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 715     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 716     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 717     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 718
 719     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 720     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 721       MVT VT = (MVT::SimpleValueType)i;
 722       // Do not attempt to custom lower non-power-of-2 vectors
 723       if (!isPowerOf2_32(VT.getVectorNumElements()))
 724         continue;
 725       // Do not attempt to custom lower non-128-bit vectors
 726       if (!VT.is128BitVector())
 727         continue;
 728       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 729       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 730       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 731     }
 732
 733     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 734     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 735     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 736     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 737     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 738     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 739
 740     if (Subtarget->is64Bit()) {
 741       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 742       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 743     }
 744
 745     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 746     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 747       MVT VT = (MVT::SimpleValueType)i;
 748
 749       // Do not attempt to promote non-128-bit vectors
 750       if (!VT.is128BitVector()) {
 751         continue;
 752       }
 753       setOperationAction(ISD::AND,    VT, Promote);
 754       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 755       setOperationAction(ISD::OR,     VT, Promote);
 756       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 757       setOperationAction(ISD::XOR,    VT, Promote);
 758       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 759       setOperationAction(ISD::LOAD,   VT, Promote);
 760       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 761       setOperationAction(ISD::SELECT, VT, Promote);
 762       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 763     }
 764
 765     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 766
 767     // Custom lower v2i64 and v2f64 selects.
 768     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 769     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 770     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 771     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 772
 773     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 774     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 775     if (!DisableMMX && Subtarget->hasMMX()) {
 776       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 777       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 778     }
 779   }
 780
 781   if (Subtarget->hasSSE41()) {
 782     // FIXME: Do we need to handle scalar-to-vector here?
 783     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 784
 785     // i8 and i16 vectors are custom , because the source register and source
 786     // source memory operand types are not the same width.  f32 vectors are
 787     // custom since the immediate controlling the insert encodes additional
 788     // information.
 789     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 790     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 791     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 792     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 793
 794     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 795     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 796     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 797     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 798
 799     if (Subtarget->is64Bit()) {
 800       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 801       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 802     }
 803   }
 804
 805   if (Subtarget->hasSSE42()) {
 806     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 807   }
 808
 809   if (!UseSoftFloat && Subtarget->hasAVX()) {
 810     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 811     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 812     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 813     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 814
 815     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 816     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 817     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 818     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 819     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 820     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 821     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 822     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 823     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 824     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 825     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 826     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 827     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 828     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 829     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 830
 831     // Operations to consider commented out -v16i16 v32i8
 832     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 833     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 834     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 835     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 836     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 837     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 838     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 839     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 840     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 841     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 842     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 843     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 844     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 845     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 846
 847     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 848     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 849     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 850     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 851
 852     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 853     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 854     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 855     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 856     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 857
 858     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 859     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 860     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 861     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 862     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 863     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 864
 865 #if 0
 866     // Not sure we want to do this since there are no 256-bit integer
 867     // operations in AVX
 868
 869     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 870     // This includes 256-bit vectors
 871     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 872       MVT VT = (MVT::SimpleValueType)i;
 873
 874       // Do not attempt to custom lower non-power-of-2 vectors
 875       if (!isPowerOf2_32(VT.getVectorNumElements()))
 876         continue;
 877
 878       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 879       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 880       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 881     }
 882
 883     if (Subtarget->is64Bit()) {
 884       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 885       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 886     }
 887 #endif
 888
 889 #if 0
 890     // Not sure we want to do this since there are no 256-bit integer
 891     // operations in AVX
 892
 893     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 894     // Including 256-bit vectors
 895     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 896       MVT VT = (MVT::SimpleValueType)i;
 897
 898       if (!VT.is256BitVector()) {
 899         continue;
 900       }
 901       setOperationAction(ISD::AND,    VT, Promote);
 902       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 903       setOperationAction(ISD::OR,     VT, Promote);
 904       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 905       setOperationAction(ISD::XOR,    VT, Promote);
 906       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 907       setOperationAction(ISD::LOAD,   VT, Promote);
 908       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 909       setOperationAction(ISD::SELECT, VT, Promote);
 910       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 911     }
 912
 913     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 914 #endif
 915   }
 916
 917   // We want to custom lower some of our intrinsics.
 918   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 919
 920   // Add/Sub/Mul with overflow operations are custom lowered.
 921   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 922   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 923   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 924   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 925   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 926   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 927   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 928   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 929   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 930   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 931
 932   if (!Subtarget->is64Bit()) {
 933     // These libcalls are not available in 32-bit.
 934     setLibcallName(RTLIB::SHL_I128, 0);
 935     setLibcallName(RTLIB::SRL_I128, 0);
 936     setLibcallName(RTLIB::SRA_I128, 0);
 937   }
 938
 939   // We have target-specific dag combine patterns for the following nodes:
 940   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 941   setTargetDAGCombine(ISD::BUILD_VECTOR);
 942   setTargetDAGCombine(ISD::SELECT);
 943   setTargetDAGCombine(ISD::SHL);
 944   setTargetDAGCombine(ISD::SRA);
 945   setTargetDAGCombine(ISD::SRL);
 946   setTargetDAGCombine(ISD::STORE);
 947   setTargetDAGCombine(ISD::MEMBARRIER);
 948   if (Subtarget->is64Bit())
 949     setTargetDAGCombine(ISD::MUL);
 950
 951   computeRegisterProperties();
 952
 953   // FIXME: These should be based on subtarget info. Plus, the values should
 954   // be smaller when we are in optimizing for size mode.
 955   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 956   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 957   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 958   allowUnalignedMemoryAccesses = true; // x86 supports it!
 959   setPrefLoopAlignment(16);
 960   benefitFromCodePlacementOpt = true;
 961 }
 962
 963
 964 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
 965   return MVT::i8;
 966 }
 967
 968
 969 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 970 /// the desired ByVal argument alignment.
 971 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 972   if (MaxAlign == 16)
 973     return;
 974   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 975     if (VTy->getBitWidth() == 128)
 976       MaxAlign = 16;
 977   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 978     unsigned EltAlign = 0;
 979     getMaxByValAlign(ATy->getElementType(), EltAlign);
 980     if (EltAlign > MaxAlign)
 981       MaxAlign = EltAlign;
 982   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 983     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 984       unsigned EltAlign = 0;
 985       getMaxByValAlign(STy->getElementType(i), EltAlign);
 986       if (EltAlign > MaxAlign)
 987         MaxAlign = EltAlign;
 988       if (MaxAlign == 16)
 989         break;
 990     }
 991   }
 992   return;
 993 }
 994
 995 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 996 /// function arguments in the caller parameter area. For X86, aggregates
 997 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 998 /// are at 4-byte boundaries.
 999 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1000   if (Subtarget->is64Bit()) {
1001     // Max of 8 and alignment of type.
1002     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1003     if (TyAlign > 8)
1004       return TyAlign;
1005     return 8;
1006   }
1007
1008   unsigned Align = 4;
1009   if (Subtarget->hasSSE1())
1010     getMaxByValAlign(Ty, Align);
1011   return Align;
1012 }
1013
1014 /// getOptimalMemOpType - Returns the target specific optimal type for load
1015 /// and store operations as a result of memset, memcpy, and memmove
1016 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1017 /// determining it.
1018 MVT
1019 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1020                                        bool isSrcConst, bool isSrcStr,
1021                                        SelectionDAG &DAG) const {
1022   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1023   // linux.  This is because the stack realignment code can't handle certain
1024   // cases like PR2962.  This should be removed when PR2962 is fixed.
1025   const Function *F = DAG.getMachineFunction().getFunction();
1026   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1027   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1028     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1029       return MVT::v4i32;
1030     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1031       return MVT::v4f32;
1032   }
1033   if (Subtarget->is64Bit() && Size >= 8)
1034     return MVT::i64;
1035   return MVT::i32;
1036 }
1037
1038 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1039 /// jumptable.
1040 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1041                                                       SelectionDAG &DAG) const {
1042   if (usesGlobalOffsetTable())
1043     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1044   if (!Subtarget->is64Bit())
1045     // This doesn't have DebugLoc associated with it, but is not really the
1046     // same as a Register.
1047     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1048                        getPointerTy());
1049   return Table;
1050 }
1051
1052 /// getFunctionAlignment - Return the Log2 alignment of this function.
1053 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1054   return F->hasFnAttr(Attribute::OptimizeForSize) ? 1 : 4;
1055 }
1056
1057 //===----------------------------------------------------------------------===//
1058 //               Return Value Calling Convention Implementation
1059 //===----------------------------------------------------------------------===//
1060
1061 #include "X86GenCallingConv.inc"
1062
1063 /// LowerRET - Lower an ISD::RET node.
1064 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
1065   DebugLoc dl = Op.getDebugLoc();
1066   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
1067
1068   SmallVector<CCValAssign, 16> RVLocs;
1069   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1070   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1071   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs, *DAG.getContext());
1072   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
1073
1074   // If this is the first return lowered for this function, add the regs to the
1075   // liveout set for the function.
1076   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1077     for (unsigned i = 0; i != RVLocs.size(); ++i)
1078       if (RVLocs[i].isRegLoc())
1079         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1080   }
1081   SDValue Chain = Op.getOperand(0);
1082
1083   // Handle tail call return.
1084   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
1085   if (Chain.getOpcode() == X86ISD::TAILCALL) {
1086     SDValue TailCall = Chain;
1087     SDValue TargetAddress = TailCall.getOperand(1);
1088     SDValue StackAdjustment = TailCall.getOperand(2);
1089     assert(((TargetAddress.getOpcode() == ISD::Register &&
1090                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
1091                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R11)) ||
1092               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
1093               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
1094              "Expecting an global address, external symbol, or register");
1095     assert(StackAdjustment.getOpcode() == ISD::Constant &&
1096            "Expecting a const value");
1097
1098     SmallVector<SDValue,8> Operands;
1099     Operands.push_back(Chain.getOperand(0));
1100     Operands.push_back(TargetAddress);
1101     Operands.push_back(StackAdjustment);
1102     // Copy registers used by the call. Last operand is a flag so it is not
1103     // copied.
1104     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
1105       Operands.push_back(Chain.getOperand(i));
1106     }
1107     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0],
1108                        Operands.size());
1109   }
1110
1111   // Regular return.
1112   SDValue Flag;
1113
1114   SmallVector<SDValue, 6> RetOps;
1115   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1116   // Operand #1 = Bytes To Pop
1117   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
1118
1119   // Copy the result values into the output registers.
1120   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1121     CCValAssign &VA = RVLocs[i];
1122     assert(VA.isRegLoc() && "Can only return in registers!");
1123     SDValue ValToCopy = Op.getOperand(i*2+1);
1124
1125     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1126     // the RET instruction and handled by the FP Stackifier.
1127     if (VA.getLocReg() == X86::ST0 ||
1128         VA.getLocReg() == X86::ST1) {
1129       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1130       // change the value to the FP stack register class.
1131       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1132         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1133       RetOps.push_back(ValToCopy);
1134       // Don't emit a copytoreg.
1135       continue;
1136     }
1137
1138     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1139     // which is returned in RAX / RDX.
1140     if (Subtarget->is64Bit()) {
1141       MVT ValVT = ValToCopy.getValueType();
1142       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1143         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1144         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1145           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1146       }
1147     }
1148
1149     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1150     Flag = Chain.getValue(1);
1151   }
1152
1153   // The x86-64 ABI for returning structs by value requires that we copy
1154   // the sret argument into %rax for the return. We saved the argument into
1155   // a virtual register in the entry block, so now we copy the value out
1156   // and into %rax.
1157   if (Subtarget->is64Bit() &&
1158       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1159     MachineFunction &MF = DAG.getMachineFunction();
1160     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1161     unsigned Reg = FuncInfo->getSRetReturnReg();
1162     if (!Reg) {
1163       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1164       FuncInfo->setSRetReturnReg(Reg);
1165     }
1166     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1167
1168     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1169     Flag = Chain.getValue(1);
1170   }
1171
1172   RetOps[0] = Chain;  // Update chain.
1173
1174   // Add the flag if we have it.
1175   if (Flag.getNode())
1176     RetOps.push_back(Flag);
1177
1178   return DAG.getNode(X86ISD::RET_FLAG, dl,
1179                      MVT::Other, &RetOps[0], RetOps.size());
1180 }
1181
1182
1183 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1184 /// appropriate copies out of appropriate physical registers.  This assumes that
1185 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1186 /// being lowered.  The returns a SDNode with the same number of values as the
1187 /// ISD::CALL.
1188 SDNode *X86TargetLowering::
1189 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1190                 unsigned CallingConv, SelectionDAG &DAG) {
1191
1192   DebugLoc dl = TheCall->getDebugLoc();
1193   // Assign locations to each value returned by this call.
1194   SmallVector<CCValAssign, 16> RVLocs;
1195   bool isVarArg = TheCall->isVarArg();
1196   bool Is64Bit = Subtarget->is64Bit();
1197   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(),
1198                  RVLocs, *DAG.getContext());
1199   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1200
1201   SmallVector<SDValue, 8> ResultVals;
1202
1203   // Copy all of the result registers out of their specified physreg.
1204   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1205     CCValAssign &VA = RVLocs[i];
1206     MVT CopyVT = VA.getValVT();
1207
1208     // If this is x86-64, and we disabled SSE, we can't return FP values
1209     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1210         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1211       llvm_report_error("SSE register return with SSE disabled");
1212     }
1213
1214     // If this is a call to a function that returns an fp value on the floating
1215     // point stack, but where we prefer to use the value in xmm registers, copy
1216     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1217     if ((VA.getLocReg() == X86::ST0 ||
1218          VA.getLocReg() == X86::ST1) &&
1219         isScalarFPTypeInSSEReg(VA.getValVT())) {
1220       CopyVT = MVT::f80;
1221     }
1222
1223     SDValue Val;
1224     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1225       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1226       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1227         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1228                                    MVT::v2i64, InFlag).getValue(1);
1229         Val = Chain.getValue(0);
1230         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1231                           Val, DAG.getConstant(0, MVT::i64));
1232       } else {
1233         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1234                                    MVT::i64, InFlag).getValue(1);
1235         Val = Chain.getValue(0);
1236       }
1237       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1238     } else {
1239       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1240                                  CopyVT, InFlag).getValue(1);
1241       Val = Chain.getValue(0);
1242     }
1243     InFlag = Chain.getValue(2);
1244
1245     if (CopyVT != VA.getValVT()) {
1246       // Round the F80 the right size, which also moves to the appropriate xmm
1247       // register.
1248       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1249                         // This truncation won't change the value.
1250                         DAG.getIntPtrConstant(1));
1251     }
1252
1253     ResultVals.push_back(Val);
1254   }
1255
1256   // Merge everything together with a MERGE_VALUES node.
1257   ResultVals.push_back(Chain);
1258   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1259                      &ResultVals[0], ResultVals.size()).getNode();
1260 }
1261
1262
1263 //===----------------------------------------------------------------------===//
1264 //                C & StdCall & Fast Calling Convention implementation
1265 //===----------------------------------------------------------------------===//
1266 //  StdCall calling convention seems to be standard for many Windows' API
1267 //  routines and around. It differs from C calling convention just a little:
1268 //  callee should clean up the stack, not caller. Symbols should be also
1269 //  decorated in some fancy way :) It doesn't support any vector arguments.
1270 //  For info on fast calling convention see Fast Calling Convention (tail call)
1271 //  implementation LowerX86_32FastCCCallTo.
1272
1273 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1274 /// semantics.
1275 static bool CallIsStructReturn(CallSDNode *TheCall) {
1276   unsigned NumOps = TheCall->getNumArgs();
1277   if (!NumOps)
1278     return false;
1279
1280   return TheCall->getArgFlags(0).isSRet();
1281 }
1282
1283 /// ArgsAreStructReturn - Determines whether a function uses struct
1284 /// return semantics.
1285 static bool ArgsAreStructReturn(SDValue Op) {
1286   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1287   if (!NumArgs)
1288     return false;
1289
1290   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1291 }
1292
1293 /// IsCalleePop - Determines whether the callee is required to pop its
1294 /// own arguments. Callee pop is necessary to support tail calls.
1295 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1296   if (IsVarArg)
1297     return false;
1298
1299   switch (CallingConv) {
1300   default:
1301     return false;
1302   case CallingConv::X86_StdCall:
1303     return !Subtarget->is64Bit();
1304   case CallingConv::X86_FastCall:
1305     return !Subtarget->is64Bit();
1306   case CallingConv::Fast:
1307     return PerformTailCallOpt;
1308   }
1309 }
1310
1311 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1312 /// given CallingConvention value.
1313 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1314   if (Subtarget->is64Bit()) {
1315     if (Subtarget->isTargetWin64())
1316       return CC_X86_Win64_C;
1317     else
1318       return CC_X86_64_C;
1319   }
1320
1321   if (CC == CallingConv::X86_FastCall)
1322     return CC_X86_32_FastCall;
1323   else if (CC == CallingConv::Fast)
1324     return CC_X86_32_FastCC;
1325   else
1326     return CC_X86_32_C;
1327 }
1328
1329 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1330 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1331 NameDecorationStyle
1332 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1333   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1334   if (CC == CallingConv::X86_FastCall)
1335     return FastCall;
1336   else if (CC == CallingConv::X86_StdCall)
1337     return StdCall;
1338   return None;
1339 }
1340
1341
1342 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1343 /// by "Src" to address "Dst" with size and alignment information specified by
1344 /// the specific parameter attribute. The copy will be passed as a byval
1345 /// function parameter.
1346 static SDValue
1347 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1348                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1349                           DebugLoc dl) {
1350   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1351   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1352                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1353 }
1354
1355 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1356                                               const CCValAssign &VA,
1357                                               MachineFrameInfo *MFI,
1358                                               unsigned CC,
1359                                               SDValue Root, unsigned i) {
1360   // Create the nodes corresponding to a load from this parameter slot.
1361   ISD::ArgFlagsTy Flags =
1362     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1363   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1364   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1365
1366   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1367   // changed with more analysis.
1368   // In case of tail call optimization mark all arguments mutable. Since they
1369   // could be overwritten by lowering of arguments in case of a tail call.
1370   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1371                                   VA.getLocMemOffset(), isImmutable);
1372   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1373   if (Flags.isByVal())
1374     return FIN;
1375   return DAG.getLoad(VA.getValVT(), Op.getDebugLoc(), Root, FIN,
1376                      PseudoSourceValue::getFixedStack(FI), 0);
1377 }
1378
1379 SDValue
1380 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1381   MachineFunction &MF = DAG.getMachineFunction();
1382   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1383   DebugLoc dl = Op.getDebugLoc();
1384
1385   const Function* Fn = MF.getFunction();
1386   if (Fn->hasExternalLinkage() &&
1387       Subtarget->isTargetCygMing() &&
1388       Fn->getName() == "main")
1389     FuncInfo->setForceFramePointer(true);
1390
1391   // Decorate the function name.
1392   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1393
1394   MachineFrameInfo *MFI = MF.getFrameInfo();
1395   SDValue Root = Op.getOperand(0);
1396   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1397   unsigned CC = MF.getFunction()->getCallingConv();
1398   bool Is64Bit = Subtarget->is64Bit();
1399   bool IsWin64 = Subtarget->isTargetWin64();
1400
1401   assert(!(isVarArg && CC == CallingConv::Fast) &&
1402          "Var args not supported with calling convention fastcc");
1403
1404   // Assign locations to all of the incoming arguments.
1405   SmallVector<CCValAssign, 16> ArgLocs;
1406   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs, *DAG.getContext());
1407   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1408
1409   SmallVector<SDValue, 8> ArgValues;
1410   unsigned LastVal = ~0U;
1411   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1412     CCValAssign &VA = ArgLocs[i];
1413     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1414     // places.
1415     assert(VA.getValNo() != LastVal &&
1416            "Don't support value assigned to multiple locs yet");
1417     LastVal = VA.getValNo();
1418
1419     if (VA.isRegLoc()) {
1420       MVT RegVT = VA.getLocVT();
1421       TargetRegisterClass *RC = NULL;
1422       if (RegVT == MVT::i32)
1423         RC = X86::GR32RegisterClass;
1424       else if (Is64Bit && RegVT == MVT::i64)
1425         RC = X86::GR64RegisterClass;
1426       else if (RegVT == MVT::f32)
1427         RC = X86::FR32RegisterClass;
1428       else if (RegVT == MVT::f64)
1429         RC = X86::FR64RegisterClass;
1430       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1431         RC = X86::VR128RegisterClass;
1432       else if (RegVT.isVector()) {
1433         assert(RegVT.getSizeInBits() == 64);
1434         if (!Is64Bit)
1435           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1436         else {
1437           // Darwin calling convention passes MMX values in either GPRs or
1438           // XMMs in x86-64. Other targets pass them in memory.
1439           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1440             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1441             RegVT = MVT::v2i64;
1442           } else {
1443             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1444             RegVT = MVT::i64;
1445           }
1446         }
1447       } else {
1448         llvm_unreachable("Unknown argument type!");
1449       }
1450
1451       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1452       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1453
1454       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1455       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1456       // right size.
1457       if (VA.getLocInfo() == CCValAssign::SExt)
1458         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1459                                DAG.getValueType(VA.getValVT()));
1460       else if (VA.getLocInfo() == CCValAssign::ZExt)
1461         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1462                                DAG.getValueType(VA.getValVT()));
1463
1464       if (VA.getLocInfo() != CCValAssign::Full)
1465         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1466
1467       // Handle MMX values passed in GPRs.
1468       if (Is64Bit && RegVT != VA.getLocVT()) {
1469         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1470           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1471         else if (RC == X86::VR128RegisterClass) {
1472           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1473                                  ArgValue, DAG.getConstant(0, MVT::i64));
1474           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1475         }
1476       }
1477
1478       ArgValues.push_back(ArgValue);
1479     } else {
1480       assert(VA.isMemLoc());
1481       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1482     }
1483   }
1484
1485   // The x86-64 ABI for returning structs by value requires that we copy
1486   // the sret argument into %rax for the return. Save the argument into
1487   // a virtual register so that we can access it from the return points.
1488   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1489     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1490     unsigned Reg = FuncInfo->getSRetReturnReg();
1491     if (!Reg) {
1492       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1493       FuncInfo->setSRetReturnReg(Reg);
1494     }
1495     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1496     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1497   }
1498
1499   unsigned StackSize = CCInfo.getNextStackOffset();
1500   // align stack specially for tail calls
1501   if (PerformTailCallOpt && CC == CallingConv::Fast)
1502     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1503
1504   // If the function takes variable number of arguments, make a frame index for
1505   // the start of the first vararg value... for expansion of llvm.va_start.
1506   if (isVarArg) {
1507     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1508       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1509     }
1510     if (Is64Bit) {
1511       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1512
1513       // FIXME: We should really autogenerate these arrays
1514       static const unsigned GPR64ArgRegsWin64[] = {
1515         X86::RCX, X86::RDX, X86::R8,  X86::R9
1516       };
1517       static const unsigned XMMArgRegsWin64[] = {
1518         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1519       };
1520       static const unsigned GPR64ArgRegs64Bit[] = {
1521         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1522       };
1523       static const unsigned XMMArgRegs64Bit[] = {
1524         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1525         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1526       };
1527       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1528
1529       if (IsWin64) {
1530         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1531         GPR64ArgRegs = GPR64ArgRegsWin64;
1532         XMMArgRegs = XMMArgRegsWin64;
1533       } else {
1534         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1535         GPR64ArgRegs = GPR64ArgRegs64Bit;
1536         XMMArgRegs = XMMArgRegs64Bit;
1537       }
1538       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1539                                                        TotalNumIntRegs);
1540       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1541                                                        TotalNumXMMRegs);
1542
1543       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1544       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1545              "SSE register cannot be used when SSE is disabled!");
1546       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1547              "SSE register cannot be used when SSE is disabled!");
1548       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1549         // Kernel mode asks for SSE to be disabled, so don't push them
1550         // on the stack.
1551         TotalNumXMMRegs = 0;
1552
1553       // For X86-64, if there are vararg parameters that are passed via
1554       // registers, then we must store them to their spots on the stack so they
1555       // may be loaded by deferencing the result of va_next.
1556       VarArgsGPOffset = NumIntRegs * 8;
1557       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1558       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1559                                                  TotalNumXMMRegs * 16, 16);
1560
1561       // Store the integer parameter registers.
1562       SmallVector<SDValue, 8> MemOps;
1563       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1564       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1565                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1566       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1567         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1568                                      X86::GR64RegisterClass);
1569         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1570         SDValue Store =
1571           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1572                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1573         MemOps.push_back(Store);
1574         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1575                           DAG.getIntPtrConstant(8));
1576       }
1577
1578       // Now store the XMM (fp + vector) parameter registers.
1579       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1580                         DAG.getIntPtrConstant(VarArgsFPOffset));
1581       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1582         unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1583                                      X86::VR128RegisterClass);
1584         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1585         SDValue Store =
1586           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1587                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1588         MemOps.push_back(Store);
1589         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1590                           DAG.getIntPtrConstant(16));
1591       }
1592       if (!MemOps.empty())
1593           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1594                              &MemOps[0], MemOps.size());
1595     }
1596   }
1597
1598   ArgValues.push_back(Root);
1599
1600   // Some CCs need callee pop.
1601   if (IsCalleePop(isVarArg, CC)) {
1602     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1603     BytesCallerReserves = 0;
1604   } else {
1605     BytesToPopOnReturn  = 0; // Callee pops nothing.
1606     // If this is an sret function, the return should pop the hidden pointer.
1607     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1608       BytesToPopOnReturn = 4;
1609     BytesCallerReserves = StackSize;
1610   }
1611
1612   if (!Is64Bit) {
1613     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1614     if (CC == CallingConv::X86_FastCall)
1615       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1616   }
1617
1618   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1619
1620   // Return the new list of results.
1621   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1622                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1623 }
1624
1625 SDValue
1626 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1627                                     const SDValue &StackPtr,
1628                                     const CCValAssign &VA,
1629                                     SDValue Chain,
1630                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1631   DebugLoc dl = TheCall->getDebugLoc();
1632   unsigned LocMemOffset = VA.getLocMemOffset();
1633   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1634   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1635   if (Flags.isByVal()) {
1636     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1637   }
1638   return DAG.getStore(Chain, dl, Arg, PtrOff,
1639                       PseudoSourceValue::getStack(), LocMemOffset);
1640 }
1641
1642 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1643 /// optimization is performed and it is required.
1644 SDValue
1645 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1646                                            SDValue &OutRetAddr,
1647                                            SDValue Chain,
1648                                            bool IsTailCall,
1649                                            bool Is64Bit,
1650                                            int FPDiff,
1651                                            DebugLoc dl) {
1652   if (!IsTailCall || FPDiff==0) return Chain;
1653
1654   // Adjust the Return address stack slot.
1655   MVT VT = getPointerTy();
1656   OutRetAddr = getReturnAddressFrameIndex(DAG);
1657
1658   // Load the "old" Return address.
1659   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1660   return SDValue(OutRetAddr.getNode(), 1);
1661 }
1662
1663 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1664 /// optimization is performed and it is required (FPDiff!=0).
1665 static SDValue
1666 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1667                          SDValue Chain, SDValue RetAddrFrIdx,
1668                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1669   // Store the return address to the appropriate stack slot.
1670   if (!FPDiff) return Chain;
1671   // Calculate the new stack slot for the return address.
1672   int SlotSize = Is64Bit ? 8 : 4;
1673   int NewReturnAddrFI =
1674     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1675   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1676   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1677   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1678                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1679   return Chain;
1680 }
1681
1682 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1683   MachineFunction &MF = DAG.getMachineFunction();
1684   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1685   SDValue Chain       = TheCall->getChain();
1686   unsigned CC         = TheCall->getCallingConv();
1687   bool isVarArg       = TheCall->isVarArg();
1688   bool IsTailCall     = TheCall->isTailCall() &&
1689                         CC == CallingConv::Fast && PerformTailCallOpt;
1690   SDValue Callee      = TheCall->getCallee();
1691   bool Is64Bit        = Subtarget->is64Bit();
1692   bool IsStructRet    = CallIsStructReturn(TheCall);
1693   DebugLoc dl         = TheCall->getDebugLoc();
1694
1695   assert(!(isVarArg && CC == CallingConv::Fast) &&
1696          "Var args not supported with calling convention fastcc");
1697
1698   // Analyze operands of the call, assigning locations to each operand.
1699   SmallVector<CCValAssign, 16> ArgLocs;
1700   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs, *DAG.getContext());
1701   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1702
1703   // Get a count of how many bytes are to be pushed on the stack.
1704   unsigned NumBytes = CCInfo.getNextStackOffset();
1705   if (PerformTailCallOpt && CC == CallingConv::Fast)
1706     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1707
1708   int FPDiff = 0;
1709   if (IsTailCall) {
1710     // Lower arguments at fp - stackoffset + fpdiff.
1711     unsigned NumBytesCallerPushed =
1712       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1713     FPDiff = NumBytesCallerPushed - NumBytes;
1714
1715     // Set the delta of movement of the returnaddr stackslot.
1716     // But only set if delta is greater than previous delta.
1717     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1718       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1719   }
1720
1721   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1722
1723   SDValue RetAddrFrIdx;
1724   // Load return adress for tail calls.
1725   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1726                                   FPDiff, dl);
1727
1728   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1729   SmallVector<SDValue, 8> MemOpChains;
1730   SDValue StackPtr;
1731
1732   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1733   // of tail call optimization arguments are handle later.
1734   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1735     CCValAssign &VA = ArgLocs[i];
1736     SDValue Arg = TheCall->getArg(i);
1737     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1738     bool isByVal = Flags.isByVal();
1739
1740     // Promote the value if needed.
1741     switch (VA.getLocInfo()) {
1742     default: llvm_unreachable("Unknown loc info!");
1743     case CCValAssign::Full: break;
1744     case CCValAssign::SExt:
1745       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1746       break;
1747     case CCValAssign::ZExt:
1748       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1749       break;
1750     case CCValAssign::AExt:
1751       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1752       break;
1753     }
1754
1755     if (VA.isRegLoc()) {
1756       if (Is64Bit) {
1757         MVT RegVT = VA.getLocVT();
1758         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1759           switch (VA.getLocReg()) {
1760           default:
1761             break;
1762           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1763           case X86::R8: {
1764             // Special case: passing MMX values in GPR registers.
1765             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1766             break;
1767           }
1768           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1769           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1770             // Special case: passing MMX values in XMM registers.
1771             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1772             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1773             Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1774             break;
1775           }
1776           }
1777       }
1778       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1779     } else {
1780       if (!IsTailCall || (IsTailCall && isByVal)) {
1781         assert(VA.isMemLoc());
1782         if (StackPtr.getNode() == 0)
1783           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1784
1785         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1786                                                Chain, Arg, Flags));
1787       }
1788     }
1789   }
1790
1791   if (!MemOpChains.empty())
1792     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1793                         &MemOpChains[0], MemOpChains.size());
1794
1795   // Build a sequence of copy-to-reg nodes chained together with token chain
1796   // and flag operands which copy the outgoing args into registers.
1797   SDValue InFlag;
1798   // Tail call byval lowering might overwrite argument registers so in case of
1799   // tail call optimization the copies to registers are lowered later.
1800   if (!IsTailCall)
1801     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1802       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1803                                RegsToPass[i].second, InFlag);
1804       InFlag = Chain.getValue(1);
1805     }
1806
1807
1808   if (Subtarget->isPICStyleGOT()) {
1809     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1810     // GOT pointer.
1811     if (!IsTailCall) {
1812       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1813                                DAG.getNode(X86ISD::GlobalBaseReg,
1814                                            DebugLoc::getUnknownLoc(),
1815                                            getPointerTy()),
1816                                InFlag);
1817       InFlag = Chain.getValue(1);
1818     } else {
1819       // If we are tail calling and generating PIC/GOT style code load the
1820       // address of the callee into ECX. The value in ecx is used as target of
1821       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1822       // for tail calls on PIC/GOT architectures. Normally we would just put the
1823       // address of GOT into ebx and then call target@PLT. But for tail calls
1824       // ebx would be restored (since ebx is callee saved) before jumping to the
1825       // target@PLT.
1826
1827       // Note: The actual moving to ECX is done further down.
1828       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1829       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1830           !G->getGlobal()->hasProtectedVisibility())
1831         Callee = LowerGlobalAddress(Callee, DAG);
1832       else if (isa<ExternalSymbolSDNode>(Callee))
1833         Callee = LowerExternalSymbol(Callee, DAG);
1834     }
1835   }
1836
1837   if (Is64Bit && isVarArg) {
1838     // From AMD64 ABI document:
1839     // For calls that may call functions that use varargs or stdargs
1840     // (prototype-less calls or calls to functions containing ellipsis (...) in
1841     // the declaration) %al is used as hidden argument to specify the number
1842     // of SSE registers used. The contents of %al do not need to match exactly
1843     // the number of registers, but must be an ubound on the number of SSE
1844     // registers used and is in the range 0 - 8 inclusive.
1845
1846     // FIXME: Verify this on Win64
1847     // Count the number of XMM registers allocated.
1848     static const unsigned XMMArgRegs[] = {
1849       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1850       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1851     };
1852     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1853     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1854            && "SSE registers cannot be used when SSE is disabled");
1855
1856     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1857                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1858     InFlag = Chain.getValue(1);
1859   }
1860
1861
1862   // For tail calls lower the arguments to the 'real' stack slot.
1863   if (IsTailCall) {
1864     SmallVector<SDValue, 8> MemOpChains2;
1865     SDValue FIN;
1866     int FI = 0;
1867     // Do not flag preceeding copytoreg stuff together with the following stuff.
1868     InFlag = SDValue();
1869     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1870       CCValAssign &VA = ArgLocs[i];
1871       if (!VA.isRegLoc()) {
1872         assert(VA.isMemLoc());
1873         SDValue Arg = TheCall->getArg(i);
1874         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1875         // Create frame index.
1876         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1877         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1878         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1879         FIN = DAG.getFrameIndex(FI, getPointerTy());
1880
1881         if (Flags.isByVal()) {
1882           // Copy relative to framepointer.
1883           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1884           if (StackPtr.getNode() == 0)
1885             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1886                                           getPointerTy());
1887           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1888
1889           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1890                                                            Flags, DAG, dl));
1891         } else {
1892           // Store relative to framepointer.
1893           MemOpChains2.push_back(
1894             DAG.getStore(Chain, dl, Arg, FIN,
1895                          PseudoSourceValue::getFixedStack(FI), 0));
1896         }
1897       }
1898     }
1899
1900     if (!MemOpChains2.empty())
1901       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1902                           &MemOpChains2[0], MemOpChains2.size());
1903
1904     // Copy arguments to their registers.
1905     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1906       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1907                                RegsToPass[i].second, InFlag);
1908       InFlag = Chain.getValue(1);
1909     }
1910     InFlag =SDValue();
1911
1912     // Store the return address to the appropriate stack slot.
1913     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1914                                      FPDiff, dl);
1915   }
1916
1917   // If the callee is a GlobalAddress node (quite common, every direct call is)
1918   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1919   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1920     // We should use extra load for direct calls to dllimported functions in
1921     // non-JIT mode.
1922     GlobalValue *GV = G->getGlobal();
1923     if (!GV->hasDLLImportLinkage()) {
1924       unsigned char OpFlags = 0;
1925
1926       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1927       // external symbols most go through the PLT in PIC mode.  If the symbol
1928       // has hidden or protected visibility, or if it is static or local, then
1929       // we don't need to use the PLT - we can directly call it.
1930       if (Subtarget->isTargetELF() &&
1931           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1932           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1933         OpFlags = X86II::MO_PLT;
1934       } else if (Subtarget->isPICStyleStubAny() &&
1935                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1936                Subtarget->getDarwinVers() < 9) {
1937         // PC-relative references to external symbols should go through $stub,
1938         // unless we're building with the leopard linker or later, which
1939         // automatically synthesizes these stubs.
1940         OpFlags = X86II::MO_DARWIN_STUB;
1941       }
1942
1943       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1944                                           G->getOffset(), OpFlags);
1945     }
1946   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1947     unsigned char OpFlags = 0;
1948
1949     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
1950     // symbols should go through the PLT.
1951     if (Subtarget->isTargetELF() &&
1952         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1953       OpFlags = X86II::MO_PLT;
1954     } else if (Subtarget->isPICStyleStubAny() &&
1955              Subtarget->getDarwinVers() < 9) {
1956       // PC-relative references to external symbols should go through $stub,
1957       // unless we're building with the leopard linker or later, which
1958       // automatically synthesizes these stubs.
1959       OpFlags = X86II::MO_DARWIN_STUB;
1960     }
1961
1962     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
1963                                          OpFlags);
1964   } else if (IsTailCall) {
1965     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
1966
1967     Chain = DAG.getCopyToReg(Chain,  dl,
1968                              DAG.getRegister(Opc, getPointerTy()),
1969                              Callee,InFlag);
1970     Callee = DAG.getRegister(Opc, getPointerTy());
1971     // Add register as live out.
1972     MF.getRegInfo().addLiveOut(Opc);
1973   }
1974
1975   // Returns a chain & a flag for retval copy to use.
1976   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1977   SmallVector<SDValue, 8> Ops;
1978
1979   if (IsTailCall) {
1980     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1981                            DAG.getIntPtrConstant(0, true), InFlag);
1982     InFlag = Chain.getValue(1);
1983
1984     // Returns a chain & a flag for retval copy to use.
1985     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1986     Ops.clear();
1987   }
1988
1989   Ops.push_back(Chain);
1990   Ops.push_back(Callee);
1991
1992   if (IsTailCall)
1993     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1994
1995   // Add argument registers to the end of the list so that they are known live
1996   // into the call.
1997   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1998     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1999                                   RegsToPass[i].second.getValueType()));
2000
2001   // Add an implicit use GOT pointer in EBX.
2002   if (!IsTailCall && Subtarget->isPICStyleGOT())
2003     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2004
2005   // Add an implicit use of AL for x86 vararg functions.
2006   if (Is64Bit && isVarArg)
2007     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2008
2009   if (InFlag.getNode())
2010     Ops.push_back(InFlag);
2011
2012   if (IsTailCall) {
2013     assert(InFlag.getNode() &&
2014            "Flag must be set. Depend on flag being set in LowerRET");
2015     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
2016                         TheCall->getVTList(), &Ops[0], Ops.size());
2017
2018     return SDValue(Chain.getNode(), Op.getResNo());
2019   }
2020
2021   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2022   InFlag = Chain.getValue(1);
2023
2024   // Create the CALLSEQ_END node.
2025   unsigned NumBytesForCalleeToPush;
2026   if (IsCalleePop(isVarArg, CC))
2027     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2028   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
2029     // If this is is a call to a struct-return function, the callee
2030     // pops the hidden struct pointer, so we have to push it back.
2031     // This is common for Darwin/X86, Linux & Mingw32 targets.
2032     NumBytesForCalleeToPush = 4;
2033   else
2034     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2035
2036   // Returns a flag for retval copy to use.
2037   Chain = DAG.getCALLSEQ_END(Chain,
2038                              DAG.getIntPtrConstant(NumBytes, true),
2039                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2040                                                    true),
2041                              InFlag);
2042   InFlag = Chain.getValue(1);
2043
2044   // Handle result values, copying them out of physregs into vregs that we
2045   // return.
2046   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
2047                  Op.getResNo());
2048 }
2049
2050
2051 //===----------------------------------------------------------------------===//
2052 //                Fast Calling Convention (tail call) implementation
2053 //===----------------------------------------------------------------------===//
2054
2055 //  Like std call, callee cleans arguments, convention except that ECX is
2056 //  reserved for storing the tail called function address. Only 2 registers are
2057 //  free for argument passing (inreg). Tail call optimization is performed
2058 //  provided:
2059 //                * tailcallopt is enabled
2060 //                * caller/callee are fastcc
2061 //  On X86_64 architecture with GOT-style position independent code only local
2062 //  (within module) calls are supported at the moment.
2063 //  To keep the stack aligned according to platform abi the function
2064 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2065 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2066 //  If a tail called function callee has more arguments than the caller the
2067 //  caller needs to make sure that there is room to move the RETADDR to. This is
2068 //  achieved by reserving an area the size of the argument delta right after the
2069 //  original REtADDR, but before the saved framepointer or the spilled registers
2070 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2071 //  stack layout:
2072 //    arg1
2073 //    arg2
2074 //    RETADDR
2075 //    [ new RETADDR
2076 //      move area ]
2077 //    (possible EBP)
2078 //    ESI
2079 //    EDI
2080 //    local1 ..
2081
2082 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2083 /// for a 16 byte align requirement.
2084 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2085                                                         SelectionDAG& DAG) {
2086   MachineFunction &MF = DAG.getMachineFunction();
2087   const TargetMachine &TM = MF.getTarget();
2088   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2089   unsigned StackAlignment = TFI.getStackAlignment();
2090   uint64_t AlignMask = StackAlignment - 1;
2091   int64_t Offset = StackSize;
2092   uint64_t SlotSize = TD->getPointerSize();
2093   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2094     // Number smaller than 12 so just add the difference.
2095     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2096   } else {
2097     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2098     Offset = ((~AlignMask) & Offset) + StackAlignment +
2099       (StackAlignment-SlotSize);
2100   }
2101   return Offset;
2102 }
2103
2104 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
2105 /// following the call is a return. A function is eligible if caller/callee
2106 /// calling conventions match, currently only fastcc supports tail calls, and
2107 /// the function CALL is immediatly followed by a RET.
2108 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
2109                                                       SDValue Ret,
2110                                                       SelectionDAG& DAG) const {
2111   if (!PerformTailCallOpt)
2112     return false;
2113
2114   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
2115     unsigned CallerCC =
2116       DAG.getMachineFunction().getFunction()->getCallingConv();
2117     unsigned CalleeCC = TheCall->getCallingConv();
2118     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC)
2119       return true;
2120   }
2121
2122   return false;
2123 }
2124
2125 FastISel *
2126 X86TargetLowering::createFastISel(MachineFunction &mf,
2127                                   MachineModuleInfo *mmo,
2128                                   DwarfWriter *dw,
2129                                   DenseMap<const Value *, unsigned> &vm,
2130                                   DenseMap<const BasicBlock *,
2131                                            MachineBasicBlock *> &bm,
2132                                   DenseMap<const AllocaInst *, int> &am
2133 #ifndef NDEBUG
2134                                   , SmallSet<Instruction*, 8> &cil
2135 #endif
2136                                   ) {
2137   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2138 #ifndef NDEBUG
2139                              , cil
2140 #endif
2141                              );
2142 }
2143
2144
2145 //===----------------------------------------------------------------------===//
2146 //                           Other Lowering Hooks
2147 //===----------------------------------------------------------------------===//
2148
2149
2150 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2151   MachineFunction &MF = DAG.getMachineFunction();
2152   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2153   int ReturnAddrIndex = FuncInfo->getRAIndex();
2154
2155   if (ReturnAddrIndex == 0) {
2156     // Set up a frame object for the return address.
2157     uint64_t SlotSize = TD->getPointerSize();
2158     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2159     FuncInfo->setRAIndex(ReturnAddrIndex);
2160   }
2161
2162   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2163 }
2164
2165
2166 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2167 /// specific condition code, returning the condition code and the LHS/RHS of the
2168 /// comparison to make.
2169 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2170                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2171   if (!isFP) {
2172     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2173       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2174         // X > -1   -> X == 0, jump !sign.
2175         RHS = DAG.getConstant(0, RHS.getValueType());
2176         return X86::COND_NS;
2177       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2178         // X < 0   -> X == 0, jump on sign.
2179         return X86::COND_S;
2180       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2181         // X < 1   -> X <= 0
2182         RHS = DAG.getConstant(0, RHS.getValueType());
2183         return X86::COND_LE;
2184       }
2185     }
2186
2187     switch (SetCCOpcode) {
2188     default: llvm_unreachable("Invalid integer condition!");
2189     case ISD::SETEQ:  return X86::COND_E;
2190     case ISD::SETGT:  return X86::COND_G;
2191     case ISD::SETGE:  return X86::COND_GE;
2192     case ISD::SETLT:  return X86::COND_L;
2193     case ISD::SETLE:  return X86::COND_LE;
2194     case ISD::SETNE:  return X86::COND_NE;
2195     case ISD::SETULT: return X86::COND_B;
2196     case ISD::SETUGT: return X86::COND_A;
2197     case ISD::SETULE: return X86::COND_BE;
2198     case ISD::SETUGE: return X86::COND_AE;
2199     }
2200   }
2201
2202   // First determine if it is required or is profitable to flip the operands.
2203
2204   // If LHS is a foldable load, but RHS is not, flip the condition.
2205   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2206       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2207     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2208     std::swap(LHS, RHS);
2209   }
2210
2211   switch (SetCCOpcode) {
2212   default: break;
2213   case ISD::SETOLT:
2214   case ISD::SETOLE:
2215   case ISD::SETUGT:
2216   case ISD::SETUGE:
2217     std::swap(LHS, RHS);
2218     break;
2219   }
2220
2221   // On a floating point condition, the flags are set as follows:
2222   // ZF  PF  CF   op
2223   //  0 | 0 | 0 | X > Y
2224   //  0 | 0 | 1 | X < Y
2225   //  1 | 0 | 0 | X == Y
2226   //  1 | 1 | 1 | unordered
2227   switch (SetCCOpcode) {
2228   default: llvm_unreachable("Condcode should be pre-legalized away");
2229   case ISD::SETUEQ:
2230   case ISD::SETEQ:   return X86::COND_E;
2231   case ISD::SETOLT:              // flipped
2232   case ISD::SETOGT:
2233   case ISD::SETGT:   return X86::COND_A;
2234   case ISD::SETOLE:              // flipped
2235   case ISD::SETOGE:
2236   case ISD::SETGE:   return X86::COND_AE;
2237   case ISD::SETUGT:              // flipped
2238   case ISD::SETULT:
2239   case ISD::SETLT:   return X86::COND_B;
2240   case ISD::SETUGE:              // flipped
2241   case ISD::SETULE:
2242   case ISD::SETLE:   return X86::COND_BE;
2243   case ISD::SETONE:
2244   case ISD::SETNE:   return X86::COND_NE;
2245   case ISD::SETUO:   return X86::COND_P;
2246   case ISD::SETO:    return X86::COND_NP;
2247   }
2248 }
2249
2250 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2251 /// code. Current x86 isa includes the following FP cmov instructions:
2252 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2253 static bool hasFPCMov(unsigned X86CC) {
2254   switch (X86CC) {
2255   default:
2256     return false;
2257   case X86::COND_B:
2258   case X86::COND_BE:
2259   case X86::COND_E:
2260   case X86::COND_P:
2261   case X86::COND_A:
2262   case X86::COND_AE:
2263   case X86::COND_NE:
2264   case X86::COND_NP:
2265     return true;
2266   }
2267 }
2268
2269 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2270 /// the specified range (L, H].
2271 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2272   return (Val < 0) || (Val >= Low && Val < Hi);
2273 }
2274
2275 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2276 /// specified value.
2277 static bool isUndefOrEqual(int Val, int CmpVal) {
2278   if (Val < 0 || Val == CmpVal)
2279     return true;
2280   return false;
2281 }
2282
2283 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2284 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2285 /// the second operand.
2286 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2287   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2288     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2289   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2290     return (Mask[0] < 2 && Mask[1] < 2);
2291   return false;
2292 }
2293
2294 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2295   SmallVector<int, 8> M;
2296   N->getMask(M);
2297   return ::isPSHUFDMask(M, N->getValueType(0));
2298 }
2299
2300 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2301 /// is suitable for input to PSHUFHW.
2302 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2303   if (VT != MVT::v8i16)
2304     return false;
2305
2306   // Lower quadword copied in order or undef.
2307   for (int i = 0; i != 4; ++i)
2308     if (Mask[i] >= 0 && Mask[i] != i)
2309       return false;
2310
2311   // Upper quadword shuffled.
2312   for (int i = 4; i != 8; ++i)
2313     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2314       return false;
2315
2316   return true;
2317 }
2318
2319 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2320   SmallVector<int, 8> M;
2321   N->getMask(M);
2322   return ::isPSHUFHWMask(M, N->getValueType(0));
2323 }
2324
2325 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2326 /// is suitable for input to PSHUFLW.
2327 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2328   if (VT != MVT::v8i16)
2329     return false;
2330
2331   // Upper quadword copied in order.
2332   for (int i = 4; i != 8; ++i)
2333     if (Mask[i] >= 0 && Mask[i] != i)
2334       return false;
2335
2336   // Lower quadword shuffled.
2337   for (int i = 0; i != 4; ++i)
2338     if (Mask[i] >= 4)
2339       return false;
2340
2341   return true;
2342 }
2343
2344 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2345   SmallVector<int, 8> M;
2346   N->getMask(M);
2347   return ::isPSHUFLWMask(M, N->getValueType(0));
2348 }
2349
2350 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2351 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2352 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2353   int NumElems = VT.getVectorNumElements();
2354   if (NumElems != 2 && NumElems != 4)
2355     return false;
2356
2357   int Half = NumElems / 2;
2358   for (int i = 0; i < Half; ++i)
2359     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2360       return false;
2361   for (int i = Half; i < NumElems; ++i)
2362     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2363       return false;
2364
2365   return true;
2366 }
2367
2368 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2369   SmallVector<int, 8> M;
2370   N->getMask(M);
2371   return ::isSHUFPMask(M, N->getValueType(0));
2372 }
2373
2374 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2375 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2376 /// half elements to come from vector 1 (which would equal the dest.) and
2377 /// the upper half to come from vector 2.
2378 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2379   int NumElems = VT.getVectorNumElements();
2380
2381   if (NumElems != 2 && NumElems != 4)
2382     return false;
2383
2384   int Half = NumElems / 2;
2385   for (int i = 0; i < Half; ++i)
2386     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2387       return false;
2388   for (int i = Half; i < NumElems; ++i)
2389     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2390       return false;
2391   return true;
2392 }
2393
2394 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2395   SmallVector<int, 8> M;
2396   N->getMask(M);
2397   return isCommutedSHUFPMask(M, N->getValueType(0));
2398 }
2399
2400 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2401 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2402 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2403   if (N->getValueType(0).getVectorNumElements() != 4)
2404     return false;
2405
2406   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2407   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2408          isUndefOrEqual(N->getMaskElt(1), 7) &&
2409          isUndefOrEqual(N->getMaskElt(2), 2) &&
2410          isUndefOrEqual(N->getMaskElt(3), 3);
2411 }
2412
2413 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2414 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2415 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2416   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2417
2418   if (NumElems != 2 && NumElems != 4)
2419     return false;
2420
2421   for (unsigned i = 0; i < NumElems/2; ++i)
2422     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2423       return false;
2424
2425   for (unsigned i = NumElems/2; i < NumElems; ++i)
2426     if (!isUndefOrEqual(N->getMaskElt(i), i))
2427       return false;
2428
2429   return true;
2430 }
2431
2432 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2433 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2434 /// and MOVLHPS.
2435 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2436   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2437
2438   if (NumElems != 2 && NumElems != 4)
2439     return false;
2440
2441   for (unsigned i = 0; i < NumElems/2; ++i)
2442     if (!isUndefOrEqual(N->getMaskElt(i), i))
2443       return false;
2444
2445   for (unsigned i = 0; i < NumElems/2; ++i)
2446     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2447       return false;
2448
2449   return true;
2450 }
2451
2452 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2453 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2454 /// <2, 3, 2, 3>
2455 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2456   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2457
2458   if (NumElems != 4)
2459     return false;
2460
2461   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2462          isUndefOrEqual(N->getMaskElt(1), 3) &&
2463          isUndefOrEqual(N->getMaskElt(2), 2) &&
2464          isUndefOrEqual(N->getMaskElt(3), 3);
2465 }
2466
2467 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2468 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2469 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2470                          bool V2IsSplat = false) {
2471   int NumElts = VT.getVectorNumElements();
2472   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2473     return false;
2474
2475   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2476     int BitI  = Mask[i];
2477     int BitI1 = Mask[i+1];
2478     if (!isUndefOrEqual(BitI, j))
2479       return false;
2480     if (V2IsSplat) {
2481       if (!isUndefOrEqual(BitI1, NumElts))
2482         return false;
2483     } else {
2484       if (!isUndefOrEqual(BitI1, j + NumElts))
2485         return false;
2486     }
2487   }
2488   return true;
2489 }
2490
2491 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2492   SmallVector<int, 8> M;
2493   N->getMask(M);
2494   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2495 }
2496
2497 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2498 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2499 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, MVT VT,
2500                          bool V2IsSplat = false) {
2501   int NumElts = VT.getVectorNumElements();
2502   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2503     return false;
2504
2505   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2506     int BitI  = Mask[i];
2507     int BitI1 = Mask[i+1];
2508     if (!isUndefOrEqual(BitI, j + NumElts/2))
2509       return false;
2510     if (V2IsSplat) {
2511       if (isUndefOrEqual(BitI1, NumElts))
2512         return false;
2513     } else {
2514       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2515         return false;
2516     }
2517   }
2518   return true;
2519 }
2520
2521 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2522   SmallVector<int, 8> M;
2523   N->getMask(M);
2524   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2525 }
2526
2527 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2528 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2529 /// <0, 0, 1, 1>
2530 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2531   int NumElems = VT.getVectorNumElements();
2532   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2533     return false;
2534
2535   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2536     int BitI  = Mask[i];
2537     int BitI1 = Mask[i+1];
2538     if (!isUndefOrEqual(BitI, j))
2539       return false;
2540     if (!isUndefOrEqual(BitI1, j))
2541       return false;
2542   }
2543   return true;
2544 }
2545
2546 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2547   SmallVector<int, 8> M;
2548   N->getMask(M);
2549   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2550 }
2551
2552 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2553 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2554 /// <2, 2, 3, 3>
2555 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2556   int NumElems = VT.getVectorNumElements();
2557   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2558     return false;
2559
2560   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2561     int BitI  = Mask[i];
2562     int BitI1 = Mask[i+1];
2563     if (!isUndefOrEqual(BitI, j))
2564       return false;
2565     if (!isUndefOrEqual(BitI1, j))
2566       return false;
2567   }
2568   return true;
2569 }
2570
2571 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2572   SmallVector<int, 8> M;
2573   N->getMask(M);
2574   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2575 }
2576
2577 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2578 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2579 /// MOVSD, and MOVD, i.e. setting the lowest element.
2580 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2581   if (VT.getVectorElementType().getSizeInBits() < 32)
2582     return false;
2583
2584   int NumElts = VT.getVectorNumElements();
2585
2586   if (!isUndefOrEqual(Mask[0], NumElts))
2587     return false;
2588
2589   for (int i = 1; i < NumElts; ++i)
2590     if (!isUndefOrEqual(Mask[i], i))
2591       return false;
2592
2593   return true;
2594 }
2595
2596 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2597   SmallVector<int, 8> M;
2598   N->getMask(M);
2599   return ::isMOVLMask(M, N->getValueType(0));
2600 }
2601
2602 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2603 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2604 /// element of vector 2 and the other elements to come from vector 1 in order.
2605 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2606                                bool V2IsSplat = false, bool V2IsUndef = false) {
2607   int NumOps = VT.getVectorNumElements();
2608   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2609     return false;
2610
2611   if (!isUndefOrEqual(Mask[0], 0))
2612     return false;
2613
2614   for (int i = 1; i < NumOps; ++i)
2615     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2616           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2617           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2618       return false;
2619
2620   return true;
2621 }
2622
2623 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2624                            bool V2IsUndef = false) {
2625   SmallVector<int, 8> M;
2626   N->getMask(M);
2627   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2628 }
2629
2630 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2631 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2632 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2633   if (N->getValueType(0).getVectorNumElements() != 4)
2634     return false;
2635
2636   // Expect 1, 1, 3, 3
2637   for (unsigned i = 0; i < 2; ++i) {
2638     int Elt = N->getMaskElt(i);
2639     if (Elt >= 0 && Elt != 1)
2640       return false;
2641   }
2642
2643   bool HasHi = false;
2644   for (unsigned i = 2; i < 4; ++i) {
2645     int Elt = N->getMaskElt(i);
2646     if (Elt >= 0 && Elt != 3)
2647       return false;
2648     if (Elt == 3)
2649       HasHi = true;
2650   }
2651   // Don't use movshdup if it can be done with a shufps.
2652   // FIXME: verify that matching u, u, 3, 3 is what we want.
2653   return HasHi;
2654 }
2655
2656 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2657 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2658 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2659   if (N->getValueType(0).getVectorNumElements() != 4)
2660     return false;
2661
2662   // Expect 0, 0, 2, 2
2663   for (unsigned i = 0; i < 2; ++i)
2664     if (N->getMaskElt(i) > 0)
2665       return false;
2666
2667   bool HasHi = false;
2668   for (unsigned i = 2; i < 4; ++i) {
2669     int Elt = N->getMaskElt(i);
2670     if (Elt >= 0 && Elt != 2)
2671       return false;
2672     if (Elt == 2)
2673       HasHi = true;
2674   }
2675   // Don't use movsldup if it can be done with a shufps.
2676   return HasHi;
2677 }
2678
2679 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2680 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2681 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2682   int e = N->getValueType(0).getVectorNumElements() / 2;
2683
2684   for (int i = 0; i < e; ++i)
2685     if (!isUndefOrEqual(N->getMaskElt(i), i))
2686       return false;
2687   for (int i = 0; i < e; ++i)
2688     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2689       return false;
2690   return true;
2691 }
2692
2693 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2694 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2695 /// instructions.
2696 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2697   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2698   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2699
2700   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2701   unsigned Mask = 0;
2702   for (int i = 0; i < NumOperands; ++i) {
2703     int Val = SVOp->getMaskElt(NumOperands-i-1);
2704     if (Val < 0) Val = 0;
2705     if (Val >= NumOperands) Val -= NumOperands;
2706     Mask |= Val;
2707     if (i != NumOperands - 1)
2708       Mask <<= Shift;
2709   }
2710   return Mask;
2711 }
2712
2713 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2714 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2715 /// instructions.
2716 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2717   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2718   unsigned Mask = 0;
2719   // 8 nodes, but we only care about the last 4.
2720   for (unsigned i = 7; i >= 4; --i) {
2721     int Val = SVOp->getMaskElt(i);
2722     if (Val >= 0)
2723       Mask |= (Val - 4);
2724     if (i != 4)
2725       Mask <<= 2;
2726   }
2727   return Mask;
2728 }
2729
2730 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2731 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2732 /// instructions.
2733 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2734   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2735   unsigned Mask = 0;
2736   // 8 nodes, but we only care about the first 4.
2737   for (int i = 3; i >= 0; --i) {
2738     int Val = SVOp->getMaskElt(i);
2739     if (Val >= 0)
2740       Mask |= Val;
2741     if (i != 0)
2742       Mask <<= 2;
2743   }
2744   return Mask;
2745 }
2746
2747 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2748 /// constant +0.0.
2749 bool X86::isZeroNode(SDValue Elt) {
2750   return ((isa<ConstantSDNode>(Elt) &&
2751            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2752           (isa<ConstantFPSDNode>(Elt) &&
2753            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2754 }
2755
2756 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2757 /// their permute mask.
2758 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2759                                     SelectionDAG &DAG) {
2760   MVT VT = SVOp->getValueType(0);
2761   unsigned NumElems = VT.getVectorNumElements();
2762   SmallVector<int, 8> MaskVec;
2763
2764   for (unsigned i = 0; i != NumElems; ++i) {
2765     int idx = SVOp->getMaskElt(i);
2766     if (idx < 0)
2767       MaskVec.push_back(idx);
2768     else if (idx < (int)NumElems)
2769       MaskVec.push_back(idx + NumElems);
2770     else
2771       MaskVec.push_back(idx - NumElems);
2772   }
2773   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2774                               SVOp->getOperand(0), &MaskVec[0]);
2775 }
2776
2777 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2778 /// the two vector operands have swapped position.
2779 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, MVT VT) {
2780   unsigned NumElems = VT.getVectorNumElements();
2781   for (unsigned i = 0; i != NumElems; ++i) {
2782     int idx = Mask[i];
2783     if (idx < 0)
2784       continue;
2785     else if (idx < (int)NumElems)
2786       Mask[i] = idx + NumElems;
2787     else
2788       Mask[i] = idx - NumElems;
2789   }
2790 }
2791
2792 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2793 /// match movhlps. The lower half elements should come from upper half of
2794 /// V1 (and in order), and the upper half elements should come from the upper
2795 /// half of V2 (and in order).
2796 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2797   if (Op->getValueType(0).getVectorNumElements() != 4)
2798     return false;
2799   for (unsigned i = 0, e = 2; i != e; ++i)
2800     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2801       return false;
2802   for (unsigned i = 2; i != 4; ++i)
2803     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2804       return false;
2805   return true;
2806 }
2807
2808 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2809 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2810 /// required.
2811 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2812   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2813     return false;
2814   N = N->getOperand(0).getNode();
2815   if (!ISD::isNON_EXTLoad(N))
2816     return false;
2817   if (LD)
2818     *LD = cast<LoadSDNode>(N);
2819   return true;
2820 }
2821
2822 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2823 /// match movlp{s|d}. The lower half elements should come from lower half of
2824 /// V1 (and in order), and the upper half elements should come from the upper
2825 /// half of V2 (and in order). And since V1 will become the source of the
2826 /// MOVLP, it must be either a vector load or a scalar load to vector.
2827 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2828                                ShuffleVectorSDNode *Op) {
2829   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2830     return false;
2831   // Is V2 is a vector load, don't do this transformation. We will try to use
2832   // load folding shufps op.
2833   if (ISD::isNON_EXTLoad(V2))
2834     return false;
2835
2836   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2837
2838   if (NumElems != 2 && NumElems != 4)
2839     return false;
2840   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2841     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2842       return false;
2843   for (unsigned i = NumElems/2; i != NumElems; ++i)
2844     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2845       return false;
2846   return true;
2847 }
2848
2849 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2850 /// all the same.
2851 static bool isSplatVector(SDNode *N) {
2852   if (N->getOpcode() != ISD::BUILD_VECTOR)
2853     return false;
2854
2855   SDValue SplatValue = N->getOperand(0);
2856   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2857     if (N->getOperand(i) != SplatValue)
2858       return false;
2859   return true;
2860 }
2861
2862 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2863 /// to an zero vector.
2864 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2865 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2866   SDValue V1 = N->getOperand(0);
2867   SDValue V2 = N->getOperand(1);
2868   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2869   for (unsigned i = 0; i != NumElems; ++i) {
2870     int Idx = N->getMaskElt(i);
2871     if (Idx >= (int)NumElems) {
2872       unsigned Opc = V2.getOpcode();
2873       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2874         continue;
2875       if (Opc != ISD::BUILD_VECTOR ||
2876           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
2877         return false;
2878     } else if (Idx >= 0) {
2879       unsigned Opc = V1.getOpcode();
2880       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2881         continue;
2882       if (Opc != ISD::BUILD_VECTOR ||
2883           !X86::isZeroNode(V1.getOperand(Idx)))
2884         return false;
2885     }
2886   }
2887   return true;
2888 }
2889
2890 /// getZeroVector - Returns a vector of specified type with all zero elements.
2891 ///
2892 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2893                              DebugLoc dl) {
2894   assert(VT.isVector() && "Expected a vector type");
2895
2896   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2897   // type.  This ensures they get CSE'd.
2898   SDValue Vec;
2899   if (VT.getSizeInBits() == 64) { // MMX
2900     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2901     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2902   } else if (HasSSE2) {  // SSE2
2903     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2904     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2905   } else { // SSE1
2906     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2907     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2908   }
2909   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2910 }
2911
2912 /// getOnesVector - Returns a vector of specified type with all bits set.
2913 ///
2914 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2915   assert(VT.isVector() && "Expected a vector type");
2916
2917   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2918   // type.  This ensures they get CSE'd.
2919   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2920   SDValue Vec;
2921   if (VT.getSizeInBits() == 64)  // MMX
2922     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2923   else                                              // SSE
2924     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2925   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2926 }
2927
2928
2929 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2930 /// that point to V2 points to its first element.
2931 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
2932   MVT VT = SVOp->getValueType(0);
2933   unsigned NumElems = VT.getVectorNumElements();
2934
2935   bool Changed = false;
2936   SmallVector<int, 8> MaskVec;
2937   SVOp->getMask(MaskVec);
2938
2939   for (unsigned i = 0; i != NumElems; ++i) {
2940     if (MaskVec[i] > (int)NumElems) {
2941       MaskVec[i] = NumElems;
2942       Changed = true;
2943     }
2944   }
2945   if (Changed)
2946     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
2947                                 SVOp->getOperand(1), &MaskVec[0]);
2948   return SDValue(SVOp, 0);
2949 }
2950
2951 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2952 /// operation of specified width.
2953 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2954                        SDValue V2) {
2955   unsigned NumElems = VT.getVectorNumElements();
2956   SmallVector<int, 8> Mask;
2957   Mask.push_back(NumElems);
2958   for (unsigned i = 1; i != NumElems; ++i)
2959     Mask.push_back(i);
2960   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2961 }
2962
2963 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
2964 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2965                           SDValue V2) {
2966   unsigned NumElems = VT.getVectorNumElements();
2967   SmallVector<int, 8> Mask;
2968   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2969     Mask.push_back(i);
2970     Mask.push_back(i + NumElems);
2971   }
2972   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2973 }
2974
2975 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
2976 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2977                           SDValue V2) {
2978   unsigned NumElems = VT.getVectorNumElements();
2979   unsigned Half = NumElems/2;
2980   SmallVector<int, 8> Mask;
2981   for (unsigned i = 0; i != Half; ++i) {
2982     Mask.push_back(i + Half);
2983     Mask.push_back(i + NumElems + Half);
2984   }
2985   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2986 }
2987
2988 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2989 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
2990                             bool HasSSE2) {
2991   if (SV->getValueType(0).getVectorNumElements() <= 4)
2992     return SDValue(SV, 0);
2993
2994   MVT PVT = MVT::v4f32;
2995   MVT VT = SV->getValueType(0);
2996   DebugLoc dl = SV->getDebugLoc();
2997   SDValue V1 = SV->getOperand(0);
2998   int NumElems = VT.getVectorNumElements();
2999   int EltNo = SV->getSplatIndex();
3000
3001   // unpack elements to the correct location
3002   while (NumElems > 4) {
3003     if (EltNo < NumElems/2) {
3004       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3005     } else {
3006       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3007       EltNo -= NumElems/2;
3008     }
3009     NumElems >>= 1;
3010   }
3011
3012   // Perform the splat.
3013   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3014   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3015   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3016   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3017 }
3018
3019 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3020 /// vector of zero or undef vector.  This produces a shuffle where the low
3021 /// element of V2 is swizzled into the zero/undef vector, landing at element
3022 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3023 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3024                                              bool isZero, bool HasSSE2,
3025                                              SelectionDAG &DAG) {
3026   MVT VT = V2.getValueType();
3027   SDValue V1 = isZero
3028     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3029   unsigned NumElems = VT.getVectorNumElements();
3030   SmallVector<int, 16> MaskVec;
3031   for (unsigned i = 0; i != NumElems; ++i)
3032     // If this is the insertion idx, put the low elt of V2 here.
3033     MaskVec.push_back(i == Idx ? NumElems : i);
3034   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3035 }
3036
3037 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3038 /// a shuffle that is zero.
3039 static
3040 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3041                                   bool Low, SelectionDAG &DAG) {
3042   unsigned NumZeros = 0;
3043   for (int i = 0; i < NumElems; ++i) {
3044     unsigned Index = Low ? i : NumElems-i-1;
3045     int Idx = SVOp->getMaskElt(Index);
3046     if (Idx < 0) {
3047       ++NumZeros;
3048       continue;
3049     }
3050     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3051     if (Elt.getNode() && X86::isZeroNode(Elt))
3052       ++NumZeros;
3053     else
3054       break;
3055   }
3056   return NumZeros;
3057 }
3058
3059 /// isVectorShift - Returns true if the shuffle can be implemented as a
3060 /// logical left or right shift of a vector.
3061 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3062 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3063                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3064   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3065
3066   isLeft = true;
3067   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3068   if (!NumZeros) {
3069     isLeft = false;
3070     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3071     if (!NumZeros)
3072       return false;
3073   }
3074   bool SeenV1 = false;
3075   bool SeenV2 = false;
3076   for (int i = NumZeros; i < NumElems; ++i) {
3077     int Val = isLeft ? (i - NumZeros) : i;
3078     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3079     if (Idx < 0)
3080       continue;
3081     if (Idx < NumElems)
3082       SeenV1 = true;
3083     else {
3084       Idx -= NumElems;
3085       SeenV2 = true;
3086     }
3087     if (Idx != Val)
3088       return false;
3089   }
3090   if (SeenV1 && SeenV2)
3091     return false;
3092
3093   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3094   ShAmt = NumZeros;
3095   return true;
3096 }
3097
3098
3099 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3100 ///
3101 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3102                                        unsigned NumNonZero, unsigned NumZero,
3103                                        SelectionDAG &DAG, TargetLowering &TLI) {
3104   if (NumNonZero > 8)
3105     return SDValue();
3106
3107   DebugLoc dl = Op.getDebugLoc();
3108   SDValue V(0, 0);
3109   bool First = true;
3110   for (unsigned i = 0; i < 16; ++i) {
3111     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3112     if (ThisIsNonZero && First) {
3113       if (NumZero)
3114         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3115       else
3116         V = DAG.getUNDEF(MVT::v8i16);
3117       First = false;
3118     }
3119
3120     if ((i & 1) != 0) {
3121       SDValue ThisElt(0, 0), LastElt(0, 0);
3122       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3123       if (LastIsNonZero) {
3124         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3125                               MVT::i16, Op.getOperand(i-1));
3126       }
3127       if (ThisIsNonZero) {
3128         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3129         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3130                               ThisElt, DAG.getConstant(8, MVT::i8));
3131         if (LastIsNonZero)
3132           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3133       } else
3134         ThisElt = LastElt;
3135
3136       if (ThisElt.getNode())
3137         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3138                         DAG.getIntPtrConstant(i/2));
3139     }
3140   }
3141
3142   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3143 }
3144
3145 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3146 ///
3147 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3148                                        unsigned NumNonZero, unsigned NumZero,
3149                                        SelectionDAG &DAG, TargetLowering &TLI) {
3150   if (NumNonZero > 4)
3151     return SDValue();
3152
3153   DebugLoc dl = Op.getDebugLoc();
3154   SDValue V(0, 0);
3155   bool First = true;
3156   for (unsigned i = 0; i < 8; ++i) {
3157     bool isNonZero = (NonZeros & (1 << i)) != 0;
3158     if (isNonZero) {
3159       if (First) {
3160         if (NumZero)
3161           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3162         else
3163           V = DAG.getUNDEF(MVT::v8i16);
3164         First = false;
3165       }
3166       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3167                       MVT::v8i16, V, Op.getOperand(i),
3168                       DAG.getIntPtrConstant(i));
3169     }
3170   }
3171
3172   return V;
3173 }
3174
3175 /// getVShift - Return a vector logical shift node.
3176 ///
3177 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3178                          unsigned NumBits, SelectionDAG &DAG,
3179                          const TargetLowering &TLI, DebugLoc dl) {
3180   bool isMMX = VT.getSizeInBits() == 64;
3181   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3182   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3183   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3184   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3185                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3186                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3187 }
3188
3189 SDValue
3190 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3191   DebugLoc dl = Op.getDebugLoc();
3192   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3193   if (ISD::isBuildVectorAllZeros(Op.getNode())
3194       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3195     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3196     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3197     // eliminated on x86-32 hosts.
3198     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3199       return Op;
3200
3201     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3202       return getOnesVector(Op.getValueType(), DAG, dl);
3203     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3204   }
3205
3206   MVT VT = Op.getValueType();
3207   MVT EVT = VT.getVectorElementType();
3208   unsigned EVTBits = EVT.getSizeInBits();
3209
3210   unsigned NumElems = Op.getNumOperands();
3211   unsigned NumZero  = 0;
3212   unsigned NumNonZero = 0;
3213   unsigned NonZeros = 0;
3214   bool IsAllConstants = true;
3215   SmallSet<SDValue, 8> Values;
3216   for (unsigned i = 0; i < NumElems; ++i) {
3217     SDValue Elt = Op.getOperand(i);
3218     if (Elt.getOpcode() == ISD::UNDEF)
3219       continue;
3220     Values.insert(Elt);
3221     if (Elt.getOpcode() != ISD::Constant &&
3222         Elt.getOpcode() != ISD::ConstantFP)
3223       IsAllConstants = false;
3224     if (X86::isZeroNode(Elt))
3225       NumZero++;
3226     else {
3227       NonZeros |= (1 << i);
3228       NumNonZero++;
3229     }
3230   }
3231
3232   if (NumNonZero == 0) {
3233     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3234     return DAG.getUNDEF(VT);
3235   }
3236
3237   // Special case for single non-zero, non-undef, element.
3238   if (NumNonZero == 1) {
3239     unsigned Idx = CountTrailingZeros_32(NonZeros);
3240     SDValue Item = Op.getOperand(Idx);
3241
3242     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3243     // the value are obviously zero, truncate the value to i32 and do the
3244     // insertion that way.  Only do this if the value is non-constant or if the
3245     // value is a constant being inserted into element 0.  It is cheaper to do
3246     // a constant pool load than it is to do a movd + shuffle.
3247     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3248         (!IsAllConstants || Idx == 0)) {
3249       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3250         // Handle MMX and SSE both.
3251         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3252         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3253
3254         // Truncate the value (which may itself be a constant) to i32, and
3255         // convert it to a vector with movd (S2V+shuffle to zero extend).
3256         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3257         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3258         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3259                                            Subtarget->hasSSE2(), DAG);
3260
3261         // Now we have our 32-bit value zero extended in the low element of
3262         // a vector.  If Idx != 0, swizzle it into place.
3263         if (Idx != 0) {
3264           SmallVector<int, 4> Mask;
3265           Mask.push_back(Idx);
3266           for (unsigned i = 1; i != VecElts; ++i)
3267             Mask.push_back(i);
3268           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3269                                       DAG.getUNDEF(Item.getValueType()),
3270                                       &Mask[0]);
3271         }
3272         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3273       }
3274     }
3275
3276     // If we have a constant or non-constant insertion into the low element of
3277     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3278     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3279     // depending on what the source datatype is.
3280     if (Idx == 0) {
3281       if (NumZero == 0) {
3282         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3283       } else if (EVT == MVT::i32 || EVT == MVT::f32 || EVT == MVT::f64 ||
3284           (EVT == MVT::i64 && Subtarget->is64Bit())) {
3285         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3286         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3287         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3288                                            DAG);
3289       } else if (EVT == MVT::i16 || EVT == MVT::i8) {
3290         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3291         MVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3292         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3293         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3294                                            Subtarget->hasSSE2(), DAG);
3295         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3296       }
3297     }
3298
3299     // Is it a vector logical left shift?
3300     if (NumElems == 2 && Idx == 1 &&
3301         X86::isZeroNode(Op.getOperand(0)) &&
3302         !X86::isZeroNode(Op.getOperand(1))) {
3303       unsigned NumBits = VT.getSizeInBits();
3304       return getVShift(true, VT,
3305                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3306                                    VT, Op.getOperand(1)),
3307                        NumBits/2, DAG, *this, dl);
3308     }
3309
3310     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3311       return SDValue();
3312
3313     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3314     // is a non-constant being inserted into an element other than the low one,
3315     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3316     // movd/movss) to move this into the low element, then shuffle it into
3317     // place.
3318     if (EVTBits == 32) {
3319       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3320
3321       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3322       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3323                                          Subtarget->hasSSE2(), DAG);
3324       SmallVector<int, 8> MaskVec;
3325       for (unsigned i = 0; i < NumElems; i++)
3326         MaskVec.push_back(i == Idx ? 0 : 1);
3327       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3328     }
3329   }
3330
3331   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3332   if (Values.size() == 1)
3333     return SDValue();
3334
3335   // A vector full of immediates; various special cases are already
3336   // handled, so this is best done with a single constant-pool load.
3337   if (IsAllConstants)
3338     return SDValue();
3339
3340   // Let legalizer expand 2-wide build_vectors.
3341   if (EVTBits == 64) {
3342     if (NumNonZero == 1) {
3343       // One half is zero or undef.
3344       unsigned Idx = CountTrailingZeros_32(NonZeros);
3345       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3346                                  Op.getOperand(Idx));
3347       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3348                                          Subtarget->hasSSE2(), DAG);
3349     }
3350     return SDValue();
3351   }
3352
3353   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3354   if (EVTBits == 8 && NumElems == 16) {
3355     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3356                                         *this);
3357     if (V.getNode()) return V;
3358   }
3359
3360   if (EVTBits == 16 && NumElems == 8) {
3361     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3362                                         *this);
3363     if (V.getNode()) return V;
3364   }
3365
3366   // If element VT is == 32 bits, turn it into a number of shuffles.
3367   SmallVector<SDValue, 8> V;
3368   V.resize(NumElems);
3369   if (NumElems == 4 && NumZero > 0) {
3370     for (unsigned i = 0; i < 4; ++i) {
3371       bool isZero = !(NonZeros & (1 << i));
3372       if (isZero)
3373         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3374       else
3375         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3376     }
3377
3378     for (unsigned i = 0; i < 2; ++i) {
3379       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3380         default: break;
3381         case 0:
3382           V[i] = V[i*2];  // Must be a zero vector.
3383           break;
3384         case 1:
3385           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3386           break;
3387         case 2:
3388           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3389           break;
3390         case 3:
3391           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3392           break;
3393       }
3394     }
3395
3396     SmallVector<int, 8> MaskVec;
3397     bool Reverse = (NonZeros & 0x3) == 2;
3398     for (unsigned i = 0; i < 2; ++i)
3399       MaskVec.push_back(Reverse ? 1-i : i);
3400     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3401     for (unsigned i = 0; i < 2; ++i)
3402       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3403     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3404   }
3405
3406   if (Values.size() > 2) {
3407     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3408     // values to be inserted is equal to the number of elements, in which case
3409     // use the unpack code below in the hopes of matching the consecutive elts
3410     // load merge pattern for shuffles.
3411     // FIXME: We could probably just check that here directly.
3412     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3413         getSubtarget()->hasSSE41()) {
3414       V[0] = DAG.getUNDEF(VT);
3415       for (unsigned i = 0; i < NumElems; ++i)
3416         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3417           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3418                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3419       return V[0];
3420     }
3421     // Expand into a number of unpckl*.
3422     // e.g. for v4f32
3423     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3424     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3425     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3426     for (unsigned i = 0; i < NumElems; ++i)
3427       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3428     NumElems >>= 1;
3429     while (NumElems != 0) {
3430       for (unsigned i = 0; i < NumElems; ++i)
3431         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3432       NumElems >>= 1;
3433     }
3434     return V[0];
3435   }
3436
3437   return SDValue();
3438 }
3439
3440 // v8i16 shuffles - Prefer shuffles in the following order:
3441 // 1. [all]   pshuflw, pshufhw, optional move
3442 // 2. [ssse3] 1 x pshufb
3443 // 3. [ssse3] 2 x pshufb + 1 x por
3444 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3445 static
3446 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3447                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3448   SDValue V1 = SVOp->getOperand(0);
3449   SDValue V2 = SVOp->getOperand(1);
3450   DebugLoc dl = SVOp->getDebugLoc();
3451   SmallVector<int, 8> MaskVals;
3452
3453   // Determine if more than 1 of the words in each of the low and high quadwords
3454   // of the result come from the same quadword of one of the two inputs.  Undef
3455   // mask values count as coming from any quadword, for better codegen.
3456   SmallVector<unsigned, 4> LoQuad(4);
3457   SmallVector<unsigned, 4> HiQuad(4);
3458   BitVector InputQuads(4);
3459   for (unsigned i = 0; i < 8; ++i) {
3460     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3461     int EltIdx = SVOp->getMaskElt(i);
3462     MaskVals.push_back(EltIdx);
3463     if (EltIdx < 0) {
3464       ++Quad[0];
3465       ++Quad[1];
3466       ++Quad[2];
3467       ++Quad[3];
3468       continue;
3469     }
3470     ++Quad[EltIdx / 4];
3471     InputQuads.set(EltIdx / 4);
3472   }
3473
3474   int BestLoQuad = -1;
3475   unsigned MaxQuad = 1;
3476   for (unsigned i = 0; i < 4; ++i) {
3477     if (LoQuad[i] > MaxQuad) {
3478       BestLoQuad = i;
3479       MaxQuad = LoQuad[i];
3480     }
3481   }
3482
3483   int BestHiQuad = -1;
3484   MaxQuad = 1;
3485   for (unsigned i = 0; i < 4; ++i) {
3486     if (HiQuad[i] > MaxQuad) {
3487       BestHiQuad = i;
3488       MaxQuad = HiQuad[i];
3489     }
3490   }
3491
3492   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3493   // of the two input vectors, shuffle them into one input vector so only a
3494   // single pshufb instruction is necessary. If There are more than 2 input
3495   // quads, disable the next transformation since it does not help SSSE3.
3496   bool V1Used = InputQuads[0] || InputQuads[1];
3497   bool V2Used = InputQuads[2] || InputQuads[3];
3498   if (TLI.getSubtarget()->hasSSSE3()) {
3499     if (InputQuads.count() == 2 && V1Used && V2Used) {
3500       BestLoQuad = InputQuads.find_first();
3501       BestHiQuad = InputQuads.find_next(BestLoQuad);
3502     }
3503     if (InputQuads.count() > 2) {
3504       BestLoQuad = -1;
3505       BestHiQuad = -1;
3506     }
3507   }
3508
3509   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3510   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3511   // words from all 4 input quadwords.
3512   SDValue NewV;
3513   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3514     SmallVector<int, 8> MaskV;
3515     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3516     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3517     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3518                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3519                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3520     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3521
3522     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3523     // source words for the shuffle, to aid later transformations.
3524     bool AllWordsInNewV = true;
3525     bool InOrder[2] = { true, true };
3526     for (unsigned i = 0; i != 8; ++i) {
3527       int idx = MaskVals[i];
3528       if (idx != (int)i)
3529         InOrder[i/4] = false;
3530       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3531         continue;
3532       AllWordsInNewV = false;
3533       break;
3534     }
3535
3536     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3537     if (AllWordsInNewV) {
3538       for (int i = 0; i != 8; ++i) {
3539         int idx = MaskVals[i];
3540         if (idx < 0)
3541           continue;
3542         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3543         if ((idx != i) && idx < 4)
3544           pshufhw = false;
3545         if ((idx != i) && idx > 3)
3546           pshuflw = false;
3547       }
3548       V1 = NewV;
3549       V2Used = false;
3550       BestLoQuad = 0;
3551       BestHiQuad = 1;
3552     }
3553
3554     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3555     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3556     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3557       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3558                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3559     }
3560   }
3561
3562   // If we have SSSE3, and all words of the result are from 1 input vector,
3563   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3564   // is present, fall back to case 4.
3565   if (TLI.getSubtarget()->hasSSSE3()) {
3566     SmallVector<SDValue,16> pshufbMask;
3567
3568     // If we have elements from both input vectors, set the high bit of the
3569     // shuffle mask element to zero out elements that come from V2 in the V1
3570     // mask, and elements that come from V1 in the V2 mask, so that the two
3571     // results can be OR'd together.
3572     bool TwoInputs = V1Used && V2Used;
3573     for (unsigned i = 0; i != 8; ++i) {
3574       int EltIdx = MaskVals[i] * 2;
3575       if (TwoInputs && (EltIdx >= 16)) {
3576         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3577         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3578         continue;
3579       }
3580       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3581       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3582     }
3583     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3584     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3585                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3586                                  MVT::v16i8, &pshufbMask[0], 16));
3587     if (!TwoInputs)
3588       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3589
3590     // Calculate the shuffle mask for the second input, shuffle it, and
3591     // OR it with the first shuffled input.
3592     pshufbMask.clear();
3593     for (unsigned i = 0; i != 8; ++i) {
3594       int EltIdx = MaskVals[i] * 2;
3595       if (EltIdx < 16) {
3596         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3597         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3598         continue;
3599       }
3600       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3601       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3602     }
3603     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3604     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3605                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3606                                  MVT::v16i8, &pshufbMask[0], 16));
3607     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3608     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3609   }
3610
3611   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3612   // and update MaskVals with new element order.
3613   BitVector InOrder(8);
3614   if (BestLoQuad >= 0) {
3615     SmallVector<int, 8> MaskV;
3616     for (int i = 0; i != 4; ++i) {
3617       int idx = MaskVals[i];
3618       if (idx < 0) {
3619         MaskV.push_back(-1);
3620         InOrder.set(i);
3621       } else if ((idx / 4) == BestLoQuad) {
3622         MaskV.push_back(idx & 3);
3623         InOrder.set(i);
3624       } else {
3625         MaskV.push_back(-1);
3626       }
3627     }
3628     for (unsigned i = 4; i != 8; ++i)
3629       MaskV.push_back(i);
3630     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3631                                 &MaskV[0]);
3632   }
3633
3634   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3635   // and update MaskVals with the new element order.
3636   if (BestHiQuad >= 0) {
3637     SmallVector<int, 8> MaskV;
3638     for (unsigned i = 0; i != 4; ++i)
3639       MaskV.push_back(i);
3640     for (unsigned i = 4; i != 8; ++i) {
3641       int idx = MaskVals[i];
3642       if (idx < 0) {
3643         MaskV.push_back(-1);
3644         InOrder.set(i);
3645       } else if ((idx / 4) == BestHiQuad) {
3646         MaskV.push_back((idx & 3) + 4);
3647         InOrder.set(i);
3648       } else {
3649         MaskV.push_back(-1);
3650       }
3651     }
3652     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3653                                 &MaskV[0]);
3654   }
3655
3656   // In case BestHi & BestLo were both -1, which means each quadword has a word
3657   // from each of the four input quadwords, calculate the InOrder bitvector now
3658   // before falling through to the insert/extract cleanup.
3659   if (BestLoQuad == -1 && BestHiQuad == -1) {
3660     NewV = V1;
3661     for (int i = 0; i != 8; ++i)
3662       if (MaskVals[i] < 0 || MaskVals[i] == i)
3663         InOrder.set(i);
3664   }
3665
3666   // The other elements are put in the right place using pextrw and pinsrw.
3667   for (unsigned i = 0; i != 8; ++i) {
3668     if (InOrder[i])
3669       continue;
3670     int EltIdx = MaskVals[i];
3671     if (EltIdx < 0)
3672       continue;
3673     SDValue ExtOp = (EltIdx < 8)
3674     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3675                   DAG.getIntPtrConstant(EltIdx))
3676     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3677                   DAG.getIntPtrConstant(EltIdx - 8));
3678     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3679                        DAG.getIntPtrConstant(i));
3680   }
3681   return NewV;
3682 }
3683
3684 // v16i8 shuffles - Prefer shuffles in the following order:
3685 // 1. [ssse3] 1 x pshufb
3686 // 2. [ssse3] 2 x pshufb + 1 x por
3687 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3688 static
3689 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3690                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3691   SDValue V1 = SVOp->getOperand(0);
3692   SDValue V2 = SVOp->getOperand(1);
3693   DebugLoc dl = SVOp->getDebugLoc();
3694   SmallVector<int, 16> MaskVals;
3695   SVOp->getMask(MaskVals);
3696
3697   // If we have SSSE3, case 1 is generated when all result bytes come from
3698   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3699   // present, fall back to case 3.
3700   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3701   bool V1Only = true;
3702   bool V2Only = true;
3703   for (unsigned i = 0; i < 16; ++i) {
3704     int EltIdx = MaskVals[i];
3705     if (EltIdx < 0)
3706       continue;
3707     if (EltIdx < 16)
3708       V2Only = false;
3709     else
3710       V1Only = false;
3711   }
3712
3713   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3714   if (TLI.getSubtarget()->hasSSSE3()) {
3715     SmallVector<SDValue,16> pshufbMask;
3716
3717     // If all result elements are from one input vector, then only translate
3718     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3719     //
3720     // Otherwise, we have elements from both input vectors, and must zero out
3721     // elements that come from V2 in the first mask, and V1 in the second mask
3722     // so that we can OR them together.
3723     bool TwoInputs = !(V1Only || V2Only);
3724     for (unsigned i = 0; i != 16; ++i) {
3725       int EltIdx = MaskVals[i];
3726       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3727         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3728         continue;
3729       }
3730       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3731     }
3732     // If all the elements are from V2, assign it to V1 and return after
3733     // building the first pshufb.
3734     if (V2Only)
3735       V1 = V2;
3736     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3737                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3738                                  MVT::v16i8, &pshufbMask[0], 16));
3739     if (!TwoInputs)
3740       return V1;
3741
3742     // Calculate the shuffle mask for the second input, shuffle it, and
3743     // OR it with the first shuffled input.
3744     pshufbMask.clear();
3745     for (unsigned i = 0; i != 16; ++i) {
3746       int EltIdx = MaskVals[i];
3747       if (EltIdx < 16) {
3748         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3749         continue;
3750       }
3751       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3752     }
3753     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3754                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3755                                  MVT::v16i8, &pshufbMask[0], 16));
3756     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3757   }
3758
3759   // No SSSE3 - Calculate in place words and then fix all out of place words
3760   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3761   // the 16 different words that comprise the two doublequadword input vectors.
3762   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3763   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3764   SDValue NewV = V2Only ? V2 : V1;
3765   for (int i = 0; i != 8; ++i) {
3766     int Elt0 = MaskVals[i*2];
3767     int Elt1 = MaskVals[i*2+1];
3768
3769     // This word of the result is all undef, skip it.
3770     if (Elt0 < 0 && Elt1 < 0)
3771       continue;
3772
3773     // This word of the result is already in the correct place, skip it.
3774     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3775       continue;
3776     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3777       continue;
3778
3779     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3780     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3781     SDValue InsElt;
3782
3783     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3784     // using a single extract together, load it and store it.
3785     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3786       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3787                            DAG.getIntPtrConstant(Elt1 / 2));
3788       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3789                         DAG.getIntPtrConstant(i));
3790       continue;
3791     }
3792
3793     // If Elt1 is defined, extract it from the appropriate source.  If the
3794     // source byte is not also odd, shift the extracted word left 8 bits
3795     // otherwise clear the bottom 8 bits if we need to do an or.
3796     if (Elt1 >= 0) {
3797       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3798                            DAG.getIntPtrConstant(Elt1 / 2));
3799       if ((Elt1 & 1) == 0)
3800         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3801                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3802       else if (Elt0 >= 0)
3803         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3804                              DAG.getConstant(0xFF00, MVT::i16));
3805     }
3806     // If Elt0 is defined, extract it from the appropriate source.  If the
3807     // source byte is not also even, shift the extracted word right 8 bits. If
3808     // Elt1 was also defined, OR the extracted values together before
3809     // inserting them in the result.
3810     if (Elt0 >= 0) {
3811       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3812                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3813       if ((Elt0 & 1) != 0)
3814         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3815                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3816       else if (Elt1 >= 0)
3817         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3818                              DAG.getConstant(0x00FF, MVT::i16));
3819       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3820                          : InsElt0;
3821     }
3822     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3823                        DAG.getIntPtrConstant(i));
3824   }
3825   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3826 }
3827
3828 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3829 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3830 /// done when every pair / quad of shuffle mask elements point to elements in
3831 /// the right sequence. e.g.
3832 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3833 static
3834 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3835                                  SelectionDAG &DAG,
3836                                  TargetLowering &TLI, DebugLoc dl) {
3837   MVT VT = SVOp->getValueType(0);
3838   SDValue V1 = SVOp->getOperand(0);
3839   SDValue V2 = SVOp->getOperand(1);
3840   unsigned NumElems = VT.getVectorNumElements();
3841   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3842   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3843   MVT MaskEltVT = MaskVT.getVectorElementType();
3844   MVT NewVT = MaskVT;
3845   switch (VT.getSimpleVT()) {
3846   default: assert(false && "Unexpected!");
3847   case MVT::v4f32: NewVT = MVT::v2f64; break;
3848   case MVT::v4i32: NewVT = MVT::v2i64; break;
3849   case MVT::v8i16: NewVT = MVT::v4i32; break;
3850   case MVT::v16i8: NewVT = MVT::v4i32; break;
3851   }
3852
3853   if (NewWidth == 2) {
3854     if (VT.isInteger())
3855       NewVT = MVT::v2i64;
3856     else
3857       NewVT = MVT::v2f64;
3858   }
3859   int Scale = NumElems / NewWidth;
3860   SmallVector<int, 8> MaskVec;
3861   for (unsigned i = 0; i < NumElems; i += Scale) {
3862     int StartIdx = -1;
3863     for (int j = 0; j < Scale; ++j) {
3864       int EltIdx = SVOp->getMaskElt(i+j);
3865       if (EltIdx < 0)
3866         continue;
3867       if (StartIdx == -1)
3868         StartIdx = EltIdx - (EltIdx % Scale);
3869       if (EltIdx != StartIdx + j)
3870         return SDValue();
3871     }
3872     if (StartIdx == -1)
3873       MaskVec.push_back(-1);
3874     else
3875       MaskVec.push_back(StartIdx / Scale);
3876   }
3877
3878   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3879   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3880   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3881 }
3882
3883 /// getVZextMovL - Return a zero-extending vector move low node.
3884 ///
3885 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3886                             SDValue SrcOp, SelectionDAG &DAG,
3887                             const X86Subtarget *Subtarget, DebugLoc dl) {
3888   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3889     LoadSDNode *LD = NULL;
3890     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3891       LD = dyn_cast<LoadSDNode>(SrcOp);
3892     if (!LD) {
3893       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3894       // instead.
3895       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3896       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3897           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3898           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3899           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3900         // PR2108
3901         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3902         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3903                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3904                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3905                                                    OpVT,
3906                                                    SrcOp.getOperand(0)
3907                                                           .getOperand(0))));
3908       }
3909     }
3910   }
3911
3912   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3913                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3914                                  DAG.getNode(ISD::BIT_CONVERT, dl,
3915                                              OpVT, SrcOp)));
3916 }
3917
3918 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3919 /// shuffles.
3920 static SDValue
3921 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3922   SDValue V1 = SVOp->getOperand(0);
3923   SDValue V2 = SVOp->getOperand(1);
3924   DebugLoc dl = SVOp->getDebugLoc();
3925   MVT VT = SVOp->getValueType(0);
3926
3927   SmallVector<std::pair<int, int>, 8> Locs;
3928   Locs.resize(4);
3929   SmallVector<int, 8> Mask1(4U, -1);
3930   SmallVector<int, 8> PermMask;
3931   SVOp->getMask(PermMask);
3932
3933   unsigned NumHi = 0;
3934   unsigned NumLo = 0;
3935   for (unsigned i = 0; i != 4; ++i) {
3936     int Idx = PermMask[i];
3937     if (Idx < 0) {
3938       Locs[i] = std::make_pair(-1, -1);
3939     } else {
3940       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
3941       if (Idx < 4) {
3942         Locs[i] = std::make_pair(0, NumLo);
3943         Mask1[NumLo] = Idx;
3944         NumLo++;
3945       } else {
3946         Locs[i] = std::make_pair(1, NumHi);
3947         if (2+NumHi < 4)
3948           Mask1[2+NumHi] = Idx;
3949         NumHi++;
3950       }
3951     }
3952   }
3953
3954   if (NumLo <= 2 && NumHi <= 2) {
3955     // If no more than two elements come from either vector. This can be
3956     // implemented with two shuffles. First shuffle gather the elements.
3957     // The second shuffle, which takes the first shuffle as both of its
3958     // vector operands, put the elements into the right order.
3959     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3960
3961     SmallVector<int, 8> Mask2(4U, -1);
3962
3963     for (unsigned i = 0; i != 4; ++i) {
3964       if (Locs[i].first == -1)
3965         continue;
3966       else {
3967         unsigned Idx = (i < 2) ? 0 : 4;
3968         Idx += Locs[i].first * 2 + Locs[i].second;
3969         Mask2[i] = Idx;
3970       }
3971     }
3972
3973     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
3974   } else if (NumLo == 3 || NumHi == 3) {
3975     // Otherwise, we must have three elements from one vector, call it X, and
3976     // one element from the other, call it Y.  First, use a shufps to build an
3977     // intermediate vector with the one element from Y and the element from X
3978     // that will be in the same half in the final destination (the indexes don't
3979     // matter). Then, use a shufps to build the final vector, taking the half
3980     // containing the element from Y from the intermediate, and the other half
3981     // from X.
3982     if (NumHi == 3) {
3983       // Normalize it so the 3 elements come from V1.
3984       CommuteVectorShuffleMask(PermMask, VT);
3985       std::swap(V1, V2);
3986     }
3987
3988     // Find the element from V2.
3989     unsigned HiIndex;
3990     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3991       int Val = PermMask[HiIndex];
3992       if (Val < 0)
3993         continue;
3994       if (Val >= 4)
3995         break;
3996     }
3997
3998     Mask1[0] = PermMask[HiIndex];
3999     Mask1[1] = -1;
4000     Mask1[2] = PermMask[HiIndex^1];
4001     Mask1[3] = -1;
4002     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4003
4004     if (HiIndex >= 2) {
4005       Mask1[0] = PermMask[0];
4006       Mask1[1] = PermMask[1];
4007       Mask1[2] = HiIndex & 1 ? 6 : 4;
4008       Mask1[3] = HiIndex & 1 ? 4 : 6;
4009       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4010     } else {
4011       Mask1[0] = HiIndex & 1 ? 2 : 0;
4012       Mask1[1] = HiIndex & 1 ? 0 : 2;
4013       Mask1[2] = PermMask[2];
4014       Mask1[3] = PermMask[3];
4015       if (Mask1[2] >= 0)
4016         Mask1[2] += 4;
4017       if (Mask1[3] >= 0)
4018         Mask1[3] += 4;
4019       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4020     }
4021   }
4022
4023   // Break it into (shuffle shuffle_hi, shuffle_lo).
4024   Locs.clear();
4025   SmallVector<int,8> LoMask(4U, -1);
4026   SmallVector<int,8> HiMask(4U, -1);
4027
4028   SmallVector<int,8> *MaskPtr = &LoMask;
4029   unsigned MaskIdx = 0;
4030   unsigned LoIdx = 0;
4031   unsigned HiIdx = 2;
4032   for (unsigned i = 0; i != 4; ++i) {
4033     if (i == 2) {
4034       MaskPtr = &HiMask;
4035       MaskIdx = 1;
4036       LoIdx = 0;
4037       HiIdx = 2;
4038     }
4039     int Idx = PermMask[i];
4040     if (Idx < 0) {
4041       Locs[i] = std::make_pair(-1, -1);
4042     } else if (Idx < 4) {
4043       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4044       (*MaskPtr)[LoIdx] = Idx;
4045       LoIdx++;
4046     } else {
4047       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4048       (*MaskPtr)[HiIdx] = Idx;
4049       HiIdx++;
4050     }
4051   }
4052
4053   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4054   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4055   SmallVector<int, 8> MaskOps;
4056   for (unsigned i = 0; i != 4; ++i) {
4057     if (Locs[i].first == -1) {
4058       MaskOps.push_back(-1);
4059     } else {
4060       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4061       MaskOps.push_back(Idx);
4062     }
4063   }
4064   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4065 }
4066
4067 SDValue
4068 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4069   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4070   SDValue V1 = Op.getOperand(0);
4071   SDValue V2 = Op.getOperand(1);
4072   MVT VT = Op.getValueType();
4073   DebugLoc dl = Op.getDebugLoc();
4074   unsigned NumElems = VT.getVectorNumElements();
4075   bool isMMX = VT.getSizeInBits() == 64;
4076   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4077   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4078   bool V1IsSplat = false;
4079   bool V2IsSplat = false;
4080
4081   if (isZeroShuffle(SVOp))
4082     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4083
4084   // Promote splats to v4f32.
4085   if (SVOp->isSplat()) {
4086     if (isMMX || NumElems < 4)
4087       return Op;
4088     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4089   }
4090
4091   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4092   // do it!
4093   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4094     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4095     if (NewOp.getNode())
4096       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4097                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4098   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4099     // FIXME: Figure out a cleaner way to do this.
4100     // Try to make use of movq to zero out the top part.
4101     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4102       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4103       if (NewOp.getNode()) {
4104         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4105           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4106                               DAG, Subtarget, dl);
4107       }
4108     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4109       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4110       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4111         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4112                             DAG, Subtarget, dl);
4113     }
4114   }
4115
4116   if (X86::isPSHUFDMask(SVOp))
4117     return Op;
4118
4119   // Check if this can be converted into a logical shift.
4120   bool isLeft = false;
4121   unsigned ShAmt = 0;
4122   SDValue ShVal;
4123   bool isShift = getSubtarget()->hasSSE2() &&
4124   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4125   if (isShift && ShVal.hasOneUse()) {
4126     // If the shifted value has multiple uses, it may be cheaper to use
4127     // v_set0 + movlhps or movhlps, etc.
4128     MVT EVT = VT.getVectorElementType();
4129     ShAmt *= EVT.getSizeInBits();
4130     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4131   }
4132
4133   if (X86::isMOVLMask(SVOp)) {
4134     if (V1IsUndef)
4135       return V2;
4136     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4137       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4138     if (!isMMX)
4139       return Op;
4140   }
4141
4142   // FIXME: fold these into legal mask.
4143   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4144                  X86::isMOVSLDUPMask(SVOp) ||
4145                  X86::isMOVHLPSMask(SVOp) ||
4146                  X86::isMOVHPMask(SVOp) ||
4147                  X86::isMOVLPMask(SVOp)))
4148     return Op;
4149
4150   if (ShouldXformToMOVHLPS(SVOp) ||
4151       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4152     return CommuteVectorShuffle(SVOp, DAG);
4153
4154   if (isShift) {
4155     // No better options. Use a vshl / vsrl.
4156     MVT EVT = VT.getVectorElementType();
4157     ShAmt *= EVT.getSizeInBits();
4158     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4159   }
4160
4161   bool Commuted = false;
4162   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4163   // 1,1,1,1 -> v8i16 though.
4164   V1IsSplat = isSplatVector(V1.getNode());
4165   V2IsSplat = isSplatVector(V2.getNode());
4166
4167   // Canonicalize the splat or undef, if present, to be on the RHS.
4168   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4169     Op = CommuteVectorShuffle(SVOp, DAG);
4170     SVOp = cast<ShuffleVectorSDNode>(Op);
4171     V1 = SVOp->getOperand(0);
4172     V2 = SVOp->getOperand(1);
4173     std::swap(V1IsSplat, V2IsSplat);
4174     std::swap(V1IsUndef, V2IsUndef);
4175     Commuted = true;
4176   }
4177
4178   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4179     // Shuffling low element of v1 into undef, just return v1.
4180     if (V2IsUndef)
4181       return V1;
4182     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4183     // the instruction selector will not match, so get a canonical MOVL with
4184     // swapped operands to undo the commute.
4185     return getMOVL(DAG, dl, VT, V2, V1);
4186   }
4187
4188   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4189       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4190       X86::isUNPCKLMask(SVOp) ||
4191       X86::isUNPCKHMask(SVOp))
4192     return Op;
4193
4194   if (V2IsSplat) {
4195     // Normalize mask so all entries that point to V2 points to its first
4196     // element then try to match unpck{h|l} again. If match, return a
4197     // new vector_shuffle with the corrected mask.
4198     SDValue NewMask = NormalizeMask(SVOp, DAG);
4199     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4200     if (NSVOp != SVOp) {
4201       if (X86::isUNPCKLMask(NSVOp, true)) {
4202         return NewMask;
4203       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4204         return NewMask;
4205       }
4206     }
4207   }
4208
4209   if (Commuted) {
4210     // Commute is back and try unpck* again.
4211     // FIXME: this seems wrong.
4212     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4213     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4214     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4215         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4216         X86::isUNPCKLMask(NewSVOp) ||
4217         X86::isUNPCKHMask(NewSVOp))
4218       return NewOp;
4219   }
4220
4221   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4222
4223   // Normalize the node to match x86 shuffle ops if needed
4224   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4225     return CommuteVectorShuffle(SVOp, DAG);
4226
4227   // Check for legal shuffle and return?
4228   SmallVector<int, 16> PermMask;
4229   SVOp->getMask(PermMask);
4230   if (isShuffleMaskLegal(PermMask, VT))
4231     return Op;
4232
4233   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4234   if (VT == MVT::v8i16) {
4235     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4236     if (NewOp.getNode())
4237       return NewOp;
4238   }
4239
4240   if (VT == MVT::v16i8) {
4241     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4242     if (NewOp.getNode())
4243       return NewOp;
4244   }
4245
4246   // Handle all 4 wide cases with a number of shuffles except for MMX.
4247   if (NumElems == 4 && !isMMX)
4248     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4249
4250   return SDValue();
4251 }
4252
4253 SDValue
4254 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4255                                                 SelectionDAG &DAG) {
4256   MVT VT = Op.getValueType();
4257   DebugLoc dl = Op.getDebugLoc();
4258   if (VT.getSizeInBits() == 8) {
4259     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4260                                     Op.getOperand(0), Op.getOperand(1));
4261     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4262                                     DAG.getValueType(VT));
4263     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4264   } else if (VT.getSizeInBits() == 16) {
4265     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4266     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4267     if (Idx == 0)
4268       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4269                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4270                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4271                                                  MVT::v4i32,
4272                                                  Op.getOperand(0)),
4273                                      Op.getOperand(1)));
4274     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4275                                     Op.getOperand(0), Op.getOperand(1));
4276     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4277                                     DAG.getValueType(VT));
4278     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4279   } else if (VT == MVT::f32) {
4280     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4281     // the result back to FR32 register. It's only worth matching if the
4282     // result has a single use which is a store or a bitcast to i32.  And in
4283     // the case of a store, it's not worth it if the index is a constant 0,
4284     // because a MOVSSmr can be used instead, which is smaller and faster.
4285     if (!Op.hasOneUse())
4286       return SDValue();
4287     SDNode *User = *Op.getNode()->use_begin();
4288     if ((User->getOpcode() != ISD::STORE ||
4289          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4290           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4291         (User->getOpcode() != ISD::BIT_CONVERT ||
4292          User->getValueType(0) != MVT::i32))
4293       return SDValue();
4294     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4295                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4296                                               Op.getOperand(0)),
4297                                               Op.getOperand(1));
4298     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4299   } else if (VT == MVT::i32) {
4300     // ExtractPS works with constant index.
4301     if (isa<ConstantSDNode>(Op.getOperand(1)))
4302       return Op;
4303   }
4304   return SDValue();
4305 }
4306
4307
4308 SDValue
4309 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4310   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4311     return SDValue();
4312
4313   if (Subtarget->hasSSE41()) {
4314     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4315     if (Res.getNode())
4316       return Res;
4317   }
4318
4319   MVT VT = Op.getValueType();
4320   DebugLoc dl = Op.getDebugLoc();
4321   // TODO: handle v16i8.
4322   if (VT.getSizeInBits() == 16) {
4323     SDValue Vec = Op.getOperand(0);
4324     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4325     if (Idx == 0)
4326       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4327                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4328                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4329                                                  MVT::v4i32, Vec),
4330                                      Op.getOperand(1)));
4331     // Transform it so it match pextrw which produces a 32-bit result.
4332     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4333     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4334                                     Op.getOperand(0), Op.getOperand(1));
4335     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4336                                     DAG.getValueType(VT));
4337     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4338   } else if (VT.getSizeInBits() == 32) {
4339     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4340     if (Idx == 0)
4341       return Op;
4342
4343     // SHUFPS the element to the lowest double word, then movss.
4344     int Mask[4] = { Idx, -1, -1, -1 };
4345     MVT VVT = Op.getOperand(0).getValueType();
4346     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4347                                        DAG.getUNDEF(VVT), Mask);
4348     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4349                        DAG.getIntPtrConstant(0));
4350   } else if (VT.getSizeInBits() == 64) {
4351     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4352     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4353     //        to match extract_elt for f64.
4354     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4355     if (Idx == 0)
4356       return Op;
4357
4358     // UNPCKHPD the element to the lowest double word, then movsd.
4359     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4360     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4361     int Mask[2] = { 1, -1 };
4362     MVT VVT = Op.getOperand(0).getValueType();
4363     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4364                                        DAG.getUNDEF(VVT), Mask);
4365     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4366                        DAG.getIntPtrConstant(0));
4367   }
4368
4369   return SDValue();
4370 }
4371
4372 SDValue
4373 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4374   MVT VT = Op.getValueType();
4375   MVT EVT = VT.getVectorElementType();
4376   DebugLoc dl = Op.getDebugLoc();
4377
4378   SDValue N0 = Op.getOperand(0);
4379   SDValue N1 = Op.getOperand(1);
4380   SDValue N2 = Op.getOperand(2);
4381
4382   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4383       isa<ConstantSDNode>(N2)) {
4384     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4385                                               : X86ISD::PINSRW;
4386     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4387     // argument.
4388     if (N1.getValueType() != MVT::i32)
4389       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4390     if (N2.getValueType() != MVT::i32)
4391       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4392     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4393   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4394     // Bits [7:6] of the constant are the source select.  This will always be
4395     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4396     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4397     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4398     // Bits [5:4] of the constant are the destination select.  This is the
4399     //  value of the incoming immediate.
4400     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4401     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4402     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4403     // Create this as a scalar to vector..
4404     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4405     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4406   } else if (EVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4407     // PINSR* works with constant index.
4408     return Op;
4409   }
4410   return SDValue();
4411 }
4412
4413 SDValue
4414 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4415   MVT VT = Op.getValueType();
4416   MVT EVT = VT.getVectorElementType();
4417
4418   if (Subtarget->hasSSE41())
4419     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4420
4421   if (EVT == MVT::i8)
4422     return SDValue();
4423
4424   DebugLoc dl = Op.getDebugLoc();
4425   SDValue N0 = Op.getOperand(0);
4426   SDValue N1 = Op.getOperand(1);
4427   SDValue N2 = Op.getOperand(2);
4428
4429   if (EVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4430     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4431     // as its second argument.
4432     if (N1.getValueType() != MVT::i32)
4433       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4434     if (N2.getValueType() != MVT::i32)
4435       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4436     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4437   }
4438   return SDValue();
4439 }
4440
4441 SDValue
4442 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4443   DebugLoc dl = Op.getDebugLoc();
4444   if (Op.getValueType() == MVT::v2f32)
4445     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4446                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4447                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4448                                                Op.getOperand(0))));
4449
4450   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4451     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64,
4452                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64,
4453                                    Op.getOperand(0)));
4454
4455   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4456   MVT VT = MVT::v2i32;
4457   switch (Op.getValueType().getSimpleVT()) {
4458   default: break;
4459   case MVT::v16i8:
4460   case MVT::v8i16:
4461     VT = MVT::v4i32;
4462     break;
4463   }
4464   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4465                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4466 }
4467
4468 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4469 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4470 // one of the above mentioned nodes. It has to be wrapped because otherwise
4471 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4472 // be used to form addressing mode. These wrapped nodes will be selected
4473 // into MOV32ri.
4474 SDValue
4475 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4476   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4477
4478   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4479   // global base reg.
4480   unsigned char OpFlag = 0;
4481   unsigned WrapperKind = X86ISD::Wrapper;
4482
4483   if (Subtarget->isPICStyleRIPRel() &&
4484       getTargetMachine().getCodeModel() == CodeModel::Small)
4485     WrapperKind = X86ISD::WrapperRIP;
4486   else if (Subtarget->isPICStyleGOT())
4487     OpFlag = X86II::MO_GOTOFF;
4488   else if (Subtarget->isPICStyleStubPIC())
4489     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4490
4491   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4492                                              CP->getAlignment(),
4493                                              CP->getOffset(), OpFlag);
4494   DebugLoc DL = CP->getDebugLoc();
4495   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4496   // With PIC, the address is actually $g + Offset.
4497   if (OpFlag) {
4498     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4499                          DAG.getNode(X86ISD::GlobalBaseReg,
4500                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4501                          Result);
4502   }
4503
4504   return Result;
4505 }
4506
4507 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4508   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4509
4510   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4511   // global base reg.
4512   unsigned char OpFlag = 0;
4513   unsigned WrapperKind = X86ISD::Wrapper;
4514
4515   if (Subtarget->isPICStyleRIPRel() &&
4516       getTargetMachine().getCodeModel() == CodeModel::Small)
4517     WrapperKind = X86ISD::WrapperRIP;
4518   else if (Subtarget->isPICStyleGOT())
4519     OpFlag = X86II::MO_GOTOFF;
4520   else if (Subtarget->isPICStyleStubPIC())
4521     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4522
4523   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4524                                           OpFlag);
4525   DebugLoc DL = JT->getDebugLoc();
4526   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4527
4528   // With PIC, the address is actually $g + Offset.
4529   if (OpFlag) {
4530     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4531                          DAG.getNode(X86ISD::GlobalBaseReg,
4532                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4533                          Result);
4534   }
4535
4536   return Result;
4537 }
4538
4539 SDValue
4540 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4541   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4542
4543   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4544   // global base reg.
4545   unsigned char OpFlag = 0;
4546   unsigned WrapperKind = X86ISD::Wrapper;
4547   if (Subtarget->isPICStyleRIPRel() &&
4548       getTargetMachine().getCodeModel() == CodeModel::Small)
4549     WrapperKind = X86ISD::WrapperRIP;
4550   else if (Subtarget->isPICStyleGOT())
4551     OpFlag = X86II::MO_GOTOFF;
4552   else if (Subtarget->isPICStyleStubPIC())
4553     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4554
4555   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4556
4557   DebugLoc DL = Op.getDebugLoc();
4558   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4559
4560
4561   // With PIC, the address is actually $g + Offset.
4562   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4563       !Subtarget->is64Bit()) {
4564     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4565                          DAG.getNode(X86ISD::GlobalBaseReg,
4566                                      DebugLoc::getUnknownLoc(),
4567                                      getPointerTy()),
4568                          Result);
4569   }
4570
4571   return Result;
4572 }
4573
4574 SDValue
4575 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4576                                       int64_t Offset,
4577                                       SelectionDAG &DAG) const {
4578   // Create the TargetGlobalAddress node, folding in the constant
4579   // offset if it is legal.
4580   unsigned char OpFlags =
4581     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4582   SDValue Result;
4583   if (OpFlags == X86II::MO_NO_FLAG && isInt32(Offset)) {
4584     // A direct static reference to a global.
4585     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4586     Offset = 0;
4587   } else {
4588     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4589   }
4590
4591   if (Subtarget->isPICStyleRIPRel() &&
4592       getTargetMachine().getCodeModel() == CodeModel::Small)
4593     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4594   else
4595     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4596
4597   // With PIC, the address is actually $g + Offset.
4598   if (isGlobalRelativeToPICBase(OpFlags)) {
4599     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4600                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4601                          Result);
4602   }
4603
4604   // For globals that require a load from a stub to get the address, emit the
4605   // load.
4606   if (isGlobalStubReference(OpFlags))
4607     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4608                          PseudoSourceValue::getGOT(), 0);
4609
4610   // If there was a non-zero offset that we didn't fold, create an explicit
4611   // addition for it.
4612   if (Offset != 0)
4613     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4614                          DAG.getConstant(Offset, getPointerTy()));
4615
4616   return Result;
4617 }
4618
4619 SDValue
4620 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4621   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4622   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4623   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4624 }
4625
4626 static SDValue
4627 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4628            SDValue *InFlag, const MVT PtrVT, unsigned ReturnReg,
4629            unsigned char OperandFlags) {
4630   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4631   DebugLoc dl = GA->getDebugLoc();
4632   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4633                                            GA->getValueType(0),
4634                                            GA->getOffset(),
4635                                            OperandFlags);
4636   if (InFlag) {
4637     SDValue Ops[] = { Chain,  TGA, *InFlag };
4638     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4639   } else {
4640     SDValue Ops[]  = { Chain, TGA };
4641     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4642   }
4643   SDValue Flag = Chain.getValue(1);
4644   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4645 }
4646
4647 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4648 static SDValue
4649 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4650                                 const MVT PtrVT) {
4651   SDValue InFlag;
4652   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4653   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4654                                      DAG.getNode(X86ISD::GlobalBaseReg,
4655                                                  DebugLoc::getUnknownLoc(),
4656                                                  PtrVT), InFlag);
4657   InFlag = Chain.getValue(1);
4658
4659   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4660 }
4661
4662 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4663 static SDValue
4664 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4665                                 const MVT PtrVT) {
4666   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4667                     X86::RAX, X86II::MO_TLSGD);
4668 }
4669
4670 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4671 // "local exec" model.
4672 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4673                                    const MVT PtrVT, TLSModel::Model model,
4674                                    bool is64Bit) {
4675   DebugLoc dl = GA->getDebugLoc();
4676   // Get the Thread Pointer
4677   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4678                              DebugLoc::getUnknownLoc(), PtrVT,
4679                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4680                                              MVT::i32));
4681
4682   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4683                                       NULL, 0);
4684
4685   unsigned char OperandFlags = 0;
4686   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4687   // initialexec.
4688   unsigned WrapperKind = X86ISD::Wrapper;
4689   if (model == TLSModel::LocalExec) {
4690     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4691   } else if (is64Bit) {
4692     assert(model == TLSModel::InitialExec);
4693     OperandFlags = X86II::MO_GOTTPOFF;
4694     WrapperKind = X86ISD::WrapperRIP;
4695   } else {
4696     assert(model == TLSModel::InitialExec);
4697     OperandFlags = X86II::MO_INDNTPOFF;
4698   }
4699
4700   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4701   // exec)
4702   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4703                                            GA->getOffset(), OperandFlags);
4704   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4705
4706   if (model == TLSModel::InitialExec)
4707     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4708                          PseudoSourceValue::getGOT(), 0);
4709
4710   // The address of the thread local variable is the add of the thread
4711   // pointer with the offset of the variable.
4712   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4713 }
4714
4715 SDValue
4716 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4717   // TODO: implement the "local dynamic" model
4718   // TODO: implement the "initial exec"model for pic executables
4719   assert(Subtarget->isTargetELF() &&
4720          "TLS not implemented for non-ELF targets");
4721   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4722   const GlobalValue *GV = GA->getGlobal();
4723
4724   // If GV is an alias then use the aliasee for determining
4725   // thread-localness.
4726   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4727     GV = GA->resolveAliasedGlobal(false);
4728
4729   TLSModel::Model model = getTLSModel(GV,
4730                                       getTargetMachine().getRelocationModel());
4731
4732   switch (model) {
4733   case TLSModel::GeneralDynamic:
4734   case TLSModel::LocalDynamic: // not implemented
4735     if (Subtarget->is64Bit())
4736       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4737     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4738
4739   case TLSModel::InitialExec:
4740   case TLSModel::LocalExec:
4741     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4742                                Subtarget->is64Bit());
4743   }
4744
4745   llvm_unreachable("Unreachable");
4746   return SDValue();
4747 }
4748
4749
4750 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4751 /// take a 2 x i32 value to shift plus a shift amount.
4752 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4753   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4754   MVT VT = Op.getValueType();
4755   unsigned VTBits = VT.getSizeInBits();
4756   DebugLoc dl = Op.getDebugLoc();
4757   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4758   SDValue ShOpLo = Op.getOperand(0);
4759   SDValue ShOpHi = Op.getOperand(1);
4760   SDValue ShAmt  = Op.getOperand(2);
4761   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4762                                      DAG.getConstant(VTBits - 1, MVT::i8))
4763                        : DAG.getConstant(0, VT);
4764
4765   SDValue Tmp2, Tmp3;
4766   if (Op.getOpcode() == ISD::SHL_PARTS) {
4767     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4768     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4769   } else {
4770     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4771     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4772   }
4773
4774   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4775                                 DAG.getConstant(VTBits, MVT::i8));
4776   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4777                              AndNode, DAG.getConstant(0, MVT::i8));
4778
4779   SDValue Hi, Lo;
4780   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4781   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4782   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4783
4784   if (Op.getOpcode() == ISD::SHL_PARTS) {
4785     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4786     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4787   } else {
4788     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4789     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4790   }
4791
4792   SDValue Ops[2] = { Lo, Hi };
4793   return DAG.getMergeValues(Ops, 2, dl);
4794 }
4795
4796 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4797   MVT SrcVT = Op.getOperand(0).getValueType();
4798
4799   if (SrcVT.isVector()) {
4800     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4801       return Op;
4802     }
4803     return SDValue();
4804   }
4805
4806   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4807          "Unknown SINT_TO_FP to lower!");
4808
4809   // These are really Legal; return the operand so the caller accepts it as
4810   // Legal.
4811   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4812     return Op;
4813   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4814       Subtarget->is64Bit()) {
4815     return Op;
4816   }
4817
4818   DebugLoc dl = Op.getDebugLoc();
4819   unsigned Size = SrcVT.getSizeInBits()/8;
4820   MachineFunction &MF = DAG.getMachineFunction();
4821   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4822   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4823   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4824                                StackSlot,
4825                                PseudoSourceValue::getFixedStack(SSFI), 0);
4826   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4827 }
4828
4829 SDValue X86TargetLowering::BuildFILD(SDValue Op, MVT SrcVT, SDValue Chain,
4830                                      SDValue StackSlot,
4831                                      SelectionDAG &DAG) {
4832   // Build the FILD
4833   DebugLoc dl = Op.getDebugLoc();
4834   SDVTList Tys;
4835   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4836   if (useSSE)
4837     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4838   else
4839     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4840   SmallVector<SDValue, 8> Ops;
4841   Ops.push_back(Chain);
4842   Ops.push_back(StackSlot);
4843   Ops.push_back(DAG.getValueType(SrcVT));
4844   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4845                                  Tys, &Ops[0], Ops.size());
4846
4847   if (useSSE) {
4848     Chain = Result.getValue(1);
4849     SDValue InFlag = Result.getValue(2);
4850
4851     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4852     // shouldn't be necessary except that RFP cannot be live across
4853     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4854     MachineFunction &MF = DAG.getMachineFunction();
4855     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4856     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4857     Tys = DAG.getVTList(MVT::Other);
4858     SmallVector<SDValue, 8> Ops;
4859     Ops.push_back(Chain);
4860     Ops.push_back(Result);
4861     Ops.push_back(StackSlot);
4862     Ops.push_back(DAG.getValueType(Op.getValueType()));
4863     Ops.push_back(InFlag);
4864     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4865     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4866                          PseudoSourceValue::getFixedStack(SSFI), 0);
4867   }
4868
4869   return Result;
4870 }
4871
4872 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4873 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4874   // This algorithm is not obvious. Here it is in C code, more or less:
4875   /*
4876     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4877       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4878       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4879
4880       // Copy ints to xmm registers.
4881       __m128i xh = _mm_cvtsi32_si128( hi );
4882       __m128i xl = _mm_cvtsi32_si128( lo );
4883
4884       // Combine into low half of a single xmm register.
4885       __m128i x = _mm_unpacklo_epi32( xh, xl );
4886       __m128d d;
4887       double sd;
4888
4889       // Merge in appropriate exponents to give the integer bits the right
4890       // magnitude.
4891       x = _mm_unpacklo_epi32( x, exp );
4892
4893       // Subtract away the biases to deal with the IEEE-754 double precision
4894       // implicit 1.
4895       d = _mm_sub_pd( (__m128d) x, bias );
4896
4897       // All conversions up to here are exact. The correctly rounded result is
4898       // calculated using the current rounding mode using the following
4899       // horizontal add.
4900       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4901       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4902                                 // store doesn't really need to be here (except
4903                                 // maybe to zero the other double)
4904       return sd;
4905     }
4906   */
4907
4908   DebugLoc dl = Op.getDebugLoc();
4909   LLVMContext *Context = DAG.getContext();
4910
4911   // Build some magic constants.
4912   std::vector<Constant*> CV0;
4913   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
4914   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
4915   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
4916   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
4917   Constant *C0 = ConstantVector::get(CV0);
4918   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
4919
4920   std::vector<Constant*> CV1;
4921   CV1.push_back(
4922     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
4923   CV1.push_back(
4924     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
4925   Constant *C1 = ConstantVector::get(CV1);
4926   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
4927
4928   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4929                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4930                                         Op.getOperand(0),
4931                                         DAG.getIntPtrConstant(1)));
4932   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4933                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4934                                         Op.getOperand(0),
4935                                         DAG.getIntPtrConstant(0)));
4936   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
4937   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4938                               PseudoSourceValue::getConstantPool(), 0,
4939                               false, 16);
4940   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
4941   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4942   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4943                               PseudoSourceValue::getConstantPool(), 0,
4944                               false, 16);
4945   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4946
4947   // Add the halves; easiest way is to swap them into another reg first.
4948   int ShufMask[2] = { 1, -1 };
4949   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
4950                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
4951   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4952   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4953                      DAG.getIntPtrConstant(0));
4954 }
4955
4956 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
4957 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
4958   DebugLoc dl = Op.getDebugLoc();
4959   // FP constant to bias correct the final result.
4960   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
4961                                    MVT::f64);
4962
4963   // Load the 32-bit value into an XMM register.
4964   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4965                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4966                                          Op.getOperand(0),
4967                                          DAG.getIntPtrConstant(0)));
4968
4969   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4970                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
4971                      DAG.getIntPtrConstant(0));
4972
4973   // Or the load with the bias.
4974   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
4975                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4976                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4977                                                    MVT::v2f64, Load)),
4978                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4979                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4980                                                    MVT::v2f64, Bias)));
4981   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4982                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
4983                    DAG.getIntPtrConstant(0));
4984
4985   // Subtract the bias.
4986   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
4987
4988   // Handle final rounding.
4989   MVT DestVT = Op.getValueType();
4990
4991   if (DestVT.bitsLT(MVT::f64)) {
4992     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
4993                        DAG.getIntPtrConstant(0));
4994   } else if (DestVT.bitsGT(MVT::f64)) {
4995     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
4996   }
4997
4998   // Handle final rounding.
4999   return Sub;
5000 }
5001
5002 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5003   SDValue N0 = Op.getOperand(0);
5004   DebugLoc dl = Op.getDebugLoc();
5005
5006   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5007   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5008   // the optimization here.
5009   if (DAG.SignBitIsZero(N0))
5010     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5011
5012   MVT SrcVT = N0.getValueType();
5013   if (SrcVT == MVT::i64) {
5014     // We only handle SSE2 f64 target here; caller can expand the rest.
5015     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5016       return SDValue();
5017
5018     return LowerUINT_TO_FP_i64(Op, DAG);
5019   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5020     return LowerUINT_TO_FP_i32(Op, DAG);
5021   }
5022
5023   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5024
5025   // Make a 64-bit buffer, and use it to build an FILD.
5026   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5027   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5028   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5029                                    getPointerTy(), StackSlot, WordOff);
5030   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5031                                 StackSlot, NULL, 0);
5032   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5033                                 OffsetSlot, NULL, 0);
5034   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5035 }
5036
5037 std::pair<SDValue,SDValue> X86TargetLowering::
5038 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5039   DebugLoc dl = Op.getDebugLoc();
5040
5041   MVT DstTy = Op.getValueType();
5042
5043   if (!IsSigned) {
5044     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5045     DstTy = MVT::i64;
5046   }
5047
5048   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5049          DstTy.getSimpleVT() >= MVT::i16 &&
5050          "Unknown FP_TO_SINT to lower!");
5051
5052   // These are really Legal.
5053   if (DstTy == MVT::i32 &&
5054       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5055     return std::make_pair(SDValue(), SDValue());
5056   if (Subtarget->is64Bit() &&
5057       DstTy == MVT::i64 &&
5058       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5059     return std::make_pair(SDValue(), SDValue());
5060
5061   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5062   // stack slot.
5063   MachineFunction &MF = DAG.getMachineFunction();
5064   unsigned MemSize = DstTy.getSizeInBits()/8;
5065   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5066   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5067
5068   unsigned Opc;
5069   switch (DstTy.getSimpleVT()) {
5070   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5071   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5072   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5073   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5074   }
5075
5076   SDValue Chain = DAG.getEntryNode();
5077   SDValue Value = Op.getOperand(0);
5078   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5079     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5080     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5081                          PseudoSourceValue::getFixedStack(SSFI), 0);
5082     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5083     SDValue Ops[] = {
5084       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5085     };
5086     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5087     Chain = Value.getValue(1);
5088     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5089     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5090   }
5091
5092   // Build the FP_TO_INT*_IN_MEM
5093   SDValue Ops[] = { Chain, Value, StackSlot };
5094   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5095
5096   return std::make_pair(FIST, StackSlot);
5097 }
5098
5099 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5100   if (Op.getValueType().isVector()) {
5101     if (Op.getValueType() == MVT::v2i32 &&
5102         Op.getOperand(0).getValueType() == MVT::v2f64) {
5103       return Op;
5104     }
5105     return SDValue();
5106   }
5107
5108   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5109   SDValue FIST = Vals.first, StackSlot = Vals.second;
5110   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5111   if (FIST.getNode() == 0) return Op;
5112
5113   // Load the result.
5114   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5115                      FIST, StackSlot, NULL, 0);
5116 }
5117
5118 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5119   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5120   SDValue FIST = Vals.first, StackSlot = Vals.second;
5121   assert(FIST.getNode() && "Unexpected failure");
5122
5123   // Load the result.
5124   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5125                      FIST, StackSlot, NULL, 0);
5126 }
5127
5128 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5129   LLVMContext *Context = DAG.getContext();
5130   DebugLoc dl = Op.getDebugLoc();
5131   MVT VT = Op.getValueType();
5132   MVT EltVT = VT;
5133   if (VT.isVector())
5134     EltVT = VT.getVectorElementType();
5135   std::vector<Constant*> CV;
5136   if (EltVT == MVT::f64) {
5137     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5138     CV.push_back(C);
5139     CV.push_back(C);
5140   } else {
5141     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5142     CV.push_back(C);
5143     CV.push_back(C);
5144     CV.push_back(C);
5145     CV.push_back(C);
5146   }
5147   Constant *C = ConstantVector::get(CV);
5148   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5149   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5150                                PseudoSourceValue::getConstantPool(), 0,
5151                                false, 16);
5152   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5153 }
5154
5155 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5156   LLVMContext *Context = DAG.getContext();
5157   DebugLoc dl = Op.getDebugLoc();
5158   MVT VT = Op.getValueType();
5159   MVT EltVT = VT;
5160   unsigned EltNum = 1;
5161   if (VT.isVector()) {
5162     EltVT = VT.getVectorElementType();
5163     EltNum = VT.getVectorNumElements();
5164   }
5165   std::vector<Constant*> CV;
5166   if (EltVT == MVT::f64) {
5167     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5168     CV.push_back(C);
5169     CV.push_back(C);
5170   } else {
5171     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5172     CV.push_back(C);
5173     CV.push_back(C);
5174     CV.push_back(C);
5175     CV.push_back(C);
5176   }
5177   Constant *C = ConstantVector::get(CV);
5178   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5179   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5180                                PseudoSourceValue::getConstantPool(), 0,
5181                                false, 16);
5182   if (VT.isVector()) {
5183     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5184                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5185                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5186                                 Op.getOperand(0)),
5187                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5188   } else {
5189     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5190   }
5191 }
5192
5193 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5194   LLVMContext *Context = DAG.getContext();
5195   SDValue Op0 = Op.getOperand(0);
5196   SDValue Op1 = Op.getOperand(1);
5197   DebugLoc dl = Op.getDebugLoc();
5198   MVT VT = Op.getValueType();
5199   MVT SrcVT = Op1.getValueType();
5200
5201   // If second operand is smaller, extend it first.
5202   if (SrcVT.bitsLT(VT)) {
5203     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5204     SrcVT = VT;
5205   }
5206   // And if it is bigger, shrink it first.
5207   if (SrcVT.bitsGT(VT)) {
5208     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5209     SrcVT = VT;
5210   }
5211
5212   // At this point the operands and the result should have the same
5213   // type, and that won't be f80 since that is not custom lowered.
5214
5215   // First get the sign bit of second operand.
5216   std::vector<Constant*> CV;
5217   if (SrcVT == MVT::f64) {
5218     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5219     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5220   } else {
5221     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5222     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5223     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5224     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5225   }
5226   Constant *C = ConstantVector::get(CV);
5227   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5228   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5229                                 PseudoSourceValue::getConstantPool(), 0,
5230                                 false, 16);
5231   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5232
5233   // Shift sign bit right or left if the two operands have different types.
5234   if (SrcVT.bitsGT(VT)) {
5235     // Op0 is MVT::f32, Op1 is MVT::f64.
5236     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5237     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5238                           DAG.getConstant(32, MVT::i32));
5239     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5240     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5241                           DAG.getIntPtrConstant(0));
5242   }
5243
5244   // Clear first operand sign bit.
5245   CV.clear();
5246   if (VT == MVT::f64) {
5247     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5248     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5249   } else {
5250     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5251     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5252     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5253     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5254   }
5255   C = ConstantVector::get(CV);
5256   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5257   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5258                                 PseudoSourceValue::getConstantPool(), 0,
5259                                 false, 16);
5260   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5261
5262   // Or the value with the sign bit.
5263   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5264 }
5265
5266 /// Emit nodes that will be selected as "test Op0,Op0", or something
5267 /// equivalent.
5268 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5269                                     SelectionDAG &DAG) {
5270   DebugLoc dl = Op.getDebugLoc();
5271
5272   // CF and OF aren't always set the way we want. Determine which
5273   // of these we need.
5274   bool NeedCF = false;
5275   bool NeedOF = false;
5276   switch (X86CC) {
5277   case X86::COND_A: case X86::COND_AE:
5278   case X86::COND_B: case X86::COND_BE:
5279     NeedCF = true;
5280     break;
5281   case X86::COND_G: case X86::COND_GE:
5282   case X86::COND_L: case X86::COND_LE:
5283   case X86::COND_O: case X86::COND_NO:
5284     NeedOF = true;
5285     break;
5286   default: break;
5287   }
5288
5289   // See if we can use the EFLAGS value from the operand instead of
5290   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5291   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5292   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5293     unsigned Opcode = 0;
5294     unsigned NumOperands = 0;
5295     switch (Op.getNode()->getOpcode()) {
5296     case ISD::ADD:
5297       // Due to an isel shortcoming, be conservative if this add is likely to
5298       // be selected as part of a load-modify-store instruction. When the root
5299       // node in a match is a store, isel doesn't know how to remap non-chain
5300       // non-flag uses of other nodes in the match, such as the ADD in this
5301       // case. This leads to the ADD being left around and reselected, with
5302       // the result being two adds in the output.
5303       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5304            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5305         if (UI->getOpcode() == ISD::STORE)
5306           goto default_case;
5307       if (ConstantSDNode *C =
5308             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5309         // An add of one will be selected as an INC.
5310         if (C->getAPIntValue() == 1) {
5311           Opcode = X86ISD::INC;
5312           NumOperands = 1;
5313           break;
5314         }
5315         // An add of negative one (subtract of one) will be selected as a DEC.
5316         if (C->getAPIntValue().isAllOnesValue()) {
5317           Opcode = X86ISD::DEC;
5318           NumOperands = 1;
5319           break;
5320         }
5321       }
5322       // Otherwise use a regular EFLAGS-setting add.
5323       Opcode = X86ISD::ADD;
5324       NumOperands = 2;
5325       break;
5326     case ISD::SUB:
5327       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5328       // likely to be selected as part of a load-modify-store instruction.
5329       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5330            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5331         if (UI->getOpcode() == ISD::STORE)
5332           goto default_case;
5333       // Otherwise use a regular EFLAGS-setting sub.
5334       Opcode = X86ISD::SUB;
5335       NumOperands = 2;
5336       break;
5337     case X86ISD::ADD:
5338     case X86ISD::SUB:
5339     case X86ISD::INC:
5340     case X86ISD::DEC:
5341       return SDValue(Op.getNode(), 1);
5342     default:
5343     default_case:
5344       break;
5345     }
5346     if (Opcode != 0) {
5347       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5348       SmallVector<SDValue, 4> Ops;
5349       for (unsigned i = 0; i != NumOperands; ++i)
5350         Ops.push_back(Op.getOperand(i));
5351       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5352       DAG.ReplaceAllUsesWith(Op, New);
5353       return SDValue(New.getNode(), 1);
5354     }
5355   }
5356
5357   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5358   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5359                      DAG.getConstant(0, Op.getValueType()));
5360 }
5361
5362 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5363 /// equivalent.
5364 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5365                                    SelectionDAG &DAG) {
5366   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5367     if (C->getAPIntValue() == 0)
5368       return EmitTest(Op0, X86CC, DAG);
5369
5370   DebugLoc dl = Op0.getDebugLoc();
5371   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5372 }
5373
5374 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5375   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5376   SDValue Op0 = Op.getOperand(0);
5377   SDValue Op1 = Op.getOperand(1);
5378   DebugLoc dl = Op.getDebugLoc();
5379   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5380
5381   // Lower (X & (1 << N)) == 0 to BT(X, N).
5382   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5383   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5384   if (Op0.getOpcode() == ISD::AND &&
5385       Op0.hasOneUse() &&
5386       Op1.getOpcode() == ISD::Constant &&
5387       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5388       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5389     SDValue LHS, RHS;
5390     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5391       if (ConstantSDNode *Op010C =
5392             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5393         if (Op010C->getZExtValue() == 1) {
5394           LHS = Op0.getOperand(0);
5395           RHS = Op0.getOperand(1).getOperand(1);
5396         }
5397     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5398       if (ConstantSDNode *Op000C =
5399             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5400         if (Op000C->getZExtValue() == 1) {
5401           LHS = Op0.getOperand(1);
5402           RHS = Op0.getOperand(0).getOperand(1);
5403         }
5404     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5405       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5406       SDValue AndLHS = Op0.getOperand(0);
5407       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5408         LHS = AndLHS.getOperand(0);
5409         RHS = AndLHS.getOperand(1);
5410       }
5411     }
5412
5413     if (LHS.getNode()) {
5414       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5415       // instruction.  Since the shift amount is in-range-or-undefined, we know
5416       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5417       // the encoding for the i16 version is larger than the i32 version.
5418       if (LHS.getValueType() == MVT::i8)
5419         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5420
5421       // If the operand types disagree, extend the shift amount to match.  Since
5422       // BT ignores high bits (like shifts) we can use anyextend.
5423       if (LHS.getValueType() != RHS.getValueType())
5424         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5425
5426       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5427       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5428       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5429                          DAG.getConstant(Cond, MVT::i8), BT);
5430     }
5431   }
5432
5433   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5434   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5435
5436   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5437   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5438                      DAG.getConstant(X86CC, MVT::i8), Cond);
5439 }
5440
5441 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5442   SDValue Cond;
5443   SDValue Op0 = Op.getOperand(0);
5444   SDValue Op1 = Op.getOperand(1);
5445   SDValue CC = Op.getOperand(2);
5446   MVT VT = Op.getValueType();
5447   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5448   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5449   DebugLoc dl = Op.getDebugLoc();
5450
5451   if (isFP) {
5452     unsigned SSECC = 8;
5453     MVT VT0 = Op0.getValueType();
5454     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5455     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5456     bool Swap = false;
5457
5458     switch (SetCCOpcode) {
5459     default: break;
5460     case ISD::SETOEQ:
5461     case ISD::SETEQ:  SSECC = 0; break;
5462     case ISD::SETOGT:
5463     case ISD::SETGT: Swap = true; // Fallthrough
5464     case ISD::SETLT:
5465     case ISD::SETOLT: SSECC = 1; break;
5466     case ISD::SETOGE:
5467     case ISD::SETGE: Swap = true; // Fallthrough
5468     case ISD::SETLE:
5469     case ISD::SETOLE: SSECC = 2; break;
5470     case ISD::SETUO:  SSECC = 3; break;
5471     case ISD::SETUNE:
5472     case ISD::SETNE:  SSECC = 4; break;
5473     case ISD::SETULE: Swap = true;
5474     case ISD::SETUGE: SSECC = 5; break;
5475     case ISD::SETULT: Swap = true;
5476     case ISD::SETUGT: SSECC = 6; break;
5477     case ISD::SETO:   SSECC = 7; break;
5478     }
5479     if (Swap)
5480       std::swap(Op0, Op1);
5481
5482     // In the two special cases we can't handle, emit two comparisons.
5483     if (SSECC == 8) {
5484       if (SetCCOpcode == ISD::SETUEQ) {
5485         SDValue UNORD, EQ;
5486         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5487         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5488         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5489       }
5490       else if (SetCCOpcode == ISD::SETONE) {
5491         SDValue ORD, NEQ;
5492         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5493         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5494         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5495       }
5496       llvm_unreachable("Illegal FP comparison");
5497     }
5498     // Handle all other FP comparisons here.
5499     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5500   }
5501
5502   // We are handling one of the integer comparisons here.  Since SSE only has
5503   // GT and EQ comparisons for integer, swapping operands and multiple
5504   // operations may be required for some comparisons.
5505   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5506   bool Swap = false, Invert = false, FlipSigns = false;
5507
5508   switch (VT.getSimpleVT()) {
5509   default: break;
5510   case MVT::v8i8:
5511   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5512   case MVT::v4i16:
5513   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5514   case MVT::v2i32:
5515   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5516   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5517   }
5518
5519   switch (SetCCOpcode) {
5520   default: break;
5521   case ISD::SETNE:  Invert = true;
5522   case ISD::SETEQ:  Opc = EQOpc; break;
5523   case ISD::SETLT:  Swap = true;
5524   case ISD::SETGT:  Opc = GTOpc; break;
5525   case ISD::SETGE:  Swap = true;
5526   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5527   case ISD::SETULT: Swap = true;
5528   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5529   case ISD::SETUGE: Swap = true;
5530   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5531   }
5532   if (Swap)
5533     std::swap(Op0, Op1);
5534
5535   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5536   // bits of the inputs before performing those operations.
5537   if (FlipSigns) {
5538     MVT EltVT = VT.getVectorElementType();
5539     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5540                                       EltVT);
5541     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5542     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5543                                     SignBits.size());
5544     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5545     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5546   }
5547
5548   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5549
5550   // If the logical-not of the result is required, perform that now.
5551   if (Invert)
5552     Result = DAG.getNOT(dl, Result, VT);
5553
5554   return Result;
5555 }
5556
5557 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5558 static bool isX86LogicalCmp(SDValue Op) {
5559   unsigned Opc = Op.getNode()->getOpcode();
5560   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5561     return true;
5562   if (Op.getResNo() == 1 &&
5563       (Opc == X86ISD::ADD ||
5564        Opc == X86ISD::SUB ||
5565        Opc == X86ISD::SMUL ||
5566        Opc == X86ISD::UMUL ||
5567        Opc == X86ISD::INC ||
5568        Opc == X86ISD::DEC))
5569     return true;
5570
5571   return false;
5572 }
5573
5574 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5575   bool addTest = true;
5576   SDValue Cond  = Op.getOperand(0);
5577   DebugLoc dl = Op.getDebugLoc();
5578   SDValue CC;
5579
5580   if (Cond.getOpcode() == ISD::SETCC)
5581     Cond = LowerSETCC(Cond, DAG);
5582
5583   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5584   // setting operand in place of the X86ISD::SETCC.
5585   if (Cond.getOpcode() == X86ISD::SETCC) {
5586     CC = Cond.getOperand(0);
5587
5588     SDValue Cmp = Cond.getOperand(1);
5589     unsigned Opc = Cmp.getOpcode();
5590     MVT VT = Op.getValueType();
5591
5592     bool IllegalFPCMov = false;
5593     if (VT.isFloatingPoint() && !VT.isVector() &&
5594         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5595       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5596
5597     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5598         Opc == X86ISD::BT) { // FIXME
5599       Cond = Cmp;
5600       addTest = false;
5601     }
5602   }
5603
5604   if (addTest) {
5605     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5606     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5607   }
5608
5609   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5610   SmallVector<SDValue, 4> Ops;
5611   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5612   // condition is true.
5613   Ops.push_back(Op.getOperand(2));
5614   Ops.push_back(Op.getOperand(1));
5615   Ops.push_back(CC);
5616   Ops.push_back(Cond);
5617   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5618 }
5619
5620 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5621 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5622 // from the AND / OR.
5623 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5624   Opc = Op.getOpcode();
5625   if (Opc != ISD::OR && Opc != ISD::AND)
5626     return false;
5627   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5628           Op.getOperand(0).hasOneUse() &&
5629           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5630           Op.getOperand(1).hasOneUse());
5631 }
5632
5633 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5634 // 1 and that the SETCC node has a single use.
5635 static bool isXor1OfSetCC(SDValue Op) {
5636   if (Op.getOpcode() != ISD::XOR)
5637     return false;
5638   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5639   if (N1C && N1C->getAPIntValue() == 1) {
5640     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5641       Op.getOperand(0).hasOneUse();
5642   }
5643   return false;
5644 }
5645
5646 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5647   bool addTest = true;
5648   SDValue Chain = Op.getOperand(0);
5649   SDValue Cond  = Op.getOperand(1);
5650   SDValue Dest  = Op.getOperand(2);
5651   DebugLoc dl = Op.getDebugLoc();
5652   SDValue CC;
5653
5654   if (Cond.getOpcode() == ISD::SETCC)
5655     Cond = LowerSETCC(Cond, DAG);
5656 #if 0
5657   // FIXME: LowerXALUO doesn't handle these!!
5658   else if (Cond.getOpcode() == X86ISD::ADD  ||
5659            Cond.getOpcode() == X86ISD::SUB  ||
5660            Cond.getOpcode() == X86ISD::SMUL ||
5661            Cond.getOpcode() == X86ISD::UMUL)
5662     Cond = LowerXALUO(Cond, DAG);
5663 #endif
5664
5665   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5666   // setting operand in place of the X86ISD::SETCC.
5667   if (Cond.getOpcode() == X86ISD::SETCC) {
5668     CC = Cond.getOperand(0);
5669
5670     SDValue Cmp = Cond.getOperand(1);
5671     unsigned Opc = Cmp.getOpcode();
5672     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5673     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5674       Cond = Cmp;
5675       addTest = false;
5676     } else {
5677       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5678       default: break;
5679       case X86::COND_O:
5680       case X86::COND_B:
5681         // These can only come from an arithmetic instruction with overflow,
5682         // e.g. SADDO, UADDO.
5683         Cond = Cond.getNode()->getOperand(1);
5684         addTest = false;
5685         break;
5686       }
5687     }
5688   } else {
5689     unsigned CondOpc;
5690     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5691       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5692       if (CondOpc == ISD::OR) {
5693         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5694         // two branches instead of an explicit OR instruction with a
5695         // separate test.
5696         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5697             isX86LogicalCmp(Cmp)) {
5698           CC = Cond.getOperand(0).getOperand(0);
5699           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5700                               Chain, Dest, CC, Cmp);
5701           CC = Cond.getOperand(1).getOperand(0);
5702           Cond = Cmp;
5703           addTest = false;
5704         }
5705       } else { // ISD::AND
5706         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5707         // two branches instead of an explicit AND instruction with a
5708         // separate test. However, we only do this if this block doesn't
5709         // have a fall-through edge, because this requires an explicit
5710         // jmp when the condition is false.
5711         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5712             isX86LogicalCmp(Cmp) &&
5713             Op.getNode()->hasOneUse()) {
5714           X86::CondCode CCode =
5715             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5716           CCode = X86::GetOppositeBranchCondition(CCode);
5717           CC = DAG.getConstant(CCode, MVT::i8);
5718           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5719           // Look for an unconditional branch following this conditional branch.
5720           // We need this because we need to reverse the successors in order
5721           // to implement FCMP_OEQ.
5722           if (User.getOpcode() == ISD::BR) {
5723             SDValue FalseBB = User.getOperand(1);
5724             SDValue NewBR =
5725               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5726             assert(NewBR == User);
5727             Dest = FalseBB;
5728
5729             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5730                                 Chain, Dest, CC, Cmp);
5731             X86::CondCode CCode =
5732               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5733             CCode = X86::GetOppositeBranchCondition(CCode);
5734             CC = DAG.getConstant(CCode, MVT::i8);
5735             Cond = Cmp;
5736             addTest = false;
5737           }
5738         }
5739       }
5740     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5741       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5742       // It should be transformed during dag combiner except when the condition
5743       // is set by a arithmetics with overflow node.
5744       X86::CondCode CCode =
5745         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5746       CCode = X86::GetOppositeBranchCondition(CCode);
5747       CC = DAG.getConstant(CCode, MVT::i8);
5748       Cond = Cond.getOperand(0).getOperand(1);
5749       addTest = false;
5750     }
5751   }
5752
5753   if (addTest) {
5754     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5755     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5756   }
5757   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5758                      Chain, Dest, CC, Cond);
5759 }
5760
5761
5762 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5763 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5764 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5765 // that the guard pages used by the OS virtual memory manager are allocated in
5766 // correct sequence.
5767 SDValue
5768 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5769                                            SelectionDAG &DAG) {
5770   assert(Subtarget->isTargetCygMing() &&
5771          "This should be used only on Cygwin/Mingw targets");
5772   DebugLoc dl = Op.getDebugLoc();
5773
5774   // Get the inputs.
5775   SDValue Chain = Op.getOperand(0);
5776   SDValue Size  = Op.getOperand(1);
5777   // FIXME: Ensure alignment here
5778
5779   SDValue Flag;
5780
5781   MVT IntPtr = getPointerTy();
5782   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5783
5784   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5785
5786   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5787   Flag = Chain.getValue(1);
5788
5789   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5790   SDValue Ops[] = { Chain,
5791                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5792                       DAG.getRegister(X86::EAX, IntPtr),
5793                       DAG.getRegister(X86StackPtr, SPTy),
5794                       Flag };
5795   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5796   Flag = Chain.getValue(1);
5797
5798   Chain = DAG.getCALLSEQ_END(Chain,
5799                              DAG.getIntPtrConstant(0, true),
5800                              DAG.getIntPtrConstant(0, true),
5801                              Flag);
5802
5803   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5804
5805   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5806   return DAG.getMergeValues(Ops1, 2, dl);
5807 }
5808
5809 SDValue
5810 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5811                                            SDValue Chain,
5812                                            SDValue Dst, SDValue Src,
5813                                            SDValue Size, unsigned Align,
5814                                            const Value *DstSV,
5815                                            uint64_t DstSVOff) {
5816   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5817
5818   // If not DWORD aligned or size is more than the threshold, call the library.
5819   // The libc version is likely to be faster for these cases. It can use the
5820   // address value and run time information about the CPU.
5821   if ((Align & 3) != 0 ||
5822       !ConstantSize ||
5823       ConstantSize->getZExtValue() >
5824         getSubtarget()->getMaxInlineSizeThreshold()) {
5825     SDValue InFlag(0, 0);
5826
5827     // Check to see if there is a specialized entry-point for memory zeroing.
5828     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5829
5830     if (const char *bzeroEntry =  V &&
5831         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5832       MVT IntPtr = getPointerTy();
5833       const Type *IntPtrTy = TD->getIntPtrType();
5834       TargetLowering::ArgListTy Args;
5835       TargetLowering::ArgListEntry Entry;
5836       Entry.Node = Dst;
5837       Entry.Ty = IntPtrTy;
5838       Args.push_back(Entry);
5839       Entry.Node = Size;
5840       Args.push_back(Entry);
5841       std::pair<SDValue,SDValue> CallResult =
5842         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5843                     0, CallingConv::C, false,
5844                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5845       return CallResult.second;
5846     }
5847
5848     // Otherwise have the target-independent code call memset.
5849     return SDValue();
5850   }
5851
5852   uint64_t SizeVal = ConstantSize->getZExtValue();
5853   SDValue InFlag(0, 0);
5854   MVT AVT;
5855   SDValue Count;
5856   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5857   unsigned BytesLeft = 0;
5858   bool TwoRepStos = false;
5859   if (ValC) {
5860     unsigned ValReg;
5861     uint64_t Val = ValC->getZExtValue() & 255;
5862
5863     // If the value is a constant, then we can potentially use larger sets.
5864     switch (Align & 3) {
5865     case 2:   // WORD aligned
5866       AVT = MVT::i16;
5867       ValReg = X86::AX;
5868       Val = (Val << 8) | Val;
5869       break;
5870     case 0:  // DWORD aligned
5871       AVT = MVT::i32;
5872       ValReg = X86::EAX;
5873       Val = (Val << 8)  | Val;
5874       Val = (Val << 16) | Val;
5875       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5876         AVT = MVT::i64;
5877         ValReg = X86::RAX;
5878         Val = (Val << 32) | Val;
5879       }
5880       break;
5881     default:  // Byte aligned
5882       AVT = MVT::i8;
5883       ValReg = X86::AL;
5884       Count = DAG.getIntPtrConstant(SizeVal);
5885       break;
5886     }
5887
5888     if (AVT.bitsGT(MVT::i8)) {
5889       unsigned UBytes = AVT.getSizeInBits() / 8;
5890       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5891       BytesLeft = SizeVal % UBytes;
5892     }
5893
5894     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5895                               InFlag);
5896     InFlag = Chain.getValue(1);
5897   } else {
5898     AVT = MVT::i8;
5899     Count  = DAG.getIntPtrConstant(SizeVal);
5900     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5901     InFlag = Chain.getValue(1);
5902   }
5903
5904   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5905                                                               X86::ECX,
5906                             Count, InFlag);
5907   InFlag = Chain.getValue(1);
5908   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5909                                                               X86::EDI,
5910                             Dst, InFlag);
5911   InFlag = Chain.getValue(1);
5912
5913   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5914   SmallVector<SDValue, 8> Ops;
5915   Ops.push_back(Chain);
5916   Ops.push_back(DAG.getValueType(AVT));
5917   Ops.push_back(InFlag);
5918   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5919
5920   if (TwoRepStos) {
5921     InFlag = Chain.getValue(1);
5922     Count  = Size;
5923     MVT CVT = Count.getValueType();
5924     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5925                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5926     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
5927                                                              X86::ECX,
5928                               Left, InFlag);
5929     InFlag = Chain.getValue(1);
5930     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5931     Ops.clear();
5932     Ops.push_back(Chain);
5933     Ops.push_back(DAG.getValueType(MVT::i8));
5934     Ops.push_back(InFlag);
5935     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5936   } else if (BytesLeft) {
5937     // Handle the last 1 - 7 bytes.
5938     unsigned Offset = SizeVal - BytesLeft;
5939     MVT AddrVT = Dst.getValueType();
5940     MVT SizeVT = Size.getValueType();
5941
5942     Chain = DAG.getMemset(Chain, dl,
5943                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5944                                       DAG.getConstant(Offset, AddrVT)),
5945                           Src,
5946                           DAG.getConstant(BytesLeft, SizeVT),
5947                           Align, DstSV, DstSVOff + Offset);
5948   }
5949
5950   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5951   return Chain;
5952 }
5953
5954 SDValue
5955 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5956                                       SDValue Chain, SDValue Dst, SDValue Src,
5957                                       SDValue Size, unsigned Align,
5958                                       bool AlwaysInline,
5959                                       const Value *DstSV, uint64_t DstSVOff,
5960                                       const Value *SrcSV, uint64_t SrcSVOff) {
5961   // This requires the copy size to be a constant, preferrably
5962   // within a subtarget-specific limit.
5963   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5964   if (!ConstantSize)
5965     return SDValue();
5966   uint64_t SizeVal = ConstantSize->getZExtValue();
5967   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5968     return SDValue();
5969
5970   /// If not DWORD aligned, call the library.
5971   if ((Align & 3) != 0)
5972     return SDValue();
5973
5974   // DWORD aligned
5975   MVT AVT = MVT::i32;
5976   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5977     AVT = MVT::i64;
5978
5979   unsigned UBytes = AVT.getSizeInBits() / 8;
5980   unsigned CountVal = SizeVal / UBytes;
5981   SDValue Count = DAG.getIntPtrConstant(CountVal);
5982   unsigned BytesLeft = SizeVal % UBytes;
5983
5984   SDValue InFlag(0, 0);
5985   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5986                                                               X86::ECX,
5987                             Count, InFlag);
5988   InFlag = Chain.getValue(1);
5989   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5990                                                              X86::EDI,
5991                             Dst, InFlag);
5992   InFlag = Chain.getValue(1);
5993   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
5994                                                               X86::ESI,
5995                             Src, InFlag);
5996   InFlag = Chain.getValue(1);
5997
5998   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5999   SmallVector<SDValue, 8> Ops;
6000   Ops.push_back(Chain);
6001   Ops.push_back(DAG.getValueType(AVT));
6002   Ops.push_back(InFlag);
6003   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
6004
6005   SmallVector<SDValue, 4> Results;
6006   Results.push_back(RepMovs);
6007   if (BytesLeft) {
6008     // Handle the last 1 - 7 bytes.
6009     unsigned Offset = SizeVal - BytesLeft;
6010     MVT DstVT = Dst.getValueType();
6011     MVT SrcVT = Src.getValueType();
6012     MVT SizeVT = Size.getValueType();
6013     Results.push_back(DAG.getMemcpy(Chain, dl,
6014                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6015                                                 DAG.getConstant(Offset, DstVT)),
6016                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6017                                                 DAG.getConstant(Offset, SrcVT)),
6018                                     DAG.getConstant(BytesLeft, SizeVT),
6019                                     Align, AlwaysInline,
6020                                     DstSV, DstSVOff + Offset,
6021                                     SrcSV, SrcSVOff + Offset));
6022   }
6023
6024   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6025                      &Results[0], Results.size());
6026 }
6027
6028 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6029   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6030   DebugLoc dl = Op.getDebugLoc();
6031
6032   if (!Subtarget->is64Bit()) {
6033     // vastart just stores the address of the VarArgsFrameIndex slot into the
6034     // memory location argument.
6035     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6036     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6037   }
6038
6039   // __va_list_tag:
6040   //   gp_offset         (0 - 6 * 8)
6041   //   fp_offset         (48 - 48 + 8 * 16)
6042   //   overflow_arg_area (point to parameters coming in memory).
6043   //   reg_save_area
6044   SmallVector<SDValue, 8> MemOps;
6045   SDValue FIN = Op.getOperand(1);
6046   // Store gp_offset
6047   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6048                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6049                                  FIN, SV, 0);
6050   MemOps.push_back(Store);
6051
6052   // Store fp_offset
6053   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6054                     FIN, DAG.getIntPtrConstant(4));
6055   Store = DAG.getStore(Op.getOperand(0), dl,
6056                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6057                        FIN, SV, 0);
6058   MemOps.push_back(Store);
6059
6060   // Store ptr to overflow_arg_area
6061   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6062                     FIN, DAG.getIntPtrConstant(4));
6063   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6064   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6065   MemOps.push_back(Store);
6066
6067   // Store ptr to reg_save_area.
6068   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6069                     FIN, DAG.getIntPtrConstant(8));
6070   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6071   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6072   MemOps.push_back(Store);
6073   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6074                      &MemOps[0], MemOps.size());
6075 }
6076
6077 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6078   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6079   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6080   SDValue Chain = Op.getOperand(0);
6081   SDValue SrcPtr = Op.getOperand(1);
6082   SDValue SrcSV = Op.getOperand(2);
6083
6084   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6085   return SDValue();
6086 }
6087
6088 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6089   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6090   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6091   SDValue Chain = Op.getOperand(0);
6092   SDValue DstPtr = Op.getOperand(1);
6093   SDValue SrcPtr = Op.getOperand(2);
6094   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6095   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6096   DebugLoc dl = Op.getDebugLoc();
6097
6098   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6099                        DAG.getIntPtrConstant(24), 8, false,
6100                        DstSV, 0, SrcSV, 0);
6101 }
6102
6103 SDValue
6104 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6105   DebugLoc dl = Op.getDebugLoc();
6106   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6107   switch (IntNo) {
6108   default: return SDValue();    // Don't custom lower most intrinsics.
6109   // Comparison intrinsics.
6110   case Intrinsic::x86_sse_comieq_ss:
6111   case Intrinsic::x86_sse_comilt_ss:
6112   case Intrinsic::x86_sse_comile_ss:
6113   case Intrinsic::x86_sse_comigt_ss:
6114   case Intrinsic::x86_sse_comige_ss:
6115   case Intrinsic::x86_sse_comineq_ss:
6116   case Intrinsic::x86_sse_ucomieq_ss:
6117   case Intrinsic::x86_sse_ucomilt_ss:
6118   case Intrinsic::x86_sse_ucomile_ss:
6119   case Intrinsic::x86_sse_ucomigt_ss:
6120   case Intrinsic::x86_sse_ucomige_ss:
6121   case Intrinsic::x86_sse_ucomineq_ss:
6122   case Intrinsic::x86_sse2_comieq_sd:
6123   case Intrinsic::x86_sse2_comilt_sd:
6124   case Intrinsic::x86_sse2_comile_sd:
6125   case Intrinsic::x86_sse2_comigt_sd:
6126   case Intrinsic::x86_sse2_comige_sd:
6127   case Intrinsic::x86_sse2_comineq_sd:
6128   case Intrinsic::x86_sse2_ucomieq_sd:
6129   case Intrinsic::x86_sse2_ucomilt_sd:
6130   case Intrinsic::x86_sse2_ucomile_sd:
6131   case Intrinsic::x86_sse2_ucomigt_sd:
6132   case Intrinsic::x86_sse2_ucomige_sd:
6133   case Intrinsic::x86_sse2_ucomineq_sd: {
6134     unsigned Opc = 0;
6135     ISD::CondCode CC = ISD::SETCC_INVALID;
6136     switch (IntNo) {
6137     default: break;
6138     case Intrinsic::x86_sse_comieq_ss:
6139     case Intrinsic::x86_sse2_comieq_sd:
6140       Opc = X86ISD::COMI;
6141       CC = ISD::SETEQ;
6142       break;
6143     case Intrinsic::x86_sse_comilt_ss:
6144     case Intrinsic::x86_sse2_comilt_sd:
6145       Opc = X86ISD::COMI;
6146       CC = ISD::SETLT;
6147       break;
6148     case Intrinsic::x86_sse_comile_ss:
6149     case Intrinsic::x86_sse2_comile_sd:
6150       Opc = X86ISD::COMI;
6151       CC = ISD::SETLE;
6152       break;
6153     case Intrinsic::x86_sse_comigt_ss:
6154     case Intrinsic::x86_sse2_comigt_sd:
6155       Opc = X86ISD::COMI;
6156       CC = ISD::SETGT;
6157       break;
6158     case Intrinsic::x86_sse_comige_ss:
6159     case Intrinsic::x86_sse2_comige_sd:
6160       Opc = X86ISD::COMI;
6161       CC = ISD::SETGE;
6162       break;
6163     case Intrinsic::x86_sse_comineq_ss:
6164     case Intrinsic::x86_sse2_comineq_sd:
6165       Opc = X86ISD::COMI;
6166       CC = ISD::SETNE;
6167       break;
6168     case Intrinsic::x86_sse_ucomieq_ss:
6169     case Intrinsic::x86_sse2_ucomieq_sd:
6170       Opc = X86ISD::UCOMI;
6171       CC = ISD::SETEQ;
6172       break;
6173     case Intrinsic::x86_sse_ucomilt_ss:
6174     case Intrinsic::x86_sse2_ucomilt_sd:
6175       Opc = X86ISD::UCOMI;
6176       CC = ISD::SETLT;
6177       break;
6178     case Intrinsic::x86_sse_ucomile_ss:
6179     case Intrinsic::x86_sse2_ucomile_sd:
6180       Opc = X86ISD::UCOMI;
6181       CC = ISD::SETLE;
6182       break;
6183     case Intrinsic::x86_sse_ucomigt_ss:
6184     case Intrinsic::x86_sse2_ucomigt_sd:
6185       Opc = X86ISD::UCOMI;
6186       CC = ISD::SETGT;
6187       break;
6188     case Intrinsic::x86_sse_ucomige_ss:
6189     case Intrinsic::x86_sse2_ucomige_sd:
6190       Opc = X86ISD::UCOMI;
6191       CC = ISD::SETGE;
6192       break;
6193     case Intrinsic::x86_sse_ucomineq_ss:
6194     case Intrinsic::x86_sse2_ucomineq_sd:
6195       Opc = X86ISD::UCOMI;
6196       CC = ISD::SETNE;
6197       break;
6198     }
6199
6200     SDValue LHS = Op.getOperand(1);
6201     SDValue RHS = Op.getOperand(2);
6202     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6203     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6204     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6205                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6206     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6207   }
6208   // ptest intrinsics. The intrinsic these come from are designed to return
6209   // an integer value, not just an instruction so lower it to the ptest
6210   // pattern and a setcc for the result.
6211   case Intrinsic::x86_sse41_ptestz:
6212   case Intrinsic::x86_sse41_ptestc:
6213   case Intrinsic::x86_sse41_ptestnzc:{
6214     unsigned X86CC = 0;
6215     switch (IntNo) {
6216     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6217     case Intrinsic::x86_sse41_ptestz:
6218       // ZF = 1
6219       X86CC = X86::COND_E;
6220       break;
6221     case Intrinsic::x86_sse41_ptestc:
6222       // CF = 1
6223       X86CC = X86::COND_B;
6224       break;
6225     case Intrinsic::x86_sse41_ptestnzc:
6226       // ZF and CF = 0
6227       X86CC = X86::COND_A;
6228       break;
6229     }
6230
6231     SDValue LHS = Op.getOperand(1);
6232     SDValue RHS = Op.getOperand(2);
6233     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6234     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6235     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6236     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6237   }
6238
6239   // Fix vector shift instructions where the last operand is a non-immediate
6240   // i32 value.
6241   case Intrinsic::x86_sse2_pslli_w:
6242   case Intrinsic::x86_sse2_pslli_d:
6243   case Intrinsic::x86_sse2_pslli_q:
6244   case Intrinsic::x86_sse2_psrli_w:
6245   case Intrinsic::x86_sse2_psrli_d:
6246   case Intrinsic::x86_sse2_psrli_q:
6247   case Intrinsic::x86_sse2_psrai_w:
6248   case Intrinsic::x86_sse2_psrai_d:
6249   case Intrinsic::x86_mmx_pslli_w:
6250   case Intrinsic::x86_mmx_pslli_d:
6251   case Intrinsic::x86_mmx_pslli_q:
6252   case Intrinsic::x86_mmx_psrli_w:
6253   case Intrinsic::x86_mmx_psrli_d:
6254   case Intrinsic::x86_mmx_psrli_q:
6255   case Intrinsic::x86_mmx_psrai_w:
6256   case Intrinsic::x86_mmx_psrai_d: {
6257     SDValue ShAmt = Op.getOperand(2);
6258     if (isa<ConstantSDNode>(ShAmt))
6259       return SDValue();
6260
6261     unsigned NewIntNo = 0;
6262     MVT ShAmtVT = MVT::v4i32;
6263     switch (IntNo) {
6264     case Intrinsic::x86_sse2_pslli_w:
6265       NewIntNo = Intrinsic::x86_sse2_psll_w;
6266       break;
6267     case Intrinsic::x86_sse2_pslli_d:
6268       NewIntNo = Intrinsic::x86_sse2_psll_d;
6269       break;
6270     case Intrinsic::x86_sse2_pslli_q:
6271       NewIntNo = Intrinsic::x86_sse2_psll_q;
6272       break;
6273     case Intrinsic::x86_sse2_psrli_w:
6274       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6275       break;
6276     case Intrinsic::x86_sse2_psrli_d:
6277       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6278       break;
6279     case Intrinsic::x86_sse2_psrli_q:
6280       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6281       break;
6282     case Intrinsic::x86_sse2_psrai_w:
6283       NewIntNo = Intrinsic::x86_sse2_psra_w;
6284       break;
6285     case Intrinsic::x86_sse2_psrai_d:
6286       NewIntNo = Intrinsic::x86_sse2_psra_d;
6287       break;
6288     default: {
6289       ShAmtVT = MVT::v2i32;
6290       switch (IntNo) {
6291       case Intrinsic::x86_mmx_pslli_w:
6292         NewIntNo = Intrinsic::x86_mmx_psll_w;
6293         break;
6294       case Intrinsic::x86_mmx_pslli_d:
6295         NewIntNo = Intrinsic::x86_mmx_psll_d;
6296         break;
6297       case Intrinsic::x86_mmx_pslli_q:
6298         NewIntNo = Intrinsic::x86_mmx_psll_q;
6299         break;
6300       case Intrinsic::x86_mmx_psrli_w:
6301         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6302         break;
6303       case Intrinsic::x86_mmx_psrli_d:
6304         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6305         break;
6306       case Intrinsic::x86_mmx_psrli_q:
6307         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6308         break;
6309       case Intrinsic::x86_mmx_psrai_w:
6310         NewIntNo = Intrinsic::x86_mmx_psra_w;
6311         break;
6312       case Intrinsic::x86_mmx_psrai_d:
6313         NewIntNo = Intrinsic::x86_mmx_psra_d;
6314         break;
6315       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6316       }
6317       break;
6318     }
6319     }
6320     MVT VT = Op.getValueType();
6321     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6322                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6323     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6324                        DAG.getConstant(NewIntNo, MVT::i32),
6325                        Op.getOperand(1), ShAmt);
6326   }
6327   }
6328 }
6329
6330 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6331   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6332   DebugLoc dl = Op.getDebugLoc();
6333
6334   if (Depth > 0) {
6335     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6336     SDValue Offset =
6337       DAG.getConstant(TD->getPointerSize(),
6338                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6339     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6340                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6341                                    FrameAddr, Offset),
6342                        NULL, 0);
6343   }
6344
6345   // Just load the return address.
6346   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6347   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6348                      RetAddrFI, NULL, 0);
6349 }
6350
6351 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6352   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6353   MFI->setFrameAddressIsTaken(true);
6354   MVT VT = Op.getValueType();
6355   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6356   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6357   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6358   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6359   while (Depth--)
6360     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6361   return FrameAddr;
6362 }
6363
6364 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6365                                                      SelectionDAG &DAG) {
6366   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6367 }
6368
6369 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6370 {
6371   MachineFunction &MF = DAG.getMachineFunction();
6372   SDValue Chain     = Op.getOperand(0);
6373   SDValue Offset    = Op.getOperand(1);
6374   SDValue Handler   = Op.getOperand(2);
6375   DebugLoc dl       = Op.getDebugLoc();
6376
6377   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6378                                   getPointerTy());
6379   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6380
6381   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6382                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6383   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6384   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6385   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6386   MF.getRegInfo().addLiveOut(StoreAddrReg);
6387
6388   return DAG.getNode(X86ISD::EH_RETURN, dl,
6389                      MVT::Other,
6390                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6391 }
6392
6393 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6394                                              SelectionDAG &DAG) {
6395   SDValue Root = Op.getOperand(0);
6396   SDValue Trmp = Op.getOperand(1); // trampoline
6397   SDValue FPtr = Op.getOperand(2); // nested function
6398   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6399   DebugLoc dl  = Op.getDebugLoc();
6400
6401   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6402
6403   const X86InstrInfo *TII =
6404     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6405
6406   if (Subtarget->is64Bit()) {
6407     SDValue OutChains[6];
6408
6409     // Large code-model.
6410
6411     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6412     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6413
6414     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6415     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6416
6417     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6418
6419     // Load the pointer to the nested function into R11.
6420     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6421     SDValue Addr = Trmp;
6422     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6423                                 Addr, TrmpAddr, 0);
6424
6425     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6426                        DAG.getConstant(2, MVT::i64));
6427     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6428
6429     // Load the 'nest' parameter value into R10.
6430     // R10 is specified in X86CallingConv.td
6431     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6432     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6433                        DAG.getConstant(10, MVT::i64));
6434     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6435                                 Addr, TrmpAddr, 10);
6436
6437     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6438                        DAG.getConstant(12, MVT::i64));
6439     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6440
6441     // Jump to the nested function.
6442     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6443     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6444                        DAG.getConstant(20, MVT::i64));
6445     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6446                                 Addr, TrmpAddr, 20);
6447
6448     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6449     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6450                        DAG.getConstant(22, MVT::i64));
6451     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6452                                 TrmpAddr, 22);
6453
6454     SDValue Ops[] =
6455       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6456     return DAG.getMergeValues(Ops, 2, dl);
6457   } else {
6458     const Function *Func =
6459       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6460     unsigned CC = Func->getCallingConv();
6461     unsigned NestReg;
6462
6463     switch (CC) {
6464     default:
6465       llvm_unreachable("Unsupported calling convention");
6466     case CallingConv::C:
6467     case CallingConv::X86_StdCall: {
6468       // Pass 'nest' parameter in ECX.
6469       // Must be kept in sync with X86CallingConv.td
6470       NestReg = X86::ECX;
6471
6472       // Check that ECX wasn't needed by an 'inreg' parameter.
6473       const FunctionType *FTy = Func->getFunctionType();
6474       const AttrListPtr &Attrs = Func->getAttributes();
6475
6476       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6477         unsigned InRegCount = 0;
6478         unsigned Idx = 1;
6479
6480         for (FunctionType::param_iterator I = FTy->param_begin(),
6481              E = FTy->param_end(); I != E; ++I, ++Idx)
6482           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6483             // FIXME: should only count parameters that are lowered to integers.
6484             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6485
6486         if (InRegCount > 2) {
6487           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6488         }
6489       }
6490       break;
6491     }
6492     case CallingConv::X86_FastCall:
6493     case CallingConv::Fast:
6494       // Pass 'nest' parameter in EAX.
6495       // Must be kept in sync with X86CallingConv.td
6496       NestReg = X86::EAX;
6497       break;
6498     }
6499
6500     SDValue OutChains[4];
6501     SDValue Addr, Disp;
6502
6503     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6504                        DAG.getConstant(10, MVT::i32));
6505     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6506
6507     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6508     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6509     OutChains[0] = DAG.getStore(Root, dl,
6510                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6511                                 Trmp, TrmpAddr, 0);
6512
6513     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6514                        DAG.getConstant(1, MVT::i32));
6515     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6516
6517     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6518     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6519                        DAG.getConstant(5, MVT::i32));
6520     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6521                                 TrmpAddr, 5, false, 1);
6522
6523     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6524                        DAG.getConstant(6, MVT::i32));
6525     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6526
6527     SDValue Ops[] =
6528       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6529     return DAG.getMergeValues(Ops, 2, dl);
6530   }
6531 }
6532
6533 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6534   /*
6535    The rounding mode is in bits 11:10 of FPSR, and has the following
6536    settings:
6537      00 Round to nearest
6538      01 Round to -inf
6539      10 Round to +inf
6540      11 Round to 0
6541
6542   FLT_ROUNDS, on the other hand, expects the following:
6543     -1 Undefined
6544      0 Round to 0
6545      1 Round to nearest
6546      2 Round to +inf
6547      3 Round to -inf
6548
6549   To perform the conversion, we do:
6550     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6551   */
6552
6553   MachineFunction &MF = DAG.getMachineFunction();
6554   const TargetMachine &TM = MF.getTarget();
6555   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6556   unsigned StackAlignment = TFI.getStackAlignment();
6557   MVT VT = Op.getValueType();
6558   DebugLoc dl = Op.getDebugLoc();
6559
6560   // Save FP Control Word to stack slot
6561   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6562   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6563
6564   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6565                               DAG.getEntryNode(), StackSlot);
6566
6567   // Load FP Control Word from stack slot
6568   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6569
6570   // Transform as necessary
6571   SDValue CWD1 =
6572     DAG.getNode(ISD::SRL, dl, MVT::i16,
6573                 DAG.getNode(ISD::AND, dl, MVT::i16,
6574                             CWD, DAG.getConstant(0x800, MVT::i16)),
6575                 DAG.getConstant(11, MVT::i8));
6576   SDValue CWD2 =
6577     DAG.getNode(ISD::SRL, dl, MVT::i16,
6578                 DAG.getNode(ISD::AND, dl, MVT::i16,
6579                             CWD, DAG.getConstant(0x400, MVT::i16)),
6580                 DAG.getConstant(9, MVT::i8));
6581
6582   SDValue RetVal =
6583     DAG.getNode(ISD::AND, dl, MVT::i16,
6584                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6585                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6586                             DAG.getConstant(1, MVT::i16)),
6587                 DAG.getConstant(3, MVT::i16));
6588
6589
6590   return DAG.getNode((VT.getSizeInBits() < 16 ?
6591                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6592 }
6593
6594 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6595   MVT VT = Op.getValueType();
6596   MVT OpVT = VT;
6597   unsigned NumBits = VT.getSizeInBits();
6598   DebugLoc dl = Op.getDebugLoc();
6599
6600   Op = Op.getOperand(0);
6601   if (VT == MVT::i8) {
6602     // Zero extend to i32 since there is not an i8 bsr.
6603     OpVT = MVT::i32;
6604     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6605   }
6606
6607   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6608   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6609   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6610
6611   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6612   SmallVector<SDValue, 4> Ops;
6613   Ops.push_back(Op);
6614   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6615   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6616   Ops.push_back(Op.getValue(1));
6617   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6618
6619   // Finally xor with NumBits-1.
6620   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6621
6622   if (VT == MVT::i8)
6623     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6624   return Op;
6625 }
6626
6627 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6628   MVT VT = Op.getValueType();
6629   MVT OpVT = VT;
6630   unsigned NumBits = VT.getSizeInBits();
6631   DebugLoc dl = Op.getDebugLoc();
6632
6633   Op = Op.getOperand(0);
6634   if (VT == MVT::i8) {
6635     OpVT = MVT::i32;
6636     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6637   }
6638
6639   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6640   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6641   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6642
6643   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6644   SmallVector<SDValue, 4> Ops;
6645   Ops.push_back(Op);
6646   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6647   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6648   Ops.push_back(Op.getValue(1));
6649   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6650
6651   if (VT == MVT::i8)
6652     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6653   return Op;
6654 }
6655
6656 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6657   MVT VT = Op.getValueType();
6658   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6659   DebugLoc dl = Op.getDebugLoc();
6660
6661   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6662   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6663   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6664   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6665   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6666   //
6667   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6668   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6669   //  return AloBlo + AloBhi + AhiBlo;
6670
6671   SDValue A = Op.getOperand(0);
6672   SDValue B = Op.getOperand(1);
6673
6674   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6675                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6676                        A, DAG.getConstant(32, MVT::i32));
6677   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6678                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6679                        B, DAG.getConstant(32, MVT::i32));
6680   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6681                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6682                        A, B);
6683   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6684                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6685                        A, Bhi);
6686   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6687                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6688                        Ahi, B);
6689   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6690                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6691                        AloBhi, DAG.getConstant(32, MVT::i32));
6692   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6693                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6694                        AhiBlo, DAG.getConstant(32, MVT::i32));
6695   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6696   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6697   return Res;
6698 }
6699
6700
6701 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6702   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6703   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6704   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6705   // has only one use.
6706   SDNode *N = Op.getNode();
6707   SDValue LHS = N->getOperand(0);
6708   SDValue RHS = N->getOperand(1);
6709   unsigned BaseOp = 0;
6710   unsigned Cond = 0;
6711   DebugLoc dl = Op.getDebugLoc();
6712
6713   switch (Op.getOpcode()) {
6714   default: llvm_unreachable("Unknown ovf instruction!");
6715   case ISD::SADDO:
6716     // A subtract of one will be selected as a INC. Note that INC doesn't
6717     // set CF, so we can't do this for UADDO.
6718     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6719       if (C->getAPIntValue() == 1) {
6720         BaseOp = X86ISD::INC;
6721         Cond = X86::COND_O;
6722         break;
6723       }
6724     BaseOp = X86ISD::ADD;
6725     Cond = X86::COND_O;
6726     break;
6727   case ISD::UADDO:
6728     BaseOp = X86ISD::ADD;
6729     Cond = X86::COND_B;
6730     break;
6731   case ISD::SSUBO:
6732     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6733     // set CF, so we can't do this for USUBO.
6734     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6735       if (C->getAPIntValue() == 1) {
6736         BaseOp = X86ISD::DEC;
6737         Cond = X86::COND_O;
6738         break;
6739       }
6740     BaseOp = X86ISD::SUB;
6741     Cond = X86::COND_O;
6742     break;
6743   case ISD::USUBO:
6744     BaseOp = X86ISD::SUB;
6745     Cond = X86::COND_B;
6746     break;
6747   case ISD::SMULO:
6748     BaseOp = X86ISD::SMUL;
6749     Cond = X86::COND_O;
6750     break;
6751   case ISD::UMULO:
6752     BaseOp = X86ISD::UMUL;
6753     Cond = X86::COND_B;
6754     break;
6755   }
6756
6757   // Also sets EFLAGS.
6758   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6759   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6760
6761   SDValue SetCC =
6762     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6763                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6764
6765   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6766   return Sum;
6767 }
6768
6769 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6770   MVT T = Op.getValueType();
6771   DebugLoc dl = Op.getDebugLoc();
6772   unsigned Reg = 0;
6773   unsigned size = 0;
6774   switch(T.getSimpleVT()) {
6775   default:
6776     assert(false && "Invalid value type!");
6777   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6778   case MVT::i16: Reg = X86::AX;  size = 2; break;
6779   case MVT::i32: Reg = X86::EAX; size = 4; break;
6780   case MVT::i64:
6781     assert(Subtarget->is64Bit() && "Node not type legal!");
6782     Reg = X86::RAX; size = 8;
6783     break;
6784   }
6785   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6786                                     Op.getOperand(2), SDValue());
6787   SDValue Ops[] = { cpIn.getValue(0),
6788                     Op.getOperand(1),
6789                     Op.getOperand(3),
6790                     DAG.getTargetConstant(size, MVT::i8),
6791                     cpIn.getValue(1) };
6792   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6793   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6794   SDValue cpOut =
6795     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6796   return cpOut;
6797 }
6798
6799 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6800                                                  SelectionDAG &DAG) {
6801   assert(Subtarget->is64Bit() && "Result not type legalized?");
6802   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6803   SDValue TheChain = Op.getOperand(0);
6804   DebugLoc dl = Op.getDebugLoc();
6805   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6806   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6807   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6808                                    rax.getValue(2));
6809   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6810                             DAG.getConstant(32, MVT::i8));
6811   SDValue Ops[] = {
6812     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6813     rdx.getValue(1)
6814   };
6815   return DAG.getMergeValues(Ops, 2, dl);
6816 }
6817
6818 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6819   SDNode *Node = Op.getNode();
6820   DebugLoc dl = Node->getDebugLoc();
6821   MVT T = Node->getValueType(0);
6822   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6823                               DAG.getConstant(0, T), Node->getOperand(2));
6824   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6825                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6826                        Node->getOperand(0),
6827                        Node->getOperand(1), negOp,
6828                        cast<AtomicSDNode>(Node)->getSrcValue(),
6829                        cast<AtomicSDNode>(Node)->getAlignment());
6830 }
6831
6832 /// LowerOperation - Provide custom lowering hooks for some operations.
6833 ///
6834 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6835   switch (Op.getOpcode()) {
6836   default: llvm_unreachable("Should not custom lower this!");
6837   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6838   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6839   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6840   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6841   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6842   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6843   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6844   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6845   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6846   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6847   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6848   case ISD::SHL_PARTS:
6849   case ISD::SRA_PARTS:
6850   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6851   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6852   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6853   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6854   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
6855   case ISD::FABS:               return LowerFABS(Op, DAG);
6856   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6857   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6858   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6859   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6860   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6861   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6862   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6863   case ISD::CALL:               return LowerCALL(Op, DAG);
6864   case ISD::RET:                return LowerRET(Op, DAG);
6865   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6866   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6867   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6868   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6869   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6870   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6871   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6872   case ISD::FRAME_TO_ARGS_OFFSET:
6873                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6874   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6875   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6876   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6877   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6878   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6879   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6880   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6881   case ISD::SADDO:
6882   case ISD::UADDO:
6883   case ISD::SSUBO:
6884   case ISD::USUBO:
6885   case ISD::SMULO:
6886   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6887   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6888   }
6889 }
6890
6891 void X86TargetLowering::
6892 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6893                         SelectionDAG &DAG, unsigned NewOp) {
6894   MVT T = Node->getValueType(0);
6895   DebugLoc dl = Node->getDebugLoc();
6896   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6897
6898   SDValue Chain = Node->getOperand(0);
6899   SDValue In1 = Node->getOperand(1);
6900   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6901                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6902   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6903                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6904   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6905   // have a MemOperand.  Pass the info through as a normal operand.
6906   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6907   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6908   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6909   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6910   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6911   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6912   Results.push_back(Result.getValue(2));
6913 }
6914
6915 /// ReplaceNodeResults - Replace a node with an illegal result type
6916 /// with a new node built out of custom code.
6917 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6918                                            SmallVectorImpl<SDValue>&Results,
6919                                            SelectionDAG &DAG) {
6920   DebugLoc dl = N->getDebugLoc();
6921   switch (N->getOpcode()) {
6922   default:
6923     assert(false && "Do not know how to custom type legalize this operation!");
6924     return;
6925   case ISD::FP_TO_SINT: {
6926     std::pair<SDValue,SDValue> Vals =
6927         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
6928     SDValue FIST = Vals.first, StackSlot = Vals.second;
6929     if (FIST.getNode() != 0) {
6930       MVT VT = N->getValueType(0);
6931       // Return a load from the stack slot.
6932       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6933     }
6934     return;
6935   }
6936   case ISD::READCYCLECOUNTER: {
6937     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6938     SDValue TheChain = N->getOperand(0);
6939     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6940     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
6941                                      rd.getValue(1));
6942     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6943                                      eax.getValue(2));
6944     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6945     SDValue Ops[] = { eax, edx };
6946     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6947     Results.push_back(edx.getValue(1));
6948     return;
6949   }
6950   case ISD::ATOMIC_CMP_SWAP: {
6951     MVT T = N->getValueType(0);
6952     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6953     SDValue cpInL, cpInH;
6954     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6955                         DAG.getConstant(0, MVT::i32));
6956     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6957                         DAG.getConstant(1, MVT::i32));
6958     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
6959     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
6960                              cpInL.getValue(1));
6961     SDValue swapInL, swapInH;
6962     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6963                           DAG.getConstant(0, MVT::i32));
6964     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6965                           DAG.getConstant(1, MVT::i32));
6966     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
6967                                cpInH.getValue(1));
6968     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
6969                                swapInL.getValue(1));
6970     SDValue Ops[] = { swapInH.getValue(0),
6971                       N->getOperand(1),
6972                       swapInH.getValue(1) };
6973     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6974     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
6975     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
6976                                         MVT::i32, Result.getValue(1));
6977     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
6978                                         MVT::i32, cpOutL.getValue(2));
6979     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6980     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6981     Results.push_back(cpOutH.getValue(1));
6982     return;
6983   }
6984   case ISD::ATOMIC_LOAD_ADD:
6985     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6986     return;
6987   case ISD::ATOMIC_LOAD_AND:
6988     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6989     return;
6990   case ISD::ATOMIC_LOAD_NAND:
6991     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6992     return;
6993   case ISD::ATOMIC_LOAD_OR:
6994     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6995     return;
6996   case ISD::ATOMIC_LOAD_SUB:
6997     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6998     return;
6999   case ISD::ATOMIC_LOAD_XOR:
7000     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7001     return;
7002   case ISD::ATOMIC_SWAP:
7003     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7004     return;
7005   }
7006 }
7007
7008 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7009   switch (Opcode) {
7010   default: return NULL;
7011   case X86ISD::BSF:                return "X86ISD::BSF";
7012   case X86ISD::BSR:                return "X86ISD::BSR";
7013   case X86ISD::SHLD:               return "X86ISD::SHLD";
7014   case X86ISD::SHRD:               return "X86ISD::SHRD";
7015   case X86ISD::FAND:               return "X86ISD::FAND";
7016   case X86ISD::FOR:                return "X86ISD::FOR";
7017   case X86ISD::FXOR:               return "X86ISD::FXOR";
7018   case X86ISD::FSRL:               return "X86ISD::FSRL";
7019   case X86ISD::FILD:               return "X86ISD::FILD";
7020   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7021   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7022   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7023   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7024   case X86ISD::FLD:                return "X86ISD::FLD";
7025   case X86ISD::FST:                return "X86ISD::FST";
7026   case X86ISD::CALL:               return "X86ISD::CALL";
7027   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
7028   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7029   case X86ISD::BT:                 return "X86ISD::BT";
7030   case X86ISD::CMP:                return "X86ISD::CMP";
7031   case X86ISD::COMI:               return "X86ISD::COMI";
7032   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7033   case X86ISD::SETCC:              return "X86ISD::SETCC";
7034   case X86ISD::CMOV:               return "X86ISD::CMOV";
7035   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7036   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7037   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7038   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7039   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7040   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7041   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7042   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7043   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7044   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7045   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7046   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7047   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7048   case X86ISD::FMAX:               return "X86ISD::FMAX";
7049   case X86ISD::FMIN:               return "X86ISD::FMIN";
7050   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7051   case X86ISD::FRCP:               return "X86ISD::FRCP";
7052   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7053   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7054   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7055   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7056   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7057   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7058   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7059   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7060   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7061   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7062   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7063   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7064   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7065   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7066   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7067   case X86ISD::VSHL:               return "X86ISD::VSHL";
7068   case X86ISD::VSRL:               return "X86ISD::VSRL";
7069   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7070   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7071   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7072   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7073   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7074   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7075   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7076   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7077   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7078   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7079   case X86ISD::ADD:                return "X86ISD::ADD";
7080   case X86ISD::SUB:                return "X86ISD::SUB";
7081   case X86ISD::SMUL:               return "X86ISD::SMUL";
7082   case X86ISD::UMUL:               return "X86ISD::UMUL";
7083   case X86ISD::INC:                return "X86ISD::INC";
7084   case X86ISD::DEC:                return "X86ISD::DEC";
7085   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7086   case X86ISD::PTEST:              return "X86ISD::PTEST";
7087   }
7088 }
7089
7090 // isLegalAddressingMode - Return true if the addressing mode represented
7091 // by AM is legal for this target, for a load/store of the specified type.
7092 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7093                                               const Type *Ty) const {
7094   // X86 supports extremely general addressing modes.
7095
7096   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7097   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
7098     return false;
7099
7100   if (AM.BaseGV) {
7101     unsigned GVFlags =
7102       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7103
7104     // If a reference to this global requires an extra load, we can't fold it.
7105     if (isGlobalStubReference(GVFlags))
7106       return false;
7107
7108     // If BaseGV requires a register for the PIC base, we cannot also have a
7109     // BaseReg specified.
7110     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7111       return false;
7112
7113     // X86-64 only supports addr of globals in small code model.
7114     if (Subtarget->is64Bit()) {
7115       if (getTargetMachine().getCodeModel() != CodeModel::Small)
7116         return false;
7117       // If lower 4G is not available, then we must use rip-relative addressing.
7118       if (AM.BaseOffs || AM.Scale > 1)
7119         return false;
7120     }
7121   }
7122
7123   switch (AM.Scale) {
7124   case 0:
7125   case 1:
7126   case 2:
7127   case 4:
7128   case 8:
7129     // These scales always work.
7130     break;
7131   case 3:
7132   case 5:
7133   case 9:
7134     // These scales are formed with basereg+scalereg.  Only accept if there is
7135     // no basereg yet.
7136     if (AM.HasBaseReg)
7137       return false;
7138     break;
7139   default:  // Other stuff never works.
7140     return false;
7141   }
7142
7143   return true;
7144 }
7145
7146
7147 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7148   if (!Ty1->isInteger() || !Ty2->isInteger())
7149     return false;
7150   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7151   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7152   if (NumBits1 <= NumBits2)
7153     return false;
7154   return Subtarget->is64Bit() || NumBits1 < 64;
7155 }
7156
7157 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
7158   if (!VT1.isInteger() || !VT2.isInteger())
7159     return false;
7160   unsigned NumBits1 = VT1.getSizeInBits();
7161   unsigned NumBits2 = VT2.getSizeInBits();
7162   if (NumBits1 <= NumBits2)
7163     return false;
7164   return Subtarget->is64Bit() || NumBits1 < 64;
7165 }
7166
7167 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7168   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7169   return Ty1 == Type::Int32Ty && Ty2 == Type::Int64Ty && Subtarget->is64Bit();
7170 }
7171
7172 bool X86TargetLowering::isZExtFree(MVT VT1, MVT VT2) const {
7173   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7174   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7175 }
7176
7177 bool X86TargetLowering::isNarrowingProfitable(MVT VT1, MVT VT2) const {
7178   // i16 instructions are longer (0x66 prefix) and potentially slower.
7179   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7180 }
7181
7182 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7183 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7184 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7185 /// are assumed to be legal.
7186 bool
7187 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7188                                       MVT VT) const {
7189   // Only do shuffles on 128-bit vector types for now.
7190   if (VT.getSizeInBits() == 64)
7191     return false;
7192
7193   // FIXME: pshufb, blends, palignr, shifts.
7194   return (VT.getVectorNumElements() == 2 ||
7195           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7196           isMOVLMask(M, VT) ||
7197           isSHUFPMask(M, VT) ||
7198           isPSHUFDMask(M, VT) ||
7199           isPSHUFHWMask(M, VT) ||
7200           isPSHUFLWMask(M, VT) ||
7201           isUNPCKLMask(M, VT) ||
7202           isUNPCKHMask(M, VT) ||
7203           isUNPCKL_v_undef_Mask(M, VT) ||
7204           isUNPCKH_v_undef_Mask(M, VT));
7205 }
7206
7207 bool
7208 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7209                                           MVT VT) const {
7210   unsigned NumElts = VT.getVectorNumElements();
7211   // FIXME: This collection of masks seems suspect.
7212   if (NumElts == 2)
7213     return true;
7214   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7215     return (isMOVLMask(Mask, VT)  ||
7216             isCommutedMOVLMask(Mask, VT, true) ||
7217             isSHUFPMask(Mask, VT) ||
7218             isCommutedSHUFPMask(Mask, VT));
7219   }
7220   return false;
7221 }
7222
7223 //===----------------------------------------------------------------------===//
7224 //                           X86 Scheduler Hooks
7225 //===----------------------------------------------------------------------===//
7226
7227 // private utility function
7228 MachineBasicBlock *
7229 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7230                                                        MachineBasicBlock *MBB,
7231                                                        unsigned regOpc,
7232                                                        unsigned immOpc,
7233                                                        unsigned LoadOpc,
7234                                                        unsigned CXchgOpc,
7235                                                        unsigned copyOpc,
7236                                                        unsigned notOpc,
7237                                                        unsigned EAXreg,
7238                                                        TargetRegisterClass *RC,
7239                                                        bool invSrc) const {
7240   // For the atomic bitwise operator, we generate
7241   //   thisMBB:
7242   //   newMBB:
7243   //     ld  t1 = [bitinstr.addr]
7244   //     op  t2 = t1, [bitinstr.val]
7245   //     mov EAX = t1
7246   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7247   //     bz  newMBB
7248   //     fallthrough -->nextMBB
7249   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7250   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7251   MachineFunction::iterator MBBIter = MBB;
7252   ++MBBIter;
7253
7254   /// First build the CFG
7255   MachineFunction *F = MBB->getParent();
7256   MachineBasicBlock *thisMBB = MBB;
7257   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7258   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7259   F->insert(MBBIter, newMBB);
7260   F->insert(MBBIter, nextMBB);
7261
7262   // Move all successors to thisMBB to nextMBB
7263   nextMBB->transferSuccessors(thisMBB);
7264
7265   // Update thisMBB to fall through to newMBB
7266   thisMBB->addSuccessor(newMBB);
7267
7268   // newMBB jumps to itself and fall through to nextMBB
7269   newMBB->addSuccessor(nextMBB);
7270   newMBB->addSuccessor(newMBB);
7271
7272   // Insert instructions into newMBB based on incoming instruction
7273   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7274          "unexpected number of operands");
7275   DebugLoc dl = bInstr->getDebugLoc();
7276   MachineOperand& destOper = bInstr->getOperand(0);
7277   MachineOperand* argOpers[2 + X86AddrNumOperands];
7278   int numArgs = bInstr->getNumOperands() - 1;
7279   for (int i=0; i < numArgs; ++i)
7280     argOpers[i] = &bInstr->getOperand(i+1);
7281
7282   // x86 address has 4 operands: base, index, scale, and displacement
7283   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7284   int valArgIndx = lastAddrIndx + 1;
7285
7286   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7287   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7288   for (int i=0; i <= lastAddrIndx; ++i)
7289     (*MIB).addOperand(*argOpers[i]);
7290
7291   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7292   if (invSrc) {
7293     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7294   }
7295   else
7296     tt = t1;
7297
7298   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7299   assert((argOpers[valArgIndx]->isReg() ||
7300           argOpers[valArgIndx]->isImm()) &&
7301          "invalid operand");
7302   if (argOpers[valArgIndx]->isReg())
7303     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7304   else
7305     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7306   MIB.addReg(tt);
7307   (*MIB).addOperand(*argOpers[valArgIndx]);
7308
7309   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7310   MIB.addReg(t1);
7311
7312   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7313   for (int i=0; i <= lastAddrIndx; ++i)
7314     (*MIB).addOperand(*argOpers[i]);
7315   MIB.addReg(t2);
7316   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7317   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7318
7319   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7320   MIB.addReg(EAXreg);
7321
7322   // insert branch
7323   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7324
7325   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7326   return nextMBB;
7327 }
7328
7329 // private utility function:  64 bit atomics on 32 bit host.
7330 MachineBasicBlock *
7331 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7332                                                        MachineBasicBlock *MBB,
7333                                                        unsigned regOpcL,
7334                                                        unsigned regOpcH,
7335                                                        unsigned immOpcL,
7336                                                        unsigned immOpcH,
7337                                                        bool invSrc) const {
7338   // For the atomic bitwise operator, we generate
7339   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7340   //     ld t1,t2 = [bitinstr.addr]
7341   //   newMBB:
7342   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7343   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7344   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7345   //     mov ECX, EBX <- t5, t6
7346   //     mov EAX, EDX <- t1, t2
7347   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7348   //     mov t3, t4 <- EAX, EDX
7349   //     bz  newMBB
7350   //     result in out1, out2
7351   //     fallthrough -->nextMBB
7352
7353   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7354   const unsigned LoadOpc = X86::MOV32rm;
7355   const unsigned copyOpc = X86::MOV32rr;
7356   const unsigned NotOpc = X86::NOT32r;
7357   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7358   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7359   MachineFunction::iterator MBBIter = MBB;
7360   ++MBBIter;
7361
7362   /// First build the CFG
7363   MachineFunction *F = MBB->getParent();
7364   MachineBasicBlock *thisMBB = MBB;
7365   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7366   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7367   F->insert(MBBIter, newMBB);
7368   F->insert(MBBIter, nextMBB);
7369
7370   // Move all successors to thisMBB to nextMBB
7371   nextMBB->transferSuccessors(thisMBB);
7372
7373   // Update thisMBB to fall through to newMBB
7374   thisMBB->addSuccessor(newMBB);
7375
7376   // newMBB jumps to itself and fall through to nextMBB
7377   newMBB->addSuccessor(nextMBB);
7378   newMBB->addSuccessor(newMBB);
7379
7380   DebugLoc dl = bInstr->getDebugLoc();
7381   // Insert instructions into newMBB based on incoming instruction
7382   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7383   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7384          "unexpected number of operands");
7385   MachineOperand& dest1Oper = bInstr->getOperand(0);
7386   MachineOperand& dest2Oper = bInstr->getOperand(1);
7387   MachineOperand* argOpers[2 + X86AddrNumOperands];
7388   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7389     argOpers[i] = &bInstr->getOperand(i+2);
7390
7391   // x86 address has 4 operands: base, index, scale, and displacement
7392   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7393
7394   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7395   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7396   for (int i=0; i <= lastAddrIndx; ++i)
7397     (*MIB).addOperand(*argOpers[i]);
7398   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7399   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7400   // add 4 to displacement.
7401   for (int i=0; i <= lastAddrIndx-2; ++i)
7402     (*MIB).addOperand(*argOpers[i]);
7403   MachineOperand newOp3 = *(argOpers[3]);
7404   if (newOp3.isImm())
7405     newOp3.setImm(newOp3.getImm()+4);
7406   else
7407     newOp3.setOffset(newOp3.getOffset()+4);
7408   (*MIB).addOperand(newOp3);
7409   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7410
7411   // t3/4 are defined later, at the bottom of the loop
7412   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7413   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7414   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7415     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7416   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7417     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7418
7419   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7420   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7421   if (invSrc) {
7422     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7423     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7424   } else {
7425     tt1 = t1;
7426     tt2 = t2;
7427   }
7428
7429   int valArgIndx = lastAddrIndx + 1;
7430   assert((argOpers[valArgIndx]->isReg() ||
7431           argOpers[valArgIndx]->isImm()) &&
7432          "invalid operand");
7433   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7434   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7435   if (argOpers[valArgIndx]->isReg())
7436     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7437   else
7438     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7439   if (regOpcL != X86::MOV32rr)
7440     MIB.addReg(tt1);
7441   (*MIB).addOperand(*argOpers[valArgIndx]);
7442   assert(argOpers[valArgIndx + 1]->isReg() ==
7443          argOpers[valArgIndx]->isReg());
7444   assert(argOpers[valArgIndx + 1]->isImm() ==
7445          argOpers[valArgIndx]->isImm());
7446   if (argOpers[valArgIndx + 1]->isReg())
7447     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7448   else
7449     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7450   if (regOpcH != X86::MOV32rr)
7451     MIB.addReg(tt2);
7452   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7453
7454   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7455   MIB.addReg(t1);
7456   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7457   MIB.addReg(t2);
7458
7459   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7460   MIB.addReg(t5);
7461   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7462   MIB.addReg(t6);
7463
7464   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7465   for (int i=0; i <= lastAddrIndx; ++i)
7466     (*MIB).addOperand(*argOpers[i]);
7467
7468   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7469   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7470
7471   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7472   MIB.addReg(X86::EAX);
7473   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7474   MIB.addReg(X86::EDX);
7475
7476   // insert branch
7477   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7478
7479   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7480   return nextMBB;
7481 }
7482
7483 // private utility function
7484 MachineBasicBlock *
7485 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7486                                                       MachineBasicBlock *MBB,
7487                                                       unsigned cmovOpc) const {
7488   // For the atomic min/max operator, we generate
7489   //   thisMBB:
7490   //   newMBB:
7491   //     ld t1 = [min/max.addr]
7492   //     mov t2 = [min/max.val]
7493   //     cmp  t1, t2
7494   //     cmov[cond] t2 = t1
7495   //     mov EAX = t1
7496   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7497   //     bz   newMBB
7498   //     fallthrough -->nextMBB
7499   //
7500   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7501   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7502   MachineFunction::iterator MBBIter = MBB;
7503   ++MBBIter;
7504
7505   /// First build the CFG
7506   MachineFunction *F = MBB->getParent();
7507   MachineBasicBlock *thisMBB = MBB;
7508   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7509   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7510   F->insert(MBBIter, newMBB);
7511   F->insert(MBBIter, nextMBB);
7512
7513   // Move all successors to thisMBB to nextMBB
7514   nextMBB->transferSuccessors(thisMBB);
7515
7516   // Update thisMBB to fall through to newMBB
7517   thisMBB->addSuccessor(newMBB);
7518
7519   // newMBB jumps to newMBB and fall through to nextMBB
7520   newMBB->addSuccessor(nextMBB);
7521   newMBB->addSuccessor(newMBB);
7522
7523   DebugLoc dl = mInstr->getDebugLoc();
7524   // Insert instructions into newMBB based on incoming instruction
7525   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7526          "unexpected number of operands");
7527   MachineOperand& destOper = mInstr->getOperand(0);
7528   MachineOperand* argOpers[2 + X86AddrNumOperands];
7529   int numArgs = mInstr->getNumOperands() - 1;
7530   for (int i=0; i < numArgs; ++i)
7531     argOpers[i] = &mInstr->getOperand(i+1);
7532
7533   // x86 address has 4 operands: base, index, scale, and displacement
7534   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7535   int valArgIndx = lastAddrIndx + 1;
7536
7537   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7538   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7539   for (int i=0; i <= lastAddrIndx; ++i)
7540     (*MIB).addOperand(*argOpers[i]);
7541
7542   // We only support register and immediate values
7543   assert((argOpers[valArgIndx]->isReg() ||
7544           argOpers[valArgIndx]->isImm()) &&
7545          "invalid operand");
7546
7547   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7548   if (argOpers[valArgIndx]->isReg())
7549     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7550   else
7551     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7552   (*MIB).addOperand(*argOpers[valArgIndx]);
7553
7554   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7555   MIB.addReg(t1);
7556
7557   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7558   MIB.addReg(t1);
7559   MIB.addReg(t2);
7560
7561   // Generate movc
7562   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7563   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7564   MIB.addReg(t2);
7565   MIB.addReg(t1);
7566
7567   // Cmp and exchange if none has modified the memory location
7568   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7569   for (int i=0; i <= lastAddrIndx; ++i)
7570     (*MIB).addOperand(*argOpers[i]);
7571   MIB.addReg(t3);
7572   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7573   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7574
7575   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7576   MIB.addReg(X86::EAX);
7577
7578   // insert branch
7579   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7580
7581   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7582   return nextMBB;
7583 }
7584
7585
7586 MachineBasicBlock *
7587 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7588                                                MachineBasicBlock *BB) const {
7589   DebugLoc dl = MI->getDebugLoc();
7590   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7591   switch (MI->getOpcode()) {
7592   default: assert(false && "Unexpected instr type to insert");
7593   case X86::CMOV_V1I64:
7594   case X86::CMOV_FR32:
7595   case X86::CMOV_FR64:
7596   case X86::CMOV_V4F32:
7597   case X86::CMOV_V2F64:
7598   case X86::CMOV_V2I64: {
7599     // To "insert" a SELECT_CC instruction, we actually have to insert the
7600     // diamond control-flow pattern.  The incoming instruction knows the
7601     // destination vreg to set, the condition code register to branch on, the
7602     // true/false values to select between, and a branch opcode to use.
7603     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7604     MachineFunction::iterator It = BB;
7605     ++It;
7606
7607     //  thisMBB:
7608     //  ...
7609     //   TrueVal = ...
7610     //   cmpTY ccX, r1, r2
7611     //   bCC copy1MBB
7612     //   fallthrough --> copy0MBB
7613     MachineBasicBlock *thisMBB = BB;
7614     MachineFunction *F = BB->getParent();
7615     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7616     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7617     unsigned Opc =
7618       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7619     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7620     F->insert(It, copy0MBB);
7621     F->insert(It, sinkMBB);
7622     // Update machine-CFG edges by transferring all successors of the current
7623     // block to the new block which will contain the Phi node for the select.
7624     sinkMBB->transferSuccessors(BB);
7625
7626     // Add the true and fallthrough blocks as its successors.
7627     BB->addSuccessor(copy0MBB);
7628     BB->addSuccessor(sinkMBB);
7629
7630     //  copy0MBB:
7631     //   %FalseValue = ...
7632     //   # fallthrough to sinkMBB
7633     BB = copy0MBB;
7634
7635     // Update machine-CFG edges
7636     BB->addSuccessor(sinkMBB);
7637
7638     //  sinkMBB:
7639     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7640     //  ...
7641     BB = sinkMBB;
7642     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7643       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7644       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7645
7646     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7647     return BB;
7648   }
7649
7650   case X86::FP32_TO_INT16_IN_MEM:
7651   case X86::FP32_TO_INT32_IN_MEM:
7652   case X86::FP32_TO_INT64_IN_MEM:
7653   case X86::FP64_TO_INT16_IN_MEM:
7654   case X86::FP64_TO_INT32_IN_MEM:
7655   case X86::FP64_TO_INT64_IN_MEM:
7656   case X86::FP80_TO_INT16_IN_MEM:
7657   case X86::FP80_TO_INT32_IN_MEM:
7658   case X86::FP80_TO_INT64_IN_MEM: {
7659     // Change the floating point control register to use "round towards zero"
7660     // mode when truncating to an integer value.
7661     MachineFunction *F = BB->getParent();
7662     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7663     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7664
7665     // Load the old value of the high byte of the control word...
7666     unsigned OldCW =
7667       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7668     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7669                       CWFrameIdx);
7670
7671     // Set the high part to be round to zero...
7672     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7673       .addImm(0xC7F);
7674
7675     // Reload the modified control word now...
7676     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7677
7678     // Restore the memory image of control word to original value
7679     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7680       .addReg(OldCW);
7681
7682     // Get the X86 opcode to use.
7683     unsigned Opc;
7684     switch (MI->getOpcode()) {
7685     default: llvm_unreachable("illegal opcode!");
7686     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7687     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7688     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7689     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7690     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7691     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7692     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7693     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7694     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7695     }
7696
7697     X86AddressMode AM;
7698     MachineOperand &Op = MI->getOperand(0);
7699     if (Op.isReg()) {
7700       AM.BaseType = X86AddressMode::RegBase;
7701       AM.Base.Reg = Op.getReg();
7702     } else {
7703       AM.BaseType = X86AddressMode::FrameIndexBase;
7704       AM.Base.FrameIndex = Op.getIndex();
7705     }
7706     Op = MI->getOperand(1);
7707     if (Op.isImm())
7708       AM.Scale = Op.getImm();
7709     Op = MI->getOperand(2);
7710     if (Op.isImm())
7711       AM.IndexReg = Op.getImm();
7712     Op = MI->getOperand(3);
7713     if (Op.isGlobal()) {
7714       AM.GV = Op.getGlobal();
7715     } else {
7716       AM.Disp = Op.getImm();
7717     }
7718     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7719                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7720
7721     // Reload the original control word now.
7722     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7723
7724     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7725     return BB;
7726   }
7727   case X86::ATOMAND32:
7728     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7729                                                X86::AND32ri, X86::MOV32rm,
7730                                                X86::LCMPXCHG32, X86::MOV32rr,
7731                                                X86::NOT32r, X86::EAX,
7732                                                X86::GR32RegisterClass);
7733   case X86::ATOMOR32:
7734     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7735                                                X86::OR32ri, X86::MOV32rm,
7736                                                X86::LCMPXCHG32, X86::MOV32rr,
7737                                                X86::NOT32r, X86::EAX,
7738                                                X86::GR32RegisterClass);
7739   case X86::ATOMXOR32:
7740     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7741                                                X86::XOR32ri, X86::MOV32rm,
7742                                                X86::LCMPXCHG32, X86::MOV32rr,
7743                                                X86::NOT32r, X86::EAX,
7744                                                X86::GR32RegisterClass);
7745   case X86::ATOMNAND32:
7746     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7747                                                X86::AND32ri, X86::MOV32rm,
7748                                                X86::LCMPXCHG32, X86::MOV32rr,
7749                                                X86::NOT32r, X86::EAX,
7750                                                X86::GR32RegisterClass, true);
7751   case X86::ATOMMIN32:
7752     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7753   case X86::ATOMMAX32:
7754     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7755   case X86::ATOMUMIN32:
7756     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7757   case X86::ATOMUMAX32:
7758     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7759
7760   case X86::ATOMAND16:
7761     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7762                                                X86::AND16ri, X86::MOV16rm,
7763                                                X86::LCMPXCHG16, X86::MOV16rr,
7764                                                X86::NOT16r, X86::AX,
7765                                                X86::GR16RegisterClass);
7766   case X86::ATOMOR16:
7767     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7768                                                X86::OR16ri, X86::MOV16rm,
7769                                                X86::LCMPXCHG16, X86::MOV16rr,
7770                                                X86::NOT16r, X86::AX,
7771                                                X86::GR16RegisterClass);
7772   case X86::ATOMXOR16:
7773     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7774                                                X86::XOR16ri, X86::MOV16rm,
7775                                                X86::LCMPXCHG16, X86::MOV16rr,
7776                                                X86::NOT16r, X86::AX,
7777                                                X86::GR16RegisterClass);
7778   case X86::ATOMNAND16:
7779     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7780                                                X86::AND16ri, X86::MOV16rm,
7781                                                X86::LCMPXCHG16, X86::MOV16rr,
7782                                                X86::NOT16r, X86::AX,
7783                                                X86::GR16RegisterClass, true);
7784   case X86::ATOMMIN16:
7785     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7786   case X86::ATOMMAX16:
7787     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7788   case X86::ATOMUMIN16:
7789     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7790   case X86::ATOMUMAX16:
7791     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7792
7793   case X86::ATOMAND8:
7794     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7795                                                X86::AND8ri, X86::MOV8rm,
7796                                                X86::LCMPXCHG8, X86::MOV8rr,
7797                                                X86::NOT8r, X86::AL,
7798                                                X86::GR8RegisterClass);
7799   case X86::ATOMOR8:
7800     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7801                                                X86::OR8ri, X86::MOV8rm,
7802                                                X86::LCMPXCHG8, X86::MOV8rr,
7803                                                X86::NOT8r, X86::AL,
7804                                                X86::GR8RegisterClass);
7805   case X86::ATOMXOR8:
7806     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7807                                                X86::XOR8ri, X86::MOV8rm,
7808                                                X86::LCMPXCHG8, X86::MOV8rr,
7809                                                X86::NOT8r, X86::AL,
7810                                                X86::GR8RegisterClass);
7811   case X86::ATOMNAND8:
7812     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7813                                                X86::AND8ri, X86::MOV8rm,
7814                                                X86::LCMPXCHG8, X86::MOV8rr,
7815                                                X86::NOT8r, X86::AL,
7816                                                X86::GR8RegisterClass, true);
7817   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7818   // This group is for 64-bit host.
7819   case X86::ATOMAND64:
7820     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7821                                                X86::AND64ri32, X86::MOV64rm,
7822                                                X86::LCMPXCHG64, X86::MOV64rr,
7823                                                X86::NOT64r, X86::RAX,
7824                                                X86::GR64RegisterClass);
7825   case X86::ATOMOR64:
7826     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7827                                                X86::OR64ri32, X86::MOV64rm,
7828                                                X86::LCMPXCHG64, X86::MOV64rr,
7829                                                X86::NOT64r, X86::RAX,
7830                                                X86::GR64RegisterClass);
7831   case X86::ATOMXOR64:
7832     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7833                                                X86::XOR64ri32, X86::MOV64rm,
7834                                                X86::LCMPXCHG64, X86::MOV64rr,
7835                                                X86::NOT64r, X86::RAX,
7836                                                X86::GR64RegisterClass);
7837   case X86::ATOMNAND64:
7838     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7839                                                X86::AND64ri32, X86::MOV64rm,
7840                                                X86::LCMPXCHG64, X86::MOV64rr,
7841                                                X86::NOT64r, X86::RAX,
7842                                                X86::GR64RegisterClass, true);
7843   case X86::ATOMMIN64:
7844     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7845   case X86::ATOMMAX64:
7846     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7847   case X86::ATOMUMIN64:
7848     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7849   case X86::ATOMUMAX64:
7850     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7851
7852   // This group does 64-bit operations on a 32-bit host.
7853   case X86::ATOMAND6432:
7854     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7855                                                X86::AND32rr, X86::AND32rr,
7856                                                X86::AND32ri, X86::AND32ri,
7857                                                false);
7858   case X86::ATOMOR6432:
7859     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7860                                                X86::OR32rr, X86::OR32rr,
7861                                                X86::OR32ri, X86::OR32ri,
7862                                                false);
7863   case X86::ATOMXOR6432:
7864     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7865                                                X86::XOR32rr, X86::XOR32rr,
7866                                                X86::XOR32ri, X86::XOR32ri,
7867                                                false);
7868   case X86::ATOMNAND6432:
7869     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7870                                                X86::AND32rr, X86::AND32rr,
7871                                                X86::AND32ri, X86::AND32ri,
7872                                                true);
7873   case X86::ATOMADD6432:
7874     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7875                                                X86::ADD32rr, X86::ADC32rr,
7876                                                X86::ADD32ri, X86::ADC32ri,
7877                                                false);
7878   case X86::ATOMSUB6432:
7879     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7880                                                X86::SUB32rr, X86::SBB32rr,
7881                                                X86::SUB32ri, X86::SBB32ri,
7882                                                false);
7883   case X86::ATOMSWAP6432:
7884     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7885                                                X86::MOV32rr, X86::MOV32rr,
7886                                                X86::MOV32ri, X86::MOV32ri,
7887                                                false);
7888   }
7889 }
7890
7891 //===----------------------------------------------------------------------===//
7892 //                           X86 Optimization Hooks
7893 //===----------------------------------------------------------------------===//
7894
7895 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7896                                                        const APInt &Mask,
7897                                                        APInt &KnownZero,
7898                                                        APInt &KnownOne,
7899                                                        const SelectionDAG &DAG,
7900                                                        unsigned Depth) const {
7901   unsigned Opc = Op.getOpcode();
7902   assert((Opc >= ISD::BUILTIN_OP_END ||
7903           Opc == ISD::INTRINSIC_WO_CHAIN ||
7904           Opc == ISD::INTRINSIC_W_CHAIN ||
7905           Opc == ISD::INTRINSIC_VOID) &&
7906          "Should use MaskedValueIsZero if you don't know whether Op"
7907          " is a target node!");
7908
7909   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7910   switch (Opc) {
7911   default: break;
7912   case X86ISD::ADD:
7913   case X86ISD::SUB:
7914   case X86ISD::SMUL:
7915   case X86ISD::UMUL:
7916   case X86ISD::INC:
7917   case X86ISD::DEC:
7918     // These nodes' second result is a boolean.
7919     if (Op.getResNo() == 0)
7920       break;
7921     // Fallthrough
7922   case X86ISD::SETCC:
7923     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7924                                        Mask.getBitWidth() - 1);
7925     break;
7926   }
7927 }
7928
7929 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7930 /// node is a GlobalAddress + offset.
7931 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7932                                        GlobalValue* &GA, int64_t &Offset) const{
7933   if (N->getOpcode() == X86ISD::Wrapper) {
7934     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7935       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7936       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7937       return true;
7938     }
7939   }
7940   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7941 }
7942
7943 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7944                                const TargetLowering &TLI) {
7945   GlobalValue *GV;
7946   int64_t Offset = 0;
7947   if (TLI.isGAPlusOffset(Base, GV, Offset))
7948     return (GV->getAlignment() >= N && (Offset % N) == 0);
7949   // DAG combine handles the stack object case.
7950   return false;
7951 }
7952
7953 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
7954                                      MVT EVT, LoadSDNode *&LDBase,
7955                                      unsigned &LastLoadedElt,
7956                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7957                                      const TargetLowering &TLI) {
7958   LDBase = NULL;
7959   LastLoadedElt = -1U;
7960   for (unsigned i = 0; i < NumElems; ++i) {
7961     if (N->getMaskElt(i) < 0) {
7962       if (!LDBase)
7963         return false;
7964       continue;
7965     }
7966
7967     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7968     if (!Elt.getNode() ||
7969         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7970       return false;
7971     if (!LDBase) {
7972       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
7973         return false;
7974       LDBase = cast<LoadSDNode>(Elt.getNode());
7975       LastLoadedElt = i;
7976       continue;
7977     }
7978     if (Elt.getOpcode() == ISD::UNDEF)
7979       continue;
7980
7981     LoadSDNode *LD = cast<LoadSDNode>(Elt);
7982     if (!TLI.isConsecutiveLoad(LD, LDBase, EVT.getSizeInBits()/8, i, MFI))
7983       return false;
7984     LastLoadedElt = i;
7985   }
7986   return true;
7987 }
7988
7989 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7990 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7991 /// if the load addresses are consecutive, non-overlapping, and in the right
7992 /// order.  In the case of v2i64, it will see if it can rewrite the
7993 /// shuffle to be an appropriate build vector so it can take advantage of
7994 // performBuildVectorCombine.
7995 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7996                                      const TargetLowering &TLI) {
7997   DebugLoc dl = N->getDebugLoc();
7998   MVT VT = N->getValueType(0);
7999   MVT EVT = VT.getVectorElementType();
8000   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8001   unsigned NumElems = VT.getVectorNumElements();
8002
8003   if (VT.getSizeInBits() != 128)
8004     return SDValue();
8005
8006   // Try to combine a vector_shuffle into a 128-bit load.
8007   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8008   LoadSDNode *LD = NULL;
8009   unsigned LastLoadedElt;
8010   if (!EltsFromConsecutiveLoads(SVN, NumElems, EVT, LD, LastLoadedElt, DAG,
8011                                 MFI, TLI))
8012     return SDValue();
8013
8014   if (LastLoadedElt == NumElems - 1) {
8015     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
8016       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8017                          LD->getSrcValue(), LD->getSrcValueOffset(),
8018                          LD->isVolatile());
8019     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8020                        LD->getSrcValue(), LD->getSrcValueOffset(),
8021                        LD->isVolatile(), LD->getAlignment());
8022   } else if (NumElems == 4 && LastLoadedElt == 1) {
8023     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8024     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8025     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8026     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8027   }
8028   return SDValue();
8029 }
8030
8031 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8032 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8033                                     const X86Subtarget *Subtarget) {
8034   DebugLoc DL = N->getDebugLoc();
8035   SDValue Cond = N->getOperand(0);
8036   // Get the LHS/RHS of the select.
8037   SDValue LHS = N->getOperand(1);
8038   SDValue RHS = N->getOperand(2);
8039
8040   // If we have SSE[12] support, try to form min/max nodes.
8041   if (Subtarget->hasSSE2() &&
8042       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8043       Cond.getOpcode() == ISD::SETCC) {
8044     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8045
8046     unsigned Opcode = 0;
8047     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8048       switch (CC) {
8049       default: break;
8050       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
8051       case ISD::SETULE:
8052       case ISD::SETLE:
8053         if (!UnsafeFPMath) break;
8054         // FALL THROUGH.
8055       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
8056       case ISD::SETLT:
8057         Opcode = X86ISD::FMIN;
8058         break;
8059
8060       case ISD::SETOGT: // (X > Y) ? X : Y -> max
8061       case ISD::SETUGT:
8062       case ISD::SETGT:
8063         if (!UnsafeFPMath) break;
8064         // FALL THROUGH.
8065       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
8066       case ISD::SETGE:
8067         Opcode = X86ISD::FMAX;
8068         break;
8069       }
8070     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8071       switch (CC) {
8072       default: break;
8073       case ISD::SETOGT: // (X > Y) ? Y : X -> min
8074       case ISD::SETUGT:
8075       case ISD::SETGT:
8076         if (!UnsafeFPMath) break;
8077         // FALL THROUGH.
8078       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
8079       case ISD::SETGE:
8080         Opcode = X86ISD::FMIN;
8081         break;
8082
8083       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
8084       case ISD::SETULE:
8085       case ISD::SETLE:
8086         if (!UnsafeFPMath) break;
8087         // FALL THROUGH.
8088       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
8089       case ISD::SETLT:
8090         Opcode = X86ISD::FMAX;
8091         break;
8092       }
8093     }
8094
8095     if (Opcode)
8096       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8097   }
8098
8099   // If this is a select between two integer constants, try to do some
8100   // optimizations.
8101   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8102     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8103       // Don't do this for crazy integer types.
8104       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8105         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8106         // so that TrueC (the true value) is larger than FalseC.
8107         bool NeedsCondInvert = false;
8108
8109         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8110             // Efficiently invertible.
8111             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8112              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8113               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8114           NeedsCondInvert = true;
8115           std::swap(TrueC, FalseC);
8116         }
8117
8118         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8119         if (FalseC->getAPIntValue() == 0 &&
8120             TrueC->getAPIntValue().isPowerOf2()) {
8121           if (NeedsCondInvert) // Invert the condition if needed.
8122             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8123                                DAG.getConstant(1, Cond.getValueType()));
8124
8125           // Zero extend the condition if needed.
8126           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8127
8128           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8129           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8130                              DAG.getConstant(ShAmt, MVT::i8));
8131         }
8132
8133         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8134         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8135           if (NeedsCondInvert) // Invert the condition if needed.
8136             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8137                                DAG.getConstant(1, Cond.getValueType()));
8138
8139           // Zero extend the condition if needed.
8140           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8141                              FalseC->getValueType(0), Cond);
8142           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8143                              SDValue(FalseC, 0));
8144         }
8145
8146         // Optimize cases that will turn into an LEA instruction.  This requires
8147         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8148         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8149           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8150           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8151
8152           bool isFastMultiplier = false;
8153           if (Diff < 10) {
8154             switch ((unsigned char)Diff) {
8155               default: break;
8156               case 1:  // result = add base, cond
8157               case 2:  // result = lea base(    , cond*2)
8158               case 3:  // result = lea base(cond, cond*2)
8159               case 4:  // result = lea base(    , cond*4)
8160               case 5:  // result = lea base(cond, cond*4)
8161               case 8:  // result = lea base(    , cond*8)
8162               case 9:  // result = lea base(cond, cond*8)
8163                 isFastMultiplier = true;
8164                 break;
8165             }
8166           }
8167
8168           if (isFastMultiplier) {
8169             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8170             if (NeedsCondInvert) // Invert the condition if needed.
8171               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8172                                  DAG.getConstant(1, Cond.getValueType()));
8173
8174             // Zero extend the condition if needed.
8175             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8176                                Cond);
8177             // Scale the condition by the difference.
8178             if (Diff != 1)
8179               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8180                                  DAG.getConstant(Diff, Cond.getValueType()));
8181
8182             // Add the base if non-zero.
8183             if (FalseC->getAPIntValue() != 0)
8184               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8185                                  SDValue(FalseC, 0));
8186             return Cond;
8187           }
8188         }
8189       }
8190   }
8191
8192   return SDValue();
8193 }
8194
8195 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8196 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8197                                   TargetLowering::DAGCombinerInfo &DCI) {
8198   DebugLoc DL = N->getDebugLoc();
8199
8200   // If the flag operand isn't dead, don't touch this CMOV.
8201   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8202     return SDValue();
8203
8204   // If this is a select between two integer constants, try to do some
8205   // optimizations.  Note that the operands are ordered the opposite of SELECT
8206   // operands.
8207   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8208     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8209       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8210       // larger than FalseC (the false value).
8211       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8212
8213       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8214         CC = X86::GetOppositeBranchCondition(CC);
8215         std::swap(TrueC, FalseC);
8216       }
8217
8218       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8219       // This is efficient for any integer data type (including i8/i16) and
8220       // shift amount.
8221       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8222         SDValue Cond = N->getOperand(3);
8223         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8224                            DAG.getConstant(CC, MVT::i8), Cond);
8225
8226         // Zero extend the condition if needed.
8227         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8228
8229         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8230         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8231                            DAG.getConstant(ShAmt, MVT::i8));
8232         if (N->getNumValues() == 2)  // Dead flag value?
8233           return DCI.CombineTo(N, Cond, SDValue());
8234         return Cond;
8235       }
8236
8237       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8238       // for any integer data type, including i8/i16.
8239       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8240         SDValue Cond = N->getOperand(3);
8241         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8242                            DAG.getConstant(CC, MVT::i8), Cond);
8243
8244         // Zero extend the condition if needed.
8245         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8246                            FalseC->getValueType(0), Cond);
8247         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8248                            SDValue(FalseC, 0));
8249
8250         if (N->getNumValues() == 2)  // Dead flag value?
8251           return DCI.CombineTo(N, Cond, SDValue());
8252         return Cond;
8253       }
8254
8255       // Optimize cases that will turn into an LEA instruction.  This requires
8256       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8257       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8258         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8259         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8260
8261         bool isFastMultiplier = false;
8262         if (Diff < 10) {
8263           switch ((unsigned char)Diff) {
8264           default: break;
8265           case 1:  // result = add base, cond
8266           case 2:  // result = lea base(    , cond*2)
8267           case 3:  // result = lea base(cond, cond*2)
8268           case 4:  // result = lea base(    , cond*4)
8269           case 5:  // result = lea base(cond, cond*4)
8270           case 8:  // result = lea base(    , cond*8)
8271           case 9:  // result = lea base(cond, cond*8)
8272             isFastMultiplier = true;
8273             break;
8274           }
8275         }
8276
8277         if (isFastMultiplier) {
8278           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8279           SDValue Cond = N->getOperand(3);
8280           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8281                              DAG.getConstant(CC, MVT::i8), Cond);
8282           // Zero extend the condition if needed.
8283           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8284                              Cond);
8285           // Scale the condition by the difference.
8286           if (Diff != 1)
8287             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8288                                DAG.getConstant(Diff, Cond.getValueType()));
8289
8290           // Add the base if non-zero.
8291           if (FalseC->getAPIntValue() != 0)
8292             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8293                                SDValue(FalseC, 0));
8294           if (N->getNumValues() == 2)  // Dead flag value?
8295             return DCI.CombineTo(N, Cond, SDValue());
8296           return Cond;
8297         }
8298       }
8299     }
8300   }
8301   return SDValue();
8302 }
8303
8304
8305 /// PerformMulCombine - Optimize a single multiply with constant into two
8306 /// in order to implement it with two cheaper instructions, e.g.
8307 /// LEA + SHL, LEA + LEA.
8308 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8309                                  TargetLowering::DAGCombinerInfo &DCI) {
8310   if (DAG.getMachineFunction().
8311       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8312     return SDValue();
8313
8314   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8315     return SDValue();
8316
8317   MVT VT = N->getValueType(0);
8318   if (VT != MVT::i64)
8319     return SDValue();
8320
8321   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8322   if (!C)
8323     return SDValue();
8324   uint64_t MulAmt = C->getZExtValue();
8325   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8326     return SDValue();
8327
8328   uint64_t MulAmt1 = 0;
8329   uint64_t MulAmt2 = 0;
8330   if ((MulAmt % 9) == 0) {
8331     MulAmt1 = 9;
8332     MulAmt2 = MulAmt / 9;
8333   } else if ((MulAmt % 5) == 0) {
8334     MulAmt1 = 5;
8335     MulAmt2 = MulAmt / 5;
8336   } else if ((MulAmt % 3) == 0) {
8337     MulAmt1 = 3;
8338     MulAmt2 = MulAmt / 3;
8339   }
8340   if (MulAmt2 &&
8341       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8342     DebugLoc DL = N->getDebugLoc();
8343
8344     if (isPowerOf2_64(MulAmt2) &&
8345         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8346       // If second multiplifer is pow2, issue it first. We want the multiply by
8347       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8348       // is an add.
8349       std::swap(MulAmt1, MulAmt2);
8350
8351     SDValue NewMul;
8352     if (isPowerOf2_64(MulAmt1))
8353       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8354                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8355     else
8356       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8357                            DAG.getConstant(MulAmt1, VT));
8358
8359     if (isPowerOf2_64(MulAmt2))
8360       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8361                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8362     else
8363       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8364                            DAG.getConstant(MulAmt2, VT));
8365
8366     // Do not add new nodes to DAG combiner worklist.
8367     DCI.CombineTo(N, NewMul, false);
8368   }
8369   return SDValue();
8370 }
8371
8372
8373 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8374 ///                       when possible.
8375 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8376                                    const X86Subtarget *Subtarget) {
8377   // On X86 with SSE2 support, we can transform this to a vector shift if
8378   // all elements are shifted by the same amount.  We can't do this in legalize
8379   // because the a constant vector is typically transformed to a constant pool
8380   // so we have no knowledge of the shift amount.
8381   if (!Subtarget->hasSSE2())
8382     return SDValue();
8383
8384   MVT VT = N->getValueType(0);
8385   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8386     return SDValue();
8387
8388   SDValue ShAmtOp = N->getOperand(1);
8389   MVT EltVT = VT.getVectorElementType();
8390   DebugLoc DL = N->getDebugLoc();
8391   SDValue BaseShAmt;
8392   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8393     unsigned NumElts = VT.getVectorNumElements();
8394     unsigned i = 0;
8395     for (; i != NumElts; ++i) {
8396       SDValue Arg = ShAmtOp.getOperand(i);
8397       if (Arg.getOpcode() == ISD::UNDEF) continue;
8398       BaseShAmt = Arg;
8399       break;
8400     }
8401     for (; i != NumElts; ++i) {
8402       SDValue Arg = ShAmtOp.getOperand(i);
8403       if (Arg.getOpcode() == ISD::UNDEF) continue;
8404       if (Arg != BaseShAmt) {
8405         return SDValue();
8406       }
8407     }
8408   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8409              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8410     BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8411                             DAG.getIntPtrConstant(0));
8412   } else
8413     return SDValue();
8414
8415   if (EltVT.bitsGT(MVT::i32))
8416     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8417   else if (EltVT.bitsLT(MVT::i32))
8418     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, BaseShAmt);
8419
8420   // The shift amount is identical so we can do a vector shift.
8421   SDValue  ValOp = N->getOperand(0);
8422   switch (N->getOpcode()) {
8423   default:
8424     llvm_unreachable("Unknown shift opcode!");
8425     break;
8426   case ISD::SHL:
8427     if (VT == MVT::v2i64)
8428       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8429                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8430                          ValOp, BaseShAmt);
8431     if (VT == MVT::v4i32)
8432       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8433                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8434                          ValOp, BaseShAmt);
8435     if (VT == MVT::v8i16)
8436       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8437                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8438                          ValOp, BaseShAmt);
8439     break;
8440   case ISD::SRA:
8441     if (VT == MVT::v4i32)
8442       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8443                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8444                          ValOp, BaseShAmt);
8445     if (VT == MVT::v8i16)
8446       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8447                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8448                          ValOp, BaseShAmt);
8449     break;
8450   case ISD::SRL:
8451     if (VT == MVT::v2i64)
8452       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8453                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8454                          ValOp, BaseShAmt);
8455     if (VT == MVT::v4i32)
8456       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8457                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8458                          ValOp, BaseShAmt);
8459     if (VT ==  MVT::v8i16)
8460       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8461                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8462                          ValOp, BaseShAmt);
8463     break;
8464   }
8465   return SDValue();
8466 }
8467
8468 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8469 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8470                                    const X86Subtarget *Subtarget) {
8471   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8472   // the FP state in cases where an emms may be missing.
8473   // A preferable solution to the general problem is to figure out the right
8474   // places to insert EMMS.  This qualifies as a quick hack.
8475
8476   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8477   StoreSDNode *St = cast<StoreSDNode>(N);
8478   MVT VT = St->getValue().getValueType();
8479   if (VT.getSizeInBits() != 64)
8480     return SDValue();
8481
8482   const Function *F = DAG.getMachineFunction().getFunction();
8483   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8484   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8485     && Subtarget->hasSSE2();
8486   if ((VT.isVector() ||
8487        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8488       isa<LoadSDNode>(St->getValue()) &&
8489       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8490       St->getChain().hasOneUse() && !St->isVolatile()) {
8491     SDNode* LdVal = St->getValue().getNode();
8492     LoadSDNode *Ld = 0;
8493     int TokenFactorIndex = -1;
8494     SmallVector<SDValue, 8> Ops;
8495     SDNode* ChainVal = St->getChain().getNode();
8496     // Must be a store of a load.  We currently handle two cases:  the load
8497     // is a direct child, and it's under an intervening TokenFactor.  It is
8498     // possible to dig deeper under nested TokenFactors.
8499     if (ChainVal == LdVal)
8500       Ld = cast<LoadSDNode>(St->getChain());
8501     else if (St->getValue().hasOneUse() &&
8502              ChainVal->getOpcode() == ISD::TokenFactor) {
8503       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8504         if (ChainVal->getOperand(i).getNode() == LdVal) {
8505           TokenFactorIndex = i;
8506           Ld = cast<LoadSDNode>(St->getValue());
8507         } else
8508           Ops.push_back(ChainVal->getOperand(i));
8509       }
8510     }
8511
8512     if (!Ld || !ISD::isNormalLoad(Ld))
8513       return SDValue();
8514
8515     // If this is not the MMX case, i.e. we are just turning i64 load/store
8516     // into f64 load/store, avoid the transformation if there are multiple
8517     // uses of the loaded value.
8518     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8519       return SDValue();
8520
8521     DebugLoc LdDL = Ld->getDebugLoc();
8522     DebugLoc StDL = N->getDebugLoc();
8523     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8524     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8525     // pair instead.
8526     if (Subtarget->is64Bit() || F64IsLegal) {
8527       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8528       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8529                                   Ld->getBasePtr(), Ld->getSrcValue(),
8530                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8531                                   Ld->getAlignment());
8532       SDValue NewChain = NewLd.getValue(1);
8533       if (TokenFactorIndex != -1) {
8534         Ops.push_back(NewChain);
8535         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8536                                Ops.size());
8537       }
8538       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8539                           St->getSrcValue(), St->getSrcValueOffset(),
8540                           St->isVolatile(), St->getAlignment());
8541     }
8542
8543     // Otherwise, lower to two pairs of 32-bit loads / stores.
8544     SDValue LoAddr = Ld->getBasePtr();
8545     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8546                                  DAG.getConstant(4, MVT::i32));
8547
8548     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8549                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8550                                Ld->isVolatile(), Ld->getAlignment());
8551     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8552                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8553                                Ld->isVolatile(),
8554                                MinAlign(Ld->getAlignment(), 4));
8555
8556     SDValue NewChain = LoLd.getValue(1);
8557     if (TokenFactorIndex != -1) {
8558       Ops.push_back(LoLd);
8559       Ops.push_back(HiLd);
8560       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8561                              Ops.size());
8562     }
8563
8564     LoAddr = St->getBasePtr();
8565     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8566                          DAG.getConstant(4, MVT::i32));
8567
8568     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8569                                 St->getSrcValue(), St->getSrcValueOffset(),
8570                                 St->isVolatile(), St->getAlignment());
8571     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8572                                 St->getSrcValue(),
8573                                 St->getSrcValueOffset() + 4,
8574                                 St->isVolatile(),
8575                                 MinAlign(St->getAlignment(), 4));
8576     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8577   }
8578   return SDValue();
8579 }
8580
8581 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8582 /// X86ISD::FXOR nodes.
8583 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8584   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8585   // F[X]OR(0.0, x) -> x
8586   // F[X]OR(x, 0.0) -> x
8587   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8588     if (C->getValueAPF().isPosZero())
8589       return N->getOperand(1);
8590   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8591     if (C->getValueAPF().isPosZero())
8592       return N->getOperand(0);
8593   return SDValue();
8594 }
8595
8596 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8597 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8598   // FAND(0.0, x) -> 0.0
8599   // FAND(x, 0.0) -> 0.0
8600   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8601     if (C->getValueAPF().isPosZero())
8602       return N->getOperand(0);
8603   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8604     if (C->getValueAPF().isPosZero())
8605       return N->getOperand(1);
8606   return SDValue();
8607 }
8608
8609 static SDValue PerformBTCombine(SDNode *N,
8610                                 SelectionDAG &DAG,
8611                                 TargetLowering::DAGCombinerInfo &DCI) {
8612   // BT ignores high bits in the bit index operand.
8613   SDValue Op1 = N->getOperand(1);
8614   if (Op1.hasOneUse()) {
8615     unsigned BitWidth = Op1.getValueSizeInBits();
8616     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8617     APInt KnownZero, KnownOne;
8618     TargetLowering::TargetLoweringOpt TLO(DAG);
8619     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8620     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8621         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8622       DCI.CommitTargetLoweringOpt(TLO);
8623   }
8624   return SDValue();
8625 }
8626
8627 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
8628   SDValue Op = N->getOperand(0);
8629   if (Op.getOpcode() == ISD::BIT_CONVERT)
8630     Op = Op.getOperand(0);
8631   MVT VT = N->getValueType(0), OpVT = Op.getValueType();
8632   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
8633       VT.getVectorElementType().getSizeInBits() ==
8634       OpVT.getVectorElementType().getSizeInBits()) {
8635     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
8636   }
8637   return SDValue();
8638 }
8639
8640 // On X86 and X86-64, atomic operations are lowered to locked instructions.
8641 // Locked instructions, in turn, have implicit fence semantics (all memory
8642 // operations are flushed before issuing the locked instruction, and the
8643 // are not buffered), so we can fold away the common pattern of
8644 // fence-atomic-fence.
8645 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
8646   SDValue atomic = N->getOperand(0);
8647   switch (atomic.getOpcode()) {
8648     case ISD::ATOMIC_CMP_SWAP:
8649     case ISD::ATOMIC_SWAP:
8650     case ISD::ATOMIC_LOAD_ADD:
8651     case ISD::ATOMIC_LOAD_SUB:
8652     case ISD::ATOMIC_LOAD_AND:
8653     case ISD::ATOMIC_LOAD_OR:
8654     case ISD::ATOMIC_LOAD_XOR:
8655     case ISD::ATOMIC_LOAD_NAND:
8656     case ISD::ATOMIC_LOAD_MIN:
8657     case ISD::ATOMIC_LOAD_MAX:
8658     case ISD::ATOMIC_LOAD_UMIN:
8659     case ISD::ATOMIC_LOAD_UMAX:
8660       break;
8661     default:
8662       return SDValue();
8663   }
8664
8665   SDValue fence = atomic.getOperand(0);
8666   if (fence.getOpcode() != ISD::MEMBARRIER)
8667     return SDValue();
8668
8669   switch (atomic.getOpcode()) {
8670     case ISD::ATOMIC_CMP_SWAP:
8671       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8672                                     atomic.getOperand(1), atomic.getOperand(2),
8673                                     atomic.getOperand(3));
8674     case ISD::ATOMIC_SWAP:
8675     case ISD::ATOMIC_LOAD_ADD:
8676     case ISD::ATOMIC_LOAD_SUB:
8677     case ISD::ATOMIC_LOAD_AND:
8678     case ISD::ATOMIC_LOAD_OR:
8679     case ISD::ATOMIC_LOAD_XOR:
8680     case ISD::ATOMIC_LOAD_NAND:
8681     case ISD::ATOMIC_LOAD_MIN:
8682     case ISD::ATOMIC_LOAD_MAX:
8683     case ISD::ATOMIC_LOAD_UMIN:
8684     case ISD::ATOMIC_LOAD_UMAX:
8685       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8686                                     atomic.getOperand(1), atomic.getOperand(2));
8687     default:
8688       return SDValue();
8689   }
8690 }
8691
8692 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8693                                              DAGCombinerInfo &DCI) const {
8694   SelectionDAG &DAG = DCI.DAG;
8695   switch (N->getOpcode()) {
8696   default: break;
8697   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8698   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8699   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
8700   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
8701   case ISD::SHL:
8702   case ISD::SRA:
8703   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8704   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8705   case X86ISD::FXOR:
8706   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8707   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8708   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8709   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
8710   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
8711   }
8712
8713   return SDValue();
8714 }
8715
8716 //===----------------------------------------------------------------------===//
8717 //                           X86 Inline Assembly Support
8718 //===----------------------------------------------------------------------===//
8719
8720 static bool LowerToBSwap(CallInst *CI) {
8721   // FIXME: this should verify that we are targetting a 486 or better.  If not,
8722   // we will turn this bswap into something that will be lowered to logical ops
8723   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
8724   // so don't worry about this.
8725
8726   // Verify this is a simple bswap.
8727   if (CI->getNumOperands() != 2 ||
8728       CI->getType() != CI->getOperand(1)->getType() ||
8729       !CI->getType()->isInteger())
8730     return false;
8731
8732   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
8733   if (!Ty || Ty->getBitWidth() % 16 != 0)
8734     return false;
8735
8736   // Okay, we can do this xform, do so now.
8737   const Type *Tys[] = { Ty };
8738   Module *M = CI->getParent()->getParent()->getParent();
8739   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
8740
8741   Value *Op = CI->getOperand(1);
8742   Op = CallInst::Create(Int, Op, CI->getName(), CI);
8743
8744   CI->replaceAllUsesWith(Op);
8745   CI->eraseFromParent();
8746   return true;
8747 }
8748
8749 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
8750   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
8751   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
8752
8753   std::string AsmStr = IA->getAsmString();
8754
8755   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
8756   std::vector<std::string> AsmPieces;
8757   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
8758
8759   switch (AsmPieces.size()) {
8760   default: return false;
8761   case 1:
8762     AsmStr = AsmPieces[0];
8763     AsmPieces.clear();
8764     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
8765
8766     // bswap $0
8767     if (AsmPieces.size() == 2 &&
8768         (AsmPieces[0] == "bswap" ||
8769          AsmPieces[0] == "bswapq" ||
8770          AsmPieces[0] == "bswapl") &&
8771         (AsmPieces[1] == "$0" ||
8772          AsmPieces[1] == "${0:q}")) {
8773       // No need to check constraints, nothing other than the equivalent of
8774       // "=r,0" would be valid here.
8775       return LowerToBSwap(CI);
8776     }
8777     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
8778     if (CI->getType() == Type::Int16Ty &&
8779         AsmPieces.size() == 3 &&
8780         AsmPieces[0] == "rorw" &&
8781         AsmPieces[1] == "$$8," &&
8782         AsmPieces[2] == "${0:w}" &&
8783         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
8784       return LowerToBSwap(CI);
8785     }
8786     break;
8787   case 3:
8788     if (CI->getType() == Type::Int64Ty && Constraints.size() >= 2 &&
8789         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
8790         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
8791       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
8792       std::vector<std::string> Words;
8793       SplitString(AsmPieces[0], Words, " \t");
8794       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
8795         Words.clear();
8796         SplitString(AsmPieces[1], Words, " \t");
8797         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
8798           Words.clear();
8799           SplitString(AsmPieces[2], Words, " \t,");
8800           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
8801               Words[2] == "%edx") {
8802             return LowerToBSwap(CI);
8803           }
8804         }
8805       }
8806     }
8807     break;
8808   }
8809   return false;
8810 }
8811
8812
8813
8814 /// getConstraintType - Given a constraint letter, return the type of
8815 /// constraint it is for this target.
8816 X86TargetLowering::ConstraintType
8817 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8818   if (Constraint.size() == 1) {
8819     switch (Constraint[0]) {
8820     case 'A':
8821       return C_Register;
8822     case 'f':
8823     case 'r':
8824     case 'R':
8825     case 'l':
8826     case 'q':
8827     case 'Q':
8828     case 'x':
8829     case 'y':
8830     case 'Y':
8831       return C_RegisterClass;
8832     case 'e':
8833     case 'Z':
8834       return C_Other;
8835     default:
8836       break;
8837     }
8838   }
8839   return TargetLowering::getConstraintType(Constraint);
8840 }
8841
8842 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8843 /// with another that has more specific requirements based on the type of the
8844 /// corresponding operand.
8845 const char *X86TargetLowering::
8846 LowerXConstraint(MVT ConstraintVT) const {
8847   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8848   // 'f' like normal targets.
8849   if (ConstraintVT.isFloatingPoint()) {
8850     if (Subtarget->hasSSE2())
8851       return "Y";
8852     if (Subtarget->hasSSE1())
8853       return "x";
8854   }
8855
8856   return TargetLowering::LowerXConstraint(ConstraintVT);
8857 }
8858
8859 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8860 /// vector.  If it is invalid, don't add anything to Ops.
8861 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8862                                                      char Constraint,
8863                                                      bool hasMemory,
8864                                                      std::vector<SDValue>&Ops,
8865                                                      SelectionDAG &DAG) const {
8866   SDValue Result(0, 0);
8867
8868   switch (Constraint) {
8869   default: break;
8870   case 'I':
8871     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8872       if (C->getZExtValue() <= 31) {
8873         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8874         break;
8875       }
8876     }
8877     return;
8878   case 'J':
8879     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8880       if (C->getZExtValue() <= 63) {
8881         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8882         break;
8883       }
8884     }
8885     return;
8886   case 'K':
8887     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8888       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
8889         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8890         break;
8891       }
8892     }
8893     return;
8894   case 'N':
8895     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8896       if (C->getZExtValue() <= 255) {
8897         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8898         break;
8899       }
8900     }
8901     return;
8902   case 'e': {
8903     // 32-bit signed value
8904     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8905       const ConstantInt *CI = C->getConstantIntValue();
8906       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8907         // Widen to 64 bits here to get it sign extended.
8908         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8909         break;
8910       }
8911     // FIXME gcc accepts some relocatable values here too, but only in certain
8912     // memory models; it's complicated.
8913     }
8914     return;
8915   }
8916   case 'Z': {
8917     // 32-bit unsigned value
8918     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8919       const ConstantInt *CI = C->getConstantIntValue();
8920       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8921         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8922         break;
8923       }
8924     }
8925     // FIXME gcc accepts some relocatable values here too, but only in certain
8926     // memory models; it's complicated.
8927     return;
8928   }
8929   case 'i': {
8930     // Literal immediates are always ok.
8931     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8932       // Widen to 64 bits here to get it sign extended.
8933       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8934       break;
8935     }
8936
8937     // If we are in non-pic codegen mode, we allow the address of a global (with
8938     // an optional displacement) to be used with 'i'.
8939     GlobalAddressSDNode *GA = 0;
8940     int64_t Offset = 0;
8941
8942     // Match either (GA), (GA+C), (GA+C1+C2), etc.
8943     while (1) {
8944       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
8945         Offset += GA->getOffset();
8946         break;
8947       } else if (Op.getOpcode() == ISD::ADD) {
8948         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8949           Offset += C->getZExtValue();
8950           Op = Op.getOperand(0);
8951           continue;
8952         }
8953       } else if (Op.getOpcode() == ISD::SUB) {
8954         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8955           Offset += -C->getZExtValue();
8956           Op = Op.getOperand(0);
8957           continue;
8958         }
8959       }
8960
8961       // Otherwise, this isn't something we can handle, reject it.
8962       return;
8963     }
8964
8965     GlobalValue *GV = GA->getGlobal();
8966     // If we require an extra load to get this address, as in PIC mode, we
8967     // can't accept it.
8968     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
8969                                                         getTargetMachine())))
8970       return;
8971
8972     if (hasMemory)
8973       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
8974     else
8975       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
8976     Result = Op;
8977     break;
8978   }
8979   }
8980
8981   if (Result.getNode()) {
8982     Ops.push_back(Result);
8983     return;
8984   }
8985   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8986                                                       Ops, DAG);
8987 }
8988
8989 std::vector<unsigned> X86TargetLowering::
8990 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8991                                   MVT VT) const {
8992   if (Constraint.size() == 1) {
8993     // FIXME: not handling fp-stack yet!
8994     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8995     default: break;  // Unknown constraint letter
8996     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
8997       if (Subtarget->is64Bit()) {
8998         if (VT == MVT::i32)
8999           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9000                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9001                                        X86::R10D,X86::R11D,X86::R12D,
9002                                        X86::R13D,X86::R14D,X86::R15D,
9003                                        X86::EBP, X86::ESP, 0);
9004         else if (VT == MVT::i16)
9005           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9006                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9007                                        X86::R10W,X86::R11W,X86::R12W,
9008                                        X86::R13W,X86::R14W,X86::R15W,
9009                                        X86::BP,  X86::SP, 0);
9010         else if (VT == MVT::i8)
9011           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9012                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9013                                        X86::R10B,X86::R11B,X86::R12B,
9014                                        X86::R13B,X86::R14B,X86::R15B,
9015                                        X86::BPL, X86::SPL, 0);
9016
9017         else if (VT == MVT::i64)
9018           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9019                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9020                                        X86::R10, X86::R11, X86::R12,
9021                                        X86::R13, X86::R14, X86::R15,
9022                                        X86::RBP, X86::RSP, 0);
9023
9024         break;
9025       }
9026       // 32-bit fallthrough
9027     case 'Q':   // Q_REGS
9028       if (VT == MVT::i32)
9029         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9030       else if (VT == MVT::i16)
9031         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9032       else if (VT == MVT::i8)
9033         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9034       else if (VT == MVT::i64)
9035         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9036       break;
9037     }
9038   }
9039
9040   return std::vector<unsigned>();
9041 }
9042
9043 std::pair<unsigned, const TargetRegisterClass*>
9044 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9045                                                 MVT VT) const {
9046   // First, see if this is a constraint that directly corresponds to an LLVM
9047   // register class.
9048   if (Constraint.size() == 1) {
9049     // GCC Constraint Letters
9050     switch (Constraint[0]) {
9051     default: break;
9052     case 'r':   // GENERAL_REGS
9053     case 'R':   // LEGACY_REGS
9054     case 'l':   // INDEX_REGS
9055       if (VT == MVT::i8)
9056         return std::make_pair(0U, X86::GR8RegisterClass);
9057       if (VT == MVT::i16)
9058         return std::make_pair(0U, X86::GR16RegisterClass);
9059       if (VT == MVT::i32 || !Subtarget->is64Bit())
9060         return std::make_pair(0U, X86::GR32RegisterClass);
9061       return std::make_pair(0U, X86::GR64RegisterClass);
9062     case 'f':  // FP Stack registers.
9063       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9064       // value to the correct fpstack register class.
9065       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9066         return std::make_pair(0U, X86::RFP32RegisterClass);
9067       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9068         return std::make_pair(0U, X86::RFP64RegisterClass);
9069       return std::make_pair(0U, X86::RFP80RegisterClass);
9070     case 'y':   // MMX_REGS if MMX allowed.
9071       if (!Subtarget->hasMMX()) break;
9072       return std::make_pair(0U, X86::VR64RegisterClass);
9073     case 'Y':   // SSE_REGS if SSE2 allowed
9074       if (!Subtarget->hasSSE2()) break;
9075       // FALL THROUGH.
9076     case 'x':   // SSE_REGS if SSE1 allowed
9077       if (!Subtarget->hasSSE1()) break;
9078
9079       switch (VT.getSimpleVT()) {
9080       default: break;
9081       // Scalar SSE types.
9082       case MVT::f32:
9083       case MVT::i32:
9084         return std::make_pair(0U, X86::FR32RegisterClass);
9085       case MVT::f64:
9086       case MVT::i64:
9087         return std::make_pair(0U, X86::FR64RegisterClass);
9088       // Vector types.
9089       case MVT::v16i8:
9090       case MVT::v8i16:
9091       case MVT::v4i32:
9092       case MVT::v2i64:
9093       case MVT::v4f32:
9094       case MVT::v2f64:
9095         return std::make_pair(0U, X86::VR128RegisterClass);
9096       }
9097       break;
9098     }
9099   }
9100
9101   // Use the default implementation in TargetLowering to convert the register
9102   // constraint into a member of a register class.
9103   std::pair<unsigned, const TargetRegisterClass*> Res;
9104   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9105
9106   // Not found as a standard register?
9107   if (Res.second == 0) {
9108     // GCC calls "st(0)" just plain "st".
9109     if (StringsEqualNoCase("{st}", Constraint)) {
9110       Res.first = X86::ST0;
9111       Res.second = X86::RFP80RegisterClass;
9112     }
9113     // 'A' means EAX + EDX.
9114     if (Constraint == "A") {
9115       Res.first = X86::EAX;
9116       Res.second = X86::GR32_ADRegisterClass;
9117     }
9118     return Res;
9119   }
9120
9121   // Otherwise, check to see if this is a register class of the wrong value
9122   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
9123   // turn into {ax},{dx}.
9124   if (Res.second->hasType(VT))
9125     return Res;   // Correct type already, nothing to do.
9126
9127   // All of the single-register GCC register classes map their values onto
9128   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
9129   // really want an 8-bit or 32-bit register, map to the appropriate register
9130   // class and return the appropriate register.
9131   if (Res.second == X86::GR16RegisterClass) {
9132     if (VT == MVT::i8) {
9133       unsigned DestReg = 0;
9134       switch (Res.first) {
9135       default: break;
9136       case X86::AX: DestReg = X86::AL; break;
9137       case X86::DX: DestReg = X86::DL; break;
9138       case X86::CX: DestReg = X86::CL; break;
9139       case X86::BX: DestReg = X86::BL; break;
9140       }
9141       if (DestReg) {
9142         Res.first = DestReg;
9143         Res.second = X86::GR8RegisterClass;
9144       }
9145     } else if (VT == MVT::i32) {
9146       unsigned DestReg = 0;
9147       switch (Res.first) {
9148       default: break;
9149       case X86::AX: DestReg = X86::EAX; break;
9150       case X86::DX: DestReg = X86::EDX; break;
9151       case X86::CX: DestReg = X86::ECX; break;
9152       case X86::BX: DestReg = X86::EBX; break;
9153       case X86::SI: DestReg = X86::ESI; break;
9154       case X86::DI: DestReg = X86::EDI; break;
9155       case X86::BP: DestReg = X86::EBP; break;
9156       case X86::SP: DestReg = X86::ESP; break;
9157       }
9158       if (DestReg) {
9159         Res.first = DestReg;
9160         Res.second = X86::GR32RegisterClass;
9161       }
9162     } else if (VT == MVT::i64) {
9163       unsigned DestReg = 0;
9164       switch (Res.first) {
9165       default: break;
9166       case X86::AX: DestReg = X86::RAX; break;
9167       case X86::DX: DestReg = X86::RDX; break;
9168       case X86::CX: DestReg = X86::RCX; break;
9169       case X86::BX: DestReg = X86::RBX; break;
9170       case X86::SI: DestReg = X86::RSI; break;
9171       case X86::DI: DestReg = X86::RDI; break;
9172       case X86::BP: DestReg = X86::RBP; break;
9173       case X86::SP: DestReg = X86::RSP; break;
9174       }
9175       if (DestReg) {
9176         Res.first = DestReg;
9177         Res.second = X86::GR64RegisterClass;
9178       }
9179     }
9180   } else if (Res.second == X86::FR32RegisterClass ||
9181              Res.second == X86::FR64RegisterClass ||
9182              Res.second == X86::VR128RegisterClass) {
9183     // Handle references to XMM physical registers that got mapped into the
9184     // wrong class.  This can happen with constraints like {xmm0} where the
9185     // target independent register mapper will just pick the first match it can
9186     // find, ignoring the required type.
9187     if (VT == MVT::f32)
9188       Res.second = X86::FR32RegisterClass;
9189     else if (VT == MVT::f64)
9190       Res.second = X86::FR64RegisterClass;
9191     else if (X86::VR128RegisterClass->hasType(VT))
9192       Res.second = X86::VR128RegisterClass;
9193   }
9194
9195   return Res;
9196 }
9197
9198 //===----------------------------------------------------------------------===//
9199 //                           X86 Widen vector type
9200 //===----------------------------------------------------------------------===//
9201
9202 /// getWidenVectorType: given a vector type, returns the type to widen
9203 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9204 /// If there is no vector type that we want to widen to, returns MVT::Other
9205 /// When and where to widen is target dependent based on the cost of
9206 /// scalarizing vs using the wider vector type.
9207
9208 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
9209   assert(VT.isVector());
9210   if (isTypeLegal(VT))
9211     return VT;
9212
9213   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9214   //       type based on element type.  This would speed up our search (though
9215   //       it may not be worth it since the size of the list is relatively
9216   //       small).
9217   MVT EltVT = VT.getVectorElementType();
9218   unsigned NElts = VT.getVectorNumElements();
9219
9220   // On X86, it make sense to widen any vector wider than 1
9221   if (NElts <= 1)
9222     return MVT::Other;
9223
9224   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9225        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9226     MVT SVT = (MVT::SimpleValueType)nVT;
9227
9228     if (isTypeLegal(SVT) &&
9229         SVT.getVectorElementType() == EltVT &&
9230         SVT.getVectorNumElements() > NElts)
9231       return SVT;
9232   }
9233   return MVT::Other;
9234 }