lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "Utils/X86ShuffleDecode.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/IntrinsicLowering.h"
  32 #include "llvm/CodeGen/MachineFrameInfo.h"
  33 #include "llvm/CodeGen/MachineFunction.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/CodeGen/MachineModuleInfo.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/MC/MCAsmInfo.h"
  40 #include "llvm/MC/MCContext.h"
  41 #include "llvm/MC/MCExpr.h"
  42 #include "llvm/MC/MCSymbol.h"
  43 #include "llvm/ADT/BitVector.h"
  44 #include "llvm/ADT/SmallSet.h"
  45 #include "llvm/ADT/Statistic.h"
  46 #include "llvm/ADT/StringExtras.h"
  47 #include "llvm/ADT/VectorExtras.h"
  48 #include "llvm/Support/CommandLine.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/Dwarf.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 using namespace llvm;
  55 using namespace dwarf;
  56
  57 STATISTIC(NumTailCalls, "Number of tail calls");
  58
  59 static cl::opt<bool>
  60 Disable256Bit("disable-256bit", cl::Hidden,
  61               cl::desc("Disable use of 256-bit vectors"));
  62
  63 // Forward declarations.
  64 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  65                        SDValue V2);
  66
  67 static SDValue Insert128BitVector(SDValue Result,
  68                                   SDValue Vec,
  69                                   SDValue Idx,
  70                                   SelectionDAG &DAG,
  71                                   DebugLoc dl);
  72
  73 static SDValue Extract128BitVector(SDValue Vec,
  74                                    SDValue Idx,
  75                                    SelectionDAG &DAG,
  76                                    DebugLoc dl);
  77
  78 static SDValue ConcatVectors(SDValue Lower, SDValue Upper, SelectionDAG &DAG);
  79
  80
  81 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
  82 /// sets things up to match to an AVX VEXTRACTF128 instruction or a
  83 /// simple subregister reference.  Idx is an index in the 128 bits we
  84 /// want.  It need not be aligned to a 128-bit bounday.  That makes
  85 /// lowering EXTRACT_VECTOR_ELT operations easier.
  86 static SDValue Extract128BitVector(SDValue Vec,
  87                                    SDValue Idx,
  88                                    SelectionDAG &DAG,
  89                                    DebugLoc dl) {
  90   EVT VT = Vec.getValueType();
  91   assert(VT.getSizeInBits() == 256 && "Unexpected vector size!");
  92
  93   EVT ElVT = VT.getVectorElementType();
  94
  95   int Factor = VT.getSizeInBits() / 128;
  96
  97   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(),
  98                                   ElVT,
  99                                   VT.getVectorNumElements() / Factor);
 100
 101   // Extract from UNDEF is UNDEF.
 102   if (Vec.getOpcode() == ISD::UNDEF)
 103     return DAG.getNode(ISD::UNDEF, dl, ResultVT);
 104
 105   if (isa<ConstantSDNode>(Idx)) {
 106     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
 107
 108     // Extract the relevant 128 bits.  Generate an EXTRACT_SUBVECTOR
 109     // we can match to VEXTRACTF128.
 110     unsigned ElemsPerChunk = 128 / ElVT.getSizeInBits();
 111
 112     // This is the index of the first element of the 128-bit chunk
 113     // we want.
 114     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / 128)
 115                                  * ElemsPerChunk);
 116
 117     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 118
 119     SDValue Result = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec,
 120                                  VecIdx);
 121
 122     return Result;
 123   }
 124
 125   return SDValue();
 126 }
 127
 128 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 129 /// sets things up to match to an AVX VINSERTF128 instruction or a
 130 /// simple superregister reference.  Idx is an index in the 128 bits
 131 /// we want.  It need not be aligned to a 128-bit bounday.  That makes
 132 /// lowering INSERT_VECTOR_ELT operations easier.
 133 static SDValue Insert128BitVector(SDValue Result,
 134                                   SDValue Vec,
 135                                   SDValue Idx,
 136                                   SelectionDAG &DAG,
 137                                   DebugLoc dl) {
 138   if (isa<ConstantSDNode>(Idx)) {
 139     EVT VT = Vec.getValueType();
 140     assert(VT.getSizeInBits() == 128 && "Unexpected vector size!");
 141
 142     EVT ElVT = VT.getVectorElementType();
 143
 144     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
 145
 146     EVT ResultVT = Result.getValueType();
 147
 148     // Insert the relevant 128 bits.
 149     unsigned ElemsPerChunk = 128 / ElVT.getSizeInBits();
 150
 151     // This is the index of the first element of the 128-bit chunk
 152     // we want.
 153     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / 128)
 154                                  * ElemsPerChunk);
 155
 156     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 157
 158     Result = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec,
 159                          VecIdx);
 160     return Result;
 161   }
 162
 163   return SDValue();
 164 }
 165
 166 /// Given two vectors, concat them.
 167 static SDValue ConcatVectors(SDValue Lower, SDValue Upper, SelectionDAG &DAG) {
 168   DebugLoc dl = Lower.getDebugLoc();
 169
 170   assert(Lower.getValueType() == Upper.getValueType() && "Mismatched vectors!");
 171
 172   EVT VT = EVT::getVectorVT(*DAG.getContext(),
 173                             Lower.getValueType().getVectorElementType(),
 174                             Lower.getValueType().getVectorNumElements() * 2);
 175
 176   // TODO: Generalize to arbitrary vector length (this assumes 256-bit vectors).
 177   assert(VT.getSizeInBits() == 256 && "Unsupported vector concat!");
 178
 179   // Insert the upper subvector.
 180   SDValue Vec = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT), Upper,
 181                                    DAG.getConstant(
 182                                      // This is half the length of the result
 183                                      // vector.  Start inserting the upper 128
 184                                      // bits here.
 185                                      Lower.getValueType().getVectorNumElements(),
 186                                      MVT::i32),
 187                                    DAG, dl);
 188
 189   // Insert the lower subvector.
 190   Vec = Insert128BitVector(Vec, Lower, DAG.getConstant(0, MVT::i32), DAG, dl);
 191   return Vec;
 192 }
 193
 194 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
 195   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 196   bool is64Bit = Subtarget->is64Bit();
 197
 198   if (Subtarget->isTargetEnvMacho()) {
 199     if (is64Bit)
 200       return new X8664_MachoTargetObjectFile();
 201     return new TargetLoweringObjectFileMachO();
 202   }
 203
 204   if (Subtarget->isTargetELF()) {
 205     if (is64Bit)
 206       return new X8664_ELFTargetObjectFile(TM);
 207     return new X8632_ELFTargetObjectFile(TM);
 208   }
 209   if (Subtarget->isTargetCOFF() && !Subtarget->isTargetEnvMacho())
 210     return new TargetLoweringObjectFileCOFF();
 211   llvm_unreachable("unknown subtarget type");
 212 }
 213
 214 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
 215   : TargetLowering(TM, createTLOF(TM)) {
 216   Subtarget = &TM.getSubtarget<X86Subtarget>();
 217   X86ScalarSSEf64 = Subtarget->hasXMMInt();
 218   X86ScalarSSEf32 = Subtarget->hasXMM();
 219   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
 220
 221   RegInfo = TM.getRegisterInfo();
 222   TD = getTargetData();
 223
 224   // Set up the TargetLowering object.
 225   static MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 226
 227   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 228   setShiftAmountType(MVT::i8);
 229   setBooleanContents(ZeroOrOneBooleanContent);
 230   setSchedulingPreference(Sched::RegPressure);
 231   setStackPointerRegisterToSaveRestore(X86StackPtr);
 232
 233   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygMing()) {
 234     // Setup Windows compiler runtime calls.
 235     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 236     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 237     setLibcallName(RTLIB::FPTOUINT_F64_I64, "_ftol2");
 238     setLibcallName(RTLIB::FPTOUINT_F32_I64, "_ftol2");
 239     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 240     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 241     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::C);
 242     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::C);
 243   }
 244
 245   if (Subtarget->isTargetDarwin()) {
 246     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 247     setUseUnderscoreSetJmp(false);
 248     setUseUnderscoreLongJmp(false);
 249   } else if (Subtarget->isTargetMingw()) {
 250     // MS runtime is weird: it exports _setjmp, but longjmp!
 251     setUseUnderscoreSetJmp(true);
 252     setUseUnderscoreLongJmp(false);
 253   } else {
 254     setUseUnderscoreSetJmp(true);
 255     setUseUnderscoreLongJmp(true);
 256   }
 257
 258   // Set up the register classes.
 259   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 260   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 261   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 262   if (Subtarget->is64Bit())
 263     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 264
 265   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 266
 267   // We don't accept any truncstore of integer registers.
 268   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 269   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 270   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 271   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 272   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 273   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 274
 275   // SETOEQ and SETUNE require checking two conditions.
 276   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 277   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 278   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 279   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 280   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 281   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 282
 283   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 284   // operation.
 285   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 286   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 287   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 288
 289   if (Subtarget->is64Bit()) {
 290     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 291     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 292   } else if (!UseSoftFloat) {
 293     // We have an algorithm for SSE2->double, and we turn this into a
 294     // 64-bit FILD followed by conditional FADD for other targets.
 295     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 296     // We have an algorithm for SSE2, and we turn this into a 64-bit
 297     // FILD for other targets.
 298     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 299   }
 300
 301   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 302   // this operation.
 303   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 304   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 305
 306   if (!UseSoftFloat) {
 307     // SSE has no i16 to fp conversion, only i32
 308     if (X86ScalarSSEf32) {
 309       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 310       // f32 and f64 cases are Legal, f80 case is not
 311       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 312     } else {
 313       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 314       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 315     }
 316   } else {
 317     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 318     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 319   }
 320
 321   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 322   // are Legal, f80 is custom lowered.
 323   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 324   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 325
 326   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 327   // this operation.
 328   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 329   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 330
 331   if (X86ScalarSSEf32) {
 332     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 333     // f32 and f64 cases are Legal, f80 case is not
 334     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 335   } else {
 336     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 337     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 338   }
 339
 340   // Handle FP_TO_UINT by promoting the destination to a larger signed
 341   // conversion.
 342   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 343   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 344   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 345
 346   if (Subtarget->is64Bit()) {
 347     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 348     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 349   } else if (!UseSoftFloat) {
 350     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 351       // Expand FP_TO_UINT into a select.
 352       // FIXME: We would like to use a Custom expander here eventually to do
 353       // the optimal thing for SSE vs. the default expansion in the legalizer.
 354       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 355     else
 356       // With SSE3 we can use fisttpll to convert to a signed i64; without
 357       // SSE, we're stuck with a fistpll.
 358       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 359   }
 360
 361   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 362   if (!X86ScalarSSEf64) {
 363     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 364     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 365     if (Subtarget->is64Bit()) {
 366       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 367       // Without SSE, i64->f64 goes through memory.
 368       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 369     }
 370   }
 371
 372   // Scalar integer divide and remainder are lowered to use operations that
 373   // produce two results, to match the available instructions. This exposes
 374   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 375   // into a single instruction.
 376   //
 377   // Scalar integer multiply-high is also lowered to use two-result
 378   // operations, to match the available instructions. However, plain multiply
 379   // (low) operations are left as Legal, as there are single-result
 380   // instructions for this in x86. Using the two-result multiply instructions
 381   // when both high and low results are needed must be arranged by dagcombine.
 382   for (unsigned i = 0, e = 4; i != e; ++i) {
 383     MVT VT = IntVTs[i];
 384     setOperationAction(ISD::MULHS, VT, Expand);
 385     setOperationAction(ISD::MULHU, VT, Expand);
 386     setOperationAction(ISD::SDIV, VT, Expand);
 387     setOperationAction(ISD::UDIV, VT, Expand);
 388     setOperationAction(ISD::SREM, VT, Expand);
 389     setOperationAction(ISD::UREM, VT, Expand);
 390
 391     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 392     setOperationAction(ISD::ADDC, VT, Custom);
 393     setOperationAction(ISD::ADDE, VT, Custom);
 394     setOperationAction(ISD::SUBC, VT, Custom);
 395     setOperationAction(ISD::SUBE, VT, Custom);
 396   }
 397
 398   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 399   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 400   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 401   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 402   if (Subtarget->is64Bit())
 403     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 404   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 405   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 406   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 407   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 408   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 409   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 410   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 411   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 412
 413   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 414   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 415   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 416   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 417   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 418   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 421     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 422   }
 423
 424   if (Subtarget->hasPOPCNT()) {
 425     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 426   } else {
 427     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 428     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 429     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 430     if (Subtarget->is64Bit())
 431       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 432   }
 433
 434   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 435   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 436
 437   // These should be promoted to a larger select which is supported.
 438   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 439   // X86 wants to expand cmov itself.
 440   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 441   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 442   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 443   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 444   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 445   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 446   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 447   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 448   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 449   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 450   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 451   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 452   if (Subtarget->is64Bit()) {
 453     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 454     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 455   }
 456   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 457
 458   // Darwin ABI issue.
 459   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 460   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 461   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 462   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 463   if (Subtarget->is64Bit())
 464     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 465   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 466   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 467   if (Subtarget->is64Bit()) {
 468     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 469     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 470     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 471     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 472     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 473   }
 474   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 475   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 476   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 477   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 478   if (Subtarget->is64Bit()) {
 479     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 480     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 481     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 482   }
 483
 484   if (Subtarget->hasXMM())
 485     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 486
 487   // We may not have a libcall for MEMBARRIER so we should lower this.
 488   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 489
 490   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 491   // Locked instructions, in turn, have implicit fence semantics (all memory
 492   // operations are flushed before issuing the locked instruction, and they
 493   // are not buffered), so we can fold away the common pattern of
 494   // fence-atomic-fence.
 495   setShouldFoldAtomicFences(true);
 496
 497   // Expand certain atomics
 498   for (unsigned i = 0, e = 4; i != e; ++i) {
 499     MVT VT = IntVTs[i];
 500     setOperationAction(ISD::ATOMIC_CMP_SWAP, VT, Custom);
 501     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 502   }
 503
 504   if (!Subtarget->is64Bit()) {
 505     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 506     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 507     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 508     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 509     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 510     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 511     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 512   }
 513
 514   // FIXME - use subtarget debug flags
 515   if (!Subtarget->isTargetDarwin() &&
 516       !Subtarget->isTargetELF() &&
 517       !Subtarget->isTargetCygMing()) {
 518     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 519   }
 520
 521   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 522   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 523   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 524   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 525   if (Subtarget->is64Bit()) {
 526     setExceptionPointerRegister(X86::RAX);
 527     setExceptionSelectorRegister(X86::RDX);
 528   } else {
 529     setExceptionPointerRegister(X86::EAX);
 530     setExceptionSelectorRegister(X86::EDX);
 531   }
 532   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 533   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 534
 535   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 536
 537   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 538
 539   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 540   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 541   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 542   if (Subtarget->is64Bit()) {
 543     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 544     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 545   } else {
 546     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 547     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 548   }
 549
 550   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 551   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 552   if (Subtarget->is64Bit())
 553     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 554   if (Subtarget->isTargetCygMing() || Subtarget->isTargetWindows())
 555     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 556   else
 557     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 558
 559   if (!UseSoftFloat && X86ScalarSSEf64) {
 560     // f32 and f64 use SSE.
 561     // Set up the FP register classes.
 562     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 563     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 564
 565     // Use ANDPD to simulate FABS.
 566     setOperationAction(ISD::FABS , MVT::f64, Custom);
 567     setOperationAction(ISD::FABS , MVT::f32, Custom);
 568
 569     // Use XORP to simulate FNEG.
 570     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 571     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 572
 573     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 574     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 575     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 576
 577     // We don't support sin/cos/fmod
 578     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 579     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 580     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 581     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 582
 583     // Expand FP immediates into loads from the stack, except for the special
 584     // cases we handle.
 585     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 586     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 587   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 588     // Use SSE for f32, x87 for f64.
 589     // Set up the FP register classes.
 590     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 591     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 592
 593     // Use ANDPS to simulate FABS.
 594     setOperationAction(ISD::FABS , MVT::f32, Custom);
 595
 596     // Use XORP to simulate FNEG.
 597     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 598
 599     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 600
 601     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 602     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 603     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 604
 605     // We don't support sin/cos/fmod
 606     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 607     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 608
 609     // Special cases we handle for FP constants.
 610     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 611     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 612     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 613     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 614     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 615
 616     if (!UnsafeFPMath) {
 617       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 618       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 619     }
 620   } else if (!UseSoftFloat) {
 621     // f32 and f64 in x87.
 622     // Set up the FP register classes.
 623     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 624     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 625
 626     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 627     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 628     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 629     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 630
 631     if (!UnsafeFPMath) {
 632       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 633       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 634     }
 635     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 636     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 637     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 638     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 639     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 640     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 641     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 642     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 643   }
 644
 645   // Long double always uses X87.
 646   if (!UseSoftFloat) {
 647     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 648     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 649     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 650     {
 651       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 652       addLegalFPImmediate(TmpFlt);  // FLD0
 653       TmpFlt.changeSign();
 654       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 655
 656       bool ignored;
 657       APFloat TmpFlt2(+1.0);
 658       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 659                       &ignored);
 660       addLegalFPImmediate(TmpFlt2);  // FLD1
 661       TmpFlt2.changeSign();
 662       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 663     }
 664
 665     if (!UnsafeFPMath) {
 666       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 667       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 668     }
 669   }
 670
 671   // Always use a library call for pow.
 672   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 673   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 674   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 675
 676   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 677   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 678   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 679   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 680   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 681
 682   // First set operation action for all vector types to either promote
 683   // (for widening) or expand (for scalarization). Then we will selectively
 684   // turn on ones that can be effectively codegen'd.
 685   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 686        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 687     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 688     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 689     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 690     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 691     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 692     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 693     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 694     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 695     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 696     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 697     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 698     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 699     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 700     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 701     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 702     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 703     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 704     setOperationAction(ISD::INSERT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 705     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 706     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 707     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 708     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 709     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 710     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 711     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 712     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 713     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 714     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 715     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 716     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 717     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 718     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 719     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 720     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 721     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 722     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 723     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 724     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 725     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 726     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 727     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 728     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 729     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 730     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 731     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 732     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 733     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 734     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 735     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 736     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 737     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 738     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 739     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 740     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 741     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 742          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 743       setTruncStoreAction((MVT::SimpleValueType)VT,
 744                           (MVT::SimpleValueType)InnerVT, Expand);
 745     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 746     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 747     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 748   }
 749
 750   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 751   // with -msoft-float, disable use of MMX as well.
 752   if (!UseSoftFloat && Subtarget->hasMMX()) {
 753     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass);
 754     // No operations on x86mmx supported, everything uses intrinsics.
 755   }
 756
 757   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 758   // into smaller operations.
 759   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 760   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 761   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 762   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 763   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 764   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 765   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 766   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 767   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 768   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 769   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 770   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 771   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 772   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 773   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 774   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 775   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 776   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 777   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 778   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 779   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 780   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 781   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 782   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 783   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 784   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 785   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 786   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 787   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 788
 789   if (!UseSoftFloat && Subtarget->hasXMM()) {
 790     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 791
 792     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 793     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 794     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 795     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 796     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 797     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 798     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 799     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 800     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 801     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 802     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 803     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 804   }
 805
 806   if (!UseSoftFloat && Subtarget->hasXMMInt()) {
 807     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 808
 809     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 810     // registers cannot be used even for integer operations.
 811     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 812     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 813     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 814     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 815
 816     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 817     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 818     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 819     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 820     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 821     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 824     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 825     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 826     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 830     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 831     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 832
 833     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 834     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 835     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 836     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 837
 838     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 839     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 840     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 843
 844     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 845     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 846     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 847     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 848     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 849
 850     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 851     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 852       EVT VT = (MVT::SimpleValueType)i;
 853       // Do not attempt to custom lower non-power-of-2 vectors
 854       if (!isPowerOf2_32(VT.getVectorNumElements()))
 855         continue;
 856       // Do not attempt to custom lower non-128-bit vectors
 857       if (!VT.is128BitVector())
 858         continue;
 859       setOperationAction(ISD::BUILD_VECTOR,
 860                          VT.getSimpleVT().SimpleTy, Custom);
 861       setOperationAction(ISD::VECTOR_SHUFFLE,
 862                          VT.getSimpleVT().SimpleTy, Custom);
 863       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 864                          VT.getSimpleVT().SimpleTy, Custom);
 865     }
 866
 867     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 868     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 869     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 870     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 871     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 872     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 873
 874     if (Subtarget->is64Bit()) {
 875       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 876       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 877     }
 878
 879     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 880     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 881       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 882       EVT VT = SVT;
 883
 884       // Do not attempt to promote non-128-bit vectors
 885       if (!VT.is128BitVector())
 886         continue;
 887
 888       setOperationAction(ISD::AND,    SVT, Promote);
 889       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 890       setOperationAction(ISD::OR,     SVT, Promote);
 891       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 892       setOperationAction(ISD::XOR,    SVT, Promote);
 893       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 894       setOperationAction(ISD::LOAD,   SVT, Promote);
 895       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 896       setOperationAction(ISD::SELECT, SVT, Promote);
 897       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 898     }
 899
 900     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 901
 902     // Custom lower v2i64 and v2f64 selects.
 903     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 904     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 905     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 906     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 907
 908     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 909     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 910   }
 911
 912   if (Subtarget->hasSSE41()) {
 913     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 914     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 915     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 916     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 917     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 918     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 919     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 920     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 921     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 922     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 923
 924     // FIXME: Do we need to handle scalar-to-vector here?
 925     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 926
 927     // Can turn SHL into an integer multiply.
 928     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 929     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 930
 931     // i8 and i16 vectors are custom , because the source register and source
 932     // source memory operand types are not the same width.  f32 vectors are
 933     // custom since the immediate controlling the insert encodes additional
 934     // information.
 935     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 936     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 937     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 938     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 939
 940     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 941     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 942     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 943     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 944
 945     if (Subtarget->is64Bit()) {
 946       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 947       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 948     }
 949   }
 950
 951   if (Subtarget->hasSSE42())
 952     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 953
 954   if (!UseSoftFloat && Subtarget->hasAVX()) {
 955     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 956     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 957     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 958     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 959     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 960
 961     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 962     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 963     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 964     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 965
 966     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 967     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 968     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 969     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 970     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 971     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 972
 973     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 974     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 975     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 976     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 977     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 978     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 979
 980     // Custom lower build_vector, vector_shuffle, scalar_to_vector,
 981     // insert_vector_elt extract_subvector and extract_vector_elt for
 982     // 256-bit types.
 983     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 984          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE;
 985          ++i) {
 986       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 987       // Do not attempt to custom lower non-256-bit vectors
 988       if (!isPowerOf2_32(MVT(VT).getVectorNumElements())
 989           || (MVT(VT).getSizeInBits() < 256))
 990         continue;
 991       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 992       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 993       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
 994       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 995       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
 996     }
 997     // Custom-lower insert_subvector and extract_subvector based on
 998     // the result type.
 999     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1000          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE;
1001          ++i) {
1002       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
1003       // Do not attempt to custom lower non-256-bit vectors
1004       if (!isPowerOf2_32(MVT(VT).getVectorNumElements()))
1005         continue;
1006
1007       if (MVT(VT).getSizeInBits() == 128) {
1008         setOperationAction(ISD::EXTRACT_SUBVECTOR,  VT, Custom);
1009       }
1010       else if (MVT(VT).getSizeInBits() == 256) {
1011         setOperationAction(ISD::INSERT_SUBVECTOR,  VT, Custom);
1012       }
1013     }
1014
1015     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1016     // Don't promote loads because we need them for VPERM vector index versions.
1017
1018     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1019          VT != (unsigned)MVT::LAST_VECTOR_VALUETYPE;
1020          VT++) {
1021       if (!isPowerOf2_32(MVT((MVT::SimpleValueType)VT).getVectorNumElements())
1022           || (MVT((MVT::SimpleValueType)VT).getSizeInBits() < 256))
1023         continue;
1024       setOperationAction(ISD::AND,    (MVT::SimpleValueType)VT, Promote);
1025       AddPromotedToType (ISD::AND,    (MVT::SimpleValueType)VT, MVT::v4i64);
1026       setOperationAction(ISD::OR,     (MVT::SimpleValueType)VT, Promote);
1027       AddPromotedToType (ISD::OR,     (MVT::SimpleValueType)VT, MVT::v4i64);
1028       setOperationAction(ISD::XOR,    (MVT::SimpleValueType)VT, Promote);
1029       AddPromotedToType (ISD::XOR,    (MVT::SimpleValueType)VT, MVT::v4i64);
1030       //setOperationAction(ISD::LOAD,   (MVT::SimpleValueType)VT, Promote);
1031       //AddPromotedToType (ISD::LOAD,   (MVT::SimpleValueType)VT, MVT::v4i64);
1032       setOperationAction(ISD::SELECT, (MVT::SimpleValueType)VT, Promote);
1033       AddPromotedToType (ISD::SELECT, (MVT::SimpleValueType)VT, MVT::v4i64);
1034     }
1035   }
1036
1037   // We want to custom lower some of our intrinsics.
1038   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1039
1040
1041   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1042   // handle type legalization for these operations here.
1043   //
1044   // FIXME: We really should do custom legalization for addition and
1045   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1046   // than generic legalization for 64-bit multiplication-with-overflow, though.
1047   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1048     // Add/Sub/Mul with overflow operations are custom lowered.
1049     MVT VT = IntVTs[i];
1050     setOperationAction(ISD::SADDO, VT, Custom);
1051     setOperationAction(ISD::UADDO, VT, Custom);
1052     setOperationAction(ISD::SSUBO, VT, Custom);
1053     setOperationAction(ISD::USUBO, VT, Custom);
1054     setOperationAction(ISD::SMULO, VT, Custom);
1055     setOperationAction(ISD::UMULO, VT, Custom);
1056   }
1057
1058   // There are no 8-bit 3-address imul/mul instructions
1059   setOperationAction(ISD::SMULO, MVT::i8, Expand);
1060   setOperationAction(ISD::UMULO, MVT::i8, Expand);
1061
1062   if (!Subtarget->is64Bit()) {
1063     // These libcalls are not available in 32-bit.
1064     setLibcallName(RTLIB::SHL_I128, 0);
1065     setLibcallName(RTLIB::SRL_I128, 0);
1066     setLibcallName(RTLIB::SRA_I128, 0);
1067   }
1068
1069   // We have target-specific dag combine patterns for the following nodes:
1070   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1071   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1072   setTargetDAGCombine(ISD::BUILD_VECTOR);
1073   setTargetDAGCombine(ISD::SELECT);
1074   setTargetDAGCombine(ISD::SHL);
1075   setTargetDAGCombine(ISD::SRA);
1076   setTargetDAGCombine(ISD::SRL);
1077   setTargetDAGCombine(ISD::OR);
1078   setTargetDAGCombine(ISD::AND);
1079   setTargetDAGCombine(ISD::ADD);
1080   setTargetDAGCombine(ISD::SUB);
1081   setTargetDAGCombine(ISD::STORE);
1082   setTargetDAGCombine(ISD::ZERO_EXTEND);
1083   if (Subtarget->is64Bit())
1084     setTargetDAGCombine(ISD::MUL);
1085
1086   computeRegisterProperties();
1087
1088   // On Darwin, -Os means optimize for size without hurting performance,
1089   // do not reduce the limit.
1090   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1091   maxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1092   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1093   maxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1094   maxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1095   maxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1096   setPrefLoopAlignment(16);
1097   benefitFromCodePlacementOpt = true;
1098 }
1099
1100
1101 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1102   return MVT::i8;
1103 }
1104
1105
1106 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1107 /// the desired ByVal argument alignment.
1108 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1109   if (MaxAlign == 16)
1110     return;
1111   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1112     if (VTy->getBitWidth() == 128)
1113       MaxAlign = 16;
1114   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1115     unsigned EltAlign = 0;
1116     getMaxByValAlign(ATy->getElementType(), EltAlign);
1117     if (EltAlign > MaxAlign)
1118       MaxAlign = EltAlign;
1119   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1120     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1121       unsigned EltAlign = 0;
1122       getMaxByValAlign(STy->getElementType(i), EltAlign);
1123       if (EltAlign > MaxAlign)
1124         MaxAlign = EltAlign;
1125       if (MaxAlign == 16)
1126         break;
1127     }
1128   }
1129   return;
1130 }
1131
1132 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1133 /// function arguments in the caller parameter area. For X86, aggregates
1134 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1135 /// are at 4-byte boundaries.
1136 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1137   if (Subtarget->is64Bit()) {
1138     // Max of 8 and alignment of type.
1139     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1140     if (TyAlign > 8)
1141       return TyAlign;
1142     return 8;
1143   }
1144
1145   unsigned Align = 4;
1146   if (Subtarget->hasXMM())
1147     getMaxByValAlign(Ty, Align);
1148   return Align;
1149 }
1150
1151 /// getOptimalMemOpType - Returns the target specific optimal type for load
1152 /// and store operations as a result of memset, memcpy, and memmove
1153 /// lowering. If DstAlign is zero that means it's safe to destination
1154 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1155 /// means there isn't a need to check it against alignment requirement,
1156 /// probably because the source does not need to be loaded. If
1157 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1158 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1159 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1160 /// constant so it does not need to be loaded.
1161 /// It returns EVT::Other if the type should be determined using generic
1162 /// target-independent logic.
1163 EVT
1164 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1165                                        unsigned DstAlign, unsigned SrcAlign,
1166                                        bool NonScalarIntSafe,
1167                                        bool MemcpyStrSrc,
1168                                        MachineFunction &MF) const {
1169   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1170   // linux.  This is because the stack realignment code can't handle certain
1171   // cases like PR2962.  This should be removed when PR2962 is fixed.
1172   const Function *F = MF.getFunction();
1173   if (NonScalarIntSafe &&
1174       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1175     if (Size >= 16 &&
1176         (Subtarget->isUnalignedMemAccessFast() ||
1177          ((DstAlign == 0 || DstAlign >= 16) &&
1178           (SrcAlign == 0 || SrcAlign >= 16))) &&
1179         Subtarget->getStackAlignment() >= 16) {
1180       if (Subtarget->hasSSE2())
1181         return MVT::v4i32;
1182       if (Subtarget->hasSSE1())
1183         return MVT::v4f32;
1184     } else if (!MemcpyStrSrc && Size >= 8 &&
1185                !Subtarget->is64Bit() &&
1186                Subtarget->getStackAlignment() >= 8 &&
1187                Subtarget->hasXMMInt()) {
1188       // Do not use f64 to lower memcpy if source is string constant. It's
1189       // better to use i32 to avoid the loads.
1190       return MVT::f64;
1191     }
1192   }
1193   if (Subtarget->is64Bit() && Size >= 8)
1194     return MVT::i64;
1195   return MVT::i32;
1196 }
1197
1198 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1199 /// current function.  The returned value is a member of the
1200 /// MachineJumpTableInfo::JTEntryKind enum.
1201 unsigned X86TargetLowering::getJumpTableEncoding() const {
1202   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1203   // symbol.
1204   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1205       Subtarget->isPICStyleGOT())
1206     return MachineJumpTableInfo::EK_Custom32;
1207
1208   // Otherwise, use the normal jump table encoding heuristics.
1209   return TargetLowering::getJumpTableEncoding();
1210 }
1211
1212 const MCExpr *
1213 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1214                                              const MachineBasicBlock *MBB,
1215                                              unsigned uid,MCContext &Ctx) const{
1216   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1217          Subtarget->isPICStyleGOT());
1218   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1219   // entries.
1220   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1221                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1222 }
1223
1224 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1225 /// jumptable.
1226 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1227                                                     SelectionDAG &DAG) const {
1228   if (!Subtarget->is64Bit())
1229     // This doesn't have DebugLoc associated with it, but is not really the
1230     // same as a Register.
1231     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1232   return Table;
1233 }
1234
1235 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1236 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1237 /// MCExpr.
1238 const MCExpr *X86TargetLowering::
1239 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1240                              MCContext &Ctx) const {
1241   // X86-64 uses RIP relative addressing based on the jump table label.
1242   if (Subtarget->isPICStyleRIPRel())
1243     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1244
1245   // Otherwise, the reference is relative to the PIC base.
1246   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1247 }
1248
1249 /// getFunctionAlignment - Return the Log2 alignment of this function.
1250 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1251   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1252 }
1253
1254 // FIXME: Why this routine is here? Move to RegInfo!
1255 std::pair<const TargetRegisterClass*, uint8_t>
1256 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1257   const TargetRegisterClass *RRC = 0;
1258   uint8_t Cost = 1;
1259   switch (VT.getSimpleVT().SimpleTy) {
1260   default:
1261     return TargetLowering::findRepresentativeClass(VT);
1262   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1263     RRC = (Subtarget->is64Bit()
1264            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1265     break;
1266   case MVT::x86mmx:
1267     RRC = X86::VR64RegisterClass;
1268     break;
1269   case MVT::f32: case MVT::f64:
1270   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1271   case MVT::v4f32: case MVT::v2f64:
1272   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1273   case MVT::v4f64:
1274     RRC = X86::VR128RegisterClass;
1275     break;
1276   }
1277   return std::make_pair(RRC, Cost);
1278 }
1279
1280 // FIXME: Why this routine is here? Move to RegInfo!
1281 unsigned
1282 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1283                                        MachineFunction &MF) const {
1284   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
1285
1286   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
1287   switch (RC->getID()) {
1288   default:
1289     return 0;
1290   case X86::GR32RegClassID:
1291     return 4 - FPDiff;
1292   case X86::GR64RegClassID:
1293     return 8 - FPDiff;
1294   case X86::VR128RegClassID:
1295     return Subtarget->is64Bit() ? 10 : 4;
1296   case X86::VR64RegClassID:
1297     return 4;
1298   }
1299 }
1300
1301 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1302                                                unsigned &Offset) const {
1303   if (!Subtarget->isTargetLinux())
1304     return false;
1305
1306   if (Subtarget->is64Bit()) {
1307     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1308     Offset = 0x28;
1309     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1310       AddressSpace = 256;
1311     else
1312       AddressSpace = 257;
1313   } else {
1314     // %gs:0x14 on i386
1315     Offset = 0x14;
1316     AddressSpace = 256;
1317   }
1318   return true;
1319 }
1320
1321
1322 //===----------------------------------------------------------------------===//
1323 //               Return Value Calling Convention Implementation
1324 //===----------------------------------------------------------------------===//
1325
1326 #include "X86GenCallingConv.inc"
1327
1328 bool
1329 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1330                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1331                         LLVMContext &Context) const {
1332   SmallVector<CCValAssign, 16> RVLocs;
1333   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1334                  RVLocs, Context);
1335   return CCInfo.CheckReturn(Outs, RetCC_X86);
1336 }
1337
1338 SDValue
1339 X86TargetLowering::LowerReturn(SDValue Chain,
1340                                CallingConv::ID CallConv, bool isVarArg,
1341                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1342                                const SmallVectorImpl<SDValue> &OutVals,
1343                                DebugLoc dl, SelectionDAG &DAG) const {
1344   MachineFunction &MF = DAG.getMachineFunction();
1345   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1346
1347   SmallVector<CCValAssign, 16> RVLocs;
1348   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1349                  RVLocs, *DAG.getContext());
1350   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1351
1352   // Add the regs to the liveout set for the function.
1353   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1354   for (unsigned i = 0; i != RVLocs.size(); ++i)
1355     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1356       MRI.addLiveOut(RVLocs[i].getLocReg());
1357
1358   SDValue Flag;
1359
1360   SmallVector<SDValue, 6> RetOps;
1361   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1362   // Operand #1 = Bytes To Pop
1363   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1364                    MVT::i16));
1365
1366   // Copy the result values into the output registers.
1367   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1368     CCValAssign &VA = RVLocs[i];
1369     assert(VA.isRegLoc() && "Can only return in registers!");
1370     SDValue ValToCopy = OutVals[i];
1371     EVT ValVT = ValToCopy.getValueType();
1372
1373     // If this is x86-64, and we disabled SSE, we can't return FP values,
1374     // or SSE or MMX vectors.
1375     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1376          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1377           (Subtarget->is64Bit() && !Subtarget->hasXMM())) {
1378       report_fatal_error("SSE register return with SSE disabled");
1379     }
1380     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1381     // llvm-gcc has never done it right and no one has noticed, so this
1382     // should be OK for now.
1383     if (ValVT == MVT::f64 &&
1384         (Subtarget->is64Bit() && !Subtarget->hasXMMInt()))
1385       report_fatal_error("SSE2 register return with SSE2 disabled");
1386
1387     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1388     // the RET instruction and handled by the FP Stackifier.
1389     if (VA.getLocReg() == X86::ST0 ||
1390         VA.getLocReg() == X86::ST1) {
1391       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1392       // change the value to the FP stack register class.
1393       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1394         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1395       RetOps.push_back(ValToCopy);
1396       // Don't emit a copytoreg.
1397       continue;
1398     }
1399
1400     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1401     // which is returned in RAX / RDX.
1402     if (Subtarget->is64Bit()) {
1403       if (ValVT == MVT::x86mmx) {
1404         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1405           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1406           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1407                                   ValToCopy);
1408           // If we don't have SSE2 available, convert to v4f32 so the generated
1409           // register is legal.
1410           if (!Subtarget->hasSSE2())
1411             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1412         }
1413       }
1414     }
1415
1416     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1417     Flag = Chain.getValue(1);
1418   }
1419
1420   // The x86-64 ABI for returning structs by value requires that we copy
1421   // the sret argument into %rax for the return. We saved the argument into
1422   // a virtual register in the entry block, so now we copy the value out
1423   // and into %rax.
1424   if (Subtarget->is64Bit() &&
1425       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1426     MachineFunction &MF = DAG.getMachineFunction();
1427     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1428     unsigned Reg = FuncInfo->getSRetReturnReg();
1429     assert(Reg &&
1430            "SRetReturnReg should have been set in LowerFormalArguments().");
1431     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1432
1433     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1434     Flag = Chain.getValue(1);
1435
1436     // RAX now acts like a return value.
1437     MRI.addLiveOut(X86::RAX);
1438   }
1439
1440   RetOps[0] = Chain;  // Update chain.
1441
1442   // Add the flag if we have it.
1443   if (Flag.getNode())
1444     RetOps.push_back(Flag);
1445
1446   return DAG.getNode(X86ISD::RET_FLAG, dl,
1447                      MVT::Other, &RetOps[0], RetOps.size());
1448 }
1449
1450 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N) const {
1451   if (N->getNumValues() != 1)
1452     return false;
1453   if (!N->hasNUsesOfValue(1, 0))
1454     return false;
1455
1456   SDNode *Copy = *N->use_begin();
1457   if (Copy->getOpcode() != ISD::CopyToReg &&
1458       Copy->getOpcode() != ISD::FP_EXTEND)
1459     return false;
1460
1461   bool HasRet = false;
1462   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1463        UI != UE; ++UI) {
1464     if (UI->getOpcode() != X86ISD::RET_FLAG)
1465       return false;
1466     HasRet = true;
1467   }
1468
1469   return HasRet;
1470 }
1471
1472 /// LowerCallResult - Lower the result values of a call into the
1473 /// appropriate copies out of appropriate physical registers.
1474 ///
1475 SDValue
1476 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1477                                    CallingConv::ID CallConv, bool isVarArg,
1478                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1479                                    DebugLoc dl, SelectionDAG &DAG,
1480                                    SmallVectorImpl<SDValue> &InVals) const {
1481
1482   // Assign locations to each value returned by this call.
1483   SmallVector<CCValAssign, 16> RVLocs;
1484   bool Is64Bit = Subtarget->is64Bit();
1485   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1486                  RVLocs, *DAG.getContext());
1487   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1488
1489   // Copy all of the result registers out of their specified physreg.
1490   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1491     CCValAssign &VA = RVLocs[i];
1492     EVT CopyVT = VA.getValVT();
1493
1494     // If this is x86-64, and we disabled SSE, we can't return FP values
1495     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1496         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasXMM())) {
1497       report_fatal_error("SSE register return with SSE disabled");
1498     }
1499
1500     SDValue Val;
1501
1502     // If this is a call to a function that returns an fp value on the floating
1503     // point stack, we must guarantee the the value is popped from the stack, so
1504     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1505     // if the return value is not used. We use the FpGET_ST0 instructions
1506     // instead.
1507     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1508       // If we prefer to use the value in xmm registers, copy it out as f80 and
1509       // use a truncate to move it from fp stack reg to xmm reg.
1510       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1511       bool isST0 = VA.getLocReg() == X86::ST0;
1512       unsigned Opc = 0;
1513       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1514       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1515       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1516       SDValue Ops[] = { Chain, InFlag };
1517       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Glue,
1518                                          Ops, 2), 1);
1519       Val = Chain.getValue(0);
1520
1521       // Round the f80 to the right size, which also moves it to the appropriate
1522       // xmm register.
1523       if (CopyVT != VA.getValVT())
1524         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1525                           // This truncation won't change the value.
1526                           DAG.getIntPtrConstant(1));
1527     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1528       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1529       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1530         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1531                                    MVT::v2i64, InFlag).getValue(1);
1532         Val = Chain.getValue(0);
1533         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1534                           Val, DAG.getConstant(0, MVT::i64));
1535       } else {
1536         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1537                                    MVT::i64, InFlag).getValue(1);
1538         Val = Chain.getValue(0);
1539       }
1540       Val = DAG.getNode(ISD::BITCAST, dl, CopyVT, Val);
1541     } else {
1542       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1543                                  CopyVT, InFlag).getValue(1);
1544       Val = Chain.getValue(0);
1545     }
1546     InFlag = Chain.getValue(2);
1547     InVals.push_back(Val);
1548   }
1549
1550   return Chain;
1551 }
1552
1553
1554 //===----------------------------------------------------------------------===//
1555 //                C & StdCall & Fast Calling Convention implementation
1556 //===----------------------------------------------------------------------===//
1557 //  StdCall calling convention seems to be standard for many Windows' API
1558 //  routines and around. It differs from C calling convention just a little:
1559 //  callee should clean up the stack, not caller. Symbols should be also
1560 //  decorated in some fancy way :) It doesn't support any vector arguments.
1561 //  For info on fast calling convention see Fast Calling Convention (tail call)
1562 //  implementation LowerX86_32FastCCCallTo.
1563
1564 /// CallIsStructReturn - Determines whether a call uses struct return
1565 /// semantics.
1566 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1567   if (Outs.empty())
1568     return false;
1569
1570   return Outs[0].Flags.isSRet();
1571 }
1572
1573 /// ArgsAreStructReturn - Determines whether a function uses struct
1574 /// return semantics.
1575 static bool
1576 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1577   if (Ins.empty())
1578     return false;
1579
1580   return Ins[0].Flags.isSRet();
1581 }
1582
1583 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1584 /// by "Src" to address "Dst" with size and alignment information specified by
1585 /// the specific parameter attribute. The copy will be passed as a byval
1586 /// function parameter.
1587 static SDValue
1588 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1589                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1590                           DebugLoc dl) {
1591   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1592
1593   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1594                        /*isVolatile*/false, /*AlwaysInline=*/true,
1595                        MachinePointerInfo(), MachinePointerInfo());
1596 }
1597
1598 /// IsTailCallConvention - Return true if the calling convention is one that
1599 /// supports tail call optimization.
1600 static bool IsTailCallConvention(CallingConv::ID CC) {
1601   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1602 }
1603
1604 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1605 /// a tailcall target by changing its ABI.
1606 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1607   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1608 }
1609
1610 SDValue
1611 X86TargetLowering::LowerMemArgument(SDValue Chain,
1612                                     CallingConv::ID CallConv,
1613                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1614                                     DebugLoc dl, SelectionDAG &DAG,
1615                                     const CCValAssign &VA,
1616                                     MachineFrameInfo *MFI,
1617                                     unsigned i) const {
1618   // Create the nodes corresponding to a load from this parameter slot.
1619   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1620   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1621   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1622   EVT ValVT;
1623
1624   // If value is passed by pointer we have address passed instead of the value
1625   // itself.
1626   if (VA.getLocInfo() == CCValAssign::Indirect)
1627     ValVT = VA.getLocVT();
1628   else
1629     ValVT = VA.getValVT();
1630
1631   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1632   // changed with more analysis.
1633   // In case of tail call optimization mark all arguments mutable. Since they
1634   // could be overwritten by lowering of arguments in case of a tail call.
1635   if (Flags.isByVal()) {
1636     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1637                                     VA.getLocMemOffset(), isImmutable);
1638     return DAG.getFrameIndex(FI, getPointerTy());
1639   } else {
1640     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1641                                     VA.getLocMemOffset(), isImmutable);
1642     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1643     return DAG.getLoad(ValVT, dl, Chain, FIN,
1644                        MachinePointerInfo::getFixedStack(FI),
1645                        false, false, 0);
1646   }
1647 }
1648
1649 SDValue
1650 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1651                                         CallingConv::ID CallConv,
1652                                         bool isVarArg,
1653                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1654                                         DebugLoc dl,
1655                                         SelectionDAG &DAG,
1656                                         SmallVectorImpl<SDValue> &InVals)
1657                                           const {
1658   MachineFunction &MF = DAG.getMachineFunction();
1659   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1660
1661   const Function* Fn = MF.getFunction();
1662   if (Fn->hasExternalLinkage() &&
1663       Subtarget->isTargetCygMing() &&
1664       Fn->getName() == "main")
1665     FuncInfo->setForceFramePointer(true);
1666
1667   MachineFrameInfo *MFI = MF.getFrameInfo();
1668   bool Is64Bit = Subtarget->is64Bit();
1669   bool IsWin64 = Subtarget->isTargetWin64();
1670
1671   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1672          "Var args not supported with calling convention fastcc or ghc");
1673
1674   // Assign locations to all of the incoming arguments.
1675   SmallVector<CCValAssign, 16> ArgLocs;
1676   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1677                  ArgLocs, *DAG.getContext());
1678
1679   // Allocate shadow area for Win64
1680   if (IsWin64) {
1681     CCInfo.AllocateStack(32, 8);
1682   }
1683
1684   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
1685
1686   unsigned LastVal = ~0U;
1687   SDValue ArgValue;
1688   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1689     CCValAssign &VA = ArgLocs[i];
1690     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1691     // places.
1692     assert(VA.getValNo() != LastVal &&
1693            "Don't support value assigned to multiple locs yet");
1694     LastVal = VA.getValNo();
1695
1696     if (VA.isRegLoc()) {
1697       EVT RegVT = VA.getLocVT();
1698       TargetRegisterClass *RC = NULL;
1699       if (RegVT == MVT::i32)
1700         RC = X86::GR32RegisterClass;
1701       else if (Is64Bit && RegVT == MVT::i64)
1702         RC = X86::GR64RegisterClass;
1703       else if (RegVT == MVT::f32)
1704         RC = X86::FR32RegisterClass;
1705       else if (RegVT == MVT::f64)
1706         RC = X86::FR64RegisterClass;
1707       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1708         RC = X86::VR256RegisterClass;
1709       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1710         RC = X86::VR128RegisterClass;
1711       else if (RegVT == MVT::x86mmx)
1712         RC = X86::VR64RegisterClass;
1713       else
1714         llvm_unreachable("Unknown argument type!");
1715
1716       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC, dl);
1717       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1718
1719       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1720       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1721       // right size.
1722       if (VA.getLocInfo() == CCValAssign::SExt)
1723         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1724                                DAG.getValueType(VA.getValVT()));
1725       else if (VA.getLocInfo() == CCValAssign::ZExt)
1726         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1727                                DAG.getValueType(VA.getValVT()));
1728       else if (VA.getLocInfo() == CCValAssign::BCvt)
1729         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
1730
1731       if (VA.isExtInLoc()) {
1732         // Handle MMX values passed in XMM regs.
1733         if (RegVT.isVector()) {
1734           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1735                                  ArgValue);
1736         } else
1737           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1738       }
1739     } else {
1740       assert(VA.isMemLoc());
1741       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1742     }
1743
1744     // If value is passed via pointer - do a load.
1745     if (VA.getLocInfo() == CCValAssign::Indirect)
1746       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1747                              MachinePointerInfo(), false, false, 0);
1748
1749     InVals.push_back(ArgValue);
1750   }
1751
1752   // The x86-64 ABI for returning structs by value requires that we copy
1753   // the sret argument into %rax for the return. Save the argument into
1754   // a virtual register so that we can access it from the return points.
1755   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1756     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1757     unsigned Reg = FuncInfo->getSRetReturnReg();
1758     if (!Reg) {
1759       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1760       FuncInfo->setSRetReturnReg(Reg);
1761     }
1762     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1763     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1764   }
1765
1766   unsigned StackSize = CCInfo.getNextStackOffset();
1767   // Align stack specially for tail calls.
1768   if (FuncIsMadeTailCallSafe(CallConv))
1769     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1770
1771   // If the function takes variable number of arguments, make a frame index for
1772   // the start of the first vararg value... for expansion of llvm.va_start.
1773   if (isVarArg) {
1774     if (!IsWin64 && (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1775                     CallConv != CallingConv::X86_ThisCall))) {
1776       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1777     }
1778     if (Is64Bit) {
1779       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1780
1781       // FIXME: We should really autogenerate these arrays
1782       static const unsigned GPR64ArgRegsWin64[] = {
1783         X86::RCX, X86::RDX, X86::R8,  X86::R9
1784       };
1785       static const unsigned GPR64ArgRegs64Bit[] = {
1786         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1787       };
1788       static const unsigned XMMArgRegs64Bit[] = {
1789         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1790         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1791       };
1792       const unsigned *GPR64ArgRegs;
1793       unsigned NumXMMRegs = 0;
1794
1795       if (IsWin64) {
1796         // The XMM registers which might contain var arg parameters are shadowed
1797         // in their paired GPR.  So we only need to save the GPR to their home
1798         // slots.
1799         TotalNumIntRegs = 4;
1800         GPR64ArgRegs = GPR64ArgRegsWin64;
1801       } else {
1802         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1803         GPR64ArgRegs = GPR64ArgRegs64Bit;
1804
1805         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1806       }
1807       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1808                                                        TotalNumIntRegs);
1809
1810       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1811       assert(!(NumXMMRegs && !Subtarget->hasXMM()) &&
1812              "SSE register cannot be used when SSE is disabled!");
1813       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1814              "SSE register cannot be used when SSE is disabled!");
1815       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasXMM())
1816         // Kernel mode asks for SSE to be disabled, so don't push them
1817         // on the stack.
1818         TotalNumXMMRegs = 0;
1819
1820       if (IsWin64) {
1821         const TargetFrameLowering &TFI = *getTargetMachine().getFrameLowering();
1822         // Get to the caller-allocated home save location.  Add 8 to account
1823         // for the return address.
1824         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1825         FuncInfo->setRegSaveFrameIndex(
1826           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1827         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1828       } else {
1829         // For X86-64, if there are vararg parameters that are passed via
1830         // registers, then we must store them to their spots on the stack so they
1831         // may be loaded by deferencing the result of va_next.
1832         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1833         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1834         FuncInfo->setRegSaveFrameIndex(
1835           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1836                                false));
1837       }
1838
1839       // Store the integer parameter registers.
1840       SmallVector<SDValue, 8> MemOps;
1841       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1842                                         getPointerTy());
1843       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1844       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1845         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1846                                   DAG.getIntPtrConstant(Offset));
1847         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1848                                      X86::GR64RegisterClass, dl);
1849         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1850         SDValue Store =
1851           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1852                        MachinePointerInfo::getFixedStack(
1853                          FuncInfo->getRegSaveFrameIndex(), Offset),
1854                        false, false, 0);
1855         MemOps.push_back(Store);
1856         Offset += 8;
1857       }
1858
1859       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1860         // Now store the XMM (fp + vector) parameter registers.
1861         SmallVector<SDValue, 11> SaveXMMOps;
1862         SaveXMMOps.push_back(Chain);
1863
1864         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass, dl);
1865         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1866         SaveXMMOps.push_back(ALVal);
1867
1868         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1869                                FuncInfo->getRegSaveFrameIndex()));
1870         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1871                                FuncInfo->getVarArgsFPOffset()));
1872
1873         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1874           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1875                                        X86::VR128RegisterClass, dl);
1876           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1877           SaveXMMOps.push_back(Val);
1878         }
1879         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1880                                      MVT::Other,
1881                                      &SaveXMMOps[0], SaveXMMOps.size()));
1882       }
1883
1884       if (!MemOps.empty())
1885         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1886                             &MemOps[0], MemOps.size());
1887     }
1888   }
1889
1890   // Some CCs need callee pop.
1891   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1892     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1893   } else {
1894     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1895     // If this is an sret function, the return should pop the hidden pointer.
1896     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1897       FuncInfo->setBytesToPopOnReturn(4);
1898   }
1899
1900   if (!Is64Bit) {
1901     // RegSaveFrameIndex is X86-64 only.
1902     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1903     if (CallConv == CallingConv::X86_FastCall ||
1904         CallConv == CallingConv::X86_ThisCall)
1905       // fastcc functions can't have varargs.
1906       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1907   }
1908
1909   return Chain;
1910 }
1911
1912 SDValue
1913 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1914                                     SDValue StackPtr, SDValue Arg,
1915                                     DebugLoc dl, SelectionDAG &DAG,
1916                                     const CCValAssign &VA,
1917                                     ISD::ArgFlagsTy Flags) const {
1918   unsigned LocMemOffset = VA.getLocMemOffset();
1919   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1920   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1921   if (Flags.isByVal())
1922     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1923
1924   return DAG.getStore(Chain, dl, Arg, PtrOff,
1925                       MachinePointerInfo::getStack(LocMemOffset),
1926                       false, false, 0);
1927 }
1928
1929 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1930 /// optimization is performed and it is required.
1931 SDValue
1932 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1933                                            SDValue &OutRetAddr, SDValue Chain,
1934                                            bool IsTailCall, bool Is64Bit,
1935                                            int FPDiff, DebugLoc dl) const {
1936   // Adjust the Return address stack slot.
1937   EVT VT = getPointerTy();
1938   OutRetAddr = getReturnAddressFrameIndex(DAG);
1939
1940   // Load the "old" Return address.
1941   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1942                            false, false, 0);
1943   return SDValue(OutRetAddr.getNode(), 1);
1944 }
1945
1946 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1947 /// optimization is performed and it is required (FPDiff!=0).
1948 static SDValue
1949 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1950                          SDValue Chain, SDValue RetAddrFrIdx,
1951                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1952   // Store the return address to the appropriate stack slot.
1953   if (!FPDiff) return Chain;
1954   // Calculate the new stack slot for the return address.
1955   int SlotSize = Is64Bit ? 8 : 4;
1956   int NewReturnAddrFI =
1957     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1958   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1959   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1960   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1961                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1962                        false, false, 0);
1963   return Chain;
1964 }
1965
1966 SDValue
1967 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1968                              CallingConv::ID CallConv, bool isVarArg,
1969                              bool &isTailCall,
1970                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1971                              const SmallVectorImpl<SDValue> &OutVals,
1972                              const SmallVectorImpl<ISD::InputArg> &Ins,
1973                              DebugLoc dl, SelectionDAG &DAG,
1974                              SmallVectorImpl<SDValue> &InVals) const {
1975   MachineFunction &MF = DAG.getMachineFunction();
1976   bool Is64Bit        = Subtarget->is64Bit();
1977   bool IsWin64        = Subtarget->isTargetWin64();
1978   bool IsStructRet    = CallIsStructReturn(Outs);
1979   bool IsSibcall      = false;
1980
1981   if (isTailCall) {
1982     // Check if it's really possible to do a tail call.
1983     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1984                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1985                                                    Outs, OutVals, Ins, DAG);
1986
1987     // Sibcalls are automatically detected tailcalls which do not require
1988     // ABI changes.
1989     if (!GuaranteedTailCallOpt && isTailCall)
1990       IsSibcall = true;
1991
1992     if (isTailCall)
1993       ++NumTailCalls;
1994   }
1995
1996   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1997          "Var args not supported with calling convention fastcc or ghc");
1998
1999   // Analyze operands of the call, assigning locations to each operand.
2000   SmallVector<CCValAssign, 16> ArgLocs;
2001   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
2002                  ArgLocs, *DAG.getContext());
2003
2004   // Allocate shadow area for Win64
2005   if (IsWin64) {
2006     CCInfo.AllocateStack(32, 8);
2007   }
2008
2009   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2010
2011   // Get a count of how many bytes are to be pushed on the stack.
2012   unsigned NumBytes = CCInfo.getNextStackOffset();
2013   if (IsSibcall)
2014     // This is a sibcall. The memory operands are available in caller's
2015     // own caller's stack.
2016     NumBytes = 0;
2017   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
2018     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2019
2020   int FPDiff = 0;
2021   if (isTailCall && !IsSibcall) {
2022     // Lower arguments at fp - stackoffset + fpdiff.
2023     unsigned NumBytesCallerPushed =
2024       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
2025     FPDiff = NumBytesCallerPushed - NumBytes;
2026
2027     // Set the delta of movement of the returnaddr stackslot.
2028     // But only set if delta is greater than previous delta.
2029     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
2030       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
2031   }
2032
2033   if (!IsSibcall)
2034     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2035
2036   SDValue RetAddrFrIdx;
2037   // Load return adress for tail calls.
2038   if (isTailCall && FPDiff)
2039     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2040                                     Is64Bit, FPDiff, dl);
2041
2042   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2043   SmallVector<SDValue, 8> MemOpChains;
2044   SDValue StackPtr;
2045
2046   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2047   // of tail call optimization arguments are handle later.
2048   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2049     CCValAssign &VA = ArgLocs[i];
2050     EVT RegVT = VA.getLocVT();
2051     SDValue Arg = OutVals[i];
2052     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2053     bool isByVal = Flags.isByVal();
2054
2055     // Promote the value if needed.
2056     switch (VA.getLocInfo()) {
2057     default: llvm_unreachable("Unknown loc info!");
2058     case CCValAssign::Full: break;
2059     case CCValAssign::SExt:
2060       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2061       break;
2062     case CCValAssign::ZExt:
2063       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2064       break;
2065     case CCValAssign::AExt:
2066       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
2067         // Special case: passing MMX values in XMM registers.
2068         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2069         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2070         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2071       } else
2072         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2073       break;
2074     case CCValAssign::BCvt:
2075       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2076       break;
2077     case CCValAssign::Indirect: {
2078       // Store the argument.
2079       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2080       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2081       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2082                            MachinePointerInfo::getFixedStack(FI),
2083                            false, false, 0);
2084       Arg = SpillSlot;
2085       break;
2086     }
2087     }
2088
2089     if (VA.isRegLoc()) {
2090       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2091       if (isVarArg && IsWin64) {
2092         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2093         // shadow reg if callee is a varargs function.
2094         unsigned ShadowReg = 0;
2095         switch (VA.getLocReg()) {
2096         case X86::XMM0: ShadowReg = X86::RCX; break;
2097         case X86::XMM1: ShadowReg = X86::RDX; break;
2098         case X86::XMM2: ShadowReg = X86::R8; break;
2099         case X86::XMM3: ShadowReg = X86::R9; break;
2100         }
2101         if (ShadowReg)
2102           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2103       }
2104     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2105       assert(VA.isMemLoc());
2106       if (StackPtr.getNode() == 0)
2107         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2108       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2109                                              dl, DAG, VA, Flags));
2110     }
2111   }
2112
2113   if (!MemOpChains.empty())
2114     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2115                         &MemOpChains[0], MemOpChains.size());
2116
2117   // Build a sequence of copy-to-reg nodes chained together with token chain
2118   // and flag operands which copy the outgoing args into registers.
2119   SDValue InFlag;
2120   // Tail call byval lowering might overwrite argument registers so in case of
2121   // tail call optimization the copies to registers are lowered later.
2122   if (!isTailCall)
2123     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2124       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2125                                RegsToPass[i].second, InFlag);
2126       InFlag = Chain.getValue(1);
2127     }
2128
2129   if (Subtarget->isPICStyleGOT()) {
2130     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2131     // GOT pointer.
2132     if (!isTailCall) {
2133       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2134                                DAG.getNode(X86ISD::GlobalBaseReg,
2135                                            DebugLoc(), getPointerTy()),
2136                                InFlag);
2137       InFlag = Chain.getValue(1);
2138     } else {
2139       // If we are tail calling and generating PIC/GOT style code load the
2140       // address of the callee into ECX. The value in ecx is used as target of
2141       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2142       // for tail calls on PIC/GOT architectures. Normally we would just put the
2143       // address of GOT into ebx and then call target@PLT. But for tail calls
2144       // ebx would be restored (since ebx is callee saved) before jumping to the
2145       // target@PLT.
2146
2147       // Note: The actual moving to ECX is done further down.
2148       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2149       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2150           !G->getGlobal()->hasProtectedVisibility())
2151         Callee = LowerGlobalAddress(Callee, DAG);
2152       else if (isa<ExternalSymbolSDNode>(Callee))
2153         Callee = LowerExternalSymbol(Callee, DAG);
2154     }
2155   }
2156
2157   if (Is64Bit && isVarArg && !IsWin64) {
2158     // From AMD64 ABI document:
2159     // For calls that may call functions that use varargs or stdargs
2160     // (prototype-less calls or calls to functions containing ellipsis (...) in
2161     // the declaration) %al is used as hidden argument to specify the number
2162     // of SSE registers used. The contents of %al do not need to match exactly
2163     // the number of registers, but must be an ubound on the number of SSE
2164     // registers used and is in the range 0 - 8 inclusive.
2165
2166     // Count the number of XMM registers allocated.
2167     static const unsigned XMMArgRegs[] = {
2168       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2169       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2170     };
2171     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2172     assert((Subtarget->hasXMM() || !NumXMMRegs)
2173            && "SSE registers cannot be used when SSE is disabled");
2174
2175     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2176                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2177     InFlag = Chain.getValue(1);
2178   }
2179
2180
2181   // For tail calls lower the arguments to the 'real' stack slot.
2182   if (isTailCall) {
2183     // Force all the incoming stack arguments to be loaded from the stack
2184     // before any new outgoing arguments are stored to the stack, because the
2185     // outgoing stack slots may alias the incoming argument stack slots, and
2186     // the alias isn't otherwise explicit. This is slightly more conservative
2187     // than necessary, because it means that each store effectively depends
2188     // on every argument instead of just those arguments it would clobber.
2189     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2190
2191     SmallVector<SDValue, 8> MemOpChains2;
2192     SDValue FIN;
2193     int FI = 0;
2194     // Do not flag preceeding copytoreg stuff together with the following stuff.
2195     InFlag = SDValue();
2196     if (GuaranteedTailCallOpt) {
2197       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2198         CCValAssign &VA = ArgLocs[i];
2199         if (VA.isRegLoc())
2200           continue;
2201         assert(VA.isMemLoc());
2202         SDValue Arg = OutVals[i];
2203         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2204         // Create frame index.
2205         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2206         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2207         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2208         FIN = DAG.getFrameIndex(FI, getPointerTy());
2209
2210         if (Flags.isByVal()) {
2211           // Copy relative to framepointer.
2212           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2213           if (StackPtr.getNode() == 0)
2214             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2215                                           getPointerTy());
2216           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2217
2218           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2219                                                            ArgChain,
2220                                                            Flags, DAG, dl));
2221         } else {
2222           // Store relative to framepointer.
2223           MemOpChains2.push_back(
2224             DAG.getStore(ArgChain, dl, Arg, FIN,
2225                          MachinePointerInfo::getFixedStack(FI),
2226                          false, false, 0));
2227         }
2228       }
2229     }
2230
2231     if (!MemOpChains2.empty())
2232       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2233                           &MemOpChains2[0], MemOpChains2.size());
2234
2235     // Copy arguments to their registers.
2236     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2237       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2238                                RegsToPass[i].second, InFlag);
2239       InFlag = Chain.getValue(1);
2240     }
2241     InFlag =SDValue();
2242
2243     // Store the return address to the appropriate stack slot.
2244     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2245                                      FPDiff, dl);
2246   }
2247
2248   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2249     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2250     // In the 64-bit large code model, we have to make all calls
2251     // through a register, since the call instruction's 32-bit
2252     // pc-relative offset may not be large enough to hold the whole
2253     // address.
2254   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2255     // If the callee is a GlobalAddress node (quite common, every direct call
2256     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2257     // it.
2258
2259     // We should use extra load for direct calls to dllimported functions in
2260     // non-JIT mode.
2261     const GlobalValue *GV = G->getGlobal();
2262     if (!GV->hasDLLImportLinkage()) {
2263       unsigned char OpFlags = 0;
2264
2265       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2266       // external symbols most go through the PLT in PIC mode.  If the symbol
2267       // has hidden or protected visibility, or if it is static or local, then
2268       // we don't need to use the PLT - we can directly call it.
2269       if (Subtarget->isTargetELF() &&
2270           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2271           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2272         OpFlags = X86II::MO_PLT;
2273       } else if (Subtarget->isPICStyleStubAny() &&
2274                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2275                  Subtarget->getDarwinVers() < 9) {
2276         // PC-relative references to external symbols should go through $stub,
2277         // unless we're building with the leopard linker or later, which
2278         // automatically synthesizes these stubs.
2279         OpFlags = X86II::MO_DARWIN_STUB;
2280       }
2281
2282       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2283                                           G->getOffset(), OpFlags);
2284     }
2285   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2286     unsigned char OpFlags = 0;
2287
2288     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
2289     // external symbols should go through the PLT.
2290     if (Subtarget->isTargetELF() &&
2291         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2292       OpFlags = X86II::MO_PLT;
2293     } else if (Subtarget->isPICStyleStubAny() &&
2294                Subtarget->getDarwinVers() < 9) {
2295       // PC-relative references to external symbols should go through $stub,
2296       // unless we're building with the leopard linker or later, which
2297       // automatically synthesizes these stubs.
2298       OpFlags = X86II::MO_DARWIN_STUB;
2299     }
2300
2301     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2302                                          OpFlags);
2303   }
2304
2305   // Returns a chain & a flag for retval copy to use.
2306   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2307   SmallVector<SDValue, 8> Ops;
2308
2309   if (!IsSibcall && isTailCall) {
2310     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2311                            DAG.getIntPtrConstant(0, true), InFlag);
2312     InFlag = Chain.getValue(1);
2313   }
2314
2315   Ops.push_back(Chain);
2316   Ops.push_back(Callee);
2317
2318   if (isTailCall)
2319     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2320
2321   // Add argument registers to the end of the list so that they are known live
2322   // into the call.
2323   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2324     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2325                                   RegsToPass[i].second.getValueType()));
2326
2327   // Add an implicit use GOT pointer in EBX.
2328   if (!isTailCall && Subtarget->isPICStyleGOT())
2329     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2330
2331   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2332   if (Is64Bit && isVarArg && !IsWin64)
2333     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2334
2335   if (InFlag.getNode())
2336     Ops.push_back(InFlag);
2337
2338   if (isTailCall) {
2339     // We used to do:
2340     //// If this is the first return lowered for this function, add the regs
2341     //// to the liveout set for the function.
2342     // This isn't right, although it's probably harmless on x86; liveouts
2343     // should be computed from returns not tail calls.  Consider a void
2344     // function making a tail call to a function returning int.
2345     return DAG.getNode(X86ISD::TC_RETURN, dl,
2346                        NodeTys, &Ops[0], Ops.size());
2347   }
2348
2349   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2350   InFlag = Chain.getValue(1);
2351
2352   // Create the CALLSEQ_END node.
2353   unsigned NumBytesForCalleeToPush;
2354   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2355     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2356   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2357     // If this is a call to a struct-return function, the callee
2358     // pops the hidden struct pointer, so we have to push it back.
2359     // This is common for Darwin/X86, Linux & Mingw32 targets.
2360     NumBytesForCalleeToPush = 4;
2361   else
2362     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2363
2364   // Returns a flag for retval copy to use.
2365   if (!IsSibcall) {
2366     Chain = DAG.getCALLSEQ_END(Chain,
2367                                DAG.getIntPtrConstant(NumBytes, true),
2368                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2369                                                      true),
2370                                InFlag);
2371     InFlag = Chain.getValue(1);
2372   }
2373
2374   // Handle result values, copying them out of physregs into vregs that we
2375   // return.
2376   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2377                          Ins, dl, DAG, InVals);
2378 }
2379
2380
2381 //===----------------------------------------------------------------------===//
2382 //                Fast Calling Convention (tail call) implementation
2383 //===----------------------------------------------------------------------===//
2384
2385 //  Like std call, callee cleans arguments, convention except that ECX is
2386 //  reserved for storing the tail called function address. Only 2 registers are
2387 //  free for argument passing (inreg). Tail call optimization is performed
2388 //  provided:
2389 //                * tailcallopt is enabled
2390 //                * caller/callee are fastcc
2391 //  On X86_64 architecture with GOT-style position independent code only local
2392 //  (within module) calls are supported at the moment.
2393 //  To keep the stack aligned according to platform abi the function
2394 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2395 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2396 //  If a tail called function callee has more arguments than the caller the
2397 //  caller needs to make sure that there is room to move the RETADDR to. This is
2398 //  achieved by reserving an area the size of the argument delta right after the
2399 //  original REtADDR, but before the saved framepointer or the spilled registers
2400 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2401 //  stack layout:
2402 //    arg1
2403 //    arg2
2404 //    RETADDR
2405 //    [ new RETADDR
2406 //      move area ]
2407 //    (possible EBP)
2408 //    ESI
2409 //    EDI
2410 //    local1 ..
2411
2412 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2413 /// for a 16 byte align requirement.
2414 unsigned
2415 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2416                                                SelectionDAG& DAG) const {
2417   MachineFunction &MF = DAG.getMachineFunction();
2418   const TargetMachine &TM = MF.getTarget();
2419   const TargetFrameLowering &TFI = *TM.getFrameLowering();
2420   unsigned StackAlignment = TFI.getStackAlignment();
2421   uint64_t AlignMask = StackAlignment - 1;
2422   int64_t Offset = StackSize;
2423   uint64_t SlotSize = TD->getPointerSize();
2424   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2425     // Number smaller than 12 so just add the difference.
2426     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2427   } else {
2428     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2429     Offset = ((~AlignMask) & Offset) + StackAlignment +
2430       (StackAlignment-SlotSize);
2431   }
2432   return Offset;
2433 }
2434
2435 /// MatchingStackOffset - Return true if the given stack call argument is
2436 /// already available in the same position (relatively) of the caller's
2437 /// incoming argument stack.
2438 static
2439 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2440                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2441                          const X86InstrInfo *TII) {
2442   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2443   int FI = INT_MAX;
2444   if (Arg.getOpcode() == ISD::CopyFromReg) {
2445     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2446     if (!TargetRegisterInfo::isVirtualRegister(VR))
2447       return false;
2448     MachineInstr *Def = MRI->getVRegDef(VR);
2449     if (!Def)
2450       return false;
2451     if (!Flags.isByVal()) {
2452       if (!TII->isLoadFromStackSlot(Def, FI))
2453         return false;
2454     } else {
2455       unsigned Opcode = Def->getOpcode();
2456       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2457           Def->getOperand(1).isFI()) {
2458         FI = Def->getOperand(1).getIndex();
2459         Bytes = Flags.getByValSize();
2460       } else
2461         return false;
2462     }
2463   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2464     if (Flags.isByVal())
2465       // ByVal argument is passed in as a pointer but it's now being
2466       // dereferenced. e.g.
2467       // define @foo(%struct.X* %A) {
2468       //   tail call @bar(%struct.X* byval %A)
2469       // }
2470       return false;
2471     SDValue Ptr = Ld->getBasePtr();
2472     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2473     if (!FINode)
2474       return false;
2475     FI = FINode->getIndex();
2476   } else
2477     return false;
2478
2479   assert(FI != INT_MAX);
2480   if (!MFI->isFixedObjectIndex(FI))
2481     return false;
2482   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2483 }
2484
2485 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2486 /// for tail call optimization. Targets which want to do tail call
2487 /// optimization should implement this function.
2488 bool
2489 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2490                                                      CallingConv::ID CalleeCC,
2491                                                      bool isVarArg,
2492                                                      bool isCalleeStructRet,
2493                                                      bool isCallerStructRet,
2494                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2495                                     const SmallVectorImpl<SDValue> &OutVals,
2496                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2497                                                      SelectionDAG& DAG) const {
2498   if (!IsTailCallConvention(CalleeCC) &&
2499       CalleeCC != CallingConv::C)
2500     return false;
2501
2502   // If -tailcallopt is specified, make fastcc functions tail-callable.
2503   const MachineFunction &MF = DAG.getMachineFunction();
2504   const Function *CallerF = DAG.getMachineFunction().getFunction();
2505   CallingConv::ID CallerCC = CallerF->getCallingConv();
2506   bool CCMatch = CallerCC == CalleeCC;
2507
2508   if (GuaranteedTailCallOpt) {
2509     if (IsTailCallConvention(CalleeCC) && CCMatch)
2510       return true;
2511     return false;
2512   }
2513
2514   // Look for obvious safe cases to perform tail call optimization that do not
2515   // require ABI changes. This is what gcc calls sibcall.
2516
2517   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2518   // emit a special epilogue.
2519   if (RegInfo->needsStackRealignment(MF))
2520     return false;
2521
2522   // Do not sibcall optimize vararg calls unless the call site is not passing
2523   // any arguments.
2524   if (isVarArg && !Outs.empty())
2525     return false;
2526
2527   // Also avoid sibcall optimization if either caller or callee uses struct
2528   // return semantics.
2529   if (isCalleeStructRet || isCallerStructRet)
2530     return false;
2531
2532   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2533   // Therefore if it's not used by the call it is not safe to optimize this into
2534   // a sibcall.
2535   bool Unused = false;
2536   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2537     if (!Ins[i].Used) {
2538       Unused = true;
2539       break;
2540     }
2541   }
2542   if (Unused) {
2543     SmallVector<CCValAssign, 16> RVLocs;
2544     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2545                    RVLocs, *DAG.getContext());
2546     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2547     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2548       CCValAssign &VA = RVLocs[i];
2549       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2550         return false;
2551     }
2552   }
2553
2554   // If the calling conventions do not match, then we'd better make sure the
2555   // results are returned in the same way as what the caller expects.
2556   if (!CCMatch) {
2557     SmallVector<CCValAssign, 16> RVLocs1;
2558     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2559                     RVLocs1, *DAG.getContext());
2560     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2561
2562     SmallVector<CCValAssign, 16> RVLocs2;
2563     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2564                     RVLocs2, *DAG.getContext());
2565     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2566
2567     if (RVLocs1.size() != RVLocs2.size())
2568       return false;
2569     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2570       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2571         return false;
2572       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2573         return false;
2574       if (RVLocs1[i].isRegLoc()) {
2575         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2576           return false;
2577       } else {
2578         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2579           return false;
2580       }
2581     }
2582   }
2583
2584   // If the callee takes no arguments then go on to check the results of the
2585   // call.
2586   if (!Outs.empty()) {
2587     // Check if stack adjustment is needed. For now, do not do this if any
2588     // argument is passed on the stack.
2589     SmallVector<CCValAssign, 16> ArgLocs;
2590     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2591                    ArgLocs, *DAG.getContext());
2592
2593     // Allocate shadow area for Win64
2594     if (Subtarget->isTargetWin64()) {
2595       CCInfo.AllocateStack(32, 8);
2596     }
2597
2598     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2599     if (CCInfo.getNextStackOffset()) {
2600       MachineFunction &MF = DAG.getMachineFunction();
2601       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2602         return false;
2603
2604       // Check if the arguments are already laid out in the right way as
2605       // the caller's fixed stack objects.
2606       MachineFrameInfo *MFI = MF.getFrameInfo();
2607       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2608       const X86InstrInfo *TII =
2609         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2610       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2611         CCValAssign &VA = ArgLocs[i];
2612         SDValue Arg = OutVals[i];
2613         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2614         if (VA.getLocInfo() == CCValAssign::Indirect)
2615           return false;
2616         if (!VA.isRegLoc()) {
2617           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2618                                    MFI, MRI, TII))
2619             return false;
2620         }
2621       }
2622     }
2623
2624     // If the tailcall address may be in a register, then make sure it's
2625     // possible to register allocate for it. In 32-bit, the call address can
2626     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2627     // callee-saved registers are restored. These happen to be the same
2628     // registers used to pass 'inreg' arguments so watch out for those.
2629     if (!Subtarget->is64Bit() &&
2630         !isa<GlobalAddressSDNode>(Callee) &&
2631         !isa<ExternalSymbolSDNode>(Callee)) {
2632       unsigned NumInRegs = 0;
2633       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2634         CCValAssign &VA = ArgLocs[i];
2635         if (!VA.isRegLoc())
2636           continue;
2637         unsigned Reg = VA.getLocReg();
2638         switch (Reg) {
2639         default: break;
2640         case X86::EAX: case X86::EDX: case X86::ECX:
2641           if (++NumInRegs == 3)
2642             return false;
2643           break;
2644         }
2645       }
2646     }
2647   }
2648
2649   // An stdcall caller is expected to clean up its arguments; the callee
2650   // isn't going to do that.
2651   if (!CCMatch && CallerCC==CallingConv::X86_StdCall)
2652     return false;
2653
2654   return true;
2655 }
2656
2657 FastISel *
2658 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2659   return X86::createFastISel(funcInfo);
2660 }
2661
2662
2663 //===----------------------------------------------------------------------===//
2664 //                           Other Lowering Hooks
2665 //===----------------------------------------------------------------------===//
2666
2667 static bool MayFoldLoad(SDValue Op) {
2668   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2669 }
2670
2671 static bool MayFoldIntoStore(SDValue Op) {
2672   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2673 }
2674
2675 static bool isTargetShuffle(unsigned Opcode) {
2676   switch(Opcode) {
2677   default: return false;
2678   case X86ISD::PSHUFD:
2679   case X86ISD::PSHUFHW:
2680   case X86ISD::PSHUFLW:
2681   case X86ISD::SHUFPD:
2682   case X86ISD::PALIGN:
2683   case X86ISD::SHUFPS:
2684   case X86ISD::MOVLHPS:
2685   case X86ISD::MOVLHPD:
2686   case X86ISD::MOVHLPS:
2687   case X86ISD::MOVLPS:
2688   case X86ISD::MOVLPD:
2689   case X86ISD::MOVSHDUP:
2690   case X86ISD::MOVSLDUP:
2691   case X86ISD::MOVDDUP:
2692   case X86ISD::MOVSS:
2693   case X86ISD::MOVSD:
2694   case X86ISD::UNPCKLPS:
2695   case X86ISD::UNPCKLPD:
2696   case X86ISD::PUNPCKLWD:
2697   case X86ISD::PUNPCKLBW:
2698   case X86ISD::PUNPCKLDQ:
2699   case X86ISD::PUNPCKLQDQ:
2700   case X86ISD::UNPCKHPS:
2701   case X86ISD::UNPCKHPD:
2702   case X86ISD::PUNPCKHWD:
2703   case X86ISD::PUNPCKHBW:
2704   case X86ISD::PUNPCKHDQ:
2705   case X86ISD::PUNPCKHQDQ:
2706     return true;
2707   }
2708   return false;
2709 }
2710
2711 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2712                                                SDValue V1, SelectionDAG &DAG) {
2713   switch(Opc) {
2714   default: llvm_unreachable("Unknown x86 shuffle node");
2715   case X86ISD::MOVSHDUP:
2716   case X86ISD::MOVSLDUP:
2717   case X86ISD::MOVDDUP:
2718     return DAG.getNode(Opc, dl, VT, V1);
2719   }
2720
2721   return SDValue();
2722 }
2723
2724 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2725                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2726   switch(Opc) {
2727   default: llvm_unreachable("Unknown x86 shuffle node");
2728   case X86ISD::PSHUFD:
2729   case X86ISD::PSHUFHW:
2730   case X86ISD::PSHUFLW:
2731     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2732   }
2733
2734   return SDValue();
2735 }
2736
2737 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2738                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2739   switch(Opc) {
2740   default: llvm_unreachable("Unknown x86 shuffle node");
2741   case X86ISD::PALIGN:
2742   case X86ISD::SHUFPD:
2743   case X86ISD::SHUFPS:
2744     return DAG.getNode(Opc, dl, VT, V1, V2,
2745                        DAG.getConstant(TargetMask, MVT::i8));
2746   }
2747   return SDValue();
2748 }
2749
2750 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2751                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2752   switch(Opc) {
2753   default: llvm_unreachable("Unknown x86 shuffle node");
2754   case X86ISD::MOVLHPS:
2755   case X86ISD::MOVLHPD:
2756   case X86ISD::MOVHLPS:
2757   case X86ISD::MOVLPS:
2758   case X86ISD::MOVLPD:
2759   case X86ISD::MOVSS:
2760   case X86ISD::MOVSD:
2761   case X86ISD::UNPCKLPS:
2762   case X86ISD::UNPCKLPD:
2763   case X86ISD::PUNPCKLWD:
2764   case X86ISD::PUNPCKLBW:
2765   case X86ISD::PUNPCKLDQ:
2766   case X86ISD::PUNPCKLQDQ:
2767   case X86ISD::UNPCKHPS:
2768   case X86ISD::UNPCKHPD:
2769   case X86ISD::PUNPCKHWD:
2770   case X86ISD::PUNPCKHBW:
2771   case X86ISD::PUNPCKHDQ:
2772   case X86ISD::PUNPCKHQDQ:
2773     return DAG.getNode(Opc, dl, VT, V1, V2);
2774   }
2775   return SDValue();
2776 }
2777
2778 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2779   MachineFunction &MF = DAG.getMachineFunction();
2780   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2781   int ReturnAddrIndex = FuncInfo->getRAIndex();
2782
2783   if (ReturnAddrIndex == 0) {
2784     // Set up a frame object for the return address.
2785     uint64_t SlotSize = TD->getPointerSize();
2786     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2787                                                            false);
2788     FuncInfo->setRAIndex(ReturnAddrIndex);
2789   }
2790
2791   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2792 }
2793
2794
2795 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2796                                        bool hasSymbolicDisplacement) {
2797   // Offset should fit into 32 bit immediate field.
2798   if (!isInt<32>(Offset))
2799     return false;
2800
2801   // If we don't have a symbolic displacement - we don't have any extra
2802   // restrictions.
2803   if (!hasSymbolicDisplacement)
2804     return true;
2805
2806   // FIXME: Some tweaks might be needed for medium code model.
2807   if (M != CodeModel::Small && M != CodeModel::Kernel)
2808     return false;
2809
2810   // For small code model we assume that latest object is 16MB before end of 31
2811   // bits boundary. We may also accept pretty large negative constants knowing
2812   // that all objects are in the positive half of address space.
2813   if (M == CodeModel::Small && Offset < 16*1024*1024)
2814     return true;
2815
2816   // For kernel code model we know that all object resist in the negative half
2817   // of 32bits address space. We may not accept negative offsets, since they may
2818   // be just off and we may accept pretty large positive ones.
2819   if (M == CodeModel::Kernel && Offset > 0)
2820     return true;
2821
2822   return false;
2823 }
2824
2825 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2826 /// specific condition code, returning the condition code and the LHS/RHS of the
2827 /// comparison to make.
2828 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2829                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2830   if (!isFP) {
2831     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2832       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2833         // X > -1   -> X == 0, jump !sign.
2834         RHS = DAG.getConstant(0, RHS.getValueType());
2835         return X86::COND_NS;
2836       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2837         // X < 0   -> X == 0, jump on sign.
2838         return X86::COND_S;
2839       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2840         // X < 1   -> X <= 0
2841         RHS = DAG.getConstant(0, RHS.getValueType());
2842         return X86::COND_LE;
2843       }
2844     }
2845
2846     switch (SetCCOpcode) {
2847     default: llvm_unreachable("Invalid integer condition!");
2848     case ISD::SETEQ:  return X86::COND_E;
2849     case ISD::SETGT:  return X86::COND_G;
2850     case ISD::SETGE:  return X86::COND_GE;
2851     case ISD::SETLT:  return X86::COND_L;
2852     case ISD::SETLE:  return X86::COND_LE;
2853     case ISD::SETNE:  return X86::COND_NE;
2854     case ISD::SETULT: return X86::COND_B;
2855     case ISD::SETUGT: return X86::COND_A;
2856     case ISD::SETULE: return X86::COND_BE;
2857     case ISD::SETUGE: return X86::COND_AE;
2858     }
2859   }
2860
2861   // First determine if it is required or is profitable to flip the operands.
2862
2863   // If LHS is a foldable load, but RHS is not, flip the condition.
2864   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
2865       !ISD::isNON_EXTLoad(RHS.getNode())) {
2866     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2867     std::swap(LHS, RHS);
2868   }
2869
2870   switch (SetCCOpcode) {
2871   default: break;
2872   case ISD::SETOLT:
2873   case ISD::SETOLE:
2874   case ISD::SETUGT:
2875   case ISD::SETUGE:
2876     std::swap(LHS, RHS);
2877     break;
2878   }
2879
2880   // On a floating point condition, the flags are set as follows:
2881   // ZF  PF  CF   op
2882   //  0 | 0 | 0 | X > Y
2883   //  0 | 0 | 1 | X < Y
2884   //  1 | 0 | 0 | X == Y
2885   //  1 | 1 | 1 | unordered
2886   switch (SetCCOpcode) {
2887   default: llvm_unreachable("Condcode should be pre-legalized away");
2888   case ISD::SETUEQ:
2889   case ISD::SETEQ:   return X86::COND_E;
2890   case ISD::SETOLT:              // flipped
2891   case ISD::SETOGT:
2892   case ISD::SETGT:   return X86::COND_A;
2893   case ISD::SETOLE:              // flipped
2894   case ISD::SETOGE:
2895   case ISD::SETGE:   return X86::COND_AE;
2896   case ISD::SETUGT:              // flipped
2897   case ISD::SETULT:
2898   case ISD::SETLT:   return X86::COND_B;
2899   case ISD::SETUGE:              // flipped
2900   case ISD::SETULE:
2901   case ISD::SETLE:   return X86::COND_BE;
2902   case ISD::SETONE:
2903   case ISD::SETNE:   return X86::COND_NE;
2904   case ISD::SETUO:   return X86::COND_P;
2905   case ISD::SETO:    return X86::COND_NP;
2906   case ISD::SETOEQ:
2907   case ISD::SETUNE:  return X86::COND_INVALID;
2908   }
2909 }
2910
2911 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2912 /// code. Current x86 isa includes the following FP cmov instructions:
2913 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2914 static bool hasFPCMov(unsigned X86CC) {
2915   switch (X86CC) {
2916   default:
2917     return false;
2918   case X86::COND_B:
2919   case X86::COND_BE:
2920   case X86::COND_E:
2921   case X86::COND_P:
2922   case X86::COND_A:
2923   case X86::COND_AE:
2924   case X86::COND_NE:
2925   case X86::COND_NP:
2926     return true;
2927   }
2928 }
2929
2930 /// isFPImmLegal - Returns true if the target can instruction select the
2931 /// specified FP immediate natively. If false, the legalizer will
2932 /// materialize the FP immediate as a load from a constant pool.
2933 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2934   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2935     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2936       return true;
2937   }
2938   return false;
2939 }
2940
2941 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2942 /// the specified range (L, H].
2943 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2944   return (Val < 0) || (Val >= Low && Val < Hi);
2945 }
2946
2947 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2948 /// specified value.
2949 static bool isUndefOrEqual(int Val, int CmpVal) {
2950   if (Val < 0 || Val == CmpVal)
2951     return true;
2952   return false;
2953 }
2954
2955 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2956 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2957 /// the second operand.
2958 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2959   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
2960     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2961   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2962     return (Mask[0] < 2 && Mask[1] < 2);
2963   return false;
2964 }
2965
2966 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2967   SmallVector<int, 8> M;
2968   N->getMask(M);
2969   return ::isPSHUFDMask(M, N->getValueType(0));
2970 }
2971
2972 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2973 /// is suitable for input to PSHUFHW.
2974 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2975   if (VT != MVT::v8i16)
2976     return false;
2977
2978   // Lower quadword copied in order or undef.
2979   for (int i = 0; i != 4; ++i)
2980     if (Mask[i] >= 0 && Mask[i] != i)
2981       return false;
2982
2983   // Upper quadword shuffled.
2984   for (int i = 4; i != 8; ++i)
2985     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2986       return false;
2987
2988   return true;
2989 }
2990
2991 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2992   SmallVector<int, 8> M;
2993   N->getMask(M);
2994   return ::isPSHUFHWMask(M, N->getValueType(0));
2995 }
2996
2997 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2998 /// is suitable for input to PSHUFLW.
2999 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3000   if (VT != MVT::v8i16)
3001     return false;
3002
3003   // Upper quadword copied in order.
3004   for (int i = 4; i != 8; ++i)
3005     if (Mask[i] >= 0 && Mask[i] != i)
3006       return false;
3007
3008   // Lower quadword shuffled.
3009   for (int i = 0; i != 4; ++i)
3010     if (Mask[i] >= 4)
3011       return false;
3012
3013   return true;
3014 }
3015
3016 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
3017   SmallVector<int, 8> M;
3018   N->getMask(M);
3019   return ::isPSHUFLWMask(M, N->getValueType(0));
3020 }
3021
3022 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
3023 /// is suitable for input to PALIGNR.
3024 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
3025                           bool hasSSSE3) {
3026   int i, e = VT.getVectorNumElements();
3027
3028   // Do not handle v2i64 / v2f64 shuffles with palignr.
3029   if (e < 4 || !hasSSSE3)
3030     return false;
3031
3032   for (i = 0; i != e; ++i)
3033     if (Mask[i] >= 0)
3034       break;
3035
3036   // All undef, not a palignr.
3037   if (i == e)
3038     return false;
3039
3040   // Determine if it's ok to perform a palignr with only the LHS, since we
3041   // don't have access to the actual shuffle elements to see if RHS is undef.
3042   bool Unary = Mask[i] < (int)e;
3043   bool NeedsUnary = false;
3044
3045   int s = Mask[i] - i;
3046
3047   // Check the rest of the elements to see if they are consecutive.
3048   for (++i; i != e; ++i) {
3049     int m = Mask[i];
3050     if (m < 0)
3051       continue;
3052
3053     Unary = Unary && (m < (int)e);
3054     NeedsUnary = NeedsUnary || (m < s);
3055
3056     if (NeedsUnary && !Unary)
3057       return false;
3058     if (Unary && m != ((s+i) & (e-1)))
3059       return false;
3060     if (!Unary && m != (s+i))
3061       return false;
3062   }
3063   return true;
3064 }
3065
3066 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
3067   SmallVector<int, 8> M;
3068   N->getMask(M);
3069   return ::isPALIGNRMask(M, N->getValueType(0), true);
3070 }
3071
3072 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
3073 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
3074 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3075   int NumElems = VT.getVectorNumElements();
3076   if (NumElems != 2 && NumElems != 4)
3077     return false;
3078
3079   int Half = NumElems / 2;
3080   for (int i = 0; i < Half; ++i)
3081     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3082       return false;
3083   for (int i = Half; i < NumElems; ++i)
3084     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3085       return false;
3086
3087   return true;
3088 }
3089
3090 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
3091   SmallVector<int, 8> M;
3092   N->getMask(M);
3093   return ::isSHUFPMask(M, N->getValueType(0));
3094 }
3095
3096 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3097 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3098 /// half elements to come from vector 1 (which would equal the dest.) and
3099 /// the upper half to come from vector 2.
3100 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3101   int NumElems = VT.getVectorNumElements();
3102
3103   if (NumElems != 2 && NumElems != 4)
3104     return false;
3105
3106   int Half = NumElems / 2;
3107   for (int i = 0; i < Half; ++i)
3108     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3109       return false;
3110   for (int i = Half; i < NumElems; ++i)
3111     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3112       return false;
3113   return true;
3114 }
3115
3116 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3117   SmallVector<int, 8> M;
3118   N->getMask(M);
3119   return isCommutedSHUFPMask(M, N->getValueType(0));
3120 }
3121
3122 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3123 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3124 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3125   if (N->getValueType(0).getVectorNumElements() != 4)
3126     return false;
3127
3128   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3129   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3130          isUndefOrEqual(N->getMaskElt(1), 7) &&
3131          isUndefOrEqual(N->getMaskElt(2), 2) &&
3132          isUndefOrEqual(N->getMaskElt(3), 3);
3133 }
3134
3135 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3136 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3137 /// <2, 3, 2, 3>
3138 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3139   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3140
3141   if (NumElems != 4)
3142     return false;
3143
3144   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3145   isUndefOrEqual(N->getMaskElt(1), 3) &&
3146   isUndefOrEqual(N->getMaskElt(2), 2) &&
3147   isUndefOrEqual(N->getMaskElt(3), 3);
3148 }
3149
3150 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3151 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3152 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3153   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3154
3155   if (NumElems != 2 && NumElems != 4)
3156     return false;
3157
3158   for (unsigned i = 0; i < NumElems/2; ++i)
3159     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3160       return false;
3161
3162   for (unsigned i = NumElems/2; i < NumElems; ++i)
3163     if (!isUndefOrEqual(N->getMaskElt(i), i))
3164       return false;
3165
3166   return true;
3167 }
3168
3169 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3170 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3171 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3172   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3173
3174   if (NumElems != 2 && NumElems != 4)
3175     return false;
3176
3177   for (unsigned i = 0; i < NumElems/2; ++i)
3178     if (!isUndefOrEqual(N->getMaskElt(i), i))
3179       return false;
3180
3181   for (unsigned i = 0; i < NumElems/2; ++i)
3182     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3183       return false;
3184
3185   return true;
3186 }
3187
3188 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3189 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3190 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3191                          bool V2IsSplat = false) {
3192   int NumElts = VT.getVectorNumElements();
3193   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3194     return false;
3195
3196   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3197     int BitI  = Mask[i];
3198     int BitI1 = Mask[i+1];
3199     if (!isUndefOrEqual(BitI, j))
3200       return false;
3201     if (V2IsSplat) {
3202       if (!isUndefOrEqual(BitI1, NumElts))
3203         return false;
3204     } else {
3205       if (!isUndefOrEqual(BitI1, j + NumElts))
3206         return false;
3207     }
3208   }
3209   return true;
3210 }
3211
3212 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3213   SmallVector<int, 8> M;
3214   N->getMask(M);
3215   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3216 }
3217
3218 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3219 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3220 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3221                          bool V2IsSplat = false) {
3222   int NumElts = VT.getVectorNumElements();
3223   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3224     return false;
3225
3226   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3227     int BitI  = Mask[i];
3228     int BitI1 = Mask[i+1];
3229     if (!isUndefOrEqual(BitI, j + NumElts/2))
3230       return false;
3231     if (V2IsSplat) {
3232       if (isUndefOrEqual(BitI1, NumElts))
3233         return false;
3234     } else {
3235       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3236         return false;
3237     }
3238   }
3239   return true;
3240 }
3241
3242 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3243   SmallVector<int, 8> M;
3244   N->getMask(M);
3245   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3246 }
3247
3248 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3249 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3250 /// <0, 0, 1, 1>
3251 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3252   int NumElems = VT.getVectorNumElements();
3253   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3254     return false;
3255
3256   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3257     int BitI  = Mask[i];
3258     int BitI1 = Mask[i+1];
3259     if (!isUndefOrEqual(BitI, j))
3260       return false;
3261     if (!isUndefOrEqual(BitI1, j))
3262       return false;
3263   }
3264   return true;
3265 }
3266
3267 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3268   SmallVector<int, 8> M;
3269   N->getMask(M);
3270   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3271 }
3272
3273 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3274 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3275 /// <2, 2, 3, 3>
3276 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3277   int NumElems = VT.getVectorNumElements();
3278   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3279     return false;
3280
3281   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3282     int BitI  = Mask[i];
3283     int BitI1 = Mask[i+1];
3284     if (!isUndefOrEqual(BitI, j))
3285       return false;
3286     if (!isUndefOrEqual(BitI1, j))
3287       return false;
3288   }
3289   return true;
3290 }
3291
3292 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3293   SmallVector<int, 8> M;
3294   N->getMask(M);
3295   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3296 }
3297
3298 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3299 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3300 /// MOVSD, and MOVD, i.e. setting the lowest element.
3301 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3302   if (VT.getVectorElementType().getSizeInBits() < 32)
3303     return false;
3304
3305   int NumElts = VT.getVectorNumElements();
3306
3307   if (!isUndefOrEqual(Mask[0], NumElts))
3308     return false;
3309
3310   for (int i = 1; i < NumElts; ++i)
3311     if (!isUndefOrEqual(Mask[i], i))
3312       return false;
3313
3314   return true;
3315 }
3316
3317 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3318   SmallVector<int, 8> M;
3319   N->getMask(M);
3320   return ::isMOVLMask(M, N->getValueType(0));
3321 }
3322
3323 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3324 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3325 /// element of vector 2 and the other elements to come from vector 1 in order.
3326 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3327                                bool V2IsSplat = false, bool V2IsUndef = false) {
3328   int NumOps = VT.getVectorNumElements();
3329   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3330     return false;
3331
3332   if (!isUndefOrEqual(Mask[0], 0))
3333     return false;
3334
3335   for (int i = 1; i < NumOps; ++i)
3336     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3337           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3338           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3339       return false;
3340
3341   return true;
3342 }
3343
3344 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3345                            bool V2IsUndef = false) {
3346   SmallVector<int, 8> M;
3347   N->getMask(M);
3348   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3349 }
3350
3351 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3352 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3353 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3354   if (N->getValueType(0).getVectorNumElements() != 4)
3355     return false;
3356
3357   // Expect 1, 1, 3, 3
3358   for (unsigned i = 0; i < 2; ++i) {
3359     int Elt = N->getMaskElt(i);
3360     if (Elt >= 0 && Elt != 1)
3361       return false;
3362   }
3363
3364   bool HasHi = false;
3365   for (unsigned i = 2; i < 4; ++i) {
3366     int Elt = N->getMaskElt(i);
3367     if (Elt >= 0 && Elt != 3)
3368       return false;
3369     if (Elt == 3)
3370       HasHi = true;
3371   }
3372   // Don't use movshdup if it can be done with a shufps.
3373   // FIXME: verify that matching u, u, 3, 3 is what we want.
3374   return HasHi;
3375 }
3376
3377 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3378 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3379 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3380   if (N->getValueType(0).getVectorNumElements() != 4)
3381     return false;
3382
3383   // Expect 0, 0, 2, 2
3384   for (unsigned i = 0; i < 2; ++i)
3385     if (N->getMaskElt(i) > 0)
3386       return false;
3387
3388   bool HasHi = false;
3389   for (unsigned i = 2; i < 4; ++i) {
3390     int Elt = N->getMaskElt(i);
3391     if (Elt >= 0 && Elt != 2)
3392       return false;
3393     if (Elt == 2)
3394       HasHi = true;
3395   }
3396   // Don't use movsldup if it can be done with a shufps.
3397   return HasHi;
3398 }
3399
3400 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3401 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3402 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3403   int e = N->getValueType(0).getVectorNumElements() / 2;
3404
3405   for (int i = 0; i < e; ++i)
3406     if (!isUndefOrEqual(N->getMaskElt(i), i))
3407       return false;
3408   for (int i = 0; i < e; ++i)
3409     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3410       return false;
3411   return true;
3412 }
3413
3414 /// isVEXTRACTF128Index - Return true if the specified
3415 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3416 /// suitable for input to VEXTRACTF128.
3417 bool X86::isVEXTRACTF128Index(SDNode *N) {
3418   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3419     return false;
3420
3421   // The index should be aligned on a 128-bit boundary.
3422   uint64_t Index =
3423     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3424
3425   unsigned VL = N->getValueType(0).getVectorNumElements();
3426   unsigned VBits = N->getValueType(0).getSizeInBits();
3427   unsigned ElSize = VBits / VL;
3428   bool Result = (Index * ElSize) % 128 == 0;
3429
3430   return Result;
3431 }
3432
3433 /// isVINSERTF128Index - Return true if the specified INSERT_SUBVECTOR
3434 /// operand specifies a subvector insert that is suitable for input to
3435 /// VINSERTF128.
3436 bool X86::isVINSERTF128Index(SDNode *N) {
3437   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3438     return false;
3439
3440   // The index should be aligned on a 128-bit boundary.
3441   uint64_t Index =
3442     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3443
3444   unsigned VL = N->getValueType(0).getVectorNumElements();
3445   unsigned VBits = N->getValueType(0).getSizeInBits();
3446   unsigned ElSize = VBits / VL;
3447   bool Result = (Index * ElSize) % 128 == 0;
3448
3449   return Result;
3450 }
3451
3452 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3453 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3454 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3455   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3456   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3457
3458   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3459   unsigned Mask = 0;
3460   for (int i = 0; i < NumOperands; ++i) {
3461     int Val = SVOp->getMaskElt(NumOperands-i-1);
3462     if (Val < 0) Val = 0;
3463     if (Val >= NumOperands) Val -= NumOperands;
3464     Mask |= Val;
3465     if (i != NumOperands - 1)
3466       Mask <<= Shift;
3467   }
3468   return Mask;
3469 }
3470
3471 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3472 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3473 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3474   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3475   unsigned Mask = 0;
3476   // 8 nodes, but we only care about the last 4.
3477   for (unsigned i = 7; i >= 4; --i) {
3478     int Val = SVOp->getMaskElt(i);
3479     if (Val >= 0)
3480       Mask |= (Val - 4);
3481     if (i != 4)
3482       Mask <<= 2;
3483   }
3484   return Mask;
3485 }
3486
3487 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3488 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3489 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3490   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3491   unsigned Mask = 0;
3492   // 8 nodes, but we only care about the first 4.
3493   for (int i = 3; i >= 0; --i) {
3494     int Val = SVOp->getMaskElt(i);
3495     if (Val >= 0)
3496       Mask |= Val;
3497     if (i != 0)
3498       Mask <<= 2;
3499   }
3500   return Mask;
3501 }
3502
3503 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3504 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3505 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3506   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3507   EVT VVT = N->getValueType(0);
3508   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3509   int Val = 0;
3510
3511   unsigned i, e;
3512   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3513     Val = SVOp->getMaskElt(i);
3514     if (Val >= 0)
3515       break;
3516   }
3517   return (Val - i) * EltSize;
3518 }
3519
3520 /// getExtractVEXTRACTF128Immediate - Return the appropriate immediate
3521 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3522 /// instructions.
3523 unsigned X86::getExtractVEXTRACTF128Immediate(SDNode *N) {
3524   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3525     llvm_unreachable("Illegal extract subvector for VEXTRACTF128");
3526
3527   uint64_t Index =
3528     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3529
3530   EVT VecVT = N->getOperand(0).getValueType();
3531   EVT ElVT = VecVT.getVectorElementType();
3532
3533   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3534
3535   return Index / NumElemsPerChunk;
3536 }
3537
3538 /// getInsertVINSERTF128Immediate - Return the appropriate immediate
3539 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
3540 /// instructions.
3541 unsigned X86::getInsertVINSERTF128Immediate(SDNode *N) {
3542   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3543     llvm_unreachable("Illegal insert subvector for VINSERTF128");
3544
3545   uint64_t Index =
3546     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3547
3548   EVT VecVT = N->getValueType(0);
3549   EVT ElVT = VecVT.getVectorElementType();
3550
3551   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3552
3553   return Index / NumElemsPerChunk;
3554 }
3555
3556 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3557 /// constant +0.0.
3558 bool X86::isZeroNode(SDValue Elt) {
3559   return ((isa<ConstantSDNode>(Elt) &&
3560            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3561           (isa<ConstantFPSDNode>(Elt) &&
3562            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3563 }
3564
3565 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3566 /// their permute mask.
3567 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3568                                     SelectionDAG &DAG) {
3569   EVT VT = SVOp->getValueType(0);
3570   unsigned NumElems = VT.getVectorNumElements();
3571   SmallVector<int, 8> MaskVec;
3572
3573   for (unsigned i = 0; i != NumElems; ++i) {
3574     int idx = SVOp->getMaskElt(i);
3575     if (idx < 0)
3576       MaskVec.push_back(idx);
3577     else if (idx < (int)NumElems)
3578       MaskVec.push_back(idx + NumElems);
3579     else
3580       MaskVec.push_back(idx - NumElems);
3581   }
3582   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3583                               SVOp->getOperand(0), &MaskVec[0]);
3584 }
3585
3586 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3587 /// the two vector operands have swapped position.
3588 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3589   unsigned NumElems = VT.getVectorNumElements();
3590   for (unsigned i = 0; i != NumElems; ++i) {
3591     int idx = Mask[i];
3592     if (idx < 0)
3593       continue;
3594     else if (idx < (int)NumElems)
3595       Mask[i] = idx + NumElems;
3596     else
3597       Mask[i] = idx - NumElems;
3598   }
3599 }
3600
3601 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3602 /// match movhlps. The lower half elements should come from upper half of
3603 /// V1 (and in order), and the upper half elements should come from the upper
3604 /// half of V2 (and in order).
3605 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3606   if (Op->getValueType(0).getVectorNumElements() != 4)
3607     return false;
3608   for (unsigned i = 0, e = 2; i != e; ++i)
3609     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3610       return false;
3611   for (unsigned i = 2; i != 4; ++i)
3612     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3613       return false;
3614   return true;
3615 }
3616
3617 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3618 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3619 /// required.
3620 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3621   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3622     return false;
3623   N = N->getOperand(0).getNode();
3624   if (!ISD::isNON_EXTLoad(N))
3625     return false;
3626   if (LD)
3627     *LD = cast<LoadSDNode>(N);
3628   return true;
3629 }
3630
3631 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3632 /// match movlp{s|d}. The lower half elements should come from lower half of
3633 /// V1 (and in order), and the upper half elements should come from the upper
3634 /// half of V2 (and in order). And since V1 will become the source of the
3635 /// MOVLP, it must be either a vector load or a scalar load to vector.
3636 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3637                                ShuffleVectorSDNode *Op) {
3638   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3639     return false;
3640   // Is V2 is a vector load, don't do this transformation. We will try to use
3641   // load folding shufps op.
3642   if (ISD::isNON_EXTLoad(V2))
3643     return false;
3644
3645   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3646
3647   if (NumElems != 2 && NumElems != 4)
3648     return false;
3649   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3650     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3651       return false;
3652   for (unsigned i = NumElems/2; i != NumElems; ++i)
3653     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3654       return false;
3655   return true;
3656 }
3657
3658 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3659 /// all the same.
3660 static bool isSplatVector(SDNode *N) {
3661   if (N->getOpcode() != ISD::BUILD_VECTOR)
3662     return false;
3663
3664   SDValue SplatValue = N->getOperand(0);
3665   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3666     if (N->getOperand(i) != SplatValue)
3667       return false;
3668   return true;
3669 }
3670
3671 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3672 /// to an zero vector.
3673 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3674 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3675   SDValue V1 = N->getOperand(0);
3676   SDValue V2 = N->getOperand(1);
3677   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3678   for (unsigned i = 0; i != NumElems; ++i) {
3679     int Idx = N->getMaskElt(i);
3680     if (Idx >= (int)NumElems) {
3681       unsigned Opc = V2.getOpcode();
3682       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3683         continue;
3684       if (Opc != ISD::BUILD_VECTOR ||
3685           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3686         return false;
3687     } else if (Idx >= 0) {
3688       unsigned Opc = V1.getOpcode();
3689       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3690         continue;
3691       if (Opc != ISD::BUILD_VECTOR ||
3692           !X86::isZeroNode(V1.getOperand(Idx)))
3693         return false;
3694     }
3695   }
3696   return true;
3697 }
3698
3699 /// getZeroVector - Returns a vector of specified type with all zero elements.
3700 ///
3701 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3702                              DebugLoc dl) {
3703   assert(VT.isVector() && "Expected a vector type");
3704
3705   // Always build SSE zero vectors as <4 x i32> bitcasted
3706   // to their dest type. This ensures they get CSE'd.
3707   SDValue Vec;
3708   if (VT.getSizeInBits() == 128) {  // SSE
3709     if (HasSSE2) {  // SSE2
3710       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3711       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3712     } else { // SSE1
3713       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3714       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3715     }
3716   } else if (VT.getSizeInBits() == 256) { // AVX
3717     // 256-bit logic and arithmetic instructions in AVX are
3718     // all floating-point, no support for integer ops. Default
3719     // to emitting fp zeroed vectors then.
3720     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3721     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3722     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3723   }
3724   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3725 }
3726
3727 /// getOnesVector - Returns a vector of specified type with all bits set.
3728 ///
3729 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3730   assert(VT.isVector() && "Expected a vector type");
3731
3732   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3733   // type.  This ensures they get CSE'd.
3734   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3735   SDValue Vec;
3736   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3737   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3738 }
3739
3740
3741 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3742 /// that point to V2 points to its first element.
3743 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3744   EVT VT = SVOp->getValueType(0);
3745   unsigned NumElems = VT.getVectorNumElements();
3746
3747   bool Changed = false;
3748   SmallVector<int, 8> MaskVec;
3749   SVOp->getMask(MaskVec);
3750
3751   for (unsigned i = 0; i != NumElems; ++i) {
3752     if (MaskVec[i] > (int)NumElems) {
3753       MaskVec[i] = NumElems;
3754       Changed = true;
3755     }
3756   }
3757   if (Changed)
3758     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3759                                 SVOp->getOperand(1), &MaskVec[0]);
3760   return SDValue(SVOp, 0);
3761 }
3762
3763 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3764 /// operation of specified width.
3765 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3766                        SDValue V2) {
3767   unsigned NumElems = VT.getVectorNumElements();
3768   SmallVector<int, 8> Mask;
3769   Mask.push_back(NumElems);
3770   for (unsigned i = 1; i != NumElems; ++i)
3771     Mask.push_back(i);
3772   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3773 }
3774
3775 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3776 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3777                           SDValue V2) {
3778   unsigned NumElems = VT.getVectorNumElements();
3779   SmallVector<int, 8> Mask;
3780   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3781     Mask.push_back(i);
3782     Mask.push_back(i + NumElems);
3783   }
3784   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3785 }
3786
3787 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3788 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3789                           SDValue V2) {
3790   unsigned NumElems = VT.getVectorNumElements();
3791   unsigned Half = NumElems/2;
3792   SmallVector<int, 8> Mask;
3793   for (unsigned i = 0; i != Half; ++i) {
3794     Mask.push_back(i + Half);
3795     Mask.push_back(i + NumElems + Half);
3796   }
3797   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3798 }
3799
3800 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3801 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3802   EVT PVT = MVT::v4f32;
3803   EVT VT = SV->getValueType(0);
3804   DebugLoc dl = SV->getDebugLoc();
3805   SDValue V1 = SV->getOperand(0);
3806   int NumElems = VT.getVectorNumElements();
3807   int EltNo = SV->getSplatIndex();
3808
3809   // unpack elements to the correct location
3810   while (NumElems > 4) {
3811     if (EltNo < NumElems/2) {
3812       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3813     } else {
3814       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3815       EltNo -= NumElems/2;
3816     }
3817     NumElems >>= 1;
3818   }
3819
3820   // Perform the splat.
3821   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3822   V1 = DAG.getNode(ISD::BITCAST, dl, PVT, V1);
3823   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3824   return DAG.getNode(ISD::BITCAST, dl, VT, V1);
3825 }
3826
3827 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3828 /// vector of zero or undef vector.  This produces a shuffle where the low
3829 /// element of V2 is swizzled into the zero/undef vector, landing at element
3830 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3831 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3832                                              bool isZero, bool HasSSE2,
3833                                              SelectionDAG &DAG) {
3834   EVT VT = V2.getValueType();
3835   SDValue V1 = isZero
3836     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3837   unsigned NumElems = VT.getVectorNumElements();
3838   SmallVector<int, 16> MaskVec;
3839   for (unsigned i = 0; i != NumElems; ++i)
3840     // If this is the insertion idx, put the low elt of V2 here.
3841     MaskVec.push_back(i == Idx ? NumElems : i);
3842   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3843 }
3844
3845 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3846 /// element of the result of the vector shuffle.
3847 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
3848                             unsigned Depth) {
3849   if (Depth == 6)
3850     return SDValue();  // Limit search depth.
3851
3852   SDValue V = SDValue(N, 0);
3853   EVT VT = V.getValueType();
3854   unsigned Opcode = V.getOpcode();
3855
3856   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3857   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3858     Index = SV->getMaskElt(Index);
3859
3860     if (Index < 0)
3861       return DAG.getUNDEF(VT.getVectorElementType());
3862
3863     int NumElems = VT.getVectorNumElements();
3864     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3865     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
3866   }
3867
3868   // Recurse into target specific vector shuffles to find scalars.
3869   if (isTargetShuffle(Opcode)) {
3870     int NumElems = VT.getVectorNumElements();
3871     SmallVector<unsigned, 16> ShuffleMask;
3872     SDValue ImmN;
3873
3874     switch(Opcode) {
3875     case X86ISD::SHUFPS:
3876     case X86ISD::SHUFPD:
3877       ImmN = N->getOperand(N->getNumOperands()-1);
3878       DecodeSHUFPSMask(NumElems,
3879                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
3880                        ShuffleMask);
3881       break;
3882     case X86ISD::PUNPCKHBW:
3883     case X86ISD::PUNPCKHWD:
3884     case X86ISD::PUNPCKHDQ:
3885     case X86ISD::PUNPCKHQDQ:
3886       DecodePUNPCKHMask(NumElems, ShuffleMask);
3887       break;
3888     case X86ISD::UNPCKHPS:
3889     case X86ISD::UNPCKHPD:
3890       DecodeUNPCKHPMask(NumElems, ShuffleMask);
3891       break;
3892     case X86ISD::PUNPCKLBW:
3893     case X86ISD::PUNPCKLWD:
3894     case X86ISD::PUNPCKLDQ:
3895     case X86ISD::PUNPCKLQDQ:
3896       DecodePUNPCKLMask(NumElems, ShuffleMask);
3897       break;
3898     case X86ISD::UNPCKLPS:
3899     case X86ISD::UNPCKLPD:
3900       DecodeUNPCKLPMask(NumElems, ShuffleMask);
3901       break;
3902     case X86ISD::MOVHLPS:
3903       DecodeMOVHLPSMask(NumElems, ShuffleMask);
3904       break;
3905     case X86ISD::MOVLHPS:
3906       DecodeMOVLHPSMask(NumElems, ShuffleMask);
3907       break;
3908     case X86ISD::PSHUFD:
3909       ImmN = N->getOperand(N->getNumOperands()-1);
3910       DecodePSHUFMask(NumElems,
3911                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
3912                       ShuffleMask);
3913       break;
3914     case X86ISD::PSHUFHW:
3915       ImmN = N->getOperand(N->getNumOperands()-1);
3916       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3917                         ShuffleMask);
3918       break;
3919     case X86ISD::PSHUFLW:
3920       ImmN = N->getOperand(N->getNumOperands()-1);
3921       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3922                         ShuffleMask);
3923       break;
3924     case X86ISD::MOVSS:
3925     case X86ISD::MOVSD: {
3926       // The index 0 always comes from the first element of the second source,
3927       // this is why MOVSS and MOVSD are used in the first place. The other
3928       // elements come from the other positions of the first source vector.
3929       unsigned OpNum = (Index == 0) ? 1 : 0;
3930       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
3931                                  Depth+1);
3932     }
3933     default:
3934       assert("not implemented for target shuffle node");
3935       return SDValue();
3936     }
3937
3938     Index = ShuffleMask[Index];
3939     if (Index < 0)
3940       return DAG.getUNDEF(VT.getVectorElementType());
3941
3942     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
3943     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
3944                                Depth+1);
3945   }
3946
3947   // Actual nodes that may contain scalar elements
3948   if (Opcode == ISD::BITCAST) {
3949     V = V.getOperand(0);
3950     EVT SrcVT = V.getValueType();
3951     unsigned NumElems = VT.getVectorNumElements();
3952
3953     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
3954       return SDValue();
3955   }
3956
3957   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3958     return (Index == 0) ? V.getOperand(0)
3959                           : DAG.getUNDEF(VT.getVectorElementType());
3960
3961   if (V.getOpcode() == ISD::BUILD_VECTOR)
3962     return V.getOperand(Index);
3963
3964   return SDValue();
3965 }
3966
3967 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3968 /// shuffle operation which come from a consecutively from a zero. The
3969 /// search can start in two diferent directions, from left or right.
3970 static
3971 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3972                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3973   int i = 0;
3974
3975   while (i < NumElems) {
3976     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3977     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
3978     if (!(Elt.getNode() &&
3979          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3980       break;
3981     ++i;
3982   }
3983
3984   return i;
3985 }
3986
3987 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3988 /// MaskE correspond consecutively to elements from one of the vector operands,
3989 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3990 static
3991 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3992                               int OpIdx, int NumElems, unsigned &OpNum) {
3993   bool SeenV1 = false;
3994   bool SeenV2 = false;
3995
3996   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3997     int Idx = SVOp->getMaskElt(i);
3998     // Ignore undef indicies
3999     if (Idx < 0)
4000       continue;
4001
4002     if (Idx < NumElems)
4003       SeenV1 = true;
4004     else
4005       SeenV2 = true;
4006
4007     // Only accept consecutive elements from the same vector
4008     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
4009       return false;
4010   }
4011
4012   OpNum = SeenV1 ? 0 : 1;
4013   return true;
4014 }
4015
4016 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
4017 /// logical left shift of a vector.
4018 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4019                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4020   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4021   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4022               false /* check zeros from right */, DAG);
4023   unsigned OpSrc;
4024
4025   if (!NumZeros)
4026     return false;
4027
4028   // Considering the elements in the mask that are not consecutive zeros,
4029   // check if they consecutively come from only one of the source vectors.
4030   //
4031   //               V1 = {X, A, B, C}     0
4032   //                         \  \  \    /
4033   //   vector_shuffle V1, V2 <1, 2, 3, X>
4034   //
4035   if (!isShuffleMaskConsecutive(SVOp,
4036             0,                   // Mask Start Index
4037             NumElems-NumZeros-1, // Mask End Index
4038             NumZeros,            // Where to start looking in the src vector
4039             NumElems,            // Number of elements in vector
4040             OpSrc))              // Which source operand ?
4041     return false;
4042
4043   isLeft = false;
4044   ShAmt = NumZeros;
4045   ShVal = SVOp->getOperand(OpSrc);
4046   return true;
4047 }
4048
4049 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
4050 /// logical left shift of a vector.
4051 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4052                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4053   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4054   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4055               true /* check zeros from left */, DAG);
4056   unsigned OpSrc;
4057
4058   if (!NumZeros)
4059     return false;
4060
4061   // Considering the elements in the mask that are not consecutive zeros,
4062   // check if they consecutively come from only one of the source vectors.
4063   //
4064   //                           0    { A, B, X, X } = V2
4065   //                          / \    /  /
4066   //   vector_shuffle V1, V2 <X, X, 4, 5>
4067   //
4068   if (!isShuffleMaskConsecutive(SVOp,
4069             NumZeros,     // Mask Start Index
4070             NumElems-1,   // Mask End Index
4071             0,            // Where to start looking in the src vector
4072             NumElems,     // Number of elements in vector
4073             OpSrc))       // Which source operand ?
4074     return false;
4075
4076   isLeft = true;
4077   ShAmt = NumZeros;
4078   ShVal = SVOp->getOperand(OpSrc);
4079   return true;
4080 }
4081
4082 /// isVectorShift - Returns true if the shuffle can be implemented as a
4083 /// logical left or right shift of a vector.
4084 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4085                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4086   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
4087       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
4088     return true;
4089
4090   return false;
4091 }
4092
4093 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4094 ///
4095 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4096                                        unsigned NumNonZero, unsigned NumZero,
4097                                        SelectionDAG &DAG,
4098                                        const TargetLowering &TLI) {
4099   if (NumNonZero > 8)
4100     return SDValue();
4101
4102   DebugLoc dl = Op.getDebugLoc();
4103   SDValue V(0, 0);
4104   bool First = true;
4105   for (unsigned i = 0; i < 16; ++i) {
4106     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4107     if (ThisIsNonZero && First) {
4108       if (NumZero)
4109         V = getZeroVector(MVT::v8i16, true, DAG, dl);
4110       else
4111         V = DAG.getUNDEF(MVT::v8i16);
4112       First = false;
4113     }
4114
4115     if ((i & 1) != 0) {
4116       SDValue ThisElt(0, 0), LastElt(0, 0);
4117       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4118       if (LastIsNonZero) {
4119         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4120                               MVT::i16, Op.getOperand(i-1));
4121       }
4122       if (ThisIsNonZero) {
4123         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4124         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4125                               ThisElt, DAG.getConstant(8, MVT::i8));
4126         if (LastIsNonZero)
4127           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4128       } else
4129         ThisElt = LastElt;
4130
4131       if (ThisElt.getNode())
4132         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4133                         DAG.getIntPtrConstant(i/2));
4134     }
4135   }
4136
4137   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4138 }
4139
4140 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4141 ///
4142 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4143                                      unsigned NumNonZero, unsigned NumZero,
4144                                      SelectionDAG &DAG,
4145                                      const TargetLowering &TLI) {
4146   if (NumNonZero > 4)
4147     return SDValue();
4148
4149   DebugLoc dl = Op.getDebugLoc();
4150   SDValue V(0, 0);
4151   bool First = true;
4152   for (unsigned i = 0; i < 8; ++i) {
4153     bool isNonZero = (NonZeros & (1 << i)) != 0;
4154     if (isNonZero) {
4155       if (First) {
4156         if (NumZero)
4157           V = getZeroVector(MVT::v8i16, true, DAG, dl);
4158         else
4159           V = DAG.getUNDEF(MVT::v8i16);
4160         First = false;
4161       }
4162       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4163                       MVT::v8i16, V, Op.getOperand(i),
4164                       DAG.getIntPtrConstant(i));
4165     }
4166   }
4167
4168   return V;
4169 }
4170
4171 /// getVShift - Return a vector logical shift node.
4172 ///
4173 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4174                          unsigned NumBits, SelectionDAG &DAG,
4175                          const TargetLowering &TLI, DebugLoc dl) {
4176   EVT ShVT = MVT::v2i64;
4177   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4178   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4179   return DAG.getNode(ISD::BITCAST, dl, VT,
4180                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4181                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
4182 }
4183
4184 SDValue
4185 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4186                                           SelectionDAG &DAG) const {
4187
4188   // Check if the scalar load can be widened into a vector load. And if
4189   // the address is "base + cst" see if the cst can be "absorbed" into
4190   // the shuffle mask.
4191   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4192     SDValue Ptr = LD->getBasePtr();
4193     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4194       return SDValue();
4195     EVT PVT = LD->getValueType(0);
4196     if (PVT != MVT::i32 && PVT != MVT::f32)
4197       return SDValue();
4198
4199     int FI = -1;
4200     int64_t Offset = 0;
4201     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4202       FI = FINode->getIndex();
4203       Offset = 0;
4204     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4205                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4206       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4207       Offset = Ptr.getConstantOperandVal(1);
4208       Ptr = Ptr.getOperand(0);
4209     } else {
4210       return SDValue();
4211     }
4212
4213     SDValue Chain = LD->getChain();
4214     // Make sure the stack object alignment is at least 16.
4215     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4216     if (DAG.InferPtrAlignment(Ptr) < 16) {
4217       if (MFI->isFixedObjectIndex(FI)) {
4218         // Can't change the alignment. FIXME: It's possible to compute
4219         // the exact stack offset and reference FI + adjust offset instead.
4220         // If someone *really* cares about this. That's the way to implement it.
4221         return SDValue();
4222       } else {
4223         MFI->setObjectAlignment(FI, 16);
4224       }
4225     }
4226
4227     // (Offset % 16) must be multiple of 4. Then address is then
4228     // Ptr + (Offset & ~15).
4229     if (Offset < 0)
4230       return SDValue();
4231     if ((Offset % 16) & 3)
4232       return SDValue();
4233     int64_t StartOffset = Offset & ~15;
4234     if (StartOffset)
4235       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4236                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4237
4238     int EltNo = (Offset - StartOffset) >> 2;
4239     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4240     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4241     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,
4242                              LD->getPointerInfo().getWithOffset(StartOffset),
4243                              false, false, 0);
4244     // Canonicalize it to a v4i32 shuffle.
4245     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, V1);
4246     return DAG.getNode(ISD::BITCAST, dl, VT,
4247                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4248                                             DAG.getUNDEF(MVT::v4i32),&Mask[0]));
4249   }
4250
4251   return SDValue();
4252 }
4253
4254 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4255 /// vector of type 'VT', see if the elements can be replaced by a single large
4256 /// load which has the same value as a build_vector whose operands are 'elts'.
4257 ///
4258 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4259 ///
4260 /// FIXME: we'd also like to handle the case where the last elements are zero
4261 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4262 /// There's even a handy isZeroNode for that purpose.
4263 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4264                                         DebugLoc &DL, SelectionDAG &DAG) {
4265   EVT EltVT = VT.getVectorElementType();
4266   unsigned NumElems = Elts.size();
4267
4268   LoadSDNode *LDBase = NULL;
4269   unsigned LastLoadedElt = -1U;
4270
4271   // For each element in the initializer, see if we've found a load or an undef.
4272   // If we don't find an initial load element, or later load elements are
4273   // non-consecutive, bail out.
4274   for (unsigned i = 0; i < NumElems; ++i) {
4275     SDValue Elt = Elts[i];
4276
4277     if (!Elt.getNode() ||
4278         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4279       return SDValue();
4280     if (!LDBase) {
4281       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4282         return SDValue();
4283       LDBase = cast<LoadSDNode>(Elt.getNode());
4284       LastLoadedElt = i;
4285       continue;
4286     }
4287     if (Elt.getOpcode() == ISD::UNDEF)
4288       continue;
4289
4290     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4291     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4292       return SDValue();
4293     LastLoadedElt = i;
4294   }
4295
4296   // If we have found an entire vector of loads and undefs, then return a large
4297   // load of the entire vector width starting at the base pointer.  If we found
4298   // consecutive loads for the low half, generate a vzext_load node.
4299   if (LastLoadedElt == NumElems - 1) {
4300     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4301       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4302                          LDBase->getPointerInfo(),
4303                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4304     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4305                        LDBase->getPointerInfo(),
4306                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4307                        LDBase->getAlignment());
4308   } else if (NumElems == 4 && LastLoadedElt == 1) {
4309     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4310     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4311     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4312                                               Ops, 2, MVT::i32,
4313                                               LDBase->getMemOperand());
4314     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4315   }
4316   return SDValue();
4317 }
4318
4319 SDValue
4320 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4321   DebugLoc dl = Op.getDebugLoc();
4322
4323   EVT VT = Op.getValueType();
4324   EVT ExtVT = VT.getVectorElementType();
4325
4326   unsigned NumElems = Op.getNumOperands();
4327
4328   // For AVX-length vectors, build the individual 128-bit pieces and
4329   // use shuffles to put them in place.
4330   if (VT.getSizeInBits() > 256 &&
4331       Subtarget->hasAVX() &&
4332       !Disable256Bit &&
4333       !ISD::isBuildVectorAllZeros(Op.getNode())) {
4334     SmallVector<SDValue, 8> V;
4335     V.resize(NumElems);
4336     for (unsigned i = 0; i < NumElems; ++i) {
4337       V[i] = Op.getOperand(i);
4338     }
4339
4340     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
4341
4342     // Build the lower subvector.
4343     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[0], NumElems/2);
4344     // Build the upper subvector.
4345     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[NumElems / 2],
4346                                 NumElems/2);
4347
4348     return ConcatVectors(Lower, Upper, DAG);
4349   }
4350
4351   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4352   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4353   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4354   // is present, so AllOnes is ignored.
4355   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4356       (Op.getValueType().getSizeInBits() != 256 &&
4357        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4358     // Canonicalize this to <4 x i32> (SSE) to
4359     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4360     // eliminated on x86-32 hosts.
4361     if (Op.getValueType() == MVT::v4i32)
4362       return Op;
4363
4364     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4365       return getOnesVector(Op.getValueType(), DAG, dl);
4366     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4367   }
4368
4369   unsigned EVTBits = ExtVT.getSizeInBits();
4370
4371   unsigned NumZero  = 0;
4372   unsigned NumNonZero = 0;
4373   unsigned NonZeros = 0;
4374   bool IsAllConstants = true;
4375   SmallSet<SDValue, 8> Values;
4376   for (unsigned i = 0; i < NumElems; ++i) {
4377     SDValue Elt = Op.getOperand(i);
4378     if (Elt.getOpcode() == ISD::UNDEF)
4379       continue;
4380     Values.insert(Elt);
4381     if (Elt.getOpcode() != ISD::Constant &&
4382         Elt.getOpcode() != ISD::ConstantFP)
4383       IsAllConstants = false;
4384     if (X86::isZeroNode(Elt))
4385       NumZero++;
4386     else {
4387       NonZeros |= (1 << i);
4388       NumNonZero++;
4389     }
4390   }
4391
4392   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4393   if (NumNonZero == 0)
4394     return DAG.getUNDEF(VT);
4395
4396   // Special case for single non-zero, non-undef, element.
4397   if (NumNonZero == 1) {
4398     unsigned Idx = CountTrailingZeros_32(NonZeros);
4399     SDValue Item = Op.getOperand(Idx);
4400
4401     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4402     // the value are obviously zero, truncate the value to i32 and do the
4403     // insertion that way.  Only do this if the value is non-constant or if the
4404     // value is a constant being inserted into element 0.  It is cheaper to do
4405     // a constant pool load than it is to do a movd + shuffle.
4406     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4407         (!IsAllConstants || Idx == 0)) {
4408       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4409         // Handle SSE only.
4410         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
4411         EVT VecVT = MVT::v4i32;
4412         unsigned VecElts = 4;
4413
4414         // Truncate the value (which may itself be a constant) to i32, and
4415         // convert it to a vector with movd (S2V+shuffle to zero extend).
4416         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4417         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4418         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4419                                            Subtarget->hasSSE2(), DAG);
4420
4421         // Now we have our 32-bit value zero extended in the low element of
4422         // a vector.  If Idx != 0, swizzle it into place.
4423         if (Idx != 0) {
4424           SmallVector<int, 4> Mask;
4425           Mask.push_back(Idx);
4426           for (unsigned i = 1; i != VecElts; ++i)
4427             Mask.push_back(i);
4428           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4429                                       DAG.getUNDEF(Item.getValueType()),
4430                                       &Mask[0]);
4431         }
4432         return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Item);
4433       }
4434     }
4435
4436     // If we have a constant or non-constant insertion into the low element of
4437     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4438     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4439     // depending on what the source datatype is.
4440     if (Idx == 0) {
4441       if (NumZero == 0) {
4442         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4443       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4444           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4445         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4446         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4447         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4448                                            DAG);
4449       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4450         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4451         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
4452         EVT MiddleVT = MVT::v4i32;
4453         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4454         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4455                                            Subtarget->hasSSE2(), DAG);
4456         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
4457       }
4458     }
4459
4460     // Is it a vector logical left shift?
4461     if (NumElems == 2 && Idx == 1 &&
4462         X86::isZeroNode(Op.getOperand(0)) &&
4463         !X86::isZeroNode(Op.getOperand(1))) {
4464       unsigned NumBits = VT.getSizeInBits();
4465       return getVShift(true, VT,
4466                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4467                                    VT, Op.getOperand(1)),
4468                        NumBits/2, DAG, *this, dl);
4469     }
4470
4471     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4472       return SDValue();
4473
4474     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4475     // is a non-constant being inserted into an element other than the low one,
4476     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4477     // movd/movss) to move this into the low element, then shuffle it into
4478     // place.
4479     if (EVTBits == 32) {
4480       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4481
4482       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4483       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4484                                          Subtarget->hasSSE2(), DAG);
4485       SmallVector<int, 8> MaskVec;
4486       for (unsigned i = 0; i < NumElems; i++)
4487         MaskVec.push_back(i == Idx ? 0 : 1);
4488       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4489     }
4490   }
4491
4492   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4493   if (Values.size() == 1) {
4494     if (EVTBits == 32) {
4495       // Instead of a shuffle like this:
4496       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4497       // Check if it's possible to issue this instead.
4498       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4499       unsigned Idx = CountTrailingZeros_32(NonZeros);
4500       SDValue Item = Op.getOperand(Idx);
4501       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4502         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4503     }
4504     return SDValue();
4505   }
4506
4507   // A vector full of immediates; various special cases are already
4508   // handled, so this is best done with a single constant-pool load.
4509   if (IsAllConstants)
4510     return SDValue();
4511
4512   // Let legalizer expand 2-wide build_vectors.
4513   if (EVTBits == 64) {
4514     if (NumNonZero == 1) {
4515       // One half is zero or undef.
4516       unsigned Idx = CountTrailingZeros_32(NonZeros);
4517       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4518                                  Op.getOperand(Idx));
4519       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4520                                          Subtarget->hasSSE2(), DAG);
4521     }
4522     return SDValue();
4523   }
4524
4525   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4526   if (EVTBits == 8 && NumElems == 16) {
4527     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4528                                         *this);
4529     if (V.getNode()) return V;
4530   }
4531
4532   if (EVTBits == 16 && NumElems == 8) {
4533     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4534                                       *this);
4535     if (V.getNode()) return V;
4536   }
4537
4538   // If element VT is == 32 bits, turn it into a number of shuffles.
4539   SmallVector<SDValue, 8> V;
4540   V.resize(NumElems);
4541   if (NumElems == 4 && NumZero > 0) {
4542     for (unsigned i = 0; i < 4; ++i) {
4543       bool isZero = !(NonZeros & (1 << i));
4544       if (isZero)
4545         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4546       else
4547         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4548     }
4549
4550     for (unsigned i = 0; i < 2; ++i) {
4551       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4552         default: break;
4553         case 0:
4554           V[i] = V[i*2];  // Must be a zero vector.
4555           break;
4556         case 1:
4557           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4558           break;
4559         case 2:
4560           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4561           break;
4562         case 3:
4563           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4564           break;
4565       }
4566     }
4567
4568     SmallVector<int, 8> MaskVec;
4569     bool Reverse = (NonZeros & 0x3) == 2;
4570     for (unsigned i = 0; i < 2; ++i)
4571       MaskVec.push_back(Reverse ? 1-i : i);
4572     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4573     for (unsigned i = 0; i < 2; ++i)
4574       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4575     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4576   }
4577
4578   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4579     // Check for a build vector of consecutive loads.
4580     for (unsigned i = 0; i < NumElems; ++i)
4581       V[i] = Op.getOperand(i);
4582
4583     // Check for elements which are consecutive loads.
4584     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4585     if (LD.getNode())
4586       return LD;
4587
4588     // For SSE 4.1, use insertps to put the high elements into the low element.
4589     if (getSubtarget()->hasSSE41()) {
4590       SDValue Result;
4591       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4592         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4593       else
4594         Result = DAG.getUNDEF(VT);
4595
4596       for (unsigned i = 1; i < NumElems; ++i) {
4597         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4598         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4599                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4600       }
4601       return Result;
4602     }
4603
4604     // Otherwise, expand into a number of unpckl*, start by extending each of
4605     // our (non-undef) elements to the full vector width with the element in the
4606     // bottom slot of the vector (which generates no code for SSE).
4607     for (unsigned i = 0; i < NumElems; ++i) {
4608       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4609         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4610       else
4611         V[i] = DAG.getUNDEF(VT);
4612     }
4613
4614     // Next, we iteratively mix elements, e.g. for v4f32:
4615     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4616     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4617     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4618     unsigned EltStride = NumElems >> 1;
4619     while (EltStride != 0) {
4620       for (unsigned i = 0; i < EltStride; ++i) {
4621         // If V[i+EltStride] is undef and this is the first round of mixing,
4622         // then it is safe to just drop this shuffle: V[i] is already in the
4623         // right place, the one element (since it's the first round) being
4624         // inserted as undef can be dropped.  This isn't safe for successive
4625         // rounds because they will permute elements within both vectors.
4626         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4627             EltStride == NumElems/2)
4628           continue;
4629
4630         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4631       }
4632       EltStride >>= 1;
4633     }
4634     return V[0];
4635   }
4636   return SDValue();
4637 }
4638
4639 SDValue
4640 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4641   // We support concatenate two MMX registers and place them in a MMX
4642   // register.  This is better than doing a stack convert.
4643   DebugLoc dl = Op.getDebugLoc();
4644   EVT ResVT = Op.getValueType();
4645   assert(Op.getNumOperands() == 2);
4646   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4647          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4648   int Mask[2];
4649   SDValue InVec = DAG.getNode(ISD::BITCAST,dl, MVT::v1i64, Op.getOperand(0));
4650   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4651   InVec = Op.getOperand(1);
4652   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4653     unsigned NumElts = ResVT.getVectorNumElements();
4654     VecOp = DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
4655     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4656                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4657   } else {
4658     InVec = DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, InVec);
4659     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4660     Mask[0] = 0; Mask[1] = 2;
4661     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4662   }
4663   return DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
4664 }
4665
4666 // v8i16 shuffles - Prefer shuffles in the following order:
4667 // 1. [all]   pshuflw, pshufhw, optional move
4668 // 2. [ssse3] 1 x pshufb
4669 // 3. [ssse3] 2 x pshufb + 1 x por
4670 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4671 SDValue
4672 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4673                                             SelectionDAG &DAG) const {
4674   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4675   SDValue V1 = SVOp->getOperand(0);
4676   SDValue V2 = SVOp->getOperand(1);
4677   DebugLoc dl = SVOp->getDebugLoc();
4678   SmallVector<int, 8> MaskVals;
4679
4680   // Determine if more than 1 of the words in each of the low and high quadwords
4681   // of the result come from the same quadword of one of the two inputs.  Undef
4682   // mask values count as coming from any quadword, for better codegen.
4683   SmallVector<unsigned, 4> LoQuad(4);
4684   SmallVector<unsigned, 4> HiQuad(4);
4685   BitVector InputQuads(4);
4686   for (unsigned i = 0; i < 8; ++i) {
4687     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4688     int EltIdx = SVOp->getMaskElt(i);
4689     MaskVals.push_back(EltIdx);
4690     if (EltIdx < 0) {
4691       ++Quad[0];
4692       ++Quad[1];
4693       ++Quad[2];
4694       ++Quad[3];
4695       continue;
4696     }
4697     ++Quad[EltIdx / 4];
4698     InputQuads.set(EltIdx / 4);
4699   }
4700
4701   int BestLoQuad = -1;
4702   unsigned MaxQuad = 1;
4703   for (unsigned i = 0; i < 4; ++i) {
4704     if (LoQuad[i] > MaxQuad) {
4705       BestLoQuad = i;
4706       MaxQuad = LoQuad[i];
4707     }
4708   }
4709
4710   int BestHiQuad = -1;
4711   MaxQuad = 1;
4712   for (unsigned i = 0; i < 4; ++i) {
4713     if (HiQuad[i] > MaxQuad) {
4714       BestHiQuad = i;
4715       MaxQuad = HiQuad[i];
4716     }
4717   }
4718
4719   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4720   // of the two input vectors, shuffle them into one input vector so only a
4721   // single pshufb instruction is necessary. If There are more than 2 input
4722   // quads, disable the next transformation since it does not help SSSE3.
4723   bool V1Used = InputQuads[0] || InputQuads[1];
4724   bool V2Used = InputQuads[2] || InputQuads[3];
4725   if (Subtarget->hasSSSE3()) {
4726     if (InputQuads.count() == 2 && V1Used && V2Used) {
4727       BestLoQuad = InputQuads.find_first();
4728       BestHiQuad = InputQuads.find_next(BestLoQuad);
4729     }
4730     if (InputQuads.count() > 2) {
4731       BestLoQuad = -1;
4732       BestHiQuad = -1;
4733     }
4734   }
4735
4736   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4737   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4738   // words from all 4 input quadwords.
4739   SDValue NewV;
4740   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4741     SmallVector<int, 8> MaskV;
4742     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4743     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4744     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4745                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V1),
4746                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V2), &MaskV[0]);
4747     NewV = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, NewV);
4748
4749     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4750     // source words for the shuffle, to aid later transformations.
4751     bool AllWordsInNewV = true;
4752     bool InOrder[2] = { true, true };
4753     for (unsigned i = 0; i != 8; ++i) {
4754       int idx = MaskVals[i];
4755       if (idx != (int)i)
4756         InOrder[i/4] = false;
4757       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4758         continue;
4759       AllWordsInNewV = false;
4760       break;
4761     }
4762
4763     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4764     if (AllWordsInNewV) {
4765       for (int i = 0; i != 8; ++i) {
4766         int idx = MaskVals[i];
4767         if (idx < 0)
4768           continue;
4769         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4770         if ((idx != i) && idx < 4)
4771           pshufhw = false;
4772         if ((idx != i) && idx > 3)
4773           pshuflw = false;
4774       }
4775       V1 = NewV;
4776       V2Used = false;
4777       BestLoQuad = 0;
4778       BestHiQuad = 1;
4779     }
4780
4781     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4782     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4783     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4784       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4785       unsigned TargetMask = 0;
4786       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4787                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4788       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4789                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4790       V1 = NewV.getOperand(0);
4791       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4792     }
4793   }
4794
4795   // If we have SSSE3, and all words of the result are from 1 input vector,
4796   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4797   // is present, fall back to case 4.
4798   if (Subtarget->hasSSSE3()) {
4799     SmallVector<SDValue,16> pshufbMask;
4800
4801     // If we have elements from both input vectors, set the high bit of the
4802     // shuffle mask element to zero out elements that come from V2 in the V1
4803     // mask, and elements that come from V1 in the V2 mask, so that the two
4804     // results can be OR'd together.
4805     bool TwoInputs = V1Used && V2Used;
4806     for (unsigned i = 0; i != 8; ++i) {
4807       int EltIdx = MaskVals[i] * 2;
4808       if (TwoInputs && (EltIdx >= 16)) {
4809         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4810         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4811         continue;
4812       }
4813       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4814       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4815     }
4816     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V1);
4817     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4818                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4819                                  MVT::v16i8, &pshufbMask[0], 16));
4820     if (!TwoInputs)
4821       return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
4822
4823     // Calculate the shuffle mask for the second input, shuffle it, and
4824     // OR it with the first shuffled input.
4825     pshufbMask.clear();
4826     for (unsigned i = 0; i != 8; ++i) {
4827       int EltIdx = MaskVals[i] * 2;
4828       if (EltIdx < 16) {
4829         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4830         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4831         continue;
4832       }
4833       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4834       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4835     }
4836     V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V2);
4837     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4838                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4839                                  MVT::v16i8, &pshufbMask[0], 16));
4840     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4841     return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
4842   }
4843
4844   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4845   // and update MaskVals with new element order.
4846   BitVector InOrder(8);
4847   if (BestLoQuad >= 0) {
4848     SmallVector<int, 8> MaskV;
4849     for (int i = 0; i != 4; ++i) {
4850       int idx = MaskVals[i];
4851       if (idx < 0) {
4852         MaskV.push_back(-1);
4853         InOrder.set(i);
4854       } else if ((idx / 4) == BestLoQuad) {
4855         MaskV.push_back(idx & 3);
4856         InOrder.set(i);
4857       } else {
4858         MaskV.push_back(-1);
4859       }
4860     }
4861     for (unsigned i = 4; i != 8; ++i)
4862       MaskV.push_back(i);
4863     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4864                                 &MaskV[0]);
4865
4866     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4867       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4868                                NewV.getOperand(0),
4869                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4870                                DAG);
4871   }
4872
4873   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4874   // and update MaskVals with the new element order.
4875   if (BestHiQuad >= 0) {
4876     SmallVector<int, 8> MaskV;
4877     for (unsigned i = 0; i != 4; ++i)
4878       MaskV.push_back(i);
4879     for (unsigned i = 4; i != 8; ++i) {
4880       int idx = MaskVals[i];
4881       if (idx < 0) {
4882         MaskV.push_back(-1);
4883         InOrder.set(i);
4884       } else if ((idx / 4) == BestHiQuad) {
4885         MaskV.push_back((idx & 3) + 4);
4886         InOrder.set(i);
4887       } else {
4888         MaskV.push_back(-1);
4889       }
4890     }
4891     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4892                                 &MaskV[0]);
4893
4894     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4895       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4896                               NewV.getOperand(0),
4897                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4898                               DAG);
4899   }
4900
4901   // In case BestHi & BestLo were both -1, which means each quadword has a word
4902   // from each of the four input quadwords, calculate the InOrder bitvector now
4903   // before falling through to the insert/extract cleanup.
4904   if (BestLoQuad == -1 && BestHiQuad == -1) {
4905     NewV = V1;
4906     for (int i = 0; i != 8; ++i)
4907       if (MaskVals[i] < 0 || MaskVals[i] == i)
4908         InOrder.set(i);
4909   }
4910
4911   // The other elements are put in the right place using pextrw and pinsrw.
4912   for (unsigned i = 0; i != 8; ++i) {
4913     if (InOrder[i])
4914       continue;
4915     int EltIdx = MaskVals[i];
4916     if (EltIdx < 0)
4917       continue;
4918     SDValue ExtOp = (EltIdx < 8)
4919     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4920                   DAG.getIntPtrConstant(EltIdx))
4921     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4922                   DAG.getIntPtrConstant(EltIdx - 8));
4923     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4924                        DAG.getIntPtrConstant(i));
4925   }
4926   return NewV;
4927 }
4928
4929 // v16i8 shuffles - Prefer shuffles in the following order:
4930 // 1. [ssse3] 1 x pshufb
4931 // 2. [ssse3] 2 x pshufb + 1 x por
4932 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4933 static
4934 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4935                                  SelectionDAG &DAG,
4936                                  const X86TargetLowering &TLI) {
4937   SDValue V1 = SVOp->getOperand(0);
4938   SDValue V2 = SVOp->getOperand(1);
4939   DebugLoc dl = SVOp->getDebugLoc();
4940   SmallVector<int, 16> MaskVals;
4941   SVOp->getMask(MaskVals);
4942
4943   // If we have SSSE3, case 1 is generated when all result bytes come from
4944   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4945   // present, fall back to case 3.
4946   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4947   bool V1Only = true;
4948   bool V2Only = true;
4949   for (unsigned i = 0; i < 16; ++i) {
4950     int EltIdx = MaskVals[i];
4951     if (EltIdx < 0)
4952       continue;
4953     if (EltIdx < 16)
4954       V2Only = false;
4955     else
4956       V1Only = false;
4957   }
4958
4959   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4960   if (TLI.getSubtarget()->hasSSSE3()) {
4961     SmallVector<SDValue,16> pshufbMask;
4962
4963     // If all result elements are from one input vector, then only translate
4964     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4965     //
4966     // Otherwise, we have elements from both input vectors, and must zero out
4967     // elements that come from V2 in the first mask, and V1 in the second mask
4968     // so that we can OR them together.
4969     bool TwoInputs = !(V1Only || V2Only);
4970     for (unsigned i = 0; i != 16; ++i) {
4971       int EltIdx = MaskVals[i];
4972       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4973         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4974         continue;
4975       }
4976       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4977     }
4978     // If all the elements are from V2, assign it to V1 and return after
4979     // building the first pshufb.
4980     if (V2Only)
4981       V1 = V2;
4982     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4983                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4984                                  MVT::v16i8, &pshufbMask[0], 16));
4985     if (!TwoInputs)
4986       return V1;
4987
4988     // Calculate the shuffle mask for the second input, shuffle it, and
4989     // OR it with the first shuffled input.
4990     pshufbMask.clear();
4991     for (unsigned i = 0; i != 16; ++i) {
4992       int EltIdx = MaskVals[i];
4993       if (EltIdx < 16) {
4994         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4995         continue;
4996       }
4997       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4998     }
4999     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5000                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5001                                  MVT::v16i8, &pshufbMask[0], 16));
5002     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5003   }
5004
5005   // No SSSE3 - Calculate in place words and then fix all out of place words
5006   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
5007   // the 16 different words that comprise the two doublequadword input vectors.
5008   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5009   V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V2);
5010   SDValue NewV = V2Only ? V2 : V1;
5011   for (int i = 0; i != 8; ++i) {
5012     int Elt0 = MaskVals[i*2];
5013     int Elt1 = MaskVals[i*2+1];
5014
5015     // This word of the result is all undef, skip it.
5016     if (Elt0 < 0 && Elt1 < 0)
5017       continue;
5018
5019     // This word of the result is already in the correct place, skip it.
5020     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
5021       continue;
5022     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
5023       continue;
5024
5025     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
5026     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
5027     SDValue InsElt;
5028
5029     // If Elt0 and Elt1 are defined, are consecutive, and can be load
5030     // using a single extract together, load it and store it.
5031     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
5032       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5033                            DAG.getIntPtrConstant(Elt1 / 2));
5034       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5035                         DAG.getIntPtrConstant(i));
5036       continue;
5037     }
5038
5039     // If Elt1 is defined, extract it from the appropriate source.  If the
5040     // source byte is not also odd, shift the extracted word left 8 bits
5041     // otherwise clear the bottom 8 bits if we need to do an or.
5042     if (Elt1 >= 0) {
5043       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5044                            DAG.getIntPtrConstant(Elt1 / 2));
5045       if ((Elt1 & 1) == 0)
5046         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
5047                              DAG.getConstant(8, TLI.getShiftAmountTy()));
5048       else if (Elt0 >= 0)
5049         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
5050                              DAG.getConstant(0xFF00, MVT::i16));
5051     }
5052     // If Elt0 is defined, extract it from the appropriate source.  If the
5053     // source byte is not also even, shift the extracted word right 8 bits. If
5054     // Elt1 was also defined, OR the extracted values together before
5055     // inserting them in the result.
5056     if (Elt0 >= 0) {
5057       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
5058                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
5059       if ((Elt0 & 1) != 0)
5060         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
5061                               DAG.getConstant(8, TLI.getShiftAmountTy()));
5062       else if (Elt1 >= 0)
5063         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
5064                              DAG.getConstant(0x00FF, MVT::i16));
5065       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
5066                          : InsElt0;
5067     }
5068     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5069                        DAG.getIntPtrConstant(i));
5070   }
5071   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, NewV);
5072 }
5073
5074 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
5075 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
5076 /// done when every pair / quad of shuffle mask elements point to elements in
5077 /// the right sequence. e.g.
5078 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
5079 static
5080 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
5081                                  SelectionDAG &DAG, DebugLoc dl) {
5082   EVT VT = SVOp->getValueType(0);
5083   SDValue V1 = SVOp->getOperand(0);
5084   SDValue V2 = SVOp->getOperand(1);
5085   unsigned NumElems = VT.getVectorNumElements();
5086   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
5087   EVT NewVT;
5088   switch (VT.getSimpleVT().SimpleTy) {
5089   default: assert(false && "Unexpected!");
5090   case MVT::v4f32: NewVT = MVT::v2f64; break;
5091   case MVT::v4i32: NewVT = MVT::v2i64; break;
5092   case MVT::v8i16: NewVT = MVT::v4i32; break;
5093   case MVT::v16i8: NewVT = MVT::v4i32; break;
5094   }
5095
5096   int Scale = NumElems / NewWidth;
5097   SmallVector<int, 8> MaskVec;
5098   for (unsigned i = 0; i < NumElems; i += Scale) {
5099     int StartIdx = -1;
5100     for (int j = 0; j < Scale; ++j) {
5101       int EltIdx = SVOp->getMaskElt(i+j);
5102       if (EltIdx < 0)
5103         continue;
5104       if (StartIdx == -1)
5105         StartIdx = EltIdx - (EltIdx % Scale);
5106       if (EltIdx != StartIdx + j)
5107         return SDValue();
5108     }
5109     if (StartIdx == -1)
5110       MaskVec.push_back(-1);
5111     else
5112       MaskVec.push_back(StartIdx / Scale);
5113   }
5114
5115   V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
5116   V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
5117   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
5118 }
5119
5120 /// getVZextMovL - Return a zero-extending vector move low node.
5121 ///
5122 static SDValue getVZextMovL(EVT VT, EVT OpVT,
5123                             SDValue SrcOp, SelectionDAG &DAG,
5124                             const X86Subtarget *Subtarget, DebugLoc dl) {
5125   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
5126     LoadSDNode *LD = NULL;
5127     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
5128       LD = dyn_cast<LoadSDNode>(SrcOp);
5129     if (!LD) {
5130       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
5131       // instead.
5132       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
5133       if ((ExtVT != MVT::i64 || Subtarget->is64Bit()) &&
5134           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
5135           SrcOp.getOperand(0).getOpcode() == ISD::BITCAST &&
5136           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
5137         // PR2108
5138         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
5139         return DAG.getNode(ISD::BITCAST, dl, VT,
5140                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5141                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5142                                                    OpVT,
5143                                                    SrcOp.getOperand(0)
5144                                                           .getOperand(0))));
5145       }
5146     }
5147   }
5148
5149   return DAG.getNode(ISD::BITCAST, dl, VT,
5150                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5151                                  DAG.getNode(ISD::BITCAST, dl,
5152                                              OpVT, SrcOp)));
5153 }
5154
5155 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
5156 /// shuffles.
5157 static SDValue
5158 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5159   SDValue V1 = SVOp->getOperand(0);
5160   SDValue V2 = SVOp->getOperand(1);
5161   DebugLoc dl = SVOp->getDebugLoc();
5162   EVT VT = SVOp->getValueType(0);
5163
5164   SmallVector<std::pair<int, int>, 8> Locs;
5165   Locs.resize(4);
5166   SmallVector<int, 8> Mask1(4U, -1);
5167   SmallVector<int, 8> PermMask;
5168   SVOp->getMask(PermMask);
5169
5170   unsigned NumHi = 0;
5171   unsigned NumLo = 0;
5172   for (unsigned i = 0; i != 4; ++i) {
5173     int Idx = PermMask[i];
5174     if (Idx < 0) {
5175       Locs[i] = std::make_pair(-1, -1);
5176     } else {
5177       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
5178       if (Idx < 4) {
5179         Locs[i] = std::make_pair(0, NumLo);
5180         Mask1[NumLo] = Idx;
5181         NumLo++;
5182       } else {
5183         Locs[i] = std::make_pair(1, NumHi);
5184         if (2+NumHi < 4)
5185           Mask1[2+NumHi] = Idx;
5186         NumHi++;
5187       }
5188     }
5189   }
5190
5191   if (NumLo <= 2 && NumHi <= 2) {
5192     // If no more than two elements come from either vector. This can be
5193     // implemented with two shuffles. First shuffle gather the elements.
5194     // The second shuffle, which takes the first shuffle as both of its
5195     // vector operands, put the elements into the right order.
5196     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5197
5198     SmallVector<int, 8> Mask2(4U, -1);
5199
5200     for (unsigned i = 0; i != 4; ++i) {
5201       if (Locs[i].first == -1)
5202         continue;
5203       else {
5204         unsigned Idx = (i < 2) ? 0 : 4;
5205         Idx += Locs[i].first * 2 + Locs[i].second;
5206         Mask2[i] = Idx;
5207       }
5208     }
5209
5210     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
5211   } else if (NumLo == 3 || NumHi == 3) {
5212     // Otherwise, we must have three elements from one vector, call it X, and
5213     // one element from the other, call it Y.  First, use a shufps to build an
5214     // intermediate vector with the one element from Y and the element from X
5215     // that will be in the same half in the final destination (the indexes don't
5216     // matter). Then, use a shufps to build the final vector, taking the half
5217     // containing the element from Y from the intermediate, and the other half
5218     // from X.
5219     if (NumHi == 3) {
5220       // Normalize it so the 3 elements come from V1.
5221       CommuteVectorShuffleMask(PermMask, VT);
5222       std::swap(V1, V2);
5223     }
5224
5225     // Find the element from V2.
5226     unsigned HiIndex;
5227     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5228       int Val = PermMask[HiIndex];
5229       if (Val < 0)
5230         continue;
5231       if (Val >= 4)
5232         break;
5233     }
5234
5235     Mask1[0] = PermMask[HiIndex];
5236     Mask1[1] = -1;
5237     Mask1[2] = PermMask[HiIndex^1];
5238     Mask1[3] = -1;
5239     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5240
5241     if (HiIndex >= 2) {
5242       Mask1[0] = PermMask[0];
5243       Mask1[1] = PermMask[1];
5244       Mask1[2] = HiIndex & 1 ? 6 : 4;
5245       Mask1[3] = HiIndex & 1 ? 4 : 6;
5246       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5247     } else {
5248       Mask1[0] = HiIndex & 1 ? 2 : 0;
5249       Mask1[1] = HiIndex & 1 ? 0 : 2;
5250       Mask1[2] = PermMask[2];
5251       Mask1[3] = PermMask[3];
5252       if (Mask1[2] >= 0)
5253         Mask1[2] += 4;
5254       if (Mask1[3] >= 0)
5255         Mask1[3] += 4;
5256       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5257     }
5258   }
5259
5260   // Break it into (shuffle shuffle_hi, shuffle_lo).
5261   Locs.clear();
5262   SmallVector<int,8> LoMask(4U, -1);
5263   SmallVector<int,8> HiMask(4U, -1);
5264
5265   SmallVector<int,8> *MaskPtr = &LoMask;
5266   unsigned MaskIdx = 0;
5267   unsigned LoIdx = 0;
5268   unsigned HiIdx = 2;
5269   for (unsigned i = 0; i != 4; ++i) {
5270     if (i == 2) {
5271       MaskPtr = &HiMask;
5272       MaskIdx = 1;
5273       LoIdx = 0;
5274       HiIdx = 2;
5275     }
5276     int Idx = PermMask[i];
5277     if (Idx < 0) {
5278       Locs[i] = std::make_pair(-1, -1);
5279     } else if (Idx < 4) {
5280       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5281       (*MaskPtr)[LoIdx] = Idx;
5282       LoIdx++;
5283     } else {
5284       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5285       (*MaskPtr)[HiIdx] = Idx;
5286       HiIdx++;
5287     }
5288   }
5289
5290   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5291   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5292   SmallVector<int, 8> MaskOps;
5293   for (unsigned i = 0; i != 4; ++i) {
5294     if (Locs[i].first == -1) {
5295       MaskOps.push_back(-1);
5296     } else {
5297       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5298       MaskOps.push_back(Idx);
5299     }
5300   }
5301   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5302 }
5303
5304 static bool MayFoldVectorLoad(SDValue V) {
5305   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5306     V = V.getOperand(0);
5307   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5308     V = V.getOperand(0);
5309   if (MayFoldLoad(V))
5310     return true;
5311   return false;
5312 }
5313
5314 // FIXME: the version above should always be used. Since there's
5315 // a bug where several vector shuffles can't be folded because the
5316 // DAG is not updated during lowering and a node claims to have two
5317 // uses while it only has one, use this version, and let isel match
5318 // another instruction if the load really happens to have more than
5319 // one use. Remove this version after this bug get fixed.
5320 // rdar://8434668, PR8156
5321 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5322   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5323     V = V.getOperand(0);
5324   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5325     V = V.getOperand(0);
5326   if (ISD::isNormalLoad(V.getNode()))
5327     return true;
5328   return false;
5329 }
5330
5331 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5332 /// a vector extract, and if both can be later optimized into a single load.
5333 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5334 /// here because otherwise a target specific shuffle node is going to be
5335 /// emitted for this shuffle, and the optimization not done.
5336 /// FIXME: This is probably not the best approach, but fix the problem
5337 /// until the right path is decided.
5338 static
5339 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5340                                          const TargetLowering &TLI) {
5341   EVT VT = V.getValueType();
5342   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5343
5344   // Be sure that the vector shuffle is present in a pattern like this:
5345   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5346   if (!V.hasOneUse())
5347     return false;
5348
5349   SDNode *N = *V.getNode()->use_begin();
5350   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5351     return false;
5352
5353   SDValue EltNo = N->getOperand(1);
5354   if (!isa<ConstantSDNode>(EltNo))
5355     return false;
5356
5357   // If the bit convert changed the number of elements, it is unsafe
5358   // to examine the mask.
5359   bool HasShuffleIntoBitcast = false;
5360   if (V.getOpcode() == ISD::BITCAST) {
5361     EVT SrcVT = V.getOperand(0).getValueType();
5362     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5363       return false;
5364     V = V.getOperand(0);
5365     HasShuffleIntoBitcast = true;
5366   }
5367
5368   // Select the input vector, guarding against out of range extract vector.
5369   unsigned NumElems = VT.getVectorNumElements();
5370   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5371   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5372   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5373
5374   // Skip one more bit_convert if necessary
5375   if (V.getOpcode() == ISD::BITCAST)
5376     V = V.getOperand(0);
5377
5378   if (ISD::isNormalLoad(V.getNode())) {
5379     // Is the original load suitable?
5380     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5381
5382     // FIXME: avoid the multi-use bug that is preventing lots of
5383     // of foldings to be detected, this is still wrong of course, but
5384     // give the temporary desired behavior, and if it happens that
5385     // the load has real more uses, during isel it will not fold, and
5386     // will generate poor code.
5387     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5388       return false;
5389
5390     if (!HasShuffleIntoBitcast)
5391       return true;
5392
5393     // If there's a bitcast before the shuffle, check if the load type and
5394     // alignment is valid.
5395     unsigned Align = LN0->getAlignment();
5396     unsigned NewAlign =
5397       TLI.getTargetData()->getABITypeAlignment(
5398                                     VT.getTypeForEVT(*DAG.getContext()));
5399
5400     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5401       return false;
5402   }
5403
5404   return true;
5405 }
5406
5407 static
5408 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
5409   EVT VT = Op.getValueType();
5410
5411   // Canonizalize to v2f64.
5412   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, V1);
5413   return DAG.getNode(ISD::BITCAST, dl, VT,
5414                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
5415                                           V1, DAG));
5416 }
5417
5418 static
5419 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5420                         bool HasSSE2) {
5421   SDValue V1 = Op.getOperand(0);
5422   SDValue V2 = Op.getOperand(1);
5423   EVT VT = Op.getValueType();
5424
5425   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5426
5427   if (HasSSE2 && VT == MVT::v2f64)
5428     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5429
5430   // v4f32 or v4i32
5431   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5432 }
5433
5434 static
5435 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5436   SDValue V1 = Op.getOperand(0);
5437   SDValue V2 = Op.getOperand(1);
5438   EVT VT = Op.getValueType();
5439
5440   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5441          "unsupported shuffle type");
5442
5443   if (V2.getOpcode() == ISD::UNDEF)
5444     V2 = V1;
5445
5446   // v4i32 or v4f32
5447   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5448 }
5449
5450 static
5451 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5452   SDValue V1 = Op.getOperand(0);
5453   SDValue V2 = Op.getOperand(1);
5454   EVT VT = Op.getValueType();
5455   unsigned NumElems = VT.getVectorNumElements();
5456
5457   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5458   // operand of these instructions is only memory, so check if there's a
5459   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5460   // same masks.
5461   bool CanFoldLoad = false;
5462
5463   // Trivial case, when V2 comes from a load.
5464   if (MayFoldVectorLoad(V2))
5465     CanFoldLoad = true;
5466
5467   // When V1 is a load, it can be folded later into a store in isel, example:
5468   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5469   //    turns into:
5470   //  (MOVLPSmr addr:$src1, VR128:$src2)
5471   // So, recognize this potential and also use MOVLPS or MOVLPD
5472   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5473     CanFoldLoad = true;
5474
5475   if (CanFoldLoad) {
5476     if (HasSSE2 && NumElems == 2)
5477       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5478
5479     if (NumElems == 4)
5480       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5481   }
5482
5483   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5484   // movl and movlp will both match v2i64, but v2i64 is never matched by
5485   // movl earlier because we make it strict to avoid messing with the movlp load
5486   // folding logic (see the code above getMOVLP call). Match it here then,
5487   // this is horrible, but will stay like this until we move all shuffle
5488   // matching to x86 specific nodes. Note that for the 1st condition all
5489   // types are matched with movsd.
5490   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5491     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5492   else if (HasSSE2)
5493     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5494
5495
5496   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5497
5498   // Invert the operand order and use SHUFPS to match it.
5499   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5500                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5501 }
5502
5503 static inline unsigned getUNPCKLOpcode(EVT VT) {
5504   switch(VT.getSimpleVT().SimpleTy) {
5505   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5506   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5507   case MVT::v4f32: return X86ISD::UNPCKLPS;
5508   case MVT::v2f64: return X86ISD::UNPCKLPD;
5509   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5510   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5511   default:
5512     llvm_unreachable("Unknown type for unpckl");
5513   }
5514   return 0;
5515 }
5516
5517 static inline unsigned getUNPCKHOpcode(EVT VT) {
5518   switch(VT.getSimpleVT().SimpleTy) {
5519   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5520   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5521   case MVT::v4f32: return X86ISD::UNPCKHPS;
5522   case MVT::v2f64: return X86ISD::UNPCKHPD;
5523   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5524   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5525   default:
5526     llvm_unreachable("Unknown type for unpckh");
5527   }
5528   return 0;
5529 }
5530
5531 static
5532 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5533                                const TargetLowering &TLI,
5534                                const X86Subtarget *Subtarget) {
5535   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5536   EVT VT = Op.getValueType();
5537   DebugLoc dl = Op.getDebugLoc();
5538   SDValue V1 = Op.getOperand(0);
5539   SDValue V2 = Op.getOperand(1);
5540
5541   if (isZeroShuffle(SVOp))
5542     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5543
5544   // Handle splat operations
5545   if (SVOp->isSplat()) {
5546     // Special case, this is the only place now where it's
5547     // allowed to return a vector_shuffle operation without
5548     // using a target specific node, because *hopefully* it
5549     // will be optimized away by the dag combiner.
5550     if (VT.getVectorNumElements() <= 4 &&
5551         CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5552       return Op;
5553
5554     // Handle splats by matching through known masks
5555     if (VT.getVectorNumElements() <= 4)
5556       return SDValue();
5557
5558     // Canonicalize all of the remaining to v4f32.
5559     return PromoteSplat(SVOp, DAG);
5560   }
5561
5562   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5563   // do it!
5564   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5565     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5566     if (NewOp.getNode())
5567       return DAG.getNode(ISD::BITCAST, dl, VT, NewOp);
5568   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5569     // FIXME: Figure out a cleaner way to do this.
5570     // Try to make use of movq to zero out the top part.
5571     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5572       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5573       if (NewOp.getNode()) {
5574         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5575           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5576                               DAG, Subtarget, dl);
5577       }
5578     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5579       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5580       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5581         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5582                             DAG, Subtarget, dl);
5583     }
5584   }
5585   return SDValue();
5586 }
5587
5588 SDValue
5589 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5590   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5591   SDValue V1 = Op.getOperand(0);
5592   SDValue V2 = Op.getOperand(1);
5593   EVT VT = Op.getValueType();
5594   DebugLoc dl = Op.getDebugLoc();
5595   unsigned NumElems = VT.getVectorNumElements();
5596   bool isMMX = VT.getSizeInBits() == 64;
5597   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5598   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5599   bool V1IsSplat = false;
5600   bool V2IsSplat = false;
5601   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5602   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5603   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
5604   MachineFunction &MF = DAG.getMachineFunction();
5605   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5606
5607   // Shuffle operations on MMX not supported.
5608   if (isMMX)
5609     return Op;
5610
5611   // Vector shuffle lowering takes 3 steps:
5612   //
5613   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
5614   //    narrowing and commutation of operands should be handled.
5615   // 2) Matching of shuffles with known shuffle masks to x86 target specific
5616   //    shuffle nodes.
5617   // 3) Rewriting of unmatched masks into new generic shuffle operations,
5618   //    so the shuffle can be broken into other shuffles and the legalizer can
5619   //    try the lowering again.
5620   //
5621   // The general ideia is that no vector_shuffle operation should be left to
5622   // be matched during isel, all of them must be converted to a target specific
5623   // node here.
5624
5625   // Normalize the input vectors. Here splats, zeroed vectors, profitable
5626   // narrowing and commutation of operands should be handled. The actual code
5627   // doesn't include all of those, work in progress...
5628   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
5629   if (NewOp.getNode())
5630     return NewOp;
5631
5632   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
5633   // unpckh_undef). Only use pshufd if speed is more important than size.
5634   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
5635     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5636       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5637   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
5638     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5639       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5640
5641   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
5642       RelaxedMayFoldVectorLoad(V1))
5643     return getMOVDDup(Op, dl, V1, DAG);
5644
5645   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
5646     return getMOVHighToLow(Op, dl, DAG);
5647
5648   // Use to match splats
5649   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
5650       (VT == MVT::v2f64 || VT == MVT::v2i64))
5651     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5652
5653   if (X86::isPSHUFDMask(SVOp)) {
5654     // The actual implementation will match the mask in the if above and then
5655     // during isel it can match several different instructions, not only pshufd
5656     // as its name says, sad but true, emulate the behavior for now...
5657     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5658         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5659
5660     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5661
5662     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5663       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5664
5665     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5666       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5667                                   TargetMask, DAG);
5668
5669     if (VT == MVT::v4f32)
5670       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5671                                   TargetMask, DAG);
5672   }
5673
5674   // Check if this can be converted into a logical shift.
5675   bool isLeft = false;
5676   unsigned ShAmt = 0;
5677   SDValue ShVal;
5678   bool isShift = getSubtarget()->hasSSE2() &&
5679     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5680   if (isShift && ShVal.hasOneUse()) {
5681     // If the shifted value has multiple uses, it may be cheaper to use
5682     // v_set0 + movlhps or movhlps, etc.
5683     EVT EltVT = VT.getVectorElementType();
5684     ShAmt *= EltVT.getSizeInBits();
5685     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5686   }
5687
5688   if (X86::isMOVLMask(SVOp)) {
5689     if (V1IsUndef)
5690       return V2;
5691     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5692       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5693     if (!X86::isMOVLPMask(SVOp)) {
5694       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5695         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5696
5697       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5698         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5699     }
5700   }
5701
5702   // FIXME: fold these into legal mask.
5703   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5704     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5705
5706   if (X86::isMOVHLPSMask(SVOp))
5707     return getMOVHighToLow(Op, dl, DAG);
5708
5709   if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5710     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5711
5712   if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5713     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5714
5715   if (X86::isMOVLPMask(SVOp))
5716     return getMOVLP(Op, dl, DAG, HasSSE2);
5717
5718   if (ShouldXformToMOVHLPS(SVOp) ||
5719       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5720     return CommuteVectorShuffle(SVOp, DAG);
5721
5722   if (isShift) {
5723     // No better options. Use a vshl / vsrl.
5724     EVT EltVT = VT.getVectorElementType();
5725     ShAmt *= EltVT.getSizeInBits();
5726     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5727   }
5728
5729   bool Commuted = false;
5730   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5731   // 1,1,1,1 -> v8i16 though.
5732   V1IsSplat = isSplatVector(V1.getNode());
5733   V2IsSplat = isSplatVector(V2.getNode());
5734
5735   // Canonicalize the splat or undef, if present, to be on the RHS.
5736   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5737     Op = CommuteVectorShuffle(SVOp, DAG);
5738     SVOp = cast<ShuffleVectorSDNode>(Op);
5739     V1 = SVOp->getOperand(0);
5740     V2 = SVOp->getOperand(1);
5741     std::swap(V1IsSplat, V2IsSplat);
5742     std::swap(V1IsUndef, V2IsUndef);
5743     Commuted = true;
5744   }
5745
5746   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5747     // Shuffling low element of v1 into undef, just return v1.
5748     if (V2IsUndef)
5749       return V1;
5750     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5751     // the instruction selector will not match, so get a canonical MOVL with
5752     // swapped operands to undo the commute.
5753     return getMOVL(DAG, dl, VT, V2, V1);
5754   }
5755
5756   if (X86::isUNPCKLMask(SVOp))
5757     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
5758
5759   if (X86::isUNPCKHMask(SVOp))
5760     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
5761
5762   if (V2IsSplat) {
5763     // Normalize mask so all entries that point to V2 points to its first
5764     // element then try to match unpck{h|l} again. If match, return a
5765     // new vector_shuffle with the corrected mask.
5766     SDValue NewMask = NormalizeMask(SVOp, DAG);
5767     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5768     if (NSVOp != SVOp) {
5769       if (X86::isUNPCKLMask(NSVOp, true)) {
5770         return NewMask;
5771       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5772         return NewMask;
5773       }
5774     }
5775   }
5776
5777   if (Commuted) {
5778     // Commute is back and try unpck* again.
5779     // FIXME: this seems wrong.
5780     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5781     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5782
5783     if (X86::isUNPCKLMask(NewSVOp))
5784       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
5785
5786     if (X86::isUNPCKHMask(NewSVOp))
5787       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
5788   }
5789
5790   // Normalize the node to match x86 shuffle ops if needed
5791   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5792     return CommuteVectorShuffle(SVOp, DAG);
5793
5794   // The checks below are all present in isShuffleMaskLegal, but they are
5795   // inlined here right now to enable us to directly emit target specific
5796   // nodes, and remove one by one until they don't return Op anymore.
5797   SmallVector<int, 16> M;
5798   SVOp->getMask(M);
5799
5800   if (isPALIGNRMask(M, VT, HasSSSE3))
5801     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
5802                                 X86::getShufflePALIGNRImmediate(SVOp),
5803                                 DAG);
5804
5805   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
5806       SVOp->getSplatIndex() == 0 && V2IsUndef) {
5807     if (VT == MVT::v2f64)
5808       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
5809     if (VT == MVT::v2i64)
5810       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
5811   }
5812
5813   if (isPSHUFHWMask(M, VT))
5814     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
5815                                 X86::getShufflePSHUFHWImmediate(SVOp),
5816                                 DAG);
5817
5818   if (isPSHUFLWMask(M, VT))
5819     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
5820                                 X86::getShufflePSHUFLWImmediate(SVOp),
5821                                 DAG);
5822
5823   if (isSHUFPMask(M, VT)) {
5824     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5825     if (VT == MVT::v4f32 || VT == MVT::v4i32)
5826       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
5827                                   TargetMask, DAG);
5828     if (VT == MVT::v2f64 || VT == MVT::v2i64)
5829       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
5830                                   TargetMask, DAG);
5831   }
5832
5833   if (X86::isUNPCKL_v_undef_Mask(SVOp))
5834     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5835       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5836   if (X86::isUNPCKH_v_undef_Mask(SVOp))
5837     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5838       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5839
5840   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5841   if (VT == MVT::v8i16) {
5842     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5843     if (NewOp.getNode())
5844       return NewOp;
5845   }
5846
5847   if (VT == MVT::v16i8) {
5848     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5849     if (NewOp.getNode())
5850       return NewOp;
5851   }
5852
5853   // Handle all 4 wide cases with a number of shuffles.
5854   if (NumElems == 4)
5855     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5856
5857   return SDValue();
5858 }
5859
5860 SDValue
5861 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5862                                                 SelectionDAG &DAG) const {
5863   EVT VT = Op.getValueType();
5864   DebugLoc dl = Op.getDebugLoc();
5865   if (VT.getSizeInBits() == 8) {
5866     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5867                                     Op.getOperand(0), Op.getOperand(1));
5868     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5869                                     DAG.getValueType(VT));
5870     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5871   } else if (VT.getSizeInBits() == 16) {
5872     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5873     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5874     if (Idx == 0)
5875       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5876                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5877                                      DAG.getNode(ISD::BITCAST, dl,
5878                                                  MVT::v4i32,
5879                                                  Op.getOperand(0)),
5880                                      Op.getOperand(1)));
5881     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5882                                     Op.getOperand(0), Op.getOperand(1));
5883     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5884                                     DAG.getValueType(VT));
5885     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5886   } else if (VT == MVT::f32) {
5887     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5888     // the result back to FR32 register. It's only worth matching if the
5889     // result has a single use which is a store or a bitcast to i32.  And in
5890     // the case of a store, it's not worth it if the index is a constant 0,
5891     // because a MOVSSmr can be used instead, which is smaller and faster.
5892     if (!Op.hasOneUse())
5893       return SDValue();
5894     SDNode *User = *Op.getNode()->use_begin();
5895     if ((User->getOpcode() != ISD::STORE ||
5896          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5897           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5898         (User->getOpcode() != ISD::BITCAST ||
5899          User->getValueType(0) != MVT::i32))
5900       return SDValue();
5901     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5902                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
5903                                               Op.getOperand(0)),
5904                                               Op.getOperand(1));
5905     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
5906   } else if (VT == MVT::i32) {
5907     // ExtractPS works with constant index.
5908     if (isa<ConstantSDNode>(Op.getOperand(1)))
5909       return Op;
5910   }
5911   return SDValue();
5912 }
5913
5914
5915 SDValue
5916 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5917                                            SelectionDAG &DAG) const {
5918   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5919     return SDValue();
5920
5921   SDValue Vec = Op.getOperand(0);
5922   EVT VecVT = Vec.getValueType();
5923
5924   // If this is a 256-bit vector result, first extract the 128-bit
5925   // vector and then extract from the 128-bit vector.
5926   if (VecVT.getSizeInBits() > 128) {
5927     DebugLoc dl = Op.getNode()->getDebugLoc();
5928     unsigned NumElems = VecVT.getVectorNumElements();
5929     SDValue Idx = Op.getOperand(1);
5930
5931     if (!isa<ConstantSDNode>(Idx))
5932       return SDValue();
5933
5934     unsigned ExtractNumElems = NumElems / (VecVT.getSizeInBits() / 128);
5935     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
5936
5937     // Get the 128-bit vector.
5938     bool Upper = IdxVal >= ExtractNumElems;
5939     Vec = Extract128BitVector(Vec, Idx, DAG, dl);
5940
5941     // Extract from it.
5942     SDValue ScaledIdx = Idx;
5943     if (Upper)
5944       ScaledIdx = DAG.getNode(ISD::SUB, dl, Idx.getValueType(), Idx,
5945                               DAG.getConstant(ExtractNumElems,
5946                                               Idx.getValueType()));
5947     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
5948                        ScaledIdx);
5949   }
5950
5951   assert(Vec.getValueSizeInBits() <= 128 && "Unexpected vector length");
5952
5953   if (Subtarget->hasSSE41()) {
5954     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5955     if (Res.getNode())
5956       return Res;
5957   }
5958
5959   EVT VT = Op.getValueType();
5960   DebugLoc dl = Op.getDebugLoc();
5961   // TODO: handle v16i8.
5962   if (VT.getSizeInBits() == 16) {
5963     SDValue Vec = Op.getOperand(0);
5964     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5965     if (Idx == 0)
5966       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5967                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5968                                      DAG.getNode(ISD::BITCAST, dl,
5969                                                  MVT::v4i32, Vec),
5970                                      Op.getOperand(1)));
5971     // Transform it so it match pextrw which produces a 32-bit result.
5972     EVT EltVT = MVT::i32;
5973     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5974                                     Op.getOperand(0), Op.getOperand(1));
5975     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5976                                     DAG.getValueType(VT));
5977     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5978   } else if (VT.getSizeInBits() == 32) {
5979     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5980     if (Idx == 0)
5981       return Op;
5982
5983     // SHUFPS the element to the lowest double word, then movss.
5984     int Mask[4] = { Idx, -1, -1, -1 };
5985     EVT VVT = Op.getOperand(0).getValueType();
5986     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5987                                        DAG.getUNDEF(VVT), Mask);
5988     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5989                        DAG.getIntPtrConstant(0));
5990   } else if (VT.getSizeInBits() == 64) {
5991     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5992     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5993     //        to match extract_elt for f64.
5994     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5995     if (Idx == 0)
5996       return Op;
5997
5998     // UNPCKHPD the element to the lowest double word, then movsd.
5999     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
6000     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
6001     int Mask[2] = { 1, -1 };
6002     EVT VVT = Op.getOperand(0).getValueType();
6003     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6004                                        DAG.getUNDEF(VVT), Mask);
6005     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6006                        DAG.getIntPtrConstant(0));
6007   }
6008
6009   return SDValue();
6010 }
6011
6012 SDValue
6013 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
6014                                                SelectionDAG &DAG) const {
6015   EVT VT = Op.getValueType();
6016   EVT EltVT = VT.getVectorElementType();
6017   DebugLoc dl = Op.getDebugLoc();
6018
6019   SDValue N0 = Op.getOperand(0);
6020   SDValue N1 = Op.getOperand(1);
6021   SDValue N2 = Op.getOperand(2);
6022
6023   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
6024       isa<ConstantSDNode>(N2)) {
6025     unsigned Opc;
6026     if (VT == MVT::v8i16)
6027       Opc = X86ISD::PINSRW;
6028     else if (VT == MVT::v16i8)
6029       Opc = X86ISD::PINSRB;
6030     else
6031       Opc = X86ISD::PINSRB;
6032
6033     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
6034     // argument.
6035     if (N1.getValueType() != MVT::i32)
6036       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6037     if (N2.getValueType() != MVT::i32)
6038       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6039     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
6040   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
6041     // Bits [7:6] of the constant are the source select.  This will always be
6042     //  zero here.  The DAG Combiner may combine an extract_elt index into these
6043     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
6044     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
6045     // Bits [5:4] of the constant are the destination select.  This is the
6046     //  value of the incoming immediate.
6047     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
6048     //   combine either bitwise AND or insert of float 0.0 to set these bits.
6049     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
6050     // Create this as a scalar to vector..
6051     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
6052     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
6053   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
6054     // PINSR* works with constant index.
6055     return Op;
6056   }
6057   return SDValue();
6058 }
6059
6060 SDValue
6061 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
6062   EVT VT = Op.getValueType();
6063   EVT EltVT = VT.getVectorElementType();
6064
6065   DebugLoc dl = Op.getDebugLoc();
6066   SDValue N0 = Op.getOperand(0);
6067   SDValue N1 = Op.getOperand(1);
6068   SDValue N2 = Op.getOperand(2);
6069
6070   // If this is a 256-bit vector result, first insert into a 128-bit
6071   // vector and then insert into the 256-bit vector.
6072   if (VT.getSizeInBits() > 128) {
6073     if (!isa<ConstantSDNode>(N2))
6074       return SDValue();
6075
6076     // Get the 128-bit vector.
6077     unsigned NumElems = VT.getVectorNumElements();
6078     unsigned IdxVal = cast<ConstantSDNode>(N2)->getZExtValue();
6079     bool Upper = IdxVal >= NumElems / 2;
6080
6081     SDValue SubN0 = Extract128BitVector(N0, N2, DAG, dl);
6082
6083     // Insert into it.
6084     SDValue ScaledN2 = N2;
6085     if (Upper)
6086       ScaledN2 = DAG.getNode(ISD::SUB, dl, N2.getValueType(), N2,
6087                              DAG.getConstant(NumElems /
6088                                              (VT.getSizeInBits() / 128),
6089                                              N2.getValueType()));
6090     Op = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, SubN0.getValueType(), SubN0,
6091                      N1, ScaledN2);
6092
6093     // Insert the 128-bit vector
6094     // FIXME: Why UNDEF?
6095     return Insert128BitVector(N0, Op, N2, DAG, dl);
6096   }
6097
6098   if (Subtarget->hasSSE41())
6099     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
6100
6101   if (EltVT == MVT::i8)
6102     return SDValue();
6103
6104   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
6105     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
6106     // as its second argument.
6107     if (N1.getValueType() != MVT::i32)
6108       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6109     if (N2.getValueType() != MVT::i32)
6110       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6111     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
6112   }
6113   return SDValue();
6114 }
6115
6116 SDValue
6117 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6118   LLVMContext *Context = DAG.getContext();
6119   DebugLoc dl = Op.getDebugLoc();
6120   EVT OpVT = Op.getValueType();
6121
6122   // If this is a 256-bit vector result, first insert into a 128-bit
6123   // vector and then insert into the 256-bit vector.
6124   if (OpVT.getSizeInBits() > 128) {
6125     // Insert into a 128-bit vector.
6126     EVT VT128 = EVT::getVectorVT(*Context,
6127                                  OpVT.getVectorElementType(),
6128                                  OpVT.getVectorNumElements() / 2);
6129
6130     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
6131
6132     // Insert the 128-bit vector.
6133     return Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, OpVT), Op,
6134                               DAG.getConstant(0, MVT::i32),
6135                               DAG, dl);
6136   }
6137
6138   if (Op.getValueType() == MVT::v1i64 &&
6139       Op.getOperand(0).getValueType() == MVT::i64)
6140     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
6141
6142   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
6143   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
6144          "Expected an SSE type!");
6145   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(),
6146                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
6147 }
6148
6149 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
6150 // a simple subregister reference or explicit instructions to grab
6151 // upper bits of a vector.
6152 SDValue
6153 X86TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6154   if (Subtarget->hasAVX()) {
6155     DebugLoc dl = Op.getNode()->getDebugLoc();
6156     SDValue Vec = Op.getNode()->getOperand(0);
6157     SDValue Idx = Op.getNode()->getOperand(1);
6158
6159     if (Op.getNode()->getValueType(0).getSizeInBits() == 128
6160         && Vec.getNode()->getValueType(0).getSizeInBits() == 256) {
6161         return Extract128BitVector(Vec, Idx, DAG, dl);
6162     }
6163   }
6164   return SDValue();
6165 }
6166
6167 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
6168 // simple superregister reference or explicit instructions to insert
6169 // the upper bits of a vector.
6170 SDValue
6171 X86TargetLowering::LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6172   if (Subtarget->hasAVX()) {
6173     DebugLoc dl = Op.getNode()->getDebugLoc();
6174     SDValue Vec = Op.getNode()->getOperand(0);
6175     SDValue SubVec = Op.getNode()->getOperand(1);
6176     SDValue Idx = Op.getNode()->getOperand(2);
6177
6178     if (Op.getNode()->getValueType(0).getSizeInBits() == 256
6179         && SubVec.getNode()->getValueType(0).getSizeInBits() == 128) {
6180       return Insert128BitVector(Vec, SubVec, Idx, DAG, dl);
6181     }
6182   }
6183   return SDValue();
6184 }
6185
6186 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
6187 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
6188 // one of the above mentioned nodes. It has to be wrapped because otherwise
6189 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
6190 // be used to form addressing mode. These wrapped nodes will be selected
6191 // into MOV32ri.
6192 SDValue
6193 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
6194   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
6195
6196   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6197   // global base reg.
6198   unsigned char OpFlag = 0;
6199   unsigned WrapperKind = X86ISD::Wrapper;
6200   CodeModel::Model M = getTargetMachine().getCodeModel();
6201
6202   if (Subtarget->isPICStyleRIPRel() &&
6203       (M == CodeModel::Small || M == CodeModel::Kernel))
6204     WrapperKind = X86ISD::WrapperRIP;
6205   else if (Subtarget->isPICStyleGOT())
6206     OpFlag = X86II::MO_GOTOFF;
6207   else if (Subtarget->isPICStyleStubPIC())
6208     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6209
6210   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
6211                                              CP->getAlignment(),
6212                                              CP->getOffset(), OpFlag);
6213   DebugLoc DL = CP->getDebugLoc();
6214   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6215   // With PIC, the address is actually $g + Offset.
6216   if (OpFlag) {
6217     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6218                          DAG.getNode(X86ISD::GlobalBaseReg,
6219                                      DebugLoc(), getPointerTy()),
6220                          Result);
6221   }
6222
6223   return Result;
6224 }
6225
6226 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
6227   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
6228
6229   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6230   // global base reg.
6231   unsigned char OpFlag = 0;
6232   unsigned WrapperKind = X86ISD::Wrapper;
6233   CodeModel::Model M = getTargetMachine().getCodeModel();
6234
6235   if (Subtarget->isPICStyleRIPRel() &&
6236       (M == CodeModel::Small || M == CodeModel::Kernel))
6237     WrapperKind = X86ISD::WrapperRIP;
6238   else if (Subtarget->isPICStyleGOT())
6239     OpFlag = X86II::MO_GOTOFF;
6240   else if (Subtarget->isPICStyleStubPIC())
6241     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6242
6243   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
6244                                           OpFlag);
6245   DebugLoc DL = JT->getDebugLoc();
6246   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6247
6248   // With PIC, the address is actually $g + Offset.
6249   if (OpFlag)
6250     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6251                          DAG.getNode(X86ISD::GlobalBaseReg,
6252                                      DebugLoc(), getPointerTy()),
6253                          Result);
6254
6255   return Result;
6256 }
6257
6258 SDValue
6259 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
6260   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
6261
6262   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6263   // global base reg.
6264   unsigned char OpFlag = 0;
6265   unsigned WrapperKind = X86ISD::Wrapper;
6266   CodeModel::Model M = getTargetMachine().getCodeModel();
6267
6268   if (Subtarget->isPICStyleRIPRel() &&
6269       (M == CodeModel::Small || M == CodeModel::Kernel))
6270     WrapperKind = X86ISD::WrapperRIP;
6271   else if (Subtarget->isPICStyleGOT())
6272     OpFlag = X86II::MO_GOTOFF;
6273   else if (Subtarget->isPICStyleStubPIC())
6274     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6275
6276   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
6277
6278   DebugLoc DL = Op.getDebugLoc();
6279   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6280
6281
6282   // With PIC, the address is actually $g + Offset.
6283   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
6284       !Subtarget->is64Bit()) {
6285     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6286                          DAG.getNode(X86ISD::GlobalBaseReg,
6287                                      DebugLoc(), getPointerTy()),
6288                          Result);
6289   }
6290
6291   return Result;
6292 }
6293
6294 SDValue
6295 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
6296   // Create the TargetBlockAddressAddress node.
6297   unsigned char OpFlags =
6298     Subtarget->ClassifyBlockAddressReference();
6299   CodeModel::Model M = getTargetMachine().getCodeModel();
6300   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
6301   DebugLoc dl = Op.getDebugLoc();
6302   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
6303                                        /*isTarget=*/true, OpFlags);
6304
6305   if (Subtarget->isPICStyleRIPRel() &&
6306       (M == CodeModel::Small || M == CodeModel::Kernel))
6307     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6308   else
6309     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6310
6311   // With PIC, the address is actually $g + Offset.
6312   if (isGlobalRelativeToPICBase(OpFlags)) {
6313     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6314                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6315                          Result);
6316   }
6317
6318   return Result;
6319 }
6320
6321 SDValue
6322 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
6323                                       int64_t Offset,
6324                                       SelectionDAG &DAG) const {
6325   // Create the TargetGlobalAddress node, folding in the constant
6326   // offset if it is legal.
6327   unsigned char OpFlags =
6328     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
6329   CodeModel::Model M = getTargetMachine().getCodeModel();
6330   SDValue Result;
6331   if (OpFlags == X86II::MO_NO_FLAG &&
6332       X86::isOffsetSuitableForCodeModel(Offset, M)) {
6333     // A direct static reference to a global.
6334     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
6335     Offset = 0;
6336   } else {
6337     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
6338   }
6339
6340   if (Subtarget->isPICStyleRIPRel() &&
6341       (M == CodeModel::Small || M == CodeModel::Kernel))
6342     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6343   else
6344     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6345
6346   // With PIC, the address is actually $g + Offset.
6347   if (isGlobalRelativeToPICBase(OpFlags)) {
6348     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6349                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6350                          Result);
6351   }
6352
6353   // For globals that require a load from a stub to get the address, emit the
6354   // load.
6355   if (isGlobalStubReference(OpFlags))
6356     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
6357                          MachinePointerInfo::getGOT(), false, false, 0);
6358
6359   // If there was a non-zero offset that we didn't fold, create an explicit
6360   // addition for it.
6361   if (Offset != 0)
6362     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6363                          DAG.getConstant(Offset, getPointerTy()));
6364
6365   return Result;
6366 }
6367
6368 SDValue
6369 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6370   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6371   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6372   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6373 }
6374
6375 static SDValue
6376 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6377            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6378            unsigned char OperandFlags) {
6379   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6380   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6381   DebugLoc dl = GA->getDebugLoc();
6382   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6383                                            GA->getValueType(0),
6384                                            GA->getOffset(),
6385                                            OperandFlags);
6386   if (InFlag) {
6387     SDValue Ops[] = { Chain,  TGA, *InFlag };
6388     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6389   } else {
6390     SDValue Ops[]  = { Chain, TGA };
6391     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6392   }
6393
6394   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6395   MFI->setAdjustsStack(true);
6396
6397   SDValue Flag = Chain.getValue(1);
6398   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6399 }
6400
6401 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6402 static SDValue
6403 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6404                                 const EVT PtrVT) {
6405   SDValue InFlag;
6406   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6407   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6408                                      DAG.getNode(X86ISD::GlobalBaseReg,
6409                                                  DebugLoc(), PtrVT), InFlag);
6410   InFlag = Chain.getValue(1);
6411
6412   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6413 }
6414
6415 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6416 static SDValue
6417 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6418                                 const EVT PtrVT) {
6419   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6420                     X86::RAX, X86II::MO_TLSGD);
6421 }
6422
6423 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6424 // "local exec" model.
6425 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6426                                    const EVT PtrVT, TLSModel::Model model,
6427                                    bool is64Bit) {
6428   DebugLoc dl = GA->getDebugLoc();
6429
6430   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
6431   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
6432                                                          is64Bit ? 257 : 256));
6433
6434   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
6435                                       DAG.getIntPtrConstant(0),
6436                                       MachinePointerInfo(Ptr), false, false, 0);
6437
6438   unsigned char OperandFlags = 0;
6439   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6440   // initialexec.
6441   unsigned WrapperKind = X86ISD::Wrapper;
6442   if (model == TLSModel::LocalExec) {
6443     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6444   } else if (is64Bit) {
6445     assert(model == TLSModel::InitialExec);
6446     OperandFlags = X86II::MO_GOTTPOFF;
6447     WrapperKind = X86ISD::WrapperRIP;
6448   } else {
6449     assert(model == TLSModel::InitialExec);
6450     OperandFlags = X86II::MO_INDNTPOFF;
6451   }
6452
6453   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6454   // exec)
6455   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6456                                            GA->getValueType(0),
6457                                            GA->getOffset(), OperandFlags);
6458   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6459
6460   if (model == TLSModel::InitialExec)
6461     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6462                          MachinePointerInfo::getGOT(), false, false, 0);
6463
6464   // The address of the thread local variable is the add of the thread
6465   // pointer with the offset of the variable.
6466   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6467 }
6468
6469 SDValue
6470 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6471
6472   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6473   const GlobalValue *GV = GA->getGlobal();
6474
6475   if (Subtarget->isTargetELF()) {
6476     // TODO: implement the "local dynamic" model
6477     // TODO: implement the "initial exec"model for pic executables
6478
6479     // If GV is an alias then use the aliasee for determining
6480     // thread-localness.
6481     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6482       GV = GA->resolveAliasedGlobal(false);
6483
6484     TLSModel::Model model
6485       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6486
6487     switch (model) {
6488       case TLSModel::GeneralDynamic:
6489       case TLSModel::LocalDynamic: // not implemented
6490         if (Subtarget->is64Bit())
6491           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6492         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6493
6494       case TLSModel::InitialExec:
6495       case TLSModel::LocalExec:
6496         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6497                                    Subtarget->is64Bit());
6498     }
6499   } else if (Subtarget->isTargetDarwin()) {
6500     // Darwin only has one model of TLS.  Lower to that.
6501     unsigned char OpFlag = 0;
6502     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6503                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6504
6505     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6506     // global base reg.
6507     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6508                   !Subtarget->is64Bit();
6509     if (PIC32)
6510       OpFlag = X86II::MO_TLVP_PIC_BASE;
6511     else
6512       OpFlag = X86II::MO_TLVP;
6513     DebugLoc DL = Op.getDebugLoc();
6514     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6515                                                 GA->getValueType(0),
6516                                                 GA->getOffset(), OpFlag);
6517     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6518
6519     // With PIC32, the address is actually $g + Offset.
6520     if (PIC32)
6521       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6522                            DAG.getNode(X86ISD::GlobalBaseReg,
6523                                        DebugLoc(), getPointerTy()),
6524                            Offset);
6525
6526     // Lowering the machine isd will make sure everything is in the right
6527     // location.
6528     SDValue Chain = DAG.getEntryNode();
6529     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6530     SDValue Args[] = { Chain, Offset };
6531     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args, 2);
6532
6533     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6534     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6535     MFI->setAdjustsStack(true);
6536
6537     // And our return value (tls address) is in the standard call return value
6538     // location.
6539     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6540     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6541   }
6542
6543   assert(false &&
6544          "TLS not implemented for this target.");
6545
6546   llvm_unreachable("Unreachable");
6547   return SDValue();
6548 }
6549
6550
6551 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
6552 /// take a 2 x i32 value to shift plus a shift amount.
6553 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
6554   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6555   EVT VT = Op.getValueType();
6556   unsigned VTBits = VT.getSizeInBits();
6557   DebugLoc dl = Op.getDebugLoc();
6558   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6559   SDValue ShOpLo = Op.getOperand(0);
6560   SDValue ShOpHi = Op.getOperand(1);
6561   SDValue ShAmt  = Op.getOperand(2);
6562   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6563                                      DAG.getConstant(VTBits - 1, MVT::i8))
6564                        : DAG.getConstant(0, VT);
6565
6566   SDValue Tmp2, Tmp3;
6567   if (Op.getOpcode() == ISD::SHL_PARTS) {
6568     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6569     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6570   } else {
6571     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6572     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6573   }
6574
6575   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6576                                 DAG.getConstant(VTBits, MVT::i8));
6577   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6578                              AndNode, DAG.getConstant(0, MVT::i8));
6579
6580   SDValue Hi, Lo;
6581   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6582   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6583   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6584
6585   if (Op.getOpcode() == ISD::SHL_PARTS) {
6586     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6587     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6588   } else {
6589     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6590     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6591   }
6592
6593   SDValue Ops[2] = { Lo, Hi };
6594   return DAG.getMergeValues(Ops, 2, dl);
6595 }
6596
6597 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6598                                            SelectionDAG &DAG) const {
6599   EVT SrcVT = Op.getOperand(0).getValueType();
6600
6601   if (SrcVT.isVector())
6602     return SDValue();
6603
6604   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6605          "Unknown SINT_TO_FP to lower!");
6606
6607   // These are really Legal; return the operand so the caller accepts it as
6608   // Legal.
6609   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6610     return Op;
6611   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6612       Subtarget->is64Bit()) {
6613     return Op;
6614   }
6615
6616   DebugLoc dl = Op.getDebugLoc();
6617   unsigned Size = SrcVT.getSizeInBits()/8;
6618   MachineFunction &MF = DAG.getMachineFunction();
6619   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6620   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6621   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6622                                StackSlot,
6623                                MachinePointerInfo::getFixedStack(SSFI),
6624                                false, false, 0);
6625   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6626 }
6627
6628 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6629                                      SDValue StackSlot,
6630                                      SelectionDAG &DAG) const {
6631   // Build the FILD
6632   DebugLoc DL = Op.getDebugLoc();
6633   SDVTList Tys;
6634   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6635   if (useSSE)
6636     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
6637   else
6638     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6639
6640   unsigned ByteSize = SrcVT.getSizeInBits()/8;
6641
6642   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6643   MachineMemOperand *MMO =
6644     DAG.getMachineFunction()
6645     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6646                           MachineMemOperand::MOLoad, ByteSize, ByteSize);
6647
6648   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6649   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
6650                                            X86ISD::FILD, DL,
6651                                            Tys, Ops, array_lengthof(Ops),
6652                                            SrcVT, MMO);
6653
6654   if (useSSE) {
6655     Chain = Result.getValue(1);
6656     SDValue InFlag = Result.getValue(2);
6657
6658     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6659     // shouldn't be necessary except that RFP cannot be live across
6660     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6661     MachineFunction &MF = DAG.getMachineFunction();
6662     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
6663     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
6664     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6665     Tys = DAG.getVTList(MVT::Other);
6666     SDValue Ops[] = {
6667       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6668     };
6669     MachineMemOperand *MMO =
6670       DAG.getMachineFunction()
6671       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6672                             MachineMemOperand::MOStore, SSFISize, SSFISize);
6673
6674     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
6675                                     Ops, array_lengthof(Ops),
6676                                     Op.getValueType(), MMO);
6677     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
6678                          MachinePointerInfo::getFixedStack(SSFI),
6679                          false, false, 0);
6680   }
6681
6682   return Result;
6683 }
6684
6685 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6686 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6687                                                SelectionDAG &DAG) const {
6688   // This algorithm is not obvious. Here it is in C code, more or less:
6689   /*
6690     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6691       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6692       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6693
6694       // Copy ints to xmm registers.
6695       __m128i xh = _mm_cvtsi32_si128( hi );
6696       __m128i xl = _mm_cvtsi32_si128( lo );
6697
6698       // Combine into low half of a single xmm register.
6699       __m128i x = _mm_unpacklo_epi32( xh, xl );
6700       __m128d d;
6701       double sd;
6702
6703       // Merge in appropriate exponents to give the integer bits the right
6704       // magnitude.
6705       x = _mm_unpacklo_epi32( x, exp );
6706
6707       // Subtract away the biases to deal with the IEEE-754 double precision
6708       // implicit 1.
6709       d = _mm_sub_pd( (__m128d) x, bias );
6710
6711       // All conversions up to here are exact. The correctly rounded result is
6712       // calculated using the current rounding mode using the following
6713       // horizontal add.
6714       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6715       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6716                                 // store doesn't really need to be here (except
6717                                 // maybe to zero the other double)
6718       return sd;
6719     }
6720   */
6721
6722   DebugLoc dl = Op.getDebugLoc();
6723   LLVMContext *Context = DAG.getContext();
6724
6725   // Build some magic constants.
6726   std::vector<Constant*> CV0;
6727   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6728   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6729   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6730   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6731   Constant *C0 = ConstantVector::get(CV0);
6732   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6733
6734   std::vector<Constant*> CV1;
6735   CV1.push_back(
6736     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6737   CV1.push_back(
6738     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6739   Constant *C1 = ConstantVector::get(CV1);
6740   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6741
6742   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6743                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6744                                         Op.getOperand(0),
6745                                         DAG.getIntPtrConstant(1)));
6746   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6747                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6748                                         Op.getOperand(0),
6749                                         DAG.getIntPtrConstant(0)));
6750   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6751   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6752                               MachinePointerInfo::getConstantPool(),
6753                               false, false, 16);
6754   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6755   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck2);
6756   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6757                               MachinePointerInfo::getConstantPool(),
6758                               false, false, 16);
6759   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6760
6761   // Add the halves; easiest way is to swap them into another reg first.
6762   int ShufMask[2] = { 1, -1 };
6763   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6764                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6765   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6766   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6767                      DAG.getIntPtrConstant(0));
6768 }
6769
6770 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6771 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6772                                                SelectionDAG &DAG) const {
6773   DebugLoc dl = Op.getDebugLoc();
6774   // FP constant to bias correct the final result.
6775   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6776                                    MVT::f64);
6777
6778   // Load the 32-bit value into an XMM register.
6779   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6780                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6781                                          Op.getOperand(0),
6782                                          DAG.getIntPtrConstant(0)));
6783
6784   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6785                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
6786                      DAG.getIntPtrConstant(0));
6787
6788   // Or the load with the bias.
6789   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6790                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
6791                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6792                                                    MVT::v2f64, Load)),
6793                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
6794                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6795                                                    MVT::v2f64, Bias)));
6796   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6797                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
6798                    DAG.getIntPtrConstant(0));
6799
6800   // Subtract the bias.
6801   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6802
6803   // Handle final rounding.
6804   EVT DestVT = Op.getValueType();
6805
6806   if (DestVT.bitsLT(MVT::f64)) {
6807     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6808                        DAG.getIntPtrConstant(0));
6809   } else if (DestVT.bitsGT(MVT::f64)) {
6810     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6811   }
6812
6813   // Handle final rounding.
6814   return Sub;
6815 }
6816
6817 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6818                                            SelectionDAG &DAG) const {
6819   SDValue N0 = Op.getOperand(0);
6820   DebugLoc dl = Op.getDebugLoc();
6821
6822   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6823   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6824   // the optimization here.
6825   if (DAG.SignBitIsZero(N0))
6826     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6827
6828   EVT SrcVT = N0.getValueType();
6829   EVT DstVT = Op.getValueType();
6830   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6831     return LowerUINT_TO_FP_i64(Op, DAG);
6832   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6833     return LowerUINT_TO_FP_i32(Op, DAG);
6834
6835   // Make a 64-bit buffer, and use it to build an FILD.
6836   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6837   if (SrcVT == MVT::i32) {
6838     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6839     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6840                                      getPointerTy(), StackSlot, WordOff);
6841     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6842                                   StackSlot, MachinePointerInfo(),
6843                                   false, false, 0);
6844     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6845                                   OffsetSlot, MachinePointerInfo(),
6846                                   false, false, 0);
6847     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6848     return Fild;
6849   }
6850
6851   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6852   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6853                                 StackSlot, MachinePointerInfo(),
6854                                false, false, 0);
6855   // For i64 source, we need to add the appropriate power of 2 if the input
6856   // was negative.  This is the same as the optimization in
6857   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6858   // we must be careful to do the computation in x87 extended precision, not
6859   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6860   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6861   MachineMemOperand *MMO =
6862     DAG.getMachineFunction()
6863     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6864                           MachineMemOperand::MOLoad, 8, 8);
6865
6866   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6867   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6868   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
6869                                          MVT::i64, MMO);
6870
6871   APInt FF(32, 0x5F800000ULL);
6872
6873   // Check whether the sign bit is set.
6874   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6875                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6876                                  ISD::SETLT);
6877
6878   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6879   SDValue FudgePtr = DAG.getConstantPool(
6880                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6881                                          getPointerTy());
6882
6883   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6884   SDValue Zero = DAG.getIntPtrConstant(0);
6885   SDValue Four = DAG.getIntPtrConstant(4);
6886   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6887                                Zero, Four);
6888   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6889
6890   // Load the value out, extending it from f32 to f80.
6891   // FIXME: Avoid the extend by constructing the right constant pool?
6892   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
6893                                  FudgePtr, MachinePointerInfo::getConstantPool(),
6894                                  MVT::f32, false, false, 4);
6895   // Extend everything to 80 bits to force it to be done on x87.
6896   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6897   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6898 }
6899
6900 std::pair<SDValue,SDValue> X86TargetLowering::
6901 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6902   DebugLoc DL = Op.getDebugLoc();
6903
6904   EVT DstTy = Op.getValueType();
6905
6906   if (!IsSigned) {
6907     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6908     DstTy = MVT::i64;
6909   }
6910
6911   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6912          DstTy.getSimpleVT() >= MVT::i16 &&
6913          "Unknown FP_TO_SINT to lower!");
6914
6915   // These are really Legal.
6916   if (DstTy == MVT::i32 &&
6917       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6918     return std::make_pair(SDValue(), SDValue());
6919   if (Subtarget->is64Bit() &&
6920       DstTy == MVT::i64 &&
6921       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6922     return std::make_pair(SDValue(), SDValue());
6923
6924   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6925   // stack slot.
6926   MachineFunction &MF = DAG.getMachineFunction();
6927   unsigned MemSize = DstTy.getSizeInBits()/8;
6928   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6929   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6930
6931
6932
6933   unsigned Opc;
6934   switch (DstTy.getSimpleVT().SimpleTy) {
6935   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6936   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6937   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6938   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6939   }
6940
6941   SDValue Chain = DAG.getEntryNode();
6942   SDValue Value = Op.getOperand(0);
6943   EVT TheVT = Op.getOperand(0).getValueType();
6944   if (isScalarFPTypeInSSEReg(TheVT)) {
6945     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6946     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
6947                          MachinePointerInfo::getFixedStack(SSFI),
6948                          false, false, 0);
6949     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6950     SDValue Ops[] = {
6951       Chain, StackSlot, DAG.getValueType(TheVT)
6952     };
6953
6954     MachineMemOperand *MMO =
6955       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6956                               MachineMemOperand::MOLoad, MemSize, MemSize);
6957     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
6958                                     DstTy, MMO);
6959     Chain = Value.getValue(1);
6960     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6961     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6962   }
6963
6964   MachineMemOperand *MMO =
6965     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6966                             MachineMemOperand::MOStore, MemSize, MemSize);
6967
6968   // Build the FP_TO_INT*_IN_MEM
6969   SDValue Ops[] = { Chain, Value, StackSlot };
6970   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
6971                                          Ops, 3, DstTy, MMO);
6972
6973   return std::make_pair(FIST, StackSlot);
6974 }
6975
6976 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6977                                            SelectionDAG &DAG) const {
6978   if (Op.getValueType().isVector())
6979     return SDValue();
6980
6981   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6982   SDValue FIST = Vals.first, StackSlot = Vals.second;
6983   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6984   if (FIST.getNode() == 0) return Op;
6985
6986   // Load the result.
6987   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6988                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6989 }
6990
6991 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6992                                            SelectionDAG &DAG) const {
6993   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6994   SDValue FIST = Vals.first, StackSlot = Vals.second;
6995   assert(FIST.getNode() && "Unexpected failure");
6996
6997   // Load the result.
6998   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6999                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7000 }
7001
7002 SDValue X86TargetLowering::LowerFABS(SDValue Op,
7003                                      SelectionDAG &DAG) const {
7004   LLVMContext *Context = DAG.getContext();
7005   DebugLoc dl = Op.getDebugLoc();
7006   EVT VT = Op.getValueType();
7007   EVT EltVT = VT;
7008   if (VT.isVector())
7009     EltVT = VT.getVectorElementType();
7010   std::vector<Constant*> CV;
7011   if (EltVT == MVT::f64) {
7012     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
7013     CV.push_back(C);
7014     CV.push_back(C);
7015   } else {
7016     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
7017     CV.push_back(C);
7018     CV.push_back(C);
7019     CV.push_back(C);
7020     CV.push_back(C);
7021   }
7022   Constant *C = ConstantVector::get(CV);
7023   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7024   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7025                              MachinePointerInfo::getConstantPool(),
7026                              false, false, 16);
7027   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
7028 }
7029
7030 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
7031   LLVMContext *Context = DAG.getContext();
7032   DebugLoc dl = Op.getDebugLoc();
7033   EVT VT = Op.getValueType();
7034   EVT EltVT = VT;
7035   if (VT.isVector())
7036     EltVT = VT.getVectorElementType();
7037   std::vector<Constant*> CV;
7038   if (EltVT == MVT::f64) {
7039     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
7040     CV.push_back(C);
7041     CV.push_back(C);
7042   } else {
7043     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
7044     CV.push_back(C);
7045     CV.push_back(C);
7046     CV.push_back(C);
7047     CV.push_back(C);
7048   }
7049   Constant *C = ConstantVector::get(CV);
7050   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7051   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7052                              MachinePointerInfo::getConstantPool(),
7053                              false, false, 16);
7054   if (VT.isVector()) {
7055     return DAG.getNode(ISD::BITCAST, dl, VT,
7056                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
7057                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7058                                 Op.getOperand(0)),
7059                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, Mask)));
7060   } else {
7061     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
7062   }
7063 }
7064
7065 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
7066   LLVMContext *Context = DAG.getContext();
7067   SDValue Op0 = Op.getOperand(0);
7068   SDValue Op1 = Op.getOperand(1);
7069   DebugLoc dl = Op.getDebugLoc();
7070   EVT VT = Op.getValueType();
7071   EVT SrcVT = Op1.getValueType();
7072
7073   // If second operand is smaller, extend it first.
7074   if (SrcVT.bitsLT(VT)) {
7075     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
7076     SrcVT = VT;
7077   }
7078   // And if it is bigger, shrink it first.
7079   if (SrcVT.bitsGT(VT)) {
7080     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
7081     SrcVT = VT;
7082   }
7083
7084   // At this point the operands and the result should have the same
7085   // type, and that won't be f80 since that is not custom lowered.
7086
7087   // First get the sign bit of second operand.
7088   std::vector<Constant*> CV;
7089   if (SrcVT == MVT::f64) {
7090     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
7091     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7092   } else {
7093     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
7094     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7095     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7096     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7097   }
7098   Constant *C = ConstantVector::get(CV);
7099   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7100   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
7101                               MachinePointerInfo::getConstantPool(),
7102                               false, false, 16);
7103   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
7104
7105   // Shift sign bit right or left if the two operands have different types.
7106   if (SrcVT.bitsGT(VT)) {
7107     // Op0 is MVT::f32, Op1 is MVT::f64.
7108     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
7109     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
7110                           DAG.getConstant(32, MVT::i32));
7111     SignBit = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, SignBit);
7112     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
7113                           DAG.getIntPtrConstant(0));
7114   }
7115
7116   // Clear first operand sign bit.
7117   CV.clear();
7118   if (VT == MVT::f64) {
7119     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
7120     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7121   } else {
7122     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
7123     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7124     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7125     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7126   }
7127   C = ConstantVector::get(CV);
7128   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7129   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7130                               MachinePointerInfo::getConstantPool(),
7131                               false, false, 16);
7132   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
7133
7134   // Or the value with the sign bit.
7135   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
7136 }
7137
7138 /// Emit nodes that will be selected as "test Op0,Op0", or something
7139 /// equivalent.
7140 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
7141                                     SelectionDAG &DAG) const {
7142   DebugLoc dl = Op.getDebugLoc();
7143
7144   // CF and OF aren't always set the way we want. Determine which
7145   // of these we need.
7146   bool NeedCF = false;
7147   bool NeedOF = false;
7148   switch (X86CC) {
7149   default: break;
7150   case X86::COND_A: case X86::COND_AE:
7151   case X86::COND_B: case X86::COND_BE:
7152     NeedCF = true;
7153     break;
7154   case X86::COND_G: case X86::COND_GE:
7155   case X86::COND_L: case X86::COND_LE:
7156   case X86::COND_O: case X86::COND_NO:
7157     NeedOF = true;
7158     break;
7159   }
7160
7161   // See if we can use the EFLAGS value from the operand instead of
7162   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
7163   // we prove that the arithmetic won't overflow, we can't use OF or CF.
7164   if (Op.getResNo() != 0 || NeedOF || NeedCF)
7165     // Emit a CMP with 0, which is the TEST pattern.
7166     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7167                        DAG.getConstant(0, Op.getValueType()));
7168
7169   unsigned Opcode = 0;
7170   unsigned NumOperands = 0;
7171   switch (Op.getNode()->getOpcode()) {
7172   case ISD::ADD:
7173     // Due to an isel shortcoming, be conservative if this add is likely to be
7174     // selected as part of a load-modify-store instruction. When the root node
7175     // in a match is a store, isel doesn't know how to remap non-chain non-flag
7176     // uses of other nodes in the match, such as the ADD in this case. This
7177     // leads to the ADD being left around and reselected, with the result being
7178     // two adds in the output.  Alas, even if none our users are stores, that
7179     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
7180     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
7181     // climbing the DAG back to the root, and it doesn't seem to be worth the
7182     // effort.
7183     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7184            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7185       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
7186         goto default_case;
7187
7188     if (ConstantSDNode *C =
7189         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
7190       // An add of one will be selected as an INC.
7191       if (C->getAPIntValue() == 1) {
7192         Opcode = X86ISD::INC;
7193         NumOperands = 1;
7194         break;
7195       }
7196
7197       // An add of negative one (subtract of one) will be selected as a DEC.
7198       if (C->getAPIntValue().isAllOnesValue()) {
7199         Opcode = X86ISD::DEC;
7200         NumOperands = 1;
7201         break;
7202       }
7203     }
7204
7205     // Otherwise use a regular EFLAGS-setting add.
7206     Opcode = X86ISD::ADD;
7207     NumOperands = 2;
7208     break;
7209   case ISD::AND: {
7210     // If the primary and result isn't used, don't bother using X86ISD::AND,
7211     // because a TEST instruction will be better.
7212     bool NonFlagUse = false;
7213     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7214            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
7215       SDNode *User = *UI;
7216       unsigned UOpNo = UI.getOperandNo();
7217       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
7218         // Look pass truncate.
7219         UOpNo = User->use_begin().getOperandNo();
7220         User = *User->use_begin();
7221       }
7222
7223       if (User->getOpcode() != ISD::BRCOND &&
7224           User->getOpcode() != ISD::SETCC &&
7225           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
7226         NonFlagUse = true;
7227         break;
7228       }
7229     }
7230
7231     if (!NonFlagUse)
7232       break;
7233   }
7234     // FALL THROUGH
7235   case ISD::SUB:
7236   case ISD::OR:
7237   case ISD::XOR:
7238     // Due to the ISEL shortcoming noted above, be conservative if this op is
7239     // likely to be selected as part of a load-modify-store instruction.
7240     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7241            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7242       if (UI->getOpcode() == ISD::STORE)
7243         goto default_case;
7244
7245     // Otherwise use a regular EFLAGS-setting instruction.
7246     switch (Op.getNode()->getOpcode()) {
7247     default: llvm_unreachable("unexpected operator!");
7248     case ISD::SUB: Opcode = X86ISD::SUB; break;
7249     case ISD::OR:  Opcode = X86ISD::OR;  break;
7250     case ISD::XOR: Opcode = X86ISD::XOR; break;
7251     case ISD::AND: Opcode = X86ISD::AND; break;
7252     }
7253
7254     NumOperands = 2;
7255     break;
7256   case X86ISD::ADD:
7257   case X86ISD::SUB:
7258   case X86ISD::INC:
7259   case X86ISD::DEC:
7260   case X86ISD::OR:
7261   case X86ISD::XOR:
7262   case X86ISD::AND:
7263     return SDValue(Op.getNode(), 1);
7264   default:
7265   default_case:
7266     break;
7267   }
7268
7269   if (Opcode == 0)
7270     // Emit a CMP with 0, which is the TEST pattern.
7271     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7272                        DAG.getConstant(0, Op.getValueType()));
7273
7274   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
7275   SmallVector<SDValue, 4> Ops;
7276   for (unsigned i = 0; i != NumOperands; ++i)
7277     Ops.push_back(Op.getOperand(i));
7278
7279   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
7280   DAG.ReplaceAllUsesWith(Op, New);
7281   return SDValue(New.getNode(), 1);
7282 }
7283
7284 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
7285 /// equivalent.
7286 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
7287                                    SelectionDAG &DAG) const {
7288   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
7289     if (C->getAPIntValue() == 0)
7290       return EmitTest(Op0, X86CC, DAG);
7291
7292   DebugLoc dl = Op0.getDebugLoc();
7293   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
7294 }
7295
7296 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
7297 /// if it's possible.
7298 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
7299                                      DebugLoc dl, SelectionDAG &DAG) const {
7300   SDValue Op0 = And.getOperand(0);
7301   SDValue Op1 = And.getOperand(1);
7302   if (Op0.getOpcode() == ISD::TRUNCATE)
7303     Op0 = Op0.getOperand(0);
7304   if (Op1.getOpcode() == ISD::TRUNCATE)
7305     Op1 = Op1.getOperand(0);
7306
7307   SDValue LHS, RHS;
7308   if (Op1.getOpcode() == ISD::SHL)
7309     std::swap(Op0, Op1);
7310   if (Op0.getOpcode() == ISD::SHL) {
7311     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
7312       if (And00C->getZExtValue() == 1) {
7313         // If we looked past a truncate, check that it's only truncating away
7314         // known zeros.
7315         unsigned BitWidth = Op0.getValueSizeInBits();
7316         unsigned AndBitWidth = And.getValueSizeInBits();
7317         if (BitWidth > AndBitWidth) {
7318           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
7319           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
7320           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
7321             return SDValue();
7322         }
7323         LHS = Op1;
7324         RHS = Op0.getOperand(1);
7325       }
7326   } else if (Op1.getOpcode() == ISD::Constant) {
7327     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
7328     SDValue AndLHS = Op0;
7329     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
7330       LHS = AndLHS.getOperand(0);
7331       RHS = AndLHS.getOperand(1);
7332     }
7333   }
7334
7335   if (LHS.getNode()) {
7336     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
7337     // instruction.  Since the shift amount is in-range-or-undefined, we know
7338     // that doing a bittest on the i32 value is ok.  We extend to i32 because
7339     // the encoding for the i16 version is larger than the i32 version.
7340     // Also promote i16 to i32 for performance / code size reason.
7341     if (LHS.getValueType() == MVT::i8 ||
7342         LHS.getValueType() == MVT::i16)
7343       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
7344
7345     // If the operand types disagree, extend the shift amount to match.  Since
7346     // BT ignores high bits (like shifts) we can use anyextend.
7347     if (LHS.getValueType() != RHS.getValueType())
7348       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
7349
7350     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
7351     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
7352     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7353                        DAG.getConstant(Cond, MVT::i8), BT);
7354   }
7355
7356   return SDValue();
7357 }
7358
7359 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
7360   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
7361   SDValue Op0 = Op.getOperand(0);
7362   SDValue Op1 = Op.getOperand(1);
7363   DebugLoc dl = Op.getDebugLoc();
7364   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7365
7366   // Optimize to BT if possible.
7367   // Lower (X & (1 << N)) == 0 to BT(X, N).
7368   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7369   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7370   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
7371       Op1.getOpcode() == ISD::Constant &&
7372       cast<ConstantSDNode>(Op1)->isNullValue() &&
7373       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7374     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7375     if (NewSetCC.getNode())
7376       return NewSetCC;
7377   }
7378
7379   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
7380   // these.
7381   if (Op1.getOpcode() == ISD::Constant &&
7382       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7383        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7384       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7385
7386     // If the input is a setcc, then reuse the input setcc or use a new one with
7387     // the inverted condition.
7388     if (Op0.getOpcode() == X86ISD::SETCC) {
7389       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7390       bool Invert = (CC == ISD::SETNE) ^
7391         cast<ConstantSDNode>(Op1)->isNullValue();
7392       if (!Invert) return Op0;
7393
7394       CCode = X86::GetOppositeBranchCondition(CCode);
7395       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7396                          DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7397     }
7398   }
7399
7400   bool isFP = Op1.getValueType().isFloatingPoint();
7401   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7402   if (X86CC == X86::COND_INVALID)
7403     return SDValue();
7404
7405   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, DAG);
7406   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7407                      DAG.getConstant(X86CC, MVT::i8), EFLAGS);
7408 }
7409
7410 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7411   SDValue Cond;
7412   SDValue Op0 = Op.getOperand(0);
7413   SDValue Op1 = Op.getOperand(1);
7414   SDValue CC = Op.getOperand(2);
7415   EVT VT = Op.getValueType();
7416   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7417   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7418   DebugLoc dl = Op.getDebugLoc();
7419
7420   if (isFP) {
7421     unsigned SSECC = 8;
7422     EVT VT0 = Op0.getValueType();
7423     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7424     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7425     bool Swap = false;
7426
7427     switch (SetCCOpcode) {
7428     default: break;
7429     case ISD::SETOEQ:
7430     case ISD::SETEQ:  SSECC = 0; break;
7431     case ISD::SETOGT:
7432     case ISD::SETGT: Swap = true; // Fallthrough
7433     case ISD::SETLT:
7434     case ISD::SETOLT: SSECC = 1; break;
7435     case ISD::SETOGE:
7436     case ISD::SETGE: Swap = true; // Fallthrough
7437     case ISD::SETLE:
7438     case ISD::SETOLE: SSECC = 2; break;
7439     case ISD::SETUO:  SSECC = 3; break;
7440     case ISD::SETUNE:
7441     case ISD::SETNE:  SSECC = 4; break;
7442     case ISD::SETULE: Swap = true;
7443     case ISD::SETUGE: SSECC = 5; break;
7444     case ISD::SETULT: Swap = true;
7445     case ISD::SETUGT: SSECC = 6; break;
7446     case ISD::SETO:   SSECC = 7; break;
7447     }
7448     if (Swap)
7449       std::swap(Op0, Op1);
7450
7451     // In the two special cases we can't handle, emit two comparisons.
7452     if (SSECC == 8) {
7453       if (SetCCOpcode == ISD::SETUEQ) {
7454         SDValue UNORD, EQ;
7455         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7456         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7457         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7458       }
7459       else if (SetCCOpcode == ISD::SETONE) {
7460         SDValue ORD, NEQ;
7461         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7462         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7463         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7464       }
7465       llvm_unreachable("Illegal FP comparison");
7466     }
7467     // Handle all other FP comparisons here.
7468     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7469   }
7470
7471   // We are handling one of the integer comparisons here.  Since SSE only has
7472   // GT and EQ comparisons for integer, swapping operands and multiple
7473   // operations may be required for some comparisons.
7474   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7475   bool Swap = false, Invert = false, FlipSigns = false;
7476
7477   switch (VT.getSimpleVT().SimpleTy) {
7478   default: break;
7479   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7480   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7481   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7482   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7483   }
7484
7485   switch (SetCCOpcode) {
7486   default: break;
7487   case ISD::SETNE:  Invert = true;
7488   case ISD::SETEQ:  Opc = EQOpc; break;
7489   case ISD::SETLT:  Swap = true;
7490   case ISD::SETGT:  Opc = GTOpc; break;
7491   case ISD::SETGE:  Swap = true;
7492   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7493   case ISD::SETULT: Swap = true;
7494   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7495   case ISD::SETUGE: Swap = true;
7496   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7497   }
7498   if (Swap)
7499     std::swap(Op0, Op1);
7500
7501   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7502   // bits of the inputs before performing those operations.
7503   if (FlipSigns) {
7504     EVT EltVT = VT.getVectorElementType();
7505     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7506                                       EltVT);
7507     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7508     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7509                                     SignBits.size());
7510     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7511     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7512   }
7513
7514   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7515
7516   // If the logical-not of the result is required, perform that now.
7517   if (Invert)
7518     Result = DAG.getNOT(dl, Result, VT);
7519
7520   return Result;
7521 }
7522
7523 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7524 static bool isX86LogicalCmp(SDValue Op) {
7525   unsigned Opc = Op.getNode()->getOpcode();
7526   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7527     return true;
7528   if (Op.getResNo() == 1 &&
7529       (Opc == X86ISD::ADD ||
7530        Opc == X86ISD::SUB ||
7531        Opc == X86ISD::ADC ||
7532        Opc == X86ISD::SBB ||
7533        Opc == X86ISD::SMUL ||
7534        Opc == X86ISD::UMUL ||
7535        Opc == X86ISD::INC ||
7536        Opc == X86ISD::DEC ||
7537        Opc == X86ISD::OR ||
7538        Opc == X86ISD::XOR ||
7539        Opc == X86ISD::AND))
7540     return true;
7541
7542   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
7543     return true;
7544
7545   return false;
7546 }
7547
7548 static bool isZero(SDValue V) {
7549   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
7550   return C && C->isNullValue();
7551 }
7552
7553 static bool isAllOnes(SDValue V) {
7554   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
7555   return C && C->isAllOnesValue();
7556 }
7557
7558 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7559   bool addTest = true;
7560   SDValue Cond  = Op.getOperand(0);
7561   SDValue Op1 = Op.getOperand(1);
7562   SDValue Op2 = Op.getOperand(2);
7563   DebugLoc DL = Op.getDebugLoc();
7564   SDValue CC;
7565
7566   if (Cond.getOpcode() == ISD::SETCC) {
7567     SDValue NewCond = LowerSETCC(Cond, DAG);
7568     if (NewCond.getNode())
7569       Cond = NewCond;
7570   }
7571
7572   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
7573   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
7574   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
7575   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
7576   if (Cond.getOpcode() == X86ISD::SETCC &&
7577       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
7578       isZero(Cond.getOperand(1).getOperand(1))) {
7579     SDValue Cmp = Cond.getOperand(1);
7580
7581     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
7582
7583     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
7584         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
7585       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
7586
7587       SDValue CmpOp0 = Cmp.getOperand(0);
7588       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
7589                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7590
7591       SDValue Res =   // Res = 0 or -1.
7592         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
7593                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7594
7595       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
7596         Res = DAG.getNOT(DL, Res, Res.getValueType());
7597
7598       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7599       if (N2C == 0 || !N2C->isNullValue())
7600         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
7601       return Res;
7602     }
7603   }
7604
7605   // Look past (and (setcc_carry (cmp ...)), 1).
7606   if (Cond.getOpcode() == ISD::AND &&
7607       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7608     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7609     if (C && C->getAPIntValue() == 1)
7610       Cond = Cond.getOperand(0);
7611   }
7612
7613   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7614   // setting operand in place of the X86ISD::SETCC.
7615   if (Cond.getOpcode() == X86ISD::SETCC ||
7616       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7617     CC = Cond.getOperand(0);
7618
7619     SDValue Cmp = Cond.getOperand(1);
7620     unsigned Opc = Cmp.getOpcode();
7621     EVT VT = Op.getValueType();
7622
7623     bool IllegalFPCMov = false;
7624     if (VT.isFloatingPoint() && !VT.isVector() &&
7625         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7626       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7627
7628     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7629         Opc == X86ISD::BT) { // FIXME
7630       Cond = Cmp;
7631       addTest = false;
7632     }
7633   }
7634
7635   if (addTest) {
7636     // Look pass the truncate.
7637     if (Cond.getOpcode() == ISD::TRUNCATE)
7638       Cond = Cond.getOperand(0);
7639
7640     // We know the result of AND is compared against zero. Try to match
7641     // it to BT.
7642     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7643       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
7644       if (NewSetCC.getNode()) {
7645         CC = NewSetCC.getOperand(0);
7646         Cond = NewSetCC.getOperand(1);
7647         addTest = false;
7648       }
7649     }
7650   }
7651
7652   if (addTest) {
7653     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7654     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7655   }
7656
7657   // a <  b ? -1 :  0 -> RES = ~setcc_carry
7658   // a <  b ?  0 : -1 -> RES = setcc_carry
7659   // a >= b ? -1 :  0 -> RES = setcc_carry
7660   // a >= b ?  0 : -1 -> RES = ~setcc_carry
7661   if (Cond.getOpcode() == X86ISD::CMP) {
7662     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
7663
7664     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
7665         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
7666       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
7667                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
7668       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
7669         return DAG.getNOT(DL, Res, Res.getValueType());
7670       return Res;
7671     }
7672   }
7673
7674   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7675   // condition is true.
7676   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
7677   SDValue Ops[] = { Op2, Op1, CC, Cond };
7678   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops, array_lengthof(Ops));
7679 }
7680
7681 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7682 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7683 // from the AND / OR.
7684 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7685   Opc = Op.getOpcode();
7686   if (Opc != ISD::OR && Opc != ISD::AND)
7687     return false;
7688   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7689           Op.getOperand(0).hasOneUse() &&
7690           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7691           Op.getOperand(1).hasOneUse());
7692 }
7693
7694 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7695 // 1 and that the SETCC node has a single use.
7696 static bool isXor1OfSetCC(SDValue Op) {
7697   if (Op.getOpcode() != ISD::XOR)
7698     return false;
7699   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7700   if (N1C && N1C->getAPIntValue() == 1) {
7701     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7702       Op.getOperand(0).hasOneUse();
7703   }
7704   return false;
7705 }
7706
7707 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7708   bool addTest = true;
7709   SDValue Chain = Op.getOperand(0);
7710   SDValue Cond  = Op.getOperand(1);
7711   SDValue Dest  = Op.getOperand(2);
7712   DebugLoc dl = Op.getDebugLoc();
7713   SDValue CC;
7714
7715   if (Cond.getOpcode() == ISD::SETCC) {
7716     SDValue NewCond = LowerSETCC(Cond, DAG);
7717     if (NewCond.getNode())
7718       Cond = NewCond;
7719   }
7720 #if 0
7721   // FIXME: LowerXALUO doesn't handle these!!
7722   else if (Cond.getOpcode() == X86ISD::ADD  ||
7723            Cond.getOpcode() == X86ISD::SUB  ||
7724            Cond.getOpcode() == X86ISD::SMUL ||
7725            Cond.getOpcode() == X86ISD::UMUL)
7726     Cond = LowerXALUO(Cond, DAG);
7727 #endif
7728
7729   // Look pass (and (setcc_carry (cmp ...)), 1).
7730   if (Cond.getOpcode() == ISD::AND &&
7731       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7732     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7733     if (C && C->getAPIntValue() == 1)
7734       Cond = Cond.getOperand(0);
7735   }
7736
7737   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7738   // setting operand in place of the X86ISD::SETCC.
7739   if (Cond.getOpcode() == X86ISD::SETCC ||
7740       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7741     CC = Cond.getOperand(0);
7742
7743     SDValue Cmp = Cond.getOperand(1);
7744     unsigned Opc = Cmp.getOpcode();
7745     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7746     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7747       Cond = Cmp;
7748       addTest = false;
7749     } else {
7750       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7751       default: break;
7752       case X86::COND_O:
7753       case X86::COND_B:
7754         // These can only come from an arithmetic instruction with overflow,
7755         // e.g. SADDO, UADDO.
7756         Cond = Cond.getNode()->getOperand(1);
7757         addTest = false;
7758         break;
7759       }
7760     }
7761   } else {
7762     unsigned CondOpc;
7763     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7764       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7765       if (CondOpc == ISD::OR) {
7766         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7767         // two branches instead of an explicit OR instruction with a
7768         // separate test.
7769         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7770             isX86LogicalCmp(Cmp)) {
7771           CC = Cond.getOperand(0).getOperand(0);
7772           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7773                               Chain, Dest, CC, Cmp);
7774           CC = Cond.getOperand(1).getOperand(0);
7775           Cond = Cmp;
7776           addTest = false;
7777         }
7778       } else { // ISD::AND
7779         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7780         // two branches instead of an explicit AND instruction with a
7781         // separate test. However, we only do this if this block doesn't
7782         // have a fall-through edge, because this requires an explicit
7783         // jmp when the condition is false.
7784         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7785             isX86LogicalCmp(Cmp) &&
7786             Op.getNode()->hasOneUse()) {
7787           X86::CondCode CCode =
7788             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7789           CCode = X86::GetOppositeBranchCondition(CCode);
7790           CC = DAG.getConstant(CCode, MVT::i8);
7791           SDNode *User = *Op.getNode()->use_begin();
7792           // Look for an unconditional branch following this conditional branch.
7793           // We need this because we need to reverse the successors in order
7794           // to implement FCMP_OEQ.
7795           if (User->getOpcode() == ISD::BR) {
7796             SDValue FalseBB = User->getOperand(1);
7797             SDNode *NewBR =
7798               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7799             assert(NewBR == User);
7800             (void)NewBR;
7801             Dest = FalseBB;
7802
7803             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7804                                 Chain, Dest, CC, Cmp);
7805             X86::CondCode CCode =
7806               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7807             CCode = X86::GetOppositeBranchCondition(CCode);
7808             CC = DAG.getConstant(CCode, MVT::i8);
7809             Cond = Cmp;
7810             addTest = false;
7811           }
7812         }
7813       }
7814     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7815       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7816       // It should be transformed during dag combiner except when the condition
7817       // is set by a arithmetics with overflow node.
7818       X86::CondCode CCode =
7819         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7820       CCode = X86::GetOppositeBranchCondition(CCode);
7821       CC = DAG.getConstant(CCode, MVT::i8);
7822       Cond = Cond.getOperand(0).getOperand(1);
7823       addTest = false;
7824     }
7825   }
7826
7827   if (addTest) {
7828     // Look pass the truncate.
7829     if (Cond.getOpcode() == ISD::TRUNCATE)
7830       Cond = Cond.getOperand(0);
7831
7832     // We know the result of AND is compared against zero. Try to match
7833     // it to BT.
7834     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7835       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7836       if (NewSetCC.getNode()) {
7837         CC = NewSetCC.getOperand(0);
7838         Cond = NewSetCC.getOperand(1);
7839         addTest = false;
7840       }
7841     }
7842   }
7843
7844   if (addTest) {
7845     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7846     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7847   }
7848   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7849                      Chain, Dest, CC, Cond);
7850 }
7851
7852
7853 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7854 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7855 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7856 // that the guard pages used by the OS virtual memory manager are allocated in
7857 // correct sequence.
7858 SDValue
7859 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7860                                            SelectionDAG &DAG) const {
7861   assert((Subtarget->isTargetCygMing() || Subtarget->isTargetWindows()) &&
7862          "This should be used only on Windows targets");
7863   DebugLoc dl = Op.getDebugLoc();
7864
7865   // Get the inputs.
7866   SDValue Chain = Op.getOperand(0);
7867   SDValue Size  = Op.getOperand(1);
7868   // FIXME: Ensure alignment here
7869
7870   SDValue Flag;
7871
7872   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7873
7874   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7875   Flag = Chain.getValue(1);
7876
7877   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
7878
7879   Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
7880   Flag = Chain.getValue(1);
7881
7882   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7883
7884   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7885   return DAG.getMergeValues(Ops1, 2, dl);
7886 }
7887
7888 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7889   MachineFunction &MF = DAG.getMachineFunction();
7890   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7891
7892   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7893   DebugLoc DL = Op.getDebugLoc();
7894
7895   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
7896     // vastart just stores the address of the VarArgsFrameIndex slot into the
7897     // memory location argument.
7898     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7899                                    getPointerTy());
7900     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
7901                         MachinePointerInfo(SV), false, false, 0);
7902   }
7903
7904   // __va_list_tag:
7905   //   gp_offset         (0 - 6 * 8)
7906   //   fp_offset         (48 - 48 + 8 * 16)
7907   //   overflow_arg_area (point to parameters coming in memory).
7908   //   reg_save_area
7909   SmallVector<SDValue, 8> MemOps;
7910   SDValue FIN = Op.getOperand(1);
7911   // Store gp_offset
7912   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
7913                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7914                                                MVT::i32),
7915                                FIN, MachinePointerInfo(SV), false, false, 0);
7916   MemOps.push_back(Store);
7917
7918   // Store fp_offset
7919   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7920                     FIN, DAG.getIntPtrConstant(4));
7921   Store = DAG.getStore(Op.getOperand(0), DL,
7922                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7923                                        MVT::i32),
7924                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
7925   MemOps.push_back(Store);
7926
7927   // Store ptr to overflow_arg_area
7928   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7929                     FIN, DAG.getIntPtrConstant(4));
7930   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7931                                     getPointerTy());
7932   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
7933                        MachinePointerInfo(SV, 8),
7934                        false, false, 0);
7935   MemOps.push_back(Store);
7936
7937   // Store ptr to reg_save_area.
7938   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7939                     FIN, DAG.getIntPtrConstant(8));
7940   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7941                                     getPointerTy());
7942   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
7943                        MachinePointerInfo(SV, 16), false, false, 0);
7944   MemOps.push_back(Store);
7945   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
7946                      &MemOps[0], MemOps.size());
7947 }
7948
7949 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7950   assert(Subtarget->is64Bit() &&
7951          "LowerVAARG only handles 64-bit va_arg!");
7952   assert((Subtarget->isTargetLinux() ||
7953           Subtarget->isTargetDarwin()) &&
7954           "Unhandled target in LowerVAARG");
7955   assert(Op.getNode()->getNumOperands() == 4);
7956   SDValue Chain = Op.getOperand(0);
7957   SDValue SrcPtr = Op.getOperand(1);
7958   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7959   unsigned Align = Op.getConstantOperandVal(3);
7960   DebugLoc dl = Op.getDebugLoc();
7961
7962   EVT ArgVT = Op.getNode()->getValueType(0);
7963   const Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
7964   uint32_t ArgSize = getTargetData()->getTypeAllocSize(ArgTy);
7965   uint8_t ArgMode;
7966
7967   // Decide which area this value should be read from.
7968   // TODO: Implement the AMD64 ABI in its entirety. This simple
7969   // selection mechanism works only for the basic types.
7970   if (ArgVT == MVT::f80) {
7971     llvm_unreachable("va_arg for f80 not yet implemented");
7972   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
7973     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
7974   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
7975     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
7976   } else {
7977     llvm_unreachable("Unhandled argument type in LowerVAARG");
7978   }
7979
7980   if (ArgMode == 2) {
7981     // Sanity Check: Make sure using fp_offset makes sense.
7982     assert(!UseSoftFloat &&
7983            !(DAG.getMachineFunction()
7984                 .getFunction()->hasFnAttr(Attribute::NoImplicitFloat)) &&
7985            Subtarget->hasXMM());
7986   }
7987
7988   // Insert VAARG_64 node into the DAG
7989   // VAARG_64 returns two values: Variable Argument Address, Chain
7990   SmallVector<SDValue, 11> InstOps;
7991   InstOps.push_back(Chain);
7992   InstOps.push_back(SrcPtr);
7993   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
7994   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
7995   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
7996   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
7997   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
7998                                           VTs, &InstOps[0], InstOps.size(),
7999                                           MVT::i64,
8000                                           MachinePointerInfo(SV),
8001                                           /*Align=*/0,
8002                                           /*Volatile=*/false,
8003                                           /*ReadMem=*/true,
8004                                           /*WriteMem=*/true);
8005   Chain = VAARG.getValue(1);
8006
8007   // Load the next argument and return it
8008   return DAG.getLoad(ArgVT, dl,
8009                      Chain,
8010                      VAARG,
8011                      MachinePointerInfo(),
8012                      false, false, 0);
8013 }
8014
8015 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
8016   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
8017   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
8018   SDValue Chain = Op.getOperand(0);
8019   SDValue DstPtr = Op.getOperand(1);
8020   SDValue SrcPtr = Op.getOperand(2);
8021   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
8022   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8023   DebugLoc DL = Op.getDebugLoc();
8024
8025   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
8026                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
8027                        false,
8028                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
8029 }
8030
8031 SDValue
8032 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
8033   DebugLoc dl = Op.getDebugLoc();
8034   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8035   switch (IntNo) {
8036   default: return SDValue();    // Don't custom lower most intrinsics.
8037   // Comparison intrinsics.
8038   case Intrinsic::x86_sse_comieq_ss:
8039   case Intrinsic::x86_sse_comilt_ss:
8040   case Intrinsic::x86_sse_comile_ss:
8041   case Intrinsic::x86_sse_comigt_ss:
8042   case Intrinsic::x86_sse_comige_ss:
8043   case Intrinsic::x86_sse_comineq_ss:
8044   case Intrinsic::x86_sse_ucomieq_ss:
8045   case Intrinsic::x86_sse_ucomilt_ss:
8046   case Intrinsic::x86_sse_ucomile_ss:
8047   case Intrinsic::x86_sse_ucomigt_ss:
8048   case Intrinsic::x86_sse_ucomige_ss:
8049   case Intrinsic::x86_sse_ucomineq_ss:
8050   case Intrinsic::x86_sse2_comieq_sd:
8051   case Intrinsic::x86_sse2_comilt_sd:
8052   case Intrinsic::x86_sse2_comile_sd:
8053   case Intrinsic::x86_sse2_comigt_sd:
8054   case Intrinsic::x86_sse2_comige_sd:
8055   case Intrinsic::x86_sse2_comineq_sd:
8056   case Intrinsic::x86_sse2_ucomieq_sd:
8057   case Intrinsic::x86_sse2_ucomilt_sd:
8058   case Intrinsic::x86_sse2_ucomile_sd:
8059   case Intrinsic::x86_sse2_ucomigt_sd:
8060   case Intrinsic::x86_sse2_ucomige_sd:
8061   case Intrinsic::x86_sse2_ucomineq_sd: {
8062     unsigned Opc = 0;
8063     ISD::CondCode CC = ISD::SETCC_INVALID;
8064     switch (IntNo) {
8065     default: break;
8066     case Intrinsic::x86_sse_comieq_ss:
8067     case Intrinsic::x86_sse2_comieq_sd:
8068       Opc = X86ISD::COMI;
8069       CC = ISD::SETEQ;
8070       break;
8071     case Intrinsic::x86_sse_comilt_ss:
8072     case Intrinsic::x86_sse2_comilt_sd:
8073       Opc = X86ISD::COMI;
8074       CC = ISD::SETLT;
8075       break;
8076     case Intrinsic::x86_sse_comile_ss:
8077     case Intrinsic::x86_sse2_comile_sd:
8078       Opc = X86ISD::COMI;
8079       CC = ISD::SETLE;
8080       break;
8081     case Intrinsic::x86_sse_comigt_ss:
8082     case Intrinsic::x86_sse2_comigt_sd:
8083       Opc = X86ISD::COMI;
8084       CC = ISD::SETGT;
8085       break;
8086     case Intrinsic::x86_sse_comige_ss:
8087     case Intrinsic::x86_sse2_comige_sd:
8088       Opc = X86ISD::COMI;
8089       CC = ISD::SETGE;
8090       break;
8091     case Intrinsic::x86_sse_comineq_ss:
8092     case Intrinsic::x86_sse2_comineq_sd:
8093       Opc = X86ISD::COMI;
8094       CC = ISD::SETNE;
8095       break;
8096     case Intrinsic::x86_sse_ucomieq_ss:
8097     case Intrinsic::x86_sse2_ucomieq_sd:
8098       Opc = X86ISD::UCOMI;
8099       CC = ISD::SETEQ;
8100       break;
8101     case Intrinsic::x86_sse_ucomilt_ss:
8102     case Intrinsic::x86_sse2_ucomilt_sd:
8103       Opc = X86ISD::UCOMI;
8104       CC = ISD::SETLT;
8105       break;
8106     case Intrinsic::x86_sse_ucomile_ss:
8107     case Intrinsic::x86_sse2_ucomile_sd:
8108       Opc = X86ISD::UCOMI;
8109       CC = ISD::SETLE;
8110       break;
8111     case Intrinsic::x86_sse_ucomigt_ss:
8112     case Intrinsic::x86_sse2_ucomigt_sd:
8113       Opc = X86ISD::UCOMI;
8114       CC = ISD::SETGT;
8115       break;
8116     case Intrinsic::x86_sse_ucomige_ss:
8117     case Intrinsic::x86_sse2_ucomige_sd:
8118       Opc = X86ISD::UCOMI;
8119       CC = ISD::SETGE;
8120       break;
8121     case Intrinsic::x86_sse_ucomineq_ss:
8122     case Intrinsic::x86_sse2_ucomineq_sd:
8123       Opc = X86ISD::UCOMI;
8124       CC = ISD::SETNE;
8125       break;
8126     }
8127
8128     SDValue LHS = Op.getOperand(1);
8129     SDValue RHS = Op.getOperand(2);
8130     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
8131     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
8132     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
8133     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8134                                 DAG.getConstant(X86CC, MVT::i8), Cond);
8135     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8136   }
8137   // ptest and testp intrinsics. The intrinsic these come from are designed to
8138   // return an integer value, not just an instruction so lower it to the ptest
8139   // or testp pattern and a setcc for the result.
8140   case Intrinsic::x86_sse41_ptestz:
8141   case Intrinsic::x86_sse41_ptestc:
8142   case Intrinsic::x86_sse41_ptestnzc:
8143   case Intrinsic::x86_avx_ptestz_256:
8144   case Intrinsic::x86_avx_ptestc_256:
8145   case Intrinsic::x86_avx_ptestnzc_256:
8146   case Intrinsic::x86_avx_vtestz_ps:
8147   case Intrinsic::x86_avx_vtestc_ps:
8148   case Intrinsic::x86_avx_vtestnzc_ps:
8149   case Intrinsic::x86_avx_vtestz_pd:
8150   case Intrinsic::x86_avx_vtestc_pd:
8151   case Intrinsic::x86_avx_vtestnzc_pd:
8152   case Intrinsic::x86_avx_vtestz_ps_256:
8153   case Intrinsic::x86_avx_vtestc_ps_256:
8154   case Intrinsic::x86_avx_vtestnzc_ps_256:
8155   case Intrinsic::x86_avx_vtestz_pd_256:
8156   case Intrinsic::x86_avx_vtestc_pd_256:
8157   case Intrinsic::x86_avx_vtestnzc_pd_256: {
8158     bool IsTestPacked = false;
8159     unsigned X86CC = 0;
8160     switch (IntNo) {
8161     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
8162     case Intrinsic::x86_avx_vtestz_ps:
8163     case Intrinsic::x86_avx_vtestz_pd:
8164     case Intrinsic::x86_avx_vtestz_ps_256:
8165     case Intrinsic::x86_avx_vtestz_pd_256:
8166       IsTestPacked = true; // Fallthrough
8167     case Intrinsic::x86_sse41_ptestz:
8168     case Intrinsic::x86_avx_ptestz_256:
8169       // ZF = 1
8170       X86CC = X86::COND_E;
8171       break;
8172     case Intrinsic::x86_avx_vtestc_ps:
8173     case Intrinsic::x86_avx_vtestc_pd:
8174     case Intrinsic::x86_avx_vtestc_ps_256:
8175     case Intrinsic::x86_avx_vtestc_pd_256:
8176       IsTestPacked = true; // Fallthrough
8177     case Intrinsic::x86_sse41_ptestc:
8178     case Intrinsic::x86_avx_ptestc_256:
8179       // CF = 1
8180       X86CC = X86::COND_B;
8181       break;
8182     case Intrinsic::x86_avx_vtestnzc_ps:
8183     case Intrinsic::x86_avx_vtestnzc_pd:
8184     case Intrinsic::x86_avx_vtestnzc_ps_256:
8185     case Intrinsic::x86_avx_vtestnzc_pd_256:
8186       IsTestPacked = true; // Fallthrough
8187     case Intrinsic::x86_sse41_ptestnzc:
8188     case Intrinsic::x86_avx_ptestnzc_256:
8189       // ZF and CF = 0
8190       X86CC = X86::COND_A;
8191       break;
8192     }
8193
8194     SDValue LHS = Op.getOperand(1);
8195     SDValue RHS = Op.getOperand(2);
8196     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
8197     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
8198     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
8199     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
8200     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8201   }
8202
8203   // Fix vector shift instructions where the last operand is a non-immediate
8204   // i32 value.
8205   case Intrinsic::x86_sse2_pslli_w:
8206   case Intrinsic::x86_sse2_pslli_d:
8207   case Intrinsic::x86_sse2_pslli_q:
8208   case Intrinsic::x86_sse2_psrli_w:
8209   case Intrinsic::x86_sse2_psrli_d:
8210   case Intrinsic::x86_sse2_psrli_q:
8211   case Intrinsic::x86_sse2_psrai_w:
8212   case Intrinsic::x86_sse2_psrai_d:
8213   case Intrinsic::x86_mmx_pslli_w:
8214   case Intrinsic::x86_mmx_pslli_d:
8215   case Intrinsic::x86_mmx_pslli_q:
8216   case Intrinsic::x86_mmx_psrli_w:
8217   case Intrinsic::x86_mmx_psrli_d:
8218   case Intrinsic::x86_mmx_psrli_q:
8219   case Intrinsic::x86_mmx_psrai_w:
8220   case Intrinsic::x86_mmx_psrai_d: {
8221     SDValue ShAmt = Op.getOperand(2);
8222     if (isa<ConstantSDNode>(ShAmt))
8223       return SDValue();
8224
8225     unsigned NewIntNo = 0;
8226     EVT ShAmtVT = MVT::v4i32;
8227     switch (IntNo) {
8228     case Intrinsic::x86_sse2_pslli_w:
8229       NewIntNo = Intrinsic::x86_sse2_psll_w;
8230       break;
8231     case Intrinsic::x86_sse2_pslli_d:
8232       NewIntNo = Intrinsic::x86_sse2_psll_d;
8233       break;
8234     case Intrinsic::x86_sse2_pslli_q:
8235       NewIntNo = Intrinsic::x86_sse2_psll_q;
8236       break;
8237     case Intrinsic::x86_sse2_psrli_w:
8238       NewIntNo = Intrinsic::x86_sse2_psrl_w;
8239       break;
8240     case Intrinsic::x86_sse2_psrli_d:
8241       NewIntNo = Intrinsic::x86_sse2_psrl_d;
8242       break;
8243     case Intrinsic::x86_sse2_psrli_q:
8244       NewIntNo = Intrinsic::x86_sse2_psrl_q;
8245       break;
8246     case Intrinsic::x86_sse2_psrai_w:
8247       NewIntNo = Intrinsic::x86_sse2_psra_w;
8248       break;
8249     case Intrinsic::x86_sse2_psrai_d:
8250       NewIntNo = Intrinsic::x86_sse2_psra_d;
8251       break;
8252     default: {
8253       ShAmtVT = MVT::v2i32;
8254       switch (IntNo) {
8255       case Intrinsic::x86_mmx_pslli_w:
8256         NewIntNo = Intrinsic::x86_mmx_psll_w;
8257         break;
8258       case Intrinsic::x86_mmx_pslli_d:
8259         NewIntNo = Intrinsic::x86_mmx_psll_d;
8260         break;
8261       case Intrinsic::x86_mmx_pslli_q:
8262         NewIntNo = Intrinsic::x86_mmx_psll_q;
8263         break;
8264       case Intrinsic::x86_mmx_psrli_w:
8265         NewIntNo = Intrinsic::x86_mmx_psrl_w;
8266         break;
8267       case Intrinsic::x86_mmx_psrli_d:
8268         NewIntNo = Intrinsic::x86_mmx_psrl_d;
8269         break;
8270       case Intrinsic::x86_mmx_psrli_q:
8271         NewIntNo = Intrinsic::x86_mmx_psrl_q;
8272         break;
8273       case Intrinsic::x86_mmx_psrai_w:
8274         NewIntNo = Intrinsic::x86_mmx_psra_w;
8275         break;
8276       case Intrinsic::x86_mmx_psrai_d:
8277         NewIntNo = Intrinsic::x86_mmx_psra_d;
8278         break;
8279       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
8280       }
8281       break;
8282     }
8283     }
8284
8285     // The vector shift intrinsics with scalars uses 32b shift amounts but
8286     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
8287     // to be zero.
8288     SDValue ShOps[4];
8289     ShOps[0] = ShAmt;
8290     ShOps[1] = DAG.getConstant(0, MVT::i32);
8291     if (ShAmtVT == MVT::v4i32) {
8292       ShOps[2] = DAG.getUNDEF(MVT::i32);
8293       ShOps[3] = DAG.getUNDEF(MVT::i32);
8294       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
8295     } else {
8296       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
8297 // FIXME this must be lowered to get rid of the invalid type.
8298     }
8299
8300     EVT VT = Op.getValueType();
8301     ShAmt = DAG.getNode(ISD::BITCAST, dl, VT, ShAmt);
8302     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8303                        DAG.getConstant(NewIntNo, MVT::i32),
8304                        Op.getOperand(1), ShAmt);
8305   }
8306   }
8307 }
8308
8309 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
8310                                            SelectionDAG &DAG) const {
8311   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8312   MFI->setReturnAddressIsTaken(true);
8313
8314   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8315   DebugLoc dl = Op.getDebugLoc();
8316
8317   if (Depth > 0) {
8318     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
8319     SDValue Offset =
8320       DAG.getConstant(TD->getPointerSize(),
8321                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8322     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8323                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
8324                                    FrameAddr, Offset),
8325                        MachinePointerInfo(), false, false, 0);
8326   }
8327
8328   // Just load the return address.
8329   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
8330   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8331                      RetAddrFI, MachinePointerInfo(), false, false, 0);
8332 }
8333
8334 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
8335   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8336   MFI->setFrameAddressIsTaken(true);
8337
8338   EVT VT = Op.getValueType();
8339   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
8340   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8341   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
8342   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
8343   while (Depth--)
8344     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
8345                             MachinePointerInfo(),
8346                             false, false, 0);
8347   return FrameAddr;
8348 }
8349
8350 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
8351                                                      SelectionDAG &DAG) const {
8352   return DAG.getIntPtrConstant(2*TD->getPointerSize());
8353 }
8354
8355 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
8356   MachineFunction &MF = DAG.getMachineFunction();
8357   SDValue Chain     = Op.getOperand(0);
8358   SDValue Offset    = Op.getOperand(1);
8359   SDValue Handler   = Op.getOperand(2);
8360   DebugLoc dl       = Op.getDebugLoc();
8361
8362   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
8363                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
8364                                      getPointerTy());
8365   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
8366
8367   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
8368                                   DAG.getIntPtrConstant(TD->getPointerSize()));
8369   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
8370   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
8371                        false, false, 0);
8372   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
8373   MF.getRegInfo().addLiveOut(StoreAddrReg);
8374
8375   return DAG.getNode(X86ISD::EH_RETURN, dl,
8376                      MVT::Other,
8377                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
8378 }
8379
8380 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
8381                                              SelectionDAG &DAG) const {
8382   SDValue Root = Op.getOperand(0);
8383   SDValue Trmp = Op.getOperand(1); // trampoline
8384   SDValue FPtr = Op.getOperand(2); // nested function
8385   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
8386   DebugLoc dl  = Op.getDebugLoc();
8387
8388   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8389
8390   if (Subtarget->is64Bit()) {
8391     SDValue OutChains[6];
8392
8393     // Large code-model.
8394     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
8395     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
8396
8397     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
8398     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
8399
8400     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
8401
8402     // Load the pointer to the nested function into R11.
8403     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
8404     SDValue Addr = Trmp;
8405     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8406                                 Addr, MachinePointerInfo(TrmpAddr),
8407                                 false, false, 0);
8408
8409     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8410                        DAG.getConstant(2, MVT::i64));
8411     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
8412                                 MachinePointerInfo(TrmpAddr, 2),
8413                                 false, false, 2);
8414
8415     // Load the 'nest' parameter value into R10.
8416     // R10 is specified in X86CallingConv.td
8417     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
8418     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8419                        DAG.getConstant(10, MVT::i64));
8420     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8421                                 Addr, MachinePointerInfo(TrmpAddr, 10),
8422                                 false, false, 0);
8423
8424     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8425                        DAG.getConstant(12, MVT::i64));
8426     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
8427                                 MachinePointerInfo(TrmpAddr, 12),
8428                                 false, false, 2);
8429
8430     // Jump to the nested function.
8431     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
8432     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8433                        DAG.getConstant(20, MVT::i64));
8434     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8435                                 Addr, MachinePointerInfo(TrmpAddr, 20),
8436                                 false, false, 0);
8437
8438     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8439     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8440                        DAG.getConstant(22, MVT::i64));
8441     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8442                                 MachinePointerInfo(TrmpAddr, 22),
8443                                 false, false, 0);
8444
8445     SDValue Ops[] =
8446       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8447     return DAG.getMergeValues(Ops, 2, dl);
8448   } else {
8449     const Function *Func =
8450       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8451     CallingConv::ID CC = Func->getCallingConv();
8452     unsigned NestReg;
8453
8454     switch (CC) {
8455     default:
8456       llvm_unreachable("Unsupported calling convention");
8457     case CallingConv::C:
8458     case CallingConv::X86_StdCall: {
8459       // Pass 'nest' parameter in ECX.
8460       // Must be kept in sync with X86CallingConv.td
8461       NestReg = X86::ECX;
8462
8463       // Check that ECX wasn't needed by an 'inreg' parameter.
8464       const FunctionType *FTy = Func->getFunctionType();
8465       const AttrListPtr &Attrs = Func->getAttributes();
8466
8467       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8468         unsigned InRegCount = 0;
8469         unsigned Idx = 1;
8470
8471         for (FunctionType::param_iterator I = FTy->param_begin(),
8472              E = FTy->param_end(); I != E; ++I, ++Idx)
8473           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8474             // FIXME: should only count parameters that are lowered to integers.
8475             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8476
8477         if (InRegCount > 2) {
8478           report_fatal_error("Nest register in use - reduce number of inreg"
8479                              " parameters!");
8480         }
8481       }
8482       break;
8483     }
8484     case CallingConv::X86_FastCall:
8485     case CallingConv::X86_ThisCall:
8486     case CallingConv::Fast:
8487       // Pass 'nest' parameter in EAX.
8488       // Must be kept in sync with X86CallingConv.td
8489       NestReg = X86::EAX;
8490       break;
8491     }
8492
8493     SDValue OutChains[4];
8494     SDValue Addr, Disp;
8495
8496     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8497                        DAG.getConstant(10, MVT::i32));
8498     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8499
8500     // This is storing the opcode for MOV32ri.
8501     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8502     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
8503     OutChains[0] = DAG.getStore(Root, dl,
8504                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8505                                 Trmp, MachinePointerInfo(TrmpAddr),
8506                                 false, false, 0);
8507
8508     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8509                        DAG.getConstant(1, MVT::i32));
8510     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
8511                                 MachinePointerInfo(TrmpAddr, 1),
8512                                 false, false, 1);
8513
8514     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8515     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8516                        DAG.getConstant(5, MVT::i32));
8517     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
8518                                 MachinePointerInfo(TrmpAddr, 5),
8519                                 false, false, 1);
8520
8521     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8522                        DAG.getConstant(6, MVT::i32));
8523     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
8524                                 MachinePointerInfo(TrmpAddr, 6),
8525                                 false, false, 1);
8526
8527     SDValue Ops[] =
8528       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
8529     return DAG.getMergeValues(Ops, 2, dl);
8530   }
8531 }
8532
8533 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
8534                                             SelectionDAG &DAG) const {
8535   /*
8536    The rounding mode is in bits 11:10 of FPSR, and has the following
8537    settings:
8538      00 Round to nearest
8539      01 Round to -inf
8540      10 Round to +inf
8541      11 Round to 0
8542
8543   FLT_ROUNDS, on the other hand, expects the following:
8544     -1 Undefined
8545      0 Round to 0
8546      1 Round to nearest
8547      2 Round to +inf
8548      3 Round to -inf
8549
8550   To perform the conversion, we do:
8551     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
8552   */
8553
8554   MachineFunction &MF = DAG.getMachineFunction();
8555   const TargetMachine &TM = MF.getTarget();
8556   const TargetFrameLowering &TFI = *TM.getFrameLowering();
8557   unsigned StackAlignment = TFI.getStackAlignment();
8558   EVT VT = Op.getValueType();
8559   DebugLoc DL = Op.getDebugLoc();
8560
8561   // Save FP Control Word to stack slot
8562   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
8563   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
8564
8565
8566   MachineMemOperand *MMO =
8567    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
8568                            MachineMemOperand::MOStore, 2, 2);
8569
8570   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
8571   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
8572                                           DAG.getVTList(MVT::Other),
8573                                           Ops, 2, MVT::i16, MMO);
8574
8575   // Load FP Control Word from stack slot
8576   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
8577                             MachinePointerInfo(), false, false, 0);
8578
8579   // Transform as necessary
8580   SDValue CWD1 =
8581     DAG.getNode(ISD::SRL, DL, MVT::i16,
8582                 DAG.getNode(ISD::AND, DL, MVT::i16,
8583                             CWD, DAG.getConstant(0x800, MVT::i16)),
8584                 DAG.getConstant(11, MVT::i8));
8585   SDValue CWD2 =
8586     DAG.getNode(ISD::SRL, DL, MVT::i16,
8587                 DAG.getNode(ISD::AND, DL, MVT::i16,
8588                             CWD, DAG.getConstant(0x400, MVT::i16)),
8589                 DAG.getConstant(9, MVT::i8));
8590
8591   SDValue RetVal =
8592     DAG.getNode(ISD::AND, DL, MVT::i16,
8593                 DAG.getNode(ISD::ADD, DL, MVT::i16,
8594                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
8595                             DAG.getConstant(1, MVT::i16)),
8596                 DAG.getConstant(3, MVT::i16));
8597
8598
8599   return DAG.getNode((VT.getSizeInBits() < 16 ?
8600                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
8601 }
8602
8603 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
8604   EVT VT = Op.getValueType();
8605   EVT OpVT = VT;
8606   unsigned NumBits = VT.getSizeInBits();
8607   DebugLoc dl = Op.getDebugLoc();
8608
8609   Op = Op.getOperand(0);
8610   if (VT == MVT::i8) {
8611     // Zero extend to i32 since there is not an i8 bsr.
8612     OpVT = MVT::i32;
8613     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8614   }
8615
8616   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
8617   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8618   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
8619
8620   // If src is zero (i.e. bsr sets ZF), returns NumBits.
8621   SDValue Ops[] = {
8622     Op,
8623     DAG.getConstant(NumBits+NumBits-1, OpVT),
8624     DAG.getConstant(X86::COND_E, MVT::i8),
8625     Op.getValue(1)
8626   };
8627   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8628
8629   // Finally xor with NumBits-1.
8630   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
8631
8632   if (VT == MVT::i8)
8633     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8634   return Op;
8635 }
8636
8637 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
8638   EVT VT = Op.getValueType();
8639   EVT OpVT = VT;
8640   unsigned NumBits = VT.getSizeInBits();
8641   DebugLoc dl = Op.getDebugLoc();
8642
8643   Op = Op.getOperand(0);
8644   if (VT == MVT::i8) {
8645     OpVT = MVT::i32;
8646     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8647   }
8648
8649   // Issue a bsf (scan bits forward) which also sets EFLAGS.
8650   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8651   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
8652
8653   // If src is zero (i.e. bsf sets ZF), returns NumBits.
8654   SDValue Ops[] = {
8655     Op,
8656     DAG.getConstant(NumBits, OpVT),
8657     DAG.getConstant(X86::COND_E, MVT::i8),
8658     Op.getValue(1)
8659   };
8660   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8661
8662   if (VT == MVT::i8)
8663     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8664   return Op;
8665 }
8666
8667 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
8668   EVT VT = Op.getValueType();
8669   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
8670   DebugLoc dl = Op.getDebugLoc();
8671
8672   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
8673   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
8674   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
8675   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
8676   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
8677   //
8678   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
8679   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
8680   //  return AloBlo + AloBhi + AhiBlo;
8681
8682   SDValue A = Op.getOperand(0);
8683   SDValue B = Op.getOperand(1);
8684
8685   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8686                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8687                        A, DAG.getConstant(32, MVT::i32));
8688   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8689                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8690                        B, DAG.getConstant(32, MVT::i32));
8691   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8692                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8693                        A, B);
8694   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8695                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8696                        A, Bhi);
8697   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8698                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8699                        Ahi, B);
8700   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8701                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8702                        AloBhi, DAG.getConstant(32, MVT::i32));
8703   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8704                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8705                        AhiBlo, DAG.getConstant(32, MVT::i32));
8706   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8707   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8708   return Res;
8709 }
8710
8711 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
8712   EVT VT = Op.getValueType();
8713   DebugLoc dl = Op.getDebugLoc();
8714   SDValue R = Op.getOperand(0);
8715
8716   LLVMContext *Context = DAG.getContext();
8717
8718   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
8719
8720   if (VT == MVT::v4i32) {
8721     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8722                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8723                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
8724
8725     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
8726
8727     std::vector<Constant*> CV(4, CI);
8728     Constant *C = ConstantVector::get(CV);
8729     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8730     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8731                                  MachinePointerInfo::getConstantPool(),
8732                                  false, false, 16);
8733
8734     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8735     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
8736     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8737     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8738   }
8739   if (VT == MVT::v16i8) {
8740     // a = a << 5;
8741     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8742                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8743                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8744
8745     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8746     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8747
8748     std::vector<Constant*> CVM1(16, CM1);
8749     std::vector<Constant*> CVM2(16, CM2);
8750     Constant *C = ConstantVector::get(CVM1);
8751     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8752     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8753                             MachinePointerInfo::getConstantPool(),
8754                             false, false, 16);
8755
8756     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8757     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8758     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8759                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8760                     DAG.getConstant(4, MVT::i32));
8761     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
8762     // a += a
8763     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8764
8765     C = ConstantVector::get(CVM2);
8766     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8767     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8768                     MachinePointerInfo::getConstantPool(),
8769                     false, false, 16);
8770
8771     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8772     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8773     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8774                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8775                     DAG.getConstant(2, MVT::i32));
8776     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
8777     // a += a
8778     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8779
8780     // return pblendv(r, r+r, a);
8781     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT,
8782                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8783     return R;
8784   }
8785   return SDValue();
8786 }
8787
8788 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8789   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8790   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8791   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8792   // has only one use.
8793   SDNode *N = Op.getNode();
8794   SDValue LHS = N->getOperand(0);
8795   SDValue RHS = N->getOperand(1);
8796   unsigned BaseOp = 0;
8797   unsigned Cond = 0;
8798   DebugLoc DL = Op.getDebugLoc();
8799   switch (Op.getOpcode()) {
8800   default: llvm_unreachable("Unknown ovf instruction!");
8801   case ISD::SADDO:
8802     // A subtract of one will be selected as a INC. Note that INC doesn't
8803     // set CF, so we can't do this for UADDO.
8804     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8805       if (C->getAPIntValue() == 1) {
8806         BaseOp = X86ISD::INC;
8807         Cond = X86::COND_O;
8808         break;
8809       }
8810     BaseOp = X86ISD::ADD;
8811     Cond = X86::COND_O;
8812     break;
8813   case ISD::UADDO:
8814     BaseOp = X86ISD::ADD;
8815     Cond = X86::COND_B;
8816     break;
8817   case ISD::SSUBO:
8818     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8819     // set CF, so we can't do this for USUBO.
8820     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8821       if (C->getAPIntValue() == 1) {
8822         BaseOp = X86ISD::DEC;
8823         Cond = X86::COND_O;
8824         break;
8825       }
8826     BaseOp = X86ISD::SUB;
8827     Cond = X86::COND_O;
8828     break;
8829   case ISD::USUBO:
8830     BaseOp = X86ISD::SUB;
8831     Cond = X86::COND_B;
8832     break;
8833   case ISD::SMULO:
8834     BaseOp = X86ISD::SMUL;
8835     Cond = X86::COND_O;
8836     break;
8837   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
8838     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
8839                                  MVT::i32);
8840     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
8841
8842     SDValue SetCC =
8843       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8844                   DAG.getConstant(X86::COND_O, MVT::i32),
8845                   SDValue(Sum.getNode(), 2));
8846
8847     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8848     return Sum;
8849   }
8850   }
8851
8852   // Also sets EFLAGS.
8853   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8854   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
8855
8856   SDValue SetCC =
8857     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
8858                 DAG.getConstant(Cond, MVT::i32),
8859                 SDValue(Sum.getNode(), 1));
8860
8861   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8862   return Sum;
8863 }
8864
8865 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8866   DebugLoc dl = Op.getDebugLoc();
8867
8868   if (!Subtarget->hasSSE2()) {
8869     SDValue Chain = Op.getOperand(0);
8870     SDValue Zero = DAG.getConstant(0,
8871                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8872     SDValue Ops[] = {
8873       DAG.getRegister(X86::ESP, MVT::i32), // Base
8874       DAG.getTargetConstant(1, MVT::i8),   // Scale
8875       DAG.getRegister(0, MVT::i32),        // Index
8876       DAG.getTargetConstant(0, MVT::i32),  // Disp
8877       DAG.getRegister(0, MVT::i32),        // Segment.
8878       Zero,
8879       Chain
8880     };
8881     SDNode *Res =
8882       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8883                           array_lengthof(Ops));
8884     return SDValue(Res, 0);
8885   }
8886
8887   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8888   if (!isDev)
8889     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8890
8891   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8892   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8893   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8894   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8895
8896   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8897   if (!Op1 && !Op2 && !Op3 && Op4)
8898     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8899
8900   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8901   if (Op1 && !Op2 && !Op3 && !Op4)
8902     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8903
8904   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8905   //           (MFENCE)>;
8906   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8907 }
8908
8909 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8910   EVT T = Op.getValueType();
8911   DebugLoc DL = Op.getDebugLoc();
8912   unsigned Reg = 0;
8913   unsigned size = 0;
8914   switch(T.getSimpleVT().SimpleTy) {
8915   default:
8916     assert(false && "Invalid value type!");
8917   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8918   case MVT::i16: Reg = X86::AX;  size = 2; break;
8919   case MVT::i32: Reg = X86::EAX; size = 4; break;
8920   case MVT::i64:
8921     assert(Subtarget->is64Bit() && "Node not type legal!");
8922     Reg = X86::RAX; size = 8;
8923     break;
8924   }
8925   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
8926                                     Op.getOperand(2), SDValue());
8927   SDValue Ops[] = { cpIn.getValue(0),
8928                     Op.getOperand(1),
8929                     Op.getOperand(3),
8930                     DAG.getTargetConstant(size, MVT::i8),
8931                     cpIn.getValue(1) };
8932   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
8933   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
8934   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
8935                                            Ops, 5, T, MMO);
8936   SDValue cpOut =
8937     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
8938   return cpOut;
8939 }
8940
8941 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8942                                                  SelectionDAG &DAG) const {
8943   assert(Subtarget->is64Bit() && "Result not type legalized?");
8944   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
8945   SDValue TheChain = Op.getOperand(0);
8946   DebugLoc dl = Op.getDebugLoc();
8947   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8948   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8949   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8950                                    rax.getValue(2));
8951   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8952                             DAG.getConstant(32, MVT::i8));
8953   SDValue Ops[] = {
8954     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8955     rdx.getValue(1)
8956   };
8957   return DAG.getMergeValues(Ops, 2, dl);
8958 }
8959
8960 SDValue X86TargetLowering::LowerBITCAST(SDValue Op,
8961                                             SelectionDAG &DAG) const {
8962   EVT SrcVT = Op.getOperand(0).getValueType();
8963   EVT DstVT = Op.getValueType();
8964   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8965          Subtarget->hasMMX() && "Unexpected custom BITCAST");
8966   assert((DstVT == MVT::i64 ||
8967           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8968          "Unexpected custom BITCAST");
8969   // i64 <=> MMX conversions are Legal.
8970   if (SrcVT==MVT::i64 && DstVT.isVector())
8971     return Op;
8972   if (DstVT==MVT::i64 && SrcVT.isVector())
8973     return Op;
8974   // MMX <=> MMX conversions are Legal.
8975   if (SrcVT.isVector() && DstVT.isVector())
8976     return Op;
8977   // All other conversions need to be expanded.
8978   return SDValue();
8979 }
8980
8981 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8982   SDNode *Node = Op.getNode();
8983   DebugLoc dl = Node->getDebugLoc();
8984   EVT T = Node->getValueType(0);
8985   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8986                               DAG.getConstant(0, T), Node->getOperand(2));
8987   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8988                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8989                        Node->getOperand(0),
8990                        Node->getOperand(1), negOp,
8991                        cast<AtomicSDNode>(Node)->getSrcValue(),
8992                        cast<AtomicSDNode>(Node)->getAlignment());
8993 }
8994
8995 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
8996   EVT VT = Op.getNode()->getValueType(0);
8997
8998   // Let legalize expand this if it isn't a legal type yet.
8999   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
9000     return SDValue();
9001
9002   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
9003
9004   unsigned Opc;
9005   bool ExtraOp = false;
9006   switch (Op.getOpcode()) {
9007   default: assert(0 && "Invalid code");
9008   case ISD::ADDC: Opc = X86ISD::ADD; break;
9009   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
9010   case ISD::SUBC: Opc = X86ISD::SUB; break;
9011   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
9012   }
9013
9014   if (!ExtraOp)
9015     return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9016                        Op.getOperand(1));
9017   return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9018                      Op.getOperand(1), Op.getOperand(2));
9019 }
9020
9021 /// LowerOperation - Provide custom lowering hooks for some operations.
9022 ///
9023 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
9024   switch (Op.getOpcode()) {
9025   default: llvm_unreachable("Should not custom lower this!");
9026   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
9027   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
9028   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
9029   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
9030   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
9031   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
9032   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
9033   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
9034   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op, DAG);
9035   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, DAG);
9036   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
9037   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
9038   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
9039   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
9040   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
9041   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
9042   case ISD::SHL_PARTS:
9043   case ISD::SRA_PARTS:
9044   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
9045   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
9046   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
9047   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
9048   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
9049   case ISD::FABS:               return LowerFABS(Op, DAG);
9050   case ISD::FNEG:               return LowerFNEG(Op, DAG);
9051   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
9052   case ISD::SETCC:              return LowerSETCC(Op, DAG);
9053   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
9054   case ISD::SELECT:             return LowerSELECT(Op, DAG);
9055   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
9056   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
9057   case ISD::VASTART:            return LowerVASTART(Op, DAG);
9058   case ISD::VAARG:              return LowerVAARG(Op, DAG);
9059   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
9060   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
9061   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
9062   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
9063   case ISD::FRAME_TO_ARGS_OFFSET:
9064                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
9065   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
9066   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
9067   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
9068   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
9069   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
9070   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
9071   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
9072   case ISD::SHL:                return LowerSHL(Op, DAG);
9073   case ISD::SADDO:
9074   case ISD::UADDO:
9075   case ISD::SSUBO:
9076   case ISD::USUBO:
9077   case ISD::SMULO:
9078   case ISD::UMULO:              return LowerXALUO(Op, DAG);
9079   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
9080   case ISD::BITCAST:            return LowerBITCAST(Op, DAG);
9081   case ISD::ADDC:
9082   case ISD::ADDE:
9083   case ISD::SUBC:
9084   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
9085   }
9086 }
9087
9088 void X86TargetLowering::
9089 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
9090                         SelectionDAG &DAG, unsigned NewOp) const {
9091   EVT T = Node->getValueType(0);
9092   DebugLoc dl = Node->getDebugLoc();
9093   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
9094
9095   SDValue Chain = Node->getOperand(0);
9096   SDValue In1 = Node->getOperand(1);
9097   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9098                              Node->getOperand(2), DAG.getIntPtrConstant(0));
9099   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9100                              Node->getOperand(2), DAG.getIntPtrConstant(1));
9101   SDValue Ops[] = { Chain, In1, In2L, In2H };
9102   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
9103   SDValue Result =
9104     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
9105                             cast<MemSDNode>(Node)->getMemOperand());
9106   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
9107   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9108   Results.push_back(Result.getValue(2));
9109 }
9110
9111 /// ReplaceNodeResults - Replace a node with an illegal result type
9112 /// with a new node built out of custom code.
9113 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
9114                                            SmallVectorImpl<SDValue>&Results,
9115                                            SelectionDAG &DAG) const {
9116   DebugLoc dl = N->getDebugLoc();
9117   switch (N->getOpcode()) {
9118   default:
9119     assert(false && "Do not know how to custom type legalize this operation!");
9120     return;
9121   case ISD::ADDC:
9122   case ISD::ADDE:
9123   case ISD::SUBC:
9124   case ISD::SUBE:
9125     // We don't want to expand or promote these.
9126     return;
9127   case ISD::FP_TO_SINT: {
9128     std::pair<SDValue,SDValue> Vals =
9129         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
9130     SDValue FIST = Vals.first, StackSlot = Vals.second;
9131     if (FIST.getNode() != 0) {
9132       EVT VT = N->getValueType(0);
9133       // Return a load from the stack slot.
9134       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
9135                                     MachinePointerInfo(), false, false, 0));
9136     }
9137     return;
9138   }
9139   case ISD::READCYCLECOUNTER: {
9140     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9141     SDValue TheChain = N->getOperand(0);
9142     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9143     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
9144                                      rd.getValue(1));
9145     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
9146                                      eax.getValue(2));
9147     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
9148     SDValue Ops[] = { eax, edx };
9149     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
9150     Results.push_back(edx.getValue(1));
9151     return;
9152   }
9153   case ISD::ATOMIC_CMP_SWAP: {
9154     EVT T = N->getValueType(0);
9155     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
9156     SDValue cpInL, cpInH;
9157     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
9158                         DAG.getConstant(0, MVT::i32));
9159     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
9160                         DAG.getConstant(1, MVT::i32));
9161     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
9162     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
9163                              cpInL.getValue(1));
9164     SDValue swapInL, swapInH;
9165     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
9166                           DAG.getConstant(0, MVT::i32));
9167     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
9168                           DAG.getConstant(1, MVT::i32));
9169     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
9170                                cpInH.getValue(1));
9171     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
9172                                swapInL.getValue(1));
9173     SDValue Ops[] = { swapInH.getValue(0),
9174                       N->getOperand(1),
9175                       swapInH.getValue(1) };
9176     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9177     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
9178     SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG8_DAG, dl, Tys,
9179                                              Ops, 3, T, MMO);
9180     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
9181                                         MVT::i32, Result.getValue(1));
9182     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
9183                                         MVT::i32, cpOutL.getValue(2));
9184     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
9185     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9186     Results.push_back(cpOutH.getValue(1));
9187     return;
9188   }
9189   case ISD::ATOMIC_LOAD_ADD:
9190     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
9191     return;
9192   case ISD::ATOMIC_LOAD_AND:
9193     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
9194     return;
9195   case ISD::ATOMIC_LOAD_NAND:
9196     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
9197     return;
9198   case ISD::ATOMIC_LOAD_OR:
9199     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
9200     return;
9201   case ISD::ATOMIC_LOAD_SUB:
9202     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
9203     return;
9204   case ISD::ATOMIC_LOAD_XOR:
9205     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
9206     return;
9207   case ISD::ATOMIC_SWAP:
9208     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
9209     return;
9210   }
9211 }
9212
9213 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
9214   switch (Opcode) {
9215   default: return NULL;
9216   case X86ISD::BSF:                return "X86ISD::BSF";
9217   case X86ISD::BSR:                return "X86ISD::BSR";
9218   case X86ISD::SHLD:               return "X86ISD::SHLD";
9219   case X86ISD::SHRD:               return "X86ISD::SHRD";
9220   case X86ISD::FAND:               return "X86ISD::FAND";
9221   case X86ISD::FOR:                return "X86ISD::FOR";
9222   case X86ISD::FXOR:               return "X86ISD::FXOR";
9223   case X86ISD::FSRL:               return "X86ISD::FSRL";
9224   case X86ISD::FILD:               return "X86ISD::FILD";
9225   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
9226   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
9227   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
9228   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
9229   case X86ISD::FLD:                return "X86ISD::FLD";
9230   case X86ISD::FST:                return "X86ISD::FST";
9231   case X86ISD::CALL:               return "X86ISD::CALL";
9232   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
9233   case X86ISD::BT:                 return "X86ISD::BT";
9234   case X86ISD::CMP:                return "X86ISD::CMP";
9235   case X86ISD::COMI:               return "X86ISD::COMI";
9236   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
9237   case X86ISD::SETCC:              return "X86ISD::SETCC";
9238   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
9239   case X86ISD::CMOV:               return "X86ISD::CMOV";
9240   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
9241   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
9242   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
9243   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
9244   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
9245   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
9246   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
9247   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
9248   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
9249   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
9250   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
9251   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
9252   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
9253   case X86ISD::PANDN:              return "X86ISD::PANDN";
9254   case X86ISD::PSIGNB:             return "X86ISD::PSIGNB";
9255   case X86ISD::PSIGNW:             return "X86ISD::PSIGNW";
9256   case X86ISD::PSIGND:             return "X86ISD::PSIGND";
9257   case X86ISD::PBLENDVB:           return "X86ISD::PBLENDVB";
9258   case X86ISD::FMAX:               return "X86ISD::FMAX";
9259   case X86ISD::FMIN:               return "X86ISD::FMIN";
9260   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
9261   case X86ISD::FRCP:               return "X86ISD::FRCP";
9262   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
9263   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
9264   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
9265   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
9266   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
9267   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
9268   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
9269   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
9270   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
9271   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
9272   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
9273   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
9274   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
9275   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
9276   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
9277   case X86ISD::VSHL:               return "X86ISD::VSHL";
9278   case X86ISD::VSRL:               return "X86ISD::VSRL";
9279   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
9280   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
9281   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
9282   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
9283   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
9284   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
9285   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
9286   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
9287   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
9288   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
9289   case X86ISD::ADD:                return "X86ISD::ADD";
9290   case X86ISD::SUB:                return "X86ISD::SUB";
9291   case X86ISD::ADC:                return "X86ISD::ADC";
9292   case X86ISD::SBB:                return "X86ISD::SBB";
9293   case X86ISD::SMUL:               return "X86ISD::SMUL";
9294   case X86ISD::UMUL:               return "X86ISD::UMUL";
9295   case X86ISD::INC:                return "X86ISD::INC";
9296   case X86ISD::DEC:                return "X86ISD::DEC";
9297   case X86ISD::OR:                 return "X86ISD::OR";
9298   case X86ISD::XOR:                return "X86ISD::XOR";
9299   case X86ISD::AND:                return "X86ISD::AND";
9300   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
9301   case X86ISD::PTEST:              return "X86ISD::PTEST";
9302   case X86ISD::TESTP:              return "X86ISD::TESTP";
9303   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
9304   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
9305   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
9306   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
9307   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
9308   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
9309   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
9310   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
9311   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
9312   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
9313   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
9314   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
9315   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
9316   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
9317   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
9318   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
9319   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
9320   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
9321   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
9322   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
9323   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
9324   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
9325   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
9326   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
9327   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
9328   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
9329   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
9330   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
9331   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
9332   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
9333   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
9334   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
9335   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
9336   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
9337   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
9338   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
9339   }
9340 }
9341
9342 // isLegalAddressingMode - Return true if the addressing mode represented
9343 // by AM is legal for this target, for a load/store of the specified type.
9344 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
9345                                               const Type *Ty) const {
9346   // X86 supports extremely general addressing modes.
9347   CodeModel::Model M = getTargetMachine().getCodeModel();
9348   Reloc::Model R = getTargetMachine().getRelocationModel();
9349
9350   // X86 allows a sign-extended 32-bit immediate field as a displacement.
9351   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
9352     return false;
9353
9354   if (AM.BaseGV) {
9355     unsigned GVFlags =
9356       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
9357
9358     // If a reference to this global requires an extra load, we can't fold it.
9359     if (isGlobalStubReference(GVFlags))
9360       return false;
9361
9362     // If BaseGV requires a register for the PIC base, we cannot also have a
9363     // BaseReg specified.
9364     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
9365       return false;
9366
9367     // If lower 4G is not available, then we must use rip-relative addressing.
9368     if ((M != CodeModel::Small || R != Reloc::Static) &&
9369         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
9370       return false;
9371   }
9372
9373   switch (AM.Scale) {
9374   case 0:
9375   case 1:
9376   case 2:
9377   case 4:
9378   case 8:
9379     // These scales always work.
9380     break;
9381   case 3:
9382   case 5:
9383   case 9:
9384     // These scales are formed with basereg+scalereg.  Only accept if there is
9385     // no basereg yet.
9386     if (AM.HasBaseReg)
9387       return false;
9388     break;
9389   default:  // Other stuff never works.
9390     return false;
9391   }
9392
9393   return true;
9394 }
9395
9396
9397 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
9398   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
9399     return false;
9400   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
9401   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
9402   if (NumBits1 <= NumBits2)
9403     return false;
9404   return true;
9405 }
9406
9407 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
9408   if (!VT1.isInteger() || !VT2.isInteger())
9409     return false;
9410   unsigned NumBits1 = VT1.getSizeInBits();
9411   unsigned NumBits2 = VT2.getSizeInBits();
9412   if (NumBits1 <= NumBits2)
9413     return false;
9414   return true;
9415 }
9416
9417 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
9418   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
9419   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
9420 }
9421
9422 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
9423   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
9424   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
9425 }
9426
9427 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
9428   // i16 instructions are longer (0x66 prefix) and potentially slower.
9429   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
9430 }
9431
9432 /// isShuffleMaskLegal - Targets can use this to indicate that they only
9433 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
9434 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
9435 /// are assumed to be legal.
9436 bool
9437 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
9438                                       EVT VT) const {
9439   // Very little shuffling can be done for 64-bit vectors right now.
9440   if (VT.getSizeInBits() == 64)
9441     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
9442
9443   // FIXME: pshufb, blends, shifts.
9444   return (VT.getVectorNumElements() == 2 ||
9445           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
9446           isMOVLMask(M, VT) ||
9447           isSHUFPMask(M, VT) ||
9448           isPSHUFDMask(M, VT) ||
9449           isPSHUFHWMask(M, VT) ||
9450           isPSHUFLWMask(M, VT) ||
9451           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
9452           isUNPCKLMask(M, VT) ||
9453           isUNPCKHMask(M, VT) ||
9454           isUNPCKL_v_undef_Mask(M, VT) ||
9455           isUNPCKH_v_undef_Mask(M, VT));
9456 }
9457
9458 bool
9459 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
9460                                           EVT VT) const {
9461   unsigned NumElts = VT.getVectorNumElements();
9462   // FIXME: This collection of masks seems suspect.
9463   if (NumElts == 2)
9464     return true;
9465   if (NumElts == 4 && VT.getSizeInBits() == 128) {
9466     return (isMOVLMask(Mask, VT)  ||
9467             isCommutedMOVLMask(Mask, VT, true) ||
9468             isSHUFPMask(Mask, VT) ||
9469             isCommutedSHUFPMask(Mask, VT));
9470   }
9471   return false;
9472 }
9473
9474 //===----------------------------------------------------------------------===//
9475 //                           X86 Scheduler Hooks
9476 //===----------------------------------------------------------------------===//
9477
9478 // private utility function
9479 MachineBasicBlock *
9480 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
9481                                                        MachineBasicBlock *MBB,
9482                                                        unsigned regOpc,
9483                                                        unsigned immOpc,
9484                                                        unsigned LoadOpc,
9485                                                        unsigned CXchgOpc,
9486                                                        unsigned notOpc,
9487                                                        unsigned EAXreg,
9488                                                        TargetRegisterClass *RC,
9489                                                        bool invSrc) const {
9490   // For the atomic bitwise operator, we generate
9491   //   thisMBB:
9492   //   newMBB:
9493   //     ld  t1 = [bitinstr.addr]
9494   //     op  t2 = t1, [bitinstr.val]
9495   //     mov EAX = t1
9496   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9497   //     bz  newMBB
9498   //     fallthrough -->nextMBB
9499   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9500   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9501   MachineFunction::iterator MBBIter = MBB;
9502   ++MBBIter;
9503
9504   /// First build the CFG
9505   MachineFunction *F = MBB->getParent();
9506   MachineBasicBlock *thisMBB = MBB;
9507   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9508   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9509   F->insert(MBBIter, newMBB);
9510   F->insert(MBBIter, nextMBB);
9511
9512   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9513   nextMBB->splice(nextMBB->begin(), thisMBB,
9514                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9515                   thisMBB->end());
9516   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9517
9518   // Update thisMBB to fall through to newMBB
9519   thisMBB->addSuccessor(newMBB);
9520
9521   // newMBB jumps to itself and fall through to nextMBB
9522   newMBB->addSuccessor(nextMBB);
9523   newMBB->addSuccessor(newMBB);
9524
9525   // Insert instructions into newMBB based on incoming instruction
9526   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9527          "unexpected number of operands");
9528   DebugLoc dl = bInstr->getDebugLoc();
9529   MachineOperand& destOper = bInstr->getOperand(0);
9530   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9531   int numArgs = bInstr->getNumOperands() - 1;
9532   for (int i=0; i < numArgs; ++i)
9533     argOpers[i] = &bInstr->getOperand(i+1);
9534
9535   // x86 address has 4 operands: base, index, scale, and displacement
9536   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9537   int valArgIndx = lastAddrIndx + 1;
9538
9539   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9540   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
9541   for (int i=0; i <= lastAddrIndx; ++i)
9542     (*MIB).addOperand(*argOpers[i]);
9543
9544   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
9545   if (invSrc) {
9546     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
9547   }
9548   else
9549     tt = t1;
9550
9551   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9552   assert((argOpers[valArgIndx]->isReg() ||
9553           argOpers[valArgIndx]->isImm()) &&
9554          "invalid operand");
9555   if (argOpers[valArgIndx]->isReg())
9556     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
9557   else
9558     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
9559   MIB.addReg(tt);
9560   (*MIB).addOperand(*argOpers[valArgIndx]);
9561
9562   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
9563   MIB.addReg(t1);
9564
9565   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
9566   for (int i=0; i <= lastAddrIndx; ++i)
9567     (*MIB).addOperand(*argOpers[i]);
9568   MIB.addReg(t2);
9569   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9570   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9571                     bInstr->memoperands_end());
9572
9573   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9574   MIB.addReg(EAXreg);
9575
9576   // insert branch
9577   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9578
9579   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9580   return nextMBB;
9581 }
9582
9583 // private utility function:  64 bit atomics on 32 bit host.
9584 MachineBasicBlock *
9585 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
9586                                                        MachineBasicBlock *MBB,
9587                                                        unsigned regOpcL,
9588                                                        unsigned regOpcH,
9589                                                        unsigned immOpcL,
9590                                                        unsigned immOpcH,
9591                                                        bool invSrc) const {
9592   // For the atomic bitwise operator, we generate
9593   //   thisMBB (instructions are in pairs, except cmpxchg8b)
9594   //     ld t1,t2 = [bitinstr.addr]
9595   //   newMBB:
9596   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
9597   //     op  t5, t6 <- out1, out2, [bitinstr.val]
9598   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
9599   //     mov ECX, EBX <- t5, t6
9600   //     mov EAX, EDX <- t1, t2
9601   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
9602   //     mov t3, t4 <- EAX, EDX
9603   //     bz  newMBB
9604   //     result in out1, out2
9605   //     fallthrough -->nextMBB
9606
9607   const TargetRegisterClass *RC = X86::GR32RegisterClass;
9608   const unsigned LoadOpc = X86::MOV32rm;
9609   const unsigned NotOpc = X86::NOT32r;
9610   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9611   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9612   MachineFunction::iterator MBBIter = MBB;
9613   ++MBBIter;
9614
9615   /// First build the CFG
9616   MachineFunction *F = MBB->getParent();
9617   MachineBasicBlock *thisMBB = MBB;
9618   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9619   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9620   F->insert(MBBIter, newMBB);
9621   F->insert(MBBIter, nextMBB);
9622
9623   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9624   nextMBB->splice(nextMBB->begin(), thisMBB,
9625                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9626                   thisMBB->end());
9627   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9628
9629   // Update thisMBB to fall through to newMBB
9630   thisMBB->addSuccessor(newMBB);
9631
9632   // newMBB jumps to itself and fall through to nextMBB
9633   newMBB->addSuccessor(nextMBB);
9634   newMBB->addSuccessor(newMBB);
9635
9636   DebugLoc dl = bInstr->getDebugLoc();
9637   // Insert instructions into newMBB based on incoming instruction
9638   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
9639   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
9640          "unexpected number of operands");
9641   MachineOperand& dest1Oper = bInstr->getOperand(0);
9642   MachineOperand& dest2Oper = bInstr->getOperand(1);
9643   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9644   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
9645     argOpers[i] = &bInstr->getOperand(i+2);
9646
9647     // We use some of the operands multiple times, so conservatively just
9648     // clear any kill flags that might be present.
9649     if (argOpers[i]->isReg() && argOpers[i]->isUse())
9650       argOpers[i]->setIsKill(false);
9651   }
9652
9653   // x86 address has 5 operands: base, index, scale, displacement, and segment.
9654   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9655
9656   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9657   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
9658   for (int i=0; i <= lastAddrIndx; ++i)
9659     (*MIB).addOperand(*argOpers[i]);
9660   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9661   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
9662   // add 4 to displacement.
9663   for (int i=0; i <= lastAddrIndx-2; ++i)
9664     (*MIB).addOperand(*argOpers[i]);
9665   MachineOperand newOp3 = *(argOpers[3]);
9666   if (newOp3.isImm())
9667     newOp3.setImm(newOp3.getImm()+4);
9668   else
9669     newOp3.setOffset(newOp3.getOffset()+4);
9670   (*MIB).addOperand(newOp3);
9671   (*MIB).addOperand(*argOpers[lastAddrIndx]);
9672
9673   // t3/4 are defined later, at the bottom of the loop
9674   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
9675   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
9676   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
9677     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
9678   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
9679     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
9680
9681   // The subsequent operations should be using the destination registers of
9682   //the PHI instructions.
9683   if (invSrc) {
9684     t1 = F->getRegInfo().createVirtualRegister(RC);
9685     t2 = F->getRegInfo().createVirtualRegister(RC);
9686     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
9687     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
9688   } else {
9689     t1 = dest1Oper.getReg();
9690     t2 = dest2Oper.getReg();
9691   }
9692
9693   int valArgIndx = lastAddrIndx + 1;
9694   assert((argOpers[valArgIndx]->isReg() ||
9695           argOpers[valArgIndx]->isImm()) &&
9696          "invalid operand");
9697   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
9698   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
9699   if (argOpers[valArgIndx]->isReg())
9700     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
9701   else
9702     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
9703   if (regOpcL != X86::MOV32rr)
9704     MIB.addReg(t1);
9705   (*MIB).addOperand(*argOpers[valArgIndx]);
9706   assert(argOpers[valArgIndx + 1]->isReg() ==
9707          argOpers[valArgIndx]->isReg());
9708   assert(argOpers[valArgIndx + 1]->isImm() ==
9709          argOpers[valArgIndx]->isImm());
9710   if (argOpers[valArgIndx + 1]->isReg())
9711     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
9712   else
9713     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
9714   if (regOpcH != X86::MOV32rr)
9715     MIB.addReg(t2);
9716   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
9717
9718   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9719   MIB.addReg(t1);
9720   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
9721   MIB.addReg(t2);
9722
9723   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
9724   MIB.addReg(t5);
9725   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
9726   MIB.addReg(t6);
9727
9728   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
9729   for (int i=0; i <= lastAddrIndx; ++i)
9730     (*MIB).addOperand(*argOpers[i]);
9731
9732   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9733   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9734                     bInstr->memoperands_end());
9735
9736   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
9737   MIB.addReg(X86::EAX);
9738   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
9739   MIB.addReg(X86::EDX);
9740
9741   // insert branch
9742   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9743
9744   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9745   return nextMBB;
9746 }
9747
9748 // private utility function
9749 MachineBasicBlock *
9750 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
9751                                                       MachineBasicBlock *MBB,
9752                                                       unsigned cmovOpc) const {
9753   // For the atomic min/max operator, we generate
9754   //   thisMBB:
9755   //   newMBB:
9756   //     ld t1 = [min/max.addr]
9757   //     mov t2 = [min/max.val]
9758   //     cmp  t1, t2
9759   //     cmov[cond] t2 = t1
9760   //     mov EAX = t1
9761   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9762   //     bz   newMBB
9763   //     fallthrough -->nextMBB
9764   //
9765   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9766   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9767   MachineFunction::iterator MBBIter = MBB;
9768   ++MBBIter;
9769
9770   /// First build the CFG
9771   MachineFunction *F = MBB->getParent();
9772   MachineBasicBlock *thisMBB = MBB;
9773   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9774   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9775   F->insert(MBBIter, newMBB);
9776   F->insert(MBBIter, nextMBB);
9777
9778   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9779   nextMBB->splice(nextMBB->begin(), thisMBB,
9780                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9781                   thisMBB->end());
9782   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9783
9784   // Update thisMBB to fall through to newMBB
9785   thisMBB->addSuccessor(newMBB);
9786
9787   // newMBB jumps to newMBB and fall through to nextMBB
9788   newMBB->addSuccessor(nextMBB);
9789   newMBB->addSuccessor(newMBB);
9790
9791   DebugLoc dl = mInstr->getDebugLoc();
9792   // Insert instructions into newMBB based on incoming instruction
9793   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9794          "unexpected number of operands");
9795   MachineOperand& destOper = mInstr->getOperand(0);
9796   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9797   int numArgs = mInstr->getNumOperands() - 1;
9798   for (int i=0; i < numArgs; ++i)
9799     argOpers[i] = &mInstr->getOperand(i+1);
9800
9801   // x86 address has 4 operands: base, index, scale, and displacement
9802   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9803   int valArgIndx = lastAddrIndx + 1;
9804
9805   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9806   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9807   for (int i=0; i <= lastAddrIndx; ++i)
9808     (*MIB).addOperand(*argOpers[i]);
9809
9810   // We only support register and immediate values
9811   assert((argOpers[valArgIndx]->isReg() ||
9812           argOpers[valArgIndx]->isImm()) &&
9813          "invalid operand");
9814
9815   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9816   if (argOpers[valArgIndx]->isReg())
9817     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9818   else
9819     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9820   (*MIB).addOperand(*argOpers[valArgIndx]);
9821
9822   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9823   MIB.addReg(t1);
9824
9825   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9826   MIB.addReg(t1);
9827   MIB.addReg(t2);
9828
9829   // Generate movc
9830   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9831   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9832   MIB.addReg(t2);
9833   MIB.addReg(t1);
9834
9835   // Cmp and exchange if none has modified the memory location
9836   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9837   for (int i=0; i <= lastAddrIndx; ++i)
9838     (*MIB).addOperand(*argOpers[i]);
9839   MIB.addReg(t3);
9840   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9841   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9842                     mInstr->memoperands_end());
9843
9844   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9845   MIB.addReg(X86::EAX);
9846
9847   // insert branch
9848   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9849
9850   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9851   return nextMBB;
9852 }
9853
9854 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9855 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9856 // in the .td file.
9857 MachineBasicBlock *
9858 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
9859                             unsigned numArgs, bool memArg) const {
9860   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
9861          "Target must have SSE4.2 or AVX features enabled");
9862
9863   DebugLoc dl = MI->getDebugLoc();
9864   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9865   unsigned Opc;
9866   if (!Subtarget->hasAVX()) {
9867     if (memArg)
9868       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
9869     else
9870       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
9871   } else {
9872     if (memArg)
9873       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
9874     else
9875       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
9876   }
9877
9878   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
9879   for (unsigned i = 0; i < numArgs; ++i) {
9880     MachineOperand &Op = MI->getOperand(i+1);
9881     if (!(Op.isReg() && Op.isImplicit()))
9882       MIB.addOperand(Op);
9883   }
9884   BuildMI(*BB, MI, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9885     .addReg(X86::XMM0);
9886
9887   MI->eraseFromParent();
9888   return BB;
9889 }
9890
9891 MachineBasicBlock *
9892 X86TargetLowering::EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB) const {
9893   DebugLoc dl = MI->getDebugLoc();
9894   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9895
9896   // Address into RAX/EAX, other two args into ECX, EDX.
9897   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
9898   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
9899   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
9900   for (int i = 0; i < X86::AddrNumOperands; ++i)
9901     MIB.addOperand(MI->getOperand(i));
9902
9903   unsigned ValOps = X86::AddrNumOperands;
9904   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
9905     .addReg(MI->getOperand(ValOps).getReg());
9906   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
9907     .addReg(MI->getOperand(ValOps+1).getReg());
9908
9909   // The instruction doesn't actually take any operands though.
9910   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
9911
9912   MI->eraseFromParent(); // The pseudo is gone now.
9913   return BB;
9914 }
9915
9916 MachineBasicBlock *
9917 X86TargetLowering::EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const {
9918   DebugLoc dl = MI->getDebugLoc();
9919   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9920
9921   // First arg in ECX, the second in EAX.
9922   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
9923     .addReg(MI->getOperand(0).getReg());
9924   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EAX)
9925     .addReg(MI->getOperand(1).getReg());
9926
9927   // The instruction doesn't actually take any operands though.
9928   BuildMI(*BB, MI, dl, TII->get(X86::MWAITrr));
9929
9930   MI->eraseFromParent(); // The pseudo is gone now.
9931   return BB;
9932 }
9933
9934 MachineBasicBlock *
9935 X86TargetLowering::EmitVAARG64WithCustomInserter(
9936                    MachineInstr *MI,
9937                    MachineBasicBlock *MBB) const {
9938   // Emit va_arg instruction on X86-64.
9939
9940   // Operands to this pseudo-instruction:
9941   // 0  ) Output        : destination address (reg)
9942   // 1-5) Input         : va_list address (addr, i64mem)
9943   // 6  ) ArgSize       : Size (in bytes) of vararg type
9944   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
9945   // 8  ) Align         : Alignment of type
9946   // 9  ) EFLAGS (implicit-def)
9947
9948   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
9949   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
9950
9951   unsigned DestReg = MI->getOperand(0).getReg();
9952   MachineOperand &Base = MI->getOperand(1);
9953   MachineOperand &Scale = MI->getOperand(2);
9954   MachineOperand &Index = MI->getOperand(3);
9955   MachineOperand &Disp = MI->getOperand(4);
9956   MachineOperand &Segment = MI->getOperand(5);
9957   unsigned ArgSize = MI->getOperand(6).getImm();
9958   unsigned ArgMode = MI->getOperand(7).getImm();
9959   unsigned Align = MI->getOperand(8).getImm();
9960
9961   // Memory Reference
9962   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
9963   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
9964   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
9965
9966   // Machine Information
9967   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9968   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
9969   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
9970   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
9971   DebugLoc DL = MI->getDebugLoc();
9972
9973   // struct va_list {
9974   //   i32   gp_offset
9975   //   i32   fp_offset
9976   //   i64   overflow_area (address)
9977   //   i64   reg_save_area (address)
9978   // }
9979   // sizeof(va_list) = 24
9980   // alignment(va_list) = 8
9981
9982   unsigned TotalNumIntRegs = 6;
9983   unsigned TotalNumXMMRegs = 8;
9984   bool UseGPOffset = (ArgMode == 1);
9985   bool UseFPOffset = (ArgMode == 2);
9986   unsigned MaxOffset = TotalNumIntRegs * 8 +
9987                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
9988
9989   /* Align ArgSize to a multiple of 8 */
9990   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
9991   bool NeedsAlign = (Align > 8);
9992
9993   MachineBasicBlock *thisMBB = MBB;
9994   MachineBasicBlock *overflowMBB;
9995   MachineBasicBlock *offsetMBB;
9996   MachineBasicBlock *endMBB;
9997
9998   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
9999   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
10000   unsigned OffsetReg = 0;
10001
10002   if (!UseGPOffset && !UseFPOffset) {
10003     // If we only pull from the overflow region, we don't create a branch.
10004     // We don't need to alter control flow.
10005     OffsetDestReg = 0; // unused
10006     OverflowDestReg = DestReg;
10007
10008     offsetMBB = NULL;
10009     overflowMBB = thisMBB;
10010     endMBB = thisMBB;
10011   } else {
10012     // First emit code to check if gp_offset (or fp_offset) is below the bound.
10013     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
10014     // If not, pull from overflow_area. (branch to overflowMBB)
10015     //
10016     //       thisMBB
10017     //         |     .
10018     //         |        .
10019     //     offsetMBB   overflowMBB
10020     //         |        .
10021     //         |     .
10022     //        endMBB
10023
10024     // Registers for the PHI in endMBB
10025     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
10026     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
10027
10028     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10029     MachineFunction *MF = MBB->getParent();
10030     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10031     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10032     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10033
10034     MachineFunction::iterator MBBIter = MBB;
10035     ++MBBIter;
10036
10037     // Insert the new basic blocks
10038     MF->insert(MBBIter, offsetMBB);
10039     MF->insert(MBBIter, overflowMBB);
10040     MF->insert(MBBIter, endMBB);
10041
10042     // Transfer the remainder of MBB and its successor edges to endMBB.
10043     endMBB->splice(endMBB->begin(), thisMBB,
10044                     llvm::next(MachineBasicBlock::iterator(MI)),
10045                     thisMBB->end());
10046     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10047
10048     // Make offsetMBB and overflowMBB successors of thisMBB
10049     thisMBB->addSuccessor(offsetMBB);
10050     thisMBB->addSuccessor(overflowMBB);
10051
10052     // endMBB is a successor of both offsetMBB and overflowMBB
10053     offsetMBB->addSuccessor(endMBB);
10054     overflowMBB->addSuccessor(endMBB);
10055
10056     // Load the offset value into a register
10057     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10058     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
10059       .addOperand(Base)
10060       .addOperand(Scale)
10061       .addOperand(Index)
10062       .addDisp(Disp, UseFPOffset ? 4 : 0)
10063       .addOperand(Segment)
10064       .setMemRefs(MMOBegin, MMOEnd);
10065
10066     // Check if there is enough room left to pull this argument.
10067     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
10068       .addReg(OffsetReg)
10069       .addImm(MaxOffset + 8 - ArgSizeA8);
10070
10071     // Branch to "overflowMBB" if offset >= max
10072     // Fall through to "offsetMBB" otherwise
10073     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
10074       .addMBB(overflowMBB);
10075   }
10076
10077   // In offsetMBB, emit code to use the reg_save_area.
10078   if (offsetMBB) {
10079     assert(OffsetReg != 0);
10080
10081     // Read the reg_save_area address.
10082     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
10083     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
10084       .addOperand(Base)
10085       .addOperand(Scale)
10086       .addOperand(Index)
10087       .addDisp(Disp, 16)
10088       .addOperand(Segment)
10089       .setMemRefs(MMOBegin, MMOEnd);
10090
10091     // Zero-extend the offset
10092     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
10093       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
10094         .addImm(0)
10095         .addReg(OffsetReg)
10096         .addImm(X86::sub_32bit);
10097
10098     // Add the offset to the reg_save_area to get the final address.
10099     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
10100       .addReg(OffsetReg64)
10101       .addReg(RegSaveReg);
10102
10103     // Compute the offset for the next argument
10104     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10105     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
10106       .addReg(OffsetReg)
10107       .addImm(UseFPOffset ? 16 : 8);
10108
10109     // Store it back into the va_list.
10110     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
10111       .addOperand(Base)
10112       .addOperand(Scale)
10113       .addOperand(Index)
10114       .addDisp(Disp, UseFPOffset ? 4 : 0)
10115       .addOperand(Segment)
10116       .addReg(NextOffsetReg)
10117       .setMemRefs(MMOBegin, MMOEnd);
10118
10119     // Jump to endMBB
10120     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
10121       .addMBB(endMBB);
10122   }
10123
10124   //
10125   // Emit code to use overflow area
10126   //
10127
10128   // Load the overflow_area address into a register.
10129   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
10130   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
10131     .addOperand(Base)
10132     .addOperand(Scale)
10133     .addOperand(Index)
10134     .addDisp(Disp, 8)
10135     .addOperand(Segment)
10136     .setMemRefs(MMOBegin, MMOEnd);
10137
10138   // If we need to align it, do so. Otherwise, just copy the address
10139   // to OverflowDestReg.
10140   if (NeedsAlign) {
10141     // Align the overflow address
10142     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
10143     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
10144
10145     // aligned_addr = (addr + (align-1)) & ~(align-1)
10146     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
10147       .addReg(OverflowAddrReg)
10148       .addImm(Align-1);
10149
10150     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
10151       .addReg(TmpReg)
10152       .addImm(~(uint64_t)(Align-1));
10153   } else {
10154     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
10155       .addReg(OverflowAddrReg);
10156   }
10157
10158   // Compute the next overflow address after this argument.
10159   // (the overflow address should be kept 8-byte aligned)
10160   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
10161   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
10162     .addReg(OverflowDestReg)
10163     .addImm(ArgSizeA8);
10164
10165   // Store the new overflow address.
10166   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
10167     .addOperand(Base)
10168     .addOperand(Scale)
10169     .addOperand(Index)
10170     .addDisp(Disp, 8)
10171     .addOperand(Segment)
10172     .addReg(NextAddrReg)
10173     .setMemRefs(MMOBegin, MMOEnd);
10174
10175   // If we branched, emit the PHI to the front of endMBB.
10176   if (offsetMBB) {
10177     BuildMI(*endMBB, endMBB->begin(), DL,
10178             TII->get(X86::PHI), DestReg)
10179       .addReg(OffsetDestReg).addMBB(offsetMBB)
10180       .addReg(OverflowDestReg).addMBB(overflowMBB);
10181   }
10182
10183   // Erase the pseudo instruction
10184   MI->eraseFromParent();
10185
10186   return endMBB;
10187 }
10188
10189 MachineBasicBlock *
10190 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
10191                                                  MachineInstr *MI,
10192                                                  MachineBasicBlock *MBB) const {
10193   // Emit code to save XMM registers to the stack. The ABI says that the
10194   // number of registers to save is given in %al, so it's theoretically
10195   // possible to do an indirect jump trick to avoid saving all of them,
10196   // however this code takes a simpler approach and just executes all
10197   // of the stores if %al is non-zero. It's less code, and it's probably
10198   // easier on the hardware branch predictor, and stores aren't all that
10199   // expensive anyway.
10200
10201   // Create the new basic blocks. One block contains all the XMM stores,
10202   // and one block is the final destination regardless of whether any
10203   // stores were performed.
10204   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10205   MachineFunction *F = MBB->getParent();
10206   MachineFunction::iterator MBBIter = MBB;
10207   ++MBBIter;
10208   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
10209   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
10210   F->insert(MBBIter, XMMSaveMBB);
10211   F->insert(MBBIter, EndMBB);
10212
10213   // Transfer the remainder of MBB and its successor edges to EndMBB.
10214   EndMBB->splice(EndMBB->begin(), MBB,
10215                  llvm::next(MachineBasicBlock::iterator(MI)),
10216                  MBB->end());
10217   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
10218
10219   // The original block will now fall through to the XMM save block.
10220   MBB->addSuccessor(XMMSaveMBB);
10221   // The XMMSaveMBB will fall through to the end block.
10222   XMMSaveMBB->addSuccessor(EndMBB);
10223
10224   // Now add the instructions.
10225   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10226   DebugLoc DL = MI->getDebugLoc();
10227
10228   unsigned CountReg = MI->getOperand(0).getReg();
10229   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
10230   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
10231
10232   if (!Subtarget->isTargetWin64()) {
10233     // If %al is 0, branch around the XMM save block.
10234     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
10235     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
10236     MBB->addSuccessor(EndMBB);
10237   }
10238
10239   // In the XMM save block, save all the XMM argument registers.
10240   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
10241     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
10242     MachineMemOperand *MMO =
10243       F->getMachineMemOperand(
10244           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
10245         MachineMemOperand::MOStore,
10246         /*Size=*/16, /*Align=*/16);
10247     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
10248       .addFrameIndex(RegSaveFrameIndex)
10249       .addImm(/*Scale=*/1)
10250       .addReg(/*IndexReg=*/0)
10251       .addImm(/*Disp=*/Offset)
10252       .addReg(/*Segment=*/0)
10253       .addReg(MI->getOperand(i).getReg())
10254       .addMemOperand(MMO);
10255   }
10256
10257   MI->eraseFromParent();   // The pseudo instruction is gone now.
10258
10259   return EndMBB;
10260 }
10261
10262 MachineBasicBlock *
10263 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
10264                                      MachineBasicBlock *BB) const {
10265   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10266   DebugLoc DL = MI->getDebugLoc();
10267
10268   // To "insert" a SELECT_CC instruction, we actually have to insert the
10269   // diamond control-flow pattern.  The incoming instruction knows the
10270   // destination vreg to set, the condition code register to branch on, the
10271   // true/false values to select between, and a branch opcode to use.
10272   const BasicBlock *LLVM_BB = BB->getBasicBlock();
10273   MachineFunction::iterator It = BB;
10274   ++It;
10275
10276   //  thisMBB:
10277   //  ...
10278   //   TrueVal = ...
10279   //   cmpTY ccX, r1, r2
10280   //   bCC copy1MBB
10281   //   fallthrough --> copy0MBB
10282   MachineBasicBlock *thisMBB = BB;
10283   MachineFunction *F = BB->getParent();
10284   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
10285   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
10286   F->insert(It, copy0MBB);
10287   F->insert(It, sinkMBB);
10288
10289   // If the EFLAGS register isn't dead in the terminator, then claim that it's
10290   // live into the sink and copy blocks.
10291   const MachineFunction *MF = BB->getParent();
10292   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
10293   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
10294
10295   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
10296     const MachineOperand &MO = MI->getOperand(I);
10297     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
10298     unsigned Reg = MO.getReg();
10299     if (Reg != X86::EFLAGS) continue;
10300     copy0MBB->addLiveIn(Reg);
10301     sinkMBB->addLiveIn(Reg);
10302   }
10303
10304   // Transfer the remainder of BB and its successor edges to sinkMBB.
10305   sinkMBB->splice(sinkMBB->begin(), BB,
10306                   llvm::next(MachineBasicBlock::iterator(MI)),
10307                   BB->end());
10308   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
10309
10310   // Add the true and fallthrough blocks as its successors.
10311   BB->addSuccessor(copy0MBB);
10312   BB->addSuccessor(sinkMBB);
10313
10314   // Create the conditional branch instruction.
10315   unsigned Opc =
10316     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
10317   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
10318
10319   //  copy0MBB:
10320   //   %FalseValue = ...
10321   //   # fallthrough to sinkMBB
10322   copy0MBB->addSuccessor(sinkMBB);
10323
10324   //  sinkMBB:
10325   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
10326   //  ...
10327   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
10328           TII->get(X86::PHI), MI->getOperand(0).getReg())
10329     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
10330     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
10331
10332   MI->eraseFromParent();   // The pseudo instruction is gone now.
10333   return sinkMBB;
10334 }
10335
10336 MachineBasicBlock *
10337 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
10338                                           MachineBasicBlock *BB) const {
10339   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10340   DebugLoc DL = MI->getDebugLoc();
10341
10342   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
10343   // non-trivial part is impdef of ESP.
10344   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
10345   // mingw-w64.
10346
10347   const char *StackProbeSymbol =
10348       Subtarget->isTargetWindows() ? "_chkstk" : "_alloca";
10349
10350   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
10351     .addExternalSymbol(StackProbeSymbol)
10352     .addReg(X86::EAX, RegState::Implicit)
10353     .addReg(X86::ESP, RegState::Implicit)
10354     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
10355     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
10356     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
10357
10358   MI->eraseFromParent();   // The pseudo instruction is gone now.
10359   return BB;
10360 }
10361
10362 MachineBasicBlock *
10363 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
10364                                       MachineBasicBlock *BB) const {
10365   // This is pretty easy.  We're taking the value that we received from
10366   // our load from the relocation, sticking it in either RDI (x86-64)
10367   // or EAX and doing an indirect call.  The return value will then
10368   // be in the normal return register.
10369   const X86InstrInfo *TII
10370     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
10371   DebugLoc DL = MI->getDebugLoc();
10372   MachineFunction *F = BB->getParent();
10373
10374   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
10375   assert(MI->getOperand(3).isGlobal() && "This should be a global");
10376
10377   if (Subtarget->is64Bit()) {
10378     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10379                                       TII->get(X86::MOV64rm), X86::RDI)
10380     .addReg(X86::RIP)
10381     .addImm(0).addReg(0)
10382     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10383                       MI->getOperand(3).getTargetFlags())
10384     .addReg(0);
10385     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
10386     addDirectMem(MIB, X86::RDI);
10387   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
10388     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10389                                       TII->get(X86::MOV32rm), X86::EAX)
10390     .addReg(0)
10391     .addImm(0).addReg(0)
10392     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10393                       MI->getOperand(3).getTargetFlags())
10394     .addReg(0);
10395     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
10396     addDirectMem(MIB, X86::EAX);
10397   } else {
10398     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10399                                       TII->get(X86::MOV32rm), X86::EAX)
10400     .addReg(TII->getGlobalBaseReg(F))
10401     .addImm(0).addReg(0)
10402     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10403                       MI->getOperand(3).getTargetFlags())
10404     .addReg(0);
10405     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
10406     addDirectMem(MIB, X86::EAX);
10407   }
10408
10409   MI->eraseFromParent(); // The pseudo instruction is gone now.
10410   return BB;
10411 }
10412
10413 MachineBasicBlock *
10414 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
10415                                                MachineBasicBlock *BB) const {
10416   switch (MI->getOpcode()) {
10417   default: assert(false && "Unexpected instr type to insert");
10418   case X86::TAILJMPd64:
10419   case X86::TAILJMPr64:
10420   case X86::TAILJMPm64:
10421     assert(!"TAILJMP64 would not be touched here.");
10422   case X86::TCRETURNdi64:
10423   case X86::TCRETURNri64:
10424   case X86::TCRETURNmi64:
10425     // Defs of TCRETURNxx64 has Win64's callee-saved registers, as subset.
10426     // On AMD64, additional defs should be added before register allocation.
10427     if (!Subtarget->isTargetWin64()) {
10428       MI->addRegisterDefined(X86::RSI);
10429       MI->addRegisterDefined(X86::RDI);
10430       MI->addRegisterDefined(X86::XMM6);
10431       MI->addRegisterDefined(X86::XMM7);
10432       MI->addRegisterDefined(X86::XMM8);
10433       MI->addRegisterDefined(X86::XMM9);
10434       MI->addRegisterDefined(X86::XMM10);
10435       MI->addRegisterDefined(X86::XMM11);
10436       MI->addRegisterDefined(X86::XMM12);
10437       MI->addRegisterDefined(X86::XMM13);
10438       MI->addRegisterDefined(X86::XMM14);
10439       MI->addRegisterDefined(X86::XMM15);
10440     }
10441     return BB;
10442   case X86::WIN_ALLOCA:
10443     return EmitLoweredWinAlloca(MI, BB);
10444   case X86::TLSCall_32:
10445   case X86::TLSCall_64:
10446     return EmitLoweredTLSCall(MI, BB);
10447   case X86::CMOV_GR8:
10448   case X86::CMOV_FR32:
10449   case X86::CMOV_FR64:
10450   case X86::CMOV_V4F32:
10451   case X86::CMOV_V2F64:
10452   case X86::CMOV_V2I64:
10453   case X86::CMOV_GR16:
10454   case X86::CMOV_GR32:
10455   case X86::CMOV_RFP32:
10456   case X86::CMOV_RFP64:
10457   case X86::CMOV_RFP80:
10458     return EmitLoweredSelect(MI, BB);
10459
10460   case X86::FP32_TO_INT16_IN_MEM:
10461   case X86::FP32_TO_INT32_IN_MEM:
10462   case X86::FP32_TO_INT64_IN_MEM:
10463   case X86::FP64_TO_INT16_IN_MEM:
10464   case X86::FP64_TO_INT32_IN_MEM:
10465   case X86::FP64_TO_INT64_IN_MEM:
10466   case X86::FP80_TO_INT16_IN_MEM:
10467   case X86::FP80_TO_INT32_IN_MEM:
10468   case X86::FP80_TO_INT64_IN_MEM: {
10469     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10470     DebugLoc DL = MI->getDebugLoc();
10471
10472     // Change the floating point control register to use "round towards zero"
10473     // mode when truncating to an integer value.
10474     MachineFunction *F = BB->getParent();
10475     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
10476     addFrameReference(BuildMI(*BB, MI, DL,
10477                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
10478
10479     // Load the old value of the high byte of the control word...
10480     unsigned OldCW =
10481       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
10482     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
10483                       CWFrameIdx);
10484
10485     // Set the high part to be round to zero...
10486     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
10487       .addImm(0xC7F);
10488
10489     // Reload the modified control word now...
10490     addFrameReference(BuildMI(*BB, MI, DL,
10491                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10492
10493     // Restore the memory image of control word to original value
10494     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
10495       .addReg(OldCW);
10496
10497     // Get the X86 opcode to use.
10498     unsigned Opc;
10499     switch (MI->getOpcode()) {
10500     default: llvm_unreachable("illegal opcode!");
10501     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
10502     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
10503     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
10504     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
10505     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
10506     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
10507     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
10508     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
10509     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
10510     }
10511
10512     X86AddressMode AM;
10513     MachineOperand &Op = MI->getOperand(0);
10514     if (Op.isReg()) {
10515       AM.BaseType = X86AddressMode::RegBase;
10516       AM.Base.Reg = Op.getReg();
10517     } else {
10518       AM.BaseType = X86AddressMode::FrameIndexBase;
10519       AM.Base.FrameIndex = Op.getIndex();
10520     }
10521     Op = MI->getOperand(1);
10522     if (Op.isImm())
10523       AM.Scale = Op.getImm();
10524     Op = MI->getOperand(2);
10525     if (Op.isImm())
10526       AM.IndexReg = Op.getImm();
10527     Op = MI->getOperand(3);
10528     if (Op.isGlobal()) {
10529       AM.GV = Op.getGlobal();
10530     } else {
10531       AM.Disp = Op.getImm();
10532     }
10533     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
10534                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
10535
10536     // Reload the original control word now.
10537     addFrameReference(BuildMI(*BB, MI, DL,
10538                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10539
10540     MI->eraseFromParent();   // The pseudo instruction is gone now.
10541     return BB;
10542   }
10543     // String/text processing lowering.
10544   case X86::PCMPISTRM128REG:
10545   case X86::VPCMPISTRM128REG:
10546     return EmitPCMP(MI, BB, 3, false /* in-mem */);
10547   case X86::PCMPISTRM128MEM:
10548   case X86::VPCMPISTRM128MEM:
10549     return EmitPCMP(MI, BB, 3, true /* in-mem */);
10550   case X86::PCMPESTRM128REG:
10551   case X86::VPCMPESTRM128REG:
10552     return EmitPCMP(MI, BB, 5, false /* in mem */);
10553   case X86::PCMPESTRM128MEM:
10554   case X86::VPCMPESTRM128MEM:
10555     return EmitPCMP(MI, BB, 5, true /* in mem */);
10556
10557     // Thread synchronization.
10558   case X86::MONITOR:
10559     return EmitMonitor(MI, BB);
10560   case X86::MWAIT:
10561     return EmitMwait(MI, BB);
10562
10563     // Atomic Lowering.
10564   case X86::ATOMAND32:
10565     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10566                                                X86::AND32ri, X86::MOV32rm,
10567                                                X86::LCMPXCHG32,
10568                                                X86::NOT32r, X86::EAX,
10569                                                X86::GR32RegisterClass);
10570   case X86::ATOMOR32:
10571     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
10572                                                X86::OR32ri, X86::MOV32rm,
10573                                                X86::LCMPXCHG32,
10574                                                X86::NOT32r, X86::EAX,
10575                                                X86::GR32RegisterClass);
10576   case X86::ATOMXOR32:
10577     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
10578                                                X86::XOR32ri, X86::MOV32rm,
10579                                                X86::LCMPXCHG32,
10580                                                X86::NOT32r, X86::EAX,
10581                                                X86::GR32RegisterClass);
10582   case X86::ATOMNAND32:
10583     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10584                                                X86::AND32ri, X86::MOV32rm,
10585                                                X86::LCMPXCHG32,
10586                                                X86::NOT32r, X86::EAX,
10587                                                X86::GR32RegisterClass, true);
10588   case X86::ATOMMIN32:
10589     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
10590   case X86::ATOMMAX32:
10591     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
10592   case X86::ATOMUMIN32:
10593     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
10594   case X86::ATOMUMAX32:
10595     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
10596
10597   case X86::ATOMAND16:
10598     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
10599                                                X86::AND16ri, X86::MOV16rm,
10600                                                X86::LCMPXCHG16,
10601                                                X86::NOT16r, X86::AX,
10602                                                X86::GR16RegisterClass);
10603   case X86::ATOMOR16:
10604     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
10605                                                X86::OR16ri, X86::MOV16rm,
10606                                                X86::LCMPXCHG16,
10607                                                X86::NOT16r, X86::AX,
10608                                                X86::GR16RegisterClass);
10609   case X86::ATOMXOR16:
10610     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
10611                                                X86::XOR16ri, X86::MOV16rm,
10612                                                X86::LCMPXCHG16,
10613                                                X86::NOT16r, X86::AX,
10614                                                X86::GR16RegisterClass);
10615   case X86::ATOMNAND16:
10616     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
10617                                                X86::AND16ri, X86::MOV16rm,
10618                                                X86::LCMPXCHG16,
10619                                                X86::NOT16r, X86::AX,
10620                                                X86::GR16RegisterClass, true);
10621   case X86::ATOMMIN16:
10622     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
10623   case X86::ATOMMAX16:
10624     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
10625   case X86::ATOMUMIN16:
10626     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
10627   case X86::ATOMUMAX16:
10628     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
10629
10630   case X86::ATOMAND8:
10631     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
10632                                                X86::AND8ri, X86::MOV8rm,
10633                                                X86::LCMPXCHG8,
10634                                                X86::NOT8r, X86::AL,
10635                                                X86::GR8RegisterClass);
10636   case X86::ATOMOR8:
10637     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
10638                                                X86::OR8ri, X86::MOV8rm,
10639                                                X86::LCMPXCHG8,
10640                                                X86::NOT8r, X86::AL,
10641                                                X86::GR8RegisterClass);
10642   case X86::ATOMXOR8:
10643     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
10644                                                X86::XOR8ri, X86::MOV8rm,
10645                                                X86::LCMPXCHG8,
10646                                                X86::NOT8r, X86::AL,
10647                                                X86::GR8RegisterClass);
10648   case X86::ATOMNAND8:
10649     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
10650                                                X86::AND8ri, X86::MOV8rm,
10651                                                X86::LCMPXCHG8,
10652                                                X86::NOT8r, X86::AL,
10653                                                X86::GR8RegisterClass, true);
10654   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
10655   // This group is for 64-bit host.
10656   case X86::ATOMAND64:
10657     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
10658                                                X86::AND64ri32, X86::MOV64rm,
10659                                                X86::LCMPXCHG64,
10660                                                X86::NOT64r, X86::RAX,
10661                                                X86::GR64RegisterClass);
10662   case X86::ATOMOR64:
10663     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
10664                                                X86::OR64ri32, X86::MOV64rm,
10665                                                X86::LCMPXCHG64,
10666                                                X86::NOT64r, X86::RAX,
10667                                                X86::GR64RegisterClass);
10668   case X86::ATOMXOR64:
10669     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
10670                                                X86::XOR64ri32, X86::MOV64rm,
10671                                                X86::LCMPXCHG64,
10672                                                X86::NOT64r, X86::RAX,
10673                                                X86::GR64RegisterClass);
10674   case X86::ATOMNAND64:
10675     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
10676                                                X86::AND64ri32, X86::MOV64rm,
10677                                                X86::LCMPXCHG64,
10678                                                X86::NOT64r, X86::RAX,
10679                                                X86::GR64RegisterClass, true);
10680   case X86::ATOMMIN64:
10681     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
10682   case X86::ATOMMAX64:
10683     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
10684   case X86::ATOMUMIN64:
10685     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
10686   case X86::ATOMUMAX64:
10687     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
10688
10689   // This group does 64-bit operations on a 32-bit host.
10690   case X86::ATOMAND6432:
10691     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10692                                                X86::AND32rr, X86::AND32rr,
10693                                                X86::AND32ri, X86::AND32ri,
10694                                                false);
10695   case X86::ATOMOR6432:
10696     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10697                                                X86::OR32rr, X86::OR32rr,
10698                                                X86::OR32ri, X86::OR32ri,
10699                                                false);
10700   case X86::ATOMXOR6432:
10701     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10702                                                X86::XOR32rr, X86::XOR32rr,
10703                                                X86::XOR32ri, X86::XOR32ri,
10704                                                false);
10705   case X86::ATOMNAND6432:
10706     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10707                                                X86::AND32rr, X86::AND32rr,
10708                                                X86::AND32ri, X86::AND32ri,
10709                                                true);
10710   case X86::ATOMADD6432:
10711     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10712                                                X86::ADD32rr, X86::ADC32rr,
10713                                                X86::ADD32ri, X86::ADC32ri,
10714                                                false);
10715   case X86::ATOMSUB6432:
10716     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10717                                                X86::SUB32rr, X86::SBB32rr,
10718                                                X86::SUB32ri, X86::SBB32ri,
10719                                                false);
10720   case X86::ATOMSWAP6432:
10721     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10722                                                X86::MOV32rr, X86::MOV32rr,
10723                                                X86::MOV32ri, X86::MOV32ri,
10724                                                false);
10725   case X86::VASTART_SAVE_XMM_REGS:
10726     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
10727
10728   case X86::VAARG_64:
10729     return EmitVAARG64WithCustomInserter(MI, BB);
10730   }
10731 }
10732
10733 //===----------------------------------------------------------------------===//
10734 //                           X86 Optimization Hooks
10735 //===----------------------------------------------------------------------===//
10736
10737 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
10738                                                        const APInt &Mask,
10739                                                        APInt &KnownZero,
10740                                                        APInt &KnownOne,
10741                                                        const SelectionDAG &DAG,
10742                                                        unsigned Depth) const {
10743   unsigned Opc = Op.getOpcode();
10744   assert((Opc >= ISD::BUILTIN_OP_END ||
10745           Opc == ISD::INTRINSIC_WO_CHAIN ||
10746           Opc == ISD::INTRINSIC_W_CHAIN ||
10747           Opc == ISD::INTRINSIC_VOID) &&
10748          "Should use MaskedValueIsZero if you don't know whether Op"
10749          " is a target node!");
10750
10751   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
10752   switch (Opc) {
10753   default: break;
10754   case X86ISD::ADD:
10755   case X86ISD::SUB:
10756   case X86ISD::ADC:
10757   case X86ISD::SBB:
10758   case X86ISD::SMUL:
10759   case X86ISD::UMUL:
10760   case X86ISD::INC:
10761   case X86ISD::DEC:
10762   case X86ISD::OR:
10763   case X86ISD::XOR:
10764   case X86ISD::AND:
10765     // These nodes' second result is a boolean.
10766     if (Op.getResNo() == 0)
10767       break;
10768     // Fallthrough
10769   case X86ISD::SETCC:
10770     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
10771                                        Mask.getBitWidth() - 1);
10772     break;
10773   }
10774 }
10775
10776 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
10777                                                          unsigned Depth) const {
10778   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
10779   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
10780     return Op.getValueType().getScalarType().getSizeInBits();
10781
10782   // Fallback case.
10783   return 1;
10784 }
10785
10786 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
10787 /// node is a GlobalAddress + offset.
10788 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
10789                                        const GlobalValue* &GA,
10790                                        int64_t &Offset) const {
10791   if (N->getOpcode() == X86ISD::Wrapper) {
10792     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
10793       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
10794       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
10795       return true;
10796     }
10797   }
10798   return TargetLowering::isGAPlusOffset(N, GA, Offset);
10799 }
10800
10801 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
10802 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
10803 /// if the load addresses are consecutive, non-overlapping, and in the right
10804 /// order.
10805 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
10806                                      TargetLowering::DAGCombinerInfo &DCI) {
10807   DebugLoc dl = N->getDebugLoc();
10808   EVT VT = N->getValueType(0);
10809
10810   if (VT.getSizeInBits() != 128)
10811     return SDValue();
10812
10813   // Don't create instructions with illegal types after legalize types has run.
10814   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10815   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
10816     return SDValue();
10817
10818   SmallVector<SDValue, 16> Elts;
10819   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
10820     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
10821
10822   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
10823 }
10824
10825 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
10826 /// generation and convert it from being a bunch of shuffles and extracts
10827 /// to a simple store and scalar loads to extract the elements.
10828 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
10829                                                 const TargetLowering &TLI) {
10830   SDValue InputVector = N->getOperand(0);
10831
10832   // Only operate on vectors of 4 elements, where the alternative shuffling
10833   // gets to be more expensive.
10834   if (InputVector.getValueType() != MVT::v4i32)
10835     return SDValue();
10836
10837   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
10838   // single use which is a sign-extend or zero-extend, and all elements are
10839   // used.
10840   SmallVector<SDNode *, 4> Uses;
10841   unsigned ExtractedElements = 0;
10842   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
10843        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
10844     if (UI.getUse().getResNo() != InputVector.getResNo())
10845       return SDValue();
10846
10847     SDNode *Extract = *UI;
10848     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
10849       return SDValue();
10850
10851     if (Extract->getValueType(0) != MVT::i32)
10852       return SDValue();
10853     if (!Extract->hasOneUse())
10854       return SDValue();
10855     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
10856         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
10857       return SDValue();
10858     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
10859       return SDValue();
10860
10861     // Record which element was extracted.
10862     ExtractedElements |=
10863       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
10864
10865     Uses.push_back(Extract);
10866   }
10867
10868   // If not all the elements were used, this may not be worthwhile.
10869   if (ExtractedElements != 15)
10870     return SDValue();
10871
10872   // Ok, we've now decided to do the transformation.
10873   DebugLoc dl = InputVector.getDebugLoc();
10874
10875   // Store the value to a temporary stack slot.
10876   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
10877   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
10878                             MachinePointerInfo(), false, false, 0);
10879
10880   // Replace each use (extract) with a load of the appropriate element.
10881   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
10882        UE = Uses.end(); UI != UE; ++UI) {
10883     SDNode *Extract = *UI;
10884
10885     // Compute the element's address.
10886     SDValue Idx = Extract->getOperand(1);
10887     unsigned EltSize =
10888         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
10889     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
10890     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
10891
10892     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
10893                                      StackPtr, OffsetVal);
10894
10895     // Load the scalar.
10896     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
10897                                      ScalarAddr, MachinePointerInfo(),
10898                                      false, false, 0);
10899
10900     // Replace the exact with the load.
10901     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
10902   }
10903
10904   // The replacement was made in place; don't return anything.
10905   return SDValue();
10906 }
10907
10908 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
10909 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
10910                                     const X86Subtarget *Subtarget) {
10911   DebugLoc DL = N->getDebugLoc();
10912   SDValue Cond = N->getOperand(0);
10913   // Get the LHS/RHS of the select.
10914   SDValue LHS = N->getOperand(1);
10915   SDValue RHS = N->getOperand(2);
10916
10917   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
10918   // instructions match the semantics of the common C idiom x<y?x:y but not
10919   // x<=y?x:y, because of how they handle negative zero (which can be
10920   // ignored in unsafe-math mode).
10921   if (Subtarget->hasSSE2() &&
10922       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
10923       Cond.getOpcode() == ISD::SETCC) {
10924     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
10925
10926     unsigned Opcode = 0;
10927     // Check for x CC y ? x : y.
10928     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
10929         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
10930       switch (CC) {
10931       default: break;
10932       case ISD::SETULT:
10933         // Converting this to a min would handle NaNs incorrectly, and swapping
10934         // the operands would cause it to handle comparisons between positive
10935         // and negative zero incorrectly.
10936         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10937           if (!UnsafeFPMath &&
10938               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10939             break;
10940           std::swap(LHS, RHS);
10941         }
10942         Opcode = X86ISD::FMIN;
10943         break;
10944       case ISD::SETOLE:
10945         // Converting this to a min would handle comparisons between positive
10946         // and negative zero incorrectly.
10947         if (!UnsafeFPMath &&
10948             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
10949           break;
10950         Opcode = X86ISD::FMIN;
10951         break;
10952       case ISD::SETULE:
10953         // Converting this to a min would handle both negative zeros and NaNs
10954         // incorrectly, but we can swap the operands to fix both.
10955         std::swap(LHS, RHS);
10956       case ISD::SETOLT:
10957       case ISD::SETLT:
10958       case ISD::SETLE:
10959         Opcode = X86ISD::FMIN;
10960         break;
10961
10962       case ISD::SETOGE:
10963         // Converting this to a max would handle comparisons between positive
10964         // and negative zero incorrectly.
10965         if (!UnsafeFPMath &&
10966             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
10967           break;
10968         Opcode = X86ISD::FMAX;
10969         break;
10970       case ISD::SETUGT:
10971         // Converting this to a max would handle NaNs incorrectly, and swapping
10972         // the operands would cause it to handle comparisons between positive
10973         // and negative zero incorrectly.
10974         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10975           if (!UnsafeFPMath &&
10976               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10977             break;
10978           std::swap(LHS, RHS);
10979         }
10980         Opcode = X86ISD::FMAX;
10981         break;
10982       case ISD::SETUGE:
10983         // Converting this to a max would handle both negative zeros and NaNs
10984         // incorrectly, but we can swap the operands to fix both.
10985         std::swap(LHS, RHS);
10986       case ISD::SETOGT:
10987       case ISD::SETGT:
10988       case ISD::SETGE:
10989         Opcode = X86ISD::FMAX;
10990         break;
10991       }
10992     // Check for x CC y ? y : x -- a min/max with reversed arms.
10993     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
10994                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
10995       switch (CC) {
10996       default: break;
10997       case ISD::SETOGE:
10998         // Converting this to a min would handle comparisons between positive
10999         // and negative zero incorrectly, and swapping the operands would
11000         // cause it to handle NaNs incorrectly.
11001         if (!UnsafeFPMath &&
11002             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
11003           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11004             break;
11005           std::swap(LHS, RHS);
11006         }
11007         Opcode = X86ISD::FMIN;
11008         break;
11009       case ISD::SETUGT:
11010         // Converting this to a min would handle NaNs incorrectly.
11011         if (!UnsafeFPMath &&
11012             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
11013           break;
11014         Opcode = X86ISD::FMIN;
11015         break;
11016       case ISD::SETUGE:
11017         // Converting this to a min would handle both negative zeros and NaNs
11018         // incorrectly, but we can swap the operands to fix both.
11019         std::swap(LHS, RHS);
11020       case ISD::SETOGT:
11021       case ISD::SETGT:
11022       case ISD::SETGE:
11023         Opcode = X86ISD::FMIN;
11024         break;
11025
11026       case ISD::SETULT:
11027         // Converting this to a max would handle NaNs incorrectly.
11028         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11029           break;
11030         Opcode = X86ISD::FMAX;
11031         break;
11032       case ISD::SETOLE:
11033         // Converting this to a max would handle comparisons between positive
11034         // and negative zero incorrectly, and swapping the operands would
11035         // cause it to handle NaNs incorrectly.
11036         if (!UnsafeFPMath &&
11037             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
11038           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11039             break;
11040           std::swap(LHS, RHS);
11041         }
11042         Opcode = X86ISD::FMAX;
11043         break;
11044       case ISD::SETULE:
11045         // Converting this to a max would handle both negative zeros and NaNs
11046         // incorrectly, but we can swap the operands to fix both.
11047         std::swap(LHS, RHS);
11048       case ISD::SETOLT:
11049       case ISD::SETLT:
11050       case ISD::SETLE:
11051         Opcode = X86ISD::FMAX;
11052         break;
11053       }
11054     }
11055
11056     if (Opcode)
11057       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
11058   }
11059
11060   // If this is a select between two integer constants, try to do some
11061   // optimizations.
11062   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
11063     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
11064       // Don't do this for crazy integer types.
11065       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
11066         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
11067         // so that TrueC (the true value) is larger than FalseC.
11068         bool NeedsCondInvert = false;
11069
11070         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
11071             // Efficiently invertible.
11072             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
11073              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
11074               isa<ConstantSDNode>(Cond.getOperand(1))))) {
11075           NeedsCondInvert = true;
11076           std::swap(TrueC, FalseC);
11077         }
11078
11079         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
11080         if (FalseC->getAPIntValue() == 0 &&
11081             TrueC->getAPIntValue().isPowerOf2()) {
11082           if (NeedsCondInvert) // Invert the condition if needed.
11083             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11084                                DAG.getConstant(1, Cond.getValueType()));
11085
11086           // Zero extend the condition if needed.
11087           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
11088
11089           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
11090           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
11091                              DAG.getConstant(ShAmt, MVT::i8));
11092         }
11093
11094         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
11095         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
11096           if (NeedsCondInvert) // Invert the condition if needed.
11097             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11098                                DAG.getConstant(1, Cond.getValueType()));
11099
11100           // Zero extend the condition if needed.
11101           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
11102                              FalseC->getValueType(0), Cond);
11103           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11104                              SDValue(FalseC, 0));
11105         }
11106
11107         // Optimize cases that will turn into an LEA instruction.  This requires
11108         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
11109         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
11110           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
11111           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
11112
11113           bool isFastMultiplier = false;
11114           if (Diff < 10) {
11115             switch ((unsigned char)Diff) {
11116               default: break;
11117               case 1:  // result = add base, cond
11118               case 2:  // result = lea base(    , cond*2)
11119               case 3:  // result = lea base(cond, cond*2)
11120               case 4:  // result = lea base(    , cond*4)
11121               case 5:  // result = lea base(cond, cond*4)
11122               case 8:  // result = lea base(    , cond*8)
11123               case 9:  // result = lea base(cond, cond*8)
11124                 isFastMultiplier = true;
11125                 break;
11126             }
11127           }
11128
11129           if (isFastMultiplier) {
11130             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
11131             if (NeedsCondInvert) // Invert the condition if needed.
11132               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11133                                  DAG.getConstant(1, Cond.getValueType()));
11134
11135             // Zero extend the condition if needed.
11136             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
11137                                Cond);
11138             // Scale the condition by the difference.
11139             if (Diff != 1)
11140               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
11141                                  DAG.getConstant(Diff, Cond.getValueType()));
11142
11143             // Add the base if non-zero.
11144             if (FalseC->getAPIntValue() != 0)
11145               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11146                                  SDValue(FalseC, 0));
11147             return Cond;
11148           }
11149         }
11150       }
11151   }
11152
11153   return SDValue();
11154 }
11155
11156 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
11157 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
11158                                   TargetLowering::DAGCombinerInfo &DCI) {
11159   DebugLoc DL = N->getDebugLoc();
11160
11161   // If the flag operand isn't dead, don't touch this CMOV.
11162   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
11163     return SDValue();
11164
11165   // If this is a select between two integer constants, try to do some
11166   // optimizations.  Note that the operands are ordered the opposite of SELECT
11167   // operands.
11168   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
11169     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
11170       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
11171       // larger than FalseC (the false value).
11172       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
11173
11174       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
11175         CC = X86::GetOppositeBranchCondition(CC);
11176         std::swap(TrueC, FalseC);
11177       }
11178
11179       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
11180       // This is efficient for any integer data type (including i8/i16) and
11181       // shift amount.
11182       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
11183         SDValue Cond = N->getOperand(3);
11184         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11185                            DAG.getConstant(CC, MVT::i8), Cond);
11186
11187         // Zero extend the condition if needed.
11188         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
11189
11190         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
11191         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
11192                            DAG.getConstant(ShAmt, MVT::i8));
11193         if (N->getNumValues() == 2)  // Dead flag value?
11194           return DCI.CombineTo(N, Cond, SDValue());
11195         return Cond;
11196       }
11197
11198       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
11199       // for any integer data type, including i8/i16.
11200       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
11201         SDValue Cond = N->getOperand(3);
11202         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11203                            DAG.getConstant(CC, MVT::i8), Cond);
11204
11205         // Zero extend the condition if needed.
11206         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
11207                            FalseC->getValueType(0), Cond);
11208         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11209                            SDValue(FalseC, 0));
11210
11211         if (N->getNumValues() == 2)  // Dead flag value?
11212           return DCI.CombineTo(N, Cond, SDValue());
11213         return Cond;
11214       }
11215
11216       // Optimize cases that will turn into an LEA instruction.  This requires
11217       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
11218       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
11219         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
11220         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
11221
11222         bool isFastMultiplier = false;
11223         if (Diff < 10) {
11224           switch ((unsigned char)Diff) {
11225           default: break;
11226           case 1:  // result = add base, cond
11227           case 2:  // result = lea base(    , cond*2)
11228           case 3:  // result = lea base(cond, cond*2)
11229           case 4:  // result = lea base(    , cond*4)
11230           case 5:  // result = lea base(cond, cond*4)
11231           case 8:  // result = lea base(    , cond*8)
11232           case 9:  // result = lea base(cond, cond*8)
11233             isFastMultiplier = true;
11234             break;
11235           }
11236         }
11237
11238         if (isFastMultiplier) {
11239           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
11240           SDValue Cond = N->getOperand(3);
11241           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11242                              DAG.getConstant(CC, MVT::i8), Cond);
11243           // Zero extend the condition if needed.
11244           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
11245                              Cond);
11246           // Scale the condition by the difference.
11247           if (Diff != 1)
11248             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
11249                                DAG.getConstant(Diff, Cond.getValueType()));
11250
11251           // Add the base if non-zero.
11252           if (FalseC->getAPIntValue() != 0)
11253             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11254                                SDValue(FalseC, 0));
11255           if (N->getNumValues() == 2)  // Dead flag value?
11256             return DCI.CombineTo(N, Cond, SDValue());
11257           return Cond;
11258         }
11259       }
11260     }
11261   }
11262   return SDValue();
11263 }
11264
11265
11266 /// PerformMulCombine - Optimize a single multiply with constant into two
11267 /// in order to implement it with two cheaper instructions, e.g.
11268 /// LEA + SHL, LEA + LEA.
11269 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
11270                                  TargetLowering::DAGCombinerInfo &DCI) {
11271   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
11272     return SDValue();
11273
11274   EVT VT = N->getValueType(0);
11275   if (VT != MVT::i64)
11276     return SDValue();
11277
11278   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
11279   if (!C)
11280     return SDValue();
11281   uint64_t MulAmt = C->getZExtValue();
11282   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
11283     return SDValue();
11284
11285   uint64_t MulAmt1 = 0;
11286   uint64_t MulAmt2 = 0;
11287   if ((MulAmt % 9) == 0) {
11288     MulAmt1 = 9;
11289     MulAmt2 = MulAmt / 9;
11290   } else if ((MulAmt % 5) == 0) {
11291     MulAmt1 = 5;
11292     MulAmt2 = MulAmt / 5;
11293   } else if ((MulAmt % 3) == 0) {
11294     MulAmt1 = 3;
11295     MulAmt2 = MulAmt / 3;
11296   }
11297   if (MulAmt2 &&
11298       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
11299     DebugLoc DL = N->getDebugLoc();
11300
11301     if (isPowerOf2_64(MulAmt2) &&
11302         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
11303       // If second multiplifer is pow2, issue it first. We want the multiply by
11304       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
11305       // is an add.
11306       std::swap(MulAmt1, MulAmt2);
11307
11308     SDValue NewMul;
11309     if (isPowerOf2_64(MulAmt1))
11310       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
11311                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
11312     else
11313       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
11314                            DAG.getConstant(MulAmt1, VT));
11315
11316     if (isPowerOf2_64(MulAmt2))
11317       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
11318                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
11319     else
11320       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
11321                            DAG.getConstant(MulAmt2, VT));
11322
11323     // Do not add new nodes to DAG combiner worklist.
11324     DCI.CombineTo(N, NewMul, false);
11325   }
11326   return SDValue();
11327 }
11328
11329 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
11330   SDValue N0 = N->getOperand(0);
11331   SDValue N1 = N->getOperand(1);
11332   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
11333   EVT VT = N0.getValueType();
11334
11335   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
11336   // since the result of setcc_c is all zero's or all ones.
11337   if (N1C && N0.getOpcode() == ISD::AND &&
11338       N0.getOperand(1).getOpcode() == ISD::Constant) {
11339     SDValue N00 = N0.getOperand(0);
11340     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
11341         ((N00.getOpcode() == ISD::ANY_EXTEND ||
11342           N00.getOpcode() == ISD::ZERO_EXTEND) &&
11343          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
11344       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
11345       APInt ShAmt = N1C->getAPIntValue();
11346       Mask = Mask.shl(ShAmt);
11347       if (Mask != 0)
11348         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
11349                            N00, DAG.getConstant(Mask, VT));
11350     }
11351   }
11352
11353   return SDValue();
11354 }
11355
11356 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
11357 ///                       when possible.
11358 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
11359                                    const X86Subtarget *Subtarget) {
11360   EVT VT = N->getValueType(0);
11361   if (!VT.isVector() && VT.isInteger() &&
11362       N->getOpcode() == ISD::SHL)
11363     return PerformSHLCombine(N, DAG);
11364
11365   // On X86 with SSE2 support, we can transform this to a vector shift if
11366   // all elements are shifted by the same amount.  We can't do this in legalize
11367   // because the a constant vector is typically transformed to a constant pool
11368   // so we have no knowledge of the shift amount.
11369   if (!Subtarget->hasSSE2())
11370     return SDValue();
11371
11372   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
11373     return SDValue();
11374
11375   SDValue ShAmtOp = N->getOperand(1);
11376   EVT EltVT = VT.getVectorElementType();
11377   DebugLoc DL = N->getDebugLoc();
11378   SDValue BaseShAmt = SDValue();
11379   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
11380     unsigned NumElts = VT.getVectorNumElements();
11381     unsigned i = 0;
11382     for (; i != NumElts; ++i) {
11383       SDValue Arg = ShAmtOp.getOperand(i);
11384       if (Arg.getOpcode() == ISD::UNDEF) continue;
11385       BaseShAmt = Arg;
11386       break;
11387     }
11388     for (; i != NumElts; ++i) {
11389       SDValue Arg = ShAmtOp.getOperand(i);
11390       if (Arg.getOpcode() == ISD::UNDEF) continue;
11391       if (Arg != BaseShAmt) {
11392         return SDValue();
11393       }
11394     }
11395   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
11396              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
11397     SDValue InVec = ShAmtOp.getOperand(0);
11398     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
11399       unsigned NumElts = InVec.getValueType().getVectorNumElements();
11400       unsigned i = 0;
11401       for (; i != NumElts; ++i) {
11402         SDValue Arg = InVec.getOperand(i);
11403         if (Arg.getOpcode() == ISD::UNDEF) continue;
11404         BaseShAmt = Arg;
11405         break;
11406       }
11407     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
11408        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
11409          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
11410          if (C->getZExtValue() == SplatIdx)
11411            BaseShAmt = InVec.getOperand(1);
11412        }
11413     }
11414     if (BaseShAmt.getNode() == 0)
11415       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
11416                               DAG.getIntPtrConstant(0));
11417   } else
11418     return SDValue();
11419
11420   // The shift amount is an i32.
11421   if (EltVT.bitsGT(MVT::i32))
11422     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
11423   else if (EltVT.bitsLT(MVT::i32))
11424     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
11425
11426   // The shift amount is identical so we can do a vector shift.
11427   SDValue  ValOp = N->getOperand(0);
11428   switch (N->getOpcode()) {
11429   default:
11430     llvm_unreachable("Unknown shift opcode!");
11431     break;
11432   case ISD::SHL:
11433     if (VT == MVT::v2i64)
11434       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11435                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
11436                          ValOp, BaseShAmt);
11437     if (VT == MVT::v4i32)
11438       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11439                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
11440                          ValOp, BaseShAmt);
11441     if (VT == MVT::v8i16)
11442       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11443                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
11444                          ValOp, BaseShAmt);
11445     break;
11446   case ISD::SRA:
11447     if (VT == MVT::v4i32)
11448       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11449                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
11450                          ValOp, BaseShAmt);
11451     if (VT == MVT::v8i16)
11452       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11453                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
11454                          ValOp, BaseShAmt);
11455     break;
11456   case ISD::SRL:
11457     if (VT == MVT::v2i64)
11458       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11459                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
11460                          ValOp, BaseShAmt);
11461     if (VT == MVT::v4i32)
11462       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11463                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
11464                          ValOp, BaseShAmt);
11465     if (VT ==  MVT::v8i16)
11466       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11467                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
11468                          ValOp, BaseShAmt);
11469     break;
11470   }
11471   return SDValue();
11472 }
11473
11474
11475 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
11476                                  TargetLowering::DAGCombinerInfo &DCI,
11477                                  const X86Subtarget *Subtarget) {
11478   if (DCI.isBeforeLegalizeOps())
11479     return SDValue();
11480
11481   // Want to form PANDN nodes, in the hopes of then easily combining them with
11482   // OR and AND nodes to form PBLEND/PSIGN.
11483   EVT VT = N->getValueType(0);
11484   if (VT != MVT::v2i64)
11485     return SDValue();
11486
11487   SDValue N0 = N->getOperand(0);
11488   SDValue N1 = N->getOperand(1);
11489   DebugLoc DL = N->getDebugLoc();
11490
11491   // Check LHS for vnot
11492   if (N0.getOpcode() == ISD::XOR &&
11493       ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
11494     return DAG.getNode(X86ISD::PANDN, DL, VT, N0.getOperand(0), N1);
11495
11496   // Check RHS for vnot
11497   if (N1.getOpcode() == ISD::XOR &&
11498       ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
11499     return DAG.getNode(X86ISD::PANDN, DL, VT, N1.getOperand(0), N0);
11500
11501   return SDValue();
11502 }
11503
11504 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
11505                                 TargetLowering::DAGCombinerInfo &DCI,
11506                                 const X86Subtarget *Subtarget) {
11507   if (DCI.isBeforeLegalizeOps())
11508     return SDValue();
11509
11510   EVT VT = N->getValueType(0);
11511   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64 && VT != MVT::v2i64)
11512     return SDValue();
11513
11514   SDValue N0 = N->getOperand(0);
11515   SDValue N1 = N->getOperand(1);
11516
11517   // look for psign/blend
11518   if (Subtarget->hasSSSE3()) {
11519     if (VT == MVT::v2i64) {
11520       // Canonicalize pandn to RHS
11521       if (N0.getOpcode() == X86ISD::PANDN)
11522         std::swap(N0, N1);
11523       // or (and (m, x), (pandn m, y))
11524       if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::PANDN) {
11525         SDValue Mask = N1.getOperand(0);
11526         SDValue X    = N1.getOperand(1);
11527         SDValue Y;
11528         if (N0.getOperand(0) == Mask)
11529           Y = N0.getOperand(1);
11530         if (N0.getOperand(1) == Mask)
11531           Y = N0.getOperand(0);
11532
11533         // Check to see if the mask appeared in both the AND and PANDN and
11534         if (!Y.getNode())
11535           return SDValue();
11536
11537         // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
11538         if (Mask.getOpcode() != ISD::BITCAST ||
11539             X.getOpcode() != ISD::BITCAST ||
11540             Y.getOpcode() != ISD::BITCAST)
11541           return SDValue();
11542
11543         // Look through mask bitcast.
11544         Mask = Mask.getOperand(0);
11545         EVT MaskVT = Mask.getValueType();
11546
11547         // Validate that the Mask operand is a vector sra node.  The sra node
11548         // will be an intrinsic.
11549         if (Mask.getOpcode() != ISD::INTRINSIC_WO_CHAIN)
11550           return SDValue();
11551
11552         // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
11553         // there is no psrai.b
11554         switch (cast<ConstantSDNode>(Mask.getOperand(0))->getZExtValue()) {
11555         case Intrinsic::x86_sse2_psrai_w:
11556         case Intrinsic::x86_sse2_psrai_d:
11557           break;
11558         default: return SDValue();
11559         }
11560
11561         // Check that the SRA is all signbits.
11562         SDValue SraC = Mask.getOperand(2);
11563         unsigned SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
11564         unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
11565         if ((SraAmt + 1) != EltBits)
11566           return SDValue();
11567
11568         DebugLoc DL = N->getDebugLoc();
11569
11570         // Now we know we at least have a plendvb with the mask val.  See if
11571         // we can form a psignb/w/d.
11572         // psign = x.type == y.type == mask.type && y = sub(0, x);
11573         X = X.getOperand(0);
11574         Y = Y.getOperand(0);
11575         if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
11576             ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
11577             X.getValueType() == MaskVT && X.getValueType() == Y.getValueType()){
11578           unsigned Opc = 0;
11579           switch (EltBits) {
11580           case 8: Opc = X86ISD::PSIGNB; break;
11581           case 16: Opc = X86ISD::PSIGNW; break;
11582           case 32: Opc = X86ISD::PSIGND; break;
11583           default: break;
11584           }
11585           if (Opc) {
11586             SDValue Sign = DAG.getNode(Opc, DL, MaskVT, X, Mask.getOperand(1));
11587             return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Sign);
11588           }
11589         }
11590         // PBLENDVB only available on SSE 4.1
11591         if (!Subtarget->hasSSE41())
11592           return SDValue();
11593
11594         X = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, X);
11595         Y = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Y);
11596         Mask = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Mask);
11597         Mask = DAG.getNode(X86ISD::PBLENDVB, DL, MVT::v16i8, X, Y, Mask);
11598         return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Mask);
11599       }
11600     }
11601   }
11602
11603   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
11604   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
11605     std::swap(N0, N1);
11606   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
11607     return SDValue();
11608   if (!N0.hasOneUse() || !N1.hasOneUse())
11609     return SDValue();
11610
11611   SDValue ShAmt0 = N0.getOperand(1);
11612   if (ShAmt0.getValueType() != MVT::i8)
11613     return SDValue();
11614   SDValue ShAmt1 = N1.getOperand(1);
11615   if (ShAmt1.getValueType() != MVT::i8)
11616     return SDValue();
11617   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
11618     ShAmt0 = ShAmt0.getOperand(0);
11619   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
11620     ShAmt1 = ShAmt1.getOperand(0);
11621
11622   DebugLoc DL = N->getDebugLoc();
11623   unsigned Opc = X86ISD::SHLD;
11624   SDValue Op0 = N0.getOperand(0);
11625   SDValue Op1 = N1.getOperand(0);
11626   if (ShAmt0.getOpcode() == ISD::SUB) {
11627     Opc = X86ISD::SHRD;
11628     std::swap(Op0, Op1);
11629     std::swap(ShAmt0, ShAmt1);
11630   }
11631
11632   unsigned Bits = VT.getSizeInBits();
11633   if (ShAmt1.getOpcode() == ISD::SUB) {
11634     SDValue Sum = ShAmt1.getOperand(0);
11635     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
11636       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
11637       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
11638         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
11639       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
11640         return DAG.getNode(Opc, DL, VT,
11641                            Op0, Op1,
11642                            DAG.getNode(ISD::TRUNCATE, DL,
11643                                        MVT::i8, ShAmt0));
11644     }
11645   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
11646     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
11647     if (ShAmt0C &&
11648         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
11649       return DAG.getNode(Opc, DL, VT,
11650                          N0.getOperand(0), N1.getOperand(0),
11651                          DAG.getNode(ISD::TRUNCATE, DL,
11652                                        MVT::i8, ShAmt0));
11653   }
11654
11655   return SDValue();
11656 }
11657
11658 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
11659 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
11660                                    const X86Subtarget *Subtarget) {
11661   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
11662   // the FP state in cases where an emms may be missing.
11663   // A preferable solution to the general problem is to figure out the right
11664   // places to insert EMMS.  This qualifies as a quick hack.
11665
11666   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
11667   StoreSDNode *St = cast<StoreSDNode>(N);
11668   EVT VT = St->getValue().getValueType();
11669   if (VT.getSizeInBits() != 64)
11670     return SDValue();
11671
11672   const Function *F = DAG.getMachineFunction().getFunction();
11673   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
11674   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
11675     && Subtarget->hasSSE2();
11676   if ((VT.isVector() ||
11677        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
11678       isa<LoadSDNode>(St->getValue()) &&
11679       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
11680       St->getChain().hasOneUse() && !St->isVolatile()) {
11681     SDNode* LdVal = St->getValue().getNode();
11682     LoadSDNode *Ld = 0;
11683     int TokenFactorIndex = -1;
11684     SmallVector<SDValue, 8> Ops;
11685     SDNode* ChainVal = St->getChain().getNode();
11686     // Must be a store of a load.  We currently handle two cases:  the load
11687     // is a direct child, and it's under an intervening TokenFactor.  It is
11688     // possible to dig deeper under nested TokenFactors.
11689     if (ChainVal == LdVal)
11690       Ld = cast<LoadSDNode>(St->getChain());
11691     else if (St->getValue().hasOneUse() &&
11692              ChainVal->getOpcode() == ISD::TokenFactor) {
11693       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
11694         if (ChainVal->getOperand(i).getNode() == LdVal) {
11695           TokenFactorIndex = i;
11696           Ld = cast<LoadSDNode>(St->getValue());
11697         } else
11698           Ops.push_back(ChainVal->getOperand(i));
11699       }
11700     }
11701
11702     if (!Ld || !ISD::isNormalLoad(Ld))
11703       return SDValue();
11704
11705     // If this is not the MMX case, i.e. we are just turning i64 load/store
11706     // into f64 load/store, avoid the transformation if there are multiple
11707     // uses of the loaded value.
11708     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
11709       return SDValue();
11710
11711     DebugLoc LdDL = Ld->getDebugLoc();
11712     DebugLoc StDL = N->getDebugLoc();
11713     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
11714     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
11715     // pair instead.
11716     if (Subtarget->is64Bit() || F64IsLegal) {
11717       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
11718       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
11719                                   Ld->getPointerInfo(), Ld->isVolatile(),
11720                                   Ld->isNonTemporal(), Ld->getAlignment());
11721       SDValue NewChain = NewLd.getValue(1);
11722       if (TokenFactorIndex != -1) {
11723         Ops.push_back(NewChain);
11724         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
11725                                Ops.size());
11726       }
11727       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
11728                           St->getPointerInfo(),
11729                           St->isVolatile(), St->isNonTemporal(),
11730                           St->getAlignment());
11731     }
11732
11733     // Otherwise, lower to two pairs of 32-bit loads / stores.
11734     SDValue LoAddr = Ld->getBasePtr();
11735     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
11736                                  DAG.getConstant(4, MVT::i32));
11737
11738     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
11739                                Ld->getPointerInfo(),
11740                                Ld->isVolatile(), Ld->isNonTemporal(),
11741                                Ld->getAlignment());
11742     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
11743                                Ld->getPointerInfo().getWithOffset(4),
11744                                Ld->isVolatile(), Ld->isNonTemporal(),
11745                                MinAlign(Ld->getAlignment(), 4));
11746
11747     SDValue NewChain = LoLd.getValue(1);
11748     if (TokenFactorIndex != -1) {
11749       Ops.push_back(LoLd);
11750       Ops.push_back(HiLd);
11751       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
11752                              Ops.size());
11753     }
11754
11755     LoAddr = St->getBasePtr();
11756     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
11757                          DAG.getConstant(4, MVT::i32));
11758
11759     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
11760                                 St->getPointerInfo(),
11761                                 St->isVolatile(), St->isNonTemporal(),
11762                                 St->getAlignment());
11763     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
11764                                 St->getPointerInfo().getWithOffset(4),
11765                                 St->isVolatile(),
11766                                 St->isNonTemporal(),
11767                                 MinAlign(St->getAlignment(), 4));
11768     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
11769   }
11770   return SDValue();
11771 }
11772
11773 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
11774 /// X86ISD::FXOR nodes.
11775 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
11776   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
11777   // F[X]OR(0.0, x) -> x
11778   // F[X]OR(x, 0.0) -> x
11779   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
11780     if (C->getValueAPF().isPosZero())
11781       return N->getOperand(1);
11782   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
11783     if (C->getValueAPF().isPosZero())
11784       return N->getOperand(0);
11785   return SDValue();
11786 }
11787
11788 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
11789 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
11790   // FAND(0.0, x) -> 0.0
11791   // FAND(x, 0.0) -> 0.0
11792   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
11793     if (C->getValueAPF().isPosZero())
11794       return N->getOperand(0);
11795   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
11796     if (C->getValueAPF().isPosZero())
11797       return N->getOperand(1);
11798   return SDValue();
11799 }
11800
11801 static SDValue PerformBTCombine(SDNode *N,
11802                                 SelectionDAG &DAG,
11803                                 TargetLowering::DAGCombinerInfo &DCI) {
11804   // BT ignores high bits in the bit index operand.
11805   SDValue Op1 = N->getOperand(1);
11806   if (Op1.hasOneUse()) {
11807     unsigned BitWidth = Op1.getValueSizeInBits();
11808     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
11809     APInt KnownZero, KnownOne;
11810     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
11811                                           !DCI.isBeforeLegalizeOps());
11812     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11813     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
11814         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
11815       DCI.CommitTargetLoweringOpt(TLO);
11816   }
11817   return SDValue();
11818 }
11819
11820 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
11821   SDValue Op = N->getOperand(0);
11822   if (Op.getOpcode() == ISD::BITCAST)
11823     Op = Op.getOperand(0);
11824   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
11825   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
11826       VT.getVectorElementType().getSizeInBits() ==
11827       OpVT.getVectorElementType().getSizeInBits()) {
11828     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
11829   }
11830   return SDValue();
11831 }
11832
11833 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
11834   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
11835   //           (and (i32 x86isd::setcc_carry), 1)
11836   // This eliminates the zext. This transformation is necessary because
11837   // ISD::SETCC is always legalized to i8.
11838   DebugLoc dl = N->getDebugLoc();
11839   SDValue N0 = N->getOperand(0);
11840   EVT VT = N->getValueType(0);
11841   if (N0.getOpcode() == ISD::AND &&
11842       N0.hasOneUse() &&
11843       N0.getOperand(0).hasOneUse()) {
11844     SDValue N00 = N0.getOperand(0);
11845     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
11846       return SDValue();
11847     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
11848     if (!C || C->getZExtValue() != 1)
11849       return SDValue();
11850     return DAG.getNode(ISD::AND, dl, VT,
11851                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
11852                                    N00.getOperand(0), N00.getOperand(1)),
11853                        DAG.getConstant(1, VT));
11854   }
11855
11856   return SDValue();
11857 }
11858
11859 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
11860 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG) {
11861   unsigned X86CC = N->getConstantOperandVal(0);
11862   SDValue EFLAG = N->getOperand(1);
11863   DebugLoc DL = N->getDebugLoc();
11864
11865   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
11866   // a zext and produces an all-ones bit which is more useful than 0/1 in some
11867   // cases.
11868   if (X86CC == X86::COND_B)
11869     return DAG.getNode(ISD::AND, DL, MVT::i8,
11870                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
11871                                    DAG.getConstant(X86CC, MVT::i8), EFLAG),
11872                        DAG.getConstant(1, MVT::i8));
11873
11874   return SDValue();
11875 }
11876
11877 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
11878 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
11879                                  X86TargetLowering::DAGCombinerInfo &DCI) {
11880   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
11881   // the result is either zero or one (depending on the input carry bit).
11882   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
11883   if (X86::isZeroNode(N->getOperand(0)) &&
11884       X86::isZeroNode(N->getOperand(1)) &&
11885       // We don't have a good way to replace an EFLAGS use, so only do this when
11886       // dead right now.
11887       SDValue(N, 1).use_empty()) {
11888     DebugLoc DL = N->getDebugLoc();
11889     EVT VT = N->getValueType(0);
11890     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
11891     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
11892                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
11893                                            DAG.getConstant(X86::COND_B,MVT::i8),
11894                                            N->getOperand(2)),
11895                                DAG.getConstant(1, VT));
11896     return DCI.CombineTo(N, Res1, CarryOut);
11897   }
11898
11899   return SDValue();
11900 }
11901
11902 // fold (add Y, (sete  X, 0)) -> adc  0, Y
11903 //      (add Y, (setne X, 0)) -> sbb -1, Y
11904 //      (sub (sete  X, 0), Y) -> sbb  0, Y
11905 //      (sub (setne X, 0), Y) -> adc -1, Y
11906 static SDValue OptimizeConditonalInDecrement(SDNode *N, SelectionDAG &DAG) {
11907   DebugLoc DL = N->getDebugLoc();
11908
11909   // Look through ZExts.
11910   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
11911   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
11912     return SDValue();
11913
11914   SDValue SetCC = Ext.getOperand(0);
11915   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
11916     return SDValue();
11917
11918   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
11919   if (CC != X86::COND_E && CC != X86::COND_NE)
11920     return SDValue();
11921
11922   SDValue Cmp = SetCC.getOperand(1);
11923   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
11924       !X86::isZeroNode(Cmp.getOperand(1)) ||
11925       !Cmp.getOperand(0).getValueType().isInteger())
11926     return SDValue();
11927
11928   SDValue CmpOp0 = Cmp.getOperand(0);
11929   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
11930                                DAG.getConstant(1, CmpOp0.getValueType()));
11931
11932   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
11933   if (CC == X86::COND_NE)
11934     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
11935                        DL, OtherVal.getValueType(), OtherVal,
11936                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
11937   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
11938                      DL, OtherVal.getValueType(), OtherVal,
11939                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
11940 }
11941
11942 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
11943                                              DAGCombinerInfo &DCI) const {
11944   SelectionDAG &DAG = DCI.DAG;
11945   switch (N->getOpcode()) {
11946   default: break;
11947   case ISD::EXTRACT_VECTOR_ELT:
11948     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
11949   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
11950   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
11951   case ISD::ADD:
11952   case ISD::SUB:            return OptimizeConditonalInDecrement(N, DAG);
11953   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
11954   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
11955   case ISD::SHL:
11956   case ISD::SRA:
11957   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
11958   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
11959   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
11960   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
11961   case X86ISD::FXOR:
11962   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
11963   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
11964   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
11965   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
11966   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
11967   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG);
11968   case X86ISD::SHUFPS:      // Handle all target specific shuffles
11969   case X86ISD::SHUFPD:
11970   case X86ISD::PALIGN:
11971   case X86ISD::PUNPCKHBW:
11972   case X86ISD::PUNPCKHWD:
11973   case X86ISD::PUNPCKHDQ:
11974   case X86ISD::PUNPCKHQDQ:
11975   case X86ISD::UNPCKHPS:
11976   case X86ISD::UNPCKHPD:
11977   case X86ISD::PUNPCKLBW:
11978   case X86ISD::PUNPCKLWD:
11979   case X86ISD::PUNPCKLDQ:
11980   case X86ISD::PUNPCKLQDQ:
11981   case X86ISD::UNPCKLPS:
11982   case X86ISD::UNPCKLPD:
11983   case X86ISD::MOVHLPS:
11984   case X86ISD::MOVLHPS:
11985   case X86ISD::PSHUFD:
11986   case X86ISD::PSHUFHW:
11987   case X86ISD::PSHUFLW:
11988   case X86ISD::MOVSS:
11989   case X86ISD::MOVSD:
11990   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI);
11991   }
11992
11993   return SDValue();
11994 }
11995
11996 /// isTypeDesirableForOp - Return true if the target has native support for
11997 /// the specified value type and it is 'desirable' to use the type for the
11998 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
11999 /// instruction encodings are longer and some i16 instructions are slow.
12000 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
12001   if (!isTypeLegal(VT))
12002     return false;
12003   if (VT != MVT::i16)
12004     return true;
12005
12006   switch (Opc) {
12007   default:
12008     return true;
12009   case ISD::LOAD:
12010   case ISD::SIGN_EXTEND:
12011   case ISD::ZERO_EXTEND:
12012   case ISD::ANY_EXTEND:
12013   case ISD::SHL:
12014   case ISD::SRL:
12015   case ISD::SUB:
12016   case ISD::ADD:
12017   case ISD::MUL:
12018   case ISD::AND:
12019   case ISD::OR:
12020   case ISD::XOR:
12021     return false;
12022   }
12023 }
12024
12025 /// IsDesirableToPromoteOp - This method query the target whether it is
12026 /// beneficial for dag combiner to promote the specified node. If true, it
12027 /// should return the desired promotion type by reference.
12028 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
12029   EVT VT = Op.getValueType();
12030   if (VT != MVT::i16)
12031     return false;
12032
12033   bool Promote = false;
12034   bool Commute = false;
12035   switch (Op.getOpcode()) {
12036   default: break;
12037   case ISD::LOAD: {
12038     LoadSDNode *LD = cast<LoadSDNode>(Op);
12039     // If the non-extending load has a single use and it's not live out, then it
12040     // might be folded.
12041     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
12042                                                      Op.hasOneUse()*/) {
12043       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12044              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
12045         // The only case where we'd want to promote LOAD (rather then it being
12046         // promoted as an operand is when it's only use is liveout.
12047         if (UI->getOpcode() != ISD::CopyToReg)
12048           return false;
12049       }
12050     }
12051     Promote = true;
12052     break;
12053   }
12054   case ISD::SIGN_EXTEND:
12055   case ISD::ZERO_EXTEND:
12056   case ISD::ANY_EXTEND:
12057     Promote = true;
12058     break;
12059   case ISD::SHL:
12060   case ISD::SRL: {
12061     SDValue N0 = Op.getOperand(0);
12062     // Look out for (store (shl (load), x)).
12063     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
12064       return false;
12065     Promote = true;
12066     break;
12067   }
12068   case ISD::ADD:
12069   case ISD::MUL:
12070   case ISD::AND:
12071   case ISD::OR:
12072   case ISD::XOR:
12073     Commute = true;
12074     // fallthrough
12075   case ISD::SUB: {
12076     SDValue N0 = Op.getOperand(0);
12077     SDValue N1 = Op.getOperand(1);
12078     if (!Commute && MayFoldLoad(N1))
12079       return false;
12080     // Avoid disabling potential load folding opportunities.
12081     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
12082       return false;
12083     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
12084       return false;
12085     Promote = true;
12086   }
12087   }
12088
12089   PVT = MVT::i32;
12090   return Promote;
12091 }
12092
12093 //===----------------------------------------------------------------------===//
12094 //                           X86 Inline Assembly Support
12095 //===----------------------------------------------------------------------===//
12096
12097 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
12098   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
12099
12100   std::string AsmStr = IA->getAsmString();
12101
12102   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
12103   SmallVector<StringRef, 4> AsmPieces;
12104   SplitString(AsmStr, AsmPieces, ";\n");
12105
12106   switch (AsmPieces.size()) {
12107   default: return false;
12108   case 1:
12109     AsmStr = AsmPieces[0];
12110     AsmPieces.clear();
12111     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
12112
12113     // FIXME: this should verify that we are targetting a 486 or better.  If not,
12114     // we will turn this bswap into something that will be lowered to logical ops
12115     // instead of emitting the bswap asm.  For now, we don't support 486 or lower
12116     // so don't worry about this.
12117     // bswap $0
12118     if (AsmPieces.size() == 2 &&
12119         (AsmPieces[0] == "bswap" ||
12120          AsmPieces[0] == "bswapq" ||
12121          AsmPieces[0] == "bswapl") &&
12122         (AsmPieces[1] == "$0" ||
12123          AsmPieces[1] == "${0:q}")) {
12124       // No need to check constraints, nothing other than the equivalent of
12125       // "=r,0" would be valid here.
12126       const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12127       if (!Ty || Ty->getBitWidth() % 16 != 0)
12128         return false;
12129       return IntrinsicLowering::LowerToByteSwap(CI);
12130     }
12131     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
12132     if (CI->getType()->isIntegerTy(16) &&
12133         AsmPieces.size() == 3 &&
12134         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
12135         AsmPieces[1] == "$$8," &&
12136         AsmPieces[2] == "${0:w}" &&
12137         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
12138       AsmPieces.clear();
12139       const std::string &ConstraintsStr = IA->getConstraintString();
12140       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
12141       std::sort(AsmPieces.begin(), AsmPieces.end());
12142       if (AsmPieces.size() == 4 &&
12143           AsmPieces[0] == "~{cc}" &&
12144           AsmPieces[1] == "~{dirflag}" &&
12145           AsmPieces[2] == "~{flags}" &&
12146           AsmPieces[3] == "~{fpsr}") {
12147         const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12148         if (!Ty || Ty->getBitWidth() % 16 != 0)
12149           return false;
12150         return IntrinsicLowering::LowerToByteSwap(CI);
12151       }
12152     }
12153     break;
12154   case 3:
12155     if (CI->getType()->isIntegerTy(32) &&
12156         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
12157       SmallVector<StringRef, 4> Words;
12158       SplitString(AsmPieces[0], Words, " \t,");
12159       if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
12160           Words[2] == "${0:w}") {
12161         Words.clear();
12162         SplitString(AsmPieces[1], Words, " \t,");
12163         if (Words.size() == 3 && Words[0] == "rorl" && Words[1] == "$$16" &&
12164             Words[2] == "$0") {
12165           Words.clear();
12166           SplitString(AsmPieces[2], Words, " \t,");
12167           if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
12168               Words[2] == "${0:w}") {
12169             AsmPieces.clear();
12170             const std::string &ConstraintsStr = IA->getConstraintString();
12171             SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
12172             std::sort(AsmPieces.begin(), AsmPieces.end());
12173             if (AsmPieces.size() == 4 &&
12174                 AsmPieces[0] == "~{cc}" &&
12175                 AsmPieces[1] == "~{dirflag}" &&
12176                 AsmPieces[2] == "~{flags}" &&
12177                 AsmPieces[3] == "~{fpsr}") {
12178               const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12179               if (!Ty || Ty->getBitWidth() % 16 != 0)
12180                 return false;
12181               return IntrinsicLowering::LowerToByteSwap(CI);
12182             }
12183           }
12184         }
12185       }
12186     }
12187
12188     if (CI->getType()->isIntegerTy(64)) {
12189       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
12190       if (Constraints.size() >= 2 &&
12191           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
12192           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
12193         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
12194         SmallVector<StringRef, 4> Words;
12195         SplitString(AsmPieces[0], Words, " \t");
12196         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
12197           Words.clear();
12198           SplitString(AsmPieces[1], Words, " \t");
12199           if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
12200             Words.clear();
12201             SplitString(AsmPieces[2], Words, " \t,");
12202             if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
12203                 Words[2] == "%edx") {
12204               const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12205               if (!Ty || Ty->getBitWidth() % 16 != 0)
12206                 return false;
12207               return IntrinsicLowering::LowerToByteSwap(CI);
12208             }
12209           }
12210         }
12211       }
12212     }
12213     break;
12214   }
12215   return false;
12216 }
12217
12218
12219
12220 /// getConstraintType - Given a constraint letter, return the type of
12221 /// constraint it is for this target.
12222 X86TargetLowering::ConstraintType
12223 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
12224   if (Constraint.size() == 1) {
12225     switch (Constraint[0]) {
12226     case 'R':
12227     case 'q':
12228     case 'Q':
12229     case 'f':
12230     case 't':
12231     case 'u':
12232     case 'y':
12233     case 'x':
12234     case 'Y':
12235       return C_RegisterClass;
12236     case 'a':
12237     case 'b':
12238     case 'c':
12239     case 'd':
12240     case 'S':
12241     case 'D':
12242     case 'A':
12243       return C_Register;
12244     case 'I':
12245     case 'J':
12246     case 'K':
12247     case 'L':
12248     case 'M':
12249     case 'N':
12250     case 'G':
12251     case 'C':
12252     case 'e':
12253     case 'Z':
12254       return C_Other;
12255     default:
12256       break;
12257     }
12258   }
12259   return TargetLowering::getConstraintType(Constraint);
12260 }
12261
12262 /// Examine constraint type and operand type and determine a weight value.
12263 /// This object must already have been set up with the operand type
12264 /// and the current alternative constraint selected.
12265 TargetLowering::ConstraintWeight
12266   X86TargetLowering::getSingleConstraintMatchWeight(
12267     AsmOperandInfo &info, const char *constraint) const {
12268   ConstraintWeight weight = CW_Invalid;
12269   Value *CallOperandVal = info.CallOperandVal;
12270     // If we don't have a value, we can't do a match,
12271     // but allow it at the lowest weight.
12272   if (CallOperandVal == NULL)
12273     return CW_Default;
12274   const Type *type = CallOperandVal->getType();
12275   // Look at the constraint type.
12276   switch (*constraint) {
12277   default:
12278     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
12279   case 'R':
12280   case 'q':
12281   case 'Q':
12282   case 'a':
12283   case 'b':
12284   case 'c':
12285   case 'd':
12286   case 'S':
12287   case 'D':
12288   case 'A':
12289     if (CallOperandVal->getType()->isIntegerTy())
12290       weight = CW_SpecificReg;
12291     break;
12292   case 'f':
12293   case 't':
12294   case 'u':
12295       if (type->isFloatingPointTy())
12296         weight = CW_SpecificReg;
12297       break;
12298   case 'y':
12299       if (type->isX86_MMXTy() && Subtarget->hasMMX())
12300         weight = CW_SpecificReg;
12301       break;
12302   case 'x':
12303   case 'Y':
12304     if ((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasXMM())
12305       weight = CW_Register;
12306     break;
12307   case 'I':
12308     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
12309       if (C->getZExtValue() <= 31)
12310         weight = CW_Constant;
12311     }
12312     break;
12313   case 'J':
12314     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12315       if (C->getZExtValue() <= 63)
12316         weight = CW_Constant;
12317     }
12318     break;
12319   case 'K':
12320     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12321       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
12322         weight = CW_Constant;
12323     }
12324     break;
12325   case 'L':
12326     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12327       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
12328         weight = CW_Constant;
12329     }
12330     break;
12331   case 'M':
12332     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12333       if (C->getZExtValue() <= 3)
12334         weight = CW_Constant;
12335     }
12336     break;
12337   case 'N':
12338     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12339       if (C->getZExtValue() <= 0xff)
12340         weight = CW_Constant;
12341     }
12342     break;
12343   case 'G':
12344   case 'C':
12345     if (dyn_cast<ConstantFP>(CallOperandVal)) {
12346       weight = CW_Constant;
12347     }
12348     break;
12349   case 'e':
12350     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12351       if ((C->getSExtValue() >= -0x80000000LL) &&
12352           (C->getSExtValue() <= 0x7fffffffLL))
12353         weight = CW_Constant;
12354     }
12355     break;
12356   case 'Z':
12357     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12358       if (C->getZExtValue() <= 0xffffffff)
12359         weight = CW_Constant;
12360     }
12361     break;
12362   }
12363   return weight;
12364 }
12365
12366 /// LowerXConstraint - try to replace an X constraint, which matches anything,
12367 /// with another that has more specific requirements based on the type of the
12368 /// corresponding operand.
12369 const char *X86TargetLowering::
12370 LowerXConstraint(EVT ConstraintVT) const {
12371   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
12372   // 'f' like normal targets.
12373   if (ConstraintVT.isFloatingPoint()) {
12374     if (Subtarget->hasXMMInt())
12375       return "Y";
12376     if (Subtarget->hasXMM())
12377       return "x";
12378   }
12379
12380   return TargetLowering::LowerXConstraint(ConstraintVT);
12381 }
12382
12383 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
12384 /// vector.  If it is invalid, don't add anything to Ops.
12385 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
12386                                                      char Constraint,
12387                                                      std::vector<SDValue>&Ops,
12388                                                      SelectionDAG &DAG) const {
12389   SDValue Result(0, 0);
12390
12391   switch (Constraint) {
12392   default: break;
12393   case 'I':
12394     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12395       if (C->getZExtValue() <= 31) {
12396         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12397         break;
12398       }
12399     }
12400     return;
12401   case 'J':
12402     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12403       if (C->getZExtValue() <= 63) {
12404         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12405         break;
12406       }
12407     }
12408     return;
12409   case 'K':
12410     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12411       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
12412         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12413         break;
12414       }
12415     }
12416     return;
12417   case 'N':
12418     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12419       if (C->getZExtValue() <= 255) {
12420         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12421         break;
12422       }
12423     }
12424     return;
12425   case 'e': {
12426     // 32-bit signed value
12427     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12428       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
12429                                            C->getSExtValue())) {
12430         // Widen to 64 bits here to get it sign extended.
12431         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
12432         break;
12433       }
12434     // FIXME gcc accepts some relocatable values here too, but only in certain
12435     // memory models; it's complicated.
12436     }
12437     return;
12438   }
12439   case 'Z': {
12440     // 32-bit unsigned value
12441     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12442       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
12443                                            C->getZExtValue())) {
12444         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12445         break;
12446       }
12447     }
12448     // FIXME gcc accepts some relocatable values here too, but only in certain
12449     // memory models; it's complicated.
12450     return;
12451   }
12452   case 'i': {
12453     // Literal immediates are always ok.
12454     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
12455       // Widen to 64 bits here to get it sign extended.
12456       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
12457       break;
12458     }
12459
12460     // In any sort of PIC mode addresses need to be computed at runtime by
12461     // adding in a register or some sort of table lookup.  These can't
12462     // be used as immediates.
12463     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
12464       return;
12465
12466     // If we are in non-pic codegen mode, we allow the address of a global (with
12467     // an optional displacement) to be used with 'i'.
12468     GlobalAddressSDNode *GA = 0;
12469     int64_t Offset = 0;
12470
12471     // Match either (GA), (GA+C), (GA+C1+C2), etc.
12472     while (1) {
12473       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
12474         Offset += GA->getOffset();
12475         break;
12476       } else if (Op.getOpcode() == ISD::ADD) {
12477         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
12478           Offset += C->getZExtValue();
12479           Op = Op.getOperand(0);
12480           continue;
12481         }
12482       } else if (Op.getOpcode() == ISD::SUB) {
12483         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
12484           Offset += -C->getZExtValue();
12485           Op = Op.getOperand(0);
12486           continue;
12487         }
12488       }
12489
12490       // Otherwise, this isn't something we can handle, reject it.
12491       return;
12492     }
12493
12494     const GlobalValue *GV = GA->getGlobal();
12495     // If we require an extra load to get this address, as in PIC mode, we
12496     // can't accept it.
12497     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
12498                                                         getTargetMachine())))
12499       return;
12500
12501     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
12502                                         GA->getValueType(0), Offset);
12503     break;
12504   }
12505   }
12506
12507   if (Result.getNode()) {
12508     Ops.push_back(Result);
12509     return;
12510   }
12511   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
12512 }
12513
12514 std::vector<unsigned> X86TargetLowering::
12515 getRegClassForInlineAsmConstraint(const std::string &Constraint,
12516                                   EVT VT) const {
12517   if (Constraint.size() == 1) {
12518     // FIXME: not handling fp-stack yet!
12519     switch (Constraint[0]) {      // GCC X86 Constraint Letters
12520     default: break;  // Unknown constraint letter
12521     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
12522       if (Subtarget->is64Bit()) {
12523         if (VT == MVT::i32)
12524           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
12525                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
12526                                        X86::R10D,X86::R11D,X86::R12D,
12527                                        X86::R13D,X86::R14D,X86::R15D,
12528                                        X86::EBP, X86::ESP, 0);
12529         else if (VT == MVT::i16)
12530           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
12531                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
12532                                        X86::R10W,X86::R11W,X86::R12W,
12533                                        X86::R13W,X86::R14W,X86::R15W,
12534                                        X86::BP,  X86::SP, 0);
12535         else if (VT == MVT::i8)
12536           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
12537                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
12538                                        X86::R10B,X86::R11B,X86::R12B,
12539                                        X86::R13B,X86::R14B,X86::R15B,
12540                                        X86::BPL, X86::SPL, 0);
12541
12542         else if (VT == MVT::i64)
12543           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
12544                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
12545                                        X86::R10, X86::R11, X86::R12,
12546                                        X86::R13, X86::R14, X86::R15,
12547                                        X86::RBP, X86::RSP, 0);
12548
12549         break;
12550       }
12551       // 32-bit fallthrough
12552     case 'Q':   // Q_REGS
12553       if (VT == MVT::i32)
12554         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
12555       else if (VT == MVT::i16)
12556         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
12557       else if (VT == MVT::i8)
12558         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
12559       else if (VT == MVT::i64)
12560         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
12561       break;
12562     }
12563   }
12564
12565   return std::vector<unsigned>();
12566 }
12567
12568 std::pair<unsigned, const TargetRegisterClass*>
12569 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
12570                                                 EVT VT) const {
12571   // First, see if this is a constraint that directly corresponds to an LLVM
12572   // register class.
12573   if (Constraint.size() == 1) {
12574     // GCC Constraint Letters
12575     switch (Constraint[0]) {
12576     default: break;
12577     case 'r':   // GENERAL_REGS
12578     case 'l':   // INDEX_REGS
12579       if (VT == MVT::i8)
12580         return std::make_pair(0U, X86::GR8RegisterClass);
12581       if (VT == MVT::i16)
12582         return std::make_pair(0U, X86::GR16RegisterClass);
12583       if (VT == MVT::i32 || !Subtarget->is64Bit())
12584         return std::make_pair(0U, X86::GR32RegisterClass);
12585       return std::make_pair(0U, X86::GR64RegisterClass);
12586     case 'R':   // LEGACY_REGS
12587       if (VT == MVT::i8)
12588         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
12589       if (VT == MVT::i16)
12590         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
12591       if (VT == MVT::i32 || !Subtarget->is64Bit())
12592         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
12593       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
12594     case 'f':  // FP Stack registers.
12595       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
12596       // value to the correct fpstack register class.
12597       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
12598         return std::make_pair(0U, X86::RFP32RegisterClass);
12599       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
12600         return std::make_pair(0U, X86::RFP64RegisterClass);
12601       return std::make_pair(0U, X86::RFP80RegisterClass);
12602     case 'y':   // MMX_REGS if MMX allowed.
12603       if (!Subtarget->hasMMX()) break;
12604       return std::make_pair(0U, X86::VR64RegisterClass);
12605     case 'Y':   // SSE_REGS if SSE2 allowed
12606       if (!Subtarget->hasXMMInt()) break;
12607       // FALL THROUGH.
12608     case 'x':   // SSE_REGS if SSE1 allowed
12609       if (!Subtarget->hasXMM()) break;
12610
12611       switch (VT.getSimpleVT().SimpleTy) {
12612       default: break;
12613       // Scalar SSE types.
12614       case MVT::f32:
12615       case MVT::i32:
12616         return std::make_pair(0U, X86::FR32RegisterClass);
12617       case MVT::f64:
12618       case MVT::i64:
12619         return std::make_pair(0U, X86::FR64RegisterClass);
12620       // Vector types.
12621       case MVT::v16i8:
12622       case MVT::v8i16:
12623       case MVT::v4i32:
12624       case MVT::v2i64:
12625       case MVT::v4f32:
12626       case MVT::v2f64:
12627         return std::make_pair(0U, X86::VR128RegisterClass);
12628       }
12629       break;
12630     }
12631   }
12632
12633   // Use the default implementation in TargetLowering to convert the register
12634   // constraint into a member of a register class.
12635   std::pair<unsigned, const TargetRegisterClass*> Res;
12636   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
12637
12638   // Not found as a standard register?
12639   if (Res.second == 0) {
12640     // Map st(0) -> st(7) -> ST0
12641     if (Constraint.size() == 7 && Constraint[0] == '{' &&
12642         tolower(Constraint[1]) == 's' &&
12643         tolower(Constraint[2]) == 't' &&
12644         Constraint[3] == '(' &&
12645         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
12646         Constraint[5] == ')' &&
12647         Constraint[6] == '}') {
12648
12649       Res.first = X86::ST0+Constraint[4]-'0';
12650       Res.second = X86::RFP80RegisterClass;
12651       return Res;
12652     }
12653
12654     // GCC allows "st(0)" to be called just plain "st".
12655     if (StringRef("{st}").equals_lower(Constraint)) {
12656       Res.first = X86::ST0;
12657       Res.second = X86::RFP80RegisterClass;
12658       return Res;
12659     }
12660
12661     // flags -> EFLAGS
12662     if (StringRef("{flags}").equals_lower(Constraint)) {
12663       Res.first = X86::EFLAGS;
12664       Res.second = X86::CCRRegisterClass;
12665       return Res;
12666     }
12667
12668     // 'A' means EAX + EDX.
12669     if (Constraint == "A") {
12670       Res.first = X86::EAX;
12671       Res.second = X86::GR32_ADRegisterClass;
12672       return Res;
12673     }
12674     return Res;
12675   }
12676
12677   // Otherwise, check to see if this is a register class of the wrong value
12678   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
12679   // turn into {ax},{dx}.
12680   if (Res.second->hasType(VT))
12681     return Res;   // Correct type already, nothing to do.
12682
12683   // All of the single-register GCC register classes map their values onto
12684   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
12685   // really want an 8-bit or 32-bit register, map to the appropriate register
12686   // class and return the appropriate register.
12687   if (Res.second == X86::GR16RegisterClass) {
12688     if (VT == MVT::i8) {
12689       unsigned DestReg = 0;
12690       switch (Res.first) {
12691       default: break;
12692       case X86::AX: DestReg = X86::AL; break;
12693       case X86::DX: DestReg = X86::DL; break;
12694       case X86::CX: DestReg = X86::CL; break;
12695       case X86::BX: DestReg = X86::BL; break;
12696       }
12697       if (DestReg) {
12698         Res.first = DestReg;
12699         Res.second = X86::GR8RegisterClass;
12700       }
12701     } else if (VT == MVT::i32) {
12702       unsigned DestReg = 0;
12703       switch (Res.first) {
12704       default: break;
12705       case X86::AX: DestReg = X86::EAX; break;
12706       case X86::DX: DestReg = X86::EDX; break;
12707       case X86::CX: DestReg = X86::ECX; break;
12708       case X86::BX: DestReg = X86::EBX; break;
12709       case X86::SI: DestReg = X86::ESI; break;
12710       case X86::DI: DestReg = X86::EDI; break;
12711       case X86::BP: DestReg = X86::EBP; break;
12712       case X86::SP: DestReg = X86::ESP; break;
12713       }
12714       if (DestReg) {
12715         Res.first = DestReg;
12716         Res.second = X86::GR32RegisterClass;
12717       }
12718     } else if (VT == MVT::i64) {
12719       unsigned DestReg = 0;
12720       switch (Res.first) {
12721       default: break;
12722       case X86::AX: DestReg = X86::RAX; break;
12723       case X86::DX: DestReg = X86::RDX; break;
12724       case X86::CX: DestReg = X86::RCX; break;
12725       case X86::BX: DestReg = X86::RBX; break;
12726       case X86::SI: DestReg = X86::RSI; break;
12727       case X86::DI: DestReg = X86::RDI; break;
12728       case X86::BP: DestReg = X86::RBP; break;
12729       case X86::SP: DestReg = X86::RSP; break;
12730       }
12731       if (DestReg) {
12732         Res.first = DestReg;
12733         Res.second = X86::GR64RegisterClass;
12734       }
12735     }
12736   } else if (Res.second == X86::FR32RegisterClass ||
12737              Res.second == X86::FR64RegisterClass ||
12738              Res.second == X86::VR128RegisterClass) {
12739     // Handle references to XMM physical registers that got mapped into the
12740     // wrong class.  This can happen with constraints like {xmm0} where the
12741     // target independent register mapper will just pick the first match it can
12742     // find, ignoring the required type.
12743     if (VT == MVT::f32)
12744       Res.second = X86::FR32RegisterClass;
12745     else if (VT == MVT::f64)
12746       Res.second = X86::FR64RegisterClass;
12747     else if (X86::VR128RegisterClass->hasType(VT))
12748       Res.second = X86::VR128RegisterClass;
12749   }
12750
12751   return Res;
12752 }