lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65
  66   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  67
  68   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  69     if (is64Bit) return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  72     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  73     return new X8632_ELFTargetObjectFile(TM);
  74   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  75     return new TargetLoweringObjectFileCOFF();
  76   }
  77   llvm_unreachable("unknown subtarget type");
  78 }
  79
  80 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  81   : TargetLowering(TM, createTLOF(TM)) {
  82   Subtarget = &TM.getSubtarget<X86Subtarget>();
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  86
  87   RegInfo = TM.getRegisterInfo();
  88   TD = getTargetData();
  89
  90   // Set up the TargetLowering object.
  91
  92   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  93   setShiftAmountType(MVT::i8);
  94   setBooleanContents(ZeroOrOneBooleanContent);
  95   setSchedulingPreference(Sched::RegPressure);
  96   setStackPointerRegisterToSaveRestore(X86StackPtr);
  97
  98   if (Subtarget->isTargetDarwin()) {
  99     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 100     setUseUnderscoreSetJmp(false);
 101     setUseUnderscoreLongJmp(false);
 102   } else if (Subtarget->isTargetMingw()) {
 103     // MS runtime is weird: it exports _setjmp, but longjmp!
 104     setUseUnderscoreSetJmp(true);
 105     setUseUnderscoreLongJmp(false);
 106   } else {
 107     setUseUnderscoreSetJmp(true);
 108     setUseUnderscoreLongJmp(true);
 109   }
 110
 111   // Set up the register classes.
 112   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 113   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 124   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 127
 128   // SETOEQ and SETUNE require checking two conditions.
 129   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 130   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 132   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 135
 136   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 137   // operation.
 138   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 145   } else if (!UseSoftFloat) {
 146     // We have an algorithm for SSE2->double, and we turn this into a
 147     // 64-bit FILD followed by conditional FADD for other targets.
 148     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 149     // We have an algorithm for SSE2, and we turn this into a 64-bit
 150     // FILD for other targets.
 151     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 152   }
 153
 154   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 155   // this operation.
 156   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 158
 159   if (!UseSoftFloat) {
 160     // SSE has no i16 to fp conversion, only i32
 161     if (X86ScalarSSEf32) {
 162       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 163       // f32 and f64 cases are Legal, f80 case is not
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 165     } else {
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     }
 169   } else {
 170     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 172   }
 173
 174   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 175   // are Legal, f80 is custom lowered.
 176   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 177   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 178
 179   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 180   // this operation.
 181   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 183
 184   if (X86ScalarSSEf32) {
 185     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 186     // f32 and f64 cases are Legal, f80 case is not
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 188   } else {
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   }
 192
 193   // Handle FP_TO_UINT by promoting the destination to a larger signed
 194   // conversion.
 195   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 198
 199   if (Subtarget->is64Bit()) {
 200     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 202   } else if (!UseSoftFloat) {
 203     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 204       // Expand FP_TO_UINT into a select.
 205       // FIXME: We would like to use a Custom expander here eventually to do
 206       // the optimal thing for SSE vs. the default expansion in the legalizer.
 207       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 208     else
 209       // With SSE3 we can use fisttpll to convert to a signed i64; without
 210       // SSE, we're stuck with a fistpll.
 211       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 212   }
 213
 214   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 215   if (!X86ScalarSSEf64) {
 216     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 218     if (Subtarget->is64Bit()) {
 219       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 220       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 221       if (Subtarget->hasMMX() && !DisableMMX)
 222         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 223       else
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 225     }
 226   }
 227
 228   // Scalar integer divide and remainder are lowered to use operations that
 229   // produce two results, to match the available instructions. This exposes
 230   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 231   // into a single instruction.
 232   //
 233   // Scalar integer multiply-high is also lowered to use two-result
 234   // operations, to match the available instructions. However, plain multiply
 235   // (low) operations are left as Legal, as there are single-result
 236   // instructions for this in x86. Using the two-result multiply instructions
 237   // when both high and low results are needed must be arranged by dagcombine.
 238   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 246   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 247   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 262
 263   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 264   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 265   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 266   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 267   if (Subtarget->is64Bit())
 268     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 269   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 272   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 273   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 276   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 277
 278   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 279   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 280   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 301   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 305   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 313     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 314   }
 315   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 316
 317   // Darwin ABI issue.
 318   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 319   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 320   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 322   if (Subtarget->is64Bit())
 323     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 324   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 325   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 326   if (Subtarget->is64Bit()) {
 327     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 328     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 329     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 330     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 331     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 332   }
 333   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 334   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 335   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 337   if (Subtarget->is64Bit()) {
 338     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 339     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 341   }
 342
 343   if (Subtarget->hasSSE1())
 344     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 345
 346   // We may not have a libcall for MEMBARRIER so we should lower this.
 347   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 348
 349   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 350   // Locked instructions, in turn, have implicit fence semantics (all memory
 351   // operations are flushed before issuing the locked instruction, and they
 352   // are not buffered), so we can fold away the common pattern of
 353   // fence-atomic-fence.
 354   setShouldFoldAtomicFences(true);
 355
 356   // Expand certain atomics
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 361
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 366
 367   if (!Subtarget->is64Bit()) {
 368     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 375   }
 376
 377   // FIXME - use subtarget debug flags
 378   if (!Subtarget->isTargetDarwin() &&
 379       !Subtarget->isTargetELF() &&
 380       !Subtarget->isTargetCygMing()) {
 381     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 382   }
 383
 384   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 385   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 386   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 387   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 388   if (Subtarget->is64Bit()) {
 389     setExceptionPointerRegister(X86::RAX);
 390     setExceptionSelectorRegister(X86::RDX);
 391   } else {
 392     setExceptionPointerRegister(X86::EAX);
 393     setExceptionSelectorRegister(X86::EDX);
 394   }
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 397
 398   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 399
 400   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 401
 402   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 403   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 404   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 405   if (Subtarget->is64Bit()) {
 406     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 407     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 408   } else {
 409     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 410     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 411   }
 412
 413   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 414   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 415   if (Subtarget->is64Bit())
 416     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 417   if (Subtarget->isTargetCygMing())
 418     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 419   else
 420     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 421
 422   if (!UseSoftFloat && X86ScalarSSEf64) {
 423     // f32 and f64 use SSE.
 424     // Set up the FP register classes.
 425     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 426     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 427
 428     // Use ANDPD to simulate FABS.
 429     setOperationAction(ISD::FABS , MVT::f64, Custom);
 430     setOperationAction(ISD::FABS , MVT::f32, Custom);
 431
 432     // Use XORP to simulate FNEG.
 433     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 434     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 435
 436     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 439
 440     // We don't support sin/cos/fmod
 441     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 442     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 443     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 444     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 445
 446     // Expand FP immediates into loads from the stack, except for the special
 447     // cases we handle.
 448     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 449     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 450   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 451     // Use SSE for f32, x87 for f64.
 452     // Set up the FP register classes.
 453     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 454     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 455
 456     // Use ANDPS to simulate FABS.
 457     setOperationAction(ISD::FABS , MVT::f32, Custom);
 458
 459     // Use XORP to simulate FNEG.
 460     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 461
 462     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 463
 464     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 467
 468     // We don't support sin/cos/fmod
 469     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 470     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 471
 472     // Special cases we handle for FP constants.
 473     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 474     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 475     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 476     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 477     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 478
 479     if (!UnsafeFPMath) {
 480       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 481       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 482     }
 483   } else if (!UseSoftFloat) {
 484     // f32 and f64 in x87.
 485     // Set up the FP register classes.
 486     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 487     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 488
 489     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 490     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 493
 494     if (!UnsafeFPMath) {
 495       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 496       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 497     }
 498     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 499     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 500     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 501     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 502     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 503     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 504     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 505     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 506   }
 507
 508   // Long double always uses X87.
 509   if (!UseSoftFloat) {
 510     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 511     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 512     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 513     {
 514       bool ignored;
 515       APFloat TmpFlt(+0.0);
 516       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 517                      &ignored);
 518       addLegalFPImmediate(TmpFlt);  // FLD0
 519       TmpFlt.changeSign();
 520       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 521       APFloat TmpFlt2(+1.0);
 522       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 523                       &ignored);
 524       addLegalFPImmediate(TmpFlt2);  // FLD1
 525       TmpFlt2.changeSign();
 526       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 527     }
 528
 529     if (!UnsafeFPMath) {
 530       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 531       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 532     }
 533   }
 534
 535   // Always use a library call for pow.
 536   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 539
 540   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 545
 546   // First set operation action for all vector types to either promote
 547   // (for widening) or expand (for scalarization). Then we will selectively
 548   // turn on ones that can be effectively codegen'd.
 549   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 550        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 551     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 600     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 605          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 606       setTruncStoreAction((MVT::SimpleValueType)VT,
 607                           (MVT::SimpleValueType)InnerVT, Expand);
 608     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 609     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611   }
 612
 613   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 614   // with -msoft-float, disable use of MMX as well.
 615   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 616     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 617     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 618     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 619
 620     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 621
 622     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 623     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 624     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 625     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 626
 627     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 628     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 629     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 630     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 631
 632     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 633     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 634
 635     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 636     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 637     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 638     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 639     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 640     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 641     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 642
 643     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 644     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 645     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 646     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 647     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 648     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 649     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 650
 651     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 652     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 653     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 654     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 655     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 656     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 657     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 658
 659     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 660     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 661     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 662     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 663     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 664     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 665     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 666
 667     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 671
 672     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 676
 677     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 679     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 680
 681     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 682
 683     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 684     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 686     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 690
 691     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 692       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 695       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 696     }
 697   }
 698
 699   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 700     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 701
 702     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 703     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 706     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 707     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 708     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 710     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 711     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 712     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 713     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 714   }
 715
 716   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 717     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 718
 719     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 720     // registers cannot be used even for integer operations.
 721     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 722     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 724     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 725
 726     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 727     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 729     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 730     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 731     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 732     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 734     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 735     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 736     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 737     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 740     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 741     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 742
 743     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 744     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 746     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 747
 748     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 749     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 750     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 752     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 753
 754     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 759
 760     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 761     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 762       EVT VT = (MVT::SimpleValueType)i;
 763       // Do not attempt to custom lower non-power-of-2 vectors
 764       if (!isPowerOf2_32(VT.getVectorNumElements()))
 765         continue;
 766       // Do not attempt to custom lower non-128-bit vectors
 767       if (!VT.is128BitVector())
 768         continue;
 769       setOperationAction(ISD::BUILD_VECTOR,
 770                          VT.getSimpleVT().SimpleTy, Custom);
 771       setOperationAction(ISD::VECTOR_SHUFFLE,
 772                          VT.getSimpleVT().SimpleTy, Custom);
 773       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775     }
 776
 777     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 778     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 779     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 780     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 781     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 782     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 783
 784     if (Subtarget->is64Bit()) {
 785       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 786       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 787     }
 788
 789     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 790     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 791       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 792       EVT VT = SVT;
 793
 794       // Do not attempt to promote non-128-bit vectors
 795       if (!VT.is128BitVector())
 796         continue;
 797
 798       setOperationAction(ISD::AND,    SVT, Promote);
 799       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 800       setOperationAction(ISD::OR,     SVT, Promote);
 801       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 802       setOperationAction(ISD::XOR,    SVT, Promote);
 803       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::LOAD,   SVT, Promote);
 805       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 806       setOperationAction(ISD::SELECT, SVT, Promote);
 807       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 808     }
 809
 810     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 811
 812     // Custom lower v2i64 and v2f64 selects.
 813     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 814     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 815     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 816     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 817
 818     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 819     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 820     if (!DisableMMX && Subtarget->hasMMX()) {
 821       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 822       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 823     }
 824   }
 825
 826   if (Subtarget->hasSSE41()) {
 827     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 828     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 829     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 830     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 831     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 832     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 833     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 834     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 835     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 836     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 837
 838     // FIXME: Do we need to handle scalar-to-vector here?
 839     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 840
 841     // Can turn SHL into an integer multiply.
 842     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 843     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 844
 845     // i8 and i16 vectors are custom , because the source register and source
 846     // source memory operand types are not the same width.  f32 vectors are
 847     // custom since the immediate controlling the insert encodes additional
 848     // information.
 849     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 850     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 851     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 852     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 853
 854     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 855     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 856     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 857     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 858
 859     if (Subtarget->is64Bit()) {
 860       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 861       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 862     }
 863   }
 864
 865   if (Subtarget->hasSSE42()) {
 866     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 867   }
 868
 869   if (!UseSoftFloat && Subtarget->hasAVX()) {
 870     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 871     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 872     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 873     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 874     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 875
 876     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 877     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 879     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 880     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 881     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 882     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 883     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 884     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 885     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 886     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 887     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 888     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 889     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 890     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 891
 892     // Operations to consider commented out -v16i16 v32i8
 893     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 894     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 895     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 896     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 897     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 898     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 899     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 900     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 901     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 902     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 903     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 904     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 905     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 906     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 907
 908     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 909     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 910     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 911     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 912
 913     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 914     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 915     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 916     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 917     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 918
 919     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 920     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 921     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 922     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 923     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 924     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 925
 926 #if 0
 927     // Not sure we want to do this since there are no 256-bit integer
 928     // operations in AVX
 929
 930     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 931     // This includes 256-bit vectors
 932     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 933       EVT VT = (MVT::SimpleValueType)i;
 934
 935       // Do not attempt to custom lower non-power-of-2 vectors
 936       if (!isPowerOf2_32(VT.getVectorNumElements()))
 937         continue;
 938
 939       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 940       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 941       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 942     }
 943
 944     if (Subtarget->is64Bit()) {
 945       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 946       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 947     }
 948 #endif
 949
 950 #if 0
 951     // Not sure we want to do this since there are no 256-bit integer
 952     // operations in AVX
 953
 954     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 955     // Including 256-bit vectors
 956     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 957       EVT VT = (MVT::SimpleValueType)i;
 958
 959       if (!VT.is256BitVector()) {
 960         continue;
 961       }
 962       setOperationAction(ISD::AND,    VT, Promote);
 963       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 964       setOperationAction(ISD::OR,     VT, Promote);
 965       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 966       setOperationAction(ISD::XOR,    VT, Promote);
 967       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 968       setOperationAction(ISD::LOAD,   VT, Promote);
 969       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 970       setOperationAction(ISD::SELECT, VT, Promote);
 971       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 972     }
 973
 974     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 975 #endif
 976   }
 977
 978   // We want to custom lower some of our intrinsics.
 979   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 980
 981   // Add/Sub/Mul with overflow operations are custom lowered.
 982   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 983   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 984   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 985   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 986   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 987
 988   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 989   // handle type legalization for these operations here.
 990   //
 991   // FIXME: We really should do custom legalization for addition and
 992   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 993   // than generic legalization for 64-bit multiplication-with-overflow, though.
 994   if (Subtarget->is64Bit()) {
 995     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 996     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 997     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 998     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 999     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1000   }
1001
1002   if (!Subtarget->is64Bit()) {
1003     // These libcalls are not available in 32-bit.
1004     setLibcallName(RTLIB::SHL_I128, 0);
1005     setLibcallName(RTLIB::SRL_I128, 0);
1006     setLibcallName(RTLIB::SRA_I128, 0);
1007   }
1008
1009   // We have target-specific dag combine patterns for the following nodes:
1010   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1011   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1012   setTargetDAGCombine(ISD::BUILD_VECTOR);
1013   setTargetDAGCombine(ISD::SELECT);
1014   setTargetDAGCombine(ISD::SHL);
1015   setTargetDAGCombine(ISD::SRA);
1016   setTargetDAGCombine(ISD::SRL);
1017   setTargetDAGCombine(ISD::OR);
1018   setTargetDAGCombine(ISD::STORE);
1019   setTargetDAGCombine(ISD::ZERO_EXTEND);
1020   if (Subtarget->is64Bit())
1021     setTargetDAGCombine(ISD::MUL);
1022
1023   computeRegisterProperties();
1024
1025   // FIXME: These should be based on subtarget info. Plus, the values should
1026   // be smaller when we are in optimizing for size mode.
1027   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1028   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1029   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1030   setPrefLoopAlignment(16);
1031   benefitFromCodePlacementOpt = true;
1032 }
1033
1034
1035 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1036   return MVT::i8;
1037 }
1038
1039
1040 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1041 /// the desired ByVal argument alignment.
1042 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1043   if (MaxAlign == 16)
1044     return;
1045   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1046     if (VTy->getBitWidth() == 128)
1047       MaxAlign = 16;
1048   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1049     unsigned EltAlign = 0;
1050     getMaxByValAlign(ATy->getElementType(), EltAlign);
1051     if (EltAlign > MaxAlign)
1052       MaxAlign = EltAlign;
1053   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1054     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1055       unsigned EltAlign = 0;
1056       getMaxByValAlign(STy->getElementType(i), EltAlign);
1057       if (EltAlign > MaxAlign)
1058         MaxAlign = EltAlign;
1059       if (MaxAlign == 16)
1060         break;
1061     }
1062   }
1063   return;
1064 }
1065
1066 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1067 /// function arguments in the caller parameter area. For X86, aggregates
1068 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1069 /// are at 4-byte boundaries.
1070 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1071   if (Subtarget->is64Bit()) {
1072     // Max of 8 and alignment of type.
1073     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1074     if (TyAlign > 8)
1075       return TyAlign;
1076     return 8;
1077   }
1078
1079   unsigned Align = 4;
1080   if (Subtarget->hasSSE1())
1081     getMaxByValAlign(Ty, Align);
1082   return Align;
1083 }
1084
1085 /// getOptimalMemOpType - Returns the target specific optimal type for load
1086 /// and store operations as a result of memset, memcpy, and memmove
1087 /// lowering. If DstAlign is zero that means it's safe to destination
1088 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1089 /// means there isn't a need to check it against alignment requirement,
1090 /// probably because the source does not need to be loaded. If
1091 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1092 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1093 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1094 /// constant so it does not need to be loaded.
1095 /// It returns EVT::Other if the type should be determined using generic
1096 /// target-independent logic.
1097 EVT
1098 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1099                                        unsigned DstAlign, unsigned SrcAlign,
1100                                        bool NonScalarIntSafe,
1101                                        bool MemcpyStrSrc,
1102                                        MachineFunction &MF) const {
1103   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1104   // linux.  This is because the stack realignment code can't handle certain
1105   // cases like PR2962.  This should be removed when PR2962 is fixed.
1106   const Function *F = MF.getFunction();
1107   if (NonScalarIntSafe &&
1108       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1109     if (Size >= 16 &&
1110         (Subtarget->isUnalignedMemAccessFast() ||
1111          ((DstAlign == 0 || DstAlign >= 16) &&
1112           (SrcAlign == 0 || SrcAlign >= 16))) &&
1113         Subtarget->getStackAlignment() >= 16) {
1114       if (Subtarget->hasSSE2())
1115         return MVT::v4i32;
1116       if (Subtarget->hasSSE1())
1117         return MVT::v4f32;
1118     } else if (!MemcpyStrSrc && Size >= 8 &&
1119                !Subtarget->is64Bit() &&
1120                Subtarget->getStackAlignment() >= 8 &&
1121                Subtarget->hasSSE2()) {
1122       // Do not use f64 to lower memcpy if source is string constant. It's
1123       // better to use i32 to avoid the loads.
1124       return MVT::f64;
1125     }
1126   }
1127   if (Subtarget->is64Bit() && Size >= 8)
1128     return MVT::i64;
1129   return MVT::i32;
1130 }
1131
1132 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1133 /// current function.  The returned value is a member of the
1134 /// MachineJumpTableInfo::JTEntryKind enum.
1135 unsigned X86TargetLowering::getJumpTableEncoding() const {
1136   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1137   // symbol.
1138   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1139       Subtarget->isPICStyleGOT())
1140     return MachineJumpTableInfo::EK_Custom32;
1141
1142   // Otherwise, use the normal jump table encoding heuristics.
1143   return TargetLowering::getJumpTableEncoding();
1144 }
1145
1146 /// getPICBaseSymbol - Return the X86-32 PIC base.
1147 MCSymbol *
1148 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1149                                     MCContext &Ctx) const {
1150   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1151   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1152                                Twine(MF->getFunctionNumber())+"$pb");
1153 }
1154
1155
1156 const MCExpr *
1157 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1158                                              const MachineBasicBlock *MBB,
1159                                              unsigned uid,MCContext &Ctx) const{
1160   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1161          Subtarget->isPICStyleGOT());
1162   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1163   // entries.
1164   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1165                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1166 }
1167
1168 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1169 /// jumptable.
1170 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1171                                                     SelectionDAG &DAG) const {
1172   if (!Subtarget->is64Bit())
1173     // This doesn't have DebugLoc associated with it, but is not really the
1174     // same as a Register.
1175     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1176   return Table;
1177 }
1178
1179 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1180 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1181 /// MCExpr.
1182 const MCExpr *X86TargetLowering::
1183 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1184                              MCContext &Ctx) const {
1185   // X86-64 uses RIP relative addressing based on the jump table label.
1186   if (Subtarget->isPICStyleRIPRel())
1187     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1188
1189   // Otherwise, the reference is relative to the PIC base.
1190   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1191 }
1192
1193 /// getFunctionAlignment - Return the Log2 alignment of this function.
1194 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1195   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1196 }
1197
1198 std::pair<const TargetRegisterClass*, uint8_t>
1199 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1200   const TargetRegisterClass *RRC = 0;
1201   uint8_t Cost = 1;
1202   switch (VT.getSimpleVT().SimpleTy) {
1203   default:
1204     return TargetLowering::findRepresentativeClass(VT);
1205   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1206     RRC = (Subtarget->is64Bit()
1207            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1208     break;
1209   case MVT::v8i8: case MVT::v4i16:
1210   case MVT::v2i32: case MVT::v1i64:
1211     RRC = X86::VR64RegisterClass;
1212     break;
1213   case MVT::f32: case MVT::f64:
1214   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1215   case MVT::v4f32: case MVT::v2f64:
1216   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1217   case MVT::v4f64:
1218     RRC = X86::VR128RegisterClass;
1219     break;
1220   }
1221   return std::make_pair(RRC, Cost);
1222 }
1223
1224 unsigned
1225 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1226                                        MachineFunction &MF) const {
1227   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1228   switch (RC->getID()) {
1229   default:
1230     return 0;
1231   case X86::GR32RegClassID:
1232     return 4 - FPDiff;
1233   case X86::GR64RegClassID:
1234     return 8 - FPDiff;
1235   case X86::VR128RegClassID:
1236     return Subtarget->is64Bit() ? 10 : 4;
1237   case X86::VR64RegClassID:
1238     return 4;
1239   }
1240 }
1241
1242 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1243                                                unsigned &Offset) const {
1244   if (!Subtarget->isTargetLinux())
1245     return false;
1246
1247   if (Subtarget->is64Bit()) {
1248     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1249     Offset = 0x28;
1250     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1251       AddressSpace = 256;
1252     else
1253       AddressSpace = 257;
1254   } else {
1255     // %gs:0x14 on i386
1256     Offset = 0x14;
1257     AddressSpace = 256;
1258   }
1259   return true;
1260 }
1261
1262
1263 //===----------------------------------------------------------------------===//
1264 //               Return Value Calling Convention Implementation
1265 //===----------------------------------------------------------------------===//
1266
1267 #include "X86GenCallingConv.inc"
1268
1269 bool
1270 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1271                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1272                         LLVMContext &Context) const {
1273   SmallVector<CCValAssign, 16> RVLocs;
1274   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1275                  RVLocs, Context);
1276   return CCInfo.CheckReturn(Outs, RetCC_X86);
1277 }
1278
1279 SDValue
1280 X86TargetLowering::LowerReturn(SDValue Chain,
1281                                CallingConv::ID CallConv, bool isVarArg,
1282                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1283                                const SmallVectorImpl<SDValue> &OutVals,
1284                                DebugLoc dl, SelectionDAG &DAG) const {
1285   MachineFunction &MF = DAG.getMachineFunction();
1286   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1287
1288   SmallVector<CCValAssign, 16> RVLocs;
1289   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1290                  RVLocs, *DAG.getContext());
1291   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1292
1293   // Add the regs to the liveout set for the function.
1294   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1295   for (unsigned i = 0; i != RVLocs.size(); ++i)
1296     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1297       MRI.addLiveOut(RVLocs[i].getLocReg());
1298
1299   SDValue Flag;
1300
1301   SmallVector<SDValue, 6> RetOps;
1302   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1303   // Operand #1 = Bytes To Pop
1304   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1305                    MVT::i16));
1306
1307   // Copy the result values into the output registers.
1308   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1309     CCValAssign &VA = RVLocs[i];
1310     assert(VA.isRegLoc() && "Can only return in registers!");
1311     SDValue ValToCopy = OutVals[i];
1312     EVT ValVT = ValToCopy.getValueType();
1313
1314     // If this is x86-64, and we disabled SSE, we can't return FP values
1315     if ((ValVT == MVT::f32 || ValVT == MVT::f64) &&
1316         (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1317       report_fatal_error("SSE register return with SSE disabled");
1318     }
1319     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1320     // llvm-gcc has never done it right and no one has noticed, so this
1321     // should be OK for now.
1322     if (ValVT == MVT::f64 &&
1323         (Subtarget->is64Bit() && !Subtarget->hasSSE2())) {
1324       report_fatal_error("SSE2 register return with SSE2 disabled");
1325     }
1326
1327     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1328     // the RET instruction and handled by the FP Stackifier.
1329     if (VA.getLocReg() == X86::ST0 ||
1330         VA.getLocReg() == X86::ST1) {
1331       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1332       // change the value to the FP stack register class.
1333       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1334         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1335       RetOps.push_back(ValToCopy);
1336       // Don't emit a copytoreg.
1337       continue;
1338     }
1339
1340     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1341     // which is returned in RAX / RDX.
1342     if (Subtarget->is64Bit()) {
1343       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1344         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1345         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1346           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1347                                   ValToCopy);
1348       }
1349     }
1350
1351     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1352     Flag = Chain.getValue(1);
1353   }
1354
1355   // The x86-64 ABI for returning structs by value requires that we copy
1356   // the sret argument into %rax for the return. We saved the argument into
1357   // a virtual register in the entry block, so now we copy the value out
1358   // and into %rax.
1359   if (Subtarget->is64Bit() &&
1360       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1361     MachineFunction &MF = DAG.getMachineFunction();
1362     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1363     unsigned Reg = FuncInfo->getSRetReturnReg();
1364     assert(Reg &&
1365            "SRetReturnReg should have been set in LowerFormalArguments().");
1366     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1367
1368     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1369     Flag = Chain.getValue(1);
1370
1371     // RAX now acts like a return value.
1372     MRI.addLiveOut(X86::RAX);
1373   }
1374
1375   RetOps[0] = Chain;  // Update chain.
1376
1377   // Add the flag if we have it.
1378   if (Flag.getNode())
1379     RetOps.push_back(Flag);
1380
1381   return DAG.getNode(X86ISD::RET_FLAG, dl,
1382                      MVT::Other, &RetOps[0], RetOps.size());
1383 }
1384
1385 /// LowerCallResult - Lower the result values of a call into the
1386 /// appropriate copies out of appropriate physical registers.
1387 ///
1388 SDValue
1389 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1390                                    CallingConv::ID CallConv, bool isVarArg,
1391                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1392                                    DebugLoc dl, SelectionDAG &DAG,
1393                                    SmallVectorImpl<SDValue> &InVals) const {
1394
1395   // Assign locations to each value returned by this call.
1396   SmallVector<CCValAssign, 16> RVLocs;
1397   bool Is64Bit = Subtarget->is64Bit();
1398   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1399                  RVLocs, *DAG.getContext());
1400   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1401
1402   // Copy all of the result registers out of their specified physreg.
1403   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1404     CCValAssign &VA = RVLocs[i];
1405     EVT CopyVT = VA.getValVT();
1406
1407     // If this is x86-64, and we disabled SSE, we can't return FP values
1408     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1409         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1410       report_fatal_error("SSE register return with SSE disabled");
1411     }
1412
1413     SDValue Val;
1414
1415     // If this is a call to a function that returns an fp value on the floating
1416     // point stack, we must guarantee the the value is popped from the stack, so
1417     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1418     // if the return value is not used. We use the FpGET_ST0 instructions
1419     // instead.
1420     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1421       // If we prefer to use the value in xmm registers, copy it out as f80 and
1422       // use a truncate to move it from fp stack reg to xmm reg.
1423       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1424       bool isST0 = VA.getLocReg() == X86::ST0;
1425       unsigned Opc = 0;
1426       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1427       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1428       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1429       SDValue Ops[] = { Chain, InFlag };
1430       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1431                                          Ops, 2), 1);
1432       Val = Chain.getValue(0);
1433
1434       // Round the f80 to the right size, which also moves it to the appropriate
1435       // xmm register.
1436       if (CopyVT != VA.getValVT())
1437         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1438                           // This truncation won't change the value.
1439                           DAG.getIntPtrConstant(1));
1440     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1441       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1442       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1443         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1444                                    MVT::v2i64, InFlag).getValue(1);
1445         Val = Chain.getValue(0);
1446         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1447                           Val, DAG.getConstant(0, MVT::i64));
1448       } else {
1449         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1450                                    MVT::i64, InFlag).getValue(1);
1451         Val = Chain.getValue(0);
1452       }
1453       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1454     } else {
1455       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1456                                  CopyVT, InFlag).getValue(1);
1457       Val = Chain.getValue(0);
1458     }
1459     InFlag = Chain.getValue(2);
1460     InVals.push_back(Val);
1461   }
1462
1463   return Chain;
1464 }
1465
1466
1467 //===----------------------------------------------------------------------===//
1468 //                C & StdCall & Fast Calling Convention implementation
1469 //===----------------------------------------------------------------------===//
1470 //  StdCall calling convention seems to be standard for many Windows' API
1471 //  routines and around. It differs from C calling convention just a little:
1472 //  callee should clean up the stack, not caller. Symbols should be also
1473 //  decorated in some fancy way :) It doesn't support any vector arguments.
1474 //  For info on fast calling convention see Fast Calling Convention (tail call)
1475 //  implementation LowerX86_32FastCCCallTo.
1476
1477 /// CallIsStructReturn - Determines whether a call uses struct return
1478 /// semantics.
1479 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1480   if (Outs.empty())
1481     return false;
1482
1483   return Outs[0].Flags.isSRet();
1484 }
1485
1486 /// ArgsAreStructReturn - Determines whether a function uses struct
1487 /// return semantics.
1488 static bool
1489 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1490   if (Ins.empty())
1491     return false;
1492
1493   return Ins[0].Flags.isSRet();
1494 }
1495
1496 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1497 /// given CallingConvention value.
1498 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1499   if (Subtarget->is64Bit()) {
1500     if (CC == CallingConv::GHC)
1501       return CC_X86_64_GHC;
1502     else if (Subtarget->isTargetWin64())
1503       return CC_X86_Win64_C;
1504     else
1505       return CC_X86_64_C;
1506   }
1507
1508   if (CC == CallingConv::X86_FastCall)
1509     return CC_X86_32_FastCall;
1510   else if (CC == CallingConv::X86_ThisCall)
1511     return CC_X86_32_ThisCall;
1512   else if (CC == CallingConv::Fast)
1513     return CC_X86_32_FastCC;
1514   else if (CC == CallingConv::GHC)
1515     return CC_X86_32_GHC;
1516   else
1517     return CC_X86_32_C;
1518 }
1519
1520 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1521 /// by "Src" to address "Dst" with size and alignment information specified by
1522 /// the specific parameter attribute. The copy will be passed as a byval
1523 /// function parameter.
1524 static SDValue
1525 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1526                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1527                           DebugLoc dl) {
1528   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1529   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1530                        /*isVolatile*/false, /*AlwaysInline=*/true,
1531                        NULL, 0, NULL, 0);
1532 }
1533
1534 /// IsTailCallConvention - Return true if the calling convention is one that
1535 /// supports tail call optimization.
1536 static bool IsTailCallConvention(CallingConv::ID CC) {
1537   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1538 }
1539
1540 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1541 /// a tailcall target by changing its ABI.
1542 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1543   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1544 }
1545
1546 SDValue
1547 X86TargetLowering::LowerMemArgument(SDValue Chain,
1548                                     CallingConv::ID CallConv,
1549                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1550                                     DebugLoc dl, SelectionDAG &DAG,
1551                                     const CCValAssign &VA,
1552                                     MachineFrameInfo *MFI,
1553                                     unsigned i) const {
1554   // Create the nodes corresponding to a load from this parameter slot.
1555   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1556   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1557   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1558   EVT ValVT;
1559
1560   // If value is passed by pointer we have address passed instead of the value
1561   // itself.
1562   if (VA.getLocInfo() == CCValAssign::Indirect)
1563     ValVT = VA.getLocVT();
1564   else
1565     ValVT = VA.getValVT();
1566
1567   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1568   // changed with more analysis.
1569   // In case of tail call optimization mark all arguments mutable. Since they
1570   // could be overwritten by lowering of arguments in case of a tail call.
1571   if (Flags.isByVal()) {
1572     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1573                                     VA.getLocMemOffset(), isImmutable);
1574     return DAG.getFrameIndex(FI, getPointerTy());
1575   } else {
1576     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1577                                     VA.getLocMemOffset(), isImmutable);
1578     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1579     return DAG.getLoad(ValVT, dl, Chain, FIN,
1580                        PseudoSourceValue::getFixedStack(FI), 0,
1581                        false, false, 0);
1582   }
1583 }
1584
1585 SDValue
1586 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1587                                         CallingConv::ID CallConv,
1588                                         bool isVarArg,
1589                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1590                                         DebugLoc dl,
1591                                         SelectionDAG &DAG,
1592                                         SmallVectorImpl<SDValue> &InVals)
1593                                           const {
1594   MachineFunction &MF = DAG.getMachineFunction();
1595   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1596
1597   const Function* Fn = MF.getFunction();
1598   if (Fn->hasExternalLinkage() &&
1599       Subtarget->isTargetCygMing() &&
1600       Fn->getName() == "main")
1601     FuncInfo->setForceFramePointer(true);
1602
1603   MachineFrameInfo *MFI = MF.getFrameInfo();
1604   bool Is64Bit = Subtarget->is64Bit();
1605   bool IsWin64 = Subtarget->isTargetWin64();
1606
1607   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1608          "Var args not supported with calling convention fastcc or ghc");
1609
1610   // Assign locations to all of the incoming arguments.
1611   SmallVector<CCValAssign, 16> ArgLocs;
1612   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1613                  ArgLocs, *DAG.getContext());
1614   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1615
1616   unsigned LastVal = ~0U;
1617   SDValue ArgValue;
1618   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1619     CCValAssign &VA = ArgLocs[i];
1620     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1621     // places.
1622     assert(VA.getValNo() != LastVal &&
1623            "Don't support value assigned to multiple locs yet");
1624     LastVal = VA.getValNo();
1625
1626     if (VA.isRegLoc()) {
1627       EVT RegVT = VA.getLocVT();
1628       TargetRegisterClass *RC = NULL;
1629       if (RegVT == MVT::i32)
1630         RC = X86::GR32RegisterClass;
1631       else if (Is64Bit && RegVT == MVT::i64)
1632         RC = X86::GR64RegisterClass;
1633       else if (RegVT == MVT::f32)
1634         RC = X86::FR32RegisterClass;
1635       else if (RegVT == MVT::f64)
1636         RC = X86::FR64RegisterClass;
1637       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1638         RC = X86::VR256RegisterClass;
1639       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1640         RC = X86::VR128RegisterClass;
1641       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1642         RC = X86::VR64RegisterClass;
1643       else
1644         llvm_unreachable("Unknown argument type!");
1645
1646       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1647       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1648
1649       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1650       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1651       // right size.
1652       if (VA.getLocInfo() == CCValAssign::SExt)
1653         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1654                                DAG.getValueType(VA.getValVT()));
1655       else if (VA.getLocInfo() == CCValAssign::ZExt)
1656         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1657                                DAG.getValueType(VA.getValVT()));
1658       else if (VA.getLocInfo() == CCValAssign::BCvt)
1659         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1660
1661       if (VA.isExtInLoc()) {
1662         // Handle MMX values passed in XMM regs.
1663         if (RegVT.isVector()) {
1664           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1665                                  ArgValue, DAG.getConstant(0, MVT::i64));
1666           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1667         } else
1668           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1669       }
1670     } else {
1671       assert(VA.isMemLoc());
1672       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1673     }
1674
1675     // If value is passed via pointer - do a load.
1676     if (VA.getLocInfo() == CCValAssign::Indirect)
1677       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1678                              false, false, 0);
1679
1680     InVals.push_back(ArgValue);
1681   }
1682
1683   // The x86-64 ABI for returning structs by value requires that we copy
1684   // the sret argument into %rax for the return. Save the argument into
1685   // a virtual register so that we can access it from the return points.
1686   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1687     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1688     unsigned Reg = FuncInfo->getSRetReturnReg();
1689     if (!Reg) {
1690       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1691       FuncInfo->setSRetReturnReg(Reg);
1692     }
1693     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1694     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1695   }
1696
1697   unsigned StackSize = CCInfo.getNextStackOffset();
1698   // Align stack specially for tail calls.
1699   if (FuncIsMadeTailCallSafe(CallConv))
1700     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1701
1702   // If the function takes variable number of arguments, make a frame index for
1703   // the start of the first vararg value... for expansion of llvm.va_start.
1704   if (isVarArg) {
1705     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1706                     CallConv != CallingConv::X86_ThisCall)) {
1707       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1708     }
1709     if (Is64Bit) {
1710       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1711
1712       // FIXME: We should really autogenerate these arrays
1713       static const unsigned GPR64ArgRegsWin64[] = {
1714         X86::RCX, X86::RDX, X86::R8,  X86::R9
1715       };
1716       static const unsigned XMMArgRegsWin64[] = {
1717         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1718       };
1719       static const unsigned GPR64ArgRegs64Bit[] = {
1720         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1721       };
1722       static const unsigned XMMArgRegs64Bit[] = {
1723         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1724         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1725       };
1726       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1727
1728       if (IsWin64) {
1729         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1730         GPR64ArgRegs = GPR64ArgRegsWin64;
1731         XMMArgRegs = XMMArgRegsWin64;
1732       } else {
1733         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1734         GPR64ArgRegs = GPR64ArgRegs64Bit;
1735         XMMArgRegs = XMMArgRegs64Bit;
1736       }
1737       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1738                                                        TotalNumIntRegs);
1739       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1740                                                        TotalNumXMMRegs);
1741
1742       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1743       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1744              "SSE register cannot be used when SSE is disabled!");
1745       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1746              "SSE register cannot be used when SSE is disabled!");
1747       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1748         // Kernel mode asks for SSE to be disabled, so don't push them
1749         // on the stack.
1750         TotalNumXMMRegs = 0;
1751
1752       // For X86-64, if there are vararg parameters that are passed via
1753       // registers, then we must store them to their spots on the stack so they
1754       // may be loaded by deferencing the result of va_next.
1755       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1756       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1757       FuncInfo->setRegSaveFrameIndex(
1758         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1759                                false));
1760
1761       // Store the integer parameter registers.
1762       SmallVector<SDValue, 8> MemOps;
1763       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1764                                         getPointerTy());
1765       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1766       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1767         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1768                                   DAG.getIntPtrConstant(Offset));
1769         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1770                                      X86::GR64RegisterClass);
1771         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1772         SDValue Store =
1773           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1774                        PseudoSourceValue::getFixedStack(
1775                          FuncInfo->getRegSaveFrameIndex()),
1776                        Offset, false, false, 0);
1777         MemOps.push_back(Store);
1778         Offset += 8;
1779       }
1780
1781       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1782         // Now store the XMM (fp + vector) parameter registers.
1783         SmallVector<SDValue, 11> SaveXMMOps;
1784         SaveXMMOps.push_back(Chain);
1785
1786         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1787         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1788         SaveXMMOps.push_back(ALVal);
1789
1790         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1791                                FuncInfo->getRegSaveFrameIndex()));
1792         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1793                                FuncInfo->getVarArgsFPOffset()));
1794
1795         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1796           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1797                                        X86::VR128RegisterClass);
1798           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1799           SaveXMMOps.push_back(Val);
1800         }
1801         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1802                                      MVT::Other,
1803                                      &SaveXMMOps[0], SaveXMMOps.size()));
1804       }
1805
1806       if (!MemOps.empty())
1807         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1808                             &MemOps[0], MemOps.size());
1809     }
1810   }
1811
1812   // Some CCs need callee pop.
1813   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1814     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1815   } else {
1816     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1817     // If this is an sret function, the return should pop the hidden pointer.
1818     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1819       FuncInfo->setBytesToPopOnReturn(4);
1820   }
1821
1822   if (!Is64Bit) {
1823     // RegSaveFrameIndex is X86-64 only.
1824     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1825     if (CallConv == CallingConv::X86_FastCall ||
1826         CallConv == CallingConv::X86_ThisCall)
1827       // fastcc functions can't have varargs.
1828       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1829   }
1830
1831   return Chain;
1832 }
1833
1834 SDValue
1835 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1836                                     SDValue StackPtr, SDValue Arg,
1837                                     DebugLoc dl, SelectionDAG &DAG,
1838                                     const CCValAssign &VA,
1839                                     ISD::ArgFlagsTy Flags) const {
1840   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1841   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1842   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1843   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1844   if (Flags.isByVal()) {
1845     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1846   }
1847   return DAG.getStore(Chain, dl, Arg, PtrOff,
1848                       PseudoSourceValue::getStack(), LocMemOffset,
1849                       false, false, 0);
1850 }
1851
1852 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1853 /// optimization is performed and it is required.
1854 SDValue
1855 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1856                                            SDValue &OutRetAddr, SDValue Chain,
1857                                            bool IsTailCall, bool Is64Bit,
1858                                            int FPDiff, DebugLoc dl) const {
1859   // Adjust the Return address stack slot.
1860   EVT VT = getPointerTy();
1861   OutRetAddr = getReturnAddressFrameIndex(DAG);
1862
1863   // Load the "old" Return address.
1864   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1865   return SDValue(OutRetAddr.getNode(), 1);
1866 }
1867
1868 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1869 /// optimization is performed and it is required (FPDiff!=0).
1870 static SDValue
1871 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1872                          SDValue Chain, SDValue RetAddrFrIdx,
1873                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1874   // Store the return address to the appropriate stack slot.
1875   if (!FPDiff) return Chain;
1876   // Calculate the new stack slot for the return address.
1877   int SlotSize = Is64Bit ? 8 : 4;
1878   int NewReturnAddrFI =
1879     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1880   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1881   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1882   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1883                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1884                        false, false, 0);
1885   return Chain;
1886 }
1887
1888 SDValue
1889 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1890                              CallingConv::ID CallConv, bool isVarArg,
1891                              bool &isTailCall,
1892                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1893                              const SmallVectorImpl<SDValue> &OutVals,
1894                              const SmallVectorImpl<ISD::InputArg> &Ins,
1895                              DebugLoc dl, SelectionDAG &DAG,
1896                              SmallVectorImpl<SDValue> &InVals) const {
1897   MachineFunction &MF = DAG.getMachineFunction();
1898   bool Is64Bit        = Subtarget->is64Bit();
1899   bool IsStructRet    = CallIsStructReturn(Outs);
1900   bool IsSibcall      = false;
1901
1902   if (isTailCall) {
1903     // Check if it's really possible to do a tail call.
1904     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1905                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1906                                                    Outs, OutVals, Ins, DAG);
1907
1908     // Sibcalls are automatically detected tailcalls which do not require
1909     // ABI changes.
1910     if (!GuaranteedTailCallOpt && isTailCall)
1911       IsSibcall = true;
1912
1913     if (isTailCall)
1914       ++NumTailCalls;
1915   }
1916
1917   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1918          "Var args not supported with calling convention fastcc or ghc");
1919
1920   // Analyze operands of the call, assigning locations to each operand.
1921   SmallVector<CCValAssign, 16> ArgLocs;
1922   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1923                  ArgLocs, *DAG.getContext());
1924   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1925
1926   // Get a count of how many bytes are to be pushed on the stack.
1927   unsigned NumBytes = CCInfo.getNextStackOffset();
1928   if (IsSibcall)
1929     // This is a sibcall. The memory operands are available in caller's
1930     // own caller's stack.
1931     NumBytes = 0;
1932   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1933     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1934
1935   int FPDiff = 0;
1936   if (isTailCall && !IsSibcall) {
1937     // Lower arguments at fp - stackoffset + fpdiff.
1938     unsigned NumBytesCallerPushed =
1939       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1940     FPDiff = NumBytesCallerPushed - NumBytes;
1941
1942     // Set the delta of movement of the returnaddr stackslot.
1943     // But only set if delta is greater than previous delta.
1944     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1945       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1946   }
1947
1948   if (!IsSibcall)
1949     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1950
1951   SDValue RetAddrFrIdx;
1952   // Load return adress for tail calls.
1953   if (isTailCall && FPDiff)
1954     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1955                                     Is64Bit, FPDiff, dl);
1956
1957   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1958   SmallVector<SDValue, 8> MemOpChains;
1959   SDValue StackPtr;
1960
1961   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1962   // of tail call optimization arguments are handle later.
1963   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1964     CCValAssign &VA = ArgLocs[i];
1965     EVT RegVT = VA.getLocVT();
1966     SDValue Arg = OutVals[i];
1967     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1968     bool isByVal = Flags.isByVal();
1969
1970     // Promote the value if needed.
1971     switch (VA.getLocInfo()) {
1972     default: llvm_unreachable("Unknown loc info!");
1973     case CCValAssign::Full: break;
1974     case CCValAssign::SExt:
1975       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1976       break;
1977     case CCValAssign::ZExt:
1978       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1979       break;
1980     case CCValAssign::AExt:
1981       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1982         // Special case: passing MMX values in XMM registers.
1983         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1984         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1985         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1986       } else
1987         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1988       break;
1989     case CCValAssign::BCvt:
1990       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1991       break;
1992     case CCValAssign::Indirect: {
1993       // Store the argument.
1994       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1995       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1996       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1997                            PseudoSourceValue::getFixedStack(FI), 0,
1998                            false, false, 0);
1999       Arg = SpillSlot;
2000       break;
2001     }
2002     }
2003
2004     if (VA.isRegLoc()) {
2005       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2006     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2007       assert(VA.isMemLoc());
2008       if (StackPtr.getNode() == 0)
2009         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2010       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2011                                              dl, DAG, VA, Flags));
2012     }
2013   }
2014
2015   if (!MemOpChains.empty())
2016     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2017                         &MemOpChains[0], MemOpChains.size());
2018
2019   // Build a sequence of copy-to-reg nodes chained together with token chain
2020   // and flag operands which copy the outgoing args into registers.
2021   SDValue InFlag;
2022   // Tail call byval lowering might overwrite argument registers so in case of
2023   // tail call optimization the copies to registers are lowered later.
2024   if (!isTailCall)
2025     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2026       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2027                                RegsToPass[i].second, InFlag);
2028       InFlag = Chain.getValue(1);
2029     }
2030
2031   if (Subtarget->isPICStyleGOT()) {
2032     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2033     // GOT pointer.
2034     if (!isTailCall) {
2035       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2036                                DAG.getNode(X86ISD::GlobalBaseReg,
2037                                            DebugLoc(), getPointerTy()),
2038                                InFlag);
2039       InFlag = Chain.getValue(1);
2040     } else {
2041       // If we are tail calling and generating PIC/GOT style code load the
2042       // address of the callee into ECX. The value in ecx is used as target of
2043       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2044       // for tail calls on PIC/GOT architectures. Normally we would just put the
2045       // address of GOT into ebx and then call target@PLT. But for tail calls
2046       // ebx would be restored (since ebx is callee saved) before jumping to the
2047       // target@PLT.
2048
2049       // Note: The actual moving to ECX is done further down.
2050       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2051       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2052           !G->getGlobal()->hasProtectedVisibility())
2053         Callee = LowerGlobalAddress(Callee, DAG);
2054       else if (isa<ExternalSymbolSDNode>(Callee))
2055         Callee = LowerExternalSymbol(Callee, DAG);
2056     }
2057   }
2058
2059   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2060     // From AMD64 ABI document:
2061     // For calls that may call functions that use varargs or stdargs
2062     // (prototype-less calls or calls to functions containing ellipsis (...) in
2063     // the declaration) %al is used as hidden argument to specify the number
2064     // of SSE registers used. The contents of %al do not need to match exactly
2065     // the number of registers, but must be an ubound on the number of SSE
2066     // registers used and is in the range 0 - 8 inclusive.
2067
2068     // Count the number of XMM registers allocated.
2069     static const unsigned XMMArgRegs[] = {
2070       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2071       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2072     };
2073     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2074     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2075            && "SSE registers cannot be used when SSE is disabled");
2076
2077     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2078                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2079     InFlag = Chain.getValue(1);
2080   }
2081
2082
2083   // For tail calls lower the arguments to the 'real' stack slot.
2084   if (isTailCall) {
2085     // Force all the incoming stack arguments to be loaded from the stack
2086     // before any new outgoing arguments are stored to the stack, because the
2087     // outgoing stack slots may alias the incoming argument stack slots, and
2088     // the alias isn't otherwise explicit. This is slightly more conservative
2089     // than necessary, because it means that each store effectively depends
2090     // on every argument instead of just those arguments it would clobber.
2091     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2092
2093     SmallVector<SDValue, 8> MemOpChains2;
2094     SDValue FIN;
2095     int FI = 0;
2096     // Do not flag preceeding copytoreg stuff together with the following stuff.
2097     InFlag = SDValue();
2098     if (GuaranteedTailCallOpt) {
2099       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2100         CCValAssign &VA = ArgLocs[i];
2101         if (VA.isRegLoc())
2102           continue;
2103         assert(VA.isMemLoc());
2104         SDValue Arg = OutVals[i];
2105         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2106         // Create frame index.
2107         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2108         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2109         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2110         FIN = DAG.getFrameIndex(FI, getPointerTy());
2111
2112         if (Flags.isByVal()) {
2113           // Copy relative to framepointer.
2114           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2115           if (StackPtr.getNode() == 0)
2116             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2117                                           getPointerTy());
2118           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2119
2120           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2121                                                            ArgChain,
2122                                                            Flags, DAG, dl));
2123         } else {
2124           // Store relative to framepointer.
2125           MemOpChains2.push_back(
2126             DAG.getStore(ArgChain, dl, Arg, FIN,
2127                          PseudoSourceValue::getFixedStack(FI), 0,
2128                          false, false, 0));
2129         }
2130       }
2131     }
2132
2133     if (!MemOpChains2.empty())
2134       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2135                           &MemOpChains2[0], MemOpChains2.size());
2136
2137     // Copy arguments to their registers.
2138     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2139       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2140                                RegsToPass[i].second, InFlag);
2141       InFlag = Chain.getValue(1);
2142     }
2143     InFlag =SDValue();
2144
2145     // Store the return address to the appropriate stack slot.
2146     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2147                                      FPDiff, dl);
2148   }
2149
2150   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2151     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2152     // In the 64-bit large code model, we have to make all calls
2153     // through a register, since the call instruction's 32-bit
2154     // pc-relative offset may not be large enough to hold the whole
2155     // address.
2156   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2157     // If the callee is a GlobalAddress node (quite common, every direct call
2158     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2159     // it.
2160
2161     // We should use extra load for direct calls to dllimported functions in
2162     // non-JIT mode.
2163     const GlobalValue *GV = G->getGlobal();
2164     if (!GV->hasDLLImportLinkage()) {
2165       unsigned char OpFlags = 0;
2166
2167       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2168       // external symbols most go through the PLT in PIC mode.  If the symbol
2169       // has hidden or protected visibility, or if it is static or local, then
2170       // we don't need to use the PLT - we can directly call it.
2171       if (Subtarget->isTargetELF() &&
2172           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2173           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2174         OpFlags = X86II::MO_PLT;
2175       } else if (Subtarget->isPICStyleStubAny() &&
2176                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2177                Subtarget->getDarwinVers() < 9) {
2178         // PC-relative references to external symbols should go through $stub,
2179         // unless we're building with the leopard linker or later, which
2180         // automatically synthesizes these stubs.
2181         OpFlags = X86II::MO_DARWIN_STUB;
2182       }
2183
2184       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2185                                           G->getOffset(), OpFlags);
2186     }
2187   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2188     unsigned char OpFlags = 0;
2189
2190     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2191     // symbols should go through the PLT.
2192     if (Subtarget->isTargetELF() &&
2193         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2194       OpFlags = X86II::MO_PLT;
2195     } else if (Subtarget->isPICStyleStubAny() &&
2196              Subtarget->getDarwinVers() < 9) {
2197       // PC-relative references to external symbols should go through $stub,
2198       // unless we're building with the leopard linker or later, which
2199       // automatically synthesizes these stubs.
2200       OpFlags = X86II::MO_DARWIN_STUB;
2201     }
2202
2203     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2204                                          OpFlags);
2205   }
2206
2207   // Returns a chain & a flag for retval copy to use.
2208   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2209   SmallVector<SDValue, 8> Ops;
2210
2211   if (!IsSibcall && isTailCall) {
2212     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2213                            DAG.getIntPtrConstant(0, true), InFlag);
2214     InFlag = Chain.getValue(1);
2215   }
2216
2217   Ops.push_back(Chain);
2218   Ops.push_back(Callee);
2219
2220   if (isTailCall)
2221     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2222
2223   // Add argument registers to the end of the list so that they are known live
2224   // into the call.
2225   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2226     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2227                                   RegsToPass[i].second.getValueType()));
2228
2229   // Add an implicit use GOT pointer in EBX.
2230   if (!isTailCall && Subtarget->isPICStyleGOT())
2231     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2232
2233   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2234   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2235     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2236
2237   if (InFlag.getNode())
2238     Ops.push_back(InFlag);
2239
2240   if (isTailCall) {
2241     // We used to do:
2242     //// If this is the first return lowered for this function, add the regs
2243     //// to the liveout set for the function.
2244     // This isn't right, although it's probably harmless on x86; liveouts
2245     // should be computed from returns not tail calls.  Consider a void
2246     // function making a tail call to a function returning int.
2247     return DAG.getNode(X86ISD::TC_RETURN, dl,
2248                        NodeTys, &Ops[0], Ops.size());
2249   }
2250
2251   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2252   InFlag = Chain.getValue(1);
2253
2254   // Create the CALLSEQ_END node.
2255   unsigned NumBytesForCalleeToPush;
2256   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2257     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2258   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2259     // If this is a call to a struct-return function, the callee
2260     // pops the hidden struct pointer, so we have to push it back.
2261     // This is common for Darwin/X86, Linux & Mingw32 targets.
2262     NumBytesForCalleeToPush = 4;
2263   else
2264     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2265
2266   // Returns a flag for retval copy to use.
2267   if (!IsSibcall) {
2268     Chain = DAG.getCALLSEQ_END(Chain,
2269                                DAG.getIntPtrConstant(NumBytes, true),
2270                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2271                                                      true),
2272                                InFlag);
2273     InFlag = Chain.getValue(1);
2274   }
2275
2276   // Handle result values, copying them out of physregs into vregs that we
2277   // return.
2278   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2279                          Ins, dl, DAG, InVals);
2280 }
2281
2282
2283 //===----------------------------------------------------------------------===//
2284 //                Fast Calling Convention (tail call) implementation
2285 //===----------------------------------------------------------------------===//
2286
2287 //  Like std call, callee cleans arguments, convention except that ECX is
2288 //  reserved for storing the tail called function address. Only 2 registers are
2289 //  free for argument passing (inreg). Tail call optimization is performed
2290 //  provided:
2291 //                * tailcallopt is enabled
2292 //                * caller/callee are fastcc
2293 //  On X86_64 architecture with GOT-style position independent code only local
2294 //  (within module) calls are supported at the moment.
2295 //  To keep the stack aligned according to platform abi the function
2296 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2297 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2298 //  If a tail called function callee has more arguments than the caller the
2299 //  caller needs to make sure that there is room to move the RETADDR to. This is
2300 //  achieved by reserving an area the size of the argument delta right after the
2301 //  original REtADDR, but before the saved framepointer or the spilled registers
2302 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2303 //  stack layout:
2304 //    arg1
2305 //    arg2
2306 //    RETADDR
2307 //    [ new RETADDR
2308 //      move area ]
2309 //    (possible EBP)
2310 //    ESI
2311 //    EDI
2312 //    local1 ..
2313
2314 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2315 /// for a 16 byte align requirement.
2316 unsigned
2317 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2318                                                SelectionDAG& DAG) const {
2319   MachineFunction &MF = DAG.getMachineFunction();
2320   const TargetMachine &TM = MF.getTarget();
2321   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2322   unsigned StackAlignment = TFI.getStackAlignment();
2323   uint64_t AlignMask = StackAlignment - 1;
2324   int64_t Offset = StackSize;
2325   uint64_t SlotSize = TD->getPointerSize();
2326   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2327     // Number smaller than 12 so just add the difference.
2328     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2329   } else {
2330     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2331     Offset = ((~AlignMask) & Offset) + StackAlignment +
2332       (StackAlignment-SlotSize);
2333   }
2334   return Offset;
2335 }
2336
2337 /// MatchingStackOffset - Return true if the given stack call argument is
2338 /// already available in the same position (relatively) of the caller's
2339 /// incoming argument stack.
2340 static
2341 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2342                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2343                          const X86InstrInfo *TII) {
2344   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2345   int FI = INT_MAX;
2346   if (Arg.getOpcode() == ISD::CopyFromReg) {
2347     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2348     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2349       return false;
2350     MachineInstr *Def = MRI->getVRegDef(VR);
2351     if (!Def)
2352       return false;
2353     if (!Flags.isByVal()) {
2354       if (!TII->isLoadFromStackSlot(Def, FI))
2355         return false;
2356     } else {
2357       unsigned Opcode = Def->getOpcode();
2358       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2359           Def->getOperand(1).isFI()) {
2360         FI = Def->getOperand(1).getIndex();
2361         Bytes = Flags.getByValSize();
2362       } else
2363         return false;
2364     }
2365   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2366     if (Flags.isByVal())
2367       // ByVal argument is passed in as a pointer but it's now being
2368       // dereferenced. e.g.
2369       // define @foo(%struct.X* %A) {
2370       //   tail call @bar(%struct.X* byval %A)
2371       // }
2372       return false;
2373     SDValue Ptr = Ld->getBasePtr();
2374     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2375     if (!FINode)
2376       return false;
2377     FI = FINode->getIndex();
2378   } else
2379     return false;
2380
2381   assert(FI != INT_MAX);
2382   if (!MFI->isFixedObjectIndex(FI))
2383     return false;
2384   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2385 }
2386
2387 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2388 /// for tail call optimization. Targets which want to do tail call
2389 /// optimization should implement this function.
2390 bool
2391 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2392                                                      CallingConv::ID CalleeCC,
2393                                                      bool isVarArg,
2394                                                      bool isCalleeStructRet,
2395                                                      bool isCallerStructRet,
2396                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2397                                     const SmallVectorImpl<SDValue> &OutVals,
2398                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2399                                                      SelectionDAG& DAG) const {
2400   if (!IsTailCallConvention(CalleeCC) &&
2401       CalleeCC != CallingConv::C)
2402     return false;
2403
2404   // If -tailcallopt is specified, make fastcc functions tail-callable.
2405   const MachineFunction &MF = DAG.getMachineFunction();
2406   const Function *CallerF = DAG.getMachineFunction().getFunction();
2407   CallingConv::ID CallerCC = CallerF->getCallingConv();
2408   bool CCMatch = CallerCC == CalleeCC;
2409
2410   if (GuaranteedTailCallOpt) {
2411     if (IsTailCallConvention(CalleeCC) && CCMatch)
2412       return true;
2413     return false;
2414   }
2415
2416   // Look for obvious safe cases to perform tail call optimization that do not
2417   // require ABI changes. This is what gcc calls sibcall.
2418
2419   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2420   // emit a special epilogue.
2421   if (RegInfo->needsStackRealignment(MF))
2422     return false;
2423
2424   // Do not sibcall optimize vararg calls unless the call site is not passing
2425   // any arguments.
2426   if (isVarArg && !Outs.empty())
2427     return false;
2428
2429   // Also avoid sibcall optimization if either caller or callee uses struct
2430   // return semantics.
2431   if (isCalleeStructRet || isCallerStructRet)
2432     return false;
2433
2434   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2435   // Therefore if it's not used by the call it is not safe to optimize this into
2436   // a sibcall.
2437   bool Unused = false;
2438   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2439     if (!Ins[i].Used) {
2440       Unused = true;
2441       break;
2442     }
2443   }
2444   if (Unused) {
2445     SmallVector<CCValAssign, 16> RVLocs;
2446     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2447                    RVLocs, *DAG.getContext());
2448     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2449     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2450       CCValAssign &VA = RVLocs[i];
2451       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2452         return false;
2453     }
2454   }
2455
2456   // If the calling conventions do not match, then we'd better make sure the
2457   // results are returned in the same way as what the caller expects.
2458   if (!CCMatch) {
2459     SmallVector<CCValAssign, 16> RVLocs1;
2460     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2461                     RVLocs1, *DAG.getContext());
2462     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2463
2464     SmallVector<CCValAssign, 16> RVLocs2;
2465     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2466                     RVLocs2, *DAG.getContext());
2467     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2468
2469     if (RVLocs1.size() != RVLocs2.size())
2470       return false;
2471     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2472       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2473         return false;
2474       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2475         return false;
2476       if (RVLocs1[i].isRegLoc()) {
2477         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2478           return false;
2479       } else {
2480         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2481           return false;
2482       }
2483     }
2484   }
2485
2486   // If the callee takes no arguments then go on to check the results of the
2487   // call.
2488   if (!Outs.empty()) {
2489     // Check if stack adjustment is needed. For now, do not do this if any
2490     // argument is passed on the stack.
2491     SmallVector<CCValAssign, 16> ArgLocs;
2492     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2493                    ArgLocs, *DAG.getContext());
2494     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2495     if (CCInfo.getNextStackOffset()) {
2496       MachineFunction &MF = DAG.getMachineFunction();
2497       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2498         return false;
2499       if (Subtarget->isTargetWin64())
2500         // Win64 ABI has additional complications.
2501         return false;
2502
2503       // Check if the arguments are already laid out in the right way as
2504       // the caller's fixed stack objects.
2505       MachineFrameInfo *MFI = MF.getFrameInfo();
2506       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2507       const X86InstrInfo *TII =
2508         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2509       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2510         CCValAssign &VA = ArgLocs[i];
2511         SDValue Arg = OutVals[i];
2512         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2513         if (VA.getLocInfo() == CCValAssign::Indirect)
2514           return false;
2515         if (!VA.isRegLoc()) {
2516           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2517                                    MFI, MRI, TII))
2518             return false;
2519         }
2520       }
2521     }
2522
2523     // If the tailcall address may be in a register, then make sure it's
2524     // possible to register allocate for it. In 32-bit, the call address can
2525     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2526     // callee-saved registers are restored. These happen to be the same
2527     // registers used to pass 'inreg' arguments so watch out for those.
2528     if (!Subtarget->is64Bit() &&
2529         !isa<GlobalAddressSDNode>(Callee) &&
2530         !isa<ExternalSymbolSDNode>(Callee)) {
2531       unsigned NumInRegs = 0;
2532       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2533         CCValAssign &VA = ArgLocs[i];
2534         if (!VA.isRegLoc())
2535           continue;
2536         unsigned Reg = VA.getLocReg();
2537         switch (Reg) {
2538         default: break;
2539         case X86::EAX: case X86::EDX: case X86::ECX:
2540           if (++NumInRegs == 3)
2541             return false;
2542           break;
2543         }
2544       }
2545     }
2546   }
2547
2548   return true;
2549 }
2550
2551 FastISel *
2552 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2553   return X86::createFastISel(funcInfo);
2554 }
2555
2556
2557 //===----------------------------------------------------------------------===//
2558 //                           Other Lowering Hooks
2559 //===----------------------------------------------------------------------===//
2560
2561
2562 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2563   MachineFunction &MF = DAG.getMachineFunction();
2564   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2565   int ReturnAddrIndex = FuncInfo->getRAIndex();
2566
2567   if (ReturnAddrIndex == 0) {
2568     // Set up a frame object for the return address.
2569     uint64_t SlotSize = TD->getPointerSize();
2570     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2571                                                            false);
2572     FuncInfo->setRAIndex(ReturnAddrIndex);
2573   }
2574
2575   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2576 }
2577
2578
2579 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2580                                        bool hasSymbolicDisplacement) {
2581   // Offset should fit into 32 bit immediate field.
2582   if (!isInt<32>(Offset))
2583     return false;
2584
2585   // If we don't have a symbolic displacement - we don't have any extra
2586   // restrictions.
2587   if (!hasSymbolicDisplacement)
2588     return true;
2589
2590   // FIXME: Some tweaks might be needed for medium code model.
2591   if (M != CodeModel::Small && M != CodeModel::Kernel)
2592     return false;
2593
2594   // For small code model we assume that latest object is 16MB before end of 31
2595   // bits boundary. We may also accept pretty large negative constants knowing
2596   // that all objects are in the positive half of address space.
2597   if (M == CodeModel::Small && Offset < 16*1024*1024)
2598     return true;
2599
2600   // For kernel code model we know that all object resist in the negative half
2601   // of 32bits address space. We may not accept negative offsets, since they may
2602   // be just off and we may accept pretty large positive ones.
2603   if (M == CodeModel::Kernel && Offset > 0)
2604     return true;
2605
2606   return false;
2607 }
2608
2609 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2610 /// specific condition code, returning the condition code and the LHS/RHS of the
2611 /// comparison to make.
2612 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2613                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2614   if (!isFP) {
2615     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2616       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2617         // X > -1   -> X == 0, jump !sign.
2618         RHS = DAG.getConstant(0, RHS.getValueType());
2619         return X86::COND_NS;
2620       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2621         // X < 0   -> X == 0, jump on sign.
2622         return X86::COND_S;
2623       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2624         // X < 1   -> X <= 0
2625         RHS = DAG.getConstant(0, RHS.getValueType());
2626         return X86::COND_LE;
2627       }
2628     }
2629
2630     switch (SetCCOpcode) {
2631     default: llvm_unreachable("Invalid integer condition!");
2632     case ISD::SETEQ:  return X86::COND_E;
2633     case ISD::SETGT:  return X86::COND_G;
2634     case ISD::SETGE:  return X86::COND_GE;
2635     case ISD::SETLT:  return X86::COND_L;
2636     case ISD::SETLE:  return X86::COND_LE;
2637     case ISD::SETNE:  return X86::COND_NE;
2638     case ISD::SETULT: return X86::COND_B;
2639     case ISD::SETUGT: return X86::COND_A;
2640     case ISD::SETULE: return X86::COND_BE;
2641     case ISD::SETUGE: return X86::COND_AE;
2642     }
2643   }
2644
2645   // First determine if it is required or is profitable to flip the operands.
2646
2647   // If LHS is a foldable load, but RHS is not, flip the condition.
2648   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2649       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2650     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2651     std::swap(LHS, RHS);
2652   }
2653
2654   switch (SetCCOpcode) {
2655   default: break;
2656   case ISD::SETOLT:
2657   case ISD::SETOLE:
2658   case ISD::SETUGT:
2659   case ISD::SETUGE:
2660     std::swap(LHS, RHS);
2661     break;
2662   }
2663
2664   // On a floating point condition, the flags are set as follows:
2665   // ZF  PF  CF   op
2666   //  0 | 0 | 0 | X > Y
2667   //  0 | 0 | 1 | X < Y
2668   //  1 | 0 | 0 | X == Y
2669   //  1 | 1 | 1 | unordered
2670   switch (SetCCOpcode) {
2671   default: llvm_unreachable("Condcode should be pre-legalized away");
2672   case ISD::SETUEQ:
2673   case ISD::SETEQ:   return X86::COND_E;
2674   case ISD::SETOLT:              // flipped
2675   case ISD::SETOGT:
2676   case ISD::SETGT:   return X86::COND_A;
2677   case ISD::SETOLE:              // flipped
2678   case ISD::SETOGE:
2679   case ISD::SETGE:   return X86::COND_AE;
2680   case ISD::SETUGT:              // flipped
2681   case ISD::SETULT:
2682   case ISD::SETLT:   return X86::COND_B;
2683   case ISD::SETUGE:              // flipped
2684   case ISD::SETULE:
2685   case ISD::SETLE:   return X86::COND_BE;
2686   case ISD::SETONE:
2687   case ISD::SETNE:   return X86::COND_NE;
2688   case ISD::SETUO:   return X86::COND_P;
2689   case ISD::SETO:    return X86::COND_NP;
2690   case ISD::SETOEQ:
2691   case ISD::SETUNE:  return X86::COND_INVALID;
2692   }
2693 }
2694
2695 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2696 /// code. Current x86 isa includes the following FP cmov instructions:
2697 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2698 static bool hasFPCMov(unsigned X86CC) {
2699   switch (X86CC) {
2700   default:
2701     return false;
2702   case X86::COND_B:
2703   case X86::COND_BE:
2704   case X86::COND_E:
2705   case X86::COND_P:
2706   case X86::COND_A:
2707   case X86::COND_AE:
2708   case X86::COND_NE:
2709   case X86::COND_NP:
2710     return true;
2711   }
2712 }
2713
2714 /// isFPImmLegal - Returns true if the target can instruction select the
2715 /// specified FP immediate natively. If false, the legalizer will
2716 /// materialize the FP immediate as a load from a constant pool.
2717 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2718   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2719     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2720       return true;
2721   }
2722   return false;
2723 }
2724
2725 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2726 /// the specified range (L, H].
2727 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2728   return (Val < 0) || (Val >= Low && Val < Hi);
2729 }
2730
2731 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2732 /// specified value.
2733 static bool isUndefOrEqual(int Val, int CmpVal) {
2734   if (Val < 0 || Val == CmpVal)
2735     return true;
2736   return false;
2737 }
2738
2739 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2740 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2741 /// the second operand.
2742 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2743   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2744     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2745   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2746     return (Mask[0] < 2 && Mask[1] < 2);
2747   return false;
2748 }
2749
2750 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2751   SmallVector<int, 8> M;
2752   N->getMask(M);
2753   return ::isPSHUFDMask(M, N->getValueType(0));
2754 }
2755
2756 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2757 /// is suitable for input to PSHUFHW.
2758 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2759   if (VT != MVT::v8i16)
2760     return false;
2761
2762   // Lower quadword copied in order or undef.
2763   for (int i = 0; i != 4; ++i)
2764     if (Mask[i] >= 0 && Mask[i] != i)
2765       return false;
2766
2767   // Upper quadword shuffled.
2768   for (int i = 4; i != 8; ++i)
2769     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2770       return false;
2771
2772   return true;
2773 }
2774
2775 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2776   SmallVector<int, 8> M;
2777   N->getMask(M);
2778   return ::isPSHUFHWMask(M, N->getValueType(0));
2779 }
2780
2781 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2782 /// is suitable for input to PSHUFLW.
2783 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2784   if (VT != MVT::v8i16)
2785     return false;
2786
2787   // Upper quadword copied in order.
2788   for (int i = 4; i != 8; ++i)
2789     if (Mask[i] >= 0 && Mask[i] != i)
2790       return false;
2791
2792   // Lower quadword shuffled.
2793   for (int i = 0; i != 4; ++i)
2794     if (Mask[i] >= 4)
2795       return false;
2796
2797   return true;
2798 }
2799
2800 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2801   SmallVector<int, 8> M;
2802   N->getMask(M);
2803   return ::isPSHUFLWMask(M, N->getValueType(0));
2804 }
2805
2806 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2807 /// is suitable for input to PALIGNR.
2808 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2809                           bool hasSSSE3) {
2810   int i, e = VT.getVectorNumElements();
2811
2812   // Do not handle v2i64 / v2f64 shuffles with palignr.
2813   if (e < 4 || !hasSSSE3)
2814     return false;
2815
2816   for (i = 0; i != e; ++i)
2817     if (Mask[i] >= 0)
2818       break;
2819
2820   // All undef, not a palignr.
2821   if (i == e)
2822     return false;
2823
2824   // Determine if it's ok to perform a palignr with only the LHS, since we
2825   // don't have access to the actual shuffle elements to see if RHS is undef.
2826   bool Unary = Mask[i] < (int)e;
2827   bool NeedsUnary = false;
2828
2829   int s = Mask[i] - i;
2830
2831   // Check the rest of the elements to see if they are consecutive.
2832   for (++i; i != e; ++i) {
2833     int m = Mask[i];
2834     if (m < 0)
2835       continue;
2836
2837     Unary = Unary && (m < (int)e);
2838     NeedsUnary = NeedsUnary || (m < s);
2839
2840     if (NeedsUnary && !Unary)
2841       return false;
2842     if (Unary && m != ((s+i) & (e-1)))
2843       return false;
2844     if (!Unary && m != (s+i))
2845       return false;
2846   }
2847   return true;
2848 }
2849
2850 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2851   SmallVector<int, 8> M;
2852   N->getMask(M);
2853   return ::isPALIGNRMask(M, N->getValueType(0), true);
2854 }
2855
2856 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2857 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2858 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2859   int NumElems = VT.getVectorNumElements();
2860   if (NumElems != 2 && NumElems != 4)
2861     return false;
2862
2863   int Half = NumElems / 2;
2864   for (int i = 0; i < Half; ++i)
2865     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2866       return false;
2867   for (int i = Half; i < NumElems; ++i)
2868     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2869       return false;
2870
2871   return true;
2872 }
2873
2874 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2875   SmallVector<int, 8> M;
2876   N->getMask(M);
2877   return ::isSHUFPMask(M, N->getValueType(0));
2878 }
2879
2880 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2881 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2882 /// half elements to come from vector 1 (which would equal the dest.) and
2883 /// the upper half to come from vector 2.
2884 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2885   int NumElems = VT.getVectorNumElements();
2886
2887   if (NumElems != 2 && NumElems != 4)
2888     return false;
2889
2890   int Half = NumElems / 2;
2891   for (int i = 0; i < Half; ++i)
2892     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2893       return false;
2894   for (int i = Half; i < NumElems; ++i)
2895     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2896       return false;
2897   return true;
2898 }
2899
2900 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2901   SmallVector<int, 8> M;
2902   N->getMask(M);
2903   return isCommutedSHUFPMask(M, N->getValueType(0));
2904 }
2905
2906 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2907 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2908 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2909   if (N->getValueType(0).getVectorNumElements() != 4)
2910     return false;
2911
2912   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2913   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2914          isUndefOrEqual(N->getMaskElt(1), 7) &&
2915          isUndefOrEqual(N->getMaskElt(2), 2) &&
2916          isUndefOrEqual(N->getMaskElt(3), 3);
2917 }
2918
2919 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2920 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2921 /// <2, 3, 2, 3>
2922 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2923   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2924
2925   if (NumElems != 4)
2926     return false;
2927
2928   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2929   isUndefOrEqual(N->getMaskElt(1), 3) &&
2930   isUndefOrEqual(N->getMaskElt(2), 2) &&
2931   isUndefOrEqual(N->getMaskElt(3), 3);
2932 }
2933
2934 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2935 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2936 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2937   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2938
2939   if (NumElems != 2 && NumElems != 4)
2940     return false;
2941
2942   for (unsigned i = 0; i < NumElems/2; ++i)
2943     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2944       return false;
2945
2946   for (unsigned i = NumElems/2; i < NumElems; ++i)
2947     if (!isUndefOrEqual(N->getMaskElt(i), i))
2948       return false;
2949
2950   return true;
2951 }
2952
2953 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2954 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2955 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2956   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2957
2958   if (NumElems != 2 && NumElems != 4)
2959     return false;
2960
2961   for (unsigned i = 0; i < NumElems/2; ++i)
2962     if (!isUndefOrEqual(N->getMaskElt(i), i))
2963       return false;
2964
2965   for (unsigned i = 0; i < NumElems/2; ++i)
2966     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2967       return false;
2968
2969   return true;
2970 }
2971
2972 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2973 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2974 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2975                          bool V2IsSplat = false) {
2976   int NumElts = VT.getVectorNumElements();
2977   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2978     return false;
2979
2980   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2981     int BitI  = Mask[i];
2982     int BitI1 = Mask[i+1];
2983     if (!isUndefOrEqual(BitI, j))
2984       return false;
2985     if (V2IsSplat) {
2986       if (!isUndefOrEqual(BitI1, NumElts))
2987         return false;
2988     } else {
2989       if (!isUndefOrEqual(BitI1, j + NumElts))
2990         return false;
2991     }
2992   }
2993   return true;
2994 }
2995
2996 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2997   SmallVector<int, 8> M;
2998   N->getMask(M);
2999   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3000 }
3001
3002 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3003 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3004 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3005                          bool V2IsSplat = false) {
3006   int NumElts = VT.getVectorNumElements();
3007   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3008     return false;
3009
3010   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3011     int BitI  = Mask[i];
3012     int BitI1 = Mask[i+1];
3013     if (!isUndefOrEqual(BitI, j + NumElts/2))
3014       return false;
3015     if (V2IsSplat) {
3016       if (isUndefOrEqual(BitI1, NumElts))
3017         return false;
3018     } else {
3019       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3020         return false;
3021     }
3022   }
3023   return true;
3024 }
3025
3026 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3027   SmallVector<int, 8> M;
3028   N->getMask(M);
3029   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3030 }
3031
3032 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3033 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3034 /// <0, 0, 1, 1>
3035 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3036   int NumElems = VT.getVectorNumElements();
3037   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3038     return false;
3039
3040   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3041     int BitI  = Mask[i];
3042     int BitI1 = Mask[i+1];
3043     if (!isUndefOrEqual(BitI, j))
3044       return false;
3045     if (!isUndefOrEqual(BitI1, j))
3046       return false;
3047   }
3048   return true;
3049 }
3050
3051 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3052   SmallVector<int, 8> M;
3053   N->getMask(M);
3054   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3055 }
3056
3057 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3058 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3059 /// <2, 2, 3, 3>
3060 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3061   int NumElems = VT.getVectorNumElements();
3062   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3063     return false;
3064
3065   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3066     int BitI  = Mask[i];
3067     int BitI1 = Mask[i+1];
3068     if (!isUndefOrEqual(BitI, j))
3069       return false;
3070     if (!isUndefOrEqual(BitI1, j))
3071       return false;
3072   }
3073   return true;
3074 }
3075
3076 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3077   SmallVector<int, 8> M;
3078   N->getMask(M);
3079   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3080 }
3081
3082 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3083 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3084 /// MOVSD, and MOVD, i.e. setting the lowest element.
3085 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3086   if (VT.getVectorElementType().getSizeInBits() < 32)
3087     return false;
3088
3089   int NumElts = VT.getVectorNumElements();
3090
3091   if (!isUndefOrEqual(Mask[0], NumElts))
3092     return false;
3093
3094   for (int i = 1; i < NumElts; ++i)
3095     if (!isUndefOrEqual(Mask[i], i))
3096       return false;
3097
3098   return true;
3099 }
3100
3101 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3102   SmallVector<int, 8> M;
3103   N->getMask(M);
3104   return ::isMOVLMask(M, N->getValueType(0));
3105 }
3106
3107 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3108 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3109 /// element of vector 2 and the other elements to come from vector 1 in order.
3110 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3111                                bool V2IsSplat = false, bool V2IsUndef = false) {
3112   int NumOps = VT.getVectorNumElements();
3113   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3114     return false;
3115
3116   if (!isUndefOrEqual(Mask[0], 0))
3117     return false;
3118
3119   for (int i = 1; i < NumOps; ++i)
3120     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3121           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3122           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3123       return false;
3124
3125   return true;
3126 }
3127
3128 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3129                            bool V2IsUndef = false) {
3130   SmallVector<int, 8> M;
3131   N->getMask(M);
3132   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3133 }
3134
3135 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3136 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3137 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3138   if (N->getValueType(0).getVectorNumElements() != 4)
3139     return false;
3140
3141   // Expect 1, 1, 3, 3
3142   for (unsigned i = 0; i < 2; ++i) {
3143     int Elt = N->getMaskElt(i);
3144     if (Elt >= 0 && Elt != 1)
3145       return false;
3146   }
3147
3148   bool HasHi = false;
3149   for (unsigned i = 2; i < 4; ++i) {
3150     int Elt = N->getMaskElt(i);
3151     if (Elt >= 0 && Elt != 3)
3152       return false;
3153     if (Elt == 3)
3154       HasHi = true;
3155   }
3156   // Don't use movshdup if it can be done with a shufps.
3157   // FIXME: verify that matching u, u, 3, 3 is what we want.
3158   return HasHi;
3159 }
3160
3161 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3162 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3163 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3164   if (N->getValueType(0).getVectorNumElements() != 4)
3165     return false;
3166
3167   // Expect 0, 0, 2, 2
3168   for (unsigned i = 0; i < 2; ++i)
3169     if (N->getMaskElt(i) > 0)
3170       return false;
3171
3172   bool HasHi = false;
3173   for (unsigned i = 2; i < 4; ++i) {
3174     int Elt = N->getMaskElt(i);
3175     if (Elt >= 0 && Elt != 2)
3176       return false;
3177     if (Elt == 2)
3178       HasHi = true;
3179   }
3180   // Don't use movsldup if it can be done with a shufps.
3181   return HasHi;
3182 }
3183
3184 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3185 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3186 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3187   int e = N->getValueType(0).getVectorNumElements() / 2;
3188
3189   for (int i = 0; i < e; ++i)
3190     if (!isUndefOrEqual(N->getMaskElt(i), i))
3191       return false;
3192   for (int i = 0; i < e; ++i)
3193     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3194       return false;
3195   return true;
3196 }
3197
3198 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3199 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3200 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3201   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3202   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3203
3204   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3205   unsigned Mask = 0;
3206   for (int i = 0; i < NumOperands; ++i) {
3207     int Val = SVOp->getMaskElt(NumOperands-i-1);
3208     if (Val < 0) Val = 0;
3209     if (Val >= NumOperands) Val -= NumOperands;
3210     Mask |= Val;
3211     if (i != NumOperands - 1)
3212       Mask <<= Shift;
3213   }
3214   return Mask;
3215 }
3216
3217 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3218 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3219 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3220   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3221   unsigned Mask = 0;
3222   // 8 nodes, but we only care about the last 4.
3223   for (unsigned i = 7; i >= 4; --i) {
3224     int Val = SVOp->getMaskElt(i);
3225     if (Val >= 0)
3226       Mask |= (Val - 4);
3227     if (i != 4)
3228       Mask <<= 2;
3229   }
3230   return Mask;
3231 }
3232
3233 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3234 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3235 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3236   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3237   unsigned Mask = 0;
3238   // 8 nodes, but we only care about the first 4.
3239   for (int i = 3; i >= 0; --i) {
3240     int Val = SVOp->getMaskElt(i);
3241     if (Val >= 0)
3242       Mask |= Val;
3243     if (i != 0)
3244       Mask <<= 2;
3245   }
3246   return Mask;
3247 }
3248
3249 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3250 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3251 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3252   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3253   EVT VVT = N->getValueType(0);
3254   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3255   int Val = 0;
3256
3257   unsigned i, e;
3258   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3259     Val = SVOp->getMaskElt(i);
3260     if (Val >= 0)
3261       break;
3262   }
3263   return (Val - i) * EltSize;
3264 }
3265
3266 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3267 /// constant +0.0.
3268 bool X86::isZeroNode(SDValue Elt) {
3269   return ((isa<ConstantSDNode>(Elt) &&
3270            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3271           (isa<ConstantFPSDNode>(Elt) &&
3272            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3273 }
3274
3275 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3276 /// their permute mask.
3277 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3278                                     SelectionDAG &DAG) {
3279   EVT VT = SVOp->getValueType(0);
3280   unsigned NumElems = VT.getVectorNumElements();
3281   SmallVector<int, 8> MaskVec;
3282
3283   for (unsigned i = 0; i != NumElems; ++i) {
3284     int idx = SVOp->getMaskElt(i);
3285     if (idx < 0)
3286       MaskVec.push_back(idx);
3287     else if (idx < (int)NumElems)
3288       MaskVec.push_back(idx + NumElems);
3289     else
3290       MaskVec.push_back(idx - NumElems);
3291   }
3292   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3293                               SVOp->getOperand(0), &MaskVec[0]);
3294 }
3295
3296 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3297 /// the two vector operands have swapped position.
3298 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3299   unsigned NumElems = VT.getVectorNumElements();
3300   for (unsigned i = 0; i != NumElems; ++i) {
3301     int idx = Mask[i];
3302     if (idx < 0)
3303       continue;
3304     else if (idx < (int)NumElems)
3305       Mask[i] = idx + NumElems;
3306     else
3307       Mask[i] = idx - NumElems;
3308   }
3309 }
3310
3311 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3312 /// match movhlps. The lower half elements should come from upper half of
3313 /// V1 (and in order), and the upper half elements should come from the upper
3314 /// half of V2 (and in order).
3315 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3316   if (Op->getValueType(0).getVectorNumElements() != 4)
3317     return false;
3318   for (unsigned i = 0, e = 2; i != e; ++i)
3319     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3320       return false;
3321   for (unsigned i = 2; i != 4; ++i)
3322     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3323       return false;
3324   return true;
3325 }
3326
3327 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3328 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3329 /// required.
3330 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3331   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3332     return false;
3333   N = N->getOperand(0).getNode();
3334   if (!ISD::isNON_EXTLoad(N))
3335     return false;
3336   if (LD)
3337     *LD = cast<LoadSDNode>(N);
3338   return true;
3339 }
3340
3341 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3342 /// match movlp{s|d}. The lower half elements should come from lower half of
3343 /// V1 (and in order), and the upper half elements should come from the upper
3344 /// half of V2 (and in order). And since V1 will become the source of the
3345 /// MOVLP, it must be either a vector load or a scalar load to vector.
3346 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3347                                ShuffleVectorSDNode *Op) {
3348   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3349     return false;
3350   // Is V2 is a vector load, don't do this transformation. We will try to use
3351   // load folding shufps op.
3352   if (ISD::isNON_EXTLoad(V2))
3353     return false;
3354
3355   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3356
3357   if (NumElems != 2 && NumElems != 4)
3358     return false;
3359   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3360     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3361       return false;
3362   for (unsigned i = NumElems/2; i != NumElems; ++i)
3363     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3364       return false;
3365   return true;
3366 }
3367
3368 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3369 /// all the same.
3370 static bool isSplatVector(SDNode *N) {
3371   if (N->getOpcode() != ISD::BUILD_VECTOR)
3372     return false;
3373
3374   SDValue SplatValue = N->getOperand(0);
3375   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3376     if (N->getOperand(i) != SplatValue)
3377       return false;
3378   return true;
3379 }
3380
3381 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3382 /// to an zero vector.
3383 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3384 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3385   SDValue V1 = N->getOperand(0);
3386   SDValue V2 = N->getOperand(1);
3387   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3388   for (unsigned i = 0; i != NumElems; ++i) {
3389     int Idx = N->getMaskElt(i);
3390     if (Idx >= (int)NumElems) {
3391       unsigned Opc = V2.getOpcode();
3392       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3393         continue;
3394       if (Opc != ISD::BUILD_VECTOR ||
3395           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3396         return false;
3397     } else if (Idx >= 0) {
3398       unsigned Opc = V1.getOpcode();
3399       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3400         continue;
3401       if (Opc != ISD::BUILD_VECTOR ||
3402           !X86::isZeroNode(V1.getOperand(Idx)))
3403         return false;
3404     }
3405   }
3406   return true;
3407 }
3408
3409 /// getZeroVector - Returns a vector of specified type with all zero elements.
3410 ///
3411 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3412                              DebugLoc dl) {
3413   assert(VT.isVector() && "Expected a vector type");
3414
3415   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted
3416   // to their dest type. This ensures they get CSE'd.
3417   SDValue Vec;
3418   if (VT.getSizeInBits() == 64) { // MMX
3419     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3420     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3421   } else if (VT.getSizeInBits() == 128) {
3422     if (HasSSE2) {  // SSE2
3423       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3424       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3425     } else { // SSE1
3426       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3427       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3428     }
3429   } else if (VT.getSizeInBits() == 256) { // AVX
3430     // 256-bit logic and arithmetic instructions in AVX are
3431     // all floating-point, no support for integer ops. Default
3432     // to emitting fp zeroed vectors then.
3433     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3434     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3435     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3436   }
3437   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3438 }
3439
3440 /// getOnesVector - Returns a vector of specified type with all bits set.
3441 ///
3442 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3443   assert(VT.isVector() && "Expected a vector type");
3444
3445   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3446   // type.  This ensures they get CSE'd.
3447   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3448   SDValue Vec;
3449   if (VT.getSizeInBits() == 64) // MMX
3450     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3451   else // SSE
3452     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3453   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3454 }
3455
3456
3457 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3458 /// that point to V2 points to its first element.
3459 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3460   EVT VT = SVOp->getValueType(0);
3461   unsigned NumElems = VT.getVectorNumElements();
3462
3463   bool Changed = false;
3464   SmallVector<int, 8> MaskVec;
3465   SVOp->getMask(MaskVec);
3466
3467   for (unsigned i = 0; i != NumElems; ++i) {
3468     if (MaskVec[i] > (int)NumElems) {
3469       MaskVec[i] = NumElems;
3470       Changed = true;
3471     }
3472   }
3473   if (Changed)
3474     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3475                                 SVOp->getOperand(1), &MaskVec[0]);
3476   return SDValue(SVOp, 0);
3477 }
3478
3479 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3480 /// operation of specified width.
3481 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3482                        SDValue V2) {
3483   unsigned NumElems = VT.getVectorNumElements();
3484   SmallVector<int, 8> Mask;
3485   Mask.push_back(NumElems);
3486   for (unsigned i = 1; i != NumElems; ++i)
3487     Mask.push_back(i);
3488   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3489 }
3490
3491 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3492 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3493                           SDValue V2) {
3494   unsigned NumElems = VT.getVectorNumElements();
3495   SmallVector<int, 8> Mask;
3496   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3497     Mask.push_back(i);
3498     Mask.push_back(i + NumElems);
3499   }
3500   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3501 }
3502
3503 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3504 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3505                           SDValue V2) {
3506   unsigned NumElems = VT.getVectorNumElements();
3507   unsigned Half = NumElems/2;
3508   SmallVector<int, 8> Mask;
3509   for (unsigned i = 0; i != Half; ++i) {
3510     Mask.push_back(i + Half);
3511     Mask.push_back(i + NumElems + Half);
3512   }
3513   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3514 }
3515
3516 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3517 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3518   if (SV->getValueType(0).getVectorNumElements() <= 4)
3519     return SDValue(SV, 0);
3520
3521   EVT PVT = MVT::v4f32;
3522   EVT VT = SV->getValueType(0);
3523   DebugLoc dl = SV->getDebugLoc();
3524   SDValue V1 = SV->getOperand(0);
3525   int NumElems = VT.getVectorNumElements();
3526   int EltNo = SV->getSplatIndex();
3527
3528   // unpack elements to the correct location
3529   while (NumElems > 4) {
3530     if (EltNo < NumElems/2) {
3531       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3532     } else {
3533       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3534       EltNo -= NumElems/2;
3535     }
3536     NumElems >>= 1;
3537   }
3538
3539   // Perform the splat.
3540   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3541   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3542   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3543   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3544 }
3545
3546 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3547 /// vector of zero or undef vector.  This produces a shuffle where the low
3548 /// element of V2 is swizzled into the zero/undef vector, landing at element
3549 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3550 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3551                                              bool isZero, bool HasSSE2,
3552                                              SelectionDAG &DAG) {
3553   EVT VT = V2.getValueType();
3554   SDValue V1 = isZero
3555     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3556   unsigned NumElems = VT.getVectorNumElements();
3557   SmallVector<int, 16> MaskVec;
3558   for (unsigned i = 0; i != NumElems; ++i)
3559     // If this is the insertion idx, put the low elt of V2 here.
3560     MaskVec.push_back(i == Idx ? NumElems : i);
3561   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3562 }
3563
3564 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3565 /// a shuffle that is zero.
3566 static
3567 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3568                                   bool Low, SelectionDAG &DAG) {
3569   unsigned NumZeros = 0;
3570   for (int i = 0; i < NumElems; ++i) {
3571     unsigned Index = Low ? i : NumElems-i-1;
3572     int Idx = SVOp->getMaskElt(Index);
3573     if (Idx < 0) {
3574       ++NumZeros;
3575       continue;
3576     }
3577     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3578     if (Elt.getNode() && X86::isZeroNode(Elt))
3579       ++NumZeros;
3580     else
3581       break;
3582   }
3583   return NumZeros;
3584 }
3585
3586 /// isVectorShift - Returns true if the shuffle can be implemented as a
3587 /// logical left or right shift of a vector.
3588 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3589 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3590                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3591   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3592
3593   isLeft = true;
3594   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3595   if (!NumZeros) {
3596     isLeft = false;
3597     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3598     if (!NumZeros)
3599       return false;
3600   }
3601   bool SeenV1 = false;
3602   bool SeenV2 = false;
3603   for (unsigned i = NumZeros; i < NumElems; ++i) {
3604     unsigned Val = isLeft ? (i - NumZeros) : i;
3605     int Idx_ = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3606     if (Idx_ < 0)
3607       continue;
3608     unsigned Idx = (unsigned) Idx_;
3609     if (Idx < NumElems)
3610       SeenV1 = true;
3611     else {
3612       Idx -= NumElems;
3613       SeenV2 = true;
3614     }
3615     if (Idx != Val)
3616       return false;
3617   }
3618   if (SeenV1 && SeenV2)
3619     return false;
3620
3621   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3622   ShAmt = NumZeros;
3623   return true;
3624 }
3625
3626
3627 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3628 ///
3629 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3630                                        unsigned NumNonZero, unsigned NumZero,
3631                                        SelectionDAG &DAG,
3632                                        const TargetLowering &TLI) {
3633   if (NumNonZero > 8)
3634     return SDValue();
3635
3636   DebugLoc dl = Op.getDebugLoc();
3637   SDValue V(0, 0);
3638   bool First = true;
3639   for (unsigned i = 0; i < 16; ++i) {
3640     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3641     if (ThisIsNonZero && First) {
3642       if (NumZero)
3643         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3644       else
3645         V = DAG.getUNDEF(MVT::v8i16);
3646       First = false;
3647     }
3648
3649     if ((i & 1) != 0) {
3650       SDValue ThisElt(0, 0), LastElt(0, 0);
3651       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3652       if (LastIsNonZero) {
3653         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3654                               MVT::i16, Op.getOperand(i-1));
3655       }
3656       if (ThisIsNonZero) {
3657         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3658         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3659                               ThisElt, DAG.getConstant(8, MVT::i8));
3660         if (LastIsNonZero)
3661           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3662       } else
3663         ThisElt = LastElt;
3664
3665       if (ThisElt.getNode())
3666         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3667                         DAG.getIntPtrConstant(i/2));
3668     }
3669   }
3670
3671   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3672 }
3673
3674 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3675 ///
3676 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3677                                      unsigned NumNonZero, unsigned NumZero,
3678                                      SelectionDAG &DAG,
3679                                      const TargetLowering &TLI) {
3680   if (NumNonZero > 4)
3681     return SDValue();
3682
3683   DebugLoc dl = Op.getDebugLoc();
3684   SDValue V(0, 0);
3685   bool First = true;
3686   for (unsigned i = 0; i < 8; ++i) {
3687     bool isNonZero = (NonZeros & (1 << i)) != 0;
3688     if (isNonZero) {
3689       if (First) {
3690         if (NumZero)
3691           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3692         else
3693           V = DAG.getUNDEF(MVT::v8i16);
3694         First = false;
3695       }
3696       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3697                       MVT::v8i16, V, Op.getOperand(i),
3698                       DAG.getIntPtrConstant(i));
3699     }
3700   }
3701
3702   return V;
3703 }
3704
3705 /// getVShift - Return a vector logical shift node.
3706 ///
3707 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3708                          unsigned NumBits, SelectionDAG &DAG,
3709                          const TargetLowering &TLI, DebugLoc dl) {
3710   bool isMMX = VT.getSizeInBits() == 64;
3711   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3712   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3713   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3714   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3715                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3716                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3717 }
3718
3719 SDValue
3720 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3721                                           SelectionDAG &DAG) const {
3722
3723   // Check if the scalar load can be widened into a vector load. And if
3724   // the address is "base + cst" see if the cst can be "absorbed" into
3725   // the shuffle mask.
3726   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3727     SDValue Ptr = LD->getBasePtr();
3728     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3729       return SDValue();
3730     EVT PVT = LD->getValueType(0);
3731     if (PVT != MVT::i32 && PVT != MVT::f32)
3732       return SDValue();
3733
3734     int FI = -1;
3735     int64_t Offset = 0;
3736     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3737       FI = FINode->getIndex();
3738       Offset = 0;
3739     } else if (Ptr.getOpcode() == ISD::ADD &&
3740                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3741                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3742       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3743       Offset = Ptr.getConstantOperandVal(1);
3744       Ptr = Ptr.getOperand(0);
3745     } else {
3746       return SDValue();
3747     }
3748
3749     SDValue Chain = LD->getChain();
3750     // Make sure the stack object alignment is at least 16.
3751     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3752     if (DAG.InferPtrAlignment(Ptr) < 16) {
3753       if (MFI->isFixedObjectIndex(FI)) {
3754         // Can't change the alignment. FIXME: It's possible to compute
3755         // the exact stack offset and reference FI + adjust offset instead.
3756         // If someone *really* cares about this. That's the way to implement it.
3757         return SDValue();
3758       } else {
3759         MFI->setObjectAlignment(FI, 16);
3760       }
3761     }
3762
3763     // (Offset % 16) must be multiple of 4. Then address is then
3764     // Ptr + (Offset & ~15).
3765     if (Offset < 0)
3766       return SDValue();
3767     if ((Offset % 16) & 3)
3768       return SDValue();
3769     int64_t StartOffset = Offset & ~15;
3770     if (StartOffset)
3771       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3772                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3773
3774     int EltNo = (Offset - StartOffset) >> 2;
3775     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3776     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3777     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3778                              false, false, 0);
3779     // Canonicalize it to a v4i32 shuffle.
3780     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3781     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3782                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3783                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3784   }
3785
3786   return SDValue();
3787 }
3788
3789 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3790 /// vector of type 'VT', see if the elements can be replaced by a single large
3791 /// load which has the same value as a build_vector whose operands are 'elts'.
3792 ///
3793 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3794 ///
3795 /// FIXME: we'd also like to handle the case where the last elements are zero
3796 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3797 /// There's even a handy isZeroNode for that purpose.
3798 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3799                                         DebugLoc &dl, SelectionDAG &DAG) {
3800   EVT EltVT = VT.getVectorElementType();
3801   unsigned NumElems = Elts.size();
3802
3803   LoadSDNode *LDBase = NULL;
3804   unsigned LastLoadedElt = -1U;
3805
3806   // For each element in the initializer, see if we've found a load or an undef.
3807   // If we don't find an initial load element, or later load elements are
3808   // non-consecutive, bail out.
3809   for (unsigned i = 0; i < NumElems; ++i) {
3810     SDValue Elt = Elts[i];
3811
3812     if (!Elt.getNode() ||
3813         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
3814       return SDValue();
3815     if (!LDBase) {
3816       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
3817         return SDValue();
3818       LDBase = cast<LoadSDNode>(Elt.getNode());
3819       LastLoadedElt = i;
3820       continue;
3821     }
3822     if (Elt.getOpcode() == ISD::UNDEF)
3823       continue;
3824
3825     LoadSDNode *LD = cast<LoadSDNode>(Elt);
3826     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
3827       return SDValue();
3828     LastLoadedElt = i;
3829   }
3830
3831   // If we have found an entire vector of loads and undefs, then return a large
3832   // load of the entire vector width starting at the base pointer.  If we found
3833   // consecutive loads for the low half, generate a vzext_load node.
3834   if (LastLoadedElt == NumElems - 1) {
3835     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
3836       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3837                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3838                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
3839     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3840                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3841                        LDBase->isVolatile(), LDBase->isNonTemporal(),
3842                        LDBase->getAlignment());
3843   } else if (NumElems == 4 && LastLoadedElt == 1) {
3844     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
3845     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
3846     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
3847     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
3848   }
3849   return SDValue();
3850 }
3851
3852 SDValue
3853 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
3854   DebugLoc dl = Op.getDebugLoc();
3855   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1 and
3856   // all one's are handled with pcmpeqd. In AVX, zero's are handled with
3857   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
3858   // is present, so AllOnes is ignored.
3859   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
3860       (Op.getValueType().getSizeInBits() != 256 &&
3861        ISD::isBuildVectorAllOnes(Op.getNode()))) {
3862     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3863     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3864     // eliminated on x86-32 hosts.
3865     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3866       return Op;
3867
3868     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3869       return getOnesVector(Op.getValueType(), DAG, dl);
3870     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3871   }
3872
3873   EVT VT = Op.getValueType();
3874   EVT ExtVT = VT.getVectorElementType();
3875   unsigned EVTBits = ExtVT.getSizeInBits();
3876
3877   unsigned NumElems = Op.getNumOperands();
3878   unsigned NumZero  = 0;
3879   unsigned NumNonZero = 0;
3880   unsigned NonZeros = 0;
3881   bool IsAllConstants = true;
3882   SmallSet<SDValue, 8> Values;
3883   for (unsigned i = 0; i < NumElems; ++i) {
3884     SDValue Elt = Op.getOperand(i);
3885     if (Elt.getOpcode() == ISD::UNDEF)
3886       continue;
3887     Values.insert(Elt);
3888     if (Elt.getOpcode() != ISD::Constant &&
3889         Elt.getOpcode() != ISD::ConstantFP)
3890       IsAllConstants = false;
3891     if (X86::isZeroNode(Elt))
3892       NumZero++;
3893     else {
3894       NonZeros |= (1 << i);
3895       NumNonZero++;
3896     }
3897   }
3898
3899   if (NumNonZero == 0) {
3900     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3901     return DAG.getUNDEF(VT);
3902   }
3903
3904   // Special case for single non-zero, non-undef, element.
3905   if (NumNonZero == 1) {
3906     unsigned Idx = CountTrailingZeros_32(NonZeros);
3907     SDValue Item = Op.getOperand(Idx);
3908
3909     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3910     // the value are obviously zero, truncate the value to i32 and do the
3911     // insertion that way.  Only do this if the value is non-constant or if the
3912     // value is a constant being inserted into element 0.  It is cheaper to do
3913     // a constant pool load than it is to do a movd + shuffle.
3914     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3915         (!IsAllConstants || Idx == 0)) {
3916       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3917         // Handle MMX and SSE both.
3918         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3919         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3920
3921         // Truncate the value (which may itself be a constant) to i32, and
3922         // convert it to a vector with movd (S2V+shuffle to zero extend).
3923         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3924         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3925         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3926                                            Subtarget->hasSSE2(), DAG);
3927
3928         // Now we have our 32-bit value zero extended in the low element of
3929         // a vector.  If Idx != 0, swizzle it into place.
3930         if (Idx != 0) {
3931           SmallVector<int, 4> Mask;
3932           Mask.push_back(Idx);
3933           for (unsigned i = 1; i != VecElts; ++i)
3934             Mask.push_back(i);
3935           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3936                                       DAG.getUNDEF(Item.getValueType()),
3937                                       &Mask[0]);
3938         }
3939         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3940       }
3941     }
3942
3943     // If we have a constant or non-constant insertion into the low element of
3944     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3945     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3946     // depending on what the source datatype is.
3947     if (Idx == 0) {
3948       if (NumZero == 0) {
3949         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3950       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3951           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3952         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3953         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3954         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3955                                            DAG);
3956       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3957         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3958         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3959         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3960         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3961                                            Subtarget->hasSSE2(), DAG);
3962         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3963       }
3964     }
3965
3966     // Is it a vector logical left shift?
3967     if (NumElems == 2 && Idx == 1 &&
3968         X86::isZeroNode(Op.getOperand(0)) &&
3969         !X86::isZeroNode(Op.getOperand(1))) {
3970       unsigned NumBits = VT.getSizeInBits();
3971       return getVShift(true, VT,
3972                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3973                                    VT, Op.getOperand(1)),
3974                        NumBits/2, DAG, *this, dl);
3975     }
3976
3977     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3978       return SDValue();
3979
3980     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3981     // is a non-constant being inserted into an element other than the low one,
3982     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3983     // movd/movss) to move this into the low element, then shuffle it into
3984     // place.
3985     if (EVTBits == 32) {
3986       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3987
3988       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3989       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3990                                          Subtarget->hasSSE2(), DAG);
3991       SmallVector<int, 8> MaskVec;
3992       for (unsigned i = 0; i < NumElems; i++)
3993         MaskVec.push_back(i == Idx ? 0 : 1);
3994       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3995     }
3996   }
3997
3998   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3999   if (Values.size() == 1) {
4000     if (EVTBits == 32) {
4001       // Instead of a shuffle like this:
4002       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4003       // Check if it's possible to issue this instead.
4004       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4005       unsigned Idx = CountTrailingZeros_32(NonZeros);
4006       SDValue Item = Op.getOperand(Idx);
4007       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4008         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4009     }
4010     return SDValue();
4011   }
4012
4013   // A vector full of immediates; various special cases are already
4014   // handled, so this is best done with a single constant-pool load.
4015   if (IsAllConstants)
4016     return SDValue();
4017
4018   // Let legalizer expand 2-wide build_vectors.
4019   if (EVTBits == 64) {
4020     if (NumNonZero == 1) {
4021       // One half is zero or undef.
4022       unsigned Idx = CountTrailingZeros_32(NonZeros);
4023       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4024                                  Op.getOperand(Idx));
4025       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4026                                          Subtarget->hasSSE2(), DAG);
4027     }
4028     return SDValue();
4029   }
4030
4031   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4032   if (EVTBits == 8 && NumElems == 16) {
4033     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4034                                         *this);
4035     if (V.getNode()) return V;
4036   }
4037
4038   if (EVTBits == 16 && NumElems == 8) {
4039     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4040                                         *this);
4041     if (V.getNode()) return V;
4042   }
4043
4044   // If element VT is == 32 bits, turn it into a number of shuffles.
4045   SmallVector<SDValue, 8> V;
4046   V.resize(NumElems);
4047   if (NumElems == 4 && NumZero > 0) {
4048     for (unsigned i = 0; i < 4; ++i) {
4049       bool isZero = !(NonZeros & (1 << i));
4050       if (isZero)
4051         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4052       else
4053         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4054     }
4055
4056     for (unsigned i = 0; i < 2; ++i) {
4057       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4058         default: break;
4059         case 0:
4060           V[i] = V[i*2];  // Must be a zero vector.
4061           break;
4062         case 1:
4063           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4064           break;
4065         case 2:
4066           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4067           break;
4068         case 3:
4069           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4070           break;
4071       }
4072     }
4073
4074     SmallVector<int, 8> MaskVec;
4075     bool Reverse = (NonZeros & 0x3) == 2;
4076     for (unsigned i = 0; i < 2; ++i)
4077       MaskVec.push_back(Reverse ? 1-i : i);
4078     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4079     for (unsigned i = 0; i < 2; ++i)
4080       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4081     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4082   }
4083
4084   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4085     // Check for a build vector of consecutive loads.
4086     for (unsigned i = 0; i < NumElems; ++i)
4087       V[i] = Op.getOperand(i);
4088
4089     // Check for elements which are consecutive loads.
4090     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4091     if (LD.getNode())
4092       return LD;
4093
4094     // For SSE 4.1, use inserts into undef.
4095     if (getSubtarget()->hasSSE41()) {
4096       V[0] = DAG.getUNDEF(VT);
4097       for (unsigned i = 0; i < NumElems; ++i)
4098         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4099           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
4100                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4101       return V[0];
4102     }
4103
4104     // Otherwise, expand into a number of unpckl*
4105     // e.g. for v4f32
4106     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4107     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4108     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4109     for (unsigned i = 0; i < NumElems; ++i)
4110       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4111     NumElems >>= 1;
4112     while (NumElems != 0) {
4113       for (unsigned i = 0; i < NumElems; ++i)
4114         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
4115       NumElems >>= 1;
4116     }
4117     return V[0];
4118   }
4119   return SDValue();
4120 }
4121
4122 SDValue
4123 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4124   // We support concatenate two MMX registers and place them in a MMX
4125   // register.  This is better than doing a stack convert.
4126   DebugLoc dl = Op.getDebugLoc();
4127   EVT ResVT = Op.getValueType();
4128   assert(Op.getNumOperands() == 2);
4129   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4130          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4131   int Mask[2];
4132   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4133   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4134   InVec = Op.getOperand(1);
4135   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4136     unsigned NumElts = ResVT.getVectorNumElements();
4137     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4138     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4139                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4140   } else {
4141     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4142     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4143     Mask[0] = 0; Mask[1] = 2;
4144     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4145   }
4146   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4147 }
4148
4149 // v8i16 shuffles - Prefer shuffles in the following order:
4150 // 1. [all]   pshuflw, pshufhw, optional move
4151 // 2. [ssse3] 1 x pshufb
4152 // 3. [ssse3] 2 x pshufb + 1 x por
4153 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4154 SDValue
4155 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4156                                             SelectionDAG &DAG) const {
4157   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4158   SDValue V1 = SVOp->getOperand(0);
4159   SDValue V2 = SVOp->getOperand(1);
4160   DebugLoc dl = SVOp->getDebugLoc();
4161   SmallVector<int, 8> MaskVals;
4162
4163   // Determine if more than 1 of the words in each of the low and high quadwords
4164   // of the result come from the same quadword of one of the two inputs.  Undef
4165   // mask values count as coming from any quadword, for better codegen.
4166   SmallVector<unsigned, 4> LoQuad(4);
4167   SmallVector<unsigned, 4> HiQuad(4);
4168   BitVector InputQuads(4);
4169   for (unsigned i = 0; i < 8; ++i) {
4170     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4171     int EltIdx = SVOp->getMaskElt(i);
4172     MaskVals.push_back(EltIdx);
4173     if (EltIdx < 0) {
4174       ++Quad[0];
4175       ++Quad[1];
4176       ++Quad[2];
4177       ++Quad[3];
4178       continue;
4179     }
4180     ++Quad[EltIdx / 4];
4181     InputQuads.set(EltIdx / 4);
4182   }
4183
4184   int BestLoQuad = -1;
4185   unsigned MaxQuad = 1;
4186   for (unsigned i = 0; i < 4; ++i) {
4187     if (LoQuad[i] > MaxQuad) {
4188       BestLoQuad = i;
4189       MaxQuad = LoQuad[i];
4190     }
4191   }
4192
4193   int BestHiQuad = -1;
4194   MaxQuad = 1;
4195   for (unsigned i = 0; i < 4; ++i) {
4196     if (HiQuad[i] > MaxQuad) {
4197       BestHiQuad = i;
4198       MaxQuad = HiQuad[i];
4199     }
4200   }
4201
4202   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4203   // of the two input vectors, shuffle them into one input vector so only a
4204   // single pshufb instruction is necessary. If There are more than 2 input
4205   // quads, disable the next transformation since it does not help SSSE3.
4206   bool V1Used = InputQuads[0] || InputQuads[1];
4207   bool V2Used = InputQuads[2] || InputQuads[3];
4208   if (Subtarget->hasSSSE3()) {
4209     if (InputQuads.count() == 2 && V1Used && V2Used) {
4210       BestLoQuad = InputQuads.find_first();
4211       BestHiQuad = InputQuads.find_next(BestLoQuad);
4212     }
4213     if (InputQuads.count() > 2) {
4214       BestLoQuad = -1;
4215       BestHiQuad = -1;
4216     }
4217   }
4218
4219   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4220   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4221   // words from all 4 input quadwords.
4222   SDValue NewV;
4223   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4224     SmallVector<int, 8> MaskV;
4225     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4226     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4227     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4228                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4229                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4230     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE)
4231       NewV = LowerVECTOR_SHUFFLE(NewV, DAG);
4232     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4233
4234     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4235     // source words for the shuffle, to aid later transformations.
4236     bool AllWordsInNewV = true;
4237     bool InOrder[2] = { true, true };
4238     for (unsigned i = 0; i != 8; ++i) {
4239       int idx = MaskVals[i];
4240       if (idx != (int)i)
4241         InOrder[i/4] = false;
4242       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4243         continue;
4244       AllWordsInNewV = false;
4245       break;
4246     }
4247
4248     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4249     if (AllWordsInNewV) {
4250       for (int i = 0; i != 8; ++i) {
4251         int idx = MaskVals[i];
4252         if (idx < 0)
4253           continue;
4254         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4255         if ((idx != i) && idx < 4)
4256           pshufhw = false;
4257         if ((idx != i) && idx > 3)
4258           pshuflw = false;
4259       }
4260       V1 = NewV;
4261       V2Used = false;
4262       BestLoQuad = 0;
4263       BestHiQuad = 1;
4264     }
4265
4266     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4267     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4268     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4269       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4270                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4271     }
4272   }
4273
4274   // If we have SSSE3, and all words of the result are from 1 input vector,
4275   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4276   // is present, fall back to case 4.
4277   if (Subtarget->hasSSSE3()) {
4278     SmallVector<SDValue,16> pshufbMask;
4279
4280     // If we have elements from both input vectors, set the high bit of the
4281     // shuffle mask element to zero out elements that come from V2 in the V1
4282     // mask, and elements that come from V1 in the V2 mask, so that the two
4283     // results can be OR'd together.
4284     bool TwoInputs = V1Used && V2Used;
4285     for (unsigned i = 0; i != 8; ++i) {
4286       int EltIdx = MaskVals[i] * 2;
4287       if (TwoInputs && (EltIdx >= 16)) {
4288         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4289         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4290         continue;
4291       }
4292       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4293       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4294     }
4295     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4296     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4297                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4298                                  MVT::v16i8, &pshufbMask[0], 16));
4299     if (!TwoInputs)
4300       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4301
4302     // Calculate the shuffle mask for the second input, shuffle it, and
4303     // OR it with the first shuffled input.
4304     pshufbMask.clear();
4305     for (unsigned i = 0; i != 8; ++i) {
4306       int EltIdx = MaskVals[i] * 2;
4307       if (EltIdx < 16) {
4308         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4309         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4310         continue;
4311       }
4312       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4313       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4314     }
4315     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4316     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4317                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4318                                  MVT::v16i8, &pshufbMask[0], 16));
4319     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4320     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4321   }
4322
4323   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4324   // and update MaskVals with new element order.
4325   BitVector InOrder(8);
4326   if (BestLoQuad >= 0) {
4327     SmallVector<int, 8> MaskV;
4328     for (int i = 0; i != 4; ++i) {
4329       int idx = MaskVals[i];
4330       if (idx < 0) {
4331         MaskV.push_back(-1);
4332         InOrder.set(i);
4333       } else if ((idx / 4) == BestLoQuad) {
4334         MaskV.push_back(idx & 3);
4335         InOrder.set(i);
4336       } else {
4337         MaskV.push_back(-1);
4338       }
4339     }
4340     for (unsigned i = 4; i != 8; ++i)
4341       MaskV.push_back(i);
4342     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4343                                 &MaskV[0]);
4344   }
4345
4346   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4347   // and update MaskVals with the new element order.
4348   if (BestHiQuad >= 0) {
4349     SmallVector<int, 8> MaskV;
4350     for (unsigned i = 0; i != 4; ++i)
4351       MaskV.push_back(i);
4352     for (unsigned i = 4; i != 8; ++i) {
4353       int idx = MaskVals[i];
4354       if (idx < 0) {
4355         MaskV.push_back(-1);
4356         InOrder.set(i);
4357       } else if ((idx / 4) == BestHiQuad) {
4358         MaskV.push_back((idx & 3) + 4);
4359         InOrder.set(i);
4360       } else {
4361         MaskV.push_back(-1);
4362       }
4363     }
4364     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4365                                 &MaskV[0]);
4366   }
4367
4368   // In case BestHi & BestLo were both -1, which means each quadword has a word
4369   // from each of the four input quadwords, calculate the InOrder bitvector now
4370   // before falling through to the insert/extract cleanup.
4371   if (BestLoQuad == -1 && BestHiQuad == -1) {
4372     NewV = V1;
4373     for (int i = 0; i != 8; ++i)
4374       if (MaskVals[i] < 0 || MaskVals[i] == i)
4375         InOrder.set(i);
4376   }
4377
4378   // The other elements are put in the right place using pextrw and pinsrw.
4379   for (unsigned i = 0; i != 8; ++i) {
4380     if (InOrder[i])
4381       continue;
4382     int EltIdx = MaskVals[i];
4383     if (EltIdx < 0)
4384       continue;
4385     SDValue ExtOp = (EltIdx < 8)
4386     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4387                   DAG.getIntPtrConstant(EltIdx))
4388     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4389                   DAG.getIntPtrConstant(EltIdx - 8));
4390     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4391                        DAG.getIntPtrConstant(i));
4392   }
4393   return NewV;
4394 }
4395
4396 // v16i8 shuffles - Prefer shuffles in the following order:
4397 // 1. [ssse3] 1 x pshufb
4398 // 2. [ssse3] 2 x pshufb + 1 x por
4399 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4400 static
4401 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4402                                  SelectionDAG &DAG,
4403                                  const X86TargetLowering &TLI) {
4404   SDValue V1 = SVOp->getOperand(0);
4405   SDValue V2 = SVOp->getOperand(1);
4406   DebugLoc dl = SVOp->getDebugLoc();
4407   SmallVector<int, 16> MaskVals;
4408   SVOp->getMask(MaskVals);
4409
4410   // If we have SSSE3, case 1 is generated when all result bytes come from
4411   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4412   // present, fall back to case 3.
4413   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4414   bool V1Only = true;
4415   bool V2Only = true;
4416   for (unsigned i = 0; i < 16; ++i) {
4417     int EltIdx = MaskVals[i];
4418     if (EltIdx < 0)
4419       continue;
4420     if (EltIdx < 16)
4421       V2Only = false;
4422     else
4423       V1Only = false;
4424   }
4425
4426   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4427   if (TLI.getSubtarget()->hasSSSE3()) {
4428     SmallVector<SDValue,16> pshufbMask;
4429
4430     // If all result elements are from one input vector, then only translate
4431     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4432     //
4433     // Otherwise, we have elements from both input vectors, and must zero out
4434     // elements that come from V2 in the first mask, and V1 in the second mask
4435     // so that we can OR them together.
4436     bool TwoInputs = !(V1Only || V2Only);
4437     for (unsigned i = 0; i != 16; ++i) {
4438       int EltIdx = MaskVals[i];
4439       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4440         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4441         continue;
4442       }
4443       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4444     }
4445     // If all the elements are from V2, assign it to V1 and return after
4446     // building the first pshufb.
4447     if (V2Only)
4448       V1 = V2;
4449     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4450                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4451                                  MVT::v16i8, &pshufbMask[0], 16));
4452     if (!TwoInputs)
4453       return V1;
4454
4455     // Calculate the shuffle mask for the second input, shuffle it, and
4456     // OR it with the first shuffled input.
4457     pshufbMask.clear();
4458     for (unsigned i = 0; i != 16; ++i) {
4459       int EltIdx = MaskVals[i];
4460       if (EltIdx < 16) {
4461         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4462         continue;
4463       }
4464       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4465     }
4466     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4467                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4468                                  MVT::v16i8, &pshufbMask[0], 16));
4469     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4470   }
4471
4472   // No SSSE3 - Calculate in place words and then fix all out of place words
4473   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4474   // the 16 different words that comprise the two doublequadword input vectors.
4475   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4476   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4477   SDValue NewV = V2Only ? V2 : V1;
4478   for (int i = 0; i != 8; ++i) {
4479     int Elt0 = MaskVals[i*2];
4480     int Elt1 = MaskVals[i*2+1];
4481
4482     // This word of the result is all undef, skip it.
4483     if (Elt0 < 0 && Elt1 < 0)
4484       continue;
4485
4486     // This word of the result is already in the correct place, skip it.
4487     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4488       continue;
4489     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4490       continue;
4491
4492     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4493     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4494     SDValue InsElt;
4495
4496     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4497     // using a single extract together, load it and store it.
4498     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4499       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4500                            DAG.getIntPtrConstant(Elt1 / 2));
4501       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4502                         DAG.getIntPtrConstant(i));
4503       continue;
4504     }
4505
4506     // If Elt1 is defined, extract it from the appropriate source.  If the
4507     // source byte is not also odd, shift the extracted word left 8 bits
4508     // otherwise clear the bottom 8 bits if we need to do an or.
4509     if (Elt1 >= 0) {
4510       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4511                            DAG.getIntPtrConstant(Elt1 / 2));
4512       if ((Elt1 & 1) == 0)
4513         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4514                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4515       else if (Elt0 >= 0)
4516         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4517                              DAG.getConstant(0xFF00, MVT::i16));
4518     }
4519     // If Elt0 is defined, extract it from the appropriate source.  If the
4520     // source byte is not also even, shift the extracted word right 8 bits. If
4521     // Elt1 was also defined, OR the extracted values together before
4522     // inserting them in the result.
4523     if (Elt0 >= 0) {
4524       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4525                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4526       if ((Elt0 & 1) != 0)
4527         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4528                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4529       else if (Elt1 >= 0)
4530         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4531                              DAG.getConstant(0x00FF, MVT::i16));
4532       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4533                          : InsElt0;
4534     }
4535     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4536                        DAG.getIntPtrConstant(i));
4537   }
4538   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4539 }
4540
4541 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4542 /// ones, or rewriting v4i32 / v2i32 as 2 wide ones if possible. This can be
4543 /// done when every pair / quad of shuffle mask elements point to elements in
4544 /// the right sequence. e.g.
4545 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4546 static
4547 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4548                                  SelectionDAG &DAG,
4549                                  const TargetLowering &TLI, DebugLoc dl) {
4550   EVT VT = SVOp->getValueType(0);
4551   SDValue V1 = SVOp->getOperand(0);
4552   SDValue V2 = SVOp->getOperand(1);
4553   unsigned NumElems = VT.getVectorNumElements();
4554   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4555   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4556   EVT NewVT = MaskVT;
4557   switch (VT.getSimpleVT().SimpleTy) {
4558   default: assert(false && "Unexpected!");
4559   case MVT::v4f32: NewVT = MVT::v2f64; break;
4560   case MVT::v4i32: NewVT = MVT::v2i64; break;
4561   case MVT::v8i16: NewVT = MVT::v4i32; break;
4562   case MVT::v16i8: NewVT = MVT::v4i32; break;
4563   }
4564
4565   if (NewWidth == 2) {
4566     if (VT.isInteger())
4567       NewVT = MVT::v2i64;
4568     else
4569       NewVT = MVT::v2f64;
4570   }
4571   int Scale = NumElems / NewWidth;
4572   SmallVector<int, 8> MaskVec;
4573   for (unsigned i = 0; i < NumElems; i += Scale) {
4574     int StartIdx = -1;
4575     for (int j = 0; j < Scale; ++j) {
4576       int EltIdx = SVOp->getMaskElt(i+j);
4577       if (EltIdx < 0)
4578         continue;
4579       if (StartIdx == -1)
4580         StartIdx = EltIdx - (EltIdx % Scale);
4581       if (EltIdx != StartIdx + j)
4582         return SDValue();
4583     }
4584     if (StartIdx == -1)
4585       MaskVec.push_back(-1);
4586     else
4587       MaskVec.push_back(StartIdx / Scale);
4588   }
4589
4590   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4591   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4592   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4593 }
4594
4595 /// getVZextMovL - Return a zero-extending vector move low node.
4596 ///
4597 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4598                             SDValue SrcOp, SelectionDAG &DAG,
4599                             const X86Subtarget *Subtarget, DebugLoc dl) {
4600   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4601     LoadSDNode *LD = NULL;
4602     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4603       LD = dyn_cast<LoadSDNode>(SrcOp);
4604     if (!LD) {
4605       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4606       // instead.
4607       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4608       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4609           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4610           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4611           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4612         // PR2108
4613         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4614         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4615                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4616                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4617                                                    OpVT,
4618                                                    SrcOp.getOperand(0)
4619                                                           .getOperand(0))));
4620       }
4621     }
4622   }
4623
4624   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4625                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4626                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4627                                              OpVT, SrcOp)));
4628 }
4629
4630 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4631 /// shuffles.
4632 static SDValue
4633 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4634   SDValue V1 = SVOp->getOperand(0);
4635   SDValue V2 = SVOp->getOperand(1);
4636   DebugLoc dl = SVOp->getDebugLoc();
4637   EVT VT = SVOp->getValueType(0);
4638
4639   SmallVector<std::pair<int, int>, 8> Locs;
4640   Locs.resize(4);
4641   SmallVector<int, 8> Mask1(4U, -1);
4642   SmallVector<int, 8> PermMask;
4643   SVOp->getMask(PermMask);
4644
4645   unsigned NumHi = 0;
4646   unsigned NumLo = 0;
4647   for (unsigned i = 0; i != 4; ++i) {
4648     int Idx = PermMask[i];
4649     if (Idx < 0) {
4650       Locs[i] = std::make_pair(-1, -1);
4651     } else {
4652       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4653       if (Idx < 4) {
4654         Locs[i] = std::make_pair(0, NumLo);
4655         Mask1[NumLo] = Idx;
4656         NumLo++;
4657       } else {
4658         Locs[i] = std::make_pair(1, NumHi);
4659         if (2+NumHi < 4)
4660           Mask1[2+NumHi] = Idx;
4661         NumHi++;
4662       }
4663     }
4664   }
4665
4666   if (NumLo <= 2 && NumHi <= 2) {
4667     // If no more than two elements come from either vector. This can be
4668     // implemented with two shuffles. First shuffle gather the elements.
4669     // The second shuffle, which takes the first shuffle as both of its
4670     // vector operands, put the elements into the right order.
4671     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4672
4673     SmallVector<int, 8> Mask2(4U, -1);
4674
4675     for (unsigned i = 0; i != 4; ++i) {
4676       if (Locs[i].first == -1)
4677         continue;
4678       else {
4679         unsigned Idx = (i < 2) ? 0 : 4;
4680         Idx += Locs[i].first * 2 + Locs[i].second;
4681         Mask2[i] = Idx;
4682       }
4683     }
4684
4685     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4686   } else if (NumLo == 3 || NumHi == 3) {
4687     // Otherwise, we must have three elements from one vector, call it X, and
4688     // one element from the other, call it Y.  First, use a shufps to build an
4689     // intermediate vector with the one element from Y and the element from X
4690     // that will be in the same half in the final destination (the indexes don't
4691     // matter). Then, use a shufps to build the final vector, taking the half
4692     // containing the element from Y from the intermediate, and the other half
4693     // from X.
4694     if (NumHi == 3) {
4695       // Normalize it so the 3 elements come from V1.
4696       CommuteVectorShuffleMask(PermMask, VT);
4697       std::swap(V1, V2);
4698     }
4699
4700     // Find the element from V2.
4701     unsigned HiIndex;
4702     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4703       int Val = PermMask[HiIndex];
4704       if (Val < 0)
4705         continue;
4706       if (Val >= 4)
4707         break;
4708     }
4709
4710     Mask1[0] = PermMask[HiIndex];
4711     Mask1[1] = -1;
4712     Mask1[2] = PermMask[HiIndex^1];
4713     Mask1[3] = -1;
4714     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4715
4716     if (HiIndex >= 2) {
4717       Mask1[0] = PermMask[0];
4718       Mask1[1] = PermMask[1];
4719       Mask1[2] = HiIndex & 1 ? 6 : 4;
4720       Mask1[3] = HiIndex & 1 ? 4 : 6;
4721       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4722     } else {
4723       Mask1[0] = HiIndex & 1 ? 2 : 0;
4724       Mask1[1] = HiIndex & 1 ? 0 : 2;
4725       Mask1[2] = PermMask[2];
4726       Mask1[3] = PermMask[3];
4727       if (Mask1[2] >= 0)
4728         Mask1[2] += 4;
4729       if (Mask1[3] >= 0)
4730         Mask1[3] += 4;
4731       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4732     }
4733   }
4734
4735   // Break it into (shuffle shuffle_hi, shuffle_lo).
4736   Locs.clear();
4737   SmallVector<int,8> LoMask(4U, -1);
4738   SmallVector<int,8> HiMask(4U, -1);
4739
4740   SmallVector<int,8> *MaskPtr = &LoMask;
4741   unsigned MaskIdx = 0;
4742   unsigned LoIdx = 0;
4743   unsigned HiIdx = 2;
4744   for (unsigned i = 0; i != 4; ++i) {
4745     if (i == 2) {
4746       MaskPtr = &HiMask;
4747       MaskIdx = 1;
4748       LoIdx = 0;
4749       HiIdx = 2;
4750     }
4751     int Idx = PermMask[i];
4752     if (Idx < 0) {
4753       Locs[i] = std::make_pair(-1, -1);
4754     } else if (Idx < 4) {
4755       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4756       (*MaskPtr)[LoIdx] = Idx;
4757       LoIdx++;
4758     } else {
4759       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4760       (*MaskPtr)[HiIdx] = Idx;
4761       HiIdx++;
4762     }
4763   }
4764
4765   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4766   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4767   SmallVector<int, 8> MaskOps;
4768   for (unsigned i = 0; i != 4; ++i) {
4769     if (Locs[i].first == -1) {
4770       MaskOps.push_back(-1);
4771     } else {
4772       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4773       MaskOps.push_back(Idx);
4774     }
4775   }
4776   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4777 }
4778
4779 SDValue
4780 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
4781   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4782   SDValue V1 = Op.getOperand(0);
4783   SDValue V2 = Op.getOperand(1);
4784   EVT VT = Op.getValueType();
4785   DebugLoc dl = Op.getDebugLoc();
4786   unsigned NumElems = VT.getVectorNumElements();
4787   bool isMMX = VT.getSizeInBits() == 64;
4788   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4789   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4790   bool V1IsSplat = false;
4791   bool V2IsSplat = false;
4792
4793   if (isZeroShuffle(SVOp))
4794     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4795
4796   // Promote splats to v4f32.
4797   if (SVOp->isSplat()) {
4798     if (isMMX || NumElems < 4)
4799       return Op;
4800     return PromoteSplat(SVOp, DAG);
4801   }
4802
4803   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4804   // do it!
4805   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4806     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4807     if (NewOp.getNode())
4808       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4809                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4810   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4811     // FIXME: Figure out a cleaner way to do this.
4812     // Try to make use of movq to zero out the top part.
4813     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4814       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4815       if (NewOp.getNode()) {
4816         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4817           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4818                               DAG, Subtarget, dl);
4819       }
4820     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4821       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4822       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4823         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4824                             DAG, Subtarget, dl);
4825     }
4826   }
4827
4828   if (X86::isPSHUFDMask(SVOp))
4829     return Op;
4830
4831   // Check if this can be converted into a logical shift.
4832   bool isLeft = false;
4833   unsigned ShAmt = 0;
4834   SDValue ShVal;
4835   bool isShift = getSubtarget()->hasSSE2() &&
4836     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4837   if (isShift && ShVal.hasOneUse()) {
4838     // If the shifted value has multiple uses, it may be cheaper to use
4839     // v_set0 + movlhps or movhlps, etc.
4840     EVT EltVT = VT.getVectorElementType();
4841     ShAmt *= EltVT.getSizeInBits();
4842     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4843   }
4844
4845   if (X86::isMOVLMask(SVOp)) {
4846     if (V1IsUndef)
4847       return V2;
4848     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4849       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4850     if (!isMMX)
4851       return Op;
4852   }
4853
4854   // FIXME: fold these into legal mask.
4855   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4856                  X86::isMOVSLDUPMask(SVOp) ||
4857                  X86::isMOVHLPSMask(SVOp) ||
4858                  X86::isMOVLHPSMask(SVOp) ||
4859                  X86::isMOVLPMask(SVOp)))
4860     return Op;
4861
4862   if (ShouldXformToMOVHLPS(SVOp) ||
4863       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4864     return CommuteVectorShuffle(SVOp, DAG);
4865
4866   if (isShift) {
4867     // No better options. Use a vshl / vsrl.
4868     EVT EltVT = VT.getVectorElementType();
4869     ShAmt *= EltVT.getSizeInBits();
4870     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4871   }
4872
4873   bool Commuted = false;
4874   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4875   // 1,1,1,1 -> v8i16 though.
4876   V1IsSplat = isSplatVector(V1.getNode());
4877   V2IsSplat = isSplatVector(V2.getNode());
4878
4879   // Canonicalize the splat or undef, if present, to be on the RHS.
4880   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4881     Op = CommuteVectorShuffle(SVOp, DAG);
4882     SVOp = cast<ShuffleVectorSDNode>(Op);
4883     V1 = SVOp->getOperand(0);
4884     V2 = SVOp->getOperand(1);
4885     std::swap(V1IsSplat, V2IsSplat);
4886     std::swap(V1IsUndef, V2IsUndef);
4887     Commuted = true;
4888   }
4889
4890   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4891     // Shuffling low element of v1 into undef, just return v1.
4892     if (V2IsUndef)
4893       return V1;
4894     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4895     // the instruction selector will not match, so get a canonical MOVL with
4896     // swapped operands to undo the commute.
4897     return getMOVL(DAG, dl, VT, V2, V1);
4898   }
4899
4900   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4901       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4902       X86::isUNPCKLMask(SVOp) ||
4903       X86::isUNPCKHMask(SVOp))
4904     return Op;
4905
4906   if (V2IsSplat) {
4907     // Normalize mask so all entries that point to V2 points to its first
4908     // element then try to match unpck{h|l} again. If match, return a
4909     // new vector_shuffle with the corrected mask.
4910     SDValue NewMask = NormalizeMask(SVOp, DAG);
4911     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4912     if (NSVOp != SVOp) {
4913       if (X86::isUNPCKLMask(NSVOp, true)) {
4914         return NewMask;
4915       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4916         return NewMask;
4917       }
4918     }
4919   }
4920
4921   if (Commuted) {
4922     // Commute is back and try unpck* again.
4923     // FIXME: this seems wrong.
4924     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4925     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4926     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4927         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4928         X86::isUNPCKLMask(NewSVOp) ||
4929         X86::isUNPCKHMask(NewSVOp))
4930       return NewOp;
4931   }
4932
4933   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4934
4935   // Normalize the node to match x86 shuffle ops if needed
4936   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4937     return CommuteVectorShuffle(SVOp, DAG);
4938
4939   // Check for legal shuffle and return?
4940   SmallVector<int, 16> PermMask;
4941   SVOp->getMask(PermMask);
4942   if (isShuffleMaskLegal(PermMask, VT))
4943     return Op;
4944
4945   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4946   if (VT == MVT::v8i16) {
4947     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
4948     if (NewOp.getNode())
4949       return NewOp;
4950   }
4951
4952   if (VT == MVT::v16i8) {
4953     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4954     if (NewOp.getNode())
4955       return NewOp;
4956   }
4957
4958   // Handle all 4 wide cases with a number of shuffles except for MMX.
4959   if (NumElems == 4 && !isMMX)
4960     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4961
4962   return SDValue();
4963 }
4964
4965 SDValue
4966 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4967                                                 SelectionDAG &DAG) const {
4968   EVT VT = Op.getValueType();
4969   DebugLoc dl = Op.getDebugLoc();
4970   if (VT.getSizeInBits() == 8) {
4971     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4972                                     Op.getOperand(0), Op.getOperand(1));
4973     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4974                                     DAG.getValueType(VT));
4975     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4976   } else if (VT.getSizeInBits() == 16) {
4977     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4978     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4979     if (Idx == 0)
4980       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4981                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4982                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4983                                                  MVT::v4i32,
4984                                                  Op.getOperand(0)),
4985                                      Op.getOperand(1)));
4986     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4987                                     Op.getOperand(0), Op.getOperand(1));
4988     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4989                                     DAG.getValueType(VT));
4990     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4991   } else if (VT == MVT::f32) {
4992     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4993     // the result back to FR32 register. It's only worth matching if the
4994     // result has a single use which is a store or a bitcast to i32.  And in
4995     // the case of a store, it's not worth it if the index is a constant 0,
4996     // because a MOVSSmr can be used instead, which is smaller and faster.
4997     if (!Op.hasOneUse())
4998       return SDValue();
4999     SDNode *User = *Op.getNode()->use_begin();
5000     if ((User->getOpcode() != ISD::STORE ||
5001          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5002           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5003         (User->getOpcode() != ISD::BIT_CONVERT ||
5004          User->getValueType(0) != MVT::i32))
5005       return SDValue();
5006     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5007                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5008                                               Op.getOperand(0)),
5009                                               Op.getOperand(1));
5010     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5011   } else if (VT == MVT::i32) {
5012     // ExtractPS works with constant index.
5013     if (isa<ConstantSDNode>(Op.getOperand(1)))
5014       return Op;
5015   }
5016   return SDValue();
5017 }
5018
5019
5020 SDValue
5021 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5022                                            SelectionDAG &DAG) const {
5023   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5024     return SDValue();
5025
5026   if (Subtarget->hasSSE41()) {
5027     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5028     if (Res.getNode())
5029       return Res;
5030   }
5031
5032   EVT VT = Op.getValueType();
5033   DebugLoc dl = Op.getDebugLoc();
5034   // TODO: handle v16i8.
5035   if (VT.getSizeInBits() == 16) {
5036     SDValue Vec = Op.getOperand(0);
5037     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5038     if (Idx == 0)
5039       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5040                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5041                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5042                                                  MVT::v4i32, Vec),
5043                                      Op.getOperand(1)));
5044     // Transform it so it match pextrw which produces a 32-bit result.
5045     EVT EltVT = MVT::i32;
5046     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5047                                     Op.getOperand(0), Op.getOperand(1));
5048     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5049                                     DAG.getValueType(VT));
5050     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5051   } else if (VT.getSizeInBits() == 32) {
5052     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5053     if (Idx == 0)
5054       return Op;
5055
5056     // SHUFPS the element to the lowest double word, then movss.
5057     int Mask[4] = { Idx, -1, -1, -1 };
5058     EVT VVT = Op.getOperand(0).getValueType();
5059     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5060                                        DAG.getUNDEF(VVT), Mask);
5061     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5062                        DAG.getIntPtrConstant(0));
5063   } else if (VT.getSizeInBits() == 64) {
5064     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5065     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5066     //        to match extract_elt for f64.
5067     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5068     if (Idx == 0)
5069       return Op;
5070
5071     // UNPCKHPD the element to the lowest double word, then movsd.
5072     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5073     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5074     int Mask[2] = { 1, -1 };
5075     EVT VVT = Op.getOperand(0).getValueType();
5076     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5077                                        DAG.getUNDEF(VVT), Mask);
5078     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5079                        DAG.getIntPtrConstant(0));
5080   }
5081
5082   return SDValue();
5083 }
5084
5085 SDValue
5086 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5087                                                SelectionDAG &DAG) const {
5088   EVT VT = Op.getValueType();
5089   EVT EltVT = VT.getVectorElementType();
5090   DebugLoc dl = Op.getDebugLoc();
5091
5092   SDValue N0 = Op.getOperand(0);
5093   SDValue N1 = Op.getOperand(1);
5094   SDValue N2 = Op.getOperand(2);
5095
5096   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5097       isa<ConstantSDNode>(N2)) {
5098     unsigned Opc;
5099     if (VT == MVT::v8i16)
5100       Opc = X86ISD::PINSRW;
5101     else if (VT == MVT::v4i16)
5102       Opc = X86ISD::MMX_PINSRW;
5103     else if (VT == MVT::v16i8)
5104       Opc = X86ISD::PINSRB;
5105     else
5106       Opc = X86ISD::PINSRB;
5107
5108     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5109     // argument.
5110     if (N1.getValueType() != MVT::i32)
5111       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5112     if (N2.getValueType() != MVT::i32)
5113       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5114     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5115   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5116     // Bits [7:6] of the constant are the source select.  This will always be
5117     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5118     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5119     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5120     // Bits [5:4] of the constant are the destination select.  This is the
5121     //  value of the incoming immediate.
5122     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5123     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5124     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5125     // Create this as a scalar to vector..
5126     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5127     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5128   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5129     // PINSR* works with constant index.
5130     return Op;
5131   }
5132   return SDValue();
5133 }
5134
5135 SDValue
5136 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5137   EVT VT = Op.getValueType();
5138   EVT EltVT = VT.getVectorElementType();
5139
5140   if (Subtarget->hasSSE41())
5141     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5142
5143   if (EltVT == MVT::i8)
5144     return SDValue();
5145
5146   DebugLoc dl = Op.getDebugLoc();
5147   SDValue N0 = Op.getOperand(0);
5148   SDValue N1 = Op.getOperand(1);
5149   SDValue N2 = Op.getOperand(2);
5150
5151   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5152     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5153     // as its second argument.
5154     if (N1.getValueType() != MVT::i32)
5155       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5156     if (N2.getValueType() != MVT::i32)
5157       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5158     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5159                        dl, VT, N0, N1, N2);
5160   }
5161   return SDValue();
5162 }
5163
5164 SDValue
5165 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5166   DebugLoc dl = Op.getDebugLoc();
5167
5168   if (Op.getValueType() == MVT::v1i64 &&
5169       Op.getOperand(0).getValueType() == MVT::i64)
5170     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5171
5172   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5173   EVT VT = MVT::v2i32;
5174   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5175   default: break;
5176   case MVT::v16i8:
5177   case MVT::v8i16:
5178     VT = MVT::v4i32;
5179     break;
5180   }
5181   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5182                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5183 }
5184
5185 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5186 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5187 // one of the above mentioned nodes. It has to be wrapped because otherwise
5188 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5189 // be used to form addressing mode. These wrapped nodes will be selected
5190 // into MOV32ri.
5191 SDValue
5192 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5193   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5194
5195   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5196   // global base reg.
5197   unsigned char OpFlag = 0;
5198   unsigned WrapperKind = X86ISD::Wrapper;
5199   CodeModel::Model M = getTargetMachine().getCodeModel();
5200
5201   if (Subtarget->isPICStyleRIPRel() &&
5202       (M == CodeModel::Small || M == CodeModel::Kernel))
5203     WrapperKind = X86ISD::WrapperRIP;
5204   else if (Subtarget->isPICStyleGOT())
5205     OpFlag = X86II::MO_GOTOFF;
5206   else if (Subtarget->isPICStyleStubPIC())
5207     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5208
5209   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5210                                              CP->getAlignment(),
5211                                              CP->getOffset(), OpFlag);
5212   DebugLoc DL = CP->getDebugLoc();
5213   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5214   // With PIC, the address is actually $g + Offset.
5215   if (OpFlag) {
5216     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5217                          DAG.getNode(X86ISD::GlobalBaseReg,
5218                                      DebugLoc(), getPointerTy()),
5219                          Result);
5220   }
5221
5222   return Result;
5223 }
5224
5225 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5226   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5227
5228   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5229   // global base reg.
5230   unsigned char OpFlag = 0;
5231   unsigned WrapperKind = X86ISD::Wrapper;
5232   CodeModel::Model M = getTargetMachine().getCodeModel();
5233
5234   if (Subtarget->isPICStyleRIPRel() &&
5235       (M == CodeModel::Small || M == CodeModel::Kernel))
5236     WrapperKind = X86ISD::WrapperRIP;
5237   else if (Subtarget->isPICStyleGOT())
5238     OpFlag = X86II::MO_GOTOFF;
5239   else if (Subtarget->isPICStyleStubPIC())
5240     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5241
5242   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5243                                           OpFlag);
5244   DebugLoc DL = JT->getDebugLoc();
5245   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5246
5247   // With PIC, the address is actually $g + Offset.
5248   if (OpFlag) {
5249     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5250                          DAG.getNode(X86ISD::GlobalBaseReg,
5251                                      DebugLoc(), getPointerTy()),
5252                          Result);
5253   }
5254
5255   return Result;
5256 }
5257
5258 SDValue
5259 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5260   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5261
5262   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5263   // global base reg.
5264   unsigned char OpFlag = 0;
5265   unsigned WrapperKind = X86ISD::Wrapper;
5266   CodeModel::Model M = getTargetMachine().getCodeModel();
5267
5268   if (Subtarget->isPICStyleRIPRel() &&
5269       (M == CodeModel::Small || M == CodeModel::Kernel))
5270     WrapperKind = X86ISD::WrapperRIP;
5271   else if (Subtarget->isPICStyleGOT())
5272     OpFlag = X86II::MO_GOTOFF;
5273   else if (Subtarget->isPICStyleStubPIC())
5274     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5275
5276   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5277
5278   DebugLoc DL = Op.getDebugLoc();
5279   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5280
5281
5282   // With PIC, the address is actually $g + Offset.
5283   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5284       !Subtarget->is64Bit()) {
5285     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5286                          DAG.getNode(X86ISD::GlobalBaseReg,
5287                                      DebugLoc(), getPointerTy()),
5288                          Result);
5289   }
5290
5291   return Result;
5292 }
5293
5294 SDValue
5295 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5296   // Create the TargetBlockAddressAddress node.
5297   unsigned char OpFlags =
5298     Subtarget->ClassifyBlockAddressReference();
5299   CodeModel::Model M = getTargetMachine().getCodeModel();
5300   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5301   DebugLoc dl = Op.getDebugLoc();
5302   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5303                                        /*isTarget=*/true, OpFlags);
5304
5305   if (Subtarget->isPICStyleRIPRel() &&
5306       (M == CodeModel::Small || M == CodeModel::Kernel))
5307     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5308   else
5309     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5310
5311   // With PIC, the address is actually $g + Offset.
5312   if (isGlobalRelativeToPICBase(OpFlags)) {
5313     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5314                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5315                          Result);
5316   }
5317
5318   return Result;
5319 }
5320
5321 SDValue
5322 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5323                                       int64_t Offset,
5324                                       SelectionDAG &DAG) const {
5325   // Create the TargetGlobalAddress node, folding in the constant
5326   // offset if it is legal.
5327   unsigned char OpFlags =
5328     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5329   CodeModel::Model M = getTargetMachine().getCodeModel();
5330   SDValue Result;
5331   if (OpFlags == X86II::MO_NO_FLAG &&
5332       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5333     // A direct static reference to a global.
5334     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5335     Offset = 0;
5336   } else {
5337     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
5338   }
5339
5340   if (Subtarget->isPICStyleRIPRel() &&
5341       (M == CodeModel::Small || M == CodeModel::Kernel))
5342     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5343   else
5344     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5345
5346   // With PIC, the address is actually $g + Offset.
5347   if (isGlobalRelativeToPICBase(OpFlags)) {
5348     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5349                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5350                          Result);
5351   }
5352
5353   // For globals that require a load from a stub to get the address, emit the
5354   // load.
5355   if (isGlobalStubReference(OpFlags))
5356     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5357                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5358
5359   // If there was a non-zero offset that we didn't fold, create an explicit
5360   // addition for it.
5361   if (Offset != 0)
5362     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5363                          DAG.getConstant(Offset, getPointerTy()));
5364
5365   return Result;
5366 }
5367
5368 SDValue
5369 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5370   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5371   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5372   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5373 }
5374
5375 static SDValue
5376 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5377            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5378            unsigned char OperandFlags) {
5379   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5380   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5381   DebugLoc dl = GA->getDebugLoc();
5382   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5383                                            GA->getValueType(0),
5384                                            GA->getOffset(),
5385                                            OperandFlags);
5386   if (InFlag) {
5387     SDValue Ops[] = { Chain,  TGA, *InFlag };
5388     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5389   } else {
5390     SDValue Ops[]  = { Chain, TGA };
5391     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5392   }
5393
5394   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5395   MFI->setAdjustsStack(true);
5396
5397   SDValue Flag = Chain.getValue(1);
5398   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5399 }
5400
5401 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5402 static SDValue
5403 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5404                                 const EVT PtrVT) {
5405   SDValue InFlag;
5406   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5407   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5408                                      DAG.getNode(X86ISD::GlobalBaseReg,
5409                                                  DebugLoc(), PtrVT), InFlag);
5410   InFlag = Chain.getValue(1);
5411
5412   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5413 }
5414
5415 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5416 static SDValue
5417 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5418                                 const EVT PtrVT) {
5419   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5420                     X86::RAX, X86II::MO_TLSGD);
5421 }
5422
5423 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5424 // "local exec" model.
5425 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5426                                    const EVT PtrVT, TLSModel::Model model,
5427                                    bool is64Bit) {
5428   DebugLoc dl = GA->getDebugLoc();
5429   // Get the Thread Pointer
5430   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5431                              DebugLoc(), PtrVT,
5432                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5433                                              MVT::i32));
5434
5435   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5436                                       NULL, 0, false, false, 0);
5437
5438   unsigned char OperandFlags = 0;
5439   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5440   // initialexec.
5441   unsigned WrapperKind = X86ISD::Wrapper;
5442   if (model == TLSModel::LocalExec) {
5443     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5444   } else if (is64Bit) {
5445     assert(model == TLSModel::InitialExec);
5446     OperandFlags = X86II::MO_GOTTPOFF;
5447     WrapperKind = X86ISD::WrapperRIP;
5448   } else {
5449     assert(model == TLSModel::InitialExec);
5450     OperandFlags = X86II::MO_INDNTPOFF;
5451   }
5452
5453   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5454   // exec)
5455   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5456                                            GA->getValueType(0),
5457                                            GA->getOffset(), OperandFlags);
5458   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5459
5460   if (model == TLSModel::InitialExec)
5461     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5462                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5463
5464   // The address of the thread local variable is the add of the thread
5465   // pointer with the offset of the variable.
5466   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5467 }
5468
5469 SDValue
5470 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5471
5472   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5473   const GlobalValue *GV = GA->getGlobal();
5474
5475   if (Subtarget->isTargetELF()) {
5476     // TODO: implement the "local dynamic" model
5477     // TODO: implement the "initial exec"model for pic executables
5478
5479     // If GV is an alias then use the aliasee for determining
5480     // thread-localness.
5481     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5482       GV = GA->resolveAliasedGlobal(false);
5483
5484     TLSModel::Model model
5485       = getTLSModel(GV, getTargetMachine().getRelocationModel());
5486
5487     switch (model) {
5488       case TLSModel::GeneralDynamic:
5489       case TLSModel::LocalDynamic: // not implemented
5490         if (Subtarget->is64Bit())
5491           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5492         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5493
5494       case TLSModel::InitialExec:
5495       case TLSModel::LocalExec:
5496         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5497                                    Subtarget->is64Bit());
5498     }
5499   } else if (Subtarget->isTargetDarwin()) {
5500     // Darwin only has one model of TLS.  Lower to that.
5501     unsigned char OpFlag = 0;
5502     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
5503                            X86ISD::WrapperRIP : X86ISD::Wrapper;
5504
5505     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5506     // global base reg.
5507     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
5508                   !Subtarget->is64Bit();
5509     if (PIC32)
5510       OpFlag = X86II::MO_TLVP_PIC_BASE;
5511     else
5512       OpFlag = X86II::MO_TLVP;
5513     DebugLoc DL = Op.getDebugLoc();
5514     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
5515                                                 getPointerTy(),
5516                                                 GA->getOffset(), OpFlag);
5517     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5518
5519     // With PIC32, the address is actually $g + Offset.
5520     if (PIC32)
5521       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5522                            DAG.getNode(X86ISD::GlobalBaseReg,
5523                                        DebugLoc(), getPointerTy()),
5524                            Offset);
5525
5526     // Lowering the machine isd will make sure everything is in the right
5527     // location.
5528     SDValue Args[] = { Offset };
5529     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
5530
5531     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
5532     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5533     MFI->setAdjustsStack(true);
5534
5535     // And our return value (tls address) is in the standard call return value
5536     // location.
5537     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
5538     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
5539   }
5540
5541   assert(false &&
5542          "TLS not implemented for this target.");
5543
5544   llvm_unreachable("Unreachable");
5545   return SDValue();
5546 }
5547
5548
5549 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5550 /// take a 2 x i32 value to shift plus a shift amount.
5551 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5552   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5553   EVT VT = Op.getValueType();
5554   unsigned VTBits = VT.getSizeInBits();
5555   DebugLoc dl = Op.getDebugLoc();
5556   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5557   SDValue ShOpLo = Op.getOperand(0);
5558   SDValue ShOpHi = Op.getOperand(1);
5559   SDValue ShAmt  = Op.getOperand(2);
5560   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5561                                      DAG.getConstant(VTBits - 1, MVT::i8))
5562                        : DAG.getConstant(0, VT);
5563
5564   SDValue Tmp2, Tmp3;
5565   if (Op.getOpcode() == ISD::SHL_PARTS) {
5566     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5567     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5568   } else {
5569     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5570     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5571   }
5572
5573   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5574                                 DAG.getConstant(VTBits, MVT::i8));
5575   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5576                              AndNode, DAG.getConstant(0, MVT::i8));
5577
5578   SDValue Hi, Lo;
5579   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5580   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5581   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5582
5583   if (Op.getOpcode() == ISD::SHL_PARTS) {
5584     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5585     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5586   } else {
5587     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5588     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5589   }
5590
5591   SDValue Ops[2] = { Lo, Hi };
5592   return DAG.getMergeValues(Ops, 2, dl);
5593 }
5594
5595 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5596                                            SelectionDAG &DAG) const {
5597   EVT SrcVT = Op.getOperand(0).getValueType();
5598
5599   if (SrcVT.isVector()) {
5600     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5601       return Op;
5602     }
5603     return SDValue();
5604   }
5605
5606   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5607          "Unknown SINT_TO_FP to lower!");
5608
5609   // These are really Legal; return the operand so the caller accepts it as
5610   // Legal.
5611   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5612     return Op;
5613   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5614       Subtarget->is64Bit()) {
5615     return Op;
5616   }
5617
5618   DebugLoc dl = Op.getDebugLoc();
5619   unsigned Size = SrcVT.getSizeInBits()/8;
5620   MachineFunction &MF = DAG.getMachineFunction();
5621   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5622   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5623   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5624                                StackSlot,
5625                                PseudoSourceValue::getFixedStack(SSFI), 0,
5626                                false, false, 0);
5627   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5628 }
5629
5630 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5631                                      SDValue StackSlot,
5632                                      SelectionDAG &DAG) const {
5633   // Build the FILD
5634   DebugLoc dl = Op.getDebugLoc();
5635   SDVTList Tys;
5636   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5637   if (useSSE)
5638     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5639   else
5640     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5641   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5642   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5643                                Tys, Ops, array_lengthof(Ops));
5644
5645   if (useSSE) {
5646     Chain = Result.getValue(1);
5647     SDValue InFlag = Result.getValue(2);
5648
5649     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5650     // shouldn't be necessary except that RFP cannot be live across
5651     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5652     MachineFunction &MF = DAG.getMachineFunction();
5653     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5654     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5655     Tys = DAG.getVTList(MVT::Other);
5656     SDValue Ops[] = {
5657       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5658     };
5659     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5660     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5661                          PseudoSourceValue::getFixedStack(SSFI), 0,
5662                          false, false, 0);
5663   }
5664
5665   return Result;
5666 }
5667
5668 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5669 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5670                                                SelectionDAG &DAG) const {
5671   // This algorithm is not obvious. Here it is in C code, more or less:
5672   /*
5673     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5674       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5675       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5676
5677       // Copy ints to xmm registers.
5678       __m128i xh = _mm_cvtsi32_si128( hi );
5679       __m128i xl = _mm_cvtsi32_si128( lo );
5680
5681       // Combine into low half of a single xmm register.
5682       __m128i x = _mm_unpacklo_epi32( xh, xl );
5683       __m128d d;
5684       double sd;
5685
5686       // Merge in appropriate exponents to give the integer bits the right
5687       // magnitude.
5688       x = _mm_unpacklo_epi32( x, exp );
5689
5690       // Subtract away the biases to deal with the IEEE-754 double precision
5691       // implicit 1.
5692       d = _mm_sub_pd( (__m128d) x, bias );
5693
5694       // All conversions up to here are exact. The correctly rounded result is
5695       // calculated using the current rounding mode using the following
5696       // horizontal add.
5697       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5698       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5699                                 // store doesn't really need to be here (except
5700                                 // maybe to zero the other double)
5701       return sd;
5702     }
5703   */
5704
5705   DebugLoc dl = Op.getDebugLoc();
5706   LLVMContext *Context = DAG.getContext();
5707
5708   // Build some magic constants.
5709   std::vector<Constant*> CV0;
5710   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5711   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5712   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5713   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5714   Constant *C0 = ConstantVector::get(CV0);
5715   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5716
5717   std::vector<Constant*> CV1;
5718   CV1.push_back(
5719     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5720   CV1.push_back(
5721     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5722   Constant *C1 = ConstantVector::get(CV1);
5723   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5724
5725   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5726                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5727                                         Op.getOperand(0),
5728                                         DAG.getIntPtrConstant(1)));
5729   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5730                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5731                                         Op.getOperand(0),
5732                                         DAG.getIntPtrConstant(0)));
5733   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5734   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5735                               PseudoSourceValue::getConstantPool(), 0,
5736                               false, false, 16);
5737   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5738   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5739   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5740                               PseudoSourceValue::getConstantPool(), 0,
5741                               false, false, 16);
5742   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5743
5744   // Add the halves; easiest way is to swap them into another reg first.
5745   int ShufMask[2] = { 1, -1 };
5746   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5747                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5748   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5749   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5750                      DAG.getIntPtrConstant(0));
5751 }
5752
5753 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5754 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
5755                                                SelectionDAG &DAG) const {
5756   DebugLoc dl = Op.getDebugLoc();
5757   // FP constant to bias correct the final result.
5758   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5759                                    MVT::f64);
5760
5761   // Load the 32-bit value into an XMM register.
5762   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5763                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5764                                          Op.getOperand(0),
5765                                          DAG.getIntPtrConstant(0)));
5766
5767   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5768                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5769                      DAG.getIntPtrConstant(0));
5770
5771   // Or the load with the bias.
5772   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5773                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5774                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5775                                                    MVT::v2f64, Load)),
5776                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5777                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5778                                                    MVT::v2f64, Bias)));
5779   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5780                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5781                    DAG.getIntPtrConstant(0));
5782
5783   // Subtract the bias.
5784   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5785
5786   // Handle final rounding.
5787   EVT DestVT = Op.getValueType();
5788
5789   if (DestVT.bitsLT(MVT::f64)) {
5790     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5791                        DAG.getIntPtrConstant(0));
5792   } else if (DestVT.bitsGT(MVT::f64)) {
5793     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5794   }
5795
5796   // Handle final rounding.
5797   return Sub;
5798 }
5799
5800 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
5801                                            SelectionDAG &DAG) const {
5802   SDValue N0 = Op.getOperand(0);
5803   DebugLoc dl = Op.getDebugLoc();
5804
5805   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
5806   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5807   // the optimization here.
5808   if (DAG.SignBitIsZero(N0))
5809     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5810
5811   EVT SrcVT = N0.getValueType();
5812   EVT DstVT = Op.getValueType();
5813   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
5814     return LowerUINT_TO_FP_i64(Op, DAG);
5815   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
5816     return LowerUINT_TO_FP_i32(Op, DAG);
5817
5818   // Make a 64-bit buffer, and use it to build an FILD.
5819   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5820   if (SrcVT == MVT::i32) {
5821     SDValue WordOff = DAG.getConstant(4, getPointerTy());
5822     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5823                                      getPointerTy(), StackSlot, WordOff);
5824     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5825                                   StackSlot, NULL, 0, false, false, 0);
5826     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5827                                   OffsetSlot, NULL, 0, false, false, 0);
5828     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5829     return Fild;
5830   }
5831
5832   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
5833   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5834                                 StackSlot, NULL, 0, false, false, 0);
5835   // For i64 source, we need to add the appropriate power of 2 if the input
5836   // was negative.  This is the same as the optimization in
5837   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
5838   // we must be careful to do the computation in x87 extended precision, not
5839   // in SSE. (The generic code can't know it's OK to do this, or how to.)
5840   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
5841   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
5842   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
5843
5844   APInt FF(32, 0x5F800000ULL);
5845
5846   // Check whether the sign bit is set.
5847   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
5848                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
5849                                  ISD::SETLT);
5850
5851   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
5852   SDValue FudgePtr = DAG.getConstantPool(
5853                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
5854                                          getPointerTy());
5855
5856   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
5857   SDValue Zero = DAG.getIntPtrConstant(0);
5858   SDValue Four = DAG.getIntPtrConstant(4);
5859   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
5860                                Zero, Four);
5861   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
5862
5863   // Load the value out, extending it from f32 to f80.
5864   // FIXME: Avoid the extend by constructing the right constant pool?
5865   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
5866                                  FudgePtr, PseudoSourceValue::getConstantPool(),
5867                                  0, MVT::f32, false, false, 4);
5868   // Extend everything to 80 bits to force it to be done on x87.
5869   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
5870   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
5871 }
5872
5873 std::pair<SDValue,SDValue> X86TargetLowering::
5874 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
5875   DebugLoc dl = Op.getDebugLoc();
5876
5877   EVT DstTy = Op.getValueType();
5878
5879   if (!IsSigned) {
5880     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5881     DstTy = MVT::i64;
5882   }
5883
5884   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5885          DstTy.getSimpleVT() >= MVT::i16 &&
5886          "Unknown FP_TO_SINT to lower!");
5887
5888   // These are really Legal.
5889   if (DstTy == MVT::i32 &&
5890       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5891     return std::make_pair(SDValue(), SDValue());
5892   if (Subtarget->is64Bit() &&
5893       DstTy == MVT::i64 &&
5894       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5895     return std::make_pair(SDValue(), SDValue());
5896
5897   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5898   // stack slot.
5899   MachineFunction &MF = DAG.getMachineFunction();
5900   unsigned MemSize = DstTy.getSizeInBits()/8;
5901   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5902   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5903
5904   unsigned Opc;
5905   switch (DstTy.getSimpleVT().SimpleTy) {
5906   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5907   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5908   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5909   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5910   }
5911
5912   SDValue Chain = DAG.getEntryNode();
5913   SDValue Value = Op.getOperand(0);
5914   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5915     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5916     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5917                          PseudoSourceValue::getFixedStack(SSFI), 0,
5918                          false, false, 0);
5919     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5920     SDValue Ops[] = {
5921       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5922     };
5923     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5924     Chain = Value.getValue(1);
5925     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5926     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5927   }
5928
5929   // Build the FP_TO_INT*_IN_MEM
5930   SDValue Ops[] = { Chain, Value, StackSlot };
5931   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5932
5933   return std::make_pair(FIST, StackSlot);
5934 }
5935
5936 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
5937                                            SelectionDAG &DAG) const {
5938   if (Op.getValueType().isVector()) {
5939     if (Op.getValueType() == MVT::v2i32 &&
5940         Op.getOperand(0).getValueType() == MVT::v2f64) {
5941       return Op;
5942     }
5943     return SDValue();
5944   }
5945
5946   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5947   SDValue FIST = Vals.first, StackSlot = Vals.second;
5948   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5949   if (FIST.getNode() == 0) return Op;
5950
5951   // Load the result.
5952   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5953                      FIST, StackSlot, NULL, 0, false, false, 0);
5954 }
5955
5956 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
5957                                            SelectionDAG &DAG) const {
5958   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5959   SDValue FIST = Vals.first, StackSlot = Vals.second;
5960   assert(FIST.getNode() && "Unexpected failure");
5961
5962   // Load the result.
5963   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5964                      FIST, StackSlot, NULL, 0, false, false, 0);
5965 }
5966
5967 SDValue X86TargetLowering::LowerFABS(SDValue Op,
5968                                      SelectionDAG &DAG) const {
5969   LLVMContext *Context = DAG.getContext();
5970   DebugLoc dl = Op.getDebugLoc();
5971   EVT VT = Op.getValueType();
5972   EVT EltVT = VT;
5973   if (VT.isVector())
5974     EltVT = VT.getVectorElementType();
5975   std::vector<Constant*> CV;
5976   if (EltVT == MVT::f64) {
5977     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5978     CV.push_back(C);
5979     CV.push_back(C);
5980   } else {
5981     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5982     CV.push_back(C);
5983     CV.push_back(C);
5984     CV.push_back(C);
5985     CV.push_back(C);
5986   }
5987   Constant *C = ConstantVector::get(CV);
5988   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5989   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5990                              PseudoSourceValue::getConstantPool(), 0,
5991                              false, false, 16);
5992   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5993 }
5994
5995 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
5996   LLVMContext *Context = DAG.getContext();
5997   DebugLoc dl = Op.getDebugLoc();
5998   EVT VT = Op.getValueType();
5999   EVT EltVT = VT;
6000   if (VT.isVector())
6001     EltVT = VT.getVectorElementType();
6002   std::vector<Constant*> CV;
6003   if (EltVT == MVT::f64) {
6004     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6005     CV.push_back(C);
6006     CV.push_back(C);
6007   } else {
6008     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6009     CV.push_back(C);
6010     CV.push_back(C);
6011     CV.push_back(C);
6012     CV.push_back(C);
6013   }
6014   Constant *C = ConstantVector::get(CV);
6015   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6016   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6017                              PseudoSourceValue::getConstantPool(), 0,
6018                              false, false, 16);
6019   if (VT.isVector()) {
6020     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6021                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6022                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6023                                 Op.getOperand(0)),
6024                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6025   } else {
6026     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6027   }
6028 }
6029
6030 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6031   LLVMContext *Context = DAG.getContext();
6032   SDValue Op0 = Op.getOperand(0);
6033   SDValue Op1 = Op.getOperand(1);
6034   DebugLoc dl = Op.getDebugLoc();
6035   EVT VT = Op.getValueType();
6036   EVT SrcVT = Op1.getValueType();
6037
6038   // If second operand is smaller, extend it first.
6039   if (SrcVT.bitsLT(VT)) {
6040     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6041     SrcVT = VT;
6042   }
6043   // And if it is bigger, shrink it first.
6044   if (SrcVT.bitsGT(VT)) {
6045     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6046     SrcVT = VT;
6047   }
6048
6049   // At this point the operands and the result should have the same
6050   // type, and that won't be f80 since that is not custom lowered.
6051
6052   // First get the sign bit of second operand.
6053   std::vector<Constant*> CV;
6054   if (SrcVT == MVT::f64) {
6055     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6056     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6057   } else {
6058     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6059     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6060     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6061     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6062   }
6063   Constant *C = ConstantVector::get(CV);
6064   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6065   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6066                               PseudoSourceValue::getConstantPool(), 0,
6067                               false, false, 16);
6068   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6069
6070   // Shift sign bit right or left if the two operands have different types.
6071   if (SrcVT.bitsGT(VT)) {
6072     // Op0 is MVT::f32, Op1 is MVT::f64.
6073     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6074     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6075                           DAG.getConstant(32, MVT::i32));
6076     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6077     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6078                           DAG.getIntPtrConstant(0));
6079   }
6080
6081   // Clear first operand sign bit.
6082   CV.clear();
6083   if (VT == MVT::f64) {
6084     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6085     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6086   } else {
6087     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6088     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6089     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6090     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6091   }
6092   C = ConstantVector::get(CV);
6093   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6094   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6095                               PseudoSourceValue::getConstantPool(), 0,
6096                               false, false, 16);
6097   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6098
6099   // Or the value with the sign bit.
6100   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6101 }
6102
6103 /// Emit nodes that will be selected as "test Op0,Op0", or something
6104 /// equivalent.
6105 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6106                                     SelectionDAG &DAG) const {
6107   DebugLoc dl = Op.getDebugLoc();
6108
6109   // CF and OF aren't always set the way we want. Determine which
6110   // of these we need.
6111   bool NeedCF = false;
6112   bool NeedOF = false;
6113   switch (X86CC) {
6114   default: break;
6115   case X86::COND_A: case X86::COND_AE:
6116   case X86::COND_B: case X86::COND_BE:
6117     NeedCF = true;
6118     break;
6119   case X86::COND_G: case X86::COND_GE:
6120   case X86::COND_L: case X86::COND_LE:
6121   case X86::COND_O: case X86::COND_NO:
6122     NeedOF = true;
6123     break;
6124   }
6125
6126   // See if we can use the EFLAGS value from the operand instead of
6127   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6128   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6129   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6130     // Emit a CMP with 0, which is the TEST pattern.
6131     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6132                        DAG.getConstant(0, Op.getValueType()));
6133
6134   unsigned Opcode = 0;
6135   unsigned NumOperands = 0;
6136   switch (Op.getNode()->getOpcode()) {
6137   case ISD::ADD:
6138     // Due to an isel shortcoming, be conservative if this add is likely to be
6139     // selected as part of a load-modify-store instruction. When the root node
6140     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6141     // uses of other nodes in the match, such as the ADD in this case. This
6142     // leads to the ADD being left around and reselected, with the result being
6143     // two adds in the output.  Alas, even if none our users are stores, that
6144     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6145     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6146     // climbing the DAG back to the root, and it doesn't seem to be worth the
6147     // effort.
6148     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6149            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6150       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6151         goto default_case;
6152
6153     if (ConstantSDNode *C =
6154         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6155       // An add of one will be selected as an INC.
6156       if (C->getAPIntValue() == 1) {
6157         Opcode = X86ISD::INC;
6158         NumOperands = 1;
6159         break;
6160       }
6161
6162       // An add of negative one (subtract of one) will be selected as a DEC.
6163       if (C->getAPIntValue().isAllOnesValue()) {
6164         Opcode = X86ISD::DEC;
6165         NumOperands = 1;
6166         break;
6167       }
6168     }
6169
6170     // Otherwise use a regular EFLAGS-setting add.
6171     Opcode = X86ISD::ADD;
6172     NumOperands = 2;
6173     break;
6174   case ISD::AND: {
6175     // If the primary and result isn't used, don't bother using X86ISD::AND,
6176     // because a TEST instruction will be better.
6177     bool NonFlagUse = false;
6178     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6179            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6180       SDNode *User = *UI;
6181       unsigned UOpNo = UI.getOperandNo();
6182       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6183         // Look pass truncate.
6184         UOpNo = User->use_begin().getOperandNo();
6185         User = *User->use_begin();
6186       }
6187
6188       if (User->getOpcode() != ISD::BRCOND &&
6189           User->getOpcode() != ISD::SETCC &&
6190           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6191         NonFlagUse = true;
6192         break;
6193       }
6194     }
6195
6196     if (!NonFlagUse)
6197       break;
6198   }
6199     // FALL THROUGH
6200   case ISD::SUB:
6201   case ISD::OR:
6202   case ISD::XOR:
6203     // Due to the ISEL shortcoming noted above, be conservative if this op is
6204     // likely to be selected as part of a load-modify-store instruction.
6205     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6206            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6207       if (UI->getOpcode() == ISD::STORE)
6208         goto default_case;
6209
6210     // Otherwise use a regular EFLAGS-setting instruction.
6211     switch (Op.getNode()->getOpcode()) {
6212     default: llvm_unreachable("unexpected operator!");
6213     case ISD::SUB: Opcode = X86ISD::SUB; break;
6214     case ISD::OR:  Opcode = X86ISD::OR;  break;
6215     case ISD::XOR: Opcode = X86ISD::XOR; break;
6216     case ISD::AND: Opcode = X86ISD::AND; break;
6217     }
6218
6219     NumOperands = 2;
6220     break;
6221   case X86ISD::ADD:
6222   case X86ISD::SUB:
6223   case X86ISD::INC:
6224   case X86ISD::DEC:
6225   case X86ISD::OR:
6226   case X86ISD::XOR:
6227   case X86ISD::AND:
6228     return SDValue(Op.getNode(), 1);
6229   default:
6230   default_case:
6231     break;
6232   }
6233
6234   if (Opcode == 0)
6235     // Emit a CMP with 0, which is the TEST pattern.
6236     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6237                        DAG.getConstant(0, Op.getValueType()));
6238
6239   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6240   SmallVector<SDValue, 4> Ops;
6241   for (unsigned i = 0; i != NumOperands; ++i)
6242     Ops.push_back(Op.getOperand(i));
6243
6244   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6245   DAG.ReplaceAllUsesWith(Op, New);
6246   return SDValue(New.getNode(), 1);
6247 }
6248
6249 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6250 /// equivalent.
6251 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6252                                    SelectionDAG &DAG) const {
6253   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6254     if (C->getAPIntValue() == 0)
6255       return EmitTest(Op0, X86CC, DAG);
6256
6257   DebugLoc dl = Op0.getDebugLoc();
6258   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6259 }
6260
6261 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6262 /// if it's possible.
6263 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6264                                      DebugLoc dl, SelectionDAG &DAG) const {
6265   SDValue Op0 = And.getOperand(0);
6266   SDValue Op1 = And.getOperand(1);
6267   if (Op0.getOpcode() == ISD::TRUNCATE)
6268     Op0 = Op0.getOperand(0);
6269   if (Op1.getOpcode() == ISD::TRUNCATE)
6270     Op1 = Op1.getOperand(0);
6271
6272   SDValue LHS, RHS;
6273   if (Op1.getOpcode() == ISD::SHL)
6274     std::swap(Op0, Op1);
6275   if (Op0.getOpcode() == ISD::SHL) {
6276     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6277       if (And00C->getZExtValue() == 1) {
6278         // If we looked past a truncate, check that it's only truncating away
6279         // known zeros.
6280         unsigned BitWidth = Op0.getValueSizeInBits();
6281         unsigned AndBitWidth = And.getValueSizeInBits();
6282         if (BitWidth > AndBitWidth) {
6283           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6284           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6285           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6286             return SDValue();
6287         }
6288         LHS = Op1;
6289         RHS = Op0.getOperand(1);
6290       }
6291   } else if (Op1.getOpcode() == ISD::Constant) {
6292     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6293     SDValue AndLHS = Op0;
6294     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6295       LHS = AndLHS.getOperand(0);
6296       RHS = AndLHS.getOperand(1);
6297     }
6298   }
6299
6300   if (LHS.getNode()) {
6301     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6302     // instruction.  Since the shift amount is in-range-or-undefined, we know
6303     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6304     // the encoding for the i16 version is larger than the i32 version.
6305     // Also promote i16 to i32 for performance / code size reason.
6306     if (LHS.getValueType() == MVT::i8 ||
6307         LHS.getValueType() == MVT::i16)
6308       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6309
6310     // If the operand types disagree, extend the shift amount to match.  Since
6311     // BT ignores high bits (like shifts) we can use anyextend.
6312     if (LHS.getValueType() != RHS.getValueType())
6313       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6314
6315     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6316     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6317     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6318                        DAG.getConstant(Cond, MVT::i8), BT);
6319   }
6320
6321   return SDValue();
6322 }
6323
6324 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6325   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6326   SDValue Op0 = Op.getOperand(0);
6327   SDValue Op1 = Op.getOperand(1);
6328   DebugLoc dl = Op.getDebugLoc();
6329   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6330
6331   // Optimize to BT if possible.
6332   // Lower (X & (1 << N)) == 0 to BT(X, N).
6333   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6334   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6335   if (Op0.getOpcode() == ISD::AND &&
6336       Op0.hasOneUse() &&
6337       Op1.getOpcode() == ISD::Constant &&
6338       cast<ConstantSDNode>(Op1)->isNullValue() &&
6339       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6340     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6341     if (NewSetCC.getNode())
6342       return NewSetCC;
6343   }
6344
6345   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6346   if (Op0.getOpcode() == X86ISD::SETCC &&
6347       Op1.getOpcode() == ISD::Constant &&
6348       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6349        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6350       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6351     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6352     bool Invert = (CC == ISD::SETNE) ^
6353       cast<ConstantSDNode>(Op1)->isNullValue();
6354     if (Invert)
6355       CCode = X86::GetOppositeBranchCondition(CCode);
6356     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6357                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6358   }
6359
6360   bool isFP = Op1.getValueType().isFloatingPoint();
6361   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6362   if (X86CC == X86::COND_INVALID)
6363     return SDValue();
6364
6365   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6366
6367   // Use sbb x, x to materialize carry bit into a GPR.
6368   if (X86CC == X86::COND_B)
6369     return DAG.getNode(ISD::AND, dl, MVT::i8,
6370                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6371                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6372                        DAG.getConstant(1, MVT::i8));
6373
6374   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6375                      DAG.getConstant(X86CC, MVT::i8), Cond);
6376 }
6377
6378 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6379   SDValue Cond;
6380   SDValue Op0 = Op.getOperand(0);
6381   SDValue Op1 = Op.getOperand(1);
6382   SDValue CC = Op.getOperand(2);
6383   EVT VT = Op.getValueType();
6384   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6385   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6386   DebugLoc dl = Op.getDebugLoc();
6387
6388   if (isFP) {
6389     unsigned SSECC = 8;
6390     EVT VT0 = Op0.getValueType();
6391     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6392     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6393     bool Swap = false;
6394
6395     switch (SetCCOpcode) {
6396     default: break;
6397     case ISD::SETOEQ:
6398     case ISD::SETEQ:  SSECC = 0; break;
6399     case ISD::SETOGT:
6400     case ISD::SETGT: Swap = true; // Fallthrough
6401     case ISD::SETLT:
6402     case ISD::SETOLT: SSECC = 1; break;
6403     case ISD::SETOGE:
6404     case ISD::SETGE: Swap = true; // Fallthrough
6405     case ISD::SETLE:
6406     case ISD::SETOLE: SSECC = 2; break;
6407     case ISD::SETUO:  SSECC = 3; break;
6408     case ISD::SETUNE:
6409     case ISD::SETNE:  SSECC = 4; break;
6410     case ISD::SETULE: Swap = true;
6411     case ISD::SETUGE: SSECC = 5; break;
6412     case ISD::SETULT: Swap = true;
6413     case ISD::SETUGT: SSECC = 6; break;
6414     case ISD::SETO:   SSECC = 7; break;
6415     }
6416     if (Swap)
6417       std::swap(Op0, Op1);
6418
6419     // In the two special cases we can't handle, emit two comparisons.
6420     if (SSECC == 8) {
6421       if (SetCCOpcode == ISD::SETUEQ) {
6422         SDValue UNORD, EQ;
6423         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6424         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6425         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6426       }
6427       else if (SetCCOpcode == ISD::SETONE) {
6428         SDValue ORD, NEQ;
6429         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6430         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6431         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6432       }
6433       llvm_unreachable("Illegal FP comparison");
6434     }
6435     // Handle all other FP comparisons here.
6436     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6437   }
6438
6439   // We are handling one of the integer comparisons here.  Since SSE only has
6440   // GT and EQ comparisons for integer, swapping operands and multiple
6441   // operations may be required for some comparisons.
6442   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6443   bool Swap = false, Invert = false, FlipSigns = false;
6444
6445   switch (VT.getSimpleVT().SimpleTy) {
6446   default: break;
6447   case MVT::v8i8:
6448   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6449   case MVT::v4i16:
6450   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6451   case MVT::v2i32:
6452   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6453   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6454   }
6455
6456   switch (SetCCOpcode) {
6457   default: break;
6458   case ISD::SETNE:  Invert = true;
6459   case ISD::SETEQ:  Opc = EQOpc; break;
6460   case ISD::SETLT:  Swap = true;
6461   case ISD::SETGT:  Opc = GTOpc; break;
6462   case ISD::SETGE:  Swap = true;
6463   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6464   case ISD::SETULT: Swap = true;
6465   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6466   case ISD::SETUGE: Swap = true;
6467   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6468   }
6469   if (Swap)
6470     std::swap(Op0, Op1);
6471
6472   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6473   // bits of the inputs before performing those operations.
6474   if (FlipSigns) {
6475     EVT EltVT = VT.getVectorElementType();
6476     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6477                                       EltVT);
6478     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6479     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6480                                     SignBits.size());
6481     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6482     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6483   }
6484
6485   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6486
6487   // If the logical-not of the result is required, perform that now.
6488   if (Invert)
6489     Result = DAG.getNOT(dl, Result, VT);
6490
6491   return Result;
6492 }
6493
6494 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6495 static bool isX86LogicalCmp(SDValue Op) {
6496   unsigned Opc = Op.getNode()->getOpcode();
6497   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6498     return true;
6499   if (Op.getResNo() == 1 &&
6500       (Opc == X86ISD::ADD ||
6501        Opc == X86ISD::SUB ||
6502        Opc == X86ISD::SMUL ||
6503        Opc == X86ISD::UMUL ||
6504        Opc == X86ISD::INC ||
6505        Opc == X86ISD::DEC ||
6506        Opc == X86ISD::OR ||
6507        Opc == X86ISD::XOR ||
6508        Opc == X86ISD::AND))
6509     return true;
6510
6511   return false;
6512 }
6513
6514 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6515   bool addTest = true;
6516   SDValue Cond  = Op.getOperand(0);
6517   DebugLoc dl = Op.getDebugLoc();
6518   SDValue CC;
6519
6520   if (Cond.getOpcode() == ISD::SETCC) {
6521     SDValue NewCond = LowerSETCC(Cond, DAG);
6522     if (NewCond.getNode())
6523       Cond = NewCond;
6524   }
6525
6526   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6527   SDValue Op1 = Op.getOperand(1);
6528   SDValue Op2 = Op.getOperand(2);
6529   if (Cond.getOpcode() == X86ISD::SETCC &&
6530       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6531     SDValue Cmp = Cond.getOperand(1);
6532     if (Cmp.getOpcode() == X86ISD::CMP) {
6533       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6534       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6535       ConstantSDNode *RHSC =
6536         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6537       if (N1C && N1C->isAllOnesValue() &&
6538           N2C && N2C->isNullValue() &&
6539           RHSC && RHSC->isNullValue()) {
6540         SDValue CmpOp0 = Cmp.getOperand(0);
6541         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6542                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6543         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6544                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6545       }
6546     }
6547   }
6548
6549   // Look pass (and (setcc_carry (cmp ...)), 1).
6550   if (Cond.getOpcode() == ISD::AND &&
6551       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6552     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6553     if (C && C->getAPIntValue() == 1)
6554       Cond = Cond.getOperand(0);
6555   }
6556
6557   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6558   // setting operand in place of the X86ISD::SETCC.
6559   if (Cond.getOpcode() == X86ISD::SETCC ||
6560       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6561     CC = Cond.getOperand(0);
6562
6563     SDValue Cmp = Cond.getOperand(1);
6564     unsigned Opc = Cmp.getOpcode();
6565     EVT VT = Op.getValueType();
6566
6567     bool IllegalFPCMov = false;
6568     if (VT.isFloatingPoint() && !VT.isVector() &&
6569         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6570       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6571
6572     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6573         Opc == X86ISD::BT) { // FIXME
6574       Cond = Cmp;
6575       addTest = false;
6576     }
6577   }
6578
6579   if (addTest) {
6580     // Look pass the truncate.
6581     if (Cond.getOpcode() == ISD::TRUNCATE)
6582       Cond = Cond.getOperand(0);
6583
6584     // We know the result of AND is compared against zero. Try to match
6585     // it to BT.
6586     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6587       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6588       if (NewSetCC.getNode()) {
6589         CC = NewSetCC.getOperand(0);
6590         Cond = NewSetCC.getOperand(1);
6591         addTest = false;
6592       }
6593     }
6594   }
6595
6596   if (addTest) {
6597     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6598     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6599   }
6600
6601   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6602   // condition is true.
6603   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6604   SDValue Ops[] = { Op2, Op1, CC, Cond };
6605   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6606 }
6607
6608 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6609 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6610 // from the AND / OR.
6611 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6612   Opc = Op.getOpcode();
6613   if (Opc != ISD::OR && Opc != ISD::AND)
6614     return false;
6615   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6616           Op.getOperand(0).hasOneUse() &&
6617           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6618           Op.getOperand(1).hasOneUse());
6619 }
6620
6621 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6622 // 1 and that the SETCC node has a single use.
6623 static bool isXor1OfSetCC(SDValue Op) {
6624   if (Op.getOpcode() != ISD::XOR)
6625     return false;
6626   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6627   if (N1C && N1C->getAPIntValue() == 1) {
6628     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6629       Op.getOperand(0).hasOneUse();
6630   }
6631   return false;
6632 }
6633
6634 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6635   bool addTest = true;
6636   SDValue Chain = Op.getOperand(0);
6637   SDValue Cond  = Op.getOperand(1);
6638   SDValue Dest  = Op.getOperand(2);
6639   DebugLoc dl = Op.getDebugLoc();
6640   SDValue CC;
6641
6642   if (Cond.getOpcode() == ISD::SETCC) {
6643     SDValue NewCond = LowerSETCC(Cond, DAG);
6644     if (NewCond.getNode())
6645       Cond = NewCond;
6646   }
6647 #if 0
6648   // FIXME: LowerXALUO doesn't handle these!!
6649   else if (Cond.getOpcode() == X86ISD::ADD  ||
6650            Cond.getOpcode() == X86ISD::SUB  ||
6651            Cond.getOpcode() == X86ISD::SMUL ||
6652            Cond.getOpcode() == X86ISD::UMUL)
6653     Cond = LowerXALUO(Cond, DAG);
6654 #endif
6655
6656   // Look pass (and (setcc_carry (cmp ...)), 1).
6657   if (Cond.getOpcode() == ISD::AND &&
6658       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6659     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6660     if (C && C->getAPIntValue() == 1)
6661       Cond = Cond.getOperand(0);
6662   }
6663
6664   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6665   // setting operand in place of the X86ISD::SETCC.
6666   if (Cond.getOpcode() == X86ISD::SETCC ||
6667       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6668     CC = Cond.getOperand(0);
6669
6670     SDValue Cmp = Cond.getOperand(1);
6671     unsigned Opc = Cmp.getOpcode();
6672     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6673     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6674       Cond = Cmp;
6675       addTest = false;
6676     } else {
6677       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6678       default: break;
6679       case X86::COND_O:
6680       case X86::COND_B:
6681         // These can only come from an arithmetic instruction with overflow,
6682         // e.g. SADDO, UADDO.
6683         Cond = Cond.getNode()->getOperand(1);
6684         addTest = false;
6685         break;
6686       }
6687     }
6688   } else {
6689     unsigned CondOpc;
6690     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6691       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6692       if (CondOpc == ISD::OR) {
6693         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6694         // two branches instead of an explicit OR instruction with a
6695         // separate test.
6696         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6697             isX86LogicalCmp(Cmp)) {
6698           CC = Cond.getOperand(0).getOperand(0);
6699           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6700                               Chain, Dest, CC, Cmp);
6701           CC = Cond.getOperand(1).getOperand(0);
6702           Cond = Cmp;
6703           addTest = false;
6704         }
6705       } else { // ISD::AND
6706         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6707         // two branches instead of an explicit AND instruction with a
6708         // separate test. However, we only do this if this block doesn't
6709         // have a fall-through edge, because this requires an explicit
6710         // jmp when the condition is false.
6711         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6712             isX86LogicalCmp(Cmp) &&
6713             Op.getNode()->hasOneUse()) {
6714           X86::CondCode CCode =
6715             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6716           CCode = X86::GetOppositeBranchCondition(CCode);
6717           CC = DAG.getConstant(CCode, MVT::i8);
6718           SDNode *User = *Op.getNode()->use_begin();
6719           // Look for an unconditional branch following this conditional branch.
6720           // We need this because we need to reverse the successors in order
6721           // to implement FCMP_OEQ.
6722           if (User->getOpcode() == ISD::BR) {
6723             SDValue FalseBB = User->getOperand(1);
6724             SDNode *NewBR =
6725               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
6726             assert(NewBR == User);
6727             (void)NewBR;
6728             Dest = FalseBB;
6729
6730             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6731                                 Chain, Dest, CC, Cmp);
6732             X86::CondCode CCode =
6733               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6734             CCode = X86::GetOppositeBranchCondition(CCode);
6735             CC = DAG.getConstant(CCode, MVT::i8);
6736             Cond = Cmp;
6737             addTest = false;
6738           }
6739         }
6740       }
6741     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6742       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6743       // It should be transformed during dag combiner except when the condition
6744       // is set by a arithmetics with overflow node.
6745       X86::CondCode CCode =
6746         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6747       CCode = X86::GetOppositeBranchCondition(CCode);
6748       CC = DAG.getConstant(CCode, MVT::i8);
6749       Cond = Cond.getOperand(0).getOperand(1);
6750       addTest = false;
6751     }
6752   }
6753
6754   if (addTest) {
6755     // Look pass the truncate.
6756     if (Cond.getOpcode() == ISD::TRUNCATE)
6757       Cond = Cond.getOperand(0);
6758
6759     // We know the result of AND is compared against zero. Try to match
6760     // it to BT.
6761     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6762       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6763       if (NewSetCC.getNode()) {
6764         CC = NewSetCC.getOperand(0);
6765         Cond = NewSetCC.getOperand(1);
6766         addTest = false;
6767       }
6768     }
6769   }
6770
6771   if (addTest) {
6772     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6773     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6774   }
6775   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6776                      Chain, Dest, CC, Cond);
6777 }
6778
6779
6780 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6781 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6782 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6783 // that the guard pages used by the OS virtual memory manager are allocated in
6784 // correct sequence.
6785 SDValue
6786 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6787                                            SelectionDAG &DAG) const {
6788   assert(Subtarget->isTargetCygMing() &&
6789          "This should be used only on Cygwin/Mingw targets");
6790   DebugLoc dl = Op.getDebugLoc();
6791
6792   // Get the inputs.
6793   SDValue Chain = Op.getOperand(0);
6794   SDValue Size  = Op.getOperand(1);
6795   // FIXME: Ensure alignment here
6796
6797   SDValue Flag;
6798
6799   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6800
6801   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6802   Flag = Chain.getValue(1);
6803
6804   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6805
6806   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6807   Flag = Chain.getValue(1);
6808
6809   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6810
6811   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6812   return DAG.getMergeValues(Ops1, 2, dl);
6813 }
6814
6815 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
6816   MachineFunction &MF = DAG.getMachineFunction();
6817   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
6818
6819   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6820   DebugLoc dl = Op.getDebugLoc();
6821
6822   if (!Subtarget->is64Bit()) {
6823     // vastart just stores the address of the VarArgsFrameIndex slot into the
6824     // memory location argument.
6825     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6826                                    getPointerTy());
6827     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6828                         false, false, 0);
6829   }
6830
6831   // __va_list_tag:
6832   //   gp_offset         (0 - 6 * 8)
6833   //   fp_offset         (48 - 48 + 8 * 16)
6834   //   overflow_arg_area (point to parameters coming in memory).
6835   //   reg_save_area
6836   SmallVector<SDValue, 8> MemOps;
6837   SDValue FIN = Op.getOperand(1);
6838   // Store gp_offset
6839   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6840                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
6841                                                MVT::i32),
6842                                FIN, SV, 0, false, false, 0);
6843   MemOps.push_back(Store);
6844
6845   // Store fp_offset
6846   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6847                     FIN, DAG.getIntPtrConstant(4));
6848   Store = DAG.getStore(Op.getOperand(0), dl,
6849                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
6850                                        MVT::i32),
6851                        FIN, SV, 4, false, false, 0);
6852   MemOps.push_back(Store);
6853
6854   // Store ptr to overflow_arg_area
6855   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6856                     FIN, DAG.getIntPtrConstant(4));
6857   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6858                                     getPointerTy());
6859   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 8,
6860                        false, false, 0);
6861   MemOps.push_back(Store);
6862
6863   // Store ptr to reg_save_area.
6864   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6865                     FIN, DAG.getIntPtrConstant(8));
6866   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
6867                                     getPointerTy());
6868   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 16,
6869                        false, false, 0);
6870   MemOps.push_back(Store);
6871   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6872                      &MemOps[0], MemOps.size());
6873 }
6874
6875 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
6876   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6877   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6878
6879   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
6880   return SDValue();
6881 }
6882
6883 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
6884   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6885   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6886   SDValue Chain = Op.getOperand(0);
6887   SDValue DstPtr = Op.getOperand(1);
6888   SDValue SrcPtr = Op.getOperand(2);
6889   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6890   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6891   DebugLoc dl = Op.getDebugLoc();
6892
6893   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6894                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
6895                        false, DstSV, 0, SrcSV, 0);
6896 }
6897
6898 SDValue
6899 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
6900   DebugLoc dl = Op.getDebugLoc();
6901   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6902   switch (IntNo) {
6903   default: return SDValue();    // Don't custom lower most intrinsics.
6904   // Comparison intrinsics.
6905   case Intrinsic::x86_sse_comieq_ss:
6906   case Intrinsic::x86_sse_comilt_ss:
6907   case Intrinsic::x86_sse_comile_ss:
6908   case Intrinsic::x86_sse_comigt_ss:
6909   case Intrinsic::x86_sse_comige_ss:
6910   case Intrinsic::x86_sse_comineq_ss:
6911   case Intrinsic::x86_sse_ucomieq_ss:
6912   case Intrinsic::x86_sse_ucomilt_ss:
6913   case Intrinsic::x86_sse_ucomile_ss:
6914   case Intrinsic::x86_sse_ucomigt_ss:
6915   case Intrinsic::x86_sse_ucomige_ss:
6916   case Intrinsic::x86_sse_ucomineq_ss:
6917   case Intrinsic::x86_sse2_comieq_sd:
6918   case Intrinsic::x86_sse2_comilt_sd:
6919   case Intrinsic::x86_sse2_comile_sd:
6920   case Intrinsic::x86_sse2_comigt_sd:
6921   case Intrinsic::x86_sse2_comige_sd:
6922   case Intrinsic::x86_sse2_comineq_sd:
6923   case Intrinsic::x86_sse2_ucomieq_sd:
6924   case Intrinsic::x86_sse2_ucomilt_sd:
6925   case Intrinsic::x86_sse2_ucomile_sd:
6926   case Intrinsic::x86_sse2_ucomigt_sd:
6927   case Intrinsic::x86_sse2_ucomige_sd:
6928   case Intrinsic::x86_sse2_ucomineq_sd: {
6929     unsigned Opc = 0;
6930     ISD::CondCode CC = ISD::SETCC_INVALID;
6931     switch (IntNo) {
6932     default: break;
6933     case Intrinsic::x86_sse_comieq_ss:
6934     case Intrinsic::x86_sse2_comieq_sd:
6935       Opc = X86ISD::COMI;
6936       CC = ISD::SETEQ;
6937       break;
6938     case Intrinsic::x86_sse_comilt_ss:
6939     case Intrinsic::x86_sse2_comilt_sd:
6940       Opc = X86ISD::COMI;
6941       CC = ISD::SETLT;
6942       break;
6943     case Intrinsic::x86_sse_comile_ss:
6944     case Intrinsic::x86_sse2_comile_sd:
6945       Opc = X86ISD::COMI;
6946       CC = ISD::SETLE;
6947       break;
6948     case Intrinsic::x86_sse_comigt_ss:
6949     case Intrinsic::x86_sse2_comigt_sd:
6950       Opc = X86ISD::COMI;
6951       CC = ISD::SETGT;
6952       break;
6953     case Intrinsic::x86_sse_comige_ss:
6954     case Intrinsic::x86_sse2_comige_sd:
6955       Opc = X86ISD::COMI;
6956       CC = ISD::SETGE;
6957       break;
6958     case Intrinsic::x86_sse_comineq_ss:
6959     case Intrinsic::x86_sse2_comineq_sd:
6960       Opc = X86ISD::COMI;
6961       CC = ISD::SETNE;
6962       break;
6963     case Intrinsic::x86_sse_ucomieq_ss:
6964     case Intrinsic::x86_sse2_ucomieq_sd:
6965       Opc = X86ISD::UCOMI;
6966       CC = ISD::SETEQ;
6967       break;
6968     case Intrinsic::x86_sse_ucomilt_ss:
6969     case Intrinsic::x86_sse2_ucomilt_sd:
6970       Opc = X86ISD::UCOMI;
6971       CC = ISD::SETLT;
6972       break;
6973     case Intrinsic::x86_sse_ucomile_ss:
6974     case Intrinsic::x86_sse2_ucomile_sd:
6975       Opc = X86ISD::UCOMI;
6976       CC = ISD::SETLE;
6977       break;
6978     case Intrinsic::x86_sse_ucomigt_ss:
6979     case Intrinsic::x86_sse2_ucomigt_sd:
6980       Opc = X86ISD::UCOMI;
6981       CC = ISD::SETGT;
6982       break;
6983     case Intrinsic::x86_sse_ucomige_ss:
6984     case Intrinsic::x86_sse2_ucomige_sd:
6985       Opc = X86ISD::UCOMI;
6986       CC = ISD::SETGE;
6987       break;
6988     case Intrinsic::x86_sse_ucomineq_ss:
6989     case Intrinsic::x86_sse2_ucomineq_sd:
6990       Opc = X86ISD::UCOMI;
6991       CC = ISD::SETNE;
6992       break;
6993     }
6994
6995     SDValue LHS = Op.getOperand(1);
6996     SDValue RHS = Op.getOperand(2);
6997     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6998     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6999     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7000     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7001                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7002     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7003   }
7004   // ptest and testp intrinsics. The intrinsic these come from are designed to
7005   // return an integer value, not just an instruction so lower it to the ptest
7006   // or testp pattern and a setcc for the result.
7007   case Intrinsic::x86_sse41_ptestz:
7008   case Intrinsic::x86_sse41_ptestc:
7009   case Intrinsic::x86_sse41_ptestnzc:
7010   case Intrinsic::x86_avx_ptestz_256:
7011   case Intrinsic::x86_avx_ptestc_256:
7012   case Intrinsic::x86_avx_ptestnzc_256:
7013   case Intrinsic::x86_avx_vtestz_ps:
7014   case Intrinsic::x86_avx_vtestc_ps:
7015   case Intrinsic::x86_avx_vtestnzc_ps:
7016   case Intrinsic::x86_avx_vtestz_pd:
7017   case Intrinsic::x86_avx_vtestc_pd:
7018   case Intrinsic::x86_avx_vtestnzc_pd:
7019   case Intrinsic::x86_avx_vtestz_ps_256:
7020   case Intrinsic::x86_avx_vtestc_ps_256:
7021   case Intrinsic::x86_avx_vtestnzc_ps_256:
7022   case Intrinsic::x86_avx_vtestz_pd_256:
7023   case Intrinsic::x86_avx_vtestc_pd_256:
7024   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7025     bool IsTestPacked = false;
7026     unsigned X86CC = 0;
7027     switch (IntNo) {
7028     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7029     case Intrinsic::x86_avx_vtestz_ps:
7030     case Intrinsic::x86_avx_vtestz_pd:
7031     case Intrinsic::x86_avx_vtestz_ps_256:
7032     case Intrinsic::x86_avx_vtestz_pd_256:
7033       IsTestPacked = true; // Fallthrough
7034     case Intrinsic::x86_sse41_ptestz:
7035     case Intrinsic::x86_avx_ptestz_256:
7036       // ZF = 1
7037       X86CC = X86::COND_E;
7038       break;
7039     case Intrinsic::x86_avx_vtestc_ps:
7040     case Intrinsic::x86_avx_vtestc_pd:
7041     case Intrinsic::x86_avx_vtestc_ps_256:
7042     case Intrinsic::x86_avx_vtestc_pd_256:
7043       IsTestPacked = true; // Fallthrough
7044     case Intrinsic::x86_sse41_ptestc:
7045     case Intrinsic::x86_avx_ptestc_256:
7046       // CF = 1
7047       X86CC = X86::COND_B;
7048       break;
7049     case Intrinsic::x86_avx_vtestnzc_ps:
7050     case Intrinsic::x86_avx_vtestnzc_pd:
7051     case Intrinsic::x86_avx_vtestnzc_ps_256:
7052     case Intrinsic::x86_avx_vtestnzc_pd_256:
7053       IsTestPacked = true; // Fallthrough
7054     case Intrinsic::x86_sse41_ptestnzc:
7055     case Intrinsic::x86_avx_ptestnzc_256:
7056       // ZF and CF = 0
7057       X86CC = X86::COND_A;
7058       break;
7059     }
7060
7061     SDValue LHS = Op.getOperand(1);
7062     SDValue RHS = Op.getOperand(2);
7063     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7064     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7065     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7066     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7067     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7068   }
7069
7070   // Fix vector shift instructions where the last operand is a non-immediate
7071   // i32 value.
7072   case Intrinsic::x86_sse2_pslli_w:
7073   case Intrinsic::x86_sse2_pslli_d:
7074   case Intrinsic::x86_sse2_pslli_q:
7075   case Intrinsic::x86_sse2_psrli_w:
7076   case Intrinsic::x86_sse2_psrli_d:
7077   case Intrinsic::x86_sse2_psrli_q:
7078   case Intrinsic::x86_sse2_psrai_w:
7079   case Intrinsic::x86_sse2_psrai_d:
7080   case Intrinsic::x86_mmx_pslli_w:
7081   case Intrinsic::x86_mmx_pslli_d:
7082   case Intrinsic::x86_mmx_pslli_q:
7083   case Intrinsic::x86_mmx_psrli_w:
7084   case Intrinsic::x86_mmx_psrli_d:
7085   case Intrinsic::x86_mmx_psrli_q:
7086   case Intrinsic::x86_mmx_psrai_w:
7087   case Intrinsic::x86_mmx_psrai_d: {
7088     SDValue ShAmt = Op.getOperand(2);
7089     if (isa<ConstantSDNode>(ShAmt))
7090       return SDValue();
7091
7092     unsigned NewIntNo = 0;
7093     EVT ShAmtVT = MVT::v4i32;
7094     switch (IntNo) {
7095     case Intrinsic::x86_sse2_pslli_w:
7096       NewIntNo = Intrinsic::x86_sse2_psll_w;
7097       break;
7098     case Intrinsic::x86_sse2_pslli_d:
7099       NewIntNo = Intrinsic::x86_sse2_psll_d;
7100       break;
7101     case Intrinsic::x86_sse2_pslli_q:
7102       NewIntNo = Intrinsic::x86_sse2_psll_q;
7103       break;
7104     case Intrinsic::x86_sse2_psrli_w:
7105       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7106       break;
7107     case Intrinsic::x86_sse2_psrli_d:
7108       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7109       break;
7110     case Intrinsic::x86_sse2_psrli_q:
7111       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7112       break;
7113     case Intrinsic::x86_sse2_psrai_w:
7114       NewIntNo = Intrinsic::x86_sse2_psra_w;
7115       break;
7116     case Intrinsic::x86_sse2_psrai_d:
7117       NewIntNo = Intrinsic::x86_sse2_psra_d;
7118       break;
7119     default: {
7120       ShAmtVT = MVT::v2i32;
7121       switch (IntNo) {
7122       case Intrinsic::x86_mmx_pslli_w:
7123         NewIntNo = Intrinsic::x86_mmx_psll_w;
7124         break;
7125       case Intrinsic::x86_mmx_pslli_d:
7126         NewIntNo = Intrinsic::x86_mmx_psll_d;
7127         break;
7128       case Intrinsic::x86_mmx_pslli_q:
7129         NewIntNo = Intrinsic::x86_mmx_psll_q;
7130         break;
7131       case Intrinsic::x86_mmx_psrli_w:
7132         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7133         break;
7134       case Intrinsic::x86_mmx_psrli_d:
7135         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7136         break;
7137       case Intrinsic::x86_mmx_psrli_q:
7138         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7139         break;
7140       case Intrinsic::x86_mmx_psrai_w:
7141         NewIntNo = Intrinsic::x86_mmx_psra_w;
7142         break;
7143       case Intrinsic::x86_mmx_psrai_d:
7144         NewIntNo = Intrinsic::x86_mmx_psra_d;
7145         break;
7146       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7147       }
7148       break;
7149     }
7150     }
7151
7152     // The vector shift intrinsics with scalars uses 32b shift amounts but
7153     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7154     // to be zero.
7155     SDValue ShOps[4];
7156     ShOps[0] = ShAmt;
7157     ShOps[1] = DAG.getConstant(0, MVT::i32);
7158     if (ShAmtVT == MVT::v4i32) {
7159       ShOps[2] = DAG.getUNDEF(MVT::i32);
7160       ShOps[3] = DAG.getUNDEF(MVT::i32);
7161       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7162     } else {
7163       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7164     }
7165
7166     EVT VT = Op.getValueType();
7167     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7168     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7169                        DAG.getConstant(NewIntNo, MVT::i32),
7170                        Op.getOperand(1), ShAmt);
7171   }
7172   }
7173 }
7174
7175 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7176                                            SelectionDAG &DAG) const {
7177   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7178   MFI->setReturnAddressIsTaken(true);
7179
7180   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7181   DebugLoc dl = Op.getDebugLoc();
7182
7183   if (Depth > 0) {
7184     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7185     SDValue Offset =
7186       DAG.getConstant(TD->getPointerSize(),
7187                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7188     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7189                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7190                                    FrameAddr, Offset),
7191                        NULL, 0, false, false, 0);
7192   }
7193
7194   // Just load the return address.
7195   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7196   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7197                      RetAddrFI, NULL, 0, false, false, 0);
7198 }
7199
7200 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7201   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7202   MFI->setFrameAddressIsTaken(true);
7203
7204   EVT VT = Op.getValueType();
7205   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7206   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7207   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7208   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7209   while (Depth--)
7210     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7211                             false, false, 0);
7212   return FrameAddr;
7213 }
7214
7215 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7216                                                      SelectionDAG &DAG) const {
7217   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7218 }
7219
7220 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7221   MachineFunction &MF = DAG.getMachineFunction();
7222   SDValue Chain     = Op.getOperand(0);
7223   SDValue Offset    = Op.getOperand(1);
7224   SDValue Handler   = Op.getOperand(2);
7225   DebugLoc dl       = Op.getDebugLoc();
7226
7227   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7228                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7229                                      getPointerTy());
7230   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7231
7232   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7233                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7234   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7235   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7236   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7237   MF.getRegInfo().addLiveOut(StoreAddrReg);
7238
7239   return DAG.getNode(X86ISD::EH_RETURN, dl,
7240                      MVT::Other,
7241                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7242 }
7243
7244 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7245                                              SelectionDAG &DAG) const {
7246   SDValue Root = Op.getOperand(0);
7247   SDValue Trmp = Op.getOperand(1); // trampoline
7248   SDValue FPtr = Op.getOperand(2); // nested function
7249   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7250   DebugLoc dl  = Op.getDebugLoc();
7251
7252   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7253
7254   if (Subtarget->is64Bit()) {
7255     SDValue OutChains[6];
7256
7257     // Large code-model.
7258     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7259     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7260
7261     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7262     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7263
7264     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7265
7266     // Load the pointer to the nested function into R11.
7267     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7268     SDValue Addr = Trmp;
7269     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7270                                 Addr, TrmpAddr, 0, false, false, 0);
7271
7272     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7273                        DAG.getConstant(2, MVT::i64));
7274     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7275                                 false, false, 2);
7276
7277     // Load the 'nest' parameter value into R10.
7278     // R10 is specified in X86CallingConv.td
7279     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7280     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7281                        DAG.getConstant(10, MVT::i64));
7282     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7283                                 Addr, TrmpAddr, 10, false, false, 0);
7284
7285     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7286                        DAG.getConstant(12, MVT::i64));
7287     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7288                                 false, false, 2);
7289
7290     // Jump to the nested function.
7291     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7292     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7293                        DAG.getConstant(20, MVT::i64));
7294     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7295                                 Addr, TrmpAddr, 20, false, false, 0);
7296
7297     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7298     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7299                        DAG.getConstant(22, MVT::i64));
7300     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7301                                 TrmpAddr, 22, false, false, 0);
7302
7303     SDValue Ops[] =
7304       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7305     return DAG.getMergeValues(Ops, 2, dl);
7306   } else {
7307     const Function *Func =
7308       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7309     CallingConv::ID CC = Func->getCallingConv();
7310     unsigned NestReg;
7311
7312     switch (CC) {
7313     default:
7314       llvm_unreachable("Unsupported calling convention");
7315     case CallingConv::C:
7316     case CallingConv::X86_StdCall: {
7317       // Pass 'nest' parameter in ECX.
7318       // Must be kept in sync with X86CallingConv.td
7319       NestReg = X86::ECX;
7320
7321       // Check that ECX wasn't needed by an 'inreg' parameter.
7322       const FunctionType *FTy = Func->getFunctionType();
7323       const AttrListPtr &Attrs = Func->getAttributes();
7324
7325       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7326         unsigned InRegCount = 0;
7327         unsigned Idx = 1;
7328
7329         for (FunctionType::param_iterator I = FTy->param_begin(),
7330              E = FTy->param_end(); I != E; ++I, ++Idx)
7331           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7332             // FIXME: should only count parameters that are lowered to integers.
7333             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7334
7335         if (InRegCount > 2) {
7336           report_fatal_error("Nest register in use - reduce number of inreg"
7337                              " parameters!");
7338         }
7339       }
7340       break;
7341     }
7342     case CallingConv::X86_FastCall:
7343     case CallingConv::X86_ThisCall:
7344     case CallingConv::Fast:
7345       // Pass 'nest' parameter in EAX.
7346       // Must be kept in sync with X86CallingConv.td
7347       NestReg = X86::EAX;
7348       break;
7349     }
7350
7351     SDValue OutChains[4];
7352     SDValue Addr, Disp;
7353
7354     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7355                        DAG.getConstant(10, MVT::i32));
7356     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7357
7358     // This is storing the opcode for MOV32ri.
7359     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7360     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7361     OutChains[0] = DAG.getStore(Root, dl,
7362                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7363                                 Trmp, TrmpAddr, 0, false, false, 0);
7364
7365     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7366                        DAG.getConstant(1, MVT::i32));
7367     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7368                                 false, false, 1);
7369
7370     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7371     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7372                        DAG.getConstant(5, MVT::i32));
7373     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7374                                 TrmpAddr, 5, false, false, 1);
7375
7376     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7377                        DAG.getConstant(6, MVT::i32));
7378     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7379                                 false, false, 1);
7380
7381     SDValue Ops[] =
7382       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7383     return DAG.getMergeValues(Ops, 2, dl);
7384   }
7385 }
7386
7387 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7388                                             SelectionDAG &DAG) const {
7389   /*
7390    The rounding mode is in bits 11:10 of FPSR, and has the following
7391    settings:
7392      00 Round to nearest
7393      01 Round to -inf
7394      10 Round to +inf
7395      11 Round to 0
7396
7397   FLT_ROUNDS, on the other hand, expects the following:
7398     -1 Undefined
7399      0 Round to 0
7400      1 Round to nearest
7401      2 Round to +inf
7402      3 Round to -inf
7403
7404   To perform the conversion, we do:
7405     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7406   */
7407
7408   MachineFunction &MF = DAG.getMachineFunction();
7409   const TargetMachine &TM = MF.getTarget();
7410   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7411   unsigned StackAlignment = TFI.getStackAlignment();
7412   EVT VT = Op.getValueType();
7413   DebugLoc dl = Op.getDebugLoc();
7414
7415   // Save FP Control Word to stack slot
7416   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7417   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7418
7419   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7420                               DAG.getEntryNode(), StackSlot);
7421
7422   // Load FP Control Word from stack slot
7423   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7424                             false, false, 0);
7425
7426   // Transform as necessary
7427   SDValue CWD1 =
7428     DAG.getNode(ISD::SRL, dl, MVT::i16,
7429                 DAG.getNode(ISD::AND, dl, MVT::i16,
7430                             CWD, DAG.getConstant(0x800, MVT::i16)),
7431                 DAG.getConstant(11, MVT::i8));
7432   SDValue CWD2 =
7433     DAG.getNode(ISD::SRL, dl, MVT::i16,
7434                 DAG.getNode(ISD::AND, dl, MVT::i16,
7435                             CWD, DAG.getConstant(0x400, MVT::i16)),
7436                 DAG.getConstant(9, MVT::i8));
7437
7438   SDValue RetVal =
7439     DAG.getNode(ISD::AND, dl, MVT::i16,
7440                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7441                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7442                             DAG.getConstant(1, MVT::i16)),
7443                 DAG.getConstant(3, MVT::i16));
7444
7445
7446   return DAG.getNode((VT.getSizeInBits() < 16 ?
7447                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7448 }
7449
7450 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7451   EVT VT = Op.getValueType();
7452   EVT OpVT = VT;
7453   unsigned NumBits = VT.getSizeInBits();
7454   DebugLoc dl = Op.getDebugLoc();
7455
7456   Op = Op.getOperand(0);
7457   if (VT == MVT::i8) {
7458     // Zero extend to i32 since there is not an i8 bsr.
7459     OpVT = MVT::i32;
7460     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7461   }
7462
7463   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7464   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7465   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7466
7467   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7468   SDValue Ops[] = {
7469     Op,
7470     DAG.getConstant(NumBits+NumBits-1, OpVT),
7471     DAG.getConstant(X86::COND_E, MVT::i8),
7472     Op.getValue(1)
7473   };
7474   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7475
7476   // Finally xor with NumBits-1.
7477   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7478
7479   if (VT == MVT::i8)
7480     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7481   return Op;
7482 }
7483
7484 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7485   EVT VT = Op.getValueType();
7486   EVT OpVT = VT;
7487   unsigned NumBits = VT.getSizeInBits();
7488   DebugLoc dl = Op.getDebugLoc();
7489
7490   Op = Op.getOperand(0);
7491   if (VT == MVT::i8) {
7492     OpVT = MVT::i32;
7493     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7494   }
7495
7496   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7497   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7498   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7499
7500   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7501   SDValue Ops[] = {
7502     Op,
7503     DAG.getConstant(NumBits, OpVT),
7504     DAG.getConstant(X86::COND_E, MVT::i8),
7505     Op.getValue(1)
7506   };
7507   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7508
7509   if (VT == MVT::i8)
7510     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7511   return Op;
7512 }
7513
7514 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7515   EVT VT = Op.getValueType();
7516   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7517   DebugLoc dl = Op.getDebugLoc();
7518
7519   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7520   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7521   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7522   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7523   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7524   //
7525   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7526   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7527   //  return AloBlo + AloBhi + AhiBlo;
7528
7529   SDValue A = Op.getOperand(0);
7530   SDValue B = Op.getOperand(1);
7531
7532   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7533                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7534                        A, DAG.getConstant(32, MVT::i32));
7535   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7536                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7537                        B, DAG.getConstant(32, MVT::i32));
7538   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7539                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7540                        A, B);
7541   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7542                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7543                        A, Bhi);
7544   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7545                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7546                        Ahi, B);
7547   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7548                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7549                        AloBhi, DAG.getConstant(32, MVT::i32));
7550   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7551                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7552                        AhiBlo, DAG.getConstant(32, MVT::i32));
7553   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7554   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7555   return Res;
7556 }
7557
7558 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
7559   EVT VT = Op.getValueType();
7560   DebugLoc dl = Op.getDebugLoc();
7561   SDValue R = Op.getOperand(0);
7562
7563   LLVMContext *Context = DAG.getContext();
7564
7565   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
7566
7567   if (VT == MVT::v4i32) {
7568     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7569                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
7570                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
7571
7572     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
7573
7574     std::vector<Constant*> CV(4, CI);
7575     Constant *C = ConstantVector::get(CV);
7576     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7577     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7578                                  PseudoSourceValue::getConstantPool(), 0,
7579                                  false, false, 16);
7580
7581     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
7582     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
7583     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
7584     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
7585   }
7586   if (VT == MVT::v16i8) {
7587     // a = a << 5;
7588     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7589                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
7590                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
7591
7592     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
7593     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
7594
7595     std::vector<Constant*> CVM1(16, CM1);
7596     std::vector<Constant*> CVM2(16, CM2);
7597     Constant *C = ConstantVector::get(CVM1);
7598     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7599     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7600                             PseudoSourceValue::getConstantPool(), 0,
7601                             false, false, 16);
7602
7603     // r = pblendv(r, psllw(r & (char16)15, 4), a);
7604     M = DAG.getNode(ISD::AND, dl, VT, R, M);
7605     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7606                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
7607                     DAG.getConstant(4, MVT::i32));
7608     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7609                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7610                     R, M, Op);
7611     // a += a
7612     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
7613
7614     C = ConstantVector::get(CVM2);
7615     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7616     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7617                     PseudoSourceValue::getConstantPool(), 0, false, false, 16);
7618
7619     // r = pblendv(r, psllw(r & (char16)63, 2), a);
7620     M = DAG.getNode(ISD::AND, dl, VT, R, M);
7621     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7622                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
7623                     DAG.getConstant(2, MVT::i32));
7624     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7625                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7626                     R, M, Op);
7627     // a += a
7628     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
7629
7630     // return pblendv(r, r+r, a);
7631     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7632                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7633                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
7634     return R;
7635   }
7636   return SDValue();
7637 }
7638
7639 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7640   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7641   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7642   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7643   // has only one use.
7644   SDNode *N = Op.getNode();
7645   SDValue LHS = N->getOperand(0);
7646   SDValue RHS = N->getOperand(1);
7647   unsigned BaseOp = 0;
7648   unsigned Cond = 0;
7649   DebugLoc dl = Op.getDebugLoc();
7650
7651   switch (Op.getOpcode()) {
7652   default: llvm_unreachable("Unknown ovf instruction!");
7653   case ISD::SADDO:
7654     // A subtract of one will be selected as a INC. Note that INC doesn't
7655     // set CF, so we can't do this for UADDO.
7656     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7657       if (C->getAPIntValue() == 1) {
7658         BaseOp = X86ISD::INC;
7659         Cond = X86::COND_O;
7660         break;
7661       }
7662     BaseOp = X86ISD::ADD;
7663     Cond = X86::COND_O;
7664     break;
7665   case ISD::UADDO:
7666     BaseOp = X86ISD::ADD;
7667     Cond = X86::COND_B;
7668     break;
7669   case ISD::SSUBO:
7670     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7671     // set CF, so we can't do this for USUBO.
7672     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7673       if (C->getAPIntValue() == 1) {
7674         BaseOp = X86ISD::DEC;
7675         Cond = X86::COND_O;
7676         break;
7677       }
7678     BaseOp = X86ISD::SUB;
7679     Cond = X86::COND_O;
7680     break;
7681   case ISD::USUBO:
7682     BaseOp = X86ISD::SUB;
7683     Cond = X86::COND_B;
7684     break;
7685   case ISD::SMULO:
7686     BaseOp = X86ISD::SMUL;
7687     Cond = X86::COND_O;
7688     break;
7689   case ISD::UMULO:
7690     BaseOp = X86ISD::UMUL;
7691     Cond = X86::COND_B;
7692     break;
7693   }
7694
7695   // Also sets EFLAGS.
7696   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7697   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7698
7699   SDValue SetCC =
7700     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7701                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7702
7703   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7704   return Sum;
7705 }
7706
7707 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
7708   DebugLoc dl = Op.getDebugLoc();
7709
7710   if (!Subtarget->hasSSE2()) {
7711     SDValue Chain = Op.getOperand(0);
7712     SDValue Zero = DAG.getConstant(0,
7713                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7714     SDValue Ops[] = {
7715       DAG.getRegister(X86::ESP, MVT::i32), // Base
7716       DAG.getTargetConstant(1, MVT::i8),   // Scale
7717       DAG.getRegister(0, MVT::i32),        // Index
7718       DAG.getTargetConstant(0, MVT::i32),  // Disp
7719       DAG.getRegister(0, MVT::i32),        // Segment.
7720       Zero,
7721       Chain
7722     };
7723     SDNode *Res =
7724       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
7725                           array_lengthof(Ops));
7726     return SDValue(Res, 0);
7727   }
7728
7729   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
7730   if (!isDev)
7731     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
7732
7733   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
7734   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
7735   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
7736   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
7737
7738   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
7739   if (!Op1 && !Op2 && !Op3 && Op4)
7740     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
7741
7742   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
7743   if (Op1 && !Op2 && !Op3 && !Op4)
7744     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
7745
7746   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
7747   //           (MFENCE)>;
7748   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
7749 }
7750
7751 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
7752   EVT T = Op.getValueType();
7753   DebugLoc dl = Op.getDebugLoc();
7754   unsigned Reg = 0;
7755   unsigned size = 0;
7756   switch(T.getSimpleVT().SimpleTy) {
7757   default:
7758     assert(false && "Invalid value type!");
7759   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7760   case MVT::i16: Reg = X86::AX;  size = 2; break;
7761   case MVT::i32: Reg = X86::EAX; size = 4; break;
7762   case MVT::i64:
7763     assert(Subtarget->is64Bit() && "Node not type legal!");
7764     Reg = X86::RAX; size = 8;
7765     break;
7766   }
7767   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7768                                     Op.getOperand(2), SDValue());
7769   SDValue Ops[] = { cpIn.getValue(0),
7770                     Op.getOperand(1),
7771                     Op.getOperand(3),
7772                     DAG.getTargetConstant(size, MVT::i8),
7773                     cpIn.getValue(1) };
7774   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7775   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7776   SDValue cpOut =
7777     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7778   return cpOut;
7779 }
7780
7781 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7782                                                  SelectionDAG &DAG) const {
7783   assert(Subtarget->is64Bit() && "Result not type legalized?");
7784   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7785   SDValue TheChain = Op.getOperand(0);
7786   DebugLoc dl = Op.getDebugLoc();
7787   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7788   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7789   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7790                                    rax.getValue(2));
7791   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7792                             DAG.getConstant(32, MVT::i8));
7793   SDValue Ops[] = {
7794     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7795     rdx.getValue(1)
7796   };
7797   return DAG.getMergeValues(Ops, 2, dl);
7798 }
7799
7800 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
7801                                             SelectionDAG &DAG) const {
7802   EVT SrcVT = Op.getOperand(0).getValueType();
7803   EVT DstVT = Op.getValueType();
7804   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
7805           Subtarget->hasMMX() && !DisableMMX) &&
7806          "Unexpected custom BIT_CONVERT");
7807   assert((DstVT == MVT::i64 ||
7808           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
7809          "Unexpected custom BIT_CONVERT");
7810   // i64 <=> MMX conversions are Legal.
7811   if (SrcVT==MVT::i64 && DstVT.isVector())
7812     return Op;
7813   if (DstVT==MVT::i64 && SrcVT.isVector())
7814     return Op;
7815   // MMX <=> MMX conversions are Legal.
7816   if (SrcVT.isVector() && DstVT.isVector())
7817     return Op;
7818   // All other conversions need to be expanded.
7819   return SDValue();
7820 }
7821 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
7822   SDNode *Node = Op.getNode();
7823   DebugLoc dl = Node->getDebugLoc();
7824   EVT T = Node->getValueType(0);
7825   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7826                               DAG.getConstant(0, T), Node->getOperand(2));
7827   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7828                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7829                        Node->getOperand(0),
7830                        Node->getOperand(1), negOp,
7831                        cast<AtomicSDNode>(Node)->getSrcValue(),
7832                        cast<AtomicSDNode>(Node)->getAlignment());
7833 }
7834
7835 /// LowerOperation - Provide custom lowering hooks for some operations.
7836 ///
7837 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
7838   switch (Op.getOpcode()) {
7839   default: llvm_unreachable("Should not custom lower this!");
7840   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
7841   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7842   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7843   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7844   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7845   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7846   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7847   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7848   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7849   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7850   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7851   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7852   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7853   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7854   case ISD::SHL_PARTS:
7855   case ISD::SRA_PARTS:
7856   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7857   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7858   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7859   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7860   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7861   case ISD::FABS:               return LowerFABS(Op, DAG);
7862   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7863   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7864   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7865   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7866   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7867   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7868   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7869   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7870   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7871   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7872   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7873   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7874   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7875   case ISD::FRAME_TO_ARGS_OFFSET:
7876                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7877   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7878   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7879   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7880   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7881   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7882   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7883   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7884   case ISD::SHL:                return LowerSHL(Op, DAG);
7885   case ISD::SADDO:
7886   case ISD::UADDO:
7887   case ISD::SSUBO:
7888   case ISD::USUBO:
7889   case ISD::SMULO:
7890   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7891   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7892   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
7893   }
7894 }
7895
7896 void X86TargetLowering::
7897 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7898                         SelectionDAG &DAG, unsigned NewOp) const {
7899   EVT T = Node->getValueType(0);
7900   DebugLoc dl = Node->getDebugLoc();
7901   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7902
7903   SDValue Chain = Node->getOperand(0);
7904   SDValue In1 = Node->getOperand(1);
7905   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7906                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7907   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7908                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7909   SDValue Ops[] = { Chain, In1, In2L, In2H };
7910   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7911   SDValue Result =
7912     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7913                             cast<MemSDNode>(Node)->getMemOperand());
7914   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7915   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7916   Results.push_back(Result.getValue(2));
7917 }
7918
7919 /// ReplaceNodeResults - Replace a node with an illegal result type
7920 /// with a new node built out of custom code.
7921 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7922                                            SmallVectorImpl<SDValue>&Results,
7923                                            SelectionDAG &DAG) const {
7924   DebugLoc dl = N->getDebugLoc();
7925   switch (N->getOpcode()) {
7926   default:
7927     assert(false && "Do not know how to custom type legalize this operation!");
7928     return;
7929   case ISD::FP_TO_SINT: {
7930     std::pair<SDValue,SDValue> Vals =
7931         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7932     SDValue FIST = Vals.first, StackSlot = Vals.second;
7933     if (FIST.getNode() != 0) {
7934       EVT VT = N->getValueType(0);
7935       // Return a load from the stack slot.
7936       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7937                                     false, false, 0));
7938     }
7939     return;
7940   }
7941   case ISD::READCYCLECOUNTER: {
7942     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7943     SDValue TheChain = N->getOperand(0);
7944     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7945     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7946                                      rd.getValue(1));
7947     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7948                                      eax.getValue(2));
7949     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7950     SDValue Ops[] = { eax, edx };
7951     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7952     Results.push_back(edx.getValue(1));
7953     return;
7954   }
7955   case ISD::ATOMIC_CMP_SWAP: {
7956     EVT T = N->getValueType(0);
7957     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7958     SDValue cpInL, cpInH;
7959     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7960                         DAG.getConstant(0, MVT::i32));
7961     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7962                         DAG.getConstant(1, MVT::i32));
7963     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7964     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7965                              cpInL.getValue(1));
7966     SDValue swapInL, swapInH;
7967     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7968                           DAG.getConstant(0, MVT::i32));
7969     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7970                           DAG.getConstant(1, MVT::i32));
7971     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7972                                cpInH.getValue(1));
7973     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7974                                swapInL.getValue(1));
7975     SDValue Ops[] = { swapInH.getValue(0),
7976                       N->getOperand(1),
7977                       swapInH.getValue(1) };
7978     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7979     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7980     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7981                                         MVT::i32, Result.getValue(1));
7982     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7983                                         MVT::i32, cpOutL.getValue(2));
7984     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7985     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7986     Results.push_back(cpOutH.getValue(1));
7987     return;
7988   }
7989   case ISD::ATOMIC_LOAD_ADD:
7990     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7991     return;
7992   case ISD::ATOMIC_LOAD_AND:
7993     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7994     return;
7995   case ISD::ATOMIC_LOAD_NAND:
7996     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7997     return;
7998   case ISD::ATOMIC_LOAD_OR:
7999     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8000     return;
8001   case ISD::ATOMIC_LOAD_SUB:
8002     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8003     return;
8004   case ISD::ATOMIC_LOAD_XOR:
8005     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8006     return;
8007   case ISD::ATOMIC_SWAP:
8008     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8009     return;
8010   }
8011 }
8012
8013 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8014   switch (Opcode) {
8015   default: return NULL;
8016   case X86ISD::BSF:                return "X86ISD::BSF";
8017   case X86ISD::BSR:                return "X86ISD::BSR";
8018   case X86ISD::SHLD:               return "X86ISD::SHLD";
8019   case X86ISD::SHRD:               return "X86ISD::SHRD";
8020   case X86ISD::FAND:               return "X86ISD::FAND";
8021   case X86ISD::FOR:                return "X86ISD::FOR";
8022   case X86ISD::FXOR:               return "X86ISD::FXOR";
8023   case X86ISD::FSRL:               return "X86ISD::FSRL";
8024   case X86ISD::FILD:               return "X86ISD::FILD";
8025   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8026   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8027   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8028   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8029   case X86ISD::FLD:                return "X86ISD::FLD";
8030   case X86ISD::FST:                return "X86ISD::FST";
8031   case X86ISD::CALL:               return "X86ISD::CALL";
8032   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8033   case X86ISD::BT:                 return "X86ISD::BT";
8034   case X86ISD::CMP:                return "X86ISD::CMP";
8035   case X86ISD::COMI:               return "X86ISD::COMI";
8036   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8037   case X86ISD::SETCC:              return "X86ISD::SETCC";
8038   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8039   case X86ISD::CMOV:               return "X86ISD::CMOV";
8040   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8041   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8042   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8043   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8044   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8045   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8046   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8047   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8048   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8049   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8050   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8051   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8052   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
8053   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8054   case X86ISD::FMAX:               return "X86ISD::FMAX";
8055   case X86ISD::FMIN:               return "X86ISD::FMIN";
8056   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8057   case X86ISD::FRCP:               return "X86ISD::FRCP";
8058   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8059   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8060   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
8061   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8062   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8063   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8064   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8065   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8066   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8067   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8068   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8069   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8070   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8071   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8072   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8073   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8074   case X86ISD::VSHL:               return "X86ISD::VSHL";
8075   case X86ISD::VSRL:               return "X86ISD::VSRL";
8076   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8077   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8078   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8079   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8080   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8081   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8082   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8083   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8084   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8085   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8086   case X86ISD::ADD:                return "X86ISD::ADD";
8087   case X86ISD::SUB:                return "X86ISD::SUB";
8088   case X86ISD::SMUL:               return "X86ISD::SMUL";
8089   case X86ISD::UMUL:               return "X86ISD::UMUL";
8090   case X86ISD::INC:                return "X86ISD::INC";
8091   case X86ISD::DEC:                return "X86ISD::DEC";
8092   case X86ISD::OR:                 return "X86ISD::OR";
8093   case X86ISD::XOR:                return "X86ISD::XOR";
8094   case X86ISD::AND:                return "X86ISD::AND";
8095   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8096   case X86ISD::PTEST:              return "X86ISD::PTEST";
8097   case X86ISD::TESTP:              return "X86ISD::TESTP";
8098   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8099   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8100   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8101   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8102   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8103   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8104   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8105   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8106   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8107   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8108   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8109   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8110   case X86ISD::MOVHPS:             return "X86ISD::MOVHPS";
8111   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8112   case X86ISD::MOVHPD:             return "X86ISD::MOVHPD";
8113   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8114   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8115   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8116   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8117   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8118   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8119   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8120   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8121   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8122   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8123   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8124   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8125   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8126   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8127   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8128   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8129   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8130   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8131   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8132   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8133   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8134   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8135   }
8136 }
8137
8138 // isLegalAddressingMode - Return true if the addressing mode represented
8139 // by AM is legal for this target, for a load/store of the specified type.
8140 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8141                                               const Type *Ty) const {
8142   // X86 supports extremely general addressing modes.
8143   CodeModel::Model M = getTargetMachine().getCodeModel();
8144
8145   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8146   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8147     return false;
8148
8149   if (AM.BaseGV) {
8150     unsigned GVFlags =
8151       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8152
8153     // If a reference to this global requires an extra load, we can't fold it.
8154     if (isGlobalStubReference(GVFlags))
8155       return false;
8156
8157     // If BaseGV requires a register for the PIC base, we cannot also have a
8158     // BaseReg specified.
8159     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8160       return false;
8161
8162     // If lower 4G is not available, then we must use rip-relative addressing.
8163     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8164       return false;
8165   }
8166
8167   switch (AM.Scale) {
8168   case 0:
8169   case 1:
8170   case 2:
8171   case 4:
8172   case 8:
8173     // These scales always work.
8174     break;
8175   case 3:
8176   case 5:
8177   case 9:
8178     // These scales are formed with basereg+scalereg.  Only accept if there is
8179     // no basereg yet.
8180     if (AM.HasBaseReg)
8181       return false;
8182     break;
8183   default:  // Other stuff never works.
8184     return false;
8185   }
8186
8187   return true;
8188 }
8189
8190
8191 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8192   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8193     return false;
8194   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8195   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8196   if (NumBits1 <= NumBits2)
8197     return false;
8198   return true;
8199 }
8200
8201 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8202   if (!VT1.isInteger() || !VT2.isInteger())
8203     return false;
8204   unsigned NumBits1 = VT1.getSizeInBits();
8205   unsigned NumBits2 = VT2.getSizeInBits();
8206   if (NumBits1 <= NumBits2)
8207     return false;
8208   return true;
8209 }
8210
8211 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8212   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8213   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8214 }
8215
8216 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8217   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8218   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8219 }
8220
8221 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8222   // i16 instructions are longer (0x66 prefix) and potentially slower.
8223   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8224 }
8225
8226 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8227 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8228 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8229 /// are assumed to be legal.
8230 bool
8231 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8232                                       EVT VT) const {
8233   // Very little shuffling can be done for 64-bit vectors right now.
8234   if (VT.getSizeInBits() == 64)
8235     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8236
8237   // FIXME: pshufb, blends, shifts.
8238   return (VT.getVectorNumElements() == 2 ||
8239           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8240           isMOVLMask(M, VT) ||
8241           isSHUFPMask(M, VT) ||
8242           isPSHUFDMask(M, VT) ||
8243           isPSHUFHWMask(M, VT) ||
8244           isPSHUFLWMask(M, VT) ||
8245           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8246           isUNPCKLMask(M, VT) ||
8247           isUNPCKHMask(M, VT) ||
8248           isUNPCKL_v_undef_Mask(M, VT) ||
8249           isUNPCKH_v_undef_Mask(M, VT));
8250 }
8251
8252 bool
8253 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
8254                                           EVT VT) const {
8255   unsigned NumElts = VT.getVectorNumElements();
8256   // FIXME: This collection of masks seems suspect.
8257   if (NumElts == 2)
8258     return true;
8259   if (NumElts == 4 && VT.getSizeInBits() == 128) {
8260     return (isMOVLMask(Mask, VT)  ||
8261             isCommutedMOVLMask(Mask, VT, true) ||
8262             isSHUFPMask(Mask, VT) ||
8263             isCommutedSHUFPMask(Mask, VT));
8264   }
8265   return false;
8266 }
8267
8268 //===----------------------------------------------------------------------===//
8269 //                           X86 Scheduler Hooks
8270 //===----------------------------------------------------------------------===//
8271
8272 // private utility function
8273 MachineBasicBlock *
8274 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
8275                                                        MachineBasicBlock *MBB,
8276                                                        unsigned regOpc,
8277                                                        unsigned immOpc,
8278                                                        unsigned LoadOpc,
8279                                                        unsigned CXchgOpc,
8280                                                        unsigned notOpc,
8281                                                        unsigned EAXreg,
8282                                                        TargetRegisterClass *RC,
8283                                                        bool invSrc) const {
8284   // For the atomic bitwise operator, we generate
8285   //   thisMBB:
8286   //   newMBB:
8287   //     ld  t1 = [bitinstr.addr]
8288   //     op  t2 = t1, [bitinstr.val]
8289   //     mov EAX = t1
8290   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8291   //     bz  newMBB
8292   //     fallthrough -->nextMBB
8293   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8294   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8295   MachineFunction::iterator MBBIter = MBB;
8296   ++MBBIter;
8297
8298   /// First build the CFG
8299   MachineFunction *F = MBB->getParent();
8300   MachineBasicBlock *thisMBB = MBB;
8301   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8302   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8303   F->insert(MBBIter, newMBB);
8304   F->insert(MBBIter, nextMBB);
8305
8306   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8307   nextMBB->splice(nextMBB->begin(), thisMBB,
8308                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8309                   thisMBB->end());
8310   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8311
8312   // Update thisMBB to fall through to newMBB
8313   thisMBB->addSuccessor(newMBB);
8314
8315   // newMBB jumps to itself and fall through to nextMBB
8316   newMBB->addSuccessor(nextMBB);
8317   newMBB->addSuccessor(newMBB);
8318
8319   // Insert instructions into newMBB based on incoming instruction
8320   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8321          "unexpected number of operands");
8322   DebugLoc dl = bInstr->getDebugLoc();
8323   MachineOperand& destOper = bInstr->getOperand(0);
8324   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8325   int numArgs = bInstr->getNumOperands() - 1;
8326   for (int i=0; i < numArgs; ++i)
8327     argOpers[i] = &bInstr->getOperand(i+1);
8328
8329   // x86 address has 4 operands: base, index, scale, and displacement
8330   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8331   int valArgIndx = lastAddrIndx + 1;
8332
8333   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8334   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8335   for (int i=0; i <= lastAddrIndx; ++i)
8336     (*MIB).addOperand(*argOpers[i]);
8337
8338   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8339   if (invSrc) {
8340     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8341   }
8342   else
8343     tt = t1;
8344
8345   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8346   assert((argOpers[valArgIndx]->isReg() ||
8347           argOpers[valArgIndx]->isImm()) &&
8348          "invalid operand");
8349   if (argOpers[valArgIndx]->isReg())
8350     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8351   else
8352     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8353   MIB.addReg(tt);
8354   (*MIB).addOperand(*argOpers[valArgIndx]);
8355
8356   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
8357   MIB.addReg(t1);
8358
8359   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8360   for (int i=0; i <= lastAddrIndx; ++i)
8361     (*MIB).addOperand(*argOpers[i]);
8362   MIB.addReg(t2);
8363   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8364   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8365                     bInstr->memoperands_end());
8366
8367   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8368   MIB.addReg(EAXreg);
8369
8370   // insert branch
8371   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8372
8373   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8374   return nextMBB;
8375 }
8376
8377 // private utility function:  64 bit atomics on 32 bit host.
8378 MachineBasicBlock *
8379 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8380                                                        MachineBasicBlock *MBB,
8381                                                        unsigned regOpcL,
8382                                                        unsigned regOpcH,
8383                                                        unsigned immOpcL,
8384                                                        unsigned immOpcH,
8385                                                        bool invSrc) const {
8386   // For the atomic bitwise operator, we generate
8387   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8388   //     ld t1,t2 = [bitinstr.addr]
8389   //   newMBB:
8390   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8391   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8392   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8393   //     mov ECX, EBX <- t5, t6
8394   //     mov EAX, EDX <- t1, t2
8395   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8396   //     mov t3, t4 <- EAX, EDX
8397   //     bz  newMBB
8398   //     result in out1, out2
8399   //     fallthrough -->nextMBB
8400
8401   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8402   const unsigned LoadOpc = X86::MOV32rm;
8403   const unsigned NotOpc = X86::NOT32r;
8404   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8405   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8406   MachineFunction::iterator MBBIter = MBB;
8407   ++MBBIter;
8408
8409   /// First build the CFG
8410   MachineFunction *F = MBB->getParent();
8411   MachineBasicBlock *thisMBB = MBB;
8412   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8413   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8414   F->insert(MBBIter, newMBB);
8415   F->insert(MBBIter, nextMBB);
8416
8417   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8418   nextMBB->splice(nextMBB->begin(), thisMBB,
8419                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8420                   thisMBB->end());
8421   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8422
8423   // Update thisMBB to fall through to newMBB
8424   thisMBB->addSuccessor(newMBB);
8425
8426   // newMBB jumps to itself and fall through to nextMBB
8427   newMBB->addSuccessor(nextMBB);
8428   newMBB->addSuccessor(newMBB);
8429
8430   DebugLoc dl = bInstr->getDebugLoc();
8431   // Insert instructions into newMBB based on incoming instruction
8432   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8433   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
8434          "unexpected number of operands");
8435   MachineOperand& dest1Oper = bInstr->getOperand(0);
8436   MachineOperand& dest2Oper = bInstr->getOperand(1);
8437   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8438   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
8439     argOpers[i] = &bInstr->getOperand(i+2);
8440
8441     // We use some of the operands multiple times, so conservatively just
8442     // clear any kill flags that might be present.
8443     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8444       argOpers[i]->setIsKill(false);
8445   }
8446
8447   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8448   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8449
8450   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8451   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8452   for (int i=0; i <= lastAddrIndx; ++i)
8453     (*MIB).addOperand(*argOpers[i]);
8454   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8455   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8456   // add 4 to displacement.
8457   for (int i=0; i <= lastAddrIndx-2; ++i)
8458     (*MIB).addOperand(*argOpers[i]);
8459   MachineOperand newOp3 = *(argOpers[3]);
8460   if (newOp3.isImm())
8461     newOp3.setImm(newOp3.getImm()+4);
8462   else
8463     newOp3.setOffset(newOp3.getOffset()+4);
8464   (*MIB).addOperand(newOp3);
8465   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8466
8467   // t3/4 are defined later, at the bottom of the loop
8468   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8469   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8470   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8471     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8472   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8473     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8474
8475   // The subsequent operations should be using the destination registers of
8476   //the PHI instructions.
8477   if (invSrc) {
8478     t1 = F->getRegInfo().createVirtualRegister(RC);
8479     t2 = F->getRegInfo().createVirtualRegister(RC);
8480     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8481     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8482   } else {
8483     t1 = dest1Oper.getReg();
8484     t2 = dest2Oper.getReg();
8485   }
8486
8487   int valArgIndx = lastAddrIndx + 1;
8488   assert((argOpers[valArgIndx]->isReg() ||
8489           argOpers[valArgIndx]->isImm()) &&
8490          "invalid operand");
8491   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8492   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8493   if (argOpers[valArgIndx]->isReg())
8494     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8495   else
8496     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8497   if (regOpcL != X86::MOV32rr)
8498     MIB.addReg(t1);
8499   (*MIB).addOperand(*argOpers[valArgIndx]);
8500   assert(argOpers[valArgIndx + 1]->isReg() ==
8501          argOpers[valArgIndx]->isReg());
8502   assert(argOpers[valArgIndx + 1]->isImm() ==
8503          argOpers[valArgIndx]->isImm());
8504   if (argOpers[valArgIndx + 1]->isReg())
8505     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8506   else
8507     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8508   if (regOpcH != X86::MOV32rr)
8509     MIB.addReg(t2);
8510   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8511
8512   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
8513   MIB.addReg(t1);
8514   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
8515   MIB.addReg(t2);
8516
8517   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
8518   MIB.addReg(t5);
8519   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
8520   MIB.addReg(t6);
8521
8522   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8523   for (int i=0; i <= lastAddrIndx; ++i)
8524     (*MIB).addOperand(*argOpers[i]);
8525
8526   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8527   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8528                     bInstr->memoperands_end());
8529
8530   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
8531   MIB.addReg(X86::EAX);
8532   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
8533   MIB.addReg(X86::EDX);
8534
8535   // insert branch
8536   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8537
8538   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8539   return nextMBB;
8540 }
8541
8542 // private utility function
8543 MachineBasicBlock *
8544 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8545                                                       MachineBasicBlock *MBB,
8546                                                       unsigned cmovOpc) const {
8547   // For the atomic min/max operator, we generate
8548   //   thisMBB:
8549   //   newMBB:
8550   //     ld t1 = [min/max.addr]
8551   //     mov t2 = [min/max.val]
8552   //     cmp  t1, t2
8553   //     cmov[cond] t2 = t1
8554   //     mov EAX = t1
8555   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8556   //     bz   newMBB
8557   //     fallthrough -->nextMBB
8558   //
8559   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8560   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8561   MachineFunction::iterator MBBIter = MBB;
8562   ++MBBIter;
8563
8564   /// First build the CFG
8565   MachineFunction *F = MBB->getParent();
8566   MachineBasicBlock *thisMBB = MBB;
8567   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8568   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8569   F->insert(MBBIter, newMBB);
8570   F->insert(MBBIter, nextMBB);
8571
8572   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8573   nextMBB->splice(nextMBB->begin(), thisMBB,
8574                   llvm::next(MachineBasicBlock::iterator(mInstr)),
8575                   thisMBB->end());
8576   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8577
8578   // Update thisMBB to fall through to newMBB
8579   thisMBB->addSuccessor(newMBB);
8580
8581   // newMBB jumps to newMBB and fall through to nextMBB
8582   newMBB->addSuccessor(nextMBB);
8583   newMBB->addSuccessor(newMBB);
8584
8585   DebugLoc dl = mInstr->getDebugLoc();
8586   // Insert instructions into newMBB based on incoming instruction
8587   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8588          "unexpected number of operands");
8589   MachineOperand& destOper = mInstr->getOperand(0);
8590   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8591   int numArgs = mInstr->getNumOperands() - 1;
8592   for (int i=0; i < numArgs; ++i)
8593     argOpers[i] = &mInstr->getOperand(i+1);
8594
8595   // x86 address has 4 operands: base, index, scale, and displacement
8596   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8597   int valArgIndx = lastAddrIndx + 1;
8598
8599   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8600   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8601   for (int i=0; i <= lastAddrIndx; ++i)
8602     (*MIB).addOperand(*argOpers[i]);
8603
8604   // We only support register and immediate values
8605   assert((argOpers[valArgIndx]->isReg() ||
8606           argOpers[valArgIndx]->isImm()) &&
8607          "invalid operand");
8608
8609   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8610   if (argOpers[valArgIndx]->isReg())
8611     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
8612   else
8613     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8614   (*MIB).addOperand(*argOpers[valArgIndx]);
8615
8616   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
8617   MIB.addReg(t1);
8618
8619   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8620   MIB.addReg(t1);
8621   MIB.addReg(t2);
8622
8623   // Generate movc
8624   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8625   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8626   MIB.addReg(t2);
8627   MIB.addReg(t1);
8628
8629   // Cmp and exchange if none has modified the memory location
8630   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8631   for (int i=0; i <= lastAddrIndx; ++i)
8632     (*MIB).addOperand(*argOpers[i]);
8633   MIB.addReg(t3);
8634   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8635   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8636                     mInstr->memoperands_end());
8637
8638   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8639   MIB.addReg(X86::EAX);
8640
8641   // insert branch
8642   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8643
8644   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
8645   return nextMBB;
8646 }
8647
8648 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8649 // or XMM0_V32I8 in AVX all of this code can be replaced with that
8650 // in the .td file.
8651 MachineBasicBlock *
8652 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8653                             unsigned numArgs, bool memArg) const {
8654
8655   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
8656          "Target must have SSE4.2 or AVX features enabled");
8657
8658   DebugLoc dl = MI->getDebugLoc();
8659   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8660
8661   unsigned Opc;
8662
8663   if (!Subtarget->hasAVX()) {
8664     if (memArg)
8665       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8666     else
8667       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8668   } else {
8669     if (memArg)
8670       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
8671     else
8672       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
8673   }
8674
8675   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8676
8677   for (unsigned i = 0; i < numArgs; ++i) {
8678     MachineOperand &Op = MI->getOperand(i+1);
8679
8680     if (!(Op.isReg() && Op.isImplicit()))
8681       MIB.addOperand(Op);
8682   }
8683
8684   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8685     .addReg(X86::XMM0);
8686
8687   MI->eraseFromParent();
8688
8689   return BB;
8690 }
8691
8692 MachineBasicBlock *
8693 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8694                                                  MachineInstr *MI,
8695                                                  MachineBasicBlock *MBB) const {
8696   // Emit code to save XMM registers to the stack. The ABI says that the
8697   // number of registers to save is given in %al, so it's theoretically
8698   // possible to do an indirect jump trick to avoid saving all of them,
8699   // however this code takes a simpler approach and just executes all
8700   // of the stores if %al is non-zero. It's less code, and it's probably
8701   // easier on the hardware branch predictor, and stores aren't all that
8702   // expensive anyway.
8703
8704   // Create the new basic blocks. One block contains all the XMM stores,
8705   // and one block is the final destination regardless of whether any
8706   // stores were performed.
8707   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8708   MachineFunction *F = MBB->getParent();
8709   MachineFunction::iterator MBBIter = MBB;
8710   ++MBBIter;
8711   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8712   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8713   F->insert(MBBIter, XMMSaveMBB);
8714   F->insert(MBBIter, EndMBB);
8715
8716   // Transfer the remainder of MBB and its successor edges to EndMBB.
8717   EndMBB->splice(EndMBB->begin(), MBB,
8718                  llvm::next(MachineBasicBlock::iterator(MI)),
8719                  MBB->end());
8720   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
8721
8722   // The original block will now fall through to the XMM save block.
8723   MBB->addSuccessor(XMMSaveMBB);
8724   // The XMMSaveMBB will fall through to the end block.
8725   XMMSaveMBB->addSuccessor(EndMBB);
8726
8727   // Now add the instructions.
8728   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8729   DebugLoc DL = MI->getDebugLoc();
8730
8731   unsigned CountReg = MI->getOperand(0).getReg();
8732   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8733   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8734
8735   if (!Subtarget->isTargetWin64()) {
8736     // If %al is 0, branch around the XMM save block.
8737     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8738     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8739     MBB->addSuccessor(EndMBB);
8740   }
8741
8742   // In the XMM save block, save all the XMM argument registers.
8743   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8744     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8745     MachineMemOperand *MMO =
8746       F->getMachineMemOperand(
8747         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8748         MachineMemOperand::MOStore, Offset,
8749         /*Size=*/16, /*Align=*/16);
8750     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8751       .addFrameIndex(RegSaveFrameIndex)
8752       .addImm(/*Scale=*/1)
8753       .addReg(/*IndexReg=*/0)
8754       .addImm(/*Disp=*/Offset)
8755       .addReg(/*Segment=*/0)
8756       .addReg(MI->getOperand(i).getReg())
8757       .addMemOperand(MMO);
8758   }
8759
8760   MI->eraseFromParent();   // The pseudo instruction is gone now.
8761
8762   return EndMBB;
8763 }
8764
8765 MachineBasicBlock *
8766 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8767                                      MachineBasicBlock *BB) const {
8768   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8769   DebugLoc DL = MI->getDebugLoc();
8770
8771   // To "insert" a SELECT_CC instruction, we actually have to insert the
8772   // diamond control-flow pattern.  The incoming instruction knows the
8773   // destination vreg to set, the condition code register to branch on, the
8774   // true/false values to select between, and a branch opcode to use.
8775   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8776   MachineFunction::iterator It = BB;
8777   ++It;
8778
8779   //  thisMBB:
8780   //  ...
8781   //   TrueVal = ...
8782   //   cmpTY ccX, r1, r2
8783   //   bCC copy1MBB
8784   //   fallthrough --> copy0MBB
8785   MachineBasicBlock *thisMBB = BB;
8786   MachineFunction *F = BB->getParent();
8787   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8788   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8789   F->insert(It, copy0MBB);
8790   F->insert(It, sinkMBB);
8791
8792   // If the EFLAGS register isn't dead in the terminator, then claim that it's
8793   // live into the sink and copy blocks.
8794   const MachineFunction *MF = BB->getParent();
8795   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
8796   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
8797
8798   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
8799     const MachineOperand &MO = MI->getOperand(I);
8800     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
8801     unsigned Reg = MO.getReg();
8802     if (Reg != X86::EFLAGS) continue;
8803     copy0MBB->addLiveIn(Reg);
8804     sinkMBB->addLiveIn(Reg);
8805   }
8806
8807   // Transfer the remainder of BB and its successor edges to sinkMBB.
8808   sinkMBB->splice(sinkMBB->begin(), BB,
8809                   llvm::next(MachineBasicBlock::iterator(MI)),
8810                   BB->end());
8811   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
8812
8813   // Add the true and fallthrough blocks as its successors.
8814   BB->addSuccessor(copy0MBB);
8815   BB->addSuccessor(sinkMBB);
8816
8817   // Create the conditional branch instruction.
8818   unsigned Opc =
8819     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8820   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8821
8822   //  copy0MBB:
8823   //   %FalseValue = ...
8824   //   # fallthrough to sinkMBB
8825   copy0MBB->addSuccessor(sinkMBB);
8826
8827   //  sinkMBB:
8828   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8829   //  ...
8830   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
8831           TII->get(X86::PHI), MI->getOperand(0).getReg())
8832     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8833     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8834
8835   MI->eraseFromParent();   // The pseudo instruction is gone now.
8836   return sinkMBB;
8837 }
8838
8839 MachineBasicBlock *
8840 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8841                                           MachineBasicBlock *BB) const {
8842   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8843   DebugLoc DL = MI->getDebugLoc();
8844
8845   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8846   // non-trivial part is impdef of ESP.
8847   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8848   // mingw-w64.
8849
8850   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
8851     .addExternalSymbol("_alloca")
8852     .addReg(X86::EAX, RegState::Implicit)
8853     .addReg(X86::ESP, RegState::Implicit)
8854     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8855     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8856
8857   MI->eraseFromParent();   // The pseudo instruction is gone now.
8858   return BB;
8859 }
8860
8861 MachineBasicBlock *
8862 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
8863                                       MachineBasicBlock *BB) const {
8864   // This is pretty easy.  We're taking the value that we received from
8865   // our load from the relocation, sticking it in either RDI (x86-64)
8866   // or EAX and doing an indirect call.  The return value will then
8867   // be in the normal return register.
8868   const X86InstrInfo *TII
8869     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
8870   DebugLoc DL = MI->getDebugLoc();
8871   MachineFunction *F = BB->getParent();
8872   bool IsWin64 = Subtarget->isTargetWin64();
8873
8874   assert(MI->getOperand(3).isGlobal() && "This should be a global");
8875
8876   if (Subtarget->is64Bit()) {
8877     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
8878                                       TII->get(X86::MOV64rm), X86::RDI)
8879     .addReg(X86::RIP)
8880     .addImm(0).addReg(0)
8881     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8882                       MI->getOperand(3).getTargetFlags())
8883     .addReg(0);
8884     MIB = BuildMI(*BB, MI, DL, TII->get(IsWin64 ? X86::WINCALL64m : X86::CALL64m));
8885     addDirectMem(MIB, X86::RDI);
8886   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
8887     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
8888                                       TII->get(X86::MOV32rm), X86::EAX)
8889     .addReg(0)
8890     .addImm(0).addReg(0)
8891     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8892                       MI->getOperand(3).getTargetFlags())
8893     .addReg(0);
8894     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
8895     addDirectMem(MIB, X86::EAX);
8896   } else {
8897     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
8898                                       TII->get(X86::MOV32rm), X86::EAX)
8899     .addReg(TII->getGlobalBaseReg(F))
8900     .addImm(0).addReg(0)
8901     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8902                       MI->getOperand(3).getTargetFlags())
8903     .addReg(0);
8904     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
8905     addDirectMem(MIB, X86::EAX);
8906   }
8907
8908   MI->eraseFromParent(); // The pseudo instruction is gone now.
8909   return BB;
8910 }
8911
8912 MachineBasicBlock *
8913 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8914                                                MachineBasicBlock *BB) const {
8915   switch (MI->getOpcode()) {
8916   default: assert(false && "Unexpected instr type to insert");
8917   case X86::MINGW_ALLOCA:
8918     return EmitLoweredMingwAlloca(MI, BB);
8919   case X86::TLSCall_32:
8920   case X86::TLSCall_64:
8921     return EmitLoweredTLSCall(MI, BB);
8922   case X86::CMOV_GR8:
8923   case X86::CMOV_V1I64:
8924   case X86::CMOV_FR32:
8925   case X86::CMOV_FR64:
8926   case X86::CMOV_V4F32:
8927   case X86::CMOV_V2F64:
8928   case X86::CMOV_V2I64:
8929   case X86::CMOV_GR16:
8930   case X86::CMOV_GR32:
8931   case X86::CMOV_RFP32:
8932   case X86::CMOV_RFP64:
8933   case X86::CMOV_RFP80:
8934     return EmitLoweredSelect(MI, BB);
8935
8936   case X86::FP32_TO_INT16_IN_MEM:
8937   case X86::FP32_TO_INT32_IN_MEM:
8938   case X86::FP32_TO_INT64_IN_MEM:
8939   case X86::FP64_TO_INT16_IN_MEM:
8940   case X86::FP64_TO_INT32_IN_MEM:
8941   case X86::FP64_TO_INT64_IN_MEM:
8942   case X86::FP80_TO_INT16_IN_MEM:
8943   case X86::FP80_TO_INT32_IN_MEM:
8944   case X86::FP80_TO_INT64_IN_MEM: {
8945     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8946     DebugLoc DL = MI->getDebugLoc();
8947
8948     // Change the floating point control register to use "round towards zero"
8949     // mode when truncating to an integer value.
8950     MachineFunction *F = BB->getParent();
8951     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8952     addFrameReference(BuildMI(*BB, MI, DL,
8953                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
8954
8955     // Load the old value of the high byte of the control word...
8956     unsigned OldCW =
8957       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8958     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
8959                       CWFrameIdx);
8960
8961     // Set the high part to be round to zero...
8962     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8963       .addImm(0xC7F);
8964
8965     // Reload the modified control word now...
8966     addFrameReference(BuildMI(*BB, MI, DL,
8967                               TII->get(X86::FLDCW16m)), CWFrameIdx);
8968
8969     // Restore the memory image of control word to original value
8970     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8971       .addReg(OldCW);
8972
8973     // Get the X86 opcode to use.
8974     unsigned Opc;
8975     switch (MI->getOpcode()) {
8976     default: llvm_unreachable("illegal opcode!");
8977     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8978     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8979     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8980     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8981     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8982     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8983     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8984     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8985     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8986     }
8987
8988     X86AddressMode AM;
8989     MachineOperand &Op = MI->getOperand(0);
8990     if (Op.isReg()) {
8991       AM.BaseType = X86AddressMode::RegBase;
8992       AM.Base.Reg = Op.getReg();
8993     } else {
8994       AM.BaseType = X86AddressMode::FrameIndexBase;
8995       AM.Base.FrameIndex = Op.getIndex();
8996     }
8997     Op = MI->getOperand(1);
8998     if (Op.isImm())
8999       AM.Scale = Op.getImm();
9000     Op = MI->getOperand(2);
9001     if (Op.isImm())
9002       AM.IndexReg = Op.getImm();
9003     Op = MI->getOperand(3);
9004     if (Op.isGlobal()) {
9005       AM.GV = Op.getGlobal();
9006     } else {
9007       AM.Disp = Op.getImm();
9008     }
9009     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
9010                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
9011
9012     // Reload the original control word now.
9013     addFrameReference(BuildMI(*BB, MI, DL,
9014                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9015
9016     MI->eraseFromParent();   // The pseudo instruction is gone now.
9017     return BB;
9018   }
9019     // String/text processing lowering.
9020   case X86::PCMPISTRM128REG:
9021   case X86::VPCMPISTRM128REG:
9022     return EmitPCMP(MI, BB, 3, false /* in-mem */);
9023   case X86::PCMPISTRM128MEM:
9024   case X86::VPCMPISTRM128MEM:
9025     return EmitPCMP(MI, BB, 3, true /* in-mem */);
9026   case X86::PCMPESTRM128REG:
9027   case X86::VPCMPESTRM128REG:
9028     return EmitPCMP(MI, BB, 5, false /* in mem */);
9029   case X86::PCMPESTRM128MEM:
9030   case X86::VPCMPESTRM128MEM:
9031     return EmitPCMP(MI, BB, 5, true /* in mem */);
9032
9033     // Atomic Lowering.
9034   case X86::ATOMAND32:
9035     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9036                                                X86::AND32ri, X86::MOV32rm,
9037                                                X86::LCMPXCHG32,
9038                                                X86::NOT32r, X86::EAX,
9039                                                X86::GR32RegisterClass);
9040   case X86::ATOMOR32:
9041     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
9042                                                X86::OR32ri, X86::MOV32rm,
9043                                                X86::LCMPXCHG32,
9044                                                X86::NOT32r, X86::EAX,
9045                                                X86::GR32RegisterClass);
9046   case X86::ATOMXOR32:
9047     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
9048                                                X86::XOR32ri, X86::MOV32rm,
9049                                                X86::LCMPXCHG32,
9050                                                X86::NOT32r, X86::EAX,
9051                                                X86::GR32RegisterClass);
9052   case X86::ATOMNAND32:
9053     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9054                                                X86::AND32ri, X86::MOV32rm,
9055                                                X86::LCMPXCHG32,
9056                                                X86::NOT32r, X86::EAX,
9057                                                X86::GR32RegisterClass, true);
9058   case X86::ATOMMIN32:
9059     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
9060   case X86::ATOMMAX32:
9061     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
9062   case X86::ATOMUMIN32:
9063     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
9064   case X86::ATOMUMAX32:
9065     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
9066
9067   case X86::ATOMAND16:
9068     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9069                                                X86::AND16ri, X86::MOV16rm,
9070                                                X86::LCMPXCHG16,
9071                                                X86::NOT16r, X86::AX,
9072                                                X86::GR16RegisterClass);
9073   case X86::ATOMOR16:
9074     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
9075                                                X86::OR16ri, X86::MOV16rm,
9076                                                X86::LCMPXCHG16,
9077                                                X86::NOT16r, X86::AX,
9078                                                X86::GR16RegisterClass);
9079   case X86::ATOMXOR16:
9080     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
9081                                                X86::XOR16ri, X86::MOV16rm,
9082                                                X86::LCMPXCHG16,
9083                                                X86::NOT16r, X86::AX,
9084                                                X86::GR16RegisterClass);
9085   case X86::ATOMNAND16:
9086     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9087                                                X86::AND16ri, X86::MOV16rm,
9088                                                X86::LCMPXCHG16,
9089                                                X86::NOT16r, X86::AX,
9090                                                X86::GR16RegisterClass, true);
9091   case X86::ATOMMIN16:
9092     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
9093   case X86::ATOMMAX16:
9094     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
9095   case X86::ATOMUMIN16:
9096     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
9097   case X86::ATOMUMAX16:
9098     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
9099
9100   case X86::ATOMAND8:
9101     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9102                                                X86::AND8ri, X86::MOV8rm,
9103                                                X86::LCMPXCHG8,
9104                                                X86::NOT8r, X86::AL,
9105                                                X86::GR8RegisterClass);
9106   case X86::ATOMOR8:
9107     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
9108                                                X86::OR8ri, X86::MOV8rm,
9109                                                X86::LCMPXCHG8,
9110                                                X86::NOT8r, X86::AL,
9111                                                X86::GR8RegisterClass);
9112   case X86::ATOMXOR8:
9113     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
9114                                                X86::XOR8ri, X86::MOV8rm,
9115                                                X86::LCMPXCHG8,
9116                                                X86::NOT8r, X86::AL,
9117                                                X86::GR8RegisterClass);
9118   case X86::ATOMNAND8:
9119     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9120                                                X86::AND8ri, X86::MOV8rm,
9121                                                X86::LCMPXCHG8,
9122                                                X86::NOT8r, X86::AL,
9123                                                X86::GR8RegisterClass, true);
9124   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
9125   // This group is for 64-bit host.
9126   case X86::ATOMAND64:
9127     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9128                                                X86::AND64ri32, X86::MOV64rm,
9129                                                X86::LCMPXCHG64,
9130                                                X86::NOT64r, X86::RAX,
9131                                                X86::GR64RegisterClass);
9132   case X86::ATOMOR64:
9133     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
9134                                                X86::OR64ri32, X86::MOV64rm,
9135                                                X86::LCMPXCHG64,
9136                                                X86::NOT64r, X86::RAX,
9137                                                X86::GR64RegisterClass);
9138   case X86::ATOMXOR64:
9139     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
9140                                                X86::XOR64ri32, X86::MOV64rm,
9141                                                X86::LCMPXCHG64,
9142                                                X86::NOT64r, X86::RAX,
9143                                                X86::GR64RegisterClass);
9144   case X86::ATOMNAND64:
9145     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9146                                                X86::AND64ri32, X86::MOV64rm,
9147                                                X86::LCMPXCHG64,
9148                                                X86::NOT64r, X86::RAX,
9149                                                X86::GR64RegisterClass, true);
9150   case X86::ATOMMIN64:
9151     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
9152   case X86::ATOMMAX64:
9153     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
9154   case X86::ATOMUMIN64:
9155     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
9156   case X86::ATOMUMAX64:
9157     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
9158
9159   // This group does 64-bit operations on a 32-bit host.
9160   case X86::ATOMAND6432:
9161     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9162                                                X86::AND32rr, X86::AND32rr,
9163                                                X86::AND32ri, X86::AND32ri,
9164                                                false);
9165   case X86::ATOMOR6432:
9166     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9167                                                X86::OR32rr, X86::OR32rr,
9168                                                X86::OR32ri, X86::OR32ri,
9169                                                false);
9170   case X86::ATOMXOR6432:
9171     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9172                                                X86::XOR32rr, X86::XOR32rr,
9173                                                X86::XOR32ri, X86::XOR32ri,
9174                                                false);
9175   case X86::ATOMNAND6432:
9176     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9177                                                X86::AND32rr, X86::AND32rr,
9178                                                X86::AND32ri, X86::AND32ri,
9179                                                true);
9180   case X86::ATOMADD6432:
9181     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9182                                                X86::ADD32rr, X86::ADC32rr,
9183                                                X86::ADD32ri, X86::ADC32ri,
9184                                                false);
9185   case X86::ATOMSUB6432:
9186     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9187                                                X86::SUB32rr, X86::SBB32rr,
9188                                                X86::SUB32ri, X86::SBB32ri,
9189                                                false);
9190   case X86::ATOMSWAP6432:
9191     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9192                                                X86::MOV32rr, X86::MOV32rr,
9193                                                X86::MOV32ri, X86::MOV32ri,
9194                                                false);
9195   case X86::VASTART_SAVE_XMM_REGS:
9196     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
9197   }
9198 }
9199
9200 //===----------------------------------------------------------------------===//
9201 //                           X86 Optimization Hooks
9202 //===----------------------------------------------------------------------===//
9203
9204 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9205                                                        const APInt &Mask,
9206                                                        APInt &KnownZero,
9207                                                        APInt &KnownOne,
9208                                                        const SelectionDAG &DAG,
9209                                                        unsigned Depth) const {
9210   unsigned Opc = Op.getOpcode();
9211   assert((Opc >= ISD::BUILTIN_OP_END ||
9212           Opc == ISD::INTRINSIC_WO_CHAIN ||
9213           Opc == ISD::INTRINSIC_W_CHAIN ||
9214           Opc == ISD::INTRINSIC_VOID) &&
9215          "Should use MaskedValueIsZero if you don't know whether Op"
9216          " is a target node!");
9217
9218   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
9219   switch (Opc) {
9220   default: break;
9221   case X86ISD::ADD:
9222   case X86ISD::SUB:
9223   case X86ISD::SMUL:
9224   case X86ISD::UMUL:
9225   case X86ISD::INC:
9226   case X86ISD::DEC:
9227   case X86ISD::OR:
9228   case X86ISD::XOR:
9229   case X86ISD::AND:
9230     // These nodes' second result is a boolean.
9231     if (Op.getResNo() == 0)
9232       break;
9233     // Fallthrough
9234   case X86ISD::SETCC:
9235     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
9236                                        Mask.getBitWidth() - 1);
9237     break;
9238   }
9239 }
9240
9241 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
9242 /// node is a GlobalAddress + offset.
9243 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
9244                                        const GlobalValue* &GA,
9245                                        int64_t &Offset) const {
9246   if (N->getOpcode() == X86ISD::Wrapper) {
9247     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
9248       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
9249       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
9250       return true;
9251     }
9252   }
9253   return TargetLowering::isGAPlusOffset(N, GA, Offset);
9254 }
9255
9256 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
9257 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
9258 /// if the load addresses are consecutive, non-overlapping, and in the right
9259 /// order.
9260 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
9261                                      const TargetLowering &TLI) {
9262   DebugLoc dl = N->getDebugLoc();
9263   EVT VT = N->getValueType(0);
9264   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
9265
9266   if (VT.getSizeInBits() != 128)
9267     return SDValue();
9268
9269   SmallVector<SDValue, 16> Elts;
9270   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
9271     Elts.push_back(DAG.getShuffleScalarElt(SVN, i));
9272
9273   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
9274 }
9275
9276 /// PerformShuffleCombine - Detect vector gather/scatter index generation
9277 /// and convert it from being a bunch of shuffles and extracts to a simple
9278 /// store and scalar loads to extract the elements.
9279 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
9280                                                 const TargetLowering &TLI) {
9281   SDValue InputVector = N->getOperand(0);
9282
9283   // Only operate on vectors of 4 elements, where the alternative shuffling
9284   // gets to be more expensive.
9285   if (InputVector.getValueType() != MVT::v4i32)
9286     return SDValue();
9287
9288   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
9289   // single use which is a sign-extend or zero-extend, and all elements are
9290   // used.
9291   SmallVector<SDNode *, 4> Uses;
9292   unsigned ExtractedElements = 0;
9293   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
9294        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
9295     if (UI.getUse().getResNo() != InputVector.getResNo())
9296       return SDValue();
9297
9298     SDNode *Extract = *UI;
9299     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
9300       return SDValue();
9301
9302     if (Extract->getValueType(0) != MVT::i32)
9303       return SDValue();
9304     if (!Extract->hasOneUse())
9305       return SDValue();
9306     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
9307         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
9308       return SDValue();
9309     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
9310       return SDValue();
9311
9312     // Record which element was extracted.
9313     ExtractedElements |=
9314       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
9315
9316     Uses.push_back(Extract);
9317   }
9318
9319   // If not all the elements were used, this may not be worthwhile.
9320   if (ExtractedElements != 15)
9321     return SDValue();
9322
9323   // Ok, we've now decided to do the transformation.
9324   DebugLoc dl = InputVector.getDebugLoc();
9325
9326   // Store the value to a temporary stack slot.
9327   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9328   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL,
9329                             0, false, false, 0);
9330
9331   // Replace each use (extract) with a load of the appropriate element.
9332   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9333        UE = Uses.end(); UI != UE; ++UI) {
9334     SDNode *Extract = *UI;
9335
9336     // Compute the element's address.
9337     SDValue Idx = Extract->getOperand(1);
9338     unsigned EltSize =
9339         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9340     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9341     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9342
9343     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
9344                                      OffsetVal, StackPtr);
9345
9346     // Load the scalar.
9347     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
9348                                      ScalarAddr, NULL, 0, false, false, 0);
9349
9350     // Replace the exact with the load.
9351     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9352   }
9353
9354   // The replacement was made in place; don't return anything.
9355   return SDValue();
9356 }
9357
9358 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9359 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9360                                     const X86Subtarget *Subtarget) {
9361   DebugLoc DL = N->getDebugLoc();
9362   SDValue Cond = N->getOperand(0);
9363   // Get the LHS/RHS of the select.
9364   SDValue LHS = N->getOperand(1);
9365   SDValue RHS = N->getOperand(2);
9366
9367   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9368   // instructions match the semantics of the common C idiom x<y?x:y but not
9369   // x<=y?x:y, because of how they handle negative zero (which can be
9370   // ignored in unsafe-math mode).
9371   if (Subtarget->hasSSE2() &&
9372       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9373       Cond.getOpcode() == ISD::SETCC) {
9374     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9375
9376     unsigned Opcode = 0;
9377     // Check for x CC y ? x : y.
9378     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9379         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9380       switch (CC) {
9381       default: break;
9382       case ISD::SETULT:
9383         // Converting this to a min would handle NaNs incorrectly, and swapping
9384         // the operands would cause it to handle comparisons between positive
9385         // and negative zero incorrectly.
9386         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9387           if (!UnsafeFPMath &&
9388               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9389             break;
9390           std::swap(LHS, RHS);
9391         }
9392         Opcode = X86ISD::FMIN;
9393         break;
9394       case ISD::SETOLE:
9395         // Converting this to a min would handle comparisons between positive
9396         // and negative zero incorrectly.
9397         if (!UnsafeFPMath &&
9398             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9399           break;
9400         Opcode = X86ISD::FMIN;
9401         break;
9402       case ISD::SETULE:
9403         // Converting this to a min would handle both negative zeros and NaNs
9404         // incorrectly, but we can swap the operands to fix both.
9405         std::swap(LHS, RHS);
9406       case ISD::SETOLT:
9407       case ISD::SETLT:
9408       case ISD::SETLE:
9409         Opcode = X86ISD::FMIN;
9410         break;
9411
9412       case ISD::SETOGE:
9413         // Converting this to a max would handle comparisons between positive
9414         // and negative zero incorrectly.
9415         if (!UnsafeFPMath &&
9416             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9417           break;
9418         Opcode = X86ISD::FMAX;
9419         break;
9420       case ISD::SETUGT:
9421         // Converting this to a max would handle NaNs incorrectly, and swapping
9422         // the operands would cause it to handle comparisons between positive
9423         // and negative zero incorrectly.
9424         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9425           if (!UnsafeFPMath &&
9426               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9427             break;
9428           std::swap(LHS, RHS);
9429         }
9430         Opcode = X86ISD::FMAX;
9431         break;
9432       case ISD::SETUGE:
9433         // Converting this to a max would handle both negative zeros and NaNs
9434         // incorrectly, but we can swap the operands to fix both.
9435         std::swap(LHS, RHS);
9436       case ISD::SETOGT:
9437       case ISD::SETGT:
9438       case ISD::SETGE:
9439         Opcode = X86ISD::FMAX;
9440         break;
9441       }
9442     // Check for x CC y ? y : x -- a min/max with reversed arms.
9443     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9444                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9445       switch (CC) {
9446       default: break;
9447       case ISD::SETOGE:
9448         // Converting this to a min would handle comparisons between positive
9449         // and negative zero incorrectly, and swapping the operands would
9450         // cause it to handle NaNs incorrectly.
9451         if (!UnsafeFPMath &&
9452             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9453           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9454             break;
9455           std::swap(LHS, RHS);
9456         }
9457         Opcode = X86ISD::FMIN;
9458         break;
9459       case ISD::SETUGT:
9460         // Converting this to a min would handle NaNs incorrectly.
9461         if (!UnsafeFPMath &&
9462             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9463           break;
9464         Opcode = X86ISD::FMIN;
9465         break;
9466       case ISD::SETUGE:
9467         // Converting this to a min would handle both negative zeros and NaNs
9468         // incorrectly, but we can swap the operands to fix both.
9469         std::swap(LHS, RHS);
9470       case ISD::SETOGT:
9471       case ISD::SETGT:
9472       case ISD::SETGE:
9473         Opcode = X86ISD::FMIN;
9474         break;
9475
9476       case ISD::SETULT:
9477         // Converting this to a max would handle NaNs incorrectly.
9478         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9479           break;
9480         Opcode = X86ISD::FMAX;
9481         break;
9482       case ISD::SETOLE:
9483         // Converting this to a max would handle comparisons between positive
9484         // and negative zero incorrectly, and swapping the operands would
9485         // cause it to handle NaNs incorrectly.
9486         if (!UnsafeFPMath &&
9487             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9488           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9489             break;
9490           std::swap(LHS, RHS);
9491         }
9492         Opcode = X86ISD::FMAX;
9493         break;
9494       case ISD::SETULE:
9495         // Converting this to a max would handle both negative zeros and NaNs
9496         // incorrectly, but we can swap the operands to fix both.
9497         std::swap(LHS, RHS);
9498       case ISD::SETOLT:
9499       case ISD::SETLT:
9500       case ISD::SETLE:
9501         Opcode = X86ISD::FMAX;
9502         break;
9503       }
9504     }
9505
9506     if (Opcode)
9507       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9508   }
9509
9510   // If this is a select between two integer constants, try to do some
9511   // optimizations.
9512   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9513     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9514       // Don't do this for crazy integer types.
9515       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9516         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9517         // so that TrueC (the true value) is larger than FalseC.
9518         bool NeedsCondInvert = false;
9519
9520         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9521             // Efficiently invertible.
9522             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9523              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9524               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9525           NeedsCondInvert = true;
9526           std::swap(TrueC, FalseC);
9527         }
9528
9529         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9530         if (FalseC->getAPIntValue() == 0 &&
9531             TrueC->getAPIntValue().isPowerOf2()) {
9532           if (NeedsCondInvert) // Invert the condition if needed.
9533             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9534                                DAG.getConstant(1, Cond.getValueType()));
9535
9536           // Zero extend the condition if needed.
9537           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9538
9539           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9540           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9541                              DAG.getConstant(ShAmt, MVT::i8));
9542         }
9543
9544         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9545         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9546           if (NeedsCondInvert) // Invert the condition if needed.
9547             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9548                                DAG.getConstant(1, Cond.getValueType()));
9549
9550           // Zero extend the condition if needed.
9551           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9552                              FalseC->getValueType(0), Cond);
9553           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9554                              SDValue(FalseC, 0));
9555         }
9556
9557         // Optimize cases that will turn into an LEA instruction.  This requires
9558         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9559         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9560           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9561           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9562
9563           bool isFastMultiplier = false;
9564           if (Diff < 10) {
9565             switch ((unsigned char)Diff) {
9566               default: break;
9567               case 1:  // result = add base, cond
9568               case 2:  // result = lea base(    , cond*2)
9569               case 3:  // result = lea base(cond, cond*2)
9570               case 4:  // result = lea base(    , cond*4)
9571               case 5:  // result = lea base(cond, cond*4)
9572               case 8:  // result = lea base(    , cond*8)
9573               case 9:  // result = lea base(cond, cond*8)
9574                 isFastMultiplier = true;
9575                 break;
9576             }
9577           }
9578
9579           if (isFastMultiplier) {
9580             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9581             if (NeedsCondInvert) // Invert the condition if needed.
9582               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9583                                  DAG.getConstant(1, Cond.getValueType()));
9584
9585             // Zero extend the condition if needed.
9586             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9587                                Cond);
9588             // Scale the condition by the difference.
9589             if (Diff != 1)
9590               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9591                                  DAG.getConstant(Diff, Cond.getValueType()));
9592
9593             // Add the base if non-zero.
9594             if (FalseC->getAPIntValue() != 0)
9595               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9596                                  SDValue(FalseC, 0));
9597             return Cond;
9598           }
9599         }
9600       }
9601   }
9602
9603   return SDValue();
9604 }
9605
9606 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9607 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9608                                   TargetLowering::DAGCombinerInfo &DCI) {
9609   DebugLoc DL = N->getDebugLoc();
9610
9611   // If the flag operand isn't dead, don't touch this CMOV.
9612   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9613     return SDValue();
9614
9615   // If this is a select between two integer constants, try to do some
9616   // optimizations.  Note that the operands are ordered the opposite of SELECT
9617   // operands.
9618   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9619     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9620       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9621       // larger than FalseC (the false value).
9622       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9623
9624       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9625         CC = X86::GetOppositeBranchCondition(CC);
9626         std::swap(TrueC, FalseC);
9627       }
9628
9629       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9630       // This is efficient for any integer data type (including i8/i16) and
9631       // shift amount.
9632       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9633         SDValue Cond = N->getOperand(3);
9634         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9635                            DAG.getConstant(CC, MVT::i8), Cond);
9636
9637         // Zero extend the condition if needed.
9638         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9639
9640         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9641         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9642                            DAG.getConstant(ShAmt, MVT::i8));
9643         if (N->getNumValues() == 2)  // Dead flag value?
9644           return DCI.CombineTo(N, Cond, SDValue());
9645         return Cond;
9646       }
9647
9648       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9649       // for any integer data type, including i8/i16.
9650       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9651         SDValue Cond = N->getOperand(3);
9652         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9653                            DAG.getConstant(CC, MVT::i8), Cond);
9654
9655         // Zero extend the condition if needed.
9656         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9657                            FalseC->getValueType(0), Cond);
9658         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9659                            SDValue(FalseC, 0));
9660
9661         if (N->getNumValues() == 2)  // Dead flag value?
9662           return DCI.CombineTo(N, Cond, SDValue());
9663         return Cond;
9664       }
9665
9666       // Optimize cases that will turn into an LEA instruction.  This requires
9667       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9668       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9669         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9670         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9671
9672         bool isFastMultiplier = false;
9673         if (Diff < 10) {
9674           switch ((unsigned char)Diff) {
9675           default: break;
9676           case 1:  // result = add base, cond
9677           case 2:  // result = lea base(    , cond*2)
9678           case 3:  // result = lea base(cond, cond*2)
9679           case 4:  // result = lea base(    , cond*4)
9680           case 5:  // result = lea base(cond, cond*4)
9681           case 8:  // result = lea base(    , cond*8)
9682           case 9:  // result = lea base(cond, cond*8)
9683             isFastMultiplier = true;
9684             break;
9685           }
9686         }
9687
9688         if (isFastMultiplier) {
9689           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9690           SDValue Cond = N->getOperand(3);
9691           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9692                              DAG.getConstant(CC, MVT::i8), Cond);
9693           // Zero extend the condition if needed.
9694           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9695                              Cond);
9696           // Scale the condition by the difference.
9697           if (Diff != 1)
9698             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9699                                DAG.getConstant(Diff, Cond.getValueType()));
9700
9701           // Add the base if non-zero.
9702           if (FalseC->getAPIntValue() != 0)
9703             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9704                                SDValue(FalseC, 0));
9705           if (N->getNumValues() == 2)  // Dead flag value?
9706             return DCI.CombineTo(N, Cond, SDValue());
9707           return Cond;
9708         }
9709       }
9710     }
9711   }
9712   return SDValue();
9713 }
9714
9715
9716 /// PerformMulCombine - Optimize a single multiply with constant into two
9717 /// in order to implement it with two cheaper instructions, e.g.
9718 /// LEA + SHL, LEA + LEA.
9719 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9720                                  TargetLowering::DAGCombinerInfo &DCI) {
9721   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9722     return SDValue();
9723
9724   EVT VT = N->getValueType(0);
9725   if (VT != MVT::i64)
9726     return SDValue();
9727
9728   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9729   if (!C)
9730     return SDValue();
9731   uint64_t MulAmt = C->getZExtValue();
9732   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9733     return SDValue();
9734
9735   uint64_t MulAmt1 = 0;
9736   uint64_t MulAmt2 = 0;
9737   if ((MulAmt % 9) == 0) {
9738     MulAmt1 = 9;
9739     MulAmt2 = MulAmt / 9;
9740   } else if ((MulAmt % 5) == 0) {
9741     MulAmt1 = 5;
9742     MulAmt2 = MulAmt / 5;
9743   } else if ((MulAmt % 3) == 0) {
9744     MulAmt1 = 3;
9745     MulAmt2 = MulAmt / 3;
9746   }
9747   if (MulAmt2 &&
9748       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9749     DebugLoc DL = N->getDebugLoc();
9750
9751     if (isPowerOf2_64(MulAmt2) &&
9752         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9753       // If second multiplifer is pow2, issue it first. We want the multiply by
9754       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9755       // is an add.
9756       std::swap(MulAmt1, MulAmt2);
9757
9758     SDValue NewMul;
9759     if (isPowerOf2_64(MulAmt1))
9760       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9761                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9762     else
9763       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9764                            DAG.getConstant(MulAmt1, VT));
9765
9766     if (isPowerOf2_64(MulAmt2))
9767       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9768                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9769     else
9770       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9771                            DAG.getConstant(MulAmt2, VT));
9772
9773     // Do not add new nodes to DAG combiner worklist.
9774     DCI.CombineTo(N, NewMul, false);
9775   }
9776   return SDValue();
9777 }
9778
9779 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9780   SDValue N0 = N->getOperand(0);
9781   SDValue N1 = N->getOperand(1);
9782   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9783   EVT VT = N0.getValueType();
9784
9785   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9786   // since the result of setcc_c is all zero's or all ones.
9787   if (N1C && N0.getOpcode() == ISD::AND &&
9788       N0.getOperand(1).getOpcode() == ISD::Constant) {
9789     SDValue N00 = N0.getOperand(0);
9790     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9791         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9792           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9793          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9794       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9795       APInt ShAmt = N1C->getAPIntValue();
9796       Mask = Mask.shl(ShAmt);
9797       if (Mask != 0)
9798         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9799                            N00, DAG.getConstant(Mask, VT));
9800     }
9801   }
9802
9803   return SDValue();
9804 }
9805
9806 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9807 ///                       when possible.
9808 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9809                                    const X86Subtarget *Subtarget) {
9810   EVT VT = N->getValueType(0);
9811   if (!VT.isVector() && VT.isInteger() &&
9812       N->getOpcode() == ISD::SHL)
9813     return PerformSHLCombine(N, DAG);
9814
9815   // On X86 with SSE2 support, we can transform this to a vector shift if
9816   // all elements are shifted by the same amount.  We can't do this in legalize
9817   // because the a constant vector is typically transformed to a constant pool
9818   // so we have no knowledge of the shift amount.
9819   if (!Subtarget->hasSSE2())
9820     return SDValue();
9821
9822   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9823     return SDValue();
9824
9825   SDValue ShAmtOp = N->getOperand(1);
9826   EVT EltVT = VT.getVectorElementType();
9827   DebugLoc DL = N->getDebugLoc();
9828   SDValue BaseShAmt = SDValue();
9829   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9830     unsigned NumElts = VT.getVectorNumElements();
9831     unsigned i = 0;
9832     for (; i != NumElts; ++i) {
9833       SDValue Arg = ShAmtOp.getOperand(i);
9834       if (Arg.getOpcode() == ISD::UNDEF) continue;
9835       BaseShAmt = Arg;
9836       break;
9837     }
9838     for (; i != NumElts; ++i) {
9839       SDValue Arg = ShAmtOp.getOperand(i);
9840       if (Arg.getOpcode() == ISD::UNDEF) continue;
9841       if (Arg != BaseShAmt) {
9842         return SDValue();
9843       }
9844     }
9845   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9846              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9847     SDValue InVec = ShAmtOp.getOperand(0);
9848     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9849       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9850       unsigned i = 0;
9851       for (; i != NumElts; ++i) {
9852         SDValue Arg = InVec.getOperand(i);
9853         if (Arg.getOpcode() == ISD::UNDEF) continue;
9854         BaseShAmt = Arg;
9855         break;
9856       }
9857     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9858        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9859          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9860          if (C->getZExtValue() == SplatIdx)
9861            BaseShAmt = InVec.getOperand(1);
9862        }
9863     }
9864     if (BaseShAmt.getNode() == 0)
9865       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9866                               DAG.getIntPtrConstant(0));
9867   } else
9868     return SDValue();
9869
9870   // The shift amount is an i32.
9871   if (EltVT.bitsGT(MVT::i32))
9872     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9873   else if (EltVT.bitsLT(MVT::i32))
9874     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9875
9876   // The shift amount is identical so we can do a vector shift.
9877   SDValue  ValOp = N->getOperand(0);
9878   switch (N->getOpcode()) {
9879   default:
9880     llvm_unreachable("Unknown shift opcode!");
9881     break;
9882   case ISD::SHL:
9883     if (VT == MVT::v2i64)
9884       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9885                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9886                          ValOp, BaseShAmt);
9887     if (VT == MVT::v4i32)
9888       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9889                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9890                          ValOp, BaseShAmt);
9891     if (VT == MVT::v8i16)
9892       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9893                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9894                          ValOp, BaseShAmt);
9895     break;
9896   case ISD::SRA:
9897     if (VT == MVT::v4i32)
9898       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9899                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9900                          ValOp, BaseShAmt);
9901     if (VT == MVT::v8i16)
9902       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9903                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9904                          ValOp, BaseShAmt);
9905     break;
9906   case ISD::SRL:
9907     if (VT == MVT::v2i64)
9908       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9909                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9910                          ValOp, BaseShAmt);
9911     if (VT == MVT::v4i32)
9912       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9913                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9914                          ValOp, BaseShAmt);
9915     if (VT ==  MVT::v8i16)
9916       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9917                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9918                          ValOp, BaseShAmt);
9919     break;
9920   }
9921   return SDValue();
9922 }
9923
9924 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9925                                 TargetLowering::DAGCombinerInfo &DCI,
9926                                 const X86Subtarget *Subtarget) {
9927   if (DCI.isBeforeLegalizeOps())
9928     return SDValue();
9929
9930   EVT VT = N->getValueType(0);
9931   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
9932     return SDValue();
9933
9934   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9935   SDValue N0 = N->getOperand(0);
9936   SDValue N1 = N->getOperand(1);
9937   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9938     std::swap(N0, N1);
9939   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9940     return SDValue();
9941   if (!N0.hasOneUse() || !N1.hasOneUse())
9942     return SDValue();
9943
9944   SDValue ShAmt0 = N0.getOperand(1);
9945   if (ShAmt0.getValueType() != MVT::i8)
9946     return SDValue();
9947   SDValue ShAmt1 = N1.getOperand(1);
9948   if (ShAmt1.getValueType() != MVT::i8)
9949     return SDValue();
9950   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9951     ShAmt0 = ShAmt0.getOperand(0);
9952   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9953     ShAmt1 = ShAmt1.getOperand(0);
9954
9955   DebugLoc DL = N->getDebugLoc();
9956   unsigned Opc = X86ISD::SHLD;
9957   SDValue Op0 = N0.getOperand(0);
9958   SDValue Op1 = N1.getOperand(0);
9959   if (ShAmt0.getOpcode() == ISD::SUB) {
9960     Opc = X86ISD::SHRD;
9961     std::swap(Op0, Op1);
9962     std::swap(ShAmt0, ShAmt1);
9963   }
9964
9965   unsigned Bits = VT.getSizeInBits();
9966   if (ShAmt1.getOpcode() == ISD::SUB) {
9967     SDValue Sum = ShAmt1.getOperand(0);
9968     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9969       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
9970       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
9971         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
9972       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
9973         return DAG.getNode(Opc, DL, VT,
9974                            Op0, Op1,
9975                            DAG.getNode(ISD::TRUNCATE, DL,
9976                                        MVT::i8, ShAmt0));
9977     }
9978   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9979     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9980     if (ShAmt0C &&
9981         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
9982       return DAG.getNode(Opc, DL, VT,
9983                          N0.getOperand(0), N1.getOperand(0),
9984                          DAG.getNode(ISD::TRUNCATE, DL,
9985                                        MVT::i8, ShAmt0));
9986   }
9987
9988   return SDValue();
9989 }
9990
9991 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9992 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9993                                    const X86Subtarget *Subtarget) {
9994   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9995   // the FP state in cases where an emms may be missing.
9996   // A preferable solution to the general problem is to figure out the right
9997   // places to insert EMMS.  This qualifies as a quick hack.
9998
9999   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
10000   StoreSDNode *St = cast<StoreSDNode>(N);
10001   EVT VT = St->getValue().getValueType();
10002   if (VT.getSizeInBits() != 64)
10003     return SDValue();
10004
10005   const Function *F = DAG.getMachineFunction().getFunction();
10006   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
10007   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
10008     && Subtarget->hasSSE2();
10009   if ((VT.isVector() ||
10010        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
10011       isa<LoadSDNode>(St->getValue()) &&
10012       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
10013       St->getChain().hasOneUse() && !St->isVolatile()) {
10014     SDNode* LdVal = St->getValue().getNode();
10015     LoadSDNode *Ld = 0;
10016     int TokenFactorIndex = -1;
10017     SmallVector<SDValue, 8> Ops;
10018     SDNode* ChainVal = St->getChain().getNode();
10019     // Must be a store of a load.  We currently handle two cases:  the load
10020     // is a direct child, and it's under an intervening TokenFactor.  It is
10021     // possible to dig deeper under nested TokenFactors.
10022     if (ChainVal == LdVal)
10023       Ld = cast<LoadSDNode>(St->getChain());
10024     else if (St->getValue().hasOneUse() &&
10025              ChainVal->getOpcode() == ISD::TokenFactor) {
10026       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
10027         if (ChainVal->getOperand(i).getNode() == LdVal) {
10028           TokenFactorIndex = i;
10029           Ld = cast<LoadSDNode>(St->getValue());
10030         } else
10031           Ops.push_back(ChainVal->getOperand(i));
10032       }
10033     }
10034
10035     if (!Ld || !ISD::isNormalLoad(Ld))
10036       return SDValue();
10037
10038     // If this is not the MMX case, i.e. we are just turning i64 load/store
10039     // into f64 load/store, avoid the transformation if there are multiple
10040     // uses of the loaded value.
10041     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
10042       return SDValue();
10043
10044     DebugLoc LdDL = Ld->getDebugLoc();
10045     DebugLoc StDL = N->getDebugLoc();
10046     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
10047     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
10048     // pair instead.
10049     if (Subtarget->is64Bit() || F64IsLegal) {
10050       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
10051       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
10052                                   Ld->getBasePtr(), Ld->getSrcValue(),
10053                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
10054                                   Ld->isNonTemporal(), Ld->getAlignment());
10055       SDValue NewChain = NewLd.getValue(1);
10056       if (TokenFactorIndex != -1) {
10057         Ops.push_back(NewChain);
10058         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10059                                Ops.size());
10060       }
10061       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
10062                           St->getSrcValue(), St->getSrcValueOffset(),
10063                           St->isVolatile(), St->isNonTemporal(),
10064                           St->getAlignment());
10065     }
10066
10067     // Otherwise, lower to two pairs of 32-bit loads / stores.
10068     SDValue LoAddr = Ld->getBasePtr();
10069     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
10070                                  DAG.getConstant(4, MVT::i32));
10071
10072     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
10073                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
10074                                Ld->isVolatile(), Ld->isNonTemporal(),
10075                                Ld->getAlignment());
10076     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
10077                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
10078                                Ld->isVolatile(), Ld->isNonTemporal(),
10079                                MinAlign(Ld->getAlignment(), 4));
10080
10081     SDValue NewChain = LoLd.getValue(1);
10082     if (TokenFactorIndex != -1) {
10083       Ops.push_back(LoLd);
10084       Ops.push_back(HiLd);
10085       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10086                              Ops.size());
10087     }
10088
10089     LoAddr = St->getBasePtr();
10090     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
10091                          DAG.getConstant(4, MVT::i32));
10092
10093     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
10094                                 St->getSrcValue(), St->getSrcValueOffset(),
10095                                 St->isVolatile(), St->isNonTemporal(),
10096                                 St->getAlignment());
10097     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
10098                                 St->getSrcValue(),
10099                                 St->getSrcValueOffset() + 4,
10100                                 St->isVolatile(),
10101                                 St->isNonTemporal(),
10102                                 MinAlign(St->getAlignment(), 4));
10103     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
10104   }
10105   return SDValue();
10106 }
10107
10108 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
10109 /// X86ISD::FXOR nodes.
10110 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
10111   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
10112   // F[X]OR(0.0, x) -> x
10113   // F[X]OR(x, 0.0) -> x
10114   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10115     if (C->getValueAPF().isPosZero())
10116       return N->getOperand(1);
10117   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10118     if (C->getValueAPF().isPosZero())
10119       return N->getOperand(0);
10120   return SDValue();
10121 }
10122
10123 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
10124 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
10125   // FAND(0.0, x) -> 0.0
10126   // FAND(x, 0.0) -> 0.0
10127   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10128     if (C->getValueAPF().isPosZero())
10129       return N->getOperand(0);
10130   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10131     if (C->getValueAPF().isPosZero())
10132       return N->getOperand(1);
10133   return SDValue();
10134 }
10135
10136 static SDValue PerformBTCombine(SDNode *N,
10137                                 SelectionDAG &DAG,
10138                                 TargetLowering::DAGCombinerInfo &DCI) {
10139   // BT ignores high bits in the bit index operand.
10140   SDValue Op1 = N->getOperand(1);
10141   if (Op1.hasOneUse()) {
10142     unsigned BitWidth = Op1.getValueSizeInBits();
10143     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
10144     APInt KnownZero, KnownOne;
10145     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
10146                                           !DCI.isBeforeLegalizeOps());
10147     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10148     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
10149         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
10150       DCI.CommitTargetLoweringOpt(TLO);
10151   }
10152   return SDValue();
10153 }
10154
10155 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
10156   SDValue Op = N->getOperand(0);
10157   if (Op.getOpcode() == ISD::BIT_CONVERT)
10158     Op = Op.getOperand(0);
10159   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
10160   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
10161       VT.getVectorElementType().getSizeInBits() ==
10162       OpVT.getVectorElementType().getSizeInBits()) {
10163     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
10164   }
10165   return SDValue();
10166 }
10167
10168 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
10169   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
10170   //           (and (i32 x86isd::setcc_carry), 1)
10171   // This eliminates the zext. This transformation is necessary because
10172   // ISD::SETCC is always legalized to i8.
10173   DebugLoc dl = N->getDebugLoc();
10174   SDValue N0 = N->getOperand(0);
10175   EVT VT = N->getValueType(0);
10176   if (N0.getOpcode() == ISD::AND &&
10177       N0.hasOneUse() &&
10178       N0.getOperand(0).hasOneUse()) {
10179     SDValue N00 = N0.getOperand(0);
10180     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
10181       return SDValue();
10182     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
10183     if (!C || C->getZExtValue() != 1)
10184       return SDValue();
10185     return DAG.getNode(ISD::AND, dl, VT,
10186                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
10187                                    N00.getOperand(0), N00.getOperand(1)),
10188                        DAG.getConstant(1, VT));
10189   }
10190
10191   return SDValue();
10192 }
10193
10194 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
10195                                              DAGCombinerInfo &DCI) const {
10196   SelectionDAG &DAG = DCI.DAG;
10197   switch (N->getOpcode()) {
10198   default: break;
10199   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
10200   case ISD::EXTRACT_VECTOR_ELT:
10201                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
10202   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
10203   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
10204   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
10205   case ISD::SHL:
10206   case ISD::SRA:
10207   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
10208   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
10209   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
10210   case X86ISD::FXOR:
10211   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
10212   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
10213   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
10214   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
10215   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
10216   }
10217
10218   return SDValue();
10219 }
10220
10221 /// isTypeDesirableForOp - Return true if the target has native support for
10222 /// the specified value type and it is 'desirable' to use the type for the
10223 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
10224 /// instruction encodings are longer and some i16 instructions are slow.
10225 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
10226   if (!isTypeLegal(VT))
10227     return false;
10228   if (VT != MVT::i16)
10229     return true;
10230
10231   switch (Opc) {
10232   default:
10233     return true;
10234   case ISD::LOAD:
10235   case ISD::SIGN_EXTEND:
10236   case ISD::ZERO_EXTEND:
10237   case ISD::ANY_EXTEND:
10238   case ISD::SHL:
10239   case ISD::SRL:
10240   case ISD::SUB:
10241   case ISD::ADD:
10242   case ISD::MUL:
10243   case ISD::AND:
10244   case ISD::OR:
10245   case ISD::XOR:
10246     return false;
10247   }
10248 }
10249
10250 static bool MayFoldLoad(SDValue Op) {
10251   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
10252 }
10253
10254 static bool MayFoldIntoStore(SDValue Op) {
10255   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
10256 }
10257
10258 /// IsDesirableToPromoteOp - This method query the target whether it is
10259 /// beneficial for dag combiner to promote the specified node. If true, it
10260 /// should return the desired promotion type by reference.
10261 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
10262   EVT VT = Op.getValueType();
10263   if (VT != MVT::i16)
10264     return false;
10265
10266   bool Promote = false;
10267   bool Commute = false;
10268   switch (Op.getOpcode()) {
10269   default: break;
10270   case ISD::LOAD: {
10271     LoadSDNode *LD = cast<LoadSDNode>(Op);
10272     // If the non-extending load has a single use and it's not live out, then it
10273     // might be folded.
10274     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
10275                                                      Op.hasOneUse()*/) {
10276       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
10277              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
10278         // The only case where we'd want to promote LOAD (rather then it being
10279         // promoted as an operand is when it's only use is liveout.
10280         if (UI->getOpcode() != ISD::CopyToReg)
10281           return false;
10282       }
10283     }
10284     Promote = true;
10285     break;
10286   }
10287   case ISD::SIGN_EXTEND:
10288   case ISD::ZERO_EXTEND:
10289   case ISD::ANY_EXTEND:
10290     Promote = true;
10291     break;
10292   case ISD::SHL:
10293   case ISD::SRL: {
10294     SDValue N0 = Op.getOperand(0);
10295     // Look out for (store (shl (load), x)).
10296     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
10297       return false;
10298     Promote = true;
10299     break;
10300   }
10301   case ISD::ADD:
10302   case ISD::MUL:
10303   case ISD::AND:
10304   case ISD::OR:
10305   case ISD::XOR:
10306     Commute = true;
10307     // fallthrough
10308   case ISD::SUB: {
10309     SDValue N0 = Op.getOperand(0);
10310     SDValue N1 = Op.getOperand(1);
10311     if (!Commute && MayFoldLoad(N1))
10312       return false;
10313     // Avoid disabling potential load folding opportunities.
10314     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
10315       return false;
10316     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
10317       return false;
10318     Promote = true;
10319   }
10320   }
10321
10322   PVT = MVT::i32;
10323   return Promote;
10324 }
10325
10326 //===----------------------------------------------------------------------===//
10327 //                           X86 Inline Assembly Support
10328 //===----------------------------------------------------------------------===//
10329
10330 static bool LowerToBSwap(CallInst *CI) {
10331   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10332   // we will turn this bswap into something that will be lowered to logical ops
10333   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10334   // so don't worry about this.
10335
10336   // Verify this is a simple bswap.
10337   if (CI->getNumArgOperands() != 1 ||
10338       CI->getType() != CI->getArgOperand(0)->getType() ||
10339       !CI->getType()->isIntegerTy())
10340     return false;
10341
10342   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10343   if (!Ty || Ty->getBitWidth() % 16 != 0)
10344     return false;
10345
10346   // Okay, we can do this xform, do so now.
10347   const Type *Tys[] = { Ty };
10348   Module *M = CI->getParent()->getParent()->getParent();
10349   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10350
10351   Value *Op = CI->getArgOperand(0);
10352   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10353
10354   CI->replaceAllUsesWith(Op);
10355   CI->eraseFromParent();
10356   return true;
10357 }
10358
10359 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10360   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10361   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10362
10363   std::string AsmStr = IA->getAsmString();
10364
10365   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10366   SmallVector<StringRef, 4> AsmPieces;
10367   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10368
10369   switch (AsmPieces.size()) {
10370   default: return false;
10371   case 1:
10372     AsmStr = AsmPieces[0];
10373     AsmPieces.clear();
10374     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10375
10376     // bswap $0
10377     if (AsmPieces.size() == 2 &&
10378         (AsmPieces[0] == "bswap" ||
10379          AsmPieces[0] == "bswapq" ||
10380          AsmPieces[0] == "bswapl") &&
10381         (AsmPieces[1] == "$0" ||
10382          AsmPieces[1] == "${0:q}")) {
10383       // No need to check constraints, nothing other than the equivalent of
10384       // "=r,0" would be valid here.
10385       return LowerToBSwap(CI);
10386     }
10387     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10388     if (CI->getType()->isIntegerTy(16) &&
10389         AsmPieces.size() == 3 &&
10390         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10391         AsmPieces[1] == "$$8," &&
10392         AsmPieces[2] == "${0:w}" &&
10393         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10394       AsmPieces.clear();
10395       const std::string &Constraints = IA->getConstraintString();
10396       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10397       std::sort(AsmPieces.begin(), AsmPieces.end());
10398       if (AsmPieces.size() == 4 &&
10399           AsmPieces[0] == "~{cc}" &&
10400           AsmPieces[1] == "~{dirflag}" &&
10401           AsmPieces[2] == "~{flags}" &&
10402           AsmPieces[3] == "~{fpsr}") {
10403         return LowerToBSwap(CI);
10404       }
10405     }
10406     break;
10407   case 3:
10408     if (CI->getType()->isIntegerTy(64) &&
10409         Constraints.size() >= 2 &&
10410         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10411         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10412       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10413       SmallVector<StringRef, 4> Words;
10414       SplitString(AsmPieces[0], Words, " \t");
10415       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10416         Words.clear();
10417         SplitString(AsmPieces[1], Words, " \t");
10418         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10419           Words.clear();
10420           SplitString(AsmPieces[2], Words, " \t,");
10421           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10422               Words[2] == "%edx") {
10423             return LowerToBSwap(CI);
10424           }
10425         }
10426       }
10427     }
10428     break;
10429   }
10430   return false;
10431 }
10432
10433
10434
10435 /// getConstraintType - Given a constraint letter, return the type of
10436 /// constraint it is for this target.
10437 X86TargetLowering::ConstraintType
10438 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10439   if (Constraint.size() == 1) {
10440     switch (Constraint[0]) {
10441     case 'A':
10442       return C_Register;
10443     case 'f':
10444     case 'r':
10445     case 'R':
10446     case 'l':
10447     case 'q':
10448     case 'Q':
10449     case 'x':
10450     case 'y':
10451     case 'Y':
10452       return C_RegisterClass;
10453     case 'e':
10454     case 'Z':
10455       return C_Other;
10456     default:
10457       break;
10458     }
10459   }
10460   return TargetLowering::getConstraintType(Constraint);
10461 }
10462
10463 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10464 /// with another that has more specific requirements based on the type of the
10465 /// corresponding operand.
10466 const char *X86TargetLowering::
10467 LowerXConstraint(EVT ConstraintVT) const {
10468   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10469   // 'f' like normal targets.
10470   if (ConstraintVT.isFloatingPoint()) {
10471     if (Subtarget->hasSSE2())
10472       return "Y";
10473     if (Subtarget->hasSSE1())
10474       return "x";
10475   }
10476
10477   return TargetLowering::LowerXConstraint(ConstraintVT);
10478 }
10479
10480 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10481 /// vector.  If it is invalid, don't add anything to Ops.
10482 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10483                                                      char Constraint,
10484                                                      std::vector<SDValue>&Ops,
10485                                                      SelectionDAG &DAG) const {
10486   SDValue Result(0, 0);
10487
10488   switch (Constraint) {
10489   default: break;
10490   case 'I':
10491     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10492       if (C->getZExtValue() <= 31) {
10493         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10494         break;
10495       }
10496     }
10497     return;
10498   case 'J':
10499     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10500       if (C->getZExtValue() <= 63) {
10501         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10502         break;
10503       }
10504     }
10505     return;
10506   case 'K':
10507     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10508       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10509         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10510         break;
10511       }
10512     }
10513     return;
10514   case 'N':
10515     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10516       if (C->getZExtValue() <= 255) {
10517         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10518         break;
10519       }
10520     }
10521     return;
10522   case 'e': {
10523     // 32-bit signed value
10524     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10525       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10526                                            C->getSExtValue())) {
10527         // Widen to 64 bits here to get it sign extended.
10528         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10529         break;
10530       }
10531     // FIXME gcc accepts some relocatable values here too, but only in certain
10532     // memory models; it's complicated.
10533     }
10534     return;
10535   }
10536   case 'Z': {
10537     // 32-bit unsigned value
10538     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10539       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10540                                            C->getZExtValue())) {
10541         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10542         break;
10543       }
10544     }
10545     // FIXME gcc accepts some relocatable values here too, but only in certain
10546     // memory models; it's complicated.
10547     return;
10548   }
10549   case 'i': {
10550     // Literal immediates are always ok.
10551     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10552       // Widen to 64 bits here to get it sign extended.
10553       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10554       break;
10555     }
10556
10557     // In any sort of PIC mode addresses need to be computed at runtime by
10558     // adding in a register or some sort of table lookup.  These can't
10559     // be used as immediates.
10560     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
10561       return;
10562
10563     // If we are in non-pic codegen mode, we allow the address of a global (with
10564     // an optional displacement) to be used with 'i'.
10565     GlobalAddressSDNode *GA = 0;
10566     int64_t Offset = 0;
10567
10568     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10569     while (1) {
10570       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10571         Offset += GA->getOffset();
10572         break;
10573       } else if (Op.getOpcode() == ISD::ADD) {
10574         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10575           Offset += C->getZExtValue();
10576           Op = Op.getOperand(0);
10577           continue;
10578         }
10579       } else if (Op.getOpcode() == ISD::SUB) {
10580         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10581           Offset += -C->getZExtValue();
10582           Op = Op.getOperand(0);
10583           continue;
10584         }
10585       }
10586
10587       // Otherwise, this isn't something we can handle, reject it.
10588       return;
10589     }
10590
10591     const GlobalValue *GV = GA->getGlobal();
10592     // If we require an extra load to get this address, as in PIC mode, we
10593     // can't accept it.
10594     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10595                                                         getTargetMachine())))
10596       return;
10597
10598     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
10599                                         GA->getValueType(0), Offset);
10600     break;
10601   }
10602   }
10603
10604   if (Result.getNode()) {
10605     Ops.push_back(Result);
10606     return;
10607   }
10608   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10609 }
10610
10611 std::vector<unsigned> X86TargetLowering::
10612 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10613                                   EVT VT) const {
10614   if (Constraint.size() == 1) {
10615     // FIXME: not handling fp-stack yet!
10616     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10617     default: break;  // Unknown constraint letter
10618     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10619       if (Subtarget->is64Bit()) {
10620         if (VT == MVT::i32)
10621           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10622                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10623                                        X86::R10D,X86::R11D,X86::R12D,
10624                                        X86::R13D,X86::R14D,X86::R15D,
10625                                        X86::EBP, X86::ESP, 0);
10626         else if (VT == MVT::i16)
10627           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10628                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10629                                        X86::R10W,X86::R11W,X86::R12W,
10630                                        X86::R13W,X86::R14W,X86::R15W,
10631                                        X86::BP,  X86::SP, 0);
10632         else if (VT == MVT::i8)
10633           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10634                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10635                                        X86::R10B,X86::R11B,X86::R12B,
10636                                        X86::R13B,X86::R14B,X86::R15B,
10637                                        X86::BPL, X86::SPL, 0);
10638
10639         else if (VT == MVT::i64)
10640           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10641                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10642                                        X86::R10, X86::R11, X86::R12,
10643                                        X86::R13, X86::R14, X86::R15,
10644                                        X86::RBP, X86::RSP, 0);
10645
10646         break;
10647       }
10648       // 32-bit fallthrough
10649     case 'Q':   // Q_REGS
10650       if (VT == MVT::i32)
10651         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10652       else if (VT == MVT::i16)
10653         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10654       else if (VT == MVT::i8)
10655         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10656       else if (VT == MVT::i64)
10657         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10658       break;
10659     }
10660   }
10661
10662   return std::vector<unsigned>();
10663 }
10664
10665 std::pair<unsigned, const TargetRegisterClass*>
10666 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10667                                                 EVT VT) const {
10668   // First, see if this is a constraint that directly corresponds to an LLVM
10669   // register class.
10670   if (Constraint.size() == 1) {
10671     // GCC Constraint Letters
10672     switch (Constraint[0]) {
10673     default: break;
10674     case 'r':   // GENERAL_REGS
10675     case 'l':   // INDEX_REGS
10676       if (VT == MVT::i8)
10677         return std::make_pair(0U, X86::GR8RegisterClass);
10678       if (VT == MVT::i16)
10679         return std::make_pair(0U, X86::GR16RegisterClass);
10680       if (VT == MVT::i32 || !Subtarget->is64Bit())
10681         return std::make_pair(0U, X86::GR32RegisterClass);
10682       return std::make_pair(0U, X86::GR64RegisterClass);
10683     case 'R':   // LEGACY_REGS
10684       if (VT == MVT::i8)
10685         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10686       if (VT == MVT::i16)
10687         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10688       if (VT == MVT::i32 || !Subtarget->is64Bit())
10689         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10690       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10691     case 'f':  // FP Stack registers.
10692       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10693       // value to the correct fpstack register class.
10694       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10695         return std::make_pair(0U, X86::RFP32RegisterClass);
10696       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10697         return std::make_pair(0U, X86::RFP64RegisterClass);
10698       return std::make_pair(0U, X86::RFP80RegisterClass);
10699     case 'y':   // MMX_REGS if MMX allowed.
10700       if (!Subtarget->hasMMX()) break;
10701       return std::make_pair(0U, X86::VR64RegisterClass);
10702     case 'Y':   // SSE_REGS if SSE2 allowed
10703       if (!Subtarget->hasSSE2()) break;
10704       // FALL THROUGH.
10705     case 'x':   // SSE_REGS if SSE1 allowed
10706       if (!Subtarget->hasSSE1()) break;
10707
10708       switch (VT.getSimpleVT().SimpleTy) {
10709       default: break;
10710       // Scalar SSE types.
10711       case MVT::f32:
10712       case MVT::i32:
10713         return std::make_pair(0U, X86::FR32RegisterClass);
10714       case MVT::f64:
10715       case MVT::i64:
10716         return std::make_pair(0U, X86::FR64RegisterClass);
10717       // Vector types.
10718       case MVT::v16i8:
10719       case MVT::v8i16:
10720       case MVT::v4i32:
10721       case MVT::v2i64:
10722       case MVT::v4f32:
10723       case MVT::v2f64:
10724         return std::make_pair(0U, X86::VR128RegisterClass);
10725       }
10726       break;
10727     }
10728   }
10729
10730   // Use the default implementation in TargetLowering to convert the register
10731   // constraint into a member of a register class.
10732   std::pair<unsigned, const TargetRegisterClass*> Res;
10733   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10734
10735   // Not found as a standard register?
10736   if (Res.second == 0) {
10737     // Map st(0) -> st(7) -> ST0
10738     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10739         tolower(Constraint[1]) == 's' &&
10740         tolower(Constraint[2]) == 't' &&
10741         Constraint[3] == '(' &&
10742         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10743         Constraint[5] == ')' &&
10744         Constraint[6] == '}') {
10745
10746       Res.first = X86::ST0+Constraint[4]-'0';
10747       Res.second = X86::RFP80RegisterClass;
10748       return Res;
10749     }
10750
10751     // GCC allows "st(0)" to be called just plain "st".
10752     if (StringRef("{st}").equals_lower(Constraint)) {
10753       Res.first = X86::ST0;
10754       Res.second = X86::RFP80RegisterClass;
10755       return Res;
10756     }
10757
10758     // flags -> EFLAGS
10759     if (StringRef("{flags}").equals_lower(Constraint)) {
10760       Res.first = X86::EFLAGS;
10761       Res.second = X86::CCRRegisterClass;
10762       return Res;
10763     }
10764
10765     // 'A' means EAX + EDX.
10766     if (Constraint == "A") {
10767       Res.first = X86::EAX;
10768       Res.second = X86::GR32_ADRegisterClass;
10769       return Res;
10770     }
10771     return Res;
10772   }
10773
10774   // Otherwise, check to see if this is a register class of the wrong value
10775   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10776   // turn into {ax},{dx}.
10777   if (Res.second->hasType(VT))
10778     return Res;   // Correct type already, nothing to do.
10779
10780   // All of the single-register GCC register classes map their values onto
10781   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10782   // really want an 8-bit or 32-bit register, map to the appropriate register
10783   // class and return the appropriate register.
10784   if (Res.second == X86::GR16RegisterClass) {
10785     if (VT == MVT::i8) {
10786       unsigned DestReg = 0;
10787       switch (Res.first) {
10788       default: break;
10789       case X86::AX: DestReg = X86::AL; break;
10790       case X86::DX: DestReg = X86::DL; break;
10791       case X86::CX: DestReg = X86::CL; break;
10792       case X86::BX: DestReg = X86::BL; break;
10793       }
10794       if (DestReg) {
10795         Res.first = DestReg;
10796         Res.second = X86::GR8RegisterClass;
10797       }
10798     } else if (VT == MVT::i32) {
10799       unsigned DestReg = 0;
10800       switch (Res.first) {
10801       default: break;
10802       case X86::AX: DestReg = X86::EAX; break;
10803       case X86::DX: DestReg = X86::EDX; break;
10804       case X86::CX: DestReg = X86::ECX; break;
10805       case X86::BX: DestReg = X86::EBX; break;
10806       case X86::SI: DestReg = X86::ESI; break;
10807       case X86::DI: DestReg = X86::EDI; break;
10808       case X86::BP: DestReg = X86::EBP; break;
10809       case X86::SP: DestReg = X86::ESP; break;
10810       }
10811       if (DestReg) {
10812         Res.first = DestReg;
10813         Res.second = X86::GR32RegisterClass;
10814       }
10815     } else if (VT == MVT::i64) {
10816       unsigned DestReg = 0;
10817       switch (Res.first) {
10818       default: break;
10819       case X86::AX: DestReg = X86::RAX; break;
10820       case X86::DX: DestReg = X86::RDX; break;
10821       case X86::CX: DestReg = X86::RCX; break;
10822       case X86::BX: DestReg = X86::RBX; break;
10823       case X86::SI: DestReg = X86::RSI; break;
10824       case X86::DI: DestReg = X86::RDI; break;
10825       case X86::BP: DestReg = X86::RBP; break;
10826       case X86::SP: DestReg = X86::RSP; break;
10827       }
10828       if (DestReg) {
10829         Res.first = DestReg;
10830         Res.second = X86::GR64RegisterClass;
10831       }
10832     }
10833   } else if (Res.second == X86::FR32RegisterClass ||
10834              Res.second == X86::FR64RegisterClass ||
10835              Res.second == X86::VR128RegisterClass) {
10836     // Handle references to XMM physical registers that got mapped into the
10837     // wrong class.  This can happen with constraints like {xmm0} where the
10838     // target independent register mapper will just pick the first match it can
10839     // find, ignoring the required type.
10840     if (VT == MVT::f32)
10841       Res.second = X86::FR32RegisterClass;
10842     else if (VT == MVT::f64)
10843       Res.second = X86::FR64RegisterClass;
10844     else if (X86::VR128RegisterClass->hasType(VT))
10845       Res.second = X86::VR128RegisterClass;
10846   }
10847
10848   return Res;
10849 }