lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86ShuffleDecode.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/PseudoSourceValue.h"
  38 #include "llvm/MC/MCAsmInfo.h"
  39 #include "llvm/MC/MCContext.h"
  40 #include "llvm/MC/MCExpr.h"
  41 #include "llvm/MC/MCSymbol.h"
  42 #include "llvm/ADT/BitVector.h"
  43 #include "llvm/ADT/SmallSet.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/ADT/StringExtras.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/Dwarf.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 using namespace llvm;
  54 using namespace dwarf;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57
  58 static cl::opt<bool>
  59 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  60
  61 // Forward declarations.
  62 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  63                        SDValue V2);
  64
  65 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  66
  67   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  68
  69   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  70     if (is64Bit) return new X8664_MachoTargetObjectFile();
  71     return new TargetLoweringObjectFileMachO();
  72   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  73     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  74     return new X8632_ELFTargetObjectFile(TM);
  75   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  76     return new TargetLoweringObjectFileCOFF();
  77   }
  78   llvm_unreachable("unknown subtarget type");
  79 }
  80
  81 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  82   : TargetLowering(TM, createTLOF(TM)) {
  83   Subtarget = &TM.getSubtarget<X86Subtarget>();
  84   X86ScalarSSEf64 = Subtarget->hasSSE2();
  85   X86ScalarSSEf32 = Subtarget->hasSSE1();
  86   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  87
  88   RegInfo = TM.getRegisterInfo();
  89   TD = getTargetData();
  90
  91   // Set up the TargetLowering object.
  92
  93   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  94   setShiftAmountType(MVT::i8);
  95   setBooleanContents(ZeroOrOneBooleanContent);
  96   setSchedulingPreference(Sched::RegPressure);
  97   setStackPointerRegisterToSaveRestore(X86StackPtr);
  98
  99   if (Subtarget->isTargetDarwin()) {
 100     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 101     setUseUnderscoreSetJmp(false);
 102     setUseUnderscoreLongJmp(false);
 103   } else if (Subtarget->isTargetMingw()) {
 104     // MS runtime is weird: it exports _setjmp, but longjmp!
 105     setUseUnderscoreSetJmp(true);
 106     setUseUnderscoreLongJmp(false);
 107   } else {
 108     setUseUnderscoreSetJmp(true);
 109     setUseUnderscoreLongJmp(true);
 110   }
 111
 112   // Set up the register classes.
 113   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 114   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 115   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 116   if (Subtarget->is64Bit())
 117     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 118
 119   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 120
 121   // We don't accept any truncstore of integer registers.
 122   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 126   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 127   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 128
 129   // SETOEQ and SETUNE require checking two conditions.
 130   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 136
 137   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 138   // operation.
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 142
 143   if (Subtarget->is64Bit()) {
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 146   } else if (!UseSoftFloat) {
 147     // We have an algorithm for SSE2->double, and we turn this into a
 148     // 64-bit FILD followed by conditional FADD for other targets.
 149     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 150     // We have an algorithm for SSE2, and we turn this into a 64-bit
 151     // FILD for other targets.
 152     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 153   }
 154
 155   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 156   // this operation.
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 158   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 159
 160   if (!UseSoftFloat) {
 161     // SSE has no i16 to fp conversion, only i32
 162     if (X86ScalarSSEf32) {
 163       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 164       // f32 and f64 cases are Legal, f80 case is not
 165       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 166     } else {
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 168       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 169     }
 170   } else {
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 172     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 173   }
 174
 175   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 176   // are Legal, f80 is custom lowered.
 177   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 178   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 179
 180   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 181   // this operation.
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 183   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 184
 185   if (X86ScalarSSEf32) {
 186     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 187     // f32 and f64 cases are Legal, f80 case is not
 188     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 189   } else {
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 191     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 192   }
 193
 194   // Handle FP_TO_UINT by promoting the destination to a larger signed
 195   // conversion.
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 199
 200   if (Subtarget->is64Bit()) {
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 202     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 203   } else if (!UseSoftFloat) {
 204     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 205       // Expand FP_TO_UINT into a select.
 206       // FIXME: We would like to use a Custom expander here eventually to do
 207       // the optimal thing for SSE vs. the default expansion in the legalizer.
 208       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 209     else
 210       // With SSE3 we can use fisttpll to convert to a signed i64; without
 211       // SSE, we're stuck with a fistpll.
 212       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 213   }
 214
 215   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 216   if (!X86ScalarSSEf64) {
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 218     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 219     if (Subtarget->is64Bit()) {
 220       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 221       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 222       if (Subtarget->hasMMX() && !DisableMMX)
 223         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 224       else
 225         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 226     }
 227   }
 228
 229   // Scalar integer divide and remainder are lowered to use operations that
 230   // produce two results, to match the available instructions. This exposes
 231   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 232   // into a single instruction.
 233   //
 234   // Scalar integer multiply-high is also lowered to use two-result
 235   // operations, to match the available instructions. However, plain multiply
 236   // (low) operations are left as Legal, as there are single-result
 237   // instructions for this in x86. Using the two-result multiply instructions
 238   // when both high and low results are needed must be arranged by dagcombine.
 239   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 240   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 241   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 243   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 245   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 246   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 247   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 249   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 251   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 252   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 253   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 255   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 257   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 258   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 259   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 261   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 262   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 263
 264   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 265   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 266   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 267   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 268   if (Subtarget->is64Bit())
 269     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 273   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 277   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 278
 279   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 280   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 282   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 283   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 285   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 286   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 287   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 288   if (Subtarget->is64Bit()) {
 289     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 290     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 291     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 292   }
 293
 294   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 295   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 296
 297   // These should be promoted to a larger select which is supported.
 298   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 299   // X86 wants to expand cmov itself.
 300   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 301   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 311   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 312   if (Subtarget->is64Bit()) {
 313     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 314     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 315   }
 316   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 317
 318   // Darwin ABI issue.
 319   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 320   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 322   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 323   if (Subtarget->is64Bit())
 324     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 325   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 326   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 327   if (Subtarget->is64Bit()) {
 328     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 329     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 330     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 331     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 332     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 333   }
 334   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 335   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 337   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 338   if (Subtarget->is64Bit()) {
 339     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 341     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasSSE1())
 345     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 346
 347   // We may not have a libcall for MEMBARRIER so we should lower this.
 348   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 349
 350   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 351   // Locked instructions, in turn, have implicit fence semantics (all memory
 352   // operations are flushed before issuing the locked instruction, and they
 353   // are not buffered), so we can fold away the common pattern of
 354   // fence-atomic-fence.
 355   setShouldFoldAtomicFences(true);
 356
 357   // Expand certain atomics
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 361   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 362
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 366   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 367
 368   if (!Subtarget->is64Bit()) {
 369     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 375     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 376   }
 377
 378   // FIXME - use subtarget debug flags
 379   if (!Subtarget->isTargetDarwin() &&
 380       !Subtarget->isTargetELF() &&
 381       !Subtarget->isTargetCygMing()) {
 382     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 383   }
 384
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 387   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 388   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 389   if (Subtarget->is64Bit()) {
 390     setExceptionPointerRegister(X86::RAX);
 391     setExceptionSelectorRegister(X86::RDX);
 392   } else {
 393     setExceptionPointerRegister(X86::EAX);
 394     setExceptionSelectorRegister(X86::EDX);
 395   }
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 397   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 398
 399   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 400
 401   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 402
 403   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 404   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 405   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 406   if (Subtarget->is64Bit()) {
 407     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 408     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 409   } else {
 410     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 411     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 412   }
 413
 414   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 415   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 416   if (Subtarget->is64Bit())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 418   if (Subtarget->isTargetCygMing())
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 420   else
 421     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 422
 423   if (!UseSoftFloat && X86ScalarSSEf64) {
 424     // f32 and f64 use SSE.
 425     // Set up the FP register classes.
 426     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 427     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 428
 429     // Use ANDPD to simulate FABS.
 430     setOperationAction(ISD::FABS , MVT::f64, Custom);
 431     setOperationAction(ISD::FABS , MVT::f32, Custom);
 432
 433     // Use XORP to simulate FNEG.
 434     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 435     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 436
 437     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 439     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 440
 441     // We don't support sin/cos/fmod
 442     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 444     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 445     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 446
 447     // Expand FP immediates into loads from the stack, except for the special
 448     // cases we handle.
 449     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 450     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 451   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 452     // Use SSE for f32, x87 for f64.
 453     // Set up the FP register classes.
 454     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 455     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 456
 457     // Use ANDPS to simulate FABS.
 458     setOperationAction(ISD::FABS , MVT::f32, Custom);
 459
 460     // Use XORP to simulate FNEG.
 461     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 462
 463     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 464
 465     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 467     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 468
 469     // We don't support sin/cos/fmod
 470     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 471     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 472
 473     // Special cases we handle for FP constants.
 474     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 475     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 476     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 477     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 478     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 479
 480     if (!UnsafeFPMath) {
 481       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 482       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 483     }
 484   } else if (!UseSoftFloat) {
 485     // f32 and f64 in x87.
 486     // Set up the FP register classes.
 487     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 488     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 489
 490     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 491     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 493     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 494
 495     if (!UnsafeFPMath) {
 496       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 497       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 498     }
 499     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 500     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 501     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 502     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 503     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 504     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 505     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 506     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 507   }
 508
 509   // Long double always uses X87.
 510   if (!UseSoftFloat) {
 511     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 512     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 513     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 514     {
 515       bool ignored;
 516       APFloat TmpFlt(+0.0);
 517       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 518                      &ignored);
 519       addLegalFPImmediate(TmpFlt);  // FLD0
 520       TmpFlt.changeSign();
 521       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 522       APFloat TmpFlt2(+1.0);
 523       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 524                       &ignored);
 525       addLegalFPImmediate(TmpFlt2);  // FLD1
 526       TmpFlt2.changeSign();
 527       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 528     }
 529
 530     if (!UnsafeFPMath) {
 531       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 532       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 533     }
 534   }
 535
 536   // Always use a library call for pow.
 537   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 539   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 540
 541   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 543   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 545   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 546
 547   // First set operation action for all vector types to either promote
 548   // (for widening) or expand (for scalarization). Then we will selectively
 549   // turn on ones that can be effectively codegen'd.
 550   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 551        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 552     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 568     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 601     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 605     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 606          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 607       setTruncStoreAction((MVT::SimpleValueType)VT,
 608                           (MVT::SimpleValueType)InnerVT, Expand);
 609     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 612   }
 613
 614   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 615   // with -msoft-float, disable use of MMX as well.
 616   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 617     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass, false);
 618
 619     // FIXME: Remove the rest of this stuff.
 620     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 621     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 622     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 623
 624     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 625
 626     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 627     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 628     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 629     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 630
 631     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 632     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 633     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 634     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 635
 636     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 637     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 638
 639     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 640     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 641     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 642     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 643     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 644     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 645     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 646
 647     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 648     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 649     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 650     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 651     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 652     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 653     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 654
 655     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 656     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 657     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 658     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 659     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 660     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 661     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 662
 663     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 664     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 665     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 666     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 667     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 668     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 669     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 670
 671     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 672     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 673     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 674     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 675
 676     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 677     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 678     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 679     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 680
 681     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 682     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 683     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 684
 685     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 686
 687     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 688     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 689     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 690     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 691     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 692     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 693     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 694
 695     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 696       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 697       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 698       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 699       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 700     }
 701   }
 702
 703   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 704     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 705
 706     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 707     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 708     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 711     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 712     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 713     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 714     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 715     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 716     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 717     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 718   }
 719
 720   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 721     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 722
 723     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 724     // registers cannot be used even for integer operations.
 725     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 726     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 727     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 728     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 729
 730     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 731     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 733     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 734     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 735     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 736     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 737     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 738     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 739     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 740     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 741     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 742     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 743     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 745     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 746
 747     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 748     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 749     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 750     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 751
 752     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 753     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 754     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 755     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 756     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 757
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 760     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 763
 764     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 765     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 766       EVT VT = (MVT::SimpleValueType)i;
 767       // Do not attempt to custom lower non-power-of-2 vectors
 768       if (!isPowerOf2_32(VT.getVectorNumElements()))
 769         continue;
 770       // Do not attempt to custom lower non-128-bit vectors
 771       if (!VT.is128BitVector())
 772         continue;
 773       setOperationAction(ISD::BUILD_VECTOR,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775       setOperationAction(ISD::VECTOR_SHUFFLE,
 776                          VT.getSimpleVT().SimpleTy, Custom);
 777       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 778                          VT.getSimpleVT().SimpleTy, Custom);
 779     }
 780
 781     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 782     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 783     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 785     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 786     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 787
 788     if (Subtarget->is64Bit()) {
 789       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 790       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 791     }
 792
 793     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 794     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 795       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 796       EVT VT = SVT;
 797
 798       // Do not attempt to promote non-128-bit vectors
 799       if (!VT.is128BitVector())
 800         continue;
 801
 802       setOperationAction(ISD::AND,    SVT, Promote);
 803       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::OR,     SVT, Promote);
 805       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 806       setOperationAction(ISD::XOR,    SVT, Promote);
 807       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 808       setOperationAction(ISD::LOAD,   SVT, Promote);
 809       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 810       setOperationAction(ISD::SELECT, SVT, Promote);
 811       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 812     }
 813
 814     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 815
 816     // Custom lower v2i64 and v2f64 selects.
 817     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 818     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 819     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 820     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 821
 822     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 823     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 824     if (!DisableMMX && Subtarget->hasMMX()) {
 825       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 826       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 827     }
 828   }
 829
 830   if (Subtarget->hasSSE41()) {
 831     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 832     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 833     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 834     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 835     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 836     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 837     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 838     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 839     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 840     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 841
 842     // FIXME: Do we need to handle scalar-to-vector here?
 843     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 844
 845     // Can turn SHL into an integer multiply.
 846     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 847     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 848
 849     // i8 and i16 vectors are custom , because the source register and source
 850     // source memory operand types are not the same width.  f32 vectors are
 851     // custom since the immediate controlling the insert encodes additional
 852     // information.
 853     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 854     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 855     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 856     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 857
 858     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 859     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 860     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 861     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 862
 863     if (Subtarget->is64Bit()) {
 864       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 865       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 866     }
 867   }
 868
 869   if (Subtarget->hasSSE42()) {
 870     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 871   }
 872
 873   if (!UseSoftFloat && Subtarget->hasAVX()) {
 874     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 875     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 876     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 877     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 878     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 879
 880     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 881     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 882     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 883     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 884     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 885     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 886     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 887     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 888     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 889     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 890     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 891     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 892     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 893     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 894     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 895
 896     // Operations to consider commented out -v16i16 v32i8
 897     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 898     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 899     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 900     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 901     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 902     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 903     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 904     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 905     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 906     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 907     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 908     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 909     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 910     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 911
 912     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 913     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 914     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 915     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 916
 917     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 918     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 919     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 920     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 921     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 922
 923     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 924     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 925     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 926     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 927     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 928     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 929
 930 #if 0
 931     // Not sure we want to do this since there are no 256-bit integer
 932     // operations in AVX
 933
 934     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 935     // This includes 256-bit vectors
 936     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 937       EVT VT = (MVT::SimpleValueType)i;
 938
 939       // Do not attempt to custom lower non-power-of-2 vectors
 940       if (!isPowerOf2_32(VT.getVectorNumElements()))
 941         continue;
 942
 943       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 944       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 945       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 946     }
 947
 948     if (Subtarget->is64Bit()) {
 949       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 950       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 951     }
 952 #endif
 953
 954 #if 0
 955     // Not sure we want to do this since there are no 256-bit integer
 956     // operations in AVX
 957
 958     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 959     // Including 256-bit vectors
 960     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 961       EVT VT = (MVT::SimpleValueType)i;
 962
 963       if (!VT.is256BitVector()) {
 964         continue;
 965       }
 966       setOperationAction(ISD::AND,    VT, Promote);
 967       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 968       setOperationAction(ISD::OR,     VT, Promote);
 969       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 970       setOperationAction(ISD::XOR,    VT, Promote);
 971       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 972       setOperationAction(ISD::LOAD,   VT, Promote);
 973       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 974       setOperationAction(ISD::SELECT, VT, Promote);
 975       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 976     }
 977
 978     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 979 #endif
 980   }
 981
 982   // We want to custom lower some of our intrinsics.
 983   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 984
 985   // Add/Sub/Mul with overflow operations are custom lowered.
 986   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 987   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 988   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 989   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 990   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 991
 992   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 993   // handle type legalization for these operations here.
 994   //
 995   // FIXME: We really should do custom legalization for addition and
 996   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 997   // than generic legalization for 64-bit multiplication-with-overflow, though.
 998   if (Subtarget->is64Bit()) {
 999     setOperationAction(ISD::SADDO, MVT::i64, Custom);
1000     setOperationAction(ISD::UADDO, MVT::i64, Custom);
1001     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
1002     setOperationAction(ISD::USUBO, MVT::i64, Custom);
1003     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1004   }
1005
1006   if (!Subtarget->is64Bit()) {
1007     // These libcalls are not available in 32-bit.
1008     setLibcallName(RTLIB::SHL_I128, 0);
1009     setLibcallName(RTLIB::SRL_I128, 0);
1010     setLibcallName(RTLIB::SRA_I128, 0);
1011   }
1012
1013   // We have target-specific dag combine patterns for the following nodes:
1014   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1015   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1016   setTargetDAGCombine(ISD::BUILD_VECTOR);
1017   setTargetDAGCombine(ISD::SELECT);
1018   setTargetDAGCombine(ISD::SHL);
1019   setTargetDAGCombine(ISD::SRA);
1020   setTargetDAGCombine(ISD::SRL);
1021   setTargetDAGCombine(ISD::OR);
1022   setTargetDAGCombine(ISD::STORE);
1023   setTargetDAGCombine(ISD::ZERO_EXTEND);
1024   if (Subtarget->is64Bit())
1025     setTargetDAGCombine(ISD::MUL);
1026
1027   computeRegisterProperties();
1028
1029   // FIXME: These should be based on subtarget info. Plus, the values should
1030   // be smaller when we are in optimizing for size mode.
1031   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1032   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1033   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1034   setPrefLoopAlignment(16);
1035   benefitFromCodePlacementOpt = true;
1036 }
1037
1038
1039 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1040   return MVT::i8;
1041 }
1042
1043
1044 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1045 /// the desired ByVal argument alignment.
1046 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1047   if (MaxAlign == 16)
1048     return;
1049   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1050     if (VTy->getBitWidth() == 128)
1051       MaxAlign = 16;
1052   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1053     unsigned EltAlign = 0;
1054     getMaxByValAlign(ATy->getElementType(), EltAlign);
1055     if (EltAlign > MaxAlign)
1056       MaxAlign = EltAlign;
1057   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1058     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1059       unsigned EltAlign = 0;
1060       getMaxByValAlign(STy->getElementType(i), EltAlign);
1061       if (EltAlign > MaxAlign)
1062         MaxAlign = EltAlign;
1063       if (MaxAlign == 16)
1064         break;
1065     }
1066   }
1067   return;
1068 }
1069
1070 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1071 /// function arguments in the caller parameter area. For X86, aggregates
1072 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1073 /// are at 4-byte boundaries.
1074 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1075   if (Subtarget->is64Bit()) {
1076     // Max of 8 and alignment of type.
1077     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1078     if (TyAlign > 8)
1079       return TyAlign;
1080     return 8;
1081   }
1082
1083   unsigned Align = 4;
1084   if (Subtarget->hasSSE1())
1085     getMaxByValAlign(Ty, Align);
1086   return Align;
1087 }
1088
1089 /// getOptimalMemOpType - Returns the target specific optimal type for load
1090 /// and store operations as a result of memset, memcpy, and memmove
1091 /// lowering. If DstAlign is zero that means it's safe to destination
1092 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1093 /// means there isn't a need to check it against alignment requirement,
1094 /// probably because the source does not need to be loaded. If
1095 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1096 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1097 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1098 /// constant so it does not need to be loaded.
1099 /// It returns EVT::Other if the type should be determined using generic
1100 /// target-independent logic.
1101 EVT
1102 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1103                                        unsigned DstAlign, unsigned SrcAlign,
1104                                        bool NonScalarIntSafe,
1105                                        bool MemcpyStrSrc,
1106                                        MachineFunction &MF) const {
1107   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1108   // linux.  This is because the stack realignment code can't handle certain
1109   // cases like PR2962.  This should be removed when PR2962 is fixed.
1110   const Function *F = MF.getFunction();
1111   if (NonScalarIntSafe &&
1112       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1113     if (Size >= 16 &&
1114         (Subtarget->isUnalignedMemAccessFast() ||
1115          ((DstAlign == 0 || DstAlign >= 16) &&
1116           (SrcAlign == 0 || SrcAlign >= 16))) &&
1117         Subtarget->getStackAlignment() >= 16) {
1118       if (Subtarget->hasSSE2())
1119         return MVT::v4i32;
1120       if (Subtarget->hasSSE1())
1121         return MVT::v4f32;
1122     } else if (!MemcpyStrSrc && Size >= 8 &&
1123                !Subtarget->is64Bit() &&
1124                Subtarget->getStackAlignment() >= 8 &&
1125                Subtarget->hasSSE2()) {
1126       // Do not use f64 to lower memcpy if source is string constant. It's
1127       // better to use i32 to avoid the loads.
1128       return MVT::f64;
1129     }
1130   }
1131   if (Subtarget->is64Bit() && Size >= 8)
1132     return MVT::i64;
1133   return MVT::i32;
1134 }
1135
1136 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1137 /// current function.  The returned value is a member of the
1138 /// MachineJumpTableInfo::JTEntryKind enum.
1139 unsigned X86TargetLowering::getJumpTableEncoding() const {
1140   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1141   // symbol.
1142   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1143       Subtarget->isPICStyleGOT())
1144     return MachineJumpTableInfo::EK_Custom32;
1145
1146   // Otherwise, use the normal jump table encoding heuristics.
1147   return TargetLowering::getJumpTableEncoding();
1148 }
1149
1150 /// getPICBaseSymbol - Return the X86-32 PIC base.
1151 MCSymbol *
1152 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1153                                     MCContext &Ctx) const {
1154   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1155   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1156                                Twine(MF->getFunctionNumber())+"$pb");
1157 }
1158
1159
1160 const MCExpr *
1161 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1162                                              const MachineBasicBlock *MBB,
1163                                              unsigned uid,MCContext &Ctx) const{
1164   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1165          Subtarget->isPICStyleGOT());
1166   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1167   // entries.
1168   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1169                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1170 }
1171
1172 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1173 /// jumptable.
1174 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1175                                                     SelectionDAG &DAG) const {
1176   if (!Subtarget->is64Bit())
1177     // This doesn't have DebugLoc associated with it, but is not really the
1178     // same as a Register.
1179     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1180   return Table;
1181 }
1182
1183 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1184 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1185 /// MCExpr.
1186 const MCExpr *X86TargetLowering::
1187 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1188                              MCContext &Ctx) const {
1189   // X86-64 uses RIP relative addressing based on the jump table label.
1190   if (Subtarget->isPICStyleRIPRel())
1191     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1192
1193   // Otherwise, the reference is relative to the PIC base.
1194   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1195 }
1196
1197 /// getFunctionAlignment - Return the Log2 alignment of this function.
1198 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1199   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1200 }
1201
1202 std::pair<const TargetRegisterClass*, uint8_t>
1203 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1204   const TargetRegisterClass *RRC = 0;
1205   uint8_t Cost = 1;
1206   switch (VT.getSimpleVT().SimpleTy) {
1207   default:
1208     return TargetLowering::findRepresentativeClass(VT);
1209   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1210     RRC = (Subtarget->is64Bit()
1211            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1212     break;
1213   case MVT::v8i8: case MVT::v4i16:
1214   case MVT::v2i32: case MVT::v1i64:
1215     RRC = X86::VR64RegisterClass;
1216     break;
1217   case MVT::f32: case MVT::f64:
1218   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1219   case MVT::v4f32: case MVT::v2f64:
1220   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1221   case MVT::v4f64:
1222     RRC = X86::VR128RegisterClass;
1223     break;
1224   }
1225   return std::make_pair(RRC, Cost);
1226 }
1227
1228 unsigned
1229 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1230                                        MachineFunction &MF) const {
1231   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1232   switch (RC->getID()) {
1233   default:
1234     return 0;
1235   case X86::GR32RegClassID:
1236     return 4 - FPDiff;
1237   case X86::GR64RegClassID:
1238     return 8 - FPDiff;
1239   case X86::VR128RegClassID:
1240     return Subtarget->is64Bit() ? 10 : 4;
1241   case X86::VR64RegClassID:
1242     return 4;
1243   }
1244 }
1245
1246 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1247                                                unsigned &Offset) const {
1248   if (!Subtarget->isTargetLinux())
1249     return false;
1250
1251   if (Subtarget->is64Bit()) {
1252     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1253     Offset = 0x28;
1254     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1255       AddressSpace = 256;
1256     else
1257       AddressSpace = 257;
1258   } else {
1259     // %gs:0x14 on i386
1260     Offset = 0x14;
1261     AddressSpace = 256;
1262   }
1263   return true;
1264 }
1265
1266
1267 //===----------------------------------------------------------------------===//
1268 //               Return Value Calling Convention Implementation
1269 //===----------------------------------------------------------------------===//
1270
1271 #include "X86GenCallingConv.inc"
1272
1273 bool
1274 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1275                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1276                         LLVMContext &Context) const {
1277   SmallVector<CCValAssign, 16> RVLocs;
1278   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1279                  RVLocs, Context);
1280   return CCInfo.CheckReturn(Outs, RetCC_X86);
1281 }
1282
1283 SDValue
1284 X86TargetLowering::LowerReturn(SDValue Chain,
1285                                CallingConv::ID CallConv, bool isVarArg,
1286                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1287                                const SmallVectorImpl<SDValue> &OutVals,
1288                                DebugLoc dl, SelectionDAG &DAG) const {
1289   MachineFunction &MF = DAG.getMachineFunction();
1290   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1291
1292   SmallVector<CCValAssign, 16> RVLocs;
1293   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1294                  RVLocs, *DAG.getContext());
1295   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1296
1297   // Add the regs to the liveout set for the function.
1298   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1299   for (unsigned i = 0; i != RVLocs.size(); ++i)
1300     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1301       MRI.addLiveOut(RVLocs[i].getLocReg());
1302
1303   SDValue Flag;
1304
1305   SmallVector<SDValue, 6> RetOps;
1306   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1307   // Operand #1 = Bytes To Pop
1308   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1309                    MVT::i16));
1310
1311   // Copy the result values into the output registers.
1312   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1313     CCValAssign &VA = RVLocs[i];
1314     assert(VA.isRegLoc() && "Can only return in registers!");
1315     SDValue ValToCopy = OutVals[i];
1316     EVT ValVT = ValToCopy.getValueType();
1317
1318     // If this is x86-64, and we disabled SSE, we can't return FP values
1319     if ((ValVT == MVT::f32 || ValVT == MVT::f64) &&
1320         (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1321       report_fatal_error("SSE register return with SSE disabled");
1322     }
1323     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1324     // llvm-gcc has never done it right and no one has noticed, so this
1325     // should be OK for now.
1326     if (ValVT == MVT::f64 &&
1327         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1328       report_fatal_error("SSE2 register return with SSE2 disabled");
1329
1330     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1331     // the RET instruction and handled by the FP Stackifier.
1332     if (VA.getLocReg() == X86::ST0 ||
1333         VA.getLocReg() == X86::ST1) {
1334       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1335       // change the value to the FP stack register class.
1336       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1337         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1338       RetOps.push_back(ValToCopy);
1339       // Don't emit a copytoreg.
1340       continue;
1341     }
1342
1343     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1344     // which is returned in RAX / RDX.
1345     if (Subtarget->is64Bit()) {
1346       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1347         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1348         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1349           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1350                                   ValToCopy);
1351
1352           // If we don't have SSE2 available, convert to v4f32 so the generated
1353           // register is legal.
1354           if (!Subtarget->hasSSE2())
1355             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1356         }
1357       }
1358     }
1359
1360     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1361     Flag = Chain.getValue(1);
1362   }
1363
1364   // The x86-64 ABI for returning structs by value requires that we copy
1365   // the sret argument into %rax for the return. We saved the argument into
1366   // a virtual register in the entry block, so now we copy the value out
1367   // and into %rax.
1368   if (Subtarget->is64Bit() &&
1369       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1370     MachineFunction &MF = DAG.getMachineFunction();
1371     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1372     unsigned Reg = FuncInfo->getSRetReturnReg();
1373     assert(Reg &&
1374            "SRetReturnReg should have been set in LowerFormalArguments().");
1375     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1376
1377     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1378     Flag = Chain.getValue(1);
1379
1380     // RAX now acts like a return value.
1381     MRI.addLiveOut(X86::RAX);
1382   }
1383
1384   RetOps[0] = Chain;  // Update chain.
1385
1386   // Add the flag if we have it.
1387   if (Flag.getNode())
1388     RetOps.push_back(Flag);
1389
1390   return DAG.getNode(X86ISD::RET_FLAG, dl,
1391                      MVT::Other, &RetOps[0], RetOps.size());
1392 }
1393
1394 /// LowerCallResult - Lower the result values of a call into the
1395 /// appropriate copies out of appropriate physical registers.
1396 ///
1397 SDValue
1398 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1399                                    CallingConv::ID CallConv, bool isVarArg,
1400                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1401                                    DebugLoc dl, SelectionDAG &DAG,
1402                                    SmallVectorImpl<SDValue> &InVals) const {
1403
1404   // Assign locations to each value returned by this call.
1405   SmallVector<CCValAssign, 16> RVLocs;
1406   bool Is64Bit = Subtarget->is64Bit();
1407   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1408                  RVLocs, *DAG.getContext());
1409   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1410
1411   // Copy all of the result registers out of their specified physreg.
1412   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1413     CCValAssign &VA = RVLocs[i];
1414     EVT CopyVT = VA.getValVT();
1415
1416     // If this is x86-64, and we disabled SSE, we can't return FP values
1417     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1418         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1419       report_fatal_error("SSE register return with SSE disabled");
1420     }
1421
1422     SDValue Val;
1423
1424     // If this is a call to a function that returns an fp value on the floating
1425     // point stack, we must guarantee the the value is popped from the stack, so
1426     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1427     // if the return value is not used. We use the FpGET_ST0 instructions
1428     // instead.
1429     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1430       // If we prefer to use the value in xmm registers, copy it out as f80 and
1431       // use a truncate to move it from fp stack reg to xmm reg.
1432       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1433       bool isST0 = VA.getLocReg() == X86::ST0;
1434       unsigned Opc = 0;
1435       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1436       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1437       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1438       SDValue Ops[] = { Chain, InFlag };
1439       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1440                                          Ops, 2), 1);
1441       Val = Chain.getValue(0);
1442
1443       // Round the f80 to the right size, which also moves it to the appropriate
1444       // xmm register.
1445       if (CopyVT != VA.getValVT())
1446         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1447                           // This truncation won't change the value.
1448                           DAG.getIntPtrConstant(1));
1449     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1450       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1451       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1452         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1453                                    MVT::v2i64, InFlag).getValue(1);
1454         Val = Chain.getValue(0);
1455         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1456                           Val, DAG.getConstant(0, MVT::i64));
1457       } else {
1458         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1459                                    MVT::i64, InFlag).getValue(1);
1460         Val = Chain.getValue(0);
1461       }
1462       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1463     } else {
1464       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1465                                  CopyVT, InFlag).getValue(1);
1466       Val = Chain.getValue(0);
1467     }
1468     InFlag = Chain.getValue(2);
1469     InVals.push_back(Val);
1470   }
1471
1472   return Chain;
1473 }
1474
1475
1476 //===----------------------------------------------------------------------===//
1477 //                C & StdCall & Fast Calling Convention implementation
1478 //===----------------------------------------------------------------------===//
1479 //  StdCall calling convention seems to be standard for many Windows' API
1480 //  routines and around. It differs from C calling convention just a little:
1481 //  callee should clean up the stack, not caller. Symbols should be also
1482 //  decorated in some fancy way :) It doesn't support any vector arguments.
1483 //  For info on fast calling convention see Fast Calling Convention (tail call)
1484 //  implementation LowerX86_32FastCCCallTo.
1485
1486 /// CallIsStructReturn - Determines whether a call uses struct return
1487 /// semantics.
1488 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1489   if (Outs.empty())
1490     return false;
1491
1492   return Outs[0].Flags.isSRet();
1493 }
1494
1495 /// ArgsAreStructReturn - Determines whether a function uses struct
1496 /// return semantics.
1497 static bool
1498 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1499   if (Ins.empty())
1500     return false;
1501
1502   return Ins[0].Flags.isSRet();
1503 }
1504
1505 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1506 /// given CallingConvention value.
1507 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1508   if (Subtarget->is64Bit()) {
1509     if (CC == CallingConv::GHC)
1510       return CC_X86_64_GHC;
1511     else if (Subtarget->isTargetWin64())
1512       return CC_X86_Win64_C;
1513     else
1514       return CC_X86_64_C;
1515   }
1516
1517   if (CC == CallingConv::X86_FastCall)
1518     return CC_X86_32_FastCall;
1519   else if (CC == CallingConv::X86_ThisCall)
1520     return CC_X86_32_ThisCall;
1521   else if (CC == CallingConv::Fast)
1522     return CC_X86_32_FastCC;
1523   else if (CC == CallingConv::GHC)
1524     return CC_X86_32_GHC;
1525   else
1526     return CC_X86_32_C;
1527 }
1528
1529 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1530 /// by "Src" to address "Dst" with size and alignment information specified by
1531 /// the specific parameter attribute. The copy will be passed as a byval
1532 /// function parameter.
1533 static SDValue
1534 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1535                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1536                           DebugLoc dl) {
1537   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1538
1539   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1540                        /*isVolatile*/false, /*AlwaysInline=*/true,
1541                        MachinePointerInfo(), MachinePointerInfo());
1542 }
1543
1544 /// IsTailCallConvention - Return true if the calling convention is one that
1545 /// supports tail call optimization.
1546 static bool IsTailCallConvention(CallingConv::ID CC) {
1547   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1548 }
1549
1550 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1551 /// a tailcall target by changing its ABI.
1552 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1553   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1554 }
1555
1556 SDValue
1557 X86TargetLowering::LowerMemArgument(SDValue Chain,
1558                                     CallingConv::ID CallConv,
1559                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1560                                     DebugLoc dl, SelectionDAG &DAG,
1561                                     const CCValAssign &VA,
1562                                     MachineFrameInfo *MFI,
1563                                     unsigned i) const {
1564   // Create the nodes corresponding to a load from this parameter slot.
1565   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1566   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1567   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1568   EVT ValVT;
1569
1570   // If value is passed by pointer we have address passed instead of the value
1571   // itself.
1572   if (VA.getLocInfo() == CCValAssign::Indirect)
1573     ValVT = VA.getLocVT();
1574   else
1575     ValVT = VA.getValVT();
1576
1577   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1578   // changed with more analysis.
1579   // In case of tail call optimization mark all arguments mutable. Since they
1580   // could be overwritten by lowering of arguments in case of a tail call.
1581   if (Flags.isByVal()) {
1582     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1583                                     VA.getLocMemOffset(), isImmutable);
1584     return DAG.getFrameIndex(FI, getPointerTy());
1585   } else {
1586     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1587                                     VA.getLocMemOffset(), isImmutable);
1588     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1589     return DAG.getLoad(ValVT, dl, Chain, FIN,
1590                        MachinePointerInfo::getFixedStack(FI),
1591                        false, false, 0);
1592   }
1593 }
1594
1595 SDValue
1596 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1597                                         CallingConv::ID CallConv,
1598                                         bool isVarArg,
1599                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1600                                         DebugLoc dl,
1601                                         SelectionDAG &DAG,
1602                                         SmallVectorImpl<SDValue> &InVals)
1603                                           const {
1604   MachineFunction &MF = DAG.getMachineFunction();
1605   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1606
1607   const Function* Fn = MF.getFunction();
1608   if (Fn->hasExternalLinkage() &&
1609       Subtarget->isTargetCygMing() &&
1610       Fn->getName() == "main")
1611     FuncInfo->setForceFramePointer(true);
1612
1613   MachineFrameInfo *MFI = MF.getFrameInfo();
1614   bool Is64Bit = Subtarget->is64Bit();
1615   bool IsWin64 = Subtarget->isTargetWin64();
1616
1617   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1618          "Var args not supported with calling convention fastcc or ghc");
1619
1620   // Assign locations to all of the incoming arguments.
1621   SmallVector<CCValAssign, 16> ArgLocs;
1622   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1623                  ArgLocs, *DAG.getContext());
1624   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1625
1626   unsigned LastVal = ~0U;
1627   SDValue ArgValue;
1628   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1629     CCValAssign &VA = ArgLocs[i];
1630     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1631     // places.
1632     assert(VA.getValNo() != LastVal &&
1633            "Don't support value assigned to multiple locs yet");
1634     LastVal = VA.getValNo();
1635
1636     if (VA.isRegLoc()) {
1637       EVT RegVT = VA.getLocVT();
1638       TargetRegisterClass *RC = NULL;
1639       if (RegVT == MVT::i32)
1640         RC = X86::GR32RegisterClass;
1641       else if (Is64Bit && RegVT == MVT::i64)
1642         RC = X86::GR64RegisterClass;
1643       else if (RegVT == MVT::f32)
1644         RC = X86::FR32RegisterClass;
1645       else if (RegVT == MVT::f64)
1646         RC = X86::FR64RegisterClass;
1647       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1648         RC = X86::VR256RegisterClass;
1649       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1650         RC = X86::VR128RegisterClass;
1651       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1652         RC = X86::VR64RegisterClass;
1653       else
1654         llvm_unreachable("Unknown argument type!");
1655
1656       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1657       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1658
1659       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1660       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1661       // right size.
1662       if (VA.getLocInfo() == CCValAssign::SExt)
1663         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1664                                DAG.getValueType(VA.getValVT()));
1665       else if (VA.getLocInfo() == CCValAssign::ZExt)
1666         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1667                                DAG.getValueType(VA.getValVT()));
1668       else if (VA.getLocInfo() == CCValAssign::BCvt)
1669         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1670
1671       if (VA.isExtInLoc()) {
1672         // Handle MMX values passed in XMM regs.
1673         if (RegVT.isVector()) {
1674           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1675                                  ArgValue, DAG.getConstant(0, MVT::i64));
1676           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1677         } else
1678           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1679       }
1680     } else {
1681       assert(VA.isMemLoc());
1682       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1683     }
1684
1685     // If value is passed via pointer - do a load.
1686     if (VA.getLocInfo() == CCValAssign::Indirect)
1687       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1688                              MachinePointerInfo(), false, false, 0);
1689
1690     InVals.push_back(ArgValue);
1691   }
1692
1693   // The x86-64 ABI for returning structs by value requires that we copy
1694   // the sret argument into %rax for the return. Save the argument into
1695   // a virtual register so that we can access it from the return points.
1696   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1697     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1698     unsigned Reg = FuncInfo->getSRetReturnReg();
1699     if (!Reg) {
1700       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1701       FuncInfo->setSRetReturnReg(Reg);
1702     }
1703     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1704     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1705   }
1706
1707   unsigned StackSize = CCInfo.getNextStackOffset();
1708   // Align stack specially for tail calls.
1709   if (FuncIsMadeTailCallSafe(CallConv))
1710     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1711
1712   // If the function takes variable number of arguments, make a frame index for
1713   // the start of the first vararg value... for expansion of llvm.va_start.
1714   if (isVarArg) {
1715     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1716                     CallConv != CallingConv::X86_ThisCall)) {
1717       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1718     }
1719     if (Is64Bit) {
1720       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1721
1722       // FIXME: We should really autogenerate these arrays
1723       static const unsigned GPR64ArgRegsWin64[] = {
1724         X86::RCX, X86::RDX, X86::R8,  X86::R9
1725       };
1726       static const unsigned XMMArgRegsWin64[] = {
1727         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1728       };
1729       static const unsigned GPR64ArgRegs64Bit[] = {
1730         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1731       };
1732       static const unsigned XMMArgRegs64Bit[] = {
1733         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1734         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1735       };
1736       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1737
1738       if (IsWin64) {
1739         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1740         GPR64ArgRegs = GPR64ArgRegsWin64;
1741         XMMArgRegs = XMMArgRegsWin64;
1742       } else {
1743         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1744         GPR64ArgRegs = GPR64ArgRegs64Bit;
1745         XMMArgRegs = XMMArgRegs64Bit;
1746       }
1747       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1748                                                        TotalNumIntRegs);
1749       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1750                                                        TotalNumXMMRegs);
1751
1752       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1753       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1754              "SSE register cannot be used when SSE is disabled!");
1755       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1756              "SSE register cannot be used when SSE is disabled!");
1757       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1758         // Kernel mode asks for SSE to be disabled, so don't push them
1759         // on the stack.
1760         TotalNumXMMRegs = 0;
1761
1762       // For X86-64, if there are vararg parameters that are passed via
1763       // registers, then we must store them to their spots on the stack so they
1764       // may be loaded by deferencing the result of va_next.
1765       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1766       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1767       FuncInfo->setRegSaveFrameIndex(
1768         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1769                                false));
1770
1771       // Store the integer parameter registers.
1772       SmallVector<SDValue, 8> MemOps;
1773       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1774                                         getPointerTy());
1775       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1776       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1777         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1778                                   DAG.getIntPtrConstant(Offset));
1779         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1780                                      X86::GR64RegisterClass);
1781         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1782         SDValue Store =
1783           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1784                        MachinePointerInfo::getFixedStack(
1785                          FuncInfo->getRegSaveFrameIndex(), Offset),
1786                        false, false, 0);
1787         MemOps.push_back(Store);
1788         Offset += 8;
1789       }
1790
1791       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1792         // Now store the XMM (fp + vector) parameter registers.
1793         SmallVector<SDValue, 11> SaveXMMOps;
1794         SaveXMMOps.push_back(Chain);
1795
1796         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1797         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1798         SaveXMMOps.push_back(ALVal);
1799
1800         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1801                                FuncInfo->getRegSaveFrameIndex()));
1802         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1803                                FuncInfo->getVarArgsFPOffset()));
1804
1805         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1806           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1807                                        X86::VR128RegisterClass);
1808           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1809           SaveXMMOps.push_back(Val);
1810         }
1811         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1812                                      MVT::Other,
1813                                      &SaveXMMOps[0], SaveXMMOps.size()));
1814       }
1815
1816       if (!MemOps.empty())
1817         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1818                             &MemOps[0], MemOps.size());
1819     }
1820   }
1821
1822   // Some CCs need callee pop.
1823   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1824     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1825   } else {
1826     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1827     // If this is an sret function, the return should pop the hidden pointer.
1828     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1829       FuncInfo->setBytesToPopOnReturn(4);
1830   }
1831
1832   if (!Is64Bit) {
1833     // RegSaveFrameIndex is X86-64 only.
1834     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1835     if (CallConv == CallingConv::X86_FastCall ||
1836         CallConv == CallingConv::X86_ThisCall)
1837       // fastcc functions can't have varargs.
1838       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1839   }
1840
1841   return Chain;
1842 }
1843
1844 SDValue
1845 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1846                                     SDValue StackPtr, SDValue Arg,
1847                                     DebugLoc dl, SelectionDAG &DAG,
1848                                     const CCValAssign &VA,
1849                                     ISD::ArgFlagsTy Flags) const {
1850   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1851   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1852   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1853   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1854   if (Flags.isByVal())
1855     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1856
1857   return DAG.getStore(Chain, dl, Arg, PtrOff,
1858                       MachinePointerInfo::getStack(LocMemOffset),
1859                       false, false, 0);
1860 }
1861
1862 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1863 /// optimization is performed and it is required.
1864 SDValue
1865 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1866                                            SDValue &OutRetAddr, SDValue Chain,
1867                                            bool IsTailCall, bool Is64Bit,
1868                                            int FPDiff, DebugLoc dl) const {
1869   // Adjust the Return address stack slot.
1870   EVT VT = getPointerTy();
1871   OutRetAddr = getReturnAddressFrameIndex(DAG);
1872
1873   // Load the "old" Return address.
1874   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1875                            false, false, 0);
1876   return SDValue(OutRetAddr.getNode(), 1);
1877 }
1878
1879 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1880 /// optimization is performed and it is required (FPDiff!=0).
1881 static SDValue
1882 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1883                          SDValue Chain, SDValue RetAddrFrIdx,
1884                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1885   // Store the return address to the appropriate stack slot.
1886   if (!FPDiff) return Chain;
1887   // Calculate the new stack slot for the return address.
1888   int SlotSize = Is64Bit ? 8 : 4;
1889   int NewReturnAddrFI =
1890     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1891   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1892   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1893   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1894                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1895                        false, false, 0);
1896   return Chain;
1897 }
1898
1899 SDValue
1900 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1901                              CallingConv::ID CallConv, bool isVarArg,
1902                              bool &isTailCall,
1903                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1904                              const SmallVectorImpl<SDValue> &OutVals,
1905                              const SmallVectorImpl<ISD::InputArg> &Ins,
1906                              DebugLoc dl, SelectionDAG &DAG,
1907                              SmallVectorImpl<SDValue> &InVals) const {
1908   MachineFunction &MF = DAG.getMachineFunction();
1909   bool Is64Bit        = Subtarget->is64Bit();
1910   bool IsStructRet    = CallIsStructReturn(Outs);
1911   bool IsSibcall      = false;
1912
1913   if (isTailCall) {
1914     // Check if it's really possible to do a tail call.
1915     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1916                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1917                                                    Outs, OutVals, Ins, DAG);
1918
1919     // Sibcalls are automatically detected tailcalls which do not require
1920     // ABI changes.
1921     if (!GuaranteedTailCallOpt && isTailCall)
1922       IsSibcall = true;
1923
1924     if (isTailCall)
1925       ++NumTailCalls;
1926   }
1927
1928   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1929          "Var args not supported with calling convention fastcc or ghc");
1930
1931   // Analyze operands of the call, assigning locations to each operand.
1932   SmallVector<CCValAssign, 16> ArgLocs;
1933   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1934                  ArgLocs, *DAG.getContext());
1935   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1936
1937   // Get a count of how many bytes are to be pushed on the stack.
1938   unsigned NumBytes = CCInfo.getNextStackOffset();
1939   if (IsSibcall)
1940     // This is a sibcall. The memory operands are available in caller's
1941     // own caller's stack.
1942     NumBytes = 0;
1943   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1944     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1945
1946   int FPDiff = 0;
1947   if (isTailCall && !IsSibcall) {
1948     // Lower arguments at fp - stackoffset + fpdiff.
1949     unsigned NumBytesCallerPushed =
1950       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1951     FPDiff = NumBytesCallerPushed - NumBytes;
1952
1953     // Set the delta of movement of the returnaddr stackslot.
1954     // But only set if delta is greater than previous delta.
1955     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1956       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1957   }
1958
1959   if (!IsSibcall)
1960     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1961
1962   SDValue RetAddrFrIdx;
1963   // Load return adress for tail calls.
1964   if (isTailCall && FPDiff)
1965     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1966                                     Is64Bit, FPDiff, dl);
1967
1968   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1969   SmallVector<SDValue, 8> MemOpChains;
1970   SDValue StackPtr;
1971
1972   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1973   // of tail call optimization arguments are handle later.
1974   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1975     CCValAssign &VA = ArgLocs[i];
1976     EVT RegVT = VA.getLocVT();
1977     SDValue Arg = OutVals[i];
1978     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1979     bool isByVal = Flags.isByVal();
1980
1981     // Promote the value if needed.
1982     switch (VA.getLocInfo()) {
1983     default: llvm_unreachable("Unknown loc info!");
1984     case CCValAssign::Full: break;
1985     case CCValAssign::SExt:
1986       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1987       break;
1988     case CCValAssign::ZExt:
1989       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1990       break;
1991     case CCValAssign::AExt:
1992       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1993         // Special case: passing MMX values in XMM registers.
1994         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1995         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1996         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1997       } else
1998         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1999       break;
2000     case CCValAssign::BCvt:
2001       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
2002       break;
2003     case CCValAssign::Indirect: {
2004       // Store the argument.
2005       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2006       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2007       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2008                            MachinePointerInfo::getFixedStack(FI),
2009                            false, false, 0);
2010       Arg = SpillSlot;
2011       break;
2012     }
2013     }
2014
2015     if (VA.isRegLoc()) {
2016       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2017       if (isVarArg && Subtarget->isTargetWin64()) {
2018         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2019         // shadow reg if callee is a varargs function.
2020         unsigned ShadowReg = 0;
2021         switch (VA.getLocReg()) {
2022         case X86::XMM0: ShadowReg = X86::RCX; break;
2023         case X86::XMM1: ShadowReg = X86::RDX; break;
2024         case X86::XMM2: ShadowReg = X86::R8; break;
2025         case X86::XMM3: ShadowReg = X86::R9; break;
2026         }
2027         if (ShadowReg)
2028           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2029       }
2030     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2031       assert(VA.isMemLoc());
2032       if (StackPtr.getNode() == 0)
2033         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2034       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2035                                              dl, DAG, VA, Flags));
2036     }
2037   }
2038
2039   if (!MemOpChains.empty())
2040     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2041                         &MemOpChains[0], MemOpChains.size());
2042
2043   // Build a sequence of copy-to-reg nodes chained together with token chain
2044   // and flag operands which copy the outgoing args into registers.
2045   SDValue InFlag;
2046   // Tail call byval lowering might overwrite argument registers so in case of
2047   // tail call optimization the copies to registers are lowered later.
2048   if (!isTailCall)
2049     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2050       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2051                                RegsToPass[i].second, InFlag);
2052       InFlag = Chain.getValue(1);
2053     }
2054
2055   if (Subtarget->isPICStyleGOT()) {
2056     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2057     // GOT pointer.
2058     if (!isTailCall) {
2059       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2060                                DAG.getNode(X86ISD::GlobalBaseReg,
2061                                            DebugLoc(), getPointerTy()),
2062                                InFlag);
2063       InFlag = Chain.getValue(1);
2064     } else {
2065       // If we are tail calling and generating PIC/GOT style code load the
2066       // address of the callee into ECX. The value in ecx is used as target of
2067       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2068       // for tail calls on PIC/GOT architectures. Normally we would just put the
2069       // address of GOT into ebx and then call target@PLT. But for tail calls
2070       // ebx would be restored (since ebx is callee saved) before jumping to the
2071       // target@PLT.
2072
2073       // Note: The actual moving to ECX is done further down.
2074       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2075       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2076           !G->getGlobal()->hasProtectedVisibility())
2077         Callee = LowerGlobalAddress(Callee, DAG);
2078       else if (isa<ExternalSymbolSDNode>(Callee))
2079         Callee = LowerExternalSymbol(Callee, DAG);
2080     }
2081   }
2082
2083   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2084     // From AMD64 ABI document:
2085     // For calls that may call functions that use varargs or stdargs
2086     // (prototype-less calls or calls to functions containing ellipsis (...) in
2087     // the declaration) %al is used as hidden argument to specify the number
2088     // of SSE registers used. The contents of %al do not need to match exactly
2089     // the number of registers, but must be an ubound on the number of SSE
2090     // registers used and is in the range 0 - 8 inclusive.
2091
2092     // Count the number of XMM registers allocated.
2093     static const unsigned XMMArgRegs[] = {
2094       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2095       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2096     };
2097     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2098     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2099            && "SSE registers cannot be used when SSE is disabled");
2100
2101     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2102                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2103     InFlag = Chain.getValue(1);
2104   }
2105
2106
2107   // For tail calls lower the arguments to the 'real' stack slot.
2108   if (isTailCall) {
2109     // Force all the incoming stack arguments to be loaded from the stack
2110     // before any new outgoing arguments are stored to the stack, because the
2111     // outgoing stack slots may alias the incoming argument stack slots, and
2112     // the alias isn't otherwise explicit. This is slightly more conservative
2113     // than necessary, because it means that each store effectively depends
2114     // on every argument instead of just those arguments it would clobber.
2115     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2116
2117     SmallVector<SDValue, 8> MemOpChains2;
2118     SDValue FIN;
2119     int FI = 0;
2120     // Do not flag preceeding copytoreg stuff together with the following stuff.
2121     InFlag = SDValue();
2122     if (GuaranteedTailCallOpt) {
2123       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2124         CCValAssign &VA = ArgLocs[i];
2125         if (VA.isRegLoc())
2126           continue;
2127         assert(VA.isMemLoc());
2128         SDValue Arg = OutVals[i];
2129         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2130         // Create frame index.
2131         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2132         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2133         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2134         FIN = DAG.getFrameIndex(FI, getPointerTy());
2135
2136         if (Flags.isByVal()) {
2137           // Copy relative to framepointer.
2138           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2139           if (StackPtr.getNode() == 0)
2140             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2141                                           getPointerTy());
2142           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2143
2144           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2145                                                            ArgChain,
2146                                                            Flags, DAG, dl));
2147         } else {
2148           // Store relative to framepointer.
2149           MemOpChains2.push_back(
2150             DAG.getStore(ArgChain, dl, Arg, FIN,
2151                          MachinePointerInfo::getFixedStack(FI),
2152                          false, false, 0));
2153         }
2154       }
2155     }
2156
2157     if (!MemOpChains2.empty())
2158       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2159                           &MemOpChains2[0], MemOpChains2.size());
2160
2161     // Copy arguments to their registers.
2162     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2163       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2164                                RegsToPass[i].second, InFlag);
2165       InFlag = Chain.getValue(1);
2166     }
2167     InFlag =SDValue();
2168
2169     // Store the return address to the appropriate stack slot.
2170     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2171                                      FPDiff, dl);
2172   }
2173
2174   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2175     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2176     // In the 64-bit large code model, we have to make all calls
2177     // through a register, since the call instruction's 32-bit
2178     // pc-relative offset may not be large enough to hold the whole
2179     // address.
2180   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2181     // If the callee is a GlobalAddress node (quite common, every direct call
2182     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2183     // it.
2184
2185     // We should use extra load for direct calls to dllimported functions in
2186     // non-JIT mode.
2187     const GlobalValue *GV = G->getGlobal();
2188     if (!GV->hasDLLImportLinkage()) {
2189       unsigned char OpFlags = 0;
2190
2191       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2192       // external symbols most go through the PLT in PIC mode.  If the symbol
2193       // has hidden or protected visibility, or if it is static or local, then
2194       // we don't need to use the PLT - we can directly call it.
2195       if (Subtarget->isTargetELF() &&
2196           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2197           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2198         OpFlags = X86II::MO_PLT;
2199       } else if (Subtarget->isPICStyleStubAny() &&
2200                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2201                Subtarget->getDarwinVers() < 9) {
2202         // PC-relative references to external symbols should go through $stub,
2203         // unless we're building with the leopard linker or later, which
2204         // automatically synthesizes these stubs.
2205         OpFlags = X86II::MO_DARWIN_STUB;
2206       }
2207
2208       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2209                                           G->getOffset(), OpFlags);
2210     }
2211   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2212     unsigned char OpFlags = 0;
2213
2214     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2215     // symbols should go through the PLT.
2216     if (Subtarget->isTargetELF() &&
2217         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2218       OpFlags = X86II::MO_PLT;
2219     } else if (Subtarget->isPICStyleStubAny() &&
2220              Subtarget->getDarwinVers() < 9) {
2221       // PC-relative references to external symbols should go through $stub,
2222       // unless we're building with the leopard linker or later, which
2223       // automatically synthesizes these stubs.
2224       OpFlags = X86II::MO_DARWIN_STUB;
2225     }
2226
2227     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2228                                          OpFlags);
2229   }
2230
2231   // Returns a chain & a flag for retval copy to use.
2232   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2233   SmallVector<SDValue, 8> Ops;
2234
2235   if (!IsSibcall && isTailCall) {
2236     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2237                            DAG.getIntPtrConstant(0, true), InFlag);
2238     InFlag = Chain.getValue(1);
2239   }
2240
2241   Ops.push_back(Chain);
2242   Ops.push_back(Callee);
2243
2244   if (isTailCall)
2245     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2246
2247   // Add argument registers to the end of the list so that they are known live
2248   // into the call.
2249   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2250     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2251                                   RegsToPass[i].second.getValueType()));
2252
2253   // Add an implicit use GOT pointer in EBX.
2254   if (!isTailCall && Subtarget->isPICStyleGOT())
2255     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2256
2257   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2258   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2259     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2260
2261   if (InFlag.getNode())
2262     Ops.push_back(InFlag);
2263
2264   if (isTailCall) {
2265     // We used to do:
2266     //// If this is the first return lowered for this function, add the regs
2267     //// to the liveout set for the function.
2268     // This isn't right, although it's probably harmless on x86; liveouts
2269     // should be computed from returns not tail calls.  Consider a void
2270     // function making a tail call to a function returning int.
2271     return DAG.getNode(X86ISD::TC_RETURN, dl,
2272                        NodeTys, &Ops[0], Ops.size());
2273   }
2274
2275   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2276   InFlag = Chain.getValue(1);
2277
2278   // Create the CALLSEQ_END node.
2279   unsigned NumBytesForCalleeToPush;
2280   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2281     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2282   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2283     // If this is a call to a struct-return function, the callee
2284     // pops the hidden struct pointer, so we have to push it back.
2285     // This is common for Darwin/X86, Linux & Mingw32 targets.
2286     NumBytesForCalleeToPush = 4;
2287   else
2288     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2289
2290   // Returns a flag for retval copy to use.
2291   if (!IsSibcall) {
2292     Chain = DAG.getCALLSEQ_END(Chain,
2293                                DAG.getIntPtrConstant(NumBytes, true),
2294                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2295                                                      true),
2296                                InFlag);
2297     InFlag = Chain.getValue(1);
2298   }
2299
2300   // Handle result values, copying them out of physregs into vregs that we
2301   // return.
2302   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2303                          Ins, dl, DAG, InVals);
2304 }
2305
2306
2307 //===----------------------------------------------------------------------===//
2308 //                Fast Calling Convention (tail call) implementation
2309 //===----------------------------------------------------------------------===//
2310
2311 //  Like std call, callee cleans arguments, convention except that ECX is
2312 //  reserved for storing the tail called function address. Only 2 registers are
2313 //  free for argument passing (inreg). Tail call optimization is performed
2314 //  provided:
2315 //                * tailcallopt is enabled
2316 //                * caller/callee are fastcc
2317 //  On X86_64 architecture with GOT-style position independent code only local
2318 //  (within module) calls are supported at the moment.
2319 //  To keep the stack aligned according to platform abi the function
2320 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2321 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2322 //  If a tail called function callee has more arguments than the caller the
2323 //  caller needs to make sure that there is room to move the RETADDR to. This is
2324 //  achieved by reserving an area the size of the argument delta right after the
2325 //  original REtADDR, but before the saved framepointer or the spilled registers
2326 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2327 //  stack layout:
2328 //    arg1
2329 //    arg2
2330 //    RETADDR
2331 //    [ new RETADDR
2332 //      move area ]
2333 //    (possible EBP)
2334 //    ESI
2335 //    EDI
2336 //    local1 ..
2337
2338 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2339 /// for a 16 byte align requirement.
2340 unsigned
2341 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2342                                                SelectionDAG& DAG) const {
2343   MachineFunction &MF = DAG.getMachineFunction();
2344   const TargetMachine &TM = MF.getTarget();
2345   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2346   unsigned StackAlignment = TFI.getStackAlignment();
2347   uint64_t AlignMask = StackAlignment - 1;
2348   int64_t Offset = StackSize;
2349   uint64_t SlotSize = TD->getPointerSize();
2350   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2351     // Number smaller than 12 so just add the difference.
2352     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2353   } else {
2354     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2355     Offset = ((~AlignMask) & Offset) + StackAlignment +
2356       (StackAlignment-SlotSize);
2357   }
2358   return Offset;
2359 }
2360
2361 /// MatchingStackOffset - Return true if the given stack call argument is
2362 /// already available in the same position (relatively) of the caller's
2363 /// incoming argument stack.
2364 static
2365 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2366                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2367                          const X86InstrInfo *TII) {
2368   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2369   int FI = INT_MAX;
2370   if (Arg.getOpcode() == ISD::CopyFromReg) {
2371     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2372     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2373       return false;
2374     MachineInstr *Def = MRI->getVRegDef(VR);
2375     if (!Def)
2376       return false;
2377     if (!Flags.isByVal()) {
2378       if (!TII->isLoadFromStackSlot(Def, FI))
2379         return false;
2380     } else {
2381       unsigned Opcode = Def->getOpcode();
2382       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2383           Def->getOperand(1).isFI()) {
2384         FI = Def->getOperand(1).getIndex();
2385         Bytes = Flags.getByValSize();
2386       } else
2387         return false;
2388     }
2389   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2390     if (Flags.isByVal())
2391       // ByVal argument is passed in as a pointer but it's now being
2392       // dereferenced. e.g.
2393       // define @foo(%struct.X* %A) {
2394       //   tail call @bar(%struct.X* byval %A)
2395       // }
2396       return false;
2397     SDValue Ptr = Ld->getBasePtr();
2398     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2399     if (!FINode)
2400       return false;
2401     FI = FINode->getIndex();
2402   } else
2403     return false;
2404
2405   assert(FI != INT_MAX);
2406   if (!MFI->isFixedObjectIndex(FI))
2407     return false;
2408   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2409 }
2410
2411 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2412 /// for tail call optimization. Targets which want to do tail call
2413 /// optimization should implement this function.
2414 bool
2415 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2416                                                      CallingConv::ID CalleeCC,
2417                                                      bool isVarArg,
2418                                                      bool isCalleeStructRet,
2419                                                      bool isCallerStructRet,
2420                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2421                                     const SmallVectorImpl<SDValue> &OutVals,
2422                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2423                                                      SelectionDAG& DAG) const {
2424   if (!IsTailCallConvention(CalleeCC) &&
2425       CalleeCC != CallingConv::C)
2426     return false;
2427
2428   // If -tailcallopt is specified, make fastcc functions tail-callable.
2429   const MachineFunction &MF = DAG.getMachineFunction();
2430   const Function *CallerF = DAG.getMachineFunction().getFunction();
2431   CallingConv::ID CallerCC = CallerF->getCallingConv();
2432   bool CCMatch = CallerCC == CalleeCC;
2433
2434   if (GuaranteedTailCallOpt) {
2435     if (IsTailCallConvention(CalleeCC) && CCMatch)
2436       return true;
2437     return false;
2438   }
2439
2440   // Look for obvious safe cases to perform tail call optimization that do not
2441   // require ABI changes. This is what gcc calls sibcall.
2442
2443   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2444   // emit a special epilogue.
2445   if (RegInfo->needsStackRealignment(MF))
2446     return false;
2447
2448   // Do not sibcall optimize vararg calls unless the call site is not passing
2449   // any arguments.
2450   if (isVarArg && !Outs.empty())
2451     return false;
2452
2453   // Also avoid sibcall optimization if either caller or callee uses struct
2454   // return semantics.
2455   if (isCalleeStructRet || isCallerStructRet)
2456     return false;
2457
2458   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2459   // Therefore if it's not used by the call it is not safe to optimize this into
2460   // a sibcall.
2461   bool Unused = false;
2462   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2463     if (!Ins[i].Used) {
2464       Unused = true;
2465       break;
2466     }
2467   }
2468   if (Unused) {
2469     SmallVector<CCValAssign, 16> RVLocs;
2470     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2471                    RVLocs, *DAG.getContext());
2472     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2473     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2474       CCValAssign &VA = RVLocs[i];
2475       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2476         return false;
2477     }
2478   }
2479
2480   // If the calling conventions do not match, then we'd better make sure the
2481   // results are returned in the same way as what the caller expects.
2482   if (!CCMatch) {
2483     SmallVector<CCValAssign, 16> RVLocs1;
2484     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2485                     RVLocs1, *DAG.getContext());
2486     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2487
2488     SmallVector<CCValAssign, 16> RVLocs2;
2489     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2490                     RVLocs2, *DAG.getContext());
2491     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2492
2493     if (RVLocs1.size() != RVLocs2.size())
2494       return false;
2495     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2496       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2497         return false;
2498       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2499         return false;
2500       if (RVLocs1[i].isRegLoc()) {
2501         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2502           return false;
2503       } else {
2504         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2505           return false;
2506       }
2507     }
2508   }
2509
2510   // If the callee takes no arguments then go on to check the results of the
2511   // call.
2512   if (!Outs.empty()) {
2513     // Check if stack adjustment is needed. For now, do not do this if any
2514     // argument is passed on the stack.
2515     SmallVector<CCValAssign, 16> ArgLocs;
2516     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2517                    ArgLocs, *DAG.getContext());
2518     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2519     if (CCInfo.getNextStackOffset()) {
2520       MachineFunction &MF = DAG.getMachineFunction();
2521       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2522         return false;
2523       if (Subtarget->isTargetWin64())
2524         // Win64 ABI has additional complications.
2525         return false;
2526
2527       // Check if the arguments are already laid out in the right way as
2528       // the caller's fixed stack objects.
2529       MachineFrameInfo *MFI = MF.getFrameInfo();
2530       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2531       const X86InstrInfo *TII =
2532         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2533       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2534         CCValAssign &VA = ArgLocs[i];
2535         SDValue Arg = OutVals[i];
2536         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2537         if (VA.getLocInfo() == CCValAssign::Indirect)
2538           return false;
2539         if (!VA.isRegLoc()) {
2540           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2541                                    MFI, MRI, TII))
2542             return false;
2543         }
2544       }
2545     }
2546
2547     // If the tailcall address may be in a register, then make sure it's
2548     // possible to register allocate for it. In 32-bit, the call address can
2549     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2550     // callee-saved registers are restored. These happen to be the same
2551     // registers used to pass 'inreg' arguments so watch out for those.
2552     if (!Subtarget->is64Bit() &&
2553         !isa<GlobalAddressSDNode>(Callee) &&
2554         !isa<ExternalSymbolSDNode>(Callee)) {
2555       unsigned NumInRegs = 0;
2556       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2557         CCValAssign &VA = ArgLocs[i];
2558         if (!VA.isRegLoc())
2559           continue;
2560         unsigned Reg = VA.getLocReg();
2561         switch (Reg) {
2562         default: break;
2563         case X86::EAX: case X86::EDX: case X86::ECX:
2564           if (++NumInRegs == 3)
2565             return false;
2566           break;
2567         }
2568       }
2569     }
2570   }
2571
2572   return true;
2573 }
2574
2575 FastISel *
2576 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2577   return X86::createFastISel(funcInfo);
2578 }
2579
2580
2581 //===----------------------------------------------------------------------===//
2582 //                           Other Lowering Hooks
2583 //===----------------------------------------------------------------------===//
2584
2585 static bool MayFoldLoad(SDValue Op) {
2586   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2587 }
2588
2589 static bool MayFoldIntoStore(SDValue Op) {
2590   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2591 }
2592
2593 static bool isTargetShuffle(unsigned Opcode) {
2594   switch(Opcode) {
2595   default: return false;
2596   case X86ISD::PSHUFD:
2597   case X86ISD::PSHUFHW:
2598   case X86ISD::PSHUFLW:
2599   case X86ISD::SHUFPD:
2600   case X86ISD::PALIGN:
2601   case X86ISD::SHUFPS:
2602   case X86ISD::MOVLHPS:
2603   case X86ISD::MOVLHPD:
2604   case X86ISD::MOVHLPS:
2605   case X86ISD::MOVLPS:
2606   case X86ISD::MOVLPD:
2607   case X86ISD::MOVSHDUP:
2608   case X86ISD::MOVSLDUP:
2609   case X86ISD::MOVDDUP:
2610   case X86ISD::MOVSS:
2611   case X86ISD::MOVSD:
2612   case X86ISD::UNPCKLPS:
2613   case X86ISD::UNPCKLPD:
2614   case X86ISD::PUNPCKLWD:
2615   case X86ISD::PUNPCKLBW:
2616   case X86ISD::PUNPCKLDQ:
2617   case X86ISD::PUNPCKLQDQ:
2618   case X86ISD::UNPCKHPS:
2619   case X86ISD::UNPCKHPD:
2620   case X86ISD::PUNPCKHWD:
2621   case X86ISD::PUNPCKHBW:
2622   case X86ISD::PUNPCKHDQ:
2623   case X86ISD::PUNPCKHQDQ:
2624     return true;
2625   }
2626   return false;
2627 }
2628
2629 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2630                                                SDValue V1, SelectionDAG &DAG) {
2631   switch(Opc) {
2632   default: llvm_unreachable("Unknown x86 shuffle node");
2633   case X86ISD::MOVSHDUP:
2634   case X86ISD::MOVSLDUP:
2635   case X86ISD::MOVDDUP:
2636     return DAG.getNode(Opc, dl, VT, V1);
2637   }
2638
2639   return SDValue();
2640 }
2641
2642 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2643                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2644   switch(Opc) {
2645   default: llvm_unreachable("Unknown x86 shuffle node");
2646   case X86ISD::PSHUFD:
2647   case X86ISD::PSHUFHW:
2648   case X86ISD::PSHUFLW:
2649     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2650   }
2651
2652   return SDValue();
2653 }
2654
2655 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2656                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2657   switch(Opc) {
2658   default: llvm_unreachable("Unknown x86 shuffle node");
2659   case X86ISD::PALIGN:
2660   case X86ISD::SHUFPD:
2661   case X86ISD::SHUFPS:
2662     return DAG.getNode(Opc, dl, VT, V1, V2,
2663                        DAG.getConstant(TargetMask, MVT::i8));
2664   }
2665   return SDValue();
2666 }
2667
2668 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2669                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2670   switch(Opc) {
2671   default: llvm_unreachable("Unknown x86 shuffle node");
2672   case X86ISD::MOVLHPS:
2673   case X86ISD::MOVLHPD:
2674   case X86ISD::MOVHLPS:
2675   case X86ISD::MOVLPS:
2676   case X86ISD::MOVLPD:
2677   case X86ISD::MOVSS:
2678   case X86ISD::MOVSD:
2679   case X86ISD::UNPCKLPS:
2680   case X86ISD::UNPCKLPD:
2681   case X86ISD::PUNPCKLWD:
2682   case X86ISD::PUNPCKLBW:
2683   case X86ISD::PUNPCKLDQ:
2684   case X86ISD::PUNPCKLQDQ:
2685   case X86ISD::UNPCKHPS:
2686   case X86ISD::UNPCKHPD:
2687   case X86ISD::PUNPCKHWD:
2688   case X86ISD::PUNPCKHBW:
2689   case X86ISD::PUNPCKHDQ:
2690   case X86ISD::PUNPCKHQDQ:
2691     return DAG.getNode(Opc, dl, VT, V1, V2);
2692   }
2693   return SDValue();
2694 }
2695
2696 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2697   MachineFunction &MF = DAG.getMachineFunction();
2698   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2699   int ReturnAddrIndex = FuncInfo->getRAIndex();
2700
2701   if (ReturnAddrIndex == 0) {
2702     // Set up a frame object for the return address.
2703     uint64_t SlotSize = TD->getPointerSize();
2704     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2705                                                            false);
2706     FuncInfo->setRAIndex(ReturnAddrIndex);
2707   }
2708
2709   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2710 }
2711
2712
2713 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2714                                        bool hasSymbolicDisplacement) {
2715   // Offset should fit into 32 bit immediate field.
2716   if (!isInt<32>(Offset))
2717     return false;
2718
2719   // If we don't have a symbolic displacement - we don't have any extra
2720   // restrictions.
2721   if (!hasSymbolicDisplacement)
2722     return true;
2723
2724   // FIXME: Some tweaks might be needed for medium code model.
2725   if (M != CodeModel::Small && M != CodeModel::Kernel)
2726     return false;
2727
2728   // For small code model we assume that latest object is 16MB before end of 31
2729   // bits boundary. We may also accept pretty large negative constants knowing
2730   // that all objects are in the positive half of address space.
2731   if (M == CodeModel::Small && Offset < 16*1024*1024)
2732     return true;
2733
2734   // For kernel code model we know that all object resist in the negative half
2735   // of 32bits address space. We may not accept negative offsets, since they may
2736   // be just off and we may accept pretty large positive ones.
2737   if (M == CodeModel::Kernel && Offset > 0)
2738     return true;
2739
2740   return false;
2741 }
2742
2743 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2744 /// specific condition code, returning the condition code and the LHS/RHS of the
2745 /// comparison to make.
2746 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2747                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2748   if (!isFP) {
2749     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2750       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2751         // X > -1   -> X == 0, jump !sign.
2752         RHS = DAG.getConstant(0, RHS.getValueType());
2753         return X86::COND_NS;
2754       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2755         // X < 0   -> X == 0, jump on sign.
2756         return X86::COND_S;
2757       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2758         // X < 1   -> X <= 0
2759         RHS = DAG.getConstant(0, RHS.getValueType());
2760         return X86::COND_LE;
2761       }
2762     }
2763
2764     switch (SetCCOpcode) {
2765     default: llvm_unreachable("Invalid integer condition!");
2766     case ISD::SETEQ:  return X86::COND_E;
2767     case ISD::SETGT:  return X86::COND_G;
2768     case ISD::SETGE:  return X86::COND_GE;
2769     case ISD::SETLT:  return X86::COND_L;
2770     case ISD::SETLE:  return X86::COND_LE;
2771     case ISD::SETNE:  return X86::COND_NE;
2772     case ISD::SETULT: return X86::COND_B;
2773     case ISD::SETUGT: return X86::COND_A;
2774     case ISD::SETULE: return X86::COND_BE;
2775     case ISD::SETUGE: return X86::COND_AE;
2776     }
2777   }
2778
2779   // First determine if it is required or is profitable to flip the operands.
2780
2781   // If LHS is a foldable load, but RHS is not, flip the condition.
2782   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2783       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2784     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2785     std::swap(LHS, RHS);
2786   }
2787
2788   switch (SetCCOpcode) {
2789   default: break;
2790   case ISD::SETOLT:
2791   case ISD::SETOLE:
2792   case ISD::SETUGT:
2793   case ISD::SETUGE:
2794     std::swap(LHS, RHS);
2795     break;
2796   }
2797
2798   // On a floating point condition, the flags are set as follows:
2799   // ZF  PF  CF   op
2800   //  0 | 0 | 0 | X > Y
2801   //  0 | 0 | 1 | X < Y
2802   //  1 | 0 | 0 | X == Y
2803   //  1 | 1 | 1 | unordered
2804   switch (SetCCOpcode) {
2805   default: llvm_unreachable("Condcode should be pre-legalized away");
2806   case ISD::SETUEQ:
2807   case ISD::SETEQ:   return X86::COND_E;
2808   case ISD::SETOLT:              // flipped
2809   case ISD::SETOGT:
2810   case ISD::SETGT:   return X86::COND_A;
2811   case ISD::SETOLE:              // flipped
2812   case ISD::SETOGE:
2813   case ISD::SETGE:   return X86::COND_AE;
2814   case ISD::SETUGT:              // flipped
2815   case ISD::SETULT:
2816   case ISD::SETLT:   return X86::COND_B;
2817   case ISD::SETUGE:              // flipped
2818   case ISD::SETULE:
2819   case ISD::SETLE:   return X86::COND_BE;
2820   case ISD::SETONE:
2821   case ISD::SETNE:   return X86::COND_NE;
2822   case ISD::SETUO:   return X86::COND_P;
2823   case ISD::SETO:    return X86::COND_NP;
2824   case ISD::SETOEQ:
2825   case ISD::SETUNE:  return X86::COND_INVALID;
2826   }
2827 }
2828
2829 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2830 /// code. Current x86 isa includes the following FP cmov instructions:
2831 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2832 static bool hasFPCMov(unsigned X86CC) {
2833   switch (X86CC) {
2834   default:
2835     return false;
2836   case X86::COND_B:
2837   case X86::COND_BE:
2838   case X86::COND_E:
2839   case X86::COND_P:
2840   case X86::COND_A:
2841   case X86::COND_AE:
2842   case X86::COND_NE:
2843   case X86::COND_NP:
2844     return true;
2845   }
2846 }
2847
2848 /// isFPImmLegal - Returns true if the target can instruction select the
2849 /// specified FP immediate natively. If false, the legalizer will
2850 /// materialize the FP immediate as a load from a constant pool.
2851 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2852   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2853     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2854       return true;
2855   }
2856   return false;
2857 }
2858
2859 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2860 /// the specified range (L, H].
2861 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2862   return (Val < 0) || (Val >= Low && Val < Hi);
2863 }
2864
2865 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2866 /// specified value.
2867 static bool isUndefOrEqual(int Val, int CmpVal) {
2868   if (Val < 0 || Val == CmpVal)
2869     return true;
2870   return false;
2871 }
2872
2873 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2874 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2875 /// the second operand.
2876 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2877   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2878     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2879   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2880     return (Mask[0] < 2 && Mask[1] < 2);
2881   return false;
2882 }
2883
2884 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2885   SmallVector<int, 8> M;
2886   N->getMask(M);
2887   return ::isPSHUFDMask(M, N->getValueType(0));
2888 }
2889
2890 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2891 /// is suitable for input to PSHUFHW.
2892 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2893   if (VT != MVT::v8i16)
2894     return false;
2895
2896   // Lower quadword copied in order or undef.
2897   for (int i = 0; i != 4; ++i)
2898     if (Mask[i] >= 0 && Mask[i] != i)
2899       return false;
2900
2901   // Upper quadword shuffled.
2902   for (int i = 4; i != 8; ++i)
2903     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2904       return false;
2905
2906   return true;
2907 }
2908
2909 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2910   SmallVector<int, 8> M;
2911   N->getMask(M);
2912   return ::isPSHUFHWMask(M, N->getValueType(0));
2913 }
2914
2915 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2916 /// is suitable for input to PSHUFLW.
2917 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2918   if (VT != MVT::v8i16)
2919     return false;
2920
2921   // Upper quadword copied in order.
2922   for (int i = 4; i != 8; ++i)
2923     if (Mask[i] >= 0 && Mask[i] != i)
2924       return false;
2925
2926   // Lower quadword shuffled.
2927   for (int i = 0; i != 4; ++i)
2928     if (Mask[i] >= 4)
2929       return false;
2930
2931   return true;
2932 }
2933
2934 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2935   SmallVector<int, 8> M;
2936   N->getMask(M);
2937   return ::isPSHUFLWMask(M, N->getValueType(0));
2938 }
2939
2940 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2941 /// is suitable for input to PALIGNR.
2942 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2943                           bool hasSSSE3) {
2944   int i, e = VT.getVectorNumElements();
2945
2946   // Do not handle v2i64 / v2f64 shuffles with palignr.
2947   if (e < 4 || !hasSSSE3)
2948     return false;
2949
2950   for (i = 0; i != e; ++i)
2951     if (Mask[i] >= 0)
2952       break;
2953
2954   // All undef, not a palignr.
2955   if (i == e)
2956     return false;
2957
2958   // Determine if it's ok to perform a palignr with only the LHS, since we
2959   // don't have access to the actual shuffle elements to see if RHS is undef.
2960   bool Unary = Mask[i] < (int)e;
2961   bool NeedsUnary = false;
2962
2963   int s = Mask[i] - i;
2964
2965   // Check the rest of the elements to see if they are consecutive.
2966   for (++i; i != e; ++i) {
2967     int m = Mask[i];
2968     if (m < 0)
2969       continue;
2970
2971     Unary = Unary && (m < (int)e);
2972     NeedsUnary = NeedsUnary || (m < s);
2973
2974     if (NeedsUnary && !Unary)
2975       return false;
2976     if (Unary && m != ((s+i) & (e-1)))
2977       return false;
2978     if (!Unary && m != (s+i))
2979       return false;
2980   }
2981   return true;
2982 }
2983
2984 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2985   SmallVector<int, 8> M;
2986   N->getMask(M);
2987   return ::isPALIGNRMask(M, N->getValueType(0), true);
2988 }
2989
2990 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2991 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2992 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2993   int NumElems = VT.getVectorNumElements();
2994   if (NumElems != 2 && NumElems != 4)
2995     return false;
2996
2997   int Half = NumElems / 2;
2998   for (int i = 0; i < Half; ++i)
2999     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3000       return false;
3001   for (int i = Half; i < NumElems; ++i)
3002     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3003       return false;
3004
3005   return true;
3006 }
3007
3008 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
3009   SmallVector<int, 8> M;
3010   N->getMask(M);
3011   return ::isSHUFPMask(M, N->getValueType(0));
3012 }
3013
3014 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3015 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3016 /// half elements to come from vector 1 (which would equal the dest.) and
3017 /// the upper half to come from vector 2.
3018 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3019   int NumElems = VT.getVectorNumElements();
3020
3021   if (NumElems != 2 && NumElems != 4)
3022     return false;
3023
3024   int Half = NumElems / 2;
3025   for (int i = 0; i < Half; ++i)
3026     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3027       return false;
3028   for (int i = Half; i < NumElems; ++i)
3029     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3030       return false;
3031   return true;
3032 }
3033
3034 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3035   SmallVector<int, 8> M;
3036   N->getMask(M);
3037   return isCommutedSHUFPMask(M, N->getValueType(0));
3038 }
3039
3040 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3041 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3042 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3043   if (N->getValueType(0).getVectorNumElements() != 4)
3044     return false;
3045
3046   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3047   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3048          isUndefOrEqual(N->getMaskElt(1), 7) &&
3049          isUndefOrEqual(N->getMaskElt(2), 2) &&
3050          isUndefOrEqual(N->getMaskElt(3), 3);
3051 }
3052
3053 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3054 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3055 /// <2, 3, 2, 3>
3056 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3057   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3058
3059   if (NumElems != 4)
3060     return false;
3061
3062   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3063   isUndefOrEqual(N->getMaskElt(1), 3) &&
3064   isUndefOrEqual(N->getMaskElt(2), 2) &&
3065   isUndefOrEqual(N->getMaskElt(3), 3);
3066 }
3067
3068 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3069 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3070 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3071   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3072
3073   if (NumElems != 2 && NumElems != 4)
3074     return false;
3075
3076   for (unsigned i = 0; i < NumElems/2; ++i)
3077     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3078       return false;
3079
3080   for (unsigned i = NumElems/2; i < NumElems; ++i)
3081     if (!isUndefOrEqual(N->getMaskElt(i), i))
3082       return false;
3083
3084   return true;
3085 }
3086
3087 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3088 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3089 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3090   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3091
3092   if (NumElems != 2 && NumElems != 4)
3093     return false;
3094
3095   for (unsigned i = 0; i < NumElems/2; ++i)
3096     if (!isUndefOrEqual(N->getMaskElt(i), i))
3097       return false;
3098
3099   for (unsigned i = 0; i < NumElems/2; ++i)
3100     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3101       return false;
3102
3103   return true;
3104 }
3105
3106 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3107 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3108 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3109                          bool V2IsSplat = false) {
3110   int NumElts = VT.getVectorNumElements();
3111   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3112     return false;
3113
3114   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3115     int BitI  = Mask[i];
3116     int BitI1 = Mask[i+1];
3117     if (!isUndefOrEqual(BitI, j))
3118       return false;
3119     if (V2IsSplat) {
3120       if (!isUndefOrEqual(BitI1, NumElts))
3121         return false;
3122     } else {
3123       if (!isUndefOrEqual(BitI1, j + NumElts))
3124         return false;
3125     }
3126   }
3127   return true;
3128 }
3129
3130 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3131   SmallVector<int, 8> M;
3132   N->getMask(M);
3133   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3134 }
3135
3136 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3137 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3138 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3139                          bool V2IsSplat = false) {
3140   int NumElts = VT.getVectorNumElements();
3141   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3142     return false;
3143
3144   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3145     int BitI  = Mask[i];
3146     int BitI1 = Mask[i+1];
3147     if (!isUndefOrEqual(BitI, j + NumElts/2))
3148       return false;
3149     if (V2IsSplat) {
3150       if (isUndefOrEqual(BitI1, NumElts))
3151         return false;
3152     } else {
3153       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3154         return false;
3155     }
3156   }
3157   return true;
3158 }
3159
3160 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3161   SmallVector<int, 8> M;
3162   N->getMask(M);
3163   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3164 }
3165
3166 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3167 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3168 /// <0, 0, 1, 1>
3169 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3170   int NumElems = VT.getVectorNumElements();
3171   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3172     return false;
3173
3174   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3175     int BitI  = Mask[i];
3176     int BitI1 = Mask[i+1];
3177     if (!isUndefOrEqual(BitI, j))
3178       return false;
3179     if (!isUndefOrEqual(BitI1, j))
3180       return false;
3181   }
3182   return true;
3183 }
3184
3185 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3186   SmallVector<int, 8> M;
3187   N->getMask(M);
3188   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3189 }
3190
3191 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3192 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3193 /// <2, 2, 3, 3>
3194 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3195   int NumElems = VT.getVectorNumElements();
3196   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3197     return false;
3198
3199   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3200     int BitI  = Mask[i];
3201     int BitI1 = Mask[i+1];
3202     if (!isUndefOrEqual(BitI, j))
3203       return false;
3204     if (!isUndefOrEqual(BitI1, j))
3205       return false;
3206   }
3207   return true;
3208 }
3209
3210 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3211   SmallVector<int, 8> M;
3212   N->getMask(M);
3213   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3214 }
3215
3216 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3217 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3218 /// MOVSD, and MOVD, i.e. setting the lowest element.
3219 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3220   if (VT.getVectorElementType().getSizeInBits() < 32)
3221     return false;
3222
3223   int NumElts = VT.getVectorNumElements();
3224
3225   if (!isUndefOrEqual(Mask[0], NumElts))
3226     return false;
3227
3228   for (int i = 1; i < NumElts; ++i)
3229     if (!isUndefOrEqual(Mask[i], i))
3230       return false;
3231
3232   return true;
3233 }
3234
3235 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3236   SmallVector<int, 8> M;
3237   N->getMask(M);
3238   return ::isMOVLMask(M, N->getValueType(0));
3239 }
3240
3241 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3242 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3243 /// element of vector 2 and the other elements to come from vector 1 in order.
3244 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3245                                bool V2IsSplat = false, bool V2IsUndef = false) {
3246   int NumOps = VT.getVectorNumElements();
3247   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3248     return false;
3249
3250   if (!isUndefOrEqual(Mask[0], 0))
3251     return false;
3252
3253   for (int i = 1; i < NumOps; ++i)
3254     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3255           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3256           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3257       return false;
3258
3259   return true;
3260 }
3261
3262 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3263                            bool V2IsUndef = false) {
3264   SmallVector<int, 8> M;
3265   N->getMask(M);
3266   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3267 }
3268
3269 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3270 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3271 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3272   if (N->getValueType(0).getVectorNumElements() != 4)
3273     return false;
3274
3275   // Expect 1, 1, 3, 3
3276   for (unsigned i = 0; i < 2; ++i) {
3277     int Elt = N->getMaskElt(i);
3278     if (Elt >= 0 && Elt != 1)
3279       return false;
3280   }
3281
3282   bool HasHi = false;
3283   for (unsigned i = 2; i < 4; ++i) {
3284     int Elt = N->getMaskElt(i);
3285     if (Elt >= 0 && Elt != 3)
3286       return false;
3287     if (Elt == 3)
3288       HasHi = true;
3289   }
3290   // Don't use movshdup if it can be done with a shufps.
3291   // FIXME: verify that matching u, u, 3, 3 is what we want.
3292   return HasHi;
3293 }
3294
3295 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3296 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3297 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3298   if (N->getValueType(0).getVectorNumElements() != 4)
3299     return false;
3300
3301   // Expect 0, 0, 2, 2
3302   for (unsigned i = 0; i < 2; ++i)
3303     if (N->getMaskElt(i) > 0)
3304       return false;
3305
3306   bool HasHi = false;
3307   for (unsigned i = 2; i < 4; ++i) {
3308     int Elt = N->getMaskElt(i);
3309     if (Elt >= 0 && Elt != 2)
3310       return false;
3311     if (Elt == 2)
3312       HasHi = true;
3313   }
3314   // Don't use movsldup if it can be done with a shufps.
3315   return HasHi;
3316 }
3317
3318 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3319 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3320 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3321   int e = N->getValueType(0).getVectorNumElements() / 2;
3322
3323   for (int i = 0; i < e; ++i)
3324     if (!isUndefOrEqual(N->getMaskElt(i), i))
3325       return false;
3326   for (int i = 0; i < e; ++i)
3327     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3328       return false;
3329   return true;
3330 }
3331
3332 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3333 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3334 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3335   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3336   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3337
3338   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3339   unsigned Mask = 0;
3340   for (int i = 0; i < NumOperands; ++i) {
3341     int Val = SVOp->getMaskElt(NumOperands-i-1);
3342     if (Val < 0) Val = 0;
3343     if (Val >= NumOperands) Val -= NumOperands;
3344     Mask |= Val;
3345     if (i != NumOperands - 1)
3346       Mask <<= Shift;
3347   }
3348   return Mask;
3349 }
3350
3351 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3352 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3353 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3354   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3355   unsigned Mask = 0;
3356   // 8 nodes, but we only care about the last 4.
3357   for (unsigned i = 7; i >= 4; --i) {
3358     int Val = SVOp->getMaskElt(i);
3359     if (Val >= 0)
3360       Mask |= (Val - 4);
3361     if (i != 4)
3362       Mask <<= 2;
3363   }
3364   return Mask;
3365 }
3366
3367 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3368 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3369 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3370   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3371   unsigned Mask = 0;
3372   // 8 nodes, but we only care about the first 4.
3373   for (int i = 3; i >= 0; --i) {
3374     int Val = SVOp->getMaskElt(i);
3375     if (Val >= 0)
3376       Mask |= Val;
3377     if (i != 0)
3378       Mask <<= 2;
3379   }
3380   return Mask;
3381 }
3382
3383 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3384 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3385 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3386   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3387   EVT VVT = N->getValueType(0);
3388   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3389   int Val = 0;
3390
3391   unsigned i, e;
3392   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3393     Val = SVOp->getMaskElt(i);
3394     if (Val >= 0)
3395       break;
3396   }
3397   return (Val - i) * EltSize;
3398 }
3399
3400 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3401 /// constant +0.0.
3402 bool X86::isZeroNode(SDValue Elt) {
3403   return ((isa<ConstantSDNode>(Elt) &&
3404            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3405           (isa<ConstantFPSDNode>(Elt) &&
3406            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3407 }
3408
3409 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3410 /// their permute mask.
3411 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3412                                     SelectionDAG &DAG) {
3413   EVT VT = SVOp->getValueType(0);
3414   unsigned NumElems = VT.getVectorNumElements();
3415   SmallVector<int, 8> MaskVec;
3416
3417   for (unsigned i = 0; i != NumElems; ++i) {
3418     int idx = SVOp->getMaskElt(i);
3419     if (idx < 0)
3420       MaskVec.push_back(idx);
3421     else if (idx < (int)NumElems)
3422       MaskVec.push_back(idx + NumElems);
3423     else
3424       MaskVec.push_back(idx - NumElems);
3425   }
3426   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3427                               SVOp->getOperand(0), &MaskVec[0]);
3428 }
3429
3430 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3431 /// the two vector operands have swapped position.
3432 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3433   unsigned NumElems = VT.getVectorNumElements();
3434   for (unsigned i = 0; i != NumElems; ++i) {
3435     int idx = Mask[i];
3436     if (idx < 0)
3437       continue;
3438     else if (idx < (int)NumElems)
3439       Mask[i] = idx + NumElems;
3440     else
3441       Mask[i] = idx - NumElems;
3442   }
3443 }
3444
3445 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3446 /// match movhlps. The lower half elements should come from upper half of
3447 /// V1 (and in order), and the upper half elements should come from the upper
3448 /// half of V2 (and in order).
3449 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3450   if (Op->getValueType(0).getVectorNumElements() != 4)
3451     return false;
3452   for (unsigned i = 0, e = 2; i != e; ++i)
3453     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3454       return false;
3455   for (unsigned i = 2; i != 4; ++i)
3456     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3457       return false;
3458   return true;
3459 }
3460
3461 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3462 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3463 /// required.
3464 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3465   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3466     return false;
3467   N = N->getOperand(0).getNode();
3468   if (!ISD::isNON_EXTLoad(N))
3469     return false;
3470   if (LD)
3471     *LD = cast<LoadSDNode>(N);
3472   return true;
3473 }
3474
3475 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3476 /// match movlp{s|d}. The lower half elements should come from lower half of
3477 /// V1 (and in order), and the upper half elements should come from the upper
3478 /// half of V2 (and in order). And since V1 will become the source of the
3479 /// MOVLP, it must be either a vector load or a scalar load to vector.
3480 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3481                                ShuffleVectorSDNode *Op) {
3482   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3483     return false;
3484   // Is V2 is a vector load, don't do this transformation. We will try to use
3485   // load folding shufps op.
3486   if (ISD::isNON_EXTLoad(V2))
3487     return false;
3488
3489   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3490
3491   if (NumElems != 2 && NumElems != 4)
3492     return false;
3493   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3494     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3495       return false;
3496   for (unsigned i = NumElems/2; i != NumElems; ++i)
3497     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3498       return false;
3499   return true;
3500 }
3501
3502 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3503 /// all the same.
3504 static bool isSplatVector(SDNode *N) {
3505   if (N->getOpcode() != ISD::BUILD_VECTOR)
3506     return false;
3507
3508   SDValue SplatValue = N->getOperand(0);
3509   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3510     if (N->getOperand(i) != SplatValue)
3511       return false;
3512   return true;
3513 }
3514
3515 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3516 /// to an zero vector.
3517 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3518 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3519   SDValue V1 = N->getOperand(0);
3520   SDValue V2 = N->getOperand(1);
3521   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3522   for (unsigned i = 0; i != NumElems; ++i) {
3523     int Idx = N->getMaskElt(i);
3524     if (Idx >= (int)NumElems) {
3525       unsigned Opc = V2.getOpcode();
3526       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3527         continue;
3528       if (Opc != ISD::BUILD_VECTOR ||
3529           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3530         return false;
3531     } else if (Idx >= 0) {
3532       unsigned Opc = V1.getOpcode();
3533       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3534         continue;
3535       if (Opc != ISD::BUILD_VECTOR ||
3536           !X86::isZeroNode(V1.getOperand(Idx)))
3537         return false;
3538     }
3539   }
3540   return true;
3541 }
3542
3543 /// getZeroVector - Returns a vector of specified type with all zero elements.
3544 ///
3545 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3546                              DebugLoc dl) {
3547   assert(VT.isVector() && "Expected a vector type");
3548
3549   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted
3550   // to their dest type. This ensures they get CSE'd.
3551   SDValue Vec;
3552   if (VT.getSizeInBits() == 64) { // MMX
3553     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3554     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3555   } else if (VT.getSizeInBits() == 128) {
3556     if (HasSSE2) {  // SSE2
3557       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3558       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3559     } else { // SSE1
3560       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3561       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3562     }
3563   } else if (VT.getSizeInBits() == 256) { // AVX
3564     // 256-bit logic and arithmetic instructions in AVX are
3565     // all floating-point, no support for integer ops. Default
3566     // to emitting fp zeroed vectors then.
3567     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3568     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3569     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3570   }
3571   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3572 }
3573
3574 /// getOnesVector - Returns a vector of specified type with all bits set.
3575 ///
3576 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3577   assert(VT.isVector() && "Expected a vector type");
3578
3579   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3580   // type.  This ensures they get CSE'd.
3581   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3582   SDValue Vec;
3583   if (VT.getSizeInBits() == 64) // MMX
3584     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3585   else // SSE
3586     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3587   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3588 }
3589
3590
3591 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3592 /// that point to V2 points to its first element.
3593 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3594   EVT VT = SVOp->getValueType(0);
3595   unsigned NumElems = VT.getVectorNumElements();
3596
3597   bool Changed = false;
3598   SmallVector<int, 8> MaskVec;
3599   SVOp->getMask(MaskVec);
3600
3601   for (unsigned i = 0; i != NumElems; ++i) {
3602     if (MaskVec[i] > (int)NumElems) {
3603       MaskVec[i] = NumElems;
3604       Changed = true;
3605     }
3606   }
3607   if (Changed)
3608     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3609                                 SVOp->getOperand(1), &MaskVec[0]);
3610   return SDValue(SVOp, 0);
3611 }
3612
3613 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3614 /// operation of specified width.
3615 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3616                        SDValue V2) {
3617   unsigned NumElems = VT.getVectorNumElements();
3618   SmallVector<int, 8> Mask;
3619   Mask.push_back(NumElems);
3620   for (unsigned i = 1; i != NumElems; ++i)
3621     Mask.push_back(i);
3622   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3623 }
3624
3625 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3626 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3627                           SDValue V2) {
3628   unsigned NumElems = VT.getVectorNumElements();
3629   SmallVector<int, 8> Mask;
3630   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3631     Mask.push_back(i);
3632     Mask.push_back(i + NumElems);
3633   }
3634   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3635 }
3636
3637 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3638 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3639                           SDValue V2) {
3640   unsigned NumElems = VT.getVectorNumElements();
3641   unsigned Half = NumElems/2;
3642   SmallVector<int, 8> Mask;
3643   for (unsigned i = 0; i != Half; ++i) {
3644     Mask.push_back(i + Half);
3645     Mask.push_back(i + NumElems + Half);
3646   }
3647   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3648 }
3649
3650 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3651 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3652   EVT PVT = MVT::v4f32;
3653   EVT VT = SV->getValueType(0);
3654   DebugLoc dl = SV->getDebugLoc();
3655   SDValue V1 = SV->getOperand(0);
3656   int NumElems = VT.getVectorNumElements();
3657   int EltNo = SV->getSplatIndex();
3658
3659   // unpack elements to the correct location
3660   while (NumElems > 4) {
3661     if (EltNo < NumElems/2) {
3662       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3663     } else {
3664       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3665       EltNo -= NumElems/2;
3666     }
3667     NumElems >>= 1;
3668   }
3669
3670   // Perform the splat.
3671   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3672   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3673   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3674   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3675 }
3676
3677 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3678 /// vector of zero or undef vector.  This produces a shuffle where the low
3679 /// element of V2 is swizzled into the zero/undef vector, landing at element
3680 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3681 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3682                                              bool isZero, bool HasSSE2,
3683                                              SelectionDAG &DAG) {
3684   EVT VT = V2.getValueType();
3685   SDValue V1 = isZero
3686     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3687   unsigned NumElems = VT.getVectorNumElements();
3688   SmallVector<int, 16> MaskVec;
3689   for (unsigned i = 0; i != NumElems; ++i)
3690     // If this is the insertion idx, put the low elt of V2 here.
3691     MaskVec.push_back(i == Idx ? NumElems : i);
3692   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3693 }
3694
3695 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3696 /// element of the result of the vector shuffle.
3697 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
3698                             unsigned Depth) {
3699   if (Depth == 6)
3700     return SDValue();  // Limit search depth.
3701
3702   SDValue V = SDValue(N, 0);
3703   EVT VT = V.getValueType();
3704   unsigned Opcode = V.getOpcode();
3705
3706   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3707   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3708     Index = SV->getMaskElt(Index);
3709
3710     if (Index < 0)
3711       return DAG.getUNDEF(VT.getVectorElementType());
3712
3713     int NumElems = VT.getVectorNumElements();
3714     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3715     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
3716   }
3717
3718   // Recurse into target specific vector shuffles to find scalars.
3719   if (isTargetShuffle(Opcode)) {
3720     int NumElems = VT.getVectorNumElements();
3721     SmallVector<unsigned, 16> ShuffleMask;
3722     SDValue ImmN;
3723
3724     switch(Opcode) {
3725     case X86ISD::SHUFPS:
3726     case X86ISD::SHUFPD:
3727       ImmN = N->getOperand(N->getNumOperands()-1);
3728       DecodeSHUFPSMask(NumElems,
3729                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
3730                        ShuffleMask);
3731       break;
3732     case X86ISD::PUNPCKHBW:
3733     case X86ISD::PUNPCKHWD:
3734     case X86ISD::PUNPCKHDQ:
3735     case X86ISD::PUNPCKHQDQ:
3736       DecodePUNPCKHMask(NumElems, ShuffleMask);
3737       break;
3738     case X86ISD::UNPCKHPS:
3739     case X86ISD::UNPCKHPD:
3740       DecodeUNPCKHPMask(NumElems, ShuffleMask);
3741       break;
3742     case X86ISD::PUNPCKLBW:
3743     case X86ISD::PUNPCKLWD:
3744     case X86ISD::PUNPCKLDQ:
3745     case X86ISD::PUNPCKLQDQ:
3746       DecodePUNPCKLMask(NumElems, ShuffleMask);
3747       break;
3748     case X86ISD::UNPCKLPS:
3749     case X86ISD::UNPCKLPD:
3750       DecodeUNPCKLPMask(NumElems, ShuffleMask);
3751       break;
3752     case X86ISD::MOVHLPS:
3753       DecodeMOVHLPSMask(NumElems, ShuffleMask);
3754       break;
3755     case X86ISD::MOVLHPS:
3756       DecodeMOVLHPSMask(NumElems, ShuffleMask);
3757       break;
3758     case X86ISD::PSHUFD:
3759       ImmN = N->getOperand(N->getNumOperands()-1);
3760       DecodePSHUFMask(NumElems,
3761                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
3762                       ShuffleMask);
3763       break;
3764     case X86ISD::PSHUFHW:
3765       ImmN = N->getOperand(N->getNumOperands()-1);
3766       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3767                         ShuffleMask);
3768       break;
3769     case X86ISD::PSHUFLW:
3770       ImmN = N->getOperand(N->getNumOperands()-1);
3771       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3772                         ShuffleMask);
3773       break;
3774     case X86ISD::MOVSS:
3775     case X86ISD::MOVSD: {
3776       // The index 0 always comes from the first element of the second source,
3777       // this is why MOVSS and MOVSD are used in the first place. The other
3778       // elements come from the other positions of the first source vector.
3779       unsigned OpNum = (Index == 0) ? 1 : 0;
3780       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
3781                                  Depth+1);
3782     }
3783     default:
3784       assert("not implemented for target shuffle node");
3785       return SDValue();
3786     }
3787
3788     Index = ShuffleMask[Index];
3789     if (Index < 0)
3790       return DAG.getUNDEF(VT.getVectorElementType());
3791
3792     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
3793     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
3794                                Depth+1);
3795   }
3796
3797   // Actual nodes that may contain scalar elements
3798   if (Opcode == ISD::BIT_CONVERT) {
3799     V = V.getOperand(0);
3800     EVT SrcVT = V.getValueType();
3801     unsigned NumElems = VT.getVectorNumElements();
3802
3803     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
3804       return SDValue();
3805   }
3806
3807   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3808     return (Index == 0) ? V.getOperand(0)
3809                           : DAG.getUNDEF(VT.getVectorElementType());
3810
3811   if (V.getOpcode() == ISD::BUILD_VECTOR)
3812     return V.getOperand(Index);
3813
3814   return SDValue();
3815 }
3816
3817 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3818 /// shuffle operation which come from a consecutively from a zero. The
3819 /// search can start in two diferent directions, from left or right.
3820 static
3821 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3822                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3823   int i = 0;
3824
3825   while (i < NumElems) {
3826     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3827     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
3828     if (!(Elt.getNode() &&
3829          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3830       break;
3831     ++i;
3832   }
3833
3834   return i;
3835 }
3836
3837 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3838 /// MaskE correspond consecutively to elements from one of the vector operands,
3839 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3840 static
3841 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3842                               int OpIdx, int NumElems, unsigned &OpNum) {
3843   bool SeenV1 = false;
3844   bool SeenV2 = false;
3845
3846   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3847     int Idx = SVOp->getMaskElt(i);
3848     // Ignore undef indicies
3849     if (Idx < 0)
3850       continue;
3851
3852     if (Idx < NumElems)
3853       SeenV1 = true;
3854     else
3855       SeenV2 = true;
3856
3857     // Only accept consecutive elements from the same vector
3858     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3859       return false;
3860   }
3861
3862   OpNum = SeenV1 ? 0 : 1;
3863   return true;
3864 }
3865
3866 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3867 /// logical left shift of a vector.
3868 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3869                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3870   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3871   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3872               false /* check zeros from right */, DAG);
3873   unsigned OpSrc;
3874
3875   if (!NumZeros)
3876     return false;
3877
3878   // Considering the elements in the mask that are not consecutive zeros,
3879   // check if they consecutively come from only one of the source vectors.
3880   //
3881   //               V1 = {X, A, B, C}     0
3882   //                         \  \  \    /
3883   //   vector_shuffle V1, V2 <1, 2, 3, X>
3884   //
3885   if (!isShuffleMaskConsecutive(SVOp,
3886             0,                   // Mask Start Index
3887             NumElems-NumZeros-1, // Mask End Index
3888             NumZeros,            // Where to start looking in the src vector
3889             NumElems,            // Number of elements in vector
3890             OpSrc))              // Which source operand ?
3891     return false;
3892
3893   isLeft = false;
3894   ShAmt = NumZeros;
3895   ShVal = SVOp->getOperand(OpSrc);
3896   return true;
3897 }
3898
3899 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3900 /// logical left shift of a vector.
3901 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3902                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3903   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3904   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3905               true /* check zeros from left */, DAG);
3906   unsigned OpSrc;
3907
3908   if (!NumZeros)
3909     return false;
3910
3911   // Considering the elements in the mask that are not consecutive zeros,
3912   // check if they consecutively come from only one of the source vectors.
3913   //
3914   //                           0    { A, B, X, X } = V2
3915   //                          / \    /  /
3916   //   vector_shuffle V1, V2 <X, X, 4, 5>
3917   //
3918   if (!isShuffleMaskConsecutive(SVOp,
3919             NumZeros,     // Mask Start Index
3920             NumElems-1,   // Mask End Index
3921             0,            // Where to start looking in the src vector
3922             NumElems,     // Number of elements in vector
3923             OpSrc))       // Which source operand ?
3924     return false;
3925
3926   isLeft = true;
3927   ShAmt = NumZeros;
3928   ShVal = SVOp->getOperand(OpSrc);
3929   return true;
3930 }
3931
3932 /// isVectorShift - Returns true if the shuffle can be implemented as a
3933 /// logical left or right shift of a vector.
3934 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3935                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3936   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3937       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3938     return true;
3939
3940   return false;
3941 }
3942
3943 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3944 ///
3945 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3946                                        unsigned NumNonZero, unsigned NumZero,
3947                                        SelectionDAG &DAG,
3948                                        const TargetLowering &TLI) {
3949   if (NumNonZero > 8)
3950     return SDValue();
3951
3952   DebugLoc dl = Op.getDebugLoc();
3953   SDValue V(0, 0);
3954   bool First = true;
3955   for (unsigned i = 0; i < 16; ++i) {
3956     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3957     if (ThisIsNonZero && First) {
3958       if (NumZero)
3959         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3960       else
3961         V = DAG.getUNDEF(MVT::v8i16);
3962       First = false;
3963     }
3964
3965     if ((i & 1) != 0) {
3966       SDValue ThisElt(0, 0), LastElt(0, 0);
3967       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3968       if (LastIsNonZero) {
3969         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3970                               MVT::i16, Op.getOperand(i-1));
3971       }
3972       if (ThisIsNonZero) {
3973         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3974         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3975                               ThisElt, DAG.getConstant(8, MVT::i8));
3976         if (LastIsNonZero)
3977           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3978       } else
3979         ThisElt = LastElt;
3980
3981       if (ThisElt.getNode())
3982         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3983                         DAG.getIntPtrConstant(i/2));
3984     }
3985   }
3986
3987   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3988 }
3989
3990 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3991 ///
3992 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3993                                      unsigned NumNonZero, unsigned NumZero,
3994                                      SelectionDAG &DAG,
3995                                      const TargetLowering &TLI) {
3996   if (NumNonZero > 4)
3997     return SDValue();
3998
3999   DebugLoc dl = Op.getDebugLoc();
4000   SDValue V(0, 0);
4001   bool First = true;
4002   for (unsigned i = 0; i < 8; ++i) {
4003     bool isNonZero = (NonZeros & (1 << i)) != 0;
4004     if (isNonZero) {
4005       if (First) {
4006         if (NumZero)
4007           V = getZeroVector(MVT::v8i16, true, DAG, dl);
4008         else
4009           V = DAG.getUNDEF(MVT::v8i16);
4010         First = false;
4011       }
4012       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4013                       MVT::v8i16, V, Op.getOperand(i),
4014                       DAG.getIntPtrConstant(i));
4015     }
4016   }
4017
4018   return V;
4019 }
4020
4021 /// getVShift - Return a vector logical shift node.
4022 ///
4023 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4024                          unsigned NumBits, SelectionDAG &DAG,
4025                          const TargetLowering &TLI, DebugLoc dl) {
4026   bool isMMX = VT.getSizeInBits() == 64;
4027   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
4028   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4029   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
4030   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4031                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4032                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
4033 }
4034
4035 SDValue
4036 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4037                                           SelectionDAG &DAG) const {
4038
4039   // Check if the scalar load can be widened into a vector load. And if
4040   // the address is "base + cst" see if the cst can be "absorbed" into
4041   // the shuffle mask.
4042   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4043     SDValue Ptr = LD->getBasePtr();
4044     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4045       return SDValue();
4046     EVT PVT = LD->getValueType(0);
4047     if (PVT != MVT::i32 && PVT != MVT::f32)
4048       return SDValue();
4049
4050     int FI = -1;
4051     int64_t Offset = 0;
4052     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4053       FI = FINode->getIndex();
4054       Offset = 0;
4055     } else if (Ptr.getOpcode() == ISD::ADD &&
4056                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
4057                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4058       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4059       Offset = Ptr.getConstantOperandVal(1);
4060       Ptr = Ptr.getOperand(0);
4061     } else {
4062       return SDValue();
4063     }
4064
4065     SDValue Chain = LD->getChain();
4066     // Make sure the stack object alignment is at least 16.
4067     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4068     if (DAG.InferPtrAlignment(Ptr) < 16) {
4069       if (MFI->isFixedObjectIndex(FI)) {
4070         // Can't change the alignment. FIXME: It's possible to compute
4071         // the exact stack offset and reference FI + adjust offset instead.
4072         // If someone *really* cares about this. That's the way to implement it.
4073         return SDValue();
4074       } else {
4075         MFI->setObjectAlignment(FI, 16);
4076       }
4077     }
4078
4079     // (Offset % 16) must be multiple of 4. Then address is then
4080     // Ptr + (Offset & ~15).
4081     if (Offset < 0)
4082       return SDValue();
4083     if ((Offset % 16) & 3)
4084       return SDValue();
4085     int64_t StartOffset = Offset & ~15;
4086     if (StartOffset)
4087       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4088                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4089
4090     int EltNo = (Offset - StartOffset) >> 2;
4091     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4092     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4093     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,
4094                              LD->getPointerInfo().getWithOffset(StartOffset),
4095                              false, false, 0);
4096     // Canonicalize it to a v4i32 shuffle.
4097     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
4098     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4099                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4100                                             DAG.getUNDEF(MVT::v4i32),&Mask[0]));
4101   }
4102
4103   return SDValue();
4104 }
4105
4106 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4107 /// vector of type 'VT', see if the elements can be replaced by a single large
4108 /// load which has the same value as a build_vector whose operands are 'elts'.
4109 ///
4110 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4111 ///
4112 /// FIXME: we'd also like to handle the case where the last elements are zero
4113 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4114 /// There's even a handy isZeroNode for that purpose.
4115 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4116                                         DebugLoc &dl, SelectionDAG &DAG) {
4117   EVT EltVT = VT.getVectorElementType();
4118   unsigned NumElems = Elts.size();
4119
4120   LoadSDNode *LDBase = NULL;
4121   unsigned LastLoadedElt = -1U;
4122
4123   // For each element in the initializer, see if we've found a load or an undef.
4124   // If we don't find an initial load element, or later load elements are
4125   // non-consecutive, bail out.
4126   for (unsigned i = 0; i < NumElems; ++i) {
4127     SDValue Elt = Elts[i];
4128
4129     if (!Elt.getNode() ||
4130         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4131       return SDValue();
4132     if (!LDBase) {
4133       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4134         return SDValue();
4135       LDBase = cast<LoadSDNode>(Elt.getNode());
4136       LastLoadedElt = i;
4137       continue;
4138     }
4139     if (Elt.getOpcode() == ISD::UNDEF)
4140       continue;
4141
4142     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4143     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4144       return SDValue();
4145     LastLoadedElt = i;
4146   }
4147
4148   // If we have found an entire vector of loads and undefs, then return a large
4149   // load of the entire vector width starting at the base pointer.  If we found
4150   // consecutive loads for the low half, generate a vzext_load node.
4151   if (LastLoadedElt == NumElems - 1) {
4152     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4153       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4154                          LDBase->getPointerInfo(),
4155                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4156     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4157                        LDBase->getPointerInfo(),
4158                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4159                        LDBase->getAlignment());
4160   } else if (NumElems == 4 && LastLoadedElt == 1) {
4161     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4162     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4163     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
4164     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
4165   }
4166   return SDValue();
4167 }
4168
4169 SDValue
4170 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4171   DebugLoc dl = Op.getDebugLoc();
4172   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4173   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4174   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4175   // is present, so AllOnes is ignored.
4176   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4177       (Op.getValueType().getSizeInBits() != 256 &&
4178        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4179     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
4180     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4181     // eliminated on x86-32 hosts.
4182     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
4183       return Op;
4184
4185     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4186       return getOnesVector(Op.getValueType(), DAG, dl);
4187     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4188   }
4189
4190   EVT VT = Op.getValueType();
4191   EVT ExtVT = VT.getVectorElementType();
4192   unsigned EVTBits = ExtVT.getSizeInBits();
4193
4194   unsigned NumElems = Op.getNumOperands();
4195   unsigned NumZero  = 0;
4196   unsigned NumNonZero = 0;
4197   unsigned NonZeros = 0;
4198   bool IsAllConstants = true;
4199   SmallSet<SDValue, 8> Values;
4200   for (unsigned i = 0; i < NumElems; ++i) {
4201     SDValue Elt = Op.getOperand(i);
4202     if (Elt.getOpcode() == ISD::UNDEF)
4203       continue;
4204     Values.insert(Elt);
4205     if (Elt.getOpcode() != ISD::Constant &&
4206         Elt.getOpcode() != ISD::ConstantFP)
4207       IsAllConstants = false;
4208     if (X86::isZeroNode(Elt))
4209       NumZero++;
4210     else {
4211       NonZeros |= (1 << i);
4212       NumNonZero++;
4213     }
4214   }
4215
4216   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4217   if (NumNonZero == 0)
4218     return DAG.getUNDEF(VT);
4219
4220   // Special case for single non-zero, non-undef, element.
4221   if (NumNonZero == 1) {
4222     unsigned Idx = CountTrailingZeros_32(NonZeros);
4223     SDValue Item = Op.getOperand(Idx);
4224
4225     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4226     // the value are obviously zero, truncate the value to i32 and do the
4227     // insertion that way.  Only do this if the value is non-constant or if the
4228     // value is a constant being inserted into element 0.  It is cheaper to do
4229     // a constant pool load than it is to do a movd + shuffle.
4230     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4231         (!IsAllConstants || Idx == 0)) {
4232       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4233         // Handle MMX and SSE both.
4234         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
4235         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
4236
4237         // Truncate the value (which may itself be a constant) to i32, and
4238         // convert it to a vector with movd (S2V+shuffle to zero extend).
4239         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4240         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4241         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4242                                            Subtarget->hasSSE2(), DAG);
4243
4244         // Now we have our 32-bit value zero extended in the low element of
4245         // a vector.  If Idx != 0, swizzle it into place.
4246         if (Idx != 0) {
4247           SmallVector<int, 4> Mask;
4248           Mask.push_back(Idx);
4249           for (unsigned i = 1; i != VecElts; ++i)
4250             Mask.push_back(i);
4251           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4252                                       DAG.getUNDEF(Item.getValueType()),
4253                                       &Mask[0]);
4254         }
4255         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4256       }
4257     }
4258
4259     // If we have a constant or non-constant insertion into the low element of
4260     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4261     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4262     // depending on what the source datatype is.
4263     if (Idx == 0) {
4264       if (NumZero == 0) {
4265         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4266       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4267           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4268         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4269         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4270         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4271                                            DAG);
4272       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4273         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4274         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
4275         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4276         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4277                                            Subtarget->hasSSE2(), DAG);
4278         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4279       }
4280     }
4281
4282     // Is it a vector logical left shift?
4283     if (NumElems == 2 && Idx == 1 &&
4284         X86::isZeroNode(Op.getOperand(0)) &&
4285         !X86::isZeroNode(Op.getOperand(1))) {
4286       unsigned NumBits = VT.getSizeInBits();
4287       return getVShift(true, VT,
4288                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4289                                    VT, Op.getOperand(1)),
4290                        NumBits/2, DAG, *this, dl);
4291     }
4292
4293     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4294       return SDValue();
4295
4296     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4297     // is a non-constant being inserted into an element other than the low one,
4298     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4299     // movd/movss) to move this into the low element, then shuffle it into
4300     // place.
4301     if (EVTBits == 32) {
4302       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4303
4304       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4305       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4306                                          Subtarget->hasSSE2(), DAG);
4307       SmallVector<int, 8> MaskVec;
4308       for (unsigned i = 0; i < NumElems; i++)
4309         MaskVec.push_back(i == Idx ? 0 : 1);
4310       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4311     }
4312   }
4313
4314   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4315   if (Values.size() == 1) {
4316     if (EVTBits == 32) {
4317       // Instead of a shuffle like this:
4318       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4319       // Check if it's possible to issue this instead.
4320       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4321       unsigned Idx = CountTrailingZeros_32(NonZeros);
4322       SDValue Item = Op.getOperand(Idx);
4323       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4324         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4325     }
4326     return SDValue();
4327   }
4328
4329   // A vector full of immediates; various special cases are already
4330   // handled, so this is best done with a single constant-pool load.
4331   if (IsAllConstants)
4332     return SDValue();
4333
4334   // Let legalizer expand 2-wide build_vectors.
4335   if (EVTBits == 64) {
4336     if (NumNonZero == 1) {
4337       // One half is zero or undef.
4338       unsigned Idx = CountTrailingZeros_32(NonZeros);
4339       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4340                                  Op.getOperand(Idx));
4341       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4342                                          Subtarget->hasSSE2(), DAG);
4343     }
4344     return SDValue();
4345   }
4346
4347   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4348   if (EVTBits == 8 && NumElems == 16) {
4349     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4350                                         *this);
4351     if (V.getNode()) return V;
4352   }
4353
4354   if (EVTBits == 16 && NumElems == 8) {
4355     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4356                                       *this);
4357     if (V.getNode()) return V;
4358   }
4359
4360   // If element VT is == 32 bits, turn it into a number of shuffles.
4361   SmallVector<SDValue, 8> V;
4362   V.resize(NumElems);
4363   if (NumElems == 4 && NumZero > 0) {
4364     for (unsigned i = 0; i < 4; ++i) {
4365       bool isZero = !(NonZeros & (1 << i));
4366       if (isZero)
4367         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4368       else
4369         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4370     }
4371
4372     for (unsigned i = 0; i < 2; ++i) {
4373       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4374         default: break;
4375         case 0:
4376           V[i] = V[i*2];  // Must be a zero vector.
4377           break;
4378         case 1:
4379           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4380           break;
4381         case 2:
4382           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4383           break;
4384         case 3:
4385           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4386           break;
4387       }
4388     }
4389
4390     SmallVector<int, 8> MaskVec;
4391     bool Reverse = (NonZeros & 0x3) == 2;
4392     for (unsigned i = 0; i < 2; ++i)
4393       MaskVec.push_back(Reverse ? 1-i : i);
4394     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4395     for (unsigned i = 0; i < 2; ++i)
4396       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4397     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4398   }
4399
4400   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4401     // Check for a build vector of consecutive loads.
4402     for (unsigned i = 0; i < NumElems; ++i)
4403       V[i] = Op.getOperand(i);
4404
4405     // Check for elements which are consecutive loads.
4406     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4407     if (LD.getNode())
4408       return LD;
4409
4410     // For SSE 4.1, use insertps to put the high elements into the low element.
4411     if (getSubtarget()->hasSSE41()) {
4412       SDValue Result;
4413       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4414         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4415       else
4416         Result = DAG.getUNDEF(VT);
4417
4418       for (unsigned i = 1; i < NumElems; ++i) {
4419         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4420         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4421                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4422       }
4423       return Result;
4424     }
4425
4426     // Otherwise, expand into a number of unpckl*, start by extending each of
4427     // our (non-undef) elements to the full vector width with the element in the
4428     // bottom slot of the vector (which generates no code for SSE).
4429     for (unsigned i = 0; i < NumElems; ++i) {
4430       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4431         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4432       else
4433         V[i] = DAG.getUNDEF(VT);
4434     }
4435
4436     // Next, we iteratively mix elements, e.g. for v4f32:
4437     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4438     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4439     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4440     unsigned EltStride = NumElems >> 1;
4441     while (EltStride != 0) {
4442       for (unsigned i = 0; i < EltStride; ++i) {
4443         // If V[i+EltStride] is undef and this is the first round of mixing,
4444         // then it is safe to just drop this shuffle: V[i] is already in the
4445         // right place, the one element (since it's the first round) being
4446         // inserted as undef can be dropped.  This isn't safe for successive
4447         // rounds because they will permute elements within both vectors.
4448         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4449             EltStride == NumElems/2)
4450           continue;
4451
4452         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4453       }
4454       EltStride >>= 1;
4455     }
4456     return V[0];
4457   }
4458   return SDValue();
4459 }
4460
4461 SDValue
4462 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4463   // We support concatenate two MMX registers and place them in a MMX
4464   // register.  This is better than doing a stack convert.
4465   DebugLoc dl = Op.getDebugLoc();
4466   EVT ResVT = Op.getValueType();
4467   assert(Op.getNumOperands() == 2);
4468   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4469          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4470   int Mask[2];
4471   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4472   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4473   InVec = Op.getOperand(1);
4474   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4475     unsigned NumElts = ResVT.getVectorNumElements();
4476     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4477     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4478                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4479   } else {
4480     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4481     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4482     Mask[0] = 0; Mask[1] = 2;
4483     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4484   }
4485   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4486 }
4487
4488 // v8i16 shuffles - Prefer shuffles in the following order:
4489 // 1. [all]   pshuflw, pshufhw, optional move
4490 // 2. [ssse3] 1 x pshufb
4491 // 3. [ssse3] 2 x pshufb + 1 x por
4492 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4493 SDValue
4494 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4495                                             SelectionDAG &DAG) const {
4496   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4497   SDValue V1 = SVOp->getOperand(0);
4498   SDValue V2 = SVOp->getOperand(1);
4499   DebugLoc dl = SVOp->getDebugLoc();
4500   SmallVector<int, 8> MaskVals;
4501
4502   // Determine if more than 1 of the words in each of the low and high quadwords
4503   // of the result come from the same quadword of one of the two inputs.  Undef
4504   // mask values count as coming from any quadword, for better codegen.
4505   SmallVector<unsigned, 4> LoQuad(4);
4506   SmallVector<unsigned, 4> HiQuad(4);
4507   BitVector InputQuads(4);
4508   for (unsigned i = 0; i < 8; ++i) {
4509     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4510     int EltIdx = SVOp->getMaskElt(i);
4511     MaskVals.push_back(EltIdx);
4512     if (EltIdx < 0) {
4513       ++Quad[0];
4514       ++Quad[1];
4515       ++Quad[2];
4516       ++Quad[3];
4517       continue;
4518     }
4519     ++Quad[EltIdx / 4];
4520     InputQuads.set(EltIdx / 4);
4521   }
4522
4523   int BestLoQuad = -1;
4524   unsigned MaxQuad = 1;
4525   for (unsigned i = 0; i < 4; ++i) {
4526     if (LoQuad[i] > MaxQuad) {
4527       BestLoQuad = i;
4528       MaxQuad = LoQuad[i];
4529     }
4530   }
4531
4532   int BestHiQuad = -1;
4533   MaxQuad = 1;
4534   for (unsigned i = 0; i < 4; ++i) {
4535     if (HiQuad[i] > MaxQuad) {
4536       BestHiQuad = i;
4537       MaxQuad = HiQuad[i];
4538     }
4539   }
4540
4541   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4542   // of the two input vectors, shuffle them into one input vector so only a
4543   // single pshufb instruction is necessary. If There are more than 2 input
4544   // quads, disable the next transformation since it does not help SSSE3.
4545   bool V1Used = InputQuads[0] || InputQuads[1];
4546   bool V2Used = InputQuads[2] || InputQuads[3];
4547   if (Subtarget->hasSSSE3()) {
4548     if (InputQuads.count() == 2 && V1Used && V2Used) {
4549       BestLoQuad = InputQuads.find_first();
4550       BestHiQuad = InputQuads.find_next(BestLoQuad);
4551     }
4552     if (InputQuads.count() > 2) {
4553       BestLoQuad = -1;
4554       BestHiQuad = -1;
4555     }
4556   }
4557
4558   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4559   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4560   // words from all 4 input quadwords.
4561   SDValue NewV;
4562   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4563     SmallVector<int, 8> MaskV;
4564     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4565     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4566     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4567                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4568                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4569     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4570
4571     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4572     // source words for the shuffle, to aid later transformations.
4573     bool AllWordsInNewV = true;
4574     bool InOrder[2] = { true, true };
4575     for (unsigned i = 0; i != 8; ++i) {
4576       int idx = MaskVals[i];
4577       if (idx != (int)i)
4578         InOrder[i/4] = false;
4579       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4580         continue;
4581       AllWordsInNewV = false;
4582       break;
4583     }
4584
4585     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4586     if (AllWordsInNewV) {
4587       for (int i = 0; i != 8; ++i) {
4588         int idx = MaskVals[i];
4589         if (idx < 0)
4590           continue;
4591         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4592         if ((idx != i) && idx < 4)
4593           pshufhw = false;
4594         if ((idx != i) && idx > 3)
4595           pshuflw = false;
4596       }
4597       V1 = NewV;
4598       V2Used = false;
4599       BestLoQuad = 0;
4600       BestHiQuad = 1;
4601     }
4602
4603     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4604     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4605     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4606       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4607       unsigned TargetMask = 0;
4608       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4609                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4610       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4611                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4612       V1 = NewV.getOperand(0);
4613       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4614     }
4615   }
4616
4617   // If we have SSSE3, and all words of the result are from 1 input vector,
4618   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4619   // is present, fall back to case 4.
4620   if (Subtarget->hasSSSE3()) {
4621     SmallVector<SDValue,16> pshufbMask;
4622
4623     // If we have elements from both input vectors, set the high bit of the
4624     // shuffle mask element to zero out elements that come from V2 in the V1
4625     // mask, and elements that come from V1 in the V2 mask, so that the two
4626     // results can be OR'd together.
4627     bool TwoInputs = V1Used && V2Used;
4628     for (unsigned i = 0; i != 8; ++i) {
4629       int EltIdx = MaskVals[i] * 2;
4630       if (TwoInputs && (EltIdx >= 16)) {
4631         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4632         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4633         continue;
4634       }
4635       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4636       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4637     }
4638     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4639     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4640                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4641                                  MVT::v16i8, &pshufbMask[0], 16));
4642     if (!TwoInputs)
4643       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4644
4645     // Calculate the shuffle mask for the second input, shuffle it, and
4646     // OR it with the first shuffled input.
4647     pshufbMask.clear();
4648     for (unsigned i = 0; i != 8; ++i) {
4649       int EltIdx = MaskVals[i] * 2;
4650       if (EltIdx < 16) {
4651         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4652         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4653         continue;
4654       }
4655       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4656       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4657     }
4658     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4659     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4660                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4661                                  MVT::v16i8, &pshufbMask[0], 16));
4662     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4663     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4664   }
4665
4666   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4667   // and update MaskVals with new element order.
4668   BitVector InOrder(8);
4669   if (BestLoQuad >= 0) {
4670     SmallVector<int, 8> MaskV;
4671     for (int i = 0; i != 4; ++i) {
4672       int idx = MaskVals[i];
4673       if (idx < 0) {
4674         MaskV.push_back(-1);
4675         InOrder.set(i);
4676       } else if ((idx / 4) == BestLoQuad) {
4677         MaskV.push_back(idx & 3);
4678         InOrder.set(i);
4679       } else {
4680         MaskV.push_back(-1);
4681       }
4682     }
4683     for (unsigned i = 4; i != 8; ++i)
4684       MaskV.push_back(i);
4685     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4686                                 &MaskV[0]);
4687
4688     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4689       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4690                                NewV.getOperand(0),
4691                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4692                                DAG);
4693   }
4694
4695   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4696   // and update MaskVals with the new element order.
4697   if (BestHiQuad >= 0) {
4698     SmallVector<int, 8> MaskV;
4699     for (unsigned i = 0; i != 4; ++i)
4700       MaskV.push_back(i);
4701     for (unsigned i = 4; i != 8; ++i) {
4702       int idx = MaskVals[i];
4703       if (idx < 0) {
4704         MaskV.push_back(-1);
4705         InOrder.set(i);
4706       } else if ((idx / 4) == BestHiQuad) {
4707         MaskV.push_back((idx & 3) + 4);
4708         InOrder.set(i);
4709       } else {
4710         MaskV.push_back(-1);
4711       }
4712     }
4713     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4714                                 &MaskV[0]);
4715
4716     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4717       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4718                               NewV.getOperand(0),
4719                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4720                               DAG);
4721   }
4722
4723   // In case BestHi & BestLo were both -1, which means each quadword has a word
4724   // from each of the four input quadwords, calculate the InOrder bitvector now
4725   // before falling through to the insert/extract cleanup.
4726   if (BestLoQuad == -1 && BestHiQuad == -1) {
4727     NewV = V1;
4728     for (int i = 0; i != 8; ++i)
4729       if (MaskVals[i] < 0 || MaskVals[i] == i)
4730         InOrder.set(i);
4731   }
4732
4733   // The other elements are put in the right place using pextrw and pinsrw.
4734   for (unsigned i = 0; i != 8; ++i) {
4735     if (InOrder[i])
4736       continue;
4737     int EltIdx = MaskVals[i];
4738     if (EltIdx < 0)
4739       continue;
4740     SDValue ExtOp = (EltIdx < 8)
4741     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4742                   DAG.getIntPtrConstant(EltIdx))
4743     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4744                   DAG.getIntPtrConstant(EltIdx - 8));
4745     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4746                        DAG.getIntPtrConstant(i));
4747   }
4748   return NewV;
4749 }
4750
4751 // v16i8 shuffles - Prefer shuffles in the following order:
4752 // 1. [ssse3] 1 x pshufb
4753 // 2. [ssse3] 2 x pshufb + 1 x por
4754 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4755 static
4756 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4757                                  SelectionDAG &DAG,
4758                                  const X86TargetLowering &TLI) {
4759   SDValue V1 = SVOp->getOperand(0);
4760   SDValue V2 = SVOp->getOperand(1);
4761   DebugLoc dl = SVOp->getDebugLoc();
4762   SmallVector<int, 16> MaskVals;
4763   SVOp->getMask(MaskVals);
4764
4765   // If we have SSSE3, case 1 is generated when all result bytes come from
4766   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4767   // present, fall back to case 3.
4768   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4769   bool V1Only = true;
4770   bool V2Only = true;
4771   for (unsigned i = 0; i < 16; ++i) {
4772     int EltIdx = MaskVals[i];
4773     if (EltIdx < 0)
4774       continue;
4775     if (EltIdx < 16)
4776       V2Only = false;
4777     else
4778       V1Only = false;
4779   }
4780
4781   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4782   if (TLI.getSubtarget()->hasSSSE3()) {
4783     SmallVector<SDValue,16> pshufbMask;
4784
4785     // If all result elements are from one input vector, then only translate
4786     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4787     //
4788     // Otherwise, we have elements from both input vectors, and must zero out
4789     // elements that come from V2 in the first mask, and V1 in the second mask
4790     // so that we can OR them together.
4791     bool TwoInputs = !(V1Only || V2Only);
4792     for (unsigned i = 0; i != 16; ++i) {
4793       int EltIdx = MaskVals[i];
4794       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4795         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4796         continue;
4797       }
4798       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4799     }
4800     // If all the elements are from V2, assign it to V1 and return after
4801     // building the first pshufb.
4802     if (V2Only)
4803       V1 = V2;
4804     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4805                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4806                                  MVT::v16i8, &pshufbMask[0], 16));
4807     if (!TwoInputs)
4808       return V1;
4809
4810     // Calculate the shuffle mask for the second input, shuffle it, and
4811     // OR it with the first shuffled input.
4812     pshufbMask.clear();
4813     for (unsigned i = 0; i != 16; ++i) {
4814       int EltIdx = MaskVals[i];
4815       if (EltIdx < 16) {
4816         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4817         continue;
4818       }
4819       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4820     }
4821     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4822                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4823                                  MVT::v16i8, &pshufbMask[0], 16));
4824     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4825   }
4826
4827   // No SSSE3 - Calculate in place words and then fix all out of place words
4828   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4829   // the 16 different words that comprise the two doublequadword input vectors.
4830   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4831   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4832   SDValue NewV = V2Only ? V2 : V1;
4833   for (int i = 0; i != 8; ++i) {
4834     int Elt0 = MaskVals[i*2];
4835     int Elt1 = MaskVals[i*2+1];
4836
4837     // This word of the result is all undef, skip it.
4838     if (Elt0 < 0 && Elt1 < 0)
4839       continue;
4840
4841     // This word of the result is already in the correct place, skip it.
4842     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4843       continue;
4844     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4845       continue;
4846
4847     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4848     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4849     SDValue InsElt;
4850
4851     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4852     // using a single extract together, load it and store it.
4853     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4854       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4855                            DAG.getIntPtrConstant(Elt1 / 2));
4856       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4857                         DAG.getIntPtrConstant(i));
4858       continue;
4859     }
4860
4861     // If Elt1 is defined, extract it from the appropriate source.  If the
4862     // source byte is not also odd, shift the extracted word left 8 bits
4863     // otherwise clear the bottom 8 bits if we need to do an or.
4864     if (Elt1 >= 0) {
4865       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4866                            DAG.getIntPtrConstant(Elt1 / 2));
4867       if ((Elt1 & 1) == 0)
4868         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4869                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4870       else if (Elt0 >= 0)
4871         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4872                              DAG.getConstant(0xFF00, MVT::i16));
4873     }
4874     // If Elt0 is defined, extract it from the appropriate source.  If the
4875     // source byte is not also even, shift the extracted word right 8 bits. If
4876     // Elt1 was also defined, OR the extracted values together before
4877     // inserting them in the result.
4878     if (Elt0 >= 0) {
4879       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4880                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4881       if ((Elt0 & 1) != 0)
4882         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4883                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4884       else if (Elt1 >= 0)
4885         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4886                              DAG.getConstant(0x00FF, MVT::i16));
4887       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4888                          : InsElt0;
4889     }
4890     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4891                        DAG.getIntPtrConstant(i));
4892   }
4893   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4894 }
4895
4896 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4897 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
4898 /// done when every pair / quad of shuffle mask elements point to elements in
4899 /// the right sequence. e.g.
4900 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
4901 static
4902 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4903                                  SelectionDAG &DAG, DebugLoc dl) {
4904   EVT VT = SVOp->getValueType(0);
4905   SDValue V1 = SVOp->getOperand(0);
4906   SDValue V2 = SVOp->getOperand(1);
4907   unsigned NumElems = VT.getVectorNumElements();
4908   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4909   EVT NewVT;
4910   switch (VT.getSimpleVT().SimpleTy) {
4911   default: assert(false && "Unexpected!");
4912   case MVT::v4f32: NewVT = MVT::v2f64; break;
4913   case MVT::v4i32: NewVT = MVT::v2i64; break;
4914   case MVT::v8i16: NewVT = MVT::v4i32; break;
4915   case MVT::v16i8: NewVT = MVT::v4i32; break;
4916   }
4917
4918   int Scale = NumElems / NewWidth;
4919   SmallVector<int, 8> MaskVec;
4920   for (unsigned i = 0; i < NumElems; i += Scale) {
4921     int StartIdx = -1;
4922     for (int j = 0; j < Scale; ++j) {
4923       int EltIdx = SVOp->getMaskElt(i+j);
4924       if (EltIdx < 0)
4925         continue;
4926       if (StartIdx == -1)
4927         StartIdx = EltIdx - (EltIdx % Scale);
4928       if (EltIdx != StartIdx + j)
4929         return SDValue();
4930     }
4931     if (StartIdx == -1)
4932       MaskVec.push_back(-1);
4933     else
4934       MaskVec.push_back(StartIdx / Scale);
4935   }
4936
4937   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4938   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4939   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4940 }
4941
4942 /// getVZextMovL - Return a zero-extending vector move low node.
4943 ///
4944 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4945                             SDValue SrcOp, SelectionDAG &DAG,
4946                             const X86Subtarget *Subtarget, DebugLoc dl) {
4947   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4948     LoadSDNode *LD = NULL;
4949     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4950       LD = dyn_cast<LoadSDNode>(SrcOp);
4951     if (!LD) {
4952       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4953       // instead.
4954       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4955       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4956           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4957           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4958           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4959         // PR2108
4960         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4961         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4962                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4963                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4964                                                    OpVT,
4965                                                    SrcOp.getOperand(0)
4966                                                           .getOperand(0))));
4967       }
4968     }
4969   }
4970
4971   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4972                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4973                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4974                                              OpVT, SrcOp)));
4975 }
4976
4977 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4978 /// shuffles.
4979 static SDValue
4980 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4981   SDValue V1 = SVOp->getOperand(0);
4982   SDValue V2 = SVOp->getOperand(1);
4983   DebugLoc dl = SVOp->getDebugLoc();
4984   EVT VT = SVOp->getValueType(0);
4985
4986   SmallVector<std::pair<int, int>, 8> Locs;
4987   Locs.resize(4);
4988   SmallVector<int, 8> Mask1(4U, -1);
4989   SmallVector<int, 8> PermMask;
4990   SVOp->getMask(PermMask);
4991
4992   unsigned NumHi = 0;
4993   unsigned NumLo = 0;
4994   for (unsigned i = 0; i != 4; ++i) {
4995     int Idx = PermMask[i];
4996     if (Idx < 0) {
4997       Locs[i] = std::make_pair(-1, -1);
4998     } else {
4999       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
5000       if (Idx < 4) {
5001         Locs[i] = std::make_pair(0, NumLo);
5002         Mask1[NumLo] = Idx;
5003         NumLo++;
5004       } else {
5005         Locs[i] = std::make_pair(1, NumHi);
5006         if (2+NumHi < 4)
5007           Mask1[2+NumHi] = Idx;
5008         NumHi++;
5009       }
5010     }
5011   }
5012
5013   if (NumLo <= 2 && NumHi <= 2) {
5014     // If no more than two elements come from either vector. This can be
5015     // implemented with two shuffles. First shuffle gather the elements.
5016     // The second shuffle, which takes the first shuffle as both of its
5017     // vector operands, put the elements into the right order.
5018     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5019
5020     SmallVector<int, 8> Mask2(4U, -1);
5021
5022     for (unsigned i = 0; i != 4; ++i) {
5023       if (Locs[i].first == -1)
5024         continue;
5025       else {
5026         unsigned Idx = (i < 2) ? 0 : 4;
5027         Idx += Locs[i].first * 2 + Locs[i].second;
5028         Mask2[i] = Idx;
5029       }
5030     }
5031
5032     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
5033   } else if (NumLo == 3 || NumHi == 3) {
5034     // Otherwise, we must have three elements from one vector, call it X, and
5035     // one element from the other, call it Y.  First, use a shufps to build an
5036     // intermediate vector with the one element from Y and the element from X
5037     // that will be in the same half in the final destination (the indexes don't
5038     // matter). Then, use a shufps to build the final vector, taking the half
5039     // containing the element from Y from the intermediate, and the other half
5040     // from X.
5041     if (NumHi == 3) {
5042       // Normalize it so the 3 elements come from V1.
5043       CommuteVectorShuffleMask(PermMask, VT);
5044       std::swap(V1, V2);
5045     }
5046
5047     // Find the element from V2.
5048     unsigned HiIndex;
5049     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5050       int Val = PermMask[HiIndex];
5051       if (Val < 0)
5052         continue;
5053       if (Val >= 4)
5054         break;
5055     }
5056
5057     Mask1[0] = PermMask[HiIndex];
5058     Mask1[1] = -1;
5059     Mask1[2] = PermMask[HiIndex^1];
5060     Mask1[3] = -1;
5061     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5062
5063     if (HiIndex >= 2) {
5064       Mask1[0] = PermMask[0];
5065       Mask1[1] = PermMask[1];
5066       Mask1[2] = HiIndex & 1 ? 6 : 4;
5067       Mask1[3] = HiIndex & 1 ? 4 : 6;
5068       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5069     } else {
5070       Mask1[0] = HiIndex & 1 ? 2 : 0;
5071       Mask1[1] = HiIndex & 1 ? 0 : 2;
5072       Mask1[2] = PermMask[2];
5073       Mask1[3] = PermMask[3];
5074       if (Mask1[2] >= 0)
5075         Mask1[2] += 4;
5076       if (Mask1[3] >= 0)
5077         Mask1[3] += 4;
5078       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5079     }
5080   }
5081
5082   // Break it into (shuffle shuffle_hi, shuffle_lo).
5083   Locs.clear();
5084   SmallVector<int,8> LoMask(4U, -1);
5085   SmallVector<int,8> HiMask(4U, -1);
5086
5087   SmallVector<int,8> *MaskPtr = &LoMask;
5088   unsigned MaskIdx = 0;
5089   unsigned LoIdx = 0;
5090   unsigned HiIdx = 2;
5091   for (unsigned i = 0; i != 4; ++i) {
5092     if (i == 2) {
5093       MaskPtr = &HiMask;
5094       MaskIdx = 1;
5095       LoIdx = 0;
5096       HiIdx = 2;
5097     }
5098     int Idx = PermMask[i];
5099     if (Idx < 0) {
5100       Locs[i] = std::make_pair(-1, -1);
5101     } else if (Idx < 4) {
5102       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5103       (*MaskPtr)[LoIdx] = Idx;
5104       LoIdx++;
5105     } else {
5106       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5107       (*MaskPtr)[HiIdx] = Idx;
5108       HiIdx++;
5109     }
5110   }
5111
5112   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5113   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5114   SmallVector<int, 8> MaskOps;
5115   for (unsigned i = 0; i != 4; ++i) {
5116     if (Locs[i].first == -1) {
5117       MaskOps.push_back(-1);
5118     } else {
5119       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5120       MaskOps.push_back(Idx);
5121     }
5122   }
5123   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5124 }
5125
5126 static bool MayFoldVectorLoad(SDValue V) {
5127   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5128     V = V.getOperand(0);
5129   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5130     V = V.getOperand(0);
5131   if (MayFoldLoad(V))
5132     return true;
5133   return false;
5134 }
5135
5136 // FIXME: the version above should always be used. Since there's
5137 // a bug where several vector shuffles can't be folded because the
5138 // DAG is not updated during lowering and a node claims to have two
5139 // uses while it only has one, use this version, and let isel match
5140 // another instruction if the load really happens to have more than
5141 // one use. Remove this version after this bug get fixed.
5142 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5143   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5144     V = V.getOperand(0);
5145   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5146     V = V.getOperand(0);
5147   if (ISD::isNormalLoad(V.getNode()))
5148     return true;
5149   return false;
5150 }
5151
5152 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5153 /// a vector extract, and if both can be later optimized into a single load.
5154 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5155 /// here because otherwise a target specific shuffle node is going to be
5156 /// emitted for this shuffle, and the optimization not done.
5157 /// FIXME: This is probably not the best approach, but fix the problem
5158 /// until the right path is decided.
5159 static
5160 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5161                                          const TargetLowering &TLI) {
5162   EVT VT = V.getValueType();
5163   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5164
5165   // Be sure that the vector shuffle is present in a pattern like this:
5166   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5167   if (!V.hasOneUse())
5168     return false;
5169
5170   SDNode *N = *V.getNode()->use_begin();
5171   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5172     return false;
5173
5174   SDValue EltNo = N->getOperand(1);
5175   if (!isa<ConstantSDNode>(EltNo))
5176     return false;
5177
5178   // If the bit convert changed the number of elements, it is unsafe
5179   // to examine the mask.
5180   bool HasShuffleIntoBitcast = false;
5181   if (V.getOpcode() == ISD::BIT_CONVERT) {
5182     EVT SrcVT = V.getOperand(0).getValueType();
5183     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5184       return false;
5185     V = V.getOperand(0);
5186     HasShuffleIntoBitcast = true;
5187   }
5188
5189   // Select the input vector, guarding against out of range extract vector.
5190   unsigned NumElems = VT.getVectorNumElements();
5191   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5192   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5193   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5194
5195   // Skip one more bit_convert if necessary
5196   if (V.getOpcode() == ISD::BIT_CONVERT)
5197     V = V.getOperand(0);
5198
5199   if (ISD::isNormalLoad(V.getNode())) {
5200     // Is the original load suitable?
5201     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5202
5203     // FIXME: avoid the multi-use bug that is preventing lots of
5204     // of foldings to be detected, this is still wrong of course, but
5205     // give the temporary desired behavior, and if it happens that
5206     // the load has real more uses, during isel it will not fold, and
5207     // will generate poor code.
5208     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5209       return false;
5210
5211     if (!HasShuffleIntoBitcast)
5212       return true;
5213
5214     // If there's a bitcast before the shuffle, check if the load type and
5215     // alignment is valid.
5216     unsigned Align = LN0->getAlignment();
5217     unsigned NewAlign =
5218       TLI.getTargetData()->getABITypeAlignment(
5219                                     VT.getTypeForEVT(*DAG.getContext()));
5220
5221     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5222       return false;
5223   }
5224
5225   return true;
5226 }
5227
5228 static
5229 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5230                         bool HasSSE2) {
5231   SDValue V1 = Op.getOperand(0);
5232   SDValue V2 = Op.getOperand(1);
5233   EVT VT = Op.getValueType();
5234
5235   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5236
5237   if (HasSSE2 && VT == MVT::v2f64)
5238     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5239
5240   // v4f32 or v4i32
5241   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5242 }
5243
5244 static
5245 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5246   SDValue V1 = Op.getOperand(0);
5247   SDValue V2 = Op.getOperand(1);
5248   EVT VT = Op.getValueType();
5249
5250   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5251          "unsupported shuffle type");
5252
5253   if (V2.getOpcode() == ISD::UNDEF)
5254     V2 = V1;
5255
5256   // v4i32 or v4f32
5257   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5258 }
5259
5260 static
5261 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5262   SDValue V1 = Op.getOperand(0);
5263   SDValue V2 = Op.getOperand(1);
5264   EVT VT = Op.getValueType();
5265   unsigned NumElems = VT.getVectorNumElements();
5266
5267   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5268   // operand of these instructions is only memory, so check if there's a
5269   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5270   // same masks.
5271   bool CanFoldLoad = false;
5272
5273   // Trivial case, when V2 comes from a load.
5274   if (MayFoldVectorLoad(V2))
5275     CanFoldLoad = true;
5276
5277   // When V1 is a load, it can be folded later into a store in isel, example:
5278   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5279   //    turns into:
5280   //  (MOVLPSmr addr:$src1, VR128:$src2)
5281   // So, recognize this potential and also use MOVLPS or MOVLPD
5282   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5283     CanFoldLoad = true;
5284
5285   if (CanFoldLoad) {
5286     if (HasSSE2 && NumElems == 2)
5287       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5288
5289     if (NumElems == 4)
5290       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5291   }
5292
5293   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5294   // movl and movlp will both match v2i64, but v2i64 is never matched by
5295   // movl earlier because we make it strict to avoid messing with the movlp load
5296   // folding logic (see the code above getMOVLP call). Match it here then,
5297   // this is horrible, but will stay like this until we move all shuffle
5298   // matching to x86 specific nodes. Note that for the 1st condition all
5299   // types are matched with movsd.
5300   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5301     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5302   else if (HasSSE2)
5303     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5304
5305
5306   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5307
5308   // Invert the operand order and use SHUFPS to match it.
5309   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5310                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5311 }
5312
5313 static inline unsigned getUNPCKLOpcode(EVT VT) {
5314   switch(VT.getSimpleVT().SimpleTy) {
5315   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5316   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5317   case MVT::v4f32: return X86ISD::UNPCKLPS;
5318   case MVT::v2f64: return X86ISD::UNPCKLPD;
5319   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5320   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5321   default:
5322     llvm_unreachable("Unknow type for unpckl");
5323   }
5324   return 0;
5325 }
5326
5327 static inline unsigned getUNPCKHOpcode(EVT VT) {
5328   switch(VT.getSimpleVT().SimpleTy) {
5329   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5330   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5331   case MVT::v4f32: return X86ISD::UNPCKHPS;
5332   case MVT::v2f64: return X86ISD::UNPCKHPD;
5333   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5334   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5335   default:
5336     llvm_unreachable("Unknow type for unpckh");
5337   }
5338   return 0;
5339 }
5340
5341 static
5342 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5343                                const TargetLowering &TLI,
5344                                const X86Subtarget *Subtarget) {
5345   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5346   EVT VT = Op.getValueType();
5347   DebugLoc dl = Op.getDebugLoc();
5348   SDValue V1 = Op.getOperand(0);
5349   SDValue V2 = Op.getOperand(1);
5350
5351   if (isZeroShuffle(SVOp))
5352     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5353
5354   // Handle splat operations
5355   if (SVOp->isSplat()) {
5356     // Special case, this is the only place now where it's
5357     // allowed to return a vector_shuffle operation without
5358     // using a target specific node, because *hopefully* it
5359     // will be optimized away by the dag combiner.
5360     if (VT.getVectorNumElements() <= 4 &&
5361         CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5362       return Op;
5363
5364     // Handle splats by matching through known masks
5365     if (VT.getVectorNumElements() <= 4)
5366       return SDValue();
5367
5368     // Canonize all of the remaining to v4f32.
5369     return PromoteSplat(SVOp, DAG);
5370   }
5371
5372   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5373   // do it!
5374   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5375     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5376     if (NewOp.getNode())
5377       return DAG.getNode(ISD::BIT_CONVERT, dl, VT, NewOp);
5378   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5379     // FIXME: Figure out a cleaner way to do this.
5380     // Try to make use of movq to zero out the top part.
5381     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5382       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5383       if (NewOp.getNode()) {
5384         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5385           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5386                               DAG, Subtarget, dl);
5387       }
5388     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5389       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5390       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5391         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5392                             DAG, Subtarget, dl);
5393     }
5394   }
5395   return SDValue();
5396 }
5397
5398 SDValue
5399 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5400   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5401   SDValue V1 = Op.getOperand(0);
5402   SDValue V2 = Op.getOperand(1);
5403   EVT VT = Op.getValueType();
5404   DebugLoc dl = Op.getDebugLoc();
5405   unsigned NumElems = VT.getVectorNumElements();
5406   bool isMMX = VT.getSizeInBits() == 64;
5407   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5408   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5409   bool V1IsSplat = false;
5410   bool V2IsSplat = false;
5411   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5412   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5413   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
5414   MachineFunction &MF = DAG.getMachineFunction();
5415   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5416
5417   // FIXME: this is somehow handled during isel by MMX pattern fragments. Remove
5418   // the check or come up with another solution when all MMX move to intrinsics,
5419   // but don't allow this to be considered legal, we don't want vector_shuffle
5420   // operations to be matched during isel anymore.
5421   if (isMMX && SVOp->isSplat())
5422     return Op;
5423
5424   // Vector shuffle lowering takes 3 steps:
5425   //
5426   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
5427   //    narrowing and commutation of operands should be handled.
5428   // 2) Matching of shuffles with known shuffle masks to x86 target specific
5429   //    shuffle nodes.
5430   // 3) Rewriting of unmatched masks into new generic shuffle operations,
5431   //    so the shuffle can be broken into other shuffles and the legalizer can
5432   //    try the lowering again.
5433   //
5434   // The general ideia is that no vector_shuffle operation should be left to
5435   // be matched during isel, all of them must be converted to a target specific
5436   // node here.
5437
5438   // Normalize the input vectors. Here splats, zeroed vectors, profitable
5439   // narrowing and commutation of operands should be handled. The actual code
5440   // doesn't include all of those, work in progress...
5441   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
5442   if (NewOp.getNode())
5443     return NewOp;
5444
5445   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
5446   // unpckh_undef). Only use pshufd if speed is more important than size.
5447   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
5448     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5449       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5450   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
5451     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5452       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5453
5454   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
5455       RelaxedMayFoldVectorLoad(V1) && !isMMX)
5456     return getTargetShuffleNode(X86ISD::MOVDDUP, dl, VT, V1, DAG);
5457
5458   if (!isMMX && X86::isMOVHLPS_v_undef_Mask(SVOp))
5459     return getMOVHighToLow(Op, dl, DAG);
5460
5461   // Use to match splats
5462   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
5463       (VT == MVT::v2f64 || VT == MVT::v2i64))
5464     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5465
5466   if (X86::isPSHUFDMask(SVOp)) {
5467     // The actual implementation will match the mask in the if above and then
5468     // during isel it can match several different instructions, not only pshufd
5469     // as its name says, sad but true, emulate the behavior for now...
5470     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5471         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5472
5473     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5474
5475     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5476       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5477
5478     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5479       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5480                                   TargetMask, DAG);
5481
5482     if (VT == MVT::v4f32)
5483       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5484                                   TargetMask, DAG);
5485   }
5486
5487   // Check if this can be converted into a logical shift.
5488   bool isLeft = false;
5489   unsigned ShAmt = 0;
5490   SDValue ShVal;
5491   bool isShift = getSubtarget()->hasSSE2() &&
5492     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5493   if (isShift && ShVal.hasOneUse()) {
5494     // If the shifted value has multiple uses, it may be cheaper to use
5495     // v_set0 + movlhps or movhlps, etc.
5496     EVT EltVT = VT.getVectorElementType();
5497     ShAmt *= EltVT.getSizeInBits();
5498     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5499   }
5500
5501   if (X86::isMOVLMask(SVOp)) {
5502     if (V1IsUndef)
5503       return V2;
5504     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5505       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5506     if (!isMMX && !X86::isMOVLPMask(SVOp)) {
5507       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5508         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5509
5510       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5511         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5512     }
5513   }
5514
5515   // FIXME: fold these into legal mask.
5516   if (!isMMX) {
5517     if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5518       return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5519
5520     if (X86::isMOVHLPSMask(SVOp))
5521       return getMOVHighToLow(Op, dl, DAG);
5522
5523     if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5524       return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5525
5526     if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5527       return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5528
5529     if (X86::isMOVLPMask(SVOp))
5530       return getMOVLP(Op, dl, DAG, HasSSE2);
5531   }
5532
5533   if (ShouldXformToMOVHLPS(SVOp) ||
5534       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5535     return CommuteVectorShuffle(SVOp, DAG);
5536
5537   if (isShift) {
5538     // No better options. Use a vshl / vsrl.
5539     EVT EltVT = VT.getVectorElementType();
5540     ShAmt *= EltVT.getSizeInBits();
5541     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5542   }
5543
5544   bool Commuted = false;
5545   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5546   // 1,1,1,1 -> v8i16 though.
5547   V1IsSplat = isSplatVector(V1.getNode());
5548   V2IsSplat = isSplatVector(V2.getNode());
5549
5550   // Canonicalize the splat or undef, if present, to be on the RHS.
5551   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5552     Op = CommuteVectorShuffle(SVOp, DAG);
5553     SVOp = cast<ShuffleVectorSDNode>(Op);
5554     V1 = SVOp->getOperand(0);
5555     V2 = SVOp->getOperand(1);
5556     std::swap(V1IsSplat, V2IsSplat);
5557     std::swap(V1IsUndef, V2IsUndef);
5558     Commuted = true;
5559   }
5560
5561   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5562     // Shuffling low element of v1 into undef, just return v1.
5563     if (V2IsUndef)
5564       return V1;
5565     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5566     // the instruction selector will not match, so get a canonical MOVL with
5567     // swapped operands to undo the commute.
5568     return getMOVL(DAG, dl, VT, V2, V1);
5569   }
5570
5571   if (X86::isUNPCKLMask(SVOp))
5572     return (isMMX) ?
5573       Op : getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
5574
5575   if (X86::isUNPCKHMask(SVOp))
5576     return (isMMX) ?
5577       Op : getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
5578
5579   if (V2IsSplat) {
5580     // Normalize mask so all entries that point to V2 points to its first
5581     // element then try to match unpck{h|l} again. If match, return a
5582     // new vector_shuffle with the corrected mask.
5583     SDValue NewMask = NormalizeMask(SVOp, DAG);
5584     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5585     if (NSVOp != SVOp) {
5586       if (X86::isUNPCKLMask(NSVOp, true)) {
5587         return NewMask;
5588       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5589         return NewMask;
5590       }
5591     }
5592   }
5593
5594   if (Commuted) {
5595     // Commute is back and try unpck* again.
5596     // FIXME: this seems wrong.
5597     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5598     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5599
5600     if (X86::isUNPCKLMask(NewSVOp))
5601       return (isMMX) ?
5602         NewOp : getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
5603
5604     if (X86::isUNPCKHMask(NewSVOp))
5605       return (isMMX) ?
5606         NewOp : getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
5607   }
5608
5609   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
5610
5611   // Normalize the node to match x86 shuffle ops if needed
5612   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5613     return CommuteVectorShuffle(SVOp, DAG);
5614
5615   // The checks below are all present in isShuffleMaskLegal, but they are
5616   // inlined here right now to enable us to directly emit target specific
5617   // nodes, and remove one by one until they don't return Op anymore.
5618   SmallVector<int, 16> M;
5619   SVOp->getMask(M);
5620
5621   if (isPALIGNRMask(M, VT, HasSSSE3))
5622     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
5623                                 X86::getShufflePALIGNRImmediate(SVOp),
5624                                 DAG);
5625
5626   // Only a few shuffle masks are handled for 64-bit vectors (MMX), and
5627   // 64-bit vectors which made to this point can't be handled, they are
5628   // expanded.
5629   if (isMMX)
5630     return SDValue();
5631
5632   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
5633       SVOp->getSplatIndex() == 0 && V2IsUndef) {
5634     if (VT == MVT::v2f64)
5635       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
5636     if (VT == MVT::v2i64)
5637       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
5638   }
5639
5640   if (isPSHUFHWMask(M, VT))
5641     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
5642                                 X86::getShufflePSHUFHWImmediate(SVOp),
5643                                 DAG);
5644
5645   if (isPSHUFLWMask(M, VT))
5646     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
5647                                 X86::getShufflePSHUFLWImmediate(SVOp),
5648                                 DAG);
5649
5650   if (isSHUFPMask(M, VT)) {
5651     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5652     if (VT == MVT::v4f32 || VT == MVT::v4i32)
5653       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
5654                                   TargetMask, DAG);
5655     if (VT == MVT::v2f64 || VT == MVT::v2i64)
5656       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
5657                                   TargetMask, DAG);
5658   }
5659
5660   if (X86::isUNPCKL_v_undef_Mask(SVOp))
5661     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5662       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5663   if (X86::isUNPCKH_v_undef_Mask(SVOp))
5664     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5665       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5666
5667   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5668   if (VT == MVT::v8i16) {
5669     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5670     if (NewOp.getNode())
5671       return NewOp;
5672   }
5673
5674   if (VT == MVT::v16i8) {
5675     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5676     if (NewOp.getNode())
5677       return NewOp;
5678   }
5679
5680   // Handle all 4 wide cases with a number of shuffles except for MMX.
5681   if (NumElems == 4 && !isMMX)
5682     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5683
5684   return SDValue();
5685 }
5686
5687 SDValue
5688 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5689                                                 SelectionDAG &DAG) const {
5690   EVT VT = Op.getValueType();
5691   DebugLoc dl = Op.getDebugLoc();
5692   if (VT.getSizeInBits() == 8) {
5693     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5694                                     Op.getOperand(0), Op.getOperand(1));
5695     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5696                                     DAG.getValueType(VT));
5697     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5698   } else if (VT.getSizeInBits() == 16) {
5699     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5700     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5701     if (Idx == 0)
5702       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5703                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5704                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5705                                                  MVT::v4i32,
5706                                                  Op.getOperand(0)),
5707                                      Op.getOperand(1)));
5708     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5709                                     Op.getOperand(0), Op.getOperand(1));
5710     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5711                                     DAG.getValueType(VT));
5712     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5713   } else if (VT == MVT::f32) {
5714     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5715     // the result back to FR32 register. It's only worth matching if the
5716     // result has a single use which is a store or a bitcast to i32.  And in
5717     // the case of a store, it's not worth it if the index is a constant 0,
5718     // because a MOVSSmr can be used instead, which is smaller and faster.
5719     if (!Op.hasOneUse())
5720       return SDValue();
5721     SDNode *User = *Op.getNode()->use_begin();
5722     if ((User->getOpcode() != ISD::STORE ||
5723          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5724           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5725         (User->getOpcode() != ISD::BIT_CONVERT ||
5726          User->getValueType(0) != MVT::i32))
5727       return SDValue();
5728     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5729                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5730                                               Op.getOperand(0)),
5731                                               Op.getOperand(1));
5732     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5733   } else if (VT == MVT::i32) {
5734     // ExtractPS works with constant index.
5735     if (isa<ConstantSDNode>(Op.getOperand(1)))
5736       return Op;
5737   }
5738   return SDValue();
5739 }
5740
5741
5742 SDValue
5743 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5744                                            SelectionDAG &DAG) const {
5745   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5746     return SDValue();
5747
5748   if (Subtarget->hasSSE41()) {
5749     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5750     if (Res.getNode())
5751       return Res;
5752   }
5753
5754   EVT VT = Op.getValueType();
5755   DebugLoc dl = Op.getDebugLoc();
5756   // TODO: handle v16i8.
5757   if (VT.getSizeInBits() == 16) {
5758     SDValue Vec = Op.getOperand(0);
5759     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5760     if (Idx == 0)
5761       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5762                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5763                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5764                                                  MVT::v4i32, Vec),
5765                                      Op.getOperand(1)));
5766     // Transform it so it match pextrw which produces a 32-bit result.
5767     EVT EltVT = MVT::i32;
5768     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5769                                     Op.getOperand(0), Op.getOperand(1));
5770     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5771                                     DAG.getValueType(VT));
5772     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5773   } else if (VT.getSizeInBits() == 32) {
5774     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5775     if (Idx == 0)
5776       return Op;
5777
5778     // SHUFPS the element to the lowest double word, then movss.
5779     int Mask[4] = { Idx, -1, -1, -1 };
5780     EVT VVT = Op.getOperand(0).getValueType();
5781     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5782                                        DAG.getUNDEF(VVT), Mask);
5783     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5784                        DAG.getIntPtrConstant(0));
5785   } else if (VT.getSizeInBits() == 64) {
5786     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5787     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5788     //        to match extract_elt for f64.
5789     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5790     if (Idx == 0)
5791       return Op;
5792
5793     // UNPCKHPD the element to the lowest double word, then movsd.
5794     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5795     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5796     int Mask[2] = { 1, -1 };
5797     EVT VVT = Op.getOperand(0).getValueType();
5798     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5799                                        DAG.getUNDEF(VVT), Mask);
5800     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5801                        DAG.getIntPtrConstant(0));
5802   }
5803
5804   return SDValue();
5805 }
5806
5807 SDValue
5808 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5809                                                SelectionDAG &DAG) const {
5810   EVT VT = Op.getValueType();
5811   EVT EltVT = VT.getVectorElementType();
5812   DebugLoc dl = Op.getDebugLoc();
5813
5814   SDValue N0 = Op.getOperand(0);
5815   SDValue N1 = Op.getOperand(1);
5816   SDValue N2 = Op.getOperand(2);
5817
5818   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5819       isa<ConstantSDNode>(N2)) {
5820     unsigned Opc;
5821     if (VT == MVT::v8i16)
5822       Opc = X86ISD::PINSRW;
5823     else if (VT == MVT::v4i16)
5824       Opc = X86ISD::MMX_PINSRW;
5825     else if (VT == MVT::v16i8)
5826       Opc = X86ISD::PINSRB;
5827     else
5828       Opc = X86ISD::PINSRB;
5829
5830     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5831     // argument.
5832     if (N1.getValueType() != MVT::i32)
5833       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5834     if (N2.getValueType() != MVT::i32)
5835       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5836     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5837   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5838     // Bits [7:6] of the constant are the source select.  This will always be
5839     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5840     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5841     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5842     // Bits [5:4] of the constant are the destination select.  This is the
5843     //  value of the incoming immediate.
5844     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5845     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5846     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5847     // Create this as a scalar to vector..
5848     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5849     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5850   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5851     // PINSR* works with constant index.
5852     return Op;
5853   }
5854   return SDValue();
5855 }
5856
5857 SDValue
5858 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5859   EVT VT = Op.getValueType();
5860   EVT EltVT = VT.getVectorElementType();
5861
5862   if (Subtarget->hasSSE41())
5863     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5864
5865   if (EltVT == MVT::i8)
5866     return SDValue();
5867
5868   DebugLoc dl = Op.getDebugLoc();
5869   SDValue N0 = Op.getOperand(0);
5870   SDValue N1 = Op.getOperand(1);
5871   SDValue N2 = Op.getOperand(2);
5872
5873   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5874     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5875     // as its second argument.
5876     if (N1.getValueType() != MVT::i32)
5877       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5878     if (N2.getValueType() != MVT::i32)
5879       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5880     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5881                        dl, VT, N0, N1, N2);
5882   }
5883   return SDValue();
5884 }
5885
5886 SDValue
5887 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5888   DebugLoc dl = Op.getDebugLoc();
5889
5890   if (Op.getValueType() == MVT::v1i64 &&
5891       Op.getOperand(0).getValueType() == MVT::i64)
5892     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5893
5894   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5895   EVT VT = MVT::v2i32;
5896   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5897   default: break;
5898   case MVT::v16i8:
5899   case MVT::v8i16:
5900     VT = MVT::v4i32;
5901     break;
5902   }
5903   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5904                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5905 }
5906
5907 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5908 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5909 // one of the above mentioned nodes. It has to be wrapped because otherwise
5910 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5911 // be used to form addressing mode. These wrapped nodes will be selected
5912 // into MOV32ri.
5913 SDValue
5914 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5915   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5916
5917   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5918   // global base reg.
5919   unsigned char OpFlag = 0;
5920   unsigned WrapperKind = X86ISD::Wrapper;
5921   CodeModel::Model M = getTargetMachine().getCodeModel();
5922
5923   if (Subtarget->isPICStyleRIPRel() &&
5924       (M == CodeModel::Small || M == CodeModel::Kernel))
5925     WrapperKind = X86ISD::WrapperRIP;
5926   else if (Subtarget->isPICStyleGOT())
5927     OpFlag = X86II::MO_GOTOFF;
5928   else if (Subtarget->isPICStyleStubPIC())
5929     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5930
5931   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5932                                              CP->getAlignment(),
5933                                              CP->getOffset(), OpFlag);
5934   DebugLoc DL = CP->getDebugLoc();
5935   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5936   // With PIC, the address is actually $g + Offset.
5937   if (OpFlag) {
5938     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5939                          DAG.getNode(X86ISD::GlobalBaseReg,
5940                                      DebugLoc(), getPointerTy()),
5941                          Result);
5942   }
5943
5944   return Result;
5945 }
5946
5947 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5948   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5949
5950   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5951   // global base reg.
5952   unsigned char OpFlag = 0;
5953   unsigned WrapperKind = X86ISD::Wrapper;
5954   CodeModel::Model M = getTargetMachine().getCodeModel();
5955
5956   if (Subtarget->isPICStyleRIPRel() &&
5957       (M == CodeModel::Small || M == CodeModel::Kernel))
5958     WrapperKind = X86ISD::WrapperRIP;
5959   else if (Subtarget->isPICStyleGOT())
5960     OpFlag = X86II::MO_GOTOFF;
5961   else if (Subtarget->isPICStyleStubPIC())
5962     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5963
5964   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5965                                           OpFlag);
5966   DebugLoc DL = JT->getDebugLoc();
5967   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5968
5969   // With PIC, the address is actually $g + Offset.
5970   if (OpFlag) {
5971     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5972                          DAG.getNode(X86ISD::GlobalBaseReg,
5973                                      DebugLoc(), getPointerTy()),
5974                          Result);
5975   }
5976
5977   return Result;
5978 }
5979
5980 SDValue
5981 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5982   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5983
5984   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5985   // global base reg.
5986   unsigned char OpFlag = 0;
5987   unsigned WrapperKind = X86ISD::Wrapper;
5988   CodeModel::Model M = getTargetMachine().getCodeModel();
5989
5990   if (Subtarget->isPICStyleRIPRel() &&
5991       (M == CodeModel::Small || M == CodeModel::Kernel))
5992     WrapperKind = X86ISD::WrapperRIP;
5993   else if (Subtarget->isPICStyleGOT())
5994     OpFlag = X86II::MO_GOTOFF;
5995   else if (Subtarget->isPICStyleStubPIC())
5996     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5997
5998   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5999
6000   DebugLoc DL = Op.getDebugLoc();
6001   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6002
6003
6004   // With PIC, the address is actually $g + Offset.
6005   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
6006       !Subtarget->is64Bit()) {
6007     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6008                          DAG.getNode(X86ISD::GlobalBaseReg,
6009                                      DebugLoc(), getPointerTy()),
6010                          Result);
6011   }
6012
6013   return Result;
6014 }
6015
6016 SDValue
6017 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
6018   // Create the TargetBlockAddressAddress node.
6019   unsigned char OpFlags =
6020     Subtarget->ClassifyBlockAddressReference();
6021   CodeModel::Model M = getTargetMachine().getCodeModel();
6022   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
6023   DebugLoc dl = Op.getDebugLoc();
6024   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
6025                                        /*isTarget=*/true, OpFlags);
6026
6027   if (Subtarget->isPICStyleRIPRel() &&
6028       (M == CodeModel::Small || M == CodeModel::Kernel))
6029     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6030   else
6031     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6032
6033   // With PIC, the address is actually $g + Offset.
6034   if (isGlobalRelativeToPICBase(OpFlags)) {
6035     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6036                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6037                          Result);
6038   }
6039
6040   return Result;
6041 }
6042
6043 SDValue
6044 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
6045                                       int64_t Offset,
6046                                       SelectionDAG &DAG) const {
6047   // Create the TargetGlobalAddress node, folding in the constant
6048   // offset if it is legal.
6049   unsigned char OpFlags =
6050     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
6051   CodeModel::Model M = getTargetMachine().getCodeModel();
6052   SDValue Result;
6053   if (OpFlags == X86II::MO_NO_FLAG &&
6054       X86::isOffsetSuitableForCodeModel(Offset, M)) {
6055     // A direct static reference to a global.
6056     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
6057     Offset = 0;
6058   } else {
6059     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
6060   }
6061
6062   if (Subtarget->isPICStyleRIPRel() &&
6063       (M == CodeModel::Small || M == CodeModel::Kernel))
6064     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6065   else
6066     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6067
6068   // With PIC, the address is actually $g + Offset.
6069   if (isGlobalRelativeToPICBase(OpFlags)) {
6070     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6071                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6072                          Result);
6073   }
6074
6075   // For globals that require a load from a stub to get the address, emit the
6076   // load.
6077   if (isGlobalStubReference(OpFlags))
6078     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
6079                          MachinePointerInfo::getGOT(), false, false, 0);
6080
6081   // If there was a non-zero offset that we didn't fold, create an explicit
6082   // addition for it.
6083   if (Offset != 0)
6084     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6085                          DAG.getConstant(Offset, getPointerTy()));
6086
6087   return Result;
6088 }
6089
6090 SDValue
6091 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6092   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6093   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6094   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6095 }
6096
6097 static SDValue
6098 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6099            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6100            unsigned char OperandFlags) {
6101   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6102   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6103   DebugLoc dl = GA->getDebugLoc();
6104   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6105                                            GA->getValueType(0),
6106                                            GA->getOffset(),
6107                                            OperandFlags);
6108   if (InFlag) {
6109     SDValue Ops[] = { Chain,  TGA, *InFlag };
6110     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6111   } else {
6112     SDValue Ops[]  = { Chain, TGA };
6113     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6114   }
6115
6116   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6117   MFI->setAdjustsStack(true);
6118
6119   SDValue Flag = Chain.getValue(1);
6120   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6121 }
6122
6123 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6124 static SDValue
6125 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6126                                 const EVT PtrVT) {
6127   SDValue InFlag;
6128   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6129   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6130                                      DAG.getNode(X86ISD::GlobalBaseReg,
6131                                                  DebugLoc(), PtrVT), InFlag);
6132   InFlag = Chain.getValue(1);
6133
6134   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6135 }
6136
6137 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6138 static SDValue
6139 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6140                                 const EVT PtrVT) {
6141   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6142                     X86::RAX, X86II::MO_TLSGD);
6143 }
6144
6145 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6146 // "local exec" model.
6147 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6148                                    const EVT PtrVT, TLSModel::Model model,
6149                                    bool is64Bit) {
6150   DebugLoc dl = GA->getDebugLoc();
6151   // Get the Thread Pointer
6152   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
6153                              DebugLoc(), PtrVT,
6154                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
6155                                              MVT::i32));
6156
6157   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
6158                                       MachinePointerInfo(), false, false, 0);
6159
6160   unsigned char OperandFlags = 0;
6161   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6162   // initialexec.
6163   unsigned WrapperKind = X86ISD::Wrapper;
6164   if (model == TLSModel::LocalExec) {
6165     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6166   } else if (is64Bit) {
6167     assert(model == TLSModel::InitialExec);
6168     OperandFlags = X86II::MO_GOTTPOFF;
6169     WrapperKind = X86ISD::WrapperRIP;
6170   } else {
6171     assert(model == TLSModel::InitialExec);
6172     OperandFlags = X86II::MO_INDNTPOFF;
6173   }
6174
6175   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6176   // exec)
6177   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6178                                            GA->getValueType(0),
6179                                            GA->getOffset(), OperandFlags);
6180   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6181
6182   if (model == TLSModel::InitialExec)
6183     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6184                          MachinePointerInfo::getGOT(), false, false, 0);
6185
6186   // The address of the thread local variable is the add of the thread
6187   // pointer with the offset of the variable.
6188   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6189 }
6190
6191 SDValue
6192 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6193
6194   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6195   const GlobalValue *GV = GA->getGlobal();
6196
6197   if (Subtarget->isTargetELF()) {
6198     // TODO: implement the "local dynamic" model
6199     // TODO: implement the "initial exec"model for pic executables
6200
6201     // If GV is an alias then use the aliasee for determining
6202     // thread-localness.
6203     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6204       GV = GA->resolveAliasedGlobal(false);
6205
6206     TLSModel::Model model
6207       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6208
6209     switch (model) {
6210       case TLSModel::GeneralDynamic:
6211       case TLSModel::LocalDynamic: // not implemented
6212         if (Subtarget->is64Bit())
6213           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6214         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6215
6216       case TLSModel::InitialExec:
6217       case TLSModel::LocalExec:
6218         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6219                                    Subtarget->is64Bit());
6220     }
6221   } else if (Subtarget->isTargetDarwin()) {
6222     // Darwin only has one model of TLS.  Lower to that.
6223     unsigned char OpFlag = 0;
6224     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6225                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6226
6227     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6228     // global base reg.
6229     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6230                   !Subtarget->is64Bit();
6231     if (PIC32)
6232       OpFlag = X86II::MO_TLVP_PIC_BASE;
6233     else
6234       OpFlag = X86II::MO_TLVP;
6235     DebugLoc DL = Op.getDebugLoc();
6236     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6237                                                 getPointerTy(),
6238                                                 GA->getOffset(), OpFlag);
6239     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6240
6241     // With PIC32, the address is actually $g + Offset.
6242     if (PIC32)
6243       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6244                            DAG.getNode(X86ISD::GlobalBaseReg,
6245                                        DebugLoc(), getPointerTy()),
6246                            Offset);
6247
6248     // Lowering the machine isd will make sure everything is in the right
6249     // location.
6250     SDValue Args[] = { Offset };
6251     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
6252
6253     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6254     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6255     MFI->setAdjustsStack(true);
6256
6257     // And our return value (tls address) is in the standard call return value
6258     // location.
6259     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6260     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6261   }
6262
6263   assert(false &&
6264          "TLS not implemented for this target.");
6265
6266   llvm_unreachable("Unreachable");
6267   return SDValue();
6268 }
6269
6270
6271 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
6272 /// take a 2 x i32 value to shift plus a shift amount.
6273 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
6274   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6275   EVT VT = Op.getValueType();
6276   unsigned VTBits = VT.getSizeInBits();
6277   DebugLoc dl = Op.getDebugLoc();
6278   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6279   SDValue ShOpLo = Op.getOperand(0);
6280   SDValue ShOpHi = Op.getOperand(1);
6281   SDValue ShAmt  = Op.getOperand(2);
6282   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6283                                      DAG.getConstant(VTBits - 1, MVT::i8))
6284                        : DAG.getConstant(0, VT);
6285
6286   SDValue Tmp2, Tmp3;
6287   if (Op.getOpcode() == ISD::SHL_PARTS) {
6288     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6289     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6290   } else {
6291     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6292     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6293   }
6294
6295   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6296                                 DAG.getConstant(VTBits, MVT::i8));
6297   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6298                              AndNode, DAG.getConstant(0, MVT::i8));
6299
6300   SDValue Hi, Lo;
6301   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6302   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6303   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6304
6305   if (Op.getOpcode() == ISD::SHL_PARTS) {
6306     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6307     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6308   } else {
6309     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6310     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6311   }
6312
6313   SDValue Ops[2] = { Lo, Hi };
6314   return DAG.getMergeValues(Ops, 2, dl);
6315 }
6316
6317 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6318                                            SelectionDAG &DAG) const {
6319   EVT SrcVT = Op.getOperand(0).getValueType();
6320
6321   if (SrcVT.isVector()) {
6322     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
6323       return Op;
6324     }
6325     return SDValue();
6326   }
6327
6328   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6329          "Unknown SINT_TO_FP to lower!");
6330
6331   // These are really Legal; return the operand so the caller accepts it as
6332   // Legal.
6333   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6334     return Op;
6335   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6336       Subtarget->is64Bit()) {
6337     return Op;
6338   }
6339
6340   DebugLoc dl = Op.getDebugLoc();
6341   unsigned Size = SrcVT.getSizeInBits()/8;
6342   MachineFunction &MF = DAG.getMachineFunction();
6343   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6344   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6345   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6346                                StackSlot,
6347                                MachinePointerInfo::getFixedStack(SSFI),
6348                                false, false, 0);
6349   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6350 }
6351
6352 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6353                                      SDValue StackSlot,
6354                                      SelectionDAG &DAG) const {
6355   // Build the FILD
6356   DebugLoc dl = Op.getDebugLoc();
6357   SDVTList Tys;
6358   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6359   if (useSSE)
6360     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
6361   else
6362     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6363   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6364   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
6365                                Tys, Ops, array_lengthof(Ops));
6366
6367   if (useSSE) {
6368     Chain = Result.getValue(1);
6369     SDValue InFlag = Result.getValue(2);
6370
6371     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6372     // shouldn't be necessary except that RFP cannot be live across
6373     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6374     MachineFunction &MF = DAG.getMachineFunction();
6375     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
6376     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6377     Tys = DAG.getVTList(MVT::Other);
6378     SDValue Ops[] = {
6379       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6380     };
6381     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
6382     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
6383                          MachinePointerInfo::getFixedStack(SSFI),
6384                          false, false, 0);
6385   }
6386
6387   return Result;
6388 }
6389
6390 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6391 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6392                                                SelectionDAG &DAG) const {
6393   // This algorithm is not obvious. Here it is in C code, more or less:
6394   /*
6395     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6396       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6397       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6398
6399       // Copy ints to xmm registers.
6400       __m128i xh = _mm_cvtsi32_si128( hi );
6401       __m128i xl = _mm_cvtsi32_si128( lo );
6402
6403       // Combine into low half of a single xmm register.
6404       __m128i x = _mm_unpacklo_epi32( xh, xl );
6405       __m128d d;
6406       double sd;
6407
6408       // Merge in appropriate exponents to give the integer bits the right
6409       // magnitude.
6410       x = _mm_unpacklo_epi32( x, exp );
6411
6412       // Subtract away the biases to deal with the IEEE-754 double precision
6413       // implicit 1.
6414       d = _mm_sub_pd( (__m128d) x, bias );
6415
6416       // All conversions up to here are exact. The correctly rounded result is
6417       // calculated using the current rounding mode using the following
6418       // horizontal add.
6419       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6420       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6421                                 // store doesn't really need to be here (except
6422                                 // maybe to zero the other double)
6423       return sd;
6424     }
6425   */
6426
6427   DebugLoc dl = Op.getDebugLoc();
6428   LLVMContext *Context = DAG.getContext();
6429
6430   // Build some magic constants.
6431   std::vector<Constant*> CV0;
6432   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6433   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6434   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6435   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6436   Constant *C0 = ConstantVector::get(CV0);
6437   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6438
6439   std::vector<Constant*> CV1;
6440   CV1.push_back(
6441     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6442   CV1.push_back(
6443     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6444   Constant *C1 = ConstantVector::get(CV1);
6445   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6446
6447   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6448                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6449                                         Op.getOperand(0),
6450                                         DAG.getIntPtrConstant(1)));
6451   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6452                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6453                                         Op.getOperand(0),
6454                                         DAG.getIntPtrConstant(0)));
6455   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6456   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6457                               MachinePointerInfo::getConstantPool(),
6458                               false, false, 16);
6459   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6460   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
6461   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6462                               MachinePointerInfo::getConstantPool(),
6463                               false, false, 16);
6464   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6465
6466   // Add the halves; easiest way is to swap them into another reg first.
6467   int ShufMask[2] = { 1, -1 };
6468   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6469                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6470   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6471   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6472                      DAG.getIntPtrConstant(0));
6473 }
6474
6475 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6476 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6477                                                SelectionDAG &DAG) const {
6478   DebugLoc dl = Op.getDebugLoc();
6479   // FP constant to bias correct the final result.
6480   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6481                                    MVT::f64);
6482
6483   // Load the 32-bit value into an XMM register.
6484   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6485                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6486                                          Op.getOperand(0),
6487                                          DAG.getIntPtrConstant(0)));
6488
6489   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6490                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6491                      DAG.getIntPtrConstant(0));
6492
6493   // Or the load with the bias.
6494   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6495                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6496                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6497                                                    MVT::v2f64, Load)),
6498                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6499                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6500                                                    MVT::v2f64, Bias)));
6501   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6502                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6503                    DAG.getIntPtrConstant(0));
6504
6505   // Subtract the bias.
6506   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6507
6508   // Handle final rounding.
6509   EVT DestVT = Op.getValueType();
6510
6511   if (DestVT.bitsLT(MVT::f64)) {
6512     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6513                        DAG.getIntPtrConstant(0));
6514   } else if (DestVT.bitsGT(MVT::f64)) {
6515     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6516   }
6517
6518   // Handle final rounding.
6519   return Sub;
6520 }
6521
6522 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6523                                            SelectionDAG &DAG) const {
6524   SDValue N0 = Op.getOperand(0);
6525   DebugLoc dl = Op.getDebugLoc();
6526
6527   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6528   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6529   // the optimization here.
6530   if (DAG.SignBitIsZero(N0))
6531     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6532
6533   EVT SrcVT = N0.getValueType();
6534   EVT DstVT = Op.getValueType();
6535   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6536     return LowerUINT_TO_FP_i64(Op, DAG);
6537   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6538     return LowerUINT_TO_FP_i32(Op, DAG);
6539
6540   // Make a 64-bit buffer, and use it to build an FILD.
6541   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6542   if (SrcVT == MVT::i32) {
6543     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6544     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6545                                      getPointerTy(), StackSlot, WordOff);
6546     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6547                                   StackSlot, MachinePointerInfo(),
6548                                   false, false, 0);
6549     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6550                                   OffsetSlot, MachinePointerInfo(),
6551                                   false, false, 0);
6552     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6553     return Fild;
6554   }
6555
6556   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6557   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6558                                 StackSlot, MachinePointerInfo(),
6559                                false, false, 0);
6560   // For i64 source, we need to add the appropriate power of 2 if the input
6561   // was negative.  This is the same as the optimization in
6562   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6563   // we must be careful to do the computation in x87 extended precision, not
6564   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6565   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6566   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6567   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
6568
6569   APInt FF(32, 0x5F800000ULL);
6570
6571   // Check whether the sign bit is set.
6572   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6573                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6574                                  ISD::SETLT);
6575
6576   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6577   SDValue FudgePtr = DAG.getConstantPool(
6578                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6579                                          getPointerTy());
6580
6581   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6582   SDValue Zero = DAG.getIntPtrConstant(0);
6583   SDValue Four = DAG.getIntPtrConstant(4);
6584   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6585                                Zero, Four);
6586   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6587
6588   // Load the value out, extending it from f32 to f80.
6589   // FIXME: Avoid the extend by constructing the right constant pool?
6590   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6591                                  FudgePtr, MachinePointerInfo::getConstantPool(),
6592                                  MVT::f32, false, false, 4);
6593   // Extend everything to 80 bits to force it to be done on x87.
6594   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6595   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6596 }
6597
6598 std::pair<SDValue,SDValue> X86TargetLowering::
6599 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6600   DebugLoc dl = Op.getDebugLoc();
6601
6602   EVT DstTy = Op.getValueType();
6603
6604   if (!IsSigned) {
6605     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6606     DstTy = MVT::i64;
6607   }
6608
6609   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6610          DstTy.getSimpleVT() >= MVT::i16 &&
6611          "Unknown FP_TO_SINT to lower!");
6612
6613   // These are really Legal.
6614   if (DstTy == MVT::i32 &&
6615       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6616     return std::make_pair(SDValue(), SDValue());
6617   if (Subtarget->is64Bit() &&
6618       DstTy == MVT::i64 &&
6619       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6620     return std::make_pair(SDValue(), SDValue());
6621
6622   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6623   // stack slot.
6624   MachineFunction &MF = DAG.getMachineFunction();
6625   unsigned MemSize = DstTy.getSizeInBits()/8;
6626   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6627   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6628
6629   unsigned Opc;
6630   switch (DstTy.getSimpleVT().SimpleTy) {
6631   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6632   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6633   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6634   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6635   }
6636
6637   SDValue Chain = DAG.getEntryNode();
6638   SDValue Value = Op.getOperand(0);
6639   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
6640     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6641     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
6642                          MachinePointerInfo::getFixedStack(SSFI),
6643                          false, false, 0);
6644     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6645     SDValue Ops[] = {
6646       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
6647     };
6648     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
6649     Chain = Value.getValue(1);
6650     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6651     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6652   }
6653
6654   // Build the FP_TO_INT*_IN_MEM
6655   SDValue Ops[] = { Chain, Value, StackSlot };
6656   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
6657
6658   return std::make_pair(FIST, StackSlot);
6659 }
6660
6661 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6662                                            SelectionDAG &DAG) const {
6663   if (Op.getValueType().isVector()) {
6664     if (Op.getValueType() == MVT::v2i32 &&
6665         Op.getOperand(0).getValueType() == MVT::v2f64) {
6666       return Op;
6667     }
6668     return SDValue();
6669   }
6670
6671   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6672   SDValue FIST = Vals.first, StackSlot = Vals.second;
6673   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6674   if (FIST.getNode() == 0) return Op;
6675
6676   // Load the result.
6677   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6678                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6679 }
6680
6681 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6682                                            SelectionDAG &DAG) const {
6683   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6684   SDValue FIST = Vals.first, StackSlot = Vals.second;
6685   assert(FIST.getNode() && "Unexpected failure");
6686
6687   // Load the result.
6688   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6689                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6690 }
6691
6692 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6693                                      SelectionDAG &DAG) const {
6694   LLVMContext *Context = DAG.getContext();
6695   DebugLoc dl = Op.getDebugLoc();
6696   EVT VT = Op.getValueType();
6697   EVT EltVT = VT;
6698   if (VT.isVector())
6699     EltVT = VT.getVectorElementType();
6700   std::vector<Constant*> CV;
6701   if (EltVT == MVT::f64) {
6702     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6703     CV.push_back(C);
6704     CV.push_back(C);
6705   } else {
6706     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6707     CV.push_back(C);
6708     CV.push_back(C);
6709     CV.push_back(C);
6710     CV.push_back(C);
6711   }
6712   Constant *C = ConstantVector::get(CV);
6713   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6714   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6715                              MachinePointerInfo::getConstantPool(),
6716                              false, false, 16);
6717   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6718 }
6719
6720 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6721   LLVMContext *Context = DAG.getContext();
6722   DebugLoc dl = Op.getDebugLoc();
6723   EVT VT = Op.getValueType();
6724   EVT EltVT = VT;
6725   if (VT.isVector())
6726     EltVT = VT.getVectorElementType();
6727   std::vector<Constant*> CV;
6728   if (EltVT == MVT::f64) {
6729     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6730     CV.push_back(C);
6731     CV.push_back(C);
6732   } else {
6733     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6734     CV.push_back(C);
6735     CV.push_back(C);
6736     CV.push_back(C);
6737     CV.push_back(C);
6738   }
6739   Constant *C = ConstantVector::get(CV);
6740   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6741   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6742                              MachinePointerInfo::getConstantPool(),
6743                              false, false, 16);
6744   if (VT.isVector()) {
6745     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6746                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6747                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6748                                 Op.getOperand(0)),
6749                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6750   } else {
6751     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6752   }
6753 }
6754
6755 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6756   LLVMContext *Context = DAG.getContext();
6757   SDValue Op0 = Op.getOperand(0);
6758   SDValue Op1 = Op.getOperand(1);
6759   DebugLoc dl = Op.getDebugLoc();
6760   EVT VT = Op.getValueType();
6761   EVT SrcVT = Op1.getValueType();
6762
6763   // If second operand is smaller, extend it first.
6764   if (SrcVT.bitsLT(VT)) {
6765     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6766     SrcVT = VT;
6767   }
6768   // And if it is bigger, shrink it first.
6769   if (SrcVT.bitsGT(VT)) {
6770     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6771     SrcVT = VT;
6772   }
6773
6774   // At this point the operands and the result should have the same
6775   // type, and that won't be f80 since that is not custom lowered.
6776
6777   // First get the sign bit of second operand.
6778   std::vector<Constant*> CV;
6779   if (SrcVT == MVT::f64) {
6780     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6781     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6782   } else {
6783     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6784     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6785     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6786     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6787   }
6788   Constant *C = ConstantVector::get(CV);
6789   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6790   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6791                               MachinePointerInfo::getConstantPool(),
6792                               false, false, 16);
6793   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6794
6795   // Shift sign bit right or left if the two operands have different types.
6796   if (SrcVT.bitsGT(VT)) {
6797     // Op0 is MVT::f32, Op1 is MVT::f64.
6798     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6799     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6800                           DAG.getConstant(32, MVT::i32));
6801     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6802     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6803                           DAG.getIntPtrConstant(0));
6804   }
6805
6806   // Clear first operand sign bit.
6807   CV.clear();
6808   if (VT == MVT::f64) {
6809     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6810     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6811   } else {
6812     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6813     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6814     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6815     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6816   }
6817   C = ConstantVector::get(CV);
6818   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6819   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6820                               MachinePointerInfo::getConstantPool(),
6821                               false, false, 16);
6822   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6823
6824   // Or the value with the sign bit.
6825   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6826 }
6827
6828 /// Emit nodes that will be selected as "test Op0,Op0", or something
6829 /// equivalent.
6830 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6831                                     SelectionDAG &DAG) const {
6832   DebugLoc dl = Op.getDebugLoc();
6833
6834   // CF and OF aren't always set the way we want. Determine which
6835   // of these we need.
6836   bool NeedCF = false;
6837   bool NeedOF = false;
6838   switch (X86CC) {
6839   default: break;
6840   case X86::COND_A: case X86::COND_AE:
6841   case X86::COND_B: case X86::COND_BE:
6842     NeedCF = true;
6843     break;
6844   case X86::COND_G: case X86::COND_GE:
6845   case X86::COND_L: case X86::COND_LE:
6846   case X86::COND_O: case X86::COND_NO:
6847     NeedOF = true;
6848     break;
6849   }
6850
6851   // See if we can use the EFLAGS value from the operand instead of
6852   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6853   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6854   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6855     // Emit a CMP with 0, which is the TEST pattern.
6856     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6857                        DAG.getConstant(0, Op.getValueType()));
6858
6859   unsigned Opcode = 0;
6860   unsigned NumOperands = 0;
6861   switch (Op.getNode()->getOpcode()) {
6862   case ISD::ADD:
6863     // Due to an isel shortcoming, be conservative if this add is likely to be
6864     // selected as part of a load-modify-store instruction. When the root node
6865     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6866     // uses of other nodes in the match, such as the ADD in this case. This
6867     // leads to the ADD being left around and reselected, with the result being
6868     // two adds in the output.  Alas, even if none our users are stores, that
6869     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6870     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6871     // climbing the DAG back to the root, and it doesn't seem to be worth the
6872     // effort.
6873     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6874            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6875       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6876         goto default_case;
6877
6878     if (ConstantSDNode *C =
6879         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6880       // An add of one will be selected as an INC.
6881       if (C->getAPIntValue() == 1) {
6882         Opcode = X86ISD::INC;
6883         NumOperands = 1;
6884         break;
6885       }
6886
6887       // An add of negative one (subtract of one) will be selected as a DEC.
6888       if (C->getAPIntValue().isAllOnesValue()) {
6889         Opcode = X86ISD::DEC;
6890         NumOperands = 1;
6891         break;
6892       }
6893     }
6894
6895     // Otherwise use a regular EFLAGS-setting add.
6896     Opcode = X86ISD::ADD;
6897     NumOperands = 2;
6898     break;
6899   case ISD::AND: {
6900     // If the primary and result isn't used, don't bother using X86ISD::AND,
6901     // because a TEST instruction will be better.
6902     bool NonFlagUse = false;
6903     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6904            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6905       SDNode *User = *UI;
6906       unsigned UOpNo = UI.getOperandNo();
6907       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6908         // Look pass truncate.
6909         UOpNo = User->use_begin().getOperandNo();
6910         User = *User->use_begin();
6911       }
6912
6913       if (User->getOpcode() != ISD::BRCOND &&
6914           User->getOpcode() != ISD::SETCC &&
6915           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6916         NonFlagUse = true;
6917         break;
6918       }
6919     }
6920
6921     if (!NonFlagUse)
6922       break;
6923   }
6924     // FALL THROUGH
6925   case ISD::SUB:
6926   case ISD::OR:
6927   case ISD::XOR:
6928     // Due to the ISEL shortcoming noted above, be conservative if this op is
6929     // likely to be selected as part of a load-modify-store instruction.
6930     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6931            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6932       if (UI->getOpcode() == ISD::STORE)
6933         goto default_case;
6934
6935     // Otherwise use a regular EFLAGS-setting instruction.
6936     switch (Op.getNode()->getOpcode()) {
6937     default: llvm_unreachable("unexpected operator!");
6938     case ISD::SUB: Opcode = X86ISD::SUB; break;
6939     case ISD::OR:  Opcode = X86ISD::OR;  break;
6940     case ISD::XOR: Opcode = X86ISD::XOR; break;
6941     case ISD::AND: Opcode = X86ISD::AND; break;
6942     }
6943
6944     NumOperands = 2;
6945     break;
6946   case X86ISD::ADD:
6947   case X86ISD::SUB:
6948   case X86ISD::INC:
6949   case X86ISD::DEC:
6950   case X86ISD::OR:
6951   case X86ISD::XOR:
6952   case X86ISD::AND:
6953     return SDValue(Op.getNode(), 1);
6954   default:
6955   default_case:
6956     break;
6957   }
6958
6959   if (Opcode == 0)
6960     // Emit a CMP with 0, which is the TEST pattern.
6961     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6962                        DAG.getConstant(0, Op.getValueType()));
6963
6964   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6965   SmallVector<SDValue, 4> Ops;
6966   for (unsigned i = 0; i != NumOperands; ++i)
6967     Ops.push_back(Op.getOperand(i));
6968
6969   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6970   DAG.ReplaceAllUsesWith(Op, New);
6971   return SDValue(New.getNode(), 1);
6972 }
6973
6974 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6975 /// equivalent.
6976 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6977                                    SelectionDAG &DAG) const {
6978   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6979     if (C->getAPIntValue() == 0)
6980       return EmitTest(Op0, X86CC, DAG);
6981
6982   DebugLoc dl = Op0.getDebugLoc();
6983   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6984 }
6985
6986 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6987 /// if it's possible.
6988 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6989                                      DebugLoc dl, SelectionDAG &DAG) const {
6990   SDValue Op0 = And.getOperand(0);
6991   SDValue Op1 = And.getOperand(1);
6992   if (Op0.getOpcode() == ISD::TRUNCATE)
6993     Op0 = Op0.getOperand(0);
6994   if (Op1.getOpcode() == ISD::TRUNCATE)
6995     Op1 = Op1.getOperand(0);
6996
6997   SDValue LHS, RHS;
6998   if (Op1.getOpcode() == ISD::SHL)
6999     std::swap(Op0, Op1);
7000   if (Op0.getOpcode() == ISD::SHL) {
7001     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
7002       if (And00C->getZExtValue() == 1) {
7003         // If we looked past a truncate, check that it's only truncating away
7004         // known zeros.
7005         unsigned BitWidth = Op0.getValueSizeInBits();
7006         unsigned AndBitWidth = And.getValueSizeInBits();
7007         if (BitWidth > AndBitWidth) {
7008           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
7009           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
7010           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
7011             return SDValue();
7012         }
7013         LHS = Op1;
7014         RHS = Op0.getOperand(1);
7015       }
7016   } else if (Op1.getOpcode() == ISD::Constant) {
7017     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
7018     SDValue AndLHS = Op0;
7019     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
7020       LHS = AndLHS.getOperand(0);
7021       RHS = AndLHS.getOperand(1);
7022     }
7023   }
7024
7025   if (LHS.getNode()) {
7026     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
7027     // instruction.  Since the shift amount is in-range-or-undefined, we know
7028     // that doing a bittest on the i32 value is ok.  We extend to i32 because
7029     // the encoding for the i16 version is larger than the i32 version.
7030     // Also promote i16 to i32 for performance / code size reason.
7031     if (LHS.getValueType() == MVT::i8 ||
7032         LHS.getValueType() == MVT::i16)
7033       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
7034
7035     // If the operand types disagree, extend the shift amount to match.  Since
7036     // BT ignores high bits (like shifts) we can use anyextend.
7037     if (LHS.getValueType() != RHS.getValueType())
7038       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
7039
7040     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
7041     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
7042     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7043                        DAG.getConstant(Cond, MVT::i8), BT);
7044   }
7045
7046   return SDValue();
7047 }
7048
7049 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
7050   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
7051   SDValue Op0 = Op.getOperand(0);
7052   SDValue Op1 = Op.getOperand(1);
7053   DebugLoc dl = Op.getDebugLoc();
7054   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7055
7056   // Optimize to BT if possible.
7057   // Lower (X & (1 << N)) == 0 to BT(X, N).
7058   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7059   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7060   if (Op0.getOpcode() == ISD::AND &&
7061       Op0.hasOneUse() &&
7062       Op1.getOpcode() == ISD::Constant &&
7063       cast<ConstantSDNode>(Op1)->isNullValue() &&
7064       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7065     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7066     if (NewSetCC.getNode())
7067       return NewSetCC;
7068   }
7069
7070   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
7071   if (Op0.getOpcode() == X86ISD::SETCC &&
7072       Op1.getOpcode() == ISD::Constant &&
7073       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7074        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7075       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7076     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7077     bool Invert = (CC == ISD::SETNE) ^
7078       cast<ConstantSDNode>(Op1)->isNullValue();
7079     if (Invert)
7080       CCode = X86::GetOppositeBranchCondition(CCode);
7081     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7082                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7083   }
7084
7085   bool isFP = Op1.getValueType().isFloatingPoint();
7086   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7087   if (X86CC == X86::COND_INVALID)
7088     return SDValue();
7089
7090   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
7091
7092   // Use sbb x, x to materialize carry bit into a GPR.
7093   if (X86CC == X86::COND_B)
7094     return DAG.getNode(ISD::AND, dl, MVT::i8,
7095                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
7096                                    DAG.getConstant(X86CC, MVT::i8), Cond),
7097                        DAG.getConstant(1, MVT::i8));
7098
7099   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7100                      DAG.getConstant(X86CC, MVT::i8), Cond);
7101 }
7102
7103 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7104   SDValue Cond;
7105   SDValue Op0 = Op.getOperand(0);
7106   SDValue Op1 = Op.getOperand(1);
7107   SDValue CC = Op.getOperand(2);
7108   EVT VT = Op.getValueType();
7109   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7110   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7111   DebugLoc dl = Op.getDebugLoc();
7112
7113   if (isFP) {
7114     unsigned SSECC = 8;
7115     EVT VT0 = Op0.getValueType();
7116     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7117     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7118     bool Swap = false;
7119
7120     switch (SetCCOpcode) {
7121     default: break;
7122     case ISD::SETOEQ:
7123     case ISD::SETEQ:  SSECC = 0; break;
7124     case ISD::SETOGT:
7125     case ISD::SETGT: Swap = true; // Fallthrough
7126     case ISD::SETLT:
7127     case ISD::SETOLT: SSECC = 1; break;
7128     case ISD::SETOGE:
7129     case ISD::SETGE: Swap = true; // Fallthrough
7130     case ISD::SETLE:
7131     case ISD::SETOLE: SSECC = 2; break;
7132     case ISD::SETUO:  SSECC = 3; break;
7133     case ISD::SETUNE:
7134     case ISD::SETNE:  SSECC = 4; break;
7135     case ISD::SETULE: Swap = true;
7136     case ISD::SETUGE: SSECC = 5; break;
7137     case ISD::SETULT: Swap = true;
7138     case ISD::SETUGT: SSECC = 6; break;
7139     case ISD::SETO:   SSECC = 7; break;
7140     }
7141     if (Swap)
7142       std::swap(Op0, Op1);
7143
7144     // In the two special cases we can't handle, emit two comparisons.
7145     if (SSECC == 8) {
7146       if (SetCCOpcode == ISD::SETUEQ) {
7147         SDValue UNORD, EQ;
7148         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7149         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7150         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7151       }
7152       else if (SetCCOpcode == ISD::SETONE) {
7153         SDValue ORD, NEQ;
7154         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7155         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7156         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7157       }
7158       llvm_unreachable("Illegal FP comparison");
7159     }
7160     // Handle all other FP comparisons here.
7161     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7162   }
7163
7164   // We are handling one of the integer comparisons here.  Since SSE only has
7165   // GT and EQ comparisons for integer, swapping operands and multiple
7166   // operations may be required for some comparisons.
7167   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7168   bool Swap = false, Invert = false, FlipSigns = false;
7169
7170   switch (VT.getSimpleVT().SimpleTy) {
7171   default: break;
7172   case MVT::v8i8:
7173   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7174   case MVT::v4i16:
7175   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7176   case MVT::v2i32:
7177   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7178   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7179   }
7180
7181   switch (SetCCOpcode) {
7182   default: break;
7183   case ISD::SETNE:  Invert = true;
7184   case ISD::SETEQ:  Opc = EQOpc; break;
7185   case ISD::SETLT:  Swap = true;
7186   case ISD::SETGT:  Opc = GTOpc; break;
7187   case ISD::SETGE:  Swap = true;
7188   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7189   case ISD::SETULT: Swap = true;
7190   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7191   case ISD::SETUGE: Swap = true;
7192   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7193   }
7194   if (Swap)
7195     std::swap(Op0, Op1);
7196
7197   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7198   // bits of the inputs before performing those operations.
7199   if (FlipSigns) {
7200     EVT EltVT = VT.getVectorElementType();
7201     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7202                                       EltVT);
7203     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7204     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7205                                     SignBits.size());
7206     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7207     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7208   }
7209
7210   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7211
7212   // If the logical-not of the result is required, perform that now.
7213   if (Invert)
7214     Result = DAG.getNOT(dl, Result, VT);
7215
7216   return Result;
7217 }
7218
7219 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7220 static bool isX86LogicalCmp(SDValue Op) {
7221   unsigned Opc = Op.getNode()->getOpcode();
7222   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7223     return true;
7224   if (Op.getResNo() == 1 &&
7225       (Opc == X86ISD::ADD ||
7226        Opc == X86ISD::SUB ||
7227        Opc == X86ISD::SMUL ||
7228        Opc == X86ISD::UMUL ||
7229        Opc == X86ISD::INC ||
7230        Opc == X86ISD::DEC ||
7231        Opc == X86ISD::OR ||
7232        Opc == X86ISD::XOR ||
7233        Opc == X86ISD::AND))
7234     return true;
7235
7236   return false;
7237 }
7238
7239 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7240   bool addTest = true;
7241   SDValue Cond  = Op.getOperand(0);
7242   DebugLoc dl = Op.getDebugLoc();
7243   SDValue CC;
7244
7245   if (Cond.getOpcode() == ISD::SETCC) {
7246     SDValue NewCond = LowerSETCC(Cond, DAG);
7247     if (NewCond.getNode())
7248       Cond = NewCond;
7249   }
7250
7251   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
7252   SDValue Op1 = Op.getOperand(1);
7253   SDValue Op2 = Op.getOperand(2);
7254   if (Cond.getOpcode() == X86ISD::SETCC &&
7255       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
7256     SDValue Cmp = Cond.getOperand(1);
7257     if (Cmp.getOpcode() == X86ISD::CMP) {
7258       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
7259       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7260       ConstantSDNode *RHSC =
7261         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
7262       if (N1C && N1C->isAllOnesValue() &&
7263           N2C && N2C->isNullValue() &&
7264           RHSC && RHSC->isNullValue()) {
7265         SDValue CmpOp0 = Cmp.getOperand(0);
7266         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7267                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7268         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
7269                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7270       }
7271     }
7272   }
7273
7274   // Look pass (and (setcc_carry (cmp ...)), 1).
7275   if (Cond.getOpcode() == ISD::AND &&
7276       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7277     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7278     if (C && C->getAPIntValue() == 1)
7279       Cond = Cond.getOperand(0);
7280   }
7281
7282   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7283   // setting operand in place of the X86ISD::SETCC.
7284   if (Cond.getOpcode() == X86ISD::SETCC ||
7285       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7286     CC = Cond.getOperand(0);
7287
7288     SDValue Cmp = Cond.getOperand(1);
7289     unsigned Opc = Cmp.getOpcode();
7290     EVT VT = Op.getValueType();
7291
7292     bool IllegalFPCMov = false;
7293     if (VT.isFloatingPoint() && !VT.isVector() &&
7294         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7295       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7296
7297     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7298         Opc == X86ISD::BT) { // FIXME
7299       Cond = Cmp;
7300       addTest = false;
7301     }
7302   }
7303
7304   if (addTest) {
7305     // Look pass the truncate.
7306     if (Cond.getOpcode() == ISD::TRUNCATE)
7307       Cond = Cond.getOperand(0);
7308
7309     // We know the result of AND is compared against zero. Try to match
7310     // it to BT.
7311     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7312       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7313       if (NewSetCC.getNode()) {
7314         CC = NewSetCC.getOperand(0);
7315         Cond = NewSetCC.getOperand(1);
7316         addTest = false;
7317       }
7318     }
7319   }
7320
7321   if (addTest) {
7322     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7323     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7324   }
7325
7326   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7327   // condition is true.
7328   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
7329   SDValue Ops[] = { Op2, Op1, CC, Cond };
7330   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
7331 }
7332
7333 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7334 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7335 // from the AND / OR.
7336 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7337   Opc = Op.getOpcode();
7338   if (Opc != ISD::OR && Opc != ISD::AND)
7339     return false;
7340   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7341           Op.getOperand(0).hasOneUse() &&
7342           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7343           Op.getOperand(1).hasOneUse());
7344 }
7345
7346 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7347 // 1 and that the SETCC node has a single use.
7348 static bool isXor1OfSetCC(SDValue Op) {
7349   if (Op.getOpcode() != ISD::XOR)
7350     return false;
7351   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7352   if (N1C && N1C->getAPIntValue() == 1) {
7353     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7354       Op.getOperand(0).hasOneUse();
7355   }
7356   return false;
7357 }
7358
7359 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7360   bool addTest = true;
7361   SDValue Chain = Op.getOperand(0);
7362   SDValue Cond  = Op.getOperand(1);
7363   SDValue Dest  = Op.getOperand(2);
7364   DebugLoc dl = Op.getDebugLoc();
7365   SDValue CC;
7366
7367   if (Cond.getOpcode() == ISD::SETCC) {
7368     SDValue NewCond = LowerSETCC(Cond, DAG);
7369     if (NewCond.getNode())
7370       Cond = NewCond;
7371   }
7372 #if 0
7373   // FIXME: LowerXALUO doesn't handle these!!
7374   else if (Cond.getOpcode() == X86ISD::ADD  ||
7375            Cond.getOpcode() == X86ISD::SUB  ||
7376            Cond.getOpcode() == X86ISD::SMUL ||
7377            Cond.getOpcode() == X86ISD::UMUL)
7378     Cond = LowerXALUO(Cond, DAG);
7379 #endif
7380
7381   // Look pass (and (setcc_carry (cmp ...)), 1).
7382   if (Cond.getOpcode() == ISD::AND &&
7383       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7384     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7385     if (C && C->getAPIntValue() == 1)
7386       Cond = Cond.getOperand(0);
7387   }
7388
7389   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7390   // setting operand in place of the X86ISD::SETCC.
7391   if (Cond.getOpcode() == X86ISD::SETCC ||
7392       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7393     CC = Cond.getOperand(0);
7394
7395     SDValue Cmp = Cond.getOperand(1);
7396     unsigned Opc = Cmp.getOpcode();
7397     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7398     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7399       Cond = Cmp;
7400       addTest = false;
7401     } else {
7402       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7403       default: break;
7404       case X86::COND_O:
7405       case X86::COND_B:
7406         // These can only come from an arithmetic instruction with overflow,
7407         // e.g. SADDO, UADDO.
7408         Cond = Cond.getNode()->getOperand(1);
7409         addTest = false;
7410         break;
7411       }
7412     }
7413   } else {
7414     unsigned CondOpc;
7415     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7416       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7417       if (CondOpc == ISD::OR) {
7418         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7419         // two branches instead of an explicit OR instruction with a
7420         // separate test.
7421         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7422             isX86LogicalCmp(Cmp)) {
7423           CC = Cond.getOperand(0).getOperand(0);
7424           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7425                               Chain, Dest, CC, Cmp);
7426           CC = Cond.getOperand(1).getOperand(0);
7427           Cond = Cmp;
7428           addTest = false;
7429         }
7430       } else { // ISD::AND
7431         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7432         // two branches instead of an explicit AND instruction with a
7433         // separate test. However, we only do this if this block doesn't
7434         // have a fall-through edge, because this requires an explicit
7435         // jmp when the condition is false.
7436         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7437             isX86LogicalCmp(Cmp) &&
7438             Op.getNode()->hasOneUse()) {
7439           X86::CondCode CCode =
7440             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7441           CCode = X86::GetOppositeBranchCondition(CCode);
7442           CC = DAG.getConstant(CCode, MVT::i8);
7443           SDNode *User = *Op.getNode()->use_begin();
7444           // Look for an unconditional branch following this conditional branch.
7445           // We need this because we need to reverse the successors in order
7446           // to implement FCMP_OEQ.
7447           if (User->getOpcode() == ISD::BR) {
7448             SDValue FalseBB = User->getOperand(1);
7449             SDNode *NewBR =
7450               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7451             assert(NewBR == User);
7452             (void)NewBR;
7453             Dest = FalseBB;
7454
7455             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7456                                 Chain, Dest, CC, Cmp);
7457             X86::CondCode CCode =
7458               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7459             CCode = X86::GetOppositeBranchCondition(CCode);
7460             CC = DAG.getConstant(CCode, MVT::i8);
7461             Cond = Cmp;
7462             addTest = false;
7463           }
7464         }
7465       }
7466     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7467       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7468       // It should be transformed during dag combiner except when the condition
7469       // is set by a arithmetics with overflow node.
7470       X86::CondCode CCode =
7471         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7472       CCode = X86::GetOppositeBranchCondition(CCode);
7473       CC = DAG.getConstant(CCode, MVT::i8);
7474       Cond = Cond.getOperand(0).getOperand(1);
7475       addTest = false;
7476     }
7477   }
7478
7479   if (addTest) {
7480     // Look pass the truncate.
7481     if (Cond.getOpcode() == ISD::TRUNCATE)
7482       Cond = Cond.getOperand(0);
7483
7484     // We know the result of AND is compared against zero. Try to match
7485     // it to BT.
7486     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7487       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7488       if (NewSetCC.getNode()) {
7489         CC = NewSetCC.getOperand(0);
7490         Cond = NewSetCC.getOperand(1);
7491         addTest = false;
7492       }
7493     }
7494   }
7495
7496   if (addTest) {
7497     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7498     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7499   }
7500   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7501                      Chain, Dest, CC, Cond);
7502 }
7503
7504
7505 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7506 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7507 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7508 // that the guard pages used by the OS virtual memory manager are allocated in
7509 // correct sequence.
7510 SDValue
7511 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7512                                            SelectionDAG &DAG) const {
7513   assert(Subtarget->isTargetCygMing() &&
7514          "This should be used only on Cygwin/Mingw targets");
7515   DebugLoc dl = Op.getDebugLoc();
7516
7517   // Get the inputs.
7518   SDValue Chain = Op.getOperand(0);
7519   SDValue Size  = Op.getOperand(1);
7520   // FIXME: Ensure alignment here
7521
7522   SDValue Flag;
7523
7524   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7525
7526   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7527   Flag = Chain.getValue(1);
7528
7529   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7530
7531   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
7532   Flag = Chain.getValue(1);
7533
7534   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7535
7536   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7537   return DAG.getMergeValues(Ops1, 2, dl);
7538 }
7539
7540 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7541   MachineFunction &MF = DAG.getMachineFunction();
7542   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7543
7544   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7545   DebugLoc DL = Op.getDebugLoc();
7546
7547   if (!Subtarget->is64Bit()) {
7548     // vastart just stores the address of the VarArgsFrameIndex slot into the
7549     // memory location argument.
7550     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7551                                    getPointerTy());
7552     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
7553                         MachinePointerInfo(SV), false, false, 0);
7554   }
7555
7556   // __va_list_tag:
7557   //   gp_offset         (0 - 6 * 8)
7558   //   fp_offset         (48 - 48 + 8 * 16)
7559   //   overflow_arg_area (point to parameters coming in memory).
7560   //   reg_save_area
7561   SmallVector<SDValue, 8> MemOps;
7562   SDValue FIN = Op.getOperand(1);
7563   // Store gp_offset
7564   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
7565                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7566                                                MVT::i32),
7567                                FIN, MachinePointerInfo(SV), false, false, 0);
7568   MemOps.push_back(Store);
7569
7570   // Store fp_offset
7571   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7572                     FIN, DAG.getIntPtrConstant(4));
7573   Store = DAG.getStore(Op.getOperand(0), DL,
7574                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7575                                        MVT::i32),
7576                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
7577   MemOps.push_back(Store);
7578
7579   // Store ptr to overflow_arg_area
7580   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7581                     FIN, DAG.getIntPtrConstant(4));
7582   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7583                                     getPointerTy());
7584   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
7585                        MachinePointerInfo(SV, 8),
7586                        false, false, 0);
7587   MemOps.push_back(Store);
7588
7589   // Store ptr to reg_save_area.
7590   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7591                     FIN, DAG.getIntPtrConstant(8));
7592   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7593                                     getPointerTy());
7594   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
7595                        MachinePointerInfo(SV, 16), false, false, 0);
7596   MemOps.push_back(Store);
7597   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
7598                      &MemOps[0], MemOps.size());
7599 }
7600
7601 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7602   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7603   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
7604
7605   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
7606   return SDValue();
7607 }
7608
7609 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7610   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7611   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7612   SDValue Chain = Op.getOperand(0);
7613   SDValue DstPtr = Op.getOperand(1);
7614   SDValue SrcPtr = Op.getOperand(2);
7615   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7616   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7617   DebugLoc DL = Op.getDebugLoc();
7618
7619   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
7620                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7621                        false,
7622                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
7623 }
7624
7625 SDValue
7626 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7627   DebugLoc dl = Op.getDebugLoc();
7628   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7629   switch (IntNo) {
7630   default: return SDValue();    // Don't custom lower most intrinsics.
7631   // Comparison intrinsics.
7632   case Intrinsic::x86_sse_comieq_ss:
7633   case Intrinsic::x86_sse_comilt_ss:
7634   case Intrinsic::x86_sse_comile_ss:
7635   case Intrinsic::x86_sse_comigt_ss:
7636   case Intrinsic::x86_sse_comige_ss:
7637   case Intrinsic::x86_sse_comineq_ss:
7638   case Intrinsic::x86_sse_ucomieq_ss:
7639   case Intrinsic::x86_sse_ucomilt_ss:
7640   case Intrinsic::x86_sse_ucomile_ss:
7641   case Intrinsic::x86_sse_ucomigt_ss:
7642   case Intrinsic::x86_sse_ucomige_ss:
7643   case Intrinsic::x86_sse_ucomineq_ss:
7644   case Intrinsic::x86_sse2_comieq_sd:
7645   case Intrinsic::x86_sse2_comilt_sd:
7646   case Intrinsic::x86_sse2_comile_sd:
7647   case Intrinsic::x86_sse2_comigt_sd:
7648   case Intrinsic::x86_sse2_comige_sd:
7649   case Intrinsic::x86_sse2_comineq_sd:
7650   case Intrinsic::x86_sse2_ucomieq_sd:
7651   case Intrinsic::x86_sse2_ucomilt_sd:
7652   case Intrinsic::x86_sse2_ucomile_sd:
7653   case Intrinsic::x86_sse2_ucomigt_sd:
7654   case Intrinsic::x86_sse2_ucomige_sd:
7655   case Intrinsic::x86_sse2_ucomineq_sd: {
7656     unsigned Opc = 0;
7657     ISD::CondCode CC = ISD::SETCC_INVALID;
7658     switch (IntNo) {
7659     default: break;
7660     case Intrinsic::x86_sse_comieq_ss:
7661     case Intrinsic::x86_sse2_comieq_sd:
7662       Opc = X86ISD::COMI;
7663       CC = ISD::SETEQ;
7664       break;
7665     case Intrinsic::x86_sse_comilt_ss:
7666     case Intrinsic::x86_sse2_comilt_sd:
7667       Opc = X86ISD::COMI;
7668       CC = ISD::SETLT;
7669       break;
7670     case Intrinsic::x86_sse_comile_ss:
7671     case Intrinsic::x86_sse2_comile_sd:
7672       Opc = X86ISD::COMI;
7673       CC = ISD::SETLE;
7674       break;
7675     case Intrinsic::x86_sse_comigt_ss:
7676     case Intrinsic::x86_sse2_comigt_sd:
7677       Opc = X86ISD::COMI;
7678       CC = ISD::SETGT;
7679       break;
7680     case Intrinsic::x86_sse_comige_ss:
7681     case Intrinsic::x86_sse2_comige_sd:
7682       Opc = X86ISD::COMI;
7683       CC = ISD::SETGE;
7684       break;
7685     case Intrinsic::x86_sse_comineq_ss:
7686     case Intrinsic::x86_sse2_comineq_sd:
7687       Opc = X86ISD::COMI;
7688       CC = ISD::SETNE;
7689       break;
7690     case Intrinsic::x86_sse_ucomieq_ss:
7691     case Intrinsic::x86_sse2_ucomieq_sd:
7692       Opc = X86ISD::UCOMI;
7693       CC = ISD::SETEQ;
7694       break;
7695     case Intrinsic::x86_sse_ucomilt_ss:
7696     case Intrinsic::x86_sse2_ucomilt_sd:
7697       Opc = X86ISD::UCOMI;
7698       CC = ISD::SETLT;
7699       break;
7700     case Intrinsic::x86_sse_ucomile_ss:
7701     case Intrinsic::x86_sse2_ucomile_sd:
7702       Opc = X86ISD::UCOMI;
7703       CC = ISD::SETLE;
7704       break;
7705     case Intrinsic::x86_sse_ucomigt_ss:
7706     case Intrinsic::x86_sse2_ucomigt_sd:
7707       Opc = X86ISD::UCOMI;
7708       CC = ISD::SETGT;
7709       break;
7710     case Intrinsic::x86_sse_ucomige_ss:
7711     case Intrinsic::x86_sse2_ucomige_sd:
7712       Opc = X86ISD::UCOMI;
7713       CC = ISD::SETGE;
7714       break;
7715     case Intrinsic::x86_sse_ucomineq_ss:
7716     case Intrinsic::x86_sse2_ucomineq_sd:
7717       Opc = X86ISD::UCOMI;
7718       CC = ISD::SETNE;
7719       break;
7720     }
7721
7722     SDValue LHS = Op.getOperand(1);
7723     SDValue RHS = Op.getOperand(2);
7724     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7725     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7726     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7727     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7728                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7729     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7730   }
7731   // ptest and testp intrinsics. The intrinsic these come from are designed to
7732   // return an integer value, not just an instruction so lower it to the ptest
7733   // or testp pattern and a setcc for the result.
7734   case Intrinsic::x86_sse41_ptestz:
7735   case Intrinsic::x86_sse41_ptestc:
7736   case Intrinsic::x86_sse41_ptestnzc:
7737   case Intrinsic::x86_avx_ptestz_256:
7738   case Intrinsic::x86_avx_ptestc_256:
7739   case Intrinsic::x86_avx_ptestnzc_256:
7740   case Intrinsic::x86_avx_vtestz_ps:
7741   case Intrinsic::x86_avx_vtestc_ps:
7742   case Intrinsic::x86_avx_vtestnzc_ps:
7743   case Intrinsic::x86_avx_vtestz_pd:
7744   case Intrinsic::x86_avx_vtestc_pd:
7745   case Intrinsic::x86_avx_vtestnzc_pd:
7746   case Intrinsic::x86_avx_vtestz_ps_256:
7747   case Intrinsic::x86_avx_vtestc_ps_256:
7748   case Intrinsic::x86_avx_vtestnzc_ps_256:
7749   case Intrinsic::x86_avx_vtestz_pd_256:
7750   case Intrinsic::x86_avx_vtestc_pd_256:
7751   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7752     bool IsTestPacked = false;
7753     unsigned X86CC = 0;
7754     switch (IntNo) {
7755     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7756     case Intrinsic::x86_avx_vtestz_ps:
7757     case Intrinsic::x86_avx_vtestz_pd:
7758     case Intrinsic::x86_avx_vtestz_ps_256:
7759     case Intrinsic::x86_avx_vtestz_pd_256:
7760       IsTestPacked = true; // Fallthrough
7761     case Intrinsic::x86_sse41_ptestz:
7762     case Intrinsic::x86_avx_ptestz_256:
7763       // ZF = 1
7764       X86CC = X86::COND_E;
7765       break;
7766     case Intrinsic::x86_avx_vtestc_ps:
7767     case Intrinsic::x86_avx_vtestc_pd:
7768     case Intrinsic::x86_avx_vtestc_ps_256:
7769     case Intrinsic::x86_avx_vtestc_pd_256:
7770       IsTestPacked = true; // Fallthrough
7771     case Intrinsic::x86_sse41_ptestc:
7772     case Intrinsic::x86_avx_ptestc_256:
7773       // CF = 1
7774       X86CC = X86::COND_B;
7775       break;
7776     case Intrinsic::x86_avx_vtestnzc_ps:
7777     case Intrinsic::x86_avx_vtestnzc_pd:
7778     case Intrinsic::x86_avx_vtestnzc_ps_256:
7779     case Intrinsic::x86_avx_vtestnzc_pd_256:
7780       IsTestPacked = true; // Fallthrough
7781     case Intrinsic::x86_sse41_ptestnzc:
7782     case Intrinsic::x86_avx_ptestnzc_256:
7783       // ZF and CF = 0
7784       X86CC = X86::COND_A;
7785       break;
7786     }
7787
7788     SDValue LHS = Op.getOperand(1);
7789     SDValue RHS = Op.getOperand(2);
7790     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7791     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7792     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7793     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7794     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7795   }
7796
7797   // Fix vector shift instructions where the last operand is a non-immediate
7798   // i32 value.
7799   case Intrinsic::x86_sse2_pslli_w:
7800   case Intrinsic::x86_sse2_pslli_d:
7801   case Intrinsic::x86_sse2_pslli_q:
7802   case Intrinsic::x86_sse2_psrli_w:
7803   case Intrinsic::x86_sse2_psrli_d:
7804   case Intrinsic::x86_sse2_psrli_q:
7805   case Intrinsic::x86_sse2_psrai_w:
7806   case Intrinsic::x86_sse2_psrai_d:
7807   case Intrinsic::x86_mmx_pslli_w:
7808   case Intrinsic::x86_mmx_pslli_d:
7809   case Intrinsic::x86_mmx_pslli_q:
7810   case Intrinsic::x86_mmx_psrli_w:
7811   case Intrinsic::x86_mmx_psrli_d:
7812   case Intrinsic::x86_mmx_psrli_q:
7813   case Intrinsic::x86_mmx_psrai_w:
7814   case Intrinsic::x86_mmx_psrai_d: {
7815     SDValue ShAmt = Op.getOperand(2);
7816     if (isa<ConstantSDNode>(ShAmt))
7817       return SDValue();
7818
7819     unsigned NewIntNo = 0;
7820     EVT ShAmtVT = MVT::v4i32;
7821     switch (IntNo) {
7822     case Intrinsic::x86_sse2_pslli_w:
7823       NewIntNo = Intrinsic::x86_sse2_psll_w;
7824       break;
7825     case Intrinsic::x86_sse2_pslli_d:
7826       NewIntNo = Intrinsic::x86_sse2_psll_d;
7827       break;
7828     case Intrinsic::x86_sse2_pslli_q:
7829       NewIntNo = Intrinsic::x86_sse2_psll_q;
7830       break;
7831     case Intrinsic::x86_sse2_psrli_w:
7832       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7833       break;
7834     case Intrinsic::x86_sse2_psrli_d:
7835       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7836       break;
7837     case Intrinsic::x86_sse2_psrli_q:
7838       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7839       break;
7840     case Intrinsic::x86_sse2_psrai_w:
7841       NewIntNo = Intrinsic::x86_sse2_psra_w;
7842       break;
7843     case Intrinsic::x86_sse2_psrai_d:
7844       NewIntNo = Intrinsic::x86_sse2_psra_d;
7845       break;
7846     default: {
7847       ShAmtVT = MVT::v2i32;
7848       switch (IntNo) {
7849       case Intrinsic::x86_mmx_pslli_w:
7850         NewIntNo = Intrinsic::x86_mmx_psll_w;
7851         break;
7852       case Intrinsic::x86_mmx_pslli_d:
7853         NewIntNo = Intrinsic::x86_mmx_psll_d;
7854         break;
7855       case Intrinsic::x86_mmx_pslli_q:
7856         NewIntNo = Intrinsic::x86_mmx_psll_q;
7857         break;
7858       case Intrinsic::x86_mmx_psrli_w:
7859         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7860         break;
7861       case Intrinsic::x86_mmx_psrli_d:
7862         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7863         break;
7864       case Intrinsic::x86_mmx_psrli_q:
7865         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7866         break;
7867       case Intrinsic::x86_mmx_psrai_w:
7868         NewIntNo = Intrinsic::x86_mmx_psra_w;
7869         break;
7870       case Intrinsic::x86_mmx_psrai_d:
7871         NewIntNo = Intrinsic::x86_mmx_psra_d;
7872         break;
7873       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7874       }
7875       break;
7876     }
7877     }
7878
7879     // The vector shift intrinsics with scalars uses 32b shift amounts but
7880     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7881     // to be zero.
7882     SDValue ShOps[4];
7883     ShOps[0] = ShAmt;
7884     ShOps[1] = DAG.getConstant(0, MVT::i32);
7885     if (ShAmtVT == MVT::v4i32) {
7886       ShOps[2] = DAG.getUNDEF(MVT::i32);
7887       ShOps[3] = DAG.getUNDEF(MVT::i32);
7888       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7889     } else {
7890       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7891     }
7892
7893     EVT VT = Op.getValueType();
7894     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7895     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7896                        DAG.getConstant(NewIntNo, MVT::i32),
7897                        Op.getOperand(1), ShAmt);
7898   }
7899   }
7900 }
7901
7902 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7903                                            SelectionDAG &DAG) const {
7904   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7905   MFI->setReturnAddressIsTaken(true);
7906
7907   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7908   DebugLoc dl = Op.getDebugLoc();
7909
7910   if (Depth > 0) {
7911     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7912     SDValue Offset =
7913       DAG.getConstant(TD->getPointerSize(),
7914                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7915     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7916                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7917                                    FrameAddr, Offset),
7918                        MachinePointerInfo(), false, false, 0);
7919   }
7920
7921   // Just load the return address.
7922   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7923   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7924                      RetAddrFI, MachinePointerInfo(), false, false, 0);
7925 }
7926
7927 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7928   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7929   MFI->setFrameAddressIsTaken(true);
7930
7931   EVT VT = Op.getValueType();
7932   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7933   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7934   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7935   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7936   while (Depth--)
7937     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
7938                             MachinePointerInfo(),
7939                             false, false, 0);
7940   return FrameAddr;
7941 }
7942
7943 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7944                                                      SelectionDAG &DAG) const {
7945   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7946 }
7947
7948 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7949   MachineFunction &MF = DAG.getMachineFunction();
7950   SDValue Chain     = Op.getOperand(0);
7951   SDValue Offset    = Op.getOperand(1);
7952   SDValue Handler   = Op.getOperand(2);
7953   DebugLoc dl       = Op.getDebugLoc();
7954
7955   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7956                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7957                                      getPointerTy());
7958   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7959
7960   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7961                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7962   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7963   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
7964                        false, false, 0);
7965   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7966   MF.getRegInfo().addLiveOut(StoreAddrReg);
7967
7968   return DAG.getNode(X86ISD::EH_RETURN, dl,
7969                      MVT::Other,
7970                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7971 }
7972
7973 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7974                                              SelectionDAG &DAG) const {
7975   SDValue Root = Op.getOperand(0);
7976   SDValue Trmp = Op.getOperand(1); // trampoline
7977   SDValue FPtr = Op.getOperand(2); // nested function
7978   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7979   DebugLoc dl  = Op.getDebugLoc();
7980
7981   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7982
7983   if (Subtarget->is64Bit()) {
7984     SDValue OutChains[6];
7985
7986     // Large code-model.
7987     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7988     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7989
7990     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7991     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7992
7993     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7994
7995     // Load the pointer to the nested function into R11.
7996     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7997     SDValue Addr = Trmp;
7998     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7999                                 Addr, MachinePointerInfo(TrmpAddr),
8000                                 false, false, 0);
8001
8002     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8003                        DAG.getConstant(2, MVT::i64));
8004     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
8005                                 MachinePointerInfo(TrmpAddr, 2),
8006                                 false, false, 2);
8007
8008     // Load the 'nest' parameter value into R10.
8009     // R10 is specified in X86CallingConv.td
8010     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
8011     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8012                        DAG.getConstant(10, MVT::i64));
8013     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8014                                 Addr, MachinePointerInfo(TrmpAddr, 10),
8015                                 false, false, 0);
8016
8017     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8018                        DAG.getConstant(12, MVT::i64));
8019     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
8020                                 MachinePointerInfo(TrmpAddr, 12),
8021                                 false, false, 2);
8022
8023     // Jump to the nested function.
8024     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
8025     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8026                        DAG.getConstant(20, MVT::i64));
8027     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8028                                 Addr, MachinePointerInfo(TrmpAddr, 20),
8029                                 false, false, 0);
8030
8031     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8032     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8033                        DAG.getConstant(22, MVT::i64));
8034     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8035                                 MachinePointerInfo(TrmpAddr, 22),
8036                                 false, false, 0);
8037
8038     SDValue Ops[] =
8039       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8040     return DAG.getMergeValues(Ops, 2, dl);
8041   } else {
8042     const Function *Func =
8043       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8044     CallingConv::ID CC = Func->getCallingConv();
8045     unsigned NestReg;
8046
8047     switch (CC) {
8048     default:
8049       llvm_unreachable("Unsupported calling convention");
8050     case CallingConv::C:
8051     case CallingConv::X86_StdCall: {
8052       // Pass 'nest' parameter in ECX.
8053       // Must be kept in sync with X86CallingConv.td
8054       NestReg = X86::ECX;
8055
8056       // Check that ECX wasn't needed by an 'inreg' parameter.
8057       const FunctionType *FTy = Func->getFunctionType();
8058       const AttrListPtr &Attrs = Func->getAttributes();
8059
8060       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8061         unsigned InRegCount = 0;
8062         unsigned Idx = 1;
8063
8064         for (FunctionType::param_iterator I = FTy->param_begin(),
8065              E = FTy->param_end(); I != E; ++I, ++Idx)
8066           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8067             // FIXME: should only count parameters that are lowered to integers.
8068             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8069
8070         if (InRegCount > 2) {
8071           report_fatal_error("Nest register in use - reduce number of inreg"
8072                              " parameters!");
8073         }
8074       }
8075       break;
8076     }
8077     case CallingConv::X86_FastCall:
8078     case CallingConv::X86_ThisCall:
8079     case CallingConv::Fast:
8080       // Pass 'nest' parameter in EAX.
8081       // Must be kept in sync with X86CallingConv.td
8082       NestReg = X86::EAX;
8083       break;
8084     }
8085
8086     SDValue OutChains[4];
8087     SDValue Addr, Disp;
8088
8089     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8090                        DAG.getConstant(10, MVT::i32));
8091     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8092
8093     // This is storing the opcode for MOV32ri.
8094     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8095     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
8096     OutChains[0] = DAG.getStore(Root, dl,
8097                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8098                                 Trmp, MachinePointerInfo(TrmpAddr),
8099                                 false, false, 0);
8100
8101     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8102                        DAG.getConstant(1, MVT::i32));
8103     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
8104                                 MachinePointerInfo(TrmpAddr, 1),
8105                                 false, false, 1);
8106
8107     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8108     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8109                        DAG.getConstant(5, MVT::i32));
8110     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
8111                                 MachinePointerInfo(TrmpAddr, 5),
8112                                 false, false, 1);
8113
8114     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8115                        DAG.getConstant(6, MVT::i32));
8116     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
8117                                 MachinePointerInfo(TrmpAddr, 6),
8118                                 false, false, 1);
8119
8120     SDValue Ops[] =
8121       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
8122     return DAG.getMergeValues(Ops, 2, dl);
8123   }
8124 }
8125
8126 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
8127                                             SelectionDAG &DAG) const {
8128   /*
8129    The rounding mode is in bits 11:10 of FPSR, and has the following
8130    settings:
8131      00 Round to nearest
8132      01 Round to -inf
8133      10 Round to +inf
8134      11 Round to 0
8135
8136   FLT_ROUNDS, on the other hand, expects the following:
8137     -1 Undefined
8138      0 Round to 0
8139      1 Round to nearest
8140      2 Round to +inf
8141      3 Round to -inf
8142
8143   To perform the conversion, we do:
8144     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
8145   */
8146
8147   MachineFunction &MF = DAG.getMachineFunction();
8148   const TargetMachine &TM = MF.getTarget();
8149   const TargetFrameInfo &TFI = *TM.getFrameInfo();
8150   unsigned StackAlignment = TFI.getStackAlignment();
8151   EVT VT = Op.getValueType();
8152   DebugLoc dl = Op.getDebugLoc();
8153
8154   // Save FP Control Word to stack slot
8155   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
8156   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
8157
8158   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
8159                               DAG.getEntryNode(), StackSlot);
8160
8161   // Load FP Control Word from stack slot
8162   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot,
8163                             MachinePointerInfo(), false, false, 0);
8164
8165   // Transform as necessary
8166   SDValue CWD1 =
8167     DAG.getNode(ISD::SRL, dl, MVT::i16,
8168                 DAG.getNode(ISD::AND, dl, MVT::i16,
8169                             CWD, DAG.getConstant(0x800, MVT::i16)),
8170                 DAG.getConstant(11, MVT::i8));
8171   SDValue CWD2 =
8172     DAG.getNode(ISD::SRL, dl, MVT::i16,
8173                 DAG.getNode(ISD::AND, dl, MVT::i16,
8174                             CWD, DAG.getConstant(0x400, MVT::i16)),
8175                 DAG.getConstant(9, MVT::i8));
8176
8177   SDValue RetVal =
8178     DAG.getNode(ISD::AND, dl, MVT::i16,
8179                 DAG.getNode(ISD::ADD, dl, MVT::i16,
8180                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
8181                             DAG.getConstant(1, MVT::i16)),
8182                 DAG.getConstant(3, MVT::i16));
8183
8184
8185   return DAG.getNode((VT.getSizeInBits() < 16 ?
8186                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
8187 }
8188
8189 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
8190   EVT VT = Op.getValueType();
8191   EVT OpVT = VT;
8192   unsigned NumBits = VT.getSizeInBits();
8193   DebugLoc dl = Op.getDebugLoc();
8194
8195   Op = Op.getOperand(0);
8196   if (VT == MVT::i8) {
8197     // Zero extend to i32 since there is not an i8 bsr.
8198     OpVT = MVT::i32;
8199     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8200   }
8201
8202   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
8203   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8204   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
8205
8206   // If src is zero (i.e. bsr sets ZF), returns NumBits.
8207   SDValue Ops[] = {
8208     Op,
8209     DAG.getConstant(NumBits+NumBits-1, OpVT),
8210     DAG.getConstant(X86::COND_E, MVT::i8),
8211     Op.getValue(1)
8212   };
8213   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8214
8215   // Finally xor with NumBits-1.
8216   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
8217
8218   if (VT == MVT::i8)
8219     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8220   return Op;
8221 }
8222
8223 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
8224   EVT VT = Op.getValueType();
8225   EVT OpVT = VT;
8226   unsigned NumBits = VT.getSizeInBits();
8227   DebugLoc dl = Op.getDebugLoc();
8228
8229   Op = Op.getOperand(0);
8230   if (VT == MVT::i8) {
8231     OpVT = MVT::i32;
8232     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8233   }
8234
8235   // Issue a bsf (scan bits forward) which also sets EFLAGS.
8236   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8237   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
8238
8239   // If src is zero (i.e. bsf sets ZF), returns NumBits.
8240   SDValue Ops[] = {
8241     Op,
8242     DAG.getConstant(NumBits, OpVT),
8243     DAG.getConstant(X86::COND_E, MVT::i8),
8244     Op.getValue(1)
8245   };
8246   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8247
8248   if (VT == MVT::i8)
8249     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8250   return Op;
8251 }
8252
8253 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
8254   EVT VT = Op.getValueType();
8255   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
8256   DebugLoc dl = Op.getDebugLoc();
8257
8258   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
8259   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
8260   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
8261   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
8262   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
8263   //
8264   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
8265   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
8266   //  return AloBlo + AloBhi + AhiBlo;
8267
8268   SDValue A = Op.getOperand(0);
8269   SDValue B = Op.getOperand(1);
8270
8271   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8272                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8273                        A, DAG.getConstant(32, MVT::i32));
8274   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8275                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8276                        B, DAG.getConstant(32, MVT::i32));
8277   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8278                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8279                        A, B);
8280   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8281                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8282                        A, Bhi);
8283   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8284                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8285                        Ahi, B);
8286   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8287                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8288                        AloBhi, DAG.getConstant(32, MVT::i32));
8289   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8290                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8291                        AhiBlo, DAG.getConstant(32, MVT::i32));
8292   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8293   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8294   return Res;
8295 }
8296
8297 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
8298   EVT VT = Op.getValueType();
8299   DebugLoc dl = Op.getDebugLoc();
8300   SDValue R = Op.getOperand(0);
8301
8302   LLVMContext *Context = DAG.getContext();
8303
8304   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
8305
8306   if (VT == MVT::v4i32) {
8307     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8308                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8309                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
8310
8311     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
8312
8313     std::vector<Constant*> CV(4, CI);
8314     Constant *C = ConstantVector::get(CV);
8315     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8316     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8317                                  MachinePointerInfo::getConstantPool(),
8318                                  false, false, 16);
8319
8320     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8321     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
8322     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8323     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8324   }
8325   if (VT == MVT::v16i8) {
8326     // a = a << 5;
8327     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8328                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8329                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8330
8331     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8332     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8333
8334     std::vector<Constant*> CVM1(16, CM1);
8335     std::vector<Constant*> CVM2(16, CM2);
8336     Constant *C = ConstantVector::get(CVM1);
8337     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8338     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8339                             MachinePointerInfo::getConstantPool(),
8340                             false, false, 16);
8341
8342     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8343     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8344     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8345                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8346                     DAG.getConstant(4, MVT::i32));
8347     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8348                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8349                     R, M, Op);
8350     // a += a
8351     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8352
8353     C = ConstantVector::get(CVM2);
8354     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8355     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8356                     MachinePointerInfo::getConstantPool(),
8357                     false, false, 16);
8358
8359     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8360     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8361     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8362                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8363                     DAG.getConstant(2, MVT::i32));
8364     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8365                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8366                     R, M, Op);
8367     // a += a
8368     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8369
8370     // return pblendv(r, r+r, a);
8371     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8372                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8373                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8374     return R;
8375   }
8376   return SDValue();
8377 }
8378
8379 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8380   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8381   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8382   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8383   // has only one use.
8384   SDNode *N = Op.getNode();
8385   SDValue LHS = N->getOperand(0);
8386   SDValue RHS = N->getOperand(1);
8387   unsigned BaseOp = 0;
8388   unsigned Cond = 0;
8389   DebugLoc dl = Op.getDebugLoc();
8390
8391   switch (Op.getOpcode()) {
8392   default: llvm_unreachable("Unknown ovf instruction!");
8393   case ISD::SADDO:
8394     // A subtract of one will be selected as a INC. Note that INC doesn't
8395     // set CF, so we can't do this for UADDO.
8396     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8397       if (C->getAPIntValue() == 1) {
8398         BaseOp = X86ISD::INC;
8399         Cond = X86::COND_O;
8400         break;
8401       }
8402     BaseOp = X86ISD::ADD;
8403     Cond = X86::COND_O;
8404     break;
8405   case ISD::UADDO:
8406     BaseOp = X86ISD::ADD;
8407     Cond = X86::COND_B;
8408     break;
8409   case ISD::SSUBO:
8410     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8411     // set CF, so we can't do this for USUBO.
8412     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8413       if (C->getAPIntValue() == 1) {
8414         BaseOp = X86ISD::DEC;
8415         Cond = X86::COND_O;
8416         break;
8417       }
8418     BaseOp = X86ISD::SUB;
8419     Cond = X86::COND_O;
8420     break;
8421   case ISD::USUBO:
8422     BaseOp = X86ISD::SUB;
8423     Cond = X86::COND_B;
8424     break;
8425   case ISD::SMULO:
8426     BaseOp = X86ISD::SMUL;
8427     Cond = X86::COND_O;
8428     break;
8429   case ISD::UMULO:
8430     BaseOp = X86ISD::UMUL;
8431     Cond = X86::COND_B;
8432     break;
8433   }
8434
8435   // Also sets EFLAGS.
8436   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8437   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
8438
8439   SDValue SetCC =
8440     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
8441                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
8442
8443   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8444   return Sum;
8445 }
8446
8447 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8448   DebugLoc dl = Op.getDebugLoc();
8449
8450   if (!Subtarget->hasSSE2()) {
8451     SDValue Chain = Op.getOperand(0);
8452     SDValue Zero = DAG.getConstant(0,
8453                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8454     SDValue Ops[] = {
8455       DAG.getRegister(X86::ESP, MVT::i32), // Base
8456       DAG.getTargetConstant(1, MVT::i8),   // Scale
8457       DAG.getRegister(0, MVT::i32),        // Index
8458       DAG.getTargetConstant(0, MVT::i32),  // Disp
8459       DAG.getRegister(0, MVT::i32),        // Segment.
8460       Zero,
8461       Chain
8462     };
8463     SDNode *Res =
8464       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8465                           array_lengthof(Ops));
8466     return SDValue(Res, 0);
8467   }
8468
8469   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8470   if (!isDev)
8471     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8472
8473   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8474   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8475   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8476   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8477
8478   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8479   if (!Op1 && !Op2 && !Op3 && Op4)
8480     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8481
8482   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8483   if (Op1 && !Op2 && !Op3 && !Op4)
8484     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8485
8486   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8487   //           (MFENCE)>;
8488   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8489 }
8490
8491 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8492   EVT T = Op.getValueType();
8493   DebugLoc dl = Op.getDebugLoc();
8494   unsigned Reg = 0;
8495   unsigned size = 0;
8496   switch(T.getSimpleVT().SimpleTy) {
8497   default:
8498     assert(false && "Invalid value type!");
8499   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8500   case MVT::i16: Reg = X86::AX;  size = 2; break;
8501   case MVT::i32: Reg = X86::EAX; size = 4; break;
8502   case MVT::i64:
8503     assert(Subtarget->is64Bit() && "Node not type legal!");
8504     Reg = X86::RAX; size = 8;
8505     break;
8506   }
8507   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
8508                                     Op.getOperand(2), SDValue());
8509   SDValue Ops[] = { cpIn.getValue(0),
8510                     Op.getOperand(1),
8511                     Op.getOperand(3),
8512                     DAG.getTargetConstant(size, MVT::i8),
8513                     cpIn.getValue(1) };
8514   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8515   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
8516   SDValue cpOut =
8517     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
8518   return cpOut;
8519 }
8520
8521 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8522                                                  SelectionDAG &DAG) const {
8523   assert(Subtarget->is64Bit() && "Result not type legalized?");
8524   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8525   SDValue TheChain = Op.getOperand(0);
8526   DebugLoc dl = Op.getDebugLoc();
8527   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8528   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8529   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8530                                    rax.getValue(2));
8531   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8532                             DAG.getConstant(32, MVT::i8));
8533   SDValue Ops[] = {
8534     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8535     rdx.getValue(1)
8536   };
8537   return DAG.getMergeValues(Ops, 2, dl);
8538 }
8539
8540 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8541                                             SelectionDAG &DAG) const {
8542   EVT SrcVT = Op.getOperand(0).getValueType();
8543   EVT DstVT = Op.getValueType();
8544   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8545           Subtarget->hasMMX() && !DisableMMX) &&
8546          "Unexpected custom BIT_CONVERT");
8547   assert((DstVT == MVT::i64 ||
8548           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8549          "Unexpected custom BIT_CONVERT");
8550   // i64 <=> MMX conversions are Legal.
8551   if (SrcVT==MVT::i64 && DstVT.isVector())
8552     return Op;
8553   if (DstVT==MVT::i64 && SrcVT.isVector())
8554     return Op;
8555   // MMX <=> MMX conversions are Legal.
8556   if (SrcVT.isVector() && DstVT.isVector())
8557     return Op;
8558   // All other conversions need to be expanded.
8559   return SDValue();
8560 }
8561 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8562   SDNode *Node = Op.getNode();
8563   DebugLoc dl = Node->getDebugLoc();
8564   EVT T = Node->getValueType(0);
8565   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8566                               DAG.getConstant(0, T), Node->getOperand(2));
8567   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8568                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8569                        Node->getOperand(0),
8570                        Node->getOperand(1), negOp,
8571                        cast<AtomicSDNode>(Node)->getSrcValue(),
8572                        cast<AtomicSDNode>(Node)->getAlignment());
8573 }
8574
8575 /// LowerOperation - Provide custom lowering hooks for some operations.
8576 ///
8577 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8578   switch (Op.getOpcode()) {
8579   default: llvm_unreachable("Should not custom lower this!");
8580   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8581   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8582   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8583   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8584   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8585   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8586   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8587   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8588   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8589   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8590   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8591   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8592   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8593   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8594   case ISD::SHL_PARTS:
8595   case ISD::SRA_PARTS:
8596   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8597   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8598   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8599   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8600   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8601   case ISD::FABS:               return LowerFABS(Op, DAG);
8602   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8603   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8604   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8605   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8606   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8607   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8608   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8609   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8610   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8611   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8612   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8613   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8614   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8615   case ISD::FRAME_TO_ARGS_OFFSET:
8616                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8617   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8618   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8619   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8620   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8621   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8622   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8623   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8624   case ISD::SHL:                return LowerSHL(Op, DAG);
8625   case ISD::SADDO:
8626   case ISD::UADDO:
8627   case ISD::SSUBO:
8628   case ISD::USUBO:
8629   case ISD::SMULO:
8630   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8631   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8632   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8633   }
8634 }
8635
8636 void X86TargetLowering::
8637 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8638                         SelectionDAG &DAG, unsigned NewOp) const {
8639   EVT T = Node->getValueType(0);
8640   DebugLoc dl = Node->getDebugLoc();
8641   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8642
8643   SDValue Chain = Node->getOperand(0);
8644   SDValue In1 = Node->getOperand(1);
8645   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8646                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8647   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8648                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8649   SDValue Ops[] = { Chain, In1, In2L, In2H };
8650   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8651   SDValue Result =
8652     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8653                             cast<MemSDNode>(Node)->getMemOperand());
8654   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8655   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8656   Results.push_back(Result.getValue(2));
8657 }
8658
8659 /// ReplaceNodeResults - Replace a node with an illegal result type
8660 /// with a new node built out of custom code.
8661 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8662                                            SmallVectorImpl<SDValue>&Results,
8663                                            SelectionDAG &DAG) const {
8664   DebugLoc dl = N->getDebugLoc();
8665   switch (N->getOpcode()) {
8666   default:
8667     assert(false && "Do not know how to custom type legalize this operation!");
8668     return;
8669   case ISD::FP_TO_SINT: {
8670     std::pair<SDValue,SDValue> Vals =
8671         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8672     SDValue FIST = Vals.first, StackSlot = Vals.second;
8673     if (FIST.getNode() != 0) {
8674       EVT VT = N->getValueType(0);
8675       // Return a load from the stack slot.
8676       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
8677                                     MachinePointerInfo(), false, false, 0));
8678     }
8679     return;
8680   }
8681   case ISD::READCYCLECOUNTER: {
8682     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8683     SDValue TheChain = N->getOperand(0);
8684     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8685     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8686                                      rd.getValue(1));
8687     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8688                                      eax.getValue(2));
8689     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8690     SDValue Ops[] = { eax, edx };
8691     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8692     Results.push_back(edx.getValue(1));
8693     return;
8694   }
8695   case ISD::ATOMIC_CMP_SWAP: {
8696     EVT T = N->getValueType(0);
8697     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8698     SDValue cpInL, cpInH;
8699     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8700                         DAG.getConstant(0, MVT::i32));
8701     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8702                         DAG.getConstant(1, MVT::i32));
8703     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8704     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8705                              cpInL.getValue(1));
8706     SDValue swapInL, swapInH;
8707     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8708                           DAG.getConstant(0, MVT::i32));
8709     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8710                           DAG.getConstant(1, MVT::i32));
8711     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8712                                cpInH.getValue(1));
8713     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8714                                swapInL.getValue(1));
8715     SDValue Ops[] = { swapInH.getValue(0),
8716                       N->getOperand(1),
8717                       swapInH.getValue(1) };
8718     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8719     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
8720     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8721                                         MVT::i32, Result.getValue(1));
8722     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8723                                         MVT::i32, cpOutL.getValue(2));
8724     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8725     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8726     Results.push_back(cpOutH.getValue(1));
8727     return;
8728   }
8729   case ISD::ATOMIC_LOAD_ADD:
8730     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8731     return;
8732   case ISD::ATOMIC_LOAD_AND:
8733     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8734     return;
8735   case ISD::ATOMIC_LOAD_NAND:
8736     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8737     return;
8738   case ISD::ATOMIC_LOAD_OR:
8739     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8740     return;
8741   case ISD::ATOMIC_LOAD_SUB:
8742     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8743     return;
8744   case ISD::ATOMIC_LOAD_XOR:
8745     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8746     return;
8747   case ISD::ATOMIC_SWAP:
8748     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8749     return;
8750   }
8751 }
8752
8753 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8754   switch (Opcode) {
8755   default: return NULL;
8756   case X86ISD::BSF:                return "X86ISD::BSF";
8757   case X86ISD::BSR:                return "X86ISD::BSR";
8758   case X86ISD::SHLD:               return "X86ISD::SHLD";
8759   case X86ISD::SHRD:               return "X86ISD::SHRD";
8760   case X86ISD::FAND:               return "X86ISD::FAND";
8761   case X86ISD::FOR:                return "X86ISD::FOR";
8762   case X86ISD::FXOR:               return "X86ISD::FXOR";
8763   case X86ISD::FSRL:               return "X86ISD::FSRL";
8764   case X86ISD::FILD:               return "X86ISD::FILD";
8765   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8766   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8767   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8768   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8769   case X86ISD::FLD:                return "X86ISD::FLD";
8770   case X86ISD::FST:                return "X86ISD::FST";
8771   case X86ISD::CALL:               return "X86ISD::CALL";
8772   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8773   case X86ISD::BT:                 return "X86ISD::BT";
8774   case X86ISD::CMP:                return "X86ISD::CMP";
8775   case X86ISD::COMI:               return "X86ISD::COMI";
8776   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8777   case X86ISD::SETCC:              return "X86ISD::SETCC";
8778   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8779   case X86ISD::CMOV:               return "X86ISD::CMOV";
8780   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8781   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8782   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8783   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8784   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8785   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8786   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8787   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8788   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8789   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8790   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8791   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8792   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
8793   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8794   case X86ISD::FMAX:               return "X86ISD::FMAX";
8795   case X86ISD::FMIN:               return "X86ISD::FMIN";
8796   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8797   case X86ISD::FRCP:               return "X86ISD::FRCP";
8798   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8799   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8800   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
8801   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8802   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8803   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8804   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8805   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8806   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8807   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8808   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8809   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8810   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8811   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8812   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8813   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8814   case X86ISD::VSHL:               return "X86ISD::VSHL";
8815   case X86ISD::VSRL:               return "X86ISD::VSRL";
8816   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8817   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8818   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8819   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8820   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8821   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8822   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8823   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8824   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8825   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8826   case X86ISD::ADD:                return "X86ISD::ADD";
8827   case X86ISD::SUB:                return "X86ISD::SUB";
8828   case X86ISD::SMUL:               return "X86ISD::SMUL";
8829   case X86ISD::UMUL:               return "X86ISD::UMUL";
8830   case X86ISD::INC:                return "X86ISD::INC";
8831   case X86ISD::DEC:                return "X86ISD::DEC";
8832   case X86ISD::OR:                 return "X86ISD::OR";
8833   case X86ISD::XOR:                return "X86ISD::XOR";
8834   case X86ISD::AND:                return "X86ISD::AND";
8835   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8836   case X86ISD::PTEST:              return "X86ISD::PTEST";
8837   case X86ISD::TESTP:              return "X86ISD::TESTP";
8838   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8839   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8840   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8841   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8842   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8843   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8844   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8845   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8846   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8847   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8848   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8849   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8850   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8851   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8852   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8853   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8854   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8855   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8856   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8857   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8858   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8859   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8860   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8861   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8862   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8863   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8864   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8865   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8866   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8867   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8868   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8869   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8870   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8871   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8872   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8873   }
8874 }
8875
8876 // isLegalAddressingMode - Return true if the addressing mode represented
8877 // by AM is legal for this target, for a load/store of the specified type.
8878 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8879                                               const Type *Ty) const {
8880   // X86 supports extremely general addressing modes.
8881   CodeModel::Model M = getTargetMachine().getCodeModel();
8882   Reloc::Model R = getTargetMachine().getRelocationModel();
8883
8884   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8885   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8886     return false;
8887
8888   if (AM.BaseGV) {
8889     unsigned GVFlags =
8890       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8891
8892     // If a reference to this global requires an extra load, we can't fold it.
8893     if (isGlobalStubReference(GVFlags))
8894       return false;
8895
8896     // If BaseGV requires a register for the PIC base, we cannot also have a
8897     // BaseReg specified.
8898     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8899       return false;
8900
8901     // If lower 4G is not available, then we must use rip-relative addressing.
8902     if ((M != CodeModel::Small || R != Reloc::Static) &&
8903         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8904       return false;
8905   }
8906
8907   switch (AM.Scale) {
8908   case 0:
8909   case 1:
8910   case 2:
8911   case 4:
8912   case 8:
8913     // These scales always work.
8914     break;
8915   case 3:
8916   case 5:
8917   case 9:
8918     // These scales are formed with basereg+scalereg.  Only accept if there is
8919     // no basereg yet.
8920     if (AM.HasBaseReg)
8921       return false;
8922     break;
8923   default:  // Other stuff never works.
8924     return false;
8925   }
8926
8927   return true;
8928 }
8929
8930
8931 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8932   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8933     return false;
8934   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8935   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8936   if (NumBits1 <= NumBits2)
8937     return false;
8938   return true;
8939 }
8940
8941 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8942   if (!VT1.isInteger() || !VT2.isInteger())
8943     return false;
8944   unsigned NumBits1 = VT1.getSizeInBits();
8945   unsigned NumBits2 = VT2.getSizeInBits();
8946   if (NumBits1 <= NumBits2)
8947     return false;
8948   return true;
8949 }
8950
8951 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8952   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8953   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8954 }
8955
8956 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8957   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8958   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8959 }
8960
8961 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8962   // i16 instructions are longer (0x66 prefix) and potentially slower.
8963   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8964 }
8965
8966 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8967 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8968 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8969 /// are assumed to be legal.
8970 bool
8971 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8972                                       EVT VT) const {
8973   // Very little shuffling can be done for 64-bit vectors right now.
8974   if (VT.getSizeInBits() == 64)
8975     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8976
8977   // FIXME: pshufb, blends, shifts.
8978   return (VT.getVectorNumElements() == 2 ||
8979           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8980           isMOVLMask(M, VT) ||
8981           isSHUFPMask(M, VT) ||
8982           isPSHUFDMask(M, VT) ||
8983           isPSHUFHWMask(M, VT) ||
8984           isPSHUFLWMask(M, VT) ||
8985           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8986           isUNPCKLMask(M, VT) ||
8987           isUNPCKHMask(M, VT) ||
8988           isUNPCKL_v_undef_Mask(M, VT) ||
8989           isUNPCKH_v_undef_Mask(M, VT));
8990 }
8991
8992 bool
8993 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
8994                                           EVT VT) const {
8995   unsigned NumElts = VT.getVectorNumElements();
8996   // FIXME: This collection of masks seems suspect.
8997   if (NumElts == 2)
8998     return true;
8999   if (NumElts == 4 && VT.getSizeInBits() == 128) {
9000     return (isMOVLMask(Mask, VT)  ||
9001             isCommutedMOVLMask(Mask, VT, true) ||
9002             isSHUFPMask(Mask, VT) ||
9003             isCommutedSHUFPMask(Mask, VT));
9004   }
9005   return false;
9006 }
9007
9008 //===----------------------------------------------------------------------===//
9009 //                           X86 Scheduler Hooks
9010 //===----------------------------------------------------------------------===//
9011
9012 // private utility function
9013 MachineBasicBlock *
9014 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
9015                                                        MachineBasicBlock *MBB,
9016                                                        unsigned regOpc,
9017                                                        unsigned immOpc,
9018                                                        unsigned LoadOpc,
9019                                                        unsigned CXchgOpc,
9020                                                        unsigned notOpc,
9021                                                        unsigned EAXreg,
9022                                                        TargetRegisterClass *RC,
9023                                                        bool invSrc) const {
9024   // For the atomic bitwise operator, we generate
9025   //   thisMBB:
9026   //   newMBB:
9027   //     ld  t1 = [bitinstr.addr]
9028   //     op  t2 = t1, [bitinstr.val]
9029   //     mov EAX = t1
9030   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9031   //     bz  newMBB
9032   //     fallthrough -->nextMBB
9033   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9034   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9035   MachineFunction::iterator MBBIter = MBB;
9036   ++MBBIter;
9037
9038   /// First build the CFG
9039   MachineFunction *F = MBB->getParent();
9040   MachineBasicBlock *thisMBB = MBB;
9041   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9042   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9043   F->insert(MBBIter, newMBB);
9044   F->insert(MBBIter, nextMBB);
9045
9046   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9047   nextMBB->splice(nextMBB->begin(), thisMBB,
9048                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9049                   thisMBB->end());
9050   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9051
9052   // Update thisMBB to fall through to newMBB
9053   thisMBB->addSuccessor(newMBB);
9054
9055   // newMBB jumps to itself and fall through to nextMBB
9056   newMBB->addSuccessor(nextMBB);
9057   newMBB->addSuccessor(newMBB);
9058
9059   // Insert instructions into newMBB based on incoming instruction
9060   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9061          "unexpected number of operands");
9062   DebugLoc dl = bInstr->getDebugLoc();
9063   MachineOperand& destOper = bInstr->getOperand(0);
9064   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9065   int numArgs = bInstr->getNumOperands() - 1;
9066   for (int i=0; i < numArgs; ++i)
9067     argOpers[i] = &bInstr->getOperand(i+1);
9068
9069   // x86 address has 4 operands: base, index, scale, and displacement
9070   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9071   int valArgIndx = lastAddrIndx + 1;
9072
9073   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9074   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
9075   for (int i=0; i <= lastAddrIndx; ++i)
9076     (*MIB).addOperand(*argOpers[i]);
9077
9078   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
9079   if (invSrc) {
9080     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
9081   }
9082   else
9083     tt = t1;
9084
9085   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9086   assert((argOpers[valArgIndx]->isReg() ||
9087           argOpers[valArgIndx]->isImm()) &&
9088          "invalid operand");
9089   if (argOpers[valArgIndx]->isReg())
9090     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
9091   else
9092     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
9093   MIB.addReg(tt);
9094   (*MIB).addOperand(*argOpers[valArgIndx]);
9095
9096   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
9097   MIB.addReg(t1);
9098
9099   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
9100   for (int i=0; i <= lastAddrIndx; ++i)
9101     (*MIB).addOperand(*argOpers[i]);
9102   MIB.addReg(t2);
9103   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9104   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9105                     bInstr->memoperands_end());
9106
9107   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9108   MIB.addReg(EAXreg);
9109
9110   // insert branch
9111   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9112
9113   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9114   return nextMBB;
9115 }
9116
9117 // private utility function:  64 bit atomics on 32 bit host.
9118 MachineBasicBlock *
9119 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
9120                                                        MachineBasicBlock *MBB,
9121                                                        unsigned regOpcL,
9122                                                        unsigned regOpcH,
9123                                                        unsigned immOpcL,
9124                                                        unsigned immOpcH,
9125                                                        bool invSrc) const {
9126   // For the atomic bitwise operator, we generate
9127   //   thisMBB (instructions are in pairs, except cmpxchg8b)
9128   //     ld t1,t2 = [bitinstr.addr]
9129   //   newMBB:
9130   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
9131   //     op  t5, t6 <- out1, out2, [bitinstr.val]
9132   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
9133   //     mov ECX, EBX <- t5, t6
9134   //     mov EAX, EDX <- t1, t2
9135   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
9136   //     mov t3, t4 <- EAX, EDX
9137   //     bz  newMBB
9138   //     result in out1, out2
9139   //     fallthrough -->nextMBB
9140
9141   const TargetRegisterClass *RC = X86::GR32RegisterClass;
9142   const unsigned LoadOpc = X86::MOV32rm;
9143   const unsigned NotOpc = X86::NOT32r;
9144   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9145   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9146   MachineFunction::iterator MBBIter = MBB;
9147   ++MBBIter;
9148
9149   /// First build the CFG
9150   MachineFunction *F = MBB->getParent();
9151   MachineBasicBlock *thisMBB = MBB;
9152   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9153   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9154   F->insert(MBBIter, newMBB);
9155   F->insert(MBBIter, nextMBB);
9156
9157   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9158   nextMBB->splice(nextMBB->begin(), thisMBB,
9159                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9160                   thisMBB->end());
9161   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9162
9163   // Update thisMBB to fall through to newMBB
9164   thisMBB->addSuccessor(newMBB);
9165
9166   // newMBB jumps to itself and fall through to nextMBB
9167   newMBB->addSuccessor(nextMBB);
9168   newMBB->addSuccessor(newMBB);
9169
9170   DebugLoc dl = bInstr->getDebugLoc();
9171   // Insert instructions into newMBB based on incoming instruction
9172   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
9173   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
9174          "unexpected number of operands");
9175   MachineOperand& dest1Oper = bInstr->getOperand(0);
9176   MachineOperand& dest2Oper = bInstr->getOperand(1);
9177   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9178   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
9179     argOpers[i] = &bInstr->getOperand(i+2);
9180
9181     // We use some of the operands multiple times, so conservatively just
9182     // clear any kill flags that might be present.
9183     if (argOpers[i]->isReg() && argOpers[i]->isUse())
9184       argOpers[i]->setIsKill(false);
9185   }
9186
9187   // x86 address has 5 operands: base, index, scale, displacement, and segment.
9188   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9189
9190   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9191   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
9192   for (int i=0; i <= lastAddrIndx; ++i)
9193     (*MIB).addOperand(*argOpers[i]);
9194   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9195   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
9196   // add 4 to displacement.
9197   for (int i=0; i <= lastAddrIndx-2; ++i)
9198     (*MIB).addOperand(*argOpers[i]);
9199   MachineOperand newOp3 = *(argOpers[3]);
9200   if (newOp3.isImm())
9201     newOp3.setImm(newOp3.getImm()+4);
9202   else
9203     newOp3.setOffset(newOp3.getOffset()+4);
9204   (*MIB).addOperand(newOp3);
9205   (*MIB).addOperand(*argOpers[lastAddrIndx]);
9206
9207   // t3/4 are defined later, at the bottom of the loop
9208   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
9209   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
9210   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
9211     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
9212   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
9213     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
9214
9215   // The subsequent operations should be using the destination registers of
9216   //the PHI instructions.
9217   if (invSrc) {
9218     t1 = F->getRegInfo().createVirtualRegister(RC);
9219     t2 = F->getRegInfo().createVirtualRegister(RC);
9220     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
9221     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
9222   } else {
9223     t1 = dest1Oper.getReg();
9224     t2 = dest2Oper.getReg();
9225   }
9226
9227   int valArgIndx = lastAddrIndx + 1;
9228   assert((argOpers[valArgIndx]->isReg() ||
9229           argOpers[valArgIndx]->isImm()) &&
9230          "invalid operand");
9231   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
9232   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
9233   if (argOpers[valArgIndx]->isReg())
9234     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
9235   else
9236     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
9237   if (regOpcL != X86::MOV32rr)
9238     MIB.addReg(t1);
9239   (*MIB).addOperand(*argOpers[valArgIndx]);
9240   assert(argOpers[valArgIndx + 1]->isReg() ==
9241          argOpers[valArgIndx]->isReg());
9242   assert(argOpers[valArgIndx + 1]->isImm() ==
9243          argOpers[valArgIndx]->isImm());
9244   if (argOpers[valArgIndx + 1]->isReg())
9245     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
9246   else
9247     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
9248   if (regOpcH != X86::MOV32rr)
9249     MIB.addReg(t2);
9250   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
9251
9252   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9253   MIB.addReg(t1);
9254   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
9255   MIB.addReg(t2);
9256
9257   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
9258   MIB.addReg(t5);
9259   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
9260   MIB.addReg(t6);
9261
9262   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
9263   for (int i=0; i <= lastAddrIndx; ++i)
9264     (*MIB).addOperand(*argOpers[i]);
9265
9266   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9267   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9268                     bInstr->memoperands_end());
9269
9270   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
9271   MIB.addReg(X86::EAX);
9272   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
9273   MIB.addReg(X86::EDX);
9274
9275   // insert branch
9276   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9277
9278   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9279   return nextMBB;
9280 }
9281
9282 // private utility function
9283 MachineBasicBlock *
9284 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
9285                                                       MachineBasicBlock *MBB,
9286                                                       unsigned cmovOpc) const {
9287   // For the atomic min/max operator, we generate
9288   //   thisMBB:
9289   //   newMBB:
9290   //     ld t1 = [min/max.addr]
9291   //     mov t2 = [min/max.val]
9292   //     cmp  t1, t2
9293   //     cmov[cond] t2 = t1
9294   //     mov EAX = t1
9295   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9296   //     bz   newMBB
9297   //     fallthrough -->nextMBB
9298   //
9299   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9300   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9301   MachineFunction::iterator MBBIter = MBB;
9302   ++MBBIter;
9303
9304   /// First build the CFG
9305   MachineFunction *F = MBB->getParent();
9306   MachineBasicBlock *thisMBB = MBB;
9307   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9308   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9309   F->insert(MBBIter, newMBB);
9310   F->insert(MBBIter, nextMBB);
9311
9312   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9313   nextMBB->splice(nextMBB->begin(), thisMBB,
9314                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9315                   thisMBB->end());
9316   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9317
9318   // Update thisMBB to fall through to newMBB
9319   thisMBB->addSuccessor(newMBB);
9320
9321   // newMBB jumps to newMBB and fall through to nextMBB
9322   newMBB->addSuccessor(nextMBB);
9323   newMBB->addSuccessor(newMBB);
9324
9325   DebugLoc dl = mInstr->getDebugLoc();
9326   // Insert instructions into newMBB based on incoming instruction
9327   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9328          "unexpected number of operands");
9329   MachineOperand& destOper = mInstr->getOperand(0);
9330   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9331   int numArgs = mInstr->getNumOperands() - 1;
9332   for (int i=0; i < numArgs; ++i)
9333     argOpers[i] = &mInstr->getOperand(i+1);
9334
9335   // x86 address has 4 operands: base, index, scale, and displacement
9336   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9337   int valArgIndx = lastAddrIndx + 1;
9338
9339   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9340   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9341   for (int i=0; i <= lastAddrIndx; ++i)
9342     (*MIB).addOperand(*argOpers[i]);
9343
9344   // We only support register and immediate values
9345   assert((argOpers[valArgIndx]->isReg() ||
9346           argOpers[valArgIndx]->isImm()) &&
9347          "invalid operand");
9348
9349   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9350   if (argOpers[valArgIndx]->isReg())
9351     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9352   else
9353     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9354   (*MIB).addOperand(*argOpers[valArgIndx]);
9355
9356   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9357   MIB.addReg(t1);
9358
9359   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9360   MIB.addReg(t1);
9361   MIB.addReg(t2);
9362
9363   // Generate movc
9364   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9365   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9366   MIB.addReg(t2);
9367   MIB.addReg(t1);
9368
9369   // Cmp and exchange if none has modified the memory location
9370   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9371   for (int i=0; i <= lastAddrIndx; ++i)
9372     (*MIB).addOperand(*argOpers[i]);
9373   MIB.addReg(t3);
9374   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9375   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9376                     mInstr->memoperands_end());
9377
9378   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9379   MIB.addReg(X86::EAX);
9380
9381   // insert branch
9382   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9383
9384   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9385   return nextMBB;
9386 }
9387
9388 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9389 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9390 // in the .td file.
9391 MachineBasicBlock *
9392 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
9393                             unsigned numArgs, bool memArg) const {
9394
9395   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
9396          "Target must have SSE4.2 or AVX features enabled");
9397
9398   DebugLoc dl = MI->getDebugLoc();
9399   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9400
9401   unsigned Opc;
9402
9403   if (!Subtarget->hasAVX()) {
9404     if (memArg)
9405       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
9406     else
9407       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
9408   } else {
9409     if (memArg)
9410       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
9411     else
9412       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
9413   }
9414
9415   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
9416
9417   for (unsigned i = 0; i < numArgs; ++i) {
9418     MachineOperand &Op = MI->getOperand(i+1);
9419
9420     if (!(Op.isReg() && Op.isImplicit()))
9421       MIB.addOperand(Op);
9422   }
9423
9424   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9425     .addReg(X86::XMM0);
9426
9427   MI->eraseFromParent();
9428
9429   return BB;
9430 }
9431
9432 MachineBasicBlock *
9433 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
9434                                                  MachineInstr *MI,
9435                                                  MachineBasicBlock *MBB) const {
9436   // Emit code to save XMM registers to the stack. The ABI says that the
9437   // number of registers to save is given in %al, so it's theoretically
9438   // possible to do an indirect jump trick to avoid saving all of them,
9439   // however this code takes a simpler approach and just executes all
9440   // of the stores if %al is non-zero. It's less code, and it's probably
9441   // easier on the hardware branch predictor, and stores aren't all that
9442   // expensive anyway.
9443
9444   // Create the new basic blocks. One block contains all the XMM stores,
9445   // and one block is the final destination regardless of whether any
9446   // stores were performed.
9447   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9448   MachineFunction *F = MBB->getParent();
9449   MachineFunction::iterator MBBIter = MBB;
9450   ++MBBIter;
9451   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9452   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9453   F->insert(MBBIter, XMMSaveMBB);
9454   F->insert(MBBIter, EndMBB);
9455
9456   // Transfer the remainder of MBB and its successor edges to EndMBB.
9457   EndMBB->splice(EndMBB->begin(), MBB,
9458                  llvm::next(MachineBasicBlock::iterator(MI)),
9459                  MBB->end());
9460   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9461
9462   // The original block will now fall through to the XMM save block.
9463   MBB->addSuccessor(XMMSaveMBB);
9464   // The XMMSaveMBB will fall through to the end block.
9465   XMMSaveMBB->addSuccessor(EndMBB);
9466
9467   // Now add the instructions.
9468   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9469   DebugLoc DL = MI->getDebugLoc();
9470
9471   unsigned CountReg = MI->getOperand(0).getReg();
9472   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9473   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9474
9475   if (!Subtarget->isTargetWin64()) {
9476     // If %al is 0, branch around the XMM save block.
9477     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9478     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9479     MBB->addSuccessor(EndMBB);
9480   }
9481
9482   // In the XMM save block, save all the XMM argument registers.
9483   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9484     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9485     MachineMemOperand *MMO =
9486       F->getMachineMemOperand(
9487           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
9488         MachineMemOperand::MOStore,
9489         /*Size=*/16, /*Align=*/16);
9490     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9491       .addFrameIndex(RegSaveFrameIndex)
9492       .addImm(/*Scale=*/1)
9493       .addReg(/*IndexReg=*/0)
9494       .addImm(/*Disp=*/Offset)
9495       .addReg(/*Segment=*/0)
9496       .addReg(MI->getOperand(i).getReg())
9497       .addMemOperand(MMO);
9498   }
9499
9500   MI->eraseFromParent();   // The pseudo instruction is gone now.
9501
9502   return EndMBB;
9503 }
9504
9505 MachineBasicBlock *
9506 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9507                                      MachineBasicBlock *BB) const {
9508   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9509   DebugLoc DL = MI->getDebugLoc();
9510
9511   // To "insert" a SELECT_CC instruction, we actually have to insert the
9512   // diamond control-flow pattern.  The incoming instruction knows the
9513   // destination vreg to set, the condition code register to branch on, the
9514   // true/false values to select between, and a branch opcode to use.
9515   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9516   MachineFunction::iterator It = BB;
9517   ++It;
9518
9519   //  thisMBB:
9520   //  ...
9521   //   TrueVal = ...
9522   //   cmpTY ccX, r1, r2
9523   //   bCC copy1MBB
9524   //   fallthrough --> copy0MBB
9525   MachineBasicBlock *thisMBB = BB;
9526   MachineFunction *F = BB->getParent();
9527   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9528   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9529   F->insert(It, copy0MBB);
9530   F->insert(It, sinkMBB);
9531
9532   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9533   // live into the sink and copy blocks.
9534   const MachineFunction *MF = BB->getParent();
9535   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9536   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9537
9538   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9539     const MachineOperand &MO = MI->getOperand(I);
9540     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9541     unsigned Reg = MO.getReg();
9542     if (Reg != X86::EFLAGS) continue;
9543     copy0MBB->addLiveIn(Reg);
9544     sinkMBB->addLiveIn(Reg);
9545   }
9546
9547   // Transfer the remainder of BB and its successor edges to sinkMBB.
9548   sinkMBB->splice(sinkMBB->begin(), BB,
9549                   llvm::next(MachineBasicBlock::iterator(MI)),
9550                   BB->end());
9551   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9552
9553   // Add the true and fallthrough blocks as its successors.
9554   BB->addSuccessor(copy0MBB);
9555   BB->addSuccessor(sinkMBB);
9556
9557   // Create the conditional branch instruction.
9558   unsigned Opc =
9559     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9560   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9561
9562   //  copy0MBB:
9563   //   %FalseValue = ...
9564   //   # fallthrough to sinkMBB
9565   copy0MBB->addSuccessor(sinkMBB);
9566
9567   //  sinkMBB:
9568   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9569   //  ...
9570   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9571           TII->get(X86::PHI), MI->getOperand(0).getReg())
9572     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9573     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9574
9575   MI->eraseFromParent();   // The pseudo instruction is gone now.
9576   return sinkMBB;
9577 }
9578
9579 MachineBasicBlock *
9580 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
9581                                           MachineBasicBlock *BB) const {
9582   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9583   DebugLoc DL = MI->getDebugLoc();
9584
9585   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9586   // non-trivial part is impdef of ESP.
9587   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9588   // mingw-w64.
9589
9590   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9591     .addExternalSymbol("_alloca")
9592     .addReg(X86::EAX, RegState::Implicit)
9593     .addReg(X86::ESP, RegState::Implicit)
9594     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9595     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9596     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9597
9598   MI->eraseFromParent();   // The pseudo instruction is gone now.
9599   return BB;
9600 }
9601
9602 MachineBasicBlock *
9603 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9604                                       MachineBasicBlock *BB) const {
9605   // This is pretty easy.  We're taking the value that we received from
9606   // our load from the relocation, sticking it in either RDI (x86-64)
9607   // or EAX and doing an indirect call.  The return value will then
9608   // be in the normal return register.
9609   const X86InstrInfo *TII
9610     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9611   DebugLoc DL = MI->getDebugLoc();
9612   MachineFunction *F = BB->getParent();
9613   bool IsWin64 = Subtarget->isTargetWin64();
9614
9615   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9616
9617   if (Subtarget->is64Bit()) {
9618     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9619                                       TII->get(X86::MOV64rm), X86::RDI)
9620     .addReg(X86::RIP)
9621     .addImm(0).addReg(0)
9622     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9623                       MI->getOperand(3).getTargetFlags())
9624     .addReg(0);
9625     MIB = BuildMI(*BB, MI, DL, TII->get(IsWin64 ? X86::WINCALL64m : X86::CALL64m));
9626     addDirectMem(MIB, X86::RDI);
9627   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9628     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9629                                       TII->get(X86::MOV32rm), X86::EAX)
9630     .addReg(0)
9631     .addImm(0).addReg(0)
9632     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9633                       MI->getOperand(3).getTargetFlags())
9634     .addReg(0);
9635     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9636     addDirectMem(MIB, X86::EAX);
9637   } else {
9638     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9639                                       TII->get(X86::MOV32rm), X86::EAX)
9640     .addReg(TII->getGlobalBaseReg(F))
9641     .addImm(0).addReg(0)
9642     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9643                       MI->getOperand(3).getTargetFlags())
9644     .addReg(0);
9645     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9646     addDirectMem(MIB, X86::EAX);
9647   }
9648
9649   MI->eraseFromParent(); // The pseudo instruction is gone now.
9650   return BB;
9651 }
9652
9653 MachineBasicBlock *
9654 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9655                                                MachineBasicBlock *BB) const {
9656   switch (MI->getOpcode()) {
9657   default: assert(false && "Unexpected instr type to insert");
9658   case X86::MINGW_ALLOCA:
9659     return EmitLoweredMingwAlloca(MI, BB);
9660   case X86::TLSCall_32:
9661   case X86::TLSCall_64:
9662     return EmitLoweredTLSCall(MI, BB);
9663   case X86::CMOV_GR8:
9664   case X86::CMOV_V1I64:
9665   case X86::CMOV_FR32:
9666   case X86::CMOV_FR64:
9667   case X86::CMOV_V4F32:
9668   case X86::CMOV_V2F64:
9669   case X86::CMOV_V2I64:
9670   case X86::CMOV_GR16:
9671   case X86::CMOV_GR32:
9672   case X86::CMOV_RFP32:
9673   case X86::CMOV_RFP64:
9674   case X86::CMOV_RFP80:
9675     return EmitLoweredSelect(MI, BB);
9676
9677   case X86::FP32_TO_INT16_IN_MEM:
9678   case X86::FP32_TO_INT32_IN_MEM:
9679   case X86::FP32_TO_INT64_IN_MEM:
9680   case X86::FP64_TO_INT16_IN_MEM:
9681   case X86::FP64_TO_INT32_IN_MEM:
9682   case X86::FP64_TO_INT64_IN_MEM:
9683   case X86::FP80_TO_INT16_IN_MEM:
9684   case X86::FP80_TO_INT32_IN_MEM:
9685   case X86::FP80_TO_INT64_IN_MEM: {
9686     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9687     DebugLoc DL = MI->getDebugLoc();
9688
9689     // Change the floating point control register to use "round towards zero"
9690     // mode when truncating to an integer value.
9691     MachineFunction *F = BB->getParent();
9692     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9693     addFrameReference(BuildMI(*BB, MI, DL,
9694                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9695
9696     // Load the old value of the high byte of the control word...
9697     unsigned OldCW =
9698       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9699     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9700                       CWFrameIdx);
9701
9702     // Set the high part to be round to zero...
9703     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9704       .addImm(0xC7F);
9705
9706     // Reload the modified control word now...
9707     addFrameReference(BuildMI(*BB, MI, DL,
9708                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9709
9710     // Restore the memory image of control word to original value
9711     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
9712       .addReg(OldCW);
9713
9714     // Get the X86 opcode to use.
9715     unsigned Opc;
9716     switch (MI->getOpcode()) {
9717     default: llvm_unreachable("illegal opcode!");
9718     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
9719     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
9720     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
9721     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
9722     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
9723     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
9724     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
9725     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
9726     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
9727     }
9728
9729     X86AddressMode AM;
9730     MachineOperand &Op = MI->getOperand(0);
9731     if (Op.isReg()) {
9732       AM.BaseType = X86AddressMode::RegBase;
9733       AM.Base.Reg = Op.getReg();
9734     } else {
9735       AM.BaseType = X86AddressMode::FrameIndexBase;
9736       AM.Base.FrameIndex = Op.getIndex();
9737     }
9738     Op = MI->getOperand(1);
9739     if (Op.isImm())
9740       AM.Scale = Op.getImm();
9741     Op = MI->getOperand(2);
9742     if (Op.isImm())
9743       AM.IndexReg = Op.getImm();
9744     Op = MI->getOperand(3);
9745     if (Op.isGlobal()) {
9746       AM.GV = Op.getGlobal();
9747     } else {
9748       AM.Disp = Op.getImm();
9749     }
9750     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
9751                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
9752
9753     // Reload the original control word now.
9754     addFrameReference(BuildMI(*BB, MI, DL,
9755                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9756
9757     MI->eraseFromParent();   // The pseudo instruction is gone now.
9758     return BB;
9759   }
9760     // String/text processing lowering.
9761   case X86::PCMPISTRM128REG:
9762   case X86::VPCMPISTRM128REG:
9763     return EmitPCMP(MI, BB, 3, false /* in-mem */);
9764   case X86::PCMPISTRM128MEM:
9765   case X86::VPCMPISTRM128MEM:
9766     return EmitPCMP(MI, BB, 3, true /* in-mem */);
9767   case X86::PCMPESTRM128REG:
9768   case X86::VPCMPESTRM128REG:
9769     return EmitPCMP(MI, BB, 5, false /* in mem */);
9770   case X86::PCMPESTRM128MEM:
9771   case X86::VPCMPESTRM128MEM:
9772     return EmitPCMP(MI, BB, 5, true /* in mem */);
9773
9774     // Atomic Lowering.
9775   case X86::ATOMAND32:
9776     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9777                                                X86::AND32ri, X86::MOV32rm,
9778                                                X86::LCMPXCHG32,
9779                                                X86::NOT32r, X86::EAX,
9780                                                X86::GR32RegisterClass);
9781   case X86::ATOMOR32:
9782     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
9783                                                X86::OR32ri, X86::MOV32rm,
9784                                                X86::LCMPXCHG32,
9785                                                X86::NOT32r, X86::EAX,
9786                                                X86::GR32RegisterClass);
9787   case X86::ATOMXOR32:
9788     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
9789                                                X86::XOR32ri, X86::MOV32rm,
9790                                                X86::LCMPXCHG32,
9791                                                X86::NOT32r, X86::EAX,
9792                                                X86::GR32RegisterClass);
9793   case X86::ATOMNAND32:
9794     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9795                                                X86::AND32ri, X86::MOV32rm,
9796                                                X86::LCMPXCHG32,
9797                                                X86::NOT32r, X86::EAX,
9798                                                X86::GR32RegisterClass, true);
9799   case X86::ATOMMIN32:
9800     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
9801   case X86::ATOMMAX32:
9802     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
9803   case X86::ATOMUMIN32:
9804     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
9805   case X86::ATOMUMAX32:
9806     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
9807
9808   case X86::ATOMAND16:
9809     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9810                                                X86::AND16ri, X86::MOV16rm,
9811                                                X86::LCMPXCHG16,
9812                                                X86::NOT16r, X86::AX,
9813                                                X86::GR16RegisterClass);
9814   case X86::ATOMOR16:
9815     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
9816                                                X86::OR16ri, X86::MOV16rm,
9817                                                X86::LCMPXCHG16,
9818                                                X86::NOT16r, X86::AX,
9819                                                X86::GR16RegisterClass);
9820   case X86::ATOMXOR16:
9821     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
9822                                                X86::XOR16ri, X86::MOV16rm,
9823                                                X86::LCMPXCHG16,
9824                                                X86::NOT16r, X86::AX,
9825                                                X86::GR16RegisterClass);
9826   case X86::ATOMNAND16:
9827     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9828                                                X86::AND16ri, X86::MOV16rm,
9829                                                X86::LCMPXCHG16,
9830                                                X86::NOT16r, X86::AX,
9831                                                X86::GR16RegisterClass, true);
9832   case X86::ATOMMIN16:
9833     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
9834   case X86::ATOMMAX16:
9835     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
9836   case X86::ATOMUMIN16:
9837     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
9838   case X86::ATOMUMAX16:
9839     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
9840
9841   case X86::ATOMAND8:
9842     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9843                                                X86::AND8ri, X86::MOV8rm,
9844                                                X86::LCMPXCHG8,
9845                                                X86::NOT8r, X86::AL,
9846                                                X86::GR8RegisterClass);
9847   case X86::ATOMOR8:
9848     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
9849                                                X86::OR8ri, X86::MOV8rm,
9850                                                X86::LCMPXCHG8,
9851                                                X86::NOT8r, X86::AL,
9852                                                X86::GR8RegisterClass);
9853   case X86::ATOMXOR8:
9854     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
9855                                                X86::XOR8ri, X86::MOV8rm,
9856                                                X86::LCMPXCHG8,
9857                                                X86::NOT8r, X86::AL,
9858                                                X86::GR8RegisterClass);
9859   case X86::ATOMNAND8:
9860     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9861                                                X86::AND8ri, X86::MOV8rm,
9862                                                X86::LCMPXCHG8,
9863                                                X86::NOT8r, X86::AL,
9864                                                X86::GR8RegisterClass, true);
9865   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
9866   // This group is for 64-bit host.
9867   case X86::ATOMAND64:
9868     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9869                                                X86::AND64ri32, X86::MOV64rm,
9870                                                X86::LCMPXCHG64,
9871                                                X86::NOT64r, X86::RAX,
9872                                                X86::GR64RegisterClass);
9873   case X86::ATOMOR64:
9874     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
9875                                                X86::OR64ri32, X86::MOV64rm,
9876                                                X86::LCMPXCHG64,
9877                                                X86::NOT64r, X86::RAX,
9878                                                X86::GR64RegisterClass);
9879   case X86::ATOMXOR64:
9880     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
9881                                                X86::XOR64ri32, X86::MOV64rm,
9882                                                X86::LCMPXCHG64,
9883                                                X86::NOT64r, X86::RAX,
9884                                                X86::GR64RegisterClass);
9885   case X86::ATOMNAND64:
9886     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9887                                                X86::AND64ri32, X86::MOV64rm,
9888                                                X86::LCMPXCHG64,
9889                                                X86::NOT64r, X86::RAX,
9890                                                X86::GR64RegisterClass, true);
9891   case X86::ATOMMIN64:
9892     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
9893   case X86::ATOMMAX64:
9894     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
9895   case X86::ATOMUMIN64:
9896     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
9897   case X86::ATOMUMAX64:
9898     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
9899
9900   // This group does 64-bit operations on a 32-bit host.
9901   case X86::ATOMAND6432:
9902     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9903                                                X86::AND32rr, X86::AND32rr,
9904                                                X86::AND32ri, X86::AND32ri,
9905                                                false);
9906   case X86::ATOMOR6432:
9907     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9908                                                X86::OR32rr, X86::OR32rr,
9909                                                X86::OR32ri, X86::OR32ri,
9910                                                false);
9911   case X86::ATOMXOR6432:
9912     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9913                                                X86::XOR32rr, X86::XOR32rr,
9914                                                X86::XOR32ri, X86::XOR32ri,
9915                                                false);
9916   case X86::ATOMNAND6432:
9917     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9918                                                X86::AND32rr, X86::AND32rr,
9919                                                X86::AND32ri, X86::AND32ri,
9920                                                true);
9921   case X86::ATOMADD6432:
9922     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9923                                                X86::ADD32rr, X86::ADC32rr,
9924                                                X86::ADD32ri, X86::ADC32ri,
9925                                                false);
9926   case X86::ATOMSUB6432:
9927     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9928                                                X86::SUB32rr, X86::SBB32rr,
9929                                                X86::SUB32ri, X86::SBB32ri,
9930                                                false);
9931   case X86::ATOMSWAP6432:
9932     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9933                                                X86::MOV32rr, X86::MOV32rr,
9934                                                X86::MOV32ri, X86::MOV32ri,
9935                                                false);
9936   case X86::VASTART_SAVE_XMM_REGS:
9937     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
9938   }
9939 }
9940
9941 //===----------------------------------------------------------------------===//
9942 //                           X86 Optimization Hooks
9943 //===----------------------------------------------------------------------===//
9944
9945 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9946                                                        const APInt &Mask,
9947                                                        APInt &KnownZero,
9948                                                        APInt &KnownOne,
9949                                                        const SelectionDAG &DAG,
9950                                                        unsigned Depth) const {
9951   unsigned Opc = Op.getOpcode();
9952   assert((Opc >= ISD::BUILTIN_OP_END ||
9953           Opc == ISD::INTRINSIC_WO_CHAIN ||
9954           Opc == ISD::INTRINSIC_W_CHAIN ||
9955           Opc == ISD::INTRINSIC_VOID) &&
9956          "Should use MaskedValueIsZero if you don't know whether Op"
9957          " is a target node!");
9958
9959   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
9960   switch (Opc) {
9961   default: break;
9962   case X86ISD::ADD:
9963   case X86ISD::SUB:
9964   case X86ISD::SMUL:
9965   case X86ISD::UMUL:
9966   case X86ISD::INC:
9967   case X86ISD::DEC:
9968   case X86ISD::OR:
9969   case X86ISD::XOR:
9970   case X86ISD::AND:
9971     // These nodes' second result is a boolean.
9972     if (Op.getResNo() == 0)
9973       break;
9974     // Fallthrough
9975   case X86ISD::SETCC:
9976     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
9977                                        Mask.getBitWidth() - 1);
9978     break;
9979   }
9980 }
9981
9982 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
9983                                                          unsigned Depth) const {
9984   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
9985   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
9986     return Op.getValueType().getScalarType().getSizeInBits();
9987
9988   // Fallback case.
9989   return 1;
9990 }
9991
9992 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
9993 /// node is a GlobalAddress + offset.
9994 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
9995                                        const GlobalValue* &GA,
9996                                        int64_t &Offset) const {
9997   if (N->getOpcode() == X86ISD::Wrapper) {
9998     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
9999       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
10000       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
10001       return true;
10002     }
10003   }
10004   return TargetLowering::isGAPlusOffset(N, GA, Offset);
10005 }
10006
10007 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
10008 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
10009 /// if the load addresses are consecutive, non-overlapping, and in the right
10010 /// order.
10011 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
10012                                      const TargetLowering &TLI) {
10013   DebugLoc dl = N->getDebugLoc();
10014   EVT VT = N->getValueType(0);
10015
10016   if (VT.getSizeInBits() != 128)
10017     return SDValue();
10018
10019   SmallVector<SDValue, 16> Elts;
10020   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
10021     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
10022
10023   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
10024 }
10025
10026 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
10027 /// generation and convert it from being a bunch of shuffles and extracts
10028 /// to a simple store and scalar loads to extract the elements.
10029 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
10030                                                 const TargetLowering &TLI) {
10031   SDValue InputVector = N->getOperand(0);
10032
10033   // Only operate on vectors of 4 elements, where the alternative shuffling
10034   // gets to be more expensive.
10035   if (InputVector.getValueType() != MVT::v4i32)
10036     return SDValue();
10037
10038   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
10039   // single use which is a sign-extend or zero-extend, and all elements are
10040   // used.
10041   SmallVector<SDNode *, 4> Uses;
10042   unsigned ExtractedElements = 0;
10043   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
10044        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
10045     if (UI.getUse().getResNo() != InputVector.getResNo())
10046       return SDValue();
10047
10048     SDNode *Extract = *UI;
10049     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
10050       return SDValue();
10051
10052     if (Extract->getValueType(0) != MVT::i32)
10053       return SDValue();
10054     if (!Extract->hasOneUse())
10055       return SDValue();
10056     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
10057         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
10058       return SDValue();
10059     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
10060       return SDValue();
10061
10062     // Record which element was extracted.
10063     ExtractedElements |=
10064       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
10065
10066     Uses.push_back(Extract);
10067   }
10068
10069   // If not all the elements were used, this may not be worthwhile.
10070   if (ExtractedElements != 15)
10071     return SDValue();
10072
10073   // Ok, we've now decided to do the transformation.
10074   DebugLoc dl = InputVector.getDebugLoc();
10075
10076   // Store the value to a temporary stack slot.
10077   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
10078   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
10079                             MachinePointerInfo(), false, false, 0);
10080
10081   // Replace each use (extract) with a load of the appropriate element.
10082   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
10083        UE = Uses.end(); UI != UE; ++UI) {
10084     SDNode *Extract = *UI;
10085
10086     // Compute the element's address.
10087     SDValue Idx = Extract->getOperand(1);
10088     unsigned EltSize =
10089         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
10090     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
10091     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
10092
10093     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
10094                                      StackPtr, OffsetVal);
10095
10096     // Load the scalar.
10097     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
10098                                      ScalarAddr, MachinePointerInfo(),
10099                                      false, false, 0);
10100
10101     // Replace the exact with the load.
10102     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
10103   }
10104
10105   // The replacement was made in place; don't return anything.
10106   return SDValue();
10107 }
10108
10109 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
10110 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
10111                                     const X86Subtarget *Subtarget) {
10112   DebugLoc DL = N->getDebugLoc();
10113   SDValue Cond = N->getOperand(0);
10114   // Get the LHS/RHS of the select.
10115   SDValue LHS = N->getOperand(1);
10116   SDValue RHS = N->getOperand(2);
10117
10118   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
10119   // instructions match the semantics of the common C idiom x<y?x:y but not
10120   // x<=y?x:y, because of how they handle negative zero (which can be
10121   // ignored in unsafe-math mode).
10122   if (Subtarget->hasSSE2() &&
10123       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
10124       Cond.getOpcode() == ISD::SETCC) {
10125     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
10126
10127     unsigned Opcode = 0;
10128     // Check for x CC y ? x : y.
10129     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
10130         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
10131       switch (CC) {
10132       default: break;
10133       case ISD::SETULT:
10134         // Converting this to a min would handle NaNs incorrectly, and swapping
10135         // the operands would cause it to handle comparisons between positive
10136         // and negative zero incorrectly.
10137         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10138           if (!UnsafeFPMath &&
10139               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10140             break;
10141           std::swap(LHS, RHS);
10142         }
10143         Opcode = X86ISD::FMIN;
10144         break;
10145       case ISD::SETOLE:
10146         // Converting this to a min would handle comparisons between positive
10147         // and negative zero incorrectly.
10148         if (!UnsafeFPMath &&
10149             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
10150           break;
10151         Opcode = X86ISD::FMIN;
10152         break;
10153       case ISD::SETULE:
10154         // Converting this to a min would handle both negative zeros and NaNs
10155         // incorrectly, but we can swap the operands to fix both.
10156         std::swap(LHS, RHS);
10157       case ISD::SETOLT:
10158       case ISD::SETLT:
10159       case ISD::SETLE:
10160         Opcode = X86ISD::FMIN;
10161         break;
10162
10163       case ISD::SETOGE:
10164         // Converting this to a max would handle comparisons between positive
10165         // and negative zero incorrectly.
10166         if (!UnsafeFPMath &&
10167             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
10168           break;
10169         Opcode = X86ISD::FMAX;
10170         break;
10171       case ISD::SETUGT:
10172         // Converting this to a max would handle NaNs incorrectly, and swapping
10173         // the operands would cause it to handle comparisons between positive
10174         // and negative zero incorrectly.
10175         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10176           if (!UnsafeFPMath &&
10177               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10178             break;
10179           std::swap(LHS, RHS);
10180         }
10181         Opcode = X86ISD::FMAX;
10182         break;
10183       case ISD::SETUGE:
10184         // Converting this to a max would handle both negative zeros and NaNs
10185         // incorrectly, but we can swap the operands to fix both.
10186         std::swap(LHS, RHS);
10187       case ISD::SETOGT:
10188       case ISD::SETGT:
10189       case ISD::SETGE:
10190         Opcode = X86ISD::FMAX;
10191         break;
10192       }
10193     // Check for x CC y ? y : x -- a min/max with reversed arms.
10194     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
10195                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
10196       switch (CC) {
10197       default: break;
10198       case ISD::SETOGE:
10199         // Converting this to a min would handle comparisons between positive
10200         // and negative zero incorrectly, and swapping the operands would
10201         // cause it to handle NaNs incorrectly.
10202         if (!UnsafeFPMath &&
10203             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
10204           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10205             break;
10206           std::swap(LHS, RHS);
10207         }
10208         Opcode = X86ISD::FMIN;
10209         break;
10210       case ISD::SETUGT:
10211         // Converting this to a min would handle NaNs incorrectly.
10212         if (!UnsafeFPMath &&
10213             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
10214           break;
10215         Opcode = X86ISD::FMIN;
10216         break;
10217       case ISD::SETUGE:
10218         // Converting this to a min would handle both negative zeros and NaNs
10219         // incorrectly, but we can swap the operands to fix both.
10220         std::swap(LHS, RHS);
10221       case ISD::SETOGT:
10222       case ISD::SETGT:
10223       case ISD::SETGE:
10224         Opcode = X86ISD::FMIN;
10225         break;
10226
10227       case ISD::SETULT:
10228         // Converting this to a max would handle NaNs incorrectly.
10229         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10230           break;
10231         Opcode = X86ISD::FMAX;
10232         break;
10233       case ISD::SETOLE:
10234         // Converting this to a max would handle comparisons between positive
10235         // and negative zero incorrectly, and swapping the operands would
10236         // cause it to handle NaNs incorrectly.
10237         if (!UnsafeFPMath &&
10238             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
10239           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10240             break;
10241           std::swap(LHS, RHS);
10242         }
10243         Opcode = X86ISD::FMAX;
10244         break;
10245       case ISD::SETULE:
10246         // Converting this to a max would handle both negative zeros and NaNs
10247         // incorrectly, but we can swap the operands to fix both.
10248         std::swap(LHS, RHS);
10249       case ISD::SETOLT:
10250       case ISD::SETLT:
10251       case ISD::SETLE:
10252         Opcode = X86ISD::FMAX;
10253         break;
10254       }
10255     }
10256
10257     if (Opcode)
10258       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
10259   }
10260
10261   // If this is a select between two integer constants, try to do some
10262   // optimizations.
10263   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
10264     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
10265       // Don't do this for crazy integer types.
10266       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
10267         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
10268         // so that TrueC (the true value) is larger than FalseC.
10269         bool NeedsCondInvert = false;
10270
10271         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
10272             // Efficiently invertible.
10273             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
10274              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
10275               isa<ConstantSDNode>(Cond.getOperand(1))))) {
10276           NeedsCondInvert = true;
10277           std::swap(TrueC, FalseC);
10278         }
10279
10280         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
10281         if (FalseC->getAPIntValue() == 0 &&
10282             TrueC->getAPIntValue().isPowerOf2()) {
10283           if (NeedsCondInvert) // Invert the condition if needed.
10284             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10285                                DAG.getConstant(1, Cond.getValueType()));
10286
10287           // Zero extend the condition if needed.
10288           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
10289
10290           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10291           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
10292                              DAG.getConstant(ShAmt, MVT::i8));
10293         }
10294
10295         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
10296         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10297           if (NeedsCondInvert) // Invert the condition if needed.
10298             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10299                                DAG.getConstant(1, Cond.getValueType()));
10300
10301           // Zero extend the condition if needed.
10302           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10303                              FalseC->getValueType(0), Cond);
10304           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10305                              SDValue(FalseC, 0));
10306         }
10307
10308         // Optimize cases that will turn into an LEA instruction.  This requires
10309         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10310         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10311           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10312           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10313
10314           bool isFastMultiplier = false;
10315           if (Diff < 10) {
10316             switch ((unsigned char)Diff) {
10317               default: break;
10318               case 1:  // result = add base, cond
10319               case 2:  // result = lea base(    , cond*2)
10320               case 3:  // result = lea base(cond, cond*2)
10321               case 4:  // result = lea base(    , cond*4)
10322               case 5:  // result = lea base(cond, cond*4)
10323               case 8:  // result = lea base(    , cond*8)
10324               case 9:  // result = lea base(cond, cond*8)
10325                 isFastMultiplier = true;
10326                 break;
10327             }
10328           }
10329
10330           if (isFastMultiplier) {
10331             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10332             if (NeedsCondInvert) // Invert the condition if needed.
10333               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10334                                  DAG.getConstant(1, Cond.getValueType()));
10335
10336             // Zero extend the condition if needed.
10337             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10338                                Cond);
10339             // Scale the condition by the difference.
10340             if (Diff != 1)
10341               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10342                                  DAG.getConstant(Diff, Cond.getValueType()));
10343
10344             // Add the base if non-zero.
10345             if (FalseC->getAPIntValue() != 0)
10346               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10347                                  SDValue(FalseC, 0));
10348             return Cond;
10349           }
10350         }
10351       }
10352   }
10353
10354   return SDValue();
10355 }
10356
10357 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
10358 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
10359                                   TargetLowering::DAGCombinerInfo &DCI) {
10360   DebugLoc DL = N->getDebugLoc();
10361
10362   // If the flag operand isn't dead, don't touch this CMOV.
10363   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
10364     return SDValue();
10365
10366   // If this is a select between two integer constants, try to do some
10367   // optimizations.  Note that the operands are ordered the opposite of SELECT
10368   // operands.
10369   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
10370     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
10371       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
10372       // larger than FalseC (the false value).
10373       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
10374
10375       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
10376         CC = X86::GetOppositeBranchCondition(CC);
10377         std::swap(TrueC, FalseC);
10378       }
10379
10380       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
10381       // This is efficient for any integer data type (including i8/i16) and
10382       // shift amount.
10383       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
10384         SDValue Cond = N->getOperand(3);
10385         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10386                            DAG.getConstant(CC, MVT::i8), Cond);
10387
10388         // Zero extend the condition if needed.
10389         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
10390
10391         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10392         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
10393                            DAG.getConstant(ShAmt, MVT::i8));
10394         if (N->getNumValues() == 2)  // Dead flag value?
10395           return DCI.CombineTo(N, Cond, SDValue());
10396         return Cond;
10397       }
10398
10399       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
10400       // for any integer data type, including i8/i16.
10401       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10402         SDValue Cond = N->getOperand(3);
10403         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10404                            DAG.getConstant(CC, MVT::i8), Cond);
10405
10406         // Zero extend the condition if needed.
10407         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10408                            FalseC->getValueType(0), Cond);
10409         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10410                            SDValue(FalseC, 0));
10411
10412         if (N->getNumValues() == 2)  // Dead flag value?
10413           return DCI.CombineTo(N, Cond, SDValue());
10414         return Cond;
10415       }
10416
10417       // Optimize cases that will turn into an LEA instruction.  This requires
10418       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10419       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10420         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10421         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10422
10423         bool isFastMultiplier = false;
10424         if (Diff < 10) {
10425           switch ((unsigned char)Diff) {
10426           default: break;
10427           case 1:  // result = add base, cond
10428           case 2:  // result = lea base(    , cond*2)
10429           case 3:  // result = lea base(cond, cond*2)
10430           case 4:  // result = lea base(    , cond*4)
10431           case 5:  // result = lea base(cond, cond*4)
10432           case 8:  // result = lea base(    , cond*8)
10433           case 9:  // result = lea base(cond, cond*8)
10434             isFastMultiplier = true;
10435             break;
10436           }
10437         }
10438
10439         if (isFastMultiplier) {
10440           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10441           SDValue Cond = N->getOperand(3);
10442           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10443                              DAG.getConstant(CC, MVT::i8), Cond);
10444           // Zero extend the condition if needed.
10445           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10446                              Cond);
10447           // Scale the condition by the difference.
10448           if (Diff != 1)
10449             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10450                                DAG.getConstant(Diff, Cond.getValueType()));
10451
10452           // Add the base if non-zero.
10453           if (FalseC->getAPIntValue() != 0)
10454             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10455                                SDValue(FalseC, 0));
10456           if (N->getNumValues() == 2)  // Dead flag value?
10457             return DCI.CombineTo(N, Cond, SDValue());
10458           return Cond;
10459         }
10460       }
10461     }
10462   }
10463   return SDValue();
10464 }
10465
10466
10467 /// PerformMulCombine - Optimize a single multiply with constant into two
10468 /// in order to implement it with two cheaper instructions, e.g.
10469 /// LEA + SHL, LEA + LEA.
10470 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10471                                  TargetLowering::DAGCombinerInfo &DCI) {
10472   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10473     return SDValue();
10474
10475   EVT VT = N->getValueType(0);
10476   if (VT != MVT::i64)
10477     return SDValue();
10478
10479   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10480   if (!C)
10481     return SDValue();
10482   uint64_t MulAmt = C->getZExtValue();
10483   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10484     return SDValue();
10485
10486   uint64_t MulAmt1 = 0;
10487   uint64_t MulAmt2 = 0;
10488   if ((MulAmt % 9) == 0) {
10489     MulAmt1 = 9;
10490     MulAmt2 = MulAmt / 9;
10491   } else if ((MulAmt % 5) == 0) {
10492     MulAmt1 = 5;
10493     MulAmt2 = MulAmt / 5;
10494   } else if ((MulAmt % 3) == 0) {
10495     MulAmt1 = 3;
10496     MulAmt2 = MulAmt / 3;
10497   }
10498   if (MulAmt2 &&
10499       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10500     DebugLoc DL = N->getDebugLoc();
10501
10502     if (isPowerOf2_64(MulAmt2) &&
10503         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10504       // If second multiplifer is pow2, issue it first. We want the multiply by
10505       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10506       // is an add.
10507       std::swap(MulAmt1, MulAmt2);
10508
10509     SDValue NewMul;
10510     if (isPowerOf2_64(MulAmt1))
10511       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10512                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10513     else
10514       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10515                            DAG.getConstant(MulAmt1, VT));
10516
10517     if (isPowerOf2_64(MulAmt2))
10518       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10519                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10520     else
10521       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10522                            DAG.getConstant(MulAmt2, VT));
10523
10524     // Do not add new nodes to DAG combiner worklist.
10525     DCI.CombineTo(N, NewMul, false);
10526   }
10527   return SDValue();
10528 }
10529
10530 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10531   SDValue N0 = N->getOperand(0);
10532   SDValue N1 = N->getOperand(1);
10533   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10534   EVT VT = N0.getValueType();
10535
10536   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10537   // since the result of setcc_c is all zero's or all ones.
10538   if (N1C && N0.getOpcode() == ISD::AND &&
10539       N0.getOperand(1).getOpcode() == ISD::Constant) {
10540     SDValue N00 = N0.getOperand(0);
10541     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10542         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10543           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10544          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10545       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10546       APInt ShAmt = N1C->getAPIntValue();
10547       Mask = Mask.shl(ShAmt);
10548       if (Mask != 0)
10549         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10550                            N00, DAG.getConstant(Mask, VT));
10551     }
10552   }
10553
10554   return SDValue();
10555 }
10556
10557 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10558 ///                       when possible.
10559 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10560                                    const X86Subtarget *Subtarget) {
10561   EVT VT = N->getValueType(0);
10562   if (!VT.isVector() && VT.isInteger() &&
10563       N->getOpcode() == ISD::SHL)
10564     return PerformSHLCombine(N, DAG);
10565
10566   // On X86 with SSE2 support, we can transform this to a vector shift if
10567   // all elements are shifted by the same amount.  We can't do this in legalize
10568   // because the a constant vector is typically transformed to a constant pool
10569   // so we have no knowledge of the shift amount.
10570   if (!Subtarget->hasSSE2())
10571     return SDValue();
10572
10573   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10574     return SDValue();
10575
10576   SDValue ShAmtOp = N->getOperand(1);
10577   EVT EltVT = VT.getVectorElementType();
10578   DebugLoc DL = N->getDebugLoc();
10579   SDValue BaseShAmt = SDValue();
10580   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10581     unsigned NumElts = VT.getVectorNumElements();
10582     unsigned i = 0;
10583     for (; i != NumElts; ++i) {
10584       SDValue Arg = ShAmtOp.getOperand(i);
10585       if (Arg.getOpcode() == ISD::UNDEF) continue;
10586       BaseShAmt = Arg;
10587       break;
10588     }
10589     for (; i != NumElts; ++i) {
10590       SDValue Arg = ShAmtOp.getOperand(i);
10591       if (Arg.getOpcode() == ISD::UNDEF) continue;
10592       if (Arg != BaseShAmt) {
10593         return SDValue();
10594       }
10595     }
10596   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10597              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10598     SDValue InVec = ShAmtOp.getOperand(0);
10599     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10600       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10601       unsigned i = 0;
10602       for (; i != NumElts; ++i) {
10603         SDValue Arg = InVec.getOperand(i);
10604         if (Arg.getOpcode() == ISD::UNDEF) continue;
10605         BaseShAmt = Arg;
10606         break;
10607       }
10608     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10609        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10610          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10611          if (C->getZExtValue() == SplatIdx)
10612            BaseShAmt = InVec.getOperand(1);
10613        }
10614     }
10615     if (BaseShAmt.getNode() == 0)
10616       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10617                               DAG.getIntPtrConstant(0));
10618   } else
10619     return SDValue();
10620
10621   // The shift amount is an i32.
10622   if (EltVT.bitsGT(MVT::i32))
10623     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10624   else if (EltVT.bitsLT(MVT::i32))
10625     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10626
10627   // The shift amount is identical so we can do a vector shift.
10628   SDValue  ValOp = N->getOperand(0);
10629   switch (N->getOpcode()) {
10630   default:
10631     llvm_unreachable("Unknown shift opcode!");
10632     break;
10633   case ISD::SHL:
10634     if (VT == MVT::v2i64)
10635       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10636                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10637                          ValOp, BaseShAmt);
10638     if (VT == MVT::v4i32)
10639       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10640                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10641                          ValOp, BaseShAmt);
10642     if (VT == MVT::v8i16)
10643       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10644                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10645                          ValOp, BaseShAmt);
10646     break;
10647   case ISD::SRA:
10648     if (VT == MVT::v4i32)
10649       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10650                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10651                          ValOp, BaseShAmt);
10652     if (VT == MVT::v8i16)
10653       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10654                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10655                          ValOp, BaseShAmt);
10656     break;
10657   case ISD::SRL:
10658     if (VT == MVT::v2i64)
10659       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10660                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10661                          ValOp, BaseShAmt);
10662     if (VT == MVT::v4i32)
10663       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10664                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10665                          ValOp, BaseShAmt);
10666     if (VT ==  MVT::v8i16)
10667       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10668                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10669                          ValOp, BaseShAmt);
10670     break;
10671   }
10672   return SDValue();
10673 }
10674
10675 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10676                                 TargetLowering::DAGCombinerInfo &DCI,
10677                                 const X86Subtarget *Subtarget) {
10678   if (DCI.isBeforeLegalizeOps())
10679     return SDValue();
10680
10681   EVT VT = N->getValueType(0);
10682   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10683     return SDValue();
10684
10685   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10686   SDValue N0 = N->getOperand(0);
10687   SDValue N1 = N->getOperand(1);
10688   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10689     std::swap(N0, N1);
10690   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10691     return SDValue();
10692   if (!N0.hasOneUse() || !N1.hasOneUse())
10693     return SDValue();
10694
10695   SDValue ShAmt0 = N0.getOperand(1);
10696   if (ShAmt0.getValueType() != MVT::i8)
10697     return SDValue();
10698   SDValue ShAmt1 = N1.getOperand(1);
10699   if (ShAmt1.getValueType() != MVT::i8)
10700     return SDValue();
10701   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10702     ShAmt0 = ShAmt0.getOperand(0);
10703   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
10704     ShAmt1 = ShAmt1.getOperand(0);
10705
10706   DebugLoc DL = N->getDebugLoc();
10707   unsigned Opc = X86ISD::SHLD;
10708   SDValue Op0 = N0.getOperand(0);
10709   SDValue Op1 = N1.getOperand(0);
10710   if (ShAmt0.getOpcode() == ISD::SUB) {
10711     Opc = X86ISD::SHRD;
10712     std::swap(Op0, Op1);
10713     std::swap(ShAmt0, ShAmt1);
10714   }
10715
10716   unsigned Bits = VT.getSizeInBits();
10717   if (ShAmt1.getOpcode() == ISD::SUB) {
10718     SDValue Sum = ShAmt1.getOperand(0);
10719     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
10720       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
10721       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
10722         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
10723       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
10724         return DAG.getNode(Opc, DL, VT,
10725                            Op0, Op1,
10726                            DAG.getNode(ISD::TRUNCATE, DL,
10727                                        MVT::i8, ShAmt0));
10728     }
10729   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
10730     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
10731     if (ShAmt0C &&
10732         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
10733       return DAG.getNode(Opc, DL, VT,
10734                          N0.getOperand(0), N1.getOperand(0),
10735                          DAG.getNode(ISD::TRUNCATE, DL,
10736                                        MVT::i8, ShAmt0));
10737   }
10738
10739   return SDValue();
10740 }
10741
10742 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
10743 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
10744                                    const X86Subtarget *Subtarget) {
10745   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
10746   // the FP state in cases where an emms may be missing.
10747   // A preferable solution to the general problem is to figure out the right
10748   // places to insert EMMS.  This qualifies as a quick hack.
10749
10750   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
10751   StoreSDNode *St = cast<StoreSDNode>(N);
10752   EVT VT = St->getValue().getValueType();
10753   if (VT.getSizeInBits() != 64)
10754     return SDValue();
10755
10756   const Function *F = DAG.getMachineFunction().getFunction();
10757   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
10758   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
10759     && Subtarget->hasSSE2();
10760   if ((VT.isVector() ||
10761        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
10762       isa<LoadSDNode>(St->getValue()) &&
10763       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
10764       St->getChain().hasOneUse() && !St->isVolatile()) {
10765     SDNode* LdVal = St->getValue().getNode();
10766     LoadSDNode *Ld = 0;
10767     int TokenFactorIndex = -1;
10768     SmallVector<SDValue, 8> Ops;
10769     SDNode* ChainVal = St->getChain().getNode();
10770     // Must be a store of a load.  We currently handle two cases:  the load
10771     // is a direct child, and it's under an intervening TokenFactor.  It is
10772     // possible to dig deeper under nested TokenFactors.
10773     if (ChainVal == LdVal)
10774       Ld = cast<LoadSDNode>(St->getChain());
10775     else if (St->getValue().hasOneUse() &&
10776              ChainVal->getOpcode() == ISD::TokenFactor) {
10777       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
10778         if (ChainVal->getOperand(i).getNode() == LdVal) {
10779           TokenFactorIndex = i;
10780           Ld = cast<LoadSDNode>(St->getValue());
10781         } else
10782           Ops.push_back(ChainVal->getOperand(i));
10783       }
10784     }
10785
10786     if (!Ld || !ISD::isNormalLoad(Ld))
10787       return SDValue();
10788
10789     // If this is not the MMX case, i.e. we are just turning i64 load/store
10790     // into f64 load/store, avoid the transformation if there are multiple
10791     // uses of the loaded value.
10792     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
10793       return SDValue();
10794
10795     DebugLoc LdDL = Ld->getDebugLoc();
10796     DebugLoc StDL = N->getDebugLoc();
10797     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
10798     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
10799     // pair instead.
10800     if (Subtarget->is64Bit() || F64IsLegal) {
10801       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
10802       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
10803                                   Ld->getPointerInfo(), Ld->isVolatile(),
10804                                   Ld->isNonTemporal(), Ld->getAlignment());
10805       SDValue NewChain = NewLd.getValue(1);
10806       if (TokenFactorIndex != -1) {
10807         Ops.push_back(NewChain);
10808         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10809                                Ops.size());
10810       }
10811       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
10812                           St->getPointerInfo(),
10813                           St->isVolatile(), St->isNonTemporal(),
10814                           St->getAlignment());
10815     }
10816
10817     // Otherwise, lower to two pairs of 32-bit loads / stores.
10818     SDValue LoAddr = Ld->getBasePtr();
10819     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
10820                                  DAG.getConstant(4, MVT::i32));
10821
10822     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
10823                                Ld->getPointerInfo(),
10824                                Ld->isVolatile(), Ld->isNonTemporal(),
10825                                Ld->getAlignment());
10826     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
10827                                Ld->getPointerInfo().getWithOffset(4),
10828                                Ld->isVolatile(), Ld->isNonTemporal(),
10829                                MinAlign(Ld->getAlignment(), 4));
10830
10831     SDValue NewChain = LoLd.getValue(1);
10832     if (TokenFactorIndex != -1) {
10833       Ops.push_back(LoLd);
10834       Ops.push_back(HiLd);
10835       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10836                              Ops.size());
10837     }
10838
10839     LoAddr = St->getBasePtr();
10840     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
10841                          DAG.getConstant(4, MVT::i32));
10842
10843     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
10844                                 St->getPointerInfo(),
10845                                 St->isVolatile(), St->isNonTemporal(),
10846                                 St->getAlignment());
10847     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
10848                                 St->getPointerInfo().getWithOffset(4),
10849                                 St->isVolatile(),
10850                                 St->isNonTemporal(),
10851                                 MinAlign(St->getAlignment(), 4));
10852     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
10853   }
10854   return SDValue();
10855 }
10856
10857 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
10858 /// X86ISD::FXOR nodes.
10859 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
10860   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
10861   // F[X]OR(0.0, x) -> x
10862   // F[X]OR(x, 0.0) -> x
10863   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10864     if (C->getValueAPF().isPosZero())
10865       return N->getOperand(1);
10866   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10867     if (C->getValueAPF().isPosZero())
10868       return N->getOperand(0);
10869   return SDValue();
10870 }
10871
10872 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
10873 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
10874   // FAND(0.0, x) -> 0.0
10875   // FAND(x, 0.0) -> 0.0
10876   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10877     if (C->getValueAPF().isPosZero())
10878       return N->getOperand(0);
10879   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10880     if (C->getValueAPF().isPosZero())
10881       return N->getOperand(1);
10882   return SDValue();
10883 }
10884
10885 static SDValue PerformBTCombine(SDNode *N,
10886                                 SelectionDAG &DAG,
10887                                 TargetLowering::DAGCombinerInfo &DCI) {
10888   // BT ignores high bits in the bit index operand.
10889   SDValue Op1 = N->getOperand(1);
10890   if (Op1.hasOneUse()) {
10891     unsigned BitWidth = Op1.getValueSizeInBits();
10892     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
10893     APInt KnownZero, KnownOne;
10894     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
10895                                           !DCI.isBeforeLegalizeOps());
10896     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10897     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
10898         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
10899       DCI.CommitTargetLoweringOpt(TLO);
10900   }
10901   return SDValue();
10902 }
10903
10904 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
10905   SDValue Op = N->getOperand(0);
10906   if (Op.getOpcode() == ISD::BIT_CONVERT)
10907     Op = Op.getOperand(0);
10908   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
10909   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
10910       VT.getVectorElementType().getSizeInBits() ==
10911       OpVT.getVectorElementType().getSizeInBits()) {
10912     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
10913   }
10914   return SDValue();
10915 }
10916
10917 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
10918   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
10919   //           (and (i32 x86isd::setcc_carry), 1)
10920   // This eliminates the zext. This transformation is necessary because
10921   // ISD::SETCC is always legalized to i8.
10922   DebugLoc dl = N->getDebugLoc();
10923   SDValue N0 = N->getOperand(0);
10924   EVT VT = N->getValueType(0);
10925   if (N0.getOpcode() == ISD::AND &&
10926       N0.hasOneUse() &&
10927       N0.getOperand(0).hasOneUse()) {
10928     SDValue N00 = N0.getOperand(0);
10929     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
10930       return SDValue();
10931     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
10932     if (!C || C->getZExtValue() != 1)
10933       return SDValue();
10934     return DAG.getNode(ISD::AND, dl, VT,
10935                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
10936                                    N00.getOperand(0), N00.getOperand(1)),
10937                        DAG.getConstant(1, VT));
10938   }
10939
10940   return SDValue();
10941 }
10942
10943 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
10944                                              DAGCombinerInfo &DCI) const {
10945   SelectionDAG &DAG = DCI.DAG;
10946   switch (N->getOpcode()) {
10947   default: break;
10948   case ISD::EXTRACT_VECTOR_ELT:
10949                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
10950   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
10951   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
10952   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
10953   case ISD::SHL:
10954   case ISD::SRA:
10955   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
10956   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
10957   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
10958   case X86ISD::FXOR:
10959   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
10960   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
10961   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
10962   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
10963   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
10964   case X86ISD::SHUFPS:      // Handle all target specific shuffles
10965   case X86ISD::SHUFPD:
10966   case X86ISD::PALIGN:
10967   case X86ISD::PUNPCKHBW:
10968   case X86ISD::PUNPCKHWD:
10969   case X86ISD::PUNPCKHDQ:
10970   case X86ISD::PUNPCKHQDQ:
10971   case X86ISD::UNPCKHPS:
10972   case X86ISD::UNPCKHPD:
10973   case X86ISD::PUNPCKLBW:
10974   case X86ISD::PUNPCKLWD:
10975   case X86ISD::PUNPCKLDQ:
10976   case X86ISD::PUNPCKLQDQ:
10977   case X86ISD::UNPCKLPS:
10978   case X86ISD::UNPCKLPD:
10979   case X86ISD::MOVHLPS:
10980   case X86ISD::MOVLHPS:
10981   case X86ISD::PSHUFD:
10982   case X86ISD::PSHUFHW:
10983   case X86ISD::PSHUFLW:
10984   case X86ISD::MOVSS:
10985   case X86ISD::MOVSD:
10986   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
10987   }
10988
10989   return SDValue();
10990 }
10991
10992 /// isTypeDesirableForOp - Return true if the target has native support for
10993 /// the specified value type and it is 'desirable' to use the type for the
10994 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
10995 /// instruction encodings are longer and some i16 instructions are slow.
10996 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
10997   if (!isTypeLegal(VT))
10998     return false;
10999   if (VT != MVT::i16)
11000     return true;
11001
11002   switch (Opc) {
11003   default:
11004     return true;
11005   case ISD::LOAD:
11006   case ISD::SIGN_EXTEND:
11007   case ISD::ZERO_EXTEND:
11008   case ISD::ANY_EXTEND:
11009   case ISD::SHL:
11010   case ISD::SRL:
11011   case ISD::SUB:
11012   case ISD::ADD:
11013   case ISD::MUL:
11014   case ISD::AND:
11015   case ISD::OR:
11016   case ISD::XOR:
11017     return false;
11018   }
11019 }
11020
11021 /// IsDesirableToPromoteOp - This method query the target whether it is
11022 /// beneficial for dag combiner to promote the specified node. If true, it
11023 /// should return the desired promotion type by reference.
11024 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
11025   EVT VT = Op.getValueType();
11026   if (VT != MVT::i16)
11027     return false;
11028
11029   bool Promote = false;
11030   bool Commute = false;
11031   switch (Op.getOpcode()) {
11032   default: break;
11033   case ISD::LOAD: {
11034     LoadSDNode *LD = cast<LoadSDNode>(Op);
11035     // If the non-extending load has a single use and it's not live out, then it
11036     // might be folded.
11037     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
11038                                                      Op.hasOneUse()*/) {
11039       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
11040              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
11041         // The only case where we'd want to promote LOAD (rather then it being
11042         // promoted as an operand is when it's only use is liveout.
11043         if (UI->getOpcode() != ISD::CopyToReg)
11044           return false;
11045       }
11046     }
11047     Promote = true;
11048     break;
11049   }
11050   case ISD::SIGN_EXTEND:
11051   case ISD::ZERO_EXTEND:
11052   case ISD::ANY_EXTEND:
11053     Promote = true;
11054     break;
11055   case ISD::SHL:
11056   case ISD::SRL: {
11057     SDValue N0 = Op.getOperand(0);
11058     // Look out for (store (shl (load), x)).
11059     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
11060       return false;
11061     Promote = true;
11062     break;
11063   }
11064   case ISD::ADD:
11065   case ISD::MUL:
11066   case ISD::AND:
11067   case ISD::OR:
11068   case ISD::XOR:
11069     Commute = true;
11070     // fallthrough
11071   case ISD::SUB: {
11072     SDValue N0 = Op.getOperand(0);
11073     SDValue N1 = Op.getOperand(1);
11074     if (!Commute && MayFoldLoad(N1))
11075       return false;
11076     // Avoid disabling potential load folding opportunities.
11077     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
11078       return false;
11079     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
11080       return false;
11081     Promote = true;
11082   }
11083   }
11084
11085   PVT = MVT::i32;
11086   return Promote;
11087 }
11088
11089 //===----------------------------------------------------------------------===//
11090 //                           X86 Inline Assembly Support
11091 //===----------------------------------------------------------------------===//
11092
11093 static bool LowerToBSwap(CallInst *CI) {
11094   // FIXME: this should verify that we are targetting a 486 or better.  If not,
11095   // we will turn this bswap into something that will be lowered to logical ops
11096   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
11097   // so don't worry about this.
11098
11099   // Verify this is a simple bswap.
11100   if (CI->getNumArgOperands() != 1 ||
11101       CI->getType() != CI->getArgOperand(0)->getType() ||
11102       !CI->getType()->isIntegerTy())
11103     return false;
11104
11105   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
11106   if (!Ty || Ty->getBitWidth() % 16 != 0)
11107     return false;
11108
11109   // Okay, we can do this xform, do so now.
11110   const Type *Tys[] = { Ty };
11111   Module *M = CI->getParent()->getParent()->getParent();
11112   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
11113
11114   Value *Op = CI->getArgOperand(0);
11115   Op = CallInst::Create(Int, Op, CI->getName(), CI);
11116
11117   CI->replaceAllUsesWith(Op);
11118   CI->eraseFromParent();
11119   return true;
11120 }
11121
11122 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
11123   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
11124   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
11125
11126   std::string AsmStr = IA->getAsmString();
11127
11128   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
11129   SmallVector<StringRef, 4> AsmPieces;
11130   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
11131
11132   switch (AsmPieces.size()) {
11133   default: return false;
11134   case 1:
11135     AsmStr = AsmPieces[0];
11136     AsmPieces.clear();
11137     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
11138
11139     // bswap $0
11140     if (AsmPieces.size() == 2 &&
11141         (AsmPieces[0] == "bswap" ||
11142          AsmPieces[0] == "bswapq" ||
11143          AsmPieces[0] == "bswapl") &&
11144         (AsmPieces[1] == "$0" ||
11145          AsmPieces[1] == "${0:q}")) {
11146       // No need to check constraints, nothing other than the equivalent of
11147       // "=r,0" would be valid here.
11148       return LowerToBSwap(CI);
11149     }
11150     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
11151     if (CI->getType()->isIntegerTy(16) &&
11152         AsmPieces.size() == 3 &&
11153         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
11154         AsmPieces[1] == "$$8," &&
11155         AsmPieces[2] == "${0:w}" &&
11156         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
11157       AsmPieces.clear();
11158       const std::string &Constraints = IA->getConstraintString();
11159       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
11160       std::sort(AsmPieces.begin(), AsmPieces.end());
11161       if (AsmPieces.size() == 4 &&
11162           AsmPieces[0] == "~{cc}" &&
11163           AsmPieces[1] == "~{dirflag}" &&
11164           AsmPieces[2] == "~{flags}" &&
11165           AsmPieces[3] == "~{fpsr}") {
11166         return LowerToBSwap(CI);
11167       }
11168     }
11169     break;
11170   case 3:
11171     if (CI->getType()->isIntegerTy(64) &&
11172         Constraints.size() >= 2 &&
11173         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
11174         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
11175       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
11176       SmallVector<StringRef, 4> Words;
11177       SplitString(AsmPieces[0], Words, " \t");
11178       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
11179         Words.clear();
11180         SplitString(AsmPieces[1], Words, " \t");
11181         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
11182           Words.clear();
11183           SplitString(AsmPieces[2], Words, " \t,");
11184           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
11185               Words[2] == "%edx") {
11186             return LowerToBSwap(CI);
11187           }
11188         }
11189       }
11190     }
11191     break;
11192   }
11193   return false;
11194 }
11195
11196
11197
11198 /// getConstraintType - Given a constraint letter, return the type of
11199 /// constraint it is for this target.
11200 X86TargetLowering::ConstraintType
11201 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
11202   if (Constraint.size() == 1) {
11203     switch (Constraint[0]) {
11204     case 'A':
11205       return C_Register;
11206     case 'f':
11207     case 'r':
11208     case 'R':
11209     case 'l':
11210     case 'q':
11211     case 'Q':
11212     case 'x':
11213     case 'y':
11214     case 'Y':
11215       return C_RegisterClass;
11216     case 'e':
11217     case 'Z':
11218       return C_Other;
11219     default:
11220       break;
11221     }
11222   }
11223   return TargetLowering::getConstraintType(Constraint);
11224 }
11225
11226 /// Examine constraint type and operand type and determine a weight value,
11227 /// where: -1 = invalid match, and 0 = so-so match to 3 = good match.
11228 /// This object must already have been set up with the operand type
11229 /// and the current alternative constraint selected.
11230 int X86TargetLowering::getSingleConstraintMatchWeight(
11231     AsmOperandInfo &info, const char *constraint) const {
11232   int weight = -1;
11233   Value *CallOperandVal = info.CallOperandVal;
11234     // If we don't have a value, we can't do a match,
11235     // but allow it at the lowest weight.
11236   if (CallOperandVal == NULL)
11237     return 0;
11238   // Look at the constraint type.
11239   switch (*constraint) {
11240   default:
11241     return TargetLowering::getSingleConstraintMatchWeight(info, constraint);
11242     break;
11243   case 'I':
11244     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
11245       if (C->getZExtValue() <= 31)
11246         weight = 3;
11247     }
11248     break;
11249   // etc.
11250   }
11251   return weight;
11252 }
11253
11254 /// LowerXConstraint - try to replace an X constraint, which matches anything,
11255 /// with another that has more specific requirements based on the type of the
11256 /// corresponding operand.
11257 const char *X86TargetLowering::
11258 LowerXConstraint(EVT ConstraintVT) const {
11259   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
11260   // 'f' like normal targets.
11261   if (ConstraintVT.isFloatingPoint()) {
11262     if (Subtarget->hasSSE2())
11263       return "Y";
11264     if (Subtarget->hasSSE1())
11265       return "x";
11266   }
11267
11268   return TargetLowering::LowerXConstraint(ConstraintVT);
11269 }
11270
11271 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
11272 /// vector.  If it is invalid, don't add anything to Ops.
11273 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
11274                                                      char Constraint,
11275                                                      std::vector<SDValue>&Ops,
11276                                                      SelectionDAG &DAG) const {
11277   SDValue Result(0, 0);
11278
11279   switch (Constraint) {
11280   default: break;
11281   case 'I':
11282     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11283       if (C->getZExtValue() <= 31) {
11284         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11285         break;
11286       }
11287     }
11288     return;
11289   case 'J':
11290     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11291       if (C->getZExtValue() <= 63) {
11292         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11293         break;
11294       }
11295     }
11296     return;
11297   case 'K':
11298     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11299       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
11300         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11301         break;
11302       }
11303     }
11304     return;
11305   case 'N':
11306     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11307       if (C->getZExtValue() <= 255) {
11308         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11309         break;
11310       }
11311     }
11312     return;
11313   case 'e': {
11314     // 32-bit signed value
11315     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11316       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11317                                            C->getSExtValue())) {
11318         // Widen to 64 bits here to get it sign extended.
11319         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
11320         break;
11321       }
11322     // FIXME gcc accepts some relocatable values here too, but only in certain
11323     // memory models; it's complicated.
11324     }
11325     return;
11326   }
11327   case 'Z': {
11328     // 32-bit unsigned value
11329     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11330       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11331                                            C->getZExtValue())) {
11332         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11333         break;
11334       }
11335     }
11336     // FIXME gcc accepts some relocatable values here too, but only in certain
11337     // memory models; it's complicated.
11338     return;
11339   }
11340   case 'i': {
11341     // Literal immediates are always ok.
11342     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
11343       // Widen to 64 bits here to get it sign extended.
11344       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
11345       break;
11346     }
11347
11348     // In any sort of PIC mode addresses need to be computed at runtime by
11349     // adding in a register or some sort of table lookup.  These can't
11350     // be used as immediates.
11351     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
11352       return;
11353
11354     // If we are in non-pic codegen mode, we allow the address of a global (with
11355     // an optional displacement) to be used with 'i'.
11356     GlobalAddressSDNode *GA = 0;
11357     int64_t Offset = 0;
11358
11359     // Match either (GA), (GA+C), (GA+C1+C2), etc.
11360     while (1) {
11361       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
11362         Offset += GA->getOffset();
11363         break;
11364       } else if (Op.getOpcode() == ISD::ADD) {
11365         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11366           Offset += C->getZExtValue();
11367           Op = Op.getOperand(0);
11368           continue;
11369         }
11370       } else if (Op.getOpcode() == ISD::SUB) {
11371         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11372           Offset += -C->getZExtValue();
11373           Op = Op.getOperand(0);
11374           continue;
11375         }
11376       }
11377
11378       // Otherwise, this isn't something we can handle, reject it.
11379       return;
11380     }
11381
11382     const GlobalValue *GV = GA->getGlobal();
11383     // If we require an extra load to get this address, as in PIC mode, we
11384     // can't accept it.
11385     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
11386                                                         getTargetMachine())))
11387       return;
11388
11389     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
11390                                         GA->getValueType(0), Offset);
11391     break;
11392   }
11393   }
11394
11395   if (Result.getNode()) {
11396     Ops.push_back(Result);
11397     return;
11398   }
11399   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
11400 }
11401
11402 std::vector<unsigned> X86TargetLowering::
11403 getRegClassForInlineAsmConstraint(const std::string &Constraint,
11404                                   EVT VT) const {
11405   if (Constraint.size() == 1) {
11406     // FIXME: not handling fp-stack yet!
11407     switch (Constraint[0]) {      // GCC X86 Constraint Letters
11408     default: break;  // Unknown constraint letter
11409     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
11410       if (Subtarget->is64Bit()) {
11411         if (VT == MVT::i32)
11412           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
11413                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
11414                                        X86::R10D,X86::R11D,X86::R12D,
11415                                        X86::R13D,X86::R14D,X86::R15D,
11416                                        X86::EBP, X86::ESP, 0);
11417         else if (VT == MVT::i16)
11418           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
11419                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
11420                                        X86::R10W,X86::R11W,X86::R12W,
11421                                        X86::R13W,X86::R14W,X86::R15W,
11422                                        X86::BP,  X86::SP, 0);
11423         else if (VT == MVT::i8)
11424           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
11425                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
11426                                        X86::R10B,X86::R11B,X86::R12B,
11427                                        X86::R13B,X86::R14B,X86::R15B,
11428                                        X86::BPL, X86::SPL, 0);
11429
11430         else if (VT == MVT::i64)
11431           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
11432                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
11433                                        X86::R10, X86::R11, X86::R12,
11434                                        X86::R13, X86::R14, X86::R15,
11435                                        X86::RBP, X86::RSP, 0);
11436
11437         break;
11438       }
11439       // 32-bit fallthrough
11440     case 'Q':   // Q_REGS
11441       if (VT == MVT::i32)
11442         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
11443       else if (VT == MVT::i16)
11444         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
11445       else if (VT == MVT::i8)
11446         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
11447       else if (VT == MVT::i64)
11448         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
11449       break;
11450     }
11451   }
11452
11453   return std::vector<unsigned>();
11454 }
11455
11456 std::pair<unsigned, const TargetRegisterClass*>
11457 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
11458                                                 EVT VT) const {
11459   // First, see if this is a constraint that directly corresponds to an LLVM
11460   // register class.
11461   if (Constraint.size() == 1) {
11462     // GCC Constraint Letters
11463     switch (Constraint[0]) {
11464     default: break;
11465     case 'r':   // GENERAL_REGS
11466     case 'l':   // INDEX_REGS
11467       if (VT == MVT::i8)
11468         return std::make_pair(0U, X86::GR8RegisterClass);
11469       if (VT == MVT::i16)
11470         return std::make_pair(0U, X86::GR16RegisterClass);
11471       if (VT == MVT::i32 || !Subtarget->is64Bit())
11472         return std::make_pair(0U, X86::GR32RegisterClass);
11473       return std::make_pair(0U, X86::GR64RegisterClass);
11474     case 'R':   // LEGACY_REGS
11475       if (VT == MVT::i8)
11476         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
11477       if (VT == MVT::i16)
11478         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
11479       if (VT == MVT::i32 || !Subtarget->is64Bit())
11480         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
11481       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
11482     case 'f':  // FP Stack registers.
11483       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
11484       // value to the correct fpstack register class.
11485       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
11486         return std::make_pair(0U, X86::RFP32RegisterClass);
11487       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
11488         return std::make_pair(0U, X86::RFP64RegisterClass);
11489       return std::make_pair(0U, X86::RFP80RegisterClass);
11490     case 'y':   // MMX_REGS if MMX allowed.
11491       if (!Subtarget->hasMMX()) break;
11492       return std::make_pair(0U, X86::VR64RegisterClass);
11493     case 'Y':   // SSE_REGS if SSE2 allowed
11494       if (!Subtarget->hasSSE2()) break;
11495       // FALL THROUGH.
11496     case 'x':   // SSE_REGS if SSE1 allowed
11497       if (!Subtarget->hasSSE1()) break;
11498
11499       switch (VT.getSimpleVT().SimpleTy) {
11500       default: break;
11501       // Scalar SSE types.
11502       case MVT::f32:
11503       case MVT::i32:
11504         return std::make_pair(0U, X86::FR32RegisterClass);
11505       case MVT::f64:
11506       case MVT::i64:
11507         return std::make_pair(0U, X86::FR64RegisterClass);
11508       // Vector types.
11509       case MVT::v16i8:
11510       case MVT::v8i16:
11511       case MVT::v4i32:
11512       case MVT::v2i64:
11513       case MVT::v4f32:
11514       case MVT::v2f64:
11515         return std::make_pair(0U, X86::VR128RegisterClass);
11516       }
11517       break;
11518     }
11519   }
11520
11521   // Use the default implementation in TargetLowering to convert the register
11522   // constraint into a member of a register class.
11523   std::pair<unsigned, const TargetRegisterClass*> Res;
11524   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
11525
11526   // Not found as a standard register?
11527   if (Res.second == 0) {
11528     // Map st(0) -> st(7) -> ST0
11529     if (Constraint.size() == 7 && Constraint[0] == '{' &&
11530         tolower(Constraint[1]) == 's' &&
11531         tolower(Constraint[2]) == 't' &&
11532         Constraint[3] == '(' &&
11533         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
11534         Constraint[5] == ')' &&
11535         Constraint[6] == '}') {
11536
11537       Res.first = X86::ST0+Constraint[4]-'0';
11538       Res.second = X86::RFP80RegisterClass;
11539       return Res;
11540     }
11541
11542     // GCC allows "st(0)" to be called just plain "st".
11543     if (StringRef("{st}").equals_lower(Constraint)) {
11544       Res.first = X86::ST0;
11545       Res.second = X86::RFP80RegisterClass;
11546       return Res;
11547     }
11548
11549     // flags -> EFLAGS
11550     if (StringRef("{flags}").equals_lower(Constraint)) {
11551       Res.first = X86::EFLAGS;
11552       Res.second = X86::CCRRegisterClass;
11553       return Res;
11554     }
11555
11556     // 'A' means EAX + EDX.
11557     if (Constraint == "A") {
11558       Res.first = X86::EAX;
11559       Res.second = X86::GR32_ADRegisterClass;
11560       return Res;
11561     }
11562     return Res;
11563   }
11564
11565   // Otherwise, check to see if this is a register class of the wrong value
11566   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11567   // turn into {ax},{dx}.
11568   if (Res.second->hasType(VT))
11569     return Res;   // Correct type already, nothing to do.
11570
11571   // All of the single-register GCC register classes map their values onto
11572   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11573   // really want an 8-bit or 32-bit register, map to the appropriate register
11574   // class and return the appropriate register.
11575   if (Res.second == X86::GR16RegisterClass) {
11576     if (VT == MVT::i8) {
11577       unsigned DestReg = 0;
11578       switch (Res.first) {
11579       default: break;
11580       case X86::AX: DestReg = X86::AL; break;
11581       case X86::DX: DestReg = X86::DL; break;
11582       case X86::CX: DestReg = X86::CL; break;
11583       case X86::BX: DestReg = X86::BL; break;
11584       }
11585       if (DestReg) {
11586         Res.first = DestReg;
11587         Res.second = X86::GR8RegisterClass;
11588       }
11589     } else if (VT == MVT::i32) {
11590       unsigned DestReg = 0;
11591       switch (Res.first) {
11592       default: break;
11593       case X86::AX: DestReg = X86::EAX; break;
11594       case X86::DX: DestReg = X86::EDX; break;
11595       case X86::CX: DestReg = X86::ECX; break;
11596       case X86::BX: DestReg = X86::EBX; break;
11597       case X86::SI: DestReg = X86::ESI; break;
11598       case X86::DI: DestReg = X86::EDI; break;
11599       case X86::BP: DestReg = X86::EBP; break;
11600       case X86::SP: DestReg = X86::ESP; break;
11601       }
11602       if (DestReg) {
11603         Res.first = DestReg;
11604         Res.second = X86::GR32RegisterClass;
11605       }
11606     } else if (VT == MVT::i64) {
11607       unsigned DestReg = 0;
11608       switch (Res.first) {
11609       default: break;
11610       case X86::AX: DestReg = X86::RAX; break;
11611       case X86::DX: DestReg = X86::RDX; break;
11612       case X86::CX: DestReg = X86::RCX; break;
11613       case X86::BX: DestReg = X86::RBX; break;
11614       case X86::SI: DestReg = X86::RSI; break;
11615       case X86::DI: DestReg = X86::RDI; break;
11616       case X86::BP: DestReg = X86::RBP; break;
11617       case X86::SP: DestReg = X86::RSP; break;
11618       }
11619       if (DestReg) {
11620         Res.first = DestReg;
11621         Res.second = X86::GR64RegisterClass;
11622       }
11623     }
11624   } else if (Res.second == X86::FR32RegisterClass ||
11625              Res.second == X86::FR64RegisterClass ||
11626              Res.second == X86::VR128RegisterClass) {
11627     // Handle references to XMM physical registers that got mapped into the
11628     // wrong class.  This can happen with constraints like {xmm0} where the
11629     // target independent register mapper will just pick the first match it can
11630     // find, ignoring the required type.
11631     if (VT == MVT::f32)
11632       Res.second = X86::FR32RegisterClass;
11633     else if (VT == MVT::f64)
11634       Res.second = X86::FR64RegisterClass;
11635     else if (X86::VR128RegisterClass->hasType(VT))
11636       Res.second = X86::VR128RegisterClass;
11637   }
11638
11639   return Res;
11640 }