lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Intrinsics.h"
  25 #include "llvm/ADT/VectorExtras.h"
  26 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  27 #include "llvm/CodeGen/CallingConvLower.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineFunction.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/SelectionDAG.h"
  32 #include "llvm/CodeGen/SSARegMap.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/ADT/StringExtras.h"
  37 using namespace llvm;
  38
  39 // FIXME: temporary.
  40 static cl::opt<bool> EnableFastCC("enable-x86-fastcc", cl::Hidden,
  41                                   cl::desc("Enable fastcc on X86"));
  42 X86TargetLowering::X86TargetLowering(TargetMachine &TM)
  43   : TargetLowering(TM) {
  44   Subtarget = &TM.getSubtarget<X86Subtarget>();
  45   X86ScalarSSE = Subtarget->hasSSE2();
  46   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  47
  48   // Set up the TargetLowering object.
  49
  50   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  51   setShiftAmountType(MVT::i8);
  52   setSetCCResultType(MVT::i8);
  53   setSetCCResultContents(ZeroOrOneSetCCResult);
  54   setSchedulingPreference(SchedulingForRegPressure);
  55   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  56   setStackPointerRegisterToSaveRestore(X86StackPtr);
  57
  58   if (Subtarget->isTargetDarwin()) {
  59     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  60     setUseUnderscoreSetJmp(false);
  61     setUseUnderscoreLongJmp(false);
  62   } else if (Subtarget->isTargetMingw()) {
  63     // MS runtime is weird: it exports _setjmp, but longjmp!
  64     setUseUnderscoreSetJmp(true);
  65     setUseUnderscoreLongJmp(false);
  66   } else {
  67     setUseUnderscoreSetJmp(true);
  68     setUseUnderscoreLongJmp(true);
  69   }
  70
  71   // Add legal addressing mode scale values.
  72   addLegalAddressScale(8);
  73   addLegalAddressScale(4);
  74   addLegalAddressScale(2);
  75   // Enter the ones which require both scale + index last. These are more
  76   // expensive.
  77   addLegalAddressScale(9);
  78   addLegalAddressScale(5);
  79   addLegalAddressScale(3);
  80
  81   // Set up the register classes.
  82   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  83   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  84   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  85   if (Subtarget->is64Bit())
  86     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  87
  88   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Expand);
  89
  90   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
  91   // operation.
  92   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  93   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
  94   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
  95
  96   if (Subtarget->is64Bit()) {
  97     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
  98     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
  99   } else {
 100     if (X86ScalarSSE)
 101       // If SSE i64 SINT_TO_FP is not available, expand i32 UINT_TO_FP.
 102       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Expand);
 103     else
 104       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 105   }
 106
 107   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 108   // this operation.
 109   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 110   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 111   // SSE has no i16 to fp conversion, only i32
 112   if (X86ScalarSSE)
 113     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 114   else {
 115     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 116     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 117   }
 118
 119   if (!Subtarget->is64Bit()) {
 120     // Custom lower SINT_TO_FP and FP_TO_SINT from/to i64 in 32-bit mode.
 121     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 122     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 123   }
 124
 125   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 126   // this operation.
 127   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 128   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 129
 130   if (X86ScalarSSE) {
 131     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 132   } else {
 133     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 134     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 135   }
 136
 137   // Handle FP_TO_UINT by promoting the destination to a larger signed
 138   // conversion.
 139   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 140   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 141   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 142
 143   if (Subtarget->is64Bit()) {
 144     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 145     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 146   } else {
 147     if (X86ScalarSSE && !Subtarget->hasSSE3())
 148       // Expand FP_TO_UINT into a select.
 149       // FIXME: We would like to use a Custom expander here eventually to do
 150       // the optimal thing for SSE vs. the default expansion in the legalizer.
 151       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 152     else
 153       // With SSE3 we can use fisttpll to convert to a signed i64.
 154       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 155   }
 156
 157   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 158   if (!X86ScalarSSE) {
 159     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 160     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 161   }
 162
 163   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 164   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 165   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 166   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 167   setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
 168   if (Subtarget->is64Bit())
 169     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Expand);
 170   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Expand);
 171   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Expand);
 172   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 173   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 174   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 175
 176   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 177   setOperationAction(ISD::CTTZ             , MVT::i8   , Expand);
 178   setOperationAction(ISD::CTLZ             , MVT::i8   , Expand);
 179   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 180   setOperationAction(ISD::CTTZ             , MVT::i16  , Expand);
 181   setOperationAction(ISD::CTLZ             , MVT::i16  , Expand);
 182   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 183   setOperationAction(ISD::CTTZ             , MVT::i32  , Expand);
 184   setOperationAction(ISD::CTLZ             , MVT::i32  , Expand);
 185   if (Subtarget->is64Bit()) {
 186     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 187     setOperationAction(ISD::CTTZ           , MVT::i64  , Expand);
 188     setOperationAction(ISD::CTLZ           , MVT::i64  , Expand);
 189   }
 190
 191   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 192   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 193
 194   // These should be promoted to a larger select which is supported.
 195   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 196   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 197   // X86 wants to expand cmov itself.
 198   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 199   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 200   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 201   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 202   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 203   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 204   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 205   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 206   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 207   if (Subtarget->is64Bit()) {
 208     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 209     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 210   }
 211   // X86 ret instruction may pop stack.
 212   setOperationAction(ISD::RET             , MVT::Other, Custom);
 213   // Darwin ABI issue.
 214   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 215   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 216   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 217   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 218   if (Subtarget->is64Bit()) {
 219     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 220     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 221     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 222     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 223   }
 224   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 225   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 226   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 227   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 228   // X86 wants to expand memset / memcpy itself.
 229   setOperationAction(ISD::MEMSET          , MVT::Other, Custom);
 230   setOperationAction(ISD::MEMCPY          , MVT::Other, Custom);
 231
 232   // We don't have line number support yet.
 233   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 234   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 235   // FIXME - use subtarget debug flags
 236   if (!Subtarget->isTargetDarwin() &&
 237       !Subtarget->isTargetELF() &&
 238       !Subtarget->isTargetCygMing())
 239     setOperationAction(ISD::LABEL, MVT::Other, Expand);
 240
 241   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 242   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 243
 244   // Use the default implementation.
 245   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 246   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 247   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 248   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 249   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 250   if (Subtarget->is64Bit())
 251     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 252   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Expand);
 253
 254   if (X86ScalarSSE) {
 255     // Set up the FP register classes.
 256     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 257     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 258
 259     // Use ANDPD to simulate FABS.
 260     setOperationAction(ISD::FABS , MVT::f64, Custom);
 261     setOperationAction(ISD::FABS , MVT::f32, Custom);
 262
 263     // Use XORP to simulate FNEG.
 264     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 265     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 266
 267     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 268     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 269     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 270
 271     // We don't support sin/cos/fmod
 272     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 273     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 274     setOperationAction(ISD::FREM , MVT::f64, Expand);
 275     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 276     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 277     setOperationAction(ISD::FREM , MVT::f32, Expand);
 278
 279     // Expand FP immediates into loads from the stack, except for the special
 280     // cases we handle.
 281     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 282     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 283     addLegalFPImmediate(+0.0); // xorps / xorpd
 284   } else {
 285     // Set up the FP register classes.
 286     addRegisterClass(MVT::f64, X86::RFPRegisterClass);
 287
 288     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 289     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 290     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 291
 292     if (!UnsafeFPMath) {
 293       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 294       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 295     }
 296
 297     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 298     addLegalFPImmediate(+0.0); // FLD0
 299     addLegalFPImmediate(+1.0); // FLD1
 300     addLegalFPImmediate(-0.0); // FLD0/FCHS
 301     addLegalFPImmediate(-1.0); // FLD1/FCHS
 302   }
 303
 304   // First set operation action for all vector types to expand. Then we
 305   // will selectively turn on ones that can be effectively codegen'd.
 306   for (unsigned VT = (unsigned)MVT::Vector + 1;
 307        VT != (unsigned)MVT::LAST_VALUETYPE; VT++) {
 308     setOperationAction(ISD::ADD , (MVT::ValueType)VT, Expand);
 309     setOperationAction(ISD::SUB , (MVT::ValueType)VT, Expand);
 310     setOperationAction(ISD::FADD, (MVT::ValueType)VT, Expand);
 311     setOperationAction(ISD::FSUB, (MVT::ValueType)VT, Expand);
 312     setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 313     setOperationAction(ISD::FMUL, (MVT::ValueType)VT, Expand);
 314     setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 315     setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 316     setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 317     setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 318     setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 319     setOperationAction(ISD::LOAD, (MVT::ValueType)VT, Expand);
 320     setOperationAction(ISD::VECTOR_SHUFFLE,     (MVT::ValueType)VT, Expand);
 321     setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 322     setOperationAction(ISD::INSERT_VECTOR_ELT,  (MVT::ValueType)VT, Expand);
 323   }
 324
 325   if (Subtarget->hasMMX()) {
 326     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 327     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 328     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 329
 330     // FIXME: add MMX packed arithmetics
 331     setOperationAction(ISD::BUILD_VECTOR,     MVT::v8i8,  Expand);
 332     setOperationAction(ISD::BUILD_VECTOR,     MVT::v4i16, Expand);
 333     setOperationAction(ISD::BUILD_VECTOR,     MVT::v2i32, Expand);
 334   }
 335
 336   if (Subtarget->hasSSE1()) {
 337     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 338
 339     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 340     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 341     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 342     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 343     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 344     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 345     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 346     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 347     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 348   }
 349
 350   if (Subtarget->hasSSE2()) {
 351     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 352     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 353     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 354     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 355     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 356
 357     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 358     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 359     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 360     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 361     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 362     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 363     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 364     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 365     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 366     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 367     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 368
 369     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 370     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 371     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 372     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 373     // Implement v4f32 insert_vector_elt in terms of SSE2 v8i16 ones.
 374     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 375
 376     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 377     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 378       setOperationAction(ISD::BUILD_VECTOR,        (MVT::ValueType)VT, Custom);
 379       setOperationAction(ISD::VECTOR_SHUFFLE,      (MVT::ValueType)VT, Custom);
 380       setOperationAction(ISD::EXTRACT_VECTOR_ELT,  (MVT::ValueType)VT, Custom);
 381     }
 382     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 383     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 384     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 385     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 386     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 387     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 388
 389     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 390     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 391       setOperationAction(ISD::AND,    (MVT::ValueType)VT, Promote);
 392       AddPromotedToType (ISD::AND,    (MVT::ValueType)VT, MVT::v2i64);
 393       setOperationAction(ISD::OR,     (MVT::ValueType)VT, Promote);
 394       AddPromotedToType (ISD::OR,     (MVT::ValueType)VT, MVT::v2i64);
 395       setOperationAction(ISD::XOR,    (MVT::ValueType)VT, Promote);
 396       AddPromotedToType (ISD::XOR,    (MVT::ValueType)VT, MVT::v2i64);
 397       setOperationAction(ISD::LOAD,   (MVT::ValueType)VT, Promote);
 398       AddPromotedToType (ISD::LOAD,   (MVT::ValueType)VT, MVT::v2i64);
 399       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 400       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v2i64);
 401     }
 402
 403     // Custom lower v2i64 and v2f64 selects.
 404     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 405     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 406     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 407     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 408   }
 409
 410   // We want to custom lower some of our intrinsics.
 411   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 412
 413   // We have target-specific dag combine patterns for the following nodes:
 414   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 415   setTargetDAGCombine(ISD::SELECT);
 416
 417   computeRegisterProperties();
 418
 419   // FIXME: These should be based on subtarget info. Plus, the values should
 420   // be smaller when we are in optimizing for size mode.
 421   maxStoresPerMemset = 16; // For %llvm.memset -> sequence of stores
 422   maxStoresPerMemcpy = 16; // For %llvm.memcpy -> sequence of stores
 423   maxStoresPerMemmove = 16; // For %llvm.memmove -> sequence of stores
 424   allowUnalignedMemoryAccesses = true; // x86 supports it!
 425 }
 426
 427
 428 //===----------------------------------------------------------------------===//
 429 //               Return Value Calling Convention Implementation
 430 //===----------------------------------------------------------------------===//
 431
 432 /// X86_RetCC_Assign - Implement the X86 return value conventions.  This returns
 433 /// true if the value wasn't handled by this CC.
 434 static bool X86_RetCC_Assign(unsigned ValNo, MVT::ValueType ValVT,
 435                              unsigned ArgFlags, CCState &State) {
 436   MVT::ValueType LocVT = ValVT;
 437   CCValAssign::LocInfo LocInfo = CCValAssign::Full;
 438
 439   // If this is a 32-bit value, assign to a 32-bit register if any are
 440   // available.
 441   if (LocVT == MVT::i8) {
 442     static const unsigned GPR8ArgRegs[] = { X86::AL, X86::DL };
 443     if (unsigned Reg = State.AllocateReg(GPR8ArgRegs, 2)) {
 444       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 445       return false;
 446     }
 447   }
 448   if (LocVT == MVT::i16) {
 449     static const unsigned GPR16ArgRegs[] = { X86::AX, X86::DX };
 450     if (unsigned Reg = State.AllocateReg(GPR16ArgRegs, 2)) {
 451       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 452       return false;
 453     }
 454   }
 455   if (LocVT == MVT::i32) {
 456     static const unsigned GPR32ArgRegs[] = { X86::EAX, X86::EDX };
 457     if (unsigned Reg = State.AllocateReg(GPR32ArgRegs, 2)) {
 458       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 459       return false;
 460     }
 461   }
 462   if (LocVT == MVT::i64) {
 463     static const unsigned GPR64ArgRegs[] = { X86::RAX, X86::RDX };
 464     if (unsigned Reg = State.AllocateReg(GPR64ArgRegs, 2)) {
 465       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 466       return false;
 467     }
 468   }
 469   if (MVT::isVector(LocVT)) {
 470     if (unsigned Reg = State.AllocateReg(X86::XMM0)) {
 471       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 472       return false;
 473     }
 474   }
 475   if (LocVT == MVT::f32 || LocVT == MVT::f64) {
 476     unsigned Reg;
 477     if (State.getTarget().getSubtarget<X86Subtarget>().is64Bit())
 478       Reg = X86::XMM0;         // FP values in X86-64 go in XMM0.
 479     else if (State.getCallingConv() == CallingConv::Fast &&
 480              State.getTarget().getSubtarget<X86Subtarget>().hasSSE2())
 481       Reg = X86::XMM0;         // FP values in X86-32 with fastcc go in XMM0.
 482     else
 483       Reg = X86::ST0;          // FP values in X86-32 go in ST0.
 484
 485     if ((Reg = State.AllocateReg(Reg))) {
 486       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 487       return false;
 488     }
 489   }
 490
 491   return true;
 492 }
 493
 494 /// LowerRET - Lower an ISD::RET node.
 495 SDOperand X86TargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG) {
 496   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
 497
 498   SmallVector<CCValAssign, 16> RVLocs;
 499   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
 500   CCState CCInfo(CC, getTargetMachine(), RVLocs);
 501
 502   // Determine which register each value should be copied into.
 503   for (unsigned i = 0; i != Op.getNumOperands() / 2; ++i) {
 504     if (X86_RetCC_Assign(i, Op.getOperand(i*2+1).getValueType(),
 505                          cast<ConstantSDNode>(Op.getOperand(i*2+2))->getValue(),
 506                          CCInfo))
 507       assert(0 && "Unhandled result type!");
 508   }
 509
 510   // If this is the first return lowered for this function, add the regs to the
 511   // liveout set for the function.
 512   if (DAG.getMachineFunction().liveout_empty()) {
 513     for (unsigned i = 0; i != RVLocs.size(); ++i)
 514       if (RVLocs[i].isRegLoc())
 515         DAG.getMachineFunction().addLiveOut(RVLocs[i].getLocReg());
 516   }
 517
 518   SDOperand Chain = Op.getOperand(0);
 519   SDOperand Flag;
 520
 521   // Copy the result values into the output registers.
 522   if (RVLocs.size() != 1 || !RVLocs[0].isRegLoc() ||
 523       RVLocs[0].getLocReg() != X86::ST0) {
 524     for (unsigned i = 0; i != RVLocs.size(); ++i) {
 525       CCValAssign &VA = RVLocs[i];
 526       assert(VA.isRegLoc() && "Can only return in registers!");
 527       Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1),
 528                                Flag);
 529       Flag = Chain.getValue(1);
 530     }
 531   } else {
 532     // We need to handle a destination of ST0 specially, because it isn't really
 533     // a register.
 534     SDOperand Value = Op.getOperand(1);
 535
 536     // If this is an FP return with ScalarSSE, we need to move the value from
 537     // an XMM register onto the fp-stack.
 538     if (X86ScalarSSE) {
 539       SDOperand MemLoc;
 540
 541       // If this is a load into a scalarsse value, don't store the loaded value
 542       // back to the stack, only to reload it: just replace the scalar-sse load.
 543       if (ISD::isNON_EXTLoad(Value.Val) &&
 544           (Chain == Value.getValue(1) || Chain == Value.getOperand(0))) {
 545         Chain  = Value.getOperand(0);
 546         MemLoc = Value.getOperand(1);
 547       } else {
 548         // Spill the value to memory and reload it into top of stack.
 549         unsigned Size = MVT::getSizeInBits(RVLocs[0].getValVT())/8;
 550         MachineFunction &MF = DAG.getMachineFunction();
 551         int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
 552         MemLoc = DAG.getFrameIndex(SSFI, getPointerTy());
 553         Chain = DAG.getStore(Op.getOperand(0), Value, MemLoc, NULL, 0);
 554       }
 555       SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other);
 556       SDOperand Ops[] = {Chain, MemLoc, DAG.getValueType(RVLocs[0].getValVT())};
 557       Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
 558       Chain = Value.getValue(1);
 559     }
 560
 561     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
 562     SDOperand Ops[] = { Chain, Value };
 563     Chain = DAG.getNode(X86ISD::FP_SET_RESULT, Tys, Ops, 2);
 564     Flag = Chain.getValue(1);
 565   }
 566
 567   SDOperand BytesToPop = DAG.getConstant(getBytesToPopOnReturn(), MVT::i16);
 568   if (Flag.Val)
 569     return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Chain, BytesToPop, Flag);
 570   else
 571     return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Chain, BytesToPop);
 572 }
 573
 574
 575 /// LowerCallResult - Lower the result values of an ISD::CALL into the
 576 /// appropriate copies out of appropriate physical registers.  This assumes that
 577 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
 578 /// being lowered.  The returns a SDNode with the same number of values as the
 579 /// ISD::CALL.
 580 SDNode *X86TargetLowering::
 581 LowerCallResult(SDOperand Chain, SDOperand InFlag, SDNode *TheCall,
 582                 unsigned CallingConv, SelectionDAG &DAG) {
 583   SmallVector<SDOperand, 8> ResultVals;
 584
 585   SmallVector<CCValAssign, 16> RVLocs;
 586   CCState CCInfo(CallingConv, getTargetMachine(), RVLocs);
 587
 588   for (unsigned i = 0, e = TheCall->getNumValues() - 1; i != e; ++i) {
 589     if (X86_RetCC_Assign(i, TheCall->getValueType(i), 0, CCInfo))
 590       assert(0 && "Unhandled result type!");
 591   }
 592
 593   // Copy all of the result registers out of their specified physreg.
 594   if (RVLocs.size() != 1 || RVLocs[0].getLocReg() != X86::ST0) {
 595     for (unsigned i = 0; i != RVLocs.size(); ++i) {
 596       Chain = DAG.getCopyFromReg(Chain, RVLocs[i].getLocReg(),
 597                                  RVLocs[i].getValVT(), InFlag).getValue(1);
 598       InFlag = Chain.getValue(2);
 599       ResultVals.push_back(Chain.getValue(0));
 600     }
 601   } else {
 602     // Copies from the FP stack are special, as ST0 isn't a valid register
 603     // before the fp stackifier runs.
 604
 605     // Copy ST0 into an RFP register with FP_GET_RESULT.
 606     SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
 607     SDOperand GROps[] = { Chain, InFlag };
 608     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys, GROps, 2);
 609     Chain  = RetVal.getValue(1);
 610     InFlag = RetVal.getValue(2);
 611
 612     // If we are using ScalarSSE, store ST(0) to the stack and reload it into
 613     // an XMM register.
 614     if (X86ScalarSSE) {
 615       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
 616       // shouldn't be necessary except that RFP cannot be live across
 617       // multiple blocks. When stackifier is fixed, they can be uncoupled.
 618       MachineFunction &MF = DAG.getMachineFunction();
 619       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
 620       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
 621       SDOperand Ops[] = {
 622         Chain, RetVal, StackSlot, DAG.getValueType(RVLocs[0].getValVT()), InFlag
 623       };
 624       Chain = DAG.getNode(X86ISD::FST, MVT::Other, Ops, 5);
 625       RetVal = DAG.getLoad(RVLocs[0].getValVT(), Chain, StackSlot, NULL, 0);
 626       Chain = RetVal.getValue(1);
 627     }
 628
 629     if (RVLocs[0].getValVT() == MVT::f32 && !X86ScalarSSE)
 630       // FIXME: we would really like to remember that this FP_ROUND
 631       // operation is okay to eliminate if we allow excess FP precision.
 632       RetVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, RetVal);
 633     ResultVals.push_back(RetVal);
 634   }
 635
 636   // Merge everything together with a MERGE_VALUES node.
 637   ResultVals.push_back(Chain);
 638   return DAG.getNode(ISD::MERGE_VALUES, TheCall->getVTList(),
 639                      &ResultVals[0], ResultVals.size()).Val;
 640 }
 641
 642
 643 //===----------------------------------------------------------------------===//
 644 //                C & StdCall Calling Convention implementation
 645 //===----------------------------------------------------------------------===//
 646 //  StdCall calling convention seems to be standard for many Windows' API
 647 //  routines and around. It differs from C calling convention just a little:
 648 //  callee should clean up the stack, not caller. Symbols should be also
 649 //  decorated in some fancy way :) It doesn't support any vector arguments.
 650
 651 /// AddLiveIn - This helper function adds the specified physical register to the
 652 /// MachineFunction as a live in value.  It also creates a corresponding virtual
 653 /// register for it.
 654 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
 655                           const TargetRegisterClass *RC) {
 656   assert(RC->contains(PReg) && "Not the correct regclass!");
 657   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
 658   MF.addLiveIn(PReg, VReg);
 659   return VReg;
 660 }
 661
 662 /// HowToPassArgument - Returns how an formal argument of the specified type
 663 /// should be passed. If it is through stack, returns the size of the stack
 664 /// slot; if it is through integer or XMM register, returns the number of
 665 /// integer or XMM registers are needed.
 666 static void
 667 HowToPassCallArgument(MVT::ValueType ObjectVT,
 668                       bool ArgInReg,
 669                       unsigned NumIntRegs, unsigned NumXMMRegs,
 670                       unsigned MaxNumIntRegs,
 671                       unsigned &ObjSize, unsigned &ObjIntRegs,
 672                       unsigned &ObjXMMRegs) {
 673   ObjSize = 0;
 674   ObjIntRegs = 0;
 675   ObjXMMRegs = 0;
 676
 677   if (MaxNumIntRegs>3) {
 678     // We don't have too much registers on ia32! :)
 679     MaxNumIntRegs = 3;
 680   }
 681
 682   switch (ObjectVT) {
 683   default: assert(0 && "Unhandled argument type!");
 684   case MVT::i8:
 685    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 686      ObjIntRegs = 1;
 687    else
 688      ObjSize = 1;
 689    break;
 690   case MVT::i16:
 691    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 692      ObjIntRegs = 1;
 693    else
 694      ObjSize = 2;
 695    break;
 696   case MVT::i32:
 697    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 698      ObjIntRegs = 1;
 699    else
 700      ObjSize = 4;
 701    break;
 702   case MVT::i64:
 703    if (ArgInReg && (NumIntRegs+2 <= MaxNumIntRegs)) {
 704      ObjIntRegs = 2;
 705    } else if (ArgInReg && (NumIntRegs+1 <= MaxNumIntRegs)) {
 706      ObjIntRegs = 1;
 707      ObjSize = 4;
 708    } else
 709      ObjSize = 8;
 710   case MVT::f32:
 711     ObjSize = 4;
 712     break;
 713   case MVT::f64:
 714     ObjSize = 8;
 715     break;
 716   case MVT::v16i8:
 717   case MVT::v8i16:
 718   case MVT::v4i32:
 719   case MVT::v2i64:
 720   case MVT::v4f32:
 721   case MVT::v2f64:
 722     if (NumXMMRegs < 4)
 723       ObjXMMRegs = 1;
 724     else
 725       ObjSize = 16;
 726     break;
 727   }
 728 }
 729
 730 SDOperand X86TargetLowering::LowerCCCArguments(SDOperand Op, SelectionDAG &DAG,
 731                                                bool isStdCall) {
 732   unsigned NumArgs = Op.Val->getNumValues() - 1;
 733   MachineFunction &MF = DAG.getMachineFunction();
 734   MachineFrameInfo *MFI = MF.getFrameInfo();
 735   SDOperand Root = Op.getOperand(0);
 736   SmallVector<SDOperand, 8> ArgValues;
 737   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 738
 739   // Add DAG nodes to load the arguments...  On entry to a function on the X86,
 740   // the stack frame looks like this:
 741   //
 742   // [ESP] -- return address
 743   // [ESP + 4] -- first argument (leftmost lexically)
 744   // [ESP + 8] -- second argument, if first argument is <= 4 bytes in size
 745   //    ...
 746   //
 747   unsigned ArgOffset   = 0; // Frame mechanisms handle retaddr slot
 748   unsigned NumSRetBytes= 0; // How much bytes on stack used for struct return
 749   unsigned NumXMMRegs  = 0; // XMM regs used for parameter passing.
 750   unsigned NumIntRegs  = 0; // Integer regs used for parameter passing
 751
 752   static const unsigned XMMArgRegs[] = {
 753     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
 754   };
 755   static const unsigned GPRArgRegs[][3] = {
 756     { X86::AL,  X86::DL,  X86::CL  },
 757     { X86::AX,  X86::DX,  X86::CX  },
 758     { X86::EAX, X86::EDX, X86::ECX }
 759   };
 760   static const TargetRegisterClass* GPRClasses[3] = {
 761     X86::GR8RegisterClass, X86::GR16RegisterClass, X86::GR32RegisterClass
 762   };
 763
 764   // Handle regparm attribute
 765   SmallVector<bool, 8> ArgInRegs(NumArgs, false);
 766   SmallVector<bool, 8> SRetArgs(NumArgs, false);
 767   if (!isVarArg) {
 768     for (unsigned i = 0; i<NumArgs; ++i) {
 769       unsigned Flags = cast<ConstantSDNode>(Op.getOperand(3+i))->getValue();
 770       ArgInRegs[i]   = (Flags >> 1) & 1;
 771       SRetArgs[i]    = (Flags >> 2) & 1;
 772     }
 773   }
 774
 775   for (unsigned i = 0; i < NumArgs; ++i) {
 776     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
 777     unsigned ArgIncrement = 4;
 778     unsigned ObjSize = 0;
 779     unsigned ObjXMMRegs = 0;
 780     unsigned ObjIntRegs = 0;
 781     unsigned Reg = 0;
 782     SDOperand ArgValue;
 783
 784     HowToPassCallArgument(ObjectVT,
 785                           ArgInRegs[i],
 786                           NumIntRegs, NumXMMRegs, 3,
 787                           ObjSize, ObjIntRegs, ObjXMMRegs);
 788
 789     if (ObjSize > 4)
 790       ArgIncrement = ObjSize;
 791
 792     if (ObjIntRegs || ObjXMMRegs) {
 793       switch (ObjectVT) {
 794       default: assert(0 && "Unhandled argument type!");
 795       case MVT::i8:
 796       case MVT::i16:
 797       case MVT::i32: {
 798        unsigned RegToUse = GPRArgRegs[ObjectVT-MVT::i8][NumIntRegs];
 799        Reg = AddLiveIn(MF, RegToUse, GPRClasses[ObjectVT-MVT::i8]);
 800        ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
 801        break;
 802       }
 803       case MVT::v16i8:
 804       case MVT::v8i16:
 805       case MVT::v4i32:
 806       case MVT::v2i64:
 807       case MVT::v4f32:
 808       case MVT::v2f64:
 809        assert(!isStdCall && "Unhandled argument type!");
 810        Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], X86::VR128RegisterClass);
 811        ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
 812        break;
 813       }
 814       NumIntRegs += ObjIntRegs;
 815       NumXMMRegs += ObjXMMRegs;
 816     }
 817     if (ObjSize) {
 818       // XMM arguments have to be aligned on 16-byte boundary.
 819       if (ObjSize == 16)
 820         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 821       // Create the SelectionDAG nodes corresponding to a load from this
 822       // parameter.
 823       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 824       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
 825       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
 826
 827       ArgOffset += ArgIncrement;   // Move on to the next argument.
 828       if (SRetArgs[i])
 829         NumSRetBytes += ArgIncrement;
 830     }
 831
 832     ArgValues.push_back(ArgValue);
 833   }
 834
 835   ArgValues.push_back(Root);
 836
 837   // If the function takes variable number of arguments, make a frame index for
 838   // the start of the first vararg value... for expansion of llvm.va_start.
 839   if (isVarArg)
 840     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
 841
 842   if (isStdCall && !isVarArg) {
 843     BytesToPopOnReturn  = ArgOffset;    // Callee pops everything..
 844     BytesCallerReserves = 0;
 845   } else {
 846     BytesToPopOnReturn  = NumSRetBytes; // Callee pops hidden struct pointer.
 847     BytesCallerReserves = ArgOffset;
 848   }
 849
 850   RegSaveFrameIndex = 0xAAAAAAA;  // X86-64 only.
 851   ReturnAddrIndex = 0;            // No return address slot generated yet.
 852
 853
 854   MF.getInfo<X86FunctionInfo>()->setBytesToPopOnReturn(BytesToPopOnReturn);
 855
 856   // Return the new list of results.
 857   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
 858                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
 859 }
 860
 861 SDOperand X86TargetLowering::LowerCCCCallTo(SDOperand Op, SelectionDAG &DAG,
 862                                             unsigned CC) {
 863   SDOperand Chain     = Op.getOperand(0);
 864   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 865   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
 866   SDOperand Callee    = Op.getOperand(4);
 867   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
 868
 869   static const unsigned XMMArgRegs[] = {
 870     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
 871   };
 872   static const unsigned GPR32ArgRegs[] = {
 873     X86::EAX, X86::EDX,  X86::ECX
 874   };
 875
 876   // Count how many bytes are to be pushed on the stack.
 877   unsigned NumBytes   = 0;
 878   // Keep track of the number of integer regs passed so far.
 879   unsigned NumIntRegs = 0;
 880   // Keep track of the number of XMM regs passed so far.
 881   unsigned NumXMMRegs = 0;
 882   // How much bytes on stack used for struct return
 883   unsigned NumSRetBytes= 0;
 884
 885   // Handle regparm attribute
 886   SmallVector<bool, 8> ArgInRegs(NumOps, false);
 887   SmallVector<bool, 8> SRetArgs(NumOps, false);
 888   for (unsigned i = 0; i<NumOps; ++i) {
 889     unsigned Flags =
 890       dyn_cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
 891     ArgInRegs[i] = (Flags >> 1) & 1;
 892     SRetArgs[i]  = (Flags >> 2) & 1;
 893   }
 894
 895   // Calculate stack frame size
 896   for (unsigned i = 0; i != NumOps; ++i) {
 897     SDOperand Arg = Op.getOperand(5+2*i);
 898     unsigned ArgIncrement = 4;
 899     unsigned ObjSize = 0;
 900     unsigned ObjIntRegs = 0;
 901     unsigned ObjXMMRegs = 0;
 902
 903     HowToPassCallArgument(Arg.getValueType(),
 904                           ArgInRegs[i],
 905                           NumIntRegs, NumXMMRegs, 3,
 906                           ObjSize, ObjIntRegs, ObjXMMRegs);
 907     if (ObjSize > 4)
 908       ArgIncrement = ObjSize;
 909
 910     NumIntRegs += ObjIntRegs;
 911     NumXMMRegs += ObjXMMRegs;
 912     if (ObjSize) {
 913       // XMM arguments have to be aligned on 16-byte boundary.
 914       if (ObjSize == 16)
 915         NumBytes = ((NumBytes + 15) / 16) * 16;
 916       NumBytes += ArgIncrement;
 917     }
 918   }
 919
 920   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
 921
 922   // Arguments go on the stack in reverse order, as specified by the ABI.
 923   unsigned ArgOffset = 0;
 924   NumXMMRegs = 0;
 925   NumIntRegs = 0;
 926   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
 927   SmallVector<SDOperand, 8> MemOpChains;
 928   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
 929   for (unsigned i = 0; i != NumOps; ++i) {
 930     SDOperand Arg = Op.getOperand(5+2*i);
 931     unsigned ArgIncrement = 4;
 932     unsigned ObjSize = 0;
 933     unsigned ObjIntRegs = 0;
 934     unsigned ObjXMMRegs = 0;
 935
 936     HowToPassCallArgument(Arg.getValueType(),
 937                           ArgInRegs[i],
 938                           NumIntRegs, NumXMMRegs, 3,
 939                           ObjSize, ObjIntRegs, ObjXMMRegs);
 940
 941     if (ObjSize > 4)
 942       ArgIncrement = ObjSize;
 943
 944     if (Arg.getValueType() == MVT::i8 || Arg.getValueType() == MVT::i16) {
 945       // Promote the integer to 32 bits.  If the input type is signed use a
 946       // sign extend, otherwise use a zero extend.
 947       unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
 948
 949       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 950       Arg = DAG.getNode(ExtOp, MVT::i32, Arg);
 951     }
 952
 953     if (ObjIntRegs || ObjXMMRegs) {
 954       switch (Arg.getValueType()) {
 955       default: assert(0 && "Unhandled argument type!");
 956       case MVT::i32:
 957        RegsToPass.push_back(std::make_pair(GPR32ArgRegs[NumIntRegs], Arg));
 958        break;
 959       case MVT::v16i8:
 960       case MVT::v8i16:
 961       case MVT::v4i32:
 962       case MVT::v2i64:
 963       case MVT::v4f32:
 964       case MVT::v2f64:
 965        RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
 966        break;
 967       }
 968
 969       NumIntRegs += ObjIntRegs;
 970       NumXMMRegs += ObjXMMRegs;
 971     }
 972     if (ObjSize) {
 973       // XMM arguments have to be aligned on 16-byte boundary.
 974       if (ObjSize == 16)
 975         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 976
 977       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 978       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
 979       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 980
 981       ArgOffset += ArgIncrement;   // Move on to the next argument.
 982       if (SRetArgs[i])
 983         NumSRetBytes += ArgIncrement;
 984     }
 985   }
 986
 987   // Sanity check: we haven't seen NumSRetBytes > 4
 988   assert((NumSRetBytes<=4) &&
 989          "Too much space for struct-return pointer requested");
 990
 991   if (!MemOpChains.empty())
 992     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 993                         &MemOpChains[0], MemOpChains.size());
 994
 995   // Build a sequence of copy-to-reg nodes chained together with token chain
 996   // and flag operands which copy the outgoing args into registers.
 997   SDOperand InFlag;
 998   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 999     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1000                              InFlag);
1001     InFlag = Chain.getValue(1);
1002   }
1003
1004   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1005   // GOT pointer.
1006   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1007       Subtarget->isPICStyleGOT()) {
1008     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1009                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1010                              InFlag);
1011     InFlag = Chain.getValue(1);
1012   }
1013
1014   // If the callee is a GlobalAddress node (quite common, every direct call is)
1015   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1016   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1017     // We should use extra load for direct calls to dllimported functions in
1018     // non-JIT mode.
1019     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1020                                         getTargetMachine(), true))
1021       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1022   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1023     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1024
1025   // Returns a chain & a flag for retval copy to use.
1026   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1027   SmallVector<SDOperand, 8> Ops;
1028   Ops.push_back(Chain);
1029   Ops.push_back(Callee);
1030
1031   // Add argument registers to the end of the list so that they are known live
1032   // into the call.
1033   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1034     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1035                                   RegsToPass[i].second.getValueType()));
1036
1037   // Add an implicit use GOT pointer in EBX.
1038   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1039       Subtarget->isPICStyleGOT())
1040     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1041
1042   if (InFlag.Val)
1043     Ops.push_back(InFlag);
1044
1045   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1046                       NodeTys, &Ops[0], Ops.size());
1047   InFlag = Chain.getValue(1);
1048
1049   // Create the CALLSEQ_END node.
1050   unsigned NumBytesForCalleeToPush = 0;
1051
1052   if (CC == CallingConv::X86_StdCall) {
1053     if (isVarArg)
1054       NumBytesForCalleeToPush = NumSRetBytes;
1055     else
1056       NumBytesForCalleeToPush = NumBytes;
1057   } else {
1058     // If this is is a call to a struct-return function, the callee
1059     // pops the hidden struct pointer, so we have to push it back.
1060     // This is common for Darwin/X86, Linux & Mingw32 targets.
1061     NumBytesForCalleeToPush = NumSRetBytes;
1062   }
1063
1064   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1065   Ops.clear();
1066   Ops.push_back(Chain);
1067   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1068   Ops.push_back(DAG.getConstant(NumBytesForCalleeToPush, getPointerTy()));
1069   Ops.push_back(InFlag);
1070   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1071   InFlag = Chain.getValue(1);
1072
1073   // Handle result values, copying them out of physregs into vregs that we
1074   // return.
1075   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
1076 }
1077
1078
1079 //===----------------------------------------------------------------------===//
1080 //                 X86-64 C Calling Convention implementation
1081 //===----------------------------------------------------------------------===//
1082
1083
1084 /// X86_64_CCC_AssignArgument - Implement the X86-64 C Calling Convention.  This
1085 /// returns true if the value was not handled by this calling convention.
1086 static bool X86_64_CCC_AssignArgument(unsigned ValNo,
1087                                       MVT::ValueType ArgVT, unsigned ArgFlags,
1088                                       CCState &State) {
1089   MVT::ValueType LocVT = ArgVT;
1090   CCValAssign::LocInfo LocInfo = CCValAssign::Full;
1091
1092   // Promote the integer to 32 bits.  If the input type is signed use a
1093   // sign extend, otherwise use a zero extend.
1094   if (ArgVT == MVT::i8 || ArgVT == MVT::i16) {
1095     LocVT = MVT::i32;
1096     LocInfo = (ArgFlags & 1) ? CCValAssign::SExt : CCValAssign::ZExt;
1097   }
1098
1099   // If this is a 32-bit value, assign to a 32-bit register if any are
1100   // available.
1101   if (LocVT == MVT::i32) {
1102     static const unsigned GPR32ArgRegs[] = {
1103       X86::EDI, X86::ESI, X86::EDX, X86::ECX, X86::R8D, X86::R9D
1104     };
1105     if (unsigned Reg = State.AllocateReg(GPR32ArgRegs, 6)) {
1106       State.addLoc(CCValAssign::getReg(ValNo, ArgVT, Reg, LocVT, LocInfo));
1107       return false;
1108     }
1109   }
1110
1111   // If this is a 64-bit value, assign to a 64-bit register if any are
1112   // available.
1113   if (LocVT == MVT::i64) {
1114     static const unsigned GPR64ArgRegs[] = {
1115       X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1116     };
1117     if (unsigned Reg = State.AllocateReg(GPR64ArgRegs, 6)) {
1118       State.addLoc(CCValAssign::getReg(ValNo, ArgVT, Reg, LocVT, LocInfo));
1119       return false;
1120     }
1121   }
1122
1123   // If this is a FP or vector type, assign to an XMM reg if any are
1124   // available.
1125   if (MVT::isVector(LocVT) || MVT::isFloatingPoint(LocVT)) {
1126     static const unsigned XMMArgRegs[] = {
1127       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1128       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1129     };
1130     if (unsigned Reg = State.AllocateReg(XMMArgRegs, 8)) {
1131       State.addLoc(CCValAssign::getReg(ValNo, ArgVT, Reg, LocVT, LocInfo));
1132       return false;
1133     }
1134   }
1135
1136   // Integer/FP values get stored in stack slots that are 8 bytes in size and
1137   // 8-byte aligned if there are no more registers to hold them.
1138   if (LocVT == MVT::i32 || LocVT == MVT::i64 ||
1139       LocVT == MVT::f32 || LocVT == MVT::f64) {
1140     unsigned Offset = State.AllocateStack(8, 8);
1141     State.addLoc(CCValAssign::getMem(ValNo, ArgVT, Offset, LocVT, LocInfo));
1142     return false;
1143   }
1144
1145   // Vectors get 16-byte stack slots that are 16-byte aligned.
1146   if (MVT::isVector(LocVT)) {
1147     unsigned Offset = State.AllocateStack(16, 16);
1148     State.addLoc(CCValAssign::getMem(ValNo, ArgVT, Offset, LocVT, LocInfo));
1149     return false;
1150   }
1151   return true;
1152 }
1153
1154
1155 SDOperand
1156 X86TargetLowering::LowerX86_64CCCArguments(SDOperand Op, SelectionDAG &DAG) {
1157   unsigned NumArgs = Op.Val->getNumValues() - 1;
1158   MachineFunction &MF = DAG.getMachineFunction();
1159   MachineFrameInfo *MFI = MF.getFrameInfo();
1160   SDOperand Root = Op.getOperand(0);
1161   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1162
1163   static const unsigned GPR64ArgRegs[] = {
1164     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
1165   };
1166   static const unsigned XMMArgRegs[] = {
1167     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1168     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1169   };
1170
1171   SmallVector<CCValAssign, 16> ArgLocs;
1172   CCState CCInfo(MF.getFunction()->getCallingConv(), getTargetMachine(),
1173                  ArgLocs);
1174
1175   for (unsigned i = 0; i != NumArgs; ++i) {
1176     MVT::ValueType ArgVT = Op.getValue(i).getValueType();
1177     unsigned ArgFlags = cast<ConstantSDNode>(Op.getOperand(3+i))->getValue();
1178     if (X86_64_CCC_AssignArgument(i, ArgVT, ArgFlags, CCInfo))
1179       assert(0 && "Unhandled argument type!");
1180   }
1181
1182   SmallVector<SDOperand, 8> ArgValues;
1183   unsigned LastVal = ~0U;
1184   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1185     CCValAssign &VA = ArgLocs[i];
1186     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1187     // places.
1188     assert(VA.getValNo() != LastVal &&
1189            "Don't support value assigned to multiple locs yet");
1190     LastVal = VA.getValNo();
1191
1192     if (VA.isRegLoc()) {
1193       MVT::ValueType RegVT = VA.getLocVT();
1194       TargetRegisterClass *RC;
1195       if (RegVT == MVT::i32)
1196         RC = X86::GR32RegisterClass;
1197       else if (RegVT == MVT::i64)
1198         RC = X86::GR64RegisterClass;
1199       else if (RegVT == MVT::f32)
1200         RC = X86::FR32RegisterClass;
1201       else if (RegVT == MVT::f64)
1202         RC = X86::FR64RegisterClass;
1203       else {
1204         assert(MVT::isVector(RegVT));
1205         RC = X86::VR128RegisterClass;
1206       }
1207
1208       SDOperand ArgValue = DAG.getCopyFromReg(Root, VA.getLocReg(), RegVT);
1209       AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
1210
1211       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1212       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1213       // right size.
1214       if (VA.getLocInfo() == CCValAssign::SExt)
1215         ArgValue = DAG.getNode(ISD::AssertSext, RegVT, ArgValue,
1216                                DAG.getValueType(VA.getValVT()));
1217       else if (VA.getLocInfo() == CCValAssign::ZExt)
1218         ArgValue = DAG.getNode(ISD::AssertZext, RegVT, ArgValue,
1219                                DAG.getValueType(VA.getValVT()));
1220
1221       if (VA.getLocInfo() != CCValAssign::Full)
1222         ArgValue = DAG.getNode(ISD::TRUNCATE, VA.getValVT(), ArgValue);
1223
1224       ArgValues.push_back(ArgValue);
1225     } else {
1226       assert(VA.isMemLoc());
1227
1228       // Create the nodes corresponding to a load from this parameter slot.
1229       int FI = MFI->CreateFixedObject(MVT::getSizeInBits(VA.getValVT())/8,
1230                                       VA.getLocMemOffset());
1231       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
1232       ArgValues.push_back(DAG.getLoad(VA.getValVT(), Root, FIN, NULL, 0));
1233     }
1234   }
1235
1236   unsigned StackSize = CCInfo.getNextStackOffset();
1237
1238   // If the function takes variable number of arguments, make a frame index for
1239   // the start of the first vararg value... for expansion of llvm.va_start.
1240   if (isVarArg) {
1241     unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs, 6);
1242     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1243
1244     // For X86-64, if there are vararg parameters that are passed via
1245     // registers, then we must store them to their spots on the stack so they
1246     // may be loaded by deferencing the result of va_next.
1247     VarArgsGPOffset = NumIntRegs * 8;
1248     VarArgsFPOffset = 6 * 8 + NumXMMRegs * 16;
1249     VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1250     RegSaveFrameIndex = MFI->CreateStackObject(6 * 8 + 8 * 16, 16);
1251
1252     // Store the integer parameter registers.
1253     SmallVector<SDOperand, 8> MemOps;
1254     SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1255     SDOperand FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1256                               DAG.getConstant(VarArgsGPOffset, getPointerTy()));
1257     for (; NumIntRegs != 6; ++NumIntRegs) {
1258       unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1259                                 X86::GR64RegisterClass);
1260       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1261       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1262       MemOps.push_back(Store);
1263       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1264                         DAG.getConstant(8, getPointerTy()));
1265     }
1266
1267     // Now store the XMM (fp + vector) parameter registers.
1268     FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1269                       DAG.getConstant(VarArgsFPOffset, getPointerTy()));
1270     for (; NumXMMRegs != 8; ++NumXMMRegs) {
1271       unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1272                                 X86::VR128RegisterClass);
1273       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::v4f32);
1274       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1275       MemOps.push_back(Store);
1276       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1277                         DAG.getConstant(16, getPointerTy()));
1278     }
1279     if (!MemOps.empty())
1280         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1281                            &MemOps[0], MemOps.size());
1282   }
1283
1284   ArgValues.push_back(Root);
1285
1286   ReturnAddrIndex = 0;     // No return address slot generated yet.
1287   BytesToPopOnReturn = 0;  // Callee pops nothing.
1288   BytesCallerReserves = StackSize;
1289
1290   // Return the new list of results.
1291   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1292                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
1293 }
1294
1295 SDOperand
1296 X86TargetLowering::LowerX86_64CCCCallTo(SDOperand Op, SelectionDAG &DAG,
1297                                         unsigned CC) {
1298   SDOperand Chain     = Op.getOperand(0);
1299   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1300   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1301   SDOperand Callee    = Op.getOperand(4);
1302   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1303
1304   SmallVector<CCValAssign, 16> ArgLocs;
1305   CCState CCInfo(CC, getTargetMachine(), ArgLocs);
1306
1307   for (unsigned i = 0; i != NumOps; ++i) {
1308     MVT::ValueType ArgVT = Op.getOperand(5+2*i).getValueType();
1309     unsigned ArgFlags =cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1310     if (X86_64_CCC_AssignArgument(i, ArgVT, ArgFlags, CCInfo))
1311       assert(0 && "Unhandled argument type!");
1312   }
1313
1314   // Get a count of how many bytes are to be pushed on the stack.
1315   unsigned NumBytes = CCInfo.getNextStackOffset();
1316   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1317
1318   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1319   SmallVector<SDOperand, 8> MemOpChains;
1320
1321   SDOperand StackPtr;
1322
1323   // Walk the register/memloc assignments, inserting copies/loads.
1324   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1325     CCValAssign &VA = ArgLocs[i];
1326     SDOperand Arg = Op.getOperand(5+2*VA.getValNo());
1327
1328     // Promote the value if needed.
1329     switch (VA.getLocInfo()) {
1330     default: assert(0 && "Unknown loc info!");
1331     case CCValAssign::Full: break;
1332     case CCValAssign::SExt:
1333       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1334       break;
1335     case CCValAssign::ZExt:
1336       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1337       break;
1338     case CCValAssign::AExt:
1339       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1340       break;
1341     }
1342
1343     if (VA.isRegLoc()) {
1344       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1345     } else {
1346       assert(VA.isMemLoc());
1347       if (StackPtr.Val == 0)
1348         StackPtr = DAG.getRegister(getStackPtrReg(), getPointerTy());
1349       SDOperand PtrOff = DAG.getConstant(VA.getLocMemOffset(), getPointerTy());
1350       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1351       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1352     }
1353   }
1354
1355   if (!MemOpChains.empty())
1356     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1357                         &MemOpChains[0], MemOpChains.size());
1358
1359   // Build a sequence of copy-to-reg nodes chained together with token chain
1360   // and flag operands which copy the outgoing args into registers.
1361   SDOperand InFlag;
1362   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1363     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1364                              InFlag);
1365     InFlag = Chain.getValue(1);
1366   }
1367
1368   if (isVarArg) {
1369     // From AMD64 ABI document:
1370     // For calls that may call functions that use varargs or stdargs
1371     // (prototype-less calls or calls to functions containing ellipsis (...) in
1372     // the declaration) %al is used as hidden argument to specify the number
1373     // of SSE registers used. The contents of %al do not need to match exactly
1374     // the number of registers, but must be an ubound on the number of SSE
1375     // registers used and is in the range 0 - 8 inclusive.
1376
1377     // Count the number of XMM registers allocated.
1378     static const unsigned XMMArgRegs[] = {
1379       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1380       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1381     };
1382     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1383
1384     Chain = DAG.getCopyToReg(Chain, X86::AL,
1385                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1386     InFlag = Chain.getValue(1);
1387   }
1388
1389   // If the callee is a GlobalAddress node (quite common, every direct call is)
1390   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1391   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1392     // We should use extra load for direct calls to dllimported functions in
1393     // non-JIT mode.
1394     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1395                                         getTargetMachine(), true))
1396       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1397   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1398     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1399
1400   // Returns a chain & a flag for retval copy to use.
1401   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1402   SmallVector<SDOperand, 8> Ops;
1403   Ops.push_back(Chain);
1404   Ops.push_back(Callee);
1405
1406   // Add argument registers to the end of the list so that they are known live
1407   // into the call.
1408   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1409     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1410                                   RegsToPass[i].second.getValueType()));
1411
1412   if (InFlag.Val)
1413     Ops.push_back(InFlag);
1414
1415   // FIXME: Do not generate X86ISD::TAILCALL for now.
1416   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1417                       NodeTys, &Ops[0], Ops.size());
1418   InFlag = Chain.getValue(1);
1419
1420   // Returns a flag for retval copy to use.
1421   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1422   Ops.clear();
1423   Ops.push_back(Chain);
1424   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1425   Ops.push_back(DAG.getConstant(0, getPointerTy()));
1426   Ops.push_back(InFlag);
1427   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1428   InFlag = Chain.getValue(1);
1429
1430   // Handle result values, copying them out of physregs into vregs that we
1431   // return.
1432   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
1433 }
1434
1435 //===----------------------------------------------------------------------===//
1436 //                 Fast & FastCall Calling Convention implementation
1437 //===----------------------------------------------------------------------===//
1438 //
1439 // The X86 'fast' calling convention passes up to two integer arguments in
1440 // registers (an appropriate portion of EAX/EDX), passes arguments in C order,
1441 // and requires that the callee pop its arguments off the stack (allowing proper
1442 // tail calls), and has the same return value conventions as C calling convs.
1443 //
1444 // This calling convention always arranges for the callee pop value to be 8n+4
1445 // bytes, which is needed for tail recursion elimination and stack alignment
1446 // reasons.
1447 //
1448 // Note that this can be enhanced in the future to pass fp vals in registers
1449 // (when we have a global fp allocator) and do other tricks.
1450 //
1451 //===----------------------------------------------------------------------===//
1452 // The X86 'fastcall' calling convention passes up to two integer arguments in
1453 // registers (an appropriate portion of ECX/EDX), passes arguments in C order,
1454 // and requires that the callee pop its arguments off the stack (allowing proper
1455 // tail calls), and has the same return value conventions as C calling convs.
1456 //
1457 // This calling convention always arranges for the callee pop value to be 8n+4
1458 // bytes, which is needed for tail recursion elimination and stack alignment
1459 // reasons.
1460 SDOperand
1461 X86TargetLowering::LowerFastCCArguments(SDOperand Op, SelectionDAG &DAG,
1462                                         bool isFastCall) {
1463   unsigned NumArgs = Op.Val->getNumValues()-1;
1464   MachineFunction &MF = DAG.getMachineFunction();
1465   MachineFrameInfo *MFI = MF.getFrameInfo();
1466   SDOperand Root = Op.getOperand(0);
1467   SmallVector<SDOperand, 8> ArgValues;
1468
1469   // Add DAG nodes to load the arguments...  On entry to a function the stack
1470   // frame looks like this:
1471   //
1472   // [ESP] -- return address
1473   // [ESP + 4] -- first nonreg argument (leftmost lexically)
1474   // [ESP + 8] -- second nonreg argument, if 1st argument is <= 4 bytes in size
1475   //    ...
1476   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
1477
1478   // Keep track of the number of integer regs passed so far.  This can be either
1479   // 0 (neither EAX/ECX or EDX used), 1 (EAX/ECX is used) or 2 (EAX/ECX and EDX
1480   // are both used).
1481   unsigned NumIntRegs = 0;
1482   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1483
1484   static const unsigned XMMArgRegs[] = {
1485     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1486   };
1487
1488   static const unsigned GPRArgRegs[][2][2] = {
1489     {{ X86::AL,  X86::DL },  { X86::CL,  X86::DL }},
1490     {{ X86::AX,  X86::DX },  { X86::CX,  X86::DX }},
1491     {{ X86::EAX, X86::EDX }, { X86::ECX,  X86::EDX }}
1492   };
1493
1494   static const TargetRegisterClass* GPRClasses[3] = {
1495     X86::GR8RegisterClass, X86::GR16RegisterClass, X86::GR32RegisterClass
1496   };
1497
1498   unsigned GPRInd = (isFastCall ? 1 : 0);
1499   for (unsigned i = 0; i < NumArgs; ++i) {
1500     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
1501     unsigned ArgIncrement = 4;
1502     unsigned ObjSize = 0;
1503     unsigned ObjXMMRegs = 0;
1504     unsigned ObjIntRegs = 0;
1505     unsigned Reg = 0;
1506     SDOperand ArgValue;
1507
1508     HowToPassCallArgument(ObjectVT,
1509                           true, // Use as much registers as possible
1510                           NumIntRegs, NumXMMRegs,
1511                           (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS),
1512                           ObjSize, ObjIntRegs, ObjXMMRegs);
1513
1514     if (ObjSize > 4)
1515       ArgIncrement = ObjSize;
1516
1517     if (ObjIntRegs || ObjXMMRegs) {
1518       switch (ObjectVT) {
1519       default: assert(0 && "Unhandled argument type!");
1520       case MVT::i8:
1521       case MVT::i16:
1522       case MVT::i32: {
1523         unsigned RegToUse = GPRArgRegs[ObjectVT-MVT::i8][GPRInd][NumIntRegs];
1524         Reg = AddLiveIn(MF, RegToUse, GPRClasses[ObjectVT-MVT::i8]);
1525         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1526         break;
1527       }
1528       case MVT::v16i8:
1529       case MVT::v8i16:
1530       case MVT::v4i32:
1531       case MVT::v2i64:
1532       case MVT::v4f32:
1533       case MVT::v2f64: {
1534         assert(!isFastCall && "Unhandled argument type!");
1535         Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], X86::VR128RegisterClass);
1536         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1537         break;
1538       }
1539       }
1540       NumIntRegs += ObjIntRegs;
1541       NumXMMRegs += ObjXMMRegs;
1542     }
1543     if (ObjSize) {
1544       // XMM arguments have to be aligned on 16-byte boundary.
1545       if (ObjSize == 16)
1546         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1547       // Create the SelectionDAG nodes corresponding to a load from this
1548       // parameter.
1549       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
1550       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
1551       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
1552
1553       ArgOffset += ArgIncrement;   // Move on to the next argument.
1554     }
1555
1556     ArgValues.push_back(ArgValue);
1557   }
1558
1559   ArgValues.push_back(Root);
1560
1561   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1562   // arguments and the arguments after the retaddr has been pushed are aligned.
1563   if ((ArgOffset & 7) == 0)
1564     ArgOffset += 4;
1565
1566   VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1567   RegSaveFrameIndex = 0xAAAAAAA;   // X86-64 only.
1568   ReturnAddrIndex = 0;             // No return address slot generated yet.
1569   BytesToPopOnReturn = ArgOffset;  // Callee pops all stack arguments.
1570   BytesCallerReserves = 0;
1571
1572   MF.getInfo<X86FunctionInfo>()->setBytesToPopOnReturn(BytesToPopOnReturn);
1573
1574   // Finally, inform the code generator which regs we return values in.
1575   switch (getValueType(MF.getFunction()->getReturnType())) {
1576   default: assert(0 && "Unknown type!");
1577   case MVT::isVoid: break;
1578   case MVT::i1:
1579   case MVT::i8:
1580   case MVT::i16:
1581   case MVT::i32:
1582     MF.addLiveOut(X86::EAX);
1583     break;
1584   case MVT::i64:
1585     MF.addLiveOut(X86::EAX);
1586     MF.addLiveOut(X86::EDX);
1587     break;
1588   case MVT::f32:
1589   case MVT::f64:
1590     MF.addLiveOut(X86::ST0);
1591     break;
1592   case MVT::v16i8:
1593   case MVT::v8i16:
1594   case MVT::v4i32:
1595   case MVT::v2i64:
1596   case MVT::v4f32:
1597   case MVT::v2f64:
1598     assert(!isFastCall && "Unknown result type");
1599     MF.addLiveOut(X86::XMM0);
1600     break;
1601   }
1602
1603   // Return the new list of results.
1604   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1605                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
1606 }
1607
1608 SDOperand X86TargetLowering::LowerFastCCCallTo(SDOperand Op, SelectionDAG &DAG,
1609                                                unsigned CC) {
1610   SDOperand Chain     = Op.getOperand(0);
1611   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1612   SDOperand Callee    = Op.getOperand(4);
1613   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1614
1615   // Count how many bytes are to be pushed on the stack.
1616   unsigned NumBytes = 0;
1617
1618   // Keep track of the number of integer regs passed so far.  This can be either
1619   // 0 (neither EAX/ECX or EDX used), 1 (EAX/ECX is used) or 2 (EAX/ECX and EDX
1620   // are both used).
1621   unsigned NumIntRegs = 0;
1622   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1623
1624   static const unsigned GPRArgRegs[][2][2] = {
1625     {{ X86::AL,  X86::DL },  { X86::CL,  X86::DL }},
1626     {{ X86::AX,  X86::DX },  { X86::CX,  X86::DX }},
1627     {{ X86::EAX, X86::EDX }, { X86::ECX,  X86::EDX }}
1628   };
1629   static const unsigned XMMArgRegs[] = {
1630     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1631   };
1632
1633   bool isFastCall = CC == CallingConv::X86_FastCall;
1634   unsigned GPRInd = isFastCall ? 1 : 0;
1635   for (unsigned i = 0; i != NumOps; ++i) {
1636     SDOperand Arg = Op.getOperand(5+2*i);
1637
1638     switch (Arg.getValueType()) {
1639     default: assert(0 && "Unknown value type!");
1640     case MVT::i8:
1641     case MVT::i16:
1642     case MVT::i32: {
1643      unsigned MaxNumIntRegs = (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS);
1644      if (NumIntRegs < MaxNumIntRegs) {
1645        ++NumIntRegs;
1646        break;
1647      }
1648      } // Fall through
1649     case MVT::f32:
1650       NumBytes += 4;
1651       break;
1652     case MVT::f64:
1653       NumBytes += 8;
1654       break;
1655     case MVT::v16i8:
1656     case MVT::v8i16:
1657     case MVT::v4i32:
1658     case MVT::v2i64:
1659     case MVT::v4f32:
1660     case MVT::v2f64:
1661       assert(!isFastCall && "Unknown value type!");
1662       if (NumXMMRegs < 4)
1663         NumXMMRegs++;
1664       else {
1665         // XMM arguments have to be aligned on 16-byte boundary.
1666         NumBytes = ((NumBytes + 15) / 16) * 16;
1667         NumBytes += 16;
1668       }
1669       break;
1670     }
1671   }
1672
1673   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1674   // arguments and the arguments after the retaddr has been pushed are aligned.
1675   if ((NumBytes & 7) == 0)
1676     NumBytes += 4;
1677
1678   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1679
1680   // Arguments go on the stack in reverse order, as specified by the ABI.
1681   unsigned ArgOffset = 0;
1682   NumIntRegs = 0;
1683   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1684   SmallVector<SDOperand, 8> MemOpChains;
1685   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
1686   for (unsigned i = 0; i != NumOps; ++i) {
1687     SDOperand Arg = Op.getOperand(5+2*i);
1688
1689     switch (Arg.getValueType()) {
1690     default: assert(0 && "Unexpected ValueType for argument!");
1691     case MVT::i8:
1692     case MVT::i16:
1693     case MVT::i32: {
1694      unsigned MaxNumIntRegs = (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS);
1695      if (NumIntRegs < MaxNumIntRegs) {
1696        unsigned RegToUse =
1697          GPRArgRegs[Arg.getValueType()-MVT::i8][GPRInd][NumIntRegs];
1698        RegsToPass.push_back(std::make_pair(RegToUse, Arg));
1699        ++NumIntRegs;
1700        break;
1701      }
1702     } // Fall through
1703     case MVT::f32: {
1704       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1705       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1706       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1707       ArgOffset += 4;
1708       break;
1709     }
1710     case MVT::f64: {
1711       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1712       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1713       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1714       ArgOffset += 8;
1715       break;
1716     }
1717     case MVT::v16i8:
1718     case MVT::v8i16:
1719     case MVT::v4i32:
1720     case MVT::v2i64:
1721     case MVT::v4f32:
1722     case MVT::v2f64:
1723       assert(!isFastCall && "Unexpected ValueType for argument!");
1724       if (NumXMMRegs < 4) {
1725         RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
1726         NumXMMRegs++;
1727       } else {
1728         // XMM arguments have to be aligned on 16-byte boundary.
1729         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1730         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1731         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1732         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1733         ArgOffset += 16;
1734       }
1735       break;
1736     }
1737   }
1738
1739   if (!MemOpChains.empty())
1740     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1741                         &MemOpChains[0], MemOpChains.size());
1742
1743   // Build a sequence of copy-to-reg nodes chained together with token chain
1744   // and flag operands which copy the outgoing args into registers.
1745   SDOperand InFlag;
1746   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1747     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1748                              InFlag);
1749     InFlag = Chain.getValue(1);
1750   }
1751
1752   // If the callee is a GlobalAddress node (quite common, every direct call is)
1753   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1754   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1755     // We should use extra load for direct calls to dllimported functions in
1756     // non-JIT mode.
1757     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1758                                         getTargetMachine(), true))
1759       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1760   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1761     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1762
1763   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1764   // GOT pointer.
1765   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1766       Subtarget->isPICStyleGOT()) {
1767     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1768                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1769                              InFlag);
1770     InFlag = Chain.getValue(1);
1771   }
1772
1773   // Returns a chain & a flag for retval copy to use.
1774   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1775   SmallVector<SDOperand, 8> Ops;
1776   Ops.push_back(Chain);
1777   Ops.push_back(Callee);
1778
1779   // Add argument registers to the end of the list so that they are known live
1780   // into the call.
1781   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1782     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1783                                   RegsToPass[i].second.getValueType()));
1784
1785   // Add an implicit use GOT pointer in EBX.
1786   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1787       Subtarget->isPICStyleGOT())
1788     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1789
1790   if (InFlag.Val)
1791     Ops.push_back(InFlag);
1792
1793   // FIXME: Do not generate X86ISD::TAILCALL for now.
1794   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1795                       NodeTys, &Ops[0], Ops.size());
1796   InFlag = Chain.getValue(1);
1797
1798   // Returns a flag for retval copy to use.
1799   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1800   Ops.clear();
1801   Ops.push_back(Chain);
1802   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1803   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1804   Ops.push_back(InFlag);
1805   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1806   InFlag = Chain.getValue(1);
1807
1808   // Handle result values, copying them out of physregs into vregs that we
1809   // return.
1810   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
1811 }
1812
1813 SDOperand X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
1814   if (ReturnAddrIndex == 0) {
1815     // Set up a frame object for the return address.
1816     MachineFunction &MF = DAG.getMachineFunction();
1817     if (Subtarget->is64Bit())
1818       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(8, -8);
1819     else
1820       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(4, -4);
1821   }
1822
1823   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
1824 }
1825
1826
1827
1828 /// translateX86CC - do a one to one translation of a ISD::CondCode to the X86
1829 /// specific condition code. It returns a false if it cannot do a direct
1830 /// translation. X86CC is the translated CondCode.  LHS/RHS are modified as
1831 /// needed.
1832 static bool translateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
1833                            unsigned &X86CC, SDOperand &LHS, SDOperand &RHS,
1834                            SelectionDAG &DAG) {
1835   X86CC = X86::COND_INVALID;
1836   if (!isFP) {
1837     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
1838       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
1839         // X > -1   -> X == 0, jump !sign.
1840         RHS = DAG.getConstant(0, RHS.getValueType());
1841         X86CC = X86::COND_NS;
1842         return true;
1843       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
1844         // X < 0   -> X == 0, jump on sign.
1845         X86CC = X86::COND_S;
1846         return true;
1847       }
1848     }
1849
1850     switch (SetCCOpcode) {
1851     default: break;
1852     case ISD::SETEQ:  X86CC = X86::COND_E;  break;
1853     case ISD::SETGT:  X86CC = X86::COND_G;  break;
1854     case ISD::SETGE:  X86CC = X86::COND_GE; break;
1855     case ISD::SETLT:  X86CC = X86::COND_L;  break;
1856     case ISD::SETLE:  X86CC = X86::COND_LE; break;
1857     case ISD::SETNE:  X86CC = X86::COND_NE; break;
1858     case ISD::SETULT: X86CC = X86::COND_B;  break;
1859     case ISD::SETUGT: X86CC = X86::COND_A;  break;
1860     case ISD::SETULE: X86CC = X86::COND_BE; break;
1861     case ISD::SETUGE: X86CC = X86::COND_AE; break;
1862     }
1863   } else {
1864     // On a floating point condition, the flags are set as follows:
1865     // ZF  PF  CF   op
1866     //  0 | 0 | 0 | X > Y
1867     //  0 | 0 | 1 | X < Y
1868     //  1 | 0 | 0 | X == Y
1869     //  1 | 1 | 1 | unordered
1870     bool Flip = false;
1871     switch (SetCCOpcode) {
1872     default: break;
1873     case ISD::SETUEQ:
1874     case ISD::SETEQ: X86CC = X86::COND_E;  break;
1875     case ISD::SETOLT: Flip = true; // Fallthrough
1876     case ISD::SETOGT:
1877     case ISD::SETGT: X86CC = X86::COND_A;  break;
1878     case ISD::SETOLE: Flip = true; // Fallthrough
1879     case ISD::SETOGE:
1880     case ISD::SETGE: X86CC = X86::COND_AE; break;
1881     case ISD::SETUGT: Flip = true; // Fallthrough
1882     case ISD::SETULT:
1883     case ISD::SETLT: X86CC = X86::COND_B;  break;
1884     case ISD::SETUGE: Flip = true; // Fallthrough
1885     case ISD::SETULE:
1886     case ISD::SETLE: X86CC = X86::COND_BE; break;
1887     case ISD::SETONE:
1888     case ISD::SETNE: X86CC = X86::COND_NE; break;
1889     case ISD::SETUO: X86CC = X86::COND_P;  break;
1890     case ISD::SETO:  X86CC = X86::COND_NP; break;
1891     }
1892     if (Flip)
1893       std::swap(LHS, RHS);
1894   }
1895
1896   return X86CC != X86::COND_INVALID;
1897 }
1898
1899 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
1900 /// code. Current x86 isa includes the following FP cmov instructions:
1901 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
1902 static bool hasFPCMov(unsigned X86CC) {
1903   switch (X86CC) {
1904   default:
1905     return false;
1906   case X86::COND_B:
1907   case X86::COND_BE:
1908   case X86::COND_E:
1909   case X86::COND_P:
1910   case X86::COND_A:
1911   case X86::COND_AE:
1912   case X86::COND_NE:
1913   case X86::COND_NP:
1914     return true;
1915   }
1916 }
1917
1918 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
1919 /// true if Op is undef or if its value falls within the specified range (L, H].
1920 static bool isUndefOrInRange(SDOperand Op, unsigned Low, unsigned Hi) {
1921   if (Op.getOpcode() == ISD::UNDEF)
1922     return true;
1923
1924   unsigned Val = cast<ConstantSDNode>(Op)->getValue();
1925   return (Val >= Low && Val < Hi);
1926 }
1927
1928 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
1929 /// true if Op is undef or if its value equal to the specified value.
1930 static bool isUndefOrEqual(SDOperand Op, unsigned Val) {
1931   if (Op.getOpcode() == ISD::UNDEF)
1932     return true;
1933   return cast<ConstantSDNode>(Op)->getValue() == Val;
1934 }
1935
1936 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
1937 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
1938 bool X86::isPSHUFDMask(SDNode *N) {
1939   assert(N->getOpcode() == ISD::BUILD_VECTOR);
1940
1941   if (N->getNumOperands() != 4)
1942     return false;
1943
1944   // Check if the value doesn't reference the second vector.
1945   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1946     SDOperand Arg = N->getOperand(i);
1947     if (Arg.getOpcode() == ISD::UNDEF) continue;
1948     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
1949     if (cast<ConstantSDNode>(Arg)->getValue() >= 4)
1950       return false;
1951   }
1952
1953   return true;
1954 }
1955
1956 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
1957 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
1958 bool X86::isPSHUFHWMask(SDNode *N) {
1959   assert(N->getOpcode() == ISD::BUILD_VECTOR);
1960
1961   if (N->getNumOperands() != 8)
1962     return false;
1963
1964   // Lower quadword copied in order.
1965   for (unsigned i = 0; i != 4; ++i) {
1966     SDOperand Arg = N->getOperand(i);
1967     if (Arg.getOpcode() == ISD::UNDEF) continue;
1968     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
1969     if (cast<ConstantSDNode>(Arg)->getValue() != i)
1970       return false;
1971   }
1972
1973   // Upper quadword shuffled.
1974   for (unsigned i = 4; i != 8; ++i) {
1975     SDOperand Arg = N->getOperand(i);
1976     if (Arg.getOpcode() == ISD::UNDEF) continue;
1977     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
1978     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
1979     if (Val < 4 || Val > 7)
1980       return false;
1981   }
1982
1983   return true;
1984 }
1985
1986 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
1987 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
1988 bool X86::isPSHUFLWMask(SDNode *N) {
1989   assert(N->getOpcode() == ISD::BUILD_VECTOR);
1990
1991   if (N->getNumOperands() != 8)
1992     return false;
1993
1994   // Upper quadword copied in order.
1995   for (unsigned i = 4; i != 8; ++i)
1996     if (!isUndefOrEqual(N->getOperand(i), i))
1997       return false;
1998
1999   // Lower quadword shuffled.
2000   for (unsigned i = 0; i != 4; ++i)
2001     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2002       return false;
2003
2004   return true;
2005 }
2006
2007 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2008 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2009 static bool isSHUFPMask(const SDOperand *Elems, unsigned NumElems) {
2010   if (NumElems != 2 && NumElems != 4) return false;
2011
2012   unsigned Half = NumElems / 2;
2013   for (unsigned i = 0; i < Half; ++i)
2014     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2015       return false;
2016   for (unsigned i = Half; i < NumElems; ++i)
2017     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2018       return false;
2019
2020   return true;
2021 }
2022
2023 bool X86::isSHUFPMask(SDNode *N) {
2024   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2025   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2026 }
2027
2028 /// isCommutedSHUFP - Returns true if the shuffle mask is except
2029 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2030 /// half elements to come from vector 1 (which would equal the dest.) and
2031 /// the upper half to come from vector 2.
2032 static bool isCommutedSHUFP(const SDOperand *Ops, unsigned NumOps) {
2033   if (NumOps != 2 && NumOps != 4) return false;
2034
2035   unsigned Half = NumOps / 2;
2036   for (unsigned i = 0; i < Half; ++i)
2037     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2038       return false;
2039   for (unsigned i = Half; i < NumOps; ++i)
2040     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2041       return false;
2042   return true;
2043 }
2044
2045 static bool isCommutedSHUFP(SDNode *N) {
2046   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2047   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2048 }
2049
2050 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2051 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2052 bool X86::isMOVHLPSMask(SDNode *N) {
2053   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2054
2055   if (N->getNumOperands() != 4)
2056     return false;
2057
2058   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2059   return isUndefOrEqual(N->getOperand(0), 6) &&
2060          isUndefOrEqual(N->getOperand(1), 7) &&
2061          isUndefOrEqual(N->getOperand(2), 2) &&
2062          isUndefOrEqual(N->getOperand(3), 3);
2063 }
2064
2065 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2066 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2067 /// <2, 3, 2, 3>
2068 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2069   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2070
2071   if (N->getNumOperands() != 4)
2072     return false;
2073
2074   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2075   return isUndefOrEqual(N->getOperand(0), 2) &&
2076          isUndefOrEqual(N->getOperand(1), 3) &&
2077          isUndefOrEqual(N->getOperand(2), 2) &&
2078          isUndefOrEqual(N->getOperand(3), 3);
2079 }
2080
2081 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2082 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2083 bool X86::isMOVLPMask(SDNode *N) {
2084   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2085
2086   unsigned NumElems = N->getNumOperands();
2087   if (NumElems != 2 && NumElems != 4)
2088     return false;
2089
2090   for (unsigned i = 0; i < NumElems/2; ++i)
2091     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2092       return false;
2093
2094   for (unsigned i = NumElems/2; i < NumElems; ++i)
2095     if (!isUndefOrEqual(N->getOperand(i), i))
2096       return false;
2097
2098   return true;
2099 }
2100
2101 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2102 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2103 /// and MOVLHPS.
2104 bool X86::isMOVHPMask(SDNode *N) {
2105   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2106
2107   unsigned NumElems = N->getNumOperands();
2108   if (NumElems != 2 && NumElems != 4)
2109     return false;
2110
2111   for (unsigned i = 0; i < NumElems/2; ++i)
2112     if (!isUndefOrEqual(N->getOperand(i), i))
2113       return false;
2114
2115   for (unsigned i = 0; i < NumElems/2; ++i) {
2116     SDOperand Arg = N->getOperand(i + NumElems/2);
2117     if (!isUndefOrEqual(Arg, i + NumElems))
2118       return false;
2119   }
2120
2121   return true;
2122 }
2123
2124 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2125 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2126 bool static isUNPCKLMask(const SDOperand *Elts, unsigned NumElts,
2127                          bool V2IsSplat = false) {
2128   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2129     return false;
2130
2131   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2132     SDOperand BitI  = Elts[i];
2133     SDOperand BitI1 = Elts[i+1];
2134     if (!isUndefOrEqual(BitI, j))
2135       return false;
2136     if (V2IsSplat) {
2137       if (isUndefOrEqual(BitI1, NumElts))
2138         return false;
2139     } else {
2140       if (!isUndefOrEqual(BitI1, j + NumElts))
2141         return false;
2142     }
2143   }
2144
2145   return true;
2146 }
2147
2148 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2149   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2150   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2151 }
2152
2153 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2154 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2155 bool static isUNPCKHMask(const SDOperand *Elts, unsigned NumElts,
2156                          bool V2IsSplat = false) {
2157   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2158     return false;
2159
2160   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2161     SDOperand BitI  = Elts[i];
2162     SDOperand BitI1 = Elts[i+1];
2163     if (!isUndefOrEqual(BitI, j + NumElts/2))
2164       return false;
2165     if (V2IsSplat) {
2166       if (isUndefOrEqual(BitI1, NumElts))
2167         return false;
2168     } else {
2169       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2170         return false;
2171     }
2172   }
2173
2174   return true;
2175 }
2176
2177 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2178   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2179   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2180 }
2181
2182 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2183 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2184 /// <0, 0, 1, 1>
2185 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2186   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2187
2188   unsigned NumElems = N->getNumOperands();
2189   if (NumElems != 4 && NumElems != 8 && NumElems != 16)
2190     return false;
2191
2192   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2193     SDOperand BitI  = N->getOperand(i);
2194     SDOperand BitI1 = N->getOperand(i+1);
2195
2196     if (!isUndefOrEqual(BitI, j))
2197       return false;
2198     if (!isUndefOrEqual(BitI1, j))
2199       return false;
2200   }
2201
2202   return true;
2203 }
2204
2205 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2206 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2207 /// MOVSD, and MOVD, i.e. setting the lowest element.
2208 static bool isMOVLMask(const SDOperand *Elts, unsigned NumElts) {
2209   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2210     return false;
2211
2212   if (!isUndefOrEqual(Elts[0], NumElts))
2213     return false;
2214
2215   for (unsigned i = 1; i < NumElts; ++i) {
2216     if (!isUndefOrEqual(Elts[i], i))
2217       return false;
2218   }
2219
2220   return true;
2221 }
2222
2223 bool X86::isMOVLMask(SDNode *N) {
2224   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2225   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2226 }
2227
2228 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2229 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2230 /// element of vector 2 and the other elements to come from vector 1 in order.
2231 static bool isCommutedMOVL(const SDOperand *Ops, unsigned NumOps,
2232                            bool V2IsSplat = false,
2233                            bool V2IsUndef = false) {
2234   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2235     return false;
2236
2237   if (!isUndefOrEqual(Ops[0], 0))
2238     return false;
2239
2240   for (unsigned i = 1; i < NumOps; ++i) {
2241     SDOperand Arg = Ops[i];
2242     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2243           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2244           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2245       return false;
2246   }
2247
2248   return true;
2249 }
2250
2251 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2252                            bool V2IsUndef = false) {
2253   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2254   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2255                         V2IsSplat, V2IsUndef);
2256 }
2257
2258 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2259 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2260 bool X86::isMOVSHDUPMask(SDNode *N) {
2261   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2262
2263   if (N->getNumOperands() != 4)
2264     return false;
2265
2266   // Expect 1, 1, 3, 3
2267   for (unsigned i = 0; i < 2; ++i) {
2268     SDOperand Arg = N->getOperand(i);
2269     if (Arg.getOpcode() == ISD::UNDEF) continue;
2270     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2271     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2272     if (Val != 1) return false;
2273   }
2274
2275   bool HasHi = false;
2276   for (unsigned i = 2; i < 4; ++i) {
2277     SDOperand Arg = N->getOperand(i);
2278     if (Arg.getOpcode() == ISD::UNDEF) continue;
2279     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2280     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2281     if (Val != 3) return false;
2282     HasHi = true;
2283   }
2284
2285   // Don't use movshdup if it can be done with a shufps.
2286   return HasHi;
2287 }
2288
2289 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2290 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2291 bool X86::isMOVSLDUPMask(SDNode *N) {
2292   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2293
2294   if (N->getNumOperands() != 4)
2295     return false;
2296
2297   // Expect 0, 0, 2, 2
2298   for (unsigned i = 0; i < 2; ++i) {
2299     SDOperand Arg = N->getOperand(i);
2300     if (Arg.getOpcode() == ISD::UNDEF) continue;
2301     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2302     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2303     if (Val != 0) return false;
2304   }
2305
2306   bool HasHi = false;
2307   for (unsigned i = 2; i < 4; ++i) {
2308     SDOperand Arg = N->getOperand(i);
2309     if (Arg.getOpcode() == ISD::UNDEF) continue;
2310     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2311     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2312     if (Val != 2) return false;
2313     HasHi = true;
2314   }
2315
2316   // Don't use movshdup if it can be done with a shufps.
2317   return HasHi;
2318 }
2319
2320 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2321 /// a splat of a single element.
2322 static bool isSplatMask(SDNode *N) {
2323   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2324
2325   // This is a splat operation if each element of the permute is the same, and
2326   // if the value doesn't reference the second vector.
2327   unsigned NumElems = N->getNumOperands();
2328   SDOperand ElementBase;
2329   unsigned i = 0;
2330   for (; i != NumElems; ++i) {
2331     SDOperand Elt = N->getOperand(i);
2332     if (isa<ConstantSDNode>(Elt)) {
2333       ElementBase = Elt;
2334       break;
2335     }
2336   }
2337
2338   if (!ElementBase.Val)
2339     return false;
2340
2341   for (; i != NumElems; ++i) {
2342     SDOperand Arg = N->getOperand(i);
2343     if (Arg.getOpcode() == ISD::UNDEF) continue;
2344     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2345     if (Arg != ElementBase) return false;
2346   }
2347
2348   // Make sure it is a splat of the first vector operand.
2349   return cast<ConstantSDNode>(ElementBase)->getValue() < NumElems;
2350 }
2351
2352 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2353 /// a splat of a single element and it's a 2 or 4 element mask.
2354 bool X86::isSplatMask(SDNode *N) {
2355   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2356
2357   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2358   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2359     return false;
2360   return ::isSplatMask(N);
2361 }
2362
2363 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2364 /// specifies a splat of zero element.
2365 bool X86::isSplatLoMask(SDNode *N) {
2366   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2367
2368   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2369     if (!isUndefOrEqual(N->getOperand(i), 0))
2370       return false;
2371   return true;
2372 }
2373
2374 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2375 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2376 /// instructions.
2377 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2378   unsigned NumOperands = N->getNumOperands();
2379   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2380   unsigned Mask = 0;
2381   for (unsigned i = 0; i < NumOperands; ++i) {
2382     unsigned Val = 0;
2383     SDOperand Arg = N->getOperand(NumOperands-i-1);
2384     if (Arg.getOpcode() != ISD::UNDEF)
2385       Val = cast<ConstantSDNode>(Arg)->getValue();
2386     if (Val >= NumOperands) Val -= NumOperands;
2387     Mask |= Val;
2388     if (i != NumOperands - 1)
2389       Mask <<= Shift;
2390   }
2391
2392   return Mask;
2393 }
2394
2395 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2396 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2397 /// instructions.
2398 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2399   unsigned Mask = 0;
2400   // 8 nodes, but we only care about the last 4.
2401   for (unsigned i = 7; i >= 4; --i) {
2402     unsigned Val = 0;
2403     SDOperand Arg = N->getOperand(i);
2404     if (Arg.getOpcode() != ISD::UNDEF)
2405       Val = cast<ConstantSDNode>(Arg)->getValue();
2406     Mask |= (Val - 4);
2407     if (i != 4)
2408       Mask <<= 2;
2409   }
2410
2411   return Mask;
2412 }
2413
2414 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2415 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2416 /// instructions.
2417 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2418   unsigned Mask = 0;
2419   // 8 nodes, but we only care about the first 4.
2420   for (int i = 3; i >= 0; --i) {
2421     unsigned Val = 0;
2422     SDOperand Arg = N->getOperand(i);
2423     if (Arg.getOpcode() != ISD::UNDEF)
2424       Val = cast<ConstantSDNode>(Arg)->getValue();
2425     Mask |= Val;
2426     if (i != 0)
2427       Mask <<= 2;
2428   }
2429
2430   return Mask;
2431 }
2432
2433 /// isPSHUFHW_PSHUFLWMask - true if the specified VECTOR_SHUFFLE operand
2434 /// specifies a 8 element shuffle that can be broken into a pair of
2435 /// PSHUFHW and PSHUFLW.
2436 static bool isPSHUFHW_PSHUFLWMask(SDNode *N) {
2437   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2438
2439   if (N->getNumOperands() != 8)
2440     return false;
2441
2442   // Lower quadword shuffled.
2443   for (unsigned i = 0; i != 4; ++i) {
2444     SDOperand Arg = N->getOperand(i);
2445     if (Arg.getOpcode() == ISD::UNDEF) continue;
2446     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2447     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2448     if (Val > 4)
2449       return false;
2450   }
2451
2452   // Upper quadword shuffled.
2453   for (unsigned i = 4; i != 8; ++i) {
2454     SDOperand Arg = N->getOperand(i);
2455     if (Arg.getOpcode() == ISD::UNDEF) continue;
2456     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2457     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2458     if (Val < 4 || Val > 7)
2459       return false;
2460   }
2461
2462   return true;
2463 }
2464
2465 /// CommuteVectorShuffle - Swap vector_shuffle operandsas well as
2466 /// values in ther permute mask.
2467 static SDOperand CommuteVectorShuffle(SDOperand Op, SDOperand &V1,
2468                                       SDOperand &V2, SDOperand &Mask,
2469                                       SelectionDAG &DAG) {
2470   MVT::ValueType VT = Op.getValueType();
2471   MVT::ValueType MaskVT = Mask.getValueType();
2472   MVT::ValueType EltVT = MVT::getVectorBaseType(MaskVT);
2473   unsigned NumElems = Mask.getNumOperands();
2474   SmallVector<SDOperand, 8> MaskVec;
2475
2476   for (unsigned i = 0; i != NumElems; ++i) {
2477     SDOperand Arg = Mask.getOperand(i);
2478     if (Arg.getOpcode() == ISD::UNDEF) {
2479       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2480       continue;
2481     }
2482     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2483     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2484     if (Val < NumElems)
2485       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2486     else
2487       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2488   }
2489
2490   std::swap(V1, V2);
2491   Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2492   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2493 }
2494
2495 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2496 /// match movhlps. The lower half elements should come from upper half of
2497 /// V1 (and in order), and the upper half elements should come from the upper
2498 /// half of V2 (and in order).
2499 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2500   unsigned NumElems = Mask->getNumOperands();
2501   if (NumElems != 4)
2502     return false;
2503   for (unsigned i = 0, e = 2; i != e; ++i)
2504     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2505       return false;
2506   for (unsigned i = 2; i != 4; ++i)
2507     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2508       return false;
2509   return true;
2510 }
2511
2512 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2513 /// is promoted to a vector.
2514 static inline bool isScalarLoadToVector(SDNode *N) {
2515   if (N->getOpcode() == ISD::SCALAR_TO_VECTOR) {
2516     N = N->getOperand(0).Val;
2517     return ISD::isNON_EXTLoad(N);
2518   }
2519   return false;
2520 }
2521
2522 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2523 /// match movlp{s|d}. The lower half elements should come from lower half of
2524 /// V1 (and in order), and the upper half elements should come from the upper
2525 /// half of V2 (and in order). And since V1 will become the source of the
2526 /// MOVLP, it must be either a vector load or a scalar load to vector.
2527 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2528   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2529     return false;
2530   // Is V2 is a vector load, don't do this transformation. We will try to use
2531   // load folding shufps op.
2532   if (ISD::isNON_EXTLoad(V2))
2533     return false;
2534
2535   unsigned NumElems = Mask->getNumOperands();
2536   if (NumElems != 2 && NumElems != 4)
2537     return false;
2538   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2539     if (!isUndefOrEqual(Mask->getOperand(i), i))
2540       return false;
2541   for (unsigned i = NumElems/2; i != NumElems; ++i)
2542     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2543       return false;
2544   return true;
2545 }
2546
2547 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2548 /// all the same.
2549 static bool isSplatVector(SDNode *N) {
2550   if (N->getOpcode() != ISD::BUILD_VECTOR)
2551     return false;
2552
2553   SDOperand SplatValue = N->getOperand(0);
2554   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2555     if (N->getOperand(i) != SplatValue)
2556       return false;
2557   return true;
2558 }
2559
2560 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2561 /// to an undef.
2562 static bool isUndefShuffle(SDNode *N) {
2563   if (N->getOpcode() != ISD::BUILD_VECTOR)
2564     return false;
2565
2566   SDOperand V1 = N->getOperand(0);
2567   SDOperand V2 = N->getOperand(1);
2568   SDOperand Mask = N->getOperand(2);
2569   unsigned NumElems = Mask.getNumOperands();
2570   for (unsigned i = 0; i != NumElems; ++i) {
2571     SDOperand Arg = Mask.getOperand(i);
2572     if (Arg.getOpcode() != ISD::UNDEF) {
2573       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2574       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2575         return false;
2576       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2577         return false;
2578     }
2579   }
2580   return true;
2581 }
2582
2583 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2584 /// that point to V2 points to its first element.
2585 static SDOperand NormalizeMask(SDOperand Mask, SelectionDAG &DAG) {
2586   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2587
2588   bool Changed = false;
2589   SmallVector<SDOperand, 8> MaskVec;
2590   unsigned NumElems = Mask.getNumOperands();
2591   for (unsigned i = 0; i != NumElems; ++i) {
2592     SDOperand Arg = Mask.getOperand(i);
2593     if (Arg.getOpcode() != ISD::UNDEF) {
2594       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2595       if (Val > NumElems) {
2596         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2597         Changed = true;
2598       }
2599     }
2600     MaskVec.push_back(Arg);
2601   }
2602
2603   if (Changed)
2604     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getValueType(),
2605                        &MaskVec[0], MaskVec.size());
2606   return Mask;
2607 }
2608
2609 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2610 /// operation of specified width.
2611 static SDOperand getMOVLMask(unsigned NumElems, SelectionDAG &DAG) {
2612   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2613   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2614
2615   SmallVector<SDOperand, 8> MaskVec;
2616   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2617   for (unsigned i = 1; i != NumElems; ++i)
2618     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2619   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2620 }
2621
2622 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2623 /// of specified width.
2624 static SDOperand getUnpacklMask(unsigned NumElems, SelectionDAG &DAG) {
2625   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2626   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2627   SmallVector<SDOperand, 8> MaskVec;
2628   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2629     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
2630     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
2631   }
2632   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2633 }
2634
2635 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
2636 /// of specified width.
2637 static SDOperand getUnpackhMask(unsigned NumElems, SelectionDAG &DAG) {
2638   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2639   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2640   unsigned Half = NumElems/2;
2641   SmallVector<SDOperand, 8> MaskVec;
2642   for (unsigned i = 0; i != Half; ++i) {
2643     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
2644     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
2645   }
2646   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2647 }
2648
2649 /// getZeroVector - Returns a vector of specified type with all zero elements.
2650 ///
2651 static SDOperand getZeroVector(MVT::ValueType VT, SelectionDAG &DAG) {
2652   assert(MVT::isVector(VT) && "Expected a vector type");
2653   unsigned NumElems = getVectorNumElements(VT);
2654   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
2655   bool isFP = MVT::isFloatingPoint(EVT);
2656   SDOperand Zero = isFP ? DAG.getConstantFP(0.0, EVT) : DAG.getConstant(0, EVT);
2657   SmallVector<SDOperand, 8> ZeroVec(NumElems, Zero);
2658   return DAG.getNode(ISD::BUILD_VECTOR, VT, &ZeroVec[0], ZeroVec.size());
2659 }
2660
2661 /// PromoteSplat - Promote a splat of v8i16 or v16i8 to v4i32.
2662 ///
2663 static SDOperand PromoteSplat(SDOperand Op, SelectionDAG &DAG) {
2664   SDOperand V1 = Op.getOperand(0);
2665   SDOperand Mask = Op.getOperand(2);
2666   MVT::ValueType VT = Op.getValueType();
2667   unsigned NumElems = Mask.getNumOperands();
2668   Mask = getUnpacklMask(NumElems, DAG);
2669   while (NumElems != 4) {
2670     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1, Mask);
2671     NumElems >>= 1;
2672   }
2673   V1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, V1);
2674
2675   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
2676   Mask = getZeroVector(MaskVT, DAG);
2677   SDOperand Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v4i32, V1,
2678                                   DAG.getNode(ISD::UNDEF, MVT::v4i32), Mask);
2679   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
2680 }
2681
2682 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2683 /// constant +0.0.
2684 static inline bool isZeroNode(SDOperand Elt) {
2685   return ((isa<ConstantSDNode>(Elt) &&
2686            cast<ConstantSDNode>(Elt)->getValue() == 0) ||
2687           (isa<ConstantFPSDNode>(Elt) &&
2688            cast<ConstantFPSDNode>(Elt)->isExactlyValue(0.0)));
2689 }
2690
2691 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
2692 /// vector and zero or undef vector.
2693 static SDOperand getShuffleVectorZeroOrUndef(SDOperand V2, MVT::ValueType VT,
2694                                              unsigned NumElems, unsigned Idx,
2695                                              bool isZero, SelectionDAG &DAG) {
2696   SDOperand V1 = isZero ? getZeroVector(VT, DAG) : DAG.getNode(ISD::UNDEF, VT);
2697   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2698   MVT::ValueType EVT = MVT::getVectorBaseType(MaskVT);
2699   SDOperand Zero = DAG.getConstant(0, EVT);
2700   SmallVector<SDOperand, 8> MaskVec(NumElems, Zero);
2701   MaskVec[Idx] = DAG.getConstant(NumElems, EVT);
2702   SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2703                                &MaskVec[0], MaskVec.size());
2704   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2705 }
2706
2707 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
2708 ///
2709 static SDOperand LowerBuildVectorv16i8(SDOperand Op, unsigned NonZeros,
2710                                        unsigned NumNonZero, unsigned NumZero,
2711                                        SelectionDAG &DAG, TargetLowering &TLI) {
2712   if (NumNonZero > 8)
2713     return SDOperand();
2714
2715   SDOperand V(0, 0);
2716   bool First = true;
2717   for (unsigned i = 0; i < 16; ++i) {
2718     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
2719     if (ThisIsNonZero && First) {
2720       if (NumZero)
2721         V = getZeroVector(MVT::v8i16, DAG);
2722       else
2723         V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
2724       First = false;
2725     }
2726
2727     if ((i & 1) != 0) {
2728       SDOperand ThisElt(0, 0), LastElt(0, 0);
2729       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
2730       if (LastIsNonZero) {
2731         LastElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i-1));
2732       }
2733       if (ThisIsNonZero) {
2734         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i));
2735         ThisElt = DAG.getNode(ISD::SHL, MVT::i16,
2736                               ThisElt, DAG.getConstant(8, MVT::i8));
2737         if (LastIsNonZero)
2738           ThisElt = DAG.getNode(ISD::OR, MVT::i16, ThisElt, LastElt);
2739       } else
2740         ThisElt = LastElt;
2741
2742       if (ThisElt.Val)
2743         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, ThisElt,
2744                         DAG.getConstant(i/2, TLI.getPointerTy()));
2745     }
2746   }
2747
2748   return DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, V);
2749 }
2750
2751 /// LowerBuildVectorv16i8 - Custom lower build_vector of v8i16.
2752 ///
2753 static SDOperand LowerBuildVectorv8i16(SDOperand Op, unsigned NonZeros,
2754                                        unsigned NumNonZero, unsigned NumZero,
2755                                        SelectionDAG &DAG, TargetLowering &TLI) {
2756   if (NumNonZero > 4)
2757     return SDOperand();
2758
2759   SDOperand V(0, 0);
2760   bool First = true;
2761   for (unsigned i = 0; i < 8; ++i) {
2762     bool isNonZero = (NonZeros & (1 << i)) != 0;
2763     if (isNonZero) {
2764       if (First) {
2765         if (NumZero)
2766           V = getZeroVector(MVT::v8i16, DAG);
2767         else
2768           V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
2769         First = false;
2770       }
2771       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, Op.getOperand(i),
2772                       DAG.getConstant(i, TLI.getPointerTy()));
2773     }
2774   }
2775
2776   return V;
2777 }
2778
2779 SDOperand
2780 X86TargetLowering::LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2781   // All zero's are handled with pxor.
2782   if (ISD::isBuildVectorAllZeros(Op.Val))
2783     return Op;
2784
2785   // All one's are handled with pcmpeqd.
2786   if (ISD::isBuildVectorAllOnes(Op.Val))
2787     return Op;
2788
2789   MVT::ValueType VT = Op.getValueType();
2790   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
2791   unsigned EVTBits = MVT::getSizeInBits(EVT);
2792
2793   unsigned NumElems = Op.getNumOperands();
2794   unsigned NumZero  = 0;
2795   unsigned NumNonZero = 0;
2796   unsigned NonZeros = 0;
2797   std::set<SDOperand> Values;
2798   for (unsigned i = 0; i < NumElems; ++i) {
2799     SDOperand Elt = Op.getOperand(i);
2800     if (Elt.getOpcode() != ISD::UNDEF) {
2801       Values.insert(Elt);
2802       if (isZeroNode(Elt))
2803         NumZero++;
2804       else {
2805         NonZeros |= (1 << i);
2806         NumNonZero++;
2807       }
2808     }
2809   }
2810
2811   if (NumNonZero == 0)
2812     // Must be a mix of zero and undef. Return a zero vector.
2813     return getZeroVector(VT, DAG);
2814
2815   // Splat is obviously ok. Let legalizer expand it to a shuffle.
2816   if (Values.size() == 1)
2817     return SDOperand();
2818
2819   // Special case for single non-zero element.
2820   if (NumNonZero == 1) {
2821     unsigned Idx = CountTrailingZeros_32(NonZeros);
2822     SDOperand Item = Op.getOperand(Idx);
2823     Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
2824     if (Idx == 0)
2825       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
2826       return getShuffleVectorZeroOrUndef(Item, VT, NumElems, Idx,
2827                                          NumZero > 0, DAG);
2828
2829     if (EVTBits == 32) {
2830       // Turn it into a shuffle of zero and zero-extended scalar to vector.
2831       Item = getShuffleVectorZeroOrUndef(Item, VT, NumElems, 0, NumZero > 0,
2832                                          DAG);
2833       MVT::ValueType MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
2834       MVT::ValueType MaskEVT = MVT::getVectorBaseType(MaskVT);
2835       SmallVector<SDOperand, 8> MaskVec;
2836       for (unsigned i = 0; i < NumElems; i++)
2837         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
2838       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2839                                    &MaskVec[0], MaskVec.size());
2840       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, Item,
2841                          DAG.getNode(ISD::UNDEF, VT), Mask);
2842     }
2843   }
2844
2845   // Let legalizer expand 2-wide build_vector's.
2846   if (EVTBits == 64)
2847     return SDOperand();
2848
2849   // If element VT is < 32 bits, convert it to inserts into a zero vector.
2850   if (EVTBits == 8) {
2851     SDOperand V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
2852                                         *this);
2853     if (V.Val) return V;
2854   }
2855
2856   if (EVTBits == 16) {
2857     SDOperand V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
2858                                         *this);
2859     if (V.Val) return V;
2860   }
2861
2862   // If element VT is == 32 bits, turn it into a number of shuffles.
2863   SmallVector<SDOperand, 8> V;
2864   V.resize(NumElems);
2865   if (NumElems == 4 && NumZero > 0) {
2866     for (unsigned i = 0; i < 4; ++i) {
2867       bool isZero = !(NonZeros & (1 << i));
2868       if (isZero)
2869         V[i] = getZeroVector(VT, DAG);
2870       else
2871         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
2872     }
2873
2874     for (unsigned i = 0; i < 2; ++i) {
2875       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
2876         default: break;
2877         case 0:
2878           V[i] = V[i*2];  // Must be a zero vector.
2879           break;
2880         case 1:
2881           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2+1], V[i*2],
2882                              getMOVLMask(NumElems, DAG));
2883           break;
2884         case 2:
2885           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
2886                              getMOVLMask(NumElems, DAG));
2887           break;
2888         case 3:
2889           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
2890                              getUnpacklMask(NumElems, DAG));
2891           break;
2892       }
2893     }
2894
2895     // Take advantage of the fact GR32 to VR128 scalar_to_vector (i.e. movd)
2896     // clears the upper bits.
2897     // FIXME: we can do the same for v4f32 case when we know both parts of
2898     // the lower half come from scalar_to_vector (loadf32). We should do
2899     // that in post legalizer dag combiner with target specific hooks.
2900     if (MVT::isInteger(EVT) && (NonZeros & (0x3 << 2)) == 0)
2901       return V[0];
2902     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2903     MVT::ValueType EVT = MVT::getVectorBaseType(MaskVT);
2904     SmallVector<SDOperand, 8> MaskVec;
2905     bool Reverse = (NonZeros & 0x3) == 2;
2906     for (unsigned i = 0; i < 2; ++i)
2907       if (Reverse)
2908         MaskVec.push_back(DAG.getConstant(1-i, EVT));
2909       else
2910         MaskVec.push_back(DAG.getConstant(i, EVT));
2911     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
2912     for (unsigned i = 0; i < 2; ++i)
2913       if (Reverse)
2914         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
2915       else
2916         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
2917     SDOperand ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2918                                      &MaskVec[0], MaskVec.size());
2919     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[0], V[1], ShufMask);
2920   }
2921
2922   if (Values.size() > 2) {
2923     // Expand into a number of unpckl*.
2924     // e.g. for v4f32
2925     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
2926     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
2927     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
2928     SDOperand UnpckMask = getUnpacklMask(NumElems, DAG);
2929     for (unsigned i = 0; i < NumElems; ++i)
2930       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
2931     NumElems >>= 1;
2932     while (NumElems != 0) {
2933       for (unsigned i = 0; i < NumElems; ++i)
2934         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i], V[i + NumElems],
2935                            UnpckMask);
2936       NumElems >>= 1;
2937     }
2938     return V[0];
2939   }
2940
2941   return SDOperand();
2942 }
2943
2944 SDOperand
2945 X86TargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
2946   SDOperand V1 = Op.getOperand(0);
2947   SDOperand V2 = Op.getOperand(1);
2948   SDOperand PermMask = Op.getOperand(2);
2949   MVT::ValueType VT = Op.getValueType();
2950   unsigned NumElems = PermMask.getNumOperands();
2951   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
2952   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
2953   bool V1IsSplat = false;
2954   bool V2IsSplat = false;
2955
2956   if (isUndefShuffle(Op.Val))
2957     return DAG.getNode(ISD::UNDEF, VT);
2958
2959   if (isSplatMask(PermMask.Val)) {
2960     if (NumElems <= 4) return Op;
2961     // Promote it to a v4i32 splat.
2962     return PromoteSplat(Op, DAG);
2963   }
2964
2965   if (X86::isMOVLMask(PermMask.Val))
2966     return (V1IsUndef) ? V2 : Op;
2967
2968   if (X86::isMOVSHDUPMask(PermMask.Val) ||
2969       X86::isMOVSLDUPMask(PermMask.Val) ||
2970       X86::isMOVHLPSMask(PermMask.Val) ||
2971       X86::isMOVHPMask(PermMask.Val) ||
2972       X86::isMOVLPMask(PermMask.Val))
2973     return Op;
2974
2975   if (ShouldXformToMOVHLPS(PermMask.Val) ||
2976       ShouldXformToMOVLP(V1.Val, V2.Val, PermMask.Val))
2977     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
2978
2979   bool Commuted = false;
2980   V1IsSplat = isSplatVector(V1.Val);
2981   V2IsSplat = isSplatVector(V2.Val);
2982   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
2983     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
2984     std::swap(V1IsSplat, V2IsSplat);
2985     std::swap(V1IsUndef, V2IsUndef);
2986     Commuted = true;
2987   }
2988
2989   if (isCommutedMOVL(PermMask.Val, V2IsSplat, V2IsUndef)) {
2990     if (V2IsUndef) return V1;
2991     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
2992     if (V2IsSplat) {
2993       // V2 is a splat, so the mask may be malformed. That is, it may point
2994       // to any V2 element. The instruction selectior won't like this. Get
2995       // a corrected mask and commute to form a proper MOVS{S|D}.
2996       SDOperand NewMask = getMOVLMask(NumElems, DAG);
2997       if (NewMask.Val != PermMask.Val)
2998         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
2999     }
3000     return Op;
3001   }
3002
3003   if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3004       X86::isUNPCKLMask(PermMask.Val) ||
3005       X86::isUNPCKHMask(PermMask.Val))
3006     return Op;
3007
3008   if (V2IsSplat) {
3009     // Normalize mask so all entries that point to V2 points to its first
3010     // element then try to match unpck{h|l} again. If match, return a
3011     // new vector_shuffle with the corrected mask.
3012     SDOperand NewMask = NormalizeMask(PermMask, DAG);
3013     if (NewMask.Val != PermMask.Val) {
3014       if (X86::isUNPCKLMask(PermMask.Val, true)) {
3015         SDOperand NewMask = getUnpacklMask(NumElems, DAG);
3016         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3017       } else if (X86::isUNPCKHMask(PermMask.Val, true)) {
3018         SDOperand NewMask = getUnpackhMask(NumElems, DAG);
3019         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3020       }
3021     }
3022   }
3023
3024   // Normalize the node to match x86 shuffle ops if needed
3025   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.Val))
3026       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3027
3028   if (Commuted) {
3029     // Commute is back and try unpck* again.
3030     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3031     if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3032         X86::isUNPCKLMask(PermMask.Val) ||
3033         X86::isUNPCKHMask(PermMask.Val))
3034       return Op;
3035   }
3036
3037   // If VT is integer, try PSHUF* first, then SHUFP*.
3038   if (MVT::isInteger(VT)) {
3039     if (X86::isPSHUFDMask(PermMask.Val) ||
3040         X86::isPSHUFHWMask(PermMask.Val) ||
3041         X86::isPSHUFLWMask(PermMask.Val)) {
3042       if (V2.getOpcode() != ISD::UNDEF)
3043         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3044                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3045       return Op;
3046     }
3047
3048     if (X86::isSHUFPMask(PermMask.Val))
3049       return Op;
3050
3051     // Handle v8i16 shuffle high / low shuffle node pair.
3052     if (VT == MVT::v8i16 && isPSHUFHW_PSHUFLWMask(PermMask.Val)) {
3053       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3054       MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3055       SmallVector<SDOperand, 8> MaskVec;
3056       for (unsigned i = 0; i != 4; ++i)
3057         MaskVec.push_back(PermMask.getOperand(i));
3058       for (unsigned i = 4; i != 8; ++i)
3059         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3060       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3061                                    &MaskVec[0], MaskVec.size());
3062       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3063       MaskVec.clear();
3064       for (unsigned i = 0; i != 4; ++i)
3065         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3066       for (unsigned i = 4; i != 8; ++i)
3067         MaskVec.push_back(PermMask.getOperand(i));
3068       Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0],MaskVec.size());
3069       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3070     }
3071   } else {
3072     // Floating point cases in the other order.
3073     if (X86::isSHUFPMask(PermMask.Val))
3074       return Op;
3075     if (X86::isPSHUFDMask(PermMask.Val) ||
3076         X86::isPSHUFHWMask(PermMask.Val) ||
3077         X86::isPSHUFLWMask(PermMask.Val)) {
3078       if (V2.getOpcode() != ISD::UNDEF)
3079         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3080                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3081       return Op;
3082     }
3083   }
3084
3085   if (NumElems == 4) {
3086     MVT::ValueType MaskVT = PermMask.getValueType();
3087     MVT::ValueType MaskEVT = MVT::getVectorBaseType(MaskVT);
3088     SmallVector<std::pair<int, int>, 8> Locs;
3089     Locs.reserve(NumElems);
3090     SmallVector<SDOperand, 8> Mask1(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3091     SmallVector<SDOperand, 8> Mask2(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3092     unsigned NumHi = 0;
3093     unsigned NumLo = 0;
3094     // If no more than two elements come from either vector. This can be
3095     // implemented with two shuffles. First shuffle gather the elements.
3096     // The second shuffle, which takes the first shuffle as both of its
3097     // vector operands, put the elements into the right order.
3098     for (unsigned i = 0; i != NumElems; ++i) {
3099       SDOperand Elt = PermMask.getOperand(i);
3100       if (Elt.getOpcode() == ISD::UNDEF) {
3101         Locs[i] = std::make_pair(-1, -1);
3102       } else {
3103         unsigned Val = cast<ConstantSDNode>(Elt)->getValue();
3104         if (Val < NumElems) {
3105           Locs[i] = std::make_pair(0, NumLo);
3106           Mask1[NumLo] = Elt;
3107           NumLo++;
3108         } else {
3109           Locs[i] = std::make_pair(1, NumHi);
3110           if (2+NumHi < NumElems)
3111             Mask1[2+NumHi] = Elt;
3112           NumHi++;
3113         }
3114       }
3115     }
3116     if (NumLo <= 2 && NumHi <= 2) {
3117       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3118                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3119                                    &Mask1[0], Mask1.size()));
3120       for (unsigned i = 0; i != NumElems; ++i) {
3121         if (Locs[i].first == -1)
3122           continue;
3123         else {
3124           unsigned Idx = (i < NumElems/2) ? 0 : NumElems;
3125           Idx += Locs[i].first * (NumElems/2) + Locs[i].second;
3126           Mask2[i] = DAG.getConstant(Idx, MaskEVT);
3127         }
3128       }
3129
3130       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1,
3131                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3132                                      &Mask2[0], Mask2.size()));
3133     }
3134
3135     // Break it into (shuffle shuffle_hi, shuffle_lo).
3136     Locs.clear();
3137     SmallVector<SDOperand,8> LoMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3138     SmallVector<SDOperand,8> HiMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3139     SmallVector<SDOperand,8> *MaskPtr = &LoMask;
3140     unsigned MaskIdx = 0;
3141     unsigned LoIdx = 0;
3142     unsigned HiIdx = NumElems/2;
3143     for (unsigned i = 0; i != NumElems; ++i) {
3144       if (i == NumElems/2) {
3145         MaskPtr = &HiMask;
3146         MaskIdx = 1;
3147         LoIdx = 0;
3148         HiIdx = NumElems/2;
3149       }
3150       SDOperand Elt = PermMask.getOperand(i);
3151       if (Elt.getOpcode() == ISD::UNDEF) {
3152         Locs[i] = std::make_pair(-1, -1);
3153       } else if (cast<ConstantSDNode>(Elt)->getValue() < NumElems) {
3154         Locs[i] = std::make_pair(MaskIdx, LoIdx);
3155         (*MaskPtr)[LoIdx] = Elt;
3156         LoIdx++;
3157       } else {
3158         Locs[i] = std::make_pair(MaskIdx, HiIdx);
3159         (*MaskPtr)[HiIdx] = Elt;
3160         HiIdx++;
3161       }
3162     }
3163
3164     SDOperand LoShuffle =
3165       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3166                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3167                               &LoMask[0], LoMask.size()));
3168     SDOperand HiShuffle =
3169       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3170                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3171                               &HiMask[0], HiMask.size()));
3172     SmallVector<SDOperand, 8> MaskOps;
3173     for (unsigned i = 0; i != NumElems; ++i) {
3174       if (Locs[i].first == -1) {
3175         MaskOps.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3176       } else {
3177         unsigned Idx = Locs[i].first * NumElems + Locs[i].second;
3178         MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
3179       }
3180     }
3181     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, LoShuffle, HiShuffle,
3182                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3183                                    &MaskOps[0], MaskOps.size()));
3184   }
3185
3186   return SDOperand();
3187 }
3188
3189 SDOperand
3190 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3191   if (!isa<ConstantSDNode>(Op.getOperand(1)))
3192     return SDOperand();
3193
3194   MVT::ValueType VT = Op.getValueType();
3195   // TODO: handle v16i8.
3196   if (MVT::getSizeInBits(VT) == 16) {
3197     // Transform it so it match pextrw which produces a 32-bit result.
3198     MVT::ValueType EVT = (MVT::ValueType)(VT+1);
3199     SDOperand Extract = DAG.getNode(X86ISD::PEXTRW, EVT,
3200                                     Op.getOperand(0), Op.getOperand(1));
3201     SDOperand Assert  = DAG.getNode(ISD::AssertZext, EVT, Extract,
3202                                     DAG.getValueType(VT));
3203     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
3204   } else if (MVT::getSizeInBits(VT) == 32) {
3205     SDOperand Vec = Op.getOperand(0);
3206     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3207     if (Idx == 0)
3208       return Op;
3209     // SHUFPS the element to the lowest double word, then movss.
3210     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3211     SmallVector<SDOperand, 8> IdxVec;
3212     IdxVec.push_back(DAG.getConstant(Idx, MVT::getVectorBaseType(MaskVT)));
3213     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3214     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3215     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3216     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3217                                  &IdxVec[0], IdxVec.size());
3218     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3219                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3220     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3221                        DAG.getConstant(0, getPointerTy()));
3222   } else if (MVT::getSizeInBits(VT) == 64) {
3223     SDOperand Vec = Op.getOperand(0);
3224     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3225     if (Idx == 0)
3226       return Op;
3227
3228     // UNPCKHPD the element to the lowest double word, then movsd.
3229     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
3230     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
3231     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3232     SmallVector<SDOperand, 8> IdxVec;
3233     IdxVec.push_back(DAG.getConstant(1, MVT::getVectorBaseType(MaskVT)));
3234     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3235     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3236                                  &IdxVec[0], IdxVec.size());
3237     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3238                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3239     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3240                        DAG.getConstant(0, getPointerTy()));
3241   }
3242
3243   return SDOperand();
3244 }
3245
3246 SDOperand
3247 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3248   // Transform it so it match pinsrw which expects a 16-bit value in a GR32
3249   // as its second argument.
3250   MVT::ValueType VT = Op.getValueType();
3251   MVT::ValueType BaseVT = MVT::getVectorBaseType(VT);
3252   SDOperand N0 = Op.getOperand(0);
3253   SDOperand N1 = Op.getOperand(1);
3254   SDOperand N2 = Op.getOperand(2);
3255   if (MVT::getSizeInBits(BaseVT) == 16) {
3256     if (N1.getValueType() != MVT::i32)
3257       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
3258     if (N2.getValueType() != MVT::i32)
3259       N2 = DAG.getConstant(cast<ConstantSDNode>(N2)->getValue(), MVT::i32);
3260     return DAG.getNode(X86ISD::PINSRW, VT, N0, N1, N2);
3261   } else if (MVT::getSizeInBits(BaseVT) == 32) {
3262     unsigned Idx = cast<ConstantSDNode>(N2)->getValue();
3263     if (Idx == 0) {
3264       // Use a movss.
3265       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, N1);
3266       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3267       MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3268       SmallVector<SDOperand, 8> MaskVec;
3269       MaskVec.push_back(DAG.getConstant(4, BaseVT));
3270       for (unsigned i = 1; i <= 3; ++i)
3271         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3272       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, N0, N1,
3273                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3274                                      &MaskVec[0], MaskVec.size()));
3275     } else {
3276       // Use two pinsrw instructions to insert a 32 bit value.
3277       Idx <<= 1;
3278       if (MVT::isFloatingPoint(N1.getValueType())) {
3279         if (ISD::isNON_EXTLoad(N1.Val)) {
3280           // Just load directly from f32mem to GR32.
3281           LoadSDNode *LD = cast<LoadSDNode>(N1);
3282           N1 = DAG.getLoad(MVT::i32, LD->getChain(), LD->getBasePtr(),
3283                            LD->getSrcValue(), LD->getSrcValueOffset());
3284         } else {
3285           N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4f32, N1);
3286           N1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, N1);
3287           N1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32, N1,
3288                            DAG.getConstant(0, getPointerTy()));
3289         }
3290       }
3291       N0 = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, N0);
3292       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3293                        DAG.getConstant(Idx, getPointerTy()));
3294       N1 = DAG.getNode(ISD::SRL, MVT::i32, N1, DAG.getConstant(16, MVT::i8));
3295       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3296                        DAG.getConstant(Idx+1, getPointerTy()));
3297       return DAG.getNode(ISD::BIT_CONVERT, VT, N0);
3298     }
3299   }
3300
3301   return SDOperand();
3302 }
3303
3304 SDOperand
3305 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
3306   SDOperand AnyExt = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, Op.getOperand(0));
3307   return DAG.getNode(X86ISD::S2VEC, Op.getValueType(), AnyExt);
3308 }
3309
3310 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
3311 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
3312 // one of the above mentioned nodes. It has to be wrapped because otherwise
3313 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
3314 // be used to form addressing mode. These wrapped nodes will be selected
3315 // into MOV32ri.
3316 SDOperand
3317 X86TargetLowering::LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
3318   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3319   SDOperand Result = DAG.getTargetConstantPool(CP->getConstVal(),
3320                                                getPointerTy(),
3321                                                CP->getAlignment());
3322   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3323   // With PIC, the address is actually $g + Offset.
3324   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3325       !Subtarget->isPICStyleRIPRel()) {
3326     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3327                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3328                          Result);
3329   }
3330
3331   return Result;
3332 }
3333
3334 SDOperand
3335 X86TargetLowering::LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
3336   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3337   SDOperand Result = DAG.getTargetGlobalAddress(GV, getPointerTy());
3338   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3339   // With PIC, the address is actually $g + Offset.
3340   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3341       !Subtarget->isPICStyleRIPRel()) {
3342     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3343                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3344                          Result);
3345   }
3346
3347   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
3348   // load the value at address GV, not the value of GV itself. This means that
3349   // the GlobalAddress must be in the base or index register of the address, not
3350   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
3351   // The same applies for external symbols during PIC codegen
3352   if (Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false))
3353     Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), Result, NULL, 0);
3354
3355   return Result;
3356 }
3357
3358 SDOperand
3359 X86TargetLowering::LowerExternalSymbol(SDOperand Op, SelectionDAG &DAG) {
3360   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
3361   SDOperand Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
3362   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3363   // With PIC, the address is actually $g + Offset.
3364   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3365       !Subtarget->isPICStyleRIPRel()) {
3366     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3367                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3368                          Result);
3369   }
3370
3371   return Result;
3372 }
3373
3374 SDOperand X86TargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
3375   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3376   SDOperand Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
3377   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3378   // With PIC, the address is actually $g + Offset.
3379   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3380       !Subtarget->isPICStyleRIPRel()) {
3381     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3382                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3383                          Result);
3384   }
3385
3386   return Result;
3387 }
3388
3389 SDOperand X86TargetLowering::LowerShift(SDOperand Op, SelectionDAG &DAG) {
3390     assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
3391            "Not an i64 shift!");
3392     bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
3393     SDOperand ShOpLo = Op.getOperand(0);
3394     SDOperand ShOpHi = Op.getOperand(1);
3395     SDOperand ShAmt  = Op.getOperand(2);
3396     SDOperand Tmp1 = isSRA ?
3397       DAG.getNode(ISD::SRA, MVT::i32, ShOpHi, DAG.getConstant(31, MVT::i8)) :
3398       DAG.getConstant(0, MVT::i32);
3399
3400     SDOperand Tmp2, Tmp3;
3401     if (Op.getOpcode() == ISD::SHL_PARTS) {
3402       Tmp2 = DAG.getNode(X86ISD::SHLD, MVT::i32, ShOpHi, ShOpLo, ShAmt);
3403       Tmp3 = DAG.getNode(ISD::SHL, MVT::i32, ShOpLo, ShAmt);
3404     } else {
3405       Tmp2 = DAG.getNode(X86ISD::SHRD, MVT::i32, ShOpLo, ShOpHi, ShAmt);
3406       Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, MVT::i32, ShOpHi, ShAmt);
3407     }
3408
3409     const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3410     SDOperand AndNode = DAG.getNode(ISD::AND, MVT::i8, ShAmt,
3411                                     DAG.getConstant(32, MVT::i8));
3412     SDOperand COps[]={DAG.getEntryNode(), AndNode, DAG.getConstant(0, MVT::i8)};
3413     SDOperand InFlag = DAG.getNode(X86ISD::CMP, VTs, 2, COps, 3).getValue(1);
3414
3415     SDOperand Hi, Lo;
3416     SDOperand CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3417
3418     VTs = DAG.getNodeValueTypes(MVT::i32, MVT::Flag);
3419     SmallVector<SDOperand, 4> Ops;
3420     if (Op.getOpcode() == ISD::SHL_PARTS) {
3421       Ops.push_back(Tmp2);
3422       Ops.push_back(Tmp3);
3423       Ops.push_back(CC);
3424       Ops.push_back(InFlag);
3425       Hi = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3426       InFlag = Hi.getValue(1);
3427
3428       Ops.clear();
3429       Ops.push_back(Tmp3);
3430       Ops.push_back(Tmp1);
3431       Ops.push_back(CC);
3432       Ops.push_back(InFlag);
3433       Lo = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3434     } else {
3435       Ops.push_back(Tmp2);
3436       Ops.push_back(Tmp3);
3437       Ops.push_back(CC);
3438       Ops.push_back(InFlag);
3439       Lo = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3440       InFlag = Lo.getValue(1);
3441
3442       Ops.clear();
3443       Ops.push_back(Tmp3);
3444       Ops.push_back(Tmp1);
3445       Ops.push_back(CC);
3446       Ops.push_back(InFlag);
3447       Hi = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3448     }
3449
3450     VTs = DAG.getNodeValueTypes(MVT::i32, MVT::i32);
3451     Ops.clear();
3452     Ops.push_back(Lo);
3453     Ops.push_back(Hi);
3454     return DAG.getNode(ISD::MERGE_VALUES, VTs, 2, &Ops[0], Ops.size());
3455 }
3456
3457 SDOperand X86TargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
3458   assert(Op.getOperand(0).getValueType() <= MVT::i64 &&
3459          Op.getOperand(0).getValueType() >= MVT::i16 &&
3460          "Unknown SINT_TO_FP to lower!");
3461
3462   SDOperand Result;
3463   MVT::ValueType SrcVT = Op.getOperand(0).getValueType();
3464   unsigned Size = MVT::getSizeInBits(SrcVT)/8;
3465   MachineFunction &MF = DAG.getMachineFunction();
3466   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
3467   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3468   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Op.getOperand(0),
3469                                  StackSlot, NULL, 0);
3470
3471   // Build the FILD
3472   SDVTList Tys;
3473   if (X86ScalarSSE)
3474     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
3475   else
3476     Tys = DAG.getVTList(MVT::f64, MVT::Other);
3477   SmallVector<SDOperand, 8> Ops;
3478   Ops.push_back(Chain);
3479   Ops.push_back(StackSlot);
3480   Ops.push_back(DAG.getValueType(SrcVT));
3481   Result = DAG.getNode(X86ScalarSSE ? X86ISD::FILD_FLAG :X86ISD::FILD,
3482                        Tys, &Ops[0], Ops.size());
3483
3484   if (X86ScalarSSE) {
3485     Chain = Result.getValue(1);
3486     SDOperand InFlag = Result.getValue(2);
3487
3488     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
3489     // shouldn't be necessary except that RFP cannot be live across
3490     // multiple blocks. When stackifier is fixed, they can be uncoupled.
3491     MachineFunction &MF = DAG.getMachineFunction();
3492     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
3493     SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3494     Tys = DAG.getVTList(MVT::Other);
3495     SmallVector<SDOperand, 8> Ops;
3496     Ops.push_back(Chain);
3497     Ops.push_back(Result);
3498     Ops.push_back(StackSlot);
3499     Ops.push_back(DAG.getValueType(Op.getValueType()));
3500     Ops.push_back(InFlag);
3501     Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
3502     Result = DAG.getLoad(Op.getValueType(), Chain, StackSlot, NULL, 0);
3503   }
3504
3505   return Result;
3506 }
3507
3508 SDOperand X86TargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
3509   assert(Op.getValueType() <= MVT::i64 && Op.getValueType() >= MVT::i16 &&
3510          "Unknown FP_TO_SINT to lower!");
3511   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
3512   // stack slot.
3513   MachineFunction &MF = DAG.getMachineFunction();
3514   unsigned MemSize = MVT::getSizeInBits(Op.getValueType())/8;
3515   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3516   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3517
3518   unsigned Opc;
3519   switch (Op.getValueType()) {
3520     default: assert(0 && "Invalid FP_TO_SINT to lower!");
3521     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
3522     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
3523     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
3524   }
3525
3526   SDOperand Chain = DAG.getEntryNode();
3527   SDOperand Value = Op.getOperand(0);
3528   if (X86ScalarSSE) {
3529     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
3530     Chain = DAG.getStore(Chain, Value, StackSlot, NULL, 0);
3531     SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other);
3532     SDOperand Ops[] = {
3533       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
3534     };
3535     Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
3536     Chain = Value.getValue(1);
3537     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3538     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3539   }
3540
3541   // Build the FP_TO_INT*_IN_MEM
3542   SDOperand Ops[] = { Chain, Value, StackSlot };
3543   SDOperand FIST = DAG.getNode(Opc, MVT::Other, Ops, 3);
3544
3545   // Load the result.
3546   return DAG.getLoad(Op.getValueType(), FIST, StackSlot, NULL, 0);
3547 }
3548
3549 SDOperand X86TargetLowering::LowerFABS(SDOperand Op, SelectionDAG &DAG) {
3550   MVT::ValueType VT = Op.getValueType();
3551   const Type *OpNTy =  MVT::getTypeForValueType(VT);
3552   std::vector<Constant*> CV;
3553   if (VT == MVT::f64) {
3554     CV.push_back(ConstantFP::get(OpNTy, BitsToDouble(~(1ULL << 63))));
3555     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3556   } else {
3557     CV.push_back(ConstantFP::get(OpNTy, BitsToFloat(~(1U << 31))));
3558     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3559     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3560     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3561   }
3562   Constant *CS = ConstantStruct::get(CV);
3563   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3564   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
3565   SmallVector<SDOperand, 3> Ops;
3566   Ops.push_back(DAG.getEntryNode());
3567   Ops.push_back(CPIdx);
3568   Ops.push_back(DAG.getSrcValue(NULL));
3569   SDOperand Mask = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3570   return DAG.getNode(X86ISD::FAND, VT, Op.getOperand(0), Mask);
3571 }
3572
3573 SDOperand X86TargetLowering::LowerFNEG(SDOperand Op, SelectionDAG &DAG) {
3574   MVT::ValueType VT = Op.getValueType();
3575   const Type *OpNTy =  MVT::getTypeForValueType(VT);
3576   std::vector<Constant*> CV;
3577   if (VT == MVT::f64) {
3578     CV.push_back(ConstantFP::get(OpNTy, BitsToDouble(1ULL << 63)));
3579     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3580   } else {
3581     CV.push_back(ConstantFP::get(OpNTy, BitsToFloat(1U << 31)));
3582     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3583     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3584     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3585   }
3586   Constant *CS = ConstantStruct::get(CV);
3587   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3588   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
3589   SmallVector<SDOperand, 3> Ops;
3590   Ops.push_back(DAG.getEntryNode());
3591   Ops.push_back(CPIdx);
3592   Ops.push_back(DAG.getSrcValue(NULL));
3593   SDOperand Mask = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3594   return DAG.getNode(X86ISD::FXOR, VT, Op.getOperand(0), Mask);
3595 }
3596
3597 SDOperand X86TargetLowering::LowerFCOPYSIGN(SDOperand Op, SelectionDAG &DAG) {
3598   SDOperand Op0 = Op.getOperand(0);
3599   SDOperand Op1 = Op.getOperand(1);
3600   MVT::ValueType VT = Op.getValueType();
3601   MVT::ValueType SrcVT = Op1.getValueType();
3602   const Type *SrcTy =  MVT::getTypeForValueType(SrcVT);
3603
3604   // If second operand is smaller, extend it first.
3605   if (MVT::getSizeInBits(SrcVT) < MVT::getSizeInBits(VT)) {
3606     Op1 = DAG.getNode(ISD::FP_EXTEND, VT, Op1);
3607     SrcVT = VT;
3608   }
3609
3610   // First get the sign bit of second operand.
3611   std::vector<Constant*> CV;
3612   if (SrcVT == MVT::f64) {
3613     CV.push_back(ConstantFP::get(SrcTy, BitsToDouble(1ULL << 63)));
3614     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3615   } else {
3616     CV.push_back(ConstantFP::get(SrcTy, BitsToFloat(1U << 31)));
3617     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3618     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3619     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3620   }
3621   Constant *CS = ConstantStruct::get(CV);
3622   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3623   SDVTList Tys = DAG.getVTList(SrcVT, MVT::Other);
3624   SmallVector<SDOperand, 3> Ops;
3625   Ops.push_back(DAG.getEntryNode());
3626   Ops.push_back(CPIdx);
3627   Ops.push_back(DAG.getSrcValue(NULL));
3628   SDOperand Mask1 = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3629   SDOperand SignBit = DAG.getNode(X86ISD::FAND, SrcVT, Op1, Mask1);
3630
3631   // Shift sign bit right or left if the two operands have different types.
3632   if (MVT::getSizeInBits(SrcVT) > MVT::getSizeInBits(VT)) {
3633     // Op0 is MVT::f32, Op1 is MVT::f64.
3634     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2f64, SignBit);
3635     SignBit = DAG.getNode(X86ISD::FSRL, MVT::v2f64, SignBit,
3636                           DAG.getConstant(32, MVT::i32));
3637     SignBit = DAG.getNode(ISD::BIT_CONVERT, MVT::v4f32, SignBit);
3638     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::f32, SignBit,
3639                           DAG.getConstant(0, getPointerTy()));
3640   }
3641
3642   // Clear first operand sign bit.
3643   CV.clear();
3644   if (VT == MVT::f64) {
3645     CV.push_back(ConstantFP::get(SrcTy, BitsToDouble(~(1ULL << 63))));
3646     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3647   } else {
3648     CV.push_back(ConstantFP::get(SrcTy, BitsToFloat(~(1U << 31))));
3649     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3650     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3651     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3652   }
3653   CS = ConstantStruct::get(CV);
3654   CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3655   Tys = DAG.getVTList(VT, MVT::Other);
3656   Ops.clear();
3657   Ops.push_back(DAG.getEntryNode());
3658   Ops.push_back(CPIdx);
3659   Ops.push_back(DAG.getSrcValue(NULL));
3660   SDOperand Mask2 = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3661   SDOperand Val = DAG.getNode(X86ISD::FAND, VT, Op0, Mask2);
3662
3663   // Or the value with the sign bit.
3664   return DAG.getNode(X86ISD::FOR, VT, Val, SignBit);
3665 }
3666
3667 SDOperand X86TargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG,
3668                                         SDOperand Chain) {
3669   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
3670   SDOperand Cond;
3671   SDOperand Op0 = Op.getOperand(0);
3672   SDOperand Op1 = Op.getOperand(1);
3673   SDOperand CC = Op.getOperand(2);
3674   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
3675   const MVT::ValueType *VTs1 = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3676   const MVT::ValueType *VTs2 = DAG.getNodeValueTypes(MVT::i8, MVT::Flag);
3677   bool isFP = MVT::isFloatingPoint(Op.getOperand(1).getValueType());
3678   unsigned X86CC;
3679
3680   if (translateX86CC(cast<CondCodeSDNode>(CC)->get(), isFP, X86CC,
3681                      Op0, Op1, DAG)) {
3682     SDOperand Ops1[] = { Chain, Op0, Op1 };
3683     Cond = DAG.getNode(X86ISD::CMP, VTs1, 2, Ops1, 3).getValue(1);
3684     SDOperand Ops2[] = { DAG.getConstant(X86CC, MVT::i8), Cond };
3685     return DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3686   }
3687
3688   assert(isFP && "Illegal integer SetCC!");
3689
3690   SDOperand COps[] = { Chain, Op0, Op1 };
3691   Cond = DAG.getNode(X86ISD::CMP, VTs1, 2, COps, 3).getValue(1);
3692
3693   switch (SetCCOpcode) {
3694   default: assert(false && "Illegal floating point SetCC!");
3695   case ISD::SETOEQ: {  // !PF & ZF
3696     SDOperand Ops1[] = { DAG.getConstant(X86::COND_NP, MVT::i8), Cond };
3697     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops1, 2);
3698     SDOperand Ops2[] = { DAG.getConstant(X86::COND_E, MVT::i8),
3699                          Tmp1.getValue(1) };
3700     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3701     return DAG.getNode(ISD::AND, MVT::i8, Tmp1, Tmp2);
3702   }
3703   case ISD::SETUNE: {  // PF | !ZF
3704     SDOperand Ops1[] = { DAG.getConstant(X86::COND_P, MVT::i8), Cond };
3705     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops1, 2);
3706     SDOperand Ops2[] = { DAG.getConstant(X86::COND_NE, MVT::i8),
3707                          Tmp1.getValue(1) };
3708     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3709     return DAG.getNode(ISD::OR, MVT::i8, Tmp1, Tmp2);
3710   }
3711   }
3712 }
3713
3714 SDOperand X86TargetLowering::LowerSELECT(SDOperand Op, SelectionDAG &DAG) {
3715   bool addTest = true;
3716   SDOperand Chain = DAG.getEntryNode();
3717   SDOperand Cond  = Op.getOperand(0);
3718   SDOperand CC;
3719   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3720
3721   if (Cond.getOpcode() == ISD::SETCC)
3722     Cond = LowerSETCC(Cond, DAG, Chain);
3723
3724   if (Cond.getOpcode() == X86ISD::SETCC) {
3725     CC = Cond.getOperand(0);
3726
3727     // If condition flag is set by a X86ISD::CMP, then make a copy of it
3728     // (since flag operand cannot be shared). Use it as the condition setting
3729     // operand in place of the X86ISD::SETCC.
3730     // If the X86ISD::SETCC has more than one use, then perhaps it's better
3731     // to use a test instead of duplicating the X86ISD::CMP (for register
3732     // pressure reason)?
3733     SDOperand Cmp = Cond.getOperand(1);
3734     unsigned Opc = Cmp.getOpcode();
3735     bool IllegalFPCMov = !X86ScalarSSE &&
3736       MVT::isFloatingPoint(Op.getValueType()) &&
3737       !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
3738     if ((Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI) &&
3739         !IllegalFPCMov) {
3740       SDOperand Ops[] = { Chain, Cmp.getOperand(1), Cmp.getOperand(2) };
3741       Cond = DAG.getNode(Opc, VTs, 2, Ops, 3);
3742       addTest = false;
3743     }
3744   }
3745
3746   if (addTest) {
3747     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3748     SDOperand Ops[] = { Chain, Cond, DAG.getConstant(0, MVT::i8) };
3749     Cond = DAG.getNode(X86ISD::CMP, VTs, 2, Ops, 3);
3750   }
3751
3752   VTs = DAG.getNodeValueTypes(Op.getValueType(), MVT::Flag);
3753   SmallVector<SDOperand, 4> Ops;
3754   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
3755   // condition is true.
3756   Ops.push_back(Op.getOperand(2));
3757   Ops.push_back(Op.getOperand(1));
3758   Ops.push_back(CC);
3759   Ops.push_back(Cond.getValue(1));
3760   return DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3761 }
3762
3763 SDOperand X86TargetLowering::LowerBRCOND(SDOperand Op, SelectionDAG &DAG) {
3764   bool addTest = true;
3765   SDOperand Chain = Op.getOperand(0);
3766   SDOperand Cond  = Op.getOperand(1);
3767   SDOperand Dest  = Op.getOperand(2);
3768   SDOperand CC;
3769   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3770
3771   if (Cond.getOpcode() == ISD::SETCC)
3772     Cond = LowerSETCC(Cond, DAG, Chain);
3773
3774   if (Cond.getOpcode() == X86ISD::SETCC) {
3775     CC = Cond.getOperand(0);
3776
3777     // If condition flag is set by a X86ISD::CMP, then make a copy of it
3778     // (since flag operand cannot be shared). Use it as the condition setting
3779     // operand in place of the X86ISD::SETCC.
3780     // If the X86ISD::SETCC has more than one use, then perhaps it's better
3781     // to use a test instead of duplicating the X86ISD::CMP (for register
3782     // pressure reason)?
3783     SDOperand Cmp = Cond.getOperand(1);
3784     unsigned Opc = Cmp.getOpcode();
3785     if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI) {
3786       SDOperand Ops[] = { Chain, Cmp.getOperand(1), Cmp.getOperand(2) };
3787       Cond = DAG.getNode(Opc, VTs, 2, Ops, 3);
3788       addTest = false;
3789     }
3790   }
3791
3792   if (addTest) {
3793     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3794     SDOperand Ops[] = { Chain, Cond, DAG.getConstant(0, MVT::i8) };
3795     Cond = DAG.getNode(X86ISD::CMP, VTs, 2, Ops, 3);
3796   }
3797   return DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
3798                      Cond, Op.getOperand(2), CC, Cond.getValue(1));
3799 }
3800
3801 SDOperand X86TargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG) {
3802   unsigned CallingConv= cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3803
3804   if (Subtarget->is64Bit())
3805     return LowerX86_64CCCCallTo(Op, DAG, CallingConv);
3806   else
3807     switch (CallingConv) {
3808     default:
3809       assert(0 && "Unsupported calling convention");
3810     case CallingConv::Fast:
3811       if (EnableFastCC)
3812         return LowerFastCCCallTo(Op, DAG, CallingConv);
3813       // Falls through
3814     case CallingConv::C:
3815     case CallingConv::X86_StdCall:
3816       return LowerCCCCallTo(Op, DAG, CallingConv);
3817     case CallingConv::X86_FastCall:
3818       return LowerFastCCCallTo(Op, DAG, CallingConv);
3819     }
3820 }
3821
3822 SDOperand
3823 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG) {
3824   MachineFunction &MF = DAG.getMachineFunction();
3825   const Function* Fn = MF.getFunction();
3826   if (Fn->hasExternalLinkage() &&
3827       Subtarget->isTargetCygMing() &&
3828       Fn->getName() == "main")
3829     MF.getInfo<X86FunctionInfo>()->setForceFramePointer(true);
3830
3831   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3832   if (Subtarget->is64Bit())
3833     return LowerX86_64CCCArguments(Op, DAG);
3834   else
3835     switch(CC) {
3836     default:
3837       assert(0 && "Unsupported calling convention");
3838     case CallingConv::Fast:
3839       if (EnableFastCC) {
3840         return LowerFastCCArguments(Op, DAG);
3841       }
3842       // Falls through
3843     case CallingConv::C:
3844       return LowerCCCArguments(Op, DAG);
3845     case CallingConv::X86_StdCall:
3846       MF.getInfo<X86FunctionInfo>()->setDecorationStyle(StdCall);
3847       return LowerCCCArguments(Op, DAG, true);
3848     case CallingConv::X86_FastCall:
3849       MF.getInfo<X86FunctionInfo>()->setDecorationStyle(FastCall);
3850       return LowerFastCCArguments(Op, DAG, true);
3851     }
3852 }
3853
3854 SDOperand X86TargetLowering::LowerMEMSET(SDOperand Op, SelectionDAG &DAG) {
3855   SDOperand InFlag(0, 0);
3856   SDOperand Chain = Op.getOperand(0);
3857   unsigned Align =
3858     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
3859   if (Align == 0) Align = 1;
3860
3861   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
3862   // If not DWORD aligned, call memset if size is less than the threshold.
3863   // It knows how to align to the right boundary first.
3864   if ((Align & 3) != 0 ||
3865       (I && I->getValue() < Subtarget->getMinRepStrSizeThreshold())) {
3866     MVT::ValueType IntPtr = getPointerTy();
3867     const Type *IntPtrTy = getTargetData()->getIntPtrType();
3868     TargetLowering::ArgListTy Args;
3869     TargetLowering::ArgListEntry Entry;
3870     Entry.Node = Op.getOperand(1);
3871     Entry.Ty = IntPtrTy;
3872     Entry.isSigned = false;
3873     Entry.isInReg = false;
3874     Entry.isSRet = false;
3875     Args.push_back(Entry);
3876     // Extend the unsigned i8 argument to be an int value for the call.
3877     Entry.Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i32, Op.getOperand(2));
3878     Entry.Ty = IntPtrTy;
3879     Entry.isSigned = false;
3880     Entry.isInReg = false;
3881     Entry.isSRet = false;
3882     Args.push_back(Entry);
3883     Entry.Node = Op.getOperand(3);
3884     Args.push_back(Entry);
3885     std::pair<SDOperand,SDOperand> CallResult =
3886       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
3887                   DAG.getExternalSymbol("memset", IntPtr), Args, DAG);
3888     return CallResult.second;
3889   }
3890
3891   MVT::ValueType AVT;
3892   SDOperand Count;
3893   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Op.getOperand(2));
3894   unsigned BytesLeft = 0;
3895   bool TwoRepStos = false;
3896   if (ValC) {
3897     unsigned ValReg;
3898     uint64_t Val = ValC->getValue() & 255;
3899
3900     // If the value is a constant, then we can potentially use larger sets.
3901     switch (Align & 3) {
3902       case 2:   // WORD aligned
3903         AVT = MVT::i16;
3904         ValReg = X86::AX;
3905         Val = (Val << 8) | Val;
3906         break;
3907       case 0:  // DWORD aligned
3908         AVT = MVT::i32;
3909         ValReg = X86::EAX;
3910         Val = (Val << 8)  | Val;
3911         Val = (Val << 16) | Val;
3912         if (Subtarget->is64Bit() && ((Align & 0xF) == 0)) {  // QWORD aligned
3913           AVT = MVT::i64;
3914           ValReg = X86::RAX;
3915           Val = (Val << 32) | Val;
3916         }
3917         break;
3918       default:  // Byte aligned
3919         AVT = MVT::i8;
3920         ValReg = X86::AL;
3921         Count = Op.getOperand(3);
3922         break;
3923     }
3924
3925     if (AVT > MVT::i8) {
3926       if (I) {
3927         unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
3928         Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
3929         BytesLeft = I->getValue() % UBytes;
3930       } else {
3931         assert(AVT >= MVT::i32 &&
3932                "Do not use rep;stos if not at least DWORD aligned");
3933         Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
3934                             Op.getOperand(3), DAG.getConstant(2, MVT::i8));
3935         TwoRepStos = true;
3936       }
3937     }
3938
3939     Chain  = DAG.getCopyToReg(Chain, ValReg, DAG.getConstant(Val, AVT),
3940                               InFlag);
3941     InFlag = Chain.getValue(1);
3942   } else {
3943     AVT = MVT::i8;
3944     Count  = Op.getOperand(3);
3945     Chain  = DAG.getCopyToReg(Chain, X86::AL, Op.getOperand(2), InFlag);
3946     InFlag = Chain.getValue(1);
3947   }
3948
3949   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
3950                             Count, InFlag);
3951   InFlag = Chain.getValue(1);
3952   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
3953                             Op.getOperand(1), InFlag);
3954   InFlag = Chain.getValue(1);
3955
3956   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
3957   SmallVector<SDOperand, 8> Ops;
3958   Ops.push_back(Chain);
3959   Ops.push_back(DAG.getValueType(AVT));
3960   Ops.push_back(InFlag);
3961   Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
3962
3963   if (TwoRepStos) {
3964     InFlag = Chain.getValue(1);
3965     Count = Op.getOperand(3);
3966     MVT::ValueType CVT = Count.getValueType();
3967     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
3968                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
3969     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
3970                               Left, InFlag);
3971     InFlag = Chain.getValue(1);
3972     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
3973     Ops.clear();
3974     Ops.push_back(Chain);
3975     Ops.push_back(DAG.getValueType(MVT::i8));
3976     Ops.push_back(InFlag);
3977     Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
3978   } else if (BytesLeft) {
3979     // Issue stores for the last 1 - 7 bytes.
3980     SDOperand Value;
3981     unsigned Val = ValC->getValue() & 255;
3982     unsigned Offset = I->getValue() - BytesLeft;
3983     SDOperand DstAddr = Op.getOperand(1);
3984     MVT::ValueType AddrVT = DstAddr.getValueType();
3985     if (BytesLeft >= 4) {
3986       Val = (Val << 8)  | Val;
3987       Val = (Val << 16) | Val;
3988       Value = DAG.getConstant(Val, MVT::i32);
3989       Chain = DAG.getStore(Chain, Value,
3990                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
3991                                        DAG.getConstant(Offset, AddrVT)),
3992                            NULL, 0);
3993       BytesLeft -= 4;
3994       Offset += 4;
3995     }
3996     if (BytesLeft >= 2) {
3997       Value = DAG.getConstant((Val << 8) | Val, MVT::i16);
3998       Chain = DAG.getStore(Chain, Value,
3999                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4000                                        DAG.getConstant(Offset, AddrVT)),
4001                            NULL, 0);
4002       BytesLeft -= 2;
4003       Offset += 2;
4004     }
4005     if (BytesLeft == 1) {
4006       Value = DAG.getConstant(Val, MVT::i8);
4007       Chain = DAG.getStore(Chain, Value,
4008                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4009                                        DAG.getConstant(Offset, AddrVT)),
4010                            NULL, 0);
4011     }
4012   }
4013
4014   return Chain;
4015 }
4016
4017 SDOperand X86TargetLowering::LowerMEMCPY(SDOperand Op, SelectionDAG &DAG) {
4018   SDOperand Chain = Op.getOperand(0);
4019   unsigned Align =
4020     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
4021   if (Align == 0) Align = 1;
4022
4023   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
4024   // If not DWORD aligned, call memcpy if size is less than the threshold.
4025   // It knows how to align to the right boundary first.
4026   if ((Align & 3) != 0 ||
4027       (I && I->getValue() < Subtarget->getMinRepStrSizeThreshold())) {
4028     MVT::ValueType IntPtr = getPointerTy();
4029     TargetLowering::ArgListTy Args;
4030     TargetLowering::ArgListEntry Entry;
4031     Entry.Ty = getTargetData()->getIntPtrType();
4032     Entry.isSigned = false;
4033     Entry.isInReg = false;
4034     Entry.isSRet = false;
4035     Entry.Node = Op.getOperand(1); Args.push_back(Entry);
4036     Entry.Node = Op.getOperand(2); Args.push_back(Entry);
4037     Entry.Node = Op.getOperand(3); Args.push_back(Entry);
4038     std::pair<SDOperand,SDOperand> CallResult =
4039       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
4040                   DAG.getExternalSymbol("memcpy", IntPtr), Args, DAG);
4041     return CallResult.second;
4042   }
4043
4044   MVT::ValueType AVT;
4045   SDOperand Count;
4046   unsigned BytesLeft = 0;
4047   bool TwoRepMovs = false;
4048   switch (Align & 3) {
4049     case 2:   // WORD aligned
4050       AVT = MVT::i16;
4051       break;
4052     case 0:  // DWORD aligned
4053       AVT = MVT::i32;
4054       if (Subtarget->is64Bit() && ((Align & 0xF) == 0))  // QWORD aligned
4055         AVT = MVT::i64;
4056       break;
4057     default:  // Byte aligned
4058       AVT = MVT::i8;
4059       Count = Op.getOperand(3);
4060       break;
4061   }
4062
4063   if (AVT > MVT::i8) {
4064     if (I) {
4065       unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4066       Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4067       BytesLeft = I->getValue() % UBytes;
4068     } else {
4069       assert(AVT >= MVT::i32 &&
4070              "Do not use rep;movs if not at least DWORD aligned");
4071       Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4072                           Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4073       TwoRepMovs = true;
4074     }
4075   }
4076
4077   SDOperand InFlag(0, 0);
4078   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4079                             Count, InFlag);
4080   InFlag = Chain.getValue(1);
4081   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4082                             Op.getOperand(1), InFlag);
4083   InFlag = Chain.getValue(1);
4084   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RSI : X86::ESI,
4085                             Op.getOperand(2), InFlag);
4086   InFlag = Chain.getValue(1);
4087
4088   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4089   SmallVector<SDOperand, 8> Ops;
4090   Ops.push_back(Chain);
4091   Ops.push_back(DAG.getValueType(AVT));
4092   Ops.push_back(InFlag);
4093   Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4094
4095   if (TwoRepMovs) {
4096     InFlag = Chain.getValue(1);
4097     Count = Op.getOperand(3);
4098     MVT::ValueType CVT = Count.getValueType();
4099     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4100                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4101     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4102                               Left, InFlag);
4103     InFlag = Chain.getValue(1);
4104     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4105     Ops.clear();
4106     Ops.push_back(Chain);
4107     Ops.push_back(DAG.getValueType(MVT::i8));
4108     Ops.push_back(InFlag);
4109     Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4110   } else if (BytesLeft) {
4111     // Issue loads and stores for the last 1 - 7 bytes.
4112     unsigned Offset = I->getValue() - BytesLeft;
4113     SDOperand DstAddr = Op.getOperand(1);
4114     MVT::ValueType DstVT = DstAddr.getValueType();
4115     SDOperand SrcAddr = Op.getOperand(2);
4116     MVT::ValueType SrcVT = SrcAddr.getValueType();
4117     SDOperand Value;
4118     if (BytesLeft >= 4) {
4119       Value = DAG.getLoad(MVT::i32, Chain,
4120                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4121                                       DAG.getConstant(Offset, SrcVT)),
4122                           NULL, 0);
4123       Chain = Value.getValue(1);
4124       Chain = DAG.getStore(Chain, Value,
4125                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4126                                        DAG.getConstant(Offset, DstVT)),
4127                            NULL, 0);
4128       BytesLeft -= 4;
4129       Offset += 4;
4130     }
4131     if (BytesLeft >= 2) {
4132       Value = DAG.getLoad(MVT::i16, Chain,
4133                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4134                                       DAG.getConstant(Offset, SrcVT)),
4135                           NULL, 0);
4136       Chain = Value.getValue(1);
4137       Chain = DAG.getStore(Chain, Value,
4138                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4139                                        DAG.getConstant(Offset, DstVT)),
4140                            NULL, 0);
4141       BytesLeft -= 2;
4142       Offset += 2;
4143     }
4144
4145     if (BytesLeft == 1) {
4146       Value = DAG.getLoad(MVT::i8, Chain,
4147                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4148                                       DAG.getConstant(Offset, SrcVT)),
4149                           NULL, 0);
4150       Chain = Value.getValue(1);
4151       Chain = DAG.getStore(Chain, Value,
4152                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4153                                        DAG.getConstant(Offset, DstVT)),
4154                            NULL, 0);
4155     }
4156   }
4157
4158   return Chain;
4159 }
4160
4161 SDOperand
4162 X86TargetLowering::LowerREADCYCLCECOUNTER(SDOperand Op, SelectionDAG &DAG) {
4163   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4164   SDOperand TheOp = Op.getOperand(0);
4165   SDOperand rd = DAG.getNode(X86ISD::RDTSC_DAG, Tys, &TheOp, 1);
4166   if (Subtarget->is64Bit()) {
4167     SDOperand Copy1 = DAG.getCopyFromReg(rd, X86::RAX, MVT::i64, rd.getValue(1));
4168     SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::RDX,
4169                                          MVT::i64, Copy1.getValue(2));
4170     SDOperand Tmp = DAG.getNode(ISD::SHL, MVT::i64, Copy2,
4171                                 DAG.getConstant(32, MVT::i8));
4172     SDOperand Ops[] = {
4173       DAG.getNode(ISD::OR, MVT::i64, Copy1, Tmp), Copy2.getValue(1)
4174     };
4175
4176     Tys = DAG.getVTList(MVT::i64, MVT::Other);
4177     return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2);
4178   }
4179
4180   SDOperand Copy1 = DAG.getCopyFromReg(rd, X86::EAX, MVT::i32, rd.getValue(1));
4181   SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::EDX,
4182                                        MVT::i32, Copy1.getValue(2));
4183   SDOperand Ops[] = { Copy1, Copy2, Copy2.getValue(1) };
4184   Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
4185   return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 3);
4186 }
4187
4188 SDOperand X86TargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG) {
4189   SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
4190
4191   if (!Subtarget->is64Bit()) {
4192     // vastart just stores the address of the VarArgsFrameIndex slot into the
4193     // memory location argument.
4194     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4195     return DAG.getStore(Op.getOperand(0), FR,Op.getOperand(1), SV->getValue(),
4196                         SV->getOffset());
4197   }
4198
4199   // __va_list_tag:
4200   //   gp_offset         (0 - 6 * 8)
4201   //   fp_offset         (48 - 48 + 8 * 16)
4202   //   overflow_arg_area (point to parameters coming in memory).
4203   //   reg_save_area
4204   SmallVector<SDOperand, 8> MemOps;
4205   SDOperand FIN = Op.getOperand(1);
4206   // Store gp_offset
4207   SDOperand Store = DAG.getStore(Op.getOperand(0),
4208                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
4209                                  FIN, SV->getValue(), SV->getOffset());
4210   MemOps.push_back(Store);
4211
4212   // Store fp_offset
4213   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4214                     DAG.getConstant(4, getPointerTy()));
4215   Store = DAG.getStore(Op.getOperand(0),
4216                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
4217                        FIN, SV->getValue(), SV->getOffset());
4218   MemOps.push_back(Store);
4219
4220   // Store ptr to overflow_arg_area
4221   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4222                     DAG.getConstant(4, getPointerTy()));
4223   SDOperand OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4224   Store = DAG.getStore(Op.getOperand(0), OVFIN, FIN, SV->getValue(),
4225                        SV->getOffset());
4226   MemOps.push_back(Store);
4227
4228   // Store ptr to reg_save_area.
4229   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4230                     DAG.getConstant(8, getPointerTy()));
4231   SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
4232   Store = DAG.getStore(Op.getOperand(0), RSFIN, FIN, SV->getValue(),
4233                        SV->getOffset());
4234   MemOps.push_back(Store);
4235   return DAG.getNode(ISD::TokenFactor, MVT::Other, &MemOps[0], MemOps.size());
4236 }
4237
4238 SDOperand
4239 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
4240   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getValue();
4241   switch (IntNo) {
4242   default: return SDOperand();    // Don't custom lower most intrinsics.
4243     // Comparison intrinsics.
4244   case Intrinsic::x86_sse_comieq_ss:
4245   case Intrinsic::x86_sse_comilt_ss:
4246   case Intrinsic::x86_sse_comile_ss:
4247   case Intrinsic::x86_sse_comigt_ss:
4248   case Intrinsic::x86_sse_comige_ss:
4249   case Intrinsic::x86_sse_comineq_ss:
4250   case Intrinsic::x86_sse_ucomieq_ss:
4251   case Intrinsic::x86_sse_ucomilt_ss:
4252   case Intrinsic::x86_sse_ucomile_ss:
4253   case Intrinsic::x86_sse_ucomigt_ss:
4254   case Intrinsic::x86_sse_ucomige_ss:
4255   case Intrinsic::x86_sse_ucomineq_ss:
4256   case Intrinsic::x86_sse2_comieq_sd:
4257   case Intrinsic::x86_sse2_comilt_sd:
4258   case Intrinsic::x86_sse2_comile_sd:
4259   case Intrinsic::x86_sse2_comigt_sd:
4260   case Intrinsic::x86_sse2_comige_sd:
4261   case Intrinsic::x86_sse2_comineq_sd:
4262   case Intrinsic::x86_sse2_ucomieq_sd:
4263   case Intrinsic::x86_sse2_ucomilt_sd:
4264   case Intrinsic::x86_sse2_ucomile_sd:
4265   case Intrinsic::x86_sse2_ucomigt_sd:
4266   case Intrinsic::x86_sse2_ucomige_sd:
4267   case Intrinsic::x86_sse2_ucomineq_sd: {
4268     unsigned Opc = 0;
4269     ISD::CondCode CC = ISD::SETCC_INVALID;
4270     switch (IntNo) {
4271     default: break;
4272     case Intrinsic::x86_sse_comieq_ss:
4273     case Intrinsic::x86_sse2_comieq_sd:
4274       Opc = X86ISD::COMI;
4275       CC = ISD::SETEQ;
4276       break;
4277     case Intrinsic::x86_sse_comilt_ss:
4278     case Intrinsic::x86_sse2_comilt_sd:
4279       Opc = X86ISD::COMI;
4280       CC = ISD::SETLT;
4281       break;
4282     case Intrinsic::x86_sse_comile_ss:
4283     case Intrinsic::x86_sse2_comile_sd:
4284       Opc = X86ISD::COMI;
4285       CC = ISD::SETLE;
4286       break;
4287     case Intrinsic::x86_sse_comigt_ss:
4288     case Intrinsic::x86_sse2_comigt_sd:
4289       Opc = X86ISD::COMI;
4290       CC = ISD::SETGT;
4291       break;
4292     case Intrinsic::x86_sse_comige_ss:
4293     case Intrinsic::x86_sse2_comige_sd:
4294       Opc = X86ISD::COMI;
4295       CC = ISD::SETGE;
4296       break;
4297     case Intrinsic::x86_sse_comineq_ss:
4298     case Intrinsic::x86_sse2_comineq_sd:
4299       Opc = X86ISD::COMI;
4300       CC = ISD::SETNE;
4301       break;
4302     case Intrinsic::x86_sse_ucomieq_ss:
4303     case Intrinsic::x86_sse2_ucomieq_sd:
4304       Opc = X86ISD::UCOMI;
4305       CC = ISD::SETEQ;
4306       break;
4307     case Intrinsic::x86_sse_ucomilt_ss:
4308     case Intrinsic::x86_sse2_ucomilt_sd:
4309       Opc = X86ISD::UCOMI;
4310       CC = ISD::SETLT;
4311       break;
4312     case Intrinsic::x86_sse_ucomile_ss:
4313     case Intrinsic::x86_sse2_ucomile_sd:
4314       Opc = X86ISD::UCOMI;
4315       CC = ISD::SETLE;
4316       break;
4317     case Intrinsic::x86_sse_ucomigt_ss:
4318     case Intrinsic::x86_sse2_ucomigt_sd:
4319       Opc = X86ISD::UCOMI;
4320       CC = ISD::SETGT;
4321       break;
4322     case Intrinsic::x86_sse_ucomige_ss:
4323     case Intrinsic::x86_sse2_ucomige_sd:
4324       Opc = X86ISD::UCOMI;
4325       CC = ISD::SETGE;
4326       break;
4327     case Intrinsic::x86_sse_ucomineq_ss:
4328     case Intrinsic::x86_sse2_ucomineq_sd:
4329       Opc = X86ISD::UCOMI;
4330       CC = ISD::SETNE;
4331       break;
4332     }
4333
4334     unsigned X86CC;
4335     SDOperand LHS = Op.getOperand(1);
4336     SDOperand RHS = Op.getOperand(2);
4337     translateX86CC(CC, true, X86CC, LHS, RHS, DAG);
4338
4339     const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
4340     SDOperand Ops1[] = { DAG.getEntryNode(), LHS, RHS };
4341     SDOperand Cond = DAG.getNode(Opc, VTs, 2, Ops1, 3);
4342     VTs = DAG.getNodeValueTypes(MVT::i8, MVT::Flag);
4343     SDOperand Ops2[] = { DAG.getConstant(X86CC, MVT::i8), Cond };
4344     SDOperand SetCC = DAG.getNode(X86ISD::SETCC, VTs, 2, Ops2, 2);
4345     return DAG.getNode(ISD::ANY_EXTEND, MVT::i32, SetCC);
4346   }
4347   }
4348 }
4349
4350 SDOperand X86TargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
4351   // Depths > 0 not supported yet!
4352   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4353     return SDOperand();
4354
4355   // Just load the return address
4356   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4357   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
4358 }
4359
4360 SDOperand X86TargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
4361   // Depths > 0 not supported yet!
4362   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4363     return SDOperand();
4364
4365   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4366   return DAG.getNode(ISD::SUB, getPointerTy(), RetAddrFI,
4367                      DAG.getConstant(4, getPointerTy()));
4368 }
4369
4370 /// LowerOperation - Provide custom lowering hooks for some operations.
4371 ///
4372 SDOperand X86TargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
4373   switch (Op.getOpcode()) {
4374   default: assert(0 && "Should not custom lower this!");
4375   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4376   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4377   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4378   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
4379   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4380   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4381   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4382   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
4383   case ISD::SHL_PARTS:
4384   case ISD::SRA_PARTS:
4385   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
4386   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4387   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
4388   case ISD::FABS:               return LowerFABS(Op, DAG);
4389   case ISD::FNEG:               return LowerFNEG(Op, DAG);
4390   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
4391   case ISD::SETCC:              return LowerSETCC(Op, DAG, DAG.getEntryNode());
4392   case ISD::SELECT:             return LowerSELECT(Op, DAG);
4393   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
4394   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4395   case ISD::CALL:               return LowerCALL(Op, DAG);
4396   case ISD::RET:                return LowerRET(Op, DAG);
4397   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
4398   case ISD::MEMSET:             return LowerMEMSET(Op, DAG);
4399   case ISD::MEMCPY:             return LowerMEMCPY(Op, DAG);
4400   case ISD::READCYCLECOUNTER:   return LowerREADCYCLCECOUNTER(Op, DAG);
4401   case ISD::VASTART:            return LowerVASTART(Op, DAG);
4402   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4403   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4404   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4405   }
4406   return SDOperand();
4407 }
4408
4409 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
4410   switch (Opcode) {
4411   default: return NULL;
4412   case X86ISD::SHLD:               return "X86ISD::SHLD";
4413   case X86ISD::SHRD:               return "X86ISD::SHRD";
4414   case X86ISD::FAND:               return "X86ISD::FAND";
4415   case X86ISD::FOR:                return "X86ISD::FOR";
4416   case X86ISD::FXOR:               return "X86ISD::FXOR";
4417   case X86ISD::FSRL:               return "X86ISD::FSRL";
4418   case X86ISD::FILD:               return "X86ISD::FILD";
4419   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
4420   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
4421   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
4422   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
4423   case X86ISD::FLD:                return "X86ISD::FLD";
4424   case X86ISD::FST:                return "X86ISD::FST";
4425   case X86ISD::FP_GET_RESULT:      return "X86ISD::FP_GET_RESULT";
4426   case X86ISD::FP_SET_RESULT:      return "X86ISD::FP_SET_RESULT";
4427   case X86ISD::CALL:               return "X86ISD::CALL";
4428   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
4429   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
4430   case X86ISD::CMP:                return "X86ISD::CMP";
4431   case X86ISD::COMI:               return "X86ISD::COMI";
4432   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
4433   case X86ISD::SETCC:              return "X86ISD::SETCC";
4434   case X86ISD::CMOV:               return "X86ISD::CMOV";
4435   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
4436   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
4437   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
4438   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
4439   case X86ISD::LOAD_PACK:          return "X86ISD::LOAD_PACK";
4440   case X86ISD::LOAD_UA:            return "X86ISD::LOAD_UA";
4441   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
4442   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
4443   case X86ISD::S2VEC:              return "X86ISD::S2VEC";
4444   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
4445   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
4446   case X86ISD::FMAX:               return "X86ISD::FMAX";
4447   case X86ISD::FMIN:               return "X86ISD::FMIN";
4448   }
4449 }
4450
4451 /// isLegalAddressImmediate - Return true if the integer value or
4452 /// GlobalValue can be used as the offset of the target addressing mode.
4453 bool X86TargetLowering::isLegalAddressImmediate(int64_t V) const {
4454   // X86 allows a sign-extended 32-bit immediate field.
4455   return (V > -(1LL << 32) && V < (1LL << 32)-1);
4456 }
4457
4458 bool X86TargetLowering::isLegalAddressImmediate(GlobalValue *GV) const {
4459   // In 64-bit mode, GV is 64-bit so it won't fit in the 32-bit displacement
4460   // field unless we are in small code model.
4461   if (Subtarget->is64Bit() &&
4462       getTargetMachine().getCodeModel() != CodeModel::Small)
4463     return false;
4464
4465   return (!Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false));
4466 }
4467
4468 /// isShuffleMaskLegal - Targets can use this to indicate that they only
4469 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
4470 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
4471 /// are assumed to be legal.
4472 bool
4473 X86TargetLowering::isShuffleMaskLegal(SDOperand Mask, MVT::ValueType VT) const {
4474   // Only do shuffles on 128-bit vector types for now.
4475   if (MVT::getSizeInBits(VT) == 64) return false;
4476   return (Mask.Val->getNumOperands() <= 4 ||
4477           isSplatMask(Mask.Val)  ||
4478           isPSHUFHW_PSHUFLWMask(Mask.Val) ||
4479           X86::isUNPCKLMask(Mask.Val) ||
4480           X86::isUNPCKL_v_undef_Mask(Mask.Val) ||
4481           X86::isUNPCKHMask(Mask.Val));
4482 }
4483
4484 bool X86TargetLowering::isVectorClearMaskLegal(std::vector<SDOperand> &BVOps,
4485                                                MVT::ValueType EVT,
4486                                                SelectionDAG &DAG) const {
4487   unsigned NumElts = BVOps.size();
4488   // Only do shuffles on 128-bit vector types for now.
4489   if (MVT::getSizeInBits(EVT) * NumElts == 64) return false;
4490   if (NumElts == 2) return true;
4491   if (NumElts == 4) {
4492     return (isMOVLMask(&BVOps[0], 4)  ||
4493             isCommutedMOVL(&BVOps[0], 4, true) ||
4494             isSHUFPMask(&BVOps[0], 4) ||
4495             isCommutedSHUFP(&BVOps[0], 4));
4496   }
4497   return false;
4498 }
4499
4500 //===----------------------------------------------------------------------===//
4501 //                           X86 Scheduler Hooks
4502 //===----------------------------------------------------------------------===//
4503
4504 MachineBasicBlock *
4505 X86TargetLowering::InsertAtEndOfBasicBlock(MachineInstr *MI,
4506                                            MachineBasicBlock *BB) {
4507   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4508   switch (MI->getOpcode()) {
4509   default: assert(false && "Unexpected instr type to insert");
4510   case X86::CMOV_FR32:
4511   case X86::CMOV_FR64:
4512   case X86::CMOV_V4F32:
4513   case X86::CMOV_V2F64:
4514   case X86::CMOV_V2I64: {
4515     // To "insert" a SELECT_CC instruction, we actually have to insert the
4516     // diamond control-flow pattern.  The incoming instruction knows the
4517     // destination vreg to set, the condition code register to branch on, the
4518     // true/false values to select between, and a branch opcode to use.
4519     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4520     ilist<MachineBasicBlock>::iterator It = BB;
4521     ++It;
4522
4523     //  thisMBB:
4524     //  ...
4525     //   TrueVal = ...
4526     //   cmpTY ccX, r1, r2
4527     //   bCC copy1MBB
4528     //   fallthrough --> copy0MBB
4529     MachineBasicBlock *thisMBB = BB;
4530     MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
4531     MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
4532     unsigned Opc =
4533       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
4534     BuildMI(BB, TII->get(Opc)).addMBB(sinkMBB);
4535     MachineFunction *F = BB->getParent();
4536     F->getBasicBlockList().insert(It, copy0MBB);
4537     F->getBasicBlockList().insert(It, sinkMBB);
4538     // Update machine-CFG edges by first adding all successors of the current
4539     // block to the new block which will contain the Phi node for the select.
4540     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
4541         e = BB->succ_end(); i != e; ++i)
4542       sinkMBB->addSuccessor(*i);
4543     // Next, remove all successors of the current block, and add the true
4544     // and fallthrough blocks as its successors.
4545     while(!BB->succ_empty())
4546       BB->removeSuccessor(BB->succ_begin());
4547     BB->addSuccessor(copy0MBB);
4548     BB->addSuccessor(sinkMBB);
4549
4550     //  copy0MBB:
4551     //   %FalseValue = ...
4552     //   # fallthrough to sinkMBB
4553     BB = copy0MBB;
4554
4555     // Update machine-CFG edges
4556     BB->addSuccessor(sinkMBB);
4557
4558     //  sinkMBB:
4559     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4560     //  ...
4561     BB = sinkMBB;
4562     BuildMI(BB, TII->get(X86::PHI), MI->getOperand(0).getReg())
4563       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4564       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4565
4566     delete MI;   // The pseudo instruction is gone now.
4567     return BB;
4568   }
4569
4570   case X86::FP_TO_INT16_IN_MEM:
4571   case X86::FP_TO_INT32_IN_MEM:
4572   case X86::FP_TO_INT64_IN_MEM: {
4573     // Change the floating point control register to use "round towards zero"
4574     // mode when truncating to an integer value.
4575     MachineFunction *F = BB->getParent();
4576     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
4577     addFrameReference(BuildMI(BB, TII->get(X86::FNSTCW16m)), CWFrameIdx);
4578
4579     // Load the old value of the high byte of the control word...
4580     unsigned OldCW =
4581       F->getSSARegMap()->createVirtualRegister(X86::GR16RegisterClass);
4582     addFrameReference(BuildMI(BB, TII->get(X86::MOV16rm), OldCW), CWFrameIdx);
4583
4584     // Set the high part to be round to zero...
4585     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mi)), CWFrameIdx)
4586       .addImm(0xC7F);
4587
4588     // Reload the modified control word now...
4589     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
4590
4591     // Restore the memory image of control word to original value
4592     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mr)), CWFrameIdx)
4593       .addReg(OldCW);
4594
4595     // Get the X86 opcode to use.
4596     unsigned Opc;
4597     switch (MI->getOpcode()) {
4598     default: assert(0 && "illegal opcode!");
4599     case X86::FP_TO_INT16_IN_MEM: Opc = X86::FpIST16m; break;
4600     case X86::FP_TO_INT32_IN_MEM: Opc = X86::FpIST32m; break;
4601     case X86::FP_TO_INT64_IN_MEM: Opc = X86::FpIST64m; break;
4602     }
4603
4604     X86AddressMode AM;
4605     MachineOperand &Op = MI->getOperand(0);
4606     if (Op.isRegister()) {
4607       AM.BaseType = X86AddressMode::RegBase;
4608       AM.Base.Reg = Op.getReg();
4609     } else {
4610       AM.BaseType = X86AddressMode::FrameIndexBase;
4611       AM.Base.FrameIndex = Op.getFrameIndex();
4612     }
4613     Op = MI->getOperand(1);
4614     if (Op.isImmediate())
4615       AM.Scale = Op.getImm();
4616     Op = MI->getOperand(2);
4617     if (Op.isImmediate())
4618       AM.IndexReg = Op.getImm();
4619     Op = MI->getOperand(3);
4620     if (Op.isGlobalAddress()) {
4621       AM.GV = Op.getGlobal();
4622     } else {
4623       AM.Disp = Op.getImm();
4624     }
4625     addFullAddress(BuildMI(BB, TII->get(Opc)), AM)
4626                       .addReg(MI->getOperand(4).getReg());
4627
4628     // Reload the original control word now.
4629     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
4630
4631     delete MI;   // The pseudo instruction is gone now.
4632     return BB;
4633   }
4634   }
4635 }
4636
4637 //===----------------------------------------------------------------------===//
4638 //                           X86 Optimization Hooks
4639 //===----------------------------------------------------------------------===//
4640
4641 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
4642                                                        uint64_t Mask,
4643                                                        uint64_t &KnownZero,
4644                                                        uint64_t &KnownOne,
4645                                                        unsigned Depth) const {
4646   unsigned Opc = Op.getOpcode();
4647   assert((Opc >= ISD::BUILTIN_OP_END ||
4648           Opc == ISD::INTRINSIC_WO_CHAIN ||
4649           Opc == ISD::INTRINSIC_W_CHAIN ||
4650           Opc == ISD::INTRINSIC_VOID) &&
4651          "Should use MaskedValueIsZero if you don't know whether Op"
4652          " is a target node!");
4653
4654   KnownZero = KnownOne = 0;   // Don't know anything.
4655   switch (Opc) {
4656   default: break;
4657   case X86ISD::SETCC:
4658     KnownZero |= (MVT::getIntVTBitMask(Op.getValueType()) ^ 1ULL);
4659     break;
4660   }
4661 }
4662
4663 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4664 /// element of the result of the vector shuffle.
4665 static SDOperand getShuffleScalarElt(SDNode *N, unsigned i, SelectionDAG &DAG) {
4666   MVT::ValueType VT = N->getValueType(0);
4667   SDOperand PermMask = N->getOperand(2);
4668   unsigned NumElems = PermMask.getNumOperands();
4669   SDOperand V = (i < NumElems) ? N->getOperand(0) : N->getOperand(1);
4670   i %= NumElems;
4671   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4672     return (i == 0)
4673       ? V.getOperand(0) : DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(VT));
4674   } else if (V.getOpcode() == ISD::VECTOR_SHUFFLE) {
4675     SDOperand Idx = PermMask.getOperand(i);
4676     if (Idx.getOpcode() == ISD::UNDEF)
4677       return DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(VT));
4678     return getShuffleScalarElt(V.Val,cast<ConstantSDNode>(Idx)->getValue(),DAG);
4679   }
4680   return SDOperand();
4681 }
4682
4683 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
4684 /// node is a GlobalAddress + an offset.
4685 static bool isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) {
4686   unsigned Opc = N->getOpcode();
4687   if (Opc == X86ISD::Wrapper) {
4688     if (dyn_cast<GlobalAddressSDNode>(N->getOperand(0))) {
4689       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
4690       return true;
4691     }
4692   } else if (Opc == ISD::ADD) {
4693     SDOperand N1 = N->getOperand(0);
4694     SDOperand N2 = N->getOperand(1);
4695     if (isGAPlusOffset(N1.Val, GA, Offset)) {
4696       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
4697       if (V) {
4698         Offset += V->getSignExtended();
4699         return true;
4700       }
4701     } else if (isGAPlusOffset(N2.Val, GA, Offset)) {
4702       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
4703       if (V) {
4704         Offset += V->getSignExtended();
4705         return true;
4706       }
4707     }
4708   }
4709   return false;
4710 }
4711
4712 /// isConsecutiveLoad - Returns true if N is loading from an address of Base
4713 /// + Dist * Size.
4714 static bool isConsecutiveLoad(SDNode *N, SDNode *Base, int Dist, int Size,
4715                               MachineFrameInfo *MFI) {
4716   if (N->getOperand(0).Val != Base->getOperand(0).Val)
4717     return false;
4718
4719   SDOperand Loc = N->getOperand(1);
4720   SDOperand BaseLoc = Base->getOperand(1);
4721   if (Loc.getOpcode() == ISD::FrameIndex) {
4722     if (BaseLoc.getOpcode() != ISD::FrameIndex)
4723       return false;
4724     int FI  = dyn_cast<FrameIndexSDNode>(Loc)->getIndex();
4725     int BFI = dyn_cast<FrameIndexSDNode>(BaseLoc)->getIndex();
4726     int FS  = MFI->getObjectSize(FI);
4727     int BFS = MFI->getObjectSize(BFI);
4728     if (FS != BFS || FS != Size) return false;
4729     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Size);
4730   } else {
4731     GlobalValue *GV1 = NULL;
4732     GlobalValue *GV2 = NULL;
4733     int64_t Offset1 = 0;
4734     int64_t Offset2 = 0;
4735     bool isGA1 = isGAPlusOffset(Loc.Val, GV1, Offset1);
4736     bool isGA2 = isGAPlusOffset(BaseLoc.Val, GV2, Offset2);
4737     if (isGA1 && isGA2 && GV1 == GV2)
4738       return Offset1 == (Offset2 + Dist*Size);
4739   }
4740
4741   return false;
4742 }
4743
4744 static bool isBaseAlignment16(SDNode *Base, MachineFrameInfo *MFI,
4745                               const X86Subtarget *Subtarget) {
4746   GlobalValue *GV;
4747   int64_t Offset;
4748   if (isGAPlusOffset(Base, GV, Offset))
4749     return (GV->getAlignment() >= 16 && (Offset % 16) == 0);
4750   else {
4751     assert(Base->getOpcode() == ISD::FrameIndex && "Unexpected base node!");
4752     int BFI = dyn_cast<FrameIndexSDNode>(Base)->getIndex();
4753     if (BFI < 0)
4754       // Fixed objects do not specify alignment, however the offsets are known.
4755       return ((Subtarget->getStackAlignment() % 16) == 0 &&
4756               (MFI->getObjectOffset(BFI) % 16) == 0);
4757     else
4758       return MFI->getObjectAlignment(BFI) >= 16;
4759   }
4760   return false;
4761 }
4762
4763
4764 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
4765 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
4766 /// if the load addresses are consecutive, non-overlapping, and in the right
4767 /// order.
4768 static SDOperand PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
4769                                        const X86Subtarget *Subtarget) {
4770   MachineFunction &MF = DAG.getMachineFunction();
4771   MachineFrameInfo *MFI = MF.getFrameInfo();
4772   MVT::ValueType VT = N->getValueType(0);
4773   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
4774   SDOperand PermMask = N->getOperand(2);
4775   int NumElems = (int)PermMask.getNumOperands();
4776   SDNode *Base = NULL;
4777   for (int i = 0; i < NumElems; ++i) {
4778     SDOperand Idx = PermMask.getOperand(i);
4779     if (Idx.getOpcode() == ISD::UNDEF) {
4780       if (!Base) return SDOperand();
4781     } else {
4782       SDOperand Arg =
4783         getShuffleScalarElt(N, cast<ConstantSDNode>(Idx)->getValue(), DAG);
4784       if (!Arg.Val || !ISD::isNON_EXTLoad(Arg.Val))
4785         return SDOperand();
4786       if (!Base)
4787         Base = Arg.Val;
4788       else if (!isConsecutiveLoad(Arg.Val, Base,
4789                                   i, MVT::getSizeInBits(EVT)/8,MFI))
4790         return SDOperand();
4791     }
4792   }
4793
4794   bool isAlign16 = isBaseAlignment16(Base->getOperand(1).Val, MFI, Subtarget);
4795   if (isAlign16) {
4796     LoadSDNode *LD = cast<LoadSDNode>(Base);
4797     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
4798                        LD->getSrcValueOffset());
4799   } else {
4800     // Just use movups, it's shorter.
4801     SDVTList Tys = DAG.getVTList(MVT::v4f32, MVT::Other);
4802     SmallVector<SDOperand, 3> Ops;
4803     Ops.push_back(Base->getOperand(0));
4804     Ops.push_back(Base->getOperand(1));
4805     Ops.push_back(Base->getOperand(2));
4806     return DAG.getNode(ISD::BIT_CONVERT, VT,
4807                        DAG.getNode(X86ISD::LOAD_UA, Tys, &Ops[0], Ops.size()));
4808   }
4809 }
4810
4811 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
4812 static SDOperand PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
4813                                       const X86Subtarget *Subtarget) {
4814   SDOperand Cond = N->getOperand(0);
4815
4816   // If we have SSE[12] support, try to form min/max nodes.
4817   if (Subtarget->hasSSE2() &&
4818       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
4819     if (Cond.getOpcode() == ISD::SETCC) {
4820       // Get the LHS/RHS of the select.
4821       SDOperand LHS = N->getOperand(1);
4822       SDOperand RHS = N->getOperand(2);
4823       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
4824
4825       unsigned Opcode = 0;
4826       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
4827         switch (CC) {
4828         default: break;
4829         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
4830         case ISD::SETULE:
4831         case ISD::SETLE:
4832           if (!UnsafeFPMath) break;
4833           // FALL THROUGH.
4834         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
4835         case ISD::SETLT:
4836           Opcode = X86ISD::FMIN;
4837           break;
4838
4839         case ISD::SETOGT: // (X > Y) ? X : Y -> max
4840         case ISD::SETUGT:
4841         case ISD::SETGT:
4842           if (!UnsafeFPMath) break;
4843           // FALL THROUGH.
4844         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
4845         case ISD::SETGE:
4846           Opcode = X86ISD::FMAX;
4847           break;
4848         }
4849       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
4850         switch (CC) {
4851         default: break;
4852         case ISD::SETOGT: // (X > Y) ? Y : X -> min
4853         case ISD::SETUGT:
4854         case ISD::SETGT:
4855           if (!UnsafeFPMath) break;
4856           // FALL THROUGH.
4857         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
4858         case ISD::SETGE:
4859           Opcode = X86ISD::FMIN;
4860           break;
4861
4862         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
4863         case ISD::SETULE:
4864         case ISD::SETLE:
4865           if (!UnsafeFPMath) break;
4866           // FALL THROUGH.
4867         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
4868         case ISD::SETLT:
4869           Opcode = X86ISD::FMAX;
4870           break;
4871         }
4872       }
4873
4874       if (Opcode)
4875         return DAG.getNode(Opcode, N->getValueType(0), LHS, RHS);
4876     }
4877
4878   }
4879
4880   return SDOperand();
4881 }
4882
4883
4884 SDOperand X86TargetLowering::PerformDAGCombine(SDNode *N,
4885                                                DAGCombinerInfo &DCI) const {
4886   SelectionDAG &DAG = DCI.DAG;
4887   switch (N->getOpcode()) {
4888   default: break;
4889   case ISD::VECTOR_SHUFFLE:
4890     return PerformShuffleCombine(N, DAG, Subtarget);
4891   case ISD::SELECT:
4892     return PerformSELECTCombine(N, DAG, Subtarget);
4893   }
4894
4895   return SDOperand();
4896 }
4897
4898 //===----------------------------------------------------------------------===//
4899 //                           X86 Inline Assembly Support
4900 //===----------------------------------------------------------------------===//
4901
4902 /// getConstraintType - Given a constraint letter, return the type of
4903 /// constraint it is for this target.
4904 X86TargetLowering::ConstraintType
4905 X86TargetLowering::getConstraintType(char ConstraintLetter) const {
4906   switch (ConstraintLetter) {
4907   case 'A':
4908   case 'r':
4909   case 'R':
4910   case 'l':
4911   case 'q':
4912   case 'Q':
4913   case 'x':
4914   case 'Y':
4915     return C_RegisterClass;
4916   default: return TargetLowering::getConstraintType(ConstraintLetter);
4917   }
4918 }
4919
4920 /// isOperandValidForConstraint - Return the specified operand (possibly
4921 /// modified) if the specified SDOperand is valid for the specified target
4922 /// constraint letter, otherwise return null.
4923 SDOperand X86TargetLowering::
4924 isOperandValidForConstraint(SDOperand Op, char Constraint, SelectionDAG &DAG) {
4925   switch (Constraint) {
4926   default: break;
4927   case 'i':
4928     // Literal immediates are always ok.
4929     if (isa<ConstantSDNode>(Op)) return Op;
4930
4931     // If we are in non-pic codegen mode, we allow the address of a global to
4932     // be used with 'i'.
4933     if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op)) {
4934       if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
4935         return SDOperand(0, 0);
4936
4937       if (GA->getOpcode() != ISD::TargetGlobalAddress)
4938         Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4939                                         GA->getOffset());
4940       return Op;
4941     }
4942
4943     // Otherwise, not valid for this mode.
4944     return SDOperand(0, 0);
4945   }
4946   return TargetLowering::isOperandValidForConstraint(Op, Constraint, DAG);
4947 }
4948
4949
4950 std::vector<unsigned> X86TargetLowering::
4951 getRegClassForInlineAsmConstraint(const std::string &Constraint,
4952                                   MVT::ValueType VT) const {
4953   if (Constraint.size() == 1) {
4954     // FIXME: not handling fp-stack yet!
4955     // FIXME: not handling MMX registers yet ('y' constraint).
4956     switch (Constraint[0]) {      // GCC X86 Constraint Letters
4957     default: break;  // Unknown constraint letter
4958     case 'A':   // EAX/EDX
4959       if (VT == MVT::i32 || VT == MVT::i64)
4960         return make_vector<unsigned>(X86::EAX, X86::EDX, 0);
4961       break;
4962     case 'r':   // GENERAL_REGS
4963     case 'R':   // LEGACY_REGS
4964       if (VT == MVT::i64 && Subtarget->is64Bit())
4965         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
4966                                      X86::RSI, X86::RDI, X86::RBP, X86::RSP,
4967                                      X86::R8,  X86::R9,  X86::R10, X86::R11,
4968                                      X86::R12, X86::R13, X86::R14, X86::R15, 0);
4969       if (VT == MVT::i32)
4970         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
4971                                      X86::ESI, X86::EDI, X86::EBP, X86::ESP, 0);
4972       else if (VT == MVT::i16)
4973         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX,
4974                                      X86::SI, X86::DI, X86::BP, X86::SP, 0);
4975       else if (VT == MVT::i8)
4976         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
4977       break;
4978     case 'l':   // INDEX_REGS
4979       if (VT == MVT::i32)
4980         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
4981                                      X86::ESI, X86::EDI, X86::EBP, 0);
4982       else if (VT == MVT::i16)
4983         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX,
4984                                      X86::SI, X86::DI, X86::BP, 0);
4985       else if (VT == MVT::i8)
4986         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
4987       break;
4988     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
4989     case 'Q':   // Q_REGS
4990       if (VT == MVT::i32)
4991         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
4992       else if (VT == MVT::i16)
4993         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
4994       else if (VT == MVT::i8)
4995         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
4996         break;
4997     case 'x':   // SSE_REGS if SSE1 allowed
4998       if (Subtarget->hasSSE1())
4999         return make_vector<unsigned>(X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
5000                                      X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7,
5001                                      0);
5002       return std::vector<unsigned>();
5003     case 'Y':   // SSE_REGS if SSE2 allowed
5004       if (Subtarget->hasSSE2())
5005         return make_vector<unsigned>(X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
5006                                      X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7,
5007                                      0);
5008       return std::vector<unsigned>();
5009     }
5010   }
5011
5012   return std::vector<unsigned>();
5013 }
5014
5015 std::pair<unsigned, const TargetRegisterClass*>
5016 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5017                                                 MVT::ValueType VT) const {
5018   // Use the default implementation in TargetLowering to convert the register
5019   // constraint into a member of a register class.
5020   std::pair<unsigned, const TargetRegisterClass*> Res;
5021   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5022
5023   // Not found as a standard register?
5024   if (Res.second == 0) {
5025     // GCC calls "st(0)" just plain "st".
5026     if (StringsEqualNoCase("{st}", Constraint)) {
5027       Res.first = X86::ST0;
5028       Res.second = X86::RSTRegisterClass;
5029     }
5030
5031     return Res;
5032   }
5033
5034   // Otherwise, check to see if this is a register class of the wrong value
5035   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
5036   // turn into {ax},{dx}.
5037   if (Res.second->hasType(VT))
5038     return Res;   // Correct type already, nothing to do.
5039
5040   // All of the single-register GCC register classes map their values onto
5041   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
5042   // really want an 8-bit or 32-bit register, map to the appropriate register
5043   // class and return the appropriate register.
5044   if (Res.second != X86::GR16RegisterClass)
5045     return Res;
5046
5047   if (VT == MVT::i8) {
5048     unsigned DestReg = 0;
5049     switch (Res.first) {
5050     default: break;
5051     case X86::AX: DestReg = X86::AL; break;
5052     case X86::DX: DestReg = X86::DL; break;
5053     case X86::CX: DestReg = X86::CL; break;
5054     case X86::BX: DestReg = X86::BL; break;
5055     }
5056     if (DestReg) {
5057       Res.first = DestReg;
5058       Res.second = Res.second = X86::GR8RegisterClass;
5059     }
5060   } else if (VT == MVT::i32) {
5061     unsigned DestReg = 0;
5062     switch (Res.first) {
5063     default: break;
5064     case X86::AX: DestReg = X86::EAX; break;
5065     case X86::DX: DestReg = X86::EDX; break;
5066     case X86::CX: DestReg = X86::ECX; break;
5067     case X86::BX: DestReg = X86::EBX; break;
5068     case X86::SI: DestReg = X86::ESI; break;
5069     case X86::DI: DestReg = X86::EDI; break;
5070     case X86::BP: DestReg = X86::EBP; break;
5071     case X86::SP: DestReg = X86::ESP; break;
5072     }
5073     if (DestReg) {
5074       Res.first = DestReg;
5075       Res.second = Res.second = X86::GR32RegisterClass;
5076     }
5077   } else if (VT == MVT::i64) {
5078     unsigned DestReg = 0;
5079     switch (Res.first) {
5080     default: break;
5081     case X86::AX: DestReg = X86::RAX; break;
5082     case X86::DX: DestReg = X86::RDX; break;
5083     case X86::CX: DestReg = X86::RCX; break;
5084     case X86::BX: DestReg = X86::RBX; break;
5085     case X86::SI: DestReg = X86::RSI; break;
5086     case X86::DI: DestReg = X86::RDI; break;
5087     case X86::BP: DestReg = X86::RBP; break;
5088     case X86::SP: DestReg = X86::RSP; break;
5089     }
5090     if (DestReg) {
5091       Res.first = DestReg;
5092       Res.second = Res.second = X86::GR64RegisterClass;
5093     }
5094   }
5095
5096   return Res;
5097 }