lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Disable16Bit - 16-bit operations typically have a larger encoding than
  61 // corresponding 32-bit instructions, and 16-bit code is slow on some
  62 // processors. This is an experimental flag to disable 16-bit operations
  63 // (which forces them to be Legalized to 32-bit operations).
  64 static cl::opt<bool>
  65 Disable16Bit("disable-16bit", cl::Hidden,
  66              cl::desc("Disable use of 16-bit instructions"));
  67
  68 // Forward declarations.
  69 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  70                        SDValue V2);
  71
  72 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  73   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  74   default: llvm_unreachable("unknown subtarget type");
  75   case X86Subtarget::isDarwin:
  76     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  77       return new X8664_MachoTargetObjectFile();
  78     return new TargetLoweringObjectFileMachO();
  79   case X86Subtarget::isELF:
  80    if (TM.getSubtarget<X86Subtarget>().is64Bit())
  81      return new X8664_ELFTargetObjectFile(TM);
  82     return new X8632_ELFTargetObjectFile(TM);
  83   case X86Subtarget::isMingw:
  84   case X86Subtarget::isCygwin:
  85   case X86Subtarget::isWindows:
  86     return new TargetLoweringObjectFileCOFF();
  87   }
  88 }
  89
  90 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  91   : TargetLowering(TM, createTLOF(TM)) {
  92   Subtarget = &TM.getSubtarget<X86Subtarget>();
  93   X86ScalarSSEf64 = Subtarget->hasSSE2();
  94   X86ScalarSSEf32 = Subtarget->hasSSE1();
  95   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  96
  97   RegInfo = TM.getRegisterInfo();
  98   TD = getTargetData();
  99
 100   // Set up the TargetLowering object.
 101
 102   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 103   setShiftAmountType(MVT::i8);
 104   setBooleanContents(ZeroOrOneBooleanContent);
 105   setSchedulingPreference(SchedulingForRegPressure);
 106   setStackPointerRegisterToSaveRestore(X86StackPtr);
 107
 108   if (Subtarget->isTargetDarwin()) {
 109     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 110     setUseUnderscoreSetJmp(false);
 111     setUseUnderscoreLongJmp(false);
 112   } else if (Subtarget->isTargetMingw()) {
 113     // MS runtime is weird: it exports _setjmp, but longjmp!
 114     setUseUnderscoreSetJmp(true);
 115     setUseUnderscoreLongJmp(false);
 116   } else {
 117     setUseUnderscoreSetJmp(true);
 118     setUseUnderscoreLongJmp(true);
 119   }
 120
 121   // Set up the register classes.
 122   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 123   if (!Disable16Bit)
 124     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 125   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 126   if (Subtarget->is64Bit())
 127     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 128
 129   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 130
 131   // We don't accept any truncstore of integer registers.
 132   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 133   if (!Disable16Bit)
 134     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 135   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 136   if (!Disable16Bit)
 137     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 138   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 139   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 140
 141   // SETOEQ and SETUNE require checking two conditions.
 142   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 143   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 144   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 145   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 146   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 147   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 148
 149   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 150   // operation.
 151   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 152   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 153   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 154
 155   if (Subtarget->is64Bit()) {
 156     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 157     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 158   } else if (!UseSoftFloat) {
 159     if (X86ScalarSSEf64) {
 160       // We have an impenetrably clever algorithm for ui64->double only.
 161       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 162     }
 163     // We have an algorithm for SSE2, and we turn this into a 64-bit
 164     // FILD for other targets.
 165     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 166   }
 167
 168   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 169   // this operation.
 170   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 171   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 172
 173   if (!UseSoftFloat) {
 174     // SSE has no i16 to fp conversion, only i32
 175     if (X86ScalarSSEf32) {
 176       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 177       // f32 and f64 cases are Legal, f80 case is not
 178       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 179     } else {
 180       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 181       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 182     }
 183   } else {
 184     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 185     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 186   }
 187
 188   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 189   // are Legal, f80 is custom lowered.
 190   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 191   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 192
 193   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 194   // this operation.
 195   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 196   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 197
 198   if (X86ScalarSSEf32) {
 199     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 200     // f32 and f64 cases are Legal, f80 case is not
 201     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 202   } else {
 203     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 204     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 205   }
 206
 207   // Handle FP_TO_UINT by promoting the destination to a larger signed
 208   // conversion.
 209   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 210   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 211   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 212
 213   if (Subtarget->is64Bit()) {
 214     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 215     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 216   } else if (!UseSoftFloat) {
 217     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 218       // Expand FP_TO_UINT into a select.
 219       // FIXME: We would like to use a Custom expander here eventually to do
 220       // the optimal thing for SSE vs. the default expansion in the legalizer.
 221       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 222     else
 223       // With SSE3 we can use fisttpll to convert to a signed i64; without
 224       // SSE, we're stuck with a fistpll.
 225       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 226   }
 227
 228   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 229   if (!X86ScalarSSEf64) {
 230     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 231     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 232   }
 233
 234   // Scalar integer divide and remainder are lowered to use operations that
 235   // produce two results, to match the available instructions. This exposes
 236   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 237   // into a single instruction.
 238   //
 239   // Scalar integer multiply-high is also lowered to use two-result
 240   // operations, to match the available instructions. However, plain multiply
 241   // (low) operations are left as Legal, as there are single-result
 242   // instructions for this in x86. Using the two-result multiply instructions
 243   // when both high and low results are needed must be arranged by dagcombine.
 244   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 245   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 246   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 247   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 248   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 249   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 250   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 262   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 263   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 264   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 265   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 266   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 267   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 268
 269   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 270   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 271   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 272   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 273   if (Subtarget->is64Bit())
 274     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 275   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 276   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 277   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 278   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 279   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 280   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 281   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 282   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 283
 284   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 287   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 288   if (Disable16Bit) {
 289     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 290     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 291   } else {
 292     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 293     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 294   }
 295   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 296   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 297   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 298   if (Subtarget->is64Bit()) {
 299     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 300     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 301     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 302   }
 303
 304   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 305   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 306
 307   // These should be promoted to a larger select which is supported.
 308   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 309   // X86 wants to expand cmov itself.
 310   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 311   if (Disable16Bit)
 312     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 313   else
 314     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 315   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 316   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 317   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 318   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 319   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 320   if (Disable16Bit)
 321     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 322   else
 323     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 324   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 325   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 326   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 327   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 328   if (Subtarget->is64Bit()) {
 329     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 330     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 331   }
 332   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 333
 334   // Darwin ABI issue.
 335   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 336   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 337   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 338   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 339   if (Subtarget->is64Bit())
 340     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 341   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 342   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 343   if (Subtarget->is64Bit()) {
 344     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 345     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 346     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 347     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 348     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 349   }
 350   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 351   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 352   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 353   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 354   if (Subtarget->is64Bit()) {
 355     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 356     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 357     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 358   }
 359
 360   if (Subtarget->hasSSE1())
 361     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 362
 363   if (!Subtarget->hasSSE2())
 364     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 365
 366   // Expand certain atomics
 367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 368   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 369   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 370   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 371
 372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 373   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 374   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 375   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 376
 377   if (!Subtarget->is64Bit()) {
 378     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 380     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 381     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 382     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 383     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 384     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 385   }
 386
 387   // FIXME - use subtarget debug flags
 388   if (!Subtarget->isTargetDarwin() &&
 389       !Subtarget->isTargetELF() &&
 390       !Subtarget->isTargetCygMing()) {
 391     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 392   }
 393
 394   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 395   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 396   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 397   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 398   if (Subtarget->is64Bit()) {
 399     setExceptionPointerRegister(X86::RAX);
 400     setExceptionSelectorRegister(X86::RDX);
 401   } else {
 402     setExceptionPointerRegister(X86::EAX);
 403     setExceptionSelectorRegister(X86::EDX);
 404   }
 405   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 406   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 407
 408   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 409
 410   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 411
 412   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 413   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 414   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 415   if (Subtarget->is64Bit()) {
 416     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 417     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 418   } else {
 419     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 420     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 421   }
 422
 423   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 424   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 425   if (Subtarget->is64Bit())
 426     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 427   if (Subtarget->isTargetCygMing())
 428     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 429   else
 430     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 431
 432   if (!UseSoftFloat && X86ScalarSSEf64) {
 433     // f32 and f64 use SSE.
 434     // Set up the FP register classes.
 435     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 436     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 437
 438     // Use ANDPD to simulate FABS.
 439     setOperationAction(ISD::FABS , MVT::f64, Custom);
 440     setOperationAction(ISD::FABS , MVT::f32, Custom);
 441
 442     // Use XORP to simulate FNEG.
 443     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 444     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 445
 446     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 447     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 448     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 449
 450     // We don't support sin/cos/fmod
 451     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 452     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 453     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 454     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 455
 456     // Expand FP immediates into loads from the stack, except for the special
 457     // cases we handle.
 458     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 459     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 460   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 461     // Use SSE for f32, x87 for f64.
 462     // Set up the FP register classes.
 463     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 464     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 465
 466     // Use ANDPS to simulate FABS.
 467     setOperationAction(ISD::FABS , MVT::f32, Custom);
 468
 469     // Use XORP to simulate FNEG.
 470     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 471
 472     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 473
 474     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 475     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 476     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 477
 478     // We don't support sin/cos/fmod
 479     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 480     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 481
 482     // Special cases we handle for FP constants.
 483     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 484     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 485     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 486     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 487     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 488
 489     if (!UnsafeFPMath) {
 490       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 491       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 492     }
 493   } else if (!UseSoftFloat) {
 494     // f32 and f64 in x87.
 495     // Set up the FP register classes.
 496     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 497     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 498
 499     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 500     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 501     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 502     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 503
 504     if (!UnsafeFPMath) {
 505       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 506       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 507     }
 508     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 509     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 510     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 511     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 512     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 513     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 514     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 515     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 516   }
 517
 518   // Long double always uses X87.
 519   if (!UseSoftFloat) {
 520     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 521     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 522     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 523     {
 524       bool ignored;
 525       APFloat TmpFlt(+0.0);
 526       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 527                      &ignored);
 528       addLegalFPImmediate(TmpFlt);  // FLD0
 529       TmpFlt.changeSign();
 530       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 531       APFloat TmpFlt2(+1.0);
 532       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 533                       &ignored);
 534       addLegalFPImmediate(TmpFlt2);  // FLD1
 535       TmpFlt2.changeSign();
 536       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 537     }
 538
 539     if (!UnsafeFPMath) {
 540       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 541       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 542     }
 543   }
 544
 545   // Always use a library call for pow.
 546   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 547   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 548   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 549
 550   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 551   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 552   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 553   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 554   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 555
 556   // First set operation action for all vector types to either promote
 557   // (for widening) or expand (for scalarization). Then we will selectively
 558   // turn on ones that can be effectively codegen'd.
 559   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 560        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 561     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 576     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 577     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 607     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 608     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 610     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 611     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 612     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 613     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 614     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 615          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 616       setTruncStoreAction((MVT::SimpleValueType)VT,
 617                           (MVT::SimpleValueType)InnerVT, Expand);
 618     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 619     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 620     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 621   }
 622
 623   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 624   // with -msoft-float, disable use of MMX as well.
 625   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 626     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 627     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 628     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 629     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 630     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 631
 632     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 633     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 634     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 635     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 636
 637     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 638     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 639     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 640     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 641
 642     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 643     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 644
 645     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 646     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 647     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 648     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 649     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 650     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 651     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 652
 653     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 654     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 655     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 656     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 657     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 658     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 659     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 660
 661     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 662     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 663     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 664     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 665     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 666     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 667     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 668
 669     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 670     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 671     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 672     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 673     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 674     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 675     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 676     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 677     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 678
 679     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 680     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 681     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 682     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 683     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 684
 685     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 686     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 687     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 688     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 689
 690     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 691     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 692     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 693     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 694
 695     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 696
 697     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 698     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 699     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 700     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 701     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 702     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 703     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 704   }
 705
 706   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 707     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 708
 709     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 711     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 712     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 713     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 714     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 715     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 716     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 717     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 718     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 719     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 720     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 721   }
 722
 723   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 724     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 725
 726     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 727     // registers cannot be used even for integer operations.
 728     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 729     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 730     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 731     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 732
 733     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 734     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 735     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 736     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 737     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 738     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 739     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 740     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 741     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 742     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 743     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 745     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 746     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 747     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 748     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 749
 750     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 751     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 752     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 753     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 754
 755     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 756     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 757     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 758     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 759     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 760
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 763     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 764     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 765     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 766
 767     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 768     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 769       EVT VT = (MVT::SimpleValueType)i;
 770       // Do not attempt to custom lower non-power-of-2 vectors
 771       if (!isPowerOf2_32(VT.getVectorNumElements()))
 772         continue;
 773       // Do not attempt to custom lower non-128-bit vectors
 774       if (!VT.is128BitVector())
 775         continue;
 776       setOperationAction(ISD::BUILD_VECTOR,
 777                          VT.getSimpleVT().SimpleTy, Custom);
 778       setOperationAction(ISD::VECTOR_SHUFFLE,
 779                          VT.getSimpleVT().SimpleTy, Custom);
 780       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 781                          VT.getSimpleVT().SimpleTy, Custom);
 782     }
 783
 784     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 785     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 786     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 787     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 788     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 789     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 790
 791     if (Subtarget->is64Bit()) {
 792       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 793       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 794     }
 795
 796     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 797     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 798       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 799       EVT VT = SVT;
 800
 801       // Do not attempt to promote non-128-bit vectors
 802       if (!VT.is128BitVector()) {
 803         continue;
 804       }
 805
 806       setOperationAction(ISD::AND,    SVT, Promote);
 807       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 808       setOperationAction(ISD::OR,     SVT, Promote);
 809       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 810       setOperationAction(ISD::XOR,    SVT, Promote);
 811       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 812       setOperationAction(ISD::LOAD,   SVT, Promote);
 813       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 814       setOperationAction(ISD::SELECT, SVT, Promote);
 815       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 816     }
 817
 818     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 819
 820     // Custom lower v2i64 and v2f64 selects.
 821     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 822     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 823     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 824     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 825
 826     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 827     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 828     if (!DisableMMX && Subtarget->hasMMX()) {
 829       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 830       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 831     }
 832   }
 833
 834   if (Subtarget->hasSSE41()) {
 835     // FIXME: Do we need to handle scalar-to-vector here?
 836     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 837
 838     // i8 and i16 vectors are custom , because the source register and source
 839     // source memory operand types are not the same width.  f32 vectors are
 840     // custom since the immediate controlling the insert encodes additional
 841     // information.
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 843     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 844     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 846
 847     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 848     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 849     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 850     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 851
 852     if (Subtarget->is64Bit()) {
 853       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 854       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 855     }
 856   }
 857
 858   if (Subtarget->hasSSE42()) {
 859     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 860   }
 861
 862   if (!UseSoftFloat && Subtarget->hasAVX()) {
 863     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 864     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 865     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 866     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 867
 868     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 869     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 870     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 871     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 872     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 873     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 874     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 875     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 876     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 877     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 878     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 879     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 880     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 881     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 882     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 883
 884     // Operations to consider commented out -v16i16 v32i8
 885     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 886     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 887     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 888     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 889     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 890     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 891     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 892     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 893     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 894     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 895     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 896     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 897     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 898     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 899
 900     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 901     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 902     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 903     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 904
 905     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 906     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 907     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 908     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 909     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 910
 911     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 912     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 913     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 914     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 915     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 916     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 917
 918 #if 0
 919     // Not sure we want to do this since there are no 256-bit integer
 920     // operations in AVX
 921
 922     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 923     // This includes 256-bit vectors
 924     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 925       EVT VT = (MVT::SimpleValueType)i;
 926
 927       // Do not attempt to custom lower non-power-of-2 vectors
 928       if (!isPowerOf2_32(VT.getVectorNumElements()))
 929         continue;
 930
 931       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 932       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 933       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 934     }
 935
 936     if (Subtarget->is64Bit()) {
 937       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 938       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 939     }
 940 #endif
 941
 942 #if 0
 943     // Not sure we want to do this since there are no 256-bit integer
 944     // operations in AVX
 945
 946     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 947     // Including 256-bit vectors
 948     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 949       EVT VT = (MVT::SimpleValueType)i;
 950
 951       if (!VT.is256BitVector()) {
 952         continue;
 953       }
 954       setOperationAction(ISD::AND,    VT, Promote);
 955       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 956       setOperationAction(ISD::OR,     VT, Promote);
 957       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 958       setOperationAction(ISD::XOR,    VT, Promote);
 959       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 960       setOperationAction(ISD::LOAD,   VT, Promote);
 961       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 962       setOperationAction(ISD::SELECT, VT, Promote);
 963       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 964     }
 965
 966     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 967 #endif
 968   }
 969
 970   // We want to custom lower some of our intrinsics.
 971   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 972
 973   // Add/Sub/Mul with overflow operations are custom lowered.
 974   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 975   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 976   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 977   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 978   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 979   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 980   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 981   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 982   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 983   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 984
 985   if (!Subtarget->is64Bit()) {
 986     // These libcalls are not available in 32-bit.
 987     setLibcallName(RTLIB::SHL_I128, 0);
 988     setLibcallName(RTLIB::SRL_I128, 0);
 989     setLibcallName(RTLIB::SRA_I128, 0);
 990   }
 991
 992   // We have target-specific dag combine patterns for the following nodes:
 993   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 994   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
 995   setTargetDAGCombine(ISD::BUILD_VECTOR);
 996   setTargetDAGCombine(ISD::SELECT);
 997   setTargetDAGCombine(ISD::SHL);
 998   setTargetDAGCombine(ISD::SRA);
 999   setTargetDAGCombine(ISD::SRL);
1000   setTargetDAGCombine(ISD::OR);
1001   setTargetDAGCombine(ISD::STORE);
1002   setTargetDAGCombine(ISD::MEMBARRIER);
1003   setTargetDAGCombine(ISD::ZERO_EXTEND);
1004   if (Subtarget->is64Bit())
1005     setTargetDAGCombine(ISD::MUL);
1006
1007   computeRegisterProperties();
1008
1009   // FIXME: These should be based on subtarget info. Plus, the values should
1010   // be smaller when we are in optimizing for size mode.
1011   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1012   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1013   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1014   setPrefLoopAlignment(16);
1015   benefitFromCodePlacementOpt = true;
1016 }
1017
1018
1019 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1020   return MVT::i8;
1021 }
1022
1023
1024 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1025 /// the desired ByVal argument alignment.
1026 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1027   if (MaxAlign == 16)
1028     return;
1029   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1030     if (VTy->getBitWidth() == 128)
1031       MaxAlign = 16;
1032   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1033     unsigned EltAlign = 0;
1034     getMaxByValAlign(ATy->getElementType(), EltAlign);
1035     if (EltAlign > MaxAlign)
1036       MaxAlign = EltAlign;
1037   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1038     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1039       unsigned EltAlign = 0;
1040       getMaxByValAlign(STy->getElementType(i), EltAlign);
1041       if (EltAlign > MaxAlign)
1042         MaxAlign = EltAlign;
1043       if (MaxAlign == 16)
1044         break;
1045     }
1046   }
1047   return;
1048 }
1049
1050 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1051 /// function arguments in the caller parameter area. For X86, aggregates
1052 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1053 /// are at 4-byte boundaries.
1054 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1055   if (Subtarget->is64Bit()) {
1056     // Max of 8 and alignment of type.
1057     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1058     if (TyAlign > 8)
1059       return TyAlign;
1060     return 8;
1061   }
1062
1063   unsigned Align = 4;
1064   if (Subtarget->hasSSE1())
1065     getMaxByValAlign(Ty, Align);
1066   return Align;
1067 }
1068
1069 /// getOptimalMemOpType - Returns the target specific optimal type for load
1070 /// and store operations as a result of memset, memcpy, and memmove lowering.
1071 /// If DstAlign is zero that means it's safe to destination alignment can
1072 /// satisfy any constraint. Similarly if SrcAlign is zero it means there
1073 /// isn't a need to check it against alignment requirement, probably because
1074 /// the source does not need to be loaded. It returns EVT::Other if
1075 /// SelectionDAG should be responsible for determining it.
1076 EVT
1077 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1078                                        unsigned DstAlign, unsigned SrcAlign,
1079                                        bool SafeToUseFP,
1080                                        SelectionDAG &DAG) const {
1081   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1082   // linux.  This is because the stack realignment code can't handle certain
1083   // cases like PR2962.  This should be removed when PR2962 is fixed.
1084   const Function *F = DAG.getMachineFunction().getFunction();
1085   if (!F->hasFnAttr(Attribute::NoImplicitFloat)) {
1086     if (Size >= 16 &&
1087         (Subtarget->isUnalignedMemAccessFast() ||
1088          ((DstAlign == 0 || DstAlign >= 16) &&
1089           (SrcAlign == 0 || SrcAlign >= 16))) &&
1090         Subtarget->getStackAlignment() >= 16) {
1091       if (Subtarget->hasSSE2())
1092         return MVT::v4i32;
1093       if (SafeToUseFP && Subtarget->hasSSE1())
1094         return MVT::v4f32;
1095     } else if (SafeToUseFP &&
1096                Size >= 8 &&
1097                !Subtarget->is64Bit() &&
1098                Subtarget->getStackAlignment() >= 8 &&
1099                Subtarget->hasSSE2())
1100       return MVT::f64;
1101   }
1102   if (Subtarget->is64Bit() && Size >= 8)
1103     return MVT::i64;
1104   return MVT::i32;
1105 }
1106
1107 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1108 /// current function.  The returned value is a member of the
1109 /// MachineJumpTableInfo::JTEntryKind enum.
1110 unsigned X86TargetLowering::getJumpTableEncoding() const {
1111   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1112   // symbol.
1113   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1114       Subtarget->isPICStyleGOT())
1115     return MachineJumpTableInfo::EK_Custom32;
1116
1117   // Otherwise, use the normal jump table encoding heuristics.
1118   return TargetLowering::getJumpTableEncoding();
1119 }
1120
1121 /// getPICBaseSymbol - Return the X86-32 PIC base.
1122 MCSymbol *
1123 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1124                                     MCContext &Ctx) const {
1125   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1126   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1127                                Twine(MF->getFunctionNumber())+"$pb");
1128 }
1129
1130
1131 const MCExpr *
1132 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1133                                              const MachineBasicBlock *MBB,
1134                                              unsigned uid,MCContext &Ctx) const{
1135   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1136          Subtarget->isPICStyleGOT());
1137   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1138   // entries.
1139   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1140                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1141 }
1142
1143 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1144 /// jumptable.
1145 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1146                                                     SelectionDAG &DAG) const {
1147   if (!Subtarget->is64Bit())
1148     // This doesn't have DebugLoc associated with it, but is not really the
1149     // same as a Register.
1150     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1151                        getPointerTy());
1152   return Table;
1153 }
1154
1155 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1156 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1157 /// MCExpr.
1158 const MCExpr *X86TargetLowering::
1159 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1160                              MCContext &Ctx) const {
1161   // X86-64 uses RIP relative addressing based on the jump table label.
1162   if (Subtarget->isPICStyleRIPRel())
1163     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1164
1165   // Otherwise, the reference is relative to the PIC base.
1166   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1167 }
1168
1169 /// getFunctionAlignment - Return the Log2 alignment of this function.
1170 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1171   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1172 }
1173
1174 //===----------------------------------------------------------------------===//
1175 //               Return Value Calling Convention Implementation
1176 //===----------------------------------------------------------------------===//
1177
1178 #include "X86GenCallingConv.inc"
1179
1180 bool
1181 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1182                         const SmallVectorImpl<EVT> &OutTys,
1183                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1184                         SelectionDAG &DAG) {
1185   SmallVector<CCValAssign, 16> RVLocs;
1186   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1187                  RVLocs, *DAG.getContext());
1188   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1189 }
1190
1191 SDValue
1192 X86TargetLowering::LowerReturn(SDValue Chain,
1193                                CallingConv::ID CallConv, bool isVarArg,
1194                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1195                                DebugLoc dl, SelectionDAG &DAG) {
1196
1197   SmallVector<CCValAssign, 16> RVLocs;
1198   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1199                  RVLocs, *DAG.getContext());
1200   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1201
1202   // Add the regs to the liveout set for the function.
1203   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1204   for (unsigned i = 0; i != RVLocs.size(); ++i)
1205     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1206       MRI.addLiveOut(RVLocs[i].getLocReg());
1207
1208   SDValue Flag;
1209
1210   SmallVector<SDValue, 6> RetOps;
1211   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1212   // Operand #1 = Bytes To Pop
1213   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1214
1215   // Copy the result values into the output registers.
1216   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1217     CCValAssign &VA = RVLocs[i];
1218     assert(VA.isRegLoc() && "Can only return in registers!");
1219     SDValue ValToCopy = Outs[i].Val;
1220
1221     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1222     // the RET instruction and handled by the FP Stackifier.
1223     if (VA.getLocReg() == X86::ST0 ||
1224         VA.getLocReg() == X86::ST1) {
1225       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1226       // change the value to the FP stack register class.
1227       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1228         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1229       RetOps.push_back(ValToCopy);
1230       // Don't emit a copytoreg.
1231       continue;
1232     }
1233
1234     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1235     // which is returned in RAX / RDX.
1236     if (Subtarget->is64Bit()) {
1237       EVT ValVT = ValToCopy.getValueType();
1238       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1239         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1240         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1241           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1242       }
1243     }
1244
1245     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1246     Flag = Chain.getValue(1);
1247   }
1248
1249   // The x86-64 ABI for returning structs by value requires that we copy
1250   // the sret argument into %rax for the return. We saved the argument into
1251   // a virtual register in the entry block, so now we copy the value out
1252   // and into %rax.
1253   if (Subtarget->is64Bit() &&
1254       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1255     MachineFunction &MF = DAG.getMachineFunction();
1256     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1257     unsigned Reg = FuncInfo->getSRetReturnReg();
1258     if (!Reg) {
1259       Reg = MRI.createVirtualRegister(getRegClassFor(MVT::i64));
1260       FuncInfo->setSRetReturnReg(Reg);
1261     }
1262     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1263
1264     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1265     Flag = Chain.getValue(1);
1266
1267     // RAX now acts like a return value.
1268     MRI.addLiveOut(X86::RAX);
1269   }
1270
1271   RetOps[0] = Chain;  // Update chain.
1272
1273   // Add the flag if we have it.
1274   if (Flag.getNode())
1275     RetOps.push_back(Flag);
1276
1277   return DAG.getNode(X86ISD::RET_FLAG, dl,
1278                      MVT::Other, &RetOps[0], RetOps.size());
1279 }
1280
1281 /// LowerCallResult - Lower the result values of a call into the
1282 /// appropriate copies out of appropriate physical registers.
1283 ///
1284 SDValue
1285 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1286                                    CallingConv::ID CallConv, bool isVarArg,
1287                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1288                                    DebugLoc dl, SelectionDAG &DAG,
1289                                    SmallVectorImpl<SDValue> &InVals) {
1290
1291   // Assign locations to each value returned by this call.
1292   SmallVector<CCValAssign, 16> RVLocs;
1293   bool Is64Bit = Subtarget->is64Bit();
1294   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1295                  RVLocs, *DAG.getContext());
1296   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1297
1298   // Copy all of the result registers out of their specified physreg.
1299   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1300     CCValAssign &VA = RVLocs[i];
1301     EVT CopyVT = VA.getValVT();
1302
1303     // If this is x86-64, and we disabled SSE, we can't return FP values
1304     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1305         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1306       llvm_report_error("SSE register return with SSE disabled");
1307     }
1308
1309     // If this is a call to a function that returns an fp value on the floating
1310     // point stack, but where we prefer to use the value in xmm registers, copy
1311     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1312     if ((VA.getLocReg() == X86::ST0 ||
1313          VA.getLocReg() == X86::ST1) &&
1314         isScalarFPTypeInSSEReg(VA.getValVT())) {
1315       CopyVT = MVT::f80;
1316     }
1317
1318     SDValue Val;
1319     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1320       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1321       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1322         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1323                                    MVT::v2i64, InFlag).getValue(1);
1324         Val = Chain.getValue(0);
1325         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1326                           Val, DAG.getConstant(0, MVT::i64));
1327       } else {
1328         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1329                                    MVT::i64, InFlag).getValue(1);
1330         Val = Chain.getValue(0);
1331       }
1332       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1333     } else {
1334       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1335                                  CopyVT, InFlag).getValue(1);
1336       Val = Chain.getValue(0);
1337     }
1338     InFlag = Chain.getValue(2);
1339
1340     if (CopyVT != VA.getValVT()) {
1341       // Round the F80 the right size, which also moves to the appropriate xmm
1342       // register.
1343       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1344                         // This truncation won't change the value.
1345                         DAG.getIntPtrConstant(1));
1346     }
1347
1348     InVals.push_back(Val);
1349   }
1350
1351   return Chain;
1352 }
1353
1354
1355 //===----------------------------------------------------------------------===//
1356 //                C & StdCall & Fast Calling Convention implementation
1357 //===----------------------------------------------------------------------===//
1358 //  StdCall calling convention seems to be standard for many Windows' API
1359 //  routines and around. It differs from C calling convention just a little:
1360 //  callee should clean up the stack, not caller. Symbols should be also
1361 //  decorated in some fancy way :) It doesn't support any vector arguments.
1362 //  For info on fast calling convention see Fast Calling Convention (tail call)
1363 //  implementation LowerX86_32FastCCCallTo.
1364
1365 /// CallIsStructReturn - Determines whether a call uses struct return
1366 /// semantics.
1367 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1368   if (Outs.empty())
1369     return false;
1370
1371   return Outs[0].Flags.isSRet();
1372 }
1373
1374 /// ArgsAreStructReturn - Determines whether a function uses struct
1375 /// return semantics.
1376 static bool
1377 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1378   if (Ins.empty())
1379     return false;
1380
1381   return Ins[0].Flags.isSRet();
1382 }
1383
1384 /// IsCalleePop - Determines whether the callee is required to pop its
1385 /// own arguments. Callee pop is necessary to support tail calls.
1386 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1387   if (IsVarArg)
1388     return false;
1389
1390   switch (CallingConv) {
1391   default:
1392     return false;
1393   case CallingConv::X86_StdCall:
1394     return !Subtarget->is64Bit();
1395   case CallingConv::X86_FastCall:
1396     return !Subtarget->is64Bit();
1397   case CallingConv::Fast:
1398     return GuaranteedTailCallOpt;
1399   case CallingConv::GHC:
1400     return GuaranteedTailCallOpt;
1401   }
1402 }
1403
1404 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1405 /// given CallingConvention value.
1406 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1407   if (Subtarget->is64Bit()) {
1408     if (CC == CallingConv::GHC)
1409       return CC_X86_64_GHC;
1410     else if (Subtarget->isTargetWin64())
1411       return CC_X86_Win64_C;
1412     else
1413       return CC_X86_64_C;
1414   }
1415
1416   if (CC == CallingConv::X86_FastCall)
1417     return CC_X86_32_FastCall;
1418   else if (CC == CallingConv::Fast)
1419     return CC_X86_32_FastCC;
1420   else if (CC == CallingConv::GHC)
1421     return CC_X86_32_GHC;
1422   else
1423     return CC_X86_32_C;
1424 }
1425
1426 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1427 /// by "Src" to address "Dst" with size and alignment information specified by
1428 /// the specific parameter attribute. The copy will be passed as a byval
1429 /// function parameter.
1430 static SDValue
1431 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1432                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1433                           DebugLoc dl) {
1434   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1435   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1436                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1437 }
1438
1439 /// IsTailCallConvention - Return true if the calling convention is one that
1440 /// supports tail call optimization.
1441 static bool IsTailCallConvention(CallingConv::ID CC) {
1442   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1443 }
1444
1445 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1446 /// a tailcall target by changing its ABI.
1447 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1448   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1449 }
1450
1451 SDValue
1452 X86TargetLowering::LowerMemArgument(SDValue Chain,
1453                                     CallingConv::ID CallConv,
1454                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1455                                     DebugLoc dl, SelectionDAG &DAG,
1456                                     const CCValAssign &VA,
1457                                     MachineFrameInfo *MFI,
1458                                     unsigned i) {
1459   // Create the nodes corresponding to a load from this parameter slot.
1460   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1461   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1462   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1463   EVT ValVT;
1464
1465   // If value is passed by pointer we have address passed instead of the value
1466   // itself.
1467   if (VA.getLocInfo() == CCValAssign::Indirect)
1468     ValVT = VA.getLocVT();
1469   else
1470     ValVT = VA.getValVT();
1471
1472   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1473   // changed with more analysis.
1474   // In case of tail call optimization mark all arguments mutable. Since they
1475   // could be overwritten by lowering of arguments in case of a tail call.
1476   if (Flags.isByVal()) {
1477     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1478                                     VA.getLocMemOffset(), isImmutable, false);
1479     return DAG.getFrameIndex(FI, getPointerTy());
1480   } else {
1481     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1482                                     VA.getLocMemOffset(), isImmutable, false);
1483     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1484     return DAG.getLoad(ValVT, dl, Chain, FIN,
1485                        PseudoSourceValue::getFixedStack(FI), 0,
1486                        false, false, 0);
1487   }
1488 }
1489
1490 SDValue
1491 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1492                                         CallingConv::ID CallConv,
1493                                         bool isVarArg,
1494                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1495                                         DebugLoc dl,
1496                                         SelectionDAG &DAG,
1497                                         SmallVectorImpl<SDValue> &InVals) {
1498   MachineFunction &MF = DAG.getMachineFunction();
1499   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1500
1501   const Function* Fn = MF.getFunction();
1502   if (Fn->hasExternalLinkage() &&
1503       Subtarget->isTargetCygMing() &&
1504       Fn->getName() == "main")
1505     FuncInfo->setForceFramePointer(true);
1506
1507   MachineFrameInfo *MFI = MF.getFrameInfo();
1508   bool Is64Bit = Subtarget->is64Bit();
1509   bool IsWin64 = Subtarget->isTargetWin64();
1510
1511   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1512          "Var args not supported with calling convention fastcc or ghc");
1513
1514   // Assign locations to all of the incoming arguments.
1515   SmallVector<CCValAssign, 16> ArgLocs;
1516   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1517                  ArgLocs, *DAG.getContext());
1518   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1519
1520   unsigned LastVal = ~0U;
1521   SDValue ArgValue;
1522   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1523     CCValAssign &VA = ArgLocs[i];
1524     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1525     // places.
1526     assert(VA.getValNo() != LastVal &&
1527            "Don't support value assigned to multiple locs yet");
1528     LastVal = VA.getValNo();
1529
1530     if (VA.isRegLoc()) {
1531       EVT RegVT = VA.getLocVT();
1532       TargetRegisterClass *RC = NULL;
1533       if (RegVT == MVT::i32)
1534         RC = X86::GR32RegisterClass;
1535       else if (Is64Bit && RegVT == MVT::i64)
1536         RC = X86::GR64RegisterClass;
1537       else if (RegVT == MVT::f32)
1538         RC = X86::FR32RegisterClass;
1539       else if (RegVT == MVT::f64)
1540         RC = X86::FR64RegisterClass;
1541       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1542         RC = X86::VR128RegisterClass;
1543       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1544         RC = X86::VR64RegisterClass;
1545       else
1546         llvm_unreachable("Unknown argument type!");
1547
1548       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1549       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1550
1551       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1552       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1553       // right size.
1554       if (VA.getLocInfo() == CCValAssign::SExt)
1555         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1556                                DAG.getValueType(VA.getValVT()));
1557       else if (VA.getLocInfo() == CCValAssign::ZExt)
1558         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1559                                DAG.getValueType(VA.getValVT()));
1560       else if (VA.getLocInfo() == CCValAssign::BCvt)
1561         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1562
1563       if (VA.isExtInLoc()) {
1564         // Handle MMX values passed in XMM regs.
1565         if (RegVT.isVector()) {
1566           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1567                                  ArgValue, DAG.getConstant(0, MVT::i64));
1568           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1569         } else
1570           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1571       }
1572     } else {
1573       assert(VA.isMemLoc());
1574       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1575     }
1576
1577     // If value is passed via pointer - do a load.
1578     if (VA.getLocInfo() == CCValAssign::Indirect)
1579       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1580                              false, false, 0);
1581
1582     InVals.push_back(ArgValue);
1583   }
1584
1585   // The x86-64 ABI for returning structs by value requires that we copy
1586   // the sret argument into %rax for the return. Save the argument into
1587   // a virtual register so that we can access it from the return points.
1588   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1589     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1590     unsigned Reg = FuncInfo->getSRetReturnReg();
1591     if (!Reg) {
1592       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1593       FuncInfo->setSRetReturnReg(Reg);
1594     }
1595     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1596     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1597   }
1598
1599   unsigned StackSize = CCInfo.getNextStackOffset();
1600   // Align stack specially for tail calls.
1601   if (FuncIsMadeTailCallSafe(CallConv))
1602     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1603
1604   // If the function takes variable number of arguments, make a frame index for
1605   // the start of the first vararg value... for expansion of llvm.va_start.
1606   if (isVarArg) {
1607     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1608       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1609     }
1610     if (Is64Bit) {
1611       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1612
1613       // FIXME: We should really autogenerate these arrays
1614       static const unsigned GPR64ArgRegsWin64[] = {
1615         X86::RCX, X86::RDX, X86::R8,  X86::R9
1616       };
1617       static const unsigned XMMArgRegsWin64[] = {
1618         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1619       };
1620       static const unsigned GPR64ArgRegs64Bit[] = {
1621         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1622       };
1623       static const unsigned XMMArgRegs64Bit[] = {
1624         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1625         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1626       };
1627       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1628
1629       if (IsWin64) {
1630         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1631         GPR64ArgRegs = GPR64ArgRegsWin64;
1632         XMMArgRegs = XMMArgRegsWin64;
1633       } else {
1634         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1635         GPR64ArgRegs = GPR64ArgRegs64Bit;
1636         XMMArgRegs = XMMArgRegs64Bit;
1637       }
1638       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1639                                                        TotalNumIntRegs);
1640       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1641                                                        TotalNumXMMRegs);
1642
1643       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1644       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1645              "SSE register cannot be used when SSE is disabled!");
1646       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1647              "SSE register cannot be used when SSE is disabled!");
1648       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1649         // Kernel mode asks for SSE to be disabled, so don't push them
1650         // on the stack.
1651         TotalNumXMMRegs = 0;
1652
1653       // For X86-64, if there are vararg parameters that are passed via
1654       // registers, then we must store them to their spots on the stack so they
1655       // may be loaded by deferencing the result of va_next.
1656       VarArgsGPOffset = NumIntRegs * 8;
1657       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1658       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1659                                                  TotalNumXMMRegs * 16, 16,
1660                                                  false);
1661
1662       // Store the integer parameter registers.
1663       SmallVector<SDValue, 8> MemOps;
1664       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1665       unsigned Offset = VarArgsGPOffset;
1666       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1667         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1668                                   DAG.getIntPtrConstant(Offset));
1669         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1670                                      X86::GR64RegisterClass);
1671         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1672         SDValue Store =
1673           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1674                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1675                        Offset, false, false, 0);
1676         MemOps.push_back(Store);
1677         Offset += 8;
1678       }
1679
1680       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1681         // Now store the XMM (fp + vector) parameter registers.
1682         SmallVector<SDValue, 11> SaveXMMOps;
1683         SaveXMMOps.push_back(Chain);
1684
1685         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1686         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1687         SaveXMMOps.push_back(ALVal);
1688
1689         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1690         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1691
1692         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1693           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1694                                        X86::VR128RegisterClass);
1695           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1696           SaveXMMOps.push_back(Val);
1697         }
1698         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1699                                      MVT::Other,
1700                                      &SaveXMMOps[0], SaveXMMOps.size()));
1701       }
1702
1703       if (!MemOps.empty())
1704         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1705                             &MemOps[0], MemOps.size());
1706     }
1707   }
1708
1709   // Some CCs need callee pop.
1710   if (IsCalleePop(isVarArg, CallConv)) {
1711     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1712   } else {
1713     BytesToPopOnReturn  = 0; // Callee pops nothing.
1714     // If this is an sret function, the return should pop the hidden pointer.
1715     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1716       BytesToPopOnReturn = 4;
1717   }
1718
1719   if (!Is64Bit) {
1720     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1721     if (CallConv == CallingConv::X86_FastCall)
1722       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1723   }
1724
1725   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1726
1727   return Chain;
1728 }
1729
1730 SDValue
1731 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1732                                     SDValue StackPtr, SDValue Arg,
1733                                     DebugLoc dl, SelectionDAG &DAG,
1734                                     const CCValAssign &VA,
1735                                     ISD::ArgFlagsTy Flags) {
1736   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1737   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1738   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1739   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1740   if (Flags.isByVal()) {
1741     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1742   }
1743   return DAG.getStore(Chain, dl, Arg, PtrOff,
1744                       PseudoSourceValue::getStack(), LocMemOffset,
1745                       false, false, 0);
1746 }
1747
1748 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1749 /// optimization is performed and it is required.
1750 SDValue
1751 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1752                                            SDValue &OutRetAddr, SDValue Chain,
1753                                            bool IsTailCall, bool Is64Bit,
1754                                            int FPDiff, DebugLoc dl) {
1755   // Adjust the Return address stack slot.
1756   EVT VT = getPointerTy();
1757   OutRetAddr = getReturnAddressFrameIndex(DAG);
1758
1759   // Load the "old" Return address.
1760   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1761   return SDValue(OutRetAddr.getNode(), 1);
1762 }
1763
1764 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1765 /// optimization is performed and it is required (FPDiff!=0).
1766 static SDValue
1767 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1768                          SDValue Chain, SDValue RetAddrFrIdx,
1769                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1770   // Store the return address to the appropriate stack slot.
1771   if (!FPDiff) return Chain;
1772   // Calculate the new stack slot for the return address.
1773   int SlotSize = Is64Bit ? 8 : 4;
1774   int NewReturnAddrFI =
1775     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false, false);
1776   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1777   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1778   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1779                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1780                        false, false, 0);
1781   return Chain;
1782 }
1783
1784 SDValue
1785 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1786                              CallingConv::ID CallConv, bool isVarArg,
1787                              bool &isTailCall,
1788                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1789                              const SmallVectorImpl<ISD::InputArg> &Ins,
1790                              DebugLoc dl, SelectionDAG &DAG,
1791                              SmallVectorImpl<SDValue> &InVals) {
1792   MachineFunction &MF = DAG.getMachineFunction();
1793   bool Is64Bit        = Subtarget->is64Bit();
1794   bool IsStructRet    = CallIsStructReturn(Outs);
1795   bool IsSibcall      = false;
1796
1797   if (isTailCall) {
1798     // Check if it's really possible to do a tail call.
1799     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1800                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1801                                                    Outs, Ins, DAG);
1802
1803     // Sibcalls are automatically detected tailcalls which do not require
1804     // ABI changes.
1805     if (!GuaranteedTailCallOpt && isTailCall)
1806       IsSibcall = true;
1807
1808     if (isTailCall)
1809       ++NumTailCalls;
1810   }
1811
1812   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1813          "Var args not supported with calling convention fastcc or ghc");
1814
1815   // Analyze operands of the call, assigning locations to each operand.
1816   SmallVector<CCValAssign, 16> ArgLocs;
1817   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1818                  ArgLocs, *DAG.getContext());
1819   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1820
1821   // Get a count of how many bytes are to be pushed on the stack.
1822   unsigned NumBytes = CCInfo.getNextStackOffset();
1823   if (IsSibcall)
1824     // This is a sibcall. The memory operands are available in caller's
1825     // own caller's stack.
1826     NumBytes = 0;
1827   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1828     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1829
1830   int FPDiff = 0;
1831   if (isTailCall && !IsSibcall) {
1832     // Lower arguments at fp - stackoffset + fpdiff.
1833     unsigned NumBytesCallerPushed =
1834       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1835     FPDiff = NumBytesCallerPushed - NumBytes;
1836
1837     // Set the delta of movement of the returnaddr stackslot.
1838     // But only set if delta is greater than previous delta.
1839     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1840       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1841   }
1842
1843   if (!IsSibcall)
1844     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1845
1846   SDValue RetAddrFrIdx;
1847   // Load return adress for tail calls.
1848   if (isTailCall && FPDiff)
1849     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1850                                     Is64Bit, FPDiff, dl);
1851
1852   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1853   SmallVector<SDValue, 8> MemOpChains;
1854   SDValue StackPtr;
1855
1856   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1857   // of tail call optimization arguments are handle later.
1858   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1859     CCValAssign &VA = ArgLocs[i];
1860     EVT RegVT = VA.getLocVT();
1861     SDValue Arg = Outs[i].Val;
1862     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1863     bool isByVal = Flags.isByVal();
1864
1865     // Promote the value if needed.
1866     switch (VA.getLocInfo()) {
1867     default: llvm_unreachable("Unknown loc info!");
1868     case CCValAssign::Full: break;
1869     case CCValAssign::SExt:
1870       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1871       break;
1872     case CCValAssign::ZExt:
1873       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1874       break;
1875     case CCValAssign::AExt:
1876       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1877         // Special case: passing MMX values in XMM registers.
1878         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1879         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1880         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1881       } else
1882         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1883       break;
1884     case CCValAssign::BCvt:
1885       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1886       break;
1887     case CCValAssign::Indirect: {
1888       // Store the argument.
1889       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1890       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1891       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1892                            PseudoSourceValue::getFixedStack(FI), 0,
1893                            false, false, 0);
1894       Arg = SpillSlot;
1895       break;
1896     }
1897     }
1898
1899     if (VA.isRegLoc()) {
1900       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1901     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1902       assert(VA.isMemLoc());
1903       if (StackPtr.getNode() == 0)
1904         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1905       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1906                                              dl, DAG, VA, Flags));
1907     }
1908   }
1909
1910   if (!MemOpChains.empty())
1911     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1912                         &MemOpChains[0], MemOpChains.size());
1913
1914   // Build a sequence of copy-to-reg nodes chained together with token chain
1915   // and flag operands which copy the outgoing args into registers.
1916   SDValue InFlag;
1917   // Tail call byval lowering might overwrite argument registers so in case of
1918   // tail call optimization the copies to registers are lowered later.
1919   if (!isTailCall)
1920     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1921       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1922                                RegsToPass[i].second, InFlag);
1923       InFlag = Chain.getValue(1);
1924     }
1925
1926   if (Subtarget->isPICStyleGOT()) {
1927     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1928     // GOT pointer.
1929     if (!isTailCall) {
1930       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1931                                DAG.getNode(X86ISD::GlobalBaseReg,
1932                                            DebugLoc::getUnknownLoc(),
1933                                            getPointerTy()),
1934                                InFlag);
1935       InFlag = Chain.getValue(1);
1936     } else {
1937       // If we are tail calling and generating PIC/GOT style code load the
1938       // address of the callee into ECX. The value in ecx is used as target of
1939       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1940       // for tail calls on PIC/GOT architectures. Normally we would just put the
1941       // address of GOT into ebx and then call target@PLT. But for tail calls
1942       // ebx would be restored (since ebx is callee saved) before jumping to the
1943       // target@PLT.
1944
1945       // Note: The actual moving to ECX is done further down.
1946       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1947       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1948           !G->getGlobal()->hasProtectedVisibility())
1949         Callee = LowerGlobalAddress(Callee, DAG);
1950       else if (isa<ExternalSymbolSDNode>(Callee))
1951         Callee = LowerExternalSymbol(Callee, DAG);
1952     }
1953   }
1954
1955   if (Is64Bit && isVarArg) {
1956     // From AMD64 ABI document:
1957     // For calls that may call functions that use varargs or stdargs
1958     // (prototype-less calls or calls to functions containing ellipsis (...) in
1959     // the declaration) %al is used as hidden argument to specify the number
1960     // of SSE registers used. The contents of %al do not need to match exactly
1961     // the number of registers, but must be an ubound on the number of SSE
1962     // registers used and is in the range 0 - 8 inclusive.
1963
1964     // FIXME: Verify this on Win64
1965     // Count the number of XMM registers allocated.
1966     static const unsigned XMMArgRegs[] = {
1967       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1968       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1969     };
1970     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1971     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1972            && "SSE registers cannot be used when SSE is disabled");
1973
1974     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1975                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1976     InFlag = Chain.getValue(1);
1977   }
1978
1979
1980   // For tail calls lower the arguments to the 'real' stack slot.
1981   if (isTailCall) {
1982     // Force all the incoming stack arguments to be loaded from the stack
1983     // before any new outgoing arguments are stored to the stack, because the
1984     // outgoing stack slots may alias the incoming argument stack slots, and
1985     // the alias isn't otherwise explicit. This is slightly more conservative
1986     // than necessary, because it means that each store effectively depends
1987     // on every argument instead of just those arguments it would clobber.
1988     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1989
1990     SmallVector<SDValue, 8> MemOpChains2;
1991     SDValue FIN;
1992     int FI = 0;
1993     // Do not flag preceeding copytoreg stuff together with the following stuff.
1994     InFlag = SDValue();
1995     if (GuaranteedTailCallOpt) {
1996       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1997         CCValAssign &VA = ArgLocs[i];
1998         if (VA.isRegLoc())
1999           continue;
2000         assert(VA.isMemLoc());
2001         SDValue Arg = Outs[i].Val;
2002         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2003         // Create frame index.
2004         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2005         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2006         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
2007         FIN = DAG.getFrameIndex(FI, getPointerTy());
2008
2009         if (Flags.isByVal()) {
2010           // Copy relative to framepointer.
2011           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2012           if (StackPtr.getNode() == 0)
2013             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2014                                           getPointerTy());
2015           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2016
2017           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2018                                                            ArgChain,
2019                                                            Flags, DAG, dl));
2020         } else {
2021           // Store relative to framepointer.
2022           MemOpChains2.push_back(
2023             DAG.getStore(ArgChain, dl, Arg, FIN,
2024                          PseudoSourceValue::getFixedStack(FI), 0,
2025                          false, false, 0));
2026         }
2027       }
2028     }
2029
2030     if (!MemOpChains2.empty())
2031       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2032                           &MemOpChains2[0], MemOpChains2.size());
2033
2034     // Copy arguments to their registers.
2035     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2036       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2037                                RegsToPass[i].second, InFlag);
2038       InFlag = Chain.getValue(1);
2039     }
2040     InFlag =SDValue();
2041
2042     // Store the return address to the appropriate stack slot.
2043     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2044                                      FPDiff, dl);
2045   }
2046
2047   bool WasGlobalOrExternal = false;
2048   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2049     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2050     // In the 64-bit large code model, we have to make all calls
2051     // through a register, since the call instruction's 32-bit
2052     // pc-relative offset may not be large enough to hold the whole
2053     // address.
2054   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2055     WasGlobalOrExternal = true;
2056     // If the callee is a GlobalAddress node (quite common, every direct call
2057     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2058     // it.
2059
2060     // We should use extra load for direct calls to dllimported functions in
2061     // non-JIT mode.
2062     GlobalValue *GV = G->getGlobal();
2063     if (!GV->hasDLLImportLinkage()) {
2064       unsigned char OpFlags = 0;
2065
2066       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2067       // external symbols most go through the PLT in PIC mode.  If the symbol
2068       // has hidden or protected visibility, or if it is static or local, then
2069       // we don't need to use the PLT - we can directly call it.
2070       if (Subtarget->isTargetELF() &&
2071           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2072           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2073         OpFlags = X86II::MO_PLT;
2074       } else if (Subtarget->isPICStyleStubAny() &&
2075                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2076                Subtarget->getDarwinVers() < 9) {
2077         // PC-relative references to external symbols should go through $stub,
2078         // unless we're building with the leopard linker or later, which
2079         // automatically synthesizes these stubs.
2080         OpFlags = X86II::MO_DARWIN_STUB;
2081       }
2082
2083       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2084                                           G->getOffset(), OpFlags);
2085     }
2086   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2087     WasGlobalOrExternal = true;
2088     unsigned char OpFlags = 0;
2089
2090     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2091     // symbols should go through the PLT.
2092     if (Subtarget->isTargetELF() &&
2093         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2094       OpFlags = X86II::MO_PLT;
2095     } else if (Subtarget->isPICStyleStubAny() &&
2096              Subtarget->getDarwinVers() < 9) {
2097       // PC-relative references to external symbols should go through $stub,
2098       // unless we're building with the leopard linker or later, which
2099       // automatically synthesizes these stubs.
2100       OpFlags = X86II::MO_DARWIN_STUB;
2101     }
2102
2103     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2104                                          OpFlags);
2105   }
2106
2107   // Returns a chain & a flag for retval copy to use.
2108   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2109   SmallVector<SDValue, 8> Ops;
2110
2111   if (!IsSibcall && isTailCall) {
2112     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2113                            DAG.getIntPtrConstant(0, true), InFlag);
2114     InFlag = Chain.getValue(1);
2115   }
2116
2117   Ops.push_back(Chain);
2118   Ops.push_back(Callee);
2119
2120   if (isTailCall)
2121     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2122
2123   // Add argument registers to the end of the list so that they are known live
2124   // into the call.
2125   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2126     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2127                                   RegsToPass[i].second.getValueType()));
2128
2129   // Add an implicit use GOT pointer in EBX.
2130   if (!isTailCall && Subtarget->isPICStyleGOT())
2131     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2132
2133   // Add an implicit use of AL for x86 vararg functions.
2134   if (Is64Bit && isVarArg)
2135     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2136
2137   if (InFlag.getNode())
2138     Ops.push_back(InFlag);
2139
2140   if (isTailCall) {
2141     // If this is the first return lowered for this function, add the regs
2142     // to the liveout set for the function.
2143     if (MF.getRegInfo().liveout_empty()) {
2144       SmallVector<CCValAssign, 16> RVLocs;
2145       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2146                      *DAG.getContext());
2147       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2148       for (unsigned i = 0; i != RVLocs.size(); ++i)
2149         if (RVLocs[i].isRegLoc())
2150           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2151     }
2152     return DAG.getNode(X86ISD::TC_RETURN, dl,
2153                        NodeTys, &Ops[0], Ops.size());
2154   }
2155
2156   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2157   InFlag = Chain.getValue(1);
2158
2159   // Create the CALLSEQ_END node.
2160   unsigned NumBytesForCalleeToPush;
2161   if (IsCalleePop(isVarArg, CallConv))
2162     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2163   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2164     // If this is a call to a struct-return function, the callee
2165     // pops the hidden struct pointer, so we have to push it back.
2166     // This is common for Darwin/X86, Linux & Mingw32 targets.
2167     NumBytesForCalleeToPush = 4;
2168   else
2169     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2170
2171   // Returns a flag for retval copy to use.
2172   if (!IsSibcall) {
2173     Chain = DAG.getCALLSEQ_END(Chain,
2174                                DAG.getIntPtrConstant(NumBytes, true),
2175                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2176                                                      true),
2177                                InFlag);
2178     InFlag = Chain.getValue(1);
2179   }
2180
2181   // Handle result values, copying them out of physregs into vregs that we
2182   // return.
2183   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2184                          Ins, dl, DAG, InVals);
2185 }
2186
2187
2188 //===----------------------------------------------------------------------===//
2189 //                Fast Calling Convention (tail call) implementation
2190 //===----------------------------------------------------------------------===//
2191
2192 //  Like std call, callee cleans arguments, convention except that ECX is
2193 //  reserved for storing the tail called function address. Only 2 registers are
2194 //  free for argument passing (inreg). Tail call optimization is performed
2195 //  provided:
2196 //                * tailcallopt is enabled
2197 //                * caller/callee are fastcc
2198 //  On X86_64 architecture with GOT-style position independent code only local
2199 //  (within module) calls are supported at the moment.
2200 //  To keep the stack aligned according to platform abi the function
2201 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2202 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2203 //  If a tail called function callee has more arguments than the caller the
2204 //  caller needs to make sure that there is room to move the RETADDR to. This is
2205 //  achieved by reserving an area the size of the argument delta right after the
2206 //  original REtADDR, but before the saved framepointer or the spilled registers
2207 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2208 //  stack layout:
2209 //    arg1
2210 //    arg2
2211 //    RETADDR
2212 //    [ new RETADDR
2213 //      move area ]
2214 //    (possible EBP)
2215 //    ESI
2216 //    EDI
2217 //    local1 ..
2218
2219 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2220 /// for a 16 byte align requirement.
2221 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2222                                                         SelectionDAG& DAG) {
2223   MachineFunction &MF = DAG.getMachineFunction();
2224   const TargetMachine &TM = MF.getTarget();
2225   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2226   unsigned StackAlignment = TFI.getStackAlignment();
2227   uint64_t AlignMask = StackAlignment - 1;
2228   int64_t Offset = StackSize;
2229   uint64_t SlotSize = TD->getPointerSize();
2230   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2231     // Number smaller than 12 so just add the difference.
2232     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2233   } else {
2234     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2235     Offset = ((~AlignMask) & Offset) + StackAlignment +
2236       (StackAlignment-SlotSize);
2237   }
2238   return Offset;
2239 }
2240
2241 /// MatchingStackOffset - Return true if the given stack call argument is
2242 /// already available in the same position (relatively) of the caller's
2243 /// incoming argument stack.
2244 static
2245 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2246                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2247                          const X86InstrInfo *TII) {
2248   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2249   int FI = INT_MAX;
2250   if (Arg.getOpcode() == ISD::CopyFromReg) {
2251     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2252     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2253       return false;
2254     MachineInstr *Def = MRI->getVRegDef(VR);
2255     if (!Def)
2256       return false;
2257     if (!Flags.isByVal()) {
2258       if (!TII->isLoadFromStackSlot(Def, FI))
2259         return false;
2260     } else {
2261       unsigned Opcode = Def->getOpcode();
2262       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2263           Def->getOperand(1).isFI()) {
2264         FI = Def->getOperand(1).getIndex();
2265         Bytes = Flags.getByValSize();
2266       } else
2267         return false;
2268     }
2269   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2270     if (Flags.isByVal())
2271       // ByVal argument is passed in as a pointer but it's now being
2272       // dereferenced. e.g.
2273       // define @foo(%struct.X* %A) {
2274       //   tail call @bar(%struct.X* byval %A)
2275       // }
2276       return false;
2277     SDValue Ptr = Ld->getBasePtr();
2278     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2279     if (!FINode)
2280       return false;
2281     FI = FINode->getIndex();
2282   } else
2283     return false;
2284
2285   assert(FI != INT_MAX);
2286   if (!MFI->isFixedObjectIndex(FI))
2287     return false;
2288   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2289 }
2290
2291 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2292 /// for tail call optimization. Targets which want to do tail call
2293 /// optimization should implement this function.
2294 bool
2295 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2296                                                      CallingConv::ID CalleeCC,
2297                                                      bool isVarArg,
2298                                                      bool isCalleeStructRet,
2299                                                      bool isCallerStructRet,
2300                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2301                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2302                                                      SelectionDAG& DAG) const {
2303   if (!IsTailCallConvention(CalleeCC) &&
2304       CalleeCC != CallingConv::C)
2305     return false;
2306
2307   // If -tailcallopt is specified, make fastcc functions tail-callable.
2308   const MachineFunction &MF = DAG.getMachineFunction();
2309   const Function *CallerF = DAG.getMachineFunction().getFunction();
2310   if (GuaranteedTailCallOpt) {
2311     if (IsTailCallConvention(CalleeCC) &&
2312         CallerF->getCallingConv() == CalleeCC)
2313       return true;
2314     return false;
2315   }
2316
2317   // Look for obvious safe cases to perform tail call optimization that does not
2318   // requite ABI changes. This is what gcc calls sibcall.
2319
2320   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2321   // emit a special epilogue.
2322   if (RegInfo->needsStackRealignment(MF))
2323     return false;
2324
2325   // Do not sibcall optimize vararg calls unless the call site is not passing any
2326   // arguments.
2327   if (isVarArg && !Outs.empty())
2328     return false;
2329
2330   // Also avoid sibcall optimization if either caller or callee uses struct
2331   // return semantics.
2332   if (isCalleeStructRet || isCallerStructRet)
2333     return false;
2334
2335   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2336   // Therefore if it's not used by the call it is not safe to optimize this into
2337   // a sibcall.
2338   bool Unused = false;
2339   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2340     if (!Ins[i].Used) {
2341       Unused = true;
2342       break;
2343     }
2344   }
2345   if (Unused) {
2346     SmallVector<CCValAssign, 16> RVLocs;
2347     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2348                    RVLocs, *DAG.getContext());
2349     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2350     for (unsigned i = 0; i != RVLocs.size(); ++i) {
2351       CCValAssign &VA = RVLocs[i];
2352       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2353         return false;
2354     }
2355   }
2356
2357   // If the callee takes no arguments then go on to check the results of the
2358   // call.
2359   if (!Outs.empty()) {
2360     // Check if stack adjustment is needed. For now, do not do this if any
2361     // argument is passed on the stack.
2362     SmallVector<CCValAssign, 16> ArgLocs;
2363     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2364                    ArgLocs, *DAG.getContext());
2365     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2366     if (CCInfo.getNextStackOffset()) {
2367       MachineFunction &MF = DAG.getMachineFunction();
2368       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2369         return false;
2370       if (Subtarget->isTargetWin64())
2371         // Win64 ABI has additional complications.
2372         return false;
2373
2374       // Check if the arguments are already laid out in the right way as
2375       // the caller's fixed stack objects.
2376       MachineFrameInfo *MFI = MF.getFrameInfo();
2377       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2378       const X86InstrInfo *TII =
2379         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2380       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2381         CCValAssign &VA = ArgLocs[i];
2382         EVT RegVT = VA.getLocVT();
2383         SDValue Arg = Outs[i].Val;
2384         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2385         if (VA.getLocInfo() == CCValAssign::Indirect)
2386           return false;
2387         if (!VA.isRegLoc()) {
2388           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2389                                    MFI, MRI, TII))
2390             return false;
2391         }
2392       }
2393     }
2394   }
2395
2396   return true;
2397 }
2398
2399 FastISel *
2400 X86TargetLowering::createFastISel(MachineFunction &mf, MachineModuleInfo *mmo,
2401                             DwarfWriter *dw,
2402                             DenseMap<const Value *, unsigned> &vm,
2403                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2404                             DenseMap<const AllocaInst *, int> &am
2405 #ifndef NDEBUG
2406                           , SmallSet<Instruction*, 8> &cil
2407 #endif
2408                                   ) {
2409   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2410 #ifndef NDEBUG
2411                              , cil
2412 #endif
2413                              );
2414 }
2415
2416
2417 //===----------------------------------------------------------------------===//
2418 //                           Other Lowering Hooks
2419 //===----------------------------------------------------------------------===//
2420
2421
2422 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2423   MachineFunction &MF = DAG.getMachineFunction();
2424   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2425   int ReturnAddrIndex = FuncInfo->getRAIndex();
2426
2427   if (ReturnAddrIndex == 0) {
2428     // Set up a frame object for the return address.
2429     uint64_t SlotSize = TD->getPointerSize();
2430     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2431                                                            false, false);
2432     FuncInfo->setRAIndex(ReturnAddrIndex);
2433   }
2434
2435   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2436 }
2437
2438
2439 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2440                                        bool hasSymbolicDisplacement) {
2441   // Offset should fit into 32 bit immediate field.
2442   if (!isInt<32>(Offset))
2443     return false;
2444
2445   // If we don't have a symbolic displacement - we don't have any extra
2446   // restrictions.
2447   if (!hasSymbolicDisplacement)
2448     return true;
2449
2450   // FIXME: Some tweaks might be needed for medium code model.
2451   if (M != CodeModel::Small && M != CodeModel::Kernel)
2452     return false;
2453
2454   // For small code model we assume that latest object is 16MB before end of 31
2455   // bits boundary. We may also accept pretty large negative constants knowing
2456   // that all objects are in the positive half of address space.
2457   if (M == CodeModel::Small && Offset < 16*1024*1024)
2458     return true;
2459
2460   // For kernel code model we know that all object resist in the negative half
2461   // of 32bits address space. We may not accept negative offsets, since they may
2462   // be just off and we may accept pretty large positive ones.
2463   if (M == CodeModel::Kernel && Offset > 0)
2464     return true;
2465
2466   return false;
2467 }
2468
2469 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2470 /// specific condition code, returning the condition code and the LHS/RHS of the
2471 /// comparison to make.
2472 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2473                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2474   if (!isFP) {
2475     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2476       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2477         // X > -1   -> X == 0, jump !sign.
2478         RHS = DAG.getConstant(0, RHS.getValueType());
2479         return X86::COND_NS;
2480       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2481         // X < 0   -> X == 0, jump on sign.
2482         return X86::COND_S;
2483       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2484         // X < 1   -> X <= 0
2485         RHS = DAG.getConstant(0, RHS.getValueType());
2486         return X86::COND_LE;
2487       }
2488     }
2489
2490     switch (SetCCOpcode) {
2491     default: llvm_unreachable("Invalid integer condition!");
2492     case ISD::SETEQ:  return X86::COND_E;
2493     case ISD::SETGT:  return X86::COND_G;
2494     case ISD::SETGE:  return X86::COND_GE;
2495     case ISD::SETLT:  return X86::COND_L;
2496     case ISD::SETLE:  return X86::COND_LE;
2497     case ISD::SETNE:  return X86::COND_NE;
2498     case ISD::SETULT: return X86::COND_B;
2499     case ISD::SETUGT: return X86::COND_A;
2500     case ISD::SETULE: return X86::COND_BE;
2501     case ISD::SETUGE: return X86::COND_AE;
2502     }
2503   }
2504
2505   // First determine if it is required or is profitable to flip the operands.
2506
2507   // If LHS is a foldable load, but RHS is not, flip the condition.
2508   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2509       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2510     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2511     std::swap(LHS, RHS);
2512   }
2513
2514   switch (SetCCOpcode) {
2515   default: break;
2516   case ISD::SETOLT:
2517   case ISD::SETOLE:
2518   case ISD::SETUGT:
2519   case ISD::SETUGE:
2520     std::swap(LHS, RHS);
2521     break;
2522   }
2523
2524   // On a floating point condition, the flags are set as follows:
2525   // ZF  PF  CF   op
2526   //  0 | 0 | 0 | X > Y
2527   //  0 | 0 | 1 | X < Y
2528   //  1 | 0 | 0 | X == Y
2529   //  1 | 1 | 1 | unordered
2530   switch (SetCCOpcode) {
2531   default: llvm_unreachable("Condcode should be pre-legalized away");
2532   case ISD::SETUEQ:
2533   case ISD::SETEQ:   return X86::COND_E;
2534   case ISD::SETOLT:              // flipped
2535   case ISD::SETOGT:
2536   case ISD::SETGT:   return X86::COND_A;
2537   case ISD::SETOLE:              // flipped
2538   case ISD::SETOGE:
2539   case ISD::SETGE:   return X86::COND_AE;
2540   case ISD::SETUGT:              // flipped
2541   case ISD::SETULT:
2542   case ISD::SETLT:   return X86::COND_B;
2543   case ISD::SETUGE:              // flipped
2544   case ISD::SETULE:
2545   case ISD::SETLE:   return X86::COND_BE;
2546   case ISD::SETONE:
2547   case ISD::SETNE:   return X86::COND_NE;
2548   case ISD::SETUO:   return X86::COND_P;
2549   case ISD::SETO:    return X86::COND_NP;
2550   case ISD::SETOEQ:
2551   case ISD::SETUNE:  return X86::COND_INVALID;
2552   }
2553 }
2554
2555 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2556 /// code. Current x86 isa includes the following FP cmov instructions:
2557 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2558 static bool hasFPCMov(unsigned X86CC) {
2559   switch (X86CC) {
2560   default:
2561     return false;
2562   case X86::COND_B:
2563   case X86::COND_BE:
2564   case X86::COND_E:
2565   case X86::COND_P:
2566   case X86::COND_A:
2567   case X86::COND_AE:
2568   case X86::COND_NE:
2569   case X86::COND_NP:
2570     return true;
2571   }
2572 }
2573
2574 /// isFPImmLegal - Returns true if the target can instruction select the
2575 /// specified FP immediate natively. If false, the legalizer will
2576 /// materialize the FP immediate as a load from a constant pool.
2577 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2578   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2579     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2580       return true;
2581   }
2582   return false;
2583 }
2584
2585 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2586 /// the specified range (L, H].
2587 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2588   return (Val < 0) || (Val >= Low && Val < Hi);
2589 }
2590
2591 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2592 /// specified value.
2593 static bool isUndefOrEqual(int Val, int CmpVal) {
2594   if (Val < 0 || Val == CmpVal)
2595     return true;
2596   return false;
2597 }
2598
2599 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2600 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2601 /// the second operand.
2602 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2603   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2604     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2605   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2606     return (Mask[0] < 2 && Mask[1] < 2);
2607   return false;
2608 }
2609
2610 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2611   SmallVector<int, 8> M;
2612   N->getMask(M);
2613   return ::isPSHUFDMask(M, N->getValueType(0));
2614 }
2615
2616 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2617 /// is suitable for input to PSHUFHW.
2618 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2619   if (VT != MVT::v8i16)
2620     return false;
2621
2622   // Lower quadword copied in order or undef.
2623   for (int i = 0; i != 4; ++i)
2624     if (Mask[i] >= 0 && Mask[i] != i)
2625       return false;
2626
2627   // Upper quadword shuffled.
2628   for (int i = 4; i != 8; ++i)
2629     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2630       return false;
2631
2632   return true;
2633 }
2634
2635 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2636   SmallVector<int, 8> M;
2637   N->getMask(M);
2638   return ::isPSHUFHWMask(M, N->getValueType(0));
2639 }
2640
2641 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2642 /// is suitable for input to PSHUFLW.
2643 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2644   if (VT != MVT::v8i16)
2645     return false;
2646
2647   // Upper quadword copied in order.
2648   for (int i = 4; i != 8; ++i)
2649     if (Mask[i] >= 0 && Mask[i] != i)
2650       return false;
2651
2652   // Lower quadword shuffled.
2653   for (int i = 0; i != 4; ++i)
2654     if (Mask[i] >= 4)
2655       return false;
2656
2657   return true;
2658 }
2659
2660 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2661   SmallVector<int, 8> M;
2662   N->getMask(M);
2663   return ::isPSHUFLWMask(M, N->getValueType(0));
2664 }
2665
2666 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2667 /// is suitable for input to PALIGNR.
2668 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2669                           bool hasSSSE3) {
2670   int i, e = VT.getVectorNumElements();
2671
2672   // Do not handle v2i64 / v2f64 shuffles with palignr.
2673   if (e < 4 || !hasSSSE3)
2674     return false;
2675
2676   for (i = 0; i != e; ++i)
2677     if (Mask[i] >= 0)
2678       break;
2679
2680   // All undef, not a palignr.
2681   if (i == e)
2682     return false;
2683
2684   // Determine if it's ok to perform a palignr with only the LHS, since we
2685   // don't have access to the actual shuffle elements to see if RHS is undef.
2686   bool Unary = Mask[i] < (int)e;
2687   bool NeedsUnary = false;
2688
2689   int s = Mask[i] - i;
2690
2691   // Check the rest of the elements to see if they are consecutive.
2692   for (++i; i != e; ++i) {
2693     int m = Mask[i];
2694     if (m < 0)
2695       continue;
2696
2697     Unary = Unary && (m < (int)e);
2698     NeedsUnary = NeedsUnary || (m < s);
2699
2700     if (NeedsUnary && !Unary)
2701       return false;
2702     if (Unary && m != ((s+i) & (e-1)))
2703       return false;
2704     if (!Unary && m != (s+i))
2705       return false;
2706   }
2707   return true;
2708 }
2709
2710 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2711   SmallVector<int, 8> M;
2712   N->getMask(M);
2713   return ::isPALIGNRMask(M, N->getValueType(0), true);
2714 }
2715
2716 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2717 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2718 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2719   int NumElems = VT.getVectorNumElements();
2720   if (NumElems != 2 && NumElems != 4)
2721     return false;
2722
2723   int Half = NumElems / 2;
2724   for (int i = 0; i < Half; ++i)
2725     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2726       return false;
2727   for (int i = Half; i < NumElems; ++i)
2728     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2729       return false;
2730
2731   return true;
2732 }
2733
2734 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2735   SmallVector<int, 8> M;
2736   N->getMask(M);
2737   return ::isSHUFPMask(M, N->getValueType(0));
2738 }
2739
2740 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2741 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2742 /// half elements to come from vector 1 (which would equal the dest.) and
2743 /// the upper half to come from vector 2.
2744 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2745   int NumElems = VT.getVectorNumElements();
2746
2747   if (NumElems != 2 && NumElems != 4)
2748     return false;
2749
2750   int Half = NumElems / 2;
2751   for (int i = 0; i < Half; ++i)
2752     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2753       return false;
2754   for (int i = Half; i < NumElems; ++i)
2755     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2756       return false;
2757   return true;
2758 }
2759
2760 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2761   SmallVector<int, 8> M;
2762   N->getMask(M);
2763   return isCommutedSHUFPMask(M, N->getValueType(0));
2764 }
2765
2766 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2767 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2768 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2769   if (N->getValueType(0).getVectorNumElements() != 4)
2770     return false;
2771
2772   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2773   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2774          isUndefOrEqual(N->getMaskElt(1), 7) &&
2775          isUndefOrEqual(N->getMaskElt(2), 2) &&
2776          isUndefOrEqual(N->getMaskElt(3), 3);
2777 }
2778
2779 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2780 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2781 /// <2, 3, 2, 3>
2782 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2783   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2784
2785   if (NumElems != 4)
2786     return false;
2787
2788   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2789   isUndefOrEqual(N->getMaskElt(1), 3) &&
2790   isUndefOrEqual(N->getMaskElt(2), 2) &&
2791   isUndefOrEqual(N->getMaskElt(3), 3);
2792 }
2793
2794 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2795 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2796 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2797   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2798
2799   if (NumElems != 2 && NumElems != 4)
2800     return false;
2801
2802   for (unsigned i = 0; i < NumElems/2; ++i)
2803     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2804       return false;
2805
2806   for (unsigned i = NumElems/2; i < NumElems; ++i)
2807     if (!isUndefOrEqual(N->getMaskElt(i), i))
2808       return false;
2809
2810   return true;
2811 }
2812
2813 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2814 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2815 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2816   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2817
2818   if (NumElems != 2 && NumElems != 4)
2819     return false;
2820
2821   for (unsigned i = 0; i < NumElems/2; ++i)
2822     if (!isUndefOrEqual(N->getMaskElt(i), i))
2823       return false;
2824
2825   for (unsigned i = 0; i < NumElems/2; ++i)
2826     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2827       return false;
2828
2829   return true;
2830 }
2831
2832 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2833 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2834 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2835                          bool V2IsSplat = false) {
2836   int NumElts = VT.getVectorNumElements();
2837   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2838     return false;
2839
2840   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2841     int BitI  = Mask[i];
2842     int BitI1 = Mask[i+1];
2843     if (!isUndefOrEqual(BitI, j))
2844       return false;
2845     if (V2IsSplat) {
2846       if (!isUndefOrEqual(BitI1, NumElts))
2847         return false;
2848     } else {
2849       if (!isUndefOrEqual(BitI1, j + NumElts))
2850         return false;
2851     }
2852   }
2853   return true;
2854 }
2855
2856 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2857   SmallVector<int, 8> M;
2858   N->getMask(M);
2859   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2860 }
2861
2862 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2863 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2864 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2865                          bool V2IsSplat = false) {
2866   int NumElts = VT.getVectorNumElements();
2867   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2868     return false;
2869
2870   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2871     int BitI  = Mask[i];
2872     int BitI1 = Mask[i+1];
2873     if (!isUndefOrEqual(BitI, j + NumElts/2))
2874       return false;
2875     if (V2IsSplat) {
2876       if (isUndefOrEqual(BitI1, NumElts))
2877         return false;
2878     } else {
2879       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2880         return false;
2881     }
2882   }
2883   return true;
2884 }
2885
2886 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2887   SmallVector<int, 8> M;
2888   N->getMask(M);
2889   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2890 }
2891
2892 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2893 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2894 /// <0, 0, 1, 1>
2895 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2896   int NumElems = VT.getVectorNumElements();
2897   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2898     return false;
2899
2900   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2901     int BitI  = Mask[i];
2902     int BitI1 = Mask[i+1];
2903     if (!isUndefOrEqual(BitI, j))
2904       return false;
2905     if (!isUndefOrEqual(BitI1, j))
2906       return false;
2907   }
2908   return true;
2909 }
2910
2911 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2912   SmallVector<int, 8> M;
2913   N->getMask(M);
2914   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2915 }
2916
2917 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2918 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2919 /// <2, 2, 3, 3>
2920 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2921   int NumElems = VT.getVectorNumElements();
2922   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2923     return false;
2924
2925   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2926     int BitI  = Mask[i];
2927     int BitI1 = Mask[i+1];
2928     if (!isUndefOrEqual(BitI, j))
2929       return false;
2930     if (!isUndefOrEqual(BitI1, j))
2931       return false;
2932   }
2933   return true;
2934 }
2935
2936 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2937   SmallVector<int, 8> M;
2938   N->getMask(M);
2939   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2940 }
2941
2942 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2943 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2944 /// MOVSD, and MOVD, i.e. setting the lowest element.
2945 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2946   if (VT.getVectorElementType().getSizeInBits() < 32)
2947     return false;
2948
2949   int NumElts = VT.getVectorNumElements();
2950
2951   if (!isUndefOrEqual(Mask[0], NumElts))
2952     return false;
2953
2954   for (int i = 1; i < NumElts; ++i)
2955     if (!isUndefOrEqual(Mask[i], i))
2956       return false;
2957
2958   return true;
2959 }
2960
2961 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2962   SmallVector<int, 8> M;
2963   N->getMask(M);
2964   return ::isMOVLMask(M, N->getValueType(0));
2965 }
2966
2967 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2968 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2969 /// element of vector 2 and the other elements to come from vector 1 in order.
2970 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2971                                bool V2IsSplat = false, bool V2IsUndef = false) {
2972   int NumOps = VT.getVectorNumElements();
2973   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2974     return false;
2975
2976   if (!isUndefOrEqual(Mask[0], 0))
2977     return false;
2978
2979   for (int i = 1; i < NumOps; ++i)
2980     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2981           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2982           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2983       return false;
2984
2985   return true;
2986 }
2987
2988 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2989                            bool V2IsUndef = false) {
2990   SmallVector<int, 8> M;
2991   N->getMask(M);
2992   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2993 }
2994
2995 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2996 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2997 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2998   if (N->getValueType(0).getVectorNumElements() != 4)
2999     return false;
3000
3001   // Expect 1, 1, 3, 3
3002   for (unsigned i = 0; i < 2; ++i) {
3003     int Elt = N->getMaskElt(i);
3004     if (Elt >= 0 && Elt != 1)
3005       return false;
3006   }
3007
3008   bool HasHi = false;
3009   for (unsigned i = 2; i < 4; ++i) {
3010     int Elt = N->getMaskElt(i);
3011     if (Elt >= 0 && Elt != 3)
3012       return false;
3013     if (Elt == 3)
3014       HasHi = true;
3015   }
3016   // Don't use movshdup if it can be done with a shufps.
3017   // FIXME: verify that matching u, u, 3, 3 is what we want.
3018   return HasHi;
3019 }
3020
3021 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3022 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3023 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3024   if (N->getValueType(0).getVectorNumElements() != 4)
3025     return false;
3026
3027   // Expect 0, 0, 2, 2
3028   for (unsigned i = 0; i < 2; ++i)
3029     if (N->getMaskElt(i) > 0)
3030       return false;
3031
3032   bool HasHi = false;
3033   for (unsigned i = 2; i < 4; ++i) {
3034     int Elt = N->getMaskElt(i);
3035     if (Elt >= 0 && Elt != 2)
3036       return false;
3037     if (Elt == 2)
3038       HasHi = true;
3039   }
3040   // Don't use movsldup if it can be done with a shufps.
3041   return HasHi;
3042 }
3043
3044 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3045 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3046 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3047   int e = N->getValueType(0).getVectorNumElements() / 2;
3048
3049   for (int i = 0; i < e; ++i)
3050     if (!isUndefOrEqual(N->getMaskElt(i), i))
3051       return false;
3052   for (int i = 0; i < e; ++i)
3053     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3054       return false;
3055   return true;
3056 }
3057
3058 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3059 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3060 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3061   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3062   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3063
3064   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3065   unsigned Mask = 0;
3066   for (int i = 0; i < NumOperands; ++i) {
3067     int Val = SVOp->getMaskElt(NumOperands-i-1);
3068     if (Val < 0) Val = 0;
3069     if (Val >= NumOperands) Val -= NumOperands;
3070     Mask |= Val;
3071     if (i != NumOperands - 1)
3072       Mask <<= Shift;
3073   }
3074   return Mask;
3075 }
3076
3077 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3078 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3079 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3080   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3081   unsigned Mask = 0;
3082   // 8 nodes, but we only care about the last 4.
3083   for (unsigned i = 7; i >= 4; --i) {
3084     int Val = SVOp->getMaskElt(i);
3085     if (Val >= 0)
3086       Mask |= (Val - 4);
3087     if (i != 4)
3088       Mask <<= 2;
3089   }
3090   return Mask;
3091 }
3092
3093 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3094 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3095 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3096   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3097   unsigned Mask = 0;
3098   // 8 nodes, but we only care about the first 4.
3099   for (int i = 3; i >= 0; --i) {
3100     int Val = SVOp->getMaskElt(i);
3101     if (Val >= 0)
3102       Mask |= Val;
3103     if (i != 0)
3104       Mask <<= 2;
3105   }
3106   return Mask;
3107 }
3108
3109 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3110 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3111 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3112   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3113   EVT VVT = N->getValueType(0);
3114   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3115   int Val = 0;
3116
3117   unsigned i, e;
3118   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3119     Val = SVOp->getMaskElt(i);
3120     if (Val >= 0)
3121       break;
3122   }
3123   return (Val - i) * EltSize;
3124 }
3125
3126 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3127 /// constant +0.0.
3128 bool X86::isZeroNode(SDValue Elt) {
3129   return ((isa<ConstantSDNode>(Elt) &&
3130            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3131           (isa<ConstantFPSDNode>(Elt) &&
3132            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3133 }
3134
3135 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3136 /// their permute mask.
3137 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3138                                     SelectionDAG &DAG) {
3139   EVT VT = SVOp->getValueType(0);
3140   unsigned NumElems = VT.getVectorNumElements();
3141   SmallVector<int, 8> MaskVec;
3142
3143   for (unsigned i = 0; i != NumElems; ++i) {
3144     int idx = SVOp->getMaskElt(i);
3145     if (idx < 0)
3146       MaskVec.push_back(idx);
3147     else if (idx < (int)NumElems)
3148       MaskVec.push_back(idx + NumElems);
3149     else
3150       MaskVec.push_back(idx - NumElems);
3151   }
3152   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3153                               SVOp->getOperand(0), &MaskVec[0]);
3154 }
3155
3156 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3157 /// the two vector operands have swapped position.
3158 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3159   unsigned NumElems = VT.getVectorNumElements();
3160   for (unsigned i = 0; i != NumElems; ++i) {
3161     int idx = Mask[i];
3162     if (idx < 0)
3163       continue;
3164     else if (idx < (int)NumElems)
3165       Mask[i] = idx + NumElems;
3166     else
3167       Mask[i] = idx - NumElems;
3168   }
3169 }
3170
3171 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3172 /// match movhlps. The lower half elements should come from upper half of
3173 /// V1 (and in order), and the upper half elements should come from the upper
3174 /// half of V2 (and in order).
3175 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3176   if (Op->getValueType(0).getVectorNumElements() != 4)
3177     return false;
3178   for (unsigned i = 0, e = 2; i != e; ++i)
3179     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3180       return false;
3181   for (unsigned i = 2; i != 4; ++i)
3182     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3183       return false;
3184   return true;
3185 }
3186
3187 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3188 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3189 /// required.
3190 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3191   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3192     return false;
3193   N = N->getOperand(0).getNode();
3194   if (!ISD::isNON_EXTLoad(N))
3195     return false;
3196   if (LD)
3197     *LD = cast<LoadSDNode>(N);
3198   return true;
3199 }
3200
3201 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3202 /// match movlp{s|d}. The lower half elements should come from lower half of
3203 /// V1 (and in order), and the upper half elements should come from the upper
3204 /// half of V2 (and in order). And since V1 will become the source of the
3205 /// MOVLP, it must be either a vector load or a scalar load to vector.
3206 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3207                                ShuffleVectorSDNode *Op) {
3208   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3209     return false;
3210   // Is V2 is a vector load, don't do this transformation. We will try to use
3211   // load folding shufps op.
3212   if (ISD::isNON_EXTLoad(V2))
3213     return false;
3214
3215   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3216
3217   if (NumElems != 2 && NumElems != 4)
3218     return false;
3219   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3220     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3221       return false;
3222   for (unsigned i = NumElems/2; i != NumElems; ++i)
3223     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3224       return false;
3225   return true;
3226 }
3227
3228 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3229 /// all the same.
3230 static bool isSplatVector(SDNode *N) {
3231   if (N->getOpcode() != ISD::BUILD_VECTOR)
3232     return false;
3233
3234   SDValue SplatValue = N->getOperand(0);
3235   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3236     if (N->getOperand(i) != SplatValue)
3237       return false;
3238   return true;
3239 }
3240
3241 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3242 /// to an zero vector.
3243 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3244 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3245   SDValue V1 = N->getOperand(0);
3246   SDValue V2 = N->getOperand(1);
3247   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3248   for (unsigned i = 0; i != NumElems; ++i) {
3249     int Idx = N->getMaskElt(i);
3250     if (Idx >= (int)NumElems) {
3251       unsigned Opc = V2.getOpcode();
3252       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3253         continue;
3254       if (Opc != ISD::BUILD_VECTOR ||
3255           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3256         return false;
3257     } else if (Idx >= 0) {
3258       unsigned Opc = V1.getOpcode();
3259       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3260         continue;
3261       if (Opc != ISD::BUILD_VECTOR ||
3262           !X86::isZeroNode(V1.getOperand(Idx)))
3263         return false;
3264     }
3265   }
3266   return true;
3267 }
3268
3269 /// getZeroVector - Returns a vector of specified type with all zero elements.
3270 ///
3271 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3272                              DebugLoc dl) {
3273   assert(VT.isVector() && "Expected a vector type");
3274
3275   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3276   // type.  This ensures they get CSE'd.
3277   SDValue Vec;
3278   if (VT.getSizeInBits() == 64) { // MMX
3279     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3280     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3281   } else if (HasSSE2) {  // SSE2
3282     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3283     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3284   } else { // SSE1
3285     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3286     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3287   }
3288   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3289 }
3290
3291 /// getOnesVector - Returns a vector of specified type with all bits set.
3292 ///
3293 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3294   assert(VT.isVector() && "Expected a vector type");
3295
3296   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3297   // type.  This ensures they get CSE'd.
3298   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3299   SDValue Vec;
3300   if (VT.getSizeInBits() == 64)  // MMX
3301     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3302   else                                              // SSE
3303     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3304   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3305 }
3306
3307
3308 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3309 /// that point to V2 points to its first element.
3310 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3311   EVT VT = SVOp->getValueType(0);
3312   unsigned NumElems = VT.getVectorNumElements();
3313
3314   bool Changed = false;
3315   SmallVector<int, 8> MaskVec;
3316   SVOp->getMask(MaskVec);
3317
3318   for (unsigned i = 0; i != NumElems; ++i) {
3319     if (MaskVec[i] > (int)NumElems) {
3320       MaskVec[i] = NumElems;
3321       Changed = true;
3322     }
3323   }
3324   if (Changed)
3325     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3326                                 SVOp->getOperand(1), &MaskVec[0]);
3327   return SDValue(SVOp, 0);
3328 }
3329
3330 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3331 /// operation of specified width.
3332 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3333                        SDValue V2) {
3334   unsigned NumElems = VT.getVectorNumElements();
3335   SmallVector<int, 8> Mask;
3336   Mask.push_back(NumElems);
3337   for (unsigned i = 1; i != NumElems; ++i)
3338     Mask.push_back(i);
3339   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3340 }
3341
3342 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3343 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3344                           SDValue V2) {
3345   unsigned NumElems = VT.getVectorNumElements();
3346   SmallVector<int, 8> Mask;
3347   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3348     Mask.push_back(i);
3349     Mask.push_back(i + NumElems);
3350   }
3351   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3352 }
3353
3354 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3355 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3356                           SDValue V2) {
3357   unsigned NumElems = VT.getVectorNumElements();
3358   unsigned Half = NumElems/2;
3359   SmallVector<int, 8> Mask;
3360   for (unsigned i = 0; i != Half; ++i) {
3361     Mask.push_back(i + Half);
3362     Mask.push_back(i + NumElems + Half);
3363   }
3364   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3365 }
3366
3367 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3368 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3369                             bool HasSSE2) {
3370   if (SV->getValueType(0).getVectorNumElements() <= 4)
3371     return SDValue(SV, 0);
3372
3373   EVT PVT = MVT::v4f32;
3374   EVT VT = SV->getValueType(0);
3375   DebugLoc dl = SV->getDebugLoc();
3376   SDValue V1 = SV->getOperand(0);
3377   int NumElems = VT.getVectorNumElements();
3378   int EltNo = SV->getSplatIndex();
3379
3380   // unpack elements to the correct location
3381   while (NumElems > 4) {
3382     if (EltNo < NumElems/2) {
3383       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3384     } else {
3385       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3386       EltNo -= NumElems/2;
3387     }
3388     NumElems >>= 1;
3389   }
3390
3391   // Perform the splat.
3392   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3393   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3394   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3395   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3396 }
3397
3398 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3399 /// vector of zero or undef vector.  This produces a shuffle where the low
3400 /// element of V2 is swizzled into the zero/undef vector, landing at element
3401 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3402 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3403                                              bool isZero, bool HasSSE2,
3404                                              SelectionDAG &DAG) {
3405   EVT VT = V2.getValueType();
3406   SDValue V1 = isZero
3407     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3408   unsigned NumElems = VT.getVectorNumElements();
3409   SmallVector<int, 16> MaskVec;
3410   for (unsigned i = 0; i != NumElems; ++i)
3411     // If this is the insertion idx, put the low elt of V2 here.
3412     MaskVec.push_back(i == Idx ? NumElems : i);
3413   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3414 }
3415
3416 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3417 /// a shuffle that is zero.
3418 static
3419 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3420                                   bool Low, SelectionDAG &DAG) {
3421   unsigned NumZeros = 0;
3422   for (int i = 0; i < NumElems; ++i) {
3423     unsigned Index = Low ? i : NumElems-i-1;
3424     int Idx = SVOp->getMaskElt(Index);
3425     if (Idx < 0) {
3426       ++NumZeros;
3427       continue;
3428     }
3429     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3430     if (Elt.getNode() && X86::isZeroNode(Elt))
3431       ++NumZeros;
3432     else
3433       break;
3434   }
3435   return NumZeros;
3436 }
3437
3438 /// isVectorShift - Returns true if the shuffle can be implemented as a
3439 /// logical left or right shift of a vector.
3440 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3441 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3442                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3443   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3444
3445   isLeft = true;
3446   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3447   if (!NumZeros) {
3448     isLeft = false;
3449     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3450     if (!NumZeros)
3451       return false;
3452   }
3453   bool SeenV1 = false;
3454   bool SeenV2 = false;
3455   for (int i = NumZeros; i < NumElems; ++i) {
3456     int Val = isLeft ? (i - NumZeros) : i;
3457     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3458     if (Idx < 0)
3459       continue;
3460     if (Idx < NumElems)
3461       SeenV1 = true;
3462     else {
3463       Idx -= NumElems;
3464       SeenV2 = true;
3465     }
3466     if (Idx != Val)
3467       return false;
3468   }
3469   if (SeenV1 && SeenV2)
3470     return false;
3471
3472   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3473   ShAmt = NumZeros;
3474   return true;
3475 }
3476
3477
3478 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3479 ///
3480 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3481                                        unsigned NumNonZero, unsigned NumZero,
3482                                        SelectionDAG &DAG, TargetLowering &TLI) {
3483   if (NumNonZero > 8)
3484     return SDValue();
3485
3486   DebugLoc dl = Op.getDebugLoc();
3487   SDValue V(0, 0);
3488   bool First = true;
3489   for (unsigned i = 0; i < 16; ++i) {
3490     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3491     if (ThisIsNonZero && First) {
3492       if (NumZero)
3493         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3494       else
3495         V = DAG.getUNDEF(MVT::v8i16);
3496       First = false;
3497     }
3498
3499     if ((i & 1) != 0) {
3500       SDValue ThisElt(0, 0), LastElt(0, 0);
3501       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3502       if (LastIsNonZero) {
3503         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3504                               MVT::i16, Op.getOperand(i-1));
3505       }
3506       if (ThisIsNonZero) {
3507         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3508         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3509                               ThisElt, DAG.getConstant(8, MVT::i8));
3510         if (LastIsNonZero)
3511           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3512       } else
3513         ThisElt = LastElt;
3514
3515       if (ThisElt.getNode())
3516         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3517                         DAG.getIntPtrConstant(i/2));
3518     }
3519   }
3520
3521   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3522 }
3523
3524 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3525 ///
3526 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3527                                        unsigned NumNonZero, unsigned NumZero,
3528                                        SelectionDAG &DAG, TargetLowering &TLI) {
3529   if (NumNonZero > 4)
3530     return SDValue();
3531
3532   DebugLoc dl = Op.getDebugLoc();
3533   SDValue V(0, 0);
3534   bool First = true;
3535   for (unsigned i = 0; i < 8; ++i) {
3536     bool isNonZero = (NonZeros & (1 << i)) != 0;
3537     if (isNonZero) {
3538       if (First) {
3539         if (NumZero)
3540           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3541         else
3542           V = DAG.getUNDEF(MVT::v8i16);
3543         First = false;
3544       }
3545       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3546                       MVT::v8i16, V, Op.getOperand(i),
3547                       DAG.getIntPtrConstant(i));
3548     }
3549   }
3550
3551   return V;
3552 }
3553
3554 /// getVShift - Return a vector logical shift node.
3555 ///
3556 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3557                          unsigned NumBits, SelectionDAG &DAG,
3558                          const TargetLowering &TLI, DebugLoc dl) {
3559   bool isMMX = VT.getSizeInBits() == 64;
3560   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3561   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3562   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3563   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3564                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3565                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3566 }
3567
3568 SDValue
3569 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3570                                           SelectionDAG &DAG) {
3571
3572   // Check if the scalar load can be widened into a vector load. And if
3573   // the address is "base + cst" see if the cst can be "absorbed" into
3574   // the shuffle mask.
3575   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3576     SDValue Ptr = LD->getBasePtr();
3577     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3578       return SDValue();
3579     EVT PVT = LD->getValueType(0);
3580     if (PVT != MVT::i32 && PVT != MVT::f32)
3581       return SDValue();
3582
3583     int FI = -1;
3584     int64_t Offset = 0;
3585     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3586       FI = FINode->getIndex();
3587       Offset = 0;
3588     } else if (Ptr.getOpcode() == ISD::ADD &&
3589                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3590                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3591       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3592       Offset = Ptr.getConstantOperandVal(1);
3593       Ptr = Ptr.getOperand(0);
3594     } else {
3595       return SDValue();
3596     }
3597
3598     SDValue Chain = LD->getChain();
3599     // Make sure the stack object alignment is at least 16.
3600     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3601     if (DAG.InferPtrAlignment(Ptr) < 16) {
3602       if (MFI->isFixedObjectIndex(FI)) {
3603         // Can't change the alignment. FIXME: It's possible to compute
3604         // the exact stack offset and reference FI + adjust offset instead.
3605         // If someone *really* cares about this. That's the way to implement it.
3606         return SDValue();
3607       } else {
3608         MFI->setObjectAlignment(FI, 16);
3609       }
3610     }
3611
3612     // (Offset % 16) must be multiple of 4. Then address is then
3613     // Ptr + (Offset & ~15).
3614     if (Offset < 0)
3615       return SDValue();
3616     if ((Offset % 16) & 3)
3617       return SDValue();
3618     int64_t StartOffset = Offset & ~15;
3619     if (StartOffset)
3620       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3621                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3622
3623     int EltNo = (Offset - StartOffset) >> 2;
3624     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3625     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3626     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3627                              false, false, 0);
3628     // Canonicalize it to a v4i32 shuffle.
3629     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3630     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3631                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3632                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3633   }
3634
3635   return SDValue();
3636 }
3637
3638 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3639 /// vector of type 'VT', see if the elements can be replaced by a single large
3640 /// load which has the same value as a build_vector whose operands are 'elts'.
3641 ///
3642 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3643 ///
3644 /// FIXME: we'd also like to handle the case where the last elements are zero
3645 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3646 /// There's even a handy isZeroNode for that purpose.
3647 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3648                                         DebugLoc &dl, SelectionDAG &DAG) {
3649   EVT EltVT = VT.getVectorElementType();
3650   unsigned NumElems = Elts.size();
3651
3652   LoadSDNode *LDBase = NULL;
3653   unsigned LastLoadedElt = -1U;
3654
3655   // For each element in the initializer, see if we've found a load or an undef.
3656   // If we don't find an initial load element, or later load elements are
3657   // non-consecutive, bail out.
3658   for (unsigned i = 0; i < NumElems; ++i) {
3659     SDValue Elt = Elts[i];
3660
3661     if (!Elt.getNode() ||
3662         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
3663       return SDValue();
3664     if (!LDBase) {
3665       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
3666         return SDValue();
3667       LDBase = cast<LoadSDNode>(Elt.getNode());
3668       LastLoadedElt = i;
3669       continue;
3670     }
3671     if (Elt.getOpcode() == ISD::UNDEF)
3672       continue;
3673
3674     LoadSDNode *LD = cast<LoadSDNode>(Elt);
3675     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
3676       return SDValue();
3677     LastLoadedElt = i;
3678   }
3679
3680   // If we have found an entire vector of loads and undefs, then return a large
3681   // load of the entire vector width starting at the base pointer.  If we found
3682   // consecutive loads for the low half, generate a vzext_load node.
3683   if (LastLoadedElt == NumElems - 1) {
3684     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
3685       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3686                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3687                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
3688     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3689                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3690                        LDBase->isVolatile(), LDBase->isNonTemporal(),
3691                        LDBase->getAlignment());
3692   } else if (NumElems == 4 && LastLoadedElt == 1) {
3693     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
3694     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
3695     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
3696     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
3697   }
3698   return SDValue();
3699 }
3700
3701 SDValue
3702 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3703   DebugLoc dl = Op.getDebugLoc();
3704   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3705   if (ISD::isBuildVectorAllZeros(Op.getNode())
3706       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3707     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3708     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3709     // eliminated on x86-32 hosts.
3710     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3711       return Op;
3712
3713     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3714       return getOnesVector(Op.getValueType(), DAG, dl);
3715     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3716   }
3717
3718   EVT VT = Op.getValueType();
3719   EVT ExtVT = VT.getVectorElementType();
3720   unsigned EVTBits = ExtVT.getSizeInBits();
3721
3722   unsigned NumElems = Op.getNumOperands();
3723   unsigned NumZero  = 0;
3724   unsigned NumNonZero = 0;
3725   unsigned NonZeros = 0;
3726   bool IsAllConstants = true;
3727   SmallSet<SDValue, 8> Values;
3728   for (unsigned i = 0; i < NumElems; ++i) {
3729     SDValue Elt = Op.getOperand(i);
3730     if (Elt.getOpcode() == ISD::UNDEF)
3731       continue;
3732     Values.insert(Elt);
3733     if (Elt.getOpcode() != ISD::Constant &&
3734         Elt.getOpcode() != ISD::ConstantFP)
3735       IsAllConstants = false;
3736     if (X86::isZeroNode(Elt))
3737       NumZero++;
3738     else {
3739       NonZeros |= (1 << i);
3740       NumNonZero++;
3741     }
3742   }
3743
3744   if (NumNonZero == 0) {
3745     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3746     return DAG.getUNDEF(VT);
3747   }
3748
3749   // Special case for single non-zero, non-undef, element.
3750   if (NumNonZero == 1) {
3751     unsigned Idx = CountTrailingZeros_32(NonZeros);
3752     SDValue Item = Op.getOperand(Idx);
3753
3754     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3755     // the value are obviously zero, truncate the value to i32 and do the
3756     // insertion that way.  Only do this if the value is non-constant or if the
3757     // value is a constant being inserted into element 0.  It is cheaper to do
3758     // a constant pool load than it is to do a movd + shuffle.
3759     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3760         (!IsAllConstants || Idx == 0)) {
3761       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3762         // Handle MMX and SSE both.
3763         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3764         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3765
3766         // Truncate the value (which may itself be a constant) to i32, and
3767         // convert it to a vector with movd (S2V+shuffle to zero extend).
3768         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3769         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3770         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3771                                            Subtarget->hasSSE2(), DAG);
3772
3773         // Now we have our 32-bit value zero extended in the low element of
3774         // a vector.  If Idx != 0, swizzle it into place.
3775         if (Idx != 0) {
3776           SmallVector<int, 4> Mask;
3777           Mask.push_back(Idx);
3778           for (unsigned i = 1; i != VecElts; ++i)
3779             Mask.push_back(i);
3780           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3781                                       DAG.getUNDEF(Item.getValueType()),
3782                                       &Mask[0]);
3783         }
3784         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3785       }
3786     }
3787
3788     // If we have a constant or non-constant insertion into the low element of
3789     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3790     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3791     // depending on what the source datatype is.
3792     if (Idx == 0) {
3793       if (NumZero == 0) {
3794         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3795       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3796           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3797         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3798         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3799         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3800                                            DAG);
3801       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3802         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3803         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3804         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3805         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3806                                            Subtarget->hasSSE2(), DAG);
3807         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3808       }
3809     }
3810
3811     // Is it a vector logical left shift?
3812     if (NumElems == 2 && Idx == 1 &&
3813         X86::isZeroNode(Op.getOperand(0)) &&
3814         !X86::isZeroNode(Op.getOperand(1))) {
3815       unsigned NumBits = VT.getSizeInBits();
3816       return getVShift(true, VT,
3817                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3818                                    VT, Op.getOperand(1)),
3819                        NumBits/2, DAG, *this, dl);
3820     }
3821
3822     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3823       return SDValue();
3824
3825     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3826     // is a non-constant being inserted into an element other than the low one,
3827     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3828     // movd/movss) to move this into the low element, then shuffle it into
3829     // place.
3830     if (EVTBits == 32) {
3831       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3832
3833       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3834       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3835                                          Subtarget->hasSSE2(), DAG);
3836       SmallVector<int, 8> MaskVec;
3837       for (unsigned i = 0; i < NumElems; i++)
3838         MaskVec.push_back(i == Idx ? 0 : 1);
3839       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3840     }
3841   }
3842
3843   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3844   if (Values.size() == 1) {
3845     if (EVTBits == 32) {
3846       // Instead of a shuffle like this:
3847       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3848       // Check if it's possible to issue this instead.
3849       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3850       unsigned Idx = CountTrailingZeros_32(NonZeros);
3851       SDValue Item = Op.getOperand(Idx);
3852       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3853         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3854     }
3855     return SDValue();
3856   }
3857
3858   // A vector full of immediates; various special cases are already
3859   // handled, so this is best done with a single constant-pool load.
3860   if (IsAllConstants)
3861     return SDValue();
3862
3863   // Let legalizer expand 2-wide build_vectors.
3864   if (EVTBits == 64) {
3865     if (NumNonZero == 1) {
3866       // One half is zero or undef.
3867       unsigned Idx = CountTrailingZeros_32(NonZeros);
3868       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3869                                  Op.getOperand(Idx));
3870       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3871                                          Subtarget->hasSSE2(), DAG);
3872     }
3873     return SDValue();
3874   }
3875
3876   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3877   if (EVTBits == 8 && NumElems == 16) {
3878     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3879                                         *this);
3880     if (V.getNode()) return V;
3881   }
3882
3883   if (EVTBits == 16 && NumElems == 8) {
3884     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3885                                         *this);
3886     if (V.getNode()) return V;
3887   }
3888
3889   // If element VT is == 32 bits, turn it into a number of shuffles.
3890   SmallVector<SDValue, 8> V;
3891   V.resize(NumElems);
3892   if (NumElems == 4 && NumZero > 0) {
3893     for (unsigned i = 0; i < 4; ++i) {
3894       bool isZero = !(NonZeros & (1 << i));
3895       if (isZero)
3896         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3897       else
3898         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3899     }
3900
3901     for (unsigned i = 0; i < 2; ++i) {
3902       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3903         default: break;
3904         case 0:
3905           V[i] = V[i*2];  // Must be a zero vector.
3906           break;
3907         case 1:
3908           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3909           break;
3910         case 2:
3911           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3912           break;
3913         case 3:
3914           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3915           break;
3916       }
3917     }
3918
3919     SmallVector<int, 8> MaskVec;
3920     bool Reverse = (NonZeros & 0x3) == 2;
3921     for (unsigned i = 0; i < 2; ++i)
3922       MaskVec.push_back(Reverse ? 1-i : i);
3923     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3924     for (unsigned i = 0; i < 2; ++i)
3925       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3926     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3927   }
3928
3929   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
3930     // Check for a build vector of consecutive loads.
3931     for (unsigned i = 0; i < NumElems; ++i)
3932       V[i] = Op.getOperand(i);
3933
3934     // Check for elements which are consecutive loads.
3935     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
3936     if (LD.getNode())
3937       return LD;
3938
3939     // For SSE 4.1, use inserts into undef.
3940     if (getSubtarget()->hasSSE41()) {
3941       V[0] = DAG.getUNDEF(VT);
3942       for (unsigned i = 0; i < NumElems; ++i)
3943         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3944           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3945                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3946       return V[0];
3947     }
3948
3949     // Otherwise, expand into a number of unpckl*
3950     // e.g. for v4f32
3951     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3952     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3953     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3954     for (unsigned i = 0; i < NumElems; ++i)
3955       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3956     NumElems >>= 1;
3957     while (NumElems != 0) {
3958       for (unsigned i = 0; i < NumElems; ++i)
3959         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3960       NumElems >>= 1;
3961     }
3962     return V[0];
3963   }
3964   return SDValue();
3965 }
3966
3967 SDValue
3968 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3969   // We support concatenate two MMX registers and place them in a MMX
3970   // register.  This is better than doing a stack convert.
3971   DebugLoc dl = Op.getDebugLoc();
3972   EVT ResVT = Op.getValueType();
3973   assert(Op.getNumOperands() == 2);
3974   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3975          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
3976   int Mask[2];
3977   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
3978   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3979   InVec = Op.getOperand(1);
3980   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3981     unsigned NumElts = ResVT.getVectorNumElements();
3982     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3983     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
3984                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
3985   } else {
3986     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
3987     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3988     Mask[0] = 0; Mask[1] = 2;
3989     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
3990   }
3991   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3992 }
3993
3994 // v8i16 shuffles - Prefer shuffles in the following order:
3995 // 1. [all]   pshuflw, pshufhw, optional move
3996 // 2. [ssse3] 1 x pshufb
3997 // 3. [ssse3] 2 x pshufb + 1 x por
3998 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3999 static
4000 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
4001                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
4002   SDValue V1 = SVOp->getOperand(0);
4003   SDValue V2 = SVOp->getOperand(1);
4004   DebugLoc dl = SVOp->getDebugLoc();
4005   SmallVector<int, 8> MaskVals;
4006
4007   // Determine if more than 1 of the words in each of the low and high quadwords
4008   // of the result come from the same quadword of one of the two inputs.  Undef
4009   // mask values count as coming from any quadword, for better codegen.
4010   SmallVector<unsigned, 4> LoQuad(4);
4011   SmallVector<unsigned, 4> HiQuad(4);
4012   BitVector InputQuads(4);
4013   for (unsigned i = 0; i < 8; ++i) {
4014     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4015     int EltIdx = SVOp->getMaskElt(i);
4016     MaskVals.push_back(EltIdx);
4017     if (EltIdx < 0) {
4018       ++Quad[0];
4019       ++Quad[1];
4020       ++Quad[2];
4021       ++Quad[3];
4022       continue;
4023     }
4024     ++Quad[EltIdx / 4];
4025     InputQuads.set(EltIdx / 4);
4026   }
4027
4028   int BestLoQuad = -1;
4029   unsigned MaxQuad = 1;
4030   for (unsigned i = 0; i < 4; ++i) {
4031     if (LoQuad[i] > MaxQuad) {
4032       BestLoQuad = i;
4033       MaxQuad = LoQuad[i];
4034     }
4035   }
4036
4037   int BestHiQuad = -1;
4038   MaxQuad = 1;
4039   for (unsigned i = 0; i < 4; ++i) {
4040     if (HiQuad[i] > MaxQuad) {
4041       BestHiQuad = i;
4042       MaxQuad = HiQuad[i];
4043     }
4044   }
4045
4046   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4047   // of the two input vectors, shuffle them into one input vector so only a
4048   // single pshufb instruction is necessary. If There are more than 2 input
4049   // quads, disable the next transformation since it does not help SSSE3.
4050   bool V1Used = InputQuads[0] || InputQuads[1];
4051   bool V2Used = InputQuads[2] || InputQuads[3];
4052   if (TLI.getSubtarget()->hasSSSE3()) {
4053     if (InputQuads.count() == 2 && V1Used && V2Used) {
4054       BestLoQuad = InputQuads.find_first();
4055       BestHiQuad = InputQuads.find_next(BestLoQuad);
4056     }
4057     if (InputQuads.count() > 2) {
4058       BestLoQuad = -1;
4059       BestHiQuad = -1;
4060     }
4061   }
4062
4063   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4064   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4065   // words from all 4 input quadwords.
4066   SDValue NewV;
4067   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4068     SmallVector<int, 8> MaskV;
4069     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4070     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4071     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4072                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4073                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4074     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4075
4076     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4077     // source words for the shuffle, to aid later transformations.
4078     bool AllWordsInNewV = true;
4079     bool InOrder[2] = { true, true };
4080     for (unsigned i = 0; i != 8; ++i) {
4081       int idx = MaskVals[i];
4082       if (idx != (int)i)
4083         InOrder[i/4] = false;
4084       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4085         continue;
4086       AllWordsInNewV = false;
4087       break;
4088     }
4089
4090     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4091     if (AllWordsInNewV) {
4092       for (int i = 0; i != 8; ++i) {
4093         int idx = MaskVals[i];
4094         if (idx < 0)
4095           continue;
4096         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4097         if ((idx != i) && idx < 4)
4098           pshufhw = false;
4099         if ((idx != i) && idx > 3)
4100           pshuflw = false;
4101       }
4102       V1 = NewV;
4103       V2Used = false;
4104       BestLoQuad = 0;
4105       BestHiQuad = 1;
4106     }
4107
4108     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4109     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4110     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4111       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4112                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4113     }
4114   }
4115
4116   // If we have SSSE3, and all words of the result are from 1 input vector,
4117   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4118   // is present, fall back to case 4.
4119   if (TLI.getSubtarget()->hasSSSE3()) {
4120     SmallVector<SDValue,16> pshufbMask;
4121
4122     // If we have elements from both input vectors, set the high bit of the
4123     // shuffle mask element to zero out elements that come from V2 in the V1
4124     // mask, and elements that come from V1 in the V2 mask, so that the two
4125     // results can be OR'd together.
4126     bool TwoInputs = V1Used && V2Used;
4127     for (unsigned i = 0; i != 8; ++i) {
4128       int EltIdx = MaskVals[i] * 2;
4129       if (TwoInputs && (EltIdx >= 16)) {
4130         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4131         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4132         continue;
4133       }
4134       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4135       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4136     }
4137     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4138     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4139                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4140                                  MVT::v16i8, &pshufbMask[0], 16));
4141     if (!TwoInputs)
4142       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4143
4144     // Calculate the shuffle mask for the second input, shuffle it, and
4145     // OR it with the first shuffled input.
4146     pshufbMask.clear();
4147     for (unsigned i = 0; i != 8; ++i) {
4148       int EltIdx = MaskVals[i] * 2;
4149       if (EltIdx < 16) {
4150         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4151         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4152         continue;
4153       }
4154       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4155       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4156     }
4157     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4158     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4159                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4160                                  MVT::v16i8, &pshufbMask[0], 16));
4161     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4162     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4163   }
4164
4165   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4166   // and update MaskVals with new element order.
4167   BitVector InOrder(8);
4168   if (BestLoQuad >= 0) {
4169     SmallVector<int, 8> MaskV;
4170     for (int i = 0; i != 4; ++i) {
4171       int idx = MaskVals[i];
4172       if (idx < 0) {
4173         MaskV.push_back(-1);
4174         InOrder.set(i);
4175       } else if ((idx / 4) == BestLoQuad) {
4176         MaskV.push_back(idx & 3);
4177         InOrder.set(i);
4178       } else {
4179         MaskV.push_back(-1);
4180       }
4181     }
4182     for (unsigned i = 4; i != 8; ++i)
4183       MaskV.push_back(i);
4184     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4185                                 &MaskV[0]);
4186   }
4187
4188   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4189   // and update MaskVals with the new element order.
4190   if (BestHiQuad >= 0) {
4191     SmallVector<int, 8> MaskV;
4192     for (unsigned i = 0; i != 4; ++i)
4193       MaskV.push_back(i);
4194     for (unsigned i = 4; i != 8; ++i) {
4195       int idx = MaskVals[i];
4196       if (idx < 0) {
4197         MaskV.push_back(-1);
4198         InOrder.set(i);
4199       } else if ((idx / 4) == BestHiQuad) {
4200         MaskV.push_back((idx & 3) + 4);
4201         InOrder.set(i);
4202       } else {
4203         MaskV.push_back(-1);
4204       }
4205     }
4206     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4207                                 &MaskV[0]);
4208   }
4209
4210   // In case BestHi & BestLo were both -1, which means each quadword has a word
4211   // from each of the four input quadwords, calculate the InOrder bitvector now
4212   // before falling through to the insert/extract cleanup.
4213   if (BestLoQuad == -1 && BestHiQuad == -1) {
4214     NewV = V1;
4215     for (int i = 0; i != 8; ++i)
4216       if (MaskVals[i] < 0 || MaskVals[i] == i)
4217         InOrder.set(i);
4218   }
4219
4220   // The other elements are put in the right place using pextrw and pinsrw.
4221   for (unsigned i = 0; i != 8; ++i) {
4222     if (InOrder[i])
4223       continue;
4224     int EltIdx = MaskVals[i];
4225     if (EltIdx < 0)
4226       continue;
4227     SDValue ExtOp = (EltIdx < 8)
4228     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4229                   DAG.getIntPtrConstant(EltIdx))
4230     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4231                   DAG.getIntPtrConstant(EltIdx - 8));
4232     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4233                        DAG.getIntPtrConstant(i));
4234   }
4235   return NewV;
4236 }
4237
4238 // v16i8 shuffles - Prefer shuffles in the following order:
4239 // 1. [ssse3] 1 x pshufb
4240 // 2. [ssse3] 2 x pshufb + 1 x por
4241 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4242 static
4243 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4244                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
4245   SDValue V1 = SVOp->getOperand(0);
4246   SDValue V2 = SVOp->getOperand(1);
4247   DebugLoc dl = SVOp->getDebugLoc();
4248   SmallVector<int, 16> MaskVals;
4249   SVOp->getMask(MaskVals);
4250
4251   // If we have SSSE3, case 1 is generated when all result bytes come from
4252   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4253   // present, fall back to case 3.
4254   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4255   bool V1Only = true;
4256   bool V2Only = true;
4257   for (unsigned i = 0; i < 16; ++i) {
4258     int EltIdx = MaskVals[i];
4259     if (EltIdx < 0)
4260       continue;
4261     if (EltIdx < 16)
4262       V2Only = false;
4263     else
4264       V1Only = false;
4265   }
4266
4267   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4268   if (TLI.getSubtarget()->hasSSSE3()) {
4269     SmallVector<SDValue,16> pshufbMask;
4270
4271     // If all result elements are from one input vector, then only translate
4272     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4273     //
4274     // Otherwise, we have elements from both input vectors, and must zero out
4275     // elements that come from V2 in the first mask, and V1 in the second mask
4276     // so that we can OR them together.
4277     bool TwoInputs = !(V1Only || V2Only);
4278     for (unsigned i = 0; i != 16; ++i) {
4279       int EltIdx = MaskVals[i];
4280       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4281         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4282         continue;
4283       }
4284       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4285     }
4286     // If all the elements are from V2, assign it to V1 and return after
4287     // building the first pshufb.
4288     if (V2Only)
4289       V1 = V2;
4290     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4291                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4292                                  MVT::v16i8, &pshufbMask[0], 16));
4293     if (!TwoInputs)
4294       return V1;
4295
4296     // Calculate the shuffle mask for the second input, shuffle it, and
4297     // OR it with the first shuffled input.
4298     pshufbMask.clear();
4299     for (unsigned i = 0; i != 16; ++i) {
4300       int EltIdx = MaskVals[i];
4301       if (EltIdx < 16) {
4302         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4303         continue;
4304       }
4305       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4306     }
4307     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4308                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4309                                  MVT::v16i8, &pshufbMask[0], 16));
4310     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4311   }
4312
4313   // No SSSE3 - Calculate in place words and then fix all out of place words
4314   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4315   // the 16 different words that comprise the two doublequadword input vectors.
4316   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4317   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4318   SDValue NewV = V2Only ? V2 : V1;
4319   for (int i = 0; i != 8; ++i) {
4320     int Elt0 = MaskVals[i*2];
4321     int Elt1 = MaskVals[i*2+1];
4322
4323     // This word of the result is all undef, skip it.
4324     if (Elt0 < 0 && Elt1 < 0)
4325       continue;
4326
4327     // This word of the result is already in the correct place, skip it.
4328     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4329       continue;
4330     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4331       continue;
4332
4333     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4334     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4335     SDValue InsElt;
4336
4337     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4338     // using a single extract together, load it and store it.
4339     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4340       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4341                            DAG.getIntPtrConstant(Elt1 / 2));
4342       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4343                         DAG.getIntPtrConstant(i));
4344       continue;
4345     }
4346
4347     // If Elt1 is defined, extract it from the appropriate source.  If the
4348     // source byte is not also odd, shift the extracted word left 8 bits
4349     // otherwise clear the bottom 8 bits if we need to do an or.
4350     if (Elt1 >= 0) {
4351       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4352                            DAG.getIntPtrConstant(Elt1 / 2));
4353       if ((Elt1 & 1) == 0)
4354         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4355                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4356       else if (Elt0 >= 0)
4357         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4358                              DAG.getConstant(0xFF00, MVT::i16));
4359     }
4360     // If Elt0 is defined, extract it from the appropriate source.  If the
4361     // source byte is not also even, shift the extracted word right 8 bits. If
4362     // Elt1 was also defined, OR the extracted values together before
4363     // inserting them in the result.
4364     if (Elt0 >= 0) {
4365       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4366                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4367       if ((Elt0 & 1) != 0)
4368         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4369                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4370       else if (Elt1 >= 0)
4371         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4372                              DAG.getConstant(0x00FF, MVT::i16));
4373       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4374                          : InsElt0;
4375     }
4376     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4377                        DAG.getIntPtrConstant(i));
4378   }
4379   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4380 }
4381
4382 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4383 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4384 /// done when every pair / quad of shuffle mask elements point to elements in
4385 /// the right sequence. e.g.
4386 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4387 static
4388 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4389                                  SelectionDAG &DAG,
4390                                  TargetLowering &TLI, DebugLoc dl) {
4391   EVT VT = SVOp->getValueType(0);
4392   SDValue V1 = SVOp->getOperand(0);
4393   SDValue V2 = SVOp->getOperand(1);
4394   unsigned NumElems = VT.getVectorNumElements();
4395   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4396   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4397   EVT MaskEltVT = MaskVT.getVectorElementType();
4398   EVT NewVT = MaskVT;
4399   switch (VT.getSimpleVT().SimpleTy) {
4400   default: assert(false && "Unexpected!");
4401   case MVT::v4f32: NewVT = MVT::v2f64; break;
4402   case MVT::v4i32: NewVT = MVT::v2i64; break;
4403   case MVT::v8i16: NewVT = MVT::v4i32; break;
4404   case MVT::v16i8: NewVT = MVT::v4i32; break;
4405   }
4406
4407   if (NewWidth == 2) {
4408     if (VT.isInteger())
4409       NewVT = MVT::v2i64;
4410     else
4411       NewVT = MVT::v2f64;
4412   }
4413   int Scale = NumElems / NewWidth;
4414   SmallVector<int, 8> MaskVec;
4415   for (unsigned i = 0; i < NumElems; i += Scale) {
4416     int StartIdx = -1;
4417     for (int j = 0; j < Scale; ++j) {
4418       int EltIdx = SVOp->getMaskElt(i+j);
4419       if (EltIdx < 0)
4420         continue;
4421       if (StartIdx == -1)
4422         StartIdx = EltIdx - (EltIdx % Scale);
4423       if (EltIdx != StartIdx + j)
4424         return SDValue();
4425     }
4426     if (StartIdx == -1)
4427       MaskVec.push_back(-1);
4428     else
4429       MaskVec.push_back(StartIdx / Scale);
4430   }
4431
4432   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4433   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4434   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4435 }
4436
4437 /// getVZextMovL - Return a zero-extending vector move low node.
4438 ///
4439 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4440                             SDValue SrcOp, SelectionDAG &DAG,
4441                             const X86Subtarget *Subtarget, DebugLoc dl) {
4442   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4443     LoadSDNode *LD = NULL;
4444     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4445       LD = dyn_cast<LoadSDNode>(SrcOp);
4446     if (!LD) {
4447       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4448       // instead.
4449       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4450       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4451           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4452           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4453           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4454         // PR2108
4455         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4456         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4457                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4458                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4459                                                    OpVT,
4460                                                    SrcOp.getOperand(0)
4461                                                           .getOperand(0))));
4462       }
4463     }
4464   }
4465
4466   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4467                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4468                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4469                                              OpVT, SrcOp)));
4470 }
4471
4472 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4473 /// shuffles.
4474 static SDValue
4475 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4476   SDValue V1 = SVOp->getOperand(0);
4477   SDValue V2 = SVOp->getOperand(1);
4478   DebugLoc dl = SVOp->getDebugLoc();
4479   EVT VT = SVOp->getValueType(0);
4480
4481   SmallVector<std::pair<int, int>, 8> Locs;
4482   Locs.resize(4);
4483   SmallVector<int, 8> Mask1(4U, -1);
4484   SmallVector<int, 8> PermMask;
4485   SVOp->getMask(PermMask);
4486
4487   unsigned NumHi = 0;
4488   unsigned NumLo = 0;
4489   for (unsigned i = 0; i != 4; ++i) {
4490     int Idx = PermMask[i];
4491     if (Idx < 0) {
4492       Locs[i] = std::make_pair(-1, -1);
4493     } else {
4494       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4495       if (Idx < 4) {
4496         Locs[i] = std::make_pair(0, NumLo);
4497         Mask1[NumLo] = Idx;
4498         NumLo++;
4499       } else {
4500         Locs[i] = std::make_pair(1, NumHi);
4501         if (2+NumHi < 4)
4502           Mask1[2+NumHi] = Idx;
4503         NumHi++;
4504       }
4505     }
4506   }
4507
4508   if (NumLo <= 2 && NumHi <= 2) {
4509     // If no more than two elements come from either vector. This can be
4510     // implemented with two shuffles. First shuffle gather the elements.
4511     // The second shuffle, which takes the first shuffle as both of its
4512     // vector operands, put the elements into the right order.
4513     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4514
4515     SmallVector<int, 8> Mask2(4U, -1);
4516
4517     for (unsigned i = 0; i != 4; ++i) {
4518       if (Locs[i].first == -1)
4519         continue;
4520       else {
4521         unsigned Idx = (i < 2) ? 0 : 4;
4522         Idx += Locs[i].first * 2 + Locs[i].second;
4523         Mask2[i] = Idx;
4524       }
4525     }
4526
4527     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4528   } else if (NumLo == 3 || NumHi == 3) {
4529     // Otherwise, we must have three elements from one vector, call it X, and
4530     // one element from the other, call it Y.  First, use a shufps to build an
4531     // intermediate vector with the one element from Y and the element from X
4532     // that will be in the same half in the final destination (the indexes don't
4533     // matter). Then, use a shufps to build the final vector, taking the half
4534     // containing the element from Y from the intermediate, and the other half
4535     // from X.
4536     if (NumHi == 3) {
4537       // Normalize it so the 3 elements come from V1.
4538       CommuteVectorShuffleMask(PermMask, VT);
4539       std::swap(V1, V2);
4540     }
4541
4542     // Find the element from V2.
4543     unsigned HiIndex;
4544     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4545       int Val = PermMask[HiIndex];
4546       if (Val < 0)
4547         continue;
4548       if (Val >= 4)
4549         break;
4550     }
4551
4552     Mask1[0] = PermMask[HiIndex];
4553     Mask1[1] = -1;
4554     Mask1[2] = PermMask[HiIndex^1];
4555     Mask1[3] = -1;
4556     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4557
4558     if (HiIndex >= 2) {
4559       Mask1[0] = PermMask[0];
4560       Mask1[1] = PermMask[1];
4561       Mask1[2] = HiIndex & 1 ? 6 : 4;
4562       Mask1[3] = HiIndex & 1 ? 4 : 6;
4563       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4564     } else {
4565       Mask1[0] = HiIndex & 1 ? 2 : 0;
4566       Mask1[1] = HiIndex & 1 ? 0 : 2;
4567       Mask1[2] = PermMask[2];
4568       Mask1[3] = PermMask[3];
4569       if (Mask1[2] >= 0)
4570         Mask1[2] += 4;
4571       if (Mask1[3] >= 0)
4572         Mask1[3] += 4;
4573       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4574     }
4575   }
4576
4577   // Break it into (shuffle shuffle_hi, shuffle_lo).
4578   Locs.clear();
4579   SmallVector<int,8> LoMask(4U, -1);
4580   SmallVector<int,8> HiMask(4U, -1);
4581
4582   SmallVector<int,8> *MaskPtr = &LoMask;
4583   unsigned MaskIdx = 0;
4584   unsigned LoIdx = 0;
4585   unsigned HiIdx = 2;
4586   for (unsigned i = 0; i != 4; ++i) {
4587     if (i == 2) {
4588       MaskPtr = &HiMask;
4589       MaskIdx = 1;
4590       LoIdx = 0;
4591       HiIdx = 2;
4592     }
4593     int Idx = PermMask[i];
4594     if (Idx < 0) {
4595       Locs[i] = std::make_pair(-1, -1);
4596     } else if (Idx < 4) {
4597       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4598       (*MaskPtr)[LoIdx] = Idx;
4599       LoIdx++;
4600     } else {
4601       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4602       (*MaskPtr)[HiIdx] = Idx;
4603       HiIdx++;
4604     }
4605   }
4606
4607   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4608   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4609   SmallVector<int, 8> MaskOps;
4610   for (unsigned i = 0; i != 4; ++i) {
4611     if (Locs[i].first == -1) {
4612       MaskOps.push_back(-1);
4613     } else {
4614       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4615       MaskOps.push_back(Idx);
4616     }
4617   }
4618   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4619 }
4620
4621 SDValue
4622 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4623   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4624   SDValue V1 = Op.getOperand(0);
4625   SDValue V2 = Op.getOperand(1);
4626   EVT VT = Op.getValueType();
4627   DebugLoc dl = Op.getDebugLoc();
4628   unsigned NumElems = VT.getVectorNumElements();
4629   bool isMMX = VT.getSizeInBits() == 64;
4630   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4631   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4632   bool V1IsSplat = false;
4633   bool V2IsSplat = false;
4634
4635   if (isZeroShuffle(SVOp))
4636     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4637
4638   // Promote splats to v4f32.
4639   if (SVOp->isSplat()) {
4640     if (isMMX || NumElems < 4)
4641       return Op;
4642     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4643   }
4644
4645   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4646   // do it!
4647   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4648     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4649     if (NewOp.getNode())
4650       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4651                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4652   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4653     // FIXME: Figure out a cleaner way to do this.
4654     // Try to make use of movq to zero out the top part.
4655     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4656       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4657       if (NewOp.getNode()) {
4658         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4659           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4660                               DAG, Subtarget, dl);
4661       }
4662     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4663       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4664       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4665         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4666                             DAG, Subtarget, dl);
4667     }
4668   }
4669
4670   if (X86::isPSHUFDMask(SVOp))
4671     return Op;
4672
4673   // Check if this can be converted into a logical shift.
4674   bool isLeft = false;
4675   unsigned ShAmt = 0;
4676   SDValue ShVal;
4677   bool isShift = getSubtarget()->hasSSE2() &&
4678     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4679   if (isShift && ShVal.hasOneUse()) {
4680     // If the shifted value has multiple uses, it may be cheaper to use
4681     // v_set0 + movlhps or movhlps, etc.
4682     EVT EltVT = VT.getVectorElementType();
4683     ShAmt *= EltVT.getSizeInBits();
4684     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4685   }
4686
4687   if (X86::isMOVLMask(SVOp)) {
4688     if (V1IsUndef)
4689       return V2;
4690     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4691       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4692     if (!isMMX)
4693       return Op;
4694   }
4695
4696   // FIXME: fold these into legal mask.
4697   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4698                  X86::isMOVSLDUPMask(SVOp) ||
4699                  X86::isMOVHLPSMask(SVOp) ||
4700                  X86::isMOVLHPSMask(SVOp) ||
4701                  X86::isMOVLPMask(SVOp)))
4702     return Op;
4703
4704   if (ShouldXformToMOVHLPS(SVOp) ||
4705       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4706     return CommuteVectorShuffle(SVOp, DAG);
4707
4708   if (isShift) {
4709     // No better options. Use a vshl / vsrl.
4710     EVT EltVT = VT.getVectorElementType();
4711     ShAmt *= EltVT.getSizeInBits();
4712     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4713   }
4714
4715   bool Commuted = false;
4716   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4717   // 1,1,1,1 -> v8i16 though.
4718   V1IsSplat = isSplatVector(V1.getNode());
4719   V2IsSplat = isSplatVector(V2.getNode());
4720
4721   // Canonicalize the splat or undef, if present, to be on the RHS.
4722   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4723     Op = CommuteVectorShuffle(SVOp, DAG);
4724     SVOp = cast<ShuffleVectorSDNode>(Op);
4725     V1 = SVOp->getOperand(0);
4726     V2 = SVOp->getOperand(1);
4727     std::swap(V1IsSplat, V2IsSplat);
4728     std::swap(V1IsUndef, V2IsUndef);
4729     Commuted = true;
4730   }
4731
4732   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4733     // Shuffling low element of v1 into undef, just return v1.
4734     if (V2IsUndef)
4735       return V1;
4736     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4737     // the instruction selector will not match, so get a canonical MOVL with
4738     // swapped operands to undo the commute.
4739     return getMOVL(DAG, dl, VT, V2, V1);
4740   }
4741
4742   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4743       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4744       X86::isUNPCKLMask(SVOp) ||
4745       X86::isUNPCKHMask(SVOp))
4746     return Op;
4747
4748   if (V2IsSplat) {
4749     // Normalize mask so all entries that point to V2 points to its first
4750     // element then try to match unpck{h|l} again. If match, return a
4751     // new vector_shuffle with the corrected mask.
4752     SDValue NewMask = NormalizeMask(SVOp, DAG);
4753     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4754     if (NSVOp != SVOp) {
4755       if (X86::isUNPCKLMask(NSVOp, true)) {
4756         return NewMask;
4757       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4758         return NewMask;
4759       }
4760     }
4761   }
4762
4763   if (Commuted) {
4764     // Commute is back and try unpck* again.
4765     // FIXME: this seems wrong.
4766     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4767     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4768     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4769         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4770         X86::isUNPCKLMask(NewSVOp) ||
4771         X86::isUNPCKHMask(NewSVOp))
4772       return NewOp;
4773   }
4774
4775   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4776
4777   // Normalize the node to match x86 shuffle ops if needed
4778   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4779     return CommuteVectorShuffle(SVOp, DAG);
4780
4781   // Check for legal shuffle and return?
4782   SmallVector<int, 16> PermMask;
4783   SVOp->getMask(PermMask);
4784   if (isShuffleMaskLegal(PermMask, VT))
4785     return Op;
4786
4787   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4788   if (VT == MVT::v8i16) {
4789     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4790     if (NewOp.getNode())
4791       return NewOp;
4792   }
4793
4794   if (VT == MVT::v16i8) {
4795     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4796     if (NewOp.getNode())
4797       return NewOp;
4798   }
4799
4800   // Handle all 4 wide cases with a number of shuffles except for MMX.
4801   if (NumElems == 4 && !isMMX)
4802     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4803
4804   return SDValue();
4805 }
4806
4807 SDValue
4808 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4809                                                 SelectionDAG &DAG) {
4810   EVT VT = Op.getValueType();
4811   DebugLoc dl = Op.getDebugLoc();
4812   if (VT.getSizeInBits() == 8) {
4813     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4814                                     Op.getOperand(0), Op.getOperand(1));
4815     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4816                                     DAG.getValueType(VT));
4817     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4818   } else if (VT.getSizeInBits() == 16) {
4819     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4820     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4821     if (Idx == 0)
4822       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4823                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4824                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4825                                                  MVT::v4i32,
4826                                                  Op.getOperand(0)),
4827                                      Op.getOperand(1)));
4828     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4829                                     Op.getOperand(0), Op.getOperand(1));
4830     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4831                                     DAG.getValueType(VT));
4832     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4833   } else if (VT == MVT::f32) {
4834     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4835     // the result back to FR32 register. It's only worth matching if the
4836     // result has a single use which is a store or a bitcast to i32.  And in
4837     // the case of a store, it's not worth it if the index is a constant 0,
4838     // because a MOVSSmr can be used instead, which is smaller and faster.
4839     if (!Op.hasOneUse())
4840       return SDValue();
4841     SDNode *User = *Op.getNode()->use_begin();
4842     if ((User->getOpcode() != ISD::STORE ||
4843          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4844           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4845         (User->getOpcode() != ISD::BIT_CONVERT ||
4846          User->getValueType(0) != MVT::i32))
4847       return SDValue();
4848     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4849                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4850                                               Op.getOperand(0)),
4851                                               Op.getOperand(1));
4852     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4853   } else if (VT == MVT::i32) {
4854     // ExtractPS works with constant index.
4855     if (isa<ConstantSDNode>(Op.getOperand(1)))
4856       return Op;
4857   }
4858   return SDValue();
4859 }
4860
4861
4862 SDValue
4863 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4864   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4865     return SDValue();
4866
4867   if (Subtarget->hasSSE41()) {
4868     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4869     if (Res.getNode())
4870       return Res;
4871   }
4872
4873   EVT VT = Op.getValueType();
4874   DebugLoc dl = Op.getDebugLoc();
4875   // TODO: handle v16i8.
4876   if (VT.getSizeInBits() == 16) {
4877     SDValue Vec = Op.getOperand(0);
4878     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4879     if (Idx == 0)
4880       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4881                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4882                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4883                                                  MVT::v4i32, Vec),
4884                                      Op.getOperand(1)));
4885     // Transform it so it match pextrw which produces a 32-bit result.
4886     EVT EltVT = MVT::i32;
4887     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4888                                     Op.getOperand(0), Op.getOperand(1));
4889     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4890                                     DAG.getValueType(VT));
4891     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4892   } else if (VT.getSizeInBits() == 32) {
4893     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4894     if (Idx == 0)
4895       return Op;
4896
4897     // SHUFPS the element to the lowest double word, then movss.
4898     int Mask[4] = { Idx, -1, -1, -1 };
4899     EVT VVT = Op.getOperand(0).getValueType();
4900     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4901                                        DAG.getUNDEF(VVT), Mask);
4902     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4903                        DAG.getIntPtrConstant(0));
4904   } else if (VT.getSizeInBits() == 64) {
4905     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4906     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4907     //        to match extract_elt for f64.
4908     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4909     if (Idx == 0)
4910       return Op;
4911
4912     // UNPCKHPD the element to the lowest double word, then movsd.
4913     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4914     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4915     int Mask[2] = { 1, -1 };
4916     EVT VVT = Op.getOperand(0).getValueType();
4917     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4918                                        DAG.getUNDEF(VVT), Mask);
4919     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4920                        DAG.getIntPtrConstant(0));
4921   }
4922
4923   return SDValue();
4924 }
4925
4926 SDValue
4927 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4928   EVT VT = Op.getValueType();
4929   EVT EltVT = VT.getVectorElementType();
4930   DebugLoc dl = Op.getDebugLoc();
4931
4932   SDValue N0 = Op.getOperand(0);
4933   SDValue N1 = Op.getOperand(1);
4934   SDValue N2 = Op.getOperand(2);
4935
4936   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4937       isa<ConstantSDNode>(N2)) {
4938     unsigned Opc;
4939     if (VT == MVT::v8i16)
4940       Opc = X86ISD::PINSRW;
4941     else if (VT == MVT::v4i16)
4942       Opc = X86ISD::MMX_PINSRW;
4943     else if (VT == MVT::v16i8)
4944       Opc = X86ISD::PINSRB;
4945     else
4946       Opc = X86ISD::PINSRB;
4947
4948     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4949     // argument.
4950     if (N1.getValueType() != MVT::i32)
4951       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4952     if (N2.getValueType() != MVT::i32)
4953       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4954     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4955   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4956     // Bits [7:6] of the constant are the source select.  This will always be
4957     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4958     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4959     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4960     // Bits [5:4] of the constant are the destination select.  This is the
4961     //  value of the incoming immediate.
4962     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4963     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4964     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4965     // Create this as a scalar to vector..
4966     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4967     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4968   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4969     // PINSR* works with constant index.
4970     return Op;
4971   }
4972   return SDValue();
4973 }
4974
4975 SDValue
4976 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4977   EVT VT = Op.getValueType();
4978   EVT EltVT = VT.getVectorElementType();
4979
4980   if (Subtarget->hasSSE41())
4981     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4982
4983   if (EltVT == MVT::i8)
4984     return SDValue();
4985
4986   DebugLoc dl = Op.getDebugLoc();
4987   SDValue N0 = Op.getOperand(0);
4988   SDValue N1 = Op.getOperand(1);
4989   SDValue N2 = Op.getOperand(2);
4990
4991   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4992     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4993     // as its second argument.
4994     if (N1.getValueType() != MVT::i32)
4995       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4996     if (N2.getValueType() != MVT::i32)
4997       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4998     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
4999                        dl, VT, N0, N1, N2);
5000   }
5001   return SDValue();
5002 }
5003
5004 SDValue
5005 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
5006   DebugLoc dl = Op.getDebugLoc();
5007   if (Op.getValueType() == MVT::v2f32)
5008     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
5009                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
5010                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
5011                                                Op.getOperand(0))));
5012
5013   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
5014     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5015
5016   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5017   EVT VT = MVT::v2i32;
5018   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5019   default: break;
5020   case MVT::v16i8:
5021   case MVT::v8i16:
5022     VT = MVT::v4i32;
5023     break;
5024   }
5025   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5026                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5027 }
5028
5029 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5030 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5031 // one of the above mentioned nodes. It has to be wrapped because otherwise
5032 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5033 // be used to form addressing mode. These wrapped nodes will be selected
5034 // into MOV32ri.
5035 SDValue
5036 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
5037   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5038
5039   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5040   // global base reg.
5041   unsigned char OpFlag = 0;
5042   unsigned WrapperKind = X86ISD::Wrapper;
5043   CodeModel::Model M = getTargetMachine().getCodeModel();
5044
5045   if (Subtarget->isPICStyleRIPRel() &&
5046       (M == CodeModel::Small || M == CodeModel::Kernel))
5047     WrapperKind = X86ISD::WrapperRIP;
5048   else if (Subtarget->isPICStyleGOT())
5049     OpFlag = X86II::MO_GOTOFF;
5050   else if (Subtarget->isPICStyleStubPIC())
5051     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5052
5053   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5054                                              CP->getAlignment(),
5055                                              CP->getOffset(), OpFlag);
5056   DebugLoc DL = CP->getDebugLoc();
5057   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5058   // With PIC, the address is actually $g + Offset.
5059   if (OpFlag) {
5060     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5061                          DAG.getNode(X86ISD::GlobalBaseReg,
5062                                      DebugLoc::getUnknownLoc(), getPointerTy()),
5063                          Result);
5064   }
5065
5066   return Result;
5067 }
5068
5069 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
5070   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5071
5072   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5073   // global base reg.
5074   unsigned char OpFlag = 0;
5075   unsigned WrapperKind = X86ISD::Wrapper;
5076   CodeModel::Model M = getTargetMachine().getCodeModel();
5077
5078   if (Subtarget->isPICStyleRIPRel() &&
5079       (M == CodeModel::Small || M == CodeModel::Kernel))
5080     WrapperKind = X86ISD::WrapperRIP;
5081   else if (Subtarget->isPICStyleGOT())
5082     OpFlag = X86II::MO_GOTOFF;
5083   else if (Subtarget->isPICStyleStubPIC())
5084     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5085
5086   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5087                                           OpFlag);
5088   DebugLoc DL = JT->getDebugLoc();
5089   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5090
5091   // With PIC, the address is actually $g + Offset.
5092   if (OpFlag) {
5093     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5094                          DAG.getNode(X86ISD::GlobalBaseReg,
5095                                      DebugLoc::getUnknownLoc(), getPointerTy()),
5096                          Result);
5097   }
5098
5099   return Result;
5100 }
5101
5102 SDValue
5103 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
5104   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5105
5106   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5107   // global base reg.
5108   unsigned char OpFlag = 0;
5109   unsigned WrapperKind = X86ISD::Wrapper;
5110   CodeModel::Model M = getTargetMachine().getCodeModel();
5111
5112   if (Subtarget->isPICStyleRIPRel() &&
5113       (M == CodeModel::Small || M == CodeModel::Kernel))
5114     WrapperKind = X86ISD::WrapperRIP;
5115   else if (Subtarget->isPICStyleGOT())
5116     OpFlag = X86II::MO_GOTOFF;
5117   else if (Subtarget->isPICStyleStubPIC())
5118     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5119
5120   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5121
5122   DebugLoc DL = Op.getDebugLoc();
5123   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5124
5125
5126   // With PIC, the address is actually $g + Offset.
5127   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5128       !Subtarget->is64Bit()) {
5129     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5130                          DAG.getNode(X86ISD::GlobalBaseReg,
5131                                      DebugLoc::getUnknownLoc(),
5132                                      getPointerTy()),
5133                          Result);
5134   }
5135
5136   return Result;
5137 }
5138
5139 SDValue
5140 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
5141   // Create the TargetBlockAddressAddress node.
5142   unsigned char OpFlags =
5143     Subtarget->ClassifyBlockAddressReference();
5144   CodeModel::Model M = getTargetMachine().getCodeModel();
5145   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5146   DebugLoc dl = Op.getDebugLoc();
5147   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5148                                        /*isTarget=*/true, OpFlags);
5149
5150   if (Subtarget->isPICStyleRIPRel() &&
5151       (M == CodeModel::Small || M == CodeModel::Kernel))
5152     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5153   else
5154     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5155
5156   // With PIC, the address is actually $g + Offset.
5157   if (isGlobalRelativeToPICBase(OpFlags)) {
5158     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5159                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5160                          Result);
5161   }
5162
5163   return Result;
5164 }
5165
5166 SDValue
5167 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5168                                       int64_t Offset,
5169                                       SelectionDAG &DAG) const {
5170   // Create the TargetGlobalAddress node, folding in the constant
5171   // offset if it is legal.
5172   unsigned char OpFlags =
5173     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5174   CodeModel::Model M = getTargetMachine().getCodeModel();
5175   SDValue Result;
5176   if (OpFlags == X86II::MO_NO_FLAG &&
5177       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5178     // A direct static reference to a global.
5179     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5180     Offset = 0;
5181   } else {
5182     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5183   }
5184
5185   if (Subtarget->isPICStyleRIPRel() &&
5186       (M == CodeModel::Small || M == CodeModel::Kernel))
5187     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5188   else
5189     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5190
5191   // With PIC, the address is actually $g + Offset.
5192   if (isGlobalRelativeToPICBase(OpFlags)) {
5193     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5194                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5195                          Result);
5196   }
5197
5198   // For globals that require a load from a stub to get the address, emit the
5199   // load.
5200   if (isGlobalStubReference(OpFlags))
5201     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5202                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5203
5204   // If there was a non-zero offset that we didn't fold, create an explicit
5205   // addition for it.
5206   if (Offset != 0)
5207     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5208                          DAG.getConstant(Offset, getPointerTy()));
5209
5210   return Result;
5211 }
5212
5213 SDValue
5214 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
5215   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5216   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5217   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5218 }
5219
5220 static SDValue
5221 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5222            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5223            unsigned char OperandFlags) {
5224   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5225   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5226   DebugLoc dl = GA->getDebugLoc();
5227   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5228                                            GA->getValueType(0),
5229                                            GA->getOffset(),
5230                                            OperandFlags);
5231   if (InFlag) {
5232     SDValue Ops[] = { Chain,  TGA, *InFlag };
5233     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5234   } else {
5235     SDValue Ops[]  = { Chain, TGA };
5236     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5237   }
5238
5239   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5240   MFI->setHasCalls(true);
5241
5242   SDValue Flag = Chain.getValue(1);
5243   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5244 }
5245
5246 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5247 static SDValue
5248 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5249                                 const EVT PtrVT) {
5250   SDValue InFlag;
5251   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5252   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5253                                      DAG.getNode(X86ISD::GlobalBaseReg,
5254                                                  DebugLoc::getUnknownLoc(),
5255                                                  PtrVT), InFlag);
5256   InFlag = Chain.getValue(1);
5257
5258   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5259 }
5260
5261 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5262 static SDValue
5263 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5264                                 const EVT PtrVT) {
5265   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5266                     X86::RAX, X86II::MO_TLSGD);
5267 }
5268
5269 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5270 // "local exec" model.
5271 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5272                                    const EVT PtrVT, TLSModel::Model model,
5273                                    bool is64Bit) {
5274   DebugLoc dl = GA->getDebugLoc();
5275   // Get the Thread Pointer
5276   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5277                              DebugLoc::getUnknownLoc(), PtrVT,
5278                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5279                                              MVT::i32));
5280
5281   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5282                                       NULL, 0, false, false, 0);
5283
5284   unsigned char OperandFlags = 0;
5285   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5286   // initialexec.
5287   unsigned WrapperKind = X86ISD::Wrapper;
5288   if (model == TLSModel::LocalExec) {
5289     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5290   } else if (is64Bit) {
5291     assert(model == TLSModel::InitialExec);
5292     OperandFlags = X86II::MO_GOTTPOFF;
5293     WrapperKind = X86ISD::WrapperRIP;
5294   } else {
5295     assert(model == TLSModel::InitialExec);
5296     OperandFlags = X86II::MO_INDNTPOFF;
5297   }
5298
5299   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5300   // exec)
5301   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5302                                            GA->getOffset(), OperandFlags);
5303   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5304
5305   if (model == TLSModel::InitialExec)
5306     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5307                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5308
5309   // The address of the thread local variable is the add of the thread
5310   // pointer with the offset of the variable.
5311   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5312 }
5313
5314 SDValue
5315 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5316   // TODO: implement the "local dynamic" model
5317   // TODO: implement the "initial exec"model for pic executables
5318   assert(Subtarget->isTargetELF() &&
5319          "TLS not implemented for non-ELF targets");
5320   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5321   const GlobalValue *GV = GA->getGlobal();
5322
5323   // If GV is an alias then use the aliasee for determining
5324   // thread-localness.
5325   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5326     GV = GA->resolveAliasedGlobal(false);
5327
5328   TLSModel::Model model = getTLSModel(GV,
5329                                       getTargetMachine().getRelocationModel());
5330
5331   switch (model) {
5332   case TLSModel::GeneralDynamic:
5333   case TLSModel::LocalDynamic: // not implemented
5334     if (Subtarget->is64Bit())
5335       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5336     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5337
5338   case TLSModel::InitialExec:
5339   case TLSModel::LocalExec:
5340     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5341                                Subtarget->is64Bit());
5342   }
5343
5344   llvm_unreachable("Unreachable");
5345   return SDValue();
5346 }
5347
5348
5349 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5350 /// take a 2 x i32 value to shift plus a shift amount.
5351 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5352   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5353   EVT VT = Op.getValueType();
5354   unsigned VTBits = VT.getSizeInBits();
5355   DebugLoc dl = Op.getDebugLoc();
5356   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5357   SDValue ShOpLo = Op.getOperand(0);
5358   SDValue ShOpHi = Op.getOperand(1);
5359   SDValue ShAmt  = Op.getOperand(2);
5360   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5361                                      DAG.getConstant(VTBits - 1, MVT::i8))
5362                        : DAG.getConstant(0, VT);
5363
5364   SDValue Tmp2, Tmp3;
5365   if (Op.getOpcode() == ISD::SHL_PARTS) {
5366     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5367     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5368   } else {
5369     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5370     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5371   }
5372
5373   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5374                                 DAG.getConstant(VTBits, MVT::i8));
5375   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5376                              AndNode, DAG.getConstant(0, MVT::i8));
5377
5378   SDValue Hi, Lo;
5379   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5380   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5381   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5382
5383   if (Op.getOpcode() == ISD::SHL_PARTS) {
5384     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5385     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5386   } else {
5387     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5388     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5389   }
5390
5391   SDValue Ops[2] = { Lo, Hi };
5392   return DAG.getMergeValues(Ops, 2, dl);
5393 }
5394
5395 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5396   EVT SrcVT = Op.getOperand(0).getValueType();
5397
5398   if (SrcVT.isVector()) {
5399     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5400       return Op;
5401     }
5402     return SDValue();
5403   }
5404
5405   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5406          "Unknown SINT_TO_FP to lower!");
5407
5408   // These are really Legal; return the operand so the caller accepts it as
5409   // Legal.
5410   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5411     return Op;
5412   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5413       Subtarget->is64Bit()) {
5414     return Op;
5415   }
5416
5417   DebugLoc dl = Op.getDebugLoc();
5418   unsigned Size = SrcVT.getSizeInBits()/8;
5419   MachineFunction &MF = DAG.getMachineFunction();
5420   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5421   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5422   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5423                                StackSlot,
5424                                PseudoSourceValue::getFixedStack(SSFI), 0,
5425                                false, false, 0);
5426   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5427 }
5428
5429 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5430                                      SDValue StackSlot,
5431                                      SelectionDAG &DAG) {
5432   // Build the FILD
5433   DebugLoc dl = Op.getDebugLoc();
5434   SDVTList Tys;
5435   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5436   if (useSSE)
5437     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5438   else
5439     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5440   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5441   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5442                                Tys, Ops, array_lengthof(Ops));
5443
5444   if (useSSE) {
5445     Chain = Result.getValue(1);
5446     SDValue InFlag = Result.getValue(2);
5447
5448     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5449     // shouldn't be necessary except that RFP cannot be live across
5450     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5451     MachineFunction &MF = DAG.getMachineFunction();
5452     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5453     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5454     Tys = DAG.getVTList(MVT::Other);
5455     SDValue Ops[] = {
5456       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5457     };
5458     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5459     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5460                          PseudoSourceValue::getFixedStack(SSFI), 0,
5461                          false, false, 0);
5462   }
5463
5464   return Result;
5465 }
5466
5467 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5468 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5469   // This algorithm is not obvious. Here it is in C code, more or less:
5470   /*
5471     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5472       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5473       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5474
5475       // Copy ints to xmm registers.
5476       __m128i xh = _mm_cvtsi32_si128( hi );
5477       __m128i xl = _mm_cvtsi32_si128( lo );
5478
5479       // Combine into low half of a single xmm register.
5480       __m128i x = _mm_unpacklo_epi32( xh, xl );
5481       __m128d d;
5482       double sd;
5483
5484       // Merge in appropriate exponents to give the integer bits the right
5485       // magnitude.
5486       x = _mm_unpacklo_epi32( x, exp );
5487
5488       // Subtract away the biases to deal with the IEEE-754 double precision
5489       // implicit 1.
5490       d = _mm_sub_pd( (__m128d) x, bias );
5491
5492       // All conversions up to here are exact. The correctly rounded result is
5493       // calculated using the current rounding mode using the following
5494       // horizontal add.
5495       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5496       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5497                                 // store doesn't really need to be here (except
5498                                 // maybe to zero the other double)
5499       return sd;
5500     }
5501   */
5502
5503   DebugLoc dl = Op.getDebugLoc();
5504   LLVMContext *Context = DAG.getContext();
5505
5506   // Build some magic constants.
5507   std::vector<Constant*> CV0;
5508   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5509   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5510   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5511   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5512   Constant *C0 = ConstantVector::get(CV0);
5513   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5514
5515   std::vector<Constant*> CV1;
5516   CV1.push_back(
5517     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5518   CV1.push_back(
5519     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5520   Constant *C1 = ConstantVector::get(CV1);
5521   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5522
5523   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5524                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5525                                         Op.getOperand(0),
5526                                         DAG.getIntPtrConstant(1)));
5527   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5528                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5529                                         Op.getOperand(0),
5530                                         DAG.getIntPtrConstant(0)));
5531   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5532   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5533                               PseudoSourceValue::getConstantPool(), 0,
5534                               false, false, 16);
5535   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5536   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5537   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5538                               PseudoSourceValue::getConstantPool(), 0,
5539                               false, false, 16);
5540   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5541
5542   // Add the halves; easiest way is to swap them into another reg first.
5543   int ShufMask[2] = { 1, -1 };
5544   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5545                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5546   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5547   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5548                      DAG.getIntPtrConstant(0));
5549 }
5550
5551 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5552 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5553   DebugLoc dl = Op.getDebugLoc();
5554   // FP constant to bias correct the final result.
5555   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5556                                    MVT::f64);
5557
5558   // Load the 32-bit value into an XMM register.
5559   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5560                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5561                                          Op.getOperand(0),
5562                                          DAG.getIntPtrConstant(0)));
5563
5564   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5565                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5566                      DAG.getIntPtrConstant(0));
5567
5568   // Or the load with the bias.
5569   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5570                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5571                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5572                                                    MVT::v2f64, Load)),
5573                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5574                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5575                                                    MVT::v2f64, Bias)));
5576   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5577                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5578                    DAG.getIntPtrConstant(0));
5579
5580   // Subtract the bias.
5581   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5582
5583   // Handle final rounding.
5584   EVT DestVT = Op.getValueType();
5585
5586   if (DestVT.bitsLT(MVT::f64)) {
5587     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5588                        DAG.getIntPtrConstant(0));
5589   } else if (DestVT.bitsGT(MVT::f64)) {
5590     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5591   }
5592
5593   // Handle final rounding.
5594   return Sub;
5595 }
5596
5597 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5598   SDValue N0 = Op.getOperand(0);
5599   DebugLoc dl = Op.getDebugLoc();
5600
5601   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5602   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5603   // the optimization here.
5604   if (DAG.SignBitIsZero(N0))
5605     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5606
5607   EVT SrcVT = N0.getValueType();
5608   if (SrcVT == MVT::i64) {
5609     // We only handle SSE2 f64 target here; caller can expand the rest.
5610     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5611       return SDValue();
5612
5613     return LowerUINT_TO_FP_i64(Op, DAG);
5614   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5615     return LowerUINT_TO_FP_i32(Op, DAG);
5616   }
5617
5618   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5619
5620   // Make a 64-bit buffer, and use it to build an FILD.
5621   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5622   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5623   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5624                                    getPointerTy(), StackSlot, WordOff);
5625   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5626                                 StackSlot, NULL, 0, false, false, 0);
5627   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5628                                 OffsetSlot, NULL, 0, false, false, 0);
5629   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5630 }
5631
5632 std::pair<SDValue,SDValue> X86TargetLowering::
5633 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5634   DebugLoc dl = Op.getDebugLoc();
5635
5636   EVT DstTy = Op.getValueType();
5637
5638   if (!IsSigned) {
5639     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5640     DstTy = MVT::i64;
5641   }
5642
5643   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5644          DstTy.getSimpleVT() >= MVT::i16 &&
5645          "Unknown FP_TO_SINT to lower!");
5646
5647   // These are really Legal.
5648   if (DstTy == MVT::i32 &&
5649       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5650     return std::make_pair(SDValue(), SDValue());
5651   if (Subtarget->is64Bit() &&
5652       DstTy == MVT::i64 &&
5653       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5654     return std::make_pair(SDValue(), SDValue());
5655
5656   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5657   // stack slot.
5658   MachineFunction &MF = DAG.getMachineFunction();
5659   unsigned MemSize = DstTy.getSizeInBits()/8;
5660   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5661   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5662
5663   unsigned Opc;
5664   switch (DstTy.getSimpleVT().SimpleTy) {
5665   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5666   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5667   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5668   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5669   }
5670
5671   SDValue Chain = DAG.getEntryNode();
5672   SDValue Value = Op.getOperand(0);
5673   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5674     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5675     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5676                          PseudoSourceValue::getFixedStack(SSFI), 0,
5677                          false, false, 0);
5678     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5679     SDValue Ops[] = {
5680       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5681     };
5682     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5683     Chain = Value.getValue(1);
5684     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5685     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5686   }
5687
5688   // Build the FP_TO_INT*_IN_MEM
5689   SDValue Ops[] = { Chain, Value, StackSlot };
5690   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5691
5692   return std::make_pair(FIST, StackSlot);
5693 }
5694
5695 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5696   if (Op.getValueType().isVector()) {
5697     if (Op.getValueType() == MVT::v2i32 &&
5698         Op.getOperand(0).getValueType() == MVT::v2f64) {
5699       return Op;
5700     }
5701     return SDValue();
5702   }
5703
5704   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5705   SDValue FIST = Vals.first, StackSlot = Vals.second;
5706   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5707   if (FIST.getNode() == 0) return Op;
5708
5709   // Load the result.
5710   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5711                      FIST, StackSlot, NULL, 0, false, false, 0);
5712 }
5713
5714 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5715   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5716   SDValue FIST = Vals.first, StackSlot = Vals.second;
5717   assert(FIST.getNode() && "Unexpected failure");
5718
5719   // Load the result.
5720   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5721                      FIST, StackSlot, NULL, 0, false, false, 0);
5722 }
5723
5724 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5725   LLVMContext *Context = DAG.getContext();
5726   DebugLoc dl = Op.getDebugLoc();
5727   EVT VT = Op.getValueType();
5728   EVT EltVT = VT;
5729   if (VT.isVector())
5730     EltVT = VT.getVectorElementType();
5731   std::vector<Constant*> CV;
5732   if (EltVT == MVT::f64) {
5733     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5734     CV.push_back(C);
5735     CV.push_back(C);
5736   } else {
5737     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5738     CV.push_back(C);
5739     CV.push_back(C);
5740     CV.push_back(C);
5741     CV.push_back(C);
5742   }
5743   Constant *C = ConstantVector::get(CV);
5744   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5745   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5746                              PseudoSourceValue::getConstantPool(), 0,
5747                              false, false, 16);
5748   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5749 }
5750
5751 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5752   LLVMContext *Context = DAG.getContext();
5753   DebugLoc dl = Op.getDebugLoc();
5754   EVT VT = Op.getValueType();
5755   EVT EltVT = VT;
5756   if (VT.isVector())
5757     EltVT = VT.getVectorElementType();
5758   std::vector<Constant*> CV;
5759   if (EltVT == MVT::f64) {
5760     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5761     CV.push_back(C);
5762     CV.push_back(C);
5763   } else {
5764     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5765     CV.push_back(C);
5766     CV.push_back(C);
5767     CV.push_back(C);
5768     CV.push_back(C);
5769   }
5770   Constant *C = ConstantVector::get(CV);
5771   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5772   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5773                              PseudoSourceValue::getConstantPool(), 0,
5774                              false, false, 16);
5775   if (VT.isVector()) {
5776     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5777                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5778                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5779                                 Op.getOperand(0)),
5780                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5781   } else {
5782     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5783   }
5784 }
5785
5786 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5787   LLVMContext *Context = DAG.getContext();
5788   SDValue Op0 = Op.getOperand(0);
5789   SDValue Op1 = Op.getOperand(1);
5790   DebugLoc dl = Op.getDebugLoc();
5791   EVT VT = Op.getValueType();
5792   EVT SrcVT = Op1.getValueType();
5793
5794   // If second operand is smaller, extend it first.
5795   if (SrcVT.bitsLT(VT)) {
5796     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5797     SrcVT = VT;
5798   }
5799   // And if it is bigger, shrink it first.
5800   if (SrcVT.bitsGT(VT)) {
5801     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5802     SrcVT = VT;
5803   }
5804
5805   // At this point the operands and the result should have the same
5806   // type, and that won't be f80 since that is not custom lowered.
5807
5808   // First get the sign bit of second operand.
5809   std::vector<Constant*> CV;
5810   if (SrcVT == MVT::f64) {
5811     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5812     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5813   } else {
5814     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5815     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5816     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5817     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5818   }
5819   Constant *C = ConstantVector::get(CV);
5820   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5821   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5822                               PseudoSourceValue::getConstantPool(), 0,
5823                               false, false, 16);
5824   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5825
5826   // Shift sign bit right or left if the two operands have different types.
5827   if (SrcVT.bitsGT(VT)) {
5828     // Op0 is MVT::f32, Op1 is MVT::f64.
5829     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5830     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5831                           DAG.getConstant(32, MVT::i32));
5832     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5833     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5834                           DAG.getIntPtrConstant(0));
5835   }
5836
5837   // Clear first operand sign bit.
5838   CV.clear();
5839   if (VT == MVT::f64) {
5840     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5841     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5842   } else {
5843     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5844     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5845     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5846     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5847   }
5848   C = ConstantVector::get(CV);
5849   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5850   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5851                               PseudoSourceValue::getConstantPool(), 0,
5852                               false, false, 16);
5853   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5854
5855   // Or the value with the sign bit.
5856   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5857 }
5858
5859 /// Emit nodes that will be selected as "test Op0,Op0", or something
5860 /// equivalent.
5861 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5862                                     SelectionDAG &DAG) {
5863   DebugLoc dl = Op.getDebugLoc();
5864
5865   // CF and OF aren't always set the way we want. Determine which
5866   // of these we need.
5867   bool NeedCF = false;
5868   bool NeedOF = false;
5869   switch (X86CC) {
5870   case X86::COND_A: case X86::COND_AE:
5871   case X86::COND_B: case X86::COND_BE:
5872     NeedCF = true;
5873     break;
5874   case X86::COND_G: case X86::COND_GE:
5875   case X86::COND_L: case X86::COND_LE:
5876   case X86::COND_O: case X86::COND_NO:
5877     NeedOF = true;
5878     break;
5879   default: break;
5880   }
5881
5882   // See if we can use the EFLAGS value from the operand instead of
5883   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5884   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5885   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5886     unsigned Opcode = 0;
5887     unsigned NumOperands = 0;
5888     switch (Op.getNode()->getOpcode()) {
5889     case ISD::ADD:
5890       // Due to an isel shortcoming, be conservative if this add is likely to
5891       // be selected as part of a load-modify-store instruction. When the root
5892       // node in a match is a store, isel doesn't know how to remap non-chain
5893       // non-flag uses of other nodes in the match, such as the ADD in this
5894       // case. This leads to the ADD being left around and reselected, with
5895       // the result being two adds in the output.
5896       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5897            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5898         if (UI->getOpcode() == ISD::STORE)
5899           goto default_case;
5900       if (ConstantSDNode *C =
5901             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5902         // An add of one will be selected as an INC.
5903         if (C->getAPIntValue() == 1) {
5904           Opcode = X86ISD::INC;
5905           NumOperands = 1;
5906           break;
5907         }
5908         // An add of negative one (subtract of one) will be selected as a DEC.
5909         if (C->getAPIntValue().isAllOnesValue()) {
5910           Opcode = X86ISD::DEC;
5911           NumOperands = 1;
5912           break;
5913         }
5914       }
5915       // Otherwise use a regular EFLAGS-setting add.
5916       Opcode = X86ISD::ADD;
5917       NumOperands = 2;
5918       break;
5919     case ISD::AND: {
5920       // If the primary and result isn't used, don't bother using X86ISD::AND,
5921       // because a TEST instruction will be better.
5922       bool NonFlagUse = false;
5923       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5924              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5925         SDNode *User = *UI;
5926         unsigned UOpNo = UI.getOperandNo();
5927         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5928           // Look pass truncate.
5929           UOpNo = User->use_begin().getOperandNo();
5930           User = *User->use_begin();
5931         }
5932         if (User->getOpcode() != ISD::BRCOND &&
5933             User->getOpcode() != ISD::SETCC &&
5934             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5935           NonFlagUse = true;
5936           break;
5937         }
5938       }
5939       if (!NonFlagUse)
5940         break;
5941     }
5942     // FALL THROUGH
5943     case ISD::SUB:
5944     case ISD::OR:
5945     case ISD::XOR:
5946       // Due to the ISEL shortcoming noted above, be conservative if this op is
5947       // likely to be selected as part of a load-modify-store instruction.
5948       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5949            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5950         if (UI->getOpcode() == ISD::STORE)
5951           goto default_case;
5952       // Otherwise use a regular EFLAGS-setting instruction.
5953       switch (Op.getNode()->getOpcode()) {
5954       case ISD::SUB: Opcode = X86ISD::SUB; break;
5955       case ISD::OR:  Opcode = X86ISD::OR;  break;
5956       case ISD::XOR: Opcode = X86ISD::XOR; break;
5957       case ISD::AND: Opcode = X86ISD::AND; break;
5958       default: llvm_unreachable("unexpected operator!");
5959       }
5960       NumOperands = 2;
5961       break;
5962     case X86ISD::ADD:
5963     case X86ISD::SUB:
5964     case X86ISD::INC:
5965     case X86ISD::DEC:
5966     case X86ISD::OR:
5967     case X86ISD::XOR:
5968     case X86ISD::AND:
5969       return SDValue(Op.getNode(), 1);
5970     default:
5971     default_case:
5972       break;
5973     }
5974     if (Opcode != 0) {
5975       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5976       SmallVector<SDValue, 4> Ops;
5977       for (unsigned i = 0; i != NumOperands; ++i)
5978         Ops.push_back(Op.getOperand(i));
5979       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5980       DAG.ReplaceAllUsesWith(Op, New);
5981       return SDValue(New.getNode(), 1);
5982     }
5983   }
5984
5985   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5986   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5987                      DAG.getConstant(0, Op.getValueType()));
5988 }
5989
5990 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5991 /// equivalent.
5992 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5993                                    SelectionDAG &DAG) {
5994   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5995     if (C->getAPIntValue() == 0)
5996       return EmitTest(Op0, X86CC, DAG);
5997
5998   DebugLoc dl = Op0.getDebugLoc();
5999   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6000 }
6001
6002 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6003 /// if it's possible.
6004 static SDValue LowerToBT(SDValue And, ISD::CondCode CC,
6005                          DebugLoc dl, SelectionDAG &DAG) {
6006   SDValue Op0 = And.getOperand(0);
6007   SDValue Op1 = And.getOperand(1);
6008   if (Op0.getOpcode() == ISD::TRUNCATE)
6009     Op0 = Op0.getOperand(0);
6010   if (Op1.getOpcode() == ISD::TRUNCATE)
6011     Op1 = Op1.getOperand(0);
6012
6013   SDValue LHS, RHS;
6014   if (Op1.getOpcode() == ISD::SHL) {
6015     if (ConstantSDNode *And10C = dyn_cast<ConstantSDNode>(Op1.getOperand(0)))
6016       if (And10C->getZExtValue() == 1) {
6017         LHS = Op0;
6018         RHS = Op1.getOperand(1);
6019       }
6020   } else if (Op0.getOpcode() == ISD::SHL) {
6021     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6022       if (And00C->getZExtValue() == 1) {
6023         LHS = Op1;
6024         RHS = Op0.getOperand(1);
6025       }
6026   } else if (Op1.getOpcode() == ISD::Constant) {
6027     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6028     SDValue AndLHS = Op0;
6029     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6030       LHS = AndLHS.getOperand(0);
6031       RHS = AndLHS.getOperand(1);
6032     }
6033   }
6034
6035   if (LHS.getNode()) {
6036     // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
6037     // instruction.  Since the shift amount is in-range-or-undefined, we know
6038     // that doing a bittest on the i16 value is ok.  We extend to i32 because
6039     // the encoding for the i16 version is larger than the i32 version.
6040     if (LHS.getValueType() == MVT::i8)
6041       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6042
6043     // If the operand types disagree, extend the shift amount to match.  Since
6044     // BT ignores high bits (like shifts) we can use anyextend.
6045     if (LHS.getValueType() != RHS.getValueType())
6046       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6047
6048     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6049     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6050     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6051                        DAG.getConstant(Cond, MVT::i8), BT);
6052   }
6053
6054   return SDValue();
6055 }
6056
6057 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
6058   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6059   SDValue Op0 = Op.getOperand(0);
6060   SDValue Op1 = Op.getOperand(1);
6061   DebugLoc dl = Op.getDebugLoc();
6062   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6063
6064   // Optimize to BT if possible.
6065   // Lower (X & (1 << N)) == 0 to BT(X, N).
6066   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6067   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6068   if (Op0.getOpcode() == ISD::AND &&
6069       Op0.hasOneUse() &&
6070       Op1.getOpcode() == ISD::Constant &&
6071       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
6072       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6073     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6074     if (NewSetCC.getNode())
6075       return NewSetCC;
6076   }
6077
6078   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6079   if (Op0.getOpcode() == X86ISD::SETCC &&
6080       Op1.getOpcode() == ISD::Constant &&
6081       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6082        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6083       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6084     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6085     bool Invert = (CC == ISD::SETNE) ^
6086       cast<ConstantSDNode>(Op1)->isNullValue();
6087     if (Invert)
6088       CCode = X86::GetOppositeBranchCondition(CCode);
6089     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6090                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6091   }
6092
6093   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6094   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6095   if (X86CC == X86::COND_INVALID)
6096     return SDValue();
6097
6098   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6099
6100   // Use sbb x, x to materialize carry bit into a GPR.
6101   if (X86CC == X86::COND_B)
6102     return DAG.getNode(ISD::AND, dl, MVT::i8,
6103                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6104                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6105                        DAG.getConstant(1, MVT::i8));
6106
6107   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6108                      DAG.getConstant(X86CC, MVT::i8), Cond);
6109 }
6110
6111 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
6112   SDValue Cond;
6113   SDValue Op0 = Op.getOperand(0);
6114   SDValue Op1 = Op.getOperand(1);
6115   SDValue CC = Op.getOperand(2);
6116   EVT VT = Op.getValueType();
6117   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6118   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6119   DebugLoc dl = Op.getDebugLoc();
6120
6121   if (isFP) {
6122     unsigned SSECC = 8;
6123     EVT VT0 = Op0.getValueType();
6124     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6125     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6126     bool Swap = false;
6127
6128     switch (SetCCOpcode) {
6129     default: break;
6130     case ISD::SETOEQ:
6131     case ISD::SETEQ:  SSECC = 0; break;
6132     case ISD::SETOGT:
6133     case ISD::SETGT: Swap = true; // Fallthrough
6134     case ISD::SETLT:
6135     case ISD::SETOLT: SSECC = 1; break;
6136     case ISD::SETOGE:
6137     case ISD::SETGE: Swap = true; // Fallthrough
6138     case ISD::SETLE:
6139     case ISD::SETOLE: SSECC = 2; break;
6140     case ISD::SETUO:  SSECC = 3; break;
6141     case ISD::SETUNE:
6142     case ISD::SETNE:  SSECC = 4; break;
6143     case ISD::SETULE: Swap = true;
6144     case ISD::SETUGE: SSECC = 5; break;
6145     case ISD::SETULT: Swap = true;
6146     case ISD::SETUGT: SSECC = 6; break;
6147     case ISD::SETO:   SSECC = 7; break;
6148     }
6149     if (Swap)
6150       std::swap(Op0, Op1);
6151
6152     // In the two special cases we can't handle, emit two comparisons.
6153     if (SSECC == 8) {
6154       if (SetCCOpcode == ISD::SETUEQ) {
6155         SDValue UNORD, EQ;
6156         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6157         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6158         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6159       }
6160       else if (SetCCOpcode == ISD::SETONE) {
6161         SDValue ORD, NEQ;
6162         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6163         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6164         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6165       }
6166       llvm_unreachable("Illegal FP comparison");
6167     }
6168     // Handle all other FP comparisons here.
6169     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6170   }
6171
6172   // We are handling one of the integer comparisons here.  Since SSE only has
6173   // GT and EQ comparisons for integer, swapping operands and multiple
6174   // operations may be required for some comparisons.
6175   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6176   bool Swap = false, Invert = false, FlipSigns = false;
6177
6178   switch (VT.getSimpleVT().SimpleTy) {
6179   default: break;
6180   case MVT::v8i8:
6181   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6182   case MVT::v4i16:
6183   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6184   case MVT::v2i32:
6185   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6186   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6187   }
6188
6189   switch (SetCCOpcode) {
6190   default: break;
6191   case ISD::SETNE:  Invert = true;
6192   case ISD::SETEQ:  Opc = EQOpc; break;
6193   case ISD::SETLT:  Swap = true;
6194   case ISD::SETGT:  Opc = GTOpc; break;
6195   case ISD::SETGE:  Swap = true;
6196   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6197   case ISD::SETULT: Swap = true;
6198   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6199   case ISD::SETUGE: Swap = true;
6200   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6201   }
6202   if (Swap)
6203     std::swap(Op0, Op1);
6204
6205   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6206   // bits of the inputs before performing those operations.
6207   if (FlipSigns) {
6208     EVT EltVT = VT.getVectorElementType();
6209     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6210                                       EltVT);
6211     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6212     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6213                                     SignBits.size());
6214     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6215     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6216   }
6217
6218   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6219
6220   // If the logical-not of the result is required, perform that now.
6221   if (Invert)
6222     Result = DAG.getNOT(dl, Result, VT);
6223
6224   return Result;
6225 }
6226
6227 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6228 static bool isX86LogicalCmp(SDValue Op) {
6229   unsigned Opc = Op.getNode()->getOpcode();
6230   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6231     return true;
6232   if (Op.getResNo() == 1 &&
6233       (Opc == X86ISD::ADD ||
6234        Opc == X86ISD::SUB ||
6235        Opc == X86ISD::SMUL ||
6236        Opc == X86ISD::UMUL ||
6237        Opc == X86ISD::INC ||
6238        Opc == X86ISD::DEC ||
6239        Opc == X86ISD::OR ||
6240        Opc == X86ISD::XOR ||
6241        Opc == X86ISD::AND))
6242     return true;
6243
6244   return false;
6245 }
6246
6247 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
6248   bool addTest = true;
6249   SDValue Cond  = Op.getOperand(0);
6250   DebugLoc dl = Op.getDebugLoc();
6251   SDValue CC;
6252
6253   if (Cond.getOpcode() == ISD::SETCC) {
6254     SDValue NewCond = LowerSETCC(Cond, DAG);
6255     if (NewCond.getNode())
6256       Cond = NewCond;
6257   }
6258
6259   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6260   SDValue Op1 = Op.getOperand(1);
6261   SDValue Op2 = Op.getOperand(2);
6262   if (Cond.getOpcode() == X86ISD::SETCC &&
6263       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6264     SDValue Cmp = Cond.getOperand(1);
6265     if (Cmp.getOpcode() == X86ISD::CMP) {
6266       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6267       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6268       ConstantSDNode *RHSC =
6269         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6270       if (N1C && N1C->isAllOnesValue() &&
6271           N2C && N2C->isNullValue() &&
6272           RHSC && RHSC->isNullValue()) {
6273         SDValue CmpOp0 = Cmp.getOperand(0);
6274         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6275                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6276         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6277                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6278       }
6279     }
6280   }
6281
6282   // Look pass (and (setcc_carry (cmp ...)), 1).
6283   if (Cond.getOpcode() == ISD::AND &&
6284       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6285     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6286     if (C && C->getAPIntValue() == 1)
6287       Cond = Cond.getOperand(0);
6288   }
6289
6290   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6291   // setting operand in place of the X86ISD::SETCC.
6292   if (Cond.getOpcode() == X86ISD::SETCC ||
6293       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6294     CC = Cond.getOperand(0);
6295
6296     SDValue Cmp = Cond.getOperand(1);
6297     unsigned Opc = Cmp.getOpcode();
6298     EVT VT = Op.getValueType();
6299
6300     bool IllegalFPCMov = false;
6301     if (VT.isFloatingPoint() && !VT.isVector() &&
6302         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6303       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6304
6305     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6306         Opc == X86ISD::BT) { // FIXME
6307       Cond = Cmp;
6308       addTest = false;
6309     }
6310   }
6311
6312   if (addTest) {
6313     // Look pass the truncate.
6314     if (Cond.getOpcode() == ISD::TRUNCATE)
6315       Cond = Cond.getOperand(0);
6316
6317     // We know the result of AND is compared against zero. Try to match
6318     // it to BT.
6319     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6320       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6321       if (NewSetCC.getNode()) {
6322         CC = NewSetCC.getOperand(0);
6323         Cond = NewSetCC.getOperand(1);
6324         addTest = false;
6325       }
6326     }
6327   }
6328
6329   if (addTest) {
6330     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6331     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6332   }
6333
6334   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6335   // condition is true.
6336   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6337   SDValue Ops[] = { Op2, Op1, CC, Cond };
6338   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6339 }
6340
6341 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6342 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6343 // from the AND / OR.
6344 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6345   Opc = Op.getOpcode();
6346   if (Opc != ISD::OR && Opc != ISD::AND)
6347     return false;
6348   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6349           Op.getOperand(0).hasOneUse() &&
6350           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6351           Op.getOperand(1).hasOneUse());
6352 }
6353
6354 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6355 // 1 and that the SETCC node has a single use.
6356 static bool isXor1OfSetCC(SDValue Op) {
6357   if (Op.getOpcode() != ISD::XOR)
6358     return false;
6359   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6360   if (N1C && N1C->getAPIntValue() == 1) {
6361     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6362       Op.getOperand(0).hasOneUse();
6363   }
6364   return false;
6365 }
6366
6367 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
6368   bool addTest = true;
6369   SDValue Chain = Op.getOperand(0);
6370   SDValue Cond  = Op.getOperand(1);
6371   SDValue Dest  = Op.getOperand(2);
6372   DebugLoc dl = Op.getDebugLoc();
6373   SDValue CC;
6374
6375   if (Cond.getOpcode() == ISD::SETCC) {
6376     SDValue NewCond = LowerSETCC(Cond, DAG);
6377     if (NewCond.getNode())
6378       Cond = NewCond;
6379   }
6380 #if 0
6381   // FIXME: LowerXALUO doesn't handle these!!
6382   else if (Cond.getOpcode() == X86ISD::ADD  ||
6383            Cond.getOpcode() == X86ISD::SUB  ||
6384            Cond.getOpcode() == X86ISD::SMUL ||
6385            Cond.getOpcode() == X86ISD::UMUL)
6386     Cond = LowerXALUO(Cond, DAG);
6387 #endif
6388
6389   // Look pass (and (setcc_carry (cmp ...)), 1).
6390   if (Cond.getOpcode() == ISD::AND &&
6391       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6392     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6393     if (C && C->getAPIntValue() == 1)
6394       Cond = Cond.getOperand(0);
6395   }
6396
6397   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6398   // setting operand in place of the X86ISD::SETCC.
6399   if (Cond.getOpcode() == X86ISD::SETCC ||
6400       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6401     CC = Cond.getOperand(0);
6402
6403     SDValue Cmp = Cond.getOperand(1);
6404     unsigned Opc = Cmp.getOpcode();
6405     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6406     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6407       Cond = Cmp;
6408       addTest = false;
6409     } else {
6410       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6411       default: break;
6412       case X86::COND_O:
6413       case X86::COND_B:
6414         // These can only come from an arithmetic instruction with overflow,
6415         // e.g. SADDO, UADDO.
6416         Cond = Cond.getNode()->getOperand(1);
6417         addTest = false;
6418         break;
6419       }
6420     }
6421   } else {
6422     unsigned CondOpc;
6423     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6424       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6425       if (CondOpc == ISD::OR) {
6426         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6427         // two branches instead of an explicit OR instruction with a
6428         // separate test.
6429         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6430             isX86LogicalCmp(Cmp)) {
6431           CC = Cond.getOperand(0).getOperand(0);
6432           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6433                               Chain, Dest, CC, Cmp);
6434           CC = Cond.getOperand(1).getOperand(0);
6435           Cond = Cmp;
6436           addTest = false;
6437         }
6438       } else { // ISD::AND
6439         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6440         // two branches instead of an explicit AND instruction with a
6441         // separate test. However, we only do this if this block doesn't
6442         // have a fall-through edge, because this requires an explicit
6443         // jmp when the condition is false.
6444         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6445             isX86LogicalCmp(Cmp) &&
6446             Op.getNode()->hasOneUse()) {
6447           X86::CondCode CCode =
6448             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6449           CCode = X86::GetOppositeBranchCondition(CCode);
6450           CC = DAG.getConstant(CCode, MVT::i8);
6451           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6452           // Look for an unconditional branch following this conditional branch.
6453           // We need this because we need to reverse the successors in order
6454           // to implement FCMP_OEQ.
6455           if (User.getOpcode() == ISD::BR) {
6456             SDValue FalseBB = User.getOperand(1);
6457             SDValue NewBR =
6458               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6459             assert(NewBR == User);
6460             Dest = FalseBB;
6461
6462             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6463                                 Chain, Dest, CC, Cmp);
6464             X86::CondCode CCode =
6465               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6466             CCode = X86::GetOppositeBranchCondition(CCode);
6467             CC = DAG.getConstant(CCode, MVT::i8);
6468             Cond = Cmp;
6469             addTest = false;
6470           }
6471         }
6472       }
6473     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6474       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6475       // It should be transformed during dag combiner except when the condition
6476       // is set by a arithmetics with overflow node.
6477       X86::CondCode CCode =
6478         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6479       CCode = X86::GetOppositeBranchCondition(CCode);
6480       CC = DAG.getConstant(CCode, MVT::i8);
6481       Cond = Cond.getOperand(0).getOperand(1);
6482       addTest = false;
6483     }
6484   }
6485
6486   if (addTest) {
6487     // Look pass the truncate.
6488     if (Cond.getOpcode() == ISD::TRUNCATE)
6489       Cond = Cond.getOperand(0);
6490
6491     // We know the result of AND is compared against zero. Try to match
6492     // it to BT.
6493     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6494       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6495       if (NewSetCC.getNode()) {
6496         CC = NewSetCC.getOperand(0);
6497         Cond = NewSetCC.getOperand(1);
6498         addTest = false;
6499       }
6500     }
6501   }
6502
6503   if (addTest) {
6504     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6505     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6506   }
6507   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6508                      Chain, Dest, CC, Cond);
6509 }
6510
6511
6512 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6513 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6514 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6515 // that the guard pages used by the OS virtual memory manager are allocated in
6516 // correct sequence.
6517 SDValue
6518 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6519                                            SelectionDAG &DAG) {
6520   assert(Subtarget->isTargetCygMing() &&
6521          "This should be used only on Cygwin/Mingw targets");
6522   DebugLoc dl = Op.getDebugLoc();
6523
6524   // Get the inputs.
6525   SDValue Chain = Op.getOperand(0);
6526   SDValue Size  = Op.getOperand(1);
6527   // FIXME: Ensure alignment here
6528
6529   SDValue Flag;
6530
6531   EVT IntPtr = getPointerTy();
6532   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6533
6534   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6535   Flag = Chain.getValue(1);
6536
6537   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6538
6539   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6540   Flag = Chain.getValue(1);
6541
6542   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6543
6544   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6545   return DAG.getMergeValues(Ops1, 2, dl);
6546 }
6547
6548 SDValue
6549 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6550                                            SDValue Chain,
6551                                            SDValue Dst, SDValue Src,
6552                                            SDValue Size, unsigned Align,
6553                                            const Value *DstSV,
6554                                            uint64_t DstSVOff) {
6555   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6556
6557   // If not DWORD aligned or size is more than the threshold, call the library.
6558   // The libc version is likely to be faster for these cases. It can use the
6559   // address value and run time information about the CPU.
6560   if ((Align & 3) != 0 ||
6561       !ConstantSize ||
6562       ConstantSize->getZExtValue() >
6563         getSubtarget()->getMaxInlineSizeThreshold()) {
6564     SDValue InFlag(0, 0);
6565
6566     // Check to see if there is a specialized entry-point for memory zeroing.
6567     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6568
6569     if (const char *bzeroEntry =  V &&
6570         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6571       EVT IntPtr = getPointerTy();
6572       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6573       TargetLowering::ArgListTy Args;
6574       TargetLowering::ArgListEntry Entry;
6575       Entry.Node = Dst;
6576       Entry.Ty = IntPtrTy;
6577       Args.push_back(Entry);
6578       Entry.Node = Size;
6579       Args.push_back(Entry);
6580       std::pair<SDValue,SDValue> CallResult =
6581         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6582                     false, false, false, false,
6583                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6584                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
6585       return CallResult.second;
6586     }
6587
6588     // Otherwise have the target-independent code call memset.
6589     return SDValue();
6590   }
6591
6592   uint64_t SizeVal = ConstantSize->getZExtValue();
6593   SDValue InFlag(0, 0);
6594   EVT AVT;
6595   SDValue Count;
6596   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6597   unsigned BytesLeft = 0;
6598   bool TwoRepStos = false;
6599   if (ValC) {
6600     unsigned ValReg;
6601     uint64_t Val = ValC->getZExtValue() & 255;
6602
6603     // If the value is a constant, then we can potentially use larger sets.
6604     switch (Align & 3) {
6605     case 2:   // WORD aligned
6606       AVT = MVT::i16;
6607       ValReg = X86::AX;
6608       Val = (Val << 8) | Val;
6609       break;
6610     case 0:  // DWORD aligned
6611       AVT = MVT::i32;
6612       ValReg = X86::EAX;
6613       Val = (Val << 8)  | Val;
6614       Val = (Val << 16) | Val;
6615       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6616         AVT = MVT::i64;
6617         ValReg = X86::RAX;
6618         Val = (Val << 32) | Val;
6619       }
6620       break;
6621     default:  // Byte aligned
6622       AVT = MVT::i8;
6623       ValReg = X86::AL;
6624       Count = DAG.getIntPtrConstant(SizeVal);
6625       break;
6626     }
6627
6628     if (AVT.bitsGT(MVT::i8)) {
6629       unsigned UBytes = AVT.getSizeInBits() / 8;
6630       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6631       BytesLeft = SizeVal % UBytes;
6632     }
6633
6634     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6635                               InFlag);
6636     InFlag = Chain.getValue(1);
6637   } else {
6638     AVT = MVT::i8;
6639     Count  = DAG.getIntPtrConstant(SizeVal);
6640     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6641     InFlag = Chain.getValue(1);
6642   }
6643
6644   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6645                                                               X86::ECX,
6646                             Count, InFlag);
6647   InFlag = Chain.getValue(1);
6648   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6649                                                               X86::EDI,
6650                             Dst, InFlag);
6651   InFlag = Chain.getValue(1);
6652
6653   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6654   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6655   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6656
6657   if (TwoRepStos) {
6658     InFlag = Chain.getValue(1);
6659     Count  = Size;
6660     EVT CVT = Count.getValueType();
6661     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6662                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6663     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6664                                                              X86::ECX,
6665                               Left, InFlag);
6666     InFlag = Chain.getValue(1);
6667     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6668     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6669     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6670   } else if (BytesLeft) {
6671     // Handle the last 1 - 7 bytes.
6672     unsigned Offset = SizeVal - BytesLeft;
6673     EVT AddrVT = Dst.getValueType();
6674     EVT SizeVT = Size.getValueType();
6675
6676     Chain = DAG.getMemset(Chain, dl,
6677                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6678                                       DAG.getConstant(Offset, AddrVT)),
6679                           Src,
6680                           DAG.getConstant(BytesLeft, SizeVT),
6681                           Align, DstSV, DstSVOff + Offset);
6682   }
6683
6684   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6685   return Chain;
6686 }
6687
6688 SDValue
6689 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6690                                       SDValue Chain, SDValue Dst, SDValue Src,
6691                                       SDValue Size, unsigned Align,
6692                                       bool AlwaysInline,
6693                                       const Value *DstSV, uint64_t DstSVOff,
6694                                       const Value *SrcSV, uint64_t SrcSVOff) {
6695   // This requires the copy size to be a constant, preferrably
6696   // within a subtarget-specific limit.
6697   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6698   if (!ConstantSize)
6699     return SDValue();
6700   uint64_t SizeVal = ConstantSize->getZExtValue();
6701   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6702     return SDValue();
6703
6704   /// If not DWORD aligned, call the library.
6705   if ((Align & 3) != 0)
6706     return SDValue();
6707
6708   // DWORD aligned
6709   EVT AVT = MVT::i32;
6710   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6711     AVT = MVT::i64;
6712
6713   unsigned UBytes = AVT.getSizeInBits() / 8;
6714   unsigned CountVal = SizeVal / UBytes;
6715   SDValue Count = DAG.getIntPtrConstant(CountVal);
6716   unsigned BytesLeft = SizeVal % UBytes;
6717
6718   SDValue InFlag(0, 0);
6719   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6720                                                               X86::ECX,
6721                             Count, InFlag);
6722   InFlag = Chain.getValue(1);
6723   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6724                                                              X86::EDI,
6725                             Dst, InFlag);
6726   InFlag = Chain.getValue(1);
6727   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6728                                                               X86::ESI,
6729                             Src, InFlag);
6730   InFlag = Chain.getValue(1);
6731
6732   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6733   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6734   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6735                                 array_lengthof(Ops));
6736
6737   SmallVector<SDValue, 4> Results;
6738   Results.push_back(RepMovs);
6739   if (BytesLeft) {
6740     // Handle the last 1 - 7 bytes.
6741     unsigned Offset = SizeVal - BytesLeft;
6742     EVT DstVT = Dst.getValueType();
6743     EVT SrcVT = Src.getValueType();
6744     EVT SizeVT = Size.getValueType();
6745     Results.push_back(DAG.getMemcpy(Chain, dl,
6746                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6747                                                 DAG.getConstant(Offset, DstVT)),
6748                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6749                                                 DAG.getConstant(Offset, SrcVT)),
6750                                     DAG.getConstant(BytesLeft, SizeVT),
6751                                     Align, AlwaysInline,
6752                                     DstSV, DstSVOff + Offset,
6753                                     SrcSV, SrcSVOff + Offset));
6754   }
6755
6756   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6757                      &Results[0], Results.size());
6758 }
6759
6760 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6761   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6762   DebugLoc dl = Op.getDebugLoc();
6763
6764   if (!Subtarget->is64Bit()) {
6765     // vastart just stores the address of the VarArgsFrameIndex slot into the
6766     // memory location argument.
6767     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6768     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6769                         false, false, 0);
6770   }
6771
6772   // __va_list_tag:
6773   //   gp_offset         (0 - 6 * 8)
6774   //   fp_offset         (48 - 48 + 8 * 16)
6775   //   overflow_arg_area (point to parameters coming in memory).
6776   //   reg_save_area
6777   SmallVector<SDValue, 8> MemOps;
6778   SDValue FIN = Op.getOperand(1);
6779   // Store gp_offset
6780   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6781                                DAG.getConstant(VarArgsGPOffset, MVT::i32),
6782                                FIN, SV, 0, false, false, 0);
6783   MemOps.push_back(Store);
6784
6785   // Store fp_offset
6786   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6787                     FIN, DAG.getIntPtrConstant(4));
6788   Store = DAG.getStore(Op.getOperand(0), dl,
6789                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6790                        FIN, SV, 0, false, false, 0);
6791   MemOps.push_back(Store);
6792
6793   // Store ptr to overflow_arg_area
6794   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6795                     FIN, DAG.getIntPtrConstant(4));
6796   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6797   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0,
6798                        false, false, 0);
6799   MemOps.push_back(Store);
6800
6801   // Store ptr to reg_save_area.
6802   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6803                     FIN, DAG.getIntPtrConstant(8));
6804   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6805   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0,
6806                        false, false, 0);
6807   MemOps.push_back(Store);
6808   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6809                      &MemOps[0], MemOps.size());
6810 }
6811
6812 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6813   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6814   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6815   SDValue Chain = Op.getOperand(0);
6816   SDValue SrcPtr = Op.getOperand(1);
6817   SDValue SrcSV = Op.getOperand(2);
6818
6819   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6820   return SDValue();
6821 }
6822
6823 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6824   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6825   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6826   SDValue Chain = Op.getOperand(0);
6827   SDValue DstPtr = Op.getOperand(1);
6828   SDValue SrcPtr = Op.getOperand(2);
6829   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6830   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6831   DebugLoc dl = Op.getDebugLoc();
6832
6833   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6834                        DAG.getIntPtrConstant(24), 8, false,
6835                        DstSV, 0, SrcSV, 0);
6836 }
6837
6838 SDValue
6839 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6840   DebugLoc dl = Op.getDebugLoc();
6841   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6842   switch (IntNo) {
6843   default: return SDValue();    // Don't custom lower most intrinsics.
6844   // Comparison intrinsics.
6845   case Intrinsic::x86_sse_comieq_ss:
6846   case Intrinsic::x86_sse_comilt_ss:
6847   case Intrinsic::x86_sse_comile_ss:
6848   case Intrinsic::x86_sse_comigt_ss:
6849   case Intrinsic::x86_sse_comige_ss:
6850   case Intrinsic::x86_sse_comineq_ss:
6851   case Intrinsic::x86_sse_ucomieq_ss:
6852   case Intrinsic::x86_sse_ucomilt_ss:
6853   case Intrinsic::x86_sse_ucomile_ss:
6854   case Intrinsic::x86_sse_ucomigt_ss:
6855   case Intrinsic::x86_sse_ucomige_ss:
6856   case Intrinsic::x86_sse_ucomineq_ss:
6857   case Intrinsic::x86_sse2_comieq_sd:
6858   case Intrinsic::x86_sse2_comilt_sd:
6859   case Intrinsic::x86_sse2_comile_sd:
6860   case Intrinsic::x86_sse2_comigt_sd:
6861   case Intrinsic::x86_sse2_comige_sd:
6862   case Intrinsic::x86_sse2_comineq_sd:
6863   case Intrinsic::x86_sse2_ucomieq_sd:
6864   case Intrinsic::x86_sse2_ucomilt_sd:
6865   case Intrinsic::x86_sse2_ucomile_sd:
6866   case Intrinsic::x86_sse2_ucomigt_sd:
6867   case Intrinsic::x86_sse2_ucomige_sd:
6868   case Intrinsic::x86_sse2_ucomineq_sd: {
6869     unsigned Opc = 0;
6870     ISD::CondCode CC = ISD::SETCC_INVALID;
6871     switch (IntNo) {
6872     default: break;
6873     case Intrinsic::x86_sse_comieq_ss:
6874     case Intrinsic::x86_sse2_comieq_sd:
6875       Opc = X86ISD::COMI;
6876       CC = ISD::SETEQ;
6877       break;
6878     case Intrinsic::x86_sse_comilt_ss:
6879     case Intrinsic::x86_sse2_comilt_sd:
6880       Opc = X86ISD::COMI;
6881       CC = ISD::SETLT;
6882       break;
6883     case Intrinsic::x86_sse_comile_ss:
6884     case Intrinsic::x86_sse2_comile_sd:
6885       Opc = X86ISD::COMI;
6886       CC = ISD::SETLE;
6887       break;
6888     case Intrinsic::x86_sse_comigt_ss:
6889     case Intrinsic::x86_sse2_comigt_sd:
6890       Opc = X86ISD::COMI;
6891       CC = ISD::SETGT;
6892       break;
6893     case Intrinsic::x86_sse_comige_ss:
6894     case Intrinsic::x86_sse2_comige_sd:
6895       Opc = X86ISD::COMI;
6896       CC = ISD::SETGE;
6897       break;
6898     case Intrinsic::x86_sse_comineq_ss:
6899     case Intrinsic::x86_sse2_comineq_sd:
6900       Opc = X86ISD::COMI;
6901       CC = ISD::SETNE;
6902       break;
6903     case Intrinsic::x86_sse_ucomieq_ss:
6904     case Intrinsic::x86_sse2_ucomieq_sd:
6905       Opc = X86ISD::UCOMI;
6906       CC = ISD::SETEQ;
6907       break;
6908     case Intrinsic::x86_sse_ucomilt_ss:
6909     case Intrinsic::x86_sse2_ucomilt_sd:
6910       Opc = X86ISD::UCOMI;
6911       CC = ISD::SETLT;
6912       break;
6913     case Intrinsic::x86_sse_ucomile_ss:
6914     case Intrinsic::x86_sse2_ucomile_sd:
6915       Opc = X86ISD::UCOMI;
6916       CC = ISD::SETLE;
6917       break;
6918     case Intrinsic::x86_sse_ucomigt_ss:
6919     case Intrinsic::x86_sse2_ucomigt_sd:
6920       Opc = X86ISD::UCOMI;
6921       CC = ISD::SETGT;
6922       break;
6923     case Intrinsic::x86_sse_ucomige_ss:
6924     case Intrinsic::x86_sse2_ucomige_sd:
6925       Opc = X86ISD::UCOMI;
6926       CC = ISD::SETGE;
6927       break;
6928     case Intrinsic::x86_sse_ucomineq_ss:
6929     case Intrinsic::x86_sse2_ucomineq_sd:
6930       Opc = X86ISD::UCOMI;
6931       CC = ISD::SETNE;
6932       break;
6933     }
6934
6935     SDValue LHS = Op.getOperand(1);
6936     SDValue RHS = Op.getOperand(2);
6937     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6938     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6939     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6940     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6941                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6942     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6943   }
6944   // ptest intrinsics. The intrinsic these come from are designed to return
6945   // an integer value, not just an instruction so lower it to the ptest
6946   // pattern and a setcc for the result.
6947   case Intrinsic::x86_sse41_ptestz:
6948   case Intrinsic::x86_sse41_ptestc:
6949   case Intrinsic::x86_sse41_ptestnzc:{
6950     unsigned X86CC = 0;
6951     switch (IntNo) {
6952     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6953     case Intrinsic::x86_sse41_ptestz:
6954       // ZF = 1
6955       X86CC = X86::COND_E;
6956       break;
6957     case Intrinsic::x86_sse41_ptestc:
6958       // CF = 1
6959       X86CC = X86::COND_B;
6960       break;
6961     case Intrinsic::x86_sse41_ptestnzc:
6962       // ZF and CF = 0
6963       X86CC = X86::COND_A;
6964       break;
6965     }
6966
6967     SDValue LHS = Op.getOperand(1);
6968     SDValue RHS = Op.getOperand(2);
6969     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6970     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6971     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6972     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6973   }
6974
6975   // Fix vector shift instructions where the last operand is a non-immediate
6976   // i32 value.
6977   case Intrinsic::x86_sse2_pslli_w:
6978   case Intrinsic::x86_sse2_pslli_d:
6979   case Intrinsic::x86_sse2_pslli_q:
6980   case Intrinsic::x86_sse2_psrli_w:
6981   case Intrinsic::x86_sse2_psrli_d:
6982   case Intrinsic::x86_sse2_psrli_q:
6983   case Intrinsic::x86_sse2_psrai_w:
6984   case Intrinsic::x86_sse2_psrai_d:
6985   case Intrinsic::x86_mmx_pslli_w:
6986   case Intrinsic::x86_mmx_pslli_d:
6987   case Intrinsic::x86_mmx_pslli_q:
6988   case Intrinsic::x86_mmx_psrli_w:
6989   case Intrinsic::x86_mmx_psrli_d:
6990   case Intrinsic::x86_mmx_psrli_q:
6991   case Intrinsic::x86_mmx_psrai_w:
6992   case Intrinsic::x86_mmx_psrai_d: {
6993     SDValue ShAmt = Op.getOperand(2);
6994     if (isa<ConstantSDNode>(ShAmt))
6995       return SDValue();
6996
6997     unsigned NewIntNo = 0;
6998     EVT ShAmtVT = MVT::v4i32;
6999     switch (IntNo) {
7000     case Intrinsic::x86_sse2_pslli_w:
7001       NewIntNo = Intrinsic::x86_sse2_psll_w;
7002       break;
7003     case Intrinsic::x86_sse2_pslli_d:
7004       NewIntNo = Intrinsic::x86_sse2_psll_d;
7005       break;
7006     case Intrinsic::x86_sse2_pslli_q:
7007       NewIntNo = Intrinsic::x86_sse2_psll_q;
7008       break;
7009     case Intrinsic::x86_sse2_psrli_w:
7010       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7011       break;
7012     case Intrinsic::x86_sse2_psrli_d:
7013       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7014       break;
7015     case Intrinsic::x86_sse2_psrli_q:
7016       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7017       break;
7018     case Intrinsic::x86_sse2_psrai_w:
7019       NewIntNo = Intrinsic::x86_sse2_psra_w;
7020       break;
7021     case Intrinsic::x86_sse2_psrai_d:
7022       NewIntNo = Intrinsic::x86_sse2_psra_d;
7023       break;
7024     default: {
7025       ShAmtVT = MVT::v2i32;
7026       switch (IntNo) {
7027       case Intrinsic::x86_mmx_pslli_w:
7028         NewIntNo = Intrinsic::x86_mmx_psll_w;
7029         break;
7030       case Intrinsic::x86_mmx_pslli_d:
7031         NewIntNo = Intrinsic::x86_mmx_psll_d;
7032         break;
7033       case Intrinsic::x86_mmx_pslli_q:
7034         NewIntNo = Intrinsic::x86_mmx_psll_q;
7035         break;
7036       case Intrinsic::x86_mmx_psrli_w:
7037         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7038         break;
7039       case Intrinsic::x86_mmx_psrli_d:
7040         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7041         break;
7042       case Intrinsic::x86_mmx_psrli_q:
7043         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7044         break;
7045       case Intrinsic::x86_mmx_psrai_w:
7046         NewIntNo = Intrinsic::x86_mmx_psra_w;
7047         break;
7048       case Intrinsic::x86_mmx_psrai_d:
7049         NewIntNo = Intrinsic::x86_mmx_psra_d;
7050         break;
7051       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7052       }
7053       break;
7054     }
7055     }
7056
7057     // The vector shift intrinsics with scalars uses 32b shift amounts but
7058     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7059     // to be zero.
7060     SDValue ShOps[4];
7061     ShOps[0] = ShAmt;
7062     ShOps[1] = DAG.getConstant(0, MVT::i32);
7063     if (ShAmtVT == MVT::v4i32) {
7064       ShOps[2] = DAG.getUNDEF(MVT::i32);
7065       ShOps[3] = DAG.getUNDEF(MVT::i32);
7066       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7067     } else {
7068       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7069     }
7070
7071     EVT VT = Op.getValueType();
7072     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7073     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7074                        DAG.getConstant(NewIntNo, MVT::i32),
7075                        Op.getOperand(1), ShAmt);
7076   }
7077   }
7078 }
7079
7080 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
7081   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7082   DebugLoc dl = Op.getDebugLoc();
7083
7084   if (Depth > 0) {
7085     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7086     SDValue Offset =
7087       DAG.getConstant(TD->getPointerSize(),
7088                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7089     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7090                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7091                                    FrameAddr, Offset),
7092                        NULL, 0, false, false, 0);
7093   }
7094
7095   // Just load the return address.
7096   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7097   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7098                      RetAddrFI, NULL, 0, false, false, 0);
7099 }
7100
7101 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
7102   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7103   MFI->setFrameAddressIsTaken(true);
7104   EVT VT = Op.getValueType();
7105   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7106   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7107   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7108   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7109   while (Depth--)
7110     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7111                             false, false, 0);
7112   return FrameAddr;
7113 }
7114
7115 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7116                                                      SelectionDAG &DAG) {
7117   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7118 }
7119
7120 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
7121 {
7122   MachineFunction &MF = DAG.getMachineFunction();
7123   SDValue Chain     = Op.getOperand(0);
7124   SDValue Offset    = Op.getOperand(1);
7125   SDValue Handler   = Op.getOperand(2);
7126   DebugLoc dl       = Op.getDebugLoc();
7127
7128   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7129                                   getPointerTy());
7130   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7131
7132   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7133                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7134   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7135   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7136   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7137   MF.getRegInfo().addLiveOut(StoreAddrReg);
7138
7139   return DAG.getNode(X86ISD::EH_RETURN, dl,
7140                      MVT::Other,
7141                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7142 }
7143
7144 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7145                                              SelectionDAG &DAG) {
7146   SDValue Root = Op.getOperand(0);
7147   SDValue Trmp = Op.getOperand(1); // trampoline
7148   SDValue FPtr = Op.getOperand(2); // nested function
7149   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7150   DebugLoc dl  = Op.getDebugLoc();
7151
7152   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7153
7154   if (Subtarget->is64Bit()) {
7155     SDValue OutChains[6];
7156
7157     // Large code-model.
7158     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7159     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7160
7161     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7162     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7163
7164     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7165
7166     // Load the pointer to the nested function into R11.
7167     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7168     SDValue Addr = Trmp;
7169     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7170                                 Addr, TrmpAddr, 0, false, false, 0);
7171
7172     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7173                        DAG.getConstant(2, MVT::i64));
7174     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7175                                 false, false, 2);
7176
7177     // Load the 'nest' parameter value into R10.
7178     // R10 is specified in X86CallingConv.td
7179     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7180     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7181                        DAG.getConstant(10, MVT::i64));
7182     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7183                                 Addr, TrmpAddr, 10, false, false, 0);
7184
7185     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7186                        DAG.getConstant(12, MVT::i64));
7187     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7188                                 false, false, 2);
7189
7190     // Jump to the nested function.
7191     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7192     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7193                        DAG.getConstant(20, MVT::i64));
7194     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7195                                 Addr, TrmpAddr, 20, false, false, 0);
7196
7197     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7198     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7199                        DAG.getConstant(22, MVT::i64));
7200     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7201                                 TrmpAddr, 22, false, false, 0);
7202
7203     SDValue Ops[] =
7204       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7205     return DAG.getMergeValues(Ops, 2, dl);
7206   } else {
7207     const Function *Func =
7208       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7209     CallingConv::ID CC = Func->getCallingConv();
7210     unsigned NestReg;
7211
7212     switch (CC) {
7213     default:
7214       llvm_unreachable("Unsupported calling convention");
7215     case CallingConv::C:
7216     case CallingConv::X86_StdCall: {
7217       // Pass 'nest' parameter in ECX.
7218       // Must be kept in sync with X86CallingConv.td
7219       NestReg = X86::ECX;
7220
7221       // Check that ECX wasn't needed by an 'inreg' parameter.
7222       const FunctionType *FTy = Func->getFunctionType();
7223       const AttrListPtr &Attrs = Func->getAttributes();
7224
7225       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7226         unsigned InRegCount = 0;
7227         unsigned Idx = 1;
7228
7229         for (FunctionType::param_iterator I = FTy->param_begin(),
7230              E = FTy->param_end(); I != E; ++I, ++Idx)
7231           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7232             // FIXME: should only count parameters that are lowered to integers.
7233             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7234
7235         if (InRegCount > 2) {
7236           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
7237         }
7238       }
7239       break;
7240     }
7241     case CallingConv::X86_FastCall:
7242     case CallingConv::Fast:
7243       // Pass 'nest' parameter in EAX.
7244       // Must be kept in sync with X86CallingConv.td
7245       NestReg = X86::EAX;
7246       break;
7247     }
7248
7249     SDValue OutChains[4];
7250     SDValue Addr, Disp;
7251
7252     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7253                        DAG.getConstant(10, MVT::i32));
7254     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7255
7256     // This is storing the opcode for MOV32ri.
7257     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7258     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7259     OutChains[0] = DAG.getStore(Root, dl,
7260                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7261                                 Trmp, TrmpAddr, 0, false, false, 0);
7262
7263     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7264                        DAG.getConstant(1, MVT::i32));
7265     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7266                                 false, false, 1);
7267
7268     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7269     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7270                        DAG.getConstant(5, MVT::i32));
7271     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7272                                 TrmpAddr, 5, false, false, 1);
7273
7274     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7275                        DAG.getConstant(6, MVT::i32));
7276     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7277                                 false, false, 1);
7278
7279     SDValue Ops[] =
7280       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7281     return DAG.getMergeValues(Ops, 2, dl);
7282   }
7283 }
7284
7285 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
7286   /*
7287    The rounding mode is in bits 11:10 of FPSR, and has the following
7288    settings:
7289      00 Round to nearest
7290      01 Round to -inf
7291      10 Round to +inf
7292      11 Round to 0
7293
7294   FLT_ROUNDS, on the other hand, expects the following:
7295     -1 Undefined
7296      0 Round to 0
7297      1 Round to nearest
7298      2 Round to +inf
7299      3 Round to -inf
7300
7301   To perform the conversion, we do:
7302     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7303   */
7304
7305   MachineFunction &MF = DAG.getMachineFunction();
7306   const TargetMachine &TM = MF.getTarget();
7307   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7308   unsigned StackAlignment = TFI.getStackAlignment();
7309   EVT VT = Op.getValueType();
7310   DebugLoc dl = Op.getDebugLoc();
7311
7312   // Save FP Control Word to stack slot
7313   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7314   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7315
7316   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7317                               DAG.getEntryNode(), StackSlot);
7318
7319   // Load FP Control Word from stack slot
7320   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7321                             false, false, 0);
7322
7323   // Transform as necessary
7324   SDValue CWD1 =
7325     DAG.getNode(ISD::SRL, dl, MVT::i16,
7326                 DAG.getNode(ISD::AND, dl, MVT::i16,
7327                             CWD, DAG.getConstant(0x800, MVT::i16)),
7328                 DAG.getConstant(11, MVT::i8));
7329   SDValue CWD2 =
7330     DAG.getNode(ISD::SRL, dl, MVT::i16,
7331                 DAG.getNode(ISD::AND, dl, MVT::i16,
7332                             CWD, DAG.getConstant(0x400, MVT::i16)),
7333                 DAG.getConstant(9, MVT::i8));
7334
7335   SDValue RetVal =
7336     DAG.getNode(ISD::AND, dl, MVT::i16,
7337                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7338                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7339                             DAG.getConstant(1, MVT::i16)),
7340                 DAG.getConstant(3, MVT::i16));
7341
7342
7343   return DAG.getNode((VT.getSizeInBits() < 16 ?
7344                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7345 }
7346
7347 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
7348   EVT VT = Op.getValueType();
7349   EVT OpVT = VT;
7350   unsigned NumBits = VT.getSizeInBits();
7351   DebugLoc dl = Op.getDebugLoc();
7352
7353   Op = Op.getOperand(0);
7354   if (VT == MVT::i8) {
7355     // Zero extend to i32 since there is not an i8 bsr.
7356     OpVT = MVT::i32;
7357     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7358   }
7359
7360   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7361   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7362   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7363
7364   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7365   SDValue Ops[] = {
7366     Op,
7367     DAG.getConstant(NumBits+NumBits-1, OpVT),
7368     DAG.getConstant(X86::COND_E, MVT::i8),
7369     Op.getValue(1)
7370   };
7371   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7372
7373   // Finally xor with NumBits-1.
7374   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7375
7376   if (VT == MVT::i8)
7377     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7378   return Op;
7379 }
7380
7381 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
7382   EVT VT = Op.getValueType();
7383   EVT OpVT = VT;
7384   unsigned NumBits = VT.getSizeInBits();
7385   DebugLoc dl = Op.getDebugLoc();
7386
7387   Op = Op.getOperand(0);
7388   if (VT == MVT::i8) {
7389     OpVT = MVT::i32;
7390     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7391   }
7392
7393   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7394   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7395   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7396
7397   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7398   SDValue Ops[] = {
7399     Op,
7400     DAG.getConstant(NumBits, OpVT),
7401     DAG.getConstant(X86::COND_E, MVT::i8),
7402     Op.getValue(1)
7403   };
7404   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7405
7406   if (VT == MVT::i8)
7407     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7408   return Op;
7409 }
7410
7411 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7412   EVT VT = Op.getValueType();
7413   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7414   DebugLoc dl = Op.getDebugLoc();
7415
7416   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7417   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7418   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7419   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7420   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7421   //
7422   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7423   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7424   //  return AloBlo + AloBhi + AhiBlo;
7425
7426   SDValue A = Op.getOperand(0);
7427   SDValue B = Op.getOperand(1);
7428
7429   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7430                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7431                        A, DAG.getConstant(32, MVT::i32));
7432   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7433                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7434                        B, DAG.getConstant(32, MVT::i32));
7435   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7436                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7437                        A, B);
7438   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7439                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7440                        A, Bhi);
7441   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7442                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7443                        Ahi, B);
7444   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7445                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7446                        AloBhi, DAG.getConstant(32, MVT::i32));
7447   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7448                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7449                        AhiBlo, DAG.getConstant(32, MVT::i32));
7450   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7451   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7452   return Res;
7453 }
7454
7455
7456 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7457   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7458   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7459   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7460   // has only one use.
7461   SDNode *N = Op.getNode();
7462   SDValue LHS = N->getOperand(0);
7463   SDValue RHS = N->getOperand(1);
7464   unsigned BaseOp = 0;
7465   unsigned Cond = 0;
7466   DebugLoc dl = Op.getDebugLoc();
7467
7468   switch (Op.getOpcode()) {
7469   default: llvm_unreachable("Unknown ovf instruction!");
7470   case ISD::SADDO:
7471     // A subtract of one will be selected as a INC. Note that INC doesn't
7472     // set CF, so we can't do this for UADDO.
7473     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7474       if (C->getAPIntValue() == 1) {
7475         BaseOp = X86ISD::INC;
7476         Cond = X86::COND_O;
7477         break;
7478       }
7479     BaseOp = X86ISD::ADD;
7480     Cond = X86::COND_O;
7481     break;
7482   case ISD::UADDO:
7483     BaseOp = X86ISD::ADD;
7484     Cond = X86::COND_B;
7485     break;
7486   case ISD::SSUBO:
7487     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7488     // set CF, so we can't do this for USUBO.
7489     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7490       if (C->getAPIntValue() == 1) {
7491         BaseOp = X86ISD::DEC;
7492         Cond = X86::COND_O;
7493         break;
7494       }
7495     BaseOp = X86ISD::SUB;
7496     Cond = X86::COND_O;
7497     break;
7498   case ISD::USUBO:
7499     BaseOp = X86ISD::SUB;
7500     Cond = X86::COND_B;
7501     break;
7502   case ISD::SMULO:
7503     BaseOp = X86ISD::SMUL;
7504     Cond = X86::COND_O;
7505     break;
7506   case ISD::UMULO:
7507     BaseOp = X86ISD::UMUL;
7508     Cond = X86::COND_B;
7509     break;
7510   }
7511
7512   // Also sets EFLAGS.
7513   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7514   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7515
7516   SDValue SetCC =
7517     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7518                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7519
7520   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7521   return Sum;
7522 }
7523
7524 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7525   EVT T = Op.getValueType();
7526   DebugLoc dl = Op.getDebugLoc();
7527   unsigned Reg = 0;
7528   unsigned size = 0;
7529   switch(T.getSimpleVT().SimpleTy) {
7530   default:
7531     assert(false && "Invalid value type!");
7532   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7533   case MVT::i16: Reg = X86::AX;  size = 2; break;
7534   case MVT::i32: Reg = X86::EAX; size = 4; break;
7535   case MVT::i64:
7536     assert(Subtarget->is64Bit() && "Node not type legal!");
7537     Reg = X86::RAX; size = 8;
7538     break;
7539   }
7540   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7541                                     Op.getOperand(2), SDValue());
7542   SDValue Ops[] = { cpIn.getValue(0),
7543                     Op.getOperand(1),
7544                     Op.getOperand(3),
7545                     DAG.getTargetConstant(size, MVT::i8),
7546                     cpIn.getValue(1) };
7547   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7548   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7549   SDValue cpOut =
7550     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7551   return cpOut;
7552 }
7553
7554 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7555                                                  SelectionDAG &DAG) {
7556   assert(Subtarget->is64Bit() && "Result not type legalized?");
7557   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7558   SDValue TheChain = Op.getOperand(0);
7559   DebugLoc dl = Op.getDebugLoc();
7560   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7561   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7562   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7563                                    rax.getValue(2));
7564   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7565                             DAG.getConstant(32, MVT::i8));
7566   SDValue Ops[] = {
7567     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7568     rdx.getValue(1)
7569   };
7570   return DAG.getMergeValues(Ops, 2, dl);
7571 }
7572
7573 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7574   SDNode *Node = Op.getNode();
7575   DebugLoc dl = Node->getDebugLoc();
7576   EVT T = Node->getValueType(0);
7577   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7578                               DAG.getConstant(0, T), Node->getOperand(2));
7579   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7580                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7581                        Node->getOperand(0),
7582                        Node->getOperand(1), negOp,
7583                        cast<AtomicSDNode>(Node)->getSrcValue(),
7584                        cast<AtomicSDNode>(Node)->getAlignment());
7585 }
7586
7587 /// LowerOperation - Provide custom lowering hooks for some operations.
7588 ///
7589 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7590   switch (Op.getOpcode()) {
7591   default: llvm_unreachable("Should not custom lower this!");
7592   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7593   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7594   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7595   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7596   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7597   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7598   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7599   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7600   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7601   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7602   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7603   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7604   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7605   case ISD::SHL_PARTS:
7606   case ISD::SRA_PARTS:
7607   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7608   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7609   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7610   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7611   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7612   case ISD::FABS:               return LowerFABS(Op, DAG);
7613   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7614   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7615   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7616   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7617   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7618   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7619   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7620   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7621   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7622   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7623   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7624   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7625   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7626   case ISD::FRAME_TO_ARGS_OFFSET:
7627                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7628   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7629   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7630   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7631   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7632   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7633   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7634   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7635   case ISD::SADDO:
7636   case ISD::UADDO:
7637   case ISD::SSUBO:
7638   case ISD::USUBO:
7639   case ISD::SMULO:
7640   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7641   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7642   }
7643 }
7644
7645 void X86TargetLowering::
7646 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7647                         SelectionDAG &DAG, unsigned NewOp) {
7648   EVT T = Node->getValueType(0);
7649   DebugLoc dl = Node->getDebugLoc();
7650   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7651
7652   SDValue Chain = Node->getOperand(0);
7653   SDValue In1 = Node->getOperand(1);
7654   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7655                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7656   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7657                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7658   SDValue Ops[] = { Chain, In1, In2L, In2H };
7659   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7660   SDValue Result =
7661     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7662                             cast<MemSDNode>(Node)->getMemOperand());
7663   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7664   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7665   Results.push_back(Result.getValue(2));
7666 }
7667
7668 /// ReplaceNodeResults - Replace a node with an illegal result type
7669 /// with a new node built out of custom code.
7670 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7671                                            SmallVectorImpl<SDValue>&Results,
7672                                            SelectionDAG &DAG) {
7673   DebugLoc dl = N->getDebugLoc();
7674   switch (N->getOpcode()) {
7675   default:
7676     assert(false && "Do not know how to custom type legalize this operation!");
7677     return;
7678   case ISD::FP_TO_SINT: {
7679     std::pair<SDValue,SDValue> Vals =
7680         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7681     SDValue FIST = Vals.first, StackSlot = Vals.second;
7682     if (FIST.getNode() != 0) {
7683       EVT VT = N->getValueType(0);
7684       // Return a load from the stack slot.
7685       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7686                                     false, false, 0));
7687     }
7688     return;
7689   }
7690   case ISD::READCYCLECOUNTER: {
7691     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7692     SDValue TheChain = N->getOperand(0);
7693     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7694     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7695                                      rd.getValue(1));
7696     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7697                                      eax.getValue(2));
7698     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7699     SDValue Ops[] = { eax, edx };
7700     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7701     Results.push_back(edx.getValue(1));
7702     return;
7703   }
7704   case ISD::ATOMIC_CMP_SWAP: {
7705     EVT T = N->getValueType(0);
7706     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7707     SDValue cpInL, cpInH;
7708     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7709                         DAG.getConstant(0, MVT::i32));
7710     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7711                         DAG.getConstant(1, MVT::i32));
7712     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7713     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7714                              cpInL.getValue(1));
7715     SDValue swapInL, swapInH;
7716     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7717                           DAG.getConstant(0, MVT::i32));
7718     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7719                           DAG.getConstant(1, MVT::i32));
7720     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7721                                cpInH.getValue(1));
7722     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7723                                swapInL.getValue(1));
7724     SDValue Ops[] = { swapInH.getValue(0),
7725                       N->getOperand(1),
7726                       swapInH.getValue(1) };
7727     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7728     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7729     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7730                                         MVT::i32, Result.getValue(1));
7731     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7732                                         MVT::i32, cpOutL.getValue(2));
7733     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7734     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7735     Results.push_back(cpOutH.getValue(1));
7736     return;
7737   }
7738   case ISD::ATOMIC_LOAD_ADD:
7739     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7740     return;
7741   case ISD::ATOMIC_LOAD_AND:
7742     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7743     return;
7744   case ISD::ATOMIC_LOAD_NAND:
7745     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7746     return;
7747   case ISD::ATOMIC_LOAD_OR:
7748     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7749     return;
7750   case ISD::ATOMIC_LOAD_SUB:
7751     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7752     return;
7753   case ISD::ATOMIC_LOAD_XOR:
7754     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7755     return;
7756   case ISD::ATOMIC_SWAP:
7757     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7758     return;
7759   }
7760 }
7761
7762 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7763   switch (Opcode) {
7764   default: return NULL;
7765   case X86ISD::BSF:                return "X86ISD::BSF";
7766   case X86ISD::BSR:                return "X86ISD::BSR";
7767   case X86ISD::SHLD:               return "X86ISD::SHLD";
7768   case X86ISD::SHRD:               return "X86ISD::SHRD";
7769   case X86ISD::FAND:               return "X86ISD::FAND";
7770   case X86ISD::FOR:                return "X86ISD::FOR";
7771   case X86ISD::FXOR:               return "X86ISD::FXOR";
7772   case X86ISD::FSRL:               return "X86ISD::FSRL";
7773   case X86ISD::FILD:               return "X86ISD::FILD";
7774   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7775   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7776   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7777   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7778   case X86ISD::FLD:                return "X86ISD::FLD";
7779   case X86ISD::FST:                return "X86ISD::FST";
7780   case X86ISD::CALL:               return "X86ISD::CALL";
7781   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7782   case X86ISD::BT:                 return "X86ISD::BT";
7783   case X86ISD::CMP:                return "X86ISD::CMP";
7784   case X86ISD::COMI:               return "X86ISD::COMI";
7785   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7786   case X86ISD::SETCC:              return "X86ISD::SETCC";
7787   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7788   case X86ISD::CMOV:               return "X86ISD::CMOV";
7789   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7790   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7791   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7792   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7793   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7794   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7795   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7796   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7797   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7798   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7799   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7800   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7801   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7802   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7803   case X86ISD::FMAX:               return "X86ISD::FMAX";
7804   case X86ISD::FMIN:               return "X86ISD::FMIN";
7805   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7806   case X86ISD::FRCP:               return "X86ISD::FRCP";
7807   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7808   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7809   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7810   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7811   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7812   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7813   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7814   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7815   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7816   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7817   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7818   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7819   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7820   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7821   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7822   case X86ISD::VSHL:               return "X86ISD::VSHL";
7823   case X86ISD::VSRL:               return "X86ISD::VSRL";
7824   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7825   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7826   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7827   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7828   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7829   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7830   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7831   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7832   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7833   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7834   case X86ISD::ADD:                return "X86ISD::ADD";
7835   case X86ISD::SUB:                return "X86ISD::SUB";
7836   case X86ISD::SMUL:               return "X86ISD::SMUL";
7837   case X86ISD::UMUL:               return "X86ISD::UMUL";
7838   case X86ISD::INC:                return "X86ISD::INC";
7839   case X86ISD::DEC:                return "X86ISD::DEC";
7840   case X86ISD::OR:                 return "X86ISD::OR";
7841   case X86ISD::XOR:                return "X86ISD::XOR";
7842   case X86ISD::AND:                return "X86ISD::AND";
7843   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7844   case X86ISD::PTEST:              return "X86ISD::PTEST";
7845   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7846   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
7847   }
7848 }
7849
7850 // isLegalAddressingMode - Return true if the addressing mode represented
7851 // by AM is legal for this target, for a load/store of the specified type.
7852 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7853                                               const Type *Ty) const {
7854   // X86 supports extremely general addressing modes.
7855   CodeModel::Model M = getTargetMachine().getCodeModel();
7856
7857   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7858   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7859     return false;
7860
7861   if (AM.BaseGV) {
7862     unsigned GVFlags =
7863       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7864
7865     // If a reference to this global requires an extra load, we can't fold it.
7866     if (isGlobalStubReference(GVFlags))
7867       return false;
7868
7869     // If BaseGV requires a register for the PIC base, we cannot also have a
7870     // BaseReg specified.
7871     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7872       return false;
7873
7874     // If lower 4G is not available, then we must use rip-relative addressing.
7875     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7876       return false;
7877   }
7878
7879   switch (AM.Scale) {
7880   case 0:
7881   case 1:
7882   case 2:
7883   case 4:
7884   case 8:
7885     // These scales always work.
7886     break;
7887   case 3:
7888   case 5:
7889   case 9:
7890     // These scales are formed with basereg+scalereg.  Only accept if there is
7891     // no basereg yet.
7892     if (AM.HasBaseReg)
7893       return false;
7894     break;
7895   default:  // Other stuff never works.
7896     return false;
7897   }
7898
7899   return true;
7900 }
7901
7902
7903 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7904   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7905     return false;
7906   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7907   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7908   if (NumBits1 <= NumBits2)
7909     return false;
7910   return true;
7911 }
7912
7913 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7914   if (!VT1.isInteger() || !VT2.isInteger())
7915     return false;
7916   unsigned NumBits1 = VT1.getSizeInBits();
7917   unsigned NumBits2 = VT2.getSizeInBits();
7918   if (NumBits1 <= NumBits2)
7919     return false;
7920   return true;
7921 }
7922
7923 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7924   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7925   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7926 }
7927
7928 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7929   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7930   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7931 }
7932
7933 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7934   // i16 instructions are longer (0x66 prefix) and potentially slower.
7935   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7936 }
7937
7938 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7939 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7940 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7941 /// are assumed to be legal.
7942 bool
7943 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7944                                       EVT VT) const {
7945   // Only do shuffles on 128-bit vector types for now.
7946   if (VT.getSizeInBits() == 64)
7947     return false;
7948
7949   // FIXME: pshufb, blends, shifts.
7950   return (VT.getVectorNumElements() == 2 ||
7951           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7952           isMOVLMask(M, VT) ||
7953           isSHUFPMask(M, VT) ||
7954           isPSHUFDMask(M, VT) ||
7955           isPSHUFHWMask(M, VT) ||
7956           isPSHUFLWMask(M, VT) ||
7957           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7958           isUNPCKLMask(M, VT) ||
7959           isUNPCKHMask(M, VT) ||
7960           isUNPCKL_v_undef_Mask(M, VT) ||
7961           isUNPCKH_v_undef_Mask(M, VT));
7962 }
7963
7964 bool
7965 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7966                                           EVT VT) const {
7967   unsigned NumElts = VT.getVectorNumElements();
7968   // FIXME: This collection of masks seems suspect.
7969   if (NumElts == 2)
7970     return true;
7971   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7972     return (isMOVLMask(Mask, VT)  ||
7973             isCommutedMOVLMask(Mask, VT, true) ||
7974             isSHUFPMask(Mask, VT) ||
7975             isCommutedSHUFPMask(Mask, VT));
7976   }
7977   return false;
7978 }
7979
7980 //===----------------------------------------------------------------------===//
7981 //                           X86 Scheduler Hooks
7982 //===----------------------------------------------------------------------===//
7983
7984 // private utility function
7985 MachineBasicBlock *
7986 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7987                                                        MachineBasicBlock *MBB,
7988                                                        unsigned regOpc,
7989                                                        unsigned immOpc,
7990                                                        unsigned LoadOpc,
7991                                                        unsigned CXchgOpc,
7992                                                        unsigned copyOpc,
7993                                                        unsigned notOpc,
7994                                                        unsigned EAXreg,
7995                                                        TargetRegisterClass *RC,
7996                                                        bool invSrc) const {
7997   // For the atomic bitwise operator, we generate
7998   //   thisMBB:
7999   //   newMBB:
8000   //     ld  t1 = [bitinstr.addr]
8001   //     op  t2 = t1, [bitinstr.val]
8002   //     mov EAX = t1
8003   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8004   //     bz  newMBB
8005   //     fallthrough -->nextMBB
8006   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8007   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8008   MachineFunction::iterator MBBIter = MBB;
8009   ++MBBIter;
8010
8011   /// First build the CFG
8012   MachineFunction *F = MBB->getParent();
8013   MachineBasicBlock *thisMBB = MBB;
8014   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8015   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8016   F->insert(MBBIter, newMBB);
8017   F->insert(MBBIter, nextMBB);
8018
8019   // Move all successors to thisMBB to nextMBB
8020   nextMBB->transferSuccessors(thisMBB);
8021
8022   // Update thisMBB to fall through to newMBB
8023   thisMBB->addSuccessor(newMBB);
8024
8025   // newMBB jumps to itself and fall through to nextMBB
8026   newMBB->addSuccessor(nextMBB);
8027   newMBB->addSuccessor(newMBB);
8028
8029   // Insert instructions into newMBB based on incoming instruction
8030   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8031          "unexpected number of operands");
8032   DebugLoc dl = bInstr->getDebugLoc();
8033   MachineOperand& destOper = bInstr->getOperand(0);
8034   MachineOperand* argOpers[2 + X86AddrNumOperands];
8035   int numArgs = bInstr->getNumOperands() - 1;
8036   for (int i=0; i < numArgs; ++i)
8037     argOpers[i] = &bInstr->getOperand(i+1);
8038
8039   // x86 address has 4 operands: base, index, scale, and displacement
8040   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8041   int valArgIndx = lastAddrIndx + 1;
8042
8043   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8044   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8045   for (int i=0; i <= lastAddrIndx; ++i)
8046     (*MIB).addOperand(*argOpers[i]);
8047
8048   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8049   if (invSrc) {
8050     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8051   }
8052   else
8053     tt = t1;
8054
8055   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8056   assert((argOpers[valArgIndx]->isReg() ||
8057           argOpers[valArgIndx]->isImm()) &&
8058          "invalid operand");
8059   if (argOpers[valArgIndx]->isReg())
8060     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8061   else
8062     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8063   MIB.addReg(tt);
8064   (*MIB).addOperand(*argOpers[valArgIndx]);
8065
8066   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
8067   MIB.addReg(t1);
8068
8069   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8070   for (int i=0; i <= lastAddrIndx; ++i)
8071     (*MIB).addOperand(*argOpers[i]);
8072   MIB.addReg(t2);
8073   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8074   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8075                     bInstr->memoperands_end());
8076
8077   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
8078   MIB.addReg(EAXreg);
8079
8080   // insert branch
8081   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8082
8083   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8084   return nextMBB;
8085 }
8086
8087 // private utility function:  64 bit atomics on 32 bit host.
8088 MachineBasicBlock *
8089 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8090                                                        MachineBasicBlock *MBB,
8091                                                        unsigned regOpcL,
8092                                                        unsigned regOpcH,
8093                                                        unsigned immOpcL,
8094                                                        unsigned immOpcH,
8095                                                        bool invSrc) const {
8096   // For the atomic bitwise operator, we generate
8097   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8098   //     ld t1,t2 = [bitinstr.addr]
8099   //   newMBB:
8100   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8101   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8102   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8103   //     mov ECX, EBX <- t5, t6
8104   //     mov EAX, EDX <- t1, t2
8105   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8106   //     mov t3, t4 <- EAX, EDX
8107   //     bz  newMBB
8108   //     result in out1, out2
8109   //     fallthrough -->nextMBB
8110
8111   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8112   const unsigned LoadOpc = X86::MOV32rm;
8113   const unsigned copyOpc = X86::MOV32rr;
8114   const unsigned NotOpc = X86::NOT32r;
8115   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8116   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8117   MachineFunction::iterator MBBIter = MBB;
8118   ++MBBIter;
8119
8120   /// First build the CFG
8121   MachineFunction *F = MBB->getParent();
8122   MachineBasicBlock *thisMBB = MBB;
8123   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8124   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8125   F->insert(MBBIter, newMBB);
8126   F->insert(MBBIter, nextMBB);
8127
8128   // Move all successors to thisMBB to nextMBB
8129   nextMBB->transferSuccessors(thisMBB);
8130
8131   // Update thisMBB to fall through to newMBB
8132   thisMBB->addSuccessor(newMBB);
8133
8134   // newMBB jumps to itself and fall through to nextMBB
8135   newMBB->addSuccessor(nextMBB);
8136   newMBB->addSuccessor(newMBB);
8137
8138   DebugLoc dl = bInstr->getDebugLoc();
8139   // Insert instructions into newMBB based on incoming instruction
8140   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8141   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8142          "unexpected number of operands");
8143   MachineOperand& dest1Oper = bInstr->getOperand(0);
8144   MachineOperand& dest2Oper = bInstr->getOperand(1);
8145   MachineOperand* argOpers[2 + X86AddrNumOperands];
8146   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
8147     argOpers[i] = &bInstr->getOperand(i+2);
8148
8149   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8150   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8151
8152   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8153   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8154   for (int i=0; i <= lastAddrIndx; ++i)
8155     (*MIB).addOperand(*argOpers[i]);
8156   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8157   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8158   // add 4 to displacement.
8159   for (int i=0; i <= lastAddrIndx-2; ++i)
8160     (*MIB).addOperand(*argOpers[i]);
8161   MachineOperand newOp3 = *(argOpers[3]);
8162   if (newOp3.isImm())
8163     newOp3.setImm(newOp3.getImm()+4);
8164   else
8165     newOp3.setOffset(newOp3.getOffset()+4);
8166   (*MIB).addOperand(newOp3);
8167   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8168
8169   // t3/4 are defined later, at the bottom of the loop
8170   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8171   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8172   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8173     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8174   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8175     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8176
8177   // The subsequent operations should be using the destination registers of
8178   //the PHI instructions.
8179   if (invSrc) {
8180     t1 = F->getRegInfo().createVirtualRegister(RC);
8181     t2 = F->getRegInfo().createVirtualRegister(RC);
8182     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8183     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8184   } else {
8185     t1 = dest1Oper.getReg();
8186     t2 = dest2Oper.getReg();
8187   }
8188
8189   int valArgIndx = lastAddrIndx + 1;
8190   assert((argOpers[valArgIndx]->isReg() ||
8191           argOpers[valArgIndx]->isImm()) &&
8192          "invalid operand");
8193   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8194   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8195   if (argOpers[valArgIndx]->isReg())
8196     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8197   else
8198     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8199   if (regOpcL != X86::MOV32rr)
8200     MIB.addReg(t1);
8201   (*MIB).addOperand(*argOpers[valArgIndx]);
8202   assert(argOpers[valArgIndx + 1]->isReg() ==
8203          argOpers[valArgIndx]->isReg());
8204   assert(argOpers[valArgIndx + 1]->isImm() ==
8205          argOpers[valArgIndx]->isImm());
8206   if (argOpers[valArgIndx + 1]->isReg())
8207     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8208   else
8209     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8210   if (regOpcH != X86::MOV32rr)
8211     MIB.addReg(t2);
8212   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8213
8214   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8215   MIB.addReg(t1);
8216   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8217   MIB.addReg(t2);
8218
8219   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8220   MIB.addReg(t5);
8221   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8222   MIB.addReg(t6);
8223
8224   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8225   for (int i=0; i <= lastAddrIndx; ++i)
8226     (*MIB).addOperand(*argOpers[i]);
8227
8228   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8229   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8230                     bInstr->memoperands_end());
8231
8232   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8233   MIB.addReg(X86::EAX);
8234   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8235   MIB.addReg(X86::EDX);
8236
8237   // insert branch
8238   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8239
8240   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8241   return nextMBB;
8242 }
8243
8244 // private utility function
8245 MachineBasicBlock *
8246 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8247                                                       MachineBasicBlock *MBB,
8248                                                       unsigned cmovOpc) const {
8249   // For the atomic min/max operator, we generate
8250   //   thisMBB:
8251   //   newMBB:
8252   //     ld t1 = [min/max.addr]
8253   //     mov t2 = [min/max.val]
8254   //     cmp  t1, t2
8255   //     cmov[cond] t2 = t1
8256   //     mov EAX = t1
8257   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8258   //     bz   newMBB
8259   //     fallthrough -->nextMBB
8260   //
8261   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8262   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8263   MachineFunction::iterator MBBIter = MBB;
8264   ++MBBIter;
8265
8266   /// First build the CFG
8267   MachineFunction *F = MBB->getParent();
8268   MachineBasicBlock *thisMBB = MBB;
8269   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8270   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8271   F->insert(MBBIter, newMBB);
8272   F->insert(MBBIter, nextMBB);
8273
8274   // Move all successors of thisMBB to nextMBB
8275   nextMBB->transferSuccessors(thisMBB);
8276
8277   // Update thisMBB to fall through to newMBB
8278   thisMBB->addSuccessor(newMBB);
8279
8280   // newMBB jumps to newMBB and fall through to nextMBB
8281   newMBB->addSuccessor(nextMBB);
8282   newMBB->addSuccessor(newMBB);
8283
8284   DebugLoc dl = mInstr->getDebugLoc();
8285   // Insert instructions into newMBB based on incoming instruction
8286   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8287          "unexpected number of operands");
8288   MachineOperand& destOper = mInstr->getOperand(0);
8289   MachineOperand* argOpers[2 + X86AddrNumOperands];
8290   int numArgs = mInstr->getNumOperands() - 1;
8291   for (int i=0; i < numArgs; ++i)
8292     argOpers[i] = &mInstr->getOperand(i+1);
8293
8294   // x86 address has 4 operands: base, index, scale, and displacement
8295   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8296   int valArgIndx = lastAddrIndx + 1;
8297
8298   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8299   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8300   for (int i=0; i <= lastAddrIndx; ++i)
8301     (*MIB).addOperand(*argOpers[i]);
8302
8303   // We only support register and immediate values
8304   assert((argOpers[valArgIndx]->isReg() ||
8305           argOpers[valArgIndx]->isImm()) &&
8306          "invalid operand");
8307
8308   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8309   if (argOpers[valArgIndx]->isReg())
8310     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8311   else
8312     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8313   (*MIB).addOperand(*argOpers[valArgIndx]);
8314
8315   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8316   MIB.addReg(t1);
8317
8318   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8319   MIB.addReg(t1);
8320   MIB.addReg(t2);
8321
8322   // Generate movc
8323   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8324   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8325   MIB.addReg(t2);
8326   MIB.addReg(t1);
8327
8328   // Cmp and exchange if none has modified the memory location
8329   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8330   for (int i=0; i <= lastAddrIndx; ++i)
8331     (*MIB).addOperand(*argOpers[i]);
8332   MIB.addReg(t3);
8333   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8334   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8335                     mInstr->memoperands_end());
8336
8337   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8338   MIB.addReg(X86::EAX);
8339
8340   // insert branch
8341   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8342
8343   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8344   return nextMBB;
8345 }
8346
8347 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8348 // all of this code can be replaced with that in the .td file.
8349 MachineBasicBlock *
8350 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8351                             unsigned numArgs, bool memArg) const {
8352
8353   MachineFunction *F = BB->getParent();
8354   DebugLoc dl = MI->getDebugLoc();
8355   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8356
8357   unsigned Opc;
8358   if (memArg)
8359     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8360   else
8361     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8362
8363   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8364
8365   for (unsigned i = 0; i < numArgs; ++i) {
8366     MachineOperand &Op = MI->getOperand(i+1);
8367
8368     if (!(Op.isReg() && Op.isImplicit()))
8369       MIB.addOperand(Op);
8370   }
8371
8372   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8373     .addReg(X86::XMM0);
8374
8375   F->DeleteMachineInstr(MI);
8376
8377   return BB;
8378 }
8379
8380 MachineBasicBlock *
8381 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8382                                                  MachineInstr *MI,
8383                                                  MachineBasicBlock *MBB) const {
8384   // Emit code to save XMM registers to the stack. The ABI says that the
8385   // number of registers to save is given in %al, so it's theoretically
8386   // possible to do an indirect jump trick to avoid saving all of them,
8387   // however this code takes a simpler approach and just executes all
8388   // of the stores if %al is non-zero. It's less code, and it's probably
8389   // easier on the hardware branch predictor, and stores aren't all that
8390   // expensive anyway.
8391
8392   // Create the new basic blocks. One block contains all the XMM stores,
8393   // and one block is the final destination regardless of whether any
8394   // stores were performed.
8395   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8396   MachineFunction *F = MBB->getParent();
8397   MachineFunction::iterator MBBIter = MBB;
8398   ++MBBIter;
8399   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8400   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8401   F->insert(MBBIter, XMMSaveMBB);
8402   F->insert(MBBIter, EndMBB);
8403
8404   // Set up the CFG.
8405   // Move any original successors of MBB to the end block.
8406   EndMBB->transferSuccessors(MBB);
8407   // The original block will now fall through to the XMM save block.
8408   MBB->addSuccessor(XMMSaveMBB);
8409   // The XMMSaveMBB will fall through to the end block.
8410   XMMSaveMBB->addSuccessor(EndMBB);
8411
8412   // Now add the instructions.
8413   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8414   DebugLoc DL = MI->getDebugLoc();
8415
8416   unsigned CountReg = MI->getOperand(0).getReg();
8417   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8418   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8419
8420   if (!Subtarget->isTargetWin64()) {
8421     // If %al is 0, branch around the XMM save block.
8422     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8423     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8424     MBB->addSuccessor(EndMBB);
8425   }
8426
8427   // In the XMM save block, save all the XMM argument registers.
8428   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8429     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8430     MachineMemOperand *MMO =
8431       F->getMachineMemOperand(
8432         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8433         MachineMemOperand::MOStore, Offset,
8434         /*Size=*/16, /*Align=*/16);
8435     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8436       .addFrameIndex(RegSaveFrameIndex)
8437       .addImm(/*Scale=*/1)
8438       .addReg(/*IndexReg=*/0)
8439       .addImm(/*Disp=*/Offset)
8440       .addReg(/*Segment=*/0)
8441       .addReg(MI->getOperand(i).getReg())
8442       .addMemOperand(MMO);
8443   }
8444
8445   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8446
8447   return EndMBB;
8448 }
8449
8450 MachineBasicBlock *
8451 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8452                                      MachineBasicBlock *BB,
8453                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8454   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8455   DebugLoc DL = MI->getDebugLoc();
8456
8457   // To "insert" a SELECT_CC instruction, we actually have to insert the
8458   // diamond control-flow pattern.  The incoming instruction knows the
8459   // destination vreg to set, the condition code register to branch on, the
8460   // true/false values to select between, and a branch opcode to use.
8461   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8462   MachineFunction::iterator It = BB;
8463   ++It;
8464
8465   //  thisMBB:
8466   //  ...
8467   //   TrueVal = ...
8468   //   cmpTY ccX, r1, r2
8469   //   bCC copy1MBB
8470   //   fallthrough --> copy0MBB
8471   MachineBasicBlock *thisMBB = BB;
8472   MachineFunction *F = BB->getParent();
8473   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8474   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8475   unsigned Opc =
8476     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8477   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8478   F->insert(It, copy0MBB);
8479   F->insert(It, sinkMBB);
8480   // Update machine-CFG edges by first adding all successors of the current
8481   // block to the new block which will contain the Phi node for the select.
8482   // Also inform sdisel of the edge changes.
8483   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8484          E = BB->succ_end(); I != E; ++I) {
8485     EM->insert(std::make_pair(*I, sinkMBB));
8486     sinkMBB->addSuccessor(*I);
8487   }
8488   // Next, remove all successors of the current block, and add the true
8489   // and fallthrough blocks as its successors.
8490   while (!BB->succ_empty())
8491     BB->removeSuccessor(BB->succ_begin());
8492   // Add the true and fallthrough blocks as its successors.
8493   BB->addSuccessor(copy0MBB);
8494   BB->addSuccessor(sinkMBB);
8495
8496   //  copy0MBB:
8497   //   %FalseValue = ...
8498   //   # fallthrough to sinkMBB
8499   BB = copy0MBB;
8500
8501   // Update machine-CFG edges
8502   BB->addSuccessor(sinkMBB);
8503
8504   //  sinkMBB:
8505   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8506   //  ...
8507   BB = sinkMBB;
8508   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8509     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8510     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8511
8512   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8513   return BB;
8514 }
8515
8516 MachineBasicBlock *
8517 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8518                                           MachineBasicBlock *BB,
8519                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8520   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8521   DebugLoc DL = MI->getDebugLoc();
8522   MachineFunction *F = BB->getParent();
8523
8524   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8525   // non-trivial part is impdef of ESP.
8526   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8527   // mingw-w64.
8528
8529   BuildMI(BB, DL, TII->get(X86::CALLpcrel32))
8530     .addExternalSymbol("_alloca")
8531     .addReg(X86::EAX, RegState::Implicit)
8532     .addReg(X86::ESP, RegState::Implicit)
8533     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8534     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8535
8536   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8537   return BB;
8538 }
8539
8540 MachineBasicBlock *
8541 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8542                                                MachineBasicBlock *BB,
8543                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8544   switch (MI->getOpcode()) {
8545   default: assert(false && "Unexpected instr type to insert");
8546   case X86::MINGW_ALLOCA:
8547     return EmitLoweredMingwAlloca(MI, BB, EM);
8548   case X86::CMOV_GR8:
8549   case X86::CMOV_V1I64:
8550   case X86::CMOV_FR32:
8551   case X86::CMOV_FR64:
8552   case X86::CMOV_V4F32:
8553   case X86::CMOV_V2F64:
8554   case X86::CMOV_V2I64:
8555   case X86::CMOV_GR16:
8556   case X86::CMOV_GR32:
8557   case X86::CMOV_RFP32:
8558   case X86::CMOV_RFP64:
8559   case X86::CMOV_RFP80:
8560     return EmitLoweredSelect(MI, BB, EM);
8561
8562   case X86::FP32_TO_INT16_IN_MEM:
8563   case X86::FP32_TO_INT32_IN_MEM:
8564   case X86::FP32_TO_INT64_IN_MEM:
8565   case X86::FP64_TO_INT16_IN_MEM:
8566   case X86::FP64_TO_INT32_IN_MEM:
8567   case X86::FP64_TO_INT64_IN_MEM:
8568   case X86::FP80_TO_INT16_IN_MEM:
8569   case X86::FP80_TO_INT32_IN_MEM:
8570   case X86::FP80_TO_INT64_IN_MEM: {
8571     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8572     DebugLoc DL = MI->getDebugLoc();
8573
8574     // Change the floating point control register to use "round towards zero"
8575     // mode when truncating to an integer value.
8576     MachineFunction *F = BB->getParent();
8577     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8578     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8579
8580     // Load the old value of the high byte of the control word...
8581     unsigned OldCW =
8582       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8583     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8584                       CWFrameIdx);
8585
8586     // Set the high part to be round to zero...
8587     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8588       .addImm(0xC7F);
8589
8590     // Reload the modified control word now...
8591     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8592
8593     // Restore the memory image of control word to original value
8594     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8595       .addReg(OldCW);
8596
8597     // Get the X86 opcode to use.
8598     unsigned Opc;
8599     switch (MI->getOpcode()) {
8600     default: llvm_unreachable("illegal opcode!");
8601     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8602     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8603     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8604     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8605     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8606     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8607     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8608     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8609     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8610     }
8611
8612     X86AddressMode AM;
8613     MachineOperand &Op = MI->getOperand(0);
8614     if (Op.isReg()) {
8615       AM.BaseType = X86AddressMode::RegBase;
8616       AM.Base.Reg = Op.getReg();
8617     } else {
8618       AM.BaseType = X86AddressMode::FrameIndexBase;
8619       AM.Base.FrameIndex = Op.getIndex();
8620     }
8621     Op = MI->getOperand(1);
8622     if (Op.isImm())
8623       AM.Scale = Op.getImm();
8624     Op = MI->getOperand(2);
8625     if (Op.isImm())
8626       AM.IndexReg = Op.getImm();
8627     Op = MI->getOperand(3);
8628     if (Op.isGlobal()) {
8629       AM.GV = Op.getGlobal();
8630     } else {
8631       AM.Disp = Op.getImm();
8632     }
8633     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8634                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8635
8636     // Reload the original control word now.
8637     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8638
8639     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8640     return BB;
8641   }
8642     // DBG_VALUE.  Only the frame index case is done here.
8643   case X86::DBG_VALUE: {
8644     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8645     DebugLoc DL = MI->getDebugLoc();
8646     X86AddressMode AM;
8647     MachineFunction *F = BB->getParent();
8648     AM.BaseType = X86AddressMode::FrameIndexBase;
8649     AM.Base.FrameIndex = MI->getOperand(0).getImm();
8650     addFullAddress(BuildMI(BB, DL, TII->get(X86::DBG_VALUE)), AM).
8651       addImm(MI->getOperand(1).getImm()).
8652       addMetadata(MI->getOperand(2).getMetadata());
8653     F->DeleteMachineInstr(MI);      // Remove pseudo.
8654     return BB;
8655   }
8656
8657     // String/text processing lowering.
8658   case X86::PCMPISTRM128REG:
8659     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8660   case X86::PCMPISTRM128MEM:
8661     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8662   case X86::PCMPESTRM128REG:
8663     return EmitPCMP(MI, BB, 5, false /* in mem */);
8664   case X86::PCMPESTRM128MEM:
8665     return EmitPCMP(MI, BB, 5, true /* in mem */);
8666
8667     // Atomic Lowering.
8668   case X86::ATOMAND32:
8669     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8670                                                X86::AND32ri, X86::MOV32rm,
8671                                                X86::LCMPXCHG32, X86::MOV32rr,
8672                                                X86::NOT32r, X86::EAX,
8673                                                X86::GR32RegisterClass);
8674   case X86::ATOMOR32:
8675     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8676                                                X86::OR32ri, X86::MOV32rm,
8677                                                X86::LCMPXCHG32, X86::MOV32rr,
8678                                                X86::NOT32r, X86::EAX,
8679                                                X86::GR32RegisterClass);
8680   case X86::ATOMXOR32:
8681     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8682                                                X86::XOR32ri, X86::MOV32rm,
8683                                                X86::LCMPXCHG32, X86::MOV32rr,
8684                                                X86::NOT32r, X86::EAX,
8685                                                X86::GR32RegisterClass);
8686   case X86::ATOMNAND32:
8687     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8688                                                X86::AND32ri, X86::MOV32rm,
8689                                                X86::LCMPXCHG32, X86::MOV32rr,
8690                                                X86::NOT32r, X86::EAX,
8691                                                X86::GR32RegisterClass, true);
8692   case X86::ATOMMIN32:
8693     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8694   case X86::ATOMMAX32:
8695     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8696   case X86::ATOMUMIN32:
8697     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8698   case X86::ATOMUMAX32:
8699     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8700
8701   case X86::ATOMAND16:
8702     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8703                                                X86::AND16ri, X86::MOV16rm,
8704                                                X86::LCMPXCHG16, X86::MOV16rr,
8705                                                X86::NOT16r, X86::AX,
8706                                                X86::GR16RegisterClass);
8707   case X86::ATOMOR16:
8708     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8709                                                X86::OR16ri, X86::MOV16rm,
8710                                                X86::LCMPXCHG16, X86::MOV16rr,
8711                                                X86::NOT16r, X86::AX,
8712                                                X86::GR16RegisterClass);
8713   case X86::ATOMXOR16:
8714     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8715                                                X86::XOR16ri, X86::MOV16rm,
8716                                                X86::LCMPXCHG16, X86::MOV16rr,
8717                                                X86::NOT16r, X86::AX,
8718                                                X86::GR16RegisterClass);
8719   case X86::ATOMNAND16:
8720     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8721                                                X86::AND16ri, X86::MOV16rm,
8722                                                X86::LCMPXCHG16, X86::MOV16rr,
8723                                                X86::NOT16r, X86::AX,
8724                                                X86::GR16RegisterClass, true);
8725   case X86::ATOMMIN16:
8726     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8727   case X86::ATOMMAX16:
8728     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8729   case X86::ATOMUMIN16:
8730     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8731   case X86::ATOMUMAX16:
8732     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8733
8734   case X86::ATOMAND8:
8735     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8736                                                X86::AND8ri, X86::MOV8rm,
8737                                                X86::LCMPXCHG8, X86::MOV8rr,
8738                                                X86::NOT8r, X86::AL,
8739                                                X86::GR8RegisterClass);
8740   case X86::ATOMOR8:
8741     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8742                                                X86::OR8ri, X86::MOV8rm,
8743                                                X86::LCMPXCHG8, X86::MOV8rr,
8744                                                X86::NOT8r, X86::AL,
8745                                                X86::GR8RegisterClass);
8746   case X86::ATOMXOR8:
8747     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8748                                                X86::XOR8ri, X86::MOV8rm,
8749                                                X86::LCMPXCHG8, X86::MOV8rr,
8750                                                X86::NOT8r, X86::AL,
8751                                                X86::GR8RegisterClass);
8752   case X86::ATOMNAND8:
8753     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8754                                                X86::AND8ri, X86::MOV8rm,
8755                                                X86::LCMPXCHG8, X86::MOV8rr,
8756                                                X86::NOT8r, X86::AL,
8757                                                X86::GR8RegisterClass, true);
8758   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8759   // This group is for 64-bit host.
8760   case X86::ATOMAND64:
8761     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8762                                                X86::AND64ri32, X86::MOV64rm,
8763                                                X86::LCMPXCHG64, X86::MOV64rr,
8764                                                X86::NOT64r, X86::RAX,
8765                                                X86::GR64RegisterClass);
8766   case X86::ATOMOR64:
8767     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8768                                                X86::OR64ri32, X86::MOV64rm,
8769                                                X86::LCMPXCHG64, X86::MOV64rr,
8770                                                X86::NOT64r, X86::RAX,
8771                                                X86::GR64RegisterClass);
8772   case X86::ATOMXOR64:
8773     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8774                                                X86::XOR64ri32, X86::MOV64rm,
8775                                                X86::LCMPXCHG64, X86::MOV64rr,
8776                                                X86::NOT64r, X86::RAX,
8777                                                X86::GR64RegisterClass);
8778   case X86::ATOMNAND64:
8779     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8780                                                X86::AND64ri32, X86::MOV64rm,
8781                                                X86::LCMPXCHG64, X86::MOV64rr,
8782                                                X86::NOT64r, X86::RAX,
8783                                                X86::GR64RegisterClass, true);
8784   case X86::ATOMMIN64:
8785     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8786   case X86::ATOMMAX64:
8787     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8788   case X86::ATOMUMIN64:
8789     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8790   case X86::ATOMUMAX64:
8791     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8792
8793   // This group does 64-bit operations on a 32-bit host.
8794   case X86::ATOMAND6432:
8795     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8796                                                X86::AND32rr, X86::AND32rr,
8797                                                X86::AND32ri, X86::AND32ri,
8798                                                false);
8799   case X86::ATOMOR6432:
8800     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8801                                                X86::OR32rr, X86::OR32rr,
8802                                                X86::OR32ri, X86::OR32ri,
8803                                                false);
8804   case X86::ATOMXOR6432:
8805     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8806                                                X86::XOR32rr, X86::XOR32rr,
8807                                                X86::XOR32ri, X86::XOR32ri,
8808                                                false);
8809   case X86::ATOMNAND6432:
8810     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8811                                                X86::AND32rr, X86::AND32rr,
8812                                                X86::AND32ri, X86::AND32ri,
8813                                                true);
8814   case X86::ATOMADD6432:
8815     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8816                                                X86::ADD32rr, X86::ADC32rr,
8817                                                X86::ADD32ri, X86::ADC32ri,
8818                                                false);
8819   case X86::ATOMSUB6432:
8820     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8821                                                X86::SUB32rr, X86::SBB32rr,
8822                                                X86::SUB32ri, X86::SBB32ri,
8823                                                false);
8824   case X86::ATOMSWAP6432:
8825     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8826                                                X86::MOV32rr, X86::MOV32rr,
8827                                                X86::MOV32ri, X86::MOV32ri,
8828                                                false);
8829   case X86::VASTART_SAVE_XMM_REGS:
8830     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8831   }
8832 }
8833
8834 //===----------------------------------------------------------------------===//
8835 //                           X86 Optimization Hooks
8836 //===----------------------------------------------------------------------===//
8837
8838 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8839                                                        const APInt &Mask,
8840                                                        APInt &KnownZero,
8841                                                        APInt &KnownOne,
8842                                                        const SelectionDAG &DAG,
8843                                                        unsigned Depth) const {
8844   unsigned Opc = Op.getOpcode();
8845   assert((Opc >= ISD::BUILTIN_OP_END ||
8846           Opc == ISD::INTRINSIC_WO_CHAIN ||
8847           Opc == ISD::INTRINSIC_W_CHAIN ||
8848           Opc == ISD::INTRINSIC_VOID) &&
8849          "Should use MaskedValueIsZero if you don't know whether Op"
8850          " is a target node!");
8851
8852   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8853   switch (Opc) {
8854   default: break;
8855   case X86ISD::ADD:
8856   case X86ISD::SUB:
8857   case X86ISD::SMUL:
8858   case X86ISD::UMUL:
8859   case X86ISD::INC:
8860   case X86ISD::DEC:
8861   case X86ISD::OR:
8862   case X86ISD::XOR:
8863   case X86ISD::AND:
8864     // These nodes' second result is a boolean.
8865     if (Op.getResNo() == 0)
8866       break;
8867     // Fallthrough
8868   case X86ISD::SETCC:
8869     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8870                                        Mask.getBitWidth() - 1);
8871     break;
8872   }
8873 }
8874
8875 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8876 /// node is a GlobalAddress + offset.
8877 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8878                                        GlobalValue* &GA, int64_t &Offset) const{
8879   if (N->getOpcode() == X86ISD::Wrapper) {
8880     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8881       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8882       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8883       return true;
8884     }
8885   }
8886   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8887 }
8888
8889 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8890 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8891 /// if the load addresses are consecutive, non-overlapping, and in the right
8892 /// order.
8893 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8894                                      const TargetLowering &TLI) {
8895   DebugLoc dl = N->getDebugLoc();
8896   EVT VT = N->getValueType(0);
8897   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8898
8899   if (VT.getSizeInBits() != 128)
8900     return SDValue();
8901
8902   SmallVector<SDValue, 16> Elts;
8903   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
8904     Elts.push_back(DAG.getShuffleScalarElt(SVN, i));
8905
8906   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
8907 }
8908
8909 /// PerformShuffleCombine - Detect vector gather/scatter index generation
8910 /// and convert it from being a bunch of shuffles and extracts to a simple
8911 /// store and scalar loads to extract the elements.
8912 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
8913                                                 const TargetLowering &TLI) {
8914   SDValue InputVector = N->getOperand(0);
8915
8916   // Only operate on vectors of 4 elements, where the alternative shuffling
8917   // gets to be more expensive.
8918   if (InputVector.getValueType() != MVT::v4i32)
8919     return SDValue();
8920
8921   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
8922   // single use which is a sign-extend or zero-extend, and all elements are
8923   // used.
8924   SmallVector<SDNode *, 4> Uses;
8925   unsigned ExtractedElements = 0;
8926   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
8927        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
8928     if (UI.getUse().getResNo() != InputVector.getResNo())
8929       return SDValue();
8930
8931     SDNode *Extract = *UI;
8932     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8933       return SDValue();
8934
8935     if (Extract->getValueType(0) != MVT::i32)
8936       return SDValue();
8937     if (!Extract->hasOneUse())
8938       return SDValue();
8939     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
8940         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
8941       return SDValue();
8942     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
8943       return SDValue();
8944
8945     // Record which element was extracted.
8946     ExtractedElements |=
8947       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
8948
8949     Uses.push_back(Extract);
8950   }
8951
8952   // If not all the elements were used, this may not be worthwhile.
8953   if (ExtractedElements != 15)
8954     return SDValue();
8955
8956   // Ok, we've now decided to do the transformation.
8957   DebugLoc dl = InputVector.getDebugLoc();
8958
8959   // Store the value to a temporary stack slot.
8960   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
8961   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL, 0,
8962                             false, false, 0);
8963
8964   // Replace each use (extract) with a load of the appropriate element.
8965   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
8966        UE = Uses.end(); UI != UE; ++UI) {
8967     SDNode *Extract = *UI;
8968
8969     // Compute the element's address.
8970     SDValue Idx = Extract->getOperand(1);
8971     unsigned EltSize =
8972         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
8973     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
8974     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
8975
8976     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), OffsetVal, StackPtr);
8977
8978     // Load the scalar.
8979     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch, ScalarAddr,
8980                           NULL, 0, false, false, 0);
8981
8982     // Replace the exact with the load.
8983     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
8984   }
8985
8986   // The replacement was made in place; don't return anything.
8987   return SDValue();
8988 }
8989
8990 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8991 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8992                                     const X86Subtarget *Subtarget) {
8993   DebugLoc DL = N->getDebugLoc();
8994   SDValue Cond = N->getOperand(0);
8995   // Get the LHS/RHS of the select.
8996   SDValue LHS = N->getOperand(1);
8997   SDValue RHS = N->getOperand(2);
8998
8999   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9000   // instructions match the semantics of the common C idiom x<y?x:y but not
9001   // x<=y?x:y, because of how they handle negative zero (which can be
9002   // ignored in unsafe-math mode).
9003   if (Subtarget->hasSSE2() &&
9004       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9005       Cond.getOpcode() == ISD::SETCC) {
9006     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9007
9008     unsigned Opcode = 0;
9009     // Check for x CC y ? x : y.
9010     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9011         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9012       switch (CC) {
9013       default: break;
9014       case ISD::SETULT:
9015         // Converting this to a min would handle NaNs incorrectly, and swapping
9016         // the operands would cause it to handle comparisons between positive
9017         // and negative zero incorrectly.
9018         if (!FiniteOnlyFPMath() &&
9019             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9020           if (!UnsafeFPMath &&
9021               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9022             break;
9023           std::swap(LHS, RHS);
9024         }
9025         Opcode = X86ISD::FMIN;
9026         break;
9027       case ISD::SETOLE:
9028         // Converting this to a min would handle comparisons between positive
9029         // and negative zero incorrectly.
9030         if (!UnsafeFPMath &&
9031             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9032           break;
9033         Opcode = X86ISD::FMIN;
9034         break;
9035       case ISD::SETULE:
9036         // Converting this to a min would handle both negative zeros and NaNs
9037         // incorrectly, but we can swap the operands to fix both.
9038         std::swap(LHS, RHS);
9039       case ISD::SETOLT:
9040       case ISD::SETLT:
9041       case ISD::SETLE:
9042         Opcode = X86ISD::FMIN;
9043         break;
9044
9045       case ISD::SETOGE:
9046         // Converting this to a max would handle comparisons between positive
9047         // and negative zero incorrectly.
9048         if (!UnsafeFPMath &&
9049             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9050           break;
9051         Opcode = X86ISD::FMAX;
9052         break;
9053       case ISD::SETUGT:
9054         // Converting this to a max would handle NaNs incorrectly, and swapping
9055         // the operands would cause it to handle comparisons between positive
9056         // and negative zero incorrectly.
9057         if (!FiniteOnlyFPMath() &&
9058             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9059           if (!UnsafeFPMath &&
9060               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9061             break;
9062           std::swap(LHS, RHS);
9063         }
9064         Opcode = X86ISD::FMAX;
9065         break;
9066       case ISD::SETUGE:
9067         // Converting this to a max would handle both negative zeros and NaNs
9068         // incorrectly, but we can swap the operands to fix both.
9069         std::swap(LHS, RHS);
9070       case ISD::SETOGT:
9071       case ISD::SETGT:
9072       case ISD::SETGE:
9073         Opcode = X86ISD::FMAX;
9074         break;
9075       }
9076     // Check for x CC y ? y : x -- a min/max with reversed arms.
9077     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9078                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9079       switch (CC) {
9080       default: break;
9081       case ISD::SETOGE:
9082         // Converting this to a min would handle comparisons between positive
9083         // and negative zero incorrectly, and swapping the operands would
9084         // cause it to handle NaNs incorrectly.
9085         if (!UnsafeFPMath &&
9086             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9087           if (!FiniteOnlyFPMath() &&
9088               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9089             break;
9090           std::swap(LHS, RHS);
9091         }
9092         Opcode = X86ISD::FMIN;
9093         break;
9094       case ISD::SETUGT:
9095         // Converting this to a min would handle NaNs incorrectly.
9096         if (!UnsafeFPMath &&
9097             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9098           break;
9099         Opcode = X86ISD::FMIN;
9100         break;
9101       case ISD::SETUGE:
9102         // Converting this to a min would handle both negative zeros and NaNs
9103         // incorrectly, but we can swap the operands to fix both.
9104         std::swap(LHS, RHS);
9105       case ISD::SETOGT:
9106       case ISD::SETGT:
9107       case ISD::SETGE:
9108         Opcode = X86ISD::FMIN;
9109         break;
9110
9111       case ISD::SETULT:
9112         // Converting this to a max would handle NaNs incorrectly.
9113         if (!FiniteOnlyFPMath() &&
9114             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9115           break;
9116         Opcode = X86ISD::FMAX;
9117         break;
9118       case ISD::SETOLE:
9119         // Converting this to a max would handle comparisons between positive
9120         // and negative zero incorrectly, and swapping the operands would
9121         // cause it to handle NaNs incorrectly.
9122         if (!UnsafeFPMath &&
9123             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9124           if (!FiniteOnlyFPMath() &&
9125               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9126             break;
9127           std::swap(LHS, RHS);
9128         }
9129         Opcode = X86ISD::FMAX;
9130         break;
9131       case ISD::SETULE:
9132         // Converting this to a max would handle both negative zeros and NaNs
9133         // incorrectly, but we can swap the operands to fix both.
9134         std::swap(LHS, RHS);
9135       case ISD::SETOLT:
9136       case ISD::SETLT:
9137       case ISD::SETLE:
9138         Opcode = X86ISD::FMAX;
9139         break;
9140       }
9141     }
9142
9143     if (Opcode)
9144       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9145   }
9146
9147   // If this is a select between two integer constants, try to do some
9148   // optimizations.
9149   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9150     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9151       // Don't do this for crazy integer types.
9152       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9153         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9154         // so that TrueC (the true value) is larger than FalseC.
9155         bool NeedsCondInvert = false;
9156
9157         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9158             // Efficiently invertible.
9159             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9160              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9161               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9162           NeedsCondInvert = true;
9163           std::swap(TrueC, FalseC);
9164         }
9165
9166         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9167         if (FalseC->getAPIntValue() == 0 &&
9168             TrueC->getAPIntValue().isPowerOf2()) {
9169           if (NeedsCondInvert) // Invert the condition if needed.
9170             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9171                                DAG.getConstant(1, Cond.getValueType()));
9172
9173           // Zero extend the condition if needed.
9174           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9175
9176           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9177           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9178                              DAG.getConstant(ShAmt, MVT::i8));
9179         }
9180
9181         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9182         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9183           if (NeedsCondInvert) // Invert the condition if needed.
9184             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9185                                DAG.getConstant(1, Cond.getValueType()));
9186
9187           // Zero extend the condition if needed.
9188           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9189                              FalseC->getValueType(0), Cond);
9190           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9191                              SDValue(FalseC, 0));
9192         }
9193
9194         // Optimize cases that will turn into an LEA instruction.  This requires
9195         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9196         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9197           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9198           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9199
9200           bool isFastMultiplier = false;
9201           if (Diff < 10) {
9202             switch ((unsigned char)Diff) {
9203               default: break;
9204               case 1:  // result = add base, cond
9205               case 2:  // result = lea base(    , cond*2)
9206               case 3:  // result = lea base(cond, cond*2)
9207               case 4:  // result = lea base(    , cond*4)
9208               case 5:  // result = lea base(cond, cond*4)
9209               case 8:  // result = lea base(    , cond*8)
9210               case 9:  // result = lea base(cond, cond*8)
9211                 isFastMultiplier = true;
9212                 break;
9213             }
9214           }
9215
9216           if (isFastMultiplier) {
9217             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9218             if (NeedsCondInvert) // Invert the condition if needed.
9219               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9220                                  DAG.getConstant(1, Cond.getValueType()));
9221
9222             // Zero extend the condition if needed.
9223             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9224                                Cond);
9225             // Scale the condition by the difference.
9226             if (Diff != 1)
9227               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9228                                  DAG.getConstant(Diff, Cond.getValueType()));
9229
9230             // Add the base if non-zero.
9231             if (FalseC->getAPIntValue() != 0)
9232               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9233                                  SDValue(FalseC, 0));
9234             return Cond;
9235           }
9236         }
9237       }
9238   }
9239
9240   return SDValue();
9241 }
9242
9243 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9244 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9245                                   TargetLowering::DAGCombinerInfo &DCI) {
9246   DebugLoc DL = N->getDebugLoc();
9247
9248   // If the flag operand isn't dead, don't touch this CMOV.
9249   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9250     return SDValue();
9251
9252   // If this is a select between two integer constants, try to do some
9253   // optimizations.  Note that the operands are ordered the opposite of SELECT
9254   // operands.
9255   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9256     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9257       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9258       // larger than FalseC (the false value).
9259       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9260
9261       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9262         CC = X86::GetOppositeBranchCondition(CC);
9263         std::swap(TrueC, FalseC);
9264       }
9265
9266       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9267       // This is efficient for any integer data type (including i8/i16) and
9268       // shift amount.
9269       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9270         SDValue Cond = N->getOperand(3);
9271         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9272                            DAG.getConstant(CC, MVT::i8), Cond);
9273
9274         // Zero extend the condition if needed.
9275         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9276
9277         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9278         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9279                            DAG.getConstant(ShAmt, MVT::i8));
9280         if (N->getNumValues() == 2)  // Dead flag value?
9281           return DCI.CombineTo(N, Cond, SDValue());
9282         return Cond;
9283       }
9284
9285       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9286       // for any integer data type, including i8/i16.
9287       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9288         SDValue Cond = N->getOperand(3);
9289         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9290                            DAG.getConstant(CC, MVT::i8), Cond);
9291
9292         // Zero extend the condition if needed.
9293         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9294                            FalseC->getValueType(0), Cond);
9295         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9296                            SDValue(FalseC, 0));
9297
9298         if (N->getNumValues() == 2)  // Dead flag value?
9299           return DCI.CombineTo(N, Cond, SDValue());
9300         return Cond;
9301       }
9302
9303       // Optimize cases that will turn into an LEA instruction.  This requires
9304       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9305       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9306         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9307         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9308
9309         bool isFastMultiplier = false;
9310         if (Diff < 10) {
9311           switch ((unsigned char)Diff) {
9312           default: break;
9313           case 1:  // result = add base, cond
9314           case 2:  // result = lea base(    , cond*2)
9315           case 3:  // result = lea base(cond, cond*2)
9316           case 4:  // result = lea base(    , cond*4)
9317           case 5:  // result = lea base(cond, cond*4)
9318           case 8:  // result = lea base(    , cond*8)
9319           case 9:  // result = lea base(cond, cond*8)
9320             isFastMultiplier = true;
9321             break;
9322           }
9323         }
9324
9325         if (isFastMultiplier) {
9326           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9327           SDValue Cond = N->getOperand(3);
9328           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9329                              DAG.getConstant(CC, MVT::i8), Cond);
9330           // Zero extend the condition if needed.
9331           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9332                              Cond);
9333           // Scale the condition by the difference.
9334           if (Diff != 1)
9335             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9336                                DAG.getConstant(Diff, Cond.getValueType()));
9337
9338           // Add the base if non-zero.
9339           if (FalseC->getAPIntValue() != 0)
9340             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9341                                SDValue(FalseC, 0));
9342           if (N->getNumValues() == 2)  // Dead flag value?
9343             return DCI.CombineTo(N, Cond, SDValue());
9344           return Cond;
9345         }
9346       }
9347     }
9348   }
9349   return SDValue();
9350 }
9351
9352
9353 /// PerformMulCombine - Optimize a single multiply with constant into two
9354 /// in order to implement it with two cheaper instructions, e.g.
9355 /// LEA + SHL, LEA + LEA.
9356 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9357                                  TargetLowering::DAGCombinerInfo &DCI) {
9358   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9359     return SDValue();
9360
9361   EVT VT = N->getValueType(0);
9362   if (VT != MVT::i64)
9363     return SDValue();
9364
9365   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9366   if (!C)
9367     return SDValue();
9368   uint64_t MulAmt = C->getZExtValue();
9369   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9370     return SDValue();
9371
9372   uint64_t MulAmt1 = 0;
9373   uint64_t MulAmt2 = 0;
9374   if ((MulAmt % 9) == 0) {
9375     MulAmt1 = 9;
9376     MulAmt2 = MulAmt / 9;
9377   } else if ((MulAmt % 5) == 0) {
9378     MulAmt1 = 5;
9379     MulAmt2 = MulAmt / 5;
9380   } else if ((MulAmt % 3) == 0) {
9381     MulAmt1 = 3;
9382     MulAmt2 = MulAmt / 3;
9383   }
9384   if (MulAmt2 &&
9385       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9386     DebugLoc DL = N->getDebugLoc();
9387
9388     if (isPowerOf2_64(MulAmt2) &&
9389         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9390       // If second multiplifer is pow2, issue it first. We want the multiply by
9391       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9392       // is an add.
9393       std::swap(MulAmt1, MulAmt2);
9394
9395     SDValue NewMul;
9396     if (isPowerOf2_64(MulAmt1))
9397       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9398                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9399     else
9400       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9401                            DAG.getConstant(MulAmt1, VT));
9402
9403     if (isPowerOf2_64(MulAmt2))
9404       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9405                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9406     else
9407       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9408                            DAG.getConstant(MulAmt2, VT));
9409
9410     // Do not add new nodes to DAG combiner worklist.
9411     DCI.CombineTo(N, NewMul, false);
9412   }
9413   return SDValue();
9414 }
9415
9416 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9417   SDValue N0 = N->getOperand(0);
9418   SDValue N1 = N->getOperand(1);
9419   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9420   EVT VT = N0.getValueType();
9421
9422   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9423   // since the result of setcc_c is all zero's or all ones.
9424   if (N1C && N0.getOpcode() == ISD::AND &&
9425       N0.getOperand(1).getOpcode() == ISD::Constant) {
9426     SDValue N00 = N0.getOperand(0);
9427     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9428         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9429           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9430          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9431       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9432       APInt ShAmt = N1C->getAPIntValue();
9433       Mask = Mask.shl(ShAmt);
9434       if (Mask != 0)
9435         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9436                            N00, DAG.getConstant(Mask, VT));
9437     }
9438   }
9439
9440   return SDValue();
9441 }
9442
9443 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9444 ///                       when possible.
9445 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9446                                    const X86Subtarget *Subtarget) {
9447   EVT VT = N->getValueType(0);
9448   if (!VT.isVector() && VT.isInteger() &&
9449       N->getOpcode() == ISD::SHL)
9450     return PerformSHLCombine(N, DAG);
9451
9452   // On X86 with SSE2 support, we can transform this to a vector shift if
9453   // all elements are shifted by the same amount.  We can't do this in legalize
9454   // because the a constant vector is typically transformed to a constant pool
9455   // so we have no knowledge of the shift amount.
9456   if (!Subtarget->hasSSE2())
9457     return SDValue();
9458
9459   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9460     return SDValue();
9461
9462   SDValue ShAmtOp = N->getOperand(1);
9463   EVT EltVT = VT.getVectorElementType();
9464   DebugLoc DL = N->getDebugLoc();
9465   SDValue BaseShAmt = SDValue();
9466   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9467     unsigned NumElts = VT.getVectorNumElements();
9468     unsigned i = 0;
9469     for (; i != NumElts; ++i) {
9470       SDValue Arg = ShAmtOp.getOperand(i);
9471       if (Arg.getOpcode() == ISD::UNDEF) continue;
9472       BaseShAmt = Arg;
9473       break;
9474     }
9475     for (; i != NumElts; ++i) {
9476       SDValue Arg = ShAmtOp.getOperand(i);
9477       if (Arg.getOpcode() == ISD::UNDEF) continue;
9478       if (Arg != BaseShAmt) {
9479         return SDValue();
9480       }
9481     }
9482   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9483              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9484     SDValue InVec = ShAmtOp.getOperand(0);
9485     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9486       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9487       unsigned i = 0;
9488       for (; i != NumElts; ++i) {
9489         SDValue Arg = InVec.getOperand(i);
9490         if (Arg.getOpcode() == ISD::UNDEF) continue;
9491         BaseShAmt = Arg;
9492         break;
9493       }
9494     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9495        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9496          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9497          if (C->getZExtValue() == SplatIdx)
9498            BaseShAmt = InVec.getOperand(1);
9499        }
9500     }
9501     if (BaseShAmt.getNode() == 0)
9502       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9503                               DAG.getIntPtrConstant(0));
9504   } else
9505     return SDValue();
9506
9507   // The shift amount is an i32.
9508   if (EltVT.bitsGT(MVT::i32))
9509     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9510   else if (EltVT.bitsLT(MVT::i32))
9511     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9512
9513   // The shift amount is identical so we can do a vector shift.
9514   SDValue  ValOp = N->getOperand(0);
9515   switch (N->getOpcode()) {
9516   default:
9517     llvm_unreachable("Unknown shift opcode!");
9518     break;
9519   case ISD::SHL:
9520     if (VT == MVT::v2i64)
9521       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9522                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9523                          ValOp, BaseShAmt);
9524     if (VT == MVT::v4i32)
9525       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9526                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9527                          ValOp, BaseShAmt);
9528     if (VT == MVT::v8i16)
9529       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9530                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9531                          ValOp, BaseShAmt);
9532     break;
9533   case ISD::SRA:
9534     if (VT == MVT::v4i32)
9535       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9536                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9537                          ValOp, BaseShAmt);
9538     if (VT == MVT::v8i16)
9539       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9540                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9541                          ValOp, BaseShAmt);
9542     break;
9543   case ISD::SRL:
9544     if (VT == MVT::v2i64)
9545       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9546                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9547                          ValOp, BaseShAmt);
9548     if (VT == MVT::v4i32)
9549       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9550                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9551                          ValOp, BaseShAmt);
9552     if (VT ==  MVT::v8i16)
9553       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9554                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9555                          ValOp, BaseShAmt);
9556     break;
9557   }
9558   return SDValue();
9559 }
9560
9561 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9562                                 const X86Subtarget *Subtarget) {
9563   EVT VT = N->getValueType(0);
9564   if (VT != MVT::i64 || !Subtarget->is64Bit())
9565     return SDValue();
9566
9567   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9568   SDValue N0 = N->getOperand(0);
9569   SDValue N1 = N->getOperand(1);
9570   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9571     std::swap(N0, N1);
9572   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9573     return SDValue();
9574
9575   SDValue ShAmt0 = N0.getOperand(1);
9576   if (ShAmt0.getValueType() != MVT::i8)
9577     return SDValue();
9578   SDValue ShAmt1 = N1.getOperand(1);
9579   if (ShAmt1.getValueType() != MVT::i8)
9580     return SDValue();
9581   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9582     ShAmt0 = ShAmt0.getOperand(0);
9583   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9584     ShAmt1 = ShAmt1.getOperand(0);
9585
9586   DebugLoc DL = N->getDebugLoc();
9587   unsigned Opc = X86ISD::SHLD;
9588   SDValue Op0 = N0.getOperand(0);
9589   SDValue Op1 = N1.getOperand(0);
9590   if (ShAmt0.getOpcode() == ISD::SUB) {
9591     Opc = X86ISD::SHRD;
9592     std::swap(Op0, Op1);
9593     std::swap(ShAmt0, ShAmt1);
9594   }
9595
9596   if (ShAmt1.getOpcode() == ISD::SUB) {
9597     SDValue Sum = ShAmt1.getOperand(0);
9598     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9599       if (SumC->getSExtValue() == 64 &&
9600           ShAmt1.getOperand(1) == ShAmt0)
9601         return DAG.getNode(Opc, DL, VT,
9602                            Op0, Op1,
9603                            DAG.getNode(ISD::TRUNCATE, DL,
9604                                        MVT::i8, ShAmt0));
9605     }
9606   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9607     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9608     if (ShAmt0C &&
9609         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9610       return DAG.getNode(Opc, DL, VT,
9611                          N0.getOperand(0), N1.getOperand(0),
9612                          DAG.getNode(ISD::TRUNCATE, DL,
9613                                        MVT::i8, ShAmt0));
9614   }
9615
9616   return SDValue();
9617 }
9618
9619 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9620 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9621                                    const X86Subtarget *Subtarget) {
9622   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9623   // the FP state in cases where an emms may be missing.
9624   // A preferable solution to the general problem is to figure out the right
9625   // places to insert EMMS.  This qualifies as a quick hack.
9626
9627   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9628   StoreSDNode *St = cast<StoreSDNode>(N);
9629   EVT VT = St->getValue().getValueType();
9630   if (VT.getSizeInBits() != 64)
9631     return SDValue();
9632
9633   const Function *F = DAG.getMachineFunction().getFunction();
9634   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9635   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9636     && Subtarget->hasSSE2();
9637   if ((VT.isVector() ||
9638        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9639       isa<LoadSDNode>(St->getValue()) &&
9640       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9641       St->getChain().hasOneUse() && !St->isVolatile()) {
9642     SDNode* LdVal = St->getValue().getNode();
9643     LoadSDNode *Ld = 0;
9644     int TokenFactorIndex = -1;
9645     SmallVector<SDValue, 8> Ops;
9646     SDNode* ChainVal = St->getChain().getNode();
9647     // Must be a store of a load.  We currently handle two cases:  the load
9648     // is a direct child, and it's under an intervening TokenFactor.  It is
9649     // possible to dig deeper under nested TokenFactors.
9650     if (ChainVal == LdVal)
9651       Ld = cast<LoadSDNode>(St->getChain());
9652     else if (St->getValue().hasOneUse() &&
9653              ChainVal->getOpcode() == ISD::TokenFactor) {
9654       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9655         if (ChainVal->getOperand(i).getNode() == LdVal) {
9656           TokenFactorIndex = i;
9657           Ld = cast<LoadSDNode>(St->getValue());
9658         } else
9659           Ops.push_back(ChainVal->getOperand(i));
9660       }
9661     }
9662
9663     if (!Ld || !ISD::isNormalLoad(Ld))
9664       return SDValue();
9665
9666     // If this is not the MMX case, i.e. we are just turning i64 load/store
9667     // into f64 load/store, avoid the transformation if there are multiple
9668     // uses of the loaded value.
9669     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9670       return SDValue();
9671
9672     DebugLoc LdDL = Ld->getDebugLoc();
9673     DebugLoc StDL = N->getDebugLoc();
9674     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9675     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9676     // pair instead.
9677     if (Subtarget->is64Bit() || F64IsLegal) {
9678       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9679       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9680                                   Ld->getBasePtr(), Ld->getSrcValue(),
9681                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9682                                   Ld->isNonTemporal(), Ld->getAlignment());
9683       SDValue NewChain = NewLd.getValue(1);
9684       if (TokenFactorIndex != -1) {
9685         Ops.push_back(NewChain);
9686         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9687                                Ops.size());
9688       }
9689       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9690                           St->getSrcValue(), St->getSrcValueOffset(),
9691                           St->isVolatile(), St->isNonTemporal(),
9692                           St->getAlignment());
9693     }
9694
9695     // Otherwise, lower to two pairs of 32-bit loads / stores.
9696     SDValue LoAddr = Ld->getBasePtr();
9697     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9698                                  DAG.getConstant(4, MVT::i32));
9699
9700     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9701                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9702                                Ld->isVolatile(), Ld->isNonTemporal(),
9703                                Ld->getAlignment());
9704     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9705                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9706                                Ld->isVolatile(), Ld->isNonTemporal(),
9707                                MinAlign(Ld->getAlignment(), 4));
9708
9709     SDValue NewChain = LoLd.getValue(1);
9710     if (TokenFactorIndex != -1) {
9711       Ops.push_back(LoLd);
9712       Ops.push_back(HiLd);
9713       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9714                              Ops.size());
9715     }
9716
9717     LoAddr = St->getBasePtr();
9718     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9719                          DAG.getConstant(4, MVT::i32));
9720
9721     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9722                                 St->getSrcValue(), St->getSrcValueOffset(),
9723                                 St->isVolatile(), St->isNonTemporal(),
9724                                 St->getAlignment());
9725     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9726                                 St->getSrcValue(),
9727                                 St->getSrcValueOffset() + 4,
9728                                 St->isVolatile(),
9729                                 St->isNonTemporal(),
9730                                 MinAlign(St->getAlignment(), 4));
9731     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9732   }
9733   return SDValue();
9734 }
9735
9736 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9737 /// X86ISD::FXOR nodes.
9738 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9739   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9740   // F[X]OR(0.0, x) -> x
9741   // F[X]OR(x, 0.0) -> x
9742   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9743     if (C->getValueAPF().isPosZero())
9744       return N->getOperand(1);
9745   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9746     if (C->getValueAPF().isPosZero())
9747       return N->getOperand(0);
9748   return SDValue();
9749 }
9750
9751 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9752 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9753   // FAND(0.0, x) -> 0.0
9754   // FAND(x, 0.0) -> 0.0
9755   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9756     if (C->getValueAPF().isPosZero())
9757       return N->getOperand(0);
9758   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9759     if (C->getValueAPF().isPosZero())
9760       return N->getOperand(1);
9761   return SDValue();
9762 }
9763
9764 static SDValue PerformBTCombine(SDNode *N,
9765                                 SelectionDAG &DAG,
9766                                 TargetLowering::DAGCombinerInfo &DCI) {
9767   // BT ignores high bits in the bit index operand.
9768   SDValue Op1 = N->getOperand(1);
9769   if (Op1.hasOneUse()) {
9770     unsigned BitWidth = Op1.getValueSizeInBits();
9771     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9772     APInt KnownZero, KnownOne;
9773     TargetLowering::TargetLoweringOpt TLO(DAG);
9774     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9775     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9776         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9777       DCI.CommitTargetLoweringOpt(TLO);
9778   }
9779   return SDValue();
9780 }
9781
9782 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9783   SDValue Op = N->getOperand(0);
9784   if (Op.getOpcode() == ISD::BIT_CONVERT)
9785     Op = Op.getOperand(0);
9786   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9787   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9788       VT.getVectorElementType().getSizeInBits() ==
9789       OpVT.getVectorElementType().getSizeInBits()) {
9790     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9791   }
9792   return SDValue();
9793 }
9794
9795 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9796 // Locked instructions, in turn, have implicit fence semantics (all memory
9797 // operations are flushed before issuing the locked instruction, and the
9798 // are not buffered), so we can fold away the common pattern of
9799 // fence-atomic-fence.
9800 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9801   SDValue atomic = N->getOperand(0);
9802   switch (atomic.getOpcode()) {
9803     case ISD::ATOMIC_CMP_SWAP:
9804     case ISD::ATOMIC_SWAP:
9805     case ISD::ATOMIC_LOAD_ADD:
9806     case ISD::ATOMIC_LOAD_SUB:
9807     case ISD::ATOMIC_LOAD_AND:
9808     case ISD::ATOMIC_LOAD_OR:
9809     case ISD::ATOMIC_LOAD_XOR:
9810     case ISD::ATOMIC_LOAD_NAND:
9811     case ISD::ATOMIC_LOAD_MIN:
9812     case ISD::ATOMIC_LOAD_MAX:
9813     case ISD::ATOMIC_LOAD_UMIN:
9814     case ISD::ATOMIC_LOAD_UMAX:
9815       break;
9816     default:
9817       return SDValue();
9818   }
9819
9820   SDValue fence = atomic.getOperand(0);
9821   if (fence.getOpcode() != ISD::MEMBARRIER)
9822     return SDValue();
9823
9824   switch (atomic.getOpcode()) {
9825     case ISD::ATOMIC_CMP_SWAP:
9826       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9827                                     atomic.getOperand(1), atomic.getOperand(2),
9828                                     atomic.getOperand(3));
9829     case ISD::ATOMIC_SWAP:
9830     case ISD::ATOMIC_LOAD_ADD:
9831     case ISD::ATOMIC_LOAD_SUB:
9832     case ISD::ATOMIC_LOAD_AND:
9833     case ISD::ATOMIC_LOAD_OR:
9834     case ISD::ATOMIC_LOAD_XOR:
9835     case ISD::ATOMIC_LOAD_NAND:
9836     case ISD::ATOMIC_LOAD_MIN:
9837     case ISD::ATOMIC_LOAD_MAX:
9838     case ISD::ATOMIC_LOAD_UMIN:
9839     case ISD::ATOMIC_LOAD_UMAX:
9840       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9841                                     atomic.getOperand(1), atomic.getOperand(2));
9842     default:
9843       return SDValue();
9844   }
9845 }
9846
9847 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9848   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9849   //           (and (i32 x86isd::setcc_carry), 1)
9850   // This eliminates the zext. This transformation is necessary because
9851   // ISD::SETCC is always legalized to i8.
9852   DebugLoc dl = N->getDebugLoc();
9853   SDValue N0 = N->getOperand(0);
9854   EVT VT = N->getValueType(0);
9855   if (N0.getOpcode() == ISD::AND &&
9856       N0.hasOneUse() &&
9857       N0.getOperand(0).hasOneUse()) {
9858     SDValue N00 = N0.getOperand(0);
9859     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9860       return SDValue();
9861     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9862     if (!C || C->getZExtValue() != 1)
9863       return SDValue();
9864     return DAG.getNode(ISD::AND, dl, VT,
9865                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9866                                    N00.getOperand(0), N00.getOperand(1)),
9867                        DAG.getConstant(1, VT));
9868   }
9869
9870   return SDValue();
9871 }
9872
9873 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9874                                              DAGCombinerInfo &DCI) const {
9875   SelectionDAG &DAG = DCI.DAG;
9876   switch (N->getOpcode()) {
9877   default: break;
9878   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9879   case ISD::EXTRACT_VECTOR_ELT:
9880                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
9881   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9882   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9883   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9884   case ISD::SHL:
9885   case ISD::SRA:
9886   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9887   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9888   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9889   case X86ISD::FXOR:
9890   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9891   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9892   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9893   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9894   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9895   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9896   }
9897
9898   return SDValue();
9899 }
9900
9901 //===----------------------------------------------------------------------===//
9902 //                           X86 Inline Assembly Support
9903 //===----------------------------------------------------------------------===//
9904
9905 static bool LowerToBSwap(CallInst *CI) {
9906   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9907   // we will turn this bswap into something that will be lowered to logical ops
9908   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9909   // so don't worry about this.
9910
9911   // Verify this is a simple bswap.
9912   if (CI->getNumOperands() != 2 ||
9913       CI->getType() != CI->getOperand(1)->getType() ||
9914       !CI->getType()->isIntegerTy())
9915     return false;
9916
9917   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9918   if (!Ty || Ty->getBitWidth() % 16 != 0)
9919     return false;
9920
9921   // Okay, we can do this xform, do so now.
9922   const Type *Tys[] = { Ty };
9923   Module *M = CI->getParent()->getParent()->getParent();
9924   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9925
9926   Value *Op = CI->getOperand(1);
9927   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9928
9929   CI->replaceAllUsesWith(Op);
9930   CI->eraseFromParent();
9931   return true;
9932 }
9933
9934 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9935   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9936   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9937
9938   std::string AsmStr = IA->getAsmString();
9939
9940   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9941   SmallVector<StringRef, 4> AsmPieces;
9942   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9943
9944   switch (AsmPieces.size()) {
9945   default: return false;
9946   case 1:
9947     AsmStr = AsmPieces[0];
9948     AsmPieces.clear();
9949     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9950
9951     // bswap $0
9952     if (AsmPieces.size() == 2 &&
9953         (AsmPieces[0] == "bswap" ||
9954          AsmPieces[0] == "bswapq" ||
9955          AsmPieces[0] == "bswapl") &&
9956         (AsmPieces[1] == "$0" ||
9957          AsmPieces[1] == "${0:q}")) {
9958       // No need to check constraints, nothing other than the equivalent of
9959       // "=r,0" would be valid here.
9960       return LowerToBSwap(CI);
9961     }
9962     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9963     if (CI->getType()->isIntegerTy(16) &&
9964         AsmPieces.size() == 3 &&
9965         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
9966         AsmPieces[1] == "$$8," &&
9967         AsmPieces[2] == "${0:w}" &&
9968         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
9969       AsmPieces.clear();
9970       const std::string &Constraints = IA->getConstraintString();
9971       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
9972       std::sort(AsmPieces.begin(), AsmPieces.end());
9973       if (AsmPieces.size() == 4 &&
9974           AsmPieces[0] == "~{cc}" &&
9975           AsmPieces[1] == "~{dirflag}" &&
9976           AsmPieces[2] == "~{flags}" &&
9977           AsmPieces[3] == "~{fpsr}") {
9978         return LowerToBSwap(CI);
9979       }
9980     }
9981     break;
9982   case 3:
9983     if (CI->getType()->isIntegerTy(64) &&
9984         Constraints.size() >= 2 &&
9985         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9986         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9987       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9988       SmallVector<StringRef, 4> Words;
9989       SplitString(AsmPieces[0], Words, " \t");
9990       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9991         Words.clear();
9992         SplitString(AsmPieces[1], Words, " \t");
9993         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9994           Words.clear();
9995           SplitString(AsmPieces[2], Words, " \t,");
9996           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9997               Words[2] == "%edx") {
9998             return LowerToBSwap(CI);
9999           }
10000         }
10001       }
10002     }
10003     break;
10004   }
10005   return false;
10006 }
10007
10008
10009
10010 /// getConstraintType - Given a constraint letter, return the type of
10011 /// constraint it is for this target.
10012 X86TargetLowering::ConstraintType
10013 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10014   if (Constraint.size() == 1) {
10015     switch (Constraint[0]) {
10016     case 'A':
10017       return C_Register;
10018     case 'f':
10019     case 'r':
10020     case 'R':
10021     case 'l':
10022     case 'q':
10023     case 'Q':
10024     case 'x':
10025     case 'y':
10026     case 'Y':
10027       return C_RegisterClass;
10028     case 'e':
10029     case 'Z':
10030       return C_Other;
10031     default:
10032       break;
10033     }
10034   }
10035   return TargetLowering::getConstraintType(Constraint);
10036 }
10037
10038 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10039 /// with another that has more specific requirements based on the type of the
10040 /// corresponding operand.
10041 const char *X86TargetLowering::
10042 LowerXConstraint(EVT ConstraintVT) const {
10043   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10044   // 'f' like normal targets.
10045   if (ConstraintVT.isFloatingPoint()) {
10046     if (Subtarget->hasSSE2())
10047       return "Y";
10048     if (Subtarget->hasSSE1())
10049       return "x";
10050   }
10051
10052   return TargetLowering::LowerXConstraint(ConstraintVT);
10053 }
10054
10055 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10056 /// vector.  If it is invalid, don't add anything to Ops.
10057 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10058                                                      char Constraint,
10059                                                      bool hasMemory,
10060                                                      std::vector<SDValue>&Ops,
10061                                                      SelectionDAG &DAG) const {
10062   SDValue Result(0, 0);
10063
10064   switch (Constraint) {
10065   default: break;
10066   case 'I':
10067     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10068       if (C->getZExtValue() <= 31) {
10069         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10070         break;
10071       }
10072     }
10073     return;
10074   case 'J':
10075     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10076       if (C->getZExtValue() <= 63) {
10077         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10078         break;
10079       }
10080     }
10081     return;
10082   case 'K':
10083     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10084       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10085         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10086         break;
10087       }
10088     }
10089     return;
10090   case 'N':
10091     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10092       if (C->getZExtValue() <= 255) {
10093         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10094         break;
10095       }
10096     }
10097     return;
10098   case 'e': {
10099     // 32-bit signed value
10100     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10101       const ConstantInt *CI = C->getConstantIntValue();
10102       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10103                                   C->getSExtValue())) {
10104         // Widen to 64 bits here to get it sign extended.
10105         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10106         break;
10107       }
10108     // FIXME gcc accepts some relocatable values here too, but only in certain
10109     // memory models; it's complicated.
10110     }
10111     return;
10112   }
10113   case 'Z': {
10114     // 32-bit unsigned value
10115     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10116       const ConstantInt *CI = C->getConstantIntValue();
10117       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10118                                   C->getZExtValue())) {
10119         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10120         break;
10121       }
10122     }
10123     // FIXME gcc accepts some relocatable values here too, but only in certain
10124     // memory models; it's complicated.
10125     return;
10126   }
10127   case 'i': {
10128     // Literal immediates are always ok.
10129     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10130       // Widen to 64 bits here to get it sign extended.
10131       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10132       break;
10133     }
10134
10135     // If we are in non-pic codegen mode, we allow the address of a global (with
10136     // an optional displacement) to be used with 'i'.
10137     GlobalAddressSDNode *GA = 0;
10138     int64_t Offset = 0;
10139
10140     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10141     while (1) {
10142       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10143         Offset += GA->getOffset();
10144         break;
10145       } else if (Op.getOpcode() == ISD::ADD) {
10146         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10147           Offset += C->getZExtValue();
10148           Op = Op.getOperand(0);
10149           continue;
10150         }
10151       } else if (Op.getOpcode() == ISD::SUB) {
10152         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10153           Offset += -C->getZExtValue();
10154           Op = Op.getOperand(0);
10155           continue;
10156         }
10157       }
10158
10159       // Otherwise, this isn't something we can handle, reject it.
10160       return;
10161     }
10162
10163     GlobalValue *GV = GA->getGlobal();
10164     // If we require an extra load to get this address, as in PIC mode, we
10165     // can't accept it.
10166     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10167                                                         getTargetMachine())))
10168       return;
10169
10170     if (hasMemory)
10171       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
10172     else
10173       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
10174     Result = Op;
10175     break;
10176   }
10177   }
10178
10179   if (Result.getNode()) {
10180     Ops.push_back(Result);
10181     return;
10182   }
10183   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
10184                                                       Ops, DAG);
10185 }
10186
10187 std::vector<unsigned> X86TargetLowering::
10188 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10189                                   EVT VT) const {
10190   if (Constraint.size() == 1) {
10191     // FIXME: not handling fp-stack yet!
10192     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10193     default: break;  // Unknown constraint letter
10194     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10195       if (Subtarget->is64Bit()) {
10196         if (VT == MVT::i32)
10197           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10198                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10199                                        X86::R10D,X86::R11D,X86::R12D,
10200                                        X86::R13D,X86::R14D,X86::R15D,
10201                                        X86::EBP, X86::ESP, 0);
10202         else if (VT == MVT::i16)
10203           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10204                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10205                                        X86::R10W,X86::R11W,X86::R12W,
10206                                        X86::R13W,X86::R14W,X86::R15W,
10207                                        X86::BP,  X86::SP, 0);
10208         else if (VT == MVT::i8)
10209           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10210                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10211                                        X86::R10B,X86::R11B,X86::R12B,
10212                                        X86::R13B,X86::R14B,X86::R15B,
10213                                        X86::BPL, X86::SPL, 0);
10214
10215         else if (VT == MVT::i64)
10216           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10217                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10218                                        X86::R10, X86::R11, X86::R12,
10219                                        X86::R13, X86::R14, X86::R15,
10220                                        X86::RBP, X86::RSP, 0);
10221
10222         break;
10223       }
10224       // 32-bit fallthrough
10225     case 'Q':   // Q_REGS
10226       if (VT == MVT::i32)
10227         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10228       else if (VT == MVT::i16)
10229         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10230       else if (VT == MVT::i8)
10231         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10232       else if (VT == MVT::i64)
10233         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10234       break;
10235     }
10236   }
10237
10238   return std::vector<unsigned>();
10239 }
10240
10241 std::pair<unsigned, const TargetRegisterClass*>
10242 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10243                                                 EVT VT) const {
10244   // First, see if this is a constraint that directly corresponds to an LLVM
10245   // register class.
10246   if (Constraint.size() == 1) {
10247     // GCC Constraint Letters
10248     switch (Constraint[0]) {
10249     default: break;
10250     case 'r':   // GENERAL_REGS
10251     case 'l':   // INDEX_REGS
10252       if (VT == MVT::i8)
10253         return std::make_pair(0U, X86::GR8RegisterClass);
10254       if (VT == MVT::i16)
10255         return std::make_pair(0U, X86::GR16RegisterClass);
10256       if (VT == MVT::i32 || !Subtarget->is64Bit())
10257         return std::make_pair(0U, X86::GR32RegisterClass);
10258       return std::make_pair(0U, X86::GR64RegisterClass);
10259     case 'R':   // LEGACY_REGS
10260       if (VT == MVT::i8)
10261         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10262       if (VT == MVT::i16)
10263         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10264       if (VT == MVT::i32 || !Subtarget->is64Bit())
10265         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10266       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10267     case 'f':  // FP Stack registers.
10268       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10269       // value to the correct fpstack register class.
10270       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10271         return std::make_pair(0U, X86::RFP32RegisterClass);
10272       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10273         return std::make_pair(0U, X86::RFP64RegisterClass);
10274       return std::make_pair(0U, X86::RFP80RegisterClass);
10275     case 'y':   // MMX_REGS if MMX allowed.
10276       if (!Subtarget->hasMMX()) break;
10277       return std::make_pair(0U, X86::VR64RegisterClass);
10278     case 'Y':   // SSE_REGS if SSE2 allowed
10279       if (!Subtarget->hasSSE2()) break;
10280       // FALL THROUGH.
10281     case 'x':   // SSE_REGS if SSE1 allowed
10282       if (!Subtarget->hasSSE1()) break;
10283
10284       switch (VT.getSimpleVT().SimpleTy) {
10285       default: break;
10286       // Scalar SSE types.
10287       case MVT::f32:
10288       case MVT::i32:
10289         return std::make_pair(0U, X86::FR32RegisterClass);
10290       case MVT::f64:
10291       case MVT::i64:
10292         return std::make_pair(0U, X86::FR64RegisterClass);
10293       // Vector types.
10294       case MVT::v16i8:
10295       case MVT::v8i16:
10296       case MVT::v4i32:
10297       case MVT::v2i64:
10298       case MVT::v4f32:
10299       case MVT::v2f64:
10300         return std::make_pair(0U, X86::VR128RegisterClass);
10301       }
10302       break;
10303     }
10304   }
10305
10306   // Use the default implementation in TargetLowering to convert the register
10307   // constraint into a member of a register class.
10308   std::pair<unsigned, const TargetRegisterClass*> Res;
10309   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10310
10311   // Not found as a standard register?
10312   if (Res.second == 0) {
10313     // Map st(0) -> st(7) -> ST0
10314     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10315         tolower(Constraint[1]) == 's' &&
10316         tolower(Constraint[2]) == 't' &&
10317         Constraint[3] == '(' &&
10318         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10319         Constraint[5] == ')' &&
10320         Constraint[6] == '}') {
10321
10322       Res.first = X86::ST0+Constraint[4]-'0';
10323       Res.second = X86::RFP80RegisterClass;
10324       return Res;
10325     }
10326
10327     // GCC allows "st(0)" to be called just plain "st".
10328     if (StringRef("{st}").equals_lower(Constraint)) {
10329       Res.first = X86::ST0;
10330       Res.second = X86::RFP80RegisterClass;
10331       return Res;
10332     }
10333
10334     // flags -> EFLAGS
10335     if (StringRef("{flags}").equals_lower(Constraint)) {
10336       Res.first = X86::EFLAGS;
10337       Res.second = X86::CCRRegisterClass;
10338       return Res;
10339     }
10340
10341     // 'A' means EAX + EDX.
10342     if (Constraint == "A") {
10343       Res.first = X86::EAX;
10344       Res.second = X86::GR32_ADRegisterClass;
10345       return Res;
10346     }
10347     return Res;
10348   }
10349
10350   // Otherwise, check to see if this is a register class of the wrong value
10351   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10352   // turn into {ax},{dx}.
10353   if (Res.second->hasType(VT))
10354     return Res;   // Correct type already, nothing to do.
10355
10356   // All of the single-register GCC register classes map their values onto
10357   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10358   // really want an 8-bit or 32-bit register, map to the appropriate register
10359   // class and return the appropriate register.
10360   if (Res.second == X86::GR16RegisterClass) {
10361     if (VT == MVT::i8) {
10362       unsigned DestReg = 0;
10363       switch (Res.first) {
10364       default: break;
10365       case X86::AX: DestReg = X86::AL; break;
10366       case X86::DX: DestReg = X86::DL; break;
10367       case X86::CX: DestReg = X86::CL; break;
10368       case X86::BX: DestReg = X86::BL; break;
10369       }
10370       if (DestReg) {
10371         Res.first = DestReg;
10372         Res.second = X86::GR8RegisterClass;
10373       }
10374     } else if (VT == MVT::i32) {
10375       unsigned DestReg = 0;
10376       switch (Res.first) {
10377       default: break;
10378       case X86::AX: DestReg = X86::EAX; break;
10379       case X86::DX: DestReg = X86::EDX; break;
10380       case X86::CX: DestReg = X86::ECX; break;
10381       case X86::BX: DestReg = X86::EBX; break;
10382       case X86::SI: DestReg = X86::ESI; break;
10383       case X86::DI: DestReg = X86::EDI; break;
10384       case X86::BP: DestReg = X86::EBP; break;
10385       case X86::SP: DestReg = X86::ESP; break;
10386       }
10387       if (DestReg) {
10388         Res.first = DestReg;
10389         Res.second = X86::GR32RegisterClass;
10390       }
10391     } else if (VT == MVT::i64) {
10392       unsigned DestReg = 0;
10393       switch (Res.first) {
10394       default: break;
10395       case X86::AX: DestReg = X86::RAX; break;
10396       case X86::DX: DestReg = X86::RDX; break;
10397       case X86::CX: DestReg = X86::RCX; break;
10398       case X86::BX: DestReg = X86::RBX; break;
10399       case X86::SI: DestReg = X86::RSI; break;
10400       case X86::DI: DestReg = X86::RDI; break;
10401       case X86::BP: DestReg = X86::RBP; break;
10402       case X86::SP: DestReg = X86::RSP; break;
10403       }
10404       if (DestReg) {
10405         Res.first = DestReg;
10406         Res.second = X86::GR64RegisterClass;
10407       }
10408     }
10409   } else if (Res.second == X86::FR32RegisterClass ||
10410              Res.second == X86::FR64RegisterClass ||
10411              Res.second == X86::VR128RegisterClass) {
10412     // Handle references to XMM physical registers that got mapped into the
10413     // wrong class.  This can happen with constraints like {xmm0} where the
10414     // target independent register mapper will just pick the first match it can
10415     // find, ignoring the required type.
10416     if (VT == MVT::f32)
10417       Res.second = X86::FR32RegisterClass;
10418     else if (VT == MVT::f64)
10419       Res.second = X86::FR64RegisterClass;
10420     else if (X86::VR128RegisterClass->hasType(VT))
10421       Res.second = X86::VR128RegisterClass;
10422   }
10423
10424   return Res;
10425 }