lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Support/raw_ostream.h"
  51 using namespace llvm;
  52
  53 STATISTIC(NumTailCalls, "Number of tail calls");
  54
  55 static cl::opt<bool>
  56 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  57
  58 // Disable16Bit - 16-bit operations typically have a larger encoding than
  59 // corresponding 32-bit instructions, and 16-bit code is slow on some
  60 // processors. This is an experimental flag to disable 16-bit operations
  61 // (which forces them to be Legalized to 32-bit operations).
  62 static cl::opt<bool>
  63 Disable16Bit("disable-16bit", cl::Hidden,
  64              cl::desc("Disable use of 16-bit instructions"));
  65
  66 // Forward declarations.
  67 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  68                        SDValue V2);
  69
  70 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  71   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  72   default: llvm_unreachable("unknown subtarget type");
  73   case X86Subtarget::isDarwin:
  74     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  75       return new X8664_MachoTargetObjectFile();
  76     return new X8632_MachoTargetObjectFile();
  77   case X86Subtarget::isELF:
  78     return new TargetLoweringObjectFileELF();
  79   case X86Subtarget::isMingw:
  80   case X86Subtarget::isCygwin:
  81   case X86Subtarget::isWindows:
  82     return new TargetLoweringObjectFileCOFF();
  83   }
  84
  85 }
  86
  87 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  88   : TargetLowering(TM, createTLOF(TM)) {
  89   Subtarget = &TM.getSubtarget<X86Subtarget>();
  90   X86ScalarSSEf64 = Subtarget->hasSSE2();
  91   X86ScalarSSEf32 = Subtarget->hasSSE1();
  92   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  93
  94   RegInfo = TM.getRegisterInfo();
  95   TD = getTargetData();
  96
  97   // Set up the TargetLowering object.
  98
  99   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 100   setShiftAmountType(MVT::i8);
 101   setBooleanContents(ZeroOrOneBooleanContent);
 102   setSchedulingPreference(SchedulingForRegPressure);
 103   setStackPointerRegisterToSaveRestore(X86StackPtr);
 104
 105   if (Subtarget->isTargetDarwin()) {
 106     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 107     setUseUnderscoreSetJmp(false);
 108     setUseUnderscoreLongJmp(false);
 109   } else if (Subtarget->isTargetMingw()) {
 110     // MS runtime is weird: it exports _setjmp, but longjmp!
 111     setUseUnderscoreSetJmp(true);
 112     setUseUnderscoreLongJmp(false);
 113   } else {
 114     setUseUnderscoreSetJmp(true);
 115     setUseUnderscoreLongJmp(true);
 116   }
 117
 118   // Set up the register classes.
 119   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 120   if (!Disable16Bit)
 121     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 122   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 123   if (Subtarget->is64Bit())
 124     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 125
 126   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 127
 128   // We don't accept any truncstore of integer registers.
 129   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 130   if (!Disable16Bit)
 131     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 132   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 133   if (!Disable16Bit)
 134     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 135   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 136   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 137
 138   // SETOEQ and SETUNE require checking two conditions.
 139   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 140   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 141   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 142   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 143   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 144   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 145
 146   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 147   // operation.
 148   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 149   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 150   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 151
 152   if (Subtarget->is64Bit()) {
 153     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 154     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 155   } else if (!UseSoftFloat) {
 156     if (X86ScalarSSEf64) {
 157       // We have an impenetrably clever algorithm for ui64->double only.
 158       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 159     }
 160     // We have an algorithm for SSE2, and we turn this into a 64-bit
 161     // FILD for other targets.
 162     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 163   }
 164
 165   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 166   // this operation.
 167   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 168   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 169
 170   if (!UseSoftFloat) {
 171     // SSE has no i16 to fp conversion, only i32
 172     if (X86ScalarSSEf32) {
 173       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 174       // f32 and f64 cases are Legal, f80 case is not
 175       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 176     } else {
 177       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 178       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 179     }
 180   } else {
 181     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 182     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 183   }
 184
 185   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 186   // are Legal, f80 is custom lowered.
 187   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 188   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 189
 190   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 191   // this operation.
 192   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 193   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 194
 195   if (X86ScalarSSEf32) {
 196     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 197     // f32 and f64 cases are Legal, f80 case is not
 198     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 199   } else {
 200     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 201     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 202   }
 203
 204   // Handle FP_TO_UINT by promoting the destination to a larger signed
 205   // conversion.
 206   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 207   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 208   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 209
 210   if (Subtarget->is64Bit()) {
 211     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 212     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 213   } else if (!UseSoftFloat) {
 214     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 215       // Expand FP_TO_UINT into a select.
 216       // FIXME: We would like to use a Custom expander here eventually to do
 217       // the optimal thing for SSE vs. the default expansion in the legalizer.
 218       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 219     else
 220       // With SSE3 we can use fisttpll to convert to a signed i64; without
 221       // SSE, we're stuck with a fistpll.
 222       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 223   }
 224
 225   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 226   if (!X86ScalarSSEf64) {
 227     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 228     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 229   }
 230
 231   // Scalar integer divide and remainder are lowered to use operations that
 232   // produce two results, to match the available instructions. This exposes
 233   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 234   // into a single instruction.
 235   //
 236   // Scalar integer multiply-high is also lowered to use two-result
 237   // operations, to match the available instructions. However, plain multiply
 238   // (low) operations are left as Legal, as there are single-result
 239   // instructions for this in x86. Using the two-result multiply instructions
 240   // when both high and low results are needed must be arranged by dagcombine.
 241   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 242   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 243   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 244   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 245   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 246   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 247   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 248   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 249   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 250   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 251   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 252   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 253   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 254   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 255   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 256   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 257   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 258   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 259   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 260   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 261   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 262   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 263   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 264   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 265
 266   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 267   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 268   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 269   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 270   if (Subtarget->is64Bit())
 271     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 274   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 275   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 278   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 279   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 280
 281   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 285   if (Disable16Bit) {
 286     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 287     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 288   } else {
 289     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 291   }
 292   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 293   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 294   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 295   if (Subtarget->is64Bit()) {
 296     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 297     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 298     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 299   }
 300
 301   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 302   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 303
 304   // These should be promoted to a larger select which is supported.
 305   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 306   // X86 wants to expand cmov itself.
 307   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 308   if (Disable16Bit)
 309     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 310   else
 311     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 312   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 313   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 314   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 315   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 317   if (Disable16Bit)
 318     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 319   else
 320     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 321   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 322   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 323   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 324   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 325   if (Subtarget->is64Bit()) {
 326     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 327     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 328   }
 329   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 330
 331   // Darwin ABI issue.
 332   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 333   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 334   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 335   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 336   if (Subtarget->is64Bit())
 337     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 338   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 339   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 340   if (Subtarget->is64Bit()) {
 341     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 342     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 343     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 344     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 345     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 346   }
 347   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 348   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 349   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 350   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 351   if (Subtarget->is64Bit()) {
 352     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 353     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 354     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 355   }
 356
 357   if (Subtarget->hasSSE1())
 358     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 359
 360   if (!Subtarget->hasSSE2())
 361     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 362
 363   // Expand certain atomics
 364   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 365   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 366   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 368
 369   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 370   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 371   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 373
 374   if (!Subtarget->is64Bit()) {
 375     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 376     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 377     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 378     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 380     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 381     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 382   }
 383
 384   // FIXME - use subtarget debug flags
 385   if (!Subtarget->isTargetDarwin() &&
 386       !Subtarget->isTargetELF() &&
 387       !Subtarget->isTargetCygMing()) {
 388     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 389   }
 390
 391   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 392   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 393   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 394   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 395   if (Subtarget->is64Bit()) {
 396     setExceptionPointerRegister(X86::RAX);
 397     setExceptionSelectorRegister(X86::RDX);
 398   } else {
 399     setExceptionPointerRegister(X86::EAX);
 400     setExceptionSelectorRegister(X86::EDX);
 401   }
 402   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 403   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 404
 405   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 406
 407   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 408
 409   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 410   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 411   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 412   if (Subtarget->is64Bit()) {
 413     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 414     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 415   } else {
 416     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 417     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 418   }
 419
 420   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 421   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 422   if (Subtarget->is64Bit())
 423     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 424   if (Subtarget->isTargetCygMing())
 425     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 426   else
 427     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 428
 429   if (!UseSoftFloat && X86ScalarSSEf64) {
 430     // f32 and f64 use SSE.
 431     // Set up the FP register classes.
 432     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 433     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 434
 435     // Use ANDPD to simulate FABS.
 436     setOperationAction(ISD::FABS , MVT::f64, Custom);
 437     setOperationAction(ISD::FABS , MVT::f32, Custom);
 438
 439     // Use XORP to simulate FNEG.
 440     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 441     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 442
 443     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 444     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 445     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 446
 447     // We don't support sin/cos/fmod
 448     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 449     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 450     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 451     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 452
 453     // Expand FP immediates into loads from the stack, except for the special
 454     // cases we handle.
 455     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 456     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 457   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 458     // Use SSE for f32, x87 for f64.
 459     // Set up the FP register classes.
 460     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 461     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 462
 463     // Use ANDPS to simulate FABS.
 464     setOperationAction(ISD::FABS , MVT::f32, Custom);
 465
 466     // Use XORP to simulate FNEG.
 467     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 468
 469     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 470
 471     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 472     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 473     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 474
 475     // We don't support sin/cos/fmod
 476     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 477     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 478
 479     // Special cases we handle for FP constants.
 480     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 481     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 482     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 483     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 484     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 485
 486     if (!UnsafeFPMath) {
 487       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 488       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 489     }
 490   } else if (!UseSoftFloat) {
 491     // f32 and f64 in x87.
 492     // Set up the FP register classes.
 493     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 494     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 495
 496     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 497     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 498     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 499     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 500
 501     if (!UnsafeFPMath) {
 502       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 503       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 504     }
 505     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 506     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 507     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 508     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 509     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 510     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 511     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 512     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 513   }
 514
 515   // Long double always uses X87.
 516   if (!UseSoftFloat) {
 517     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 518     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 519     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 520     {
 521       bool ignored;
 522       APFloat TmpFlt(+0.0);
 523       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 524                      &ignored);
 525       addLegalFPImmediate(TmpFlt);  // FLD0
 526       TmpFlt.changeSign();
 527       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 528       APFloat TmpFlt2(+1.0);
 529       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 530                       &ignored);
 531       addLegalFPImmediate(TmpFlt2);  // FLD1
 532       TmpFlt2.changeSign();
 533       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 534     }
 535
 536     if (!UnsafeFPMath) {
 537       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 538       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 539     }
 540   }
 541
 542   // Always use a library call for pow.
 543   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 544   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 545   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 546
 547   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 548   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 549   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 550   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 551   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 552
 553   // First set operation action for all vector types to either promote
 554   // (for widening) or expand (for scalarization). Then we will selectively
 555   // turn on ones that can be effectively codegen'd.
 556   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 557        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 558     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 573     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 574     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 607     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 608     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 610     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 611     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 612          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 613       setTruncStoreAction((MVT::SimpleValueType)VT,
 614                           (MVT::SimpleValueType)InnerVT, Expand);
 615     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 616     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 617     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 618   }
 619
 620   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 621   // with -msoft-float, disable use of MMX as well.
 622   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 623     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 624     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 625     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 626     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 627     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 628
 629     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 630     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 631     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 632     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 633
 634     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 635     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 636     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 637     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 638
 639     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 640     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 641
 642     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 643     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 644     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 645     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 646     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 647     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 648     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 649
 650     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 651     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 652     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 653     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 654     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 655     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 656     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 657
 658     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 659     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 660     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 661     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 662     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 663     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 664     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 665
 666     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 667     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 668     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 669     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 670     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 671     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 672     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 673     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 674     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 675
 676     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 677     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 678     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 679     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 680     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 681
 682     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 685     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 686
 687     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 688     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 689     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 690     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 691
 692     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 693
 694     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 695     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 696     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 697     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 698     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 699     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 700     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 701   }
 702
 703   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 704     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 705
 706     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 707     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 708     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 711     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 712     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 713     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 714     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 715     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 716     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 717     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 718   }
 719
 720   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 721     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 722
 723     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 724     // registers cannot be used even for integer operations.
 725     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 726     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 727     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 728     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 729
 730     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 731     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 733     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 734     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 735     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 736     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 737     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 738     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 739     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 740     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 741     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 742     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 743     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 745     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 746
 747     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 748     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 749     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 750     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 751
 752     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 753     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 754     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 755     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 756     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 757
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 760     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 763
 764     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 765     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 766       EVT VT = (MVT::SimpleValueType)i;
 767       // Do not attempt to custom lower non-power-of-2 vectors
 768       if (!isPowerOf2_32(VT.getVectorNumElements()))
 769         continue;
 770       // Do not attempt to custom lower non-128-bit vectors
 771       if (!VT.is128BitVector())
 772         continue;
 773       setOperationAction(ISD::BUILD_VECTOR,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775       setOperationAction(ISD::VECTOR_SHUFFLE,
 776                          VT.getSimpleVT().SimpleTy, Custom);
 777       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 778                          VT.getSimpleVT().SimpleTy, Custom);
 779     }
 780
 781     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 782     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 783     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 785     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 786     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 787
 788     if (Subtarget->is64Bit()) {
 789       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 790       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 791     }
 792
 793     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 794     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 795       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 796       EVT VT = SVT;
 797
 798       // Do not attempt to promote non-128-bit vectors
 799       if (!VT.is128BitVector()) {
 800         continue;
 801       }
 802       setOperationAction(ISD::AND,    SVT, Promote);
 803       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::OR,     SVT, Promote);
 805       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 806       setOperationAction(ISD::XOR,    SVT, Promote);
 807       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 808       setOperationAction(ISD::LOAD,   SVT, Promote);
 809       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 810       setOperationAction(ISD::SELECT, SVT, Promote);
 811       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 812     }
 813
 814     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 815
 816     // Custom lower v2i64 and v2f64 selects.
 817     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 818     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 819     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 820     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 821
 822     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 823     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 824     if (!DisableMMX && Subtarget->hasMMX()) {
 825       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 826       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 827     }
 828   }
 829
 830   if (Subtarget->hasSSE41()) {
 831     // FIXME: Do we need to handle scalar-to-vector here?
 832     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 833
 834     // i8 and i16 vectors are custom , because the source register and source
 835     // source memory operand types are not the same width.  f32 vectors are
 836     // custom since the immediate controlling the insert encodes additional
 837     // information.
 838     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 839     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 840     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 842
 843     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 844     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 845     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 847
 848     if (Subtarget->is64Bit()) {
 849       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 850       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 851     }
 852   }
 853
 854   if (Subtarget->hasSSE42()) {
 855     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 856   }
 857
 858   if (!UseSoftFloat && Subtarget->hasAVX()) {
 859     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 860     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 861     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 862     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 863
 864     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 865     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 866     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 867     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 868     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 869     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 870     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 871     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 872     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 873     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 874     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 875     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 876     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 877     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 878     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 879
 880     // Operations to consider commented out -v16i16 v32i8
 881     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 882     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 883     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 884     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 885     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 886     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 887     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 888     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 889     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 890     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 891     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 892     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 893     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 894     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 895
 896     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 897     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 898     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 899     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 900
 901     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 902     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 903     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 904     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 905     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 906
 907     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 908     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 909     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 910     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 912     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 913
 914 #if 0
 915     // Not sure we want to do this since there are no 256-bit integer
 916     // operations in AVX
 917
 918     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 919     // This includes 256-bit vectors
 920     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 921       EVT VT = (MVT::SimpleValueType)i;
 922
 923       // Do not attempt to custom lower non-power-of-2 vectors
 924       if (!isPowerOf2_32(VT.getVectorNumElements()))
 925         continue;
 926
 927       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 928       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 929       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 930     }
 931
 932     if (Subtarget->is64Bit()) {
 933       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 934       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 935     }
 936 #endif
 937
 938 #if 0
 939     // Not sure we want to do this since there are no 256-bit integer
 940     // operations in AVX
 941
 942     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 943     // Including 256-bit vectors
 944     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 945       EVT VT = (MVT::SimpleValueType)i;
 946
 947       if (!VT.is256BitVector()) {
 948         continue;
 949       }
 950       setOperationAction(ISD::AND,    VT, Promote);
 951       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 952       setOperationAction(ISD::OR,     VT, Promote);
 953       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 954       setOperationAction(ISD::XOR,    VT, Promote);
 955       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 956       setOperationAction(ISD::LOAD,   VT, Promote);
 957       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 958       setOperationAction(ISD::SELECT, VT, Promote);
 959       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 960     }
 961
 962     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 963 #endif
 964   }
 965
 966   // We want to custom lower some of our intrinsics.
 967   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 968
 969   // Add/Sub/Mul with overflow operations are custom lowered.
 970   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 971   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 972   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 973   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 974   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 975   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 976   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 977   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 978   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 979   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 980
 981   if (!Subtarget->is64Bit()) {
 982     // These libcalls are not available in 32-bit.
 983     setLibcallName(RTLIB::SHL_I128, 0);
 984     setLibcallName(RTLIB::SRL_I128, 0);
 985     setLibcallName(RTLIB::SRA_I128, 0);
 986   }
 987
 988   // We have target-specific dag combine patterns for the following nodes:
 989   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 990   setTargetDAGCombine(ISD::BUILD_VECTOR);
 991   setTargetDAGCombine(ISD::SELECT);
 992   setTargetDAGCombine(ISD::SHL);
 993   setTargetDAGCombine(ISD::SRA);
 994   setTargetDAGCombine(ISD::SRL);
 995   setTargetDAGCombine(ISD::OR);
 996   setTargetDAGCombine(ISD::STORE);
 997   setTargetDAGCombine(ISD::MEMBARRIER);
 998   setTargetDAGCombine(ISD::ZERO_EXTEND);
 999   if (Subtarget->is64Bit())
1000     setTargetDAGCombine(ISD::MUL);
1001
1002   computeRegisterProperties();
1003
1004   // Divide and reminder operations have no vector equivalent and can
1005   // trap. Do a custom widening for these operations in which we never
1006   // generate more divides/remainder than the original vector width.
1007   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1008        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
1009     if (!isTypeLegal((MVT::SimpleValueType)VT)) {
1010       setOperationAction(ISD::SDIV, (MVT::SimpleValueType) VT, Custom);
1011       setOperationAction(ISD::UDIV, (MVT::SimpleValueType) VT, Custom);
1012       setOperationAction(ISD::SREM, (MVT::SimpleValueType) VT, Custom);
1013       setOperationAction(ISD::UREM, (MVT::SimpleValueType) VT, Custom);
1014     }
1015   }
1016
1017   // FIXME: These should be based on subtarget info. Plus, the values should
1018   // be smaller when we are in optimizing for size mode.
1019   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1020   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1021   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1022   setPrefLoopAlignment(16);
1023   benefitFromCodePlacementOpt = true;
1024 }
1025
1026
1027 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1028   return MVT::i8;
1029 }
1030
1031
1032 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1033 /// the desired ByVal argument alignment.
1034 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1035   if (MaxAlign == 16)
1036     return;
1037   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1038     if (VTy->getBitWidth() == 128)
1039       MaxAlign = 16;
1040   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1041     unsigned EltAlign = 0;
1042     getMaxByValAlign(ATy->getElementType(), EltAlign);
1043     if (EltAlign > MaxAlign)
1044       MaxAlign = EltAlign;
1045   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1046     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1047       unsigned EltAlign = 0;
1048       getMaxByValAlign(STy->getElementType(i), EltAlign);
1049       if (EltAlign > MaxAlign)
1050         MaxAlign = EltAlign;
1051       if (MaxAlign == 16)
1052         break;
1053     }
1054   }
1055   return;
1056 }
1057
1058 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1059 /// function arguments in the caller parameter area. For X86, aggregates
1060 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1061 /// are at 4-byte boundaries.
1062 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1063   if (Subtarget->is64Bit()) {
1064     // Max of 8 and alignment of type.
1065     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1066     if (TyAlign > 8)
1067       return TyAlign;
1068     return 8;
1069   }
1070
1071   unsigned Align = 4;
1072   if (Subtarget->hasSSE1())
1073     getMaxByValAlign(Ty, Align);
1074   return Align;
1075 }
1076
1077 /// getOptimalMemOpType - Returns the target specific optimal type for load
1078 /// and store operations as a result of memset, memcpy, and memmove
1079 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1080 /// determining it.
1081 EVT
1082 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1083                                        bool isSrcConst, bool isSrcStr,
1084                                        SelectionDAG &DAG) const {
1085   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1086   // linux.  This is because the stack realignment code can't handle certain
1087   // cases like PR2962.  This should be removed when PR2962 is fixed.
1088   const Function *F = DAG.getMachineFunction().getFunction();
1089   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1090   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1091     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1092       return MVT::v4i32;
1093     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1094       return MVT::v4f32;
1095   }
1096   if (Subtarget->is64Bit() && Size >= 8)
1097     return MVT::i64;
1098   return MVT::i32;
1099 }
1100
1101 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1102 /// current function.  The returned value is a member of the
1103 /// MachineJumpTableInfo::JTEntryKind enum.
1104 unsigned X86TargetLowering::getJumpTableEncoding() const {
1105   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1106   // symbol.
1107   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1108       Subtarget->isPICStyleGOT())
1109     return MachineJumpTableInfo::EK_Custom32;
1110
1111   // Otherwise, use the normal jump table encoding heuristics.
1112   return TargetLowering::getJumpTableEncoding();
1113 }
1114
1115 /// getPICBaseSymbol - Return the X86-32 PIC base.
1116 MCSymbol *
1117 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1118                                     MCContext &Ctx) const {
1119   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1120   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1121                                Twine(MF->getFunctionNumber())+"$pb");
1122 }
1123
1124
1125 const MCExpr *
1126 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1127                                              const MachineBasicBlock *MBB,
1128                                              unsigned uid,MCContext &Ctx) const{
1129   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1130          Subtarget->isPICStyleGOT());
1131   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1132   // entries.
1133
1134   // FIXME: @GOTOFF should be a property of MCSymbolRefExpr not in the MCSymbol.
1135   std::string Name = MBB->getSymbol(Ctx)->getName() + "@GOTOFF";
1136   return MCSymbolRefExpr::Create(Ctx.GetOrCreateSymbol(StringRef(Name)), Ctx);
1137 }
1138
1139 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1140 /// jumptable.
1141 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1142                                                     SelectionDAG &DAG) const {
1143   if (!Subtarget->is64Bit())
1144     // This doesn't have DebugLoc associated with it, but is not really the
1145     // same as a Register.
1146     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1147                        getPointerTy());
1148   return Table;
1149 }
1150
1151 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1152 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1153 /// MCExpr.
1154 const MCExpr *X86TargetLowering::
1155 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1156                              MCContext &Ctx) const {
1157   // X86-64 uses RIP relative addressing based on the jump table label.
1158   if (Subtarget->isPICStyleRIPRel())
1159     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1160
1161   // Otherwise, the reference is relative to the PIC base.
1162   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1163 }
1164
1165 /// getFunctionAlignment - Return the Log2 alignment of this function.
1166 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1167   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1168 }
1169
1170 //===----------------------------------------------------------------------===//
1171 //               Return Value Calling Convention Implementation
1172 //===----------------------------------------------------------------------===//
1173
1174 #include "X86GenCallingConv.inc"
1175
1176 bool
1177 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1178                         const SmallVectorImpl<EVT> &OutTys,
1179                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1180                         SelectionDAG &DAG) {
1181   SmallVector<CCValAssign, 16> RVLocs;
1182   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1183                  RVLocs, *DAG.getContext());
1184   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1185 }
1186
1187 SDValue
1188 X86TargetLowering::LowerReturn(SDValue Chain,
1189                                CallingConv::ID CallConv, bool isVarArg,
1190                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1191                                DebugLoc dl, SelectionDAG &DAG) {
1192
1193   SmallVector<CCValAssign, 16> RVLocs;
1194   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1195                  RVLocs, *DAG.getContext());
1196   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1197
1198   // If this is the first return lowered for this function, add the regs to the
1199   // liveout set for the function.
1200   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1201     for (unsigned i = 0; i != RVLocs.size(); ++i)
1202       if (RVLocs[i].isRegLoc())
1203         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1204   }
1205
1206   SDValue Flag;
1207
1208   SmallVector<SDValue, 6> RetOps;
1209   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1210   // Operand #1 = Bytes To Pop
1211   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1212
1213   // Copy the result values into the output registers.
1214   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1215     CCValAssign &VA = RVLocs[i];
1216     assert(VA.isRegLoc() && "Can only return in registers!");
1217     SDValue ValToCopy = Outs[i].Val;
1218
1219     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1220     // the RET instruction and handled by the FP Stackifier.
1221     if (VA.getLocReg() == X86::ST0 ||
1222         VA.getLocReg() == X86::ST1) {
1223       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1224       // change the value to the FP stack register class.
1225       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1226         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1227       RetOps.push_back(ValToCopy);
1228       // Don't emit a copytoreg.
1229       continue;
1230     }
1231
1232     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1233     // which is returned in RAX / RDX.
1234     if (Subtarget->is64Bit()) {
1235       EVT ValVT = ValToCopy.getValueType();
1236       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1237         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1238         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1239           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1240       }
1241     }
1242
1243     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1244     Flag = Chain.getValue(1);
1245   }
1246
1247   // The x86-64 ABI for returning structs by value requires that we copy
1248   // the sret argument into %rax for the return. We saved the argument into
1249   // a virtual register in the entry block, so now we copy the value out
1250   // and into %rax.
1251   if (Subtarget->is64Bit() &&
1252       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1253     MachineFunction &MF = DAG.getMachineFunction();
1254     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1255     unsigned Reg = FuncInfo->getSRetReturnReg();
1256     if (!Reg) {
1257       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1258       FuncInfo->setSRetReturnReg(Reg);
1259     }
1260     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1261
1262     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1263     Flag = Chain.getValue(1);
1264
1265     // RAX now acts like a return value.
1266     MF.getRegInfo().addLiveOut(X86::RAX);
1267   }
1268
1269   RetOps[0] = Chain;  // Update chain.
1270
1271   // Add the flag if we have it.
1272   if (Flag.getNode())
1273     RetOps.push_back(Flag);
1274
1275   return DAG.getNode(X86ISD::RET_FLAG, dl,
1276                      MVT::Other, &RetOps[0], RetOps.size());
1277 }
1278
1279 /// LowerCallResult - Lower the result values of a call into the
1280 /// appropriate copies out of appropriate physical registers.
1281 ///
1282 SDValue
1283 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1284                                    CallingConv::ID CallConv, bool isVarArg,
1285                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1286                                    DebugLoc dl, SelectionDAG &DAG,
1287                                    SmallVectorImpl<SDValue> &InVals) {
1288
1289   // Assign locations to each value returned by this call.
1290   SmallVector<CCValAssign, 16> RVLocs;
1291   bool Is64Bit = Subtarget->is64Bit();
1292   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1293                  RVLocs, *DAG.getContext());
1294   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1295
1296   // Copy all of the result registers out of their specified physreg.
1297   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1298     CCValAssign &VA = RVLocs[i];
1299     EVT CopyVT = VA.getValVT();
1300
1301     // If this is x86-64, and we disabled SSE, we can't return FP values
1302     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1303         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1304       llvm_report_error("SSE register return with SSE disabled");
1305     }
1306
1307     // If this is a call to a function that returns an fp value on the floating
1308     // point stack, but where we prefer to use the value in xmm registers, copy
1309     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1310     if ((VA.getLocReg() == X86::ST0 ||
1311          VA.getLocReg() == X86::ST1) &&
1312         isScalarFPTypeInSSEReg(VA.getValVT())) {
1313       CopyVT = MVT::f80;
1314     }
1315
1316     SDValue Val;
1317     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1318       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1319       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1320         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1321                                    MVT::v2i64, InFlag).getValue(1);
1322         Val = Chain.getValue(0);
1323         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1324                           Val, DAG.getConstant(0, MVT::i64));
1325       } else {
1326         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1327                                    MVT::i64, InFlag).getValue(1);
1328         Val = Chain.getValue(0);
1329       }
1330       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1331     } else {
1332       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1333                                  CopyVT, InFlag).getValue(1);
1334       Val = Chain.getValue(0);
1335     }
1336     InFlag = Chain.getValue(2);
1337
1338     if (CopyVT != VA.getValVT()) {
1339       // Round the F80 the right size, which also moves to the appropriate xmm
1340       // register.
1341       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1342                         // This truncation won't change the value.
1343                         DAG.getIntPtrConstant(1));
1344     }
1345
1346     InVals.push_back(Val);
1347   }
1348
1349   return Chain;
1350 }
1351
1352
1353 //===----------------------------------------------------------------------===//
1354 //                C & StdCall & Fast Calling Convention implementation
1355 //===----------------------------------------------------------------------===//
1356 //  StdCall calling convention seems to be standard for many Windows' API
1357 //  routines and around. It differs from C calling convention just a little:
1358 //  callee should clean up the stack, not caller. Symbols should be also
1359 //  decorated in some fancy way :) It doesn't support any vector arguments.
1360 //  For info on fast calling convention see Fast Calling Convention (tail call)
1361 //  implementation LowerX86_32FastCCCallTo.
1362
1363 /// CallIsStructReturn - Determines whether a call uses struct return
1364 /// semantics.
1365 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1366   if (Outs.empty())
1367     return false;
1368
1369   return Outs[0].Flags.isSRet();
1370 }
1371
1372 /// ArgsAreStructReturn - Determines whether a function uses struct
1373 /// return semantics.
1374 static bool
1375 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1376   if (Ins.empty())
1377     return false;
1378
1379   return Ins[0].Flags.isSRet();
1380 }
1381
1382 /// IsCalleePop - Determines whether the callee is required to pop its
1383 /// own arguments. Callee pop is necessary to support tail calls.
1384 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1385   if (IsVarArg)
1386     return false;
1387
1388   switch (CallingConv) {
1389   default:
1390     return false;
1391   case CallingConv::X86_StdCall:
1392     return !Subtarget->is64Bit();
1393   case CallingConv::X86_FastCall:
1394     return !Subtarget->is64Bit();
1395   case CallingConv::Fast:
1396     return PerformTailCallOpt;
1397   }
1398 }
1399
1400 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1401 /// given CallingConvention value.
1402 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1403   if (Subtarget->is64Bit()) {
1404     if (Subtarget->isTargetWin64())
1405       return CC_X86_Win64_C;
1406     else
1407       return CC_X86_64_C;
1408   }
1409
1410   if (CC == CallingConv::X86_FastCall)
1411     return CC_X86_32_FastCall;
1412   else if (CC == CallingConv::Fast)
1413     return CC_X86_32_FastCC;
1414   else
1415     return CC_X86_32_C;
1416 }
1417
1418 /// NameDecorationForCallConv - Selects the appropriate decoration to
1419 /// apply to a MachineFunction containing a given calling convention.
1420 NameDecorationStyle
1421 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1422   if (CallConv == CallingConv::X86_FastCall)
1423     return FastCall;
1424   else if (CallConv == CallingConv::X86_StdCall)
1425     return StdCall;
1426   return None;
1427 }
1428
1429
1430 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1431 /// by "Src" to address "Dst" with size and alignment information specified by
1432 /// the specific parameter attribute. The copy will be passed as a byval
1433 /// function parameter.
1434 static SDValue
1435 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1436                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1437                           DebugLoc dl) {
1438   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1439   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1440                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1441 }
1442
1443 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1444 /// a tailcall target by changing its ABI.
1445 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1446   return PerformTailCallOpt && CC == CallingConv::Fast;
1447 }
1448
1449 SDValue
1450 X86TargetLowering::LowerMemArgument(SDValue Chain,
1451                                     CallingConv::ID CallConv,
1452                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1453                                     DebugLoc dl, SelectionDAG &DAG,
1454                                     const CCValAssign &VA,
1455                                     MachineFrameInfo *MFI,
1456                                     unsigned i) {
1457   // Create the nodes corresponding to a load from this parameter slot.
1458   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1459   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1460   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1461   EVT ValVT;
1462
1463   // If value is passed by pointer we have address passed instead of the value
1464   // itself.
1465   if (VA.getLocInfo() == CCValAssign::Indirect)
1466     ValVT = VA.getLocVT();
1467   else
1468     ValVT = VA.getValVT();
1469
1470   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1471   // changed with more analysis.
1472   // In case of tail call optimization mark all arguments mutable. Since they
1473   // could be overwritten by lowering of arguments in case of a tail call.
1474   if (Flags.isByVal()) {
1475     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1476                                     VA.getLocMemOffset(), isImmutable, false);
1477     return DAG.getFrameIndex(FI, getPointerTy());
1478   } else {
1479     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1480                                     VA.getLocMemOffset(), isImmutable, false);
1481     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1482     return DAG.getLoad(ValVT, dl, Chain, FIN,
1483                        PseudoSourceValue::getFixedStack(FI), 0);
1484   }
1485 }
1486
1487 SDValue
1488 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1489                                         CallingConv::ID CallConv,
1490                                         bool isVarArg,
1491                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1492                                         DebugLoc dl,
1493                                         SelectionDAG &DAG,
1494                                         SmallVectorImpl<SDValue> &InVals) {
1495
1496   MachineFunction &MF = DAG.getMachineFunction();
1497   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1498
1499   const Function* Fn = MF.getFunction();
1500   if (Fn->hasExternalLinkage() &&
1501       Subtarget->isTargetCygMing() &&
1502       Fn->getName() == "main")
1503     FuncInfo->setForceFramePointer(true);
1504
1505   // Decorate the function name.
1506   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1507
1508   MachineFrameInfo *MFI = MF.getFrameInfo();
1509   bool Is64Bit = Subtarget->is64Bit();
1510   bool IsWin64 = Subtarget->isTargetWin64();
1511
1512   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1513          "Var args not supported with calling convention fastcc");
1514
1515   // Assign locations to all of the incoming arguments.
1516   SmallVector<CCValAssign, 16> ArgLocs;
1517   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1518                  ArgLocs, *DAG.getContext());
1519   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1520
1521   unsigned LastVal = ~0U;
1522   SDValue ArgValue;
1523   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1524     CCValAssign &VA = ArgLocs[i];
1525     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1526     // places.
1527     assert(VA.getValNo() != LastVal &&
1528            "Don't support value assigned to multiple locs yet");
1529     LastVal = VA.getValNo();
1530
1531     if (VA.isRegLoc()) {
1532       EVT RegVT = VA.getLocVT();
1533       TargetRegisterClass *RC = NULL;
1534       if (RegVT == MVT::i32)
1535         RC = X86::GR32RegisterClass;
1536       else if (Is64Bit && RegVT == MVT::i64)
1537         RC = X86::GR64RegisterClass;
1538       else if (RegVT == MVT::f32)
1539         RC = X86::FR32RegisterClass;
1540       else if (RegVT == MVT::f64)
1541         RC = X86::FR64RegisterClass;
1542       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1543         RC = X86::VR128RegisterClass;
1544       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1545         RC = X86::VR64RegisterClass;
1546       else
1547         llvm_unreachable("Unknown argument type!");
1548
1549       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1550       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1551
1552       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1553       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1554       // right size.
1555       if (VA.getLocInfo() == CCValAssign::SExt)
1556         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1557                                DAG.getValueType(VA.getValVT()));
1558       else if (VA.getLocInfo() == CCValAssign::ZExt)
1559         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1560                                DAG.getValueType(VA.getValVT()));
1561       else if (VA.getLocInfo() == CCValAssign::BCvt)
1562         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1563
1564       if (VA.isExtInLoc()) {
1565         // Handle MMX values passed in XMM regs.
1566         if (RegVT.isVector()) {
1567           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1568                                  ArgValue, DAG.getConstant(0, MVT::i64));
1569           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1570         } else
1571           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1572       }
1573     } else {
1574       assert(VA.isMemLoc());
1575       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1576     }
1577
1578     // If value is passed via pointer - do a load.
1579     if (VA.getLocInfo() == CCValAssign::Indirect)
1580       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1581
1582     InVals.push_back(ArgValue);
1583   }
1584
1585   // The x86-64 ABI for returning structs by value requires that we copy
1586   // the sret argument into %rax for the return. Save the argument into
1587   // a virtual register so that we can access it from the return points.
1588   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1589     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1590     unsigned Reg = FuncInfo->getSRetReturnReg();
1591     if (!Reg) {
1592       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1593       FuncInfo->setSRetReturnReg(Reg);
1594     }
1595     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1596     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1597   }
1598
1599   unsigned StackSize = CCInfo.getNextStackOffset();
1600   // Align stack specially for tail calls.
1601   if (FuncIsMadeTailCallSafe(CallConv))
1602     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1603
1604   // If the function takes variable number of arguments, make a frame index for
1605   // the start of the first vararg value... for expansion of llvm.va_start.
1606   if (isVarArg) {
1607     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1608       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1609     }
1610     if (Is64Bit) {
1611       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1612
1613       // FIXME: We should really autogenerate these arrays
1614       static const unsigned GPR64ArgRegsWin64[] = {
1615         X86::RCX, X86::RDX, X86::R8,  X86::R9
1616       };
1617       static const unsigned XMMArgRegsWin64[] = {
1618         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1619       };
1620       static const unsigned GPR64ArgRegs64Bit[] = {
1621         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1622       };
1623       static const unsigned XMMArgRegs64Bit[] = {
1624         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1625         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1626       };
1627       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1628
1629       if (IsWin64) {
1630         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1631         GPR64ArgRegs = GPR64ArgRegsWin64;
1632         XMMArgRegs = XMMArgRegsWin64;
1633       } else {
1634         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1635         GPR64ArgRegs = GPR64ArgRegs64Bit;
1636         XMMArgRegs = XMMArgRegs64Bit;
1637       }
1638       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1639                                                        TotalNumIntRegs);
1640       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1641                                                        TotalNumXMMRegs);
1642
1643       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1644       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1645              "SSE register cannot be used when SSE is disabled!");
1646       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1647              "SSE register cannot be used when SSE is disabled!");
1648       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1649         // Kernel mode asks for SSE to be disabled, so don't push them
1650         // on the stack.
1651         TotalNumXMMRegs = 0;
1652
1653       // For X86-64, if there are vararg parameters that are passed via
1654       // registers, then we must store them to their spots on the stack so they
1655       // may be loaded by deferencing the result of va_next.
1656       VarArgsGPOffset = NumIntRegs * 8;
1657       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1658       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1659                                                  TotalNumXMMRegs * 16, 16,
1660                                                  false);
1661
1662       // Store the integer parameter registers.
1663       SmallVector<SDValue, 8> MemOps;
1664       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1665       unsigned Offset = VarArgsGPOffset;
1666       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1667         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1668                                   DAG.getIntPtrConstant(Offset));
1669         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1670                                      X86::GR64RegisterClass);
1671         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1672         SDValue Store =
1673           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1674                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1675                        Offset);
1676         MemOps.push_back(Store);
1677         Offset += 8;
1678       }
1679
1680       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1681         // Now store the XMM (fp + vector) parameter registers.
1682         SmallVector<SDValue, 11> SaveXMMOps;
1683         SaveXMMOps.push_back(Chain);
1684
1685         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1686         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1687         SaveXMMOps.push_back(ALVal);
1688
1689         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1690         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1691
1692         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1693           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1694                                        X86::VR128RegisterClass);
1695           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1696           SaveXMMOps.push_back(Val);
1697         }
1698         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1699                                      MVT::Other,
1700                                      &SaveXMMOps[0], SaveXMMOps.size()));
1701       }
1702
1703       if (!MemOps.empty())
1704         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1705                             &MemOps[0], MemOps.size());
1706     }
1707   }
1708
1709   // Some CCs need callee pop.
1710   if (IsCalleePop(isVarArg, CallConv)) {
1711     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1712   } else {
1713     BytesToPopOnReturn  = 0; // Callee pops nothing.
1714     // If this is an sret function, the return should pop the hidden pointer.
1715     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1716       BytesToPopOnReturn = 4;
1717   }
1718
1719   if (!Is64Bit) {
1720     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1721     if (CallConv == CallingConv::X86_FastCall)
1722       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1723   }
1724
1725   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1726
1727   return Chain;
1728 }
1729
1730 SDValue
1731 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1732                                     SDValue StackPtr, SDValue Arg,
1733                                     DebugLoc dl, SelectionDAG &DAG,
1734                                     const CCValAssign &VA,
1735                                     ISD::ArgFlagsTy Flags) {
1736   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1737   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1738   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1739   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1740   if (Flags.isByVal()) {
1741     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1742   }
1743   return DAG.getStore(Chain, dl, Arg, PtrOff,
1744                       PseudoSourceValue::getStack(), LocMemOffset);
1745 }
1746
1747 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1748 /// optimization is performed and it is required.
1749 SDValue
1750 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1751                                            SDValue &OutRetAddr, SDValue Chain,
1752                                            bool IsTailCall, bool Is64Bit,
1753                                            int FPDiff, DebugLoc dl) {
1754   if (!IsTailCall || FPDiff==0) return Chain;
1755
1756   // Adjust the Return address stack slot.
1757   EVT VT = getPointerTy();
1758   OutRetAddr = getReturnAddressFrameIndex(DAG);
1759
1760   // Load the "old" Return address.
1761   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1762   return SDValue(OutRetAddr.getNode(), 1);
1763 }
1764
1765 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1766 /// optimization is performed and it is required (FPDiff!=0).
1767 static SDValue
1768 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1769                          SDValue Chain, SDValue RetAddrFrIdx,
1770                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1771   // Store the return address to the appropriate stack slot.
1772   if (!FPDiff) return Chain;
1773   // Calculate the new stack slot for the return address.
1774   int SlotSize = Is64Bit ? 8 : 4;
1775   int NewReturnAddrFI =
1776     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, true,false);
1777   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1778   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1779   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1780                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1781   return Chain;
1782 }
1783
1784 SDValue
1785 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1786                              CallingConv::ID CallConv, bool isVarArg,
1787                              bool &isTailCall,
1788                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1789                              const SmallVectorImpl<ISD::InputArg> &Ins,
1790                              DebugLoc dl, SelectionDAG &DAG,
1791                              SmallVectorImpl<SDValue> &InVals) {
1792   MachineFunction &MF = DAG.getMachineFunction();
1793   bool Is64Bit        = Subtarget->is64Bit();
1794   bool IsStructRet    = CallIsStructReturn(Outs);
1795
1796   if (isTailCall)
1797     // Check if it's really possible to do a tail call.
1798     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
1799                                                    Outs, Ins, DAG);
1800
1801   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1802          "Var args not supported with calling convention fastcc");
1803
1804   // Analyze operands of the call, assigning locations to each operand.
1805   SmallVector<CCValAssign, 16> ArgLocs;
1806   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1807                  ArgLocs, *DAG.getContext());
1808   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1809
1810   // Get a count of how many bytes are to be pushed on the stack.
1811   unsigned NumBytes = CCInfo.getNextStackOffset();
1812   if (FuncIsMadeTailCallSafe(CallConv))
1813     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1814   else if (isTailCall && !PerformTailCallOpt)
1815     // This is a sibcall. The memory operands are available in caller's
1816     // own caller's stack.
1817     NumBytes = 0;
1818
1819   int FPDiff = 0;
1820   if (isTailCall) {
1821     ++NumTailCalls;
1822
1823     // Lower arguments at fp - stackoffset + fpdiff.
1824     unsigned NumBytesCallerPushed =
1825       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1826     FPDiff = NumBytesCallerPushed - NumBytes;
1827
1828     // Set the delta of movement of the returnaddr stackslot.
1829     // But only set if delta is greater than previous delta.
1830     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1831       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1832   }
1833
1834   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1835
1836   SDValue RetAddrFrIdx;
1837   // Load return adress for tail calls.
1838   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1839                                   FPDiff, dl);
1840
1841   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1842   SmallVector<SDValue, 8> MemOpChains;
1843   SDValue StackPtr;
1844
1845   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1846   // of tail call optimization arguments are handle later.
1847   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1848     CCValAssign &VA = ArgLocs[i];
1849     EVT RegVT = VA.getLocVT();
1850     SDValue Arg = Outs[i].Val;
1851     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1852     bool isByVal = Flags.isByVal();
1853
1854     // Promote the value if needed.
1855     switch (VA.getLocInfo()) {
1856     default: llvm_unreachable("Unknown loc info!");
1857     case CCValAssign::Full: break;
1858     case CCValAssign::SExt:
1859       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1860       break;
1861     case CCValAssign::ZExt:
1862       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1863       break;
1864     case CCValAssign::AExt:
1865       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1866         // Special case: passing MMX values in XMM registers.
1867         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1868         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1869         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1870       } else
1871         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1872       break;
1873     case CCValAssign::BCvt:
1874       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1875       break;
1876     case CCValAssign::Indirect: {
1877       // Store the argument.
1878       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1879       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1880       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1881                            PseudoSourceValue::getFixedStack(FI), 0);
1882       Arg = SpillSlot;
1883       break;
1884     }
1885     }
1886
1887     if (VA.isRegLoc()) {
1888       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1889     } else {
1890       if (!isTailCall || (isTailCall && isByVal)) {
1891         assert(VA.isMemLoc());
1892         if (StackPtr.getNode() == 0)
1893           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1894
1895         MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1896                                                dl, DAG, VA, Flags));
1897       }
1898     }
1899   }
1900
1901   if (!MemOpChains.empty())
1902     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1903                         &MemOpChains[0], MemOpChains.size());
1904
1905   // Build a sequence of copy-to-reg nodes chained together with token chain
1906   // and flag operands which copy the outgoing args into registers.
1907   SDValue InFlag;
1908   // Tail call byval lowering might overwrite argument registers so in case of
1909   // tail call optimization the copies to registers are lowered later.
1910   if (!isTailCall)
1911     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1912       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1913                                RegsToPass[i].second, InFlag);
1914       InFlag = Chain.getValue(1);
1915     }
1916
1917
1918   if (Subtarget->isPICStyleGOT()) {
1919     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1920     // GOT pointer.
1921     if (!isTailCall) {
1922       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1923                                DAG.getNode(X86ISD::GlobalBaseReg,
1924                                            DebugLoc::getUnknownLoc(),
1925                                            getPointerTy()),
1926                                InFlag);
1927       InFlag = Chain.getValue(1);
1928     } else {
1929       // If we are tail calling and generating PIC/GOT style code load the
1930       // address of the callee into ECX. The value in ecx is used as target of
1931       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1932       // for tail calls on PIC/GOT architectures. Normally we would just put the
1933       // address of GOT into ebx and then call target@PLT. But for tail calls
1934       // ebx would be restored (since ebx is callee saved) before jumping to the
1935       // target@PLT.
1936
1937       // Note: The actual moving to ECX is done further down.
1938       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1939       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1940           !G->getGlobal()->hasProtectedVisibility())
1941         Callee = LowerGlobalAddress(Callee, DAG);
1942       else if (isa<ExternalSymbolSDNode>(Callee))
1943         Callee = LowerExternalSymbol(Callee, DAG);
1944     }
1945   }
1946
1947   if (Is64Bit && isVarArg) {
1948     // From AMD64 ABI document:
1949     // For calls that may call functions that use varargs or stdargs
1950     // (prototype-less calls or calls to functions containing ellipsis (...) in
1951     // the declaration) %al is used as hidden argument to specify the number
1952     // of SSE registers used. The contents of %al do not need to match exactly
1953     // the number of registers, but must be an ubound on the number of SSE
1954     // registers used and is in the range 0 - 8 inclusive.
1955
1956     // FIXME: Verify this on Win64
1957     // Count the number of XMM registers allocated.
1958     static const unsigned XMMArgRegs[] = {
1959       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1960       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1961     };
1962     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1963     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1964            && "SSE registers cannot be used when SSE is disabled");
1965
1966     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1967                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1968     InFlag = Chain.getValue(1);
1969   }
1970
1971
1972   // For tail calls lower the arguments to the 'real' stack slot.
1973   if (isTailCall) {
1974     // Force all the incoming stack arguments to be loaded from the stack
1975     // before any new outgoing arguments are stored to the stack, because the
1976     // outgoing stack slots may alias the incoming argument stack slots, and
1977     // the alias isn't otherwise explicit. This is slightly more conservative
1978     // than necessary, because it means that each store effectively depends
1979     // on every argument instead of just those arguments it would clobber.
1980     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1981
1982     SmallVector<SDValue, 8> MemOpChains2;
1983     SDValue FIN;
1984     int FI = 0;
1985     // Do not flag preceeding copytoreg stuff together with the following stuff.
1986     InFlag = SDValue();
1987     if (PerformTailCallOpt) {
1988       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1989         CCValAssign &VA = ArgLocs[i];
1990         if (VA.isRegLoc())
1991           continue;
1992         assert(VA.isMemLoc());
1993         SDValue Arg = Outs[i].Val;
1994         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1995         // Create frame index.
1996         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1997         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1998         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1999         FIN = DAG.getFrameIndex(FI, getPointerTy());
2000
2001         if (Flags.isByVal()) {
2002           // Copy relative to framepointer.
2003           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2004           if (StackPtr.getNode() == 0)
2005             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2006                                           getPointerTy());
2007           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2008
2009           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2010                                                            ArgChain,
2011                                                            Flags, DAG, dl));
2012         } else {
2013           // Store relative to framepointer.
2014           MemOpChains2.push_back(
2015             DAG.getStore(ArgChain, dl, Arg, FIN,
2016                          PseudoSourceValue::getFixedStack(FI), 0));
2017         }
2018       }
2019     }
2020
2021     if (!MemOpChains2.empty())
2022       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2023                           &MemOpChains2[0], MemOpChains2.size());
2024
2025     // Copy arguments to their registers.
2026     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2027       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2028                                RegsToPass[i].second, InFlag);
2029       InFlag = Chain.getValue(1);
2030     }
2031     InFlag =SDValue();
2032
2033     // Store the return address to the appropriate stack slot.
2034     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2035                                      FPDiff, dl);
2036   }
2037
2038   bool WasGlobalOrExternal = false;
2039   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2040     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2041     // In the 64-bit large code model, we have to make all calls
2042     // through a register, since the call instruction's 32-bit
2043     // pc-relative offset may not be large enough to hold the whole
2044     // address.
2045   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2046     WasGlobalOrExternal = true;
2047     // If the callee is a GlobalAddress node (quite common, every direct call
2048     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2049     // it.
2050
2051     // We should use extra load for direct calls to dllimported functions in
2052     // non-JIT mode.
2053     GlobalValue *GV = G->getGlobal();
2054     if (!GV->hasDLLImportLinkage()) {
2055       unsigned char OpFlags = 0;
2056
2057       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2058       // external symbols most go through the PLT in PIC mode.  If the symbol
2059       // has hidden or protected visibility, or if it is static or local, then
2060       // we don't need to use the PLT - we can directly call it.
2061       if (Subtarget->isTargetELF() &&
2062           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2063           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2064         OpFlags = X86II::MO_PLT;
2065       } else if (Subtarget->isPICStyleStubAny() &&
2066                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2067                Subtarget->getDarwinVers() < 9) {
2068         // PC-relative references to external symbols should go through $stub,
2069         // unless we're building with the leopard linker or later, which
2070         // automatically synthesizes these stubs.
2071         OpFlags = X86II::MO_DARWIN_STUB;
2072       }
2073
2074       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2075                                           G->getOffset(), OpFlags);
2076     }
2077   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2078     WasGlobalOrExternal = true;
2079     unsigned char OpFlags = 0;
2080
2081     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2082     // symbols should go through the PLT.
2083     if (Subtarget->isTargetELF() &&
2084         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2085       OpFlags = X86II::MO_PLT;
2086     } else if (Subtarget->isPICStyleStubAny() &&
2087              Subtarget->getDarwinVers() < 9) {
2088       // PC-relative references to external symbols should go through $stub,
2089       // unless we're building with the leopard linker or later, which
2090       // automatically synthesizes these stubs.
2091       OpFlags = X86II::MO_DARWIN_STUB;
2092     }
2093
2094     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2095                                          OpFlags);
2096   }
2097
2098   if (isTailCall && !WasGlobalOrExternal) {
2099     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
2100
2101     Chain = DAG.getCopyToReg(Chain,  dl,
2102                              DAG.getRegister(Opc, getPointerTy()),
2103                              Callee,InFlag);
2104     Callee = DAG.getRegister(Opc, getPointerTy());
2105     // Add register as live out.
2106     MF.getRegInfo().addLiveOut(Opc);
2107   }
2108
2109   // Returns a chain & a flag for retval copy to use.
2110   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2111   SmallVector<SDValue, 8> Ops;
2112
2113   if (isTailCall) {
2114     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2115                            DAG.getIntPtrConstant(0, true), InFlag);
2116     InFlag = Chain.getValue(1);
2117   }
2118
2119   Ops.push_back(Chain);
2120   Ops.push_back(Callee);
2121
2122   if (isTailCall)
2123     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2124
2125   // Add argument registers to the end of the list so that they are known live
2126   // into the call.
2127   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2128     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2129                                   RegsToPass[i].second.getValueType()));
2130
2131   // Add an implicit use GOT pointer in EBX.
2132   if (!isTailCall && Subtarget->isPICStyleGOT())
2133     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2134
2135   // Add an implicit use of AL for x86 vararg functions.
2136   if (Is64Bit && isVarArg)
2137     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2138
2139   if (InFlag.getNode())
2140     Ops.push_back(InFlag);
2141
2142   if (isTailCall) {
2143     // If this is the first return lowered for this function, add the regs
2144     // to the liveout set for the function.
2145     if (MF.getRegInfo().liveout_empty()) {
2146       SmallVector<CCValAssign, 16> RVLocs;
2147       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2148                      *DAG.getContext());
2149       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2150       for (unsigned i = 0; i != RVLocs.size(); ++i)
2151         if (RVLocs[i].isRegLoc())
2152           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2153     }
2154
2155     assert(((Callee.getOpcode() == ISD::Register &&
2156                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2157                 cast<RegisterSDNode>(Callee)->getReg() == X86::R11)) ||
2158               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2159               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2160            "Expecting a global address, external symbol, or scratch register");
2161
2162     return DAG.getNode(X86ISD::TC_RETURN, dl,
2163                        NodeTys, &Ops[0], Ops.size());
2164   }
2165
2166   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2167   InFlag = Chain.getValue(1);
2168
2169   // Create the CALLSEQ_END node.
2170   unsigned NumBytesForCalleeToPush;
2171   if (IsCalleePop(isVarArg, CallConv))
2172     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2173   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2174     // If this is is a call to a struct-return function, the callee
2175     // pops the hidden struct pointer, so we have to push it back.
2176     // This is common for Darwin/X86, Linux & Mingw32 targets.
2177     NumBytesForCalleeToPush = 4;
2178   else
2179     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2180
2181   // Returns a flag for retval copy to use.
2182   Chain = DAG.getCALLSEQ_END(Chain,
2183                              DAG.getIntPtrConstant(NumBytes, true),
2184                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2185                                                    true),
2186                              InFlag);
2187   InFlag = Chain.getValue(1);
2188
2189   // Handle result values, copying them out of physregs into vregs that we
2190   // return.
2191   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2192                          Ins, dl, DAG, InVals);
2193 }
2194
2195
2196 //===----------------------------------------------------------------------===//
2197 //                Fast Calling Convention (tail call) implementation
2198 //===----------------------------------------------------------------------===//
2199
2200 //  Like std call, callee cleans arguments, convention except that ECX is
2201 //  reserved for storing the tail called function address. Only 2 registers are
2202 //  free for argument passing (inreg). Tail call optimization is performed
2203 //  provided:
2204 //                * tailcallopt is enabled
2205 //                * caller/callee are fastcc
2206 //  On X86_64 architecture with GOT-style position independent code only local
2207 //  (within module) calls are supported at the moment.
2208 //  To keep the stack aligned according to platform abi the function
2209 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2210 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2211 //  If a tail called function callee has more arguments than the caller the
2212 //  caller needs to make sure that there is room to move the RETADDR to. This is
2213 //  achieved by reserving an area the size of the argument delta right after the
2214 //  original REtADDR, but before the saved framepointer or the spilled registers
2215 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2216 //  stack layout:
2217 //    arg1
2218 //    arg2
2219 //    RETADDR
2220 //    [ new RETADDR
2221 //      move area ]
2222 //    (possible EBP)
2223 //    ESI
2224 //    EDI
2225 //    local1 ..
2226
2227 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2228 /// for a 16 byte align requirement.
2229 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2230                                                         SelectionDAG& DAG) {
2231   MachineFunction &MF = DAG.getMachineFunction();
2232   const TargetMachine &TM = MF.getTarget();
2233   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2234   unsigned StackAlignment = TFI.getStackAlignment();
2235   uint64_t AlignMask = StackAlignment - 1;
2236   int64_t Offset = StackSize;
2237   uint64_t SlotSize = TD->getPointerSize();
2238   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2239     // Number smaller than 12 so just add the difference.
2240     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2241   } else {
2242     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2243     Offset = ((~AlignMask) & Offset) + StackAlignment +
2244       (StackAlignment-SlotSize);
2245   }
2246   return Offset;
2247 }
2248
2249 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2250 /// for tail call optimization. Targets which want to do tail call
2251 /// optimization should implement this function.
2252 bool
2253 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2254                                                      CallingConv::ID CalleeCC,
2255                                                      bool isVarArg,
2256                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2257                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2258                                                      SelectionDAG& DAG) const {
2259   if (CalleeCC != CallingConv::Fast &&
2260       CalleeCC != CallingConv::C)
2261     return false;
2262
2263   // If -tailcallopt is specified, make fastcc functions tail-callable.
2264   const Function *CallerF = DAG.getMachineFunction().getFunction();
2265   if (PerformTailCallOpt) {
2266     if (CalleeCC == CallingConv::Fast &&
2267         CallerF->getCallingConv() == CalleeCC)
2268       return true;
2269     return false;
2270   }
2271
2272   // Look for obvious safe cases to perform tail call optimization that does not
2273   // requite ABI changes. This is what gcc calls sibcall.
2274
2275   // Do not tail call optimize vararg calls for now.
2276   if (isVarArg)
2277     return false;
2278
2279   // If the callee takes no arguments then go on to check the results of the
2280   // call.
2281   if (!Outs.empty()) {
2282     // Check if stack adjustment is needed. For now, do not do this if any
2283     // argument is passed on the stack.
2284     SmallVector<CCValAssign, 16> ArgLocs;
2285     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2286                    ArgLocs, *DAG.getContext());
2287     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2288     if (CCInfo.getNextStackOffset()) {
2289       MachineFunction &MF = DAG.getMachineFunction();
2290       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2291         return false;
2292       if (Subtarget->isTargetWin64())
2293         // Win64 ABI has additional complications.
2294         return false;
2295
2296       // Check if the arguments are already laid out in the right way as
2297       // the caller's fixed stack objects.
2298       MachineFrameInfo *MFI = MF.getFrameInfo();
2299       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2300         CCValAssign &VA = ArgLocs[i];
2301         EVT RegVT = VA.getLocVT();
2302         SDValue Arg = Outs[i].Val;
2303         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2304         if (Flags.isByVal())
2305           return false; // TODO
2306         if (VA.getLocInfo() == CCValAssign::Indirect)
2307           return false;
2308         if (!VA.isRegLoc()) {
2309           LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg);
2310           if (!Ld)
2311             return false;
2312           SDValue Ptr = Ld->getBasePtr();
2313           FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2314           if (!FINode)
2315             return false;
2316           int FI = FINode->getIndex();
2317           if (!MFI->isFixedObjectIndex(FI))
2318             return false;
2319           if (VA.getLocMemOffset() != MFI->getObjectOffset(FI))
2320             return false;
2321         }
2322       }
2323     }
2324   }
2325
2326   return true;
2327 }
2328
2329 FastISel *
2330 X86TargetLowering::createFastISel(MachineFunction &mf, MachineModuleInfo *mmo,
2331                             DwarfWriter *dw,
2332                             DenseMap<const Value *, unsigned> &vm,
2333                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2334                             DenseMap<const AllocaInst *, int> &am
2335 #ifndef NDEBUG
2336                           , SmallSet<Instruction*, 8> &cil
2337 #endif
2338                                   ) {
2339   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2340 #ifndef NDEBUG
2341                              , cil
2342 #endif
2343                              );
2344 }
2345
2346
2347 //===----------------------------------------------------------------------===//
2348 //                           Other Lowering Hooks
2349 //===----------------------------------------------------------------------===//
2350
2351
2352 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2353   MachineFunction &MF = DAG.getMachineFunction();
2354   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2355   int ReturnAddrIndex = FuncInfo->getRAIndex();
2356
2357   if (ReturnAddrIndex == 0) {
2358     // Set up a frame object for the return address.
2359     uint64_t SlotSize = TD->getPointerSize();
2360     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2361                                                            true, false);
2362     FuncInfo->setRAIndex(ReturnAddrIndex);
2363   }
2364
2365   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2366 }
2367
2368
2369 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2370                                        bool hasSymbolicDisplacement) {
2371   // Offset should fit into 32 bit immediate field.
2372   if (!isInt32(Offset))
2373     return false;
2374
2375   // If we don't have a symbolic displacement - we don't have any extra
2376   // restrictions.
2377   if (!hasSymbolicDisplacement)
2378     return true;
2379
2380   // FIXME: Some tweaks might be needed for medium code model.
2381   if (M != CodeModel::Small && M != CodeModel::Kernel)
2382     return false;
2383
2384   // For small code model we assume that latest object is 16MB before end of 31
2385   // bits boundary. We may also accept pretty large negative constants knowing
2386   // that all objects are in the positive half of address space.
2387   if (M == CodeModel::Small && Offset < 16*1024*1024)
2388     return true;
2389
2390   // For kernel code model we know that all object resist in the negative half
2391   // of 32bits address space. We may not accept negative offsets, since they may
2392   // be just off and we may accept pretty large positive ones.
2393   if (M == CodeModel::Kernel && Offset > 0)
2394     return true;
2395
2396   return false;
2397 }
2398
2399 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2400 /// specific condition code, returning the condition code and the LHS/RHS of the
2401 /// comparison to make.
2402 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2403                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2404   if (!isFP) {
2405     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2406       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2407         // X > -1   -> X == 0, jump !sign.
2408         RHS = DAG.getConstant(0, RHS.getValueType());
2409         return X86::COND_NS;
2410       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2411         // X < 0   -> X == 0, jump on sign.
2412         return X86::COND_S;
2413       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2414         // X < 1   -> X <= 0
2415         RHS = DAG.getConstant(0, RHS.getValueType());
2416         return X86::COND_LE;
2417       }
2418     }
2419
2420     switch (SetCCOpcode) {
2421     default: llvm_unreachable("Invalid integer condition!");
2422     case ISD::SETEQ:  return X86::COND_E;
2423     case ISD::SETGT:  return X86::COND_G;
2424     case ISD::SETGE:  return X86::COND_GE;
2425     case ISD::SETLT:  return X86::COND_L;
2426     case ISD::SETLE:  return X86::COND_LE;
2427     case ISD::SETNE:  return X86::COND_NE;
2428     case ISD::SETULT: return X86::COND_B;
2429     case ISD::SETUGT: return X86::COND_A;
2430     case ISD::SETULE: return X86::COND_BE;
2431     case ISD::SETUGE: return X86::COND_AE;
2432     }
2433   }
2434
2435   // First determine if it is required or is profitable to flip the operands.
2436
2437   // If LHS is a foldable load, but RHS is not, flip the condition.
2438   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2439       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2440     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2441     std::swap(LHS, RHS);
2442   }
2443
2444   switch (SetCCOpcode) {
2445   default: break;
2446   case ISD::SETOLT:
2447   case ISD::SETOLE:
2448   case ISD::SETUGT:
2449   case ISD::SETUGE:
2450     std::swap(LHS, RHS);
2451     break;
2452   }
2453
2454   // On a floating point condition, the flags are set as follows:
2455   // ZF  PF  CF   op
2456   //  0 | 0 | 0 | X > Y
2457   //  0 | 0 | 1 | X < Y
2458   //  1 | 0 | 0 | X == Y
2459   //  1 | 1 | 1 | unordered
2460   switch (SetCCOpcode) {
2461   default: llvm_unreachable("Condcode should be pre-legalized away");
2462   case ISD::SETUEQ:
2463   case ISD::SETEQ:   return X86::COND_E;
2464   case ISD::SETOLT:              // flipped
2465   case ISD::SETOGT:
2466   case ISD::SETGT:   return X86::COND_A;
2467   case ISD::SETOLE:              // flipped
2468   case ISD::SETOGE:
2469   case ISD::SETGE:   return X86::COND_AE;
2470   case ISD::SETUGT:              // flipped
2471   case ISD::SETULT:
2472   case ISD::SETLT:   return X86::COND_B;
2473   case ISD::SETUGE:              // flipped
2474   case ISD::SETULE:
2475   case ISD::SETLE:   return X86::COND_BE;
2476   case ISD::SETONE:
2477   case ISD::SETNE:   return X86::COND_NE;
2478   case ISD::SETUO:   return X86::COND_P;
2479   case ISD::SETO:    return X86::COND_NP;
2480   case ISD::SETOEQ:
2481   case ISD::SETUNE:  return X86::COND_INVALID;
2482   }
2483 }
2484
2485 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2486 /// code. Current x86 isa includes the following FP cmov instructions:
2487 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2488 static bool hasFPCMov(unsigned X86CC) {
2489   switch (X86CC) {
2490   default:
2491     return false;
2492   case X86::COND_B:
2493   case X86::COND_BE:
2494   case X86::COND_E:
2495   case X86::COND_P:
2496   case X86::COND_A:
2497   case X86::COND_AE:
2498   case X86::COND_NE:
2499   case X86::COND_NP:
2500     return true;
2501   }
2502 }
2503
2504 /// isFPImmLegal - Returns true if the target can instruction select the
2505 /// specified FP immediate natively. If false, the legalizer will
2506 /// materialize the FP immediate as a load from a constant pool.
2507 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2508   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2509     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2510       return true;
2511   }
2512   return false;
2513 }
2514
2515 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2516 /// the specified range (L, H].
2517 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2518   return (Val < 0) || (Val >= Low && Val < Hi);
2519 }
2520
2521 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2522 /// specified value.
2523 static bool isUndefOrEqual(int Val, int CmpVal) {
2524   if (Val < 0 || Val == CmpVal)
2525     return true;
2526   return false;
2527 }
2528
2529 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2530 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2531 /// the second operand.
2532 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2533   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2534     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2535   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2536     return (Mask[0] < 2 && Mask[1] < 2);
2537   return false;
2538 }
2539
2540 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2541   SmallVector<int, 8> M;
2542   N->getMask(M);
2543   return ::isPSHUFDMask(M, N->getValueType(0));
2544 }
2545
2546 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2547 /// is suitable for input to PSHUFHW.
2548 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2549   if (VT != MVT::v8i16)
2550     return false;
2551
2552   // Lower quadword copied in order or undef.
2553   for (int i = 0; i != 4; ++i)
2554     if (Mask[i] >= 0 && Mask[i] != i)
2555       return false;
2556
2557   // Upper quadword shuffled.
2558   for (int i = 4; i != 8; ++i)
2559     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2560       return false;
2561
2562   return true;
2563 }
2564
2565 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2566   SmallVector<int, 8> M;
2567   N->getMask(M);
2568   return ::isPSHUFHWMask(M, N->getValueType(0));
2569 }
2570
2571 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2572 /// is suitable for input to PSHUFLW.
2573 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2574   if (VT != MVT::v8i16)
2575     return false;
2576
2577   // Upper quadword copied in order.
2578   for (int i = 4; i != 8; ++i)
2579     if (Mask[i] >= 0 && Mask[i] != i)
2580       return false;
2581
2582   // Lower quadword shuffled.
2583   for (int i = 0; i != 4; ++i)
2584     if (Mask[i] >= 4)
2585       return false;
2586
2587   return true;
2588 }
2589
2590 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2591   SmallVector<int, 8> M;
2592   N->getMask(M);
2593   return ::isPSHUFLWMask(M, N->getValueType(0));
2594 }
2595
2596 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2597 /// is suitable for input to PALIGNR.
2598 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2599                           bool hasSSSE3) {
2600   int i, e = VT.getVectorNumElements();
2601
2602   // Do not handle v2i64 / v2f64 shuffles with palignr.
2603   if (e < 4 || !hasSSSE3)
2604     return false;
2605
2606   for (i = 0; i != e; ++i)
2607     if (Mask[i] >= 0)
2608       break;
2609
2610   // All undef, not a palignr.
2611   if (i == e)
2612     return false;
2613
2614   // Determine if it's ok to perform a palignr with only the LHS, since we
2615   // don't have access to the actual shuffle elements to see if RHS is undef.
2616   bool Unary = Mask[i] < (int)e;
2617   bool NeedsUnary = false;
2618
2619   int s = Mask[i] - i;
2620
2621   // Check the rest of the elements to see if they are consecutive.
2622   for (++i; i != e; ++i) {
2623     int m = Mask[i];
2624     if (m < 0)
2625       continue;
2626
2627     Unary = Unary && (m < (int)e);
2628     NeedsUnary = NeedsUnary || (m < s);
2629
2630     if (NeedsUnary && !Unary)
2631       return false;
2632     if (Unary && m != ((s+i) & (e-1)))
2633       return false;
2634     if (!Unary && m != (s+i))
2635       return false;
2636   }
2637   return true;
2638 }
2639
2640 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2641   SmallVector<int, 8> M;
2642   N->getMask(M);
2643   return ::isPALIGNRMask(M, N->getValueType(0), true);
2644 }
2645
2646 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2647 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2648 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2649   int NumElems = VT.getVectorNumElements();
2650   if (NumElems != 2 && NumElems != 4)
2651     return false;
2652
2653   int Half = NumElems / 2;
2654   for (int i = 0; i < Half; ++i)
2655     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2656       return false;
2657   for (int i = Half; i < NumElems; ++i)
2658     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2659       return false;
2660
2661   return true;
2662 }
2663
2664 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2665   SmallVector<int, 8> M;
2666   N->getMask(M);
2667   return ::isSHUFPMask(M, N->getValueType(0));
2668 }
2669
2670 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2671 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2672 /// half elements to come from vector 1 (which would equal the dest.) and
2673 /// the upper half to come from vector 2.
2674 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2675   int NumElems = VT.getVectorNumElements();
2676
2677   if (NumElems != 2 && NumElems != 4)
2678     return false;
2679
2680   int Half = NumElems / 2;
2681   for (int i = 0; i < Half; ++i)
2682     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2683       return false;
2684   for (int i = Half; i < NumElems; ++i)
2685     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2686       return false;
2687   return true;
2688 }
2689
2690 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2691   SmallVector<int, 8> M;
2692   N->getMask(M);
2693   return isCommutedSHUFPMask(M, N->getValueType(0));
2694 }
2695
2696 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2697 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2698 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2699   if (N->getValueType(0).getVectorNumElements() != 4)
2700     return false;
2701
2702   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2703   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2704          isUndefOrEqual(N->getMaskElt(1), 7) &&
2705          isUndefOrEqual(N->getMaskElt(2), 2) &&
2706          isUndefOrEqual(N->getMaskElt(3), 3);
2707 }
2708
2709 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2710 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2711 /// <2, 3, 2, 3>
2712 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2713   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2714
2715   if (NumElems != 4)
2716     return false;
2717
2718   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2719   isUndefOrEqual(N->getMaskElt(1), 3) &&
2720   isUndefOrEqual(N->getMaskElt(2), 2) &&
2721   isUndefOrEqual(N->getMaskElt(3), 3);
2722 }
2723
2724 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2725 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2726 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2727   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2728
2729   if (NumElems != 2 && NumElems != 4)
2730     return false;
2731
2732   for (unsigned i = 0; i < NumElems/2; ++i)
2733     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2734       return false;
2735
2736   for (unsigned i = NumElems/2; i < NumElems; ++i)
2737     if (!isUndefOrEqual(N->getMaskElt(i), i))
2738       return false;
2739
2740   return true;
2741 }
2742
2743 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2744 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2745 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2746   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2747
2748   if (NumElems != 2 && NumElems != 4)
2749     return false;
2750
2751   for (unsigned i = 0; i < NumElems/2; ++i)
2752     if (!isUndefOrEqual(N->getMaskElt(i), i))
2753       return false;
2754
2755   for (unsigned i = 0; i < NumElems/2; ++i)
2756     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2757       return false;
2758
2759   return true;
2760 }
2761
2762 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2763 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2764 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2765                          bool V2IsSplat = false) {
2766   int NumElts = VT.getVectorNumElements();
2767   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2768     return false;
2769
2770   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2771     int BitI  = Mask[i];
2772     int BitI1 = Mask[i+1];
2773     if (!isUndefOrEqual(BitI, j))
2774       return false;
2775     if (V2IsSplat) {
2776       if (!isUndefOrEqual(BitI1, NumElts))
2777         return false;
2778     } else {
2779       if (!isUndefOrEqual(BitI1, j + NumElts))
2780         return false;
2781     }
2782   }
2783   return true;
2784 }
2785
2786 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2787   SmallVector<int, 8> M;
2788   N->getMask(M);
2789   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2790 }
2791
2792 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2793 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2794 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2795                          bool V2IsSplat = false) {
2796   int NumElts = VT.getVectorNumElements();
2797   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2798     return false;
2799
2800   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2801     int BitI  = Mask[i];
2802     int BitI1 = Mask[i+1];
2803     if (!isUndefOrEqual(BitI, j + NumElts/2))
2804       return false;
2805     if (V2IsSplat) {
2806       if (isUndefOrEqual(BitI1, NumElts))
2807         return false;
2808     } else {
2809       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2810         return false;
2811     }
2812   }
2813   return true;
2814 }
2815
2816 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2817   SmallVector<int, 8> M;
2818   N->getMask(M);
2819   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2820 }
2821
2822 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2823 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2824 /// <0, 0, 1, 1>
2825 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2826   int NumElems = VT.getVectorNumElements();
2827   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2828     return false;
2829
2830   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2831     int BitI  = Mask[i];
2832     int BitI1 = Mask[i+1];
2833     if (!isUndefOrEqual(BitI, j))
2834       return false;
2835     if (!isUndefOrEqual(BitI1, j))
2836       return false;
2837   }
2838   return true;
2839 }
2840
2841 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2842   SmallVector<int, 8> M;
2843   N->getMask(M);
2844   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2845 }
2846
2847 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2848 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2849 /// <2, 2, 3, 3>
2850 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2851   int NumElems = VT.getVectorNumElements();
2852   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2853     return false;
2854
2855   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2856     int BitI  = Mask[i];
2857     int BitI1 = Mask[i+1];
2858     if (!isUndefOrEqual(BitI, j))
2859       return false;
2860     if (!isUndefOrEqual(BitI1, j))
2861       return false;
2862   }
2863   return true;
2864 }
2865
2866 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2867   SmallVector<int, 8> M;
2868   N->getMask(M);
2869   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2870 }
2871
2872 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2873 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2874 /// MOVSD, and MOVD, i.e. setting the lowest element.
2875 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2876   if (VT.getVectorElementType().getSizeInBits() < 32)
2877     return false;
2878
2879   int NumElts = VT.getVectorNumElements();
2880
2881   if (!isUndefOrEqual(Mask[0], NumElts))
2882     return false;
2883
2884   for (int i = 1; i < NumElts; ++i)
2885     if (!isUndefOrEqual(Mask[i], i))
2886       return false;
2887
2888   return true;
2889 }
2890
2891 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2892   SmallVector<int, 8> M;
2893   N->getMask(M);
2894   return ::isMOVLMask(M, N->getValueType(0));
2895 }
2896
2897 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2898 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2899 /// element of vector 2 and the other elements to come from vector 1 in order.
2900 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2901                                bool V2IsSplat = false, bool V2IsUndef = false) {
2902   int NumOps = VT.getVectorNumElements();
2903   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2904     return false;
2905
2906   if (!isUndefOrEqual(Mask[0], 0))
2907     return false;
2908
2909   for (int i = 1; i < NumOps; ++i)
2910     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2911           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2912           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2913       return false;
2914
2915   return true;
2916 }
2917
2918 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2919                            bool V2IsUndef = false) {
2920   SmallVector<int, 8> M;
2921   N->getMask(M);
2922   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2923 }
2924
2925 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2926 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2927 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2928   if (N->getValueType(0).getVectorNumElements() != 4)
2929     return false;
2930
2931   // Expect 1, 1, 3, 3
2932   for (unsigned i = 0; i < 2; ++i) {
2933     int Elt = N->getMaskElt(i);
2934     if (Elt >= 0 && Elt != 1)
2935       return false;
2936   }
2937
2938   bool HasHi = false;
2939   for (unsigned i = 2; i < 4; ++i) {
2940     int Elt = N->getMaskElt(i);
2941     if (Elt >= 0 && Elt != 3)
2942       return false;
2943     if (Elt == 3)
2944       HasHi = true;
2945   }
2946   // Don't use movshdup if it can be done with a shufps.
2947   // FIXME: verify that matching u, u, 3, 3 is what we want.
2948   return HasHi;
2949 }
2950
2951 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2952 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2953 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2954   if (N->getValueType(0).getVectorNumElements() != 4)
2955     return false;
2956
2957   // Expect 0, 0, 2, 2
2958   for (unsigned i = 0; i < 2; ++i)
2959     if (N->getMaskElt(i) > 0)
2960       return false;
2961
2962   bool HasHi = false;
2963   for (unsigned i = 2; i < 4; ++i) {
2964     int Elt = N->getMaskElt(i);
2965     if (Elt >= 0 && Elt != 2)
2966       return false;
2967     if (Elt == 2)
2968       HasHi = true;
2969   }
2970   // Don't use movsldup if it can be done with a shufps.
2971   return HasHi;
2972 }
2973
2974 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2975 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2976 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2977   int e = N->getValueType(0).getVectorNumElements() / 2;
2978
2979   for (int i = 0; i < e; ++i)
2980     if (!isUndefOrEqual(N->getMaskElt(i), i))
2981       return false;
2982   for (int i = 0; i < e; ++i)
2983     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2984       return false;
2985   return true;
2986 }
2987
2988 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2989 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
2990 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2991   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2992   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2993
2994   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2995   unsigned Mask = 0;
2996   for (int i = 0; i < NumOperands; ++i) {
2997     int Val = SVOp->getMaskElt(NumOperands-i-1);
2998     if (Val < 0) Val = 0;
2999     if (Val >= NumOperands) Val -= NumOperands;
3000     Mask |= Val;
3001     if (i != NumOperands - 1)
3002       Mask <<= Shift;
3003   }
3004   return Mask;
3005 }
3006
3007 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3008 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3009 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3010   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3011   unsigned Mask = 0;
3012   // 8 nodes, but we only care about the last 4.
3013   for (unsigned i = 7; i >= 4; --i) {
3014     int Val = SVOp->getMaskElt(i);
3015     if (Val >= 0)
3016       Mask |= (Val - 4);
3017     if (i != 4)
3018       Mask <<= 2;
3019   }
3020   return Mask;
3021 }
3022
3023 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3024 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3025 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3026   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3027   unsigned Mask = 0;
3028   // 8 nodes, but we only care about the first 4.
3029   for (int i = 3; i >= 0; --i) {
3030     int Val = SVOp->getMaskElt(i);
3031     if (Val >= 0)
3032       Mask |= Val;
3033     if (i != 0)
3034       Mask <<= 2;
3035   }
3036   return Mask;
3037 }
3038
3039 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3040 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3041 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3042   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3043   EVT VVT = N->getValueType(0);
3044   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3045   int Val = 0;
3046
3047   unsigned i, e;
3048   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3049     Val = SVOp->getMaskElt(i);
3050     if (Val >= 0)
3051       break;
3052   }
3053   return (Val - i) * EltSize;
3054 }
3055
3056 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3057 /// constant +0.0.
3058 bool X86::isZeroNode(SDValue Elt) {
3059   return ((isa<ConstantSDNode>(Elt) &&
3060            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3061           (isa<ConstantFPSDNode>(Elt) &&
3062            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3063 }
3064
3065 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3066 /// their permute mask.
3067 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3068                                     SelectionDAG &DAG) {
3069   EVT VT = SVOp->getValueType(0);
3070   unsigned NumElems = VT.getVectorNumElements();
3071   SmallVector<int, 8> MaskVec;
3072
3073   for (unsigned i = 0; i != NumElems; ++i) {
3074     int idx = SVOp->getMaskElt(i);
3075     if (idx < 0)
3076       MaskVec.push_back(idx);
3077     else if (idx < (int)NumElems)
3078       MaskVec.push_back(idx + NumElems);
3079     else
3080       MaskVec.push_back(idx - NumElems);
3081   }
3082   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3083                               SVOp->getOperand(0), &MaskVec[0]);
3084 }
3085
3086 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3087 /// the two vector operands have swapped position.
3088 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3089   unsigned NumElems = VT.getVectorNumElements();
3090   for (unsigned i = 0; i != NumElems; ++i) {
3091     int idx = Mask[i];
3092     if (idx < 0)
3093       continue;
3094     else if (idx < (int)NumElems)
3095       Mask[i] = idx + NumElems;
3096     else
3097       Mask[i] = idx - NumElems;
3098   }
3099 }
3100
3101 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3102 /// match movhlps. The lower half elements should come from upper half of
3103 /// V1 (and in order), and the upper half elements should come from the upper
3104 /// half of V2 (and in order).
3105 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3106   if (Op->getValueType(0).getVectorNumElements() != 4)
3107     return false;
3108   for (unsigned i = 0, e = 2; i != e; ++i)
3109     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3110       return false;
3111   for (unsigned i = 2; i != 4; ++i)
3112     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3113       return false;
3114   return true;
3115 }
3116
3117 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3118 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3119 /// required.
3120 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3121   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3122     return false;
3123   N = N->getOperand(0).getNode();
3124   if (!ISD::isNON_EXTLoad(N))
3125     return false;
3126   if (LD)
3127     *LD = cast<LoadSDNode>(N);
3128   return true;
3129 }
3130
3131 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3132 /// match movlp{s|d}. The lower half elements should come from lower half of
3133 /// V1 (and in order), and the upper half elements should come from the upper
3134 /// half of V2 (and in order). And since V1 will become the source of the
3135 /// MOVLP, it must be either a vector load or a scalar load to vector.
3136 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3137                                ShuffleVectorSDNode *Op) {
3138   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3139     return false;
3140   // Is V2 is a vector load, don't do this transformation. We will try to use
3141   // load folding shufps op.
3142   if (ISD::isNON_EXTLoad(V2))
3143     return false;
3144
3145   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3146
3147   if (NumElems != 2 && NumElems != 4)
3148     return false;
3149   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3150     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3151       return false;
3152   for (unsigned i = NumElems/2; i != NumElems; ++i)
3153     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3154       return false;
3155   return true;
3156 }
3157
3158 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3159 /// all the same.
3160 static bool isSplatVector(SDNode *N) {
3161   if (N->getOpcode() != ISD::BUILD_VECTOR)
3162     return false;
3163
3164   SDValue SplatValue = N->getOperand(0);
3165   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3166     if (N->getOperand(i) != SplatValue)
3167       return false;
3168   return true;
3169 }
3170
3171 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3172 /// to an zero vector.
3173 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3174 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3175   SDValue V1 = N->getOperand(0);
3176   SDValue V2 = N->getOperand(1);
3177   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3178   for (unsigned i = 0; i != NumElems; ++i) {
3179     int Idx = N->getMaskElt(i);
3180     if (Idx >= (int)NumElems) {
3181       unsigned Opc = V2.getOpcode();
3182       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3183         continue;
3184       if (Opc != ISD::BUILD_VECTOR ||
3185           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3186         return false;
3187     } else if (Idx >= 0) {
3188       unsigned Opc = V1.getOpcode();
3189       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3190         continue;
3191       if (Opc != ISD::BUILD_VECTOR ||
3192           !X86::isZeroNode(V1.getOperand(Idx)))
3193         return false;
3194     }
3195   }
3196   return true;
3197 }
3198
3199 /// getZeroVector - Returns a vector of specified type with all zero elements.
3200 ///
3201 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3202                              DebugLoc dl) {
3203   assert(VT.isVector() && "Expected a vector type");
3204
3205   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3206   // type.  This ensures they get CSE'd.
3207   SDValue Vec;
3208   if (VT.getSizeInBits() == 64) { // MMX
3209     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3210     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3211   } else if (HasSSE2) {  // SSE2
3212     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3213     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3214   } else { // SSE1
3215     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3216     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3217   }
3218   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3219 }
3220
3221 /// getOnesVector - Returns a vector of specified type with all bits set.
3222 ///
3223 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3224   assert(VT.isVector() && "Expected a vector type");
3225
3226   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3227   // type.  This ensures they get CSE'd.
3228   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3229   SDValue Vec;
3230   if (VT.getSizeInBits() == 64)  // MMX
3231     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3232   else                                              // SSE
3233     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3234   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3235 }
3236
3237
3238 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3239 /// that point to V2 points to its first element.
3240 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3241   EVT VT = SVOp->getValueType(0);
3242   unsigned NumElems = VT.getVectorNumElements();
3243
3244   bool Changed = false;
3245   SmallVector<int, 8> MaskVec;
3246   SVOp->getMask(MaskVec);
3247
3248   for (unsigned i = 0; i != NumElems; ++i) {
3249     if (MaskVec[i] > (int)NumElems) {
3250       MaskVec[i] = NumElems;
3251       Changed = true;
3252     }
3253   }
3254   if (Changed)
3255     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3256                                 SVOp->getOperand(1), &MaskVec[0]);
3257   return SDValue(SVOp, 0);
3258 }
3259
3260 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3261 /// operation of specified width.
3262 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3263                        SDValue V2) {
3264   unsigned NumElems = VT.getVectorNumElements();
3265   SmallVector<int, 8> Mask;
3266   Mask.push_back(NumElems);
3267   for (unsigned i = 1; i != NumElems; ++i)
3268     Mask.push_back(i);
3269   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3270 }
3271
3272 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3273 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3274                           SDValue V2) {
3275   unsigned NumElems = VT.getVectorNumElements();
3276   SmallVector<int, 8> Mask;
3277   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3278     Mask.push_back(i);
3279     Mask.push_back(i + NumElems);
3280   }
3281   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3282 }
3283
3284 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3285 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3286                           SDValue V2) {
3287   unsigned NumElems = VT.getVectorNumElements();
3288   unsigned Half = NumElems/2;
3289   SmallVector<int, 8> Mask;
3290   for (unsigned i = 0; i != Half; ++i) {
3291     Mask.push_back(i + Half);
3292     Mask.push_back(i + NumElems + Half);
3293   }
3294   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3295 }
3296
3297 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3298 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3299                             bool HasSSE2) {
3300   if (SV->getValueType(0).getVectorNumElements() <= 4)
3301     return SDValue(SV, 0);
3302
3303   EVT PVT = MVT::v4f32;
3304   EVT VT = SV->getValueType(0);
3305   DebugLoc dl = SV->getDebugLoc();
3306   SDValue V1 = SV->getOperand(0);
3307   int NumElems = VT.getVectorNumElements();
3308   int EltNo = SV->getSplatIndex();
3309
3310   // unpack elements to the correct location
3311   while (NumElems > 4) {
3312     if (EltNo < NumElems/2) {
3313       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3314     } else {
3315       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3316       EltNo -= NumElems/2;
3317     }
3318     NumElems >>= 1;
3319   }
3320
3321   // Perform the splat.
3322   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3323   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3324   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3325   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3326 }
3327
3328 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3329 /// vector of zero or undef vector.  This produces a shuffle where the low
3330 /// element of V2 is swizzled into the zero/undef vector, landing at element
3331 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3332 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3333                                              bool isZero, bool HasSSE2,
3334                                              SelectionDAG &DAG) {
3335   EVT VT = V2.getValueType();
3336   SDValue V1 = isZero
3337     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3338   unsigned NumElems = VT.getVectorNumElements();
3339   SmallVector<int, 16> MaskVec;
3340   for (unsigned i = 0; i != NumElems; ++i)
3341     // If this is the insertion idx, put the low elt of V2 here.
3342     MaskVec.push_back(i == Idx ? NumElems : i);
3343   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3344 }
3345
3346 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3347 /// a shuffle that is zero.
3348 static
3349 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3350                                   bool Low, SelectionDAG &DAG) {
3351   unsigned NumZeros = 0;
3352   for (int i = 0; i < NumElems; ++i) {
3353     unsigned Index = Low ? i : NumElems-i-1;
3354     int Idx = SVOp->getMaskElt(Index);
3355     if (Idx < 0) {
3356       ++NumZeros;
3357       continue;
3358     }
3359     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3360     if (Elt.getNode() && X86::isZeroNode(Elt))
3361       ++NumZeros;
3362     else
3363       break;
3364   }
3365   return NumZeros;
3366 }
3367
3368 /// isVectorShift - Returns true if the shuffle can be implemented as a
3369 /// logical left or right shift of a vector.
3370 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3371 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3372                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3373   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3374
3375   isLeft = true;
3376   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3377   if (!NumZeros) {
3378     isLeft = false;
3379     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3380     if (!NumZeros)
3381       return false;
3382   }
3383   bool SeenV1 = false;
3384   bool SeenV2 = false;
3385   for (int i = NumZeros; i < NumElems; ++i) {
3386     int Val = isLeft ? (i - NumZeros) : i;
3387     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3388     if (Idx < 0)
3389       continue;
3390     if (Idx < NumElems)
3391       SeenV1 = true;
3392     else {
3393       Idx -= NumElems;
3394       SeenV2 = true;
3395     }
3396     if (Idx != Val)
3397       return false;
3398   }
3399   if (SeenV1 && SeenV2)
3400     return false;
3401
3402   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3403   ShAmt = NumZeros;
3404   return true;
3405 }
3406
3407
3408 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3409 ///
3410 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3411                                        unsigned NumNonZero, unsigned NumZero,
3412                                        SelectionDAG &DAG, TargetLowering &TLI) {
3413   if (NumNonZero > 8)
3414     return SDValue();
3415
3416   DebugLoc dl = Op.getDebugLoc();
3417   SDValue V(0, 0);
3418   bool First = true;
3419   for (unsigned i = 0; i < 16; ++i) {
3420     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3421     if (ThisIsNonZero && First) {
3422       if (NumZero)
3423         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3424       else
3425         V = DAG.getUNDEF(MVT::v8i16);
3426       First = false;
3427     }
3428
3429     if ((i & 1) != 0) {
3430       SDValue ThisElt(0, 0), LastElt(0, 0);
3431       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3432       if (LastIsNonZero) {
3433         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3434                               MVT::i16, Op.getOperand(i-1));
3435       }
3436       if (ThisIsNonZero) {
3437         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3438         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3439                               ThisElt, DAG.getConstant(8, MVT::i8));
3440         if (LastIsNonZero)
3441           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3442       } else
3443         ThisElt = LastElt;
3444
3445       if (ThisElt.getNode())
3446         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3447                         DAG.getIntPtrConstant(i/2));
3448     }
3449   }
3450
3451   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3452 }
3453
3454 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3455 ///
3456 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3457                                        unsigned NumNonZero, unsigned NumZero,
3458                                        SelectionDAG &DAG, TargetLowering &TLI) {
3459   if (NumNonZero > 4)
3460     return SDValue();
3461
3462   DebugLoc dl = Op.getDebugLoc();
3463   SDValue V(0, 0);
3464   bool First = true;
3465   for (unsigned i = 0; i < 8; ++i) {
3466     bool isNonZero = (NonZeros & (1 << i)) != 0;
3467     if (isNonZero) {
3468       if (First) {
3469         if (NumZero)
3470           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3471         else
3472           V = DAG.getUNDEF(MVT::v8i16);
3473         First = false;
3474       }
3475       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3476                       MVT::v8i16, V, Op.getOperand(i),
3477                       DAG.getIntPtrConstant(i));
3478     }
3479   }
3480
3481   return V;
3482 }
3483
3484 /// getVShift - Return a vector logical shift node.
3485 ///
3486 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3487                          unsigned NumBits, SelectionDAG &DAG,
3488                          const TargetLowering &TLI, DebugLoc dl) {
3489   bool isMMX = VT.getSizeInBits() == 64;
3490   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3491   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3492   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3493   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3494                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3495                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3496 }
3497
3498 SDValue
3499 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3500                                           SelectionDAG &DAG) {
3501
3502   // Check if the scalar load can be widened into a vector load. And if
3503   // the address is "base + cst" see if the cst can be "absorbed" into
3504   // the shuffle mask.
3505   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3506     SDValue Ptr = LD->getBasePtr();
3507     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3508       return SDValue();
3509     EVT PVT = LD->getValueType(0);
3510     if (PVT != MVT::i32 && PVT != MVT::f32)
3511       return SDValue();
3512
3513     int FI = -1;
3514     int64_t Offset = 0;
3515     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3516       FI = FINode->getIndex();
3517       Offset = 0;
3518     } else if (Ptr.getOpcode() == ISD::ADD &&
3519                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3520                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3521       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3522       Offset = Ptr.getConstantOperandVal(1);
3523       Ptr = Ptr.getOperand(0);
3524     } else {
3525       return SDValue();
3526     }
3527
3528     SDValue Chain = LD->getChain();
3529     // Make sure the stack object alignment is at least 16.
3530     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3531     if (DAG.InferPtrAlignment(Ptr) < 16) {
3532       if (MFI->isFixedObjectIndex(FI)) {
3533         // Can't change the alignment. FIXME: It's possible to compute
3534         // the exact stack offset and reference FI + adjust offset instead.
3535         // If someone *really* cares about this. That's the way to implement it.
3536         return SDValue();
3537       } else {
3538         MFI->setObjectAlignment(FI, 16);
3539       }
3540     }
3541
3542     // (Offset % 16) must be multiple of 4. Then address is then
3543     // Ptr + (Offset & ~15).
3544     if (Offset < 0)
3545       return SDValue();
3546     if ((Offset % 16) & 3)
3547       return SDValue();
3548     int64_t StartOffset = Offset & ~15;
3549     if (StartOffset)
3550       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3551                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3552
3553     int EltNo = (Offset - StartOffset) >> 2;
3554     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3555     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3556     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0);
3557     // Canonicalize it to a v4i32 shuffle.
3558     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3559     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3560                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3561                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3562   }
3563
3564   return SDValue();
3565 }
3566
3567 SDValue
3568 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3569   DebugLoc dl = Op.getDebugLoc();
3570   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3571   if (ISD::isBuildVectorAllZeros(Op.getNode())
3572       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3573     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3574     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3575     // eliminated on x86-32 hosts.
3576     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3577       return Op;
3578
3579     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3580       return getOnesVector(Op.getValueType(), DAG, dl);
3581     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3582   }
3583
3584   EVT VT = Op.getValueType();
3585   EVT ExtVT = VT.getVectorElementType();
3586   unsigned EVTBits = ExtVT.getSizeInBits();
3587
3588   unsigned NumElems = Op.getNumOperands();
3589   unsigned NumZero  = 0;
3590   unsigned NumNonZero = 0;
3591   unsigned NonZeros = 0;
3592   bool IsAllConstants = true;
3593   SmallSet<SDValue, 8> Values;
3594   for (unsigned i = 0; i < NumElems; ++i) {
3595     SDValue Elt = Op.getOperand(i);
3596     if (Elt.getOpcode() == ISD::UNDEF)
3597       continue;
3598     Values.insert(Elt);
3599     if (Elt.getOpcode() != ISD::Constant &&
3600         Elt.getOpcode() != ISD::ConstantFP)
3601       IsAllConstants = false;
3602     if (X86::isZeroNode(Elt))
3603       NumZero++;
3604     else {
3605       NonZeros |= (1 << i);
3606       NumNonZero++;
3607     }
3608   }
3609
3610   if (NumNonZero == 0) {
3611     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3612     return DAG.getUNDEF(VT);
3613   }
3614
3615   // Special case for single non-zero, non-undef, element.
3616   if (NumNonZero == 1) {
3617     unsigned Idx = CountTrailingZeros_32(NonZeros);
3618     SDValue Item = Op.getOperand(Idx);
3619
3620     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3621     // the value are obviously zero, truncate the value to i32 and do the
3622     // insertion that way.  Only do this if the value is non-constant or if the
3623     // value is a constant being inserted into element 0.  It is cheaper to do
3624     // a constant pool load than it is to do a movd + shuffle.
3625     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3626         (!IsAllConstants || Idx == 0)) {
3627       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3628         // Handle MMX and SSE both.
3629         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3630         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3631
3632         // Truncate the value (which may itself be a constant) to i32, and
3633         // convert it to a vector with movd (S2V+shuffle to zero extend).
3634         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3635         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3636         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3637                                            Subtarget->hasSSE2(), DAG);
3638
3639         // Now we have our 32-bit value zero extended in the low element of
3640         // a vector.  If Idx != 0, swizzle it into place.
3641         if (Idx != 0) {
3642           SmallVector<int, 4> Mask;
3643           Mask.push_back(Idx);
3644           for (unsigned i = 1; i != VecElts; ++i)
3645             Mask.push_back(i);
3646           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3647                                       DAG.getUNDEF(Item.getValueType()),
3648                                       &Mask[0]);
3649         }
3650         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3651       }
3652     }
3653
3654     // If we have a constant or non-constant insertion into the low element of
3655     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3656     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3657     // depending on what the source datatype is.
3658     if (Idx == 0) {
3659       if (NumZero == 0) {
3660         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3661       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3662           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3663         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3664         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3665         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3666                                            DAG);
3667       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3668         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3669         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3670         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3671         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3672                                            Subtarget->hasSSE2(), DAG);
3673         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3674       }
3675     }
3676
3677     // Is it a vector logical left shift?
3678     if (NumElems == 2 && Idx == 1 &&
3679         X86::isZeroNode(Op.getOperand(0)) &&
3680         !X86::isZeroNode(Op.getOperand(1))) {
3681       unsigned NumBits = VT.getSizeInBits();
3682       return getVShift(true, VT,
3683                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3684                                    VT, Op.getOperand(1)),
3685                        NumBits/2, DAG, *this, dl);
3686     }
3687
3688     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3689       return SDValue();
3690
3691     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3692     // is a non-constant being inserted into an element other than the low one,
3693     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3694     // movd/movss) to move this into the low element, then shuffle it into
3695     // place.
3696     if (EVTBits == 32) {
3697       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3698
3699       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3700       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3701                                          Subtarget->hasSSE2(), DAG);
3702       SmallVector<int, 8> MaskVec;
3703       for (unsigned i = 0; i < NumElems; i++)
3704         MaskVec.push_back(i == Idx ? 0 : 1);
3705       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3706     }
3707   }
3708
3709   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3710   if (Values.size() == 1) {
3711     if (EVTBits == 32) {
3712       // Instead of a shuffle like this:
3713       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3714       // Check if it's possible to issue this instead.
3715       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3716       unsigned Idx = CountTrailingZeros_32(NonZeros);
3717       SDValue Item = Op.getOperand(Idx);
3718       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3719         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3720     }
3721     return SDValue();
3722   }
3723
3724   // A vector full of immediates; various special cases are already
3725   // handled, so this is best done with a single constant-pool load.
3726   if (IsAllConstants)
3727     return SDValue();
3728
3729   // Let legalizer expand 2-wide build_vectors.
3730   if (EVTBits == 64) {
3731     if (NumNonZero == 1) {
3732       // One half is zero or undef.
3733       unsigned Idx = CountTrailingZeros_32(NonZeros);
3734       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3735                                  Op.getOperand(Idx));
3736       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3737                                          Subtarget->hasSSE2(), DAG);
3738     }
3739     return SDValue();
3740   }
3741
3742   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3743   if (EVTBits == 8 && NumElems == 16) {
3744     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3745                                         *this);
3746     if (V.getNode()) return V;
3747   }
3748
3749   if (EVTBits == 16 && NumElems == 8) {
3750     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3751                                         *this);
3752     if (V.getNode()) return V;
3753   }
3754
3755   // If element VT is == 32 bits, turn it into a number of shuffles.
3756   SmallVector<SDValue, 8> V;
3757   V.resize(NumElems);
3758   if (NumElems == 4 && NumZero > 0) {
3759     for (unsigned i = 0; i < 4; ++i) {
3760       bool isZero = !(NonZeros & (1 << i));
3761       if (isZero)
3762         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3763       else
3764         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3765     }
3766
3767     for (unsigned i = 0; i < 2; ++i) {
3768       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3769         default: break;
3770         case 0:
3771           V[i] = V[i*2];  // Must be a zero vector.
3772           break;
3773         case 1:
3774           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3775           break;
3776         case 2:
3777           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3778           break;
3779         case 3:
3780           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3781           break;
3782       }
3783     }
3784
3785     SmallVector<int, 8> MaskVec;
3786     bool Reverse = (NonZeros & 0x3) == 2;
3787     for (unsigned i = 0; i < 2; ++i)
3788       MaskVec.push_back(Reverse ? 1-i : i);
3789     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3790     for (unsigned i = 0; i < 2; ++i)
3791       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3792     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3793   }
3794
3795   if (Values.size() > 2) {
3796     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3797     // values to be inserted is equal to the number of elements, in which case
3798     // use the unpack code below in the hopes of matching the consecutive elts
3799     // load merge pattern for shuffles.
3800     // FIXME: We could probably just check that here directly.
3801     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3802         getSubtarget()->hasSSE41()) {
3803       V[0] = DAG.getUNDEF(VT);
3804       for (unsigned i = 0; i < NumElems; ++i)
3805         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3806           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3807                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3808       return V[0];
3809     }
3810     // Expand into a number of unpckl*.
3811     // e.g. for v4f32
3812     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3813     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3814     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3815     for (unsigned i = 0; i < NumElems; ++i)
3816       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3817     NumElems >>= 1;
3818     while (NumElems != 0) {
3819       for (unsigned i = 0; i < NumElems; ++i)
3820         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3821       NumElems >>= 1;
3822     }
3823     return V[0];
3824   }
3825
3826   return SDValue();
3827 }
3828
3829 SDValue
3830 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3831   // We support concatenate two MMX registers and place them in a MMX
3832   // register.  This is better than doing a stack convert.
3833   DebugLoc dl = Op.getDebugLoc();
3834   EVT ResVT = Op.getValueType();
3835   assert(Op.getNumOperands() == 2);
3836   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3837          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
3838   int Mask[2];
3839   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
3840   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3841   InVec = Op.getOperand(1);
3842   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3843     unsigned NumElts = ResVT.getVectorNumElements();
3844     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3845     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
3846                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
3847   } else {
3848     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
3849     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3850     Mask[0] = 0; Mask[1] = 2;
3851     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
3852   }
3853   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3854 }
3855
3856 // v8i16 shuffles - Prefer shuffles in the following order:
3857 // 1. [all]   pshuflw, pshufhw, optional move
3858 // 2. [ssse3] 1 x pshufb
3859 // 3. [ssse3] 2 x pshufb + 1 x por
3860 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3861 static
3862 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3863                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3864   SDValue V1 = SVOp->getOperand(0);
3865   SDValue V2 = SVOp->getOperand(1);
3866   DebugLoc dl = SVOp->getDebugLoc();
3867   SmallVector<int, 8> MaskVals;
3868
3869   // Determine if more than 1 of the words in each of the low and high quadwords
3870   // of the result come from the same quadword of one of the two inputs.  Undef
3871   // mask values count as coming from any quadword, for better codegen.
3872   SmallVector<unsigned, 4> LoQuad(4);
3873   SmallVector<unsigned, 4> HiQuad(4);
3874   BitVector InputQuads(4);
3875   for (unsigned i = 0; i < 8; ++i) {
3876     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3877     int EltIdx = SVOp->getMaskElt(i);
3878     MaskVals.push_back(EltIdx);
3879     if (EltIdx < 0) {
3880       ++Quad[0];
3881       ++Quad[1];
3882       ++Quad[2];
3883       ++Quad[3];
3884       continue;
3885     }
3886     ++Quad[EltIdx / 4];
3887     InputQuads.set(EltIdx / 4);
3888   }
3889
3890   int BestLoQuad = -1;
3891   unsigned MaxQuad = 1;
3892   for (unsigned i = 0; i < 4; ++i) {
3893     if (LoQuad[i] > MaxQuad) {
3894       BestLoQuad = i;
3895       MaxQuad = LoQuad[i];
3896     }
3897   }
3898
3899   int BestHiQuad = -1;
3900   MaxQuad = 1;
3901   for (unsigned i = 0; i < 4; ++i) {
3902     if (HiQuad[i] > MaxQuad) {
3903       BestHiQuad = i;
3904       MaxQuad = HiQuad[i];
3905     }
3906   }
3907
3908   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3909   // of the two input vectors, shuffle them into one input vector so only a
3910   // single pshufb instruction is necessary. If There are more than 2 input
3911   // quads, disable the next transformation since it does not help SSSE3.
3912   bool V1Used = InputQuads[0] || InputQuads[1];
3913   bool V2Used = InputQuads[2] || InputQuads[3];
3914   if (TLI.getSubtarget()->hasSSSE3()) {
3915     if (InputQuads.count() == 2 && V1Used && V2Used) {
3916       BestLoQuad = InputQuads.find_first();
3917       BestHiQuad = InputQuads.find_next(BestLoQuad);
3918     }
3919     if (InputQuads.count() > 2) {
3920       BestLoQuad = -1;
3921       BestHiQuad = -1;
3922     }
3923   }
3924
3925   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3926   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3927   // words from all 4 input quadwords.
3928   SDValue NewV;
3929   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3930     SmallVector<int, 8> MaskV;
3931     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3932     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3933     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3934                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3935                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3936     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3937
3938     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3939     // source words for the shuffle, to aid later transformations.
3940     bool AllWordsInNewV = true;
3941     bool InOrder[2] = { true, true };
3942     for (unsigned i = 0; i != 8; ++i) {
3943       int idx = MaskVals[i];
3944       if (idx != (int)i)
3945         InOrder[i/4] = false;
3946       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3947         continue;
3948       AllWordsInNewV = false;
3949       break;
3950     }
3951
3952     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3953     if (AllWordsInNewV) {
3954       for (int i = 0; i != 8; ++i) {
3955         int idx = MaskVals[i];
3956         if (idx < 0)
3957           continue;
3958         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3959         if ((idx != i) && idx < 4)
3960           pshufhw = false;
3961         if ((idx != i) && idx > 3)
3962           pshuflw = false;
3963       }
3964       V1 = NewV;
3965       V2Used = false;
3966       BestLoQuad = 0;
3967       BestHiQuad = 1;
3968     }
3969
3970     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3971     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3972     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3973       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3974                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3975     }
3976   }
3977
3978   // If we have SSSE3, and all words of the result are from 1 input vector,
3979   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3980   // is present, fall back to case 4.
3981   if (TLI.getSubtarget()->hasSSSE3()) {
3982     SmallVector<SDValue,16> pshufbMask;
3983
3984     // If we have elements from both input vectors, set the high bit of the
3985     // shuffle mask element to zero out elements that come from V2 in the V1
3986     // mask, and elements that come from V1 in the V2 mask, so that the two
3987     // results can be OR'd together.
3988     bool TwoInputs = V1Used && V2Used;
3989     for (unsigned i = 0; i != 8; ++i) {
3990       int EltIdx = MaskVals[i] * 2;
3991       if (TwoInputs && (EltIdx >= 16)) {
3992         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3993         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3994         continue;
3995       }
3996       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3997       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3998     }
3999     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4000     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4001                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4002                                  MVT::v16i8, &pshufbMask[0], 16));
4003     if (!TwoInputs)
4004       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4005
4006     // Calculate the shuffle mask for the second input, shuffle it, and
4007     // OR it with the first shuffled input.
4008     pshufbMask.clear();
4009     for (unsigned i = 0; i != 8; ++i) {
4010       int EltIdx = MaskVals[i] * 2;
4011       if (EltIdx < 16) {
4012         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4013         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4014         continue;
4015       }
4016       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4017       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4018     }
4019     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4020     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4021                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4022                                  MVT::v16i8, &pshufbMask[0], 16));
4023     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4024     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4025   }
4026
4027   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4028   // and update MaskVals with new element order.
4029   BitVector InOrder(8);
4030   if (BestLoQuad >= 0) {
4031     SmallVector<int, 8> MaskV;
4032     for (int i = 0; i != 4; ++i) {
4033       int idx = MaskVals[i];
4034       if (idx < 0) {
4035         MaskV.push_back(-1);
4036         InOrder.set(i);
4037       } else if ((idx / 4) == BestLoQuad) {
4038         MaskV.push_back(idx & 3);
4039         InOrder.set(i);
4040       } else {
4041         MaskV.push_back(-1);
4042       }
4043     }
4044     for (unsigned i = 4; i != 8; ++i)
4045       MaskV.push_back(i);
4046     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4047                                 &MaskV[0]);
4048   }
4049
4050   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4051   // and update MaskVals with the new element order.
4052   if (BestHiQuad >= 0) {
4053     SmallVector<int, 8> MaskV;
4054     for (unsigned i = 0; i != 4; ++i)
4055       MaskV.push_back(i);
4056     for (unsigned i = 4; i != 8; ++i) {
4057       int idx = MaskVals[i];
4058       if (idx < 0) {
4059         MaskV.push_back(-1);
4060         InOrder.set(i);
4061       } else if ((idx / 4) == BestHiQuad) {
4062         MaskV.push_back((idx & 3) + 4);
4063         InOrder.set(i);
4064       } else {
4065         MaskV.push_back(-1);
4066       }
4067     }
4068     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4069                                 &MaskV[0]);
4070   }
4071
4072   // In case BestHi & BestLo were both -1, which means each quadword has a word
4073   // from each of the four input quadwords, calculate the InOrder bitvector now
4074   // before falling through to the insert/extract cleanup.
4075   if (BestLoQuad == -1 && BestHiQuad == -1) {
4076     NewV = V1;
4077     for (int i = 0; i != 8; ++i)
4078       if (MaskVals[i] < 0 || MaskVals[i] == i)
4079         InOrder.set(i);
4080   }
4081
4082   // The other elements are put in the right place using pextrw and pinsrw.
4083   for (unsigned i = 0; i != 8; ++i) {
4084     if (InOrder[i])
4085       continue;
4086     int EltIdx = MaskVals[i];
4087     if (EltIdx < 0)
4088       continue;
4089     SDValue ExtOp = (EltIdx < 8)
4090     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4091                   DAG.getIntPtrConstant(EltIdx))
4092     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4093                   DAG.getIntPtrConstant(EltIdx - 8));
4094     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4095                        DAG.getIntPtrConstant(i));
4096   }
4097   return NewV;
4098 }
4099
4100 // v16i8 shuffles - Prefer shuffles in the following order:
4101 // 1. [ssse3] 1 x pshufb
4102 // 2. [ssse3] 2 x pshufb + 1 x por
4103 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4104 static
4105 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4106                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
4107   SDValue V1 = SVOp->getOperand(0);
4108   SDValue V2 = SVOp->getOperand(1);
4109   DebugLoc dl = SVOp->getDebugLoc();
4110   SmallVector<int, 16> MaskVals;
4111   SVOp->getMask(MaskVals);
4112
4113   // If we have SSSE3, case 1 is generated when all result bytes come from
4114   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4115   // present, fall back to case 3.
4116   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4117   bool V1Only = true;
4118   bool V2Only = true;
4119   for (unsigned i = 0; i < 16; ++i) {
4120     int EltIdx = MaskVals[i];
4121     if (EltIdx < 0)
4122       continue;
4123     if (EltIdx < 16)
4124       V2Only = false;
4125     else
4126       V1Only = false;
4127   }
4128
4129   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4130   if (TLI.getSubtarget()->hasSSSE3()) {
4131     SmallVector<SDValue,16> pshufbMask;
4132
4133     // If all result elements are from one input vector, then only translate
4134     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4135     //
4136     // Otherwise, we have elements from both input vectors, and must zero out
4137     // elements that come from V2 in the first mask, and V1 in the second mask
4138     // so that we can OR them together.
4139     bool TwoInputs = !(V1Only || V2Only);
4140     for (unsigned i = 0; i != 16; ++i) {
4141       int EltIdx = MaskVals[i];
4142       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4143         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4144         continue;
4145       }
4146       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4147     }
4148     // If all the elements are from V2, assign it to V1 and return after
4149     // building the first pshufb.
4150     if (V2Only)
4151       V1 = V2;
4152     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4153                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4154                                  MVT::v16i8, &pshufbMask[0], 16));
4155     if (!TwoInputs)
4156       return V1;
4157
4158     // Calculate the shuffle mask for the second input, shuffle it, and
4159     // OR it with the first shuffled input.
4160     pshufbMask.clear();
4161     for (unsigned i = 0; i != 16; ++i) {
4162       int EltIdx = MaskVals[i];
4163       if (EltIdx < 16) {
4164         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4165         continue;
4166       }
4167       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4168     }
4169     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4170                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4171                                  MVT::v16i8, &pshufbMask[0], 16));
4172     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4173   }
4174
4175   // No SSSE3 - Calculate in place words and then fix all out of place words
4176   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4177   // the 16 different words that comprise the two doublequadword input vectors.
4178   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4179   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4180   SDValue NewV = V2Only ? V2 : V1;
4181   for (int i = 0; i != 8; ++i) {
4182     int Elt0 = MaskVals[i*2];
4183     int Elt1 = MaskVals[i*2+1];
4184
4185     // This word of the result is all undef, skip it.
4186     if (Elt0 < 0 && Elt1 < 0)
4187       continue;
4188
4189     // This word of the result is already in the correct place, skip it.
4190     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4191       continue;
4192     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4193       continue;
4194
4195     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4196     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4197     SDValue InsElt;
4198
4199     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4200     // using a single extract together, load it and store it.
4201     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4202       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4203                            DAG.getIntPtrConstant(Elt1 / 2));
4204       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4205                         DAG.getIntPtrConstant(i));
4206       continue;
4207     }
4208
4209     // If Elt1 is defined, extract it from the appropriate source.  If the
4210     // source byte is not also odd, shift the extracted word left 8 bits
4211     // otherwise clear the bottom 8 bits if we need to do an or.
4212     if (Elt1 >= 0) {
4213       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4214                            DAG.getIntPtrConstant(Elt1 / 2));
4215       if ((Elt1 & 1) == 0)
4216         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4217                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4218       else if (Elt0 >= 0)
4219         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4220                              DAG.getConstant(0xFF00, MVT::i16));
4221     }
4222     // If Elt0 is defined, extract it from the appropriate source.  If the
4223     // source byte is not also even, shift the extracted word right 8 bits. If
4224     // Elt1 was also defined, OR the extracted values together before
4225     // inserting them in the result.
4226     if (Elt0 >= 0) {
4227       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4228                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4229       if ((Elt0 & 1) != 0)
4230         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4231                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4232       else if (Elt1 >= 0)
4233         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4234                              DAG.getConstant(0x00FF, MVT::i16));
4235       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4236                          : InsElt0;
4237     }
4238     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4239                        DAG.getIntPtrConstant(i));
4240   }
4241   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4242 }
4243
4244 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4245 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4246 /// done when every pair / quad of shuffle mask elements point to elements in
4247 /// the right sequence. e.g.
4248 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4249 static
4250 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4251                                  SelectionDAG &DAG,
4252                                  TargetLowering &TLI, DebugLoc dl) {
4253   EVT VT = SVOp->getValueType(0);
4254   SDValue V1 = SVOp->getOperand(0);
4255   SDValue V2 = SVOp->getOperand(1);
4256   unsigned NumElems = VT.getVectorNumElements();
4257   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4258   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4259   EVT MaskEltVT = MaskVT.getVectorElementType();
4260   EVT NewVT = MaskVT;
4261   switch (VT.getSimpleVT().SimpleTy) {
4262   default: assert(false && "Unexpected!");
4263   case MVT::v4f32: NewVT = MVT::v2f64; break;
4264   case MVT::v4i32: NewVT = MVT::v2i64; break;
4265   case MVT::v8i16: NewVT = MVT::v4i32; break;
4266   case MVT::v16i8: NewVT = MVT::v4i32; break;
4267   }
4268
4269   if (NewWidth == 2) {
4270     if (VT.isInteger())
4271       NewVT = MVT::v2i64;
4272     else
4273       NewVT = MVT::v2f64;
4274   }
4275   int Scale = NumElems / NewWidth;
4276   SmallVector<int, 8> MaskVec;
4277   for (unsigned i = 0; i < NumElems; i += Scale) {
4278     int StartIdx = -1;
4279     for (int j = 0; j < Scale; ++j) {
4280       int EltIdx = SVOp->getMaskElt(i+j);
4281       if (EltIdx < 0)
4282         continue;
4283       if (StartIdx == -1)
4284         StartIdx = EltIdx - (EltIdx % Scale);
4285       if (EltIdx != StartIdx + j)
4286         return SDValue();
4287     }
4288     if (StartIdx == -1)
4289       MaskVec.push_back(-1);
4290     else
4291       MaskVec.push_back(StartIdx / Scale);
4292   }
4293
4294   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4295   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4296   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4297 }
4298
4299 /// getVZextMovL - Return a zero-extending vector move low node.
4300 ///
4301 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4302                             SDValue SrcOp, SelectionDAG &DAG,
4303                             const X86Subtarget *Subtarget, DebugLoc dl) {
4304   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4305     LoadSDNode *LD = NULL;
4306     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4307       LD = dyn_cast<LoadSDNode>(SrcOp);
4308     if (!LD) {
4309       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4310       // instead.
4311       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4312       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4313           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4314           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4315           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4316         // PR2108
4317         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4318         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4319                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4320                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4321                                                    OpVT,
4322                                                    SrcOp.getOperand(0)
4323                                                           .getOperand(0))));
4324       }
4325     }
4326   }
4327
4328   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4329                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4330                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4331                                              OpVT, SrcOp)));
4332 }
4333
4334 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4335 /// shuffles.
4336 static SDValue
4337 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4338   SDValue V1 = SVOp->getOperand(0);
4339   SDValue V2 = SVOp->getOperand(1);
4340   DebugLoc dl = SVOp->getDebugLoc();
4341   EVT VT = SVOp->getValueType(0);
4342
4343   SmallVector<std::pair<int, int>, 8> Locs;
4344   Locs.resize(4);
4345   SmallVector<int, 8> Mask1(4U, -1);
4346   SmallVector<int, 8> PermMask;
4347   SVOp->getMask(PermMask);
4348
4349   unsigned NumHi = 0;
4350   unsigned NumLo = 0;
4351   for (unsigned i = 0; i != 4; ++i) {
4352     int Idx = PermMask[i];
4353     if (Idx < 0) {
4354       Locs[i] = std::make_pair(-1, -1);
4355     } else {
4356       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4357       if (Idx < 4) {
4358         Locs[i] = std::make_pair(0, NumLo);
4359         Mask1[NumLo] = Idx;
4360         NumLo++;
4361       } else {
4362         Locs[i] = std::make_pair(1, NumHi);
4363         if (2+NumHi < 4)
4364           Mask1[2+NumHi] = Idx;
4365         NumHi++;
4366       }
4367     }
4368   }
4369
4370   if (NumLo <= 2 && NumHi <= 2) {
4371     // If no more than two elements come from either vector. This can be
4372     // implemented with two shuffles. First shuffle gather the elements.
4373     // The second shuffle, which takes the first shuffle as both of its
4374     // vector operands, put the elements into the right order.
4375     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4376
4377     SmallVector<int, 8> Mask2(4U, -1);
4378
4379     for (unsigned i = 0; i != 4; ++i) {
4380       if (Locs[i].first == -1)
4381         continue;
4382       else {
4383         unsigned Idx = (i < 2) ? 0 : 4;
4384         Idx += Locs[i].first * 2 + Locs[i].second;
4385         Mask2[i] = Idx;
4386       }
4387     }
4388
4389     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4390   } else if (NumLo == 3 || NumHi == 3) {
4391     // Otherwise, we must have three elements from one vector, call it X, and
4392     // one element from the other, call it Y.  First, use a shufps to build an
4393     // intermediate vector with the one element from Y and the element from X
4394     // that will be in the same half in the final destination (the indexes don't
4395     // matter). Then, use a shufps to build the final vector, taking the half
4396     // containing the element from Y from the intermediate, and the other half
4397     // from X.
4398     if (NumHi == 3) {
4399       // Normalize it so the 3 elements come from V1.
4400       CommuteVectorShuffleMask(PermMask, VT);
4401       std::swap(V1, V2);
4402     }
4403
4404     // Find the element from V2.
4405     unsigned HiIndex;
4406     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4407       int Val = PermMask[HiIndex];
4408       if (Val < 0)
4409         continue;
4410       if (Val >= 4)
4411         break;
4412     }
4413
4414     Mask1[0] = PermMask[HiIndex];
4415     Mask1[1] = -1;
4416     Mask1[2] = PermMask[HiIndex^1];
4417     Mask1[3] = -1;
4418     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4419
4420     if (HiIndex >= 2) {
4421       Mask1[0] = PermMask[0];
4422       Mask1[1] = PermMask[1];
4423       Mask1[2] = HiIndex & 1 ? 6 : 4;
4424       Mask1[3] = HiIndex & 1 ? 4 : 6;
4425       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4426     } else {
4427       Mask1[0] = HiIndex & 1 ? 2 : 0;
4428       Mask1[1] = HiIndex & 1 ? 0 : 2;
4429       Mask1[2] = PermMask[2];
4430       Mask1[3] = PermMask[3];
4431       if (Mask1[2] >= 0)
4432         Mask1[2] += 4;
4433       if (Mask1[3] >= 0)
4434         Mask1[3] += 4;
4435       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4436     }
4437   }
4438
4439   // Break it into (shuffle shuffle_hi, shuffle_lo).
4440   Locs.clear();
4441   SmallVector<int,8> LoMask(4U, -1);
4442   SmallVector<int,8> HiMask(4U, -1);
4443
4444   SmallVector<int,8> *MaskPtr = &LoMask;
4445   unsigned MaskIdx = 0;
4446   unsigned LoIdx = 0;
4447   unsigned HiIdx = 2;
4448   for (unsigned i = 0; i != 4; ++i) {
4449     if (i == 2) {
4450       MaskPtr = &HiMask;
4451       MaskIdx = 1;
4452       LoIdx = 0;
4453       HiIdx = 2;
4454     }
4455     int Idx = PermMask[i];
4456     if (Idx < 0) {
4457       Locs[i] = std::make_pair(-1, -1);
4458     } else if (Idx < 4) {
4459       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4460       (*MaskPtr)[LoIdx] = Idx;
4461       LoIdx++;
4462     } else {
4463       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4464       (*MaskPtr)[HiIdx] = Idx;
4465       HiIdx++;
4466     }
4467   }
4468
4469   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4470   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4471   SmallVector<int, 8> MaskOps;
4472   for (unsigned i = 0; i != 4; ++i) {
4473     if (Locs[i].first == -1) {
4474       MaskOps.push_back(-1);
4475     } else {
4476       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4477       MaskOps.push_back(Idx);
4478     }
4479   }
4480   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4481 }
4482
4483 SDValue
4484 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4485   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4486   SDValue V1 = Op.getOperand(0);
4487   SDValue V2 = Op.getOperand(1);
4488   EVT VT = Op.getValueType();
4489   DebugLoc dl = Op.getDebugLoc();
4490   unsigned NumElems = VT.getVectorNumElements();
4491   bool isMMX = VT.getSizeInBits() == 64;
4492   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4493   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4494   bool V1IsSplat = false;
4495   bool V2IsSplat = false;
4496
4497   if (isZeroShuffle(SVOp))
4498     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4499
4500   // Promote splats to v4f32.
4501   if (SVOp->isSplat()) {
4502     if (isMMX || NumElems < 4)
4503       return Op;
4504     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4505   }
4506
4507   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4508   // do it!
4509   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4510     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4511     if (NewOp.getNode())
4512       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4513                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4514   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4515     // FIXME: Figure out a cleaner way to do this.
4516     // Try to make use of movq to zero out the top part.
4517     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4518       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4519       if (NewOp.getNode()) {
4520         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4521           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4522                               DAG, Subtarget, dl);
4523       }
4524     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4525       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4526       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4527         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4528                             DAG, Subtarget, dl);
4529     }
4530   }
4531
4532   if (X86::isPSHUFDMask(SVOp))
4533     return Op;
4534
4535   // Check if this can be converted into a logical shift.
4536   bool isLeft = false;
4537   unsigned ShAmt = 0;
4538   SDValue ShVal;
4539   bool isShift = getSubtarget()->hasSSE2() &&
4540     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4541   if (isShift && ShVal.hasOneUse()) {
4542     // If the shifted value has multiple uses, it may be cheaper to use
4543     // v_set0 + movlhps or movhlps, etc.
4544     EVT EltVT = VT.getVectorElementType();
4545     ShAmt *= EltVT.getSizeInBits();
4546     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4547   }
4548
4549   if (X86::isMOVLMask(SVOp)) {
4550     if (V1IsUndef)
4551       return V2;
4552     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4553       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4554     if (!isMMX)
4555       return Op;
4556   }
4557
4558   // FIXME: fold these into legal mask.
4559   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4560                  X86::isMOVSLDUPMask(SVOp) ||
4561                  X86::isMOVHLPSMask(SVOp) ||
4562                  X86::isMOVLHPSMask(SVOp) ||
4563                  X86::isMOVLPMask(SVOp)))
4564     return Op;
4565
4566   if (ShouldXformToMOVHLPS(SVOp) ||
4567       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4568     return CommuteVectorShuffle(SVOp, DAG);
4569
4570   if (isShift) {
4571     // No better options. Use a vshl / vsrl.
4572     EVT EltVT = VT.getVectorElementType();
4573     ShAmt *= EltVT.getSizeInBits();
4574     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4575   }
4576
4577   bool Commuted = false;
4578   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4579   // 1,1,1,1 -> v8i16 though.
4580   V1IsSplat = isSplatVector(V1.getNode());
4581   V2IsSplat = isSplatVector(V2.getNode());
4582
4583   // Canonicalize the splat or undef, if present, to be on the RHS.
4584   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4585     Op = CommuteVectorShuffle(SVOp, DAG);
4586     SVOp = cast<ShuffleVectorSDNode>(Op);
4587     V1 = SVOp->getOperand(0);
4588     V2 = SVOp->getOperand(1);
4589     std::swap(V1IsSplat, V2IsSplat);
4590     std::swap(V1IsUndef, V2IsUndef);
4591     Commuted = true;
4592   }
4593
4594   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4595     // Shuffling low element of v1 into undef, just return v1.
4596     if (V2IsUndef)
4597       return V1;
4598     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4599     // the instruction selector will not match, so get a canonical MOVL with
4600     // swapped operands to undo the commute.
4601     return getMOVL(DAG, dl, VT, V2, V1);
4602   }
4603
4604   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4605       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4606       X86::isUNPCKLMask(SVOp) ||
4607       X86::isUNPCKHMask(SVOp))
4608     return Op;
4609
4610   if (V2IsSplat) {
4611     // Normalize mask so all entries that point to V2 points to its first
4612     // element then try to match unpck{h|l} again. If match, return a
4613     // new vector_shuffle with the corrected mask.
4614     SDValue NewMask = NormalizeMask(SVOp, DAG);
4615     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4616     if (NSVOp != SVOp) {
4617       if (X86::isUNPCKLMask(NSVOp, true)) {
4618         return NewMask;
4619       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4620         return NewMask;
4621       }
4622     }
4623   }
4624
4625   if (Commuted) {
4626     // Commute is back and try unpck* again.
4627     // FIXME: this seems wrong.
4628     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4629     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4630     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4631         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4632         X86::isUNPCKLMask(NewSVOp) ||
4633         X86::isUNPCKHMask(NewSVOp))
4634       return NewOp;
4635   }
4636
4637   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4638
4639   // Normalize the node to match x86 shuffle ops if needed
4640   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4641     return CommuteVectorShuffle(SVOp, DAG);
4642
4643   // Check for legal shuffle and return?
4644   SmallVector<int, 16> PermMask;
4645   SVOp->getMask(PermMask);
4646   if (isShuffleMaskLegal(PermMask, VT))
4647     return Op;
4648
4649   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4650   if (VT == MVT::v8i16) {
4651     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4652     if (NewOp.getNode())
4653       return NewOp;
4654   }
4655
4656   if (VT == MVT::v16i8) {
4657     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4658     if (NewOp.getNode())
4659       return NewOp;
4660   }
4661
4662   // Handle all 4 wide cases with a number of shuffles except for MMX.
4663   if (NumElems == 4 && !isMMX)
4664     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4665
4666   return SDValue();
4667 }
4668
4669 SDValue
4670 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4671                                                 SelectionDAG &DAG) {
4672   EVT VT = Op.getValueType();
4673   DebugLoc dl = Op.getDebugLoc();
4674   if (VT.getSizeInBits() == 8) {
4675     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4676                                     Op.getOperand(0), Op.getOperand(1));
4677     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4678                                     DAG.getValueType(VT));
4679     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4680   } else if (VT.getSizeInBits() == 16) {
4681     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4682     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4683     if (Idx == 0)
4684       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4685                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4686                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4687                                                  MVT::v4i32,
4688                                                  Op.getOperand(0)),
4689                                      Op.getOperand(1)));
4690     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4691                                     Op.getOperand(0), Op.getOperand(1));
4692     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4693                                     DAG.getValueType(VT));
4694     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4695   } else if (VT == MVT::f32) {
4696     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4697     // the result back to FR32 register. It's only worth matching if the
4698     // result has a single use which is a store or a bitcast to i32.  And in
4699     // the case of a store, it's not worth it if the index is a constant 0,
4700     // because a MOVSSmr can be used instead, which is smaller and faster.
4701     if (!Op.hasOneUse())
4702       return SDValue();
4703     SDNode *User = *Op.getNode()->use_begin();
4704     if ((User->getOpcode() != ISD::STORE ||
4705          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4706           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4707         (User->getOpcode() != ISD::BIT_CONVERT ||
4708          User->getValueType(0) != MVT::i32))
4709       return SDValue();
4710     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4711                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4712                                               Op.getOperand(0)),
4713                                               Op.getOperand(1));
4714     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4715   } else if (VT == MVT::i32) {
4716     // ExtractPS works with constant index.
4717     if (isa<ConstantSDNode>(Op.getOperand(1)))
4718       return Op;
4719   }
4720   return SDValue();
4721 }
4722
4723
4724 SDValue
4725 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4726   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4727     return SDValue();
4728
4729   if (Subtarget->hasSSE41()) {
4730     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4731     if (Res.getNode())
4732       return Res;
4733   }
4734
4735   EVT VT = Op.getValueType();
4736   DebugLoc dl = Op.getDebugLoc();
4737   // TODO: handle v16i8.
4738   if (VT.getSizeInBits() == 16) {
4739     SDValue Vec = Op.getOperand(0);
4740     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4741     if (Idx == 0)
4742       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4743                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4744                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4745                                                  MVT::v4i32, Vec),
4746                                      Op.getOperand(1)));
4747     // Transform it so it match pextrw which produces a 32-bit result.
4748     EVT EltVT = MVT::i32;
4749     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4750                                     Op.getOperand(0), Op.getOperand(1));
4751     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4752                                     DAG.getValueType(VT));
4753     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4754   } else if (VT.getSizeInBits() == 32) {
4755     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4756     if (Idx == 0)
4757       return Op;
4758
4759     // SHUFPS the element to the lowest double word, then movss.
4760     int Mask[4] = { Idx, -1, -1, -1 };
4761     EVT VVT = Op.getOperand(0).getValueType();
4762     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4763                                        DAG.getUNDEF(VVT), Mask);
4764     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4765                        DAG.getIntPtrConstant(0));
4766   } else if (VT.getSizeInBits() == 64) {
4767     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4768     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4769     //        to match extract_elt for f64.
4770     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4771     if (Idx == 0)
4772       return Op;
4773
4774     // UNPCKHPD the element to the lowest double word, then movsd.
4775     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4776     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4777     int Mask[2] = { 1, -1 };
4778     EVT VVT = Op.getOperand(0).getValueType();
4779     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4780                                        DAG.getUNDEF(VVT), Mask);
4781     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4782                        DAG.getIntPtrConstant(0));
4783   }
4784
4785   return SDValue();
4786 }
4787
4788 SDValue
4789 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4790   EVT VT = Op.getValueType();
4791   EVT EltVT = VT.getVectorElementType();
4792   DebugLoc dl = Op.getDebugLoc();
4793
4794   SDValue N0 = Op.getOperand(0);
4795   SDValue N1 = Op.getOperand(1);
4796   SDValue N2 = Op.getOperand(2);
4797
4798   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4799       isa<ConstantSDNode>(N2)) {
4800     unsigned Opc = (EltVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4801                                                 : X86ISD::PINSRW;
4802     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4803     // argument.
4804     if (N1.getValueType() != MVT::i32)
4805       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4806     if (N2.getValueType() != MVT::i32)
4807       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4808     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4809   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4810     // Bits [7:6] of the constant are the source select.  This will always be
4811     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4812     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4813     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4814     // Bits [5:4] of the constant are the destination select.  This is the
4815     //  value of the incoming immediate.
4816     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4817     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4818     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4819     // Create this as a scalar to vector..
4820     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4821     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4822   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4823     // PINSR* works with constant index.
4824     return Op;
4825   }
4826   return SDValue();
4827 }
4828
4829 SDValue
4830 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4831   EVT VT = Op.getValueType();
4832   EVT EltVT = VT.getVectorElementType();
4833
4834   if (Subtarget->hasSSE41())
4835     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4836
4837   if (EltVT == MVT::i8)
4838     return SDValue();
4839
4840   DebugLoc dl = Op.getDebugLoc();
4841   SDValue N0 = Op.getOperand(0);
4842   SDValue N1 = Op.getOperand(1);
4843   SDValue N2 = Op.getOperand(2);
4844
4845   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4846     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4847     // as its second argument.
4848     if (N1.getValueType() != MVT::i32)
4849       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4850     if (N2.getValueType() != MVT::i32)
4851       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4852     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4853   }
4854   return SDValue();
4855 }
4856
4857 SDValue
4858 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4859   DebugLoc dl = Op.getDebugLoc();
4860   if (Op.getValueType() == MVT::v2f32)
4861     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4862                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4863                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4864                                                Op.getOperand(0))));
4865
4866   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4867     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4868
4869   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4870   EVT VT = MVT::v2i32;
4871   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4872   default: break;
4873   case MVT::v16i8:
4874   case MVT::v8i16:
4875     VT = MVT::v4i32;
4876     break;
4877   }
4878   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4879                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4880 }
4881
4882 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4883 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4884 // one of the above mentioned nodes. It has to be wrapped because otherwise
4885 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4886 // be used to form addressing mode. These wrapped nodes will be selected
4887 // into MOV32ri.
4888 SDValue
4889 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4890   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4891
4892   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4893   // global base reg.
4894   unsigned char OpFlag = 0;
4895   unsigned WrapperKind = X86ISD::Wrapper;
4896   CodeModel::Model M = getTargetMachine().getCodeModel();
4897
4898   if (Subtarget->isPICStyleRIPRel() &&
4899       (M == CodeModel::Small || M == CodeModel::Kernel))
4900     WrapperKind = X86ISD::WrapperRIP;
4901   else if (Subtarget->isPICStyleGOT())
4902     OpFlag = X86II::MO_GOTOFF;
4903   else if (Subtarget->isPICStyleStubPIC())
4904     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4905
4906   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4907                                              CP->getAlignment(),
4908                                              CP->getOffset(), OpFlag);
4909   DebugLoc DL = CP->getDebugLoc();
4910   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4911   // With PIC, the address is actually $g + Offset.
4912   if (OpFlag) {
4913     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4914                          DAG.getNode(X86ISD::GlobalBaseReg,
4915                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4916                          Result);
4917   }
4918
4919   return Result;
4920 }
4921
4922 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4923   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4924
4925   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4926   // global base reg.
4927   unsigned char OpFlag = 0;
4928   unsigned WrapperKind = X86ISD::Wrapper;
4929   CodeModel::Model M = getTargetMachine().getCodeModel();
4930
4931   if (Subtarget->isPICStyleRIPRel() &&
4932       (M == CodeModel::Small || M == CodeModel::Kernel))
4933     WrapperKind = X86ISD::WrapperRIP;
4934   else if (Subtarget->isPICStyleGOT())
4935     OpFlag = X86II::MO_GOTOFF;
4936   else if (Subtarget->isPICStyleStubPIC())
4937     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4938
4939   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4940                                           OpFlag);
4941   DebugLoc DL = JT->getDebugLoc();
4942   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4943
4944   // With PIC, the address is actually $g + Offset.
4945   if (OpFlag) {
4946     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4947                          DAG.getNode(X86ISD::GlobalBaseReg,
4948                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4949                          Result);
4950   }
4951
4952   return Result;
4953 }
4954
4955 SDValue
4956 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4957   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4958
4959   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4960   // global base reg.
4961   unsigned char OpFlag = 0;
4962   unsigned WrapperKind = X86ISD::Wrapper;
4963   CodeModel::Model M = getTargetMachine().getCodeModel();
4964
4965   if (Subtarget->isPICStyleRIPRel() &&
4966       (M == CodeModel::Small || M == CodeModel::Kernel))
4967     WrapperKind = X86ISD::WrapperRIP;
4968   else if (Subtarget->isPICStyleGOT())
4969     OpFlag = X86II::MO_GOTOFF;
4970   else if (Subtarget->isPICStyleStubPIC())
4971     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4972
4973   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4974
4975   DebugLoc DL = Op.getDebugLoc();
4976   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4977
4978
4979   // With PIC, the address is actually $g + Offset.
4980   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4981       !Subtarget->is64Bit()) {
4982     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4983                          DAG.getNode(X86ISD::GlobalBaseReg,
4984                                      DebugLoc::getUnknownLoc(),
4985                                      getPointerTy()),
4986                          Result);
4987   }
4988
4989   return Result;
4990 }
4991
4992 SDValue
4993 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
4994   // Create the TargetBlockAddressAddress node.
4995   unsigned char OpFlags =
4996     Subtarget->ClassifyBlockAddressReference();
4997   CodeModel::Model M = getTargetMachine().getCodeModel();
4998   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
4999   DebugLoc dl = Op.getDebugLoc();
5000   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5001                                        /*isTarget=*/true, OpFlags);
5002
5003   if (Subtarget->isPICStyleRIPRel() &&
5004       (M == CodeModel::Small || M == CodeModel::Kernel))
5005     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5006   else
5007     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5008
5009   // With PIC, the address is actually $g + Offset.
5010   if (isGlobalRelativeToPICBase(OpFlags)) {
5011     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5012                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5013                          Result);
5014   }
5015
5016   return Result;
5017 }
5018
5019 SDValue
5020 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5021                                       int64_t Offset,
5022                                       SelectionDAG &DAG) const {
5023   // Create the TargetGlobalAddress node, folding in the constant
5024   // offset if it is legal.
5025   unsigned char OpFlags =
5026     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5027   CodeModel::Model M = getTargetMachine().getCodeModel();
5028   SDValue Result;
5029   if (OpFlags == X86II::MO_NO_FLAG &&
5030       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5031     // A direct static reference to a global.
5032     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5033     Offset = 0;
5034   } else {
5035     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5036   }
5037
5038   if (Subtarget->isPICStyleRIPRel() &&
5039       (M == CodeModel::Small || M == CodeModel::Kernel))
5040     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5041   else
5042     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5043
5044   // With PIC, the address is actually $g + Offset.
5045   if (isGlobalRelativeToPICBase(OpFlags)) {
5046     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5047                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5048                          Result);
5049   }
5050
5051   // For globals that require a load from a stub to get the address, emit the
5052   // load.
5053   if (isGlobalStubReference(OpFlags))
5054     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5055                          PseudoSourceValue::getGOT(), 0);
5056
5057   // If there was a non-zero offset that we didn't fold, create an explicit
5058   // addition for it.
5059   if (Offset != 0)
5060     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5061                          DAG.getConstant(Offset, getPointerTy()));
5062
5063   return Result;
5064 }
5065
5066 SDValue
5067 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
5068   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5069   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5070   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5071 }
5072
5073 static SDValue
5074 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5075            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5076            unsigned char OperandFlags) {
5077   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5078   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5079   DebugLoc dl = GA->getDebugLoc();
5080   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5081                                            GA->getValueType(0),
5082                                            GA->getOffset(),
5083                                            OperandFlags);
5084   if (InFlag) {
5085     SDValue Ops[] = { Chain,  TGA, *InFlag };
5086     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5087   } else {
5088     SDValue Ops[]  = { Chain, TGA };
5089     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5090   }
5091
5092   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5093   MFI->setHasCalls(true);
5094
5095   SDValue Flag = Chain.getValue(1);
5096   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5097 }
5098
5099 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5100 static SDValue
5101 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5102                                 const EVT PtrVT) {
5103   SDValue InFlag;
5104   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5105   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5106                                      DAG.getNode(X86ISD::GlobalBaseReg,
5107                                                  DebugLoc::getUnknownLoc(),
5108                                                  PtrVT), InFlag);
5109   InFlag = Chain.getValue(1);
5110
5111   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5112 }
5113
5114 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5115 static SDValue
5116 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5117                                 const EVT PtrVT) {
5118   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5119                     X86::RAX, X86II::MO_TLSGD);
5120 }
5121
5122 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5123 // "local exec" model.
5124 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5125                                    const EVT PtrVT, TLSModel::Model model,
5126                                    bool is64Bit) {
5127   DebugLoc dl = GA->getDebugLoc();
5128   // Get the Thread Pointer
5129   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5130                              DebugLoc::getUnknownLoc(), PtrVT,
5131                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5132                                              MVT::i32));
5133
5134   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5135                                       NULL, 0);
5136
5137   unsigned char OperandFlags = 0;
5138   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5139   // initialexec.
5140   unsigned WrapperKind = X86ISD::Wrapper;
5141   if (model == TLSModel::LocalExec) {
5142     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5143   } else if (is64Bit) {
5144     assert(model == TLSModel::InitialExec);
5145     OperandFlags = X86II::MO_GOTTPOFF;
5146     WrapperKind = X86ISD::WrapperRIP;
5147   } else {
5148     assert(model == TLSModel::InitialExec);
5149     OperandFlags = X86II::MO_INDNTPOFF;
5150   }
5151
5152   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5153   // exec)
5154   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5155                                            GA->getOffset(), OperandFlags);
5156   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5157
5158   if (model == TLSModel::InitialExec)
5159     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5160                          PseudoSourceValue::getGOT(), 0);
5161
5162   // The address of the thread local variable is the add of the thread
5163   // pointer with the offset of the variable.
5164   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5165 }
5166
5167 SDValue
5168 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5169   // TODO: implement the "local dynamic" model
5170   // TODO: implement the "initial exec"model for pic executables
5171   assert(Subtarget->isTargetELF() &&
5172          "TLS not implemented for non-ELF targets");
5173   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5174   const GlobalValue *GV = GA->getGlobal();
5175
5176   // If GV is an alias then use the aliasee for determining
5177   // thread-localness.
5178   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5179     GV = GA->resolveAliasedGlobal(false);
5180
5181   TLSModel::Model model = getTLSModel(GV,
5182                                       getTargetMachine().getRelocationModel());
5183
5184   switch (model) {
5185   case TLSModel::GeneralDynamic:
5186   case TLSModel::LocalDynamic: // not implemented
5187     if (Subtarget->is64Bit())
5188       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5189     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5190
5191   case TLSModel::InitialExec:
5192   case TLSModel::LocalExec:
5193     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5194                                Subtarget->is64Bit());
5195   }
5196
5197   llvm_unreachable("Unreachable");
5198   return SDValue();
5199 }
5200
5201
5202 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5203 /// take a 2 x i32 value to shift plus a shift amount.
5204 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5205   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5206   EVT VT = Op.getValueType();
5207   unsigned VTBits = VT.getSizeInBits();
5208   DebugLoc dl = Op.getDebugLoc();
5209   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5210   SDValue ShOpLo = Op.getOperand(0);
5211   SDValue ShOpHi = Op.getOperand(1);
5212   SDValue ShAmt  = Op.getOperand(2);
5213   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5214                                      DAG.getConstant(VTBits - 1, MVT::i8))
5215                        : DAG.getConstant(0, VT);
5216
5217   SDValue Tmp2, Tmp3;
5218   if (Op.getOpcode() == ISD::SHL_PARTS) {
5219     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5220     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5221   } else {
5222     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5223     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5224   }
5225
5226   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5227                                 DAG.getConstant(VTBits, MVT::i8));
5228   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
5229                              AndNode, DAG.getConstant(0, MVT::i8));
5230
5231   SDValue Hi, Lo;
5232   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5233   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5234   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5235
5236   if (Op.getOpcode() == ISD::SHL_PARTS) {
5237     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5238     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5239   } else {
5240     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5241     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5242   }
5243
5244   SDValue Ops[2] = { Lo, Hi };
5245   return DAG.getMergeValues(Ops, 2, dl);
5246 }
5247
5248 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5249   EVT SrcVT = Op.getOperand(0).getValueType();
5250
5251   if (SrcVT.isVector()) {
5252     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5253       return Op;
5254     }
5255     return SDValue();
5256   }
5257
5258   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5259          "Unknown SINT_TO_FP to lower!");
5260
5261   // These are really Legal; return the operand so the caller accepts it as
5262   // Legal.
5263   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5264     return Op;
5265   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5266       Subtarget->is64Bit()) {
5267     return Op;
5268   }
5269
5270   DebugLoc dl = Op.getDebugLoc();
5271   unsigned Size = SrcVT.getSizeInBits()/8;
5272   MachineFunction &MF = DAG.getMachineFunction();
5273   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5274   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5275   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5276                                StackSlot,
5277                                PseudoSourceValue::getFixedStack(SSFI), 0);
5278   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5279 }
5280
5281 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5282                                      SDValue StackSlot,
5283                                      SelectionDAG &DAG) {
5284   // Build the FILD
5285   DebugLoc dl = Op.getDebugLoc();
5286   SDVTList Tys;
5287   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5288   if (useSSE)
5289     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5290   else
5291     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5292   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5293   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5294                                Tys, Ops, array_lengthof(Ops));
5295
5296   if (useSSE) {
5297     Chain = Result.getValue(1);
5298     SDValue InFlag = Result.getValue(2);
5299
5300     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5301     // shouldn't be necessary except that RFP cannot be live across
5302     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5303     MachineFunction &MF = DAG.getMachineFunction();
5304     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5305     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5306     Tys = DAG.getVTList(MVT::Other);
5307     SDValue Ops[] = {
5308       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5309     };
5310     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5311     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5312                          PseudoSourceValue::getFixedStack(SSFI), 0);
5313   }
5314
5315   return Result;
5316 }
5317
5318 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5319 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5320   // This algorithm is not obvious. Here it is in C code, more or less:
5321   /*
5322     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5323       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5324       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5325
5326       // Copy ints to xmm registers.
5327       __m128i xh = _mm_cvtsi32_si128( hi );
5328       __m128i xl = _mm_cvtsi32_si128( lo );
5329
5330       // Combine into low half of a single xmm register.
5331       __m128i x = _mm_unpacklo_epi32( xh, xl );
5332       __m128d d;
5333       double sd;
5334
5335       // Merge in appropriate exponents to give the integer bits the right
5336       // magnitude.
5337       x = _mm_unpacklo_epi32( x, exp );
5338
5339       // Subtract away the biases to deal with the IEEE-754 double precision
5340       // implicit 1.
5341       d = _mm_sub_pd( (__m128d) x, bias );
5342
5343       // All conversions up to here are exact. The correctly rounded result is
5344       // calculated using the current rounding mode using the following
5345       // horizontal add.
5346       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5347       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5348                                 // store doesn't really need to be here (except
5349                                 // maybe to zero the other double)
5350       return sd;
5351     }
5352   */
5353
5354   DebugLoc dl = Op.getDebugLoc();
5355   LLVMContext *Context = DAG.getContext();
5356
5357   // Build some magic constants.
5358   std::vector<Constant*> CV0;
5359   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5360   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5361   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5362   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5363   Constant *C0 = ConstantVector::get(CV0);
5364   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5365
5366   std::vector<Constant*> CV1;
5367   CV1.push_back(
5368     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5369   CV1.push_back(
5370     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5371   Constant *C1 = ConstantVector::get(CV1);
5372   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5373
5374   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5375                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5376                                         Op.getOperand(0),
5377                                         DAG.getIntPtrConstant(1)));
5378   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5379                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5380                                         Op.getOperand(0),
5381                                         DAG.getIntPtrConstant(0)));
5382   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5383   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5384                               PseudoSourceValue::getConstantPool(), 0,
5385                               false, 16);
5386   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5387   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5388   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5389                               PseudoSourceValue::getConstantPool(), 0,
5390                               false, 16);
5391   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5392
5393   // Add the halves; easiest way is to swap them into another reg first.
5394   int ShufMask[2] = { 1, -1 };
5395   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5396                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5397   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5398   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5399                      DAG.getIntPtrConstant(0));
5400 }
5401
5402 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5403 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5404   DebugLoc dl = Op.getDebugLoc();
5405   // FP constant to bias correct the final result.
5406   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5407                                    MVT::f64);
5408
5409   // Load the 32-bit value into an XMM register.
5410   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5411                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5412                                          Op.getOperand(0),
5413                                          DAG.getIntPtrConstant(0)));
5414
5415   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5416                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5417                      DAG.getIntPtrConstant(0));
5418
5419   // Or the load with the bias.
5420   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5421                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5422                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5423                                                    MVT::v2f64, Load)),
5424                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5425                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5426                                                    MVT::v2f64, Bias)));
5427   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5428                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5429                    DAG.getIntPtrConstant(0));
5430
5431   // Subtract the bias.
5432   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5433
5434   // Handle final rounding.
5435   EVT DestVT = Op.getValueType();
5436
5437   if (DestVT.bitsLT(MVT::f64)) {
5438     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5439                        DAG.getIntPtrConstant(0));
5440   } else if (DestVT.bitsGT(MVT::f64)) {
5441     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5442   }
5443
5444   // Handle final rounding.
5445   return Sub;
5446 }
5447
5448 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5449   SDValue N0 = Op.getOperand(0);
5450   DebugLoc dl = Op.getDebugLoc();
5451
5452   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5453   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5454   // the optimization here.
5455   if (DAG.SignBitIsZero(N0))
5456     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5457
5458   EVT SrcVT = N0.getValueType();
5459   if (SrcVT == MVT::i64) {
5460     // We only handle SSE2 f64 target here; caller can expand the rest.
5461     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5462       return SDValue();
5463
5464     return LowerUINT_TO_FP_i64(Op, DAG);
5465   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5466     return LowerUINT_TO_FP_i32(Op, DAG);
5467   }
5468
5469   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5470
5471   // Make a 64-bit buffer, and use it to build an FILD.
5472   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5473   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5474   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5475                                    getPointerTy(), StackSlot, WordOff);
5476   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5477                                 StackSlot, NULL, 0);
5478   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5479                                 OffsetSlot, NULL, 0);
5480   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5481 }
5482
5483 std::pair<SDValue,SDValue> X86TargetLowering::
5484 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5485   DebugLoc dl = Op.getDebugLoc();
5486
5487   EVT DstTy = Op.getValueType();
5488
5489   if (!IsSigned) {
5490     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5491     DstTy = MVT::i64;
5492   }
5493
5494   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5495          DstTy.getSimpleVT() >= MVT::i16 &&
5496          "Unknown FP_TO_SINT to lower!");
5497
5498   // These are really Legal.
5499   if (DstTy == MVT::i32 &&
5500       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5501     return std::make_pair(SDValue(), SDValue());
5502   if (Subtarget->is64Bit() &&
5503       DstTy == MVT::i64 &&
5504       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5505     return std::make_pair(SDValue(), SDValue());
5506
5507   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5508   // stack slot.
5509   MachineFunction &MF = DAG.getMachineFunction();
5510   unsigned MemSize = DstTy.getSizeInBits()/8;
5511   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5512   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5513
5514   unsigned Opc;
5515   switch (DstTy.getSimpleVT().SimpleTy) {
5516   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5517   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5518   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5519   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5520   }
5521
5522   SDValue Chain = DAG.getEntryNode();
5523   SDValue Value = Op.getOperand(0);
5524   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5525     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5526     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5527                          PseudoSourceValue::getFixedStack(SSFI), 0);
5528     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5529     SDValue Ops[] = {
5530       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5531     };
5532     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5533     Chain = Value.getValue(1);
5534     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5535     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5536   }
5537
5538   // Build the FP_TO_INT*_IN_MEM
5539   SDValue Ops[] = { Chain, Value, StackSlot };
5540   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5541
5542   return std::make_pair(FIST, StackSlot);
5543 }
5544
5545 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5546   if (Op.getValueType().isVector()) {
5547     if (Op.getValueType() == MVT::v2i32 &&
5548         Op.getOperand(0).getValueType() == MVT::v2f64) {
5549       return Op;
5550     }
5551     return SDValue();
5552   }
5553
5554   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5555   SDValue FIST = Vals.first, StackSlot = Vals.second;
5556   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5557   if (FIST.getNode() == 0) return Op;
5558
5559   // Load the result.
5560   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5561                      FIST, StackSlot, NULL, 0);
5562 }
5563
5564 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5565   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5566   SDValue FIST = Vals.first, StackSlot = Vals.second;
5567   assert(FIST.getNode() && "Unexpected failure");
5568
5569   // Load the result.
5570   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5571                      FIST, StackSlot, NULL, 0);
5572 }
5573
5574 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5575   LLVMContext *Context = DAG.getContext();
5576   DebugLoc dl = Op.getDebugLoc();
5577   EVT VT = Op.getValueType();
5578   EVT EltVT = VT;
5579   if (VT.isVector())
5580     EltVT = VT.getVectorElementType();
5581   std::vector<Constant*> CV;
5582   if (EltVT == MVT::f64) {
5583     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5584     CV.push_back(C);
5585     CV.push_back(C);
5586   } else {
5587     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5588     CV.push_back(C);
5589     CV.push_back(C);
5590     CV.push_back(C);
5591     CV.push_back(C);
5592   }
5593   Constant *C = ConstantVector::get(CV);
5594   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5595   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5596                                PseudoSourceValue::getConstantPool(), 0,
5597                                false, 16);
5598   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5599 }
5600
5601 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5602   LLVMContext *Context = DAG.getContext();
5603   DebugLoc dl = Op.getDebugLoc();
5604   EVT VT = Op.getValueType();
5605   EVT EltVT = VT;
5606   if (VT.isVector())
5607     EltVT = VT.getVectorElementType();
5608   std::vector<Constant*> CV;
5609   if (EltVT == MVT::f64) {
5610     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5611     CV.push_back(C);
5612     CV.push_back(C);
5613   } else {
5614     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5615     CV.push_back(C);
5616     CV.push_back(C);
5617     CV.push_back(C);
5618     CV.push_back(C);
5619   }
5620   Constant *C = ConstantVector::get(CV);
5621   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5622   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5623                                PseudoSourceValue::getConstantPool(), 0,
5624                                false, 16);
5625   if (VT.isVector()) {
5626     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5627                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5628                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5629                                 Op.getOperand(0)),
5630                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5631   } else {
5632     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5633   }
5634 }
5635
5636 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5637   LLVMContext *Context = DAG.getContext();
5638   SDValue Op0 = Op.getOperand(0);
5639   SDValue Op1 = Op.getOperand(1);
5640   DebugLoc dl = Op.getDebugLoc();
5641   EVT VT = Op.getValueType();
5642   EVT SrcVT = Op1.getValueType();
5643
5644   // If second operand is smaller, extend it first.
5645   if (SrcVT.bitsLT(VT)) {
5646     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5647     SrcVT = VT;
5648   }
5649   // And if it is bigger, shrink it first.
5650   if (SrcVT.bitsGT(VT)) {
5651     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5652     SrcVT = VT;
5653   }
5654
5655   // At this point the operands and the result should have the same
5656   // type, and that won't be f80 since that is not custom lowered.
5657
5658   // First get the sign bit of second operand.
5659   std::vector<Constant*> CV;
5660   if (SrcVT == MVT::f64) {
5661     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5662     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5663   } else {
5664     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5665     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5666     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5667     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5668   }
5669   Constant *C = ConstantVector::get(CV);
5670   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5671   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5672                                 PseudoSourceValue::getConstantPool(), 0,
5673                                 false, 16);
5674   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5675
5676   // Shift sign bit right or left if the two operands have different types.
5677   if (SrcVT.bitsGT(VT)) {
5678     // Op0 is MVT::f32, Op1 is MVT::f64.
5679     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5680     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5681                           DAG.getConstant(32, MVT::i32));
5682     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5683     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5684                           DAG.getIntPtrConstant(0));
5685   }
5686
5687   // Clear first operand sign bit.
5688   CV.clear();
5689   if (VT == MVT::f64) {
5690     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5691     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5692   } else {
5693     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5694     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5695     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5696     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5697   }
5698   C = ConstantVector::get(CV);
5699   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5700   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5701                                 PseudoSourceValue::getConstantPool(), 0,
5702                                 false, 16);
5703   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5704
5705   // Or the value with the sign bit.
5706   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5707 }
5708
5709 /// Emit nodes that will be selected as "test Op0,Op0", or something
5710 /// equivalent.
5711 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5712                                     SelectionDAG &DAG) {
5713   DebugLoc dl = Op.getDebugLoc();
5714
5715   // CF and OF aren't always set the way we want. Determine which
5716   // of these we need.
5717   bool NeedCF = false;
5718   bool NeedOF = false;
5719   switch (X86CC) {
5720   case X86::COND_A: case X86::COND_AE:
5721   case X86::COND_B: case X86::COND_BE:
5722     NeedCF = true;
5723     break;
5724   case X86::COND_G: case X86::COND_GE:
5725   case X86::COND_L: case X86::COND_LE:
5726   case X86::COND_O: case X86::COND_NO:
5727     NeedOF = true;
5728     break;
5729   default: break;
5730   }
5731
5732   // See if we can use the EFLAGS value from the operand instead of
5733   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5734   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5735   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5736     unsigned Opcode = 0;
5737     unsigned NumOperands = 0;
5738     switch (Op.getNode()->getOpcode()) {
5739     case ISD::ADD:
5740       // Due to an isel shortcoming, be conservative if this add is likely to
5741       // be selected as part of a load-modify-store instruction. When the root
5742       // node in a match is a store, isel doesn't know how to remap non-chain
5743       // non-flag uses of other nodes in the match, such as the ADD in this
5744       // case. This leads to the ADD being left around and reselected, with
5745       // the result being two adds in the output.
5746       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5747            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5748         if (UI->getOpcode() == ISD::STORE)
5749           goto default_case;
5750       if (ConstantSDNode *C =
5751             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5752         // An add of one will be selected as an INC.
5753         if (C->getAPIntValue() == 1) {
5754           Opcode = X86ISD::INC;
5755           NumOperands = 1;
5756           break;
5757         }
5758         // An add of negative one (subtract of one) will be selected as a DEC.
5759         if (C->getAPIntValue().isAllOnesValue()) {
5760           Opcode = X86ISD::DEC;
5761           NumOperands = 1;
5762           break;
5763         }
5764       }
5765       // Otherwise use a regular EFLAGS-setting add.
5766       Opcode = X86ISD::ADD;
5767       NumOperands = 2;
5768       break;
5769     case ISD::AND: {
5770       // If the primary and result isn't used, don't bother using X86ISD::AND,
5771       // because a TEST instruction will be better.
5772       bool NonFlagUse = false;
5773       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5774              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5775         SDNode *User = *UI;
5776         unsigned UOpNo = UI.getOperandNo();
5777         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5778           // Look pass truncate.
5779           UOpNo = User->use_begin().getOperandNo();
5780           User = *User->use_begin();
5781         }
5782         if (User->getOpcode() != ISD::BRCOND &&
5783             User->getOpcode() != ISD::SETCC &&
5784             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5785           NonFlagUse = true;
5786           break;
5787         }
5788       }
5789       if (!NonFlagUse)
5790         break;
5791     }
5792     // FALL THROUGH
5793     case ISD::SUB:
5794     case ISD::OR:
5795     case ISD::XOR:
5796       // Due to the ISEL shortcoming noted above, be conservative if this op is
5797       // likely to be selected as part of a load-modify-store instruction.
5798       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5799            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5800         if (UI->getOpcode() == ISD::STORE)
5801           goto default_case;
5802       // Otherwise use a regular EFLAGS-setting instruction.
5803       switch (Op.getNode()->getOpcode()) {
5804       case ISD::SUB: Opcode = X86ISD::SUB; break;
5805       case ISD::OR:  Opcode = X86ISD::OR;  break;
5806       case ISD::XOR: Opcode = X86ISD::XOR; break;
5807       case ISD::AND: Opcode = X86ISD::AND; break;
5808       default: llvm_unreachable("unexpected operator!");
5809       }
5810       NumOperands = 2;
5811       break;
5812     case X86ISD::ADD:
5813     case X86ISD::SUB:
5814     case X86ISD::INC:
5815     case X86ISD::DEC:
5816     case X86ISD::OR:
5817     case X86ISD::XOR:
5818     case X86ISD::AND:
5819       return SDValue(Op.getNode(), 1);
5820     default:
5821     default_case:
5822       break;
5823     }
5824     if (Opcode != 0) {
5825       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5826       SmallVector<SDValue, 4> Ops;
5827       for (unsigned i = 0; i != NumOperands; ++i)
5828         Ops.push_back(Op.getOperand(i));
5829       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5830       DAG.ReplaceAllUsesWith(Op, New);
5831       return SDValue(New.getNode(), 1);
5832     }
5833   }
5834
5835   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5836   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5837                      DAG.getConstant(0, Op.getValueType()));
5838 }
5839
5840 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5841 /// equivalent.
5842 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5843                                    SelectionDAG &DAG) {
5844   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5845     if (C->getAPIntValue() == 0)
5846       return EmitTest(Op0, X86CC, DAG);
5847
5848   DebugLoc dl = Op0.getDebugLoc();
5849   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5850 }
5851
5852 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
5853 /// if it's possible.
5854 static SDValue LowerToBT(SDValue Op0, ISD::CondCode CC,
5855                          DebugLoc dl, SelectionDAG &DAG) {
5856   SDValue LHS, RHS;
5857   if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5858     if (ConstantSDNode *Op010C =
5859         dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5860       if (Op010C->getZExtValue() == 1) {
5861         LHS = Op0.getOperand(0);
5862         RHS = Op0.getOperand(1).getOperand(1);
5863       }
5864   } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5865     if (ConstantSDNode *Op000C =
5866         dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5867       if (Op000C->getZExtValue() == 1) {
5868         LHS = Op0.getOperand(1);
5869         RHS = Op0.getOperand(0).getOperand(1);
5870       }
5871   } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5872     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5873     SDValue AndLHS = Op0.getOperand(0);
5874     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5875       LHS = AndLHS.getOperand(0);
5876       RHS = AndLHS.getOperand(1);
5877     }
5878   }
5879
5880   if (LHS.getNode()) {
5881     // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5882     // instruction.  Since the shift amount is in-range-or-undefined, we know
5883     // that doing a bittest on the i16 value is ok.  We extend to i32 because
5884     // the encoding for the i16 version is larger than the i32 version.
5885     if (LHS.getValueType() == MVT::i8)
5886       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5887
5888     // If the operand types disagree, extend the shift amount to match.  Since
5889     // BT ignores high bits (like shifts) we can use anyextend.
5890     if (LHS.getValueType() != RHS.getValueType())
5891       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5892
5893     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5894     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5895     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5896                        DAG.getConstant(Cond, MVT::i8), BT);
5897   }
5898
5899   return SDValue();
5900 }
5901
5902 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5903   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5904   SDValue Op0 = Op.getOperand(0);
5905   SDValue Op1 = Op.getOperand(1);
5906   DebugLoc dl = Op.getDebugLoc();
5907   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5908
5909   // Optimize to BT if possible.
5910   // Lower (X & (1 << N)) == 0 to BT(X, N).
5911   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5912   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5913   if (Op0.getOpcode() == ISD::AND &&
5914       Op0.hasOneUse() &&
5915       Op1.getOpcode() == ISD::Constant &&
5916       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5917       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5918     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
5919     if (NewSetCC.getNode())
5920       return NewSetCC;
5921   }
5922
5923   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5924   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5925   if (X86CC == X86::COND_INVALID)
5926     return SDValue();
5927
5928   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5929
5930   // Use sbb x, x to materialize carry bit into a GPR.
5931   if (X86CC == X86::COND_B)
5932     return DAG.getNode(ISD::AND, dl, MVT::i8,
5933                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
5934                                    DAG.getConstant(X86CC, MVT::i8), Cond),
5935                        DAG.getConstant(1, MVT::i8));
5936
5937   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5938                      DAG.getConstant(X86CC, MVT::i8), Cond);
5939 }
5940
5941 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5942   SDValue Cond;
5943   SDValue Op0 = Op.getOperand(0);
5944   SDValue Op1 = Op.getOperand(1);
5945   SDValue CC = Op.getOperand(2);
5946   EVT VT = Op.getValueType();
5947   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5948   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5949   DebugLoc dl = Op.getDebugLoc();
5950
5951   if (isFP) {
5952     unsigned SSECC = 8;
5953     EVT VT0 = Op0.getValueType();
5954     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5955     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5956     bool Swap = false;
5957
5958     switch (SetCCOpcode) {
5959     default: break;
5960     case ISD::SETOEQ:
5961     case ISD::SETEQ:  SSECC = 0; break;
5962     case ISD::SETOGT:
5963     case ISD::SETGT: Swap = true; // Fallthrough
5964     case ISD::SETLT:
5965     case ISD::SETOLT: SSECC = 1; break;
5966     case ISD::SETOGE:
5967     case ISD::SETGE: Swap = true; // Fallthrough
5968     case ISD::SETLE:
5969     case ISD::SETOLE: SSECC = 2; break;
5970     case ISD::SETUO:  SSECC = 3; break;
5971     case ISD::SETUNE:
5972     case ISD::SETNE:  SSECC = 4; break;
5973     case ISD::SETULE: Swap = true;
5974     case ISD::SETUGE: SSECC = 5; break;
5975     case ISD::SETULT: Swap = true;
5976     case ISD::SETUGT: SSECC = 6; break;
5977     case ISD::SETO:   SSECC = 7; break;
5978     }
5979     if (Swap)
5980       std::swap(Op0, Op1);
5981
5982     // In the two special cases we can't handle, emit two comparisons.
5983     if (SSECC == 8) {
5984       if (SetCCOpcode == ISD::SETUEQ) {
5985         SDValue UNORD, EQ;
5986         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5987         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5988         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5989       }
5990       else if (SetCCOpcode == ISD::SETONE) {
5991         SDValue ORD, NEQ;
5992         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5993         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5994         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5995       }
5996       llvm_unreachable("Illegal FP comparison");
5997     }
5998     // Handle all other FP comparisons here.
5999     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6000   }
6001
6002   // We are handling one of the integer comparisons here.  Since SSE only has
6003   // GT and EQ comparisons for integer, swapping operands and multiple
6004   // operations may be required for some comparisons.
6005   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6006   bool Swap = false, Invert = false, FlipSigns = false;
6007
6008   switch (VT.getSimpleVT().SimpleTy) {
6009   default: break;
6010   case MVT::v8i8:
6011   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6012   case MVT::v4i16:
6013   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6014   case MVT::v2i32:
6015   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6016   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6017   }
6018
6019   switch (SetCCOpcode) {
6020   default: break;
6021   case ISD::SETNE:  Invert = true;
6022   case ISD::SETEQ:  Opc = EQOpc; break;
6023   case ISD::SETLT:  Swap = true;
6024   case ISD::SETGT:  Opc = GTOpc; break;
6025   case ISD::SETGE:  Swap = true;
6026   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6027   case ISD::SETULT: Swap = true;
6028   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6029   case ISD::SETUGE: Swap = true;
6030   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6031   }
6032   if (Swap)
6033     std::swap(Op0, Op1);
6034
6035   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6036   // bits of the inputs before performing those operations.
6037   if (FlipSigns) {
6038     EVT EltVT = VT.getVectorElementType();
6039     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6040                                       EltVT);
6041     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6042     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6043                                     SignBits.size());
6044     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6045     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6046   }
6047
6048   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6049
6050   // If the logical-not of the result is required, perform that now.
6051   if (Invert)
6052     Result = DAG.getNOT(dl, Result, VT);
6053
6054   return Result;
6055 }
6056
6057 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6058 static bool isX86LogicalCmp(SDValue Op) {
6059   unsigned Opc = Op.getNode()->getOpcode();
6060   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6061     return true;
6062   if (Op.getResNo() == 1 &&
6063       (Opc == X86ISD::ADD ||
6064        Opc == X86ISD::SUB ||
6065        Opc == X86ISD::SMUL ||
6066        Opc == X86ISD::UMUL ||
6067        Opc == X86ISD::INC ||
6068        Opc == X86ISD::DEC ||
6069        Opc == X86ISD::OR ||
6070        Opc == X86ISD::XOR ||
6071        Opc == X86ISD::AND))
6072     return true;
6073
6074   return false;
6075 }
6076
6077 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
6078   bool addTest = true;
6079   SDValue Cond  = Op.getOperand(0);
6080   DebugLoc dl = Op.getDebugLoc();
6081   SDValue CC;
6082
6083   if (Cond.getOpcode() == ISD::SETCC) {
6084     SDValue NewCond = LowerSETCC(Cond, DAG);
6085     if (NewCond.getNode())
6086       Cond = NewCond;
6087   }
6088
6089   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6090   SDValue Op1 = Op.getOperand(1);
6091   SDValue Op2 = Op.getOperand(2);
6092   if (Cond.getOpcode() == X86ISD::SETCC &&
6093       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6094     SDValue Cmp = Cond.getOperand(1);
6095     if (Cmp.getOpcode() == X86ISD::CMP) {
6096       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6097       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6098       ConstantSDNode *RHSC =
6099         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6100       if (N1C && N1C->isAllOnesValue() &&
6101           N2C && N2C->isNullValue() &&
6102           RHSC && RHSC->isNullValue()) {
6103         SDValue CmpOp0 = Cmp.getOperand(0);
6104         Cmp = DAG.getNode(X86ISD::CMP, dl, CmpOp0.getValueType(),
6105                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6106         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6107                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6108       }
6109     }
6110   }
6111
6112   // Look pass (and (setcc_carry (cmp ...)), 1).
6113   if (Cond.getOpcode() == ISD::AND &&
6114       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6115     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6116     if (C && C->getAPIntValue() == 1)
6117       Cond = Cond.getOperand(0);
6118   }
6119
6120   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6121   // setting operand in place of the X86ISD::SETCC.
6122   if (Cond.getOpcode() == X86ISD::SETCC ||
6123       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6124     CC = Cond.getOperand(0);
6125
6126     SDValue Cmp = Cond.getOperand(1);
6127     unsigned Opc = Cmp.getOpcode();
6128     EVT VT = Op.getValueType();
6129
6130     bool IllegalFPCMov = false;
6131     if (VT.isFloatingPoint() && !VT.isVector() &&
6132         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6133       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6134
6135     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6136         Opc == X86ISD::BT) { // FIXME
6137       Cond = Cmp;
6138       addTest = false;
6139     }
6140   }
6141
6142   if (addTest) {
6143     // Look pass the truncate.
6144     if (Cond.getOpcode() == ISD::TRUNCATE)
6145       Cond = Cond.getOperand(0);
6146
6147     // We know the result of AND is compared against zero. Try to match
6148     // it to BT.
6149     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6150       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6151       if (NewSetCC.getNode()) {
6152         CC = NewSetCC.getOperand(0);
6153         Cond = NewSetCC.getOperand(1);
6154         addTest = false;
6155       }
6156     }
6157   }
6158
6159   if (addTest) {
6160     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6161     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6162   }
6163
6164   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6165   // condition is true.
6166   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6167   SDValue Ops[] = { Op2, Op1, CC, Cond };
6168   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6169 }
6170
6171 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6172 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6173 // from the AND / OR.
6174 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6175   Opc = Op.getOpcode();
6176   if (Opc != ISD::OR && Opc != ISD::AND)
6177     return false;
6178   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6179           Op.getOperand(0).hasOneUse() &&
6180           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6181           Op.getOperand(1).hasOneUse());
6182 }
6183
6184 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6185 // 1 and that the SETCC node has a single use.
6186 static bool isXor1OfSetCC(SDValue Op) {
6187   if (Op.getOpcode() != ISD::XOR)
6188     return false;
6189   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6190   if (N1C && N1C->getAPIntValue() == 1) {
6191     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6192       Op.getOperand(0).hasOneUse();
6193   }
6194   return false;
6195 }
6196
6197 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
6198   bool addTest = true;
6199   SDValue Chain = Op.getOperand(0);
6200   SDValue Cond  = Op.getOperand(1);
6201   SDValue Dest  = Op.getOperand(2);
6202   DebugLoc dl = Op.getDebugLoc();
6203   SDValue CC;
6204
6205   if (Cond.getOpcode() == ISD::SETCC) {
6206     SDValue NewCond = LowerSETCC(Cond, DAG);
6207     if (NewCond.getNode())
6208       Cond = NewCond;
6209   }
6210 #if 0
6211   // FIXME: LowerXALUO doesn't handle these!!
6212   else if (Cond.getOpcode() == X86ISD::ADD  ||
6213            Cond.getOpcode() == X86ISD::SUB  ||
6214            Cond.getOpcode() == X86ISD::SMUL ||
6215            Cond.getOpcode() == X86ISD::UMUL)
6216     Cond = LowerXALUO(Cond, DAG);
6217 #endif
6218
6219   // Look pass (and (setcc_carry (cmp ...)), 1).
6220   if (Cond.getOpcode() == ISD::AND &&
6221       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6222     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6223     if (C && C->getAPIntValue() == 1)
6224       Cond = Cond.getOperand(0);
6225   }
6226
6227   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6228   // setting operand in place of the X86ISD::SETCC.
6229   if (Cond.getOpcode() == X86ISD::SETCC ||
6230       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6231     CC = Cond.getOperand(0);
6232
6233     SDValue Cmp = Cond.getOperand(1);
6234     unsigned Opc = Cmp.getOpcode();
6235     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6236     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6237       Cond = Cmp;
6238       addTest = false;
6239     } else {
6240       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6241       default: break;
6242       case X86::COND_O:
6243       case X86::COND_B:
6244         // These can only come from an arithmetic instruction with overflow,
6245         // e.g. SADDO, UADDO.
6246         Cond = Cond.getNode()->getOperand(1);
6247         addTest = false;
6248         break;
6249       }
6250     }
6251   } else {
6252     unsigned CondOpc;
6253     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6254       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6255       if (CondOpc == ISD::OR) {
6256         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6257         // two branches instead of an explicit OR instruction with a
6258         // separate test.
6259         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6260             isX86LogicalCmp(Cmp)) {
6261           CC = Cond.getOperand(0).getOperand(0);
6262           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6263                               Chain, Dest, CC, Cmp);
6264           CC = Cond.getOperand(1).getOperand(0);
6265           Cond = Cmp;
6266           addTest = false;
6267         }
6268       } else { // ISD::AND
6269         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6270         // two branches instead of an explicit AND instruction with a
6271         // separate test. However, we only do this if this block doesn't
6272         // have a fall-through edge, because this requires an explicit
6273         // jmp when the condition is false.
6274         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6275             isX86LogicalCmp(Cmp) &&
6276             Op.getNode()->hasOneUse()) {
6277           X86::CondCode CCode =
6278             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6279           CCode = X86::GetOppositeBranchCondition(CCode);
6280           CC = DAG.getConstant(CCode, MVT::i8);
6281           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6282           // Look for an unconditional branch following this conditional branch.
6283           // We need this because we need to reverse the successors in order
6284           // to implement FCMP_OEQ.
6285           if (User.getOpcode() == ISD::BR) {
6286             SDValue FalseBB = User.getOperand(1);
6287             SDValue NewBR =
6288               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6289             assert(NewBR == User);
6290             Dest = FalseBB;
6291
6292             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6293                                 Chain, Dest, CC, Cmp);
6294             X86::CondCode CCode =
6295               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6296             CCode = X86::GetOppositeBranchCondition(CCode);
6297             CC = DAG.getConstant(CCode, MVT::i8);
6298             Cond = Cmp;
6299             addTest = false;
6300           }
6301         }
6302       }
6303     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6304       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6305       // It should be transformed during dag combiner except when the condition
6306       // is set by a arithmetics with overflow node.
6307       X86::CondCode CCode =
6308         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6309       CCode = X86::GetOppositeBranchCondition(CCode);
6310       CC = DAG.getConstant(CCode, MVT::i8);
6311       Cond = Cond.getOperand(0).getOperand(1);
6312       addTest = false;
6313     }
6314   }
6315
6316   if (addTest) {
6317     // Look pass the truncate.
6318     if (Cond.getOpcode() == ISD::TRUNCATE)
6319       Cond = Cond.getOperand(0);
6320
6321     // We know the result of AND is compared against zero. Try to match
6322     // it to BT.
6323     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6324       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6325       if (NewSetCC.getNode()) {
6326         CC = NewSetCC.getOperand(0);
6327         Cond = NewSetCC.getOperand(1);
6328         addTest = false;
6329       }
6330     }
6331   }
6332
6333   if (addTest) {
6334     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6335     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6336   }
6337   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6338                      Chain, Dest, CC, Cond);
6339 }
6340
6341
6342 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6343 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6344 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6345 // that the guard pages used by the OS virtual memory manager are allocated in
6346 // correct sequence.
6347 SDValue
6348 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6349                                            SelectionDAG &DAG) {
6350   assert(Subtarget->isTargetCygMing() &&
6351          "This should be used only on Cygwin/Mingw targets");
6352   DebugLoc dl = Op.getDebugLoc();
6353
6354   // Get the inputs.
6355   SDValue Chain = Op.getOperand(0);
6356   SDValue Size  = Op.getOperand(1);
6357   // FIXME: Ensure alignment here
6358
6359   SDValue Flag;
6360
6361   EVT IntPtr = getPointerTy();
6362   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6363
6364   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
6365
6366   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6367   Flag = Chain.getValue(1);
6368
6369   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6370   SDValue Ops[] = { Chain,
6371                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
6372                       DAG.getRegister(X86::EAX, IntPtr),
6373                       DAG.getRegister(X86StackPtr, SPTy),
6374                       Flag };
6375   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
6376   Flag = Chain.getValue(1);
6377
6378   Chain = DAG.getCALLSEQ_END(Chain,
6379                              DAG.getIntPtrConstant(0, true),
6380                              DAG.getIntPtrConstant(0, true),
6381                              Flag);
6382
6383   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6384
6385   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6386   return DAG.getMergeValues(Ops1, 2, dl);
6387 }
6388
6389 SDValue
6390 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6391                                            SDValue Chain,
6392                                            SDValue Dst, SDValue Src,
6393                                            SDValue Size, unsigned Align,
6394                                            const Value *DstSV,
6395                                            uint64_t DstSVOff) {
6396   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6397
6398   // If not DWORD aligned or size is more than the threshold, call the library.
6399   // The libc version is likely to be faster for these cases. It can use the
6400   // address value and run time information about the CPU.
6401   if ((Align & 3) != 0 ||
6402       !ConstantSize ||
6403       ConstantSize->getZExtValue() >
6404         getSubtarget()->getMaxInlineSizeThreshold()) {
6405     SDValue InFlag(0, 0);
6406
6407     // Check to see if there is a specialized entry-point for memory zeroing.
6408     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6409
6410     if (const char *bzeroEntry =  V &&
6411         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6412       EVT IntPtr = getPointerTy();
6413       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6414       TargetLowering::ArgListTy Args;
6415       TargetLowering::ArgListEntry Entry;
6416       Entry.Node = Dst;
6417       Entry.Ty = IntPtrTy;
6418       Args.push_back(Entry);
6419       Entry.Node = Size;
6420       Args.push_back(Entry);
6421       std::pair<SDValue,SDValue> CallResult =
6422         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6423                     false, false, false, false,
6424                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6425                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl,
6426                     DAG.GetOrdering(Chain.getNode()));
6427       return CallResult.second;
6428     }
6429
6430     // Otherwise have the target-independent code call memset.
6431     return SDValue();
6432   }
6433
6434   uint64_t SizeVal = ConstantSize->getZExtValue();
6435   SDValue InFlag(0, 0);
6436   EVT AVT;
6437   SDValue Count;
6438   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6439   unsigned BytesLeft = 0;
6440   bool TwoRepStos = false;
6441   if (ValC) {
6442     unsigned ValReg;
6443     uint64_t Val = ValC->getZExtValue() & 255;
6444
6445     // If the value is a constant, then we can potentially use larger sets.
6446     switch (Align & 3) {
6447     case 2:   // WORD aligned
6448       AVT = MVT::i16;
6449       ValReg = X86::AX;
6450       Val = (Val << 8) | Val;
6451       break;
6452     case 0:  // DWORD aligned
6453       AVT = MVT::i32;
6454       ValReg = X86::EAX;
6455       Val = (Val << 8)  | Val;
6456       Val = (Val << 16) | Val;
6457       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6458         AVT = MVT::i64;
6459         ValReg = X86::RAX;
6460         Val = (Val << 32) | Val;
6461       }
6462       break;
6463     default:  // Byte aligned
6464       AVT = MVT::i8;
6465       ValReg = X86::AL;
6466       Count = DAG.getIntPtrConstant(SizeVal);
6467       break;
6468     }
6469
6470     if (AVT.bitsGT(MVT::i8)) {
6471       unsigned UBytes = AVT.getSizeInBits() / 8;
6472       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6473       BytesLeft = SizeVal % UBytes;
6474     }
6475
6476     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6477                               InFlag);
6478     InFlag = Chain.getValue(1);
6479   } else {
6480     AVT = MVT::i8;
6481     Count  = DAG.getIntPtrConstant(SizeVal);
6482     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6483     InFlag = Chain.getValue(1);
6484   }
6485
6486   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6487                                                               X86::ECX,
6488                             Count, InFlag);
6489   InFlag = Chain.getValue(1);
6490   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6491                                                               X86::EDI,
6492                             Dst, InFlag);
6493   InFlag = Chain.getValue(1);
6494
6495   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6496   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6497   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6498
6499   if (TwoRepStos) {
6500     InFlag = Chain.getValue(1);
6501     Count  = Size;
6502     EVT CVT = Count.getValueType();
6503     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6504                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6505     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6506                                                              X86::ECX,
6507                               Left, InFlag);
6508     InFlag = Chain.getValue(1);
6509     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6510     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6511     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6512   } else if (BytesLeft) {
6513     // Handle the last 1 - 7 bytes.
6514     unsigned Offset = SizeVal - BytesLeft;
6515     EVT AddrVT = Dst.getValueType();
6516     EVT SizeVT = Size.getValueType();
6517
6518     Chain = DAG.getMemset(Chain, dl,
6519                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6520                                       DAG.getConstant(Offset, AddrVT)),
6521                           Src,
6522                           DAG.getConstant(BytesLeft, SizeVT),
6523                           Align, DstSV, DstSVOff + Offset);
6524   }
6525
6526   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6527   return Chain;
6528 }
6529
6530 SDValue
6531 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6532                                       SDValue Chain, SDValue Dst, SDValue Src,
6533                                       SDValue Size, unsigned Align,
6534                                       bool AlwaysInline,
6535                                       const Value *DstSV, uint64_t DstSVOff,
6536                                       const Value *SrcSV, uint64_t SrcSVOff) {
6537   // This requires the copy size to be a constant, preferrably
6538   // within a subtarget-specific limit.
6539   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6540   if (!ConstantSize)
6541     return SDValue();
6542   uint64_t SizeVal = ConstantSize->getZExtValue();
6543   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6544     return SDValue();
6545
6546   /// If not DWORD aligned, call the library.
6547   if ((Align & 3) != 0)
6548     return SDValue();
6549
6550   // DWORD aligned
6551   EVT AVT = MVT::i32;
6552   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6553     AVT = MVT::i64;
6554
6555   unsigned UBytes = AVT.getSizeInBits() / 8;
6556   unsigned CountVal = SizeVal / UBytes;
6557   SDValue Count = DAG.getIntPtrConstant(CountVal);
6558   unsigned BytesLeft = SizeVal % UBytes;
6559
6560   SDValue InFlag(0, 0);
6561   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6562                                                               X86::ECX,
6563                             Count, InFlag);
6564   InFlag = Chain.getValue(1);
6565   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6566                                                              X86::EDI,
6567                             Dst, InFlag);
6568   InFlag = Chain.getValue(1);
6569   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6570                                                               X86::ESI,
6571                             Src, InFlag);
6572   InFlag = Chain.getValue(1);
6573
6574   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6575   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6576   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6577                                 array_lengthof(Ops));
6578
6579   SmallVector<SDValue, 4> Results;
6580   Results.push_back(RepMovs);
6581   if (BytesLeft) {
6582     // Handle the last 1 - 7 bytes.
6583     unsigned Offset = SizeVal - BytesLeft;
6584     EVT DstVT = Dst.getValueType();
6585     EVT SrcVT = Src.getValueType();
6586     EVT SizeVT = Size.getValueType();
6587     Results.push_back(DAG.getMemcpy(Chain, dl,
6588                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6589                                                 DAG.getConstant(Offset, DstVT)),
6590                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6591                                                 DAG.getConstant(Offset, SrcVT)),
6592                                     DAG.getConstant(BytesLeft, SizeVT),
6593                                     Align, AlwaysInline,
6594                                     DstSV, DstSVOff + Offset,
6595                                     SrcSV, SrcSVOff + Offset));
6596   }
6597
6598   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6599                      &Results[0], Results.size());
6600 }
6601
6602 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6603   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6604   DebugLoc dl = Op.getDebugLoc();
6605
6606   if (!Subtarget->is64Bit()) {
6607     // vastart just stores the address of the VarArgsFrameIndex slot into the
6608     // memory location argument.
6609     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6610     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6611   }
6612
6613   // __va_list_tag:
6614   //   gp_offset         (0 - 6 * 8)
6615   //   fp_offset         (48 - 48 + 8 * 16)
6616   //   overflow_arg_area (point to parameters coming in memory).
6617   //   reg_save_area
6618   SmallVector<SDValue, 8> MemOps;
6619   SDValue FIN = Op.getOperand(1);
6620   // Store gp_offset
6621   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6622                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6623                                  FIN, SV, 0);
6624   MemOps.push_back(Store);
6625
6626   // Store fp_offset
6627   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6628                     FIN, DAG.getIntPtrConstant(4));
6629   Store = DAG.getStore(Op.getOperand(0), dl,
6630                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6631                        FIN, SV, 0);
6632   MemOps.push_back(Store);
6633
6634   // Store ptr to overflow_arg_area
6635   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6636                     FIN, DAG.getIntPtrConstant(4));
6637   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6638   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6639   MemOps.push_back(Store);
6640
6641   // Store ptr to reg_save_area.
6642   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6643                     FIN, DAG.getIntPtrConstant(8));
6644   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6645   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6646   MemOps.push_back(Store);
6647   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6648                      &MemOps[0], MemOps.size());
6649 }
6650
6651 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6652   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6653   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6654   SDValue Chain = Op.getOperand(0);
6655   SDValue SrcPtr = Op.getOperand(1);
6656   SDValue SrcSV = Op.getOperand(2);
6657
6658   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6659   return SDValue();
6660 }
6661
6662 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6663   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6664   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6665   SDValue Chain = Op.getOperand(0);
6666   SDValue DstPtr = Op.getOperand(1);
6667   SDValue SrcPtr = Op.getOperand(2);
6668   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6669   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6670   DebugLoc dl = Op.getDebugLoc();
6671
6672   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6673                        DAG.getIntPtrConstant(24), 8, false,
6674                        DstSV, 0, SrcSV, 0);
6675 }
6676
6677 SDValue
6678 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6679   DebugLoc dl = Op.getDebugLoc();
6680   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6681   switch (IntNo) {
6682   default: return SDValue();    // Don't custom lower most intrinsics.
6683   // Comparison intrinsics.
6684   case Intrinsic::x86_sse_comieq_ss:
6685   case Intrinsic::x86_sse_comilt_ss:
6686   case Intrinsic::x86_sse_comile_ss:
6687   case Intrinsic::x86_sse_comigt_ss:
6688   case Intrinsic::x86_sse_comige_ss:
6689   case Intrinsic::x86_sse_comineq_ss:
6690   case Intrinsic::x86_sse_ucomieq_ss:
6691   case Intrinsic::x86_sse_ucomilt_ss:
6692   case Intrinsic::x86_sse_ucomile_ss:
6693   case Intrinsic::x86_sse_ucomigt_ss:
6694   case Intrinsic::x86_sse_ucomige_ss:
6695   case Intrinsic::x86_sse_ucomineq_ss:
6696   case Intrinsic::x86_sse2_comieq_sd:
6697   case Intrinsic::x86_sse2_comilt_sd:
6698   case Intrinsic::x86_sse2_comile_sd:
6699   case Intrinsic::x86_sse2_comigt_sd:
6700   case Intrinsic::x86_sse2_comige_sd:
6701   case Intrinsic::x86_sse2_comineq_sd:
6702   case Intrinsic::x86_sse2_ucomieq_sd:
6703   case Intrinsic::x86_sse2_ucomilt_sd:
6704   case Intrinsic::x86_sse2_ucomile_sd:
6705   case Intrinsic::x86_sse2_ucomigt_sd:
6706   case Intrinsic::x86_sse2_ucomige_sd:
6707   case Intrinsic::x86_sse2_ucomineq_sd: {
6708     unsigned Opc = 0;
6709     ISD::CondCode CC = ISD::SETCC_INVALID;
6710     switch (IntNo) {
6711     default: break;
6712     case Intrinsic::x86_sse_comieq_ss:
6713     case Intrinsic::x86_sse2_comieq_sd:
6714       Opc = X86ISD::COMI;
6715       CC = ISD::SETEQ;
6716       break;
6717     case Intrinsic::x86_sse_comilt_ss:
6718     case Intrinsic::x86_sse2_comilt_sd:
6719       Opc = X86ISD::COMI;
6720       CC = ISD::SETLT;
6721       break;
6722     case Intrinsic::x86_sse_comile_ss:
6723     case Intrinsic::x86_sse2_comile_sd:
6724       Opc = X86ISD::COMI;
6725       CC = ISD::SETLE;
6726       break;
6727     case Intrinsic::x86_sse_comigt_ss:
6728     case Intrinsic::x86_sse2_comigt_sd:
6729       Opc = X86ISD::COMI;
6730       CC = ISD::SETGT;
6731       break;
6732     case Intrinsic::x86_sse_comige_ss:
6733     case Intrinsic::x86_sse2_comige_sd:
6734       Opc = X86ISD::COMI;
6735       CC = ISD::SETGE;
6736       break;
6737     case Intrinsic::x86_sse_comineq_ss:
6738     case Intrinsic::x86_sse2_comineq_sd:
6739       Opc = X86ISD::COMI;
6740       CC = ISD::SETNE;
6741       break;
6742     case Intrinsic::x86_sse_ucomieq_ss:
6743     case Intrinsic::x86_sse2_ucomieq_sd:
6744       Opc = X86ISD::UCOMI;
6745       CC = ISD::SETEQ;
6746       break;
6747     case Intrinsic::x86_sse_ucomilt_ss:
6748     case Intrinsic::x86_sse2_ucomilt_sd:
6749       Opc = X86ISD::UCOMI;
6750       CC = ISD::SETLT;
6751       break;
6752     case Intrinsic::x86_sse_ucomile_ss:
6753     case Intrinsic::x86_sse2_ucomile_sd:
6754       Opc = X86ISD::UCOMI;
6755       CC = ISD::SETLE;
6756       break;
6757     case Intrinsic::x86_sse_ucomigt_ss:
6758     case Intrinsic::x86_sse2_ucomigt_sd:
6759       Opc = X86ISD::UCOMI;
6760       CC = ISD::SETGT;
6761       break;
6762     case Intrinsic::x86_sse_ucomige_ss:
6763     case Intrinsic::x86_sse2_ucomige_sd:
6764       Opc = X86ISD::UCOMI;
6765       CC = ISD::SETGE;
6766       break;
6767     case Intrinsic::x86_sse_ucomineq_ss:
6768     case Intrinsic::x86_sse2_ucomineq_sd:
6769       Opc = X86ISD::UCOMI;
6770       CC = ISD::SETNE;
6771       break;
6772     }
6773
6774     SDValue LHS = Op.getOperand(1);
6775     SDValue RHS = Op.getOperand(2);
6776     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6777     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6778     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6779     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6780                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6781     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6782   }
6783   // ptest intrinsics. The intrinsic these come from are designed to return
6784   // an integer value, not just an instruction so lower it to the ptest
6785   // pattern and a setcc for the result.
6786   case Intrinsic::x86_sse41_ptestz:
6787   case Intrinsic::x86_sse41_ptestc:
6788   case Intrinsic::x86_sse41_ptestnzc:{
6789     unsigned X86CC = 0;
6790     switch (IntNo) {
6791     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6792     case Intrinsic::x86_sse41_ptestz:
6793       // ZF = 1
6794       X86CC = X86::COND_E;
6795       break;
6796     case Intrinsic::x86_sse41_ptestc:
6797       // CF = 1
6798       X86CC = X86::COND_B;
6799       break;
6800     case Intrinsic::x86_sse41_ptestnzc:
6801       // ZF and CF = 0
6802       X86CC = X86::COND_A;
6803       break;
6804     }
6805
6806     SDValue LHS = Op.getOperand(1);
6807     SDValue RHS = Op.getOperand(2);
6808     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6809     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6810     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6811     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6812   }
6813
6814   // Fix vector shift instructions where the last operand is a non-immediate
6815   // i32 value.
6816   case Intrinsic::x86_sse2_pslli_w:
6817   case Intrinsic::x86_sse2_pslli_d:
6818   case Intrinsic::x86_sse2_pslli_q:
6819   case Intrinsic::x86_sse2_psrli_w:
6820   case Intrinsic::x86_sse2_psrli_d:
6821   case Intrinsic::x86_sse2_psrli_q:
6822   case Intrinsic::x86_sse2_psrai_w:
6823   case Intrinsic::x86_sse2_psrai_d:
6824   case Intrinsic::x86_mmx_pslli_w:
6825   case Intrinsic::x86_mmx_pslli_d:
6826   case Intrinsic::x86_mmx_pslli_q:
6827   case Intrinsic::x86_mmx_psrli_w:
6828   case Intrinsic::x86_mmx_psrli_d:
6829   case Intrinsic::x86_mmx_psrli_q:
6830   case Intrinsic::x86_mmx_psrai_w:
6831   case Intrinsic::x86_mmx_psrai_d: {
6832     SDValue ShAmt = Op.getOperand(2);
6833     if (isa<ConstantSDNode>(ShAmt))
6834       return SDValue();
6835
6836     unsigned NewIntNo = 0;
6837     EVT ShAmtVT = MVT::v4i32;
6838     switch (IntNo) {
6839     case Intrinsic::x86_sse2_pslli_w:
6840       NewIntNo = Intrinsic::x86_sse2_psll_w;
6841       break;
6842     case Intrinsic::x86_sse2_pslli_d:
6843       NewIntNo = Intrinsic::x86_sse2_psll_d;
6844       break;
6845     case Intrinsic::x86_sse2_pslli_q:
6846       NewIntNo = Intrinsic::x86_sse2_psll_q;
6847       break;
6848     case Intrinsic::x86_sse2_psrli_w:
6849       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6850       break;
6851     case Intrinsic::x86_sse2_psrli_d:
6852       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6853       break;
6854     case Intrinsic::x86_sse2_psrli_q:
6855       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6856       break;
6857     case Intrinsic::x86_sse2_psrai_w:
6858       NewIntNo = Intrinsic::x86_sse2_psra_w;
6859       break;
6860     case Intrinsic::x86_sse2_psrai_d:
6861       NewIntNo = Intrinsic::x86_sse2_psra_d;
6862       break;
6863     default: {
6864       ShAmtVT = MVT::v2i32;
6865       switch (IntNo) {
6866       case Intrinsic::x86_mmx_pslli_w:
6867         NewIntNo = Intrinsic::x86_mmx_psll_w;
6868         break;
6869       case Intrinsic::x86_mmx_pslli_d:
6870         NewIntNo = Intrinsic::x86_mmx_psll_d;
6871         break;
6872       case Intrinsic::x86_mmx_pslli_q:
6873         NewIntNo = Intrinsic::x86_mmx_psll_q;
6874         break;
6875       case Intrinsic::x86_mmx_psrli_w:
6876         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6877         break;
6878       case Intrinsic::x86_mmx_psrli_d:
6879         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6880         break;
6881       case Intrinsic::x86_mmx_psrli_q:
6882         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6883         break;
6884       case Intrinsic::x86_mmx_psrai_w:
6885         NewIntNo = Intrinsic::x86_mmx_psra_w;
6886         break;
6887       case Intrinsic::x86_mmx_psrai_d:
6888         NewIntNo = Intrinsic::x86_mmx_psra_d;
6889         break;
6890       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6891       }
6892       break;
6893     }
6894     }
6895
6896     // The vector shift intrinsics with scalars uses 32b shift amounts but
6897     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6898     // to be zero.
6899     SDValue ShOps[4];
6900     ShOps[0] = ShAmt;
6901     ShOps[1] = DAG.getConstant(0, MVT::i32);
6902     if (ShAmtVT == MVT::v4i32) {
6903       ShOps[2] = DAG.getUNDEF(MVT::i32);
6904       ShOps[3] = DAG.getUNDEF(MVT::i32);
6905       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6906     } else {
6907       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6908     }
6909
6910     EVT VT = Op.getValueType();
6911     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6912     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6913                        DAG.getConstant(NewIntNo, MVT::i32),
6914                        Op.getOperand(1), ShAmt);
6915   }
6916   }
6917 }
6918
6919 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6920   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6921   DebugLoc dl = Op.getDebugLoc();
6922
6923   if (Depth > 0) {
6924     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6925     SDValue Offset =
6926       DAG.getConstant(TD->getPointerSize(),
6927                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6928     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6929                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6930                                    FrameAddr, Offset),
6931                        NULL, 0);
6932   }
6933
6934   // Just load the return address.
6935   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6936   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6937                      RetAddrFI, NULL, 0);
6938 }
6939
6940 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6941   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6942   MFI->setFrameAddressIsTaken(true);
6943   EVT VT = Op.getValueType();
6944   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6945   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6946   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6947   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6948   while (Depth--)
6949     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6950   return FrameAddr;
6951 }
6952
6953 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6954                                                      SelectionDAG &DAG) {
6955   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6956 }
6957
6958 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6959 {
6960   MachineFunction &MF = DAG.getMachineFunction();
6961   SDValue Chain     = Op.getOperand(0);
6962   SDValue Offset    = Op.getOperand(1);
6963   SDValue Handler   = Op.getOperand(2);
6964   DebugLoc dl       = Op.getDebugLoc();
6965
6966   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6967                                   getPointerTy());
6968   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6969
6970   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6971                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6972   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6973   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6974   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6975   MF.getRegInfo().addLiveOut(StoreAddrReg);
6976
6977   return DAG.getNode(X86ISD::EH_RETURN, dl,
6978                      MVT::Other,
6979                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6980 }
6981
6982 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6983                                              SelectionDAG &DAG) {
6984   SDValue Root = Op.getOperand(0);
6985   SDValue Trmp = Op.getOperand(1); // trampoline
6986   SDValue FPtr = Op.getOperand(2); // nested function
6987   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6988   DebugLoc dl  = Op.getDebugLoc();
6989
6990   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6991
6992   const X86InstrInfo *TII =
6993     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6994
6995   if (Subtarget->is64Bit()) {
6996     SDValue OutChains[6];
6997
6998     // Large code-model.
6999
7000     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
7001     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
7002
7003     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7004     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7005
7006     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7007
7008     // Load the pointer to the nested function into R11.
7009     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7010     SDValue Addr = Trmp;
7011     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7012                                 Addr, TrmpAddr, 0);
7013
7014     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7015                        DAG.getConstant(2, MVT::i64));
7016     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
7017
7018     // Load the 'nest' parameter value into R10.
7019     // R10 is specified in X86CallingConv.td
7020     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7021     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7022                        DAG.getConstant(10, MVT::i64));
7023     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7024                                 Addr, TrmpAddr, 10);
7025
7026     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7027                        DAG.getConstant(12, MVT::i64));
7028     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
7029
7030     // Jump to the nested function.
7031     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7032     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7033                        DAG.getConstant(20, MVT::i64));
7034     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7035                                 Addr, TrmpAddr, 20);
7036
7037     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7038     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7039                        DAG.getConstant(22, MVT::i64));
7040     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7041                                 TrmpAddr, 22);
7042
7043     SDValue Ops[] =
7044       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7045     return DAG.getMergeValues(Ops, 2, dl);
7046   } else {
7047     const Function *Func =
7048       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7049     CallingConv::ID CC = Func->getCallingConv();
7050     unsigned NestReg;
7051
7052     switch (CC) {
7053     default:
7054       llvm_unreachable("Unsupported calling convention");
7055     case CallingConv::C:
7056     case CallingConv::X86_StdCall: {
7057       // Pass 'nest' parameter in ECX.
7058       // Must be kept in sync with X86CallingConv.td
7059       NestReg = X86::ECX;
7060
7061       // Check that ECX wasn't needed by an 'inreg' parameter.
7062       const FunctionType *FTy = Func->getFunctionType();
7063       const AttrListPtr &Attrs = Func->getAttributes();
7064
7065       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7066         unsigned InRegCount = 0;
7067         unsigned Idx = 1;
7068
7069         for (FunctionType::param_iterator I = FTy->param_begin(),
7070              E = FTy->param_end(); I != E; ++I, ++Idx)
7071           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7072             // FIXME: should only count parameters that are lowered to integers.
7073             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7074
7075         if (InRegCount > 2) {
7076           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
7077         }
7078       }
7079       break;
7080     }
7081     case CallingConv::X86_FastCall:
7082     case CallingConv::Fast:
7083       // Pass 'nest' parameter in EAX.
7084       // Must be kept in sync with X86CallingConv.td
7085       NestReg = X86::EAX;
7086       break;
7087     }
7088
7089     SDValue OutChains[4];
7090     SDValue Addr, Disp;
7091
7092     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7093                        DAG.getConstant(10, MVT::i32));
7094     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7095
7096     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
7097     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7098     OutChains[0] = DAG.getStore(Root, dl,
7099                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7100                                 Trmp, TrmpAddr, 0);
7101
7102     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7103                        DAG.getConstant(1, MVT::i32));
7104     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
7105
7106     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
7107     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7108                        DAG.getConstant(5, MVT::i32));
7109     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7110                                 TrmpAddr, 5, false, 1);
7111
7112     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7113                        DAG.getConstant(6, MVT::i32));
7114     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
7115
7116     SDValue Ops[] =
7117       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7118     return DAG.getMergeValues(Ops, 2, dl);
7119   }
7120 }
7121
7122 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
7123   /*
7124    The rounding mode is in bits 11:10 of FPSR, and has the following
7125    settings:
7126      00 Round to nearest
7127      01 Round to -inf
7128      10 Round to +inf
7129      11 Round to 0
7130
7131   FLT_ROUNDS, on the other hand, expects the following:
7132     -1 Undefined
7133      0 Round to 0
7134      1 Round to nearest
7135      2 Round to +inf
7136      3 Round to -inf
7137
7138   To perform the conversion, we do:
7139     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7140   */
7141
7142   MachineFunction &MF = DAG.getMachineFunction();
7143   const TargetMachine &TM = MF.getTarget();
7144   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7145   unsigned StackAlignment = TFI.getStackAlignment();
7146   EVT VT = Op.getValueType();
7147   DebugLoc dl = Op.getDebugLoc();
7148
7149   // Save FP Control Word to stack slot
7150   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7151   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7152
7153   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7154                               DAG.getEntryNode(), StackSlot);
7155
7156   // Load FP Control Word from stack slot
7157   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
7158
7159   // Transform as necessary
7160   SDValue CWD1 =
7161     DAG.getNode(ISD::SRL, dl, MVT::i16,
7162                 DAG.getNode(ISD::AND, dl, MVT::i16,
7163                             CWD, DAG.getConstant(0x800, MVT::i16)),
7164                 DAG.getConstant(11, MVT::i8));
7165   SDValue CWD2 =
7166     DAG.getNode(ISD::SRL, dl, MVT::i16,
7167                 DAG.getNode(ISD::AND, dl, MVT::i16,
7168                             CWD, DAG.getConstant(0x400, MVT::i16)),
7169                 DAG.getConstant(9, MVT::i8));
7170
7171   SDValue RetVal =
7172     DAG.getNode(ISD::AND, dl, MVT::i16,
7173                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7174                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7175                             DAG.getConstant(1, MVT::i16)),
7176                 DAG.getConstant(3, MVT::i16));
7177
7178
7179   return DAG.getNode((VT.getSizeInBits() < 16 ?
7180                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7181 }
7182
7183 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
7184   EVT VT = Op.getValueType();
7185   EVT OpVT = VT;
7186   unsigned NumBits = VT.getSizeInBits();
7187   DebugLoc dl = Op.getDebugLoc();
7188
7189   Op = Op.getOperand(0);
7190   if (VT == MVT::i8) {
7191     // Zero extend to i32 since there is not an i8 bsr.
7192     OpVT = MVT::i32;
7193     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7194   }
7195
7196   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7197   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7198   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7199
7200   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7201   SDValue Ops[] = {
7202     Op,
7203     DAG.getConstant(NumBits+NumBits-1, OpVT),
7204     DAG.getConstant(X86::COND_E, MVT::i8),
7205     Op.getValue(1)
7206   };
7207   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7208
7209   // Finally xor with NumBits-1.
7210   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7211
7212   if (VT == MVT::i8)
7213     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7214   return Op;
7215 }
7216
7217 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
7218   EVT VT = Op.getValueType();
7219   EVT OpVT = VT;
7220   unsigned NumBits = VT.getSizeInBits();
7221   DebugLoc dl = Op.getDebugLoc();
7222
7223   Op = Op.getOperand(0);
7224   if (VT == MVT::i8) {
7225     OpVT = MVT::i32;
7226     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7227   }
7228
7229   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7230   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7231   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7232
7233   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7234   SDValue Ops[] = {
7235     Op,
7236     DAG.getConstant(NumBits, OpVT),
7237     DAG.getConstant(X86::COND_E, MVT::i8),
7238     Op.getValue(1)
7239   };
7240   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7241
7242   if (VT == MVT::i8)
7243     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7244   return Op;
7245 }
7246
7247 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7248   EVT VT = Op.getValueType();
7249   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7250   DebugLoc dl = Op.getDebugLoc();
7251
7252   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7253   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7254   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7255   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7256   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7257   //
7258   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7259   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7260   //  return AloBlo + AloBhi + AhiBlo;
7261
7262   SDValue A = Op.getOperand(0);
7263   SDValue B = Op.getOperand(1);
7264
7265   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7266                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7267                        A, DAG.getConstant(32, MVT::i32));
7268   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7269                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7270                        B, DAG.getConstant(32, MVT::i32));
7271   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7272                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7273                        A, B);
7274   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7275                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7276                        A, Bhi);
7277   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7278                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7279                        Ahi, B);
7280   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7281                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7282                        AloBhi, DAG.getConstant(32, MVT::i32));
7283   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7284                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7285                        AhiBlo, DAG.getConstant(32, MVT::i32));
7286   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7287   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7288   return Res;
7289 }
7290
7291
7292 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7293   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7294   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7295   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7296   // has only one use.
7297   SDNode *N = Op.getNode();
7298   SDValue LHS = N->getOperand(0);
7299   SDValue RHS = N->getOperand(1);
7300   unsigned BaseOp = 0;
7301   unsigned Cond = 0;
7302   DebugLoc dl = Op.getDebugLoc();
7303
7304   switch (Op.getOpcode()) {
7305   default: llvm_unreachable("Unknown ovf instruction!");
7306   case ISD::SADDO:
7307     // A subtract of one will be selected as a INC. Note that INC doesn't
7308     // set CF, so we can't do this for UADDO.
7309     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7310       if (C->getAPIntValue() == 1) {
7311         BaseOp = X86ISD::INC;
7312         Cond = X86::COND_O;
7313         break;
7314       }
7315     BaseOp = X86ISD::ADD;
7316     Cond = X86::COND_O;
7317     break;
7318   case ISD::UADDO:
7319     BaseOp = X86ISD::ADD;
7320     Cond = X86::COND_B;
7321     break;
7322   case ISD::SSUBO:
7323     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7324     // set CF, so we can't do this for USUBO.
7325     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7326       if (C->getAPIntValue() == 1) {
7327         BaseOp = X86ISD::DEC;
7328         Cond = X86::COND_O;
7329         break;
7330       }
7331     BaseOp = X86ISD::SUB;
7332     Cond = X86::COND_O;
7333     break;
7334   case ISD::USUBO:
7335     BaseOp = X86ISD::SUB;
7336     Cond = X86::COND_B;
7337     break;
7338   case ISD::SMULO:
7339     BaseOp = X86ISD::SMUL;
7340     Cond = X86::COND_O;
7341     break;
7342   case ISD::UMULO:
7343     BaseOp = X86ISD::UMUL;
7344     Cond = X86::COND_B;
7345     break;
7346   }
7347
7348   // Also sets EFLAGS.
7349   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7350   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7351
7352   SDValue SetCC =
7353     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7354                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7355
7356   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7357   return Sum;
7358 }
7359
7360 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7361   EVT T = Op.getValueType();
7362   DebugLoc dl = Op.getDebugLoc();
7363   unsigned Reg = 0;
7364   unsigned size = 0;
7365   switch(T.getSimpleVT().SimpleTy) {
7366   default:
7367     assert(false && "Invalid value type!");
7368   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7369   case MVT::i16: Reg = X86::AX;  size = 2; break;
7370   case MVT::i32: Reg = X86::EAX; size = 4; break;
7371   case MVT::i64:
7372     assert(Subtarget->is64Bit() && "Node not type legal!");
7373     Reg = X86::RAX; size = 8;
7374     break;
7375   }
7376   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7377                                     Op.getOperand(2), SDValue());
7378   SDValue Ops[] = { cpIn.getValue(0),
7379                     Op.getOperand(1),
7380                     Op.getOperand(3),
7381                     DAG.getTargetConstant(size, MVT::i8),
7382                     cpIn.getValue(1) };
7383   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7384   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7385   SDValue cpOut =
7386     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7387   return cpOut;
7388 }
7389
7390 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7391                                                  SelectionDAG &DAG) {
7392   assert(Subtarget->is64Bit() && "Result not type legalized?");
7393   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7394   SDValue TheChain = Op.getOperand(0);
7395   DebugLoc dl = Op.getDebugLoc();
7396   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7397   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7398   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7399                                    rax.getValue(2));
7400   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7401                             DAG.getConstant(32, MVT::i8));
7402   SDValue Ops[] = {
7403     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7404     rdx.getValue(1)
7405   };
7406   return DAG.getMergeValues(Ops, 2, dl);
7407 }
7408
7409 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7410   SDNode *Node = Op.getNode();
7411   DebugLoc dl = Node->getDebugLoc();
7412   EVT T = Node->getValueType(0);
7413   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7414                               DAG.getConstant(0, T), Node->getOperand(2));
7415   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7416                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7417                        Node->getOperand(0),
7418                        Node->getOperand(1), negOp,
7419                        cast<AtomicSDNode>(Node)->getSrcValue(),
7420                        cast<AtomicSDNode>(Node)->getAlignment());
7421 }
7422
7423 /// LowerOperation - Provide custom lowering hooks for some operations.
7424 ///
7425 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7426   switch (Op.getOpcode()) {
7427   default: llvm_unreachable("Should not custom lower this!");
7428   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7429   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7430   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7431   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7432   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7433   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7434   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7435   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7436   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7437   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7438   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7439   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7440   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7441   case ISD::SHL_PARTS:
7442   case ISD::SRA_PARTS:
7443   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7444   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7445   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7446   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7447   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7448   case ISD::FABS:               return LowerFABS(Op, DAG);
7449   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7450   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7451   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7452   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7453   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7454   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7455   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7456   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7457   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7458   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7459   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7460   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7461   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7462   case ISD::FRAME_TO_ARGS_OFFSET:
7463                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7464   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7465   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7466   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7467   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7468   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7469   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7470   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7471   case ISD::SADDO:
7472   case ISD::UADDO:
7473   case ISD::SSUBO:
7474   case ISD::USUBO:
7475   case ISD::SMULO:
7476   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7477   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7478   }
7479 }
7480
7481 void X86TargetLowering::
7482 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7483                         SelectionDAG &DAG, unsigned NewOp) {
7484   EVT T = Node->getValueType(0);
7485   DebugLoc dl = Node->getDebugLoc();
7486   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7487
7488   SDValue Chain = Node->getOperand(0);
7489   SDValue In1 = Node->getOperand(1);
7490   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7491                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7492   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7493                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7494   SDValue Ops[] = { Chain, In1, In2L, In2H };
7495   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7496   SDValue Result =
7497     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7498                             cast<MemSDNode>(Node)->getMemOperand());
7499   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7500   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7501   Results.push_back(Result.getValue(2));
7502 }
7503
7504 /// ReplaceNodeResults - Replace a node with an illegal result type
7505 /// with a new node built out of custom code.
7506 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7507                                            SmallVectorImpl<SDValue>&Results,
7508                                            SelectionDAG &DAG) {
7509   DebugLoc dl = N->getDebugLoc();
7510   switch (N->getOpcode()) {
7511   default:
7512     assert(false && "Do not know how to custom type legalize this operation!");
7513     return;
7514   case ISD::FP_TO_SINT: {
7515     std::pair<SDValue,SDValue> Vals =
7516         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7517     SDValue FIST = Vals.first, StackSlot = Vals.second;
7518     if (FIST.getNode() != 0) {
7519       EVT VT = N->getValueType(0);
7520       // Return a load from the stack slot.
7521       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7522     }
7523     return;
7524   }
7525   case ISD::READCYCLECOUNTER: {
7526     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7527     SDValue TheChain = N->getOperand(0);
7528     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7529     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7530                                      rd.getValue(1));
7531     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7532                                      eax.getValue(2));
7533     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7534     SDValue Ops[] = { eax, edx };
7535     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7536     Results.push_back(edx.getValue(1));
7537     return;
7538   }
7539   case ISD::SDIV:
7540   case ISD::UDIV:
7541   case ISD::SREM:
7542   case ISD::UREM: {
7543     EVT WidenVT = getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
7544     Results.push_back(DAG.UnrollVectorOp(N, WidenVT.getVectorNumElements()));
7545     return;
7546   }
7547   case ISD::ATOMIC_CMP_SWAP: {
7548     EVT T = N->getValueType(0);
7549     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7550     SDValue cpInL, cpInH;
7551     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7552                         DAG.getConstant(0, MVT::i32));
7553     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7554                         DAG.getConstant(1, MVT::i32));
7555     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7556     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7557                              cpInL.getValue(1));
7558     SDValue swapInL, swapInH;
7559     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7560                           DAG.getConstant(0, MVT::i32));
7561     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7562                           DAG.getConstant(1, MVT::i32));
7563     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7564                                cpInH.getValue(1));
7565     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7566                                swapInL.getValue(1));
7567     SDValue Ops[] = { swapInH.getValue(0),
7568                       N->getOperand(1),
7569                       swapInH.getValue(1) };
7570     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7571     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7572     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7573                                         MVT::i32, Result.getValue(1));
7574     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7575                                         MVT::i32, cpOutL.getValue(2));
7576     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7577     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7578     Results.push_back(cpOutH.getValue(1));
7579     return;
7580   }
7581   case ISD::ATOMIC_LOAD_ADD:
7582     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7583     return;
7584   case ISD::ATOMIC_LOAD_AND:
7585     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7586     return;
7587   case ISD::ATOMIC_LOAD_NAND:
7588     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7589     return;
7590   case ISD::ATOMIC_LOAD_OR:
7591     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7592     return;
7593   case ISD::ATOMIC_LOAD_SUB:
7594     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7595     return;
7596   case ISD::ATOMIC_LOAD_XOR:
7597     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7598     return;
7599   case ISD::ATOMIC_SWAP:
7600     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7601     return;
7602   }
7603 }
7604
7605 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7606   switch (Opcode) {
7607   default: return NULL;
7608   case X86ISD::BSF:                return "X86ISD::BSF";
7609   case X86ISD::BSR:                return "X86ISD::BSR";
7610   case X86ISD::SHLD:               return "X86ISD::SHLD";
7611   case X86ISD::SHRD:               return "X86ISD::SHRD";
7612   case X86ISD::FAND:               return "X86ISD::FAND";
7613   case X86ISD::FOR:                return "X86ISD::FOR";
7614   case X86ISD::FXOR:               return "X86ISD::FXOR";
7615   case X86ISD::FSRL:               return "X86ISD::FSRL";
7616   case X86ISD::FILD:               return "X86ISD::FILD";
7617   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7618   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7619   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7620   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7621   case X86ISD::FLD:                return "X86ISD::FLD";
7622   case X86ISD::FST:                return "X86ISD::FST";
7623   case X86ISD::CALL:               return "X86ISD::CALL";
7624   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7625   case X86ISD::BT:                 return "X86ISD::BT";
7626   case X86ISD::CMP:                return "X86ISD::CMP";
7627   case X86ISD::COMI:               return "X86ISD::COMI";
7628   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7629   case X86ISD::SETCC:              return "X86ISD::SETCC";
7630   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7631   case X86ISD::CMOV:               return "X86ISD::CMOV";
7632   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7633   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7634   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7635   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7636   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7637   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7638   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7639   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7640   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7641   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7642   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7643   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7644   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7645   case X86ISD::FMAX:               return "X86ISD::FMAX";
7646   case X86ISD::FMIN:               return "X86ISD::FMIN";
7647   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7648   case X86ISD::FRCP:               return "X86ISD::FRCP";
7649   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7650   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7651   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7652   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7653   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7654   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7655   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7656   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7657   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7658   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7659   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7660   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7661   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7662   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7663   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7664   case X86ISD::VSHL:               return "X86ISD::VSHL";
7665   case X86ISD::VSRL:               return "X86ISD::VSRL";
7666   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7667   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7668   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7669   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7670   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7671   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7672   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7673   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7674   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7675   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7676   case X86ISD::ADD:                return "X86ISD::ADD";
7677   case X86ISD::SUB:                return "X86ISD::SUB";
7678   case X86ISD::SMUL:               return "X86ISD::SMUL";
7679   case X86ISD::UMUL:               return "X86ISD::UMUL";
7680   case X86ISD::INC:                return "X86ISD::INC";
7681   case X86ISD::DEC:                return "X86ISD::DEC";
7682   case X86ISD::OR:                 return "X86ISD::OR";
7683   case X86ISD::XOR:                return "X86ISD::XOR";
7684   case X86ISD::AND:                return "X86ISD::AND";
7685   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7686   case X86ISD::PTEST:              return "X86ISD::PTEST";
7687   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7688   }
7689 }
7690
7691 // isLegalAddressingMode - Return true if the addressing mode represented
7692 // by AM is legal for this target, for a load/store of the specified type.
7693 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7694                                               const Type *Ty) const {
7695   // X86 supports extremely general addressing modes.
7696   CodeModel::Model M = getTargetMachine().getCodeModel();
7697
7698   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7699   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7700     return false;
7701
7702   if (AM.BaseGV) {
7703     unsigned GVFlags =
7704       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7705
7706     // If a reference to this global requires an extra load, we can't fold it.
7707     if (isGlobalStubReference(GVFlags))
7708       return false;
7709
7710     // If BaseGV requires a register for the PIC base, we cannot also have a
7711     // BaseReg specified.
7712     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7713       return false;
7714
7715     // If lower 4G is not available, then we must use rip-relative addressing.
7716     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7717       return false;
7718   }
7719
7720   switch (AM.Scale) {
7721   case 0:
7722   case 1:
7723   case 2:
7724   case 4:
7725   case 8:
7726     // These scales always work.
7727     break;
7728   case 3:
7729   case 5:
7730   case 9:
7731     // These scales are formed with basereg+scalereg.  Only accept if there is
7732     // no basereg yet.
7733     if (AM.HasBaseReg)
7734       return false;
7735     break;
7736   default:  // Other stuff never works.
7737     return false;
7738   }
7739
7740   return true;
7741 }
7742
7743
7744 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7745   if (!Ty1->isInteger() || !Ty2->isInteger())
7746     return false;
7747   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7748   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7749   if (NumBits1 <= NumBits2)
7750     return false;
7751   return Subtarget->is64Bit() || NumBits1 < 64;
7752 }
7753
7754 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7755   if (!VT1.isInteger() || !VT2.isInteger())
7756     return false;
7757   unsigned NumBits1 = VT1.getSizeInBits();
7758   unsigned NumBits2 = VT2.getSizeInBits();
7759   if (NumBits1 <= NumBits2)
7760     return false;
7761   return Subtarget->is64Bit() || NumBits1 < 64;
7762 }
7763
7764 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7765   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7766   return Ty1->isInteger(32) && Ty2->isInteger(64) && Subtarget->is64Bit();
7767 }
7768
7769 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7770   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7771   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7772 }
7773
7774 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7775   // i16 instructions are longer (0x66 prefix) and potentially slower.
7776   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7777 }
7778
7779 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7780 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7781 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7782 /// are assumed to be legal.
7783 bool
7784 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7785                                       EVT VT) const {
7786   // Only do shuffles on 128-bit vector types for now.
7787   if (VT.getSizeInBits() == 64)
7788     return false;
7789
7790   // FIXME: pshufb, blends, shifts.
7791   return (VT.getVectorNumElements() == 2 ||
7792           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7793           isMOVLMask(M, VT) ||
7794           isSHUFPMask(M, VT) ||
7795           isPSHUFDMask(M, VT) ||
7796           isPSHUFHWMask(M, VT) ||
7797           isPSHUFLWMask(M, VT) ||
7798           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7799           isUNPCKLMask(M, VT) ||
7800           isUNPCKHMask(M, VT) ||
7801           isUNPCKL_v_undef_Mask(M, VT) ||
7802           isUNPCKH_v_undef_Mask(M, VT));
7803 }
7804
7805 bool
7806 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7807                                           EVT VT) const {
7808   unsigned NumElts = VT.getVectorNumElements();
7809   // FIXME: This collection of masks seems suspect.
7810   if (NumElts == 2)
7811     return true;
7812   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7813     return (isMOVLMask(Mask, VT)  ||
7814             isCommutedMOVLMask(Mask, VT, true) ||
7815             isSHUFPMask(Mask, VT) ||
7816             isCommutedSHUFPMask(Mask, VT));
7817   }
7818   return false;
7819 }
7820
7821 //===----------------------------------------------------------------------===//
7822 //                           X86 Scheduler Hooks
7823 //===----------------------------------------------------------------------===//
7824
7825 // private utility function
7826 MachineBasicBlock *
7827 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7828                                                        MachineBasicBlock *MBB,
7829                                                        unsigned regOpc,
7830                                                        unsigned immOpc,
7831                                                        unsigned LoadOpc,
7832                                                        unsigned CXchgOpc,
7833                                                        unsigned copyOpc,
7834                                                        unsigned notOpc,
7835                                                        unsigned EAXreg,
7836                                                        TargetRegisterClass *RC,
7837                                                        bool invSrc) const {
7838   // For the atomic bitwise operator, we generate
7839   //   thisMBB:
7840   //   newMBB:
7841   //     ld  t1 = [bitinstr.addr]
7842   //     op  t2 = t1, [bitinstr.val]
7843   //     mov EAX = t1
7844   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7845   //     bz  newMBB
7846   //     fallthrough -->nextMBB
7847   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7848   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7849   MachineFunction::iterator MBBIter = MBB;
7850   ++MBBIter;
7851
7852   /// First build the CFG
7853   MachineFunction *F = MBB->getParent();
7854   MachineBasicBlock *thisMBB = MBB;
7855   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7856   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7857   F->insert(MBBIter, newMBB);
7858   F->insert(MBBIter, nextMBB);
7859
7860   // Move all successors to thisMBB to nextMBB
7861   nextMBB->transferSuccessors(thisMBB);
7862
7863   // Update thisMBB to fall through to newMBB
7864   thisMBB->addSuccessor(newMBB);
7865
7866   // newMBB jumps to itself and fall through to nextMBB
7867   newMBB->addSuccessor(nextMBB);
7868   newMBB->addSuccessor(newMBB);
7869
7870   // Insert instructions into newMBB based on incoming instruction
7871   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7872          "unexpected number of operands");
7873   DebugLoc dl = bInstr->getDebugLoc();
7874   MachineOperand& destOper = bInstr->getOperand(0);
7875   MachineOperand* argOpers[2 + X86AddrNumOperands];
7876   int numArgs = bInstr->getNumOperands() - 1;
7877   for (int i=0; i < numArgs; ++i)
7878     argOpers[i] = &bInstr->getOperand(i+1);
7879
7880   // x86 address has 4 operands: base, index, scale, and displacement
7881   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7882   int valArgIndx = lastAddrIndx + 1;
7883
7884   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7885   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7886   for (int i=0; i <= lastAddrIndx; ++i)
7887     (*MIB).addOperand(*argOpers[i]);
7888
7889   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7890   if (invSrc) {
7891     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7892   }
7893   else
7894     tt = t1;
7895
7896   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7897   assert((argOpers[valArgIndx]->isReg() ||
7898           argOpers[valArgIndx]->isImm()) &&
7899          "invalid operand");
7900   if (argOpers[valArgIndx]->isReg())
7901     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7902   else
7903     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7904   MIB.addReg(tt);
7905   (*MIB).addOperand(*argOpers[valArgIndx]);
7906
7907   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7908   MIB.addReg(t1);
7909
7910   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7911   for (int i=0; i <= lastAddrIndx; ++i)
7912     (*MIB).addOperand(*argOpers[i]);
7913   MIB.addReg(t2);
7914   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7915   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7916                     bInstr->memoperands_end());
7917
7918   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7919   MIB.addReg(EAXreg);
7920
7921   // insert branch
7922   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7923
7924   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7925   return nextMBB;
7926 }
7927
7928 // private utility function:  64 bit atomics on 32 bit host.
7929 MachineBasicBlock *
7930 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7931                                                        MachineBasicBlock *MBB,
7932                                                        unsigned regOpcL,
7933                                                        unsigned regOpcH,
7934                                                        unsigned immOpcL,
7935                                                        unsigned immOpcH,
7936                                                        bool invSrc) const {
7937   // For the atomic bitwise operator, we generate
7938   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7939   //     ld t1,t2 = [bitinstr.addr]
7940   //   newMBB:
7941   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7942   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7943   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7944   //     mov ECX, EBX <- t5, t6
7945   //     mov EAX, EDX <- t1, t2
7946   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7947   //     mov t3, t4 <- EAX, EDX
7948   //     bz  newMBB
7949   //     result in out1, out2
7950   //     fallthrough -->nextMBB
7951
7952   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7953   const unsigned LoadOpc = X86::MOV32rm;
7954   const unsigned copyOpc = X86::MOV32rr;
7955   const unsigned NotOpc = X86::NOT32r;
7956   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7957   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7958   MachineFunction::iterator MBBIter = MBB;
7959   ++MBBIter;
7960
7961   /// First build the CFG
7962   MachineFunction *F = MBB->getParent();
7963   MachineBasicBlock *thisMBB = MBB;
7964   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7965   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7966   F->insert(MBBIter, newMBB);
7967   F->insert(MBBIter, nextMBB);
7968
7969   // Move all successors to thisMBB to nextMBB
7970   nextMBB->transferSuccessors(thisMBB);
7971
7972   // Update thisMBB to fall through to newMBB
7973   thisMBB->addSuccessor(newMBB);
7974
7975   // newMBB jumps to itself and fall through to nextMBB
7976   newMBB->addSuccessor(nextMBB);
7977   newMBB->addSuccessor(newMBB);
7978
7979   DebugLoc dl = bInstr->getDebugLoc();
7980   // Insert instructions into newMBB based on incoming instruction
7981   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7982   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7983          "unexpected number of operands");
7984   MachineOperand& dest1Oper = bInstr->getOperand(0);
7985   MachineOperand& dest2Oper = bInstr->getOperand(1);
7986   MachineOperand* argOpers[2 + X86AddrNumOperands];
7987   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7988     argOpers[i] = &bInstr->getOperand(i+2);
7989
7990   // x86 address has 5 operands: base, index, scale, displacement, and segment.
7991   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7992
7993   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7994   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7995   for (int i=0; i <= lastAddrIndx; ++i)
7996     (*MIB).addOperand(*argOpers[i]);
7997   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7998   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7999   // add 4 to displacement.
8000   for (int i=0; i <= lastAddrIndx-2; ++i)
8001     (*MIB).addOperand(*argOpers[i]);
8002   MachineOperand newOp3 = *(argOpers[3]);
8003   if (newOp3.isImm())
8004     newOp3.setImm(newOp3.getImm()+4);
8005   else
8006     newOp3.setOffset(newOp3.getOffset()+4);
8007   (*MIB).addOperand(newOp3);
8008   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8009
8010   // t3/4 are defined later, at the bottom of the loop
8011   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8012   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8013   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8014     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8015   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8016     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8017
8018   // The subsequent operations should be using the destination registers of
8019   //the PHI instructions.
8020   if (invSrc) {
8021     t1 = F->getRegInfo().createVirtualRegister(RC);
8022     t2 = F->getRegInfo().createVirtualRegister(RC);
8023     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8024     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8025   } else {
8026     t1 = dest1Oper.getReg();
8027     t2 = dest2Oper.getReg();
8028   }
8029
8030   int valArgIndx = lastAddrIndx + 1;
8031   assert((argOpers[valArgIndx]->isReg() ||
8032           argOpers[valArgIndx]->isImm()) &&
8033          "invalid operand");
8034   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8035   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8036   if (argOpers[valArgIndx]->isReg())
8037     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8038   else
8039     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8040   if (regOpcL != X86::MOV32rr)
8041     MIB.addReg(t1);
8042   (*MIB).addOperand(*argOpers[valArgIndx]);
8043   assert(argOpers[valArgIndx + 1]->isReg() ==
8044          argOpers[valArgIndx]->isReg());
8045   assert(argOpers[valArgIndx + 1]->isImm() ==
8046          argOpers[valArgIndx]->isImm());
8047   if (argOpers[valArgIndx + 1]->isReg())
8048     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8049   else
8050     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8051   if (regOpcH != X86::MOV32rr)
8052     MIB.addReg(t2);
8053   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8054
8055   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8056   MIB.addReg(t1);
8057   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8058   MIB.addReg(t2);
8059
8060   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8061   MIB.addReg(t5);
8062   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8063   MIB.addReg(t6);
8064
8065   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8066   for (int i=0; i <= lastAddrIndx; ++i)
8067     (*MIB).addOperand(*argOpers[i]);
8068
8069   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8070   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8071                     bInstr->memoperands_end());
8072
8073   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8074   MIB.addReg(X86::EAX);
8075   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8076   MIB.addReg(X86::EDX);
8077
8078   // insert branch
8079   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8080
8081   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8082   return nextMBB;
8083 }
8084
8085 // private utility function
8086 MachineBasicBlock *
8087 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8088                                                       MachineBasicBlock *MBB,
8089                                                       unsigned cmovOpc) const {
8090   // For the atomic min/max operator, we generate
8091   //   thisMBB:
8092   //   newMBB:
8093   //     ld t1 = [min/max.addr]
8094   //     mov t2 = [min/max.val]
8095   //     cmp  t1, t2
8096   //     cmov[cond] t2 = t1
8097   //     mov EAX = t1
8098   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8099   //     bz   newMBB
8100   //     fallthrough -->nextMBB
8101   //
8102   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8103   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8104   MachineFunction::iterator MBBIter = MBB;
8105   ++MBBIter;
8106
8107   /// First build the CFG
8108   MachineFunction *F = MBB->getParent();
8109   MachineBasicBlock *thisMBB = MBB;
8110   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8111   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8112   F->insert(MBBIter, newMBB);
8113   F->insert(MBBIter, nextMBB);
8114
8115   // Move all successors of thisMBB to nextMBB
8116   nextMBB->transferSuccessors(thisMBB);
8117
8118   // Update thisMBB to fall through to newMBB
8119   thisMBB->addSuccessor(newMBB);
8120
8121   // newMBB jumps to newMBB and fall through to nextMBB
8122   newMBB->addSuccessor(nextMBB);
8123   newMBB->addSuccessor(newMBB);
8124
8125   DebugLoc dl = mInstr->getDebugLoc();
8126   // Insert instructions into newMBB based on incoming instruction
8127   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8128          "unexpected number of operands");
8129   MachineOperand& destOper = mInstr->getOperand(0);
8130   MachineOperand* argOpers[2 + X86AddrNumOperands];
8131   int numArgs = mInstr->getNumOperands() - 1;
8132   for (int i=0; i < numArgs; ++i)
8133     argOpers[i] = &mInstr->getOperand(i+1);
8134
8135   // x86 address has 4 operands: base, index, scale, and displacement
8136   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8137   int valArgIndx = lastAddrIndx + 1;
8138
8139   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8140   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8141   for (int i=0; i <= lastAddrIndx; ++i)
8142     (*MIB).addOperand(*argOpers[i]);
8143
8144   // We only support register and immediate values
8145   assert((argOpers[valArgIndx]->isReg() ||
8146           argOpers[valArgIndx]->isImm()) &&
8147          "invalid operand");
8148
8149   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8150   if (argOpers[valArgIndx]->isReg())
8151     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8152   else
8153     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8154   (*MIB).addOperand(*argOpers[valArgIndx]);
8155
8156   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8157   MIB.addReg(t1);
8158
8159   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8160   MIB.addReg(t1);
8161   MIB.addReg(t2);
8162
8163   // Generate movc
8164   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8165   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8166   MIB.addReg(t2);
8167   MIB.addReg(t1);
8168
8169   // Cmp and exchange if none has modified the memory location
8170   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8171   for (int i=0; i <= lastAddrIndx; ++i)
8172     (*MIB).addOperand(*argOpers[i]);
8173   MIB.addReg(t3);
8174   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8175   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8176                     mInstr->memoperands_end());
8177
8178   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8179   MIB.addReg(X86::EAX);
8180
8181   // insert branch
8182   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8183
8184   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8185   return nextMBB;
8186 }
8187
8188 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8189 // all of this code can be replaced with that in the .td file.
8190 MachineBasicBlock *
8191 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8192                             unsigned numArgs, bool memArg) const {
8193
8194   MachineFunction *F = BB->getParent();
8195   DebugLoc dl = MI->getDebugLoc();
8196   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8197
8198   unsigned Opc;
8199   if (memArg)
8200     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8201   else
8202     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8203
8204   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8205
8206   for (unsigned i = 0; i < numArgs; ++i) {
8207     MachineOperand &Op = MI->getOperand(i+1);
8208
8209     if (!(Op.isReg() && Op.isImplicit()))
8210       MIB.addOperand(Op);
8211   }
8212
8213   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8214     .addReg(X86::XMM0);
8215
8216   F->DeleteMachineInstr(MI);
8217
8218   return BB;
8219 }
8220
8221 MachineBasicBlock *
8222 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8223                                                  MachineInstr *MI,
8224                                                  MachineBasicBlock *MBB) const {
8225   // Emit code to save XMM registers to the stack. The ABI says that the
8226   // number of registers to save is given in %al, so it's theoretically
8227   // possible to do an indirect jump trick to avoid saving all of them,
8228   // however this code takes a simpler approach and just executes all
8229   // of the stores if %al is non-zero. It's less code, and it's probably
8230   // easier on the hardware branch predictor, and stores aren't all that
8231   // expensive anyway.
8232
8233   // Create the new basic blocks. One block contains all the XMM stores,
8234   // and one block is the final destination regardless of whether any
8235   // stores were performed.
8236   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8237   MachineFunction *F = MBB->getParent();
8238   MachineFunction::iterator MBBIter = MBB;
8239   ++MBBIter;
8240   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8241   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8242   F->insert(MBBIter, XMMSaveMBB);
8243   F->insert(MBBIter, EndMBB);
8244
8245   // Set up the CFG.
8246   // Move any original successors of MBB to the end block.
8247   EndMBB->transferSuccessors(MBB);
8248   // The original block will now fall through to the XMM save block.
8249   MBB->addSuccessor(XMMSaveMBB);
8250   // The XMMSaveMBB will fall through to the end block.
8251   XMMSaveMBB->addSuccessor(EndMBB);
8252
8253   // Now add the instructions.
8254   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8255   DebugLoc DL = MI->getDebugLoc();
8256
8257   unsigned CountReg = MI->getOperand(0).getReg();
8258   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8259   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8260
8261   if (!Subtarget->isTargetWin64()) {
8262     // If %al is 0, branch around the XMM save block.
8263     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8264     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
8265     MBB->addSuccessor(EndMBB);
8266   }
8267
8268   // In the XMM save block, save all the XMM argument registers.
8269   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8270     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8271     MachineMemOperand *MMO =
8272       F->getMachineMemOperand(
8273         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8274         MachineMemOperand::MOStore, Offset,
8275         /*Size=*/16, /*Align=*/16);
8276     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8277       .addFrameIndex(RegSaveFrameIndex)
8278       .addImm(/*Scale=*/1)
8279       .addReg(/*IndexReg=*/0)
8280       .addImm(/*Disp=*/Offset)
8281       .addReg(/*Segment=*/0)
8282       .addReg(MI->getOperand(i).getReg())
8283       .addMemOperand(MMO);
8284   }
8285
8286   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8287
8288   return EndMBB;
8289 }
8290
8291 MachineBasicBlock *
8292 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8293                                      MachineBasicBlock *BB,
8294                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8295   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8296   DebugLoc DL = MI->getDebugLoc();
8297
8298   // To "insert" a SELECT_CC instruction, we actually have to insert the
8299   // diamond control-flow pattern.  The incoming instruction knows the
8300   // destination vreg to set, the condition code register to branch on, the
8301   // true/false values to select between, and a branch opcode to use.
8302   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8303   MachineFunction::iterator It = BB;
8304   ++It;
8305
8306   //  thisMBB:
8307   //  ...
8308   //   TrueVal = ...
8309   //   cmpTY ccX, r1, r2
8310   //   bCC copy1MBB
8311   //   fallthrough --> copy0MBB
8312   MachineBasicBlock *thisMBB = BB;
8313   MachineFunction *F = BB->getParent();
8314   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8315   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8316   unsigned Opc =
8317     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8318   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8319   F->insert(It, copy0MBB);
8320   F->insert(It, sinkMBB);
8321   // Update machine-CFG edges by first adding all successors of the current
8322   // block to the new block which will contain the Phi node for the select.
8323   // Also inform sdisel of the edge changes.
8324   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8325          E = BB->succ_end(); I != E; ++I) {
8326     EM->insert(std::make_pair(*I, sinkMBB));
8327     sinkMBB->addSuccessor(*I);
8328   }
8329   // Next, remove all successors of the current block, and add the true
8330   // and fallthrough blocks as its successors.
8331   while (!BB->succ_empty())
8332     BB->removeSuccessor(BB->succ_begin());
8333   // Add the true and fallthrough blocks as its successors.
8334   BB->addSuccessor(copy0MBB);
8335   BB->addSuccessor(sinkMBB);
8336
8337   //  copy0MBB:
8338   //   %FalseValue = ...
8339   //   # fallthrough to sinkMBB
8340   BB = copy0MBB;
8341
8342   // Update machine-CFG edges
8343   BB->addSuccessor(sinkMBB);
8344
8345   //  sinkMBB:
8346   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8347   //  ...
8348   BB = sinkMBB;
8349   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8350     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8351     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8352
8353   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8354   return BB;
8355 }
8356
8357
8358 MachineBasicBlock *
8359 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8360                                                MachineBasicBlock *BB,
8361                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8362   switch (MI->getOpcode()) {
8363   default: assert(false && "Unexpected instr type to insert");
8364   case X86::CMOV_GR8:
8365   case X86::CMOV_V1I64:
8366   case X86::CMOV_FR32:
8367   case X86::CMOV_FR64:
8368   case X86::CMOV_V4F32:
8369   case X86::CMOV_V2F64:
8370   case X86::CMOV_V2I64:
8371     return EmitLoweredSelect(MI, BB, EM);
8372
8373   case X86::FP32_TO_INT16_IN_MEM:
8374   case X86::FP32_TO_INT32_IN_MEM:
8375   case X86::FP32_TO_INT64_IN_MEM:
8376   case X86::FP64_TO_INT16_IN_MEM:
8377   case X86::FP64_TO_INT32_IN_MEM:
8378   case X86::FP64_TO_INT64_IN_MEM:
8379   case X86::FP80_TO_INT16_IN_MEM:
8380   case X86::FP80_TO_INT32_IN_MEM:
8381   case X86::FP80_TO_INT64_IN_MEM: {
8382     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8383     DebugLoc DL = MI->getDebugLoc();
8384
8385     // Change the floating point control register to use "round towards zero"
8386     // mode when truncating to an integer value.
8387     MachineFunction *F = BB->getParent();
8388     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8389     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8390
8391     // Load the old value of the high byte of the control word...
8392     unsigned OldCW =
8393       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8394     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8395                       CWFrameIdx);
8396
8397     // Set the high part to be round to zero...
8398     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8399       .addImm(0xC7F);
8400
8401     // Reload the modified control word now...
8402     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8403
8404     // Restore the memory image of control word to original value
8405     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8406       .addReg(OldCW);
8407
8408     // Get the X86 opcode to use.
8409     unsigned Opc;
8410     switch (MI->getOpcode()) {
8411     default: llvm_unreachable("illegal opcode!");
8412     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8413     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8414     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8415     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8416     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8417     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8418     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8419     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8420     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8421     }
8422
8423     X86AddressMode AM;
8424     MachineOperand &Op = MI->getOperand(0);
8425     if (Op.isReg()) {
8426       AM.BaseType = X86AddressMode::RegBase;
8427       AM.Base.Reg = Op.getReg();
8428     } else {
8429       AM.BaseType = X86AddressMode::FrameIndexBase;
8430       AM.Base.FrameIndex = Op.getIndex();
8431     }
8432     Op = MI->getOperand(1);
8433     if (Op.isImm())
8434       AM.Scale = Op.getImm();
8435     Op = MI->getOperand(2);
8436     if (Op.isImm())
8437       AM.IndexReg = Op.getImm();
8438     Op = MI->getOperand(3);
8439     if (Op.isGlobal()) {
8440       AM.GV = Op.getGlobal();
8441     } else {
8442       AM.Disp = Op.getImm();
8443     }
8444     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8445                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8446
8447     // Reload the original control word now.
8448     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8449
8450     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8451     return BB;
8452   }
8453     // String/text processing lowering.
8454   case X86::PCMPISTRM128REG:
8455     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8456   case X86::PCMPISTRM128MEM:
8457     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8458   case X86::PCMPESTRM128REG:
8459     return EmitPCMP(MI, BB, 5, false /* in mem */);
8460   case X86::PCMPESTRM128MEM:
8461     return EmitPCMP(MI, BB, 5, true /* in mem */);
8462
8463     // Atomic Lowering.
8464   case X86::ATOMAND32:
8465     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8466                                                X86::AND32ri, X86::MOV32rm,
8467                                                X86::LCMPXCHG32, X86::MOV32rr,
8468                                                X86::NOT32r, X86::EAX,
8469                                                X86::GR32RegisterClass);
8470   case X86::ATOMOR32:
8471     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8472                                                X86::OR32ri, X86::MOV32rm,
8473                                                X86::LCMPXCHG32, X86::MOV32rr,
8474                                                X86::NOT32r, X86::EAX,
8475                                                X86::GR32RegisterClass);
8476   case X86::ATOMXOR32:
8477     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8478                                                X86::XOR32ri, X86::MOV32rm,
8479                                                X86::LCMPXCHG32, X86::MOV32rr,
8480                                                X86::NOT32r, X86::EAX,
8481                                                X86::GR32RegisterClass);
8482   case X86::ATOMNAND32:
8483     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8484                                                X86::AND32ri, X86::MOV32rm,
8485                                                X86::LCMPXCHG32, X86::MOV32rr,
8486                                                X86::NOT32r, X86::EAX,
8487                                                X86::GR32RegisterClass, true);
8488   case X86::ATOMMIN32:
8489     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8490   case X86::ATOMMAX32:
8491     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8492   case X86::ATOMUMIN32:
8493     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8494   case X86::ATOMUMAX32:
8495     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8496
8497   case X86::ATOMAND16:
8498     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8499                                                X86::AND16ri, X86::MOV16rm,
8500                                                X86::LCMPXCHG16, X86::MOV16rr,
8501                                                X86::NOT16r, X86::AX,
8502                                                X86::GR16RegisterClass);
8503   case X86::ATOMOR16:
8504     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8505                                                X86::OR16ri, X86::MOV16rm,
8506                                                X86::LCMPXCHG16, X86::MOV16rr,
8507                                                X86::NOT16r, X86::AX,
8508                                                X86::GR16RegisterClass);
8509   case X86::ATOMXOR16:
8510     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8511                                                X86::XOR16ri, X86::MOV16rm,
8512                                                X86::LCMPXCHG16, X86::MOV16rr,
8513                                                X86::NOT16r, X86::AX,
8514                                                X86::GR16RegisterClass);
8515   case X86::ATOMNAND16:
8516     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8517                                                X86::AND16ri, X86::MOV16rm,
8518                                                X86::LCMPXCHG16, X86::MOV16rr,
8519                                                X86::NOT16r, X86::AX,
8520                                                X86::GR16RegisterClass, true);
8521   case X86::ATOMMIN16:
8522     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8523   case X86::ATOMMAX16:
8524     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8525   case X86::ATOMUMIN16:
8526     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8527   case X86::ATOMUMAX16:
8528     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8529
8530   case X86::ATOMAND8:
8531     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8532                                                X86::AND8ri, X86::MOV8rm,
8533                                                X86::LCMPXCHG8, X86::MOV8rr,
8534                                                X86::NOT8r, X86::AL,
8535                                                X86::GR8RegisterClass);
8536   case X86::ATOMOR8:
8537     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8538                                                X86::OR8ri, X86::MOV8rm,
8539                                                X86::LCMPXCHG8, X86::MOV8rr,
8540                                                X86::NOT8r, X86::AL,
8541                                                X86::GR8RegisterClass);
8542   case X86::ATOMXOR8:
8543     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8544                                                X86::XOR8ri, X86::MOV8rm,
8545                                                X86::LCMPXCHG8, X86::MOV8rr,
8546                                                X86::NOT8r, X86::AL,
8547                                                X86::GR8RegisterClass);
8548   case X86::ATOMNAND8:
8549     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8550                                                X86::AND8ri, X86::MOV8rm,
8551                                                X86::LCMPXCHG8, X86::MOV8rr,
8552                                                X86::NOT8r, X86::AL,
8553                                                X86::GR8RegisterClass, true);
8554   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8555   // This group is for 64-bit host.
8556   case X86::ATOMAND64:
8557     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8558                                                X86::AND64ri32, X86::MOV64rm,
8559                                                X86::LCMPXCHG64, X86::MOV64rr,
8560                                                X86::NOT64r, X86::RAX,
8561                                                X86::GR64RegisterClass);
8562   case X86::ATOMOR64:
8563     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8564                                                X86::OR64ri32, X86::MOV64rm,
8565                                                X86::LCMPXCHG64, X86::MOV64rr,
8566                                                X86::NOT64r, X86::RAX,
8567                                                X86::GR64RegisterClass);
8568   case X86::ATOMXOR64:
8569     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8570                                                X86::XOR64ri32, X86::MOV64rm,
8571                                                X86::LCMPXCHG64, X86::MOV64rr,
8572                                                X86::NOT64r, X86::RAX,
8573                                                X86::GR64RegisterClass);
8574   case X86::ATOMNAND64:
8575     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8576                                                X86::AND64ri32, X86::MOV64rm,
8577                                                X86::LCMPXCHG64, X86::MOV64rr,
8578                                                X86::NOT64r, X86::RAX,
8579                                                X86::GR64RegisterClass, true);
8580   case X86::ATOMMIN64:
8581     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8582   case X86::ATOMMAX64:
8583     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8584   case X86::ATOMUMIN64:
8585     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8586   case X86::ATOMUMAX64:
8587     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8588
8589   // This group does 64-bit operations on a 32-bit host.
8590   case X86::ATOMAND6432:
8591     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8592                                                X86::AND32rr, X86::AND32rr,
8593                                                X86::AND32ri, X86::AND32ri,
8594                                                false);
8595   case X86::ATOMOR6432:
8596     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8597                                                X86::OR32rr, X86::OR32rr,
8598                                                X86::OR32ri, X86::OR32ri,
8599                                                false);
8600   case X86::ATOMXOR6432:
8601     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8602                                                X86::XOR32rr, X86::XOR32rr,
8603                                                X86::XOR32ri, X86::XOR32ri,
8604                                                false);
8605   case X86::ATOMNAND6432:
8606     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8607                                                X86::AND32rr, X86::AND32rr,
8608                                                X86::AND32ri, X86::AND32ri,
8609                                                true);
8610   case X86::ATOMADD6432:
8611     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8612                                                X86::ADD32rr, X86::ADC32rr,
8613                                                X86::ADD32ri, X86::ADC32ri,
8614                                                false);
8615   case X86::ATOMSUB6432:
8616     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8617                                                X86::SUB32rr, X86::SBB32rr,
8618                                                X86::SUB32ri, X86::SBB32ri,
8619                                                false);
8620   case X86::ATOMSWAP6432:
8621     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8622                                                X86::MOV32rr, X86::MOV32rr,
8623                                                X86::MOV32ri, X86::MOV32ri,
8624                                                false);
8625   case X86::VASTART_SAVE_XMM_REGS:
8626     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8627   }
8628 }
8629
8630 //===----------------------------------------------------------------------===//
8631 //                           X86 Optimization Hooks
8632 //===----------------------------------------------------------------------===//
8633
8634 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8635                                                        const APInt &Mask,
8636                                                        APInt &KnownZero,
8637                                                        APInt &KnownOne,
8638                                                        const SelectionDAG &DAG,
8639                                                        unsigned Depth) const {
8640   unsigned Opc = Op.getOpcode();
8641   assert((Opc >= ISD::BUILTIN_OP_END ||
8642           Opc == ISD::INTRINSIC_WO_CHAIN ||
8643           Opc == ISD::INTRINSIC_W_CHAIN ||
8644           Opc == ISD::INTRINSIC_VOID) &&
8645          "Should use MaskedValueIsZero if you don't know whether Op"
8646          " is a target node!");
8647
8648   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8649   switch (Opc) {
8650   default: break;
8651   case X86ISD::ADD:
8652   case X86ISD::SUB:
8653   case X86ISD::SMUL:
8654   case X86ISD::UMUL:
8655   case X86ISD::INC:
8656   case X86ISD::DEC:
8657   case X86ISD::OR:
8658   case X86ISD::XOR:
8659   case X86ISD::AND:
8660     // These nodes' second result is a boolean.
8661     if (Op.getResNo() == 0)
8662       break;
8663     // Fallthrough
8664   case X86ISD::SETCC:
8665     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8666                                        Mask.getBitWidth() - 1);
8667     break;
8668   }
8669 }
8670
8671 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8672 /// node is a GlobalAddress + offset.
8673 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8674                                        GlobalValue* &GA, int64_t &Offset) const{
8675   if (N->getOpcode() == X86ISD::Wrapper) {
8676     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8677       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8678       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8679       return true;
8680     }
8681   }
8682   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8683 }
8684
8685 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8686                                      EVT EltVT, LoadSDNode *&LDBase,
8687                                      unsigned &LastLoadedElt,
8688                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8689                                      const TargetLowering &TLI) {
8690   LDBase = NULL;
8691   LastLoadedElt = -1U;
8692   for (unsigned i = 0; i < NumElems; ++i) {
8693     if (N->getMaskElt(i) < 0) {
8694       if (!LDBase)
8695         return false;
8696       continue;
8697     }
8698
8699     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8700     if (!Elt.getNode() ||
8701         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8702       return false;
8703     if (!LDBase) {
8704       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8705         return false;
8706       LDBase = cast<LoadSDNode>(Elt.getNode());
8707       LastLoadedElt = i;
8708       continue;
8709     }
8710     if (Elt.getOpcode() == ISD::UNDEF)
8711       continue;
8712
8713     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8714     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
8715       return false;
8716     LastLoadedElt = i;
8717   }
8718   return true;
8719 }
8720
8721 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8722 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8723 /// if the load addresses are consecutive, non-overlapping, and in the right
8724 /// order.  In the case of v2i64, it will see if it can rewrite the
8725 /// shuffle to be an appropriate build vector so it can take advantage of
8726 // performBuildVectorCombine.
8727 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8728                                      const TargetLowering &TLI) {
8729   DebugLoc dl = N->getDebugLoc();
8730   EVT VT = N->getValueType(0);
8731   EVT EltVT = VT.getVectorElementType();
8732   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8733   unsigned NumElems = VT.getVectorNumElements();
8734
8735   if (VT.getSizeInBits() != 128)
8736     return SDValue();
8737
8738   // Try to combine a vector_shuffle into a 128-bit load.
8739   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8740   LoadSDNode *LD = NULL;
8741   unsigned LastLoadedElt;
8742   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8743                                 MFI, TLI))
8744     return SDValue();
8745
8746   if (LastLoadedElt == NumElems - 1) {
8747     if (DAG.InferPtrAlignment(LD->getBasePtr()) >= 16)
8748       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8749                          LD->getSrcValue(), LD->getSrcValueOffset(),
8750                          LD->isVolatile());
8751     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8752                        LD->getSrcValue(), LD->getSrcValueOffset(),
8753                        LD->isVolatile(), LD->getAlignment());
8754   } else if (NumElems == 4 && LastLoadedElt == 1) {
8755     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8756     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8757     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8758     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8759   }
8760   return SDValue();
8761 }
8762
8763 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8764 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8765                                     const X86Subtarget *Subtarget) {
8766   DebugLoc DL = N->getDebugLoc();
8767   SDValue Cond = N->getOperand(0);
8768   // Get the LHS/RHS of the select.
8769   SDValue LHS = N->getOperand(1);
8770   SDValue RHS = N->getOperand(2);
8771
8772   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8773   // instructions have the peculiarity that if either operand is a NaN,
8774   // they chose what we call the RHS operand (and as such are not symmetric).
8775   // It happens that this matches the semantics of the common C idiom
8776   // x<y?x:y and related forms, so we can recognize these cases.
8777   if (Subtarget->hasSSE2() &&
8778       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8779       Cond.getOpcode() == ISD::SETCC) {
8780     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8781
8782     unsigned Opcode = 0;
8783     // Check for x CC y ? x : y.
8784     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8785       switch (CC) {
8786       default: break;
8787       case ISD::SETULT:
8788         // This can be a min if we can prove that at least one of the operands
8789         // is not a nan.
8790         if (!FiniteOnlyFPMath()) {
8791           if (DAG.isKnownNeverNaN(RHS)) {
8792             // Put the potential NaN in the RHS so that SSE will preserve it.
8793             std::swap(LHS, RHS);
8794           } else if (!DAG.isKnownNeverNaN(LHS))
8795             break;
8796         }
8797         Opcode = X86ISD::FMIN;
8798         break;
8799       case ISD::SETOLE:
8800         // This can be a min if we can prove that at least one of the operands
8801         // is not a nan.
8802         if (!FiniteOnlyFPMath()) {
8803           if (DAG.isKnownNeverNaN(LHS)) {
8804             // Put the potential NaN in the RHS so that SSE will preserve it.
8805             std::swap(LHS, RHS);
8806           } else if (!DAG.isKnownNeverNaN(RHS))
8807             break;
8808         }
8809         Opcode = X86ISD::FMIN;
8810         break;
8811       case ISD::SETULE:
8812         // This can be a min, but if either operand is a NaN we need it to
8813         // preserve the original LHS.
8814         std::swap(LHS, RHS);
8815       case ISD::SETOLT:
8816       case ISD::SETLT:
8817       case ISD::SETLE:
8818         Opcode = X86ISD::FMIN;
8819         break;
8820
8821       case ISD::SETOGE:
8822         // This can be a max if we can prove that at least one of the operands
8823         // is not a nan.
8824         if (!FiniteOnlyFPMath()) {
8825           if (DAG.isKnownNeverNaN(LHS)) {
8826             // Put the potential NaN in the RHS so that SSE will preserve it.
8827             std::swap(LHS, RHS);
8828           } else if (!DAG.isKnownNeverNaN(RHS))
8829             break;
8830         }
8831         Opcode = X86ISD::FMAX;
8832         break;
8833       case ISD::SETUGT:
8834         // This can be a max if we can prove that at least one of the operands
8835         // is not a nan.
8836         if (!FiniteOnlyFPMath()) {
8837           if (DAG.isKnownNeverNaN(RHS)) {
8838             // Put the potential NaN in the RHS so that SSE will preserve it.
8839             std::swap(LHS, RHS);
8840           } else if (!DAG.isKnownNeverNaN(LHS))
8841             break;
8842         }
8843         Opcode = X86ISD::FMAX;
8844         break;
8845       case ISD::SETUGE:
8846         // This can be a max, but if either operand is a NaN we need it to
8847         // preserve the original LHS.
8848         std::swap(LHS, RHS);
8849       case ISD::SETOGT:
8850       case ISD::SETGT:
8851       case ISD::SETGE:
8852         Opcode = X86ISD::FMAX;
8853         break;
8854       }
8855     // Check for x CC y ? y : x -- a min/max with reversed arms.
8856     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8857       switch (CC) {
8858       default: break;
8859       case ISD::SETOGE:
8860         // This can be a min if we can prove that at least one of the operands
8861         // is not a nan.
8862         if (!FiniteOnlyFPMath()) {
8863           if (DAG.isKnownNeverNaN(RHS)) {
8864             // Put the potential NaN in the RHS so that SSE will preserve it.
8865             std::swap(LHS, RHS);
8866           } else if (!DAG.isKnownNeverNaN(LHS))
8867             break;
8868         }
8869         Opcode = X86ISD::FMIN;
8870         break;
8871       case ISD::SETUGT:
8872         // This can be a min if we can prove that at least one of the operands
8873         // is not a nan.
8874         if (!FiniteOnlyFPMath()) {
8875           if (DAG.isKnownNeverNaN(LHS)) {
8876             // Put the potential NaN in the RHS so that SSE will preserve it.
8877             std::swap(LHS, RHS);
8878           } else if (!DAG.isKnownNeverNaN(RHS))
8879             break;
8880         }
8881         Opcode = X86ISD::FMIN;
8882         break;
8883       case ISD::SETUGE:
8884         // This can be a min, but if either operand is a NaN we need it to
8885         // preserve the original LHS.
8886         std::swap(LHS, RHS);
8887       case ISD::SETOGT:
8888       case ISD::SETGT:
8889       case ISD::SETGE:
8890         Opcode = X86ISD::FMIN;
8891         break;
8892
8893       case ISD::SETULT:
8894         // This can be a max if we can prove that at least one of the operands
8895         // is not a nan.
8896         if (!FiniteOnlyFPMath()) {
8897           if (DAG.isKnownNeverNaN(LHS)) {
8898             // Put the potential NaN in the RHS so that SSE will preserve it.
8899             std::swap(LHS, RHS);
8900           } else if (!DAG.isKnownNeverNaN(RHS))
8901             break;
8902         }
8903         Opcode = X86ISD::FMAX;
8904         break;
8905       case ISD::SETOLE:
8906         // This can be a max if we can prove that at least one of the operands
8907         // is not a nan.
8908         if (!FiniteOnlyFPMath()) {
8909           if (DAG.isKnownNeverNaN(RHS)) {
8910             // Put the potential NaN in the RHS so that SSE will preserve it.
8911             std::swap(LHS, RHS);
8912           } else if (!DAG.isKnownNeverNaN(LHS))
8913             break;
8914         }
8915         Opcode = X86ISD::FMAX;
8916         break;
8917       case ISD::SETULE:
8918         // This can be a max, but if either operand is a NaN we need it to
8919         // preserve the original LHS.
8920         std::swap(LHS, RHS);
8921       case ISD::SETOLT:
8922       case ISD::SETLT:
8923       case ISD::SETLE:
8924         Opcode = X86ISD::FMAX;
8925         break;
8926       }
8927     }
8928
8929     if (Opcode)
8930       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8931   }
8932
8933   // If this is a select between two integer constants, try to do some
8934   // optimizations.
8935   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8936     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8937       // Don't do this for crazy integer types.
8938       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8939         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8940         // so that TrueC (the true value) is larger than FalseC.
8941         bool NeedsCondInvert = false;
8942
8943         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8944             // Efficiently invertible.
8945             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8946              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8947               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8948           NeedsCondInvert = true;
8949           std::swap(TrueC, FalseC);
8950         }
8951
8952         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8953         if (FalseC->getAPIntValue() == 0 &&
8954             TrueC->getAPIntValue().isPowerOf2()) {
8955           if (NeedsCondInvert) // Invert the condition if needed.
8956             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8957                                DAG.getConstant(1, Cond.getValueType()));
8958
8959           // Zero extend the condition if needed.
8960           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8961
8962           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8963           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8964                              DAG.getConstant(ShAmt, MVT::i8));
8965         }
8966
8967         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8968         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8969           if (NeedsCondInvert) // Invert the condition if needed.
8970             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8971                                DAG.getConstant(1, Cond.getValueType()));
8972
8973           // Zero extend the condition if needed.
8974           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8975                              FalseC->getValueType(0), Cond);
8976           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8977                              SDValue(FalseC, 0));
8978         }
8979
8980         // Optimize cases that will turn into an LEA instruction.  This requires
8981         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8982         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8983           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8984           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8985
8986           bool isFastMultiplier = false;
8987           if (Diff < 10) {
8988             switch ((unsigned char)Diff) {
8989               default: break;
8990               case 1:  // result = add base, cond
8991               case 2:  // result = lea base(    , cond*2)
8992               case 3:  // result = lea base(cond, cond*2)
8993               case 4:  // result = lea base(    , cond*4)
8994               case 5:  // result = lea base(cond, cond*4)
8995               case 8:  // result = lea base(    , cond*8)
8996               case 9:  // result = lea base(cond, cond*8)
8997                 isFastMultiplier = true;
8998                 break;
8999             }
9000           }
9001
9002           if (isFastMultiplier) {
9003             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9004             if (NeedsCondInvert) // Invert the condition if needed.
9005               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9006                                  DAG.getConstant(1, Cond.getValueType()));
9007
9008             // Zero extend the condition if needed.
9009             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9010                                Cond);
9011             // Scale the condition by the difference.
9012             if (Diff != 1)
9013               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9014                                  DAG.getConstant(Diff, Cond.getValueType()));
9015
9016             // Add the base if non-zero.
9017             if (FalseC->getAPIntValue() != 0)
9018               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9019                                  SDValue(FalseC, 0));
9020             return Cond;
9021           }
9022         }
9023       }
9024   }
9025
9026   return SDValue();
9027 }
9028
9029 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9030 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9031                                   TargetLowering::DAGCombinerInfo &DCI) {
9032   DebugLoc DL = N->getDebugLoc();
9033
9034   // If the flag operand isn't dead, don't touch this CMOV.
9035   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9036     return SDValue();
9037
9038   // If this is a select between two integer constants, try to do some
9039   // optimizations.  Note that the operands are ordered the opposite of SELECT
9040   // operands.
9041   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9042     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9043       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9044       // larger than FalseC (the false value).
9045       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9046
9047       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9048         CC = X86::GetOppositeBranchCondition(CC);
9049         std::swap(TrueC, FalseC);
9050       }
9051
9052       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9053       // This is efficient for any integer data type (including i8/i16) and
9054       // shift amount.
9055       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9056         SDValue Cond = N->getOperand(3);
9057         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9058                            DAG.getConstant(CC, MVT::i8), Cond);
9059
9060         // Zero extend the condition if needed.
9061         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9062
9063         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9064         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9065                            DAG.getConstant(ShAmt, MVT::i8));
9066         if (N->getNumValues() == 2)  // Dead flag value?
9067           return DCI.CombineTo(N, Cond, SDValue());
9068         return Cond;
9069       }
9070
9071       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9072       // for any integer data type, including i8/i16.
9073       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9074         SDValue Cond = N->getOperand(3);
9075         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9076                            DAG.getConstant(CC, MVT::i8), Cond);
9077
9078         // Zero extend the condition if needed.
9079         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9080                            FalseC->getValueType(0), Cond);
9081         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9082                            SDValue(FalseC, 0));
9083
9084         if (N->getNumValues() == 2)  // Dead flag value?
9085           return DCI.CombineTo(N, Cond, SDValue());
9086         return Cond;
9087       }
9088
9089       // Optimize cases that will turn into an LEA instruction.  This requires
9090       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9091       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9092         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9093         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9094
9095         bool isFastMultiplier = false;
9096         if (Diff < 10) {
9097           switch ((unsigned char)Diff) {
9098           default: break;
9099           case 1:  // result = add base, cond
9100           case 2:  // result = lea base(    , cond*2)
9101           case 3:  // result = lea base(cond, cond*2)
9102           case 4:  // result = lea base(    , cond*4)
9103           case 5:  // result = lea base(cond, cond*4)
9104           case 8:  // result = lea base(    , cond*8)
9105           case 9:  // result = lea base(cond, cond*8)
9106             isFastMultiplier = true;
9107             break;
9108           }
9109         }
9110
9111         if (isFastMultiplier) {
9112           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9113           SDValue Cond = N->getOperand(3);
9114           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9115                              DAG.getConstant(CC, MVT::i8), Cond);
9116           // Zero extend the condition if needed.
9117           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9118                              Cond);
9119           // Scale the condition by the difference.
9120           if (Diff != 1)
9121             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9122                                DAG.getConstant(Diff, Cond.getValueType()));
9123
9124           // Add the base if non-zero.
9125           if (FalseC->getAPIntValue() != 0)
9126             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9127                                SDValue(FalseC, 0));
9128           if (N->getNumValues() == 2)  // Dead flag value?
9129             return DCI.CombineTo(N, Cond, SDValue());
9130           return Cond;
9131         }
9132       }
9133     }
9134   }
9135   return SDValue();
9136 }
9137
9138
9139 /// PerformMulCombine - Optimize a single multiply with constant into two
9140 /// in order to implement it with two cheaper instructions, e.g.
9141 /// LEA + SHL, LEA + LEA.
9142 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9143                                  TargetLowering::DAGCombinerInfo &DCI) {
9144   if (DAG.getMachineFunction().
9145       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
9146     return SDValue();
9147
9148   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9149     return SDValue();
9150
9151   EVT VT = N->getValueType(0);
9152   if (VT != MVT::i64)
9153     return SDValue();
9154
9155   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9156   if (!C)
9157     return SDValue();
9158   uint64_t MulAmt = C->getZExtValue();
9159   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9160     return SDValue();
9161
9162   uint64_t MulAmt1 = 0;
9163   uint64_t MulAmt2 = 0;
9164   if ((MulAmt % 9) == 0) {
9165     MulAmt1 = 9;
9166     MulAmt2 = MulAmt / 9;
9167   } else if ((MulAmt % 5) == 0) {
9168     MulAmt1 = 5;
9169     MulAmt2 = MulAmt / 5;
9170   } else if ((MulAmt % 3) == 0) {
9171     MulAmt1 = 3;
9172     MulAmt2 = MulAmt / 3;
9173   }
9174   if (MulAmt2 &&
9175       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9176     DebugLoc DL = N->getDebugLoc();
9177
9178     if (isPowerOf2_64(MulAmt2) &&
9179         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9180       // If second multiplifer is pow2, issue it first. We want the multiply by
9181       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9182       // is an add.
9183       std::swap(MulAmt1, MulAmt2);
9184
9185     SDValue NewMul;
9186     if (isPowerOf2_64(MulAmt1))
9187       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9188                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9189     else
9190       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9191                            DAG.getConstant(MulAmt1, VT));
9192
9193     if (isPowerOf2_64(MulAmt2))
9194       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9195                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9196     else
9197       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9198                            DAG.getConstant(MulAmt2, VT));
9199
9200     // Do not add new nodes to DAG combiner worklist.
9201     DCI.CombineTo(N, NewMul, false);
9202   }
9203   return SDValue();
9204 }
9205
9206 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9207   SDValue N0 = N->getOperand(0);
9208   SDValue N1 = N->getOperand(1);
9209   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9210   EVT VT = N0.getValueType();
9211
9212   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9213   // since the result of setcc_c is all zero's or all ones.
9214   if (N1C && N0.getOpcode() == ISD::AND &&
9215       N0.getOperand(1).getOpcode() == ISD::Constant) {
9216     SDValue N00 = N0.getOperand(0);
9217     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9218         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9219           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9220          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9221       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9222       APInt ShAmt = N1C->getAPIntValue();
9223       Mask = Mask.shl(ShAmt);
9224       if (Mask != 0)
9225         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9226                            N00, DAG.getConstant(Mask, VT));
9227     }
9228   }
9229
9230   return SDValue();
9231 }
9232
9233 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9234 ///                       when possible.
9235 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9236                                    const X86Subtarget *Subtarget) {
9237   EVT VT = N->getValueType(0);
9238   if (!VT.isVector() && VT.isInteger() &&
9239       N->getOpcode() == ISD::SHL)
9240     return PerformSHLCombine(N, DAG);
9241
9242   // On X86 with SSE2 support, we can transform this to a vector shift if
9243   // all elements are shifted by the same amount.  We can't do this in legalize
9244   // because the a constant vector is typically transformed to a constant pool
9245   // so we have no knowledge of the shift amount.
9246   if (!Subtarget->hasSSE2())
9247     return SDValue();
9248
9249   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9250     return SDValue();
9251
9252   SDValue ShAmtOp = N->getOperand(1);
9253   EVT EltVT = VT.getVectorElementType();
9254   DebugLoc DL = N->getDebugLoc();
9255   SDValue BaseShAmt = SDValue();
9256   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9257     unsigned NumElts = VT.getVectorNumElements();
9258     unsigned i = 0;
9259     for (; i != NumElts; ++i) {
9260       SDValue Arg = ShAmtOp.getOperand(i);
9261       if (Arg.getOpcode() == ISD::UNDEF) continue;
9262       BaseShAmt = Arg;
9263       break;
9264     }
9265     for (; i != NumElts; ++i) {
9266       SDValue Arg = ShAmtOp.getOperand(i);
9267       if (Arg.getOpcode() == ISD::UNDEF) continue;
9268       if (Arg != BaseShAmt) {
9269         return SDValue();
9270       }
9271     }
9272   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9273              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9274     SDValue InVec = ShAmtOp.getOperand(0);
9275     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9276       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9277       unsigned i = 0;
9278       for (; i != NumElts; ++i) {
9279         SDValue Arg = InVec.getOperand(i);
9280         if (Arg.getOpcode() == ISD::UNDEF) continue;
9281         BaseShAmt = Arg;
9282         break;
9283       }
9284     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9285        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9286          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9287          if (C->getZExtValue() == SplatIdx)
9288            BaseShAmt = InVec.getOperand(1);
9289        }
9290     }
9291     if (BaseShAmt.getNode() == 0)
9292       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9293                               DAG.getIntPtrConstant(0));
9294   } else
9295     return SDValue();
9296
9297   // The shift amount is an i32.
9298   if (EltVT.bitsGT(MVT::i32))
9299     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9300   else if (EltVT.bitsLT(MVT::i32))
9301     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9302
9303   // The shift amount is identical so we can do a vector shift.
9304   SDValue  ValOp = N->getOperand(0);
9305   switch (N->getOpcode()) {
9306   default:
9307     llvm_unreachable("Unknown shift opcode!");
9308     break;
9309   case ISD::SHL:
9310     if (VT == MVT::v2i64)
9311       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9312                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9313                          ValOp, BaseShAmt);
9314     if (VT == MVT::v4i32)
9315       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9316                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9317                          ValOp, BaseShAmt);
9318     if (VT == MVT::v8i16)
9319       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9320                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9321                          ValOp, BaseShAmt);
9322     break;
9323   case ISD::SRA:
9324     if (VT == MVT::v4i32)
9325       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9326                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9327                          ValOp, BaseShAmt);
9328     if (VT == MVT::v8i16)
9329       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9330                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9331                          ValOp, BaseShAmt);
9332     break;
9333   case ISD::SRL:
9334     if (VT == MVT::v2i64)
9335       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9336                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9337                          ValOp, BaseShAmt);
9338     if (VT == MVT::v4i32)
9339       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9340                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9341                          ValOp, BaseShAmt);
9342     if (VT ==  MVT::v8i16)
9343       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9344                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9345                          ValOp, BaseShAmt);
9346     break;
9347   }
9348   return SDValue();
9349 }
9350
9351 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9352                                 const X86Subtarget *Subtarget) {
9353   EVT VT = N->getValueType(0);
9354   if (VT != MVT::i64 || !Subtarget->is64Bit())
9355     return SDValue();
9356
9357   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9358   SDValue N0 = N->getOperand(0);
9359   SDValue N1 = N->getOperand(1);
9360   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9361     std::swap(N0, N1);
9362   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9363     return SDValue();
9364
9365   SDValue ShAmt0 = N0.getOperand(1);
9366   if (ShAmt0.getValueType() != MVT::i8)
9367     return SDValue();
9368   SDValue ShAmt1 = N1.getOperand(1);
9369   if (ShAmt1.getValueType() != MVT::i8)
9370     return SDValue();
9371   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9372     ShAmt0 = ShAmt0.getOperand(0);
9373   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9374     ShAmt1 = ShAmt1.getOperand(0);
9375
9376   DebugLoc DL = N->getDebugLoc();
9377   unsigned Opc = X86ISD::SHLD;
9378   SDValue Op0 = N0.getOperand(0);
9379   SDValue Op1 = N1.getOperand(0);
9380   if (ShAmt0.getOpcode() == ISD::SUB) {
9381     Opc = X86ISD::SHRD;
9382     std::swap(Op0, Op1);
9383     std::swap(ShAmt0, ShAmt1);
9384   }
9385
9386   if (ShAmt1.getOpcode() == ISD::SUB) {
9387     SDValue Sum = ShAmt1.getOperand(0);
9388     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9389       if (SumC->getSExtValue() == 64 &&
9390           ShAmt1.getOperand(1) == ShAmt0)
9391         return DAG.getNode(Opc, DL, VT,
9392                            Op0, Op1,
9393                            DAG.getNode(ISD::TRUNCATE, DL,
9394                                        MVT::i8, ShAmt0));
9395     }
9396   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9397     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9398     if (ShAmt0C &&
9399         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9400       return DAG.getNode(Opc, DL, VT,
9401                          N0.getOperand(0), N1.getOperand(0),
9402                          DAG.getNode(ISD::TRUNCATE, DL,
9403                                        MVT::i8, ShAmt0));
9404   }
9405
9406   return SDValue();
9407 }
9408
9409 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9410 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9411                                    const X86Subtarget *Subtarget) {
9412   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9413   // the FP state in cases where an emms may be missing.
9414   // A preferable solution to the general problem is to figure out the right
9415   // places to insert EMMS.  This qualifies as a quick hack.
9416
9417   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9418   StoreSDNode *St = cast<StoreSDNode>(N);
9419   EVT VT = St->getValue().getValueType();
9420   if (VT.getSizeInBits() != 64)
9421     return SDValue();
9422
9423   const Function *F = DAG.getMachineFunction().getFunction();
9424   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9425   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9426     && Subtarget->hasSSE2();
9427   if ((VT.isVector() ||
9428        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9429       isa<LoadSDNode>(St->getValue()) &&
9430       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9431       St->getChain().hasOneUse() && !St->isVolatile()) {
9432     SDNode* LdVal = St->getValue().getNode();
9433     LoadSDNode *Ld = 0;
9434     int TokenFactorIndex = -1;
9435     SmallVector<SDValue, 8> Ops;
9436     SDNode* ChainVal = St->getChain().getNode();
9437     // Must be a store of a load.  We currently handle two cases:  the load
9438     // is a direct child, and it's under an intervening TokenFactor.  It is
9439     // possible to dig deeper under nested TokenFactors.
9440     if (ChainVal == LdVal)
9441       Ld = cast<LoadSDNode>(St->getChain());
9442     else if (St->getValue().hasOneUse() &&
9443              ChainVal->getOpcode() == ISD::TokenFactor) {
9444       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9445         if (ChainVal->getOperand(i).getNode() == LdVal) {
9446           TokenFactorIndex = i;
9447           Ld = cast<LoadSDNode>(St->getValue());
9448         } else
9449           Ops.push_back(ChainVal->getOperand(i));
9450       }
9451     }
9452
9453     if (!Ld || !ISD::isNormalLoad(Ld))
9454       return SDValue();
9455
9456     // If this is not the MMX case, i.e. we are just turning i64 load/store
9457     // into f64 load/store, avoid the transformation if there are multiple
9458     // uses of the loaded value.
9459     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9460       return SDValue();
9461
9462     DebugLoc LdDL = Ld->getDebugLoc();
9463     DebugLoc StDL = N->getDebugLoc();
9464     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9465     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9466     // pair instead.
9467     if (Subtarget->is64Bit() || F64IsLegal) {
9468       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9469       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9470                                   Ld->getBasePtr(), Ld->getSrcValue(),
9471                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9472                                   Ld->getAlignment());
9473       SDValue NewChain = NewLd.getValue(1);
9474       if (TokenFactorIndex != -1) {
9475         Ops.push_back(NewChain);
9476         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9477                                Ops.size());
9478       }
9479       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9480                           St->getSrcValue(), St->getSrcValueOffset(),
9481                           St->isVolatile(), St->getAlignment());
9482     }
9483
9484     // Otherwise, lower to two pairs of 32-bit loads / stores.
9485     SDValue LoAddr = Ld->getBasePtr();
9486     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9487                                  DAG.getConstant(4, MVT::i32));
9488
9489     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9490                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9491                                Ld->isVolatile(), Ld->getAlignment());
9492     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9493                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9494                                Ld->isVolatile(),
9495                                MinAlign(Ld->getAlignment(), 4));
9496
9497     SDValue NewChain = LoLd.getValue(1);
9498     if (TokenFactorIndex != -1) {
9499       Ops.push_back(LoLd);
9500       Ops.push_back(HiLd);
9501       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9502                              Ops.size());
9503     }
9504
9505     LoAddr = St->getBasePtr();
9506     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9507                          DAG.getConstant(4, MVT::i32));
9508
9509     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9510                                 St->getSrcValue(), St->getSrcValueOffset(),
9511                                 St->isVolatile(), St->getAlignment());
9512     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9513                                 St->getSrcValue(),
9514                                 St->getSrcValueOffset() + 4,
9515                                 St->isVolatile(),
9516                                 MinAlign(St->getAlignment(), 4));
9517     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9518   }
9519   return SDValue();
9520 }
9521
9522 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9523 /// X86ISD::FXOR nodes.
9524 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9525   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9526   // F[X]OR(0.0, x) -> x
9527   // F[X]OR(x, 0.0) -> x
9528   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9529     if (C->getValueAPF().isPosZero())
9530       return N->getOperand(1);
9531   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9532     if (C->getValueAPF().isPosZero())
9533       return N->getOperand(0);
9534   return SDValue();
9535 }
9536
9537 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9538 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9539   // FAND(0.0, x) -> 0.0
9540   // FAND(x, 0.0) -> 0.0
9541   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9542     if (C->getValueAPF().isPosZero())
9543       return N->getOperand(0);
9544   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9545     if (C->getValueAPF().isPosZero())
9546       return N->getOperand(1);
9547   return SDValue();
9548 }
9549
9550 static SDValue PerformBTCombine(SDNode *N,
9551                                 SelectionDAG &DAG,
9552                                 TargetLowering::DAGCombinerInfo &DCI) {
9553   // BT ignores high bits in the bit index operand.
9554   SDValue Op1 = N->getOperand(1);
9555   if (Op1.hasOneUse()) {
9556     unsigned BitWidth = Op1.getValueSizeInBits();
9557     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9558     APInt KnownZero, KnownOne;
9559     TargetLowering::TargetLoweringOpt TLO(DAG);
9560     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9561     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9562         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9563       DCI.CommitTargetLoweringOpt(TLO);
9564   }
9565   return SDValue();
9566 }
9567
9568 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9569   SDValue Op = N->getOperand(0);
9570   if (Op.getOpcode() == ISD::BIT_CONVERT)
9571     Op = Op.getOperand(0);
9572   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9573   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9574       VT.getVectorElementType().getSizeInBits() ==
9575       OpVT.getVectorElementType().getSizeInBits()) {
9576     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9577   }
9578   return SDValue();
9579 }
9580
9581 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9582 // Locked instructions, in turn, have implicit fence semantics (all memory
9583 // operations are flushed before issuing the locked instruction, and the
9584 // are not buffered), so we can fold away the common pattern of
9585 // fence-atomic-fence.
9586 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9587   SDValue atomic = N->getOperand(0);
9588   switch (atomic.getOpcode()) {
9589     case ISD::ATOMIC_CMP_SWAP:
9590     case ISD::ATOMIC_SWAP:
9591     case ISD::ATOMIC_LOAD_ADD:
9592     case ISD::ATOMIC_LOAD_SUB:
9593     case ISD::ATOMIC_LOAD_AND:
9594     case ISD::ATOMIC_LOAD_OR:
9595     case ISD::ATOMIC_LOAD_XOR:
9596     case ISD::ATOMIC_LOAD_NAND:
9597     case ISD::ATOMIC_LOAD_MIN:
9598     case ISD::ATOMIC_LOAD_MAX:
9599     case ISD::ATOMIC_LOAD_UMIN:
9600     case ISD::ATOMIC_LOAD_UMAX:
9601       break;
9602     default:
9603       return SDValue();
9604   }
9605
9606   SDValue fence = atomic.getOperand(0);
9607   if (fence.getOpcode() != ISD::MEMBARRIER)
9608     return SDValue();
9609
9610   switch (atomic.getOpcode()) {
9611     case ISD::ATOMIC_CMP_SWAP:
9612       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9613                                     atomic.getOperand(1), atomic.getOperand(2),
9614                                     atomic.getOperand(3));
9615     case ISD::ATOMIC_SWAP:
9616     case ISD::ATOMIC_LOAD_ADD:
9617     case ISD::ATOMIC_LOAD_SUB:
9618     case ISD::ATOMIC_LOAD_AND:
9619     case ISD::ATOMIC_LOAD_OR:
9620     case ISD::ATOMIC_LOAD_XOR:
9621     case ISD::ATOMIC_LOAD_NAND:
9622     case ISD::ATOMIC_LOAD_MIN:
9623     case ISD::ATOMIC_LOAD_MAX:
9624     case ISD::ATOMIC_LOAD_UMIN:
9625     case ISD::ATOMIC_LOAD_UMAX:
9626       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9627                                     atomic.getOperand(1), atomic.getOperand(2));
9628     default:
9629       return SDValue();
9630   }
9631 }
9632
9633 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9634   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9635   //           (and (i32 x86isd::setcc_carry), 1)
9636   // This eliminates the zext. This transformation is necessary because
9637   // ISD::SETCC is always legalized to i8.
9638   DebugLoc dl = N->getDebugLoc();
9639   SDValue N0 = N->getOperand(0);
9640   EVT VT = N->getValueType(0);
9641   if (N0.getOpcode() == ISD::AND &&
9642       N0.hasOneUse() &&
9643       N0.getOperand(0).hasOneUse()) {
9644     SDValue N00 = N0.getOperand(0);
9645     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9646       return SDValue();
9647     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9648     if (!C || C->getZExtValue() != 1)
9649       return SDValue();
9650     return DAG.getNode(ISD::AND, dl, VT,
9651                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9652                                    N00.getOperand(0), N00.getOperand(1)),
9653                        DAG.getConstant(1, VT));
9654   }
9655
9656   return SDValue();
9657 }
9658
9659 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9660                                              DAGCombinerInfo &DCI) const {
9661   SelectionDAG &DAG = DCI.DAG;
9662   switch (N->getOpcode()) {
9663   default: break;
9664   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9665   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9666   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9667   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9668   case ISD::SHL:
9669   case ISD::SRA:
9670   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9671   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9672   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9673   case X86ISD::FXOR:
9674   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9675   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9676   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9677   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9678   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9679   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9680   }
9681
9682   return SDValue();
9683 }
9684
9685 //===----------------------------------------------------------------------===//
9686 //                           X86 Inline Assembly Support
9687 //===----------------------------------------------------------------------===//
9688
9689 static bool LowerToBSwap(CallInst *CI) {
9690   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9691   // we will turn this bswap into something that will be lowered to logical ops
9692   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9693   // so don't worry about this.
9694
9695   // Verify this is a simple bswap.
9696   if (CI->getNumOperands() != 2 ||
9697       CI->getType() != CI->getOperand(1)->getType() ||
9698       !CI->getType()->isInteger())
9699     return false;
9700
9701   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9702   if (!Ty || Ty->getBitWidth() % 16 != 0)
9703     return false;
9704
9705   // Okay, we can do this xform, do so now.
9706   const Type *Tys[] = { Ty };
9707   Module *M = CI->getParent()->getParent()->getParent();
9708   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9709
9710   Value *Op = CI->getOperand(1);
9711   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9712
9713   CI->replaceAllUsesWith(Op);
9714   CI->eraseFromParent();
9715   return true;
9716 }
9717
9718 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9719   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9720   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9721
9722   std::string AsmStr = IA->getAsmString();
9723
9724   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9725   SmallVector<StringRef, 4> AsmPieces;
9726   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9727
9728   switch (AsmPieces.size()) {
9729   default: return false;
9730   case 1:
9731     AsmStr = AsmPieces[0];
9732     AsmPieces.clear();
9733     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9734
9735     // bswap $0
9736     if (AsmPieces.size() == 2 &&
9737         (AsmPieces[0] == "bswap" ||
9738          AsmPieces[0] == "bswapq" ||
9739          AsmPieces[0] == "bswapl") &&
9740         (AsmPieces[1] == "$0" ||
9741          AsmPieces[1] == "${0:q}")) {
9742       // No need to check constraints, nothing other than the equivalent of
9743       // "=r,0" would be valid here.
9744       return LowerToBSwap(CI);
9745     }
9746     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9747     if (CI->getType()->isInteger(16) &&
9748         AsmPieces.size() == 3 &&
9749         AsmPieces[0] == "rorw" &&
9750         AsmPieces[1] == "$$8," &&
9751         AsmPieces[2] == "${0:w}" &&
9752         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9753       return LowerToBSwap(CI);
9754     }
9755     break;
9756   case 3:
9757     if (CI->getType()->isInteger(64) &&
9758         Constraints.size() >= 2 &&
9759         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9760         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9761       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9762       SmallVector<StringRef, 4> Words;
9763       SplitString(AsmPieces[0], Words, " \t");
9764       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9765         Words.clear();
9766         SplitString(AsmPieces[1], Words, " \t");
9767         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9768           Words.clear();
9769           SplitString(AsmPieces[2], Words, " \t,");
9770           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9771               Words[2] == "%edx") {
9772             return LowerToBSwap(CI);
9773           }
9774         }
9775       }
9776     }
9777     break;
9778   }
9779   return false;
9780 }
9781
9782
9783
9784 /// getConstraintType - Given a constraint letter, return the type of
9785 /// constraint it is for this target.
9786 X86TargetLowering::ConstraintType
9787 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9788   if (Constraint.size() == 1) {
9789     switch (Constraint[0]) {
9790     case 'A':
9791       return C_Register;
9792     case 'f':
9793     case 'r':
9794     case 'R':
9795     case 'l':
9796     case 'q':
9797     case 'Q':
9798     case 'x':
9799     case 'y':
9800     case 'Y':
9801       return C_RegisterClass;
9802     case 'e':
9803     case 'Z':
9804       return C_Other;
9805     default:
9806       break;
9807     }
9808   }
9809   return TargetLowering::getConstraintType(Constraint);
9810 }
9811
9812 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9813 /// with another that has more specific requirements based on the type of the
9814 /// corresponding operand.
9815 const char *X86TargetLowering::
9816 LowerXConstraint(EVT ConstraintVT) const {
9817   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9818   // 'f' like normal targets.
9819   if (ConstraintVT.isFloatingPoint()) {
9820     if (Subtarget->hasSSE2())
9821       return "Y";
9822     if (Subtarget->hasSSE1())
9823       return "x";
9824   }
9825
9826   return TargetLowering::LowerXConstraint(ConstraintVT);
9827 }
9828
9829 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9830 /// vector.  If it is invalid, don't add anything to Ops.
9831 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9832                                                      char Constraint,
9833                                                      bool hasMemory,
9834                                                      std::vector<SDValue>&Ops,
9835                                                      SelectionDAG &DAG) const {
9836   SDValue Result(0, 0);
9837
9838   switch (Constraint) {
9839   default: break;
9840   case 'I':
9841     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9842       if (C->getZExtValue() <= 31) {
9843         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9844         break;
9845       }
9846     }
9847     return;
9848   case 'J':
9849     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9850       if (C->getZExtValue() <= 63) {
9851         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9852         break;
9853       }
9854     }
9855     return;
9856   case 'K':
9857     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9858       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9859         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9860         break;
9861       }
9862     }
9863     return;
9864   case 'N':
9865     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9866       if (C->getZExtValue() <= 255) {
9867         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9868         break;
9869       }
9870     }
9871     return;
9872   case 'e': {
9873     // 32-bit signed value
9874     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9875       const ConstantInt *CI = C->getConstantIntValue();
9876       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9877                                   C->getSExtValue())) {
9878         // Widen to 64 bits here to get it sign extended.
9879         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9880         break;
9881       }
9882     // FIXME gcc accepts some relocatable values here too, but only in certain
9883     // memory models; it's complicated.
9884     }
9885     return;
9886   }
9887   case 'Z': {
9888     // 32-bit unsigned value
9889     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9890       const ConstantInt *CI = C->getConstantIntValue();
9891       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9892                                   C->getZExtValue())) {
9893         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9894         break;
9895       }
9896     }
9897     // FIXME gcc accepts some relocatable values here too, but only in certain
9898     // memory models; it's complicated.
9899     return;
9900   }
9901   case 'i': {
9902     // Literal immediates are always ok.
9903     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9904       // Widen to 64 bits here to get it sign extended.
9905       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9906       break;
9907     }
9908
9909     // If we are in non-pic codegen mode, we allow the address of a global (with
9910     // an optional displacement) to be used with 'i'.
9911     GlobalAddressSDNode *GA = 0;
9912     int64_t Offset = 0;
9913
9914     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9915     while (1) {
9916       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9917         Offset += GA->getOffset();
9918         break;
9919       } else if (Op.getOpcode() == ISD::ADD) {
9920         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9921           Offset += C->getZExtValue();
9922           Op = Op.getOperand(0);
9923           continue;
9924         }
9925       } else if (Op.getOpcode() == ISD::SUB) {
9926         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9927           Offset += -C->getZExtValue();
9928           Op = Op.getOperand(0);
9929           continue;
9930         }
9931       }
9932
9933       // Otherwise, this isn't something we can handle, reject it.
9934       return;
9935     }
9936
9937     GlobalValue *GV = GA->getGlobal();
9938     // If we require an extra load to get this address, as in PIC mode, we
9939     // can't accept it.
9940     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9941                                                         getTargetMachine())))
9942       return;
9943
9944     if (hasMemory)
9945       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9946     else
9947       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9948     Result = Op;
9949     break;
9950   }
9951   }
9952
9953   if (Result.getNode()) {
9954     Ops.push_back(Result);
9955     return;
9956   }
9957   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9958                                                       Ops, DAG);
9959 }
9960
9961 std::vector<unsigned> X86TargetLowering::
9962 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9963                                   EVT VT) const {
9964   if (Constraint.size() == 1) {
9965     // FIXME: not handling fp-stack yet!
9966     switch (Constraint[0]) {      // GCC X86 Constraint Letters
9967     default: break;  // Unknown constraint letter
9968     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
9969       if (Subtarget->is64Bit()) {
9970         if (VT == MVT::i32)
9971           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9972                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9973                                        X86::R10D,X86::R11D,X86::R12D,
9974                                        X86::R13D,X86::R14D,X86::R15D,
9975                                        X86::EBP, X86::ESP, 0);
9976         else if (VT == MVT::i16)
9977           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9978                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9979                                        X86::R10W,X86::R11W,X86::R12W,
9980                                        X86::R13W,X86::R14W,X86::R15W,
9981                                        X86::BP,  X86::SP, 0);
9982         else if (VT == MVT::i8)
9983           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9984                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9985                                        X86::R10B,X86::R11B,X86::R12B,
9986                                        X86::R13B,X86::R14B,X86::R15B,
9987                                        X86::BPL, X86::SPL, 0);
9988
9989         else if (VT == MVT::i64)
9990           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9991                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9992                                        X86::R10, X86::R11, X86::R12,
9993                                        X86::R13, X86::R14, X86::R15,
9994                                        X86::RBP, X86::RSP, 0);
9995
9996         break;
9997       }
9998       // 32-bit fallthrough
9999     case 'Q':   // Q_REGS
10000       if (VT == MVT::i32)
10001         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10002       else if (VT == MVT::i16)
10003         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10004       else if (VT == MVT::i8)
10005         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10006       else if (VT == MVT::i64)
10007         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10008       break;
10009     }
10010   }
10011
10012   return std::vector<unsigned>();
10013 }
10014
10015 std::pair<unsigned, const TargetRegisterClass*>
10016 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10017                                                 EVT VT) const {
10018   // First, see if this is a constraint that directly corresponds to an LLVM
10019   // register class.
10020   if (Constraint.size() == 1) {
10021     // GCC Constraint Letters
10022     switch (Constraint[0]) {
10023     default: break;
10024     case 'r':   // GENERAL_REGS
10025     case 'l':   // INDEX_REGS
10026       if (VT == MVT::i8)
10027         return std::make_pair(0U, X86::GR8RegisterClass);
10028       if (VT == MVT::i16)
10029         return std::make_pair(0U, X86::GR16RegisterClass);
10030       if (VT == MVT::i32 || !Subtarget->is64Bit())
10031         return std::make_pair(0U, X86::GR32RegisterClass);
10032       return std::make_pair(0U, X86::GR64RegisterClass);
10033     case 'R':   // LEGACY_REGS
10034       if (VT == MVT::i8)
10035         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10036       if (VT == MVT::i16)
10037         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10038       if (VT == MVT::i32 || !Subtarget->is64Bit())
10039         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10040       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10041     case 'f':  // FP Stack registers.
10042       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10043       // value to the correct fpstack register class.
10044       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10045         return std::make_pair(0U, X86::RFP32RegisterClass);
10046       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10047         return std::make_pair(0U, X86::RFP64RegisterClass);
10048       return std::make_pair(0U, X86::RFP80RegisterClass);
10049     case 'y':   // MMX_REGS if MMX allowed.
10050       if (!Subtarget->hasMMX()) break;
10051       return std::make_pair(0U, X86::VR64RegisterClass);
10052     case 'Y':   // SSE_REGS if SSE2 allowed
10053       if (!Subtarget->hasSSE2()) break;
10054       // FALL THROUGH.
10055     case 'x':   // SSE_REGS if SSE1 allowed
10056       if (!Subtarget->hasSSE1()) break;
10057
10058       switch (VT.getSimpleVT().SimpleTy) {
10059       default: break;
10060       // Scalar SSE types.
10061       case MVT::f32:
10062       case MVT::i32:
10063         return std::make_pair(0U, X86::FR32RegisterClass);
10064       case MVT::f64:
10065       case MVT::i64:
10066         return std::make_pair(0U, X86::FR64RegisterClass);
10067       // Vector types.
10068       case MVT::v16i8:
10069       case MVT::v8i16:
10070       case MVT::v4i32:
10071       case MVT::v2i64:
10072       case MVT::v4f32:
10073       case MVT::v2f64:
10074         return std::make_pair(0U, X86::VR128RegisterClass);
10075       }
10076       break;
10077     }
10078   }
10079
10080   // Use the default implementation in TargetLowering to convert the register
10081   // constraint into a member of a register class.
10082   std::pair<unsigned, const TargetRegisterClass*> Res;
10083   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10084
10085   // Not found as a standard register?
10086   if (Res.second == 0) {
10087     // Map st(0) -> st(7) -> ST0
10088     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10089         tolower(Constraint[1]) == 's' &&
10090         tolower(Constraint[2]) == 't' &&
10091         Constraint[3] == '(' &&
10092         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10093         Constraint[5] == ')' &&
10094         Constraint[6] == '}') {
10095
10096       Res.first = X86::ST0+Constraint[4]-'0';
10097       Res.second = X86::RFP80RegisterClass;
10098       return Res;
10099     }
10100
10101     // GCC allows "st(0)" to be called just plain "st".
10102     if (StringRef("{st}").equals_lower(Constraint)) {
10103       Res.first = X86::ST0;
10104       Res.second = X86::RFP80RegisterClass;
10105       return Res;
10106     }
10107
10108     // flags -> EFLAGS
10109     if (StringRef("{flags}").equals_lower(Constraint)) {
10110       Res.first = X86::EFLAGS;
10111       Res.second = X86::CCRRegisterClass;
10112       return Res;
10113     }
10114
10115     // 'A' means EAX + EDX.
10116     if (Constraint == "A") {
10117       Res.first = X86::EAX;
10118       Res.second = X86::GR32_ADRegisterClass;
10119       return Res;
10120     }
10121     return Res;
10122   }
10123
10124   // Otherwise, check to see if this is a register class of the wrong value
10125   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10126   // turn into {ax},{dx}.
10127   if (Res.second->hasType(VT))
10128     return Res;   // Correct type already, nothing to do.
10129
10130   // All of the single-register GCC register classes map their values onto
10131   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10132   // really want an 8-bit or 32-bit register, map to the appropriate register
10133   // class and return the appropriate register.
10134   if (Res.second == X86::GR16RegisterClass) {
10135     if (VT == MVT::i8) {
10136       unsigned DestReg = 0;
10137       switch (Res.first) {
10138       default: break;
10139       case X86::AX: DestReg = X86::AL; break;
10140       case X86::DX: DestReg = X86::DL; break;
10141       case X86::CX: DestReg = X86::CL; break;
10142       case X86::BX: DestReg = X86::BL; break;
10143       }
10144       if (DestReg) {
10145         Res.first = DestReg;
10146         Res.second = X86::GR8RegisterClass;
10147       }
10148     } else if (VT == MVT::i32) {
10149       unsigned DestReg = 0;
10150       switch (Res.first) {
10151       default: break;
10152       case X86::AX: DestReg = X86::EAX; break;
10153       case X86::DX: DestReg = X86::EDX; break;
10154       case X86::CX: DestReg = X86::ECX; break;
10155       case X86::BX: DestReg = X86::EBX; break;
10156       case X86::SI: DestReg = X86::ESI; break;
10157       case X86::DI: DestReg = X86::EDI; break;
10158       case X86::BP: DestReg = X86::EBP; break;
10159       case X86::SP: DestReg = X86::ESP; break;
10160       }
10161       if (DestReg) {
10162         Res.first = DestReg;
10163         Res.second = X86::GR32RegisterClass;
10164       }
10165     } else if (VT == MVT::i64) {
10166       unsigned DestReg = 0;
10167       switch (Res.first) {
10168       default: break;
10169       case X86::AX: DestReg = X86::RAX; break;
10170       case X86::DX: DestReg = X86::RDX; break;
10171       case X86::CX: DestReg = X86::RCX; break;
10172       case X86::BX: DestReg = X86::RBX; break;
10173       case X86::SI: DestReg = X86::RSI; break;
10174       case X86::DI: DestReg = X86::RDI; break;
10175       case X86::BP: DestReg = X86::RBP; break;
10176       case X86::SP: DestReg = X86::RSP; break;
10177       }
10178       if (DestReg) {
10179         Res.first = DestReg;
10180         Res.second = X86::GR64RegisterClass;
10181       }
10182     }
10183   } else if (Res.second == X86::FR32RegisterClass ||
10184              Res.second == X86::FR64RegisterClass ||
10185              Res.second == X86::VR128RegisterClass) {
10186     // Handle references to XMM physical registers that got mapped into the
10187     // wrong class.  This can happen with constraints like {xmm0} where the
10188     // target independent register mapper will just pick the first match it can
10189     // find, ignoring the required type.
10190     if (VT == MVT::f32)
10191       Res.second = X86::FR32RegisterClass;
10192     else if (VT == MVT::f64)
10193       Res.second = X86::FR64RegisterClass;
10194     else if (X86::VR128RegisterClass->hasType(VT))
10195       Res.second = X86::VR128RegisterClass;
10196   }
10197
10198   return Res;
10199 }
10200
10201 //===----------------------------------------------------------------------===//
10202 //                           X86 Widen vector type
10203 //===----------------------------------------------------------------------===//
10204
10205 /// getWidenVectorType: given a vector type, returns the type to widen
10206 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
10207 /// If there is no vector type that we want to widen to, returns MVT::Other
10208 /// When and where to widen is target dependent based on the cost of
10209 /// scalarizing vs using the wider vector type.
10210
10211 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
10212   assert(VT.isVector());
10213   if (isTypeLegal(VT))
10214     return VT;
10215
10216   // TODO: In computeRegisterProperty, we can compute the list of legal vector
10217   //       type based on element type.  This would speed up our search (though
10218   //       it may not be worth it since the size of the list is relatively
10219   //       small).
10220   EVT EltVT = VT.getVectorElementType();
10221   unsigned NElts = VT.getVectorNumElements();
10222
10223   // On X86, it make sense to widen any vector wider than 1
10224   if (NElts <= 1)
10225     return MVT::Other;
10226
10227   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
10228        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
10229     EVT SVT = (MVT::SimpleValueType)nVT;
10230
10231     if (isTypeLegal(SVT) &&
10232         SVT.getVectorElementType() == EltVT &&
10233         SVT.getVectorNumElements() > NElts)
10234       return SVT;
10235   }
10236   return MVT::Other;
10237 }