lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "X86TargetObjectFile.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalAlias.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/Instructions.h"
  27 #include "llvm/Intrinsics.h"
  28 #include "llvm/LLVMContext.h"
  29 #include "llvm/ADT/BitVector.h"
  30 #include "llvm/ADT/VectorExtras.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/Support/MathExtras.h"
  38 #include "llvm/Support/Debug.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/SmallSet.h"
  42 #include "llvm/ADT/StringExtras.h"
  43 #include "llvm/Support/CommandLine.h"
  44 #include "llvm/Support/raw_ostream.h"
  45 using namespace llvm;
  46
  47 static cl::opt<bool>
  48 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  49
  50 // Disable16Bit - 16-bit operations typically have a larger encoding than
  51 // corresponding 32-bit instructions, and 16-bit code is slow on some
  52 // processors. This is an experimental flag to disable 16-bit operations
  53 // (which forces them to be Legalized to 32-bit operations).
  54 static cl::opt<bool>
  55 Disable16Bit("disable-16bit", cl::Hidden,
  56              cl::desc("Disable use of 16-bit instructions"));
  57
  58 // Forward declarations.
  59 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  60                        SDValue V2);
  61
  62 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  63   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  64   default: llvm_unreachable("unknown subtarget type");
  65   case X86Subtarget::isDarwin:
  66     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  67       return new X8664_MachoTargetObjectFile();
  68     return new X8632_MachoTargetObjectFile();
  69   case X86Subtarget::isELF:
  70     return new TargetLoweringObjectFileELF();
  71   case X86Subtarget::isMingw:
  72   case X86Subtarget::isCygwin:
  73   case X86Subtarget::isWindows:
  74     return new TargetLoweringObjectFileCOFF();
  75   }
  76
  77 }
  78
  79 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  80   : TargetLowering(TM, createTLOF(TM)) {
  81   Subtarget = &TM.getSubtarget<X86Subtarget>();
  82   X86ScalarSSEf64 = Subtarget->hasSSE2();
  83   X86ScalarSSEf32 = Subtarget->hasSSE1();
  84   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  85
  86   RegInfo = TM.getRegisterInfo();
  87   TD = getTargetData();
  88
  89   // Set up the TargetLowering object.
  90
  91   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  92   setShiftAmountType(MVT::i8);
  93   setBooleanContents(ZeroOrOneBooleanContent);
  94   setSchedulingPreference(SchedulingForRegPressure);
  95   setStackPointerRegisterToSaveRestore(X86StackPtr);
  96
  97   if (Subtarget->isTargetDarwin()) {
  98     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  99     setUseUnderscoreSetJmp(false);
 100     setUseUnderscoreLongJmp(false);
 101   } else if (Subtarget->isTargetMingw()) {
 102     // MS runtime is weird: it exports _setjmp, but longjmp!
 103     setUseUnderscoreSetJmp(true);
 104     setUseUnderscoreLongJmp(false);
 105   } else {
 106     setUseUnderscoreSetJmp(true);
 107     setUseUnderscoreLongJmp(true);
 108   }
 109
 110   // Set up the register classes.
 111   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 112   if (!Disable16Bit)
 113     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   if (!Disable16Bit)
 123     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 125   if (!Disable16Bit)
 126     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 127   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 128   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 129
 130   // SETOEQ and SETUNE require checking two conditions.
 131   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 133   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 136   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 137
 138   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 139   // operation.
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 142   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 143
 144   if (Subtarget->is64Bit()) {
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 146     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 147   } else if (!UseSoftFloat) {
 148     if (X86ScalarSSEf64) {
 149       // We have an impenetrably clever algorithm for ui64->double only.
 150       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 151     }
 152     // We have an algorithm for SSE2, and we turn this into a 64-bit
 153     // FILD for other targets.
 154     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 155   }
 156
 157   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 158   // this operation.
 159   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 160   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 161
 162   if (!UseSoftFloat) {
 163     // SSE has no i16 to fp conversion, only i32
 164     if (X86ScalarSSEf32) {
 165       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 166       // f32 and f64 cases are Legal, f80 case is not
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     } else {
 169       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 170       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 171     }
 172   } else {
 173     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 174     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 175   }
 176
 177   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 178   // are Legal, f80 is custom lowered.
 179   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 180   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 181
 182   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 185   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 186
 187   if (X86ScalarSSEf32) {
 188     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 189     // f32 and f64 cases are Legal, f80 case is not
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   } else {
 192     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 193     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 194   }
 195
 196   // Handle FP_TO_UINT by promoting the destination to a larger signed
 197   // conversion.
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 199   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 200   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 201
 202   if (Subtarget->is64Bit()) {
 203     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 204     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 205   } else if (!UseSoftFloat) {
 206     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 207       // Expand FP_TO_UINT into a select.
 208       // FIXME: We would like to use a Custom expander here eventually to do
 209       // the optimal thing for SSE vs. the default expansion in the legalizer.
 210       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 211     else
 212       // With SSE3 we can use fisttpll to convert to a signed i64; without
 213       // SSE, we're stuck with a fistpll.
 214       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 215   }
 216
 217   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 218   if (!X86ScalarSSEf64) {
 219     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 220     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 221   }
 222
 223   // Scalar integer divide and remainder are lowered to use operations that
 224   // produce two results, to match the available instructions. This exposes
 225   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 226   // into a single instruction.
 227   //
 228   // Scalar integer multiply-high is also lowered to use two-result
 229   // operations, to match the available instructions. However, plain multiply
 230   // (low) operations are left as Legal, as there are single-result
 231   // instructions for this in x86. Using the two-result multiply instructions
 232   // when both high and low results are needed must be arranged by dagcombine.
 233   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 234   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 235   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 236   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 237   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 238   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 240   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 241   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 242   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 243   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 244   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 246   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 247   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 248   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 249   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 250   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 252   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 253   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 254   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 255   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 256   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 257
 258   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 259   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 260   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 261   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 262   if (Subtarget->is64Bit())
 263     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 264   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 265   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 266   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 267   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 268   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 269   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 270   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 271   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 272
 273   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 274   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 275   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 276   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 277   if (Disable16Bit) {
 278     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 279     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 280   } else {
 281     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 282     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 283   }
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   if (Disable16Bit)
 301     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 302   else
 303     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 306   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 307   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 309   if (Disable16Bit)
 310     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 311   else
 312     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 313   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 314   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 315   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 317   if (Subtarget->is64Bit()) {
 318     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 319     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 320   }
 321   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 322
 323   // Darwin ABI issue.
 324   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 325   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 326   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 327   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 328   if (Subtarget->is64Bit())
 329     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 330   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 331   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 332   if (Subtarget->is64Bit()) {
 333     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 334     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 335     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 336     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 337     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 338   }
 339   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 340   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 341   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 342   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 343   if (Subtarget->is64Bit()) {
 344     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 345     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 346     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 347   }
 348
 349   if (Subtarget->hasSSE1())
 350     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 351
 352   if (!Subtarget->hasSSE2())
 353     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 354
 355   // Expand certain atomics
 356   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 360
 361   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 365
 366   if (!Subtarget->is64Bit()) {
 367     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 368     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 374   }
 375
 376   // FIXME - use subtarget debug flags
 377   if (!Subtarget->isTargetDarwin() &&
 378       !Subtarget->isTargetELF() &&
 379       !Subtarget->isTargetCygMing()) {
 380     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 381   }
 382
 383   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 384   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 387   if (Subtarget->is64Bit()) {
 388     setExceptionPointerRegister(X86::RAX);
 389     setExceptionSelectorRegister(X86::RDX);
 390   } else {
 391     setExceptionPointerRegister(X86::EAX);
 392     setExceptionSelectorRegister(X86::EDX);
 393   }
 394   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 396
 397   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 402   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 403   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 404   if (Subtarget->is64Bit()) {
 405     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 406     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 407   } else {
 408     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 409     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 410   }
 411
 412   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 413   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 414   if (Subtarget->is64Bit())
 415     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 416   if (Subtarget->isTargetCygMing())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 418   else
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 420
 421   if (!UseSoftFloat && X86ScalarSSEf64) {
 422     // f32 and f64 use SSE.
 423     // Set up the FP register classes.
 424     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 425     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 426
 427     // Use ANDPD to simulate FABS.
 428     setOperationAction(ISD::FABS , MVT::f64, Custom);
 429     setOperationAction(ISD::FABS , MVT::f32, Custom);
 430
 431     // Use XORP to simulate FNEG.
 432     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 433     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 434
 435     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 436     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 438
 439     // We don't support sin/cos/fmod
 440     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 441     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 442     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 444
 445     // Expand FP immediates into loads from the stack, except for the special
 446     // cases we handle.
 447     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 448     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 449   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 450     // Use SSE for f32, x87 for f64.
 451     // Set up the FP register classes.
 452     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 453     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 454
 455     // Use ANDPS to simulate FABS.
 456     setOperationAction(ISD::FABS , MVT::f32, Custom);
 457
 458     // Use XORP to simulate FNEG.
 459     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 460
 461     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 462
 463     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 464     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 466
 467     // We don't support sin/cos/fmod
 468     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 469     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 470
 471     // Special cases we handle for FP constants.
 472     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 473     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 474     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 475     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 476     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 477
 478     if (!UnsafeFPMath) {
 479       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 480       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 481     }
 482   } else if (!UseSoftFloat) {
 483     // f32 and f64 in x87.
 484     // Set up the FP register classes.
 485     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 486     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 487
 488     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 489     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 490     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 492
 493     if (!UnsafeFPMath) {
 494       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 495       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 496     }
 497     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 498     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 499     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 500     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 501     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 502     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 503     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 504     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 505   }
 506
 507   // Long double always uses X87.
 508   if (!UseSoftFloat) {
 509     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 510     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 511     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 512     {
 513       bool ignored;
 514       APFloat TmpFlt(+0.0);
 515       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 516                      &ignored);
 517       addLegalFPImmediate(TmpFlt);  // FLD0
 518       TmpFlt.changeSign();
 519       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 520       APFloat TmpFlt2(+1.0);
 521       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 522                       &ignored);
 523       addLegalFPImmediate(TmpFlt2);  // FLD1
 524       TmpFlt2.changeSign();
 525       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 526     }
 527
 528     if (!UnsafeFPMath) {
 529       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 530       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 531     }
 532   }
 533
 534   // Always use a library call for pow.
 535   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 536   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 538
 539   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 540   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 542   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 544
 545   // First set operation action for all vector types to either promote
 546   // (for widening) or expand (for scalarization). Then we will selectively
 547   // turn on ones that can be effectively codegen'd.
 548   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 549        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 550     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 565     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598   }
 599
 600   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 601   // with -msoft-float, disable use of MMX as well.
 602   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 603     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 604     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 605     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 606     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 607     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 608
 609     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 610     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 611     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 612     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 613
 614     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 615     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 616     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 617     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 618
 619     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 620     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 621
 622     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 623     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 624     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 625     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 626     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 627     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 628     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 629
 630     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 631     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 632     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 633     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 634     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 635     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 636     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 637
 638     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 639     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 640     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 641     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 642     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 643     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 644     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 645
 646     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 647     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 648     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 649     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 650     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 651     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 652     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 653     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 654     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 655
 656     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 657     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 658     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 659     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 660     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 661
 662     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 663     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 664     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 665     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 666
 667     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 668     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 669     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 670     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 671
 672     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 673
 674     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 675     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 676     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 677     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 678     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 679     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 680     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 681     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 682     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 683   }
 684
 685   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 686     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 687
 688     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 689     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 690     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 691     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 692     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 693     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 694     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 695     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 696     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 697     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 698     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 699     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 700   }
 701
 702   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 703     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 704
 705     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 706     // registers cannot be used even for integer operations.
 707     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 708     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 709     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 710     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 711
 712     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 713     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 714     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 715     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 716     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 717     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 718     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 719     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 720     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 721     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 722     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 723     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 724     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 725     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 726     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 727     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 728
 729     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 730     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 731     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 732     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 733
 734     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 735     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 736     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 737     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 738     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 739
 740     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 741     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 742       EVT VT = (MVT::SimpleValueType)i;
 743       // Do not attempt to custom lower non-power-of-2 vectors
 744       if (!isPowerOf2_32(VT.getVectorNumElements()))
 745         continue;
 746       // Do not attempt to custom lower non-128-bit vectors
 747       if (!VT.is128BitVector())
 748         continue;
 749       setOperationAction(ISD::BUILD_VECTOR,
 750                          VT.getSimpleVT().SimpleTy, Custom);
 751       setOperationAction(ISD::VECTOR_SHUFFLE,
 752                          VT.getSimpleVT().SimpleTy, Custom);
 753       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 754                          VT.getSimpleVT().SimpleTy, Custom);
 755     }
 756
 757     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 758     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 759     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 760     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 761     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 762     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 763
 764     if (Subtarget->is64Bit()) {
 765       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 766       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 767     }
 768
 769     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 770     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 771       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 772       EVT VT = SVT;
 773
 774       // Do not attempt to promote non-128-bit vectors
 775       if (!VT.is128BitVector()) {
 776         continue;
 777       }
 778       setOperationAction(ISD::AND,    SVT, Promote);
 779       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 780       setOperationAction(ISD::OR,     SVT, Promote);
 781       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 782       setOperationAction(ISD::XOR,    SVT, Promote);
 783       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 784       setOperationAction(ISD::LOAD,   SVT, Promote);
 785       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 786       setOperationAction(ISD::SELECT, SVT, Promote);
 787       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 788     }
 789
 790     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 791
 792     // Custom lower v2i64 and v2f64 selects.
 793     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 794     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 795     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 796     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 797
 798     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 799     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 800     if (!DisableMMX && Subtarget->hasMMX()) {
 801       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 802       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 803     }
 804   }
 805
 806   if (Subtarget->hasSSE41()) {
 807     // FIXME: Do we need to handle scalar-to-vector here?
 808     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 809
 810     // i8 and i16 vectors are custom , because the source register and source
 811     // source memory operand types are not the same width.  f32 vectors are
 812     // custom since the immediate controlling the insert encodes additional
 813     // information.
 814     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 815     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 816     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 817     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 818
 819     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 820     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 821     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 822     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 823
 824     if (Subtarget->is64Bit()) {
 825       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 826       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 827     }
 828   }
 829
 830   if (Subtarget->hasSSE42()) {
 831     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 832   }
 833
 834   if (!UseSoftFloat && Subtarget->hasAVX()) {
 835     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 836     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 837     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 838     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 839
 840     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 841     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 842     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 843     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 844     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 845     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 846     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 847     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 848     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 849     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 850     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 851     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 852     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 853     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 854     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 855
 856     // Operations to consider commented out -v16i16 v32i8
 857     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 858     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 859     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 860     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 861     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 862     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 863     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 864     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 865     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 866     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 867     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 868     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 869     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 870     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 871
 872     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 873     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 874     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 875     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 876
 877     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 878     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 879     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 880     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 881     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 882
 883     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 884     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 885     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 886     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 887     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 888     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 889
 890 #if 0
 891     // Not sure we want to do this since there are no 256-bit integer
 892     // operations in AVX
 893
 894     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 895     // This includes 256-bit vectors
 896     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 897       EVT VT = (MVT::SimpleValueType)i;
 898
 899       // Do not attempt to custom lower non-power-of-2 vectors
 900       if (!isPowerOf2_32(VT.getVectorNumElements()))
 901         continue;
 902
 903       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 904       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 905       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 906     }
 907
 908     if (Subtarget->is64Bit()) {
 909       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 910       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 911     }
 912 #endif
 913
 914 #if 0
 915     // Not sure we want to do this since there are no 256-bit integer
 916     // operations in AVX
 917
 918     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 919     // Including 256-bit vectors
 920     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 921       EVT VT = (MVT::SimpleValueType)i;
 922
 923       if (!VT.is256BitVector()) {
 924         continue;
 925       }
 926       setOperationAction(ISD::AND,    VT, Promote);
 927       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 928       setOperationAction(ISD::OR,     VT, Promote);
 929       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 930       setOperationAction(ISD::XOR,    VT, Promote);
 931       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 932       setOperationAction(ISD::LOAD,   VT, Promote);
 933       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 934       setOperationAction(ISD::SELECT, VT, Promote);
 935       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 936     }
 937
 938     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 939 #endif
 940   }
 941
 942   // We want to custom lower some of our intrinsics.
 943   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 944
 945   // Add/Sub/Mul with overflow operations are custom lowered.
 946   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 947   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 948   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 949   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 950   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 951   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 952   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 953   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 954   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 955   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 956
 957   if (!Subtarget->is64Bit()) {
 958     // These libcalls are not available in 32-bit.
 959     setLibcallName(RTLIB::SHL_I128, 0);
 960     setLibcallName(RTLIB::SRL_I128, 0);
 961     setLibcallName(RTLIB::SRA_I128, 0);
 962   }
 963
 964   // We have target-specific dag combine patterns for the following nodes:
 965   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 966   setTargetDAGCombine(ISD::BUILD_VECTOR);
 967   setTargetDAGCombine(ISD::SELECT);
 968   setTargetDAGCombine(ISD::SHL);
 969   setTargetDAGCombine(ISD::SRA);
 970   setTargetDAGCombine(ISD::SRL);
 971   setTargetDAGCombine(ISD::STORE);
 972   setTargetDAGCombine(ISD::MEMBARRIER);
 973   if (Subtarget->is64Bit())
 974     setTargetDAGCombine(ISD::MUL);
 975
 976   computeRegisterProperties();
 977
 978   // Divide and reminder operations have no vector equivalent and can
 979   // trap. Do a custom widening for these operations in which we never
 980   // generate more divides/remainder than the original vector width.
 981   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 982        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 983     if (!isTypeLegal((MVT::SimpleValueType)VT)) {
 984       setOperationAction(ISD::SDIV, (MVT::SimpleValueType) VT, Custom);
 985       setOperationAction(ISD::UDIV, (MVT::SimpleValueType) VT, Custom);
 986       setOperationAction(ISD::SREM, (MVT::SimpleValueType) VT, Custom);
 987       setOperationAction(ISD::UREM, (MVT::SimpleValueType) VT, Custom);
 988     }
 989   }
 990
 991   // FIXME: These should be based on subtarget info. Plus, the values should
 992   // be smaller when we are in optimizing for size mode.
 993   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 994   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 995   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 996   setPrefLoopAlignment(16);
 997   benefitFromCodePlacementOpt = true;
 998 }
 999
1000
1001 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1002   return MVT::i8;
1003 }
1004
1005
1006 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1007 /// the desired ByVal argument alignment.
1008 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1009   if (MaxAlign == 16)
1010     return;
1011   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1012     if (VTy->getBitWidth() == 128)
1013       MaxAlign = 16;
1014   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1015     unsigned EltAlign = 0;
1016     getMaxByValAlign(ATy->getElementType(), EltAlign);
1017     if (EltAlign > MaxAlign)
1018       MaxAlign = EltAlign;
1019   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1020     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1021       unsigned EltAlign = 0;
1022       getMaxByValAlign(STy->getElementType(i), EltAlign);
1023       if (EltAlign > MaxAlign)
1024         MaxAlign = EltAlign;
1025       if (MaxAlign == 16)
1026         break;
1027     }
1028   }
1029   return;
1030 }
1031
1032 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1033 /// function arguments in the caller parameter area. For X86, aggregates
1034 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1035 /// are at 4-byte boundaries.
1036 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1037   if (Subtarget->is64Bit()) {
1038     // Max of 8 and alignment of type.
1039     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1040     if (TyAlign > 8)
1041       return TyAlign;
1042     return 8;
1043   }
1044
1045   unsigned Align = 4;
1046   if (Subtarget->hasSSE1())
1047     getMaxByValAlign(Ty, Align);
1048   return Align;
1049 }
1050
1051 /// getOptimalMemOpType - Returns the target specific optimal type for load
1052 /// and store operations as a result of memset, memcpy, and memmove
1053 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1054 /// determining it.
1055 EVT
1056 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1057                                        bool isSrcConst, bool isSrcStr,
1058                                        SelectionDAG &DAG) const {
1059   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1060   // linux.  This is because the stack realignment code can't handle certain
1061   // cases like PR2962.  This should be removed when PR2962 is fixed.
1062   const Function *F = DAG.getMachineFunction().getFunction();
1063   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1064   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1065     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1066       return MVT::v4i32;
1067     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1068       return MVT::v4f32;
1069   }
1070   if (Subtarget->is64Bit() && Size >= 8)
1071     return MVT::i64;
1072   return MVT::i32;
1073 }
1074
1075 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1076 /// jumptable.
1077 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1078                                                       SelectionDAG &DAG) const {
1079   if (usesGlobalOffsetTable())
1080     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1081   if (!Subtarget->is64Bit())
1082     // This doesn't have DebugLoc associated with it, but is not really the
1083     // same as a Register.
1084     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1085                        getPointerTy());
1086   return Table;
1087 }
1088
1089 /// getFunctionAlignment - Return the Log2 alignment of this function.
1090 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1091   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1092 }
1093
1094 //===----------------------------------------------------------------------===//
1095 //               Return Value Calling Convention Implementation
1096 //===----------------------------------------------------------------------===//
1097
1098 #include "X86GenCallingConv.inc"
1099
1100 bool
1101 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1102                         const SmallVectorImpl<EVT> &OutTys,
1103                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1104                         SelectionDAG &DAG) {
1105   SmallVector<CCValAssign, 16> RVLocs;
1106   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1107                  RVLocs, *DAG.getContext());
1108   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1109 }
1110
1111 SDValue
1112 X86TargetLowering::LowerReturn(SDValue Chain,
1113                                CallingConv::ID CallConv, bool isVarArg,
1114                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1115                                DebugLoc dl, SelectionDAG &DAG) {
1116
1117   SmallVector<CCValAssign, 16> RVLocs;
1118   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1119                  RVLocs, *DAG.getContext());
1120   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1121
1122   // If this is the first return lowered for this function, add the regs to the
1123   // liveout set for the function.
1124   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1125     for (unsigned i = 0; i != RVLocs.size(); ++i)
1126       if (RVLocs[i].isRegLoc())
1127         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1128   }
1129
1130   SDValue Flag;
1131
1132   SmallVector<SDValue, 6> RetOps;
1133   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1134   // Operand #1 = Bytes To Pop
1135   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1136
1137   // Copy the result values into the output registers.
1138   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1139     CCValAssign &VA = RVLocs[i];
1140     assert(VA.isRegLoc() && "Can only return in registers!");
1141     SDValue ValToCopy = Outs[i].Val;
1142
1143     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1144     // the RET instruction and handled by the FP Stackifier.
1145     if (VA.getLocReg() == X86::ST0 ||
1146         VA.getLocReg() == X86::ST1) {
1147       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1148       // change the value to the FP stack register class.
1149       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1150         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1151       RetOps.push_back(ValToCopy);
1152       // Don't emit a copytoreg.
1153       continue;
1154     }
1155
1156     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1157     // which is returned in RAX / RDX.
1158     if (Subtarget->is64Bit()) {
1159       EVT ValVT = ValToCopy.getValueType();
1160       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1161         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1162         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1163           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1164       }
1165     }
1166
1167     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1168     Flag = Chain.getValue(1);
1169   }
1170
1171   // The x86-64 ABI for returning structs by value requires that we copy
1172   // the sret argument into %rax for the return. We saved the argument into
1173   // a virtual register in the entry block, so now we copy the value out
1174   // and into %rax.
1175   if (Subtarget->is64Bit() &&
1176       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1177     MachineFunction &MF = DAG.getMachineFunction();
1178     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1179     unsigned Reg = FuncInfo->getSRetReturnReg();
1180     if (!Reg) {
1181       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1182       FuncInfo->setSRetReturnReg(Reg);
1183     }
1184     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1185
1186     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1187     Flag = Chain.getValue(1);
1188
1189     // RAX now acts like a return value.
1190     MF.getRegInfo().addLiveOut(X86::RAX);
1191   }
1192
1193   RetOps[0] = Chain;  // Update chain.
1194
1195   // Add the flag if we have it.
1196   if (Flag.getNode())
1197     RetOps.push_back(Flag);
1198
1199   return DAG.getNode(X86ISD::RET_FLAG, dl,
1200                      MVT::Other, &RetOps[0], RetOps.size());
1201 }
1202
1203 /// LowerCallResult - Lower the result values of a call into the
1204 /// appropriate copies out of appropriate physical registers.
1205 ///
1206 SDValue
1207 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1208                                    CallingConv::ID CallConv, bool isVarArg,
1209                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1210                                    DebugLoc dl, SelectionDAG &DAG,
1211                                    SmallVectorImpl<SDValue> &InVals) {
1212
1213   // Assign locations to each value returned by this call.
1214   SmallVector<CCValAssign, 16> RVLocs;
1215   bool Is64Bit = Subtarget->is64Bit();
1216   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1217                  RVLocs, *DAG.getContext());
1218   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1219
1220   // Copy all of the result registers out of their specified physreg.
1221   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1222     CCValAssign &VA = RVLocs[i];
1223     EVT CopyVT = VA.getValVT();
1224
1225     // If this is x86-64, and we disabled SSE, we can't return FP values
1226     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1227         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1228       llvm_report_error("SSE register return with SSE disabled");
1229     }
1230
1231     // If this is a call to a function that returns an fp value on the floating
1232     // point stack, but where we prefer to use the value in xmm registers, copy
1233     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1234     if ((VA.getLocReg() == X86::ST0 ||
1235          VA.getLocReg() == X86::ST1) &&
1236         isScalarFPTypeInSSEReg(VA.getValVT())) {
1237       CopyVT = MVT::f80;
1238     }
1239
1240     SDValue Val;
1241     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1242       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1243       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1244         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1245                                    MVT::v2i64, InFlag).getValue(1);
1246         Val = Chain.getValue(0);
1247         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1248                           Val, DAG.getConstant(0, MVT::i64));
1249       } else {
1250         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1251                                    MVT::i64, InFlag).getValue(1);
1252         Val = Chain.getValue(0);
1253       }
1254       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1255     } else {
1256       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1257                                  CopyVT, InFlag).getValue(1);
1258       Val = Chain.getValue(0);
1259     }
1260     InFlag = Chain.getValue(2);
1261
1262     if (CopyVT != VA.getValVT()) {
1263       // Round the F80 the right size, which also moves to the appropriate xmm
1264       // register.
1265       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1266                         // This truncation won't change the value.
1267                         DAG.getIntPtrConstant(1));
1268     }
1269
1270     InVals.push_back(Val);
1271   }
1272
1273   return Chain;
1274 }
1275
1276
1277 //===----------------------------------------------------------------------===//
1278 //                C & StdCall & Fast Calling Convention implementation
1279 //===----------------------------------------------------------------------===//
1280 //  StdCall calling convention seems to be standard for many Windows' API
1281 //  routines and around. It differs from C calling convention just a little:
1282 //  callee should clean up the stack, not caller. Symbols should be also
1283 //  decorated in some fancy way :) It doesn't support any vector arguments.
1284 //  For info on fast calling convention see Fast Calling Convention (tail call)
1285 //  implementation LowerX86_32FastCCCallTo.
1286
1287 /// CallIsStructReturn - Determines whether a call uses struct return
1288 /// semantics.
1289 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1290   if (Outs.empty())
1291     return false;
1292
1293   return Outs[0].Flags.isSRet();
1294 }
1295
1296 /// ArgsAreStructReturn - Determines whether a function uses struct
1297 /// return semantics.
1298 static bool
1299 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1300   if (Ins.empty())
1301     return false;
1302
1303   return Ins[0].Flags.isSRet();
1304 }
1305
1306 /// IsCalleePop - Determines whether the callee is required to pop its
1307 /// own arguments. Callee pop is necessary to support tail calls.
1308 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1309   if (IsVarArg)
1310     return false;
1311
1312   switch (CallingConv) {
1313   default:
1314     return false;
1315   case CallingConv::X86_StdCall:
1316     return !Subtarget->is64Bit();
1317   case CallingConv::X86_FastCall:
1318     return !Subtarget->is64Bit();
1319   case CallingConv::Fast:
1320     return PerformTailCallOpt;
1321   }
1322 }
1323
1324 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1325 /// given CallingConvention value.
1326 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1327   if (Subtarget->is64Bit()) {
1328     if (Subtarget->isTargetWin64())
1329       return CC_X86_Win64_C;
1330     else
1331       return CC_X86_64_C;
1332   }
1333
1334   if (CC == CallingConv::X86_FastCall)
1335     return CC_X86_32_FastCall;
1336   else if (CC == CallingConv::Fast)
1337     return CC_X86_32_FastCC;
1338   else
1339     return CC_X86_32_C;
1340 }
1341
1342 /// NameDecorationForCallConv - Selects the appropriate decoration to
1343 /// apply to a MachineFunction containing a given calling convention.
1344 NameDecorationStyle
1345 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1346   if (CallConv == CallingConv::X86_FastCall)
1347     return FastCall;
1348   else if (CallConv == CallingConv::X86_StdCall)
1349     return StdCall;
1350   return None;
1351 }
1352
1353
1354 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1355 /// by "Src" to address "Dst" with size and alignment information specified by
1356 /// the specific parameter attribute. The copy will be passed as a byval
1357 /// function parameter.
1358 static SDValue
1359 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1360                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1361                           DebugLoc dl) {
1362   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1363   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1364                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1365 }
1366
1367 SDValue
1368 X86TargetLowering::LowerMemArgument(SDValue Chain,
1369                                     CallingConv::ID CallConv,
1370                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1371                                     DebugLoc dl, SelectionDAG &DAG,
1372                                     const CCValAssign &VA,
1373                                     MachineFrameInfo *MFI,
1374                                     unsigned i) {
1375
1376   // Create the nodes corresponding to a load from this parameter slot.
1377   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1378   bool AlwaysUseMutable = (CallConv==CallingConv::Fast) && PerformTailCallOpt;
1379   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1380   EVT ValVT;
1381
1382   // If value is passed by pointer we have address passed instead of the value
1383   // itself.
1384   if (VA.getLocInfo() == CCValAssign::Indirect)
1385     ValVT = VA.getLocVT();
1386   else
1387     ValVT = VA.getValVT();
1388
1389   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1390   // changed with more analysis.
1391   // In case of tail call optimization mark all arguments mutable. Since they
1392   // could be overwritten by lowering of arguments in case of a tail call.
1393   int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1394                                   VA.getLocMemOffset(), isImmutable, false);
1395   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1396   if (Flags.isByVal())
1397     return FIN;
1398   return DAG.getLoad(ValVT, dl, Chain, FIN,
1399                      PseudoSourceValue::getFixedStack(FI), 0);
1400 }
1401
1402 SDValue
1403 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1404                                         CallingConv::ID CallConv,
1405                                         bool isVarArg,
1406                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1407                                         DebugLoc dl,
1408                                         SelectionDAG &DAG,
1409                                         SmallVectorImpl<SDValue> &InVals) {
1410
1411   MachineFunction &MF = DAG.getMachineFunction();
1412   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1413
1414   const Function* Fn = MF.getFunction();
1415   if (Fn->hasExternalLinkage() &&
1416       Subtarget->isTargetCygMing() &&
1417       Fn->getName() == "main")
1418     FuncInfo->setForceFramePointer(true);
1419
1420   // Decorate the function name.
1421   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1422
1423   MachineFrameInfo *MFI = MF.getFrameInfo();
1424   bool Is64Bit = Subtarget->is64Bit();
1425   bool IsWin64 = Subtarget->isTargetWin64();
1426
1427   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1428          "Var args not supported with calling convention fastcc");
1429
1430   // Assign locations to all of the incoming arguments.
1431   SmallVector<CCValAssign, 16> ArgLocs;
1432   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1433                  ArgLocs, *DAG.getContext());
1434   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1435
1436   unsigned LastVal = ~0U;
1437   SDValue ArgValue;
1438   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1439     CCValAssign &VA = ArgLocs[i];
1440     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1441     // places.
1442     assert(VA.getValNo() != LastVal &&
1443            "Don't support value assigned to multiple locs yet");
1444     LastVal = VA.getValNo();
1445
1446     if (VA.isRegLoc()) {
1447       EVT RegVT = VA.getLocVT();
1448       TargetRegisterClass *RC = NULL;
1449       if (RegVT == MVT::i32)
1450         RC = X86::GR32RegisterClass;
1451       else if (Is64Bit && RegVT == MVT::i64)
1452         RC = X86::GR64RegisterClass;
1453       else if (RegVT == MVT::f32)
1454         RC = X86::FR32RegisterClass;
1455       else if (RegVT == MVT::f64)
1456         RC = X86::FR64RegisterClass;
1457       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1458         RC = X86::VR128RegisterClass;
1459       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1460         RC = X86::VR64RegisterClass;
1461       else
1462         llvm_unreachable("Unknown argument type!");
1463
1464       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1465       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1466
1467       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1468       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1469       // right size.
1470       if (VA.getLocInfo() == CCValAssign::SExt)
1471         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1472                                DAG.getValueType(VA.getValVT()));
1473       else if (VA.getLocInfo() == CCValAssign::ZExt)
1474         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1475                                DAG.getValueType(VA.getValVT()));
1476       else if (VA.getLocInfo() == CCValAssign::BCvt)
1477         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1478
1479       if (VA.isExtInLoc()) {
1480         // Handle MMX values passed in XMM regs.
1481         if (RegVT.isVector()) {
1482           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1483                                  ArgValue, DAG.getConstant(0, MVT::i64));
1484           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1485         } else
1486           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1487       }
1488     } else {
1489       assert(VA.isMemLoc());
1490       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1491     }
1492
1493     // If value is passed via pointer - do a load.
1494     if (VA.getLocInfo() == CCValAssign::Indirect)
1495       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1496
1497     InVals.push_back(ArgValue);
1498   }
1499
1500   // The x86-64 ABI for returning structs by value requires that we copy
1501   // the sret argument into %rax for the return. Save the argument into
1502   // a virtual register so that we can access it from the return points.
1503   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1504     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1505     unsigned Reg = FuncInfo->getSRetReturnReg();
1506     if (!Reg) {
1507       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1508       FuncInfo->setSRetReturnReg(Reg);
1509     }
1510     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1511     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1512   }
1513
1514   unsigned StackSize = CCInfo.getNextStackOffset();
1515   // align stack specially for tail calls
1516   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1517     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1518
1519   // If the function takes variable number of arguments, make a frame index for
1520   // the start of the first vararg value... for expansion of llvm.va_start.
1521   if (isVarArg) {
1522     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1523       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1524     }
1525     if (Is64Bit) {
1526       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1527
1528       // FIXME: We should really autogenerate these arrays
1529       static const unsigned GPR64ArgRegsWin64[] = {
1530         X86::RCX, X86::RDX, X86::R8,  X86::R9
1531       };
1532       static const unsigned XMMArgRegsWin64[] = {
1533         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1534       };
1535       static const unsigned GPR64ArgRegs64Bit[] = {
1536         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1537       };
1538       static const unsigned XMMArgRegs64Bit[] = {
1539         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1540         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1541       };
1542       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1543
1544       if (IsWin64) {
1545         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1546         GPR64ArgRegs = GPR64ArgRegsWin64;
1547         XMMArgRegs = XMMArgRegsWin64;
1548       } else {
1549         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1550         GPR64ArgRegs = GPR64ArgRegs64Bit;
1551         XMMArgRegs = XMMArgRegs64Bit;
1552       }
1553       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1554                                                        TotalNumIntRegs);
1555       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1556                                                        TotalNumXMMRegs);
1557
1558       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1559       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1560              "SSE register cannot be used when SSE is disabled!");
1561       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1562              "SSE register cannot be used when SSE is disabled!");
1563       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1564         // Kernel mode asks for SSE to be disabled, so don't push them
1565         // on the stack.
1566         TotalNumXMMRegs = 0;
1567
1568       // For X86-64, if there are vararg parameters that are passed via
1569       // registers, then we must store them to their spots on the stack so they
1570       // may be loaded by deferencing the result of va_next.
1571       VarArgsGPOffset = NumIntRegs * 8;
1572       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1573       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1574                                                  TotalNumXMMRegs * 16, 16,
1575                                                  false);
1576
1577       // Store the integer parameter registers.
1578       SmallVector<SDValue, 8> MemOps;
1579       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1580       unsigned Offset = VarArgsGPOffset;
1581       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1582         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1583                                   DAG.getIntPtrConstant(Offset));
1584         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1585                                      X86::GR64RegisterClass);
1586         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1587         SDValue Store =
1588           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1589                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1590                        Offset);
1591         MemOps.push_back(Store);
1592         Offset += 8;
1593       }
1594
1595       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1596         // Now store the XMM (fp + vector) parameter registers.
1597         SmallVector<SDValue, 11> SaveXMMOps;
1598         SaveXMMOps.push_back(Chain);
1599
1600         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1601         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1602         SaveXMMOps.push_back(ALVal);
1603
1604         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1605         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1606
1607         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1608           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1609                                        X86::VR128RegisterClass);
1610           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1611           SaveXMMOps.push_back(Val);
1612         }
1613         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1614                                      MVT::Other,
1615                                      &SaveXMMOps[0], SaveXMMOps.size()));
1616       }
1617
1618       if (!MemOps.empty())
1619         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1620                             &MemOps[0], MemOps.size());
1621     }
1622   }
1623
1624   // Some CCs need callee pop.
1625   if (IsCalleePop(isVarArg, CallConv)) {
1626     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1627     BytesCallerReserves = 0;
1628   } else {
1629     BytesToPopOnReturn  = 0; // Callee pops nothing.
1630     // If this is an sret function, the return should pop the hidden pointer.
1631     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1632       BytesToPopOnReturn = 4;
1633     BytesCallerReserves = StackSize;
1634   }
1635
1636   if (!Is64Bit) {
1637     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1638     if (CallConv == CallingConv::X86_FastCall)
1639       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1640   }
1641
1642   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1643
1644   return Chain;
1645 }
1646
1647 SDValue
1648 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1649                                     SDValue StackPtr, SDValue Arg,
1650                                     DebugLoc dl, SelectionDAG &DAG,
1651                                     const CCValAssign &VA,
1652                                     ISD::ArgFlagsTy Flags) {
1653   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1654   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1655   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1656   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1657   if (Flags.isByVal()) {
1658     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1659   }
1660   return DAG.getStore(Chain, dl, Arg, PtrOff,
1661                       PseudoSourceValue::getStack(), LocMemOffset);
1662 }
1663
1664 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1665 /// optimization is performed and it is required.
1666 SDValue
1667 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1668                                            SDValue &OutRetAddr,
1669                                            SDValue Chain,
1670                                            bool IsTailCall,
1671                                            bool Is64Bit,
1672                                            int FPDiff,
1673                                            DebugLoc dl) {
1674   if (!IsTailCall || FPDiff==0) return Chain;
1675
1676   // Adjust the Return address stack slot.
1677   EVT VT = getPointerTy();
1678   OutRetAddr = getReturnAddressFrameIndex(DAG);
1679
1680   // Load the "old" Return address.
1681   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1682   return SDValue(OutRetAddr.getNode(), 1);
1683 }
1684
1685 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1686 /// optimization is performed and it is required (FPDiff!=0).
1687 static SDValue
1688 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1689                          SDValue Chain, SDValue RetAddrFrIdx,
1690                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1691   // Store the return address to the appropriate stack slot.
1692   if (!FPDiff) return Chain;
1693   // Calculate the new stack slot for the return address.
1694   int SlotSize = Is64Bit ? 8 : 4;
1695   int NewReturnAddrFI =
1696     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize,
1697                                          true, false);
1698   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1699   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1700   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1701                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1702   return Chain;
1703 }
1704
1705 SDValue
1706 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1707                              CallingConv::ID CallConv, bool isVarArg,
1708                              bool isTailCall,
1709                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1710                              const SmallVectorImpl<ISD::InputArg> &Ins,
1711                              DebugLoc dl, SelectionDAG &DAG,
1712                              SmallVectorImpl<SDValue> &InVals) {
1713
1714   MachineFunction &MF = DAG.getMachineFunction();
1715   bool Is64Bit        = Subtarget->is64Bit();
1716   bool IsStructRet    = CallIsStructReturn(Outs);
1717
1718   assert((!isTailCall ||
1719           (CallConv == CallingConv::Fast && PerformTailCallOpt)) &&
1720          "IsEligibleForTailCallOptimization missed a case!");
1721   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1722          "Var args not supported with calling convention fastcc");
1723
1724   // Analyze operands of the call, assigning locations to each operand.
1725   SmallVector<CCValAssign, 16> ArgLocs;
1726   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1727                  ArgLocs, *DAG.getContext());
1728   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1729
1730   // Get a count of how many bytes are to be pushed on the stack.
1731   unsigned NumBytes = CCInfo.getNextStackOffset();
1732   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1733     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1734
1735   int FPDiff = 0;
1736   if (isTailCall) {
1737     // Lower arguments at fp - stackoffset + fpdiff.
1738     unsigned NumBytesCallerPushed =
1739       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1740     FPDiff = NumBytesCallerPushed - NumBytes;
1741
1742     // Set the delta of movement of the returnaddr stackslot.
1743     // But only set if delta is greater than previous delta.
1744     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1745       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1746   }
1747
1748   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1749
1750   SDValue RetAddrFrIdx;
1751   // Load return adress for tail calls.
1752   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1753                                   FPDiff, dl);
1754
1755   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1756   SmallVector<SDValue, 8> MemOpChains;
1757   SDValue StackPtr;
1758
1759   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1760   // of tail call optimization arguments are handle later.
1761   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1762     CCValAssign &VA = ArgLocs[i];
1763     EVT RegVT = VA.getLocVT();
1764     SDValue Arg = Outs[i].Val;
1765     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1766     bool isByVal = Flags.isByVal();
1767
1768     // Promote the value if needed.
1769     switch (VA.getLocInfo()) {
1770     default: llvm_unreachable("Unknown loc info!");
1771     case CCValAssign::Full: break;
1772     case CCValAssign::SExt:
1773       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1774       break;
1775     case CCValAssign::ZExt:
1776       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1777       break;
1778     case CCValAssign::AExt:
1779       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1780         // Special case: passing MMX values in XMM registers.
1781         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1782         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1783         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1784       } else
1785         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1786       break;
1787     case CCValAssign::BCvt:
1788       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1789       break;
1790     case CCValAssign::Indirect: {
1791       // Store the argument.
1792       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1793       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1794       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1795                            PseudoSourceValue::getFixedStack(FI), 0);
1796       Arg = SpillSlot;
1797       break;
1798     }
1799     }
1800
1801     if (VA.isRegLoc()) {
1802       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1803     } else {
1804       if (!isTailCall || (isTailCall && isByVal)) {
1805         assert(VA.isMemLoc());
1806         if (StackPtr.getNode() == 0)
1807           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1808
1809         MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1810                                                dl, DAG, VA, Flags));
1811       }
1812     }
1813   }
1814
1815   if (!MemOpChains.empty())
1816     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1817                         &MemOpChains[0], MemOpChains.size());
1818
1819   // Build a sequence of copy-to-reg nodes chained together with token chain
1820   // and flag operands which copy the outgoing args into registers.
1821   SDValue InFlag;
1822   // Tail call byval lowering might overwrite argument registers so in case of
1823   // tail call optimization the copies to registers are lowered later.
1824   if (!isTailCall)
1825     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1826       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1827                                RegsToPass[i].second, InFlag);
1828       InFlag = Chain.getValue(1);
1829     }
1830
1831
1832   if (Subtarget->isPICStyleGOT()) {
1833     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1834     // GOT pointer.
1835     if (!isTailCall) {
1836       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1837                                DAG.getNode(X86ISD::GlobalBaseReg,
1838                                            DebugLoc::getUnknownLoc(),
1839                                            getPointerTy()),
1840                                InFlag);
1841       InFlag = Chain.getValue(1);
1842     } else {
1843       // If we are tail calling and generating PIC/GOT style code load the
1844       // address of the callee into ECX. The value in ecx is used as target of
1845       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1846       // for tail calls on PIC/GOT architectures. Normally we would just put the
1847       // address of GOT into ebx and then call target@PLT. But for tail calls
1848       // ebx would be restored (since ebx is callee saved) before jumping to the
1849       // target@PLT.
1850
1851       // Note: The actual moving to ECX is done further down.
1852       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1853       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1854           !G->getGlobal()->hasProtectedVisibility())
1855         Callee = LowerGlobalAddress(Callee, DAG);
1856       else if (isa<ExternalSymbolSDNode>(Callee))
1857         Callee = LowerExternalSymbol(Callee, DAG);
1858     }
1859   }
1860
1861   if (Is64Bit && isVarArg) {
1862     // From AMD64 ABI document:
1863     // For calls that may call functions that use varargs or stdargs
1864     // (prototype-less calls or calls to functions containing ellipsis (...) in
1865     // the declaration) %al is used as hidden argument to specify the number
1866     // of SSE registers used. The contents of %al do not need to match exactly
1867     // the number of registers, but must be an ubound on the number of SSE
1868     // registers used and is in the range 0 - 8 inclusive.
1869
1870     // FIXME: Verify this on Win64
1871     // Count the number of XMM registers allocated.
1872     static const unsigned XMMArgRegs[] = {
1873       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1874       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1875     };
1876     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1877     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1878            && "SSE registers cannot be used when SSE is disabled");
1879
1880     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1881                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1882     InFlag = Chain.getValue(1);
1883   }
1884
1885
1886   // For tail calls lower the arguments to the 'real' stack slot.
1887   if (isTailCall) {
1888     // Force all the incoming stack arguments to be loaded from the stack
1889     // before any new outgoing arguments are stored to the stack, because the
1890     // outgoing stack slots may alias the incoming argument stack slots, and
1891     // the alias isn't otherwise explicit. This is slightly more conservative
1892     // than necessary, because it means that each store effectively depends
1893     // on every argument instead of just those arguments it would clobber.
1894     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1895
1896     SmallVector<SDValue, 8> MemOpChains2;
1897     SDValue FIN;
1898     int FI = 0;
1899     // Do not flag preceeding copytoreg stuff together with the following stuff.
1900     InFlag = SDValue();
1901     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1902       CCValAssign &VA = ArgLocs[i];
1903       if (!VA.isRegLoc()) {
1904         assert(VA.isMemLoc());
1905         SDValue Arg = Outs[i].Val;
1906         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1907         // Create frame index.
1908         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1909         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1910         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1911         FIN = DAG.getFrameIndex(FI, getPointerTy());
1912
1913         if (Flags.isByVal()) {
1914           // Copy relative to framepointer.
1915           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1916           if (StackPtr.getNode() == 0)
1917             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1918                                           getPointerTy());
1919           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1920
1921           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
1922                                                            ArgChain,
1923                                                            Flags, DAG, dl));
1924         } else {
1925           // Store relative to framepointer.
1926           MemOpChains2.push_back(
1927             DAG.getStore(ArgChain, dl, Arg, FIN,
1928                          PseudoSourceValue::getFixedStack(FI), 0));
1929         }
1930       }
1931     }
1932
1933     if (!MemOpChains2.empty())
1934       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1935                           &MemOpChains2[0], MemOpChains2.size());
1936
1937     // Copy arguments to their registers.
1938     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1939       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1940                                RegsToPass[i].second, InFlag);
1941       InFlag = Chain.getValue(1);
1942     }
1943     InFlag =SDValue();
1944
1945     // Store the return address to the appropriate stack slot.
1946     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1947                                      FPDiff, dl);
1948   }
1949
1950   bool WasGlobalOrExternal = false;
1951   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
1952     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
1953     // In the 64-bit large code model, we have to make all calls
1954     // through a register, since the call instruction's 32-bit
1955     // pc-relative offset may not be large enough to hold the whole
1956     // address.
1957   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1958     WasGlobalOrExternal = true;
1959     // If the callee is a GlobalAddress node (quite common, every direct call
1960     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
1961     // it.
1962
1963     // We should use extra load for direct calls to dllimported functions in
1964     // non-JIT mode.
1965     GlobalValue *GV = G->getGlobal();
1966     if (!GV->hasDLLImportLinkage()) {
1967       unsigned char OpFlags = 0;
1968
1969       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1970       // external symbols most go through the PLT in PIC mode.  If the symbol
1971       // has hidden or protected visibility, or if it is static or local, then
1972       // we don't need to use the PLT - we can directly call it.
1973       if (Subtarget->isTargetELF() &&
1974           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1975           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1976         OpFlags = X86II::MO_PLT;
1977       } else if (Subtarget->isPICStyleStubAny() &&
1978                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1979                Subtarget->getDarwinVers() < 9) {
1980         // PC-relative references to external symbols should go through $stub,
1981         // unless we're building with the leopard linker or later, which
1982         // automatically synthesizes these stubs.
1983         OpFlags = X86II::MO_DARWIN_STUB;
1984       }
1985
1986       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1987                                           G->getOffset(), OpFlags);
1988     }
1989   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1990     WasGlobalOrExternal = true;
1991     unsigned char OpFlags = 0;
1992
1993     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
1994     // symbols should go through the PLT.
1995     if (Subtarget->isTargetELF() &&
1996         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1997       OpFlags = X86II::MO_PLT;
1998     } else if (Subtarget->isPICStyleStubAny() &&
1999              Subtarget->getDarwinVers() < 9) {
2000       // PC-relative references to external symbols should go through $stub,
2001       // unless we're building with the leopard linker or later, which
2002       // automatically synthesizes these stubs.
2003       OpFlags = X86II::MO_DARWIN_STUB;
2004     }
2005
2006     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2007                                          OpFlags);
2008   }
2009
2010   if (isTailCall && !WasGlobalOrExternal) {
2011     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
2012
2013     Chain = DAG.getCopyToReg(Chain,  dl,
2014                              DAG.getRegister(Opc, getPointerTy()),
2015                              Callee,InFlag);
2016     Callee = DAG.getRegister(Opc, getPointerTy());
2017     // Add register as live out.
2018     MF.getRegInfo().addLiveOut(Opc);
2019   }
2020
2021   // Returns a chain & a flag for retval copy to use.
2022   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2023   SmallVector<SDValue, 8> Ops;
2024
2025   if (isTailCall) {
2026     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2027                            DAG.getIntPtrConstant(0, true), InFlag);
2028     InFlag = Chain.getValue(1);
2029   }
2030
2031   Ops.push_back(Chain);
2032   Ops.push_back(Callee);
2033
2034   if (isTailCall)
2035     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2036
2037   // Add argument registers to the end of the list so that they are known live
2038   // into the call.
2039   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2040     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2041                                   RegsToPass[i].second.getValueType()));
2042
2043   // Add an implicit use GOT pointer in EBX.
2044   if (!isTailCall && Subtarget->isPICStyleGOT())
2045     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2046
2047   // Add an implicit use of AL for x86 vararg functions.
2048   if (Is64Bit && isVarArg)
2049     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2050
2051   if (InFlag.getNode())
2052     Ops.push_back(InFlag);
2053
2054   if (isTailCall) {
2055     // If this is the first return lowered for this function, add the regs
2056     // to the liveout set for the function.
2057     if (MF.getRegInfo().liveout_empty()) {
2058       SmallVector<CCValAssign, 16> RVLocs;
2059       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2060                      *DAG.getContext());
2061       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2062       for (unsigned i = 0; i != RVLocs.size(); ++i)
2063         if (RVLocs[i].isRegLoc())
2064           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2065     }
2066
2067     assert(((Callee.getOpcode() == ISD::Register &&
2068                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2069                 cast<RegisterSDNode>(Callee)->getReg() == X86::R9)) ||
2070               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2071               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2072              "Expecting an global address, external symbol, or register");
2073
2074     return DAG.getNode(X86ISD::TC_RETURN, dl,
2075                        NodeTys, &Ops[0], Ops.size());
2076   }
2077
2078   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2079   InFlag = Chain.getValue(1);
2080
2081   // Create the CALLSEQ_END node.
2082   unsigned NumBytesForCalleeToPush;
2083   if (IsCalleePop(isVarArg, CallConv))
2084     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2085   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2086     // If this is is a call to a struct-return function, the callee
2087     // pops the hidden struct pointer, so we have to push it back.
2088     // This is common for Darwin/X86, Linux & Mingw32 targets.
2089     NumBytesForCalleeToPush = 4;
2090   else
2091     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2092
2093   // Returns a flag for retval copy to use.
2094   Chain = DAG.getCALLSEQ_END(Chain,
2095                              DAG.getIntPtrConstant(NumBytes, true),
2096                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2097                                                    true),
2098                              InFlag);
2099   InFlag = Chain.getValue(1);
2100
2101   // Handle result values, copying them out of physregs into vregs that we
2102   // return.
2103   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2104                          Ins, dl, DAG, InVals);
2105 }
2106
2107
2108 //===----------------------------------------------------------------------===//
2109 //                Fast Calling Convention (tail call) implementation
2110 //===----------------------------------------------------------------------===//
2111
2112 //  Like std call, callee cleans arguments, convention except that ECX is
2113 //  reserved for storing the tail called function address. Only 2 registers are
2114 //  free for argument passing (inreg). Tail call optimization is performed
2115 //  provided:
2116 //                * tailcallopt is enabled
2117 //                * caller/callee are fastcc
2118 //  On X86_64 architecture with GOT-style position independent code only local
2119 //  (within module) calls are supported at the moment.
2120 //  To keep the stack aligned according to platform abi the function
2121 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2122 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2123 //  If a tail called function callee has more arguments than the caller the
2124 //  caller needs to make sure that there is room to move the RETADDR to. This is
2125 //  achieved by reserving an area the size of the argument delta right after the
2126 //  original REtADDR, but before the saved framepointer or the spilled registers
2127 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2128 //  stack layout:
2129 //    arg1
2130 //    arg2
2131 //    RETADDR
2132 //    [ new RETADDR
2133 //      move area ]
2134 //    (possible EBP)
2135 //    ESI
2136 //    EDI
2137 //    local1 ..
2138
2139 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2140 /// for a 16 byte align requirement.
2141 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2142                                                         SelectionDAG& DAG) {
2143   MachineFunction &MF = DAG.getMachineFunction();
2144   const TargetMachine &TM = MF.getTarget();
2145   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2146   unsigned StackAlignment = TFI.getStackAlignment();
2147   uint64_t AlignMask = StackAlignment - 1;
2148   int64_t Offset = StackSize;
2149   uint64_t SlotSize = TD->getPointerSize();
2150   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2151     // Number smaller than 12 so just add the difference.
2152     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2153   } else {
2154     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2155     Offset = ((~AlignMask) & Offset) + StackAlignment +
2156       (StackAlignment-SlotSize);
2157   }
2158   return Offset;
2159 }
2160
2161 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2162 /// for tail call optimization. Targets which want to do tail call
2163 /// optimization should implement this function.
2164 bool
2165 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2166                                                      CallingConv::ID CalleeCC,
2167                                                      bool isVarArg,
2168                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2169                                                      SelectionDAG& DAG) const {
2170   MachineFunction &MF = DAG.getMachineFunction();
2171   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2172   return CalleeCC == CallingConv::Fast && CallerCC == CalleeCC;
2173 }
2174
2175 FastISel *
2176 X86TargetLowering::createFastISel(MachineFunction &mf,
2177                                   MachineModuleInfo *mmo,
2178                                   DwarfWriter *dw,
2179                                   DenseMap<const Value *, unsigned> &vm,
2180                                   DenseMap<const BasicBlock *,
2181                                            MachineBasicBlock *> &bm,
2182                                   DenseMap<const AllocaInst *, int> &am
2183 #ifndef NDEBUG
2184                                   , SmallSet<Instruction*, 8> &cil
2185 #endif
2186                                   ) {
2187   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2188 #ifndef NDEBUG
2189                              , cil
2190 #endif
2191                              );
2192 }
2193
2194
2195 //===----------------------------------------------------------------------===//
2196 //                           Other Lowering Hooks
2197 //===----------------------------------------------------------------------===//
2198
2199
2200 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2201   MachineFunction &MF = DAG.getMachineFunction();
2202   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2203   int ReturnAddrIndex = FuncInfo->getRAIndex();
2204
2205   if (ReturnAddrIndex == 0) {
2206     // Set up a frame object for the return address.
2207     uint64_t SlotSize = TD->getPointerSize();
2208     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2209                                                            true, false);
2210     FuncInfo->setRAIndex(ReturnAddrIndex);
2211   }
2212
2213   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2214 }
2215
2216
2217 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2218                                        bool hasSymbolicDisplacement) {
2219   // Offset should fit into 32 bit immediate field.
2220   if (!isInt32(Offset))
2221     return false;
2222
2223   // If we don't have a symbolic displacement - we don't have any extra
2224   // restrictions.
2225   if (!hasSymbolicDisplacement)
2226     return true;
2227
2228   // FIXME: Some tweaks might be needed for medium code model.
2229   if (M != CodeModel::Small && M != CodeModel::Kernel)
2230     return false;
2231
2232   // For small code model we assume that latest object is 16MB before end of 31
2233   // bits boundary. We may also accept pretty large negative constants knowing
2234   // that all objects are in the positive half of address space.
2235   if (M == CodeModel::Small && Offset < 16*1024*1024)
2236     return true;
2237
2238   // For kernel code model we know that all object resist in the negative half
2239   // of 32bits address space. We may not accept negative offsets, since they may
2240   // be just off and we may accept pretty large positive ones.
2241   if (M == CodeModel::Kernel && Offset > 0)
2242     return true;
2243
2244   return false;
2245 }
2246
2247 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2248 /// specific condition code, returning the condition code and the LHS/RHS of the
2249 /// comparison to make.
2250 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2251                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2252   if (!isFP) {
2253     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2254       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2255         // X > -1   -> X == 0, jump !sign.
2256         RHS = DAG.getConstant(0, RHS.getValueType());
2257         return X86::COND_NS;
2258       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2259         // X < 0   -> X == 0, jump on sign.
2260         return X86::COND_S;
2261       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2262         // X < 1   -> X <= 0
2263         RHS = DAG.getConstant(0, RHS.getValueType());
2264         return X86::COND_LE;
2265       }
2266     }
2267
2268     switch (SetCCOpcode) {
2269     default: llvm_unreachable("Invalid integer condition!");
2270     case ISD::SETEQ:  return X86::COND_E;
2271     case ISD::SETGT:  return X86::COND_G;
2272     case ISD::SETGE:  return X86::COND_GE;
2273     case ISD::SETLT:  return X86::COND_L;
2274     case ISD::SETLE:  return X86::COND_LE;
2275     case ISD::SETNE:  return X86::COND_NE;
2276     case ISD::SETULT: return X86::COND_B;
2277     case ISD::SETUGT: return X86::COND_A;
2278     case ISD::SETULE: return X86::COND_BE;
2279     case ISD::SETUGE: return X86::COND_AE;
2280     }
2281   }
2282
2283   // First determine if it is required or is profitable to flip the operands.
2284
2285   // If LHS is a foldable load, but RHS is not, flip the condition.
2286   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2287       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2288     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2289     std::swap(LHS, RHS);
2290   }
2291
2292   switch (SetCCOpcode) {
2293   default: break;
2294   case ISD::SETOLT:
2295   case ISD::SETOLE:
2296   case ISD::SETUGT:
2297   case ISD::SETUGE:
2298     std::swap(LHS, RHS);
2299     break;
2300   }
2301
2302   // On a floating point condition, the flags are set as follows:
2303   // ZF  PF  CF   op
2304   //  0 | 0 | 0 | X > Y
2305   //  0 | 0 | 1 | X < Y
2306   //  1 | 0 | 0 | X == Y
2307   //  1 | 1 | 1 | unordered
2308   switch (SetCCOpcode) {
2309   default: llvm_unreachable("Condcode should be pre-legalized away");
2310   case ISD::SETUEQ:
2311   case ISD::SETEQ:   return X86::COND_E;
2312   case ISD::SETOLT:              // flipped
2313   case ISD::SETOGT:
2314   case ISD::SETGT:   return X86::COND_A;
2315   case ISD::SETOLE:              // flipped
2316   case ISD::SETOGE:
2317   case ISD::SETGE:   return X86::COND_AE;
2318   case ISD::SETUGT:              // flipped
2319   case ISD::SETULT:
2320   case ISD::SETLT:   return X86::COND_B;
2321   case ISD::SETUGE:              // flipped
2322   case ISD::SETULE:
2323   case ISD::SETLE:   return X86::COND_BE;
2324   case ISD::SETONE:
2325   case ISD::SETNE:   return X86::COND_NE;
2326   case ISD::SETUO:   return X86::COND_P;
2327   case ISD::SETO:    return X86::COND_NP;
2328   case ISD::SETOEQ:
2329   case ISD::SETUNE:  return X86::COND_INVALID;
2330   }
2331 }
2332
2333 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2334 /// code. Current x86 isa includes the following FP cmov instructions:
2335 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2336 static bool hasFPCMov(unsigned X86CC) {
2337   switch (X86CC) {
2338   default:
2339     return false;
2340   case X86::COND_B:
2341   case X86::COND_BE:
2342   case X86::COND_E:
2343   case X86::COND_P:
2344   case X86::COND_A:
2345   case X86::COND_AE:
2346   case X86::COND_NE:
2347   case X86::COND_NP:
2348     return true;
2349   }
2350 }
2351
2352 /// isFPImmLegal - Returns true if the target can instruction select the
2353 /// specified FP immediate natively. If false, the legalizer will
2354 /// materialize the FP immediate as a load from a constant pool.
2355 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2356   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2357     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2358       return true;
2359   }
2360   return false;
2361 }
2362
2363 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2364 /// the specified range (L, H].
2365 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2366   return (Val < 0) || (Val >= Low && Val < Hi);
2367 }
2368
2369 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2370 /// specified value.
2371 static bool isUndefOrEqual(int Val, int CmpVal) {
2372   if (Val < 0 || Val == CmpVal)
2373     return true;
2374   return false;
2375 }
2376
2377 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2378 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2379 /// the second operand.
2380 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2381   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2382     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2383   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2384     return (Mask[0] < 2 && Mask[1] < 2);
2385   return false;
2386 }
2387
2388 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2389   SmallVector<int, 8> M;
2390   N->getMask(M);
2391   return ::isPSHUFDMask(M, N->getValueType(0));
2392 }
2393
2394 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2395 /// is suitable for input to PSHUFHW.
2396 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2397   if (VT != MVT::v8i16)
2398     return false;
2399
2400   // Lower quadword copied in order or undef.
2401   for (int i = 0; i != 4; ++i)
2402     if (Mask[i] >= 0 && Mask[i] != i)
2403       return false;
2404
2405   // Upper quadword shuffled.
2406   for (int i = 4; i != 8; ++i)
2407     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2408       return false;
2409
2410   return true;
2411 }
2412
2413 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2414   SmallVector<int, 8> M;
2415   N->getMask(M);
2416   return ::isPSHUFHWMask(M, N->getValueType(0));
2417 }
2418
2419 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2420 /// is suitable for input to PSHUFLW.
2421 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2422   if (VT != MVT::v8i16)
2423     return false;
2424
2425   // Upper quadword copied in order.
2426   for (int i = 4; i != 8; ++i)
2427     if (Mask[i] >= 0 && Mask[i] != i)
2428       return false;
2429
2430   // Lower quadword shuffled.
2431   for (int i = 0; i != 4; ++i)
2432     if (Mask[i] >= 4)
2433       return false;
2434
2435   return true;
2436 }
2437
2438 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2439   SmallVector<int, 8> M;
2440   N->getMask(M);
2441   return ::isPSHUFLWMask(M, N->getValueType(0));
2442 }
2443
2444 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2445 /// is suitable for input to PALIGNR.
2446 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2447                           bool hasSSSE3) {
2448   int i, e = VT.getVectorNumElements();
2449
2450   // Do not handle v2i64 / v2f64 shuffles with palignr.
2451   if (e < 4 || !hasSSSE3)
2452     return false;
2453
2454   for (i = 0; i != e; ++i)
2455     if (Mask[i] >= 0)
2456       break;
2457
2458   // All undef, not a palignr.
2459   if (i == e)
2460     return false;
2461
2462   // Determine if it's ok to perform a palignr with only the LHS, since we
2463   // don't have access to the actual shuffle elements to see if RHS is undef.
2464   bool Unary = Mask[i] < (int)e;
2465   bool NeedsUnary = false;
2466
2467   int s = Mask[i] - i;
2468
2469   // Check the rest of the elements to see if they are consecutive.
2470   for (++i; i != e; ++i) {
2471     int m = Mask[i];
2472     if (m < 0)
2473       continue;
2474
2475     Unary = Unary && (m < (int)e);
2476     NeedsUnary = NeedsUnary || (m < s);
2477
2478     if (NeedsUnary && !Unary)
2479       return false;
2480     if (Unary && m != ((s+i) & (e-1)))
2481       return false;
2482     if (!Unary && m != (s+i))
2483       return false;
2484   }
2485   return true;
2486 }
2487
2488 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2489   SmallVector<int, 8> M;
2490   N->getMask(M);
2491   return ::isPALIGNRMask(M, N->getValueType(0), true);
2492 }
2493
2494 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2495 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2496 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2497   int NumElems = VT.getVectorNumElements();
2498   if (NumElems != 2 && NumElems != 4)
2499     return false;
2500
2501   int Half = NumElems / 2;
2502   for (int i = 0; i < Half; ++i)
2503     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2504       return false;
2505   for (int i = Half; i < NumElems; ++i)
2506     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2507       return false;
2508
2509   return true;
2510 }
2511
2512 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2513   SmallVector<int, 8> M;
2514   N->getMask(M);
2515   return ::isSHUFPMask(M, N->getValueType(0));
2516 }
2517
2518 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2519 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2520 /// half elements to come from vector 1 (which would equal the dest.) and
2521 /// the upper half to come from vector 2.
2522 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2523   int NumElems = VT.getVectorNumElements();
2524
2525   if (NumElems != 2 && NumElems != 4)
2526     return false;
2527
2528   int Half = NumElems / 2;
2529   for (int i = 0; i < Half; ++i)
2530     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2531       return false;
2532   for (int i = Half; i < NumElems; ++i)
2533     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2534       return false;
2535   return true;
2536 }
2537
2538 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2539   SmallVector<int, 8> M;
2540   N->getMask(M);
2541   return isCommutedSHUFPMask(M, N->getValueType(0));
2542 }
2543
2544 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2545 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2546 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2547   if (N->getValueType(0).getVectorNumElements() != 4)
2548     return false;
2549
2550   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2551   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2552          isUndefOrEqual(N->getMaskElt(1), 7) &&
2553          isUndefOrEqual(N->getMaskElt(2), 2) &&
2554          isUndefOrEqual(N->getMaskElt(3), 3);
2555 }
2556
2557 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2558 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2559 /// <2, 3, 2, 3>
2560 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2561   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2562
2563   if (NumElems != 4)
2564     return false;
2565
2566   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2567   isUndefOrEqual(N->getMaskElt(1), 3) &&
2568   isUndefOrEqual(N->getMaskElt(2), 2) &&
2569   isUndefOrEqual(N->getMaskElt(3), 3);
2570 }
2571
2572 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2573 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2574 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2575   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2576
2577   if (NumElems != 2 && NumElems != 4)
2578     return false;
2579
2580   for (unsigned i = 0; i < NumElems/2; ++i)
2581     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2582       return false;
2583
2584   for (unsigned i = NumElems/2; i < NumElems; ++i)
2585     if (!isUndefOrEqual(N->getMaskElt(i), i))
2586       return false;
2587
2588   return true;
2589 }
2590
2591 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2592 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2593 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2594   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2595
2596   if (NumElems != 2 && NumElems != 4)
2597     return false;
2598
2599   for (unsigned i = 0; i < NumElems/2; ++i)
2600     if (!isUndefOrEqual(N->getMaskElt(i), i))
2601       return false;
2602
2603   for (unsigned i = 0; i < NumElems/2; ++i)
2604     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2605       return false;
2606
2607   return true;
2608 }
2609
2610 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2611 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2612 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2613                          bool V2IsSplat = false) {
2614   int NumElts = VT.getVectorNumElements();
2615   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2616     return false;
2617
2618   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2619     int BitI  = Mask[i];
2620     int BitI1 = Mask[i+1];
2621     if (!isUndefOrEqual(BitI, j))
2622       return false;
2623     if (V2IsSplat) {
2624       if (!isUndefOrEqual(BitI1, NumElts))
2625         return false;
2626     } else {
2627       if (!isUndefOrEqual(BitI1, j + NumElts))
2628         return false;
2629     }
2630   }
2631   return true;
2632 }
2633
2634 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2635   SmallVector<int, 8> M;
2636   N->getMask(M);
2637   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2638 }
2639
2640 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2641 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2642 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2643                          bool V2IsSplat = false) {
2644   int NumElts = VT.getVectorNumElements();
2645   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2646     return false;
2647
2648   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2649     int BitI  = Mask[i];
2650     int BitI1 = Mask[i+1];
2651     if (!isUndefOrEqual(BitI, j + NumElts/2))
2652       return false;
2653     if (V2IsSplat) {
2654       if (isUndefOrEqual(BitI1, NumElts))
2655         return false;
2656     } else {
2657       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2658         return false;
2659     }
2660   }
2661   return true;
2662 }
2663
2664 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2665   SmallVector<int, 8> M;
2666   N->getMask(M);
2667   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2668 }
2669
2670 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2671 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2672 /// <0, 0, 1, 1>
2673 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2674   int NumElems = VT.getVectorNumElements();
2675   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2676     return false;
2677
2678   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2679     int BitI  = Mask[i];
2680     int BitI1 = Mask[i+1];
2681     if (!isUndefOrEqual(BitI, j))
2682       return false;
2683     if (!isUndefOrEqual(BitI1, j))
2684       return false;
2685   }
2686   return true;
2687 }
2688
2689 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2690   SmallVector<int, 8> M;
2691   N->getMask(M);
2692   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2693 }
2694
2695 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2696 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2697 /// <2, 2, 3, 3>
2698 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2699   int NumElems = VT.getVectorNumElements();
2700   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2701     return false;
2702
2703   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2704     int BitI  = Mask[i];
2705     int BitI1 = Mask[i+1];
2706     if (!isUndefOrEqual(BitI, j))
2707       return false;
2708     if (!isUndefOrEqual(BitI1, j))
2709       return false;
2710   }
2711   return true;
2712 }
2713
2714 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2715   SmallVector<int, 8> M;
2716   N->getMask(M);
2717   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2718 }
2719
2720 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2721 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2722 /// MOVSD, and MOVD, i.e. setting the lowest element.
2723 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2724   if (VT.getVectorElementType().getSizeInBits() < 32)
2725     return false;
2726
2727   int NumElts = VT.getVectorNumElements();
2728
2729   if (!isUndefOrEqual(Mask[0], NumElts))
2730     return false;
2731
2732   for (int i = 1; i < NumElts; ++i)
2733     if (!isUndefOrEqual(Mask[i], i))
2734       return false;
2735
2736   return true;
2737 }
2738
2739 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2740   SmallVector<int, 8> M;
2741   N->getMask(M);
2742   return ::isMOVLMask(M, N->getValueType(0));
2743 }
2744
2745 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2746 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2747 /// element of vector 2 and the other elements to come from vector 1 in order.
2748 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2749                                bool V2IsSplat = false, bool V2IsUndef = false) {
2750   int NumOps = VT.getVectorNumElements();
2751   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2752     return false;
2753
2754   if (!isUndefOrEqual(Mask[0], 0))
2755     return false;
2756
2757   for (int i = 1; i < NumOps; ++i)
2758     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2759           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2760           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2761       return false;
2762
2763   return true;
2764 }
2765
2766 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2767                            bool V2IsUndef = false) {
2768   SmallVector<int, 8> M;
2769   N->getMask(M);
2770   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2771 }
2772
2773 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2774 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2775 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2776   if (N->getValueType(0).getVectorNumElements() != 4)
2777     return false;
2778
2779   // Expect 1, 1, 3, 3
2780   for (unsigned i = 0; i < 2; ++i) {
2781     int Elt = N->getMaskElt(i);
2782     if (Elt >= 0 && Elt != 1)
2783       return false;
2784   }
2785
2786   bool HasHi = false;
2787   for (unsigned i = 2; i < 4; ++i) {
2788     int Elt = N->getMaskElt(i);
2789     if (Elt >= 0 && Elt != 3)
2790       return false;
2791     if (Elt == 3)
2792       HasHi = true;
2793   }
2794   // Don't use movshdup if it can be done with a shufps.
2795   // FIXME: verify that matching u, u, 3, 3 is what we want.
2796   return HasHi;
2797 }
2798
2799 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2800 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2801 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2802   if (N->getValueType(0).getVectorNumElements() != 4)
2803     return false;
2804
2805   // Expect 0, 0, 2, 2
2806   for (unsigned i = 0; i < 2; ++i)
2807     if (N->getMaskElt(i) > 0)
2808       return false;
2809
2810   bool HasHi = false;
2811   for (unsigned i = 2; i < 4; ++i) {
2812     int Elt = N->getMaskElt(i);
2813     if (Elt >= 0 && Elt != 2)
2814       return false;
2815     if (Elt == 2)
2816       HasHi = true;
2817   }
2818   // Don't use movsldup if it can be done with a shufps.
2819   return HasHi;
2820 }
2821
2822 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2823 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2824 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2825   int e = N->getValueType(0).getVectorNumElements() / 2;
2826
2827   for (int i = 0; i < e; ++i)
2828     if (!isUndefOrEqual(N->getMaskElt(i), i))
2829       return false;
2830   for (int i = 0; i < e; ++i)
2831     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2832       return false;
2833   return true;
2834 }
2835
2836 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2837 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
2838 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2839   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2840   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2841
2842   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2843   unsigned Mask = 0;
2844   for (int i = 0; i < NumOperands; ++i) {
2845     int Val = SVOp->getMaskElt(NumOperands-i-1);
2846     if (Val < 0) Val = 0;
2847     if (Val >= NumOperands) Val -= NumOperands;
2848     Mask |= Val;
2849     if (i != NumOperands - 1)
2850       Mask <<= Shift;
2851   }
2852   return Mask;
2853 }
2854
2855 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2856 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
2857 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2858   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2859   unsigned Mask = 0;
2860   // 8 nodes, but we only care about the last 4.
2861   for (unsigned i = 7; i >= 4; --i) {
2862     int Val = SVOp->getMaskElt(i);
2863     if (Val >= 0)
2864       Mask |= (Val - 4);
2865     if (i != 4)
2866       Mask <<= 2;
2867   }
2868   return Mask;
2869 }
2870
2871 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2872 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
2873 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2874   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2875   unsigned Mask = 0;
2876   // 8 nodes, but we only care about the first 4.
2877   for (int i = 3; i >= 0; --i) {
2878     int Val = SVOp->getMaskElt(i);
2879     if (Val >= 0)
2880       Mask |= Val;
2881     if (i != 0)
2882       Mask <<= 2;
2883   }
2884   return Mask;
2885 }
2886
2887 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
2888 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
2889 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
2890   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2891   EVT VVT = N->getValueType(0);
2892   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
2893   int Val = 0;
2894
2895   unsigned i, e;
2896   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
2897     Val = SVOp->getMaskElt(i);
2898     if (Val >= 0)
2899       break;
2900   }
2901   return (Val - i) * EltSize;
2902 }
2903
2904 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2905 /// constant +0.0.
2906 bool X86::isZeroNode(SDValue Elt) {
2907   return ((isa<ConstantSDNode>(Elt) &&
2908            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2909           (isa<ConstantFPSDNode>(Elt) &&
2910            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2911 }
2912
2913 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2914 /// their permute mask.
2915 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2916                                     SelectionDAG &DAG) {
2917   EVT VT = SVOp->getValueType(0);
2918   unsigned NumElems = VT.getVectorNumElements();
2919   SmallVector<int, 8> MaskVec;
2920
2921   for (unsigned i = 0; i != NumElems; ++i) {
2922     int idx = SVOp->getMaskElt(i);
2923     if (idx < 0)
2924       MaskVec.push_back(idx);
2925     else if (idx < (int)NumElems)
2926       MaskVec.push_back(idx + NumElems);
2927     else
2928       MaskVec.push_back(idx - NumElems);
2929   }
2930   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2931                               SVOp->getOperand(0), &MaskVec[0]);
2932 }
2933
2934 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2935 /// the two vector operands have swapped position.
2936 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
2937   unsigned NumElems = VT.getVectorNumElements();
2938   for (unsigned i = 0; i != NumElems; ++i) {
2939     int idx = Mask[i];
2940     if (idx < 0)
2941       continue;
2942     else if (idx < (int)NumElems)
2943       Mask[i] = idx + NumElems;
2944     else
2945       Mask[i] = idx - NumElems;
2946   }
2947 }
2948
2949 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2950 /// match movhlps. The lower half elements should come from upper half of
2951 /// V1 (and in order), and the upper half elements should come from the upper
2952 /// half of V2 (and in order).
2953 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2954   if (Op->getValueType(0).getVectorNumElements() != 4)
2955     return false;
2956   for (unsigned i = 0, e = 2; i != e; ++i)
2957     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2958       return false;
2959   for (unsigned i = 2; i != 4; ++i)
2960     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2961       return false;
2962   return true;
2963 }
2964
2965 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2966 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2967 /// required.
2968 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2969   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2970     return false;
2971   N = N->getOperand(0).getNode();
2972   if (!ISD::isNON_EXTLoad(N))
2973     return false;
2974   if (LD)
2975     *LD = cast<LoadSDNode>(N);
2976   return true;
2977 }
2978
2979 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2980 /// match movlp{s|d}. The lower half elements should come from lower half of
2981 /// V1 (and in order), and the upper half elements should come from the upper
2982 /// half of V2 (and in order). And since V1 will become the source of the
2983 /// MOVLP, it must be either a vector load or a scalar load to vector.
2984 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2985                                ShuffleVectorSDNode *Op) {
2986   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2987     return false;
2988   // Is V2 is a vector load, don't do this transformation. We will try to use
2989   // load folding shufps op.
2990   if (ISD::isNON_EXTLoad(V2))
2991     return false;
2992
2993   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2994
2995   if (NumElems != 2 && NumElems != 4)
2996     return false;
2997   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2998     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2999       return false;
3000   for (unsigned i = NumElems/2; i != NumElems; ++i)
3001     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3002       return false;
3003   return true;
3004 }
3005
3006 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3007 /// all the same.
3008 static bool isSplatVector(SDNode *N) {
3009   if (N->getOpcode() != ISD::BUILD_VECTOR)
3010     return false;
3011
3012   SDValue SplatValue = N->getOperand(0);
3013   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3014     if (N->getOperand(i) != SplatValue)
3015       return false;
3016   return true;
3017 }
3018
3019 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3020 /// to an zero vector.
3021 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3022 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3023   SDValue V1 = N->getOperand(0);
3024   SDValue V2 = N->getOperand(1);
3025   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3026   for (unsigned i = 0; i != NumElems; ++i) {
3027     int Idx = N->getMaskElt(i);
3028     if (Idx >= (int)NumElems) {
3029       unsigned Opc = V2.getOpcode();
3030       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3031         continue;
3032       if (Opc != ISD::BUILD_VECTOR ||
3033           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3034         return false;
3035     } else if (Idx >= 0) {
3036       unsigned Opc = V1.getOpcode();
3037       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3038         continue;
3039       if (Opc != ISD::BUILD_VECTOR ||
3040           !X86::isZeroNode(V1.getOperand(Idx)))
3041         return false;
3042     }
3043   }
3044   return true;
3045 }
3046
3047 /// getZeroVector - Returns a vector of specified type with all zero elements.
3048 ///
3049 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3050                              DebugLoc dl) {
3051   assert(VT.isVector() && "Expected a vector type");
3052
3053   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3054   // type.  This ensures they get CSE'd.
3055   SDValue Vec;
3056   if (VT.getSizeInBits() == 64) { // MMX
3057     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3058     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3059   } else if (HasSSE2) {  // SSE2
3060     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3061     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3062   } else { // SSE1
3063     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3064     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3065   }
3066   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3067 }
3068
3069 /// getOnesVector - Returns a vector of specified type with all bits set.
3070 ///
3071 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3072   assert(VT.isVector() && "Expected a vector type");
3073
3074   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3075   // type.  This ensures they get CSE'd.
3076   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3077   SDValue Vec;
3078   if (VT.getSizeInBits() == 64)  // MMX
3079     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3080   else                                              // SSE
3081     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3082   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3083 }
3084
3085
3086 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3087 /// that point to V2 points to its first element.
3088 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3089   EVT VT = SVOp->getValueType(0);
3090   unsigned NumElems = VT.getVectorNumElements();
3091
3092   bool Changed = false;
3093   SmallVector<int, 8> MaskVec;
3094   SVOp->getMask(MaskVec);
3095
3096   for (unsigned i = 0; i != NumElems; ++i) {
3097     if (MaskVec[i] > (int)NumElems) {
3098       MaskVec[i] = NumElems;
3099       Changed = true;
3100     }
3101   }
3102   if (Changed)
3103     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3104                                 SVOp->getOperand(1), &MaskVec[0]);
3105   return SDValue(SVOp, 0);
3106 }
3107
3108 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3109 /// operation of specified width.
3110 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3111                        SDValue V2) {
3112   unsigned NumElems = VT.getVectorNumElements();
3113   SmallVector<int, 8> Mask;
3114   Mask.push_back(NumElems);
3115   for (unsigned i = 1; i != NumElems; ++i)
3116     Mask.push_back(i);
3117   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3118 }
3119
3120 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3121 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3122                           SDValue V2) {
3123   unsigned NumElems = VT.getVectorNumElements();
3124   SmallVector<int, 8> Mask;
3125   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3126     Mask.push_back(i);
3127     Mask.push_back(i + NumElems);
3128   }
3129   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3130 }
3131
3132 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3133 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3134                           SDValue V2) {
3135   unsigned NumElems = VT.getVectorNumElements();
3136   unsigned Half = NumElems/2;
3137   SmallVector<int, 8> Mask;
3138   for (unsigned i = 0; i != Half; ++i) {
3139     Mask.push_back(i + Half);
3140     Mask.push_back(i + NumElems + Half);
3141   }
3142   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3143 }
3144
3145 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3146 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3147                             bool HasSSE2) {
3148   if (SV->getValueType(0).getVectorNumElements() <= 4)
3149     return SDValue(SV, 0);
3150
3151   EVT PVT = MVT::v4f32;
3152   EVT VT = SV->getValueType(0);
3153   DebugLoc dl = SV->getDebugLoc();
3154   SDValue V1 = SV->getOperand(0);
3155   int NumElems = VT.getVectorNumElements();
3156   int EltNo = SV->getSplatIndex();
3157
3158   // unpack elements to the correct location
3159   while (NumElems > 4) {
3160     if (EltNo < NumElems/2) {
3161       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3162     } else {
3163       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3164       EltNo -= NumElems/2;
3165     }
3166     NumElems >>= 1;
3167   }
3168
3169   // Perform the splat.
3170   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3171   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3172   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3173   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3174 }
3175
3176 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3177 /// vector of zero or undef vector.  This produces a shuffle where the low
3178 /// element of V2 is swizzled into the zero/undef vector, landing at element
3179 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3180 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3181                                              bool isZero, bool HasSSE2,
3182                                              SelectionDAG &DAG) {
3183   EVT VT = V2.getValueType();
3184   SDValue V1 = isZero
3185     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3186   unsigned NumElems = VT.getVectorNumElements();
3187   SmallVector<int, 16> MaskVec;
3188   for (unsigned i = 0; i != NumElems; ++i)
3189     // If this is the insertion idx, put the low elt of V2 here.
3190     MaskVec.push_back(i == Idx ? NumElems : i);
3191   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3192 }
3193
3194 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3195 /// a shuffle that is zero.
3196 static
3197 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3198                                   bool Low, SelectionDAG &DAG) {
3199   unsigned NumZeros = 0;
3200   for (int i = 0; i < NumElems; ++i) {
3201     unsigned Index = Low ? i : NumElems-i-1;
3202     int Idx = SVOp->getMaskElt(Index);
3203     if (Idx < 0) {
3204       ++NumZeros;
3205       continue;
3206     }
3207     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3208     if (Elt.getNode() && X86::isZeroNode(Elt))
3209       ++NumZeros;
3210     else
3211       break;
3212   }
3213   return NumZeros;
3214 }
3215
3216 /// isVectorShift - Returns true if the shuffle can be implemented as a
3217 /// logical left or right shift of a vector.
3218 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3219 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3220                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3221   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3222
3223   isLeft = true;
3224   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3225   if (!NumZeros) {
3226     isLeft = false;
3227     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3228     if (!NumZeros)
3229       return false;
3230   }
3231   bool SeenV1 = false;
3232   bool SeenV2 = false;
3233   for (int i = NumZeros; i < NumElems; ++i) {
3234     int Val = isLeft ? (i - NumZeros) : i;
3235     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3236     if (Idx < 0)
3237       continue;
3238     if (Idx < NumElems)
3239       SeenV1 = true;
3240     else {
3241       Idx -= NumElems;
3242       SeenV2 = true;
3243     }
3244     if (Idx != Val)
3245       return false;
3246   }
3247   if (SeenV1 && SeenV2)
3248     return false;
3249
3250   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3251   ShAmt = NumZeros;
3252   return true;
3253 }
3254
3255
3256 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3257 ///
3258 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3259                                        unsigned NumNonZero, unsigned NumZero,
3260                                        SelectionDAG &DAG, TargetLowering &TLI) {
3261   if (NumNonZero > 8)
3262     return SDValue();
3263
3264   DebugLoc dl = Op.getDebugLoc();
3265   SDValue V(0, 0);
3266   bool First = true;
3267   for (unsigned i = 0; i < 16; ++i) {
3268     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3269     if (ThisIsNonZero && First) {
3270       if (NumZero)
3271         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3272       else
3273         V = DAG.getUNDEF(MVT::v8i16);
3274       First = false;
3275     }
3276
3277     if ((i & 1) != 0) {
3278       SDValue ThisElt(0, 0), LastElt(0, 0);
3279       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3280       if (LastIsNonZero) {
3281         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3282                               MVT::i16, Op.getOperand(i-1));
3283       }
3284       if (ThisIsNonZero) {
3285         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3286         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3287                               ThisElt, DAG.getConstant(8, MVT::i8));
3288         if (LastIsNonZero)
3289           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3290       } else
3291         ThisElt = LastElt;
3292
3293       if (ThisElt.getNode())
3294         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3295                         DAG.getIntPtrConstant(i/2));
3296     }
3297   }
3298
3299   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3300 }
3301
3302 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3303 ///
3304 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3305                                        unsigned NumNonZero, unsigned NumZero,
3306                                        SelectionDAG &DAG, TargetLowering &TLI) {
3307   if (NumNonZero > 4)
3308     return SDValue();
3309
3310   DebugLoc dl = Op.getDebugLoc();
3311   SDValue V(0, 0);
3312   bool First = true;
3313   for (unsigned i = 0; i < 8; ++i) {
3314     bool isNonZero = (NonZeros & (1 << i)) != 0;
3315     if (isNonZero) {
3316       if (First) {
3317         if (NumZero)
3318           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3319         else
3320           V = DAG.getUNDEF(MVT::v8i16);
3321         First = false;
3322       }
3323       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3324                       MVT::v8i16, V, Op.getOperand(i),
3325                       DAG.getIntPtrConstant(i));
3326     }
3327   }
3328
3329   return V;
3330 }
3331
3332 /// getVShift - Return a vector logical shift node.
3333 ///
3334 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3335                          unsigned NumBits, SelectionDAG &DAG,
3336                          const TargetLowering &TLI, DebugLoc dl) {
3337   bool isMMX = VT.getSizeInBits() == 64;
3338   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3339   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3340   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3341   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3342                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3343                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3344 }
3345
3346 SDValue
3347 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3348                                           SelectionDAG &DAG) {
3349
3350   // Check if the scalar load can be widened into a vector load. And if
3351   // the address is "base + cst" see if the cst can be "absorbed" into
3352   // the shuffle mask.
3353   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3354     SDValue Ptr = LD->getBasePtr();
3355     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3356       return SDValue();
3357     EVT PVT = LD->getValueType(0);
3358     if (PVT != MVT::i32 && PVT != MVT::f32)
3359       return SDValue();
3360
3361     int FI = -1;
3362     int64_t Offset = 0;
3363     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3364       FI = FINode->getIndex();
3365       Offset = 0;
3366     } else if (Ptr.getOpcode() == ISD::ADD &&
3367                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3368                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3369       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3370       Offset = Ptr.getConstantOperandVal(1);
3371       Ptr = Ptr.getOperand(0);
3372     } else {
3373       return SDValue();
3374     }
3375
3376     SDValue Chain = LD->getChain();
3377     // Make sure the stack object alignment is at least 16.
3378     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3379     if (DAG.InferPtrAlignment(Ptr) < 16) {
3380       if (MFI->isFixedObjectIndex(FI)) {
3381         // Can't change the alignment. Reference stack + offset explicitly
3382         // if stack pointer is at least 16-byte aligned.
3383         unsigned StackAlign = Subtarget->getStackAlignment();
3384         if (StackAlign < 16)
3385           return SDValue();
3386         Offset = MFI->getObjectOffset(FI) + Offset;
3387         SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
3388                                               getPointerTy());
3389         Ptr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr,
3390                           DAG.getConstant(Offset & ~15, getPointerTy()));
3391         Offset %= 16;
3392       } else {
3393         MFI->setObjectAlignment(FI, 16);
3394       }
3395     }
3396
3397     // (Offset % 16) must be multiple of 4. Then address is then
3398     // Ptr + (Offset & ~15).
3399     if (Offset < 0)
3400       return SDValue();
3401     if ((Offset % 16) & 3)
3402       return SDValue();
3403     int64_t StartOffset = Offset & ~15;
3404     if (StartOffset)
3405       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3406                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3407
3408     int EltNo = (Offset - StartOffset) >> 2;
3409     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3410     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3411     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0);
3412     // Canonicalize it to a v4i32 shuffle.
3413     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3414     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3415                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3416                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3417   }
3418
3419   return SDValue();
3420 }
3421
3422 SDValue
3423 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3424   DebugLoc dl = Op.getDebugLoc();
3425   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3426   if (ISD::isBuildVectorAllZeros(Op.getNode())
3427       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3428     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3429     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3430     // eliminated on x86-32 hosts.
3431     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3432       return Op;
3433
3434     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3435       return getOnesVector(Op.getValueType(), DAG, dl);
3436     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3437   }
3438
3439   EVT VT = Op.getValueType();
3440   EVT ExtVT = VT.getVectorElementType();
3441   unsigned EVTBits = ExtVT.getSizeInBits();
3442
3443   unsigned NumElems = Op.getNumOperands();
3444   unsigned NumZero  = 0;
3445   unsigned NumNonZero = 0;
3446   unsigned NonZeros = 0;
3447   bool IsAllConstants = true;
3448   SmallSet<SDValue, 8> Values;
3449   for (unsigned i = 0; i < NumElems; ++i) {
3450     SDValue Elt = Op.getOperand(i);
3451     if (Elt.getOpcode() == ISD::UNDEF)
3452       continue;
3453     Values.insert(Elt);
3454     if (Elt.getOpcode() != ISD::Constant &&
3455         Elt.getOpcode() != ISD::ConstantFP)
3456       IsAllConstants = false;
3457     if (X86::isZeroNode(Elt))
3458       NumZero++;
3459     else {
3460       NonZeros |= (1 << i);
3461       NumNonZero++;
3462     }
3463   }
3464
3465   if (NumNonZero == 0) {
3466     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3467     return DAG.getUNDEF(VT);
3468   }
3469
3470   // Special case for single non-zero, non-undef, element.
3471   if (NumNonZero == 1) {
3472     unsigned Idx = CountTrailingZeros_32(NonZeros);
3473     SDValue Item = Op.getOperand(Idx);
3474
3475     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3476     // the value are obviously zero, truncate the value to i32 and do the
3477     // insertion that way.  Only do this if the value is non-constant or if the
3478     // value is a constant being inserted into element 0.  It is cheaper to do
3479     // a constant pool load than it is to do a movd + shuffle.
3480     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3481         (!IsAllConstants || Idx == 0)) {
3482       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3483         // Handle MMX and SSE both.
3484         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3485         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3486
3487         // Truncate the value (which may itself be a constant) to i32, and
3488         // convert it to a vector with movd (S2V+shuffle to zero extend).
3489         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3490         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3491         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3492                                            Subtarget->hasSSE2(), DAG);
3493
3494         // Now we have our 32-bit value zero extended in the low element of
3495         // a vector.  If Idx != 0, swizzle it into place.
3496         if (Idx != 0) {
3497           SmallVector<int, 4> Mask;
3498           Mask.push_back(Idx);
3499           for (unsigned i = 1; i != VecElts; ++i)
3500             Mask.push_back(i);
3501           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3502                                       DAG.getUNDEF(Item.getValueType()),
3503                                       &Mask[0]);
3504         }
3505         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3506       }
3507     }
3508
3509     // If we have a constant or non-constant insertion into the low element of
3510     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3511     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3512     // depending on what the source datatype is.
3513     if (Idx == 0) {
3514       if (NumZero == 0) {
3515         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3516       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3517           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3518         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3519         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3520         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3521                                            DAG);
3522       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3523         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3524         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3525         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3526         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3527                                            Subtarget->hasSSE2(), DAG);
3528         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3529       }
3530     }
3531
3532     // Is it a vector logical left shift?
3533     if (NumElems == 2 && Idx == 1 &&
3534         X86::isZeroNode(Op.getOperand(0)) &&
3535         !X86::isZeroNode(Op.getOperand(1))) {
3536       unsigned NumBits = VT.getSizeInBits();
3537       return getVShift(true, VT,
3538                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3539                                    VT, Op.getOperand(1)),
3540                        NumBits/2, DAG, *this, dl);
3541     }
3542
3543     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3544       return SDValue();
3545
3546     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3547     // is a non-constant being inserted into an element other than the low one,
3548     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3549     // movd/movss) to move this into the low element, then shuffle it into
3550     // place.
3551     if (EVTBits == 32) {
3552       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3553
3554       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3555       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3556                                          Subtarget->hasSSE2(), DAG);
3557       SmallVector<int, 8> MaskVec;
3558       for (unsigned i = 0; i < NumElems; i++)
3559         MaskVec.push_back(i == Idx ? 0 : 1);
3560       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3561     }
3562   }
3563
3564   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3565   if (Values.size() == 1) {
3566     if (EVTBits == 32) {
3567       // Instead of a shuffle like this:
3568       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3569       // Check if it's possible to issue this instead.
3570       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3571       unsigned Idx = CountTrailingZeros_32(NonZeros);
3572       SDValue Item = Op.getOperand(Idx);
3573       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3574         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3575     }
3576     return SDValue();
3577   }
3578
3579   // A vector full of immediates; various special cases are already
3580   // handled, so this is best done with a single constant-pool load.
3581   if (IsAllConstants)
3582     return SDValue();
3583
3584   // Let legalizer expand 2-wide build_vectors.
3585   if (EVTBits == 64) {
3586     if (NumNonZero == 1) {
3587       // One half is zero or undef.
3588       unsigned Idx = CountTrailingZeros_32(NonZeros);
3589       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3590                                  Op.getOperand(Idx));
3591       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3592                                          Subtarget->hasSSE2(), DAG);
3593     }
3594     return SDValue();
3595   }
3596
3597   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3598   if (EVTBits == 8 && NumElems == 16) {
3599     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3600                                         *this);
3601     if (V.getNode()) return V;
3602   }
3603
3604   if (EVTBits == 16 && NumElems == 8) {
3605     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3606                                         *this);
3607     if (V.getNode()) return V;
3608   }
3609
3610   // If element VT is == 32 bits, turn it into a number of shuffles.
3611   SmallVector<SDValue, 8> V;
3612   V.resize(NumElems);
3613   if (NumElems == 4 && NumZero > 0) {
3614     for (unsigned i = 0; i < 4; ++i) {
3615       bool isZero = !(NonZeros & (1 << i));
3616       if (isZero)
3617         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3618       else
3619         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3620     }
3621
3622     for (unsigned i = 0; i < 2; ++i) {
3623       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3624         default: break;
3625         case 0:
3626           V[i] = V[i*2];  // Must be a zero vector.
3627           break;
3628         case 1:
3629           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3630           break;
3631         case 2:
3632           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3633           break;
3634         case 3:
3635           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3636           break;
3637       }
3638     }
3639
3640     SmallVector<int, 8> MaskVec;
3641     bool Reverse = (NonZeros & 0x3) == 2;
3642     for (unsigned i = 0; i < 2; ++i)
3643       MaskVec.push_back(Reverse ? 1-i : i);
3644     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3645     for (unsigned i = 0; i < 2; ++i)
3646       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3647     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3648   }
3649
3650   if (Values.size() > 2) {
3651     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3652     // values to be inserted is equal to the number of elements, in which case
3653     // use the unpack code below in the hopes of matching the consecutive elts
3654     // load merge pattern for shuffles.
3655     // FIXME: We could probably just check that here directly.
3656     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3657         getSubtarget()->hasSSE41()) {
3658       V[0] = DAG.getUNDEF(VT);
3659       for (unsigned i = 0; i < NumElems; ++i)
3660         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3661           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3662                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3663       return V[0];
3664     }
3665     // Expand into a number of unpckl*.
3666     // e.g. for v4f32
3667     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3668     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3669     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3670     for (unsigned i = 0; i < NumElems; ++i)
3671       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3672     NumElems >>= 1;
3673     while (NumElems != 0) {
3674       for (unsigned i = 0; i < NumElems; ++i)
3675         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3676       NumElems >>= 1;
3677     }
3678     return V[0];
3679   }
3680
3681   return SDValue();
3682 }
3683
3684 // v8i16 shuffles - Prefer shuffles in the following order:
3685 // 1. [all]   pshuflw, pshufhw, optional move
3686 // 2. [ssse3] 1 x pshufb
3687 // 3. [ssse3] 2 x pshufb + 1 x por
3688 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3689 static
3690 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3691                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3692   SDValue V1 = SVOp->getOperand(0);
3693   SDValue V2 = SVOp->getOperand(1);
3694   DebugLoc dl = SVOp->getDebugLoc();
3695   SmallVector<int, 8> MaskVals;
3696
3697   // Determine if more than 1 of the words in each of the low and high quadwords
3698   // of the result come from the same quadword of one of the two inputs.  Undef
3699   // mask values count as coming from any quadword, for better codegen.
3700   SmallVector<unsigned, 4> LoQuad(4);
3701   SmallVector<unsigned, 4> HiQuad(4);
3702   BitVector InputQuads(4);
3703   for (unsigned i = 0; i < 8; ++i) {
3704     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3705     int EltIdx = SVOp->getMaskElt(i);
3706     MaskVals.push_back(EltIdx);
3707     if (EltIdx < 0) {
3708       ++Quad[0];
3709       ++Quad[1];
3710       ++Quad[2];
3711       ++Quad[3];
3712       continue;
3713     }
3714     ++Quad[EltIdx / 4];
3715     InputQuads.set(EltIdx / 4);
3716   }
3717
3718   int BestLoQuad = -1;
3719   unsigned MaxQuad = 1;
3720   for (unsigned i = 0; i < 4; ++i) {
3721     if (LoQuad[i] > MaxQuad) {
3722       BestLoQuad = i;
3723       MaxQuad = LoQuad[i];
3724     }
3725   }
3726
3727   int BestHiQuad = -1;
3728   MaxQuad = 1;
3729   for (unsigned i = 0; i < 4; ++i) {
3730     if (HiQuad[i] > MaxQuad) {
3731       BestHiQuad = i;
3732       MaxQuad = HiQuad[i];
3733     }
3734   }
3735
3736   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3737   // of the two input vectors, shuffle them into one input vector so only a
3738   // single pshufb instruction is necessary. If There are more than 2 input
3739   // quads, disable the next transformation since it does not help SSSE3.
3740   bool V1Used = InputQuads[0] || InputQuads[1];
3741   bool V2Used = InputQuads[2] || InputQuads[3];
3742   if (TLI.getSubtarget()->hasSSSE3()) {
3743     if (InputQuads.count() == 2 && V1Used && V2Used) {
3744       BestLoQuad = InputQuads.find_first();
3745       BestHiQuad = InputQuads.find_next(BestLoQuad);
3746     }
3747     if (InputQuads.count() > 2) {
3748       BestLoQuad = -1;
3749       BestHiQuad = -1;
3750     }
3751   }
3752
3753   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3754   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3755   // words from all 4 input quadwords.
3756   SDValue NewV;
3757   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3758     SmallVector<int, 8> MaskV;
3759     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3760     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3761     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3762                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3763                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3764     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3765
3766     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3767     // source words for the shuffle, to aid later transformations.
3768     bool AllWordsInNewV = true;
3769     bool InOrder[2] = { true, true };
3770     for (unsigned i = 0; i != 8; ++i) {
3771       int idx = MaskVals[i];
3772       if (idx != (int)i)
3773         InOrder[i/4] = false;
3774       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3775         continue;
3776       AllWordsInNewV = false;
3777       break;
3778     }
3779
3780     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3781     if (AllWordsInNewV) {
3782       for (int i = 0; i != 8; ++i) {
3783         int idx = MaskVals[i];
3784         if (idx < 0)
3785           continue;
3786         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3787         if ((idx != i) && idx < 4)
3788           pshufhw = false;
3789         if ((idx != i) && idx > 3)
3790           pshuflw = false;
3791       }
3792       V1 = NewV;
3793       V2Used = false;
3794       BestLoQuad = 0;
3795       BestHiQuad = 1;
3796     }
3797
3798     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3799     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3800     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3801       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3802                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3803     }
3804   }
3805
3806   // If we have SSSE3, and all words of the result are from 1 input vector,
3807   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3808   // is present, fall back to case 4.
3809   if (TLI.getSubtarget()->hasSSSE3()) {
3810     SmallVector<SDValue,16> pshufbMask;
3811
3812     // If we have elements from both input vectors, set the high bit of the
3813     // shuffle mask element to zero out elements that come from V2 in the V1
3814     // mask, and elements that come from V1 in the V2 mask, so that the two
3815     // results can be OR'd together.
3816     bool TwoInputs = V1Used && V2Used;
3817     for (unsigned i = 0; i != 8; ++i) {
3818       int EltIdx = MaskVals[i] * 2;
3819       if (TwoInputs && (EltIdx >= 16)) {
3820         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3821         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3822         continue;
3823       }
3824       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3825       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3826     }
3827     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3828     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3829                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3830                                  MVT::v16i8, &pshufbMask[0], 16));
3831     if (!TwoInputs)
3832       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3833
3834     // Calculate the shuffle mask for the second input, shuffle it, and
3835     // OR it with the first shuffled input.
3836     pshufbMask.clear();
3837     for (unsigned i = 0; i != 8; ++i) {
3838       int EltIdx = MaskVals[i] * 2;
3839       if (EltIdx < 16) {
3840         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3841         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3842         continue;
3843       }
3844       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3845       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3846     }
3847     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3848     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3849                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3850                                  MVT::v16i8, &pshufbMask[0], 16));
3851     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3852     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3853   }
3854
3855   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3856   // and update MaskVals with new element order.
3857   BitVector InOrder(8);
3858   if (BestLoQuad >= 0) {
3859     SmallVector<int, 8> MaskV;
3860     for (int i = 0; i != 4; ++i) {
3861       int idx = MaskVals[i];
3862       if (idx < 0) {
3863         MaskV.push_back(-1);
3864         InOrder.set(i);
3865       } else if ((idx / 4) == BestLoQuad) {
3866         MaskV.push_back(idx & 3);
3867         InOrder.set(i);
3868       } else {
3869         MaskV.push_back(-1);
3870       }
3871     }
3872     for (unsigned i = 4; i != 8; ++i)
3873       MaskV.push_back(i);
3874     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3875                                 &MaskV[0]);
3876   }
3877
3878   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3879   // and update MaskVals with the new element order.
3880   if (BestHiQuad >= 0) {
3881     SmallVector<int, 8> MaskV;
3882     for (unsigned i = 0; i != 4; ++i)
3883       MaskV.push_back(i);
3884     for (unsigned i = 4; i != 8; ++i) {
3885       int idx = MaskVals[i];
3886       if (idx < 0) {
3887         MaskV.push_back(-1);
3888         InOrder.set(i);
3889       } else if ((idx / 4) == BestHiQuad) {
3890         MaskV.push_back((idx & 3) + 4);
3891         InOrder.set(i);
3892       } else {
3893         MaskV.push_back(-1);
3894       }
3895     }
3896     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3897                                 &MaskV[0]);
3898   }
3899
3900   // In case BestHi & BestLo were both -1, which means each quadword has a word
3901   // from each of the four input quadwords, calculate the InOrder bitvector now
3902   // before falling through to the insert/extract cleanup.
3903   if (BestLoQuad == -1 && BestHiQuad == -1) {
3904     NewV = V1;
3905     for (int i = 0; i != 8; ++i)
3906       if (MaskVals[i] < 0 || MaskVals[i] == i)
3907         InOrder.set(i);
3908   }
3909
3910   // The other elements are put in the right place using pextrw and pinsrw.
3911   for (unsigned i = 0; i != 8; ++i) {
3912     if (InOrder[i])
3913       continue;
3914     int EltIdx = MaskVals[i];
3915     if (EltIdx < 0)
3916       continue;
3917     SDValue ExtOp = (EltIdx < 8)
3918     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3919                   DAG.getIntPtrConstant(EltIdx))
3920     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3921                   DAG.getIntPtrConstant(EltIdx - 8));
3922     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3923                        DAG.getIntPtrConstant(i));
3924   }
3925   return NewV;
3926 }
3927
3928 // v16i8 shuffles - Prefer shuffles in the following order:
3929 // 1. [ssse3] 1 x pshufb
3930 // 2. [ssse3] 2 x pshufb + 1 x por
3931 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3932 static
3933 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3934                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3935   SDValue V1 = SVOp->getOperand(0);
3936   SDValue V2 = SVOp->getOperand(1);
3937   DebugLoc dl = SVOp->getDebugLoc();
3938   SmallVector<int, 16> MaskVals;
3939   SVOp->getMask(MaskVals);
3940
3941   // If we have SSSE3, case 1 is generated when all result bytes come from
3942   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3943   // present, fall back to case 3.
3944   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3945   bool V1Only = true;
3946   bool V2Only = true;
3947   for (unsigned i = 0; i < 16; ++i) {
3948     int EltIdx = MaskVals[i];
3949     if (EltIdx < 0)
3950       continue;
3951     if (EltIdx < 16)
3952       V2Only = false;
3953     else
3954       V1Only = false;
3955   }
3956
3957   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3958   if (TLI.getSubtarget()->hasSSSE3()) {
3959     SmallVector<SDValue,16> pshufbMask;
3960
3961     // If all result elements are from one input vector, then only translate
3962     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3963     //
3964     // Otherwise, we have elements from both input vectors, and must zero out
3965     // elements that come from V2 in the first mask, and V1 in the second mask
3966     // so that we can OR them together.
3967     bool TwoInputs = !(V1Only || V2Only);
3968     for (unsigned i = 0; i != 16; ++i) {
3969       int EltIdx = MaskVals[i];
3970       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3971         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3972         continue;
3973       }
3974       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3975     }
3976     // If all the elements are from V2, assign it to V1 and return after
3977     // building the first pshufb.
3978     if (V2Only)
3979       V1 = V2;
3980     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3981                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3982                                  MVT::v16i8, &pshufbMask[0], 16));
3983     if (!TwoInputs)
3984       return V1;
3985
3986     // Calculate the shuffle mask for the second input, shuffle it, and
3987     // OR it with the first shuffled input.
3988     pshufbMask.clear();
3989     for (unsigned i = 0; i != 16; ++i) {
3990       int EltIdx = MaskVals[i];
3991       if (EltIdx < 16) {
3992         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3993         continue;
3994       }
3995       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3996     }
3997     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3998                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3999                                  MVT::v16i8, &pshufbMask[0], 16));
4000     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4001   }
4002
4003   // No SSSE3 - Calculate in place words and then fix all out of place words
4004   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4005   // the 16 different words that comprise the two doublequadword input vectors.
4006   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4007   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4008   SDValue NewV = V2Only ? V2 : V1;
4009   for (int i = 0; i != 8; ++i) {
4010     int Elt0 = MaskVals[i*2];
4011     int Elt1 = MaskVals[i*2+1];
4012
4013     // This word of the result is all undef, skip it.
4014     if (Elt0 < 0 && Elt1 < 0)
4015       continue;
4016
4017     // This word of the result is already in the correct place, skip it.
4018     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4019       continue;
4020     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4021       continue;
4022
4023     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4024     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4025     SDValue InsElt;
4026
4027     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4028     // using a single extract together, load it and store it.
4029     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4030       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4031                            DAG.getIntPtrConstant(Elt1 / 2));
4032       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4033                         DAG.getIntPtrConstant(i));
4034       continue;
4035     }
4036
4037     // If Elt1 is defined, extract it from the appropriate source.  If the
4038     // source byte is not also odd, shift the extracted word left 8 bits
4039     // otherwise clear the bottom 8 bits if we need to do an or.
4040     if (Elt1 >= 0) {
4041       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4042                            DAG.getIntPtrConstant(Elt1 / 2));
4043       if ((Elt1 & 1) == 0)
4044         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4045                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4046       else if (Elt0 >= 0)
4047         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4048                              DAG.getConstant(0xFF00, MVT::i16));
4049     }
4050     // If Elt0 is defined, extract it from the appropriate source.  If the
4051     // source byte is not also even, shift the extracted word right 8 bits. If
4052     // Elt1 was also defined, OR the extracted values together before
4053     // inserting them in the result.
4054     if (Elt0 >= 0) {
4055       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4056                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4057       if ((Elt0 & 1) != 0)
4058         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4059                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4060       else if (Elt1 >= 0)
4061         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4062                              DAG.getConstant(0x00FF, MVT::i16));
4063       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4064                          : InsElt0;
4065     }
4066     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4067                        DAG.getIntPtrConstant(i));
4068   }
4069   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4070 }
4071
4072 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4073 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4074 /// done when every pair / quad of shuffle mask elements point to elements in
4075 /// the right sequence. e.g.
4076 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4077 static
4078 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4079                                  SelectionDAG &DAG,
4080                                  TargetLowering &TLI, DebugLoc dl) {
4081   EVT VT = SVOp->getValueType(0);
4082   SDValue V1 = SVOp->getOperand(0);
4083   SDValue V2 = SVOp->getOperand(1);
4084   unsigned NumElems = VT.getVectorNumElements();
4085   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4086   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4087   EVT MaskEltVT = MaskVT.getVectorElementType();
4088   EVT NewVT = MaskVT;
4089   switch (VT.getSimpleVT().SimpleTy) {
4090   default: assert(false && "Unexpected!");
4091   case MVT::v4f32: NewVT = MVT::v2f64; break;
4092   case MVT::v4i32: NewVT = MVT::v2i64; break;
4093   case MVT::v8i16: NewVT = MVT::v4i32; break;
4094   case MVT::v16i8: NewVT = MVT::v4i32; break;
4095   }
4096
4097   if (NewWidth == 2) {
4098     if (VT.isInteger())
4099       NewVT = MVT::v2i64;
4100     else
4101       NewVT = MVT::v2f64;
4102   }
4103   int Scale = NumElems / NewWidth;
4104   SmallVector<int, 8> MaskVec;
4105   for (unsigned i = 0; i < NumElems; i += Scale) {
4106     int StartIdx = -1;
4107     for (int j = 0; j < Scale; ++j) {
4108       int EltIdx = SVOp->getMaskElt(i+j);
4109       if (EltIdx < 0)
4110         continue;
4111       if (StartIdx == -1)
4112         StartIdx = EltIdx - (EltIdx % Scale);
4113       if (EltIdx != StartIdx + j)
4114         return SDValue();
4115     }
4116     if (StartIdx == -1)
4117       MaskVec.push_back(-1);
4118     else
4119       MaskVec.push_back(StartIdx / Scale);
4120   }
4121
4122   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4123   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4124   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4125 }
4126
4127 /// getVZextMovL - Return a zero-extending vector move low node.
4128 ///
4129 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4130                             SDValue SrcOp, SelectionDAG &DAG,
4131                             const X86Subtarget *Subtarget, DebugLoc dl) {
4132   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4133     LoadSDNode *LD = NULL;
4134     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4135       LD = dyn_cast<LoadSDNode>(SrcOp);
4136     if (!LD) {
4137       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4138       // instead.
4139       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4140       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4141           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4142           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4143           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4144         // PR2108
4145         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4146         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4147                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4148                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4149                                                    OpVT,
4150                                                    SrcOp.getOperand(0)
4151                                                           .getOperand(0))));
4152       }
4153     }
4154   }
4155
4156   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4157                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4158                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4159                                              OpVT, SrcOp)));
4160 }
4161
4162 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4163 /// shuffles.
4164 static SDValue
4165 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4166   SDValue V1 = SVOp->getOperand(0);
4167   SDValue V2 = SVOp->getOperand(1);
4168   DebugLoc dl = SVOp->getDebugLoc();
4169   EVT VT = SVOp->getValueType(0);
4170
4171   SmallVector<std::pair<int, int>, 8> Locs;
4172   Locs.resize(4);
4173   SmallVector<int, 8> Mask1(4U, -1);
4174   SmallVector<int, 8> PermMask;
4175   SVOp->getMask(PermMask);
4176
4177   unsigned NumHi = 0;
4178   unsigned NumLo = 0;
4179   for (unsigned i = 0; i != 4; ++i) {
4180     int Idx = PermMask[i];
4181     if (Idx < 0) {
4182       Locs[i] = std::make_pair(-1, -1);
4183     } else {
4184       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4185       if (Idx < 4) {
4186         Locs[i] = std::make_pair(0, NumLo);
4187         Mask1[NumLo] = Idx;
4188         NumLo++;
4189       } else {
4190         Locs[i] = std::make_pair(1, NumHi);
4191         if (2+NumHi < 4)
4192           Mask1[2+NumHi] = Idx;
4193         NumHi++;
4194       }
4195     }
4196   }
4197
4198   if (NumLo <= 2 && NumHi <= 2) {
4199     // If no more than two elements come from either vector. This can be
4200     // implemented with two shuffles. First shuffle gather the elements.
4201     // The second shuffle, which takes the first shuffle as both of its
4202     // vector operands, put the elements into the right order.
4203     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4204
4205     SmallVector<int, 8> Mask2(4U, -1);
4206
4207     for (unsigned i = 0; i != 4; ++i) {
4208       if (Locs[i].first == -1)
4209         continue;
4210       else {
4211         unsigned Idx = (i < 2) ? 0 : 4;
4212         Idx += Locs[i].first * 2 + Locs[i].second;
4213         Mask2[i] = Idx;
4214       }
4215     }
4216
4217     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4218   } else if (NumLo == 3 || NumHi == 3) {
4219     // Otherwise, we must have three elements from one vector, call it X, and
4220     // one element from the other, call it Y.  First, use a shufps to build an
4221     // intermediate vector with the one element from Y and the element from X
4222     // that will be in the same half in the final destination (the indexes don't
4223     // matter). Then, use a shufps to build the final vector, taking the half
4224     // containing the element from Y from the intermediate, and the other half
4225     // from X.
4226     if (NumHi == 3) {
4227       // Normalize it so the 3 elements come from V1.
4228       CommuteVectorShuffleMask(PermMask, VT);
4229       std::swap(V1, V2);
4230     }
4231
4232     // Find the element from V2.
4233     unsigned HiIndex;
4234     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4235       int Val = PermMask[HiIndex];
4236       if (Val < 0)
4237         continue;
4238       if (Val >= 4)
4239         break;
4240     }
4241
4242     Mask1[0] = PermMask[HiIndex];
4243     Mask1[1] = -1;
4244     Mask1[2] = PermMask[HiIndex^1];
4245     Mask1[3] = -1;
4246     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4247
4248     if (HiIndex >= 2) {
4249       Mask1[0] = PermMask[0];
4250       Mask1[1] = PermMask[1];
4251       Mask1[2] = HiIndex & 1 ? 6 : 4;
4252       Mask1[3] = HiIndex & 1 ? 4 : 6;
4253       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4254     } else {
4255       Mask1[0] = HiIndex & 1 ? 2 : 0;
4256       Mask1[1] = HiIndex & 1 ? 0 : 2;
4257       Mask1[2] = PermMask[2];
4258       Mask1[3] = PermMask[3];
4259       if (Mask1[2] >= 0)
4260         Mask1[2] += 4;
4261       if (Mask1[3] >= 0)
4262         Mask1[3] += 4;
4263       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4264     }
4265   }
4266
4267   // Break it into (shuffle shuffle_hi, shuffle_lo).
4268   Locs.clear();
4269   SmallVector<int,8> LoMask(4U, -1);
4270   SmallVector<int,8> HiMask(4U, -1);
4271
4272   SmallVector<int,8> *MaskPtr = &LoMask;
4273   unsigned MaskIdx = 0;
4274   unsigned LoIdx = 0;
4275   unsigned HiIdx = 2;
4276   for (unsigned i = 0; i != 4; ++i) {
4277     if (i == 2) {
4278       MaskPtr = &HiMask;
4279       MaskIdx = 1;
4280       LoIdx = 0;
4281       HiIdx = 2;
4282     }
4283     int Idx = PermMask[i];
4284     if (Idx < 0) {
4285       Locs[i] = std::make_pair(-1, -1);
4286     } else if (Idx < 4) {
4287       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4288       (*MaskPtr)[LoIdx] = Idx;
4289       LoIdx++;
4290     } else {
4291       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4292       (*MaskPtr)[HiIdx] = Idx;
4293       HiIdx++;
4294     }
4295   }
4296
4297   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4298   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4299   SmallVector<int, 8> MaskOps;
4300   for (unsigned i = 0; i != 4; ++i) {
4301     if (Locs[i].first == -1) {
4302       MaskOps.push_back(-1);
4303     } else {
4304       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4305       MaskOps.push_back(Idx);
4306     }
4307   }
4308   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4309 }
4310
4311 SDValue
4312 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4313   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4314   SDValue V1 = Op.getOperand(0);
4315   SDValue V2 = Op.getOperand(1);
4316   EVT VT = Op.getValueType();
4317   DebugLoc dl = Op.getDebugLoc();
4318   unsigned NumElems = VT.getVectorNumElements();
4319   bool isMMX = VT.getSizeInBits() == 64;
4320   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4321   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4322   bool V1IsSplat = false;
4323   bool V2IsSplat = false;
4324
4325   if (isZeroShuffle(SVOp))
4326     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4327
4328   // Promote splats to v4f32.
4329   if (SVOp->isSplat()) {
4330     if (isMMX || NumElems < 4)
4331       return Op;
4332     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4333   }
4334
4335   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4336   // do it!
4337   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4338     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4339     if (NewOp.getNode())
4340       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4341                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4342   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4343     // FIXME: Figure out a cleaner way to do this.
4344     // Try to make use of movq to zero out the top part.
4345     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4346       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4347       if (NewOp.getNode()) {
4348         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4349           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4350                               DAG, Subtarget, dl);
4351       }
4352     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4353       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4354       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4355         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4356                             DAG, Subtarget, dl);
4357     }
4358   }
4359
4360   if (X86::isPSHUFDMask(SVOp))
4361     return Op;
4362
4363   // Check if this can be converted into a logical shift.
4364   bool isLeft = false;
4365   unsigned ShAmt = 0;
4366   SDValue ShVal;
4367   bool isShift = getSubtarget()->hasSSE2() &&
4368     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4369   if (isShift && ShVal.hasOneUse()) {
4370     // If the shifted value has multiple uses, it may be cheaper to use
4371     // v_set0 + movlhps or movhlps, etc.
4372     EVT EltVT = VT.getVectorElementType();
4373     ShAmt *= EltVT.getSizeInBits();
4374     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4375   }
4376
4377   if (X86::isMOVLMask(SVOp)) {
4378     if (V1IsUndef)
4379       return V2;
4380     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4381       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4382     if (!isMMX)
4383       return Op;
4384   }
4385
4386   // FIXME: fold these into legal mask.
4387   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4388                  X86::isMOVSLDUPMask(SVOp) ||
4389                  X86::isMOVHLPSMask(SVOp) ||
4390                  X86::isMOVLHPSMask(SVOp) ||
4391                  X86::isMOVLPMask(SVOp)))
4392     return Op;
4393
4394   if (ShouldXformToMOVHLPS(SVOp) ||
4395       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4396     return CommuteVectorShuffle(SVOp, DAG);
4397
4398   if (isShift) {
4399     // No better options. Use a vshl / vsrl.
4400     EVT EltVT = VT.getVectorElementType();
4401     ShAmt *= EltVT.getSizeInBits();
4402     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4403   }
4404
4405   bool Commuted = false;
4406   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4407   // 1,1,1,1 -> v8i16 though.
4408   V1IsSplat = isSplatVector(V1.getNode());
4409   V2IsSplat = isSplatVector(V2.getNode());
4410
4411   // Canonicalize the splat or undef, if present, to be on the RHS.
4412   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4413     Op = CommuteVectorShuffle(SVOp, DAG);
4414     SVOp = cast<ShuffleVectorSDNode>(Op);
4415     V1 = SVOp->getOperand(0);
4416     V2 = SVOp->getOperand(1);
4417     std::swap(V1IsSplat, V2IsSplat);
4418     std::swap(V1IsUndef, V2IsUndef);
4419     Commuted = true;
4420   }
4421
4422   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4423     // Shuffling low element of v1 into undef, just return v1.
4424     if (V2IsUndef)
4425       return V1;
4426     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4427     // the instruction selector will not match, so get a canonical MOVL with
4428     // swapped operands to undo the commute.
4429     return getMOVL(DAG, dl, VT, V2, V1);
4430   }
4431
4432   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4433       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4434       X86::isUNPCKLMask(SVOp) ||
4435       X86::isUNPCKHMask(SVOp))
4436     return Op;
4437
4438   if (V2IsSplat) {
4439     // Normalize mask so all entries that point to V2 points to its first
4440     // element then try to match unpck{h|l} again. If match, return a
4441     // new vector_shuffle with the corrected mask.
4442     SDValue NewMask = NormalizeMask(SVOp, DAG);
4443     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4444     if (NSVOp != SVOp) {
4445       if (X86::isUNPCKLMask(NSVOp, true)) {
4446         return NewMask;
4447       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4448         return NewMask;
4449       }
4450     }
4451   }
4452
4453   if (Commuted) {
4454     // Commute is back and try unpck* again.
4455     // FIXME: this seems wrong.
4456     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4457     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4458     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4459         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4460         X86::isUNPCKLMask(NewSVOp) ||
4461         X86::isUNPCKHMask(NewSVOp))
4462       return NewOp;
4463   }
4464
4465   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4466
4467   // Normalize the node to match x86 shuffle ops if needed
4468   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4469     return CommuteVectorShuffle(SVOp, DAG);
4470
4471   // Check for legal shuffle and return?
4472   SmallVector<int, 16> PermMask;
4473   SVOp->getMask(PermMask);
4474   if (isShuffleMaskLegal(PermMask, VT))
4475     return Op;
4476
4477   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4478   if (VT == MVT::v8i16) {
4479     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4480     if (NewOp.getNode())
4481       return NewOp;
4482   }
4483
4484   if (VT == MVT::v16i8) {
4485     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4486     if (NewOp.getNode())
4487       return NewOp;
4488   }
4489
4490   // Handle all 4 wide cases with a number of shuffles except for MMX.
4491   if (NumElems == 4 && !isMMX)
4492     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4493
4494   return SDValue();
4495 }
4496
4497 SDValue
4498 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4499                                                 SelectionDAG &DAG) {
4500   EVT VT = Op.getValueType();
4501   DebugLoc dl = Op.getDebugLoc();
4502   if (VT.getSizeInBits() == 8) {
4503     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4504                                     Op.getOperand(0), Op.getOperand(1));
4505     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4506                                     DAG.getValueType(VT));
4507     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4508   } else if (VT.getSizeInBits() == 16) {
4509     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4510     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4511     if (Idx == 0)
4512       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4513                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4514                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4515                                                  MVT::v4i32,
4516                                                  Op.getOperand(0)),
4517                                      Op.getOperand(1)));
4518     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4519                                     Op.getOperand(0), Op.getOperand(1));
4520     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4521                                     DAG.getValueType(VT));
4522     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4523   } else if (VT == MVT::f32) {
4524     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4525     // the result back to FR32 register. It's only worth matching if the
4526     // result has a single use which is a store or a bitcast to i32.  And in
4527     // the case of a store, it's not worth it if the index is a constant 0,
4528     // because a MOVSSmr can be used instead, which is smaller and faster.
4529     if (!Op.hasOneUse())
4530       return SDValue();
4531     SDNode *User = *Op.getNode()->use_begin();
4532     if ((User->getOpcode() != ISD::STORE ||
4533          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4534           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4535         (User->getOpcode() != ISD::BIT_CONVERT ||
4536          User->getValueType(0) != MVT::i32))
4537       return SDValue();
4538     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4539                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4540                                               Op.getOperand(0)),
4541                                               Op.getOperand(1));
4542     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4543   } else if (VT == MVT::i32) {
4544     // ExtractPS works with constant index.
4545     if (isa<ConstantSDNode>(Op.getOperand(1)))
4546       return Op;
4547   }
4548   return SDValue();
4549 }
4550
4551
4552 SDValue
4553 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4554   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4555     return SDValue();
4556
4557   if (Subtarget->hasSSE41()) {
4558     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4559     if (Res.getNode())
4560       return Res;
4561   }
4562
4563   EVT VT = Op.getValueType();
4564   DebugLoc dl = Op.getDebugLoc();
4565   // TODO: handle v16i8.
4566   if (VT.getSizeInBits() == 16) {
4567     SDValue Vec = Op.getOperand(0);
4568     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4569     if (Idx == 0)
4570       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4571                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4572                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4573                                                  MVT::v4i32, Vec),
4574                                      Op.getOperand(1)));
4575     // Transform it so it match pextrw which produces a 32-bit result.
4576     EVT EltVT = (MVT::SimpleValueType)(VT.getSimpleVT().SimpleTy+1);
4577     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4578                                     Op.getOperand(0), Op.getOperand(1));
4579     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4580                                     DAG.getValueType(VT));
4581     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4582   } else if (VT.getSizeInBits() == 32) {
4583     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4584     if (Idx == 0)
4585       return Op;
4586
4587     // SHUFPS the element to the lowest double word, then movss.
4588     int Mask[4] = { Idx, -1, -1, -1 };
4589     EVT VVT = Op.getOperand(0).getValueType();
4590     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4591                                        DAG.getUNDEF(VVT), Mask);
4592     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4593                        DAG.getIntPtrConstant(0));
4594   } else if (VT.getSizeInBits() == 64) {
4595     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4596     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4597     //        to match extract_elt for f64.
4598     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4599     if (Idx == 0)
4600       return Op;
4601
4602     // UNPCKHPD the element to the lowest double word, then movsd.
4603     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4604     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4605     int Mask[2] = { 1, -1 };
4606     EVT VVT = Op.getOperand(0).getValueType();
4607     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4608                                        DAG.getUNDEF(VVT), Mask);
4609     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4610                        DAG.getIntPtrConstant(0));
4611   }
4612
4613   return SDValue();
4614 }
4615
4616 SDValue
4617 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4618   EVT VT = Op.getValueType();
4619   EVT EltVT = VT.getVectorElementType();
4620   DebugLoc dl = Op.getDebugLoc();
4621
4622   SDValue N0 = Op.getOperand(0);
4623   SDValue N1 = Op.getOperand(1);
4624   SDValue N2 = Op.getOperand(2);
4625
4626   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4627       isa<ConstantSDNode>(N2)) {
4628     unsigned Opc = (EltVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4629                                                 : X86ISD::PINSRW;
4630     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4631     // argument.
4632     if (N1.getValueType() != MVT::i32)
4633       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4634     if (N2.getValueType() != MVT::i32)
4635       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4636     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4637   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4638     // Bits [7:6] of the constant are the source select.  This will always be
4639     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4640     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4641     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4642     // Bits [5:4] of the constant are the destination select.  This is the
4643     //  value of the incoming immediate.
4644     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4645     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4646     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4647     // Create this as a scalar to vector..
4648     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4649     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4650   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4651     // PINSR* works with constant index.
4652     return Op;
4653   }
4654   return SDValue();
4655 }
4656
4657 SDValue
4658 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4659   EVT VT = Op.getValueType();
4660   EVT EltVT = VT.getVectorElementType();
4661
4662   if (Subtarget->hasSSE41())
4663     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4664
4665   if (EltVT == MVT::i8)
4666     return SDValue();
4667
4668   DebugLoc dl = Op.getDebugLoc();
4669   SDValue N0 = Op.getOperand(0);
4670   SDValue N1 = Op.getOperand(1);
4671   SDValue N2 = Op.getOperand(2);
4672
4673   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4674     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4675     // as its second argument.
4676     if (N1.getValueType() != MVT::i32)
4677       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4678     if (N2.getValueType() != MVT::i32)
4679       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4680     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4681   }
4682   return SDValue();
4683 }
4684
4685 SDValue
4686 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4687   DebugLoc dl = Op.getDebugLoc();
4688   if (Op.getValueType() == MVT::v2f32)
4689     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4690                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4691                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4692                                                Op.getOperand(0))));
4693
4694   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4695     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4696
4697   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4698   EVT VT = MVT::v2i32;
4699   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4700   default: break;
4701   case MVT::v16i8:
4702   case MVT::v8i16:
4703     VT = MVT::v4i32;
4704     break;
4705   }
4706   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4707                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4708 }
4709
4710 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4711 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4712 // one of the above mentioned nodes. It has to be wrapped because otherwise
4713 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4714 // be used to form addressing mode. These wrapped nodes will be selected
4715 // into MOV32ri.
4716 SDValue
4717 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4718   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4719
4720   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4721   // global base reg.
4722   unsigned char OpFlag = 0;
4723   unsigned WrapperKind = X86ISD::Wrapper;
4724   CodeModel::Model M = getTargetMachine().getCodeModel();
4725
4726   if (Subtarget->isPICStyleRIPRel() &&
4727       (M == CodeModel::Small || M == CodeModel::Kernel))
4728     WrapperKind = X86ISD::WrapperRIP;
4729   else if (Subtarget->isPICStyleGOT())
4730     OpFlag = X86II::MO_GOTOFF;
4731   else if (Subtarget->isPICStyleStubPIC())
4732     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4733
4734   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4735                                              CP->getAlignment(),
4736                                              CP->getOffset(), OpFlag);
4737   DebugLoc DL = CP->getDebugLoc();
4738   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4739   // With PIC, the address is actually $g + Offset.
4740   if (OpFlag) {
4741     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4742                          DAG.getNode(X86ISD::GlobalBaseReg,
4743                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4744                          Result);
4745   }
4746
4747   return Result;
4748 }
4749
4750 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4751   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4752
4753   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4754   // global base reg.
4755   unsigned char OpFlag = 0;
4756   unsigned WrapperKind = X86ISD::Wrapper;
4757   CodeModel::Model M = getTargetMachine().getCodeModel();
4758
4759   if (Subtarget->isPICStyleRIPRel() &&
4760       (M == CodeModel::Small || M == CodeModel::Kernel))
4761     WrapperKind = X86ISD::WrapperRIP;
4762   else if (Subtarget->isPICStyleGOT())
4763     OpFlag = X86II::MO_GOTOFF;
4764   else if (Subtarget->isPICStyleStubPIC())
4765     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4766
4767   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4768                                           OpFlag);
4769   DebugLoc DL = JT->getDebugLoc();
4770   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4771
4772   // With PIC, the address is actually $g + Offset.
4773   if (OpFlag) {
4774     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4775                          DAG.getNode(X86ISD::GlobalBaseReg,
4776                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4777                          Result);
4778   }
4779
4780   return Result;
4781 }
4782
4783 SDValue
4784 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4785   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4786
4787   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4788   // global base reg.
4789   unsigned char OpFlag = 0;
4790   unsigned WrapperKind = X86ISD::Wrapper;
4791   CodeModel::Model M = getTargetMachine().getCodeModel();
4792
4793   if (Subtarget->isPICStyleRIPRel() &&
4794       (M == CodeModel::Small || M == CodeModel::Kernel))
4795     WrapperKind = X86ISD::WrapperRIP;
4796   else if (Subtarget->isPICStyleGOT())
4797     OpFlag = X86II::MO_GOTOFF;
4798   else if (Subtarget->isPICStyleStubPIC())
4799     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4800
4801   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4802
4803   DebugLoc DL = Op.getDebugLoc();
4804   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4805
4806
4807   // With PIC, the address is actually $g + Offset.
4808   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4809       !Subtarget->is64Bit()) {
4810     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4811                          DAG.getNode(X86ISD::GlobalBaseReg,
4812                                      DebugLoc::getUnknownLoc(),
4813                                      getPointerTy()),
4814                          Result);
4815   }
4816
4817   return Result;
4818 }
4819
4820 SDValue
4821 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
4822   // Create the TargetBlockAddressAddress node.
4823   unsigned char OpFlags =
4824     Subtarget->ClassifyBlockAddressReference();
4825   CodeModel::Model M = getTargetMachine().getCodeModel();
4826   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
4827   DebugLoc dl = Op.getDebugLoc();
4828   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
4829                                        /*isTarget=*/true, OpFlags);
4830
4831   if (Subtarget->isPICStyleRIPRel() &&
4832       (M == CodeModel::Small || M == CodeModel::Kernel))
4833     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4834   else
4835     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4836
4837   // With PIC, the address is actually $g + Offset.
4838   if (isGlobalRelativeToPICBase(OpFlags)) {
4839     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4840                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4841                          Result);
4842   }
4843
4844   return Result;
4845 }
4846
4847 SDValue
4848 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4849                                       int64_t Offset,
4850                                       SelectionDAG &DAG) const {
4851   // Create the TargetGlobalAddress node, folding in the constant
4852   // offset if it is legal.
4853   unsigned char OpFlags =
4854     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4855   CodeModel::Model M = getTargetMachine().getCodeModel();
4856   SDValue Result;
4857   if (OpFlags == X86II::MO_NO_FLAG &&
4858       X86::isOffsetSuitableForCodeModel(Offset, M)) {
4859     // A direct static reference to a global.
4860     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4861     Offset = 0;
4862   } else {
4863     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4864   }
4865
4866   if (Subtarget->isPICStyleRIPRel() &&
4867       (M == CodeModel::Small || M == CodeModel::Kernel))
4868     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4869   else
4870     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4871
4872   // With PIC, the address is actually $g + Offset.
4873   if (isGlobalRelativeToPICBase(OpFlags)) {
4874     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4875                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4876                          Result);
4877   }
4878
4879   // For globals that require a load from a stub to get the address, emit the
4880   // load.
4881   if (isGlobalStubReference(OpFlags))
4882     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4883                          PseudoSourceValue::getGOT(), 0);
4884
4885   // If there was a non-zero offset that we didn't fold, create an explicit
4886   // addition for it.
4887   if (Offset != 0)
4888     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4889                          DAG.getConstant(Offset, getPointerTy()));
4890
4891   return Result;
4892 }
4893
4894 SDValue
4895 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4896   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4897   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4898   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4899 }
4900
4901 static SDValue
4902 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4903            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
4904            unsigned char OperandFlags) {
4905   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4906   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4907   DebugLoc dl = GA->getDebugLoc();
4908   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4909                                            GA->getValueType(0),
4910                                            GA->getOffset(),
4911                                            OperandFlags);
4912   if (InFlag) {
4913     SDValue Ops[] = { Chain,  TGA, *InFlag };
4914     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4915   } else {
4916     SDValue Ops[]  = { Chain, TGA };
4917     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4918   }
4919
4920   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
4921   MFI->setHasCalls(true);
4922
4923   SDValue Flag = Chain.getValue(1);
4924   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4925 }
4926
4927 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4928 static SDValue
4929 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4930                                 const EVT PtrVT) {
4931   SDValue InFlag;
4932   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4933   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4934                                      DAG.getNode(X86ISD::GlobalBaseReg,
4935                                                  DebugLoc::getUnknownLoc(),
4936                                                  PtrVT), InFlag);
4937   InFlag = Chain.getValue(1);
4938
4939   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4940 }
4941
4942 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4943 static SDValue
4944 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4945                                 const EVT PtrVT) {
4946   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4947                     X86::RAX, X86II::MO_TLSGD);
4948 }
4949
4950 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4951 // "local exec" model.
4952 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4953                                    const EVT PtrVT, TLSModel::Model model,
4954                                    bool is64Bit) {
4955   DebugLoc dl = GA->getDebugLoc();
4956   // Get the Thread Pointer
4957   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4958                              DebugLoc::getUnknownLoc(), PtrVT,
4959                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4960                                              MVT::i32));
4961
4962   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4963                                       NULL, 0);
4964
4965   unsigned char OperandFlags = 0;
4966   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4967   // initialexec.
4968   unsigned WrapperKind = X86ISD::Wrapper;
4969   if (model == TLSModel::LocalExec) {
4970     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4971   } else if (is64Bit) {
4972     assert(model == TLSModel::InitialExec);
4973     OperandFlags = X86II::MO_GOTTPOFF;
4974     WrapperKind = X86ISD::WrapperRIP;
4975   } else {
4976     assert(model == TLSModel::InitialExec);
4977     OperandFlags = X86II::MO_INDNTPOFF;
4978   }
4979
4980   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4981   // exec)
4982   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4983                                            GA->getOffset(), OperandFlags);
4984   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4985
4986   if (model == TLSModel::InitialExec)
4987     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4988                          PseudoSourceValue::getGOT(), 0);
4989
4990   // The address of the thread local variable is the add of the thread
4991   // pointer with the offset of the variable.
4992   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4993 }
4994
4995 SDValue
4996 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4997   // TODO: implement the "local dynamic" model
4998   // TODO: implement the "initial exec"model for pic executables
4999   assert(Subtarget->isTargetELF() &&
5000          "TLS not implemented for non-ELF targets");
5001   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5002   const GlobalValue *GV = GA->getGlobal();
5003
5004   // If GV is an alias then use the aliasee for determining
5005   // thread-localness.
5006   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5007     GV = GA->resolveAliasedGlobal(false);
5008
5009   TLSModel::Model model = getTLSModel(GV,
5010                                       getTargetMachine().getRelocationModel());
5011
5012   switch (model) {
5013   case TLSModel::GeneralDynamic:
5014   case TLSModel::LocalDynamic: // not implemented
5015     if (Subtarget->is64Bit())
5016       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5017     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5018
5019   case TLSModel::InitialExec:
5020   case TLSModel::LocalExec:
5021     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5022                                Subtarget->is64Bit());
5023   }
5024
5025   llvm_unreachable("Unreachable");
5026   return SDValue();
5027 }
5028
5029
5030 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5031 /// take a 2 x i32 value to shift plus a shift amount.
5032 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5033   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5034   EVT VT = Op.getValueType();
5035   unsigned VTBits = VT.getSizeInBits();
5036   DebugLoc dl = Op.getDebugLoc();
5037   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5038   SDValue ShOpLo = Op.getOperand(0);
5039   SDValue ShOpHi = Op.getOperand(1);
5040   SDValue ShAmt  = Op.getOperand(2);
5041   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5042                                      DAG.getConstant(VTBits - 1, MVT::i8))
5043                        : DAG.getConstant(0, VT);
5044
5045   SDValue Tmp2, Tmp3;
5046   if (Op.getOpcode() == ISD::SHL_PARTS) {
5047     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5048     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5049   } else {
5050     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5051     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5052   }
5053
5054   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5055                                 DAG.getConstant(VTBits, MVT::i8));
5056   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
5057                              AndNode, DAG.getConstant(0, MVT::i8));
5058
5059   SDValue Hi, Lo;
5060   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5061   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5062   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5063
5064   if (Op.getOpcode() == ISD::SHL_PARTS) {
5065     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5066     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5067   } else {
5068     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5069     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5070   }
5071
5072   SDValue Ops[2] = { Lo, Hi };
5073   return DAG.getMergeValues(Ops, 2, dl);
5074 }
5075
5076 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5077   EVT SrcVT = Op.getOperand(0).getValueType();
5078
5079   if (SrcVT.isVector()) {
5080     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5081       return Op;
5082     }
5083     return SDValue();
5084   }
5085
5086   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5087          "Unknown SINT_TO_FP to lower!");
5088
5089   // These are really Legal; return the operand so the caller accepts it as
5090   // Legal.
5091   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5092     return Op;
5093   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5094       Subtarget->is64Bit()) {
5095     return Op;
5096   }
5097
5098   DebugLoc dl = Op.getDebugLoc();
5099   unsigned Size = SrcVT.getSizeInBits()/8;
5100   MachineFunction &MF = DAG.getMachineFunction();
5101   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5102   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5103   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5104                                StackSlot,
5105                                PseudoSourceValue::getFixedStack(SSFI), 0);
5106   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5107 }
5108
5109 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5110                                      SDValue StackSlot,
5111                                      SelectionDAG &DAG) {
5112   // Build the FILD
5113   DebugLoc dl = Op.getDebugLoc();
5114   SDVTList Tys;
5115   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5116   if (useSSE)
5117     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5118   else
5119     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5120   SmallVector<SDValue, 8> Ops;
5121   Ops.push_back(Chain);
5122   Ops.push_back(StackSlot);
5123   Ops.push_back(DAG.getValueType(SrcVT));
5124   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5125                                  Tys, &Ops[0], Ops.size());
5126
5127   if (useSSE) {
5128     Chain = Result.getValue(1);
5129     SDValue InFlag = Result.getValue(2);
5130
5131     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5132     // shouldn't be necessary except that RFP cannot be live across
5133     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5134     MachineFunction &MF = DAG.getMachineFunction();
5135     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5136     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5137     Tys = DAG.getVTList(MVT::Other);
5138     SmallVector<SDValue, 8> Ops;
5139     Ops.push_back(Chain);
5140     Ops.push_back(Result);
5141     Ops.push_back(StackSlot);
5142     Ops.push_back(DAG.getValueType(Op.getValueType()));
5143     Ops.push_back(InFlag);
5144     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
5145     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5146                          PseudoSourceValue::getFixedStack(SSFI), 0);
5147   }
5148
5149   return Result;
5150 }
5151
5152 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5153 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5154   // This algorithm is not obvious. Here it is in C code, more or less:
5155   /*
5156     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5157       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5158       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5159
5160       // Copy ints to xmm registers.
5161       __m128i xh = _mm_cvtsi32_si128( hi );
5162       __m128i xl = _mm_cvtsi32_si128( lo );
5163
5164       // Combine into low half of a single xmm register.
5165       __m128i x = _mm_unpacklo_epi32( xh, xl );
5166       __m128d d;
5167       double sd;
5168
5169       // Merge in appropriate exponents to give the integer bits the right
5170       // magnitude.
5171       x = _mm_unpacklo_epi32( x, exp );
5172
5173       // Subtract away the biases to deal with the IEEE-754 double precision
5174       // implicit 1.
5175       d = _mm_sub_pd( (__m128d) x, bias );
5176
5177       // All conversions up to here are exact. The correctly rounded result is
5178       // calculated using the current rounding mode using the following
5179       // horizontal add.
5180       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5181       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5182                                 // store doesn't really need to be here (except
5183                                 // maybe to zero the other double)
5184       return sd;
5185     }
5186   */
5187
5188   DebugLoc dl = Op.getDebugLoc();
5189   LLVMContext *Context = DAG.getContext();
5190
5191   // Build some magic constants.
5192   std::vector<Constant*> CV0;
5193   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5194   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5195   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5196   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5197   Constant *C0 = ConstantVector::get(CV0);
5198   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5199
5200   std::vector<Constant*> CV1;
5201   CV1.push_back(
5202     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5203   CV1.push_back(
5204     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5205   Constant *C1 = ConstantVector::get(CV1);
5206   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5207
5208   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5209                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5210                                         Op.getOperand(0),
5211                                         DAG.getIntPtrConstant(1)));
5212   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5213                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5214                                         Op.getOperand(0),
5215                                         DAG.getIntPtrConstant(0)));
5216   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5217   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5218                               PseudoSourceValue::getConstantPool(), 0,
5219                               false, 16);
5220   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5221   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5222   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5223                               PseudoSourceValue::getConstantPool(), 0,
5224                               false, 16);
5225   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5226
5227   // Add the halves; easiest way is to swap them into another reg first.
5228   int ShufMask[2] = { 1, -1 };
5229   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5230                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5231   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5232   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5233                      DAG.getIntPtrConstant(0));
5234 }
5235
5236 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5237 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5238   DebugLoc dl = Op.getDebugLoc();
5239   // FP constant to bias correct the final result.
5240   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5241                                    MVT::f64);
5242
5243   // Load the 32-bit value into an XMM register.
5244   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5245                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5246                                          Op.getOperand(0),
5247                                          DAG.getIntPtrConstant(0)));
5248
5249   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5250                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5251                      DAG.getIntPtrConstant(0));
5252
5253   // Or the load with the bias.
5254   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5255                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5256                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5257                                                    MVT::v2f64, Load)),
5258                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5259                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5260                                                    MVT::v2f64, Bias)));
5261   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5262                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5263                    DAG.getIntPtrConstant(0));
5264
5265   // Subtract the bias.
5266   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5267
5268   // Handle final rounding.
5269   EVT DestVT = Op.getValueType();
5270
5271   if (DestVT.bitsLT(MVT::f64)) {
5272     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5273                        DAG.getIntPtrConstant(0));
5274   } else if (DestVT.bitsGT(MVT::f64)) {
5275     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5276   }
5277
5278   // Handle final rounding.
5279   return Sub;
5280 }
5281
5282 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5283   SDValue N0 = Op.getOperand(0);
5284   DebugLoc dl = Op.getDebugLoc();
5285
5286   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5287   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5288   // the optimization here.
5289   if (DAG.SignBitIsZero(N0))
5290     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5291
5292   EVT SrcVT = N0.getValueType();
5293   if (SrcVT == MVT::i64) {
5294     // We only handle SSE2 f64 target here; caller can expand the rest.
5295     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5296       return SDValue();
5297
5298     return LowerUINT_TO_FP_i64(Op, DAG);
5299   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5300     return LowerUINT_TO_FP_i32(Op, DAG);
5301   }
5302
5303   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5304
5305   // Make a 64-bit buffer, and use it to build an FILD.
5306   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5307   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5308   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5309                                    getPointerTy(), StackSlot, WordOff);
5310   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5311                                 StackSlot, NULL, 0);
5312   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5313                                 OffsetSlot, NULL, 0);
5314   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5315 }
5316
5317 std::pair<SDValue,SDValue> X86TargetLowering::
5318 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5319   DebugLoc dl = Op.getDebugLoc();
5320
5321   EVT DstTy = Op.getValueType();
5322
5323   if (!IsSigned) {
5324     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5325     DstTy = MVT::i64;
5326   }
5327
5328   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5329          DstTy.getSimpleVT() >= MVT::i16 &&
5330          "Unknown FP_TO_SINT to lower!");
5331
5332   // These are really Legal.
5333   if (DstTy == MVT::i32 &&
5334       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5335     return std::make_pair(SDValue(), SDValue());
5336   if (Subtarget->is64Bit() &&
5337       DstTy == MVT::i64 &&
5338       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5339     return std::make_pair(SDValue(), SDValue());
5340
5341   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5342   // stack slot.
5343   MachineFunction &MF = DAG.getMachineFunction();
5344   unsigned MemSize = DstTy.getSizeInBits()/8;
5345   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5346   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5347
5348   unsigned Opc;
5349   switch (DstTy.getSimpleVT().SimpleTy) {
5350   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5351   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5352   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5353   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5354   }
5355
5356   SDValue Chain = DAG.getEntryNode();
5357   SDValue Value = Op.getOperand(0);
5358   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5359     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5360     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5361                          PseudoSourceValue::getFixedStack(SSFI), 0);
5362     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5363     SDValue Ops[] = {
5364       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5365     };
5366     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5367     Chain = Value.getValue(1);
5368     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5369     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5370   }
5371
5372   // Build the FP_TO_INT*_IN_MEM
5373   SDValue Ops[] = { Chain, Value, StackSlot };
5374   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5375
5376   return std::make_pair(FIST, StackSlot);
5377 }
5378
5379 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5380   if (Op.getValueType().isVector()) {
5381     if (Op.getValueType() == MVT::v2i32 &&
5382         Op.getOperand(0).getValueType() == MVT::v2f64) {
5383       return Op;
5384     }
5385     return SDValue();
5386   }
5387
5388   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5389   SDValue FIST = Vals.first, StackSlot = Vals.second;
5390   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5391   if (FIST.getNode() == 0) return Op;
5392
5393   // Load the result.
5394   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5395                      FIST, StackSlot, NULL, 0);
5396 }
5397
5398 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5399   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5400   SDValue FIST = Vals.first, StackSlot = Vals.second;
5401   assert(FIST.getNode() && "Unexpected failure");
5402
5403   // Load the result.
5404   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5405                      FIST, StackSlot, NULL, 0);
5406 }
5407
5408 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5409   LLVMContext *Context = DAG.getContext();
5410   DebugLoc dl = Op.getDebugLoc();
5411   EVT VT = Op.getValueType();
5412   EVT EltVT = VT;
5413   if (VT.isVector())
5414     EltVT = VT.getVectorElementType();
5415   std::vector<Constant*> CV;
5416   if (EltVT == MVT::f64) {
5417     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5418     CV.push_back(C);
5419     CV.push_back(C);
5420   } else {
5421     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5422     CV.push_back(C);
5423     CV.push_back(C);
5424     CV.push_back(C);
5425     CV.push_back(C);
5426   }
5427   Constant *C = ConstantVector::get(CV);
5428   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5429   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5430                                PseudoSourceValue::getConstantPool(), 0,
5431                                false, 16);
5432   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5433 }
5434
5435 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5436   LLVMContext *Context = DAG.getContext();
5437   DebugLoc dl = Op.getDebugLoc();
5438   EVT VT = Op.getValueType();
5439   EVT EltVT = VT;
5440   if (VT.isVector())
5441     EltVT = VT.getVectorElementType();
5442   std::vector<Constant*> CV;
5443   if (EltVT == MVT::f64) {
5444     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5445     CV.push_back(C);
5446     CV.push_back(C);
5447   } else {
5448     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5449     CV.push_back(C);
5450     CV.push_back(C);
5451     CV.push_back(C);
5452     CV.push_back(C);
5453   }
5454   Constant *C = ConstantVector::get(CV);
5455   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5456   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5457                                PseudoSourceValue::getConstantPool(), 0,
5458                                false, 16);
5459   if (VT.isVector()) {
5460     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5461                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5462                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5463                                 Op.getOperand(0)),
5464                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5465   } else {
5466     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5467   }
5468 }
5469
5470 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5471   LLVMContext *Context = DAG.getContext();
5472   SDValue Op0 = Op.getOperand(0);
5473   SDValue Op1 = Op.getOperand(1);
5474   DebugLoc dl = Op.getDebugLoc();
5475   EVT VT = Op.getValueType();
5476   EVT SrcVT = Op1.getValueType();
5477
5478   // If second operand is smaller, extend it first.
5479   if (SrcVT.bitsLT(VT)) {
5480     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5481     SrcVT = VT;
5482   }
5483   // And if it is bigger, shrink it first.
5484   if (SrcVT.bitsGT(VT)) {
5485     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5486     SrcVT = VT;
5487   }
5488
5489   // At this point the operands and the result should have the same
5490   // type, and that won't be f80 since that is not custom lowered.
5491
5492   // First get the sign bit of second operand.
5493   std::vector<Constant*> CV;
5494   if (SrcVT == MVT::f64) {
5495     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5496     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5497   } else {
5498     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5499     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5500     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5501     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5502   }
5503   Constant *C = ConstantVector::get(CV);
5504   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5505   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5506                                 PseudoSourceValue::getConstantPool(), 0,
5507                                 false, 16);
5508   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5509
5510   // Shift sign bit right or left if the two operands have different types.
5511   if (SrcVT.bitsGT(VT)) {
5512     // Op0 is MVT::f32, Op1 is MVT::f64.
5513     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5514     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5515                           DAG.getConstant(32, MVT::i32));
5516     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5517     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5518                           DAG.getIntPtrConstant(0));
5519   }
5520
5521   // Clear first operand sign bit.
5522   CV.clear();
5523   if (VT == MVT::f64) {
5524     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5525     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5526   } else {
5527     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5528     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5529     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5530     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5531   }
5532   C = ConstantVector::get(CV);
5533   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5534   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5535                                 PseudoSourceValue::getConstantPool(), 0,
5536                                 false, 16);
5537   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5538
5539   // Or the value with the sign bit.
5540   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5541 }
5542
5543 /// Emit nodes that will be selected as "test Op0,Op0", or something
5544 /// equivalent.
5545 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5546                                     SelectionDAG &DAG) {
5547   DebugLoc dl = Op.getDebugLoc();
5548
5549   // CF and OF aren't always set the way we want. Determine which
5550   // of these we need.
5551   bool NeedCF = false;
5552   bool NeedOF = false;
5553   switch (X86CC) {
5554   case X86::COND_A: case X86::COND_AE:
5555   case X86::COND_B: case X86::COND_BE:
5556     NeedCF = true;
5557     break;
5558   case X86::COND_G: case X86::COND_GE:
5559   case X86::COND_L: case X86::COND_LE:
5560   case X86::COND_O: case X86::COND_NO:
5561     NeedOF = true;
5562     break;
5563   default: break;
5564   }
5565
5566   // See if we can use the EFLAGS value from the operand instead of
5567   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5568   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5569   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5570     unsigned Opcode = 0;
5571     unsigned NumOperands = 0;
5572     switch (Op.getNode()->getOpcode()) {
5573     case ISD::ADD:
5574       // Due to an isel shortcoming, be conservative if this add is likely to
5575       // be selected as part of a load-modify-store instruction. When the root
5576       // node in a match is a store, isel doesn't know how to remap non-chain
5577       // non-flag uses of other nodes in the match, such as the ADD in this
5578       // case. This leads to the ADD being left around and reselected, with
5579       // the result being two adds in the output.
5580       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5581            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5582         if (UI->getOpcode() == ISD::STORE)
5583           goto default_case;
5584       if (ConstantSDNode *C =
5585             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5586         // An add of one will be selected as an INC.
5587         if (C->getAPIntValue() == 1) {
5588           Opcode = X86ISD::INC;
5589           NumOperands = 1;
5590           break;
5591         }
5592         // An add of negative one (subtract of one) will be selected as a DEC.
5593         if (C->getAPIntValue().isAllOnesValue()) {
5594           Opcode = X86ISD::DEC;
5595           NumOperands = 1;
5596           break;
5597         }
5598       }
5599       // Otherwise use a regular EFLAGS-setting add.
5600       Opcode = X86ISD::ADD;
5601       NumOperands = 2;
5602       break;
5603     case ISD::AND: {
5604       // If the primary and result isn't used, don't bother using X86ISD::AND,
5605       // because a TEST instruction will be better.
5606       bool NonFlagUse = false;
5607       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5608            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5609         if (UI->getOpcode() != ISD::BRCOND &&
5610             UI->getOpcode() != ISD::SELECT &&
5611             UI->getOpcode() != ISD::SETCC) {
5612           NonFlagUse = true;
5613           break;
5614         }
5615       if (!NonFlagUse)
5616         break;
5617     }
5618     // FALL THROUGH
5619     case ISD::SUB:
5620     case ISD::OR:
5621     case ISD::XOR:
5622       // Due to the ISEL shortcoming noted above, be conservative if this op is
5623       // likely to be selected as part of a load-modify-store instruction.
5624       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5625            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5626         if (UI->getOpcode() == ISD::STORE)
5627           goto default_case;
5628       // Otherwise use a regular EFLAGS-setting instruction.
5629       switch (Op.getNode()->getOpcode()) {
5630       case ISD::SUB: Opcode = X86ISD::SUB; break;
5631       case ISD::OR:  Opcode = X86ISD::OR;  break;
5632       case ISD::XOR: Opcode = X86ISD::XOR; break;
5633       case ISD::AND: Opcode = X86ISD::AND; break;
5634       default: llvm_unreachable("unexpected operator!");
5635       }
5636       NumOperands = 2;
5637       break;
5638     case X86ISD::ADD:
5639     case X86ISD::SUB:
5640     case X86ISD::INC:
5641     case X86ISD::DEC:
5642     case X86ISD::OR:
5643     case X86ISD::XOR:
5644     case X86ISD::AND:
5645       return SDValue(Op.getNode(), 1);
5646     default:
5647     default_case:
5648       break;
5649     }
5650     if (Opcode != 0) {
5651       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5652       SmallVector<SDValue, 4> Ops;
5653       for (unsigned i = 0; i != NumOperands; ++i)
5654         Ops.push_back(Op.getOperand(i));
5655       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5656       DAG.ReplaceAllUsesWith(Op, New);
5657       return SDValue(New.getNode(), 1);
5658     }
5659   }
5660
5661   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5662   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5663                      DAG.getConstant(0, Op.getValueType()));
5664 }
5665
5666 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5667 /// equivalent.
5668 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5669                                    SelectionDAG &DAG) {
5670   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5671     if (C->getAPIntValue() == 0)
5672       return EmitTest(Op0, X86CC, DAG);
5673
5674   DebugLoc dl = Op0.getDebugLoc();
5675   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5676 }
5677
5678 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5679   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5680   SDValue Op0 = Op.getOperand(0);
5681   SDValue Op1 = Op.getOperand(1);
5682   DebugLoc dl = Op.getDebugLoc();
5683   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5684
5685   // Lower (X & (1 << N)) == 0 to BT(X, N).
5686   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5687   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5688   if (Op0.getOpcode() == ISD::AND &&
5689       Op0.hasOneUse() &&
5690       Op1.getOpcode() == ISD::Constant &&
5691       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5692       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5693     SDValue LHS, RHS;
5694     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5695       if (ConstantSDNode *Op010C =
5696             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5697         if (Op010C->getZExtValue() == 1) {
5698           LHS = Op0.getOperand(0);
5699           RHS = Op0.getOperand(1).getOperand(1);
5700         }
5701     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5702       if (ConstantSDNode *Op000C =
5703             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5704         if (Op000C->getZExtValue() == 1) {
5705           LHS = Op0.getOperand(1);
5706           RHS = Op0.getOperand(0).getOperand(1);
5707         }
5708     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5709       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5710       SDValue AndLHS = Op0.getOperand(0);
5711       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5712         LHS = AndLHS.getOperand(0);
5713         RHS = AndLHS.getOperand(1);
5714       }
5715     }
5716
5717     if (LHS.getNode()) {
5718       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5719       // instruction.  Since the shift amount is in-range-or-undefined, we know
5720       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5721       // the encoding for the i16 version is larger than the i32 version.
5722       if (LHS.getValueType() == MVT::i8)
5723         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5724
5725       // If the operand types disagree, extend the shift amount to match.  Since
5726       // BT ignores high bits (like shifts) we can use anyextend.
5727       if (LHS.getValueType() != RHS.getValueType())
5728         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5729
5730       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5731       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5732       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5733                          DAG.getConstant(Cond, MVT::i8), BT);
5734     }
5735   }
5736
5737   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5738   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5739   if (X86CC == X86::COND_INVALID)
5740     return SDValue();
5741
5742   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5743   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5744                      DAG.getConstant(X86CC, MVT::i8), Cond);
5745 }
5746
5747 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5748   SDValue Cond;
5749   SDValue Op0 = Op.getOperand(0);
5750   SDValue Op1 = Op.getOperand(1);
5751   SDValue CC = Op.getOperand(2);
5752   EVT VT = Op.getValueType();
5753   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5754   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5755   DebugLoc dl = Op.getDebugLoc();
5756
5757   if (isFP) {
5758     unsigned SSECC = 8;
5759     EVT VT0 = Op0.getValueType();
5760     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5761     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5762     bool Swap = false;
5763
5764     switch (SetCCOpcode) {
5765     default: break;
5766     case ISD::SETOEQ:
5767     case ISD::SETEQ:  SSECC = 0; break;
5768     case ISD::SETOGT:
5769     case ISD::SETGT: Swap = true; // Fallthrough
5770     case ISD::SETLT:
5771     case ISD::SETOLT: SSECC = 1; break;
5772     case ISD::SETOGE:
5773     case ISD::SETGE: Swap = true; // Fallthrough
5774     case ISD::SETLE:
5775     case ISD::SETOLE: SSECC = 2; break;
5776     case ISD::SETUO:  SSECC = 3; break;
5777     case ISD::SETUNE:
5778     case ISD::SETNE:  SSECC = 4; break;
5779     case ISD::SETULE: Swap = true;
5780     case ISD::SETUGE: SSECC = 5; break;
5781     case ISD::SETULT: Swap = true;
5782     case ISD::SETUGT: SSECC = 6; break;
5783     case ISD::SETO:   SSECC = 7; break;
5784     }
5785     if (Swap)
5786       std::swap(Op0, Op1);
5787
5788     // In the two special cases we can't handle, emit two comparisons.
5789     if (SSECC == 8) {
5790       if (SetCCOpcode == ISD::SETUEQ) {
5791         SDValue UNORD, EQ;
5792         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5793         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5794         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5795       }
5796       else if (SetCCOpcode == ISD::SETONE) {
5797         SDValue ORD, NEQ;
5798         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5799         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5800         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5801       }
5802       llvm_unreachable("Illegal FP comparison");
5803     }
5804     // Handle all other FP comparisons here.
5805     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5806   }
5807
5808   // We are handling one of the integer comparisons here.  Since SSE only has
5809   // GT and EQ comparisons for integer, swapping operands and multiple
5810   // operations may be required for some comparisons.
5811   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5812   bool Swap = false, Invert = false, FlipSigns = false;
5813
5814   switch (VT.getSimpleVT().SimpleTy) {
5815   default: break;
5816   case MVT::v8i8:
5817   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5818   case MVT::v4i16:
5819   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5820   case MVT::v2i32:
5821   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5822   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5823   }
5824
5825   switch (SetCCOpcode) {
5826   default: break;
5827   case ISD::SETNE:  Invert = true;
5828   case ISD::SETEQ:  Opc = EQOpc; break;
5829   case ISD::SETLT:  Swap = true;
5830   case ISD::SETGT:  Opc = GTOpc; break;
5831   case ISD::SETGE:  Swap = true;
5832   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5833   case ISD::SETULT: Swap = true;
5834   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5835   case ISD::SETUGE: Swap = true;
5836   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5837   }
5838   if (Swap)
5839     std::swap(Op0, Op1);
5840
5841   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5842   // bits of the inputs before performing those operations.
5843   if (FlipSigns) {
5844     EVT EltVT = VT.getVectorElementType();
5845     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5846                                       EltVT);
5847     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5848     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5849                                     SignBits.size());
5850     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5851     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5852   }
5853
5854   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5855
5856   // If the logical-not of the result is required, perform that now.
5857   if (Invert)
5858     Result = DAG.getNOT(dl, Result, VT);
5859
5860   return Result;
5861 }
5862
5863 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5864 static bool isX86LogicalCmp(SDValue Op) {
5865   unsigned Opc = Op.getNode()->getOpcode();
5866   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5867     return true;
5868   if (Op.getResNo() == 1 &&
5869       (Opc == X86ISD::ADD ||
5870        Opc == X86ISD::SUB ||
5871        Opc == X86ISD::SMUL ||
5872        Opc == X86ISD::UMUL ||
5873        Opc == X86ISD::INC ||
5874        Opc == X86ISD::DEC ||
5875        Opc == X86ISD::OR ||
5876        Opc == X86ISD::XOR ||
5877        Opc == X86ISD::AND))
5878     return true;
5879
5880   return false;
5881 }
5882
5883 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5884   bool addTest = true;
5885   SDValue Cond  = Op.getOperand(0);
5886   DebugLoc dl = Op.getDebugLoc();
5887   SDValue CC;
5888
5889   if (Cond.getOpcode() == ISD::SETCC) {
5890     SDValue NewCond = LowerSETCC(Cond, DAG);
5891     if (NewCond.getNode())
5892       Cond = NewCond;
5893   }
5894
5895   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5896   // setting operand in place of the X86ISD::SETCC.
5897   if (Cond.getOpcode() == X86ISD::SETCC) {
5898     CC = Cond.getOperand(0);
5899
5900     SDValue Cmp = Cond.getOperand(1);
5901     unsigned Opc = Cmp.getOpcode();
5902     EVT VT = Op.getValueType();
5903
5904     bool IllegalFPCMov = false;
5905     if (VT.isFloatingPoint() && !VT.isVector() &&
5906         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5907       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5908
5909     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5910         Opc == X86ISD::BT) { // FIXME
5911       Cond = Cmp;
5912       addTest = false;
5913     }
5914   }
5915
5916   if (addTest) {
5917     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5918     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5919   }
5920
5921   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5922   SmallVector<SDValue, 4> Ops;
5923   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5924   // condition is true.
5925   Ops.push_back(Op.getOperand(2));
5926   Ops.push_back(Op.getOperand(1));
5927   Ops.push_back(CC);
5928   Ops.push_back(Cond);
5929   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5930 }
5931
5932 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5933 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5934 // from the AND / OR.
5935 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5936   Opc = Op.getOpcode();
5937   if (Opc != ISD::OR && Opc != ISD::AND)
5938     return false;
5939   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5940           Op.getOperand(0).hasOneUse() &&
5941           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5942           Op.getOperand(1).hasOneUse());
5943 }
5944
5945 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5946 // 1 and that the SETCC node has a single use.
5947 static bool isXor1OfSetCC(SDValue Op) {
5948   if (Op.getOpcode() != ISD::XOR)
5949     return false;
5950   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5951   if (N1C && N1C->getAPIntValue() == 1) {
5952     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5953       Op.getOperand(0).hasOneUse();
5954   }
5955   return false;
5956 }
5957
5958 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5959   bool addTest = true;
5960   SDValue Chain = Op.getOperand(0);
5961   SDValue Cond  = Op.getOperand(1);
5962   SDValue Dest  = Op.getOperand(2);
5963   DebugLoc dl = Op.getDebugLoc();
5964   SDValue CC;
5965
5966   if (Cond.getOpcode() == ISD::SETCC) {
5967     SDValue NewCond = LowerSETCC(Cond, DAG);
5968     if (NewCond.getNode())
5969       Cond = NewCond;
5970   }
5971 #if 0
5972   // FIXME: LowerXALUO doesn't handle these!!
5973   else if (Cond.getOpcode() == X86ISD::ADD  ||
5974            Cond.getOpcode() == X86ISD::SUB  ||
5975            Cond.getOpcode() == X86ISD::SMUL ||
5976            Cond.getOpcode() == X86ISD::UMUL)
5977     Cond = LowerXALUO(Cond, DAG);
5978 #endif
5979
5980   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5981   // setting operand in place of the X86ISD::SETCC.
5982   if (Cond.getOpcode() == X86ISD::SETCC) {
5983     CC = Cond.getOperand(0);
5984
5985     SDValue Cmp = Cond.getOperand(1);
5986     unsigned Opc = Cmp.getOpcode();
5987     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5988     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5989       Cond = Cmp;
5990       addTest = false;
5991     } else {
5992       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5993       default: break;
5994       case X86::COND_O:
5995       case X86::COND_B:
5996         // These can only come from an arithmetic instruction with overflow,
5997         // e.g. SADDO, UADDO.
5998         Cond = Cond.getNode()->getOperand(1);
5999         addTest = false;
6000         break;
6001       }
6002     }
6003   } else {
6004     unsigned CondOpc;
6005     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6006       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6007       if (CondOpc == ISD::OR) {
6008         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6009         // two branches instead of an explicit OR instruction with a
6010         // separate test.
6011         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6012             isX86LogicalCmp(Cmp)) {
6013           CC = Cond.getOperand(0).getOperand(0);
6014           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6015                               Chain, Dest, CC, Cmp);
6016           CC = Cond.getOperand(1).getOperand(0);
6017           Cond = Cmp;
6018           addTest = false;
6019         }
6020       } else { // ISD::AND
6021         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6022         // two branches instead of an explicit AND instruction with a
6023         // separate test. However, we only do this if this block doesn't
6024         // have a fall-through edge, because this requires an explicit
6025         // jmp when the condition is false.
6026         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6027             isX86LogicalCmp(Cmp) &&
6028             Op.getNode()->hasOneUse()) {
6029           X86::CondCode CCode =
6030             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6031           CCode = X86::GetOppositeBranchCondition(CCode);
6032           CC = DAG.getConstant(CCode, MVT::i8);
6033           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6034           // Look for an unconditional branch following this conditional branch.
6035           // We need this because we need to reverse the successors in order
6036           // to implement FCMP_OEQ.
6037           if (User.getOpcode() == ISD::BR) {
6038             SDValue FalseBB = User.getOperand(1);
6039             SDValue NewBR =
6040               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6041             assert(NewBR == User);
6042             Dest = FalseBB;
6043
6044             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6045                                 Chain, Dest, CC, Cmp);
6046             X86::CondCode CCode =
6047               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6048             CCode = X86::GetOppositeBranchCondition(CCode);
6049             CC = DAG.getConstant(CCode, MVT::i8);
6050             Cond = Cmp;
6051             addTest = false;
6052           }
6053         }
6054       }
6055     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6056       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6057       // It should be transformed during dag combiner except when the condition
6058       // is set by a arithmetics with overflow node.
6059       X86::CondCode CCode =
6060         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6061       CCode = X86::GetOppositeBranchCondition(CCode);
6062       CC = DAG.getConstant(CCode, MVT::i8);
6063       Cond = Cond.getOperand(0).getOperand(1);
6064       addTest = false;
6065     }
6066   }
6067
6068   if (addTest) {
6069     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6070     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6071   }
6072   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6073                      Chain, Dest, CC, Cond);
6074 }
6075
6076
6077 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6078 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6079 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6080 // that the guard pages used by the OS virtual memory manager are allocated in
6081 // correct sequence.
6082 SDValue
6083 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6084                                            SelectionDAG &DAG) {
6085   assert(Subtarget->isTargetCygMing() &&
6086          "This should be used only on Cygwin/Mingw targets");
6087   DebugLoc dl = Op.getDebugLoc();
6088
6089   // Get the inputs.
6090   SDValue Chain = Op.getOperand(0);
6091   SDValue Size  = Op.getOperand(1);
6092   // FIXME: Ensure alignment here
6093
6094   SDValue Flag;
6095
6096   EVT IntPtr = getPointerTy();
6097   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6098
6099   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
6100
6101   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6102   Flag = Chain.getValue(1);
6103
6104   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6105   SDValue Ops[] = { Chain,
6106                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
6107                       DAG.getRegister(X86::EAX, IntPtr),
6108                       DAG.getRegister(X86StackPtr, SPTy),
6109                       Flag };
6110   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
6111   Flag = Chain.getValue(1);
6112
6113   Chain = DAG.getCALLSEQ_END(Chain,
6114                              DAG.getIntPtrConstant(0, true),
6115                              DAG.getIntPtrConstant(0, true),
6116                              Flag);
6117
6118   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6119
6120   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6121   return DAG.getMergeValues(Ops1, 2, dl);
6122 }
6123
6124 SDValue
6125 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6126                                            SDValue Chain,
6127                                            SDValue Dst, SDValue Src,
6128                                            SDValue Size, unsigned Align,
6129                                            const Value *DstSV,
6130                                            uint64_t DstSVOff) {
6131   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6132
6133   // If not DWORD aligned or size is more than the threshold, call the library.
6134   // The libc version is likely to be faster for these cases. It can use the
6135   // address value and run time information about the CPU.
6136   if ((Align & 3) != 0 ||
6137       !ConstantSize ||
6138       ConstantSize->getZExtValue() >
6139         getSubtarget()->getMaxInlineSizeThreshold()) {
6140     SDValue InFlag(0, 0);
6141
6142     // Check to see if there is a specialized entry-point for memory zeroing.
6143     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6144
6145     if (const char *bzeroEntry =  V &&
6146         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6147       EVT IntPtr = getPointerTy();
6148       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6149       TargetLowering::ArgListTy Args;
6150       TargetLowering::ArgListEntry Entry;
6151       Entry.Node = Dst;
6152       Entry.Ty = IntPtrTy;
6153       Args.push_back(Entry);
6154       Entry.Node = Size;
6155       Args.push_back(Entry);
6156       std::pair<SDValue,SDValue> CallResult =
6157         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6158                     false, false, false, false,
6159                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6160                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
6161       return CallResult.second;
6162     }
6163
6164     // Otherwise have the target-independent code call memset.
6165     return SDValue();
6166   }
6167
6168   uint64_t SizeVal = ConstantSize->getZExtValue();
6169   SDValue InFlag(0, 0);
6170   EVT AVT;
6171   SDValue Count;
6172   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6173   unsigned BytesLeft = 0;
6174   bool TwoRepStos = false;
6175   if (ValC) {
6176     unsigned ValReg;
6177     uint64_t Val = ValC->getZExtValue() & 255;
6178
6179     // If the value is a constant, then we can potentially use larger sets.
6180     switch (Align & 3) {
6181     case 2:   // WORD aligned
6182       AVT = MVT::i16;
6183       ValReg = X86::AX;
6184       Val = (Val << 8) | Val;
6185       break;
6186     case 0:  // DWORD aligned
6187       AVT = MVT::i32;
6188       ValReg = X86::EAX;
6189       Val = (Val << 8)  | Val;
6190       Val = (Val << 16) | Val;
6191       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6192         AVT = MVT::i64;
6193         ValReg = X86::RAX;
6194         Val = (Val << 32) | Val;
6195       }
6196       break;
6197     default:  // Byte aligned
6198       AVT = MVT::i8;
6199       ValReg = X86::AL;
6200       Count = DAG.getIntPtrConstant(SizeVal);
6201       break;
6202     }
6203
6204     if (AVT.bitsGT(MVT::i8)) {
6205       unsigned UBytes = AVT.getSizeInBits() / 8;
6206       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6207       BytesLeft = SizeVal % UBytes;
6208     }
6209
6210     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6211                               InFlag);
6212     InFlag = Chain.getValue(1);
6213   } else {
6214     AVT = MVT::i8;
6215     Count  = DAG.getIntPtrConstant(SizeVal);
6216     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6217     InFlag = Chain.getValue(1);
6218   }
6219
6220   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6221                                                               X86::ECX,
6222                             Count, InFlag);
6223   InFlag = Chain.getValue(1);
6224   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6225                                                               X86::EDI,
6226                             Dst, InFlag);
6227   InFlag = Chain.getValue(1);
6228
6229   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6230   SmallVector<SDValue, 8> Ops;
6231   Ops.push_back(Chain);
6232   Ops.push_back(DAG.getValueType(AVT));
6233   Ops.push_back(InFlag);
6234   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
6235
6236   if (TwoRepStos) {
6237     InFlag = Chain.getValue(1);
6238     Count  = Size;
6239     EVT CVT = Count.getValueType();
6240     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6241                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6242     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6243                                                              X86::ECX,
6244                               Left, InFlag);
6245     InFlag = Chain.getValue(1);
6246     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6247     Ops.clear();
6248     Ops.push_back(Chain);
6249     Ops.push_back(DAG.getValueType(MVT::i8));
6250     Ops.push_back(InFlag);
6251     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
6252   } else if (BytesLeft) {
6253     // Handle the last 1 - 7 bytes.
6254     unsigned Offset = SizeVal - BytesLeft;
6255     EVT AddrVT = Dst.getValueType();
6256     EVT SizeVT = Size.getValueType();
6257
6258     Chain = DAG.getMemset(Chain, dl,
6259                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6260                                       DAG.getConstant(Offset, AddrVT)),
6261                           Src,
6262                           DAG.getConstant(BytesLeft, SizeVT),
6263                           Align, DstSV, DstSVOff + Offset);
6264   }
6265
6266   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6267   return Chain;
6268 }
6269
6270 SDValue
6271 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6272                                       SDValue Chain, SDValue Dst, SDValue Src,
6273                                       SDValue Size, unsigned Align,
6274                                       bool AlwaysInline,
6275                                       const Value *DstSV, uint64_t DstSVOff,
6276                                       const Value *SrcSV, uint64_t SrcSVOff) {
6277   // This requires the copy size to be a constant, preferrably
6278   // within a subtarget-specific limit.
6279   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6280   if (!ConstantSize)
6281     return SDValue();
6282   uint64_t SizeVal = ConstantSize->getZExtValue();
6283   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6284     return SDValue();
6285
6286   /// If not DWORD aligned, call the library.
6287   if ((Align & 3) != 0)
6288     return SDValue();
6289
6290   // DWORD aligned
6291   EVT AVT = MVT::i32;
6292   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6293     AVT = MVT::i64;
6294
6295   unsigned UBytes = AVT.getSizeInBits() / 8;
6296   unsigned CountVal = SizeVal / UBytes;
6297   SDValue Count = DAG.getIntPtrConstant(CountVal);
6298   unsigned BytesLeft = SizeVal % UBytes;
6299
6300   SDValue InFlag(0, 0);
6301   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6302                                                               X86::ECX,
6303                             Count, InFlag);
6304   InFlag = Chain.getValue(1);
6305   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6306                                                              X86::EDI,
6307                             Dst, InFlag);
6308   InFlag = Chain.getValue(1);
6309   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6310                                                               X86::ESI,
6311                             Src, InFlag);
6312   InFlag = Chain.getValue(1);
6313
6314   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6315   SmallVector<SDValue, 8> Ops;
6316   Ops.push_back(Chain);
6317   Ops.push_back(DAG.getValueType(AVT));
6318   Ops.push_back(InFlag);
6319   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
6320
6321   SmallVector<SDValue, 4> Results;
6322   Results.push_back(RepMovs);
6323   if (BytesLeft) {
6324     // Handle the last 1 - 7 bytes.
6325     unsigned Offset = SizeVal - BytesLeft;
6326     EVT DstVT = Dst.getValueType();
6327     EVT SrcVT = Src.getValueType();
6328     EVT SizeVT = Size.getValueType();
6329     Results.push_back(DAG.getMemcpy(Chain, dl,
6330                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6331                                                 DAG.getConstant(Offset, DstVT)),
6332                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6333                                                 DAG.getConstant(Offset, SrcVT)),
6334                                     DAG.getConstant(BytesLeft, SizeVT),
6335                                     Align, AlwaysInline,
6336                                     DstSV, DstSVOff + Offset,
6337                                     SrcSV, SrcSVOff + Offset));
6338   }
6339
6340   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6341                      &Results[0], Results.size());
6342 }
6343
6344 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6345   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6346   DebugLoc dl = Op.getDebugLoc();
6347
6348   if (!Subtarget->is64Bit()) {
6349     // vastart just stores the address of the VarArgsFrameIndex slot into the
6350     // memory location argument.
6351     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6352     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6353   }
6354
6355   // __va_list_tag:
6356   //   gp_offset         (0 - 6 * 8)
6357   //   fp_offset         (48 - 48 + 8 * 16)
6358   //   overflow_arg_area (point to parameters coming in memory).
6359   //   reg_save_area
6360   SmallVector<SDValue, 8> MemOps;
6361   SDValue FIN = Op.getOperand(1);
6362   // Store gp_offset
6363   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6364                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6365                                  FIN, SV, 0);
6366   MemOps.push_back(Store);
6367
6368   // Store fp_offset
6369   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6370                     FIN, DAG.getIntPtrConstant(4));
6371   Store = DAG.getStore(Op.getOperand(0), dl,
6372                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6373                        FIN, SV, 0);
6374   MemOps.push_back(Store);
6375
6376   // Store ptr to overflow_arg_area
6377   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6378                     FIN, DAG.getIntPtrConstant(4));
6379   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6380   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6381   MemOps.push_back(Store);
6382
6383   // Store ptr to reg_save_area.
6384   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6385                     FIN, DAG.getIntPtrConstant(8));
6386   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6387   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6388   MemOps.push_back(Store);
6389   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6390                      &MemOps[0], MemOps.size());
6391 }
6392
6393 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6394   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6395   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6396   SDValue Chain = Op.getOperand(0);
6397   SDValue SrcPtr = Op.getOperand(1);
6398   SDValue SrcSV = Op.getOperand(2);
6399
6400   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6401   return SDValue();
6402 }
6403
6404 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6405   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6406   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6407   SDValue Chain = Op.getOperand(0);
6408   SDValue DstPtr = Op.getOperand(1);
6409   SDValue SrcPtr = Op.getOperand(2);
6410   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6411   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6412   DebugLoc dl = Op.getDebugLoc();
6413
6414   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6415                        DAG.getIntPtrConstant(24), 8, false,
6416                        DstSV, 0, SrcSV, 0);
6417 }
6418
6419 SDValue
6420 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6421   DebugLoc dl = Op.getDebugLoc();
6422   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6423   switch (IntNo) {
6424   default: return SDValue();    // Don't custom lower most intrinsics.
6425   // Comparison intrinsics.
6426   case Intrinsic::x86_sse_comieq_ss:
6427   case Intrinsic::x86_sse_comilt_ss:
6428   case Intrinsic::x86_sse_comile_ss:
6429   case Intrinsic::x86_sse_comigt_ss:
6430   case Intrinsic::x86_sse_comige_ss:
6431   case Intrinsic::x86_sse_comineq_ss:
6432   case Intrinsic::x86_sse_ucomieq_ss:
6433   case Intrinsic::x86_sse_ucomilt_ss:
6434   case Intrinsic::x86_sse_ucomile_ss:
6435   case Intrinsic::x86_sse_ucomigt_ss:
6436   case Intrinsic::x86_sse_ucomige_ss:
6437   case Intrinsic::x86_sse_ucomineq_ss:
6438   case Intrinsic::x86_sse2_comieq_sd:
6439   case Intrinsic::x86_sse2_comilt_sd:
6440   case Intrinsic::x86_sse2_comile_sd:
6441   case Intrinsic::x86_sse2_comigt_sd:
6442   case Intrinsic::x86_sse2_comige_sd:
6443   case Intrinsic::x86_sse2_comineq_sd:
6444   case Intrinsic::x86_sse2_ucomieq_sd:
6445   case Intrinsic::x86_sse2_ucomilt_sd:
6446   case Intrinsic::x86_sse2_ucomile_sd:
6447   case Intrinsic::x86_sse2_ucomigt_sd:
6448   case Intrinsic::x86_sse2_ucomige_sd:
6449   case Intrinsic::x86_sse2_ucomineq_sd: {
6450     unsigned Opc = 0;
6451     ISD::CondCode CC = ISD::SETCC_INVALID;
6452     switch (IntNo) {
6453     default: break;
6454     case Intrinsic::x86_sse_comieq_ss:
6455     case Intrinsic::x86_sse2_comieq_sd:
6456       Opc = X86ISD::COMI;
6457       CC = ISD::SETEQ;
6458       break;
6459     case Intrinsic::x86_sse_comilt_ss:
6460     case Intrinsic::x86_sse2_comilt_sd:
6461       Opc = X86ISD::COMI;
6462       CC = ISD::SETLT;
6463       break;
6464     case Intrinsic::x86_sse_comile_ss:
6465     case Intrinsic::x86_sse2_comile_sd:
6466       Opc = X86ISD::COMI;
6467       CC = ISD::SETLE;
6468       break;
6469     case Intrinsic::x86_sse_comigt_ss:
6470     case Intrinsic::x86_sse2_comigt_sd:
6471       Opc = X86ISD::COMI;
6472       CC = ISD::SETGT;
6473       break;
6474     case Intrinsic::x86_sse_comige_ss:
6475     case Intrinsic::x86_sse2_comige_sd:
6476       Opc = X86ISD::COMI;
6477       CC = ISD::SETGE;
6478       break;
6479     case Intrinsic::x86_sse_comineq_ss:
6480     case Intrinsic::x86_sse2_comineq_sd:
6481       Opc = X86ISD::COMI;
6482       CC = ISD::SETNE;
6483       break;
6484     case Intrinsic::x86_sse_ucomieq_ss:
6485     case Intrinsic::x86_sse2_ucomieq_sd:
6486       Opc = X86ISD::UCOMI;
6487       CC = ISD::SETEQ;
6488       break;
6489     case Intrinsic::x86_sse_ucomilt_ss:
6490     case Intrinsic::x86_sse2_ucomilt_sd:
6491       Opc = X86ISD::UCOMI;
6492       CC = ISD::SETLT;
6493       break;
6494     case Intrinsic::x86_sse_ucomile_ss:
6495     case Intrinsic::x86_sse2_ucomile_sd:
6496       Opc = X86ISD::UCOMI;
6497       CC = ISD::SETLE;
6498       break;
6499     case Intrinsic::x86_sse_ucomigt_ss:
6500     case Intrinsic::x86_sse2_ucomigt_sd:
6501       Opc = X86ISD::UCOMI;
6502       CC = ISD::SETGT;
6503       break;
6504     case Intrinsic::x86_sse_ucomige_ss:
6505     case Intrinsic::x86_sse2_ucomige_sd:
6506       Opc = X86ISD::UCOMI;
6507       CC = ISD::SETGE;
6508       break;
6509     case Intrinsic::x86_sse_ucomineq_ss:
6510     case Intrinsic::x86_sse2_ucomineq_sd:
6511       Opc = X86ISD::UCOMI;
6512       CC = ISD::SETNE;
6513       break;
6514     }
6515
6516     SDValue LHS = Op.getOperand(1);
6517     SDValue RHS = Op.getOperand(2);
6518     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6519     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6520     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6521     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6522                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6523     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6524   }
6525   // ptest intrinsics. The intrinsic these come from are designed to return
6526   // an integer value, not just an instruction so lower it to the ptest
6527   // pattern and a setcc for the result.
6528   case Intrinsic::x86_sse41_ptestz:
6529   case Intrinsic::x86_sse41_ptestc:
6530   case Intrinsic::x86_sse41_ptestnzc:{
6531     unsigned X86CC = 0;
6532     switch (IntNo) {
6533     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6534     case Intrinsic::x86_sse41_ptestz:
6535       // ZF = 1
6536       X86CC = X86::COND_E;
6537       break;
6538     case Intrinsic::x86_sse41_ptestc:
6539       // CF = 1
6540       X86CC = X86::COND_B;
6541       break;
6542     case Intrinsic::x86_sse41_ptestnzc:
6543       // ZF and CF = 0
6544       X86CC = X86::COND_A;
6545       break;
6546     }
6547
6548     SDValue LHS = Op.getOperand(1);
6549     SDValue RHS = Op.getOperand(2);
6550     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6551     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6552     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6553     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6554   }
6555
6556   // Fix vector shift instructions where the last operand is a non-immediate
6557   // i32 value.
6558   case Intrinsic::x86_sse2_pslli_w:
6559   case Intrinsic::x86_sse2_pslli_d:
6560   case Intrinsic::x86_sse2_pslli_q:
6561   case Intrinsic::x86_sse2_psrli_w:
6562   case Intrinsic::x86_sse2_psrli_d:
6563   case Intrinsic::x86_sse2_psrli_q:
6564   case Intrinsic::x86_sse2_psrai_w:
6565   case Intrinsic::x86_sse2_psrai_d:
6566   case Intrinsic::x86_mmx_pslli_w:
6567   case Intrinsic::x86_mmx_pslli_d:
6568   case Intrinsic::x86_mmx_pslli_q:
6569   case Intrinsic::x86_mmx_psrli_w:
6570   case Intrinsic::x86_mmx_psrli_d:
6571   case Intrinsic::x86_mmx_psrli_q:
6572   case Intrinsic::x86_mmx_psrai_w:
6573   case Intrinsic::x86_mmx_psrai_d: {
6574     SDValue ShAmt = Op.getOperand(2);
6575     if (isa<ConstantSDNode>(ShAmt))
6576       return SDValue();
6577
6578     unsigned NewIntNo = 0;
6579     EVT ShAmtVT = MVT::v4i32;
6580     switch (IntNo) {
6581     case Intrinsic::x86_sse2_pslli_w:
6582       NewIntNo = Intrinsic::x86_sse2_psll_w;
6583       break;
6584     case Intrinsic::x86_sse2_pslli_d:
6585       NewIntNo = Intrinsic::x86_sse2_psll_d;
6586       break;
6587     case Intrinsic::x86_sse2_pslli_q:
6588       NewIntNo = Intrinsic::x86_sse2_psll_q;
6589       break;
6590     case Intrinsic::x86_sse2_psrli_w:
6591       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6592       break;
6593     case Intrinsic::x86_sse2_psrli_d:
6594       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6595       break;
6596     case Intrinsic::x86_sse2_psrli_q:
6597       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6598       break;
6599     case Intrinsic::x86_sse2_psrai_w:
6600       NewIntNo = Intrinsic::x86_sse2_psra_w;
6601       break;
6602     case Intrinsic::x86_sse2_psrai_d:
6603       NewIntNo = Intrinsic::x86_sse2_psra_d;
6604       break;
6605     default: {
6606       ShAmtVT = MVT::v2i32;
6607       switch (IntNo) {
6608       case Intrinsic::x86_mmx_pslli_w:
6609         NewIntNo = Intrinsic::x86_mmx_psll_w;
6610         break;
6611       case Intrinsic::x86_mmx_pslli_d:
6612         NewIntNo = Intrinsic::x86_mmx_psll_d;
6613         break;
6614       case Intrinsic::x86_mmx_pslli_q:
6615         NewIntNo = Intrinsic::x86_mmx_psll_q;
6616         break;
6617       case Intrinsic::x86_mmx_psrli_w:
6618         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6619         break;
6620       case Intrinsic::x86_mmx_psrli_d:
6621         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6622         break;
6623       case Intrinsic::x86_mmx_psrli_q:
6624         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6625         break;
6626       case Intrinsic::x86_mmx_psrai_w:
6627         NewIntNo = Intrinsic::x86_mmx_psra_w;
6628         break;
6629       case Intrinsic::x86_mmx_psrai_d:
6630         NewIntNo = Intrinsic::x86_mmx_psra_d;
6631         break;
6632       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6633       }
6634       break;
6635     }
6636     }
6637
6638     // The vector shift intrinsics with scalars uses 32b shift amounts but
6639     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6640     // to be zero.
6641     SDValue ShOps[4];
6642     ShOps[0] = ShAmt;
6643     ShOps[1] = DAG.getConstant(0, MVT::i32);
6644     if (ShAmtVT == MVT::v4i32) {
6645       ShOps[2] = DAG.getUNDEF(MVT::i32);
6646       ShOps[3] = DAG.getUNDEF(MVT::i32);
6647       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6648     } else {
6649       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6650     }
6651
6652     EVT VT = Op.getValueType();
6653     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6654     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6655                        DAG.getConstant(NewIntNo, MVT::i32),
6656                        Op.getOperand(1), ShAmt);
6657   }
6658   }
6659 }
6660
6661 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6662   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6663   DebugLoc dl = Op.getDebugLoc();
6664
6665   if (Depth > 0) {
6666     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6667     SDValue Offset =
6668       DAG.getConstant(TD->getPointerSize(),
6669                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6670     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6671                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6672                                    FrameAddr, Offset),
6673                        NULL, 0);
6674   }
6675
6676   // Just load the return address.
6677   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6678   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6679                      RetAddrFI, NULL, 0);
6680 }
6681
6682 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6683   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6684   MFI->setFrameAddressIsTaken(true);
6685   EVT VT = Op.getValueType();
6686   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6687   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6688   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6689   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6690   while (Depth--)
6691     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6692   return FrameAddr;
6693 }
6694
6695 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6696                                                      SelectionDAG &DAG) {
6697   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6698 }
6699
6700 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6701 {
6702   MachineFunction &MF = DAG.getMachineFunction();
6703   SDValue Chain     = Op.getOperand(0);
6704   SDValue Offset    = Op.getOperand(1);
6705   SDValue Handler   = Op.getOperand(2);
6706   DebugLoc dl       = Op.getDebugLoc();
6707
6708   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6709                                   getPointerTy());
6710   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6711
6712   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6713                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6714   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6715   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6716   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6717   MF.getRegInfo().addLiveOut(StoreAddrReg);
6718
6719   return DAG.getNode(X86ISD::EH_RETURN, dl,
6720                      MVT::Other,
6721                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6722 }
6723
6724 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6725                                              SelectionDAG &DAG) {
6726   SDValue Root = Op.getOperand(0);
6727   SDValue Trmp = Op.getOperand(1); // trampoline
6728   SDValue FPtr = Op.getOperand(2); // nested function
6729   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6730   DebugLoc dl  = Op.getDebugLoc();
6731
6732   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6733
6734   const X86InstrInfo *TII =
6735     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6736
6737   if (Subtarget->is64Bit()) {
6738     SDValue OutChains[6];
6739
6740     // Large code-model.
6741
6742     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6743     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6744
6745     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6746     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6747
6748     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6749
6750     // Load the pointer to the nested function into R11.
6751     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6752     SDValue Addr = Trmp;
6753     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6754                                 Addr, TrmpAddr, 0);
6755
6756     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6757                        DAG.getConstant(2, MVT::i64));
6758     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6759
6760     // Load the 'nest' parameter value into R10.
6761     // R10 is specified in X86CallingConv.td
6762     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6763     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6764                        DAG.getConstant(10, MVT::i64));
6765     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6766                                 Addr, TrmpAddr, 10);
6767
6768     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6769                        DAG.getConstant(12, MVT::i64));
6770     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6771
6772     // Jump to the nested function.
6773     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6774     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6775                        DAG.getConstant(20, MVT::i64));
6776     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6777                                 Addr, TrmpAddr, 20);
6778
6779     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6780     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6781                        DAG.getConstant(22, MVT::i64));
6782     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6783                                 TrmpAddr, 22);
6784
6785     SDValue Ops[] =
6786       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6787     return DAG.getMergeValues(Ops, 2, dl);
6788   } else {
6789     const Function *Func =
6790       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6791     CallingConv::ID CC = Func->getCallingConv();
6792     unsigned NestReg;
6793
6794     switch (CC) {
6795     default:
6796       llvm_unreachable("Unsupported calling convention");
6797     case CallingConv::C:
6798     case CallingConv::X86_StdCall: {
6799       // Pass 'nest' parameter in ECX.
6800       // Must be kept in sync with X86CallingConv.td
6801       NestReg = X86::ECX;
6802
6803       // Check that ECX wasn't needed by an 'inreg' parameter.
6804       const FunctionType *FTy = Func->getFunctionType();
6805       const AttrListPtr &Attrs = Func->getAttributes();
6806
6807       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6808         unsigned InRegCount = 0;
6809         unsigned Idx = 1;
6810
6811         for (FunctionType::param_iterator I = FTy->param_begin(),
6812              E = FTy->param_end(); I != E; ++I, ++Idx)
6813           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6814             // FIXME: should only count parameters that are lowered to integers.
6815             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6816
6817         if (InRegCount > 2) {
6818           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6819         }
6820       }
6821       break;
6822     }
6823     case CallingConv::X86_FastCall:
6824     case CallingConv::Fast:
6825       // Pass 'nest' parameter in EAX.
6826       // Must be kept in sync with X86CallingConv.td
6827       NestReg = X86::EAX;
6828       break;
6829     }
6830
6831     SDValue OutChains[4];
6832     SDValue Addr, Disp;
6833
6834     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6835                        DAG.getConstant(10, MVT::i32));
6836     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6837
6838     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6839     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6840     OutChains[0] = DAG.getStore(Root, dl,
6841                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6842                                 Trmp, TrmpAddr, 0);
6843
6844     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6845                        DAG.getConstant(1, MVT::i32));
6846     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6847
6848     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6849     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6850                        DAG.getConstant(5, MVT::i32));
6851     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6852                                 TrmpAddr, 5, false, 1);
6853
6854     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6855                        DAG.getConstant(6, MVT::i32));
6856     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6857
6858     SDValue Ops[] =
6859       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6860     return DAG.getMergeValues(Ops, 2, dl);
6861   }
6862 }
6863
6864 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6865   /*
6866    The rounding mode is in bits 11:10 of FPSR, and has the following
6867    settings:
6868      00 Round to nearest
6869      01 Round to -inf
6870      10 Round to +inf
6871      11 Round to 0
6872
6873   FLT_ROUNDS, on the other hand, expects the following:
6874     -1 Undefined
6875      0 Round to 0
6876      1 Round to nearest
6877      2 Round to +inf
6878      3 Round to -inf
6879
6880   To perform the conversion, we do:
6881     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6882   */
6883
6884   MachineFunction &MF = DAG.getMachineFunction();
6885   const TargetMachine &TM = MF.getTarget();
6886   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6887   unsigned StackAlignment = TFI.getStackAlignment();
6888   EVT VT = Op.getValueType();
6889   DebugLoc dl = Op.getDebugLoc();
6890
6891   // Save FP Control Word to stack slot
6892   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
6893   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6894
6895   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6896                               DAG.getEntryNode(), StackSlot);
6897
6898   // Load FP Control Word from stack slot
6899   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6900
6901   // Transform as necessary
6902   SDValue CWD1 =
6903     DAG.getNode(ISD::SRL, dl, MVT::i16,
6904                 DAG.getNode(ISD::AND, dl, MVT::i16,
6905                             CWD, DAG.getConstant(0x800, MVT::i16)),
6906                 DAG.getConstant(11, MVT::i8));
6907   SDValue CWD2 =
6908     DAG.getNode(ISD::SRL, dl, MVT::i16,
6909                 DAG.getNode(ISD::AND, dl, MVT::i16,
6910                             CWD, DAG.getConstant(0x400, MVT::i16)),
6911                 DAG.getConstant(9, MVT::i8));
6912
6913   SDValue RetVal =
6914     DAG.getNode(ISD::AND, dl, MVT::i16,
6915                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6916                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6917                             DAG.getConstant(1, MVT::i16)),
6918                 DAG.getConstant(3, MVT::i16));
6919
6920
6921   return DAG.getNode((VT.getSizeInBits() < 16 ?
6922                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6923 }
6924
6925 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6926   EVT VT = Op.getValueType();
6927   EVT OpVT = VT;
6928   unsigned NumBits = VT.getSizeInBits();
6929   DebugLoc dl = Op.getDebugLoc();
6930
6931   Op = Op.getOperand(0);
6932   if (VT == MVT::i8) {
6933     // Zero extend to i32 since there is not an i8 bsr.
6934     OpVT = MVT::i32;
6935     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6936   }
6937
6938   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6939   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6940   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6941
6942   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6943   SmallVector<SDValue, 4> Ops;
6944   Ops.push_back(Op);
6945   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6946   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6947   Ops.push_back(Op.getValue(1));
6948   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6949
6950   // Finally xor with NumBits-1.
6951   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6952
6953   if (VT == MVT::i8)
6954     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6955   return Op;
6956 }
6957
6958 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6959   EVT VT = Op.getValueType();
6960   EVT OpVT = VT;
6961   unsigned NumBits = VT.getSizeInBits();
6962   DebugLoc dl = Op.getDebugLoc();
6963
6964   Op = Op.getOperand(0);
6965   if (VT == MVT::i8) {
6966     OpVT = MVT::i32;
6967     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6968   }
6969
6970   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6971   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6972   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6973
6974   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6975   SmallVector<SDValue, 4> Ops;
6976   Ops.push_back(Op);
6977   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6978   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6979   Ops.push_back(Op.getValue(1));
6980   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6981
6982   if (VT == MVT::i8)
6983     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6984   return Op;
6985 }
6986
6987 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6988   EVT VT = Op.getValueType();
6989   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6990   DebugLoc dl = Op.getDebugLoc();
6991
6992   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6993   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6994   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6995   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6996   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6997   //
6998   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6999   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7000   //  return AloBlo + AloBhi + AhiBlo;
7001
7002   SDValue A = Op.getOperand(0);
7003   SDValue B = Op.getOperand(1);
7004
7005   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7006                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7007                        A, DAG.getConstant(32, MVT::i32));
7008   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7009                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7010                        B, DAG.getConstant(32, MVT::i32));
7011   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7012                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7013                        A, B);
7014   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7015                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7016                        A, Bhi);
7017   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7018                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7019                        Ahi, B);
7020   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7021                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7022                        AloBhi, DAG.getConstant(32, MVT::i32));
7023   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7024                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7025                        AhiBlo, DAG.getConstant(32, MVT::i32));
7026   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7027   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7028   return Res;
7029 }
7030
7031
7032 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7033   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7034   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7035   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7036   // has only one use.
7037   SDNode *N = Op.getNode();
7038   SDValue LHS = N->getOperand(0);
7039   SDValue RHS = N->getOperand(1);
7040   unsigned BaseOp = 0;
7041   unsigned Cond = 0;
7042   DebugLoc dl = Op.getDebugLoc();
7043
7044   switch (Op.getOpcode()) {
7045   default: llvm_unreachable("Unknown ovf instruction!");
7046   case ISD::SADDO:
7047     // A subtract of one will be selected as a INC. Note that INC doesn't
7048     // set CF, so we can't do this for UADDO.
7049     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7050       if (C->getAPIntValue() == 1) {
7051         BaseOp = X86ISD::INC;
7052         Cond = X86::COND_O;
7053         break;
7054       }
7055     BaseOp = X86ISD::ADD;
7056     Cond = X86::COND_O;
7057     break;
7058   case ISD::UADDO:
7059     BaseOp = X86ISD::ADD;
7060     Cond = X86::COND_B;
7061     break;
7062   case ISD::SSUBO:
7063     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7064     // set CF, so we can't do this for USUBO.
7065     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7066       if (C->getAPIntValue() == 1) {
7067         BaseOp = X86ISD::DEC;
7068         Cond = X86::COND_O;
7069         break;
7070       }
7071     BaseOp = X86ISD::SUB;
7072     Cond = X86::COND_O;
7073     break;
7074   case ISD::USUBO:
7075     BaseOp = X86ISD::SUB;
7076     Cond = X86::COND_B;
7077     break;
7078   case ISD::SMULO:
7079     BaseOp = X86ISD::SMUL;
7080     Cond = X86::COND_O;
7081     break;
7082   case ISD::UMULO:
7083     BaseOp = X86ISD::UMUL;
7084     Cond = X86::COND_B;
7085     break;
7086   }
7087
7088   // Also sets EFLAGS.
7089   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7090   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7091
7092   SDValue SetCC =
7093     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7094                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7095
7096   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7097   return Sum;
7098 }
7099
7100 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7101   EVT T = Op.getValueType();
7102   DebugLoc dl = Op.getDebugLoc();
7103   unsigned Reg = 0;
7104   unsigned size = 0;
7105   switch(T.getSimpleVT().SimpleTy) {
7106   default:
7107     assert(false && "Invalid value type!");
7108   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7109   case MVT::i16: Reg = X86::AX;  size = 2; break;
7110   case MVT::i32: Reg = X86::EAX; size = 4; break;
7111   case MVT::i64:
7112     assert(Subtarget->is64Bit() && "Node not type legal!");
7113     Reg = X86::RAX; size = 8;
7114     break;
7115   }
7116   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7117                                     Op.getOperand(2), SDValue());
7118   SDValue Ops[] = { cpIn.getValue(0),
7119                     Op.getOperand(1),
7120                     Op.getOperand(3),
7121                     DAG.getTargetConstant(size, MVT::i8),
7122                     cpIn.getValue(1) };
7123   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7124   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7125   SDValue cpOut =
7126     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7127   return cpOut;
7128 }
7129
7130 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7131                                                  SelectionDAG &DAG) {
7132   assert(Subtarget->is64Bit() && "Result not type legalized?");
7133   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7134   SDValue TheChain = Op.getOperand(0);
7135   DebugLoc dl = Op.getDebugLoc();
7136   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7137   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7138   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7139                                    rax.getValue(2));
7140   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7141                             DAG.getConstant(32, MVT::i8));
7142   SDValue Ops[] = {
7143     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7144     rdx.getValue(1)
7145   };
7146   return DAG.getMergeValues(Ops, 2, dl);
7147 }
7148
7149 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7150   SDNode *Node = Op.getNode();
7151   DebugLoc dl = Node->getDebugLoc();
7152   EVT T = Node->getValueType(0);
7153   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7154                               DAG.getConstant(0, T), Node->getOperand(2));
7155   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7156                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7157                        Node->getOperand(0),
7158                        Node->getOperand(1), negOp,
7159                        cast<AtomicSDNode>(Node)->getSrcValue(),
7160                        cast<AtomicSDNode>(Node)->getAlignment());
7161 }
7162
7163 /// LowerOperation - Provide custom lowering hooks for some operations.
7164 ///
7165 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7166   switch (Op.getOpcode()) {
7167   default: llvm_unreachable("Should not custom lower this!");
7168   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7169   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7170   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7171   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7172   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7173   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7174   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7175   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7176   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7177   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7178   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7179   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7180   case ISD::SHL_PARTS:
7181   case ISD::SRA_PARTS:
7182   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7183   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7184   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7185   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7186   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7187   case ISD::FABS:               return LowerFABS(Op, DAG);
7188   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7189   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7190   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7191   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7192   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7193   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7194   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7195   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7196   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7197   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7198   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7199   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7200   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7201   case ISD::FRAME_TO_ARGS_OFFSET:
7202                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7203   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7204   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7205   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7206   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7207   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7208   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7209   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7210   case ISD::SADDO:
7211   case ISD::UADDO:
7212   case ISD::SSUBO:
7213   case ISD::USUBO:
7214   case ISD::SMULO:
7215   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7216   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7217   }
7218 }
7219
7220 void X86TargetLowering::
7221 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7222                         SelectionDAG &DAG, unsigned NewOp) {
7223   EVT T = Node->getValueType(0);
7224   DebugLoc dl = Node->getDebugLoc();
7225   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7226
7227   SDValue Chain = Node->getOperand(0);
7228   SDValue In1 = Node->getOperand(1);
7229   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7230                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7231   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7232                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7233   SDValue Ops[] = { Chain, In1, In2L, In2H };
7234   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7235   SDValue Result =
7236     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7237                             cast<MemSDNode>(Node)->getMemOperand());
7238   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7239   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7240   Results.push_back(Result.getValue(2));
7241 }
7242
7243 /// ReplaceNodeResults - Replace a node with an illegal result type
7244 /// with a new node built out of custom code.
7245 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7246                                            SmallVectorImpl<SDValue>&Results,
7247                                            SelectionDAG &DAG) {
7248   DebugLoc dl = N->getDebugLoc();
7249   switch (N->getOpcode()) {
7250   default:
7251     assert(false && "Do not know how to custom type legalize this operation!");
7252     return;
7253   case ISD::FP_TO_SINT: {
7254     std::pair<SDValue,SDValue> Vals =
7255         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7256     SDValue FIST = Vals.first, StackSlot = Vals.second;
7257     if (FIST.getNode() != 0) {
7258       EVT VT = N->getValueType(0);
7259       // Return a load from the stack slot.
7260       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7261     }
7262     return;
7263   }
7264   case ISD::READCYCLECOUNTER: {
7265     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7266     SDValue TheChain = N->getOperand(0);
7267     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7268     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7269                                      rd.getValue(1));
7270     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7271                                      eax.getValue(2));
7272     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7273     SDValue Ops[] = { eax, edx };
7274     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7275     Results.push_back(edx.getValue(1));
7276     return;
7277   }
7278   case ISD::SDIV:
7279   case ISD::UDIV:
7280   case ISD::SREM:
7281   case ISD::UREM: {
7282     EVT WidenVT = getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
7283     Results.push_back(DAG.UnrollVectorOp(N, WidenVT.getVectorNumElements()));
7284     return;
7285   }
7286   case ISD::ATOMIC_CMP_SWAP: {
7287     EVT T = N->getValueType(0);
7288     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7289     SDValue cpInL, cpInH;
7290     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7291                         DAG.getConstant(0, MVT::i32));
7292     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7293                         DAG.getConstant(1, MVT::i32));
7294     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7295     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7296                              cpInL.getValue(1));
7297     SDValue swapInL, swapInH;
7298     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7299                           DAG.getConstant(0, MVT::i32));
7300     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7301                           DAG.getConstant(1, MVT::i32));
7302     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7303                                cpInH.getValue(1));
7304     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7305                                swapInL.getValue(1));
7306     SDValue Ops[] = { swapInH.getValue(0),
7307                       N->getOperand(1),
7308                       swapInH.getValue(1) };
7309     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7310     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7311     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7312                                         MVT::i32, Result.getValue(1));
7313     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7314                                         MVT::i32, cpOutL.getValue(2));
7315     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7316     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7317     Results.push_back(cpOutH.getValue(1));
7318     return;
7319   }
7320   case ISD::ATOMIC_LOAD_ADD:
7321     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7322     return;
7323   case ISD::ATOMIC_LOAD_AND:
7324     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7325     return;
7326   case ISD::ATOMIC_LOAD_NAND:
7327     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7328     return;
7329   case ISD::ATOMIC_LOAD_OR:
7330     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7331     return;
7332   case ISD::ATOMIC_LOAD_SUB:
7333     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7334     return;
7335   case ISD::ATOMIC_LOAD_XOR:
7336     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7337     return;
7338   case ISD::ATOMIC_SWAP:
7339     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7340     return;
7341   }
7342 }
7343
7344 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7345   switch (Opcode) {
7346   default: return NULL;
7347   case X86ISD::BSF:                return "X86ISD::BSF";
7348   case X86ISD::BSR:                return "X86ISD::BSR";
7349   case X86ISD::SHLD:               return "X86ISD::SHLD";
7350   case X86ISD::SHRD:               return "X86ISD::SHRD";
7351   case X86ISD::FAND:               return "X86ISD::FAND";
7352   case X86ISD::FOR:                return "X86ISD::FOR";
7353   case X86ISD::FXOR:               return "X86ISD::FXOR";
7354   case X86ISD::FSRL:               return "X86ISD::FSRL";
7355   case X86ISD::FILD:               return "X86ISD::FILD";
7356   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7357   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7358   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7359   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7360   case X86ISD::FLD:                return "X86ISD::FLD";
7361   case X86ISD::FST:                return "X86ISD::FST";
7362   case X86ISD::CALL:               return "X86ISD::CALL";
7363   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7364   case X86ISD::BT:                 return "X86ISD::BT";
7365   case X86ISD::CMP:                return "X86ISD::CMP";
7366   case X86ISD::COMI:               return "X86ISD::COMI";
7367   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7368   case X86ISD::SETCC:              return "X86ISD::SETCC";
7369   case X86ISD::CMOV:               return "X86ISD::CMOV";
7370   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7371   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7372   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7373   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7374   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7375   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7376   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7377   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7378   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7379   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7380   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7381   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7382   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7383   case X86ISD::FMAX:               return "X86ISD::FMAX";
7384   case X86ISD::FMIN:               return "X86ISD::FMIN";
7385   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7386   case X86ISD::FRCP:               return "X86ISD::FRCP";
7387   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7388   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7389   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7390   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7391   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7392   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7393   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7394   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7395   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7396   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7397   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7398   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7399   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7400   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7401   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7402   case X86ISD::VSHL:               return "X86ISD::VSHL";
7403   case X86ISD::VSRL:               return "X86ISD::VSRL";
7404   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7405   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7406   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7407   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7408   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7409   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7410   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7411   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7412   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7413   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7414   case X86ISD::ADD:                return "X86ISD::ADD";
7415   case X86ISD::SUB:                return "X86ISD::SUB";
7416   case X86ISD::SMUL:               return "X86ISD::SMUL";
7417   case X86ISD::UMUL:               return "X86ISD::UMUL";
7418   case X86ISD::INC:                return "X86ISD::INC";
7419   case X86ISD::DEC:                return "X86ISD::DEC";
7420   case X86ISD::OR:                 return "X86ISD::OR";
7421   case X86ISD::XOR:                return "X86ISD::XOR";
7422   case X86ISD::AND:                return "X86ISD::AND";
7423   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7424   case X86ISD::PTEST:              return "X86ISD::PTEST";
7425   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7426   }
7427 }
7428
7429 // isLegalAddressingMode - Return true if the addressing mode represented
7430 // by AM is legal for this target, for a load/store of the specified type.
7431 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7432                                               const Type *Ty) const {
7433   // X86 supports extremely general addressing modes.
7434   CodeModel::Model M = getTargetMachine().getCodeModel();
7435
7436   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7437   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7438     return false;
7439
7440   if (AM.BaseGV) {
7441     unsigned GVFlags =
7442       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7443
7444     // If a reference to this global requires an extra load, we can't fold it.
7445     if (isGlobalStubReference(GVFlags))
7446       return false;
7447
7448     // If BaseGV requires a register for the PIC base, we cannot also have a
7449     // BaseReg specified.
7450     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7451       return false;
7452
7453     // If lower 4G is not available, then we must use rip-relative addressing.
7454     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7455       return false;
7456   }
7457
7458   switch (AM.Scale) {
7459   case 0:
7460   case 1:
7461   case 2:
7462   case 4:
7463   case 8:
7464     // These scales always work.
7465     break;
7466   case 3:
7467   case 5:
7468   case 9:
7469     // These scales are formed with basereg+scalereg.  Only accept if there is
7470     // no basereg yet.
7471     if (AM.HasBaseReg)
7472       return false;
7473     break;
7474   default:  // Other stuff never works.
7475     return false;
7476   }
7477
7478   return true;
7479 }
7480
7481
7482 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7483   if (!Ty1->isInteger() || !Ty2->isInteger())
7484     return false;
7485   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7486   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7487   if (NumBits1 <= NumBits2)
7488     return false;
7489   return Subtarget->is64Bit() || NumBits1 < 64;
7490 }
7491
7492 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7493   if (!VT1.isInteger() || !VT2.isInteger())
7494     return false;
7495   unsigned NumBits1 = VT1.getSizeInBits();
7496   unsigned NumBits2 = VT2.getSizeInBits();
7497   if (NumBits1 <= NumBits2)
7498     return false;
7499   return Subtarget->is64Bit() || NumBits1 < 64;
7500 }
7501
7502 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7503   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7504   return Ty1 == Type::getInt32Ty(Ty1->getContext()) &&
7505          Ty2 == Type::getInt64Ty(Ty1->getContext()) && Subtarget->is64Bit();
7506 }
7507
7508 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7509   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7510   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7511 }
7512
7513 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7514   // i16 instructions are longer (0x66 prefix) and potentially slower.
7515   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7516 }
7517
7518 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7519 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7520 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7521 /// are assumed to be legal.
7522 bool
7523 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7524                                       EVT VT) const {
7525   // Only do shuffles on 128-bit vector types for now.
7526   if (VT.getSizeInBits() == 64)
7527     return false;
7528
7529   // FIXME: pshufb, blends, shifts.
7530   return (VT.getVectorNumElements() == 2 ||
7531           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7532           isMOVLMask(M, VT) ||
7533           isSHUFPMask(M, VT) ||
7534           isPSHUFDMask(M, VT) ||
7535           isPSHUFHWMask(M, VT) ||
7536           isPSHUFLWMask(M, VT) ||
7537           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7538           isUNPCKLMask(M, VT) ||
7539           isUNPCKHMask(M, VT) ||
7540           isUNPCKL_v_undef_Mask(M, VT) ||
7541           isUNPCKH_v_undef_Mask(M, VT));
7542 }
7543
7544 bool
7545 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7546                                           EVT VT) const {
7547   unsigned NumElts = VT.getVectorNumElements();
7548   // FIXME: This collection of masks seems suspect.
7549   if (NumElts == 2)
7550     return true;
7551   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7552     return (isMOVLMask(Mask, VT)  ||
7553             isCommutedMOVLMask(Mask, VT, true) ||
7554             isSHUFPMask(Mask, VT) ||
7555             isCommutedSHUFPMask(Mask, VT));
7556   }
7557   return false;
7558 }
7559
7560 //===----------------------------------------------------------------------===//
7561 //                           X86 Scheduler Hooks
7562 //===----------------------------------------------------------------------===//
7563
7564 // private utility function
7565 MachineBasicBlock *
7566 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7567                                                        MachineBasicBlock *MBB,
7568                                                        unsigned regOpc,
7569                                                        unsigned immOpc,
7570                                                        unsigned LoadOpc,
7571                                                        unsigned CXchgOpc,
7572                                                        unsigned copyOpc,
7573                                                        unsigned notOpc,
7574                                                        unsigned EAXreg,
7575                                                        TargetRegisterClass *RC,
7576                                                        bool invSrc) const {
7577   // For the atomic bitwise operator, we generate
7578   //   thisMBB:
7579   //   newMBB:
7580   //     ld  t1 = [bitinstr.addr]
7581   //     op  t2 = t1, [bitinstr.val]
7582   //     mov EAX = t1
7583   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7584   //     bz  newMBB
7585   //     fallthrough -->nextMBB
7586   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7587   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7588   MachineFunction::iterator MBBIter = MBB;
7589   ++MBBIter;
7590
7591   /// First build the CFG
7592   MachineFunction *F = MBB->getParent();
7593   MachineBasicBlock *thisMBB = MBB;
7594   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7595   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7596   F->insert(MBBIter, newMBB);
7597   F->insert(MBBIter, nextMBB);
7598
7599   // Move all successors to thisMBB to nextMBB
7600   nextMBB->transferSuccessors(thisMBB);
7601
7602   // Update thisMBB to fall through to newMBB
7603   thisMBB->addSuccessor(newMBB);
7604
7605   // newMBB jumps to itself and fall through to nextMBB
7606   newMBB->addSuccessor(nextMBB);
7607   newMBB->addSuccessor(newMBB);
7608
7609   // Insert instructions into newMBB based on incoming instruction
7610   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7611          "unexpected number of operands");
7612   DebugLoc dl = bInstr->getDebugLoc();
7613   MachineOperand& destOper = bInstr->getOperand(0);
7614   MachineOperand* argOpers[2 + X86AddrNumOperands];
7615   int numArgs = bInstr->getNumOperands() - 1;
7616   for (int i=0; i < numArgs; ++i)
7617     argOpers[i] = &bInstr->getOperand(i+1);
7618
7619   // x86 address has 4 operands: base, index, scale, and displacement
7620   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7621   int valArgIndx = lastAddrIndx + 1;
7622
7623   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7624   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7625   for (int i=0; i <= lastAddrIndx; ++i)
7626     (*MIB).addOperand(*argOpers[i]);
7627
7628   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7629   if (invSrc) {
7630     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7631   }
7632   else
7633     tt = t1;
7634
7635   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7636   assert((argOpers[valArgIndx]->isReg() ||
7637           argOpers[valArgIndx]->isImm()) &&
7638          "invalid operand");
7639   if (argOpers[valArgIndx]->isReg())
7640     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7641   else
7642     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7643   MIB.addReg(tt);
7644   (*MIB).addOperand(*argOpers[valArgIndx]);
7645
7646   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7647   MIB.addReg(t1);
7648
7649   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7650   for (int i=0; i <= lastAddrIndx; ++i)
7651     (*MIB).addOperand(*argOpers[i]);
7652   MIB.addReg(t2);
7653   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7654   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7655                     bInstr->memoperands_end());
7656
7657   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7658   MIB.addReg(EAXreg);
7659
7660   // insert branch
7661   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7662
7663   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7664   return nextMBB;
7665 }
7666
7667 // private utility function:  64 bit atomics on 32 bit host.
7668 MachineBasicBlock *
7669 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7670                                                        MachineBasicBlock *MBB,
7671                                                        unsigned regOpcL,
7672                                                        unsigned regOpcH,
7673                                                        unsigned immOpcL,
7674                                                        unsigned immOpcH,
7675                                                        bool invSrc) const {
7676   // For the atomic bitwise operator, we generate
7677   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7678   //     ld t1,t2 = [bitinstr.addr]
7679   //   newMBB:
7680   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7681   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7682   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7683   //     mov ECX, EBX <- t5, t6
7684   //     mov EAX, EDX <- t1, t2
7685   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7686   //     mov t3, t4 <- EAX, EDX
7687   //     bz  newMBB
7688   //     result in out1, out2
7689   //     fallthrough -->nextMBB
7690
7691   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7692   const unsigned LoadOpc = X86::MOV32rm;
7693   const unsigned copyOpc = X86::MOV32rr;
7694   const unsigned NotOpc = X86::NOT32r;
7695   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7696   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7697   MachineFunction::iterator MBBIter = MBB;
7698   ++MBBIter;
7699
7700   /// First build the CFG
7701   MachineFunction *F = MBB->getParent();
7702   MachineBasicBlock *thisMBB = MBB;
7703   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7704   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7705   F->insert(MBBIter, newMBB);
7706   F->insert(MBBIter, nextMBB);
7707
7708   // Move all successors to thisMBB to nextMBB
7709   nextMBB->transferSuccessors(thisMBB);
7710
7711   // Update thisMBB to fall through to newMBB
7712   thisMBB->addSuccessor(newMBB);
7713
7714   // newMBB jumps to itself and fall through to nextMBB
7715   newMBB->addSuccessor(nextMBB);
7716   newMBB->addSuccessor(newMBB);
7717
7718   DebugLoc dl = bInstr->getDebugLoc();
7719   // Insert instructions into newMBB based on incoming instruction
7720   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7721   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7722          "unexpected number of operands");
7723   MachineOperand& dest1Oper = bInstr->getOperand(0);
7724   MachineOperand& dest2Oper = bInstr->getOperand(1);
7725   MachineOperand* argOpers[2 + X86AddrNumOperands];
7726   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7727     argOpers[i] = &bInstr->getOperand(i+2);
7728
7729   // x86 address has 4 operands: base, index, scale, and displacement
7730   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7731
7732   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7733   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7734   for (int i=0; i <= lastAddrIndx; ++i)
7735     (*MIB).addOperand(*argOpers[i]);
7736   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7737   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7738   // add 4 to displacement.
7739   for (int i=0; i <= lastAddrIndx-2; ++i)
7740     (*MIB).addOperand(*argOpers[i]);
7741   MachineOperand newOp3 = *(argOpers[3]);
7742   if (newOp3.isImm())
7743     newOp3.setImm(newOp3.getImm()+4);
7744   else
7745     newOp3.setOffset(newOp3.getOffset()+4);
7746   (*MIB).addOperand(newOp3);
7747   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7748
7749   // t3/4 are defined later, at the bottom of the loop
7750   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7751   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7752   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7753     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7754   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7755     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7756
7757   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7758   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7759   if (invSrc) {
7760     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7761     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7762   } else {
7763     tt1 = t1;
7764     tt2 = t2;
7765   }
7766
7767   int valArgIndx = lastAddrIndx + 1;
7768   assert((argOpers[valArgIndx]->isReg() ||
7769           argOpers[valArgIndx]->isImm()) &&
7770          "invalid operand");
7771   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7772   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7773   if (argOpers[valArgIndx]->isReg())
7774     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7775   else
7776     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7777   if (regOpcL != X86::MOV32rr)
7778     MIB.addReg(tt1);
7779   (*MIB).addOperand(*argOpers[valArgIndx]);
7780   assert(argOpers[valArgIndx + 1]->isReg() ==
7781          argOpers[valArgIndx]->isReg());
7782   assert(argOpers[valArgIndx + 1]->isImm() ==
7783          argOpers[valArgIndx]->isImm());
7784   if (argOpers[valArgIndx + 1]->isReg())
7785     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7786   else
7787     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7788   if (regOpcH != X86::MOV32rr)
7789     MIB.addReg(tt2);
7790   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7791
7792   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7793   MIB.addReg(t1);
7794   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7795   MIB.addReg(t2);
7796
7797   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7798   MIB.addReg(t5);
7799   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7800   MIB.addReg(t6);
7801
7802   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7803   for (int i=0; i <= lastAddrIndx; ++i)
7804     (*MIB).addOperand(*argOpers[i]);
7805
7806   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7807   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7808                     bInstr->memoperands_end());
7809
7810   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7811   MIB.addReg(X86::EAX);
7812   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7813   MIB.addReg(X86::EDX);
7814
7815   // insert branch
7816   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7817
7818   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7819   return nextMBB;
7820 }
7821
7822 // private utility function
7823 MachineBasicBlock *
7824 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7825                                                       MachineBasicBlock *MBB,
7826                                                       unsigned cmovOpc) const {
7827   // For the atomic min/max operator, we generate
7828   //   thisMBB:
7829   //   newMBB:
7830   //     ld t1 = [min/max.addr]
7831   //     mov t2 = [min/max.val]
7832   //     cmp  t1, t2
7833   //     cmov[cond] t2 = t1
7834   //     mov EAX = t1
7835   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7836   //     bz   newMBB
7837   //     fallthrough -->nextMBB
7838   //
7839   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7840   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7841   MachineFunction::iterator MBBIter = MBB;
7842   ++MBBIter;
7843
7844   /// First build the CFG
7845   MachineFunction *F = MBB->getParent();
7846   MachineBasicBlock *thisMBB = MBB;
7847   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7848   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7849   F->insert(MBBIter, newMBB);
7850   F->insert(MBBIter, nextMBB);
7851
7852   // Move all successors of thisMBB to nextMBB
7853   nextMBB->transferSuccessors(thisMBB);
7854
7855   // Update thisMBB to fall through to newMBB
7856   thisMBB->addSuccessor(newMBB);
7857
7858   // newMBB jumps to newMBB and fall through to nextMBB
7859   newMBB->addSuccessor(nextMBB);
7860   newMBB->addSuccessor(newMBB);
7861
7862   DebugLoc dl = mInstr->getDebugLoc();
7863   // Insert instructions into newMBB based on incoming instruction
7864   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7865          "unexpected number of operands");
7866   MachineOperand& destOper = mInstr->getOperand(0);
7867   MachineOperand* argOpers[2 + X86AddrNumOperands];
7868   int numArgs = mInstr->getNumOperands() - 1;
7869   for (int i=0; i < numArgs; ++i)
7870     argOpers[i] = &mInstr->getOperand(i+1);
7871
7872   // x86 address has 4 operands: base, index, scale, and displacement
7873   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7874   int valArgIndx = lastAddrIndx + 1;
7875
7876   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7877   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7878   for (int i=0; i <= lastAddrIndx; ++i)
7879     (*MIB).addOperand(*argOpers[i]);
7880
7881   // We only support register and immediate values
7882   assert((argOpers[valArgIndx]->isReg() ||
7883           argOpers[valArgIndx]->isImm()) &&
7884          "invalid operand");
7885
7886   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7887   if (argOpers[valArgIndx]->isReg())
7888     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7889   else
7890     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7891   (*MIB).addOperand(*argOpers[valArgIndx]);
7892
7893   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7894   MIB.addReg(t1);
7895
7896   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7897   MIB.addReg(t1);
7898   MIB.addReg(t2);
7899
7900   // Generate movc
7901   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7902   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7903   MIB.addReg(t2);
7904   MIB.addReg(t1);
7905
7906   // Cmp and exchange if none has modified the memory location
7907   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7908   for (int i=0; i <= lastAddrIndx; ++i)
7909     (*MIB).addOperand(*argOpers[i]);
7910   MIB.addReg(t3);
7911   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7912   (*MIB).setMemRefs(mInstr->memoperands_begin(),
7913                     mInstr->memoperands_end());
7914
7915   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7916   MIB.addReg(X86::EAX);
7917
7918   // insert branch
7919   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7920
7921   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7922   return nextMBB;
7923 }
7924
7925 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
7926 // all of this code can be replaced with that in the .td file.
7927 MachineBasicBlock *
7928 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
7929                             unsigned numArgs, bool memArg) const {
7930
7931   MachineFunction *F = BB->getParent();
7932   DebugLoc dl = MI->getDebugLoc();
7933   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7934
7935   unsigned Opc;
7936   if (memArg)
7937     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
7938   else
7939     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
7940
7941   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
7942
7943   for (unsigned i = 0; i < numArgs; ++i) {
7944     MachineOperand &Op = MI->getOperand(i+1);
7945
7946     if (!(Op.isReg() && Op.isImplicit()))
7947       MIB.addOperand(Op);
7948   }
7949
7950   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
7951     .addReg(X86::XMM0);
7952
7953   F->DeleteMachineInstr(MI);
7954
7955   return BB;
7956 }
7957
7958 MachineBasicBlock *
7959 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
7960                                                  MachineInstr *MI,
7961                                                  MachineBasicBlock *MBB) const {
7962   // Emit code to save XMM registers to the stack. The ABI says that the
7963   // number of registers to save is given in %al, so it's theoretically
7964   // possible to do an indirect jump trick to avoid saving all of them,
7965   // however this code takes a simpler approach and just executes all
7966   // of the stores if %al is non-zero. It's less code, and it's probably
7967   // easier on the hardware branch predictor, and stores aren't all that
7968   // expensive anyway.
7969
7970   // Create the new basic blocks. One block contains all the XMM stores,
7971   // and one block is the final destination regardless of whether any
7972   // stores were performed.
7973   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7974   MachineFunction *F = MBB->getParent();
7975   MachineFunction::iterator MBBIter = MBB;
7976   ++MBBIter;
7977   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
7978   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
7979   F->insert(MBBIter, XMMSaveMBB);
7980   F->insert(MBBIter, EndMBB);
7981
7982   // Set up the CFG.
7983   // Move any original successors of MBB to the end block.
7984   EndMBB->transferSuccessors(MBB);
7985   // The original block will now fall through to the XMM save block.
7986   MBB->addSuccessor(XMMSaveMBB);
7987   // The XMMSaveMBB will fall through to the end block.
7988   XMMSaveMBB->addSuccessor(EndMBB);
7989
7990   // Now add the instructions.
7991   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7992   DebugLoc DL = MI->getDebugLoc();
7993
7994   unsigned CountReg = MI->getOperand(0).getReg();
7995   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
7996   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
7997
7998   if (!Subtarget->isTargetWin64()) {
7999     // If %al is 0, branch around the XMM save block.
8000     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8001     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
8002     MBB->addSuccessor(EndMBB);
8003   }
8004
8005   // In the XMM save block, save all the XMM argument registers.
8006   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8007     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8008     MachineMemOperand *MMO =
8009       F->getMachineMemOperand(
8010         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8011         MachineMemOperand::MOStore, Offset,
8012         /*Size=*/16, /*Align=*/16);
8013     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8014       .addFrameIndex(RegSaveFrameIndex)
8015       .addImm(/*Scale=*/1)
8016       .addReg(/*IndexReg=*/0)
8017       .addImm(/*Disp=*/Offset)
8018       .addReg(/*Segment=*/0)
8019       .addReg(MI->getOperand(i).getReg())
8020       .addMemOperand(MMO);
8021   }
8022
8023   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8024
8025   return EndMBB;
8026 }
8027
8028 MachineBasicBlock *
8029 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8030                                      MachineBasicBlock *BB,
8031                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8032   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8033   DebugLoc DL = MI->getDebugLoc();
8034
8035   // To "insert" a SELECT_CC instruction, we actually have to insert the
8036   // diamond control-flow pattern.  The incoming instruction knows the
8037   // destination vreg to set, the condition code register to branch on, the
8038   // true/false values to select between, and a branch opcode to use.
8039   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8040   MachineFunction::iterator It = BB;
8041   ++It;
8042
8043   //  thisMBB:
8044   //  ...
8045   //   TrueVal = ...
8046   //   cmpTY ccX, r1, r2
8047   //   bCC copy1MBB
8048   //   fallthrough --> copy0MBB
8049   MachineBasicBlock *thisMBB = BB;
8050   MachineFunction *F = BB->getParent();
8051   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8052   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8053   unsigned Opc =
8054     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8055   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8056   F->insert(It, copy0MBB);
8057   F->insert(It, sinkMBB);
8058   // Update machine-CFG edges by first adding all successors of the current
8059   // block to the new block which will contain the Phi node for the select.
8060   // Also inform sdisel of the edge changes.
8061   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8062          E = BB->succ_end(); I != E; ++I) {
8063     EM->insert(std::make_pair(*I, sinkMBB));
8064     sinkMBB->addSuccessor(*I);
8065   }
8066   // Next, remove all successors of the current block, and add the true
8067   // and fallthrough blocks as its successors.
8068   while (!BB->succ_empty())
8069     BB->removeSuccessor(BB->succ_begin());
8070   // Add the true and fallthrough blocks as its successors.
8071   BB->addSuccessor(copy0MBB);
8072   BB->addSuccessor(sinkMBB);
8073
8074   //  copy0MBB:
8075   //   %FalseValue = ...
8076   //   # fallthrough to sinkMBB
8077   BB = copy0MBB;
8078
8079   // Update machine-CFG edges
8080   BB->addSuccessor(sinkMBB);
8081
8082   //  sinkMBB:
8083   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8084   //  ...
8085   BB = sinkMBB;
8086   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8087     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8088     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8089
8090   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8091   return BB;
8092 }
8093
8094
8095 MachineBasicBlock *
8096 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8097                                                MachineBasicBlock *BB,
8098                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8099   switch (MI->getOpcode()) {
8100   default: assert(false && "Unexpected instr type to insert");
8101   case X86::CMOV_GR8:
8102   case X86::CMOV_V1I64:
8103   case X86::CMOV_FR32:
8104   case X86::CMOV_FR64:
8105   case X86::CMOV_V4F32:
8106   case X86::CMOV_V2F64:
8107   case X86::CMOV_V2I64:
8108     return EmitLoweredSelect(MI, BB, EM);
8109
8110   case X86::FP32_TO_INT16_IN_MEM:
8111   case X86::FP32_TO_INT32_IN_MEM:
8112   case X86::FP32_TO_INT64_IN_MEM:
8113   case X86::FP64_TO_INT16_IN_MEM:
8114   case X86::FP64_TO_INT32_IN_MEM:
8115   case X86::FP64_TO_INT64_IN_MEM:
8116   case X86::FP80_TO_INT16_IN_MEM:
8117   case X86::FP80_TO_INT32_IN_MEM:
8118   case X86::FP80_TO_INT64_IN_MEM: {
8119     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8120     DebugLoc DL = MI->getDebugLoc();
8121
8122     // Change the floating point control register to use "round towards zero"
8123     // mode when truncating to an integer value.
8124     MachineFunction *F = BB->getParent();
8125     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8126     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8127
8128     // Load the old value of the high byte of the control word...
8129     unsigned OldCW =
8130       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8131     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8132                       CWFrameIdx);
8133
8134     // Set the high part to be round to zero...
8135     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8136       .addImm(0xC7F);
8137
8138     // Reload the modified control word now...
8139     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8140
8141     // Restore the memory image of control word to original value
8142     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8143       .addReg(OldCW);
8144
8145     // Get the X86 opcode to use.
8146     unsigned Opc;
8147     switch (MI->getOpcode()) {
8148     default: llvm_unreachable("illegal opcode!");
8149     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8150     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8151     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8152     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8153     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8154     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8155     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8156     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8157     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8158     }
8159
8160     X86AddressMode AM;
8161     MachineOperand &Op = MI->getOperand(0);
8162     if (Op.isReg()) {
8163       AM.BaseType = X86AddressMode::RegBase;
8164       AM.Base.Reg = Op.getReg();
8165     } else {
8166       AM.BaseType = X86AddressMode::FrameIndexBase;
8167       AM.Base.FrameIndex = Op.getIndex();
8168     }
8169     Op = MI->getOperand(1);
8170     if (Op.isImm())
8171       AM.Scale = Op.getImm();
8172     Op = MI->getOperand(2);
8173     if (Op.isImm())
8174       AM.IndexReg = Op.getImm();
8175     Op = MI->getOperand(3);
8176     if (Op.isGlobal()) {
8177       AM.GV = Op.getGlobal();
8178     } else {
8179       AM.Disp = Op.getImm();
8180     }
8181     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8182                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8183
8184     // Reload the original control word now.
8185     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8186
8187     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8188     return BB;
8189   }
8190     // String/text processing lowering.
8191   case X86::PCMPISTRM128REG:
8192     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8193   case X86::PCMPISTRM128MEM:
8194     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8195   case X86::PCMPESTRM128REG:
8196     return EmitPCMP(MI, BB, 5, false /* in mem */);
8197   case X86::PCMPESTRM128MEM:
8198     return EmitPCMP(MI, BB, 5, true /* in mem */);
8199
8200     // Atomic Lowering.
8201   case X86::ATOMAND32:
8202     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8203                                                X86::AND32ri, X86::MOV32rm,
8204                                                X86::LCMPXCHG32, X86::MOV32rr,
8205                                                X86::NOT32r, X86::EAX,
8206                                                X86::GR32RegisterClass);
8207   case X86::ATOMOR32:
8208     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8209                                                X86::OR32ri, X86::MOV32rm,
8210                                                X86::LCMPXCHG32, X86::MOV32rr,
8211                                                X86::NOT32r, X86::EAX,
8212                                                X86::GR32RegisterClass);
8213   case X86::ATOMXOR32:
8214     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8215                                                X86::XOR32ri, X86::MOV32rm,
8216                                                X86::LCMPXCHG32, X86::MOV32rr,
8217                                                X86::NOT32r, X86::EAX,
8218                                                X86::GR32RegisterClass);
8219   case X86::ATOMNAND32:
8220     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8221                                                X86::AND32ri, X86::MOV32rm,
8222                                                X86::LCMPXCHG32, X86::MOV32rr,
8223                                                X86::NOT32r, X86::EAX,
8224                                                X86::GR32RegisterClass, true);
8225   case X86::ATOMMIN32:
8226     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8227   case X86::ATOMMAX32:
8228     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8229   case X86::ATOMUMIN32:
8230     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8231   case X86::ATOMUMAX32:
8232     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8233
8234   case X86::ATOMAND16:
8235     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8236                                                X86::AND16ri, X86::MOV16rm,
8237                                                X86::LCMPXCHG16, X86::MOV16rr,
8238                                                X86::NOT16r, X86::AX,
8239                                                X86::GR16RegisterClass);
8240   case X86::ATOMOR16:
8241     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8242                                                X86::OR16ri, X86::MOV16rm,
8243                                                X86::LCMPXCHG16, X86::MOV16rr,
8244                                                X86::NOT16r, X86::AX,
8245                                                X86::GR16RegisterClass);
8246   case X86::ATOMXOR16:
8247     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8248                                                X86::XOR16ri, X86::MOV16rm,
8249                                                X86::LCMPXCHG16, X86::MOV16rr,
8250                                                X86::NOT16r, X86::AX,
8251                                                X86::GR16RegisterClass);
8252   case X86::ATOMNAND16:
8253     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8254                                                X86::AND16ri, X86::MOV16rm,
8255                                                X86::LCMPXCHG16, X86::MOV16rr,
8256                                                X86::NOT16r, X86::AX,
8257                                                X86::GR16RegisterClass, true);
8258   case X86::ATOMMIN16:
8259     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8260   case X86::ATOMMAX16:
8261     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8262   case X86::ATOMUMIN16:
8263     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8264   case X86::ATOMUMAX16:
8265     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8266
8267   case X86::ATOMAND8:
8268     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8269                                                X86::AND8ri, X86::MOV8rm,
8270                                                X86::LCMPXCHG8, X86::MOV8rr,
8271                                                X86::NOT8r, X86::AL,
8272                                                X86::GR8RegisterClass);
8273   case X86::ATOMOR8:
8274     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8275                                                X86::OR8ri, X86::MOV8rm,
8276                                                X86::LCMPXCHG8, X86::MOV8rr,
8277                                                X86::NOT8r, X86::AL,
8278                                                X86::GR8RegisterClass);
8279   case X86::ATOMXOR8:
8280     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8281                                                X86::XOR8ri, X86::MOV8rm,
8282                                                X86::LCMPXCHG8, X86::MOV8rr,
8283                                                X86::NOT8r, X86::AL,
8284                                                X86::GR8RegisterClass);
8285   case X86::ATOMNAND8:
8286     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8287                                                X86::AND8ri, X86::MOV8rm,
8288                                                X86::LCMPXCHG8, X86::MOV8rr,
8289                                                X86::NOT8r, X86::AL,
8290                                                X86::GR8RegisterClass, true);
8291   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8292   // This group is for 64-bit host.
8293   case X86::ATOMAND64:
8294     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8295                                                X86::AND64ri32, X86::MOV64rm,
8296                                                X86::LCMPXCHG64, X86::MOV64rr,
8297                                                X86::NOT64r, X86::RAX,
8298                                                X86::GR64RegisterClass);
8299   case X86::ATOMOR64:
8300     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8301                                                X86::OR64ri32, X86::MOV64rm,
8302                                                X86::LCMPXCHG64, X86::MOV64rr,
8303                                                X86::NOT64r, X86::RAX,
8304                                                X86::GR64RegisterClass);
8305   case X86::ATOMXOR64:
8306     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8307                                                X86::XOR64ri32, X86::MOV64rm,
8308                                                X86::LCMPXCHG64, X86::MOV64rr,
8309                                                X86::NOT64r, X86::RAX,
8310                                                X86::GR64RegisterClass);
8311   case X86::ATOMNAND64:
8312     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8313                                                X86::AND64ri32, X86::MOV64rm,
8314                                                X86::LCMPXCHG64, X86::MOV64rr,
8315                                                X86::NOT64r, X86::RAX,
8316                                                X86::GR64RegisterClass, true);
8317   case X86::ATOMMIN64:
8318     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8319   case X86::ATOMMAX64:
8320     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8321   case X86::ATOMUMIN64:
8322     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8323   case X86::ATOMUMAX64:
8324     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8325
8326   // This group does 64-bit operations on a 32-bit host.
8327   case X86::ATOMAND6432:
8328     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8329                                                X86::AND32rr, X86::AND32rr,
8330                                                X86::AND32ri, X86::AND32ri,
8331                                                false);
8332   case X86::ATOMOR6432:
8333     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8334                                                X86::OR32rr, X86::OR32rr,
8335                                                X86::OR32ri, X86::OR32ri,
8336                                                false);
8337   case X86::ATOMXOR6432:
8338     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8339                                                X86::XOR32rr, X86::XOR32rr,
8340                                                X86::XOR32ri, X86::XOR32ri,
8341                                                false);
8342   case X86::ATOMNAND6432:
8343     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8344                                                X86::AND32rr, X86::AND32rr,
8345                                                X86::AND32ri, X86::AND32ri,
8346                                                true);
8347   case X86::ATOMADD6432:
8348     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8349                                                X86::ADD32rr, X86::ADC32rr,
8350                                                X86::ADD32ri, X86::ADC32ri,
8351                                                false);
8352   case X86::ATOMSUB6432:
8353     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8354                                                X86::SUB32rr, X86::SBB32rr,
8355                                                X86::SUB32ri, X86::SBB32ri,
8356                                                false);
8357   case X86::ATOMSWAP6432:
8358     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8359                                                X86::MOV32rr, X86::MOV32rr,
8360                                                X86::MOV32ri, X86::MOV32ri,
8361                                                false);
8362   case X86::VASTART_SAVE_XMM_REGS:
8363     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8364   }
8365 }
8366
8367 //===----------------------------------------------------------------------===//
8368 //                           X86 Optimization Hooks
8369 //===----------------------------------------------------------------------===//
8370
8371 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8372                                                        const APInt &Mask,
8373                                                        APInt &KnownZero,
8374                                                        APInt &KnownOne,
8375                                                        const SelectionDAG &DAG,
8376                                                        unsigned Depth) const {
8377   unsigned Opc = Op.getOpcode();
8378   assert((Opc >= ISD::BUILTIN_OP_END ||
8379           Opc == ISD::INTRINSIC_WO_CHAIN ||
8380           Opc == ISD::INTRINSIC_W_CHAIN ||
8381           Opc == ISD::INTRINSIC_VOID) &&
8382          "Should use MaskedValueIsZero if you don't know whether Op"
8383          " is a target node!");
8384
8385   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8386   switch (Opc) {
8387   default: break;
8388   case X86ISD::ADD:
8389   case X86ISD::SUB:
8390   case X86ISD::SMUL:
8391   case X86ISD::UMUL:
8392   case X86ISD::INC:
8393   case X86ISD::DEC:
8394   case X86ISD::OR:
8395   case X86ISD::XOR:
8396   case X86ISD::AND:
8397     // These nodes' second result is a boolean.
8398     if (Op.getResNo() == 0)
8399       break;
8400     // Fallthrough
8401   case X86ISD::SETCC:
8402     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8403                                        Mask.getBitWidth() - 1);
8404     break;
8405   }
8406 }
8407
8408 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8409 /// node is a GlobalAddress + offset.
8410 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8411                                        GlobalValue* &GA, int64_t &Offset) const{
8412   if (N->getOpcode() == X86ISD::Wrapper) {
8413     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8414       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8415       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8416       return true;
8417     }
8418   }
8419   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8420 }
8421
8422 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8423                                      EVT EltVT, LoadSDNode *&LDBase,
8424                                      unsigned &LastLoadedElt,
8425                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8426                                      const TargetLowering &TLI) {
8427   LDBase = NULL;
8428   LastLoadedElt = -1U;
8429   for (unsigned i = 0; i < NumElems; ++i) {
8430     if (N->getMaskElt(i) < 0) {
8431       if (!LDBase)
8432         return false;
8433       continue;
8434     }
8435
8436     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8437     if (!Elt.getNode() ||
8438         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8439       return false;
8440     if (!LDBase) {
8441       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8442         return false;
8443       LDBase = cast<LoadSDNode>(Elt.getNode());
8444       LastLoadedElt = i;
8445       continue;
8446     }
8447     if (Elt.getOpcode() == ISD::UNDEF)
8448       continue;
8449
8450     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8451     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
8452       return false;
8453     LastLoadedElt = i;
8454   }
8455   return true;
8456 }
8457
8458 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8459 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8460 /// if the load addresses are consecutive, non-overlapping, and in the right
8461 /// order.  In the case of v2i64, it will see if it can rewrite the
8462 /// shuffle to be an appropriate build vector so it can take advantage of
8463 // performBuildVectorCombine.
8464 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8465                                      const TargetLowering &TLI) {
8466   DebugLoc dl = N->getDebugLoc();
8467   EVT VT = N->getValueType(0);
8468   EVT EltVT = VT.getVectorElementType();
8469   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8470   unsigned NumElems = VT.getVectorNumElements();
8471
8472   if (VT.getSizeInBits() != 128)
8473     return SDValue();
8474
8475   // Try to combine a vector_shuffle into a 128-bit load.
8476   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8477   LoadSDNode *LD = NULL;
8478   unsigned LastLoadedElt;
8479   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8480                                 MFI, TLI))
8481     return SDValue();
8482
8483   if (LastLoadedElt == NumElems - 1) {
8484     if (DAG.InferPtrAlignment(LD->getBasePtr()) >= 16)
8485       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8486                          LD->getSrcValue(), LD->getSrcValueOffset(),
8487                          LD->isVolatile());
8488     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8489                        LD->getSrcValue(), LD->getSrcValueOffset(),
8490                        LD->isVolatile(), LD->getAlignment());
8491   } else if (NumElems == 4 && LastLoadedElt == 1) {
8492     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8493     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8494     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8495     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8496   }
8497   return SDValue();
8498 }
8499
8500 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8501 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8502                                     const X86Subtarget *Subtarget) {
8503   DebugLoc DL = N->getDebugLoc();
8504   SDValue Cond = N->getOperand(0);
8505   // Get the LHS/RHS of the select.
8506   SDValue LHS = N->getOperand(1);
8507   SDValue RHS = N->getOperand(2);
8508
8509   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8510   // instructions have the peculiarity that if either operand is a NaN,
8511   // they chose what we call the RHS operand (and as such are not symmetric).
8512   // It happens that this matches the semantics of the common C idiom
8513   // x<y?x:y and related forms, so we can recognize these cases.
8514   if (Subtarget->hasSSE2() &&
8515       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8516       Cond.getOpcode() == ISD::SETCC) {
8517     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8518
8519     unsigned Opcode = 0;
8520     // Check for x CC y ? x : y.
8521     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8522       switch (CC) {
8523       default: break;
8524       case ISD::SETULT:
8525         // This can be a min if we can prove that at least one of the operands
8526         // is not a nan.
8527         if (!FiniteOnlyFPMath()) {
8528           if (DAG.isKnownNeverNaN(RHS)) {
8529             // Put the potential NaN in the RHS so that SSE will preserve it.
8530             std::swap(LHS, RHS);
8531           } else if (!DAG.isKnownNeverNaN(LHS))
8532             break;
8533         }
8534         Opcode = X86ISD::FMIN;
8535         break;
8536       case ISD::SETOLE:
8537         // This can be a min if we can prove that at least one of the operands
8538         // is not a nan.
8539         if (!FiniteOnlyFPMath()) {
8540           if (DAG.isKnownNeverNaN(LHS)) {
8541             // Put the potential NaN in the RHS so that SSE will preserve it.
8542             std::swap(LHS, RHS);
8543           } else if (!DAG.isKnownNeverNaN(RHS))
8544             break;
8545         }
8546         Opcode = X86ISD::FMIN;
8547         break;
8548       case ISD::SETULE:
8549         // This can be a min, but if either operand is a NaN we need it to
8550         // preserve the original LHS.
8551         std::swap(LHS, RHS);
8552       case ISD::SETOLT:
8553       case ISD::SETLT:
8554       case ISD::SETLE:
8555         Opcode = X86ISD::FMIN;
8556         break;
8557
8558       case ISD::SETOGE:
8559         // This can be a max if we can prove that at least one of the operands
8560         // is not a nan.
8561         if (!FiniteOnlyFPMath()) {
8562           if (DAG.isKnownNeverNaN(LHS)) {
8563             // Put the potential NaN in the RHS so that SSE will preserve it.
8564             std::swap(LHS, RHS);
8565           } else if (!DAG.isKnownNeverNaN(RHS))
8566             break;
8567         }
8568         Opcode = X86ISD::FMAX;
8569         break;
8570       case ISD::SETUGT:
8571         // This can be a max if we can prove that at least one of the operands
8572         // is not a nan.
8573         if (!FiniteOnlyFPMath()) {
8574           if (DAG.isKnownNeverNaN(RHS)) {
8575             // Put the potential NaN in the RHS so that SSE will preserve it.
8576             std::swap(LHS, RHS);
8577           } else if (!DAG.isKnownNeverNaN(LHS))
8578             break;
8579         }
8580         Opcode = X86ISD::FMAX;
8581         break;
8582       case ISD::SETUGE:
8583         // This can be a max, but if either operand is a NaN we need it to
8584         // preserve the original LHS.
8585         std::swap(LHS, RHS);
8586       case ISD::SETOGT:
8587       case ISD::SETGT:
8588       case ISD::SETGE:
8589         Opcode = X86ISD::FMAX;
8590         break;
8591       }
8592     // Check for x CC y ? y : x -- a min/max with reversed arms.
8593     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8594       switch (CC) {
8595       default: break;
8596       case ISD::SETOGE:
8597         // This can be a min if we can prove that at least one of the operands
8598         // is not a nan.
8599         if (!FiniteOnlyFPMath()) {
8600           if (DAG.isKnownNeverNaN(RHS)) {
8601             // Put the potential NaN in the RHS so that SSE will preserve it.
8602             std::swap(LHS, RHS);
8603           } else if (!DAG.isKnownNeverNaN(LHS))
8604             break;
8605         }
8606         Opcode = X86ISD::FMIN;
8607         break;
8608       case ISD::SETUGT:
8609         // This can be a min if we can prove that at least one of the operands
8610         // is not a nan.
8611         if (!FiniteOnlyFPMath()) {
8612           if (DAG.isKnownNeverNaN(LHS)) {
8613             // Put the potential NaN in the RHS so that SSE will preserve it.
8614             std::swap(LHS, RHS);
8615           } else if (!DAG.isKnownNeverNaN(RHS))
8616             break;
8617         }
8618         Opcode = X86ISD::FMIN;
8619         break;
8620       case ISD::SETUGE:
8621         // This can be a min, but if either operand is a NaN we need it to
8622         // preserve the original LHS.
8623         std::swap(LHS, RHS);
8624       case ISD::SETOGT:
8625       case ISD::SETGT:
8626       case ISD::SETGE:
8627         Opcode = X86ISD::FMIN;
8628         break;
8629
8630       case ISD::SETULT:
8631         // This can be a max if we can prove that at least one of the operands
8632         // is not a nan.
8633         if (!FiniteOnlyFPMath()) {
8634           if (DAG.isKnownNeverNaN(LHS)) {
8635             // Put the potential NaN in the RHS so that SSE will preserve it.
8636             std::swap(LHS, RHS);
8637           } else if (!DAG.isKnownNeverNaN(RHS))
8638             break;
8639         }
8640         Opcode = X86ISD::FMAX;
8641         break;
8642       case ISD::SETOLE:
8643         // This can be a max if we can prove that at least one of the operands
8644         // is not a nan.
8645         if (!FiniteOnlyFPMath()) {
8646           if (DAG.isKnownNeverNaN(RHS)) {
8647             // Put the potential NaN in the RHS so that SSE will preserve it.
8648             std::swap(LHS, RHS);
8649           } else if (!DAG.isKnownNeverNaN(LHS))
8650             break;
8651         }
8652         Opcode = X86ISD::FMAX;
8653         break;
8654       case ISD::SETULE:
8655         // This can be a max, but if either operand is a NaN we need it to
8656         // preserve the original LHS.
8657         std::swap(LHS, RHS);
8658       case ISD::SETOLT:
8659       case ISD::SETLT:
8660       case ISD::SETLE:
8661         Opcode = X86ISD::FMAX;
8662         break;
8663       }
8664     }
8665
8666     if (Opcode)
8667       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8668   }
8669
8670   // If this is a select between two integer constants, try to do some
8671   // optimizations.
8672   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8673     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8674       // Don't do this for crazy integer types.
8675       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8676         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8677         // so that TrueC (the true value) is larger than FalseC.
8678         bool NeedsCondInvert = false;
8679
8680         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8681             // Efficiently invertible.
8682             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8683              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8684               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8685           NeedsCondInvert = true;
8686           std::swap(TrueC, FalseC);
8687         }
8688
8689         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8690         if (FalseC->getAPIntValue() == 0 &&
8691             TrueC->getAPIntValue().isPowerOf2()) {
8692           if (NeedsCondInvert) // Invert the condition if needed.
8693             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8694                                DAG.getConstant(1, Cond.getValueType()));
8695
8696           // Zero extend the condition if needed.
8697           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8698
8699           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8700           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8701                              DAG.getConstant(ShAmt, MVT::i8));
8702         }
8703
8704         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8705         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8706           if (NeedsCondInvert) // Invert the condition if needed.
8707             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8708                                DAG.getConstant(1, Cond.getValueType()));
8709
8710           // Zero extend the condition if needed.
8711           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8712                              FalseC->getValueType(0), Cond);
8713           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8714                              SDValue(FalseC, 0));
8715         }
8716
8717         // Optimize cases that will turn into an LEA instruction.  This requires
8718         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8719         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8720           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8721           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8722
8723           bool isFastMultiplier = false;
8724           if (Diff < 10) {
8725             switch ((unsigned char)Diff) {
8726               default: break;
8727               case 1:  // result = add base, cond
8728               case 2:  // result = lea base(    , cond*2)
8729               case 3:  // result = lea base(cond, cond*2)
8730               case 4:  // result = lea base(    , cond*4)
8731               case 5:  // result = lea base(cond, cond*4)
8732               case 8:  // result = lea base(    , cond*8)
8733               case 9:  // result = lea base(cond, cond*8)
8734                 isFastMultiplier = true;
8735                 break;
8736             }
8737           }
8738
8739           if (isFastMultiplier) {
8740             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8741             if (NeedsCondInvert) // Invert the condition if needed.
8742               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8743                                  DAG.getConstant(1, Cond.getValueType()));
8744
8745             // Zero extend the condition if needed.
8746             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8747                                Cond);
8748             // Scale the condition by the difference.
8749             if (Diff != 1)
8750               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8751                                  DAG.getConstant(Diff, Cond.getValueType()));
8752
8753             // Add the base if non-zero.
8754             if (FalseC->getAPIntValue() != 0)
8755               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8756                                  SDValue(FalseC, 0));
8757             return Cond;
8758           }
8759         }
8760       }
8761   }
8762
8763   return SDValue();
8764 }
8765
8766 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8767 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8768                                   TargetLowering::DAGCombinerInfo &DCI) {
8769   DebugLoc DL = N->getDebugLoc();
8770
8771   // If the flag operand isn't dead, don't touch this CMOV.
8772   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8773     return SDValue();
8774
8775   // If this is a select between two integer constants, try to do some
8776   // optimizations.  Note that the operands are ordered the opposite of SELECT
8777   // operands.
8778   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8779     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8780       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8781       // larger than FalseC (the false value).
8782       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8783
8784       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8785         CC = X86::GetOppositeBranchCondition(CC);
8786         std::swap(TrueC, FalseC);
8787       }
8788
8789       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8790       // This is efficient for any integer data type (including i8/i16) and
8791       // shift amount.
8792       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8793         SDValue Cond = N->getOperand(3);
8794         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8795                            DAG.getConstant(CC, MVT::i8), Cond);
8796
8797         // Zero extend the condition if needed.
8798         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8799
8800         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8801         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8802                            DAG.getConstant(ShAmt, MVT::i8));
8803         if (N->getNumValues() == 2)  // Dead flag value?
8804           return DCI.CombineTo(N, Cond, SDValue());
8805         return Cond;
8806       }
8807
8808       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8809       // for any integer data type, including i8/i16.
8810       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8811         SDValue Cond = N->getOperand(3);
8812         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8813                            DAG.getConstant(CC, MVT::i8), Cond);
8814
8815         // Zero extend the condition if needed.
8816         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8817                            FalseC->getValueType(0), Cond);
8818         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8819                            SDValue(FalseC, 0));
8820
8821         if (N->getNumValues() == 2)  // Dead flag value?
8822           return DCI.CombineTo(N, Cond, SDValue());
8823         return Cond;
8824       }
8825
8826       // Optimize cases that will turn into an LEA instruction.  This requires
8827       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8828       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8829         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8830         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8831
8832         bool isFastMultiplier = false;
8833         if (Diff < 10) {
8834           switch ((unsigned char)Diff) {
8835           default: break;
8836           case 1:  // result = add base, cond
8837           case 2:  // result = lea base(    , cond*2)
8838           case 3:  // result = lea base(cond, cond*2)
8839           case 4:  // result = lea base(    , cond*4)
8840           case 5:  // result = lea base(cond, cond*4)
8841           case 8:  // result = lea base(    , cond*8)
8842           case 9:  // result = lea base(cond, cond*8)
8843             isFastMultiplier = true;
8844             break;
8845           }
8846         }
8847
8848         if (isFastMultiplier) {
8849           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8850           SDValue Cond = N->getOperand(3);
8851           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8852                              DAG.getConstant(CC, MVT::i8), Cond);
8853           // Zero extend the condition if needed.
8854           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8855                              Cond);
8856           // Scale the condition by the difference.
8857           if (Diff != 1)
8858             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8859                                DAG.getConstant(Diff, Cond.getValueType()));
8860
8861           // Add the base if non-zero.
8862           if (FalseC->getAPIntValue() != 0)
8863             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8864                                SDValue(FalseC, 0));
8865           if (N->getNumValues() == 2)  // Dead flag value?
8866             return DCI.CombineTo(N, Cond, SDValue());
8867           return Cond;
8868         }
8869       }
8870     }
8871   }
8872   return SDValue();
8873 }
8874
8875
8876 /// PerformMulCombine - Optimize a single multiply with constant into two
8877 /// in order to implement it with two cheaper instructions, e.g.
8878 /// LEA + SHL, LEA + LEA.
8879 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8880                                  TargetLowering::DAGCombinerInfo &DCI) {
8881   if (DAG.getMachineFunction().
8882       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8883     return SDValue();
8884
8885   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8886     return SDValue();
8887
8888   EVT VT = N->getValueType(0);
8889   if (VT != MVT::i64)
8890     return SDValue();
8891
8892   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8893   if (!C)
8894     return SDValue();
8895   uint64_t MulAmt = C->getZExtValue();
8896   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8897     return SDValue();
8898
8899   uint64_t MulAmt1 = 0;
8900   uint64_t MulAmt2 = 0;
8901   if ((MulAmt % 9) == 0) {
8902     MulAmt1 = 9;
8903     MulAmt2 = MulAmt / 9;
8904   } else if ((MulAmt % 5) == 0) {
8905     MulAmt1 = 5;
8906     MulAmt2 = MulAmt / 5;
8907   } else if ((MulAmt % 3) == 0) {
8908     MulAmt1 = 3;
8909     MulAmt2 = MulAmt / 3;
8910   }
8911   if (MulAmt2 &&
8912       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8913     DebugLoc DL = N->getDebugLoc();
8914
8915     if (isPowerOf2_64(MulAmt2) &&
8916         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8917       // If second multiplifer is pow2, issue it first. We want the multiply by
8918       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8919       // is an add.
8920       std::swap(MulAmt1, MulAmt2);
8921
8922     SDValue NewMul;
8923     if (isPowerOf2_64(MulAmt1))
8924       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8925                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8926     else
8927       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8928                            DAG.getConstant(MulAmt1, VT));
8929
8930     if (isPowerOf2_64(MulAmt2))
8931       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8932                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8933     else
8934       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8935                            DAG.getConstant(MulAmt2, VT));
8936
8937     // Do not add new nodes to DAG combiner worklist.
8938     DCI.CombineTo(N, NewMul, false);
8939   }
8940   return SDValue();
8941 }
8942
8943
8944 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8945 ///                       when possible.
8946 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8947                                    const X86Subtarget *Subtarget) {
8948   // On X86 with SSE2 support, we can transform this to a vector shift if
8949   // all elements are shifted by the same amount.  We can't do this in legalize
8950   // because the a constant vector is typically transformed to a constant pool
8951   // so we have no knowledge of the shift amount.
8952   if (!Subtarget->hasSSE2())
8953     return SDValue();
8954
8955   EVT VT = N->getValueType(0);
8956   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8957     return SDValue();
8958
8959   SDValue ShAmtOp = N->getOperand(1);
8960   EVT EltVT = VT.getVectorElementType();
8961   DebugLoc DL = N->getDebugLoc();
8962   SDValue BaseShAmt = SDValue();
8963   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8964     unsigned NumElts = VT.getVectorNumElements();
8965     unsigned i = 0;
8966     for (; i != NumElts; ++i) {
8967       SDValue Arg = ShAmtOp.getOperand(i);
8968       if (Arg.getOpcode() == ISD::UNDEF) continue;
8969       BaseShAmt = Arg;
8970       break;
8971     }
8972     for (; i != NumElts; ++i) {
8973       SDValue Arg = ShAmtOp.getOperand(i);
8974       if (Arg.getOpcode() == ISD::UNDEF) continue;
8975       if (Arg != BaseShAmt) {
8976         return SDValue();
8977       }
8978     }
8979   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8980              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8981     SDValue InVec = ShAmtOp.getOperand(0);
8982     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
8983       unsigned NumElts = InVec.getValueType().getVectorNumElements();
8984       unsigned i = 0;
8985       for (; i != NumElts; ++i) {
8986         SDValue Arg = InVec.getOperand(i);
8987         if (Arg.getOpcode() == ISD::UNDEF) continue;
8988         BaseShAmt = Arg;
8989         break;
8990       }
8991     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
8992        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
8993          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
8994          if (C->getZExtValue() == SplatIdx)
8995            BaseShAmt = InVec.getOperand(1);
8996        }
8997     }
8998     if (BaseShAmt.getNode() == 0)
8999       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9000                               DAG.getIntPtrConstant(0));
9001   } else
9002     return SDValue();
9003
9004   // The shift amount is an i32.
9005   if (EltVT.bitsGT(MVT::i32))
9006     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9007   else if (EltVT.bitsLT(MVT::i32))
9008     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9009
9010   // The shift amount is identical so we can do a vector shift.
9011   SDValue  ValOp = N->getOperand(0);
9012   switch (N->getOpcode()) {
9013   default:
9014     llvm_unreachable("Unknown shift opcode!");
9015     break;
9016   case ISD::SHL:
9017     if (VT == MVT::v2i64)
9018       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9019                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9020                          ValOp, BaseShAmt);
9021     if (VT == MVT::v4i32)
9022       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9023                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9024                          ValOp, BaseShAmt);
9025     if (VT == MVT::v8i16)
9026       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9027                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9028                          ValOp, BaseShAmt);
9029     break;
9030   case ISD::SRA:
9031     if (VT == MVT::v4i32)
9032       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9033                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9034                          ValOp, BaseShAmt);
9035     if (VT == MVT::v8i16)
9036       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9037                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9038                          ValOp, BaseShAmt);
9039     break;
9040   case ISD::SRL:
9041     if (VT == MVT::v2i64)
9042       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9043                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9044                          ValOp, BaseShAmt);
9045     if (VT == MVT::v4i32)
9046       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9047                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9048                          ValOp, BaseShAmt);
9049     if (VT ==  MVT::v8i16)
9050       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9051                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9052                          ValOp, BaseShAmt);
9053     break;
9054   }
9055   return SDValue();
9056 }
9057
9058 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9059 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9060                                    const X86Subtarget *Subtarget) {
9061   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9062   // the FP state in cases where an emms may be missing.
9063   // A preferable solution to the general problem is to figure out the right
9064   // places to insert EMMS.  This qualifies as a quick hack.
9065
9066   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9067   StoreSDNode *St = cast<StoreSDNode>(N);
9068   EVT VT = St->getValue().getValueType();
9069   if (VT.getSizeInBits() != 64)
9070     return SDValue();
9071
9072   const Function *F = DAG.getMachineFunction().getFunction();
9073   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9074   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9075     && Subtarget->hasSSE2();
9076   if ((VT.isVector() ||
9077        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9078       isa<LoadSDNode>(St->getValue()) &&
9079       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9080       St->getChain().hasOneUse() && !St->isVolatile()) {
9081     SDNode* LdVal = St->getValue().getNode();
9082     LoadSDNode *Ld = 0;
9083     int TokenFactorIndex = -1;
9084     SmallVector<SDValue, 8> Ops;
9085     SDNode* ChainVal = St->getChain().getNode();
9086     // Must be a store of a load.  We currently handle two cases:  the load
9087     // is a direct child, and it's under an intervening TokenFactor.  It is
9088     // possible to dig deeper under nested TokenFactors.
9089     if (ChainVal == LdVal)
9090       Ld = cast<LoadSDNode>(St->getChain());
9091     else if (St->getValue().hasOneUse() &&
9092              ChainVal->getOpcode() == ISD::TokenFactor) {
9093       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9094         if (ChainVal->getOperand(i).getNode() == LdVal) {
9095           TokenFactorIndex = i;
9096           Ld = cast<LoadSDNode>(St->getValue());
9097         } else
9098           Ops.push_back(ChainVal->getOperand(i));
9099       }
9100     }
9101
9102     if (!Ld || !ISD::isNormalLoad(Ld))
9103       return SDValue();
9104
9105     // If this is not the MMX case, i.e. we are just turning i64 load/store
9106     // into f64 load/store, avoid the transformation if there are multiple
9107     // uses of the loaded value.
9108     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9109       return SDValue();
9110
9111     DebugLoc LdDL = Ld->getDebugLoc();
9112     DebugLoc StDL = N->getDebugLoc();
9113     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9114     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9115     // pair instead.
9116     if (Subtarget->is64Bit() || F64IsLegal) {
9117       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9118       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9119                                   Ld->getBasePtr(), Ld->getSrcValue(),
9120                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9121                                   Ld->getAlignment());
9122       SDValue NewChain = NewLd.getValue(1);
9123       if (TokenFactorIndex != -1) {
9124         Ops.push_back(NewChain);
9125         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9126                                Ops.size());
9127       }
9128       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9129                           St->getSrcValue(), St->getSrcValueOffset(),
9130                           St->isVolatile(), St->getAlignment());
9131     }
9132
9133     // Otherwise, lower to two pairs of 32-bit loads / stores.
9134     SDValue LoAddr = Ld->getBasePtr();
9135     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9136                                  DAG.getConstant(4, MVT::i32));
9137
9138     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9139                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9140                                Ld->isVolatile(), Ld->getAlignment());
9141     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9142                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9143                                Ld->isVolatile(),
9144                                MinAlign(Ld->getAlignment(), 4));
9145
9146     SDValue NewChain = LoLd.getValue(1);
9147     if (TokenFactorIndex != -1) {
9148       Ops.push_back(LoLd);
9149       Ops.push_back(HiLd);
9150       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9151                              Ops.size());
9152     }
9153
9154     LoAddr = St->getBasePtr();
9155     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9156                          DAG.getConstant(4, MVT::i32));
9157
9158     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9159                                 St->getSrcValue(), St->getSrcValueOffset(),
9160                                 St->isVolatile(), St->getAlignment());
9161     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9162                                 St->getSrcValue(),
9163                                 St->getSrcValueOffset() + 4,
9164                                 St->isVolatile(),
9165                                 MinAlign(St->getAlignment(), 4));
9166     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9167   }
9168   return SDValue();
9169 }
9170
9171 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9172 /// X86ISD::FXOR nodes.
9173 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9174   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9175   // F[X]OR(0.0, x) -> x
9176   // F[X]OR(x, 0.0) -> x
9177   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9178     if (C->getValueAPF().isPosZero())
9179       return N->getOperand(1);
9180   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9181     if (C->getValueAPF().isPosZero())
9182       return N->getOperand(0);
9183   return SDValue();
9184 }
9185
9186 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9187 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9188   // FAND(0.0, x) -> 0.0
9189   // FAND(x, 0.0) -> 0.0
9190   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9191     if (C->getValueAPF().isPosZero())
9192       return N->getOperand(0);
9193   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9194     if (C->getValueAPF().isPosZero())
9195       return N->getOperand(1);
9196   return SDValue();
9197 }
9198
9199 static SDValue PerformBTCombine(SDNode *N,
9200                                 SelectionDAG &DAG,
9201                                 TargetLowering::DAGCombinerInfo &DCI) {
9202   // BT ignores high bits in the bit index operand.
9203   SDValue Op1 = N->getOperand(1);
9204   if (Op1.hasOneUse()) {
9205     unsigned BitWidth = Op1.getValueSizeInBits();
9206     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9207     APInt KnownZero, KnownOne;
9208     TargetLowering::TargetLoweringOpt TLO(DAG);
9209     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9210     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9211         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9212       DCI.CommitTargetLoweringOpt(TLO);
9213   }
9214   return SDValue();
9215 }
9216
9217 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9218   SDValue Op = N->getOperand(0);
9219   if (Op.getOpcode() == ISD::BIT_CONVERT)
9220     Op = Op.getOperand(0);
9221   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9222   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9223       VT.getVectorElementType().getSizeInBits() ==
9224       OpVT.getVectorElementType().getSizeInBits()) {
9225     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9226   }
9227   return SDValue();
9228 }
9229
9230 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9231 // Locked instructions, in turn, have implicit fence semantics (all memory
9232 // operations are flushed before issuing the locked instruction, and the
9233 // are not buffered), so we can fold away the common pattern of
9234 // fence-atomic-fence.
9235 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9236   SDValue atomic = N->getOperand(0);
9237   switch (atomic.getOpcode()) {
9238     case ISD::ATOMIC_CMP_SWAP:
9239     case ISD::ATOMIC_SWAP:
9240     case ISD::ATOMIC_LOAD_ADD:
9241     case ISD::ATOMIC_LOAD_SUB:
9242     case ISD::ATOMIC_LOAD_AND:
9243     case ISD::ATOMIC_LOAD_OR:
9244     case ISD::ATOMIC_LOAD_XOR:
9245     case ISD::ATOMIC_LOAD_NAND:
9246     case ISD::ATOMIC_LOAD_MIN:
9247     case ISD::ATOMIC_LOAD_MAX:
9248     case ISD::ATOMIC_LOAD_UMIN:
9249     case ISD::ATOMIC_LOAD_UMAX:
9250       break;
9251     default:
9252       return SDValue();
9253   }
9254
9255   SDValue fence = atomic.getOperand(0);
9256   if (fence.getOpcode() != ISD::MEMBARRIER)
9257     return SDValue();
9258
9259   switch (atomic.getOpcode()) {
9260     case ISD::ATOMIC_CMP_SWAP:
9261       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9262                                     atomic.getOperand(1), atomic.getOperand(2),
9263                                     atomic.getOperand(3));
9264     case ISD::ATOMIC_SWAP:
9265     case ISD::ATOMIC_LOAD_ADD:
9266     case ISD::ATOMIC_LOAD_SUB:
9267     case ISD::ATOMIC_LOAD_AND:
9268     case ISD::ATOMIC_LOAD_OR:
9269     case ISD::ATOMIC_LOAD_XOR:
9270     case ISD::ATOMIC_LOAD_NAND:
9271     case ISD::ATOMIC_LOAD_MIN:
9272     case ISD::ATOMIC_LOAD_MAX:
9273     case ISD::ATOMIC_LOAD_UMIN:
9274     case ISD::ATOMIC_LOAD_UMAX:
9275       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9276                                     atomic.getOperand(1), atomic.getOperand(2));
9277     default:
9278       return SDValue();
9279   }
9280 }
9281
9282 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9283                                              DAGCombinerInfo &DCI) const {
9284   SelectionDAG &DAG = DCI.DAG;
9285   switch (N->getOpcode()) {
9286   default: break;
9287   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9288   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9289   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9290   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9291   case ISD::SHL:
9292   case ISD::SRA:
9293   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9294   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9295   case X86ISD::FXOR:
9296   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9297   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9298   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9299   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9300   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9301   }
9302
9303   return SDValue();
9304 }
9305
9306 //===----------------------------------------------------------------------===//
9307 //                           X86 Inline Assembly Support
9308 //===----------------------------------------------------------------------===//
9309
9310 static bool LowerToBSwap(CallInst *CI) {
9311   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9312   // we will turn this bswap into something that will be lowered to logical ops
9313   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9314   // so don't worry about this.
9315
9316   // Verify this is a simple bswap.
9317   if (CI->getNumOperands() != 2 ||
9318       CI->getType() != CI->getOperand(1)->getType() ||
9319       !CI->getType()->isInteger())
9320     return false;
9321
9322   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9323   if (!Ty || Ty->getBitWidth() % 16 != 0)
9324     return false;
9325
9326   // Okay, we can do this xform, do so now.
9327   const Type *Tys[] = { Ty };
9328   Module *M = CI->getParent()->getParent()->getParent();
9329   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9330
9331   Value *Op = CI->getOperand(1);
9332   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9333
9334   CI->replaceAllUsesWith(Op);
9335   CI->eraseFromParent();
9336   return true;
9337 }
9338
9339 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9340   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9341   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9342
9343   std::string AsmStr = IA->getAsmString();
9344
9345   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9346   std::vector<std::string> AsmPieces;
9347   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9348
9349   switch (AsmPieces.size()) {
9350   default: return false;
9351   case 1:
9352     AsmStr = AsmPieces[0];
9353     AsmPieces.clear();
9354     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9355
9356     // bswap $0
9357     if (AsmPieces.size() == 2 &&
9358         (AsmPieces[0] == "bswap" ||
9359          AsmPieces[0] == "bswapq" ||
9360          AsmPieces[0] == "bswapl") &&
9361         (AsmPieces[1] == "$0" ||
9362          AsmPieces[1] == "${0:q}")) {
9363       // No need to check constraints, nothing other than the equivalent of
9364       // "=r,0" would be valid here.
9365       return LowerToBSwap(CI);
9366     }
9367     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9368     if (CI->getType() == Type::getInt16Ty(CI->getContext()) &&
9369         AsmPieces.size() == 3 &&
9370         AsmPieces[0] == "rorw" &&
9371         AsmPieces[1] == "$$8," &&
9372         AsmPieces[2] == "${0:w}" &&
9373         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9374       return LowerToBSwap(CI);
9375     }
9376     break;
9377   case 3:
9378     if (CI->getType() == Type::getInt64Ty(CI->getContext()) &&
9379         Constraints.size() >= 2 &&
9380         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9381         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9382       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9383       std::vector<std::string> Words;
9384       SplitString(AsmPieces[0], Words, " \t");
9385       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9386         Words.clear();
9387         SplitString(AsmPieces[1], Words, " \t");
9388         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9389           Words.clear();
9390           SplitString(AsmPieces[2], Words, " \t,");
9391           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9392               Words[2] == "%edx") {
9393             return LowerToBSwap(CI);
9394           }
9395         }
9396       }
9397     }
9398     break;
9399   }
9400   return false;
9401 }
9402
9403
9404
9405 /// getConstraintType - Given a constraint letter, return the type of
9406 /// constraint it is for this target.
9407 X86TargetLowering::ConstraintType
9408 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9409   if (Constraint.size() == 1) {
9410     switch (Constraint[0]) {
9411     case 'A':
9412       return C_Register;
9413     case 'f':
9414     case 'r':
9415     case 'R':
9416     case 'l':
9417     case 'q':
9418     case 'Q':
9419     case 'x':
9420     case 'y':
9421     case 'Y':
9422       return C_RegisterClass;
9423     case 'e':
9424     case 'Z':
9425       return C_Other;
9426     default:
9427       break;
9428     }
9429   }
9430   return TargetLowering::getConstraintType(Constraint);
9431 }
9432
9433 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9434 /// with another that has more specific requirements based on the type of the
9435 /// corresponding operand.
9436 const char *X86TargetLowering::
9437 LowerXConstraint(EVT ConstraintVT) const {
9438   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9439   // 'f' like normal targets.
9440   if (ConstraintVT.isFloatingPoint()) {
9441     if (Subtarget->hasSSE2())
9442       return "Y";
9443     if (Subtarget->hasSSE1())
9444       return "x";
9445   }
9446
9447   return TargetLowering::LowerXConstraint(ConstraintVT);
9448 }
9449
9450 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9451 /// vector.  If it is invalid, don't add anything to Ops.
9452 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9453                                                      char Constraint,
9454                                                      bool hasMemory,
9455                                                      std::vector<SDValue>&Ops,
9456                                                      SelectionDAG &DAG) const {
9457   SDValue Result(0, 0);
9458
9459   switch (Constraint) {
9460   default: break;
9461   case 'I':
9462     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9463       if (C->getZExtValue() <= 31) {
9464         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9465         break;
9466       }
9467     }
9468     return;
9469   case 'J':
9470     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9471       if (C->getZExtValue() <= 63) {
9472         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9473         break;
9474       }
9475     }
9476     return;
9477   case 'K':
9478     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9479       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9480         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9481         break;
9482       }
9483     }
9484     return;
9485   case 'N':
9486     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9487       if (C->getZExtValue() <= 255) {
9488         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9489         break;
9490       }
9491     }
9492     return;
9493   case 'e': {
9494     // 32-bit signed value
9495     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9496       const ConstantInt *CI = C->getConstantIntValue();
9497       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9498                                   C->getSExtValue())) {
9499         // Widen to 64 bits here to get it sign extended.
9500         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9501         break;
9502       }
9503     // FIXME gcc accepts some relocatable values here too, but only in certain
9504     // memory models; it's complicated.
9505     }
9506     return;
9507   }
9508   case 'Z': {
9509     // 32-bit unsigned value
9510     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9511       const ConstantInt *CI = C->getConstantIntValue();
9512       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9513                                   C->getZExtValue())) {
9514         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9515         break;
9516       }
9517     }
9518     // FIXME gcc accepts some relocatable values here too, but only in certain
9519     // memory models; it's complicated.
9520     return;
9521   }
9522   case 'i': {
9523     // Literal immediates are always ok.
9524     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9525       // Widen to 64 bits here to get it sign extended.
9526       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9527       break;
9528     }
9529
9530     // If we are in non-pic codegen mode, we allow the address of a global (with
9531     // an optional displacement) to be used with 'i'.
9532     GlobalAddressSDNode *GA = 0;
9533     int64_t Offset = 0;
9534
9535     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9536     while (1) {
9537       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9538         Offset += GA->getOffset();
9539         break;
9540       } else if (Op.getOpcode() == ISD::ADD) {
9541         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9542           Offset += C->getZExtValue();
9543           Op = Op.getOperand(0);
9544           continue;
9545         }
9546       } else if (Op.getOpcode() == ISD::SUB) {
9547         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9548           Offset += -C->getZExtValue();
9549           Op = Op.getOperand(0);
9550           continue;
9551         }
9552       }
9553
9554       // Otherwise, this isn't something we can handle, reject it.
9555       return;
9556     }
9557
9558     GlobalValue *GV = GA->getGlobal();
9559     // If we require an extra load to get this address, as in PIC mode, we
9560     // can't accept it.
9561     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9562                                                         getTargetMachine())))
9563       return;
9564
9565     if (hasMemory)
9566       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9567     else
9568       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9569     Result = Op;
9570     break;
9571   }
9572   }
9573
9574   if (Result.getNode()) {
9575     Ops.push_back(Result);
9576     return;
9577   }
9578   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9579                                                       Ops, DAG);
9580 }
9581
9582 std::vector<unsigned> X86TargetLowering::
9583 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9584                                   EVT VT) const {
9585   if (Constraint.size() == 1) {
9586     // FIXME: not handling fp-stack yet!
9587     switch (Constraint[0]) {      // GCC X86 Constraint Letters
9588     default: break;  // Unknown constraint letter
9589     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
9590       if (Subtarget->is64Bit()) {
9591         if (VT == MVT::i32)
9592           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9593                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9594                                        X86::R10D,X86::R11D,X86::R12D,
9595                                        X86::R13D,X86::R14D,X86::R15D,
9596                                        X86::EBP, X86::ESP, 0);
9597         else if (VT == MVT::i16)
9598           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9599                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9600                                        X86::R10W,X86::R11W,X86::R12W,
9601                                        X86::R13W,X86::R14W,X86::R15W,
9602                                        X86::BP,  X86::SP, 0);
9603         else if (VT == MVT::i8)
9604           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9605                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9606                                        X86::R10B,X86::R11B,X86::R12B,
9607                                        X86::R13B,X86::R14B,X86::R15B,
9608                                        X86::BPL, X86::SPL, 0);
9609
9610         else if (VT == MVT::i64)
9611           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9612                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9613                                        X86::R10, X86::R11, X86::R12,
9614                                        X86::R13, X86::R14, X86::R15,
9615                                        X86::RBP, X86::RSP, 0);
9616
9617         break;
9618       }
9619       // 32-bit fallthrough
9620     case 'Q':   // Q_REGS
9621       if (VT == MVT::i32)
9622         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9623       else if (VT == MVT::i16)
9624         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9625       else if (VT == MVT::i8)
9626         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9627       else if (VT == MVT::i64)
9628         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9629       break;
9630     }
9631   }
9632
9633   return std::vector<unsigned>();
9634 }
9635
9636 std::pair<unsigned, const TargetRegisterClass*>
9637 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9638                                                 EVT VT) const {
9639   // First, see if this is a constraint that directly corresponds to an LLVM
9640   // register class.
9641   if (Constraint.size() == 1) {
9642     // GCC Constraint Letters
9643     switch (Constraint[0]) {
9644     default: break;
9645     case 'r':   // GENERAL_REGS
9646     case 'l':   // INDEX_REGS
9647       if (VT == MVT::i8)
9648         return std::make_pair(0U, X86::GR8RegisterClass);
9649       if (VT == MVT::i16)
9650         return std::make_pair(0U, X86::GR16RegisterClass);
9651       if (VT == MVT::i32 || !Subtarget->is64Bit())
9652         return std::make_pair(0U, X86::GR32RegisterClass);
9653       return std::make_pair(0U, X86::GR64RegisterClass);
9654     case 'R':   // LEGACY_REGS
9655       if (VT == MVT::i8)
9656         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
9657       if (VT == MVT::i16)
9658         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
9659       if (VT == MVT::i32 || !Subtarget->is64Bit())
9660         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
9661       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
9662     case 'f':  // FP Stack registers.
9663       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9664       // value to the correct fpstack register class.
9665       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9666         return std::make_pair(0U, X86::RFP32RegisterClass);
9667       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9668         return std::make_pair(0U, X86::RFP64RegisterClass);
9669       return std::make_pair(0U, X86::RFP80RegisterClass);
9670     case 'y':   // MMX_REGS if MMX allowed.
9671       if (!Subtarget->hasMMX()) break;
9672       return std::make_pair(0U, X86::VR64RegisterClass);
9673     case 'Y':   // SSE_REGS if SSE2 allowed
9674       if (!Subtarget->hasSSE2()) break;
9675       // FALL THROUGH.
9676     case 'x':   // SSE_REGS if SSE1 allowed
9677       if (!Subtarget->hasSSE1()) break;
9678
9679       switch (VT.getSimpleVT().SimpleTy) {
9680       default: break;
9681       // Scalar SSE types.
9682       case MVT::f32:
9683       case MVT::i32:
9684         return std::make_pair(0U, X86::FR32RegisterClass);
9685       case MVT::f64:
9686       case MVT::i64:
9687         return std::make_pair(0U, X86::FR64RegisterClass);
9688       // Vector types.
9689       case MVT::v16i8:
9690       case MVT::v8i16:
9691       case MVT::v4i32:
9692       case MVT::v2i64:
9693       case MVT::v4f32:
9694       case MVT::v2f64:
9695         return std::make_pair(0U, X86::VR128RegisterClass);
9696       }
9697       break;
9698     }
9699   }
9700
9701   // Use the default implementation in TargetLowering to convert the register
9702   // constraint into a member of a register class.
9703   std::pair<unsigned, const TargetRegisterClass*> Res;
9704   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9705
9706   // Not found as a standard register?
9707   if (Res.second == 0) {
9708     // Map st(0) -> st(7) -> ST0
9709     if (Constraint.size() == 7 && Constraint[0] == '{' &&
9710         tolower(Constraint[1]) == 's' &&
9711         tolower(Constraint[2]) == 't' &&
9712         Constraint[3] == '(' &&
9713         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
9714         Constraint[5] == ')' &&
9715         Constraint[6] == '}') {
9716
9717       Res.first = X86::ST0+Constraint[4]-'0';
9718       Res.second = X86::RFP80RegisterClass;
9719       return Res;
9720     }
9721
9722     // GCC allows "st(0)" to be called just plain "st".
9723     if (StringRef("{st}").equals_lower(Constraint)) {
9724       Res.first = X86::ST0;
9725       Res.second = X86::RFP80RegisterClass;
9726       return Res;
9727     }
9728
9729     // flags -> EFLAGS
9730     if (StringRef("{flags}").equals_lower(Constraint)) {
9731       Res.first = X86::EFLAGS;
9732       Res.second = X86::CCRRegisterClass;
9733       return Res;
9734     }
9735
9736     // 'A' means EAX + EDX.
9737     if (Constraint == "A") {
9738       Res.first = X86::EAX;
9739       Res.second = X86::GR32_ADRegisterClass;
9740       return Res;
9741     }
9742     return Res;
9743   }
9744
9745   // Otherwise, check to see if this is a register class of the wrong value
9746   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
9747   // turn into {ax},{dx}.
9748   if (Res.second->hasType(VT))
9749     return Res;   // Correct type already, nothing to do.
9750
9751   // All of the single-register GCC register classes map their values onto
9752   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
9753   // really want an 8-bit or 32-bit register, map to the appropriate register
9754   // class and return the appropriate register.
9755   if (Res.second == X86::GR16RegisterClass) {
9756     if (VT == MVT::i8) {
9757       unsigned DestReg = 0;
9758       switch (Res.first) {
9759       default: break;
9760       case X86::AX: DestReg = X86::AL; break;
9761       case X86::DX: DestReg = X86::DL; break;
9762       case X86::CX: DestReg = X86::CL; break;
9763       case X86::BX: DestReg = X86::BL; break;
9764       }
9765       if (DestReg) {
9766         Res.first = DestReg;
9767         Res.second = X86::GR8RegisterClass;
9768       }
9769     } else if (VT == MVT::i32) {
9770       unsigned DestReg = 0;
9771       switch (Res.first) {
9772       default: break;
9773       case X86::AX: DestReg = X86::EAX; break;
9774       case X86::DX: DestReg = X86::EDX; break;
9775       case X86::CX: DestReg = X86::ECX; break;
9776       case X86::BX: DestReg = X86::EBX; break;
9777       case X86::SI: DestReg = X86::ESI; break;
9778       case X86::DI: DestReg = X86::EDI; break;
9779       case X86::BP: DestReg = X86::EBP; break;
9780       case X86::SP: DestReg = X86::ESP; break;
9781       }
9782       if (DestReg) {
9783         Res.first = DestReg;
9784         Res.second = X86::GR32RegisterClass;
9785       }
9786     } else if (VT == MVT::i64) {
9787       unsigned DestReg = 0;
9788       switch (Res.first) {
9789       default: break;
9790       case X86::AX: DestReg = X86::RAX; break;
9791       case X86::DX: DestReg = X86::RDX; break;
9792       case X86::CX: DestReg = X86::RCX; break;
9793       case X86::BX: DestReg = X86::RBX; break;
9794       case X86::SI: DestReg = X86::RSI; break;
9795       case X86::DI: DestReg = X86::RDI; break;
9796       case X86::BP: DestReg = X86::RBP; break;
9797       case X86::SP: DestReg = X86::RSP; break;
9798       }
9799       if (DestReg) {
9800         Res.first = DestReg;
9801         Res.second = X86::GR64RegisterClass;
9802       }
9803     }
9804   } else if (Res.second == X86::FR32RegisterClass ||
9805              Res.second == X86::FR64RegisterClass ||
9806              Res.second == X86::VR128RegisterClass) {
9807     // Handle references to XMM physical registers that got mapped into the
9808     // wrong class.  This can happen with constraints like {xmm0} where the
9809     // target independent register mapper will just pick the first match it can
9810     // find, ignoring the required type.
9811     if (VT == MVT::f32)
9812       Res.second = X86::FR32RegisterClass;
9813     else if (VT == MVT::f64)
9814       Res.second = X86::FR64RegisterClass;
9815     else if (X86::VR128RegisterClass->hasType(VT))
9816       Res.second = X86::VR128RegisterClass;
9817   }
9818
9819   return Res;
9820 }
9821
9822 //===----------------------------------------------------------------------===//
9823 //                           X86 Widen vector type
9824 //===----------------------------------------------------------------------===//
9825
9826 /// getWidenVectorType: given a vector type, returns the type to widen
9827 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9828 /// If there is no vector type that we want to widen to, returns MVT::Other
9829 /// When and where to widen is target dependent based on the cost of
9830 /// scalarizing vs using the wider vector type.
9831
9832 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
9833   assert(VT.isVector());
9834   if (isTypeLegal(VT))
9835     return VT;
9836
9837   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9838   //       type based on element type.  This would speed up our search (though
9839   //       it may not be worth it since the size of the list is relatively
9840   //       small).
9841   EVT EltVT = VT.getVectorElementType();
9842   unsigned NElts = VT.getVectorNumElements();
9843
9844   // On X86, it make sense to widen any vector wider than 1
9845   if (NElts <= 1)
9846     return MVT::Other;
9847
9848   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9849        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9850     EVT SVT = (MVT::SimpleValueType)nVT;
9851
9852     if (isTypeLegal(SVT) &&
9853         SVT.getVectorElementType() == EltVT &&
9854         SVT.getVectorNumElements() > NElts)
9855       return SVT;
9856   }
9857   return MVT::Other;
9858 }