lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/GlobalAlias.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/LLVMContext.h"
  28 #include "llvm/ADT/BitVector.h"
  29 #include "llvm/ADT/VectorExtras.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/PseudoSourceValue.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39 #include "llvm/Target/TargetLoweringObjectFile.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/SmallSet.h"
  42 #include "llvm/ADT/StringExtras.h"
  43 #include "llvm/Support/CommandLine.h"
  44 #include "llvm/Support/raw_ostream.h"
  45 using namespace llvm;
  46
  47 static cl::opt<bool>
  48 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  49
  50 // Forward declarations.
  51 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
  52                        SDValue V2);
  53
  54 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  55   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  56   default: llvm_unreachable("unknown subtarget type");
  57   case X86Subtarget::isDarwin:
  58     return new TargetLoweringObjectFileMachO();
  59   case X86Subtarget::isELF:
  60     return new TargetLoweringObjectFileELF();
  61   case X86Subtarget::isMingw:
  62   case X86Subtarget::isCygwin:
  63   case X86Subtarget::isWindows:
  64     return new TargetLoweringObjectFileCOFF();
  65   }
  66
  67 }
  68
  69 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  70   : TargetLowering(TM, createTLOF(TM)) {
  71   Subtarget = &TM.getSubtarget<X86Subtarget>();
  72   X86ScalarSSEf64 = Subtarget->hasSSE2();
  73   X86ScalarSSEf32 = Subtarget->hasSSE1();
  74   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  75
  76   RegInfo = TM.getRegisterInfo();
  77   TD = getTargetData();
  78
  79   // Set up the TargetLowering object.
  80
  81   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  82   setShiftAmountType(MVT::i8);
  83   setBooleanContents(ZeroOrOneBooleanContent);
  84   setSchedulingPreference(SchedulingForRegPressure);
  85   setStackPointerRegisterToSaveRestore(X86StackPtr);
  86
  87   if (Subtarget->isTargetDarwin()) {
  88     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  89     setUseUnderscoreSetJmp(false);
  90     setUseUnderscoreLongJmp(false);
  91   } else if (Subtarget->isTargetMingw()) {
  92     // MS runtime is weird: it exports _setjmp, but longjmp!
  93     setUseUnderscoreSetJmp(true);
  94     setUseUnderscoreLongJmp(false);
  95   } else {
  96     setUseUnderscoreSetJmp(true);
  97     setUseUnderscoreLongJmp(true);
  98   }
  99
 100   // Set up the register classes.
 101   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 102   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 103   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 104   if (Subtarget->is64Bit())
 105     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 106
 107   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 108
 109   // We don't accept any truncstore of integer registers.
 110   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 111   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 112   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 113   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 114   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 115   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 116
 117   // SETOEQ and SETUNE require checking two conditions.
 118   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 119   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 120   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 121   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 122   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 123   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 124
 125   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 126   // operation.
 127   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 128   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 129   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 130
 131   if (Subtarget->is64Bit()) {
 132     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 133     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 134   } else if (!UseSoftFloat) {
 135     if (X86ScalarSSEf64) {
 136       // We have an impenetrably clever algorithm for ui64->double only.
 137       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 138     }
 139     // We have an algorithm for SSE2, and we turn this into a 64-bit
 140     // FILD for other targets.
 141     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 142   }
 143
 144   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 145   // this operation.
 146   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 147   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 148
 149   if (!UseSoftFloat) {
 150     // SSE has no i16 to fp conversion, only i32
 151     if (X86ScalarSSEf32) {
 152       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 153       // f32 and f64 cases are Legal, f80 case is not
 154       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 155     } else {
 156       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 157       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 158     }
 159   } else {
 160     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 161     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 162   }
 163
 164   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 165   // are Legal, f80 is custom lowered.
 166   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 167   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 168
 169   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 170   // this operation.
 171   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 172   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 173
 174   if (X86ScalarSSEf32) {
 175     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 176     // f32 and f64 cases are Legal, f80 case is not
 177     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 178   } else {
 179     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 180     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 181   }
 182
 183   // Handle FP_TO_UINT by promoting the destination to a larger signed
 184   // conversion.
 185   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 186   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 187   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 188
 189   if (Subtarget->is64Bit()) {
 190     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 191     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 192   } else if (!UseSoftFloat) {
 193     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 194       // Expand FP_TO_UINT into a select.
 195       // FIXME: We would like to use a Custom expander here eventually to do
 196       // the optimal thing for SSE vs. the default expansion in the legalizer.
 197       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 198     else
 199       // With SSE3 we can use fisttpll to convert to a signed i64; without
 200       // SSE, we're stuck with a fistpll.
 201       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 202   }
 203
 204   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 205   if (!X86ScalarSSEf64) {
 206     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 207     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 208   }
 209
 210   // Scalar integer divide and remainder are lowered to use operations that
 211   // produce two results, to match the available instructions. This exposes
 212   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 213   // into a single instruction.
 214   //
 215   // Scalar integer multiply-high is also lowered to use two-result
 216   // operations, to match the available instructions. However, plain multiply
 217   // (low) operations are left as Legal, as there are single-result
 218   // instructions for this in x86. Using the two-result multiply instructions
 219   // when both high and low results are needed must be arranged by dagcombine.
 220   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 221   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 222   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 223   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 224   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 225   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 226   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 227   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 228   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 229   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 230   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 231   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 232   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 233   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 234   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 235   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 236   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 237   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 238   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 244
 245   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 246   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 247   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 248   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 249   if (Subtarget->is64Bit())
 250     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 251   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 252   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 253   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 254   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 255   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 256   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 257   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 258   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 259
 260   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 261   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 262   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 263   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 264   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 265   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 266   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 267   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 268   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 269   if (Subtarget->is64Bit()) {
 270     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 271     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 272     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 273   }
 274
 275   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 276   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 277
 278   // These should be promoted to a larger select which is supported.
 279   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 280   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 281   // X86 wants to expand cmov itself.
 282   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 283   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 284   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 285   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 286   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 287   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 288   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 289   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 290   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 291   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 292   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 293   if (Subtarget->is64Bit()) {
 294     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 295     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 296   }
 297   // X86 ret instruction may pop stack.
 298   setOperationAction(ISD::RET             , MVT::Other, Custom);
 299   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 300
 301   // Darwin ABI issue.
 302   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 303   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 304   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 305   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 306   if (Subtarget->is64Bit())
 307     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 308   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 309   if (Subtarget->is64Bit()) {
 310     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 311     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 312     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 313     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 314   }
 315   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 316   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 317   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 318   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 319   if (Subtarget->is64Bit()) {
 320     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 321     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 322     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 323   }
 324
 325   if (Subtarget->hasSSE1())
 326     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 327
 328   if (!Subtarget->hasSSE2())
 329     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 330
 331   // Expand certain atomics
 332   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 333   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 334   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 335   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 336
 337   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 338   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 339   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 340   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 341
 342   if (!Subtarget->is64Bit()) {
 343     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 344     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 345     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 346     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 347     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 348     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 349     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 350   }
 351
 352   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 353   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 354   // FIXME - use subtarget debug flags
 355   if (!Subtarget->isTargetDarwin() &&
 356       !Subtarget->isTargetELF() &&
 357       !Subtarget->isTargetCygMing()) {
 358     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 359     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 360   }
 361
 362   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 363   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 364   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 365   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 366   if (Subtarget->is64Bit()) {
 367     setExceptionPointerRegister(X86::RAX);
 368     setExceptionSelectorRegister(X86::RDX);
 369   } else {
 370     setExceptionPointerRegister(X86::EAX);
 371     setExceptionSelectorRegister(X86::EDX);
 372   }
 373   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 374   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 375
 376   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 377
 378   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 379
 380   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 381   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 382   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 383   if (Subtarget->is64Bit()) {
 384     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 385     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 386   } else {
 387     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 388     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 389   }
 390
 391   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 392   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 393   if (Subtarget->is64Bit())
 394     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 395   if (Subtarget->isTargetCygMing())
 396     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 397   else
 398     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 399
 400   if (!UseSoftFloat && X86ScalarSSEf64) {
 401     // f32 and f64 use SSE.
 402     // Set up the FP register classes.
 403     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 404     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 405
 406     // Use ANDPD to simulate FABS.
 407     setOperationAction(ISD::FABS , MVT::f64, Custom);
 408     setOperationAction(ISD::FABS , MVT::f32, Custom);
 409
 410     // Use XORP to simulate FNEG.
 411     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 412     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 413
 414     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 415     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 416     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 417
 418     // We don't support sin/cos/fmod
 419     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 420     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 421     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 422     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 423
 424     // Expand FP immediates into loads from the stack, except for the special
 425     // cases we handle.
 426     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 427     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 428   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 429     // Use SSE for f32, x87 for f64.
 430     // Set up the FP register classes.
 431     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 432     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 433
 434     // Use ANDPS to simulate FABS.
 435     setOperationAction(ISD::FABS , MVT::f32, Custom);
 436
 437     // Use XORP to simulate FNEG.
 438     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 439
 440     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 441
 442     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 443     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 444     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 445
 446     // We don't support sin/cos/fmod
 447     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 448     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 449
 450     // Special cases we handle for FP constants.
 451     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 452     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 453     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 454     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 455     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 456
 457     if (!UnsafeFPMath) {
 458       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 459       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 460     }
 461   } else if (!UseSoftFloat) {
 462     // f32 and f64 in x87.
 463     // Set up the FP register classes.
 464     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 465     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 466
 467     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 468     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 469     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 470     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 471
 472     if (!UnsafeFPMath) {
 473       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 474       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 475     }
 476     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 477     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 478     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 479     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 480     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 481     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 482     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 483     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 484   }
 485
 486   // Long double always uses X87.
 487   if (!UseSoftFloat) {
 488     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 489     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 490     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 491     {
 492       bool ignored;
 493       APFloat TmpFlt(+0.0);
 494       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 495                      &ignored);
 496       addLegalFPImmediate(TmpFlt);  // FLD0
 497       TmpFlt.changeSign();
 498       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 499       APFloat TmpFlt2(+1.0);
 500       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 501                       &ignored);
 502       addLegalFPImmediate(TmpFlt2);  // FLD1
 503       TmpFlt2.changeSign();
 504       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 505     }
 506
 507     if (!UnsafeFPMath) {
 508       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 509       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 510     }
 511   }
 512
 513   // Always use a library call for pow.
 514   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 515   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 516   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 517
 518   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 519   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 520   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 521   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 522   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 523
 524   // First set operation action for all vector types to either promote
 525   // (for widening) or expand (for scalarization). Then we will selectively
 526   // turn on ones that can be effectively codegen'd.
 527   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 528        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 529     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 530     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 531     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 532     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 533     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 534     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 535     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 536     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 537     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 538     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 542     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 543     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 544     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 545     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 577   }
 578
 579   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 580   // with -msoft-float, disable use of MMX as well.
 581   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 582     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 583     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 584     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 585     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 586     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 587
 588     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 589     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 590     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 591     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 592
 593     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 594     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 595     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 596     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 597
 598     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 599     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 600
 601     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 602     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 603     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 604     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 605     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 606     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 607     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 608
 609     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 610     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 611     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 612     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 613     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 614     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 615     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 616
 617     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 618     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 619     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 620     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 621     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 622     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 623     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 624
 625     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 626     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 627     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 628     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 629     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 630     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 631     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 632     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 633     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 634
 635     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 636     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 637     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 638     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 639     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 640
 641     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 642     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 643     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 644     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 645
 646     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 647     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 648     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 649     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 650
 651     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 652
 653     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 654     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 655     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 656     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 657     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 658     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 659     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 660     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 661     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 662   }
 663
 664   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 665     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 666
 667     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 668     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 669     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 670     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 671     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 672     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 673     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 674     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 676     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 677     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 678     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 679   }
 680
 681   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 682     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 683
 684     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 685     // registers cannot be used even for integer operations.
 686     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 687     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 688     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 689     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 690
 691     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 692     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 693     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 694     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 695     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 696     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 697     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 698     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 699     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 700     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 701     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 702     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 703     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 704     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 705     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 706     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 707
 708     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 709     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 710     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 711     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 712
 713     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 714     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 715     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 716     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 717     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 718
 719     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 720     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 721       MVT VT = (MVT::SimpleValueType)i;
 722       // Do not attempt to custom lower non-power-of-2 vectors
 723       if (!isPowerOf2_32(VT.getVectorNumElements()))
 724         continue;
 725       // Do not attempt to custom lower non-128-bit vectors
 726       if (!VT.is128BitVector())
 727         continue;
 728       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 729       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 730       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 731     }
 732
 733     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 734     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 735     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 736     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 737     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 738     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 739
 740     if (Subtarget->is64Bit()) {
 741       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 742       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 743     }
 744
 745     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 746     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 747       MVT VT = (MVT::SimpleValueType)i;
 748
 749       // Do not attempt to promote non-128-bit vectors
 750       if (!VT.is128BitVector()) {
 751         continue;
 752       }
 753       setOperationAction(ISD::AND,    VT, Promote);
 754       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 755       setOperationAction(ISD::OR,     VT, Promote);
 756       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 757       setOperationAction(ISD::XOR,    VT, Promote);
 758       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 759       setOperationAction(ISD::LOAD,   VT, Promote);
 760       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 761       setOperationAction(ISD::SELECT, VT, Promote);
 762       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 763     }
 764
 765     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 766
 767     // Custom lower v2i64 and v2f64 selects.
 768     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 769     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 770     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 771     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 772
 773     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 774     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 775     if (!DisableMMX && Subtarget->hasMMX()) {
 776       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 777       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 778     }
 779   }
 780
 781   if (Subtarget->hasSSE41()) {
 782     // FIXME: Do we need to handle scalar-to-vector here?
 783     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 784
 785     // i8 and i16 vectors are custom , because the source register and source
 786     // source memory operand types are not the same width.  f32 vectors are
 787     // custom since the immediate controlling the insert encodes additional
 788     // information.
 789     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 790     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 791     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 792     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 793
 794     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 795     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 796     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 797     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 798
 799     if (Subtarget->is64Bit()) {
 800       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 801       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 802     }
 803   }
 804
 805   if (Subtarget->hasSSE42()) {
 806     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 807   }
 808
 809   if (!UseSoftFloat && Subtarget->hasAVX()) {
 810     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 811     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 812     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 813     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 814
 815     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 816     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 817     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 818     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 819     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 820     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 821     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 822     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 823     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 824     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 825     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 826     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 827     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 828     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 829     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 830
 831     // Operations to consider commented out -v16i16 v32i8
 832     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 833     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 834     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 835     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 836     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 837     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 838     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 839     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 840     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 841     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 842     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 843     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 844     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 845     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 846
 847     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 848     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 849     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 850     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 851
 852     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 853     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 854     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 855     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 856     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 857
 858     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 859     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 860     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 861     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 862     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 863     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 864
 865 #if 0
 866     // Not sure we want to do this since there are no 256-bit integer
 867     // operations in AVX
 868
 869     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 870     // This includes 256-bit vectors
 871     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 872       MVT VT = (MVT::SimpleValueType)i;
 873
 874       // Do not attempt to custom lower non-power-of-2 vectors
 875       if (!isPowerOf2_32(VT.getVectorNumElements()))
 876         continue;
 877
 878       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 879       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 880       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 881     }
 882
 883     if (Subtarget->is64Bit()) {
 884       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 885       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 886     }
 887 #endif
 888
 889 #if 0
 890     // Not sure we want to do this since there are no 256-bit integer
 891     // operations in AVX
 892
 893     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 894     // Including 256-bit vectors
 895     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 896       MVT VT = (MVT::SimpleValueType)i;
 897
 898       if (!VT.is256BitVector()) {
 899         continue;
 900       }
 901       setOperationAction(ISD::AND,    VT, Promote);
 902       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 903       setOperationAction(ISD::OR,     VT, Promote);
 904       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 905       setOperationAction(ISD::XOR,    VT, Promote);
 906       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 907       setOperationAction(ISD::LOAD,   VT, Promote);
 908       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 909       setOperationAction(ISD::SELECT, VT, Promote);
 910       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 911     }
 912
 913     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 914 #endif
 915   }
 916
 917   // We want to custom lower some of our intrinsics.
 918   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 919
 920   // Add/Sub/Mul with overflow operations are custom lowered.
 921   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 922   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 923   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 924   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 925   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 926   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 927   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 928   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 929   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 930   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 931
 932   if (!Subtarget->is64Bit()) {
 933     // These libcalls are not available in 32-bit.
 934     setLibcallName(RTLIB::SHL_I128, 0);
 935     setLibcallName(RTLIB::SRL_I128, 0);
 936     setLibcallName(RTLIB::SRA_I128, 0);
 937   }
 938
 939   // We have target-specific dag combine patterns for the following nodes:
 940   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 941   setTargetDAGCombine(ISD::BUILD_VECTOR);
 942   setTargetDAGCombine(ISD::SELECT);
 943   setTargetDAGCombine(ISD::SHL);
 944   setTargetDAGCombine(ISD::SRA);
 945   setTargetDAGCombine(ISD::SRL);
 946   setTargetDAGCombine(ISD::STORE);
 947   setTargetDAGCombine(ISD::MEMBARRIER);
 948   if (Subtarget->is64Bit())
 949     setTargetDAGCombine(ISD::MUL);
 950
 951   computeRegisterProperties();
 952
 953   // FIXME: These should be based on subtarget info. Plus, the values should
 954   // be smaller when we are in optimizing for size mode.
 955   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 956   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 957   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 958   allowUnalignedMemoryAccesses = true; // x86 supports it!
 959   setPrefLoopAlignment(16);
 960   benefitFromCodePlacementOpt = true;
 961 }
 962
 963
 964 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
 965   return MVT::i8;
 966 }
 967
 968
 969 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 970 /// the desired ByVal argument alignment.
 971 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 972   if (MaxAlign == 16)
 973     return;
 974   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 975     if (VTy->getBitWidth() == 128)
 976       MaxAlign = 16;
 977   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 978     unsigned EltAlign = 0;
 979     getMaxByValAlign(ATy->getElementType(), EltAlign);
 980     if (EltAlign > MaxAlign)
 981       MaxAlign = EltAlign;
 982   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 983     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 984       unsigned EltAlign = 0;
 985       getMaxByValAlign(STy->getElementType(i), EltAlign);
 986       if (EltAlign > MaxAlign)
 987         MaxAlign = EltAlign;
 988       if (MaxAlign == 16)
 989         break;
 990     }
 991   }
 992   return;
 993 }
 994
 995 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 996 /// function arguments in the caller parameter area. For X86, aggregates
 997 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 998 /// are at 4-byte boundaries.
 999 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1000   if (Subtarget->is64Bit()) {
1001     // Max of 8 and alignment of type.
1002     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1003     if (TyAlign > 8)
1004       return TyAlign;
1005     return 8;
1006   }
1007
1008   unsigned Align = 4;
1009   if (Subtarget->hasSSE1())
1010     getMaxByValAlign(Ty, Align);
1011   return Align;
1012 }
1013
1014 /// getOptimalMemOpType - Returns the target specific optimal type for load
1015 /// and store operations as a result of memset, memcpy, and memmove
1016 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1017 /// determining it.
1018 MVT
1019 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1020                                        bool isSrcConst, bool isSrcStr,
1021                                        SelectionDAG &DAG) const {
1022   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1023   // linux.  This is because the stack realignment code can't handle certain
1024   // cases like PR2962.  This should be removed when PR2962 is fixed.
1025   const Function *F = DAG.getMachineFunction().getFunction();
1026   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1027   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1028     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1029       return MVT::v4i32;
1030     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1031       return MVT::v4f32;
1032   }
1033   if (Subtarget->is64Bit() && Size >= 8)
1034     return MVT::i64;
1035   return MVT::i32;
1036 }
1037
1038 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1039 /// jumptable.
1040 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1041                                                       SelectionDAG &DAG) const {
1042   if (usesGlobalOffsetTable())
1043     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1044   if (!Subtarget->is64Bit())
1045     // This doesn't have DebugLoc associated with it, but is not really the
1046     // same as a Register.
1047     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1048                        getPointerTy());
1049   return Table;
1050 }
1051
1052 /// getFunctionAlignment - Return the Log2 alignment of this function.
1053 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1054   return F->hasFnAttr(Attribute::OptimizeForSize) ? 1 : 4;
1055 }
1056
1057 //===----------------------------------------------------------------------===//
1058 //               Return Value Calling Convention Implementation
1059 //===----------------------------------------------------------------------===//
1060
1061 #include "X86GenCallingConv.inc"
1062
1063 /// LowerRET - Lower an ISD::RET node.
1064 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
1065   DebugLoc dl = Op.getDebugLoc();
1066   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
1067
1068   SmallVector<CCValAssign, 16> RVLocs;
1069   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1070   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1071   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs, *DAG.getContext());
1072   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
1073
1074   // If this is the first return lowered for this function, add the regs to the
1075   // liveout set for the function.
1076   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1077     for (unsigned i = 0; i != RVLocs.size(); ++i)
1078       if (RVLocs[i].isRegLoc())
1079         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1080   }
1081   SDValue Chain = Op.getOperand(0);
1082
1083   // Handle tail call return.
1084   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
1085   if (Chain.getOpcode() == X86ISD::TAILCALL) {
1086     SDValue TailCall = Chain;
1087     SDValue TargetAddress = TailCall.getOperand(1);
1088     SDValue StackAdjustment = TailCall.getOperand(2);
1089     assert(((TargetAddress.getOpcode() == ISD::Register &&
1090                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
1091                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R11)) ||
1092               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
1093               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
1094              "Expecting an global address, external symbol, or register");
1095     assert(StackAdjustment.getOpcode() == ISD::Constant &&
1096            "Expecting a const value");
1097
1098     SmallVector<SDValue,8> Operands;
1099     Operands.push_back(Chain.getOperand(0));
1100     Operands.push_back(TargetAddress);
1101     Operands.push_back(StackAdjustment);
1102     // Copy registers used by the call. Last operand is a flag so it is not
1103     // copied.
1104     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
1105       Operands.push_back(Chain.getOperand(i));
1106     }
1107     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0],
1108                        Operands.size());
1109   }
1110
1111   // Regular return.
1112   SDValue Flag;
1113
1114   SmallVector<SDValue, 6> RetOps;
1115   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1116   // Operand #1 = Bytes To Pop
1117   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
1118
1119   // Copy the result values into the output registers.
1120   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1121     CCValAssign &VA = RVLocs[i];
1122     assert(VA.isRegLoc() && "Can only return in registers!");
1123     SDValue ValToCopy = Op.getOperand(i*2+1);
1124
1125     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1126     // the RET instruction and handled by the FP Stackifier.
1127     if (VA.getLocReg() == X86::ST0 ||
1128         VA.getLocReg() == X86::ST1) {
1129       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1130       // change the value to the FP stack register class.
1131       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1132         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1133       RetOps.push_back(ValToCopy);
1134       // Don't emit a copytoreg.
1135       continue;
1136     }
1137
1138     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1139     // which is returned in RAX / RDX.
1140     if (Subtarget->is64Bit()) {
1141       MVT ValVT = ValToCopy.getValueType();
1142       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1143         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1144         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1145           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1146       }
1147     }
1148
1149     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1150     Flag = Chain.getValue(1);
1151   }
1152
1153   // The x86-64 ABI for returning structs by value requires that we copy
1154   // the sret argument into %rax for the return. We saved the argument into
1155   // a virtual register in the entry block, so now we copy the value out
1156   // and into %rax.
1157   if (Subtarget->is64Bit() &&
1158       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1159     MachineFunction &MF = DAG.getMachineFunction();
1160     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1161     unsigned Reg = FuncInfo->getSRetReturnReg();
1162     if (!Reg) {
1163       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1164       FuncInfo->setSRetReturnReg(Reg);
1165     }
1166     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1167
1168     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1169     Flag = Chain.getValue(1);
1170   }
1171
1172   RetOps[0] = Chain;  // Update chain.
1173
1174   // Add the flag if we have it.
1175   if (Flag.getNode())
1176     RetOps.push_back(Flag);
1177
1178   return DAG.getNode(X86ISD::RET_FLAG, dl,
1179                      MVT::Other, &RetOps[0], RetOps.size());
1180 }
1181
1182
1183 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1184 /// appropriate copies out of appropriate physical registers.  This assumes that
1185 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1186 /// being lowered.  The returns a SDNode with the same number of values as the
1187 /// ISD::CALL.
1188 SDNode *X86TargetLowering::
1189 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1190                 unsigned CallingConv, SelectionDAG &DAG) {
1191
1192   DebugLoc dl = TheCall->getDebugLoc();
1193   // Assign locations to each value returned by this call.
1194   SmallVector<CCValAssign, 16> RVLocs;
1195   bool isVarArg = TheCall->isVarArg();
1196   bool Is64Bit = Subtarget->is64Bit();
1197   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(),
1198                  RVLocs, *DAG.getContext());
1199   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1200
1201   SmallVector<SDValue, 8> ResultVals;
1202
1203   // Copy all of the result registers out of their specified physreg.
1204   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1205     CCValAssign &VA = RVLocs[i];
1206     MVT CopyVT = VA.getValVT();
1207
1208     // If this is x86-64, and we disabled SSE, we can't return FP values
1209     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1210         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1211       llvm_report_error("SSE register return with SSE disabled");
1212     }
1213
1214     // If this is a call to a function that returns an fp value on the floating
1215     // point stack, but where we prefer to use the value in xmm registers, copy
1216     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1217     if ((VA.getLocReg() == X86::ST0 ||
1218          VA.getLocReg() == X86::ST1) &&
1219         isScalarFPTypeInSSEReg(VA.getValVT())) {
1220       CopyVT = MVT::f80;
1221     }
1222
1223     SDValue Val;
1224     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1225       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1226       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1227         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1228                                    MVT::v2i64, InFlag).getValue(1);
1229         Val = Chain.getValue(0);
1230         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1231                           Val, DAG.getConstant(0, MVT::i64));
1232       } else {
1233         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1234                                    MVT::i64, InFlag).getValue(1);
1235         Val = Chain.getValue(0);
1236       }
1237       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1238     } else {
1239       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1240                                  CopyVT, InFlag).getValue(1);
1241       Val = Chain.getValue(0);
1242     }
1243     InFlag = Chain.getValue(2);
1244
1245     if (CopyVT != VA.getValVT()) {
1246       // Round the F80 the right size, which also moves to the appropriate xmm
1247       // register.
1248       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1249                         // This truncation won't change the value.
1250                         DAG.getIntPtrConstant(1));
1251     }
1252
1253     ResultVals.push_back(Val);
1254   }
1255
1256   // Merge everything together with a MERGE_VALUES node.
1257   ResultVals.push_back(Chain);
1258   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1259                      &ResultVals[0], ResultVals.size()).getNode();
1260 }
1261
1262
1263 //===----------------------------------------------------------------------===//
1264 //                C & StdCall & Fast Calling Convention implementation
1265 //===----------------------------------------------------------------------===//
1266 //  StdCall calling convention seems to be standard for many Windows' API
1267 //  routines and around. It differs from C calling convention just a little:
1268 //  callee should clean up the stack, not caller. Symbols should be also
1269 //  decorated in some fancy way :) It doesn't support any vector arguments.
1270 //  For info on fast calling convention see Fast Calling Convention (tail call)
1271 //  implementation LowerX86_32FastCCCallTo.
1272
1273 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1274 /// semantics.
1275 static bool CallIsStructReturn(CallSDNode *TheCall) {
1276   unsigned NumOps = TheCall->getNumArgs();
1277   if (!NumOps)
1278     return false;
1279
1280   return TheCall->getArgFlags(0).isSRet();
1281 }
1282
1283 /// ArgsAreStructReturn - Determines whether a function uses struct
1284 /// return semantics.
1285 static bool ArgsAreStructReturn(SDValue Op) {
1286   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1287   if (!NumArgs)
1288     return false;
1289
1290   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1291 }
1292
1293 /// IsCalleePop - Determines whether the callee is required to pop its
1294 /// own arguments. Callee pop is necessary to support tail calls.
1295 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1296   if (IsVarArg)
1297     return false;
1298
1299   switch (CallingConv) {
1300   default:
1301     return false;
1302   case CallingConv::X86_StdCall:
1303     return !Subtarget->is64Bit();
1304   case CallingConv::X86_FastCall:
1305     return !Subtarget->is64Bit();
1306   case CallingConv::Fast:
1307     return PerformTailCallOpt;
1308   }
1309 }
1310
1311 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1312 /// given CallingConvention value.
1313 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1314   if (Subtarget->is64Bit()) {
1315     if (Subtarget->isTargetWin64())
1316       return CC_X86_Win64_C;
1317     else
1318       return CC_X86_64_C;
1319   }
1320
1321   if (CC == CallingConv::X86_FastCall)
1322     return CC_X86_32_FastCall;
1323   else if (CC == CallingConv::Fast)
1324     return CC_X86_32_FastCC;
1325   else
1326     return CC_X86_32_C;
1327 }
1328
1329 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1330 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1331 NameDecorationStyle
1332 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1333   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1334   if (CC == CallingConv::X86_FastCall)
1335     return FastCall;
1336   else if (CC == CallingConv::X86_StdCall)
1337     return StdCall;
1338   return None;
1339 }
1340
1341
1342 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1343 /// by "Src" to address "Dst" with size and alignment information specified by
1344 /// the specific parameter attribute. The copy will be passed as a byval
1345 /// function parameter.
1346 static SDValue
1347 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1348                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1349                           DebugLoc dl) {
1350   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1351   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1352                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1353 }
1354
1355 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1356                                               const CCValAssign &VA,
1357                                               MachineFrameInfo *MFI,
1358                                               unsigned CC,
1359                                               SDValue Root, unsigned i) {
1360   // Create the nodes corresponding to a load from this parameter slot.
1361   ISD::ArgFlagsTy Flags =
1362     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1363   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1364   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1365
1366   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1367   // changed with more analysis.
1368   // In case of tail call optimization mark all arguments mutable. Since they
1369   // could be overwritten by lowering of arguments in case of a tail call.
1370   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1371                                   VA.getLocMemOffset(), isImmutable);
1372   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1373   if (Flags.isByVal())
1374     return FIN;
1375   return DAG.getLoad(VA.getValVT(), Op.getDebugLoc(), Root, FIN,
1376                      PseudoSourceValue::getFixedStack(FI), 0);
1377 }
1378
1379 SDValue
1380 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1381   MachineFunction &MF = DAG.getMachineFunction();
1382   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1383   DebugLoc dl = Op.getDebugLoc();
1384
1385   const Function* Fn = MF.getFunction();
1386   if (Fn->hasExternalLinkage() &&
1387       Subtarget->isTargetCygMing() &&
1388       Fn->getName() == "main")
1389     FuncInfo->setForceFramePointer(true);
1390
1391   // Decorate the function name.
1392   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1393
1394   MachineFrameInfo *MFI = MF.getFrameInfo();
1395   SDValue Root = Op.getOperand(0);
1396   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1397   unsigned CC = MF.getFunction()->getCallingConv();
1398   bool Is64Bit = Subtarget->is64Bit();
1399   bool IsWin64 = Subtarget->isTargetWin64();
1400
1401   assert(!(isVarArg && CC == CallingConv::Fast) &&
1402          "Var args not supported with calling convention fastcc");
1403
1404   // Assign locations to all of the incoming arguments.
1405   SmallVector<CCValAssign, 16> ArgLocs;
1406   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs, *DAG.getContext());
1407   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1408
1409   SmallVector<SDValue, 8> ArgValues;
1410   unsigned LastVal = ~0U;
1411   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1412     CCValAssign &VA = ArgLocs[i];
1413     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1414     // places.
1415     assert(VA.getValNo() != LastVal &&
1416            "Don't support value assigned to multiple locs yet");
1417     LastVal = VA.getValNo();
1418
1419     if (VA.isRegLoc()) {
1420       MVT RegVT = VA.getLocVT();
1421       TargetRegisterClass *RC = NULL;
1422       if (RegVT == MVT::i32)
1423         RC = X86::GR32RegisterClass;
1424       else if (Is64Bit && RegVT == MVT::i64)
1425         RC = X86::GR64RegisterClass;
1426       else if (RegVT == MVT::f32)
1427         RC = X86::FR32RegisterClass;
1428       else if (RegVT == MVT::f64)
1429         RC = X86::FR64RegisterClass;
1430       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1431         RC = X86::VR128RegisterClass;
1432       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1433         RC = X86::VR64RegisterClass;
1434       else
1435         llvm_unreachable("Unknown argument type!");
1436
1437       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1438       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1439
1440       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1441       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1442       // right size.
1443       if (VA.getLocInfo() == CCValAssign::SExt)
1444         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1445                                DAG.getValueType(VA.getValVT()));
1446       else if (VA.getLocInfo() == CCValAssign::ZExt)
1447         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1448                                DAG.getValueType(VA.getValVT()));
1449       else if (VA.getLocInfo() == CCValAssign::BCvt)
1450         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, ArgValue,
1451                                DAG.getValueType(VA.getValVT()));
1452
1453       if (VA.getLocInfo() != CCValAssign::Full &&
1454           VA.getLocInfo() != CCValAssign::BCvt) {
1455         // Handle MMX values passed in XMM regs.
1456         if (RegVT.isVector()) {
1457           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1458                                  ArgValue, DAG.getConstant(0, MVT::i64));
1459           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1460         } else
1461           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1462       }
1463
1464       ArgValues.push_back(ArgValue);
1465     } else {
1466       assert(VA.isMemLoc());
1467       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1468     }
1469   }
1470
1471   // The x86-64 ABI for returning structs by value requires that we copy
1472   // the sret argument into %rax for the return. Save the argument into
1473   // a virtual register so that we can access it from the return points.
1474   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1475     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1476     unsigned Reg = FuncInfo->getSRetReturnReg();
1477     if (!Reg) {
1478       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1479       FuncInfo->setSRetReturnReg(Reg);
1480     }
1481     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1482     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1483   }
1484
1485   unsigned StackSize = CCInfo.getNextStackOffset();
1486   // align stack specially for tail calls
1487   if (PerformTailCallOpt && CC == CallingConv::Fast)
1488     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1489
1490   // If the function takes variable number of arguments, make a frame index for
1491   // the start of the first vararg value... for expansion of llvm.va_start.
1492   if (isVarArg) {
1493     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1494       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1495     }
1496     if (Is64Bit) {
1497       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1498
1499       // FIXME: We should really autogenerate these arrays
1500       static const unsigned GPR64ArgRegsWin64[] = {
1501         X86::RCX, X86::RDX, X86::R8,  X86::R9
1502       };
1503       static const unsigned XMMArgRegsWin64[] = {
1504         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1505       };
1506       static const unsigned GPR64ArgRegs64Bit[] = {
1507         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1508       };
1509       static const unsigned XMMArgRegs64Bit[] = {
1510         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1511         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1512       };
1513       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1514
1515       if (IsWin64) {
1516         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1517         GPR64ArgRegs = GPR64ArgRegsWin64;
1518         XMMArgRegs = XMMArgRegsWin64;
1519       } else {
1520         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1521         GPR64ArgRegs = GPR64ArgRegs64Bit;
1522         XMMArgRegs = XMMArgRegs64Bit;
1523       }
1524       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1525                                                        TotalNumIntRegs);
1526       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1527                                                        TotalNumXMMRegs);
1528
1529       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1530       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1531              "SSE register cannot be used when SSE is disabled!");
1532       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1533              "SSE register cannot be used when SSE is disabled!");
1534       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1535         // Kernel mode asks for SSE to be disabled, so don't push them
1536         // on the stack.
1537         TotalNumXMMRegs = 0;
1538
1539       // For X86-64, if there are vararg parameters that are passed via
1540       // registers, then we must store them to their spots on the stack so they
1541       // may be loaded by deferencing the result of va_next.
1542       VarArgsGPOffset = NumIntRegs * 8;
1543       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1544       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1545                                                  TotalNumXMMRegs * 16, 16);
1546
1547       // Store the integer parameter registers.
1548       SmallVector<SDValue, 8> MemOps;
1549       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1550       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1551                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1552       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1553         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1554                                      X86::GR64RegisterClass);
1555         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1556         SDValue Store =
1557           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1558                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1559         MemOps.push_back(Store);
1560         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1561                           DAG.getIntPtrConstant(8));
1562       }
1563
1564       // Now store the XMM (fp + vector) parameter registers.
1565       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1566                         DAG.getIntPtrConstant(VarArgsFPOffset));
1567       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1568         unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1569                                      X86::VR128RegisterClass);
1570         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1571         SDValue Store =
1572           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1573                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1574         MemOps.push_back(Store);
1575         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1576                           DAG.getIntPtrConstant(16));
1577       }
1578       if (!MemOps.empty())
1579           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1580                              &MemOps[0], MemOps.size());
1581     }
1582   }
1583
1584   ArgValues.push_back(Root);
1585
1586   // Some CCs need callee pop.
1587   if (IsCalleePop(isVarArg, CC)) {
1588     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1589     BytesCallerReserves = 0;
1590   } else {
1591     BytesToPopOnReturn  = 0; // Callee pops nothing.
1592     // If this is an sret function, the return should pop the hidden pointer.
1593     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1594       BytesToPopOnReturn = 4;
1595     BytesCallerReserves = StackSize;
1596   }
1597
1598   if (!Is64Bit) {
1599     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1600     if (CC == CallingConv::X86_FastCall)
1601       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1602   }
1603
1604   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1605
1606   // Return the new list of results.
1607   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1608                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1609 }
1610
1611 SDValue
1612 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1613                                     const SDValue &StackPtr,
1614                                     const CCValAssign &VA,
1615                                     SDValue Chain,
1616                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1617   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1618   DebugLoc dl = TheCall->getDebugLoc();
1619   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1620   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1621   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1622   if (Flags.isByVal()) {
1623     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1624   }
1625   return DAG.getStore(Chain, dl, Arg, PtrOff,
1626                       PseudoSourceValue::getStack(), LocMemOffset);
1627 }
1628
1629 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1630 /// optimization is performed and it is required.
1631 SDValue
1632 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1633                                            SDValue &OutRetAddr,
1634                                            SDValue Chain,
1635                                            bool IsTailCall,
1636                                            bool Is64Bit,
1637                                            int FPDiff,
1638                                            DebugLoc dl) {
1639   if (!IsTailCall || FPDiff==0) return Chain;
1640
1641   // Adjust the Return address stack slot.
1642   MVT VT = getPointerTy();
1643   OutRetAddr = getReturnAddressFrameIndex(DAG);
1644
1645   // Load the "old" Return address.
1646   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1647   return SDValue(OutRetAddr.getNode(), 1);
1648 }
1649
1650 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1651 /// optimization is performed and it is required (FPDiff!=0).
1652 static SDValue
1653 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1654                          SDValue Chain, SDValue RetAddrFrIdx,
1655                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1656   // Store the return address to the appropriate stack slot.
1657   if (!FPDiff) return Chain;
1658   // Calculate the new stack slot for the return address.
1659   int SlotSize = Is64Bit ? 8 : 4;
1660   int NewReturnAddrFI =
1661     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1662   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1663   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1664   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1665                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1666   return Chain;
1667 }
1668
1669 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1670   MachineFunction &MF = DAG.getMachineFunction();
1671   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1672   SDValue Chain       = TheCall->getChain();
1673   unsigned CC         = TheCall->getCallingConv();
1674   bool isVarArg       = TheCall->isVarArg();
1675   bool IsTailCall     = TheCall->isTailCall() &&
1676                         CC == CallingConv::Fast && PerformTailCallOpt;
1677   SDValue Callee      = TheCall->getCallee();
1678   bool Is64Bit        = Subtarget->is64Bit();
1679   bool IsStructRet    = CallIsStructReturn(TheCall);
1680   DebugLoc dl         = TheCall->getDebugLoc();
1681
1682   assert(!(isVarArg && CC == CallingConv::Fast) &&
1683          "Var args not supported with calling convention fastcc");
1684
1685   // Analyze operands of the call, assigning locations to each operand.
1686   SmallVector<CCValAssign, 16> ArgLocs;
1687   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs, *DAG.getContext());
1688   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1689
1690   // Get a count of how many bytes are to be pushed on the stack.
1691   unsigned NumBytes = CCInfo.getNextStackOffset();
1692   if (PerformTailCallOpt && CC == CallingConv::Fast)
1693     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1694
1695   int FPDiff = 0;
1696   if (IsTailCall) {
1697     // Lower arguments at fp - stackoffset + fpdiff.
1698     unsigned NumBytesCallerPushed =
1699       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1700     FPDiff = NumBytesCallerPushed - NumBytes;
1701
1702     // Set the delta of movement of the returnaddr stackslot.
1703     // But only set if delta is greater than previous delta.
1704     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1705       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1706   }
1707
1708   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1709
1710   SDValue RetAddrFrIdx;
1711   // Load return adress for tail calls.
1712   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1713                                   FPDiff, dl);
1714
1715   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1716   SmallVector<SDValue, 8> MemOpChains;
1717   SDValue StackPtr;
1718
1719   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1720   // of tail call optimization arguments are handle later.
1721   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1722     CCValAssign &VA = ArgLocs[i];
1723     MVT RegVT = VA.getLocVT();
1724     SDValue Arg = TheCall->getArg(i);
1725     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1726     bool isByVal = Flags.isByVal();
1727
1728     // Promote the value if needed.
1729     switch (VA.getLocInfo()) {
1730     default: llvm_unreachable("Unknown loc info!");
1731     case CCValAssign::Full: break;
1732     case CCValAssign::SExt:
1733       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1734       break;
1735     case CCValAssign::ZExt:
1736       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1737       break;
1738     case CCValAssign::AExt:
1739       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1740         // Special case: passing MMX values in XMM registers.
1741         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1742         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1743         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1744       } else
1745         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1746       break;
1747     case CCValAssign::BCvt:
1748       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1749       break;
1750     }
1751
1752     if (VA.isRegLoc()) {
1753       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1754     } else {
1755       if (!IsTailCall || (IsTailCall && isByVal)) {
1756         assert(VA.isMemLoc());
1757         if (StackPtr.getNode() == 0)
1758           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1759
1760         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1761                                                Chain, Arg, Flags));
1762       }
1763     }
1764   }
1765
1766   if (!MemOpChains.empty())
1767     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1768                         &MemOpChains[0], MemOpChains.size());
1769
1770   // Build a sequence of copy-to-reg nodes chained together with token chain
1771   // and flag operands which copy the outgoing args into registers.
1772   SDValue InFlag;
1773   // Tail call byval lowering might overwrite argument registers so in case of
1774   // tail call optimization the copies to registers are lowered later.
1775   if (!IsTailCall)
1776     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1777       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1778                                RegsToPass[i].second, InFlag);
1779       InFlag = Chain.getValue(1);
1780     }
1781
1782
1783   if (Subtarget->isPICStyleGOT()) {
1784     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1785     // GOT pointer.
1786     if (!IsTailCall) {
1787       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1788                                DAG.getNode(X86ISD::GlobalBaseReg,
1789                                            DebugLoc::getUnknownLoc(),
1790                                            getPointerTy()),
1791                                InFlag);
1792       InFlag = Chain.getValue(1);
1793     } else {
1794       // If we are tail calling and generating PIC/GOT style code load the
1795       // address of the callee into ECX. The value in ecx is used as target of
1796       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1797       // for tail calls on PIC/GOT architectures. Normally we would just put the
1798       // address of GOT into ebx and then call target@PLT. But for tail calls
1799       // ebx would be restored (since ebx is callee saved) before jumping to the
1800       // target@PLT.
1801
1802       // Note: The actual moving to ECX is done further down.
1803       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1804       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1805           !G->getGlobal()->hasProtectedVisibility())
1806         Callee = LowerGlobalAddress(Callee, DAG);
1807       else if (isa<ExternalSymbolSDNode>(Callee))
1808         Callee = LowerExternalSymbol(Callee, DAG);
1809     }
1810   }
1811
1812   if (Is64Bit && isVarArg) {
1813     // From AMD64 ABI document:
1814     // For calls that may call functions that use varargs or stdargs
1815     // (prototype-less calls or calls to functions containing ellipsis (...) in
1816     // the declaration) %al is used as hidden argument to specify the number
1817     // of SSE registers used. The contents of %al do not need to match exactly
1818     // the number of registers, but must be an ubound on the number of SSE
1819     // registers used and is in the range 0 - 8 inclusive.
1820
1821     // FIXME: Verify this on Win64
1822     // Count the number of XMM registers allocated.
1823     static const unsigned XMMArgRegs[] = {
1824       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1825       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1826     };
1827     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1828     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1829            && "SSE registers cannot be used when SSE is disabled");
1830
1831     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1832                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1833     InFlag = Chain.getValue(1);
1834   }
1835
1836
1837   // For tail calls lower the arguments to the 'real' stack slot.
1838   if (IsTailCall) {
1839     SmallVector<SDValue, 8> MemOpChains2;
1840     SDValue FIN;
1841     int FI = 0;
1842     // Do not flag preceeding copytoreg stuff together with the following stuff.
1843     InFlag = SDValue();
1844     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1845       CCValAssign &VA = ArgLocs[i];
1846       if (!VA.isRegLoc()) {
1847         assert(VA.isMemLoc());
1848         SDValue Arg = TheCall->getArg(i);
1849         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1850         // Create frame index.
1851         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1852         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1853         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1854         FIN = DAG.getFrameIndex(FI, getPointerTy());
1855
1856         if (Flags.isByVal()) {
1857           // Copy relative to framepointer.
1858           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1859           if (StackPtr.getNode() == 0)
1860             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1861                                           getPointerTy());
1862           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1863
1864           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1865                                                            Flags, DAG, dl));
1866         } else {
1867           // Store relative to framepointer.
1868           MemOpChains2.push_back(
1869             DAG.getStore(Chain, dl, Arg, FIN,
1870                          PseudoSourceValue::getFixedStack(FI), 0));
1871         }
1872       }
1873     }
1874
1875     if (!MemOpChains2.empty())
1876       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1877                           &MemOpChains2[0], MemOpChains2.size());
1878
1879     // Copy arguments to their registers.
1880     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1881       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1882                                RegsToPass[i].second, InFlag);
1883       InFlag = Chain.getValue(1);
1884     }
1885     InFlag =SDValue();
1886
1887     // Store the return address to the appropriate stack slot.
1888     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1889                                      FPDiff, dl);
1890   }
1891
1892   // If the callee is a GlobalAddress node (quite common, every direct call is)
1893   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1894   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1895     // We should use extra load for direct calls to dllimported functions in
1896     // non-JIT mode.
1897     GlobalValue *GV = G->getGlobal();
1898     if (!GV->hasDLLImportLinkage()) {
1899       unsigned char OpFlags = 0;
1900
1901       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1902       // external symbols most go through the PLT in PIC mode.  If the symbol
1903       // has hidden or protected visibility, or if it is static or local, then
1904       // we don't need to use the PLT - we can directly call it.
1905       if (Subtarget->isTargetELF() &&
1906           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1907           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1908         OpFlags = X86II::MO_PLT;
1909       } else if (Subtarget->isPICStyleStubAny() &&
1910                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1911                Subtarget->getDarwinVers() < 9) {
1912         // PC-relative references to external symbols should go through $stub,
1913         // unless we're building with the leopard linker or later, which
1914         // automatically synthesizes these stubs.
1915         OpFlags = X86II::MO_DARWIN_STUB;
1916       }
1917
1918       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1919                                           G->getOffset(), OpFlags);
1920     }
1921   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1922     unsigned char OpFlags = 0;
1923
1924     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
1925     // symbols should go through the PLT.
1926     if (Subtarget->isTargetELF() &&
1927         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1928       OpFlags = X86II::MO_PLT;
1929     } else if (Subtarget->isPICStyleStubAny() &&
1930              Subtarget->getDarwinVers() < 9) {
1931       // PC-relative references to external symbols should go through $stub,
1932       // unless we're building with the leopard linker or later, which
1933       // automatically synthesizes these stubs.
1934       OpFlags = X86II::MO_DARWIN_STUB;
1935     }
1936
1937     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
1938                                          OpFlags);
1939   } else if (IsTailCall) {
1940     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
1941
1942     Chain = DAG.getCopyToReg(Chain,  dl,
1943                              DAG.getRegister(Opc, getPointerTy()),
1944                              Callee,InFlag);
1945     Callee = DAG.getRegister(Opc, getPointerTy());
1946     // Add register as live out.
1947     MF.getRegInfo().addLiveOut(Opc);
1948   }
1949
1950   // Returns a chain & a flag for retval copy to use.
1951   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1952   SmallVector<SDValue, 8> Ops;
1953
1954   if (IsTailCall) {
1955     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1956                            DAG.getIntPtrConstant(0, true), InFlag);
1957     InFlag = Chain.getValue(1);
1958
1959     // Returns a chain & a flag for retval copy to use.
1960     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1961     Ops.clear();
1962   }
1963
1964   Ops.push_back(Chain);
1965   Ops.push_back(Callee);
1966
1967   if (IsTailCall)
1968     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1969
1970   // Add argument registers to the end of the list so that they are known live
1971   // into the call.
1972   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1973     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1974                                   RegsToPass[i].second.getValueType()));
1975
1976   // Add an implicit use GOT pointer in EBX.
1977   if (!IsTailCall && Subtarget->isPICStyleGOT())
1978     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1979
1980   // Add an implicit use of AL for x86 vararg functions.
1981   if (Is64Bit && isVarArg)
1982     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1983
1984   if (InFlag.getNode())
1985     Ops.push_back(InFlag);
1986
1987   if (IsTailCall) {
1988     assert(InFlag.getNode() &&
1989            "Flag must be set. Depend on flag being set in LowerRET");
1990     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
1991                         TheCall->getVTList(), &Ops[0], Ops.size());
1992
1993     return SDValue(Chain.getNode(), Op.getResNo());
1994   }
1995
1996   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
1997   InFlag = Chain.getValue(1);
1998
1999   // Create the CALLSEQ_END node.
2000   unsigned NumBytesForCalleeToPush;
2001   if (IsCalleePop(isVarArg, CC))
2002     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2003   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
2004     // If this is is a call to a struct-return function, the callee
2005     // pops the hidden struct pointer, so we have to push it back.
2006     // This is common for Darwin/X86, Linux & Mingw32 targets.
2007     NumBytesForCalleeToPush = 4;
2008   else
2009     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2010
2011   // Returns a flag for retval copy to use.
2012   Chain = DAG.getCALLSEQ_END(Chain,
2013                              DAG.getIntPtrConstant(NumBytes, true),
2014                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2015                                                    true),
2016                              InFlag);
2017   InFlag = Chain.getValue(1);
2018
2019   // Handle result values, copying them out of physregs into vregs that we
2020   // return.
2021   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
2022                  Op.getResNo());
2023 }
2024
2025
2026 //===----------------------------------------------------------------------===//
2027 //                Fast Calling Convention (tail call) implementation
2028 //===----------------------------------------------------------------------===//
2029
2030 //  Like std call, callee cleans arguments, convention except that ECX is
2031 //  reserved for storing the tail called function address. Only 2 registers are
2032 //  free for argument passing (inreg). Tail call optimization is performed
2033 //  provided:
2034 //                * tailcallopt is enabled
2035 //                * caller/callee are fastcc
2036 //  On X86_64 architecture with GOT-style position independent code only local
2037 //  (within module) calls are supported at the moment.
2038 //  To keep the stack aligned according to platform abi the function
2039 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2040 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2041 //  If a tail called function callee has more arguments than the caller the
2042 //  caller needs to make sure that there is room to move the RETADDR to. This is
2043 //  achieved by reserving an area the size of the argument delta right after the
2044 //  original REtADDR, but before the saved framepointer or the spilled registers
2045 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2046 //  stack layout:
2047 //    arg1
2048 //    arg2
2049 //    RETADDR
2050 //    [ new RETADDR
2051 //      move area ]
2052 //    (possible EBP)
2053 //    ESI
2054 //    EDI
2055 //    local1 ..
2056
2057 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2058 /// for a 16 byte align requirement.
2059 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2060                                                         SelectionDAG& DAG) {
2061   MachineFunction &MF = DAG.getMachineFunction();
2062   const TargetMachine &TM = MF.getTarget();
2063   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2064   unsigned StackAlignment = TFI.getStackAlignment();
2065   uint64_t AlignMask = StackAlignment - 1;
2066   int64_t Offset = StackSize;
2067   uint64_t SlotSize = TD->getPointerSize();
2068   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2069     // Number smaller than 12 so just add the difference.
2070     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2071   } else {
2072     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2073     Offset = ((~AlignMask) & Offset) + StackAlignment +
2074       (StackAlignment-SlotSize);
2075   }
2076   return Offset;
2077 }
2078
2079 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
2080 /// following the call is a return. A function is eligible if caller/callee
2081 /// calling conventions match, currently only fastcc supports tail calls, and
2082 /// the function CALL is immediatly followed by a RET.
2083 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
2084                                                       SDValue Ret,
2085                                                       SelectionDAG& DAG) const {
2086   if (!PerformTailCallOpt)
2087     return false;
2088
2089   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
2090     unsigned CallerCC =
2091       DAG.getMachineFunction().getFunction()->getCallingConv();
2092     unsigned CalleeCC = TheCall->getCallingConv();
2093     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC)
2094       return true;
2095   }
2096
2097   return false;
2098 }
2099
2100 FastISel *
2101 X86TargetLowering::createFastISel(MachineFunction &mf,
2102                                   MachineModuleInfo *mmo,
2103                                   DwarfWriter *dw,
2104                                   DenseMap<const Value *, unsigned> &vm,
2105                                   DenseMap<const BasicBlock *,
2106                                            MachineBasicBlock *> &bm,
2107                                   DenseMap<const AllocaInst *, int> &am
2108 #ifndef NDEBUG
2109                                   , SmallSet<Instruction*, 8> &cil
2110 #endif
2111                                   ) {
2112   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2113 #ifndef NDEBUG
2114                              , cil
2115 #endif
2116                              );
2117 }
2118
2119
2120 //===----------------------------------------------------------------------===//
2121 //                           Other Lowering Hooks
2122 //===----------------------------------------------------------------------===//
2123
2124
2125 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2126   MachineFunction &MF = DAG.getMachineFunction();
2127   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2128   int ReturnAddrIndex = FuncInfo->getRAIndex();
2129
2130   if (ReturnAddrIndex == 0) {
2131     // Set up a frame object for the return address.
2132     uint64_t SlotSize = TD->getPointerSize();
2133     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2134     FuncInfo->setRAIndex(ReturnAddrIndex);
2135   }
2136
2137   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2138 }
2139
2140
2141 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2142 /// specific condition code, returning the condition code and the LHS/RHS of the
2143 /// comparison to make.
2144 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2145                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2146   if (!isFP) {
2147     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2148       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2149         // X > -1   -> X == 0, jump !sign.
2150         RHS = DAG.getConstant(0, RHS.getValueType());
2151         return X86::COND_NS;
2152       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2153         // X < 0   -> X == 0, jump on sign.
2154         return X86::COND_S;
2155       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2156         // X < 1   -> X <= 0
2157         RHS = DAG.getConstant(0, RHS.getValueType());
2158         return X86::COND_LE;
2159       }
2160     }
2161
2162     switch (SetCCOpcode) {
2163     default: llvm_unreachable("Invalid integer condition!");
2164     case ISD::SETEQ:  return X86::COND_E;
2165     case ISD::SETGT:  return X86::COND_G;
2166     case ISD::SETGE:  return X86::COND_GE;
2167     case ISD::SETLT:  return X86::COND_L;
2168     case ISD::SETLE:  return X86::COND_LE;
2169     case ISD::SETNE:  return X86::COND_NE;
2170     case ISD::SETULT: return X86::COND_B;
2171     case ISD::SETUGT: return X86::COND_A;
2172     case ISD::SETULE: return X86::COND_BE;
2173     case ISD::SETUGE: return X86::COND_AE;
2174     }
2175   }
2176
2177   // First determine if it is required or is profitable to flip the operands.
2178
2179   // If LHS is a foldable load, but RHS is not, flip the condition.
2180   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2181       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2182     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2183     std::swap(LHS, RHS);
2184   }
2185
2186   switch (SetCCOpcode) {
2187   default: break;
2188   case ISD::SETOLT:
2189   case ISD::SETOLE:
2190   case ISD::SETUGT:
2191   case ISD::SETUGE:
2192     std::swap(LHS, RHS);
2193     break;
2194   }
2195
2196   // On a floating point condition, the flags are set as follows:
2197   // ZF  PF  CF   op
2198   //  0 | 0 | 0 | X > Y
2199   //  0 | 0 | 1 | X < Y
2200   //  1 | 0 | 0 | X == Y
2201   //  1 | 1 | 1 | unordered
2202   switch (SetCCOpcode) {
2203   default: llvm_unreachable("Condcode should be pre-legalized away");
2204   case ISD::SETUEQ:
2205   case ISD::SETEQ:   return X86::COND_E;
2206   case ISD::SETOLT:              // flipped
2207   case ISD::SETOGT:
2208   case ISD::SETGT:   return X86::COND_A;
2209   case ISD::SETOLE:              // flipped
2210   case ISD::SETOGE:
2211   case ISD::SETGE:   return X86::COND_AE;
2212   case ISD::SETUGT:              // flipped
2213   case ISD::SETULT:
2214   case ISD::SETLT:   return X86::COND_B;
2215   case ISD::SETUGE:              // flipped
2216   case ISD::SETULE:
2217   case ISD::SETLE:   return X86::COND_BE;
2218   case ISD::SETONE:
2219   case ISD::SETNE:   return X86::COND_NE;
2220   case ISD::SETUO:   return X86::COND_P;
2221   case ISD::SETO:    return X86::COND_NP;
2222   }
2223 }
2224
2225 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2226 /// code. Current x86 isa includes the following FP cmov instructions:
2227 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2228 static bool hasFPCMov(unsigned X86CC) {
2229   switch (X86CC) {
2230   default:
2231     return false;
2232   case X86::COND_B:
2233   case X86::COND_BE:
2234   case X86::COND_E:
2235   case X86::COND_P:
2236   case X86::COND_A:
2237   case X86::COND_AE:
2238   case X86::COND_NE:
2239   case X86::COND_NP:
2240     return true;
2241   }
2242 }
2243
2244 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2245 /// the specified range (L, H].
2246 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2247   return (Val < 0) || (Val >= Low && Val < Hi);
2248 }
2249
2250 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2251 /// specified value.
2252 static bool isUndefOrEqual(int Val, int CmpVal) {
2253   if (Val < 0 || Val == CmpVal)
2254     return true;
2255   return false;
2256 }
2257
2258 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2259 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2260 /// the second operand.
2261 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2262   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2263     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2264   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2265     return (Mask[0] < 2 && Mask[1] < 2);
2266   return false;
2267 }
2268
2269 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2270   SmallVector<int, 8> M;
2271   N->getMask(M);
2272   return ::isPSHUFDMask(M, N->getValueType(0));
2273 }
2274
2275 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2276 /// is suitable for input to PSHUFHW.
2277 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2278   if (VT != MVT::v8i16)
2279     return false;
2280
2281   // Lower quadword copied in order or undef.
2282   for (int i = 0; i != 4; ++i)
2283     if (Mask[i] >= 0 && Mask[i] != i)
2284       return false;
2285
2286   // Upper quadword shuffled.
2287   for (int i = 4; i != 8; ++i)
2288     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2289       return false;
2290
2291   return true;
2292 }
2293
2294 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2295   SmallVector<int, 8> M;
2296   N->getMask(M);
2297   return ::isPSHUFHWMask(M, N->getValueType(0));
2298 }
2299
2300 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2301 /// is suitable for input to PSHUFLW.
2302 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2303   if (VT != MVT::v8i16)
2304     return false;
2305
2306   // Upper quadword copied in order.
2307   for (int i = 4; i != 8; ++i)
2308     if (Mask[i] >= 0 && Mask[i] != i)
2309       return false;
2310
2311   // Lower quadword shuffled.
2312   for (int i = 0; i != 4; ++i)
2313     if (Mask[i] >= 4)
2314       return false;
2315
2316   return true;
2317 }
2318
2319 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2320   SmallVector<int, 8> M;
2321   N->getMask(M);
2322   return ::isPSHUFLWMask(M, N->getValueType(0));
2323 }
2324
2325 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2326 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2327 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2328   int NumElems = VT.getVectorNumElements();
2329   if (NumElems != 2 && NumElems != 4)
2330     return false;
2331
2332   int Half = NumElems / 2;
2333   for (int i = 0; i < Half; ++i)
2334     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2335       return false;
2336   for (int i = Half; i < NumElems; ++i)
2337     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2338       return false;
2339
2340   return true;
2341 }
2342
2343 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2344   SmallVector<int, 8> M;
2345   N->getMask(M);
2346   return ::isSHUFPMask(M, N->getValueType(0));
2347 }
2348
2349 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2350 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2351 /// half elements to come from vector 1 (which would equal the dest.) and
2352 /// the upper half to come from vector 2.
2353 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2354   int NumElems = VT.getVectorNumElements();
2355
2356   if (NumElems != 2 && NumElems != 4)
2357     return false;
2358
2359   int Half = NumElems / 2;
2360   for (int i = 0; i < Half; ++i)
2361     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2362       return false;
2363   for (int i = Half; i < NumElems; ++i)
2364     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2365       return false;
2366   return true;
2367 }
2368
2369 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2370   SmallVector<int, 8> M;
2371   N->getMask(M);
2372   return isCommutedSHUFPMask(M, N->getValueType(0));
2373 }
2374
2375 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2376 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2377 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2378   if (N->getValueType(0).getVectorNumElements() != 4)
2379     return false;
2380
2381   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2382   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2383          isUndefOrEqual(N->getMaskElt(1), 7) &&
2384          isUndefOrEqual(N->getMaskElt(2), 2) &&
2385          isUndefOrEqual(N->getMaskElt(3), 3);
2386 }
2387
2388 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2389 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2390 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2391   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2392
2393   if (NumElems != 2 && NumElems != 4)
2394     return false;
2395
2396   for (unsigned i = 0; i < NumElems/2; ++i)
2397     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2398       return false;
2399
2400   for (unsigned i = NumElems/2; i < NumElems; ++i)
2401     if (!isUndefOrEqual(N->getMaskElt(i), i))
2402       return false;
2403
2404   return true;
2405 }
2406
2407 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2408 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2409 /// and MOVLHPS.
2410 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2411   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2412
2413   if (NumElems != 2 && NumElems != 4)
2414     return false;
2415
2416   for (unsigned i = 0; i < NumElems/2; ++i)
2417     if (!isUndefOrEqual(N->getMaskElt(i), i))
2418       return false;
2419
2420   for (unsigned i = 0; i < NumElems/2; ++i)
2421     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2422       return false;
2423
2424   return true;
2425 }
2426
2427 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2428 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2429 /// <2, 3, 2, 3>
2430 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2431   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2432
2433   if (NumElems != 4)
2434     return false;
2435
2436   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2437          isUndefOrEqual(N->getMaskElt(1), 3) &&
2438          isUndefOrEqual(N->getMaskElt(2), 2) &&
2439          isUndefOrEqual(N->getMaskElt(3), 3);
2440 }
2441
2442 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2443 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2444 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2445                          bool V2IsSplat = false) {
2446   int NumElts = VT.getVectorNumElements();
2447   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2448     return false;
2449
2450   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2451     int BitI  = Mask[i];
2452     int BitI1 = Mask[i+1];
2453     if (!isUndefOrEqual(BitI, j))
2454       return false;
2455     if (V2IsSplat) {
2456       if (!isUndefOrEqual(BitI1, NumElts))
2457         return false;
2458     } else {
2459       if (!isUndefOrEqual(BitI1, j + NumElts))
2460         return false;
2461     }
2462   }
2463   return true;
2464 }
2465
2466 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2467   SmallVector<int, 8> M;
2468   N->getMask(M);
2469   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2470 }
2471
2472 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2473 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2474 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, MVT VT,
2475                          bool V2IsSplat = false) {
2476   int NumElts = VT.getVectorNumElements();
2477   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2478     return false;
2479
2480   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2481     int BitI  = Mask[i];
2482     int BitI1 = Mask[i+1];
2483     if (!isUndefOrEqual(BitI, j + NumElts/2))
2484       return false;
2485     if (V2IsSplat) {
2486       if (isUndefOrEqual(BitI1, NumElts))
2487         return false;
2488     } else {
2489       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2490         return false;
2491     }
2492   }
2493   return true;
2494 }
2495
2496 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2497   SmallVector<int, 8> M;
2498   N->getMask(M);
2499   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2500 }
2501
2502 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2503 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2504 /// <0, 0, 1, 1>
2505 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2506   int NumElems = VT.getVectorNumElements();
2507   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2508     return false;
2509
2510   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2511     int BitI  = Mask[i];
2512     int BitI1 = Mask[i+1];
2513     if (!isUndefOrEqual(BitI, j))
2514       return false;
2515     if (!isUndefOrEqual(BitI1, j))
2516       return false;
2517   }
2518   return true;
2519 }
2520
2521 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2522   SmallVector<int, 8> M;
2523   N->getMask(M);
2524   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2525 }
2526
2527 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2528 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2529 /// <2, 2, 3, 3>
2530 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2531   int NumElems = VT.getVectorNumElements();
2532   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2533     return false;
2534
2535   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2536     int BitI  = Mask[i];
2537     int BitI1 = Mask[i+1];
2538     if (!isUndefOrEqual(BitI, j))
2539       return false;
2540     if (!isUndefOrEqual(BitI1, j))
2541       return false;
2542   }
2543   return true;
2544 }
2545
2546 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2547   SmallVector<int, 8> M;
2548   N->getMask(M);
2549   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2550 }
2551
2552 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2553 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2554 /// MOVSD, and MOVD, i.e. setting the lowest element.
2555 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2556   if (VT.getVectorElementType().getSizeInBits() < 32)
2557     return false;
2558
2559   int NumElts = VT.getVectorNumElements();
2560
2561   if (!isUndefOrEqual(Mask[0], NumElts))
2562     return false;
2563
2564   for (int i = 1; i < NumElts; ++i)
2565     if (!isUndefOrEqual(Mask[i], i))
2566       return false;
2567
2568   return true;
2569 }
2570
2571 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2572   SmallVector<int, 8> M;
2573   N->getMask(M);
2574   return ::isMOVLMask(M, N->getValueType(0));
2575 }
2576
2577 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2578 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2579 /// element of vector 2 and the other elements to come from vector 1 in order.
2580 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2581                                bool V2IsSplat = false, bool V2IsUndef = false) {
2582   int NumOps = VT.getVectorNumElements();
2583   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2584     return false;
2585
2586   if (!isUndefOrEqual(Mask[0], 0))
2587     return false;
2588
2589   for (int i = 1; i < NumOps; ++i)
2590     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2591           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2592           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2593       return false;
2594
2595   return true;
2596 }
2597
2598 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2599                            bool V2IsUndef = false) {
2600   SmallVector<int, 8> M;
2601   N->getMask(M);
2602   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2603 }
2604
2605 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2606 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2607 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2608   if (N->getValueType(0).getVectorNumElements() != 4)
2609     return false;
2610
2611   // Expect 1, 1, 3, 3
2612   for (unsigned i = 0; i < 2; ++i) {
2613     int Elt = N->getMaskElt(i);
2614     if (Elt >= 0 && Elt != 1)
2615       return false;
2616   }
2617
2618   bool HasHi = false;
2619   for (unsigned i = 2; i < 4; ++i) {
2620     int Elt = N->getMaskElt(i);
2621     if (Elt >= 0 && Elt != 3)
2622       return false;
2623     if (Elt == 3)
2624       HasHi = true;
2625   }
2626   // Don't use movshdup if it can be done with a shufps.
2627   // FIXME: verify that matching u, u, 3, 3 is what we want.
2628   return HasHi;
2629 }
2630
2631 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2632 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2633 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2634   if (N->getValueType(0).getVectorNumElements() != 4)
2635     return false;
2636
2637   // Expect 0, 0, 2, 2
2638   for (unsigned i = 0; i < 2; ++i)
2639     if (N->getMaskElt(i) > 0)
2640       return false;
2641
2642   bool HasHi = false;
2643   for (unsigned i = 2; i < 4; ++i) {
2644     int Elt = N->getMaskElt(i);
2645     if (Elt >= 0 && Elt != 2)
2646       return false;
2647     if (Elt == 2)
2648       HasHi = true;
2649   }
2650   // Don't use movsldup if it can be done with a shufps.
2651   return HasHi;
2652 }
2653
2654 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2655 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2656 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2657   int e = N->getValueType(0).getVectorNumElements() / 2;
2658
2659   for (int i = 0; i < e; ++i)
2660     if (!isUndefOrEqual(N->getMaskElt(i), i))
2661       return false;
2662   for (int i = 0; i < e; ++i)
2663     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2664       return false;
2665   return true;
2666 }
2667
2668 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2669 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2670 /// instructions.
2671 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2672   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2673   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2674
2675   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2676   unsigned Mask = 0;
2677   for (int i = 0; i < NumOperands; ++i) {
2678     int Val = SVOp->getMaskElt(NumOperands-i-1);
2679     if (Val < 0) Val = 0;
2680     if (Val >= NumOperands) Val -= NumOperands;
2681     Mask |= Val;
2682     if (i != NumOperands - 1)
2683       Mask <<= Shift;
2684   }
2685   return Mask;
2686 }
2687
2688 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2689 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2690 /// instructions.
2691 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2692   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2693   unsigned Mask = 0;
2694   // 8 nodes, but we only care about the last 4.
2695   for (unsigned i = 7; i >= 4; --i) {
2696     int Val = SVOp->getMaskElt(i);
2697     if (Val >= 0)
2698       Mask |= (Val - 4);
2699     if (i != 4)
2700       Mask <<= 2;
2701   }
2702   return Mask;
2703 }
2704
2705 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2706 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2707 /// instructions.
2708 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2709   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2710   unsigned Mask = 0;
2711   // 8 nodes, but we only care about the first 4.
2712   for (int i = 3; i >= 0; --i) {
2713     int Val = SVOp->getMaskElt(i);
2714     if (Val >= 0)
2715       Mask |= Val;
2716     if (i != 0)
2717       Mask <<= 2;
2718   }
2719   return Mask;
2720 }
2721
2722 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2723 /// constant +0.0.
2724 bool X86::isZeroNode(SDValue Elt) {
2725   return ((isa<ConstantSDNode>(Elt) &&
2726            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2727           (isa<ConstantFPSDNode>(Elt) &&
2728            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2729 }
2730
2731 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2732 /// their permute mask.
2733 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2734                                     SelectionDAG &DAG) {
2735   MVT VT = SVOp->getValueType(0);
2736   unsigned NumElems = VT.getVectorNumElements();
2737   SmallVector<int, 8> MaskVec;
2738
2739   for (unsigned i = 0; i != NumElems; ++i) {
2740     int idx = SVOp->getMaskElt(i);
2741     if (idx < 0)
2742       MaskVec.push_back(idx);
2743     else if (idx < (int)NumElems)
2744       MaskVec.push_back(idx + NumElems);
2745     else
2746       MaskVec.push_back(idx - NumElems);
2747   }
2748   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2749                               SVOp->getOperand(0), &MaskVec[0]);
2750 }
2751
2752 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2753 /// the two vector operands have swapped position.
2754 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, MVT VT) {
2755   unsigned NumElems = VT.getVectorNumElements();
2756   for (unsigned i = 0; i != NumElems; ++i) {
2757     int idx = Mask[i];
2758     if (idx < 0)
2759       continue;
2760     else if (idx < (int)NumElems)
2761       Mask[i] = idx + NumElems;
2762     else
2763       Mask[i] = idx - NumElems;
2764   }
2765 }
2766
2767 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2768 /// match movhlps. The lower half elements should come from upper half of
2769 /// V1 (and in order), and the upper half elements should come from the upper
2770 /// half of V2 (and in order).
2771 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2772   if (Op->getValueType(0).getVectorNumElements() != 4)
2773     return false;
2774   for (unsigned i = 0, e = 2; i != e; ++i)
2775     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2776       return false;
2777   for (unsigned i = 2; i != 4; ++i)
2778     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2779       return false;
2780   return true;
2781 }
2782
2783 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2784 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2785 /// required.
2786 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2787   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2788     return false;
2789   N = N->getOperand(0).getNode();
2790   if (!ISD::isNON_EXTLoad(N))
2791     return false;
2792   if (LD)
2793     *LD = cast<LoadSDNode>(N);
2794   return true;
2795 }
2796
2797 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2798 /// match movlp{s|d}. The lower half elements should come from lower half of
2799 /// V1 (and in order), and the upper half elements should come from the upper
2800 /// half of V2 (and in order). And since V1 will become the source of the
2801 /// MOVLP, it must be either a vector load or a scalar load to vector.
2802 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2803                                ShuffleVectorSDNode *Op) {
2804   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2805     return false;
2806   // Is V2 is a vector load, don't do this transformation. We will try to use
2807   // load folding shufps op.
2808   if (ISD::isNON_EXTLoad(V2))
2809     return false;
2810
2811   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2812
2813   if (NumElems != 2 && NumElems != 4)
2814     return false;
2815   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2816     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2817       return false;
2818   for (unsigned i = NumElems/2; i != NumElems; ++i)
2819     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2820       return false;
2821   return true;
2822 }
2823
2824 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2825 /// all the same.
2826 static bool isSplatVector(SDNode *N) {
2827   if (N->getOpcode() != ISD::BUILD_VECTOR)
2828     return false;
2829
2830   SDValue SplatValue = N->getOperand(0);
2831   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2832     if (N->getOperand(i) != SplatValue)
2833       return false;
2834   return true;
2835 }
2836
2837 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2838 /// to an zero vector.
2839 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2840 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2841   SDValue V1 = N->getOperand(0);
2842   SDValue V2 = N->getOperand(1);
2843   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2844   for (unsigned i = 0; i != NumElems; ++i) {
2845     int Idx = N->getMaskElt(i);
2846     if (Idx >= (int)NumElems) {
2847       unsigned Opc = V2.getOpcode();
2848       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2849         continue;
2850       if (Opc != ISD::BUILD_VECTOR ||
2851           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
2852         return false;
2853     } else if (Idx >= 0) {
2854       unsigned Opc = V1.getOpcode();
2855       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2856         continue;
2857       if (Opc != ISD::BUILD_VECTOR ||
2858           !X86::isZeroNode(V1.getOperand(Idx)))
2859         return false;
2860     }
2861   }
2862   return true;
2863 }
2864
2865 /// getZeroVector - Returns a vector of specified type with all zero elements.
2866 ///
2867 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2868                              DebugLoc dl) {
2869   assert(VT.isVector() && "Expected a vector type");
2870
2871   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2872   // type.  This ensures they get CSE'd.
2873   SDValue Vec;
2874   if (VT.getSizeInBits() == 64) { // MMX
2875     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2876     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2877   } else if (HasSSE2) {  // SSE2
2878     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2879     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2880   } else { // SSE1
2881     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2882     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2883   }
2884   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2885 }
2886
2887 /// getOnesVector - Returns a vector of specified type with all bits set.
2888 ///
2889 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2890   assert(VT.isVector() && "Expected a vector type");
2891
2892   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2893   // type.  This ensures they get CSE'd.
2894   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2895   SDValue Vec;
2896   if (VT.getSizeInBits() == 64)  // MMX
2897     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2898   else                                              // SSE
2899     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2900   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2901 }
2902
2903
2904 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2905 /// that point to V2 points to its first element.
2906 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
2907   MVT VT = SVOp->getValueType(0);
2908   unsigned NumElems = VT.getVectorNumElements();
2909
2910   bool Changed = false;
2911   SmallVector<int, 8> MaskVec;
2912   SVOp->getMask(MaskVec);
2913
2914   for (unsigned i = 0; i != NumElems; ++i) {
2915     if (MaskVec[i] > (int)NumElems) {
2916       MaskVec[i] = NumElems;
2917       Changed = true;
2918     }
2919   }
2920   if (Changed)
2921     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
2922                                 SVOp->getOperand(1), &MaskVec[0]);
2923   return SDValue(SVOp, 0);
2924 }
2925
2926 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2927 /// operation of specified width.
2928 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2929                        SDValue V2) {
2930   unsigned NumElems = VT.getVectorNumElements();
2931   SmallVector<int, 8> Mask;
2932   Mask.push_back(NumElems);
2933   for (unsigned i = 1; i != NumElems; ++i)
2934     Mask.push_back(i);
2935   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2936 }
2937
2938 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
2939 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2940                           SDValue V2) {
2941   unsigned NumElems = VT.getVectorNumElements();
2942   SmallVector<int, 8> Mask;
2943   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2944     Mask.push_back(i);
2945     Mask.push_back(i + NumElems);
2946   }
2947   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2948 }
2949
2950 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
2951 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2952                           SDValue V2) {
2953   unsigned NumElems = VT.getVectorNumElements();
2954   unsigned Half = NumElems/2;
2955   SmallVector<int, 8> Mask;
2956   for (unsigned i = 0; i != Half; ++i) {
2957     Mask.push_back(i + Half);
2958     Mask.push_back(i + NumElems + Half);
2959   }
2960   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2961 }
2962
2963 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2964 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
2965                             bool HasSSE2) {
2966   if (SV->getValueType(0).getVectorNumElements() <= 4)
2967     return SDValue(SV, 0);
2968
2969   MVT PVT = MVT::v4f32;
2970   MVT VT = SV->getValueType(0);
2971   DebugLoc dl = SV->getDebugLoc();
2972   SDValue V1 = SV->getOperand(0);
2973   int NumElems = VT.getVectorNumElements();
2974   int EltNo = SV->getSplatIndex();
2975
2976   // unpack elements to the correct location
2977   while (NumElems > 4) {
2978     if (EltNo < NumElems/2) {
2979       V1 = getUnpackl(DAG, dl, VT, V1, V1);
2980     } else {
2981       V1 = getUnpackh(DAG, dl, VT, V1, V1);
2982       EltNo -= NumElems/2;
2983     }
2984     NumElems >>= 1;
2985   }
2986
2987   // Perform the splat.
2988   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
2989   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
2990   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
2991   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
2992 }
2993
2994 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
2995 /// vector of zero or undef vector.  This produces a shuffle where the low
2996 /// element of V2 is swizzled into the zero/undef vector, landing at element
2997 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
2998 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
2999                                              bool isZero, bool HasSSE2,
3000                                              SelectionDAG &DAG) {
3001   MVT VT = V2.getValueType();
3002   SDValue V1 = isZero
3003     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3004   unsigned NumElems = VT.getVectorNumElements();
3005   SmallVector<int, 16> MaskVec;
3006   for (unsigned i = 0; i != NumElems; ++i)
3007     // If this is the insertion idx, put the low elt of V2 here.
3008     MaskVec.push_back(i == Idx ? NumElems : i);
3009   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3010 }
3011
3012 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3013 /// a shuffle that is zero.
3014 static
3015 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3016                                   bool Low, SelectionDAG &DAG) {
3017   unsigned NumZeros = 0;
3018   for (int i = 0; i < NumElems; ++i) {
3019     unsigned Index = Low ? i : NumElems-i-1;
3020     int Idx = SVOp->getMaskElt(Index);
3021     if (Idx < 0) {
3022       ++NumZeros;
3023       continue;
3024     }
3025     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3026     if (Elt.getNode() && X86::isZeroNode(Elt))
3027       ++NumZeros;
3028     else
3029       break;
3030   }
3031   return NumZeros;
3032 }
3033
3034 /// isVectorShift - Returns true if the shuffle can be implemented as a
3035 /// logical left or right shift of a vector.
3036 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3037 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3038                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3039   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3040
3041   isLeft = true;
3042   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3043   if (!NumZeros) {
3044     isLeft = false;
3045     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3046     if (!NumZeros)
3047       return false;
3048   }
3049   bool SeenV1 = false;
3050   bool SeenV2 = false;
3051   for (int i = NumZeros; i < NumElems; ++i) {
3052     int Val = isLeft ? (i - NumZeros) : i;
3053     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3054     if (Idx < 0)
3055       continue;
3056     if (Idx < NumElems)
3057       SeenV1 = true;
3058     else {
3059       Idx -= NumElems;
3060       SeenV2 = true;
3061     }
3062     if (Idx != Val)
3063       return false;
3064   }
3065   if (SeenV1 && SeenV2)
3066     return false;
3067
3068   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3069   ShAmt = NumZeros;
3070   return true;
3071 }
3072
3073
3074 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3075 ///
3076 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3077                                        unsigned NumNonZero, unsigned NumZero,
3078                                        SelectionDAG &DAG, TargetLowering &TLI) {
3079   if (NumNonZero > 8)
3080     return SDValue();
3081
3082   DebugLoc dl = Op.getDebugLoc();
3083   SDValue V(0, 0);
3084   bool First = true;
3085   for (unsigned i = 0; i < 16; ++i) {
3086     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3087     if (ThisIsNonZero && First) {
3088       if (NumZero)
3089         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3090       else
3091         V = DAG.getUNDEF(MVT::v8i16);
3092       First = false;
3093     }
3094
3095     if ((i & 1) != 0) {
3096       SDValue ThisElt(0, 0), LastElt(0, 0);
3097       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3098       if (LastIsNonZero) {
3099         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3100                               MVT::i16, Op.getOperand(i-1));
3101       }
3102       if (ThisIsNonZero) {
3103         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3104         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3105                               ThisElt, DAG.getConstant(8, MVT::i8));
3106         if (LastIsNonZero)
3107           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3108       } else
3109         ThisElt = LastElt;
3110
3111       if (ThisElt.getNode())
3112         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3113                         DAG.getIntPtrConstant(i/2));
3114     }
3115   }
3116
3117   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3118 }
3119
3120 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3121 ///
3122 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3123                                        unsigned NumNonZero, unsigned NumZero,
3124                                        SelectionDAG &DAG, TargetLowering &TLI) {
3125   if (NumNonZero > 4)
3126     return SDValue();
3127
3128   DebugLoc dl = Op.getDebugLoc();
3129   SDValue V(0, 0);
3130   bool First = true;
3131   for (unsigned i = 0; i < 8; ++i) {
3132     bool isNonZero = (NonZeros & (1 << i)) != 0;
3133     if (isNonZero) {
3134       if (First) {
3135         if (NumZero)
3136           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3137         else
3138           V = DAG.getUNDEF(MVT::v8i16);
3139         First = false;
3140       }
3141       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3142                       MVT::v8i16, V, Op.getOperand(i),
3143                       DAG.getIntPtrConstant(i));
3144     }
3145   }
3146
3147   return V;
3148 }
3149
3150 /// getVShift - Return a vector logical shift node.
3151 ///
3152 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3153                          unsigned NumBits, SelectionDAG &DAG,
3154                          const TargetLowering &TLI, DebugLoc dl) {
3155   bool isMMX = VT.getSizeInBits() == 64;
3156   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3157   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3158   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3159   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3160                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3161                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3162 }
3163
3164 SDValue
3165 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3166   DebugLoc dl = Op.getDebugLoc();
3167   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3168   if (ISD::isBuildVectorAllZeros(Op.getNode())
3169       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3170     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3171     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3172     // eliminated on x86-32 hosts.
3173     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3174       return Op;
3175
3176     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3177       return getOnesVector(Op.getValueType(), DAG, dl);
3178     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3179   }
3180
3181   MVT VT = Op.getValueType();
3182   MVT EVT = VT.getVectorElementType();
3183   unsigned EVTBits = EVT.getSizeInBits();
3184
3185   unsigned NumElems = Op.getNumOperands();
3186   unsigned NumZero  = 0;
3187   unsigned NumNonZero = 0;
3188   unsigned NonZeros = 0;
3189   bool IsAllConstants = true;
3190   SmallSet<SDValue, 8> Values;
3191   for (unsigned i = 0; i < NumElems; ++i) {
3192     SDValue Elt = Op.getOperand(i);
3193     if (Elt.getOpcode() == ISD::UNDEF)
3194       continue;
3195     Values.insert(Elt);
3196     if (Elt.getOpcode() != ISD::Constant &&
3197         Elt.getOpcode() != ISD::ConstantFP)
3198       IsAllConstants = false;
3199     if (X86::isZeroNode(Elt))
3200       NumZero++;
3201     else {
3202       NonZeros |= (1 << i);
3203       NumNonZero++;
3204     }
3205   }
3206
3207   if (NumNonZero == 0) {
3208     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3209     return DAG.getUNDEF(VT);
3210   }
3211
3212   // Special case for single non-zero, non-undef, element.
3213   if (NumNonZero == 1) {
3214     unsigned Idx = CountTrailingZeros_32(NonZeros);
3215     SDValue Item = Op.getOperand(Idx);
3216
3217     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3218     // the value are obviously zero, truncate the value to i32 and do the
3219     // insertion that way.  Only do this if the value is non-constant or if the
3220     // value is a constant being inserted into element 0.  It is cheaper to do
3221     // a constant pool load than it is to do a movd + shuffle.
3222     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3223         (!IsAllConstants || Idx == 0)) {
3224       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3225         // Handle MMX and SSE both.
3226         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3227         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3228
3229         // Truncate the value (which may itself be a constant) to i32, and
3230         // convert it to a vector with movd (S2V+shuffle to zero extend).
3231         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3232         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3233         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3234                                            Subtarget->hasSSE2(), DAG);
3235
3236         // Now we have our 32-bit value zero extended in the low element of
3237         // a vector.  If Idx != 0, swizzle it into place.
3238         if (Idx != 0) {
3239           SmallVector<int, 4> Mask;
3240           Mask.push_back(Idx);
3241           for (unsigned i = 1; i != VecElts; ++i)
3242             Mask.push_back(i);
3243           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3244                                       DAG.getUNDEF(Item.getValueType()),
3245                                       &Mask[0]);
3246         }
3247         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3248       }
3249     }
3250
3251     // If we have a constant or non-constant insertion into the low element of
3252     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3253     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3254     // depending on what the source datatype is.
3255     if (Idx == 0) {
3256       if (NumZero == 0) {
3257         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3258       } else if (EVT == MVT::i32 || EVT == MVT::f32 || EVT == MVT::f64 ||
3259           (EVT == MVT::i64 && Subtarget->is64Bit())) {
3260         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3261         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3262         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3263                                            DAG);
3264       } else if (EVT == MVT::i16 || EVT == MVT::i8) {
3265         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3266         MVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3267         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3268         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3269                                            Subtarget->hasSSE2(), DAG);
3270         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3271       }
3272     }
3273
3274     // Is it a vector logical left shift?
3275     if (NumElems == 2 && Idx == 1 &&
3276         X86::isZeroNode(Op.getOperand(0)) &&
3277         !X86::isZeroNode(Op.getOperand(1))) {
3278       unsigned NumBits = VT.getSizeInBits();
3279       return getVShift(true, VT,
3280                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3281                                    VT, Op.getOperand(1)),
3282                        NumBits/2, DAG, *this, dl);
3283     }
3284
3285     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3286       return SDValue();
3287
3288     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3289     // is a non-constant being inserted into an element other than the low one,
3290     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3291     // movd/movss) to move this into the low element, then shuffle it into
3292     // place.
3293     if (EVTBits == 32) {
3294       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3295
3296       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3297       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3298                                          Subtarget->hasSSE2(), DAG);
3299       SmallVector<int, 8> MaskVec;
3300       for (unsigned i = 0; i < NumElems; i++)
3301         MaskVec.push_back(i == Idx ? 0 : 1);
3302       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3303     }
3304   }
3305
3306   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3307   if (Values.size() == 1)
3308     return SDValue();
3309
3310   // A vector full of immediates; various special cases are already
3311   // handled, so this is best done with a single constant-pool load.
3312   if (IsAllConstants)
3313     return SDValue();
3314
3315   // Let legalizer expand 2-wide build_vectors.
3316   if (EVTBits == 64) {
3317     if (NumNonZero == 1) {
3318       // One half is zero or undef.
3319       unsigned Idx = CountTrailingZeros_32(NonZeros);
3320       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3321                                  Op.getOperand(Idx));
3322       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3323                                          Subtarget->hasSSE2(), DAG);
3324     }
3325     return SDValue();
3326   }
3327
3328   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3329   if (EVTBits == 8 && NumElems == 16) {
3330     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3331                                         *this);
3332     if (V.getNode()) return V;
3333   }
3334
3335   if (EVTBits == 16 && NumElems == 8) {
3336     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3337                                         *this);
3338     if (V.getNode()) return V;
3339   }
3340
3341   // If element VT is == 32 bits, turn it into a number of shuffles.
3342   SmallVector<SDValue, 8> V;
3343   V.resize(NumElems);
3344   if (NumElems == 4 && NumZero > 0) {
3345     for (unsigned i = 0; i < 4; ++i) {
3346       bool isZero = !(NonZeros & (1 << i));
3347       if (isZero)
3348         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3349       else
3350         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3351     }
3352
3353     for (unsigned i = 0; i < 2; ++i) {
3354       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3355         default: break;
3356         case 0:
3357           V[i] = V[i*2];  // Must be a zero vector.
3358           break;
3359         case 1:
3360           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3361           break;
3362         case 2:
3363           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3364           break;
3365         case 3:
3366           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3367           break;
3368       }
3369     }
3370
3371     SmallVector<int, 8> MaskVec;
3372     bool Reverse = (NonZeros & 0x3) == 2;
3373     for (unsigned i = 0; i < 2; ++i)
3374       MaskVec.push_back(Reverse ? 1-i : i);
3375     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3376     for (unsigned i = 0; i < 2; ++i)
3377       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3378     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3379   }
3380
3381   if (Values.size() > 2) {
3382     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3383     // values to be inserted is equal to the number of elements, in which case
3384     // use the unpack code below in the hopes of matching the consecutive elts
3385     // load merge pattern for shuffles.
3386     // FIXME: We could probably just check that here directly.
3387     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3388         getSubtarget()->hasSSE41()) {
3389       V[0] = DAG.getUNDEF(VT);
3390       for (unsigned i = 0; i < NumElems; ++i)
3391         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3392           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3393                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3394       return V[0];
3395     }
3396     // Expand into a number of unpckl*.
3397     // e.g. for v4f32
3398     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3399     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3400     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3401     for (unsigned i = 0; i < NumElems; ++i)
3402       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3403     NumElems >>= 1;
3404     while (NumElems != 0) {
3405       for (unsigned i = 0; i < NumElems; ++i)
3406         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3407       NumElems >>= 1;
3408     }
3409     return V[0];
3410   }
3411
3412   return SDValue();
3413 }
3414
3415 // v8i16 shuffles - Prefer shuffles in the following order:
3416 // 1. [all]   pshuflw, pshufhw, optional move
3417 // 2. [ssse3] 1 x pshufb
3418 // 3. [ssse3] 2 x pshufb + 1 x por
3419 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3420 static
3421 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3422                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3423   SDValue V1 = SVOp->getOperand(0);
3424   SDValue V2 = SVOp->getOperand(1);
3425   DebugLoc dl = SVOp->getDebugLoc();
3426   SmallVector<int, 8> MaskVals;
3427
3428   // Determine if more than 1 of the words in each of the low and high quadwords
3429   // of the result come from the same quadword of one of the two inputs.  Undef
3430   // mask values count as coming from any quadword, for better codegen.
3431   SmallVector<unsigned, 4> LoQuad(4);
3432   SmallVector<unsigned, 4> HiQuad(4);
3433   BitVector InputQuads(4);
3434   for (unsigned i = 0; i < 8; ++i) {
3435     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3436     int EltIdx = SVOp->getMaskElt(i);
3437     MaskVals.push_back(EltIdx);
3438     if (EltIdx < 0) {
3439       ++Quad[0];
3440       ++Quad[1];
3441       ++Quad[2];
3442       ++Quad[3];
3443       continue;
3444     }
3445     ++Quad[EltIdx / 4];
3446     InputQuads.set(EltIdx / 4);
3447   }
3448
3449   int BestLoQuad = -1;
3450   unsigned MaxQuad = 1;
3451   for (unsigned i = 0; i < 4; ++i) {
3452     if (LoQuad[i] > MaxQuad) {
3453       BestLoQuad = i;
3454       MaxQuad = LoQuad[i];
3455     }
3456   }
3457
3458   int BestHiQuad = -1;
3459   MaxQuad = 1;
3460   for (unsigned i = 0; i < 4; ++i) {
3461     if (HiQuad[i] > MaxQuad) {
3462       BestHiQuad = i;
3463       MaxQuad = HiQuad[i];
3464     }
3465   }
3466
3467   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3468   // of the two input vectors, shuffle them into one input vector so only a
3469   // single pshufb instruction is necessary. If There are more than 2 input
3470   // quads, disable the next transformation since it does not help SSSE3.
3471   bool V1Used = InputQuads[0] || InputQuads[1];
3472   bool V2Used = InputQuads[2] || InputQuads[3];
3473   if (TLI.getSubtarget()->hasSSSE3()) {
3474     if (InputQuads.count() == 2 && V1Used && V2Used) {
3475       BestLoQuad = InputQuads.find_first();
3476       BestHiQuad = InputQuads.find_next(BestLoQuad);
3477     }
3478     if (InputQuads.count() > 2) {
3479       BestLoQuad = -1;
3480       BestHiQuad = -1;
3481     }
3482   }
3483
3484   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3485   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3486   // words from all 4 input quadwords.
3487   SDValue NewV;
3488   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3489     SmallVector<int, 8> MaskV;
3490     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3491     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3492     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3493                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3494                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3495     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3496
3497     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3498     // source words for the shuffle, to aid later transformations.
3499     bool AllWordsInNewV = true;
3500     bool InOrder[2] = { true, true };
3501     for (unsigned i = 0; i != 8; ++i) {
3502       int idx = MaskVals[i];
3503       if (idx != (int)i)
3504         InOrder[i/4] = false;
3505       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3506         continue;
3507       AllWordsInNewV = false;
3508       break;
3509     }
3510
3511     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3512     if (AllWordsInNewV) {
3513       for (int i = 0; i != 8; ++i) {
3514         int idx = MaskVals[i];
3515         if (idx < 0)
3516           continue;
3517         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3518         if ((idx != i) && idx < 4)
3519           pshufhw = false;
3520         if ((idx != i) && idx > 3)
3521           pshuflw = false;
3522       }
3523       V1 = NewV;
3524       V2Used = false;
3525       BestLoQuad = 0;
3526       BestHiQuad = 1;
3527     }
3528
3529     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3530     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3531     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3532       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3533                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3534     }
3535   }
3536
3537   // If we have SSSE3, and all words of the result are from 1 input vector,
3538   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3539   // is present, fall back to case 4.
3540   if (TLI.getSubtarget()->hasSSSE3()) {
3541     SmallVector<SDValue,16> pshufbMask;
3542
3543     // If we have elements from both input vectors, set the high bit of the
3544     // shuffle mask element to zero out elements that come from V2 in the V1
3545     // mask, and elements that come from V1 in the V2 mask, so that the two
3546     // results can be OR'd together.
3547     bool TwoInputs = V1Used && V2Used;
3548     for (unsigned i = 0; i != 8; ++i) {
3549       int EltIdx = MaskVals[i] * 2;
3550       if (TwoInputs && (EltIdx >= 16)) {
3551         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3552         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3553         continue;
3554       }
3555       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3556       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3557     }
3558     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3559     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3560                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3561                                  MVT::v16i8, &pshufbMask[0], 16));
3562     if (!TwoInputs)
3563       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3564
3565     // Calculate the shuffle mask for the second input, shuffle it, and
3566     // OR it with the first shuffled input.
3567     pshufbMask.clear();
3568     for (unsigned i = 0; i != 8; ++i) {
3569       int EltIdx = MaskVals[i] * 2;
3570       if (EltIdx < 16) {
3571         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3572         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3573         continue;
3574       }
3575       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3576       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3577     }
3578     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3579     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3580                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3581                                  MVT::v16i8, &pshufbMask[0], 16));
3582     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3583     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3584   }
3585
3586   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3587   // and update MaskVals with new element order.
3588   BitVector InOrder(8);
3589   if (BestLoQuad >= 0) {
3590     SmallVector<int, 8> MaskV;
3591     for (int i = 0; i != 4; ++i) {
3592       int idx = MaskVals[i];
3593       if (idx < 0) {
3594         MaskV.push_back(-1);
3595         InOrder.set(i);
3596       } else if ((idx / 4) == BestLoQuad) {
3597         MaskV.push_back(idx & 3);
3598         InOrder.set(i);
3599       } else {
3600         MaskV.push_back(-1);
3601       }
3602     }
3603     for (unsigned i = 4; i != 8; ++i)
3604       MaskV.push_back(i);
3605     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3606                                 &MaskV[0]);
3607   }
3608
3609   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3610   // and update MaskVals with the new element order.
3611   if (BestHiQuad >= 0) {
3612     SmallVector<int, 8> MaskV;
3613     for (unsigned i = 0; i != 4; ++i)
3614       MaskV.push_back(i);
3615     for (unsigned i = 4; i != 8; ++i) {
3616       int idx = MaskVals[i];
3617       if (idx < 0) {
3618         MaskV.push_back(-1);
3619         InOrder.set(i);
3620       } else if ((idx / 4) == BestHiQuad) {
3621         MaskV.push_back((idx & 3) + 4);
3622         InOrder.set(i);
3623       } else {
3624         MaskV.push_back(-1);
3625       }
3626     }
3627     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3628                                 &MaskV[0]);
3629   }
3630
3631   // In case BestHi & BestLo were both -1, which means each quadword has a word
3632   // from each of the four input quadwords, calculate the InOrder bitvector now
3633   // before falling through to the insert/extract cleanup.
3634   if (BestLoQuad == -1 && BestHiQuad == -1) {
3635     NewV = V1;
3636     for (int i = 0; i != 8; ++i)
3637       if (MaskVals[i] < 0 || MaskVals[i] == i)
3638         InOrder.set(i);
3639   }
3640
3641   // The other elements are put in the right place using pextrw and pinsrw.
3642   for (unsigned i = 0; i != 8; ++i) {
3643     if (InOrder[i])
3644       continue;
3645     int EltIdx = MaskVals[i];
3646     if (EltIdx < 0)
3647       continue;
3648     SDValue ExtOp = (EltIdx < 8)
3649     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3650                   DAG.getIntPtrConstant(EltIdx))
3651     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3652                   DAG.getIntPtrConstant(EltIdx - 8));
3653     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3654                        DAG.getIntPtrConstant(i));
3655   }
3656   return NewV;
3657 }
3658
3659 // v16i8 shuffles - Prefer shuffles in the following order:
3660 // 1. [ssse3] 1 x pshufb
3661 // 2. [ssse3] 2 x pshufb + 1 x por
3662 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3663 static
3664 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3665                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3666   SDValue V1 = SVOp->getOperand(0);
3667   SDValue V2 = SVOp->getOperand(1);
3668   DebugLoc dl = SVOp->getDebugLoc();
3669   SmallVector<int, 16> MaskVals;
3670   SVOp->getMask(MaskVals);
3671
3672   // If we have SSSE3, case 1 is generated when all result bytes come from
3673   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3674   // present, fall back to case 3.
3675   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3676   bool V1Only = true;
3677   bool V2Only = true;
3678   for (unsigned i = 0; i < 16; ++i) {
3679     int EltIdx = MaskVals[i];
3680     if (EltIdx < 0)
3681       continue;
3682     if (EltIdx < 16)
3683       V2Only = false;
3684     else
3685       V1Only = false;
3686   }
3687
3688   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3689   if (TLI.getSubtarget()->hasSSSE3()) {
3690     SmallVector<SDValue,16> pshufbMask;
3691
3692     // If all result elements are from one input vector, then only translate
3693     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3694     //
3695     // Otherwise, we have elements from both input vectors, and must zero out
3696     // elements that come from V2 in the first mask, and V1 in the second mask
3697     // so that we can OR them together.
3698     bool TwoInputs = !(V1Only || V2Only);
3699     for (unsigned i = 0; i != 16; ++i) {
3700       int EltIdx = MaskVals[i];
3701       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3702         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3703         continue;
3704       }
3705       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3706     }
3707     // If all the elements are from V2, assign it to V1 and return after
3708     // building the first pshufb.
3709     if (V2Only)
3710       V1 = V2;
3711     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3712                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3713                                  MVT::v16i8, &pshufbMask[0], 16));
3714     if (!TwoInputs)
3715       return V1;
3716
3717     // Calculate the shuffle mask for the second input, shuffle it, and
3718     // OR it with the first shuffled input.
3719     pshufbMask.clear();
3720     for (unsigned i = 0; i != 16; ++i) {
3721       int EltIdx = MaskVals[i];
3722       if (EltIdx < 16) {
3723         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3724         continue;
3725       }
3726       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3727     }
3728     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3729                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3730                                  MVT::v16i8, &pshufbMask[0], 16));
3731     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3732   }
3733
3734   // No SSSE3 - Calculate in place words and then fix all out of place words
3735   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3736   // the 16 different words that comprise the two doublequadword input vectors.
3737   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3738   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3739   SDValue NewV = V2Only ? V2 : V1;
3740   for (int i = 0; i != 8; ++i) {
3741     int Elt0 = MaskVals[i*2];
3742     int Elt1 = MaskVals[i*2+1];
3743
3744     // This word of the result is all undef, skip it.
3745     if (Elt0 < 0 && Elt1 < 0)
3746       continue;
3747
3748     // This word of the result is already in the correct place, skip it.
3749     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3750       continue;
3751     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3752       continue;
3753
3754     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3755     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3756     SDValue InsElt;
3757
3758     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3759     // using a single extract together, load it and store it.
3760     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3761       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3762                            DAG.getIntPtrConstant(Elt1 / 2));
3763       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3764                         DAG.getIntPtrConstant(i));
3765       continue;
3766     }
3767
3768     // If Elt1 is defined, extract it from the appropriate source.  If the
3769     // source byte is not also odd, shift the extracted word left 8 bits
3770     // otherwise clear the bottom 8 bits if we need to do an or.
3771     if (Elt1 >= 0) {
3772       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3773                            DAG.getIntPtrConstant(Elt1 / 2));
3774       if ((Elt1 & 1) == 0)
3775         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3776                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3777       else if (Elt0 >= 0)
3778         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3779                              DAG.getConstant(0xFF00, MVT::i16));
3780     }
3781     // If Elt0 is defined, extract it from the appropriate source.  If the
3782     // source byte is not also even, shift the extracted word right 8 bits. If
3783     // Elt1 was also defined, OR the extracted values together before
3784     // inserting them in the result.
3785     if (Elt0 >= 0) {
3786       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3787                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3788       if ((Elt0 & 1) != 0)
3789         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3790                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3791       else if (Elt1 >= 0)
3792         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3793                              DAG.getConstant(0x00FF, MVT::i16));
3794       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3795                          : InsElt0;
3796     }
3797     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3798                        DAG.getIntPtrConstant(i));
3799   }
3800   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3801 }
3802
3803 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3804 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3805 /// done when every pair / quad of shuffle mask elements point to elements in
3806 /// the right sequence. e.g.
3807 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3808 static
3809 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3810                                  SelectionDAG &DAG,
3811                                  TargetLowering &TLI, DebugLoc dl) {
3812   MVT VT = SVOp->getValueType(0);
3813   SDValue V1 = SVOp->getOperand(0);
3814   SDValue V2 = SVOp->getOperand(1);
3815   unsigned NumElems = VT.getVectorNumElements();
3816   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3817   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3818   MVT MaskEltVT = MaskVT.getVectorElementType();
3819   MVT NewVT = MaskVT;
3820   switch (VT.getSimpleVT()) {
3821   default: assert(false && "Unexpected!");
3822   case MVT::v4f32: NewVT = MVT::v2f64; break;
3823   case MVT::v4i32: NewVT = MVT::v2i64; break;
3824   case MVT::v8i16: NewVT = MVT::v4i32; break;
3825   case MVT::v16i8: NewVT = MVT::v4i32; break;
3826   }
3827
3828   if (NewWidth == 2) {
3829     if (VT.isInteger())
3830       NewVT = MVT::v2i64;
3831     else
3832       NewVT = MVT::v2f64;
3833   }
3834   int Scale = NumElems / NewWidth;
3835   SmallVector<int, 8> MaskVec;
3836   for (unsigned i = 0; i < NumElems; i += Scale) {
3837     int StartIdx = -1;
3838     for (int j = 0; j < Scale; ++j) {
3839       int EltIdx = SVOp->getMaskElt(i+j);
3840       if (EltIdx < 0)
3841         continue;
3842       if (StartIdx == -1)
3843         StartIdx = EltIdx - (EltIdx % Scale);
3844       if (EltIdx != StartIdx + j)
3845         return SDValue();
3846     }
3847     if (StartIdx == -1)
3848       MaskVec.push_back(-1);
3849     else
3850       MaskVec.push_back(StartIdx / Scale);
3851   }
3852
3853   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3854   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3855   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3856 }
3857
3858 /// getVZextMovL - Return a zero-extending vector move low node.
3859 ///
3860 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3861                             SDValue SrcOp, SelectionDAG &DAG,
3862                             const X86Subtarget *Subtarget, DebugLoc dl) {
3863   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3864     LoadSDNode *LD = NULL;
3865     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3866       LD = dyn_cast<LoadSDNode>(SrcOp);
3867     if (!LD) {
3868       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3869       // instead.
3870       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3871       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3872           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3873           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3874           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3875         // PR2108
3876         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3877         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3878                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3879                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3880                                                    OpVT,
3881                                                    SrcOp.getOperand(0)
3882                                                           .getOperand(0))));
3883       }
3884     }
3885   }
3886
3887   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3888                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3889                                  DAG.getNode(ISD::BIT_CONVERT, dl,
3890                                              OpVT, SrcOp)));
3891 }
3892
3893 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3894 /// shuffles.
3895 static SDValue
3896 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3897   SDValue V1 = SVOp->getOperand(0);
3898   SDValue V2 = SVOp->getOperand(1);
3899   DebugLoc dl = SVOp->getDebugLoc();
3900   MVT VT = SVOp->getValueType(0);
3901
3902   SmallVector<std::pair<int, int>, 8> Locs;
3903   Locs.resize(4);
3904   SmallVector<int, 8> Mask1(4U, -1);
3905   SmallVector<int, 8> PermMask;
3906   SVOp->getMask(PermMask);
3907
3908   unsigned NumHi = 0;
3909   unsigned NumLo = 0;
3910   for (unsigned i = 0; i != 4; ++i) {
3911     int Idx = PermMask[i];
3912     if (Idx < 0) {
3913       Locs[i] = std::make_pair(-1, -1);
3914     } else {
3915       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
3916       if (Idx < 4) {
3917         Locs[i] = std::make_pair(0, NumLo);
3918         Mask1[NumLo] = Idx;
3919         NumLo++;
3920       } else {
3921         Locs[i] = std::make_pair(1, NumHi);
3922         if (2+NumHi < 4)
3923           Mask1[2+NumHi] = Idx;
3924         NumHi++;
3925       }
3926     }
3927   }
3928
3929   if (NumLo <= 2 && NumHi <= 2) {
3930     // If no more than two elements come from either vector. This can be
3931     // implemented with two shuffles. First shuffle gather the elements.
3932     // The second shuffle, which takes the first shuffle as both of its
3933     // vector operands, put the elements into the right order.
3934     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3935
3936     SmallVector<int, 8> Mask2(4U, -1);
3937
3938     for (unsigned i = 0; i != 4; ++i) {
3939       if (Locs[i].first == -1)
3940         continue;
3941       else {
3942         unsigned Idx = (i < 2) ? 0 : 4;
3943         Idx += Locs[i].first * 2 + Locs[i].second;
3944         Mask2[i] = Idx;
3945       }
3946     }
3947
3948     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
3949   } else if (NumLo == 3 || NumHi == 3) {
3950     // Otherwise, we must have three elements from one vector, call it X, and
3951     // one element from the other, call it Y.  First, use a shufps to build an
3952     // intermediate vector with the one element from Y and the element from X
3953     // that will be in the same half in the final destination (the indexes don't
3954     // matter). Then, use a shufps to build the final vector, taking the half
3955     // containing the element from Y from the intermediate, and the other half
3956     // from X.
3957     if (NumHi == 3) {
3958       // Normalize it so the 3 elements come from V1.
3959       CommuteVectorShuffleMask(PermMask, VT);
3960       std::swap(V1, V2);
3961     }
3962
3963     // Find the element from V2.
3964     unsigned HiIndex;
3965     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3966       int Val = PermMask[HiIndex];
3967       if (Val < 0)
3968         continue;
3969       if (Val >= 4)
3970         break;
3971     }
3972
3973     Mask1[0] = PermMask[HiIndex];
3974     Mask1[1] = -1;
3975     Mask1[2] = PermMask[HiIndex^1];
3976     Mask1[3] = -1;
3977     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3978
3979     if (HiIndex >= 2) {
3980       Mask1[0] = PermMask[0];
3981       Mask1[1] = PermMask[1];
3982       Mask1[2] = HiIndex & 1 ? 6 : 4;
3983       Mask1[3] = HiIndex & 1 ? 4 : 6;
3984       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3985     } else {
3986       Mask1[0] = HiIndex & 1 ? 2 : 0;
3987       Mask1[1] = HiIndex & 1 ? 0 : 2;
3988       Mask1[2] = PermMask[2];
3989       Mask1[3] = PermMask[3];
3990       if (Mask1[2] >= 0)
3991         Mask1[2] += 4;
3992       if (Mask1[3] >= 0)
3993         Mask1[3] += 4;
3994       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
3995     }
3996   }
3997
3998   // Break it into (shuffle shuffle_hi, shuffle_lo).
3999   Locs.clear();
4000   SmallVector<int,8> LoMask(4U, -1);
4001   SmallVector<int,8> HiMask(4U, -1);
4002
4003   SmallVector<int,8> *MaskPtr = &LoMask;
4004   unsigned MaskIdx = 0;
4005   unsigned LoIdx = 0;
4006   unsigned HiIdx = 2;
4007   for (unsigned i = 0; i != 4; ++i) {
4008     if (i == 2) {
4009       MaskPtr = &HiMask;
4010       MaskIdx = 1;
4011       LoIdx = 0;
4012       HiIdx = 2;
4013     }
4014     int Idx = PermMask[i];
4015     if (Idx < 0) {
4016       Locs[i] = std::make_pair(-1, -1);
4017     } else if (Idx < 4) {
4018       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4019       (*MaskPtr)[LoIdx] = Idx;
4020       LoIdx++;
4021     } else {
4022       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4023       (*MaskPtr)[HiIdx] = Idx;
4024       HiIdx++;
4025     }
4026   }
4027
4028   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4029   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4030   SmallVector<int, 8> MaskOps;
4031   for (unsigned i = 0; i != 4; ++i) {
4032     if (Locs[i].first == -1) {
4033       MaskOps.push_back(-1);
4034     } else {
4035       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4036       MaskOps.push_back(Idx);
4037     }
4038   }
4039   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4040 }
4041
4042 SDValue
4043 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4044   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4045   SDValue V1 = Op.getOperand(0);
4046   SDValue V2 = Op.getOperand(1);
4047   MVT VT = Op.getValueType();
4048   DebugLoc dl = Op.getDebugLoc();
4049   unsigned NumElems = VT.getVectorNumElements();
4050   bool isMMX = VT.getSizeInBits() == 64;
4051   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4052   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4053   bool V1IsSplat = false;
4054   bool V2IsSplat = false;
4055
4056   if (isZeroShuffle(SVOp))
4057     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4058
4059   // Promote splats to v4f32.
4060   if (SVOp->isSplat()) {
4061     if (isMMX || NumElems < 4)
4062       return Op;
4063     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4064   }
4065
4066   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4067   // do it!
4068   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4069     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4070     if (NewOp.getNode())
4071       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4072                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4073   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4074     // FIXME: Figure out a cleaner way to do this.
4075     // Try to make use of movq to zero out the top part.
4076     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4077       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4078       if (NewOp.getNode()) {
4079         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4080           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4081                               DAG, Subtarget, dl);
4082       }
4083     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4084       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4085       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4086         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4087                             DAG, Subtarget, dl);
4088     }
4089   }
4090
4091   if (X86::isPSHUFDMask(SVOp))
4092     return Op;
4093
4094   // Check if this can be converted into a logical shift.
4095   bool isLeft = false;
4096   unsigned ShAmt = 0;
4097   SDValue ShVal;
4098   bool isShift = getSubtarget()->hasSSE2() &&
4099   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4100   if (isShift && ShVal.hasOneUse()) {
4101     // If the shifted value has multiple uses, it may be cheaper to use
4102     // v_set0 + movlhps or movhlps, etc.
4103     MVT EVT = VT.getVectorElementType();
4104     ShAmt *= EVT.getSizeInBits();
4105     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4106   }
4107
4108   if (X86::isMOVLMask(SVOp)) {
4109     if (V1IsUndef)
4110       return V2;
4111     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4112       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4113     if (!isMMX)
4114       return Op;
4115   }
4116
4117   // FIXME: fold these into legal mask.
4118   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4119                  X86::isMOVSLDUPMask(SVOp) ||
4120                  X86::isMOVHLPSMask(SVOp) ||
4121                  X86::isMOVHPMask(SVOp) ||
4122                  X86::isMOVLPMask(SVOp)))
4123     return Op;
4124
4125   if (ShouldXformToMOVHLPS(SVOp) ||
4126       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4127     return CommuteVectorShuffle(SVOp, DAG);
4128
4129   if (isShift) {
4130     // No better options. Use a vshl / vsrl.
4131     MVT EVT = VT.getVectorElementType();
4132     ShAmt *= EVT.getSizeInBits();
4133     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4134   }
4135
4136   bool Commuted = false;
4137   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4138   // 1,1,1,1 -> v8i16 though.
4139   V1IsSplat = isSplatVector(V1.getNode());
4140   V2IsSplat = isSplatVector(V2.getNode());
4141
4142   // Canonicalize the splat or undef, if present, to be on the RHS.
4143   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4144     Op = CommuteVectorShuffle(SVOp, DAG);
4145     SVOp = cast<ShuffleVectorSDNode>(Op);
4146     V1 = SVOp->getOperand(0);
4147     V2 = SVOp->getOperand(1);
4148     std::swap(V1IsSplat, V2IsSplat);
4149     std::swap(V1IsUndef, V2IsUndef);
4150     Commuted = true;
4151   }
4152
4153   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4154     // Shuffling low element of v1 into undef, just return v1.
4155     if (V2IsUndef)
4156       return V1;
4157     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4158     // the instruction selector will not match, so get a canonical MOVL with
4159     // swapped operands to undo the commute.
4160     return getMOVL(DAG, dl, VT, V2, V1);
4161   }
4162
4163   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4164       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4165       X86::isUNPCKLMask(SVOp) ||
4166       X86::isUNPCKHMask(SVOp))
4167     return Op;
4168
4169   if (V2IsSplat) {
4170     // Normalize mask so all entries that point to V2 points to its first
4171     // element then try to match unpck{h|l} again. If match, return a
4172     // new vector_shuffle with the corrected mask.
4173     SDValue NewMask = NormalizeMask(SVOp, DAG);
4174     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4175     if (NSVOp != SVOp) {
4176       if (X86::isUNPCKLMask(NSVOp, true)) {
4177         return NewMask;
4178       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4179         return NewMask;
4180       }
4181     }
4182   }
4183
4184   if (Commuted) {
4185     // Commute is back and try unpck* again.
4186     // FIXME: this seems wrong.
4187     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4188     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4189     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4190         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4191         X86::isUNPCKLMask(NewSVOp) ||
4192         X86::isUNPCKHMask(NewSVOp))
4193       return NewOp;
4194   }
4195
4196   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4197
4198   // Normalize the node to match x86 shuffle ops if needed
4199   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4200     return CommuteVectorShuffle(SVOp, DAG);
4201
4202   // Check for legal shuffle and return?
4203   SmallVector<int, 16> PermMask;
4204   SVOp->getMask(PermMask);
4205   if (isShuffleMaskLegal(PermMask, VT))
4206     return Op;
4207
4208   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4209   if (VT == MVT::v8i16) {
4210     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4211     if (NewOp.getNode())
4212       return NewOp;
4213   }
4214
4215   if (VT == MVT::v16i8) {
4216     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4217     if (NewOp.getNode())
4218       return NewOp;
4219   }
4220
4221   // Handle all 4 wide cases with a number of shuffles except for MMX.
4222   if (NumElems == 4 && !isMMX)
4223     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4224
4225   return SDValue();
4226 }
4227
4228 SDValue
4229 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4230                                                 SelectionDAG &DAG) {
4231   MVT VT = Op.getValueType();
4232   DebugLoc dl = Op.getDebugLoc();
4233   if (VT.getSizeInBits() == 8) {
4234     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4235                                     Op.getOperand(0), Op.getOperand(1));
4236     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4237                                     DAG.getValueType(VT));
4238     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4239   } else if (VT.getSizeInBits() == 16) {
4240     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4241     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4242     if (Idx == 0)
4243       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4244                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4245                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4246                                                  MVT::v4i32,
4247                                                  Op.getOperand(0)),
4248                                      Op.getOperand(1)));
4249     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4250                                     Op.getOperand(0), Op.getOperand(1));
4251     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4252                                     DAG.getValueType(VT));
4253     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4254   } else if (VT == MVT::f32) {
4255     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4256     // the result back to FR32 register. It's only worth matching if the
4257     // result has a single use which is a store or a bitcast to i32.  And in
4258     // the case of a store, it's not worth it if the index is a constant 0,
4259     // because a MOVSSmr can be used instead, which is smaller and faster.
4260     if (!Op.hasOneUse())
4261       return SDValue();
4262     SDNode *User = *Op.getNode()->use_begin();
4263     if ((User->getOpcode() != ISD::STORE ||
4264          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4265           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4266         (User->getOpcode() != ISD::BIT_CONVERT ||
4267          User->getValueType(0) != MVT::i32))
4268       return SDValue();
4269     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4270                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4271                                               Op.getOperand(0)),
4272                                               Op.getOperand(1));
4273     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4274   } else if (VT == MVT::i32) {
4275     // ExtractPS works with constant index.
4276     if (isa<ConstantSDNode>(Op.getOperand(1)))
4277       return Op;
4278   }
4279   return SDValue();
4280 }
4281
4282
4283 SDValue
4284 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4285   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4286     return SDValue();
4287
4288   if (Subtarget->hasSSE41()) {
4289     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4290     if (Res.getNode())
4291       return Res;
4292   }
4293
4294   MVT VT = Op.getValueType();
4295   DebugLoc dl = Op.getDebugLoc();
4296   // TODO: handle v16i8.
4297   if (VT.getSizeInBits() == 16) {
4298     SDValue Vec = Op.getOperand(0);
4299     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4300     if (Idx == 0)
4301       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4302                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4303                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4304                                                  MVT::v4i32, Vec),
4305                                      Op.getOperand(1)));
4306     // Transform it so it match pextrw which produces a 32-bit result.
4307     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4308     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4309                                     Op.getOperand(0), Op.getOperand(1));
4310     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4311                                     DAG.getValueType(VT));
4312     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4313   } else if (VT.getSizeInBits() == 32) {
4314     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4315     if (Idx == 0)
4316       return Op;
4317
4318     // SHUFPS the element to the lowest double word, then movss.
4319     int Mask[4] = { Idx, -1, -1, -1 };
4320     MVT VVT = Op.getOperand(0).getValueType();
4321     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4322                                        DAG.getUNDEF(VVT), Mask);
4323     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4324                        DAG.getIntPtrConstant(0));
4325   } else if (VT.getSizeInBits() == 64) {
4326     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4327     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4328     //        to match extract_elt for f64.
4329     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4330     if (Idx == 0)
4331       return Op;
4332
4333     // UNPCKHPD the element to the lowest double word, then movsd.
4334     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4335     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4336     int Mask[2] = { 1, -1 };
4337     MVT VVT = Op.getOperand(0).getValueType();
4338     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4339                                        DAG.getUNDEF(VVT), Mask);
4340     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4341                        DAG.getIntPtrConstant(0));
4342   }
4343
4344   return SDValue();
4345 }
4346
4347 SDValue
4348 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4349   MVT VT = Op.getValueType();
4350   MVT EVT = VT.getVectorElementType();
4351   DebugLoc dl = Op.getDebugLoc();
4352
4353   SDValue N0 = Op.getOperand(0);
4354   SDValue N1 = Op.getOperand(1);
4355   SDValue N2 = Op.getOperand(2);
4356
4357   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4358       isa<ConstantSDNode>(N2)) {
4359     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4360                                               : X86ISD::PINSRW;
4361     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4362     // argument.
4363     if (N1.getValueType() != MVT::i32)
4364       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4365     if (N2.getValueType() != MVT::i32)
4366       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4367     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4368   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4369     // Bits [7:6] of the constant are the source select.  This will always be
4370     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4371     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4372     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4373     // Bits [5:4] of the constant are the destination select.  This is the
4374     //  value of the incoming immediate.
4375     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4376     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4377     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4378     // Create this as a scalar to vector..
4379     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4380     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4381   } else if (EVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4382     // PINSR* works with constant index.
4383     return Op;
4384   }
4385   return SDValue();
4386 }
4387
4388 SDValue
4389 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4390   MVT VT = Op.getValueType();
4391   MVT EVT = VT.getVectorElementType();
4392
4393   if (Subtarget->hasSSE41())
4394     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4395
4396   if (EVT == MVT::i8)
4397     return SDValue();
4398
4399   DebugLoc dl = Op.getDebugLoc();
4400   SDValue N0 = Op.getOperand(0);
4401   SDValue N1 = Op.getOperand(1);
4402   SDValue N2 = Op.getOperand(2);
4403
4404   if (EVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4405     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4406     // as its second argument.
4407     if (N1.getValueType() != MVT::i32)
4408       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4409     if (N2.getValueType() != MVT::i32)
4410       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4411     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4412   }
4413   return SDValue();
4414 }
4415
4416 SDValue
4417 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4418   DebugLoc dl = Op.getDebugLoc();
4419   if (Op.getValueType() == MVT::v2f32)
4420     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4421                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4422                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4423                                                Op.getOperand(0))));
4424
4425   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4426     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4427
4428   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4429   MVT VT = MVT::v2i32;
4430   switch (Op.getValueType().getSimpleVT()) {
4431   default: break;
4432   case MVT::v16i8:
4433   case MVT::v8i16:
4434     VT = MVT::v4i32;
4435     break;
4436   }
4437   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4438                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4439 }
4440
4441 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4442 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4443 // one of the above mentioned nodes. It has to be wrapped because otherwise
4444 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4445 // be used to form addressing mode. These wrapped nodes will be selected
4446 // into MOV32ri.
4447 SDValue
4448 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4449   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4450
4451   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4452   // global base reg.
4453   unsigned char OpFlag = 0;
4454   unsigned WrapperKind = X86ISD::Wrapper;
4455
4456   if (Subtarget->isPICStyleRIPRel() &&
4457       getTargetMachine().getCodeModel() == CodeModel::Small)
4458     WrapperKind = X86ISD::WrapperRIP;
4459   else if (Subtarget->isPICStyleGOT())
4460     OpFlag = X86II::MO_GOTOFF;
4461   else if (Subtarget->isPICStyleStubPIC())
4462     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4463
4464   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4465                                              CP->getAlignment(),
4466                                              CP->getOffset(), OpFlag);
4467   DebugLoc DL = CP->getDebugLoc();
4468   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4469   // With PIC, the address is actually $g + Offset.
4470   if (OpFlag) {
4471     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4472                          DAG.getNode(X86ISD::GlobalBaseReg,
4473                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4474                          Result);
4475   }
4476
4477   return Result;
4478 }
4479
4480 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4481   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4482
4483   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4484   // global base reg.
4485   unsigned char OpFlag = 0;
4486   unsigned WrapperKind = X86ISD::Wrapper;
4487
4488   if (Subtarget->isPICStyleRIPRel() &&
4489       getTargetMachine().getCodeModel() == CodeModel::Small)
4490     WrapperKind = X86ISD::WrapperRIP;
4491   else if (Subtarget->isPICStyleGOT())
4492     OpFlag = X86II::MO_GOTOFF;
4493   else if (Subtarget->isPICStyleStubPIC())
4494     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4495
4496   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4497                                           OpFlag);
4498   DebugLoc DL = JT->getDebugLoc();
4499   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4500
4501   // With PIC, the address is actually $g + Offset.
4502   if (OpFlag) {
4503     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4504                          DAG.getNode(X86ISD::GlobalBaseReg,
4505                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4506                          Result);
4507   }
4508
4509   return Result;
4510 }
4511
4512 SDValue
4513 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4514   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4515
4516   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4517   // global base reg.
4518   unsigned char OpFlag = 0;
4519   unsigned WrapperKind = X86ISD::Wrapper;
4520   if (Subtarget->isPICStyleRIPRel() &&
4521       getTargetMachine().getCodeModel() == CodeModel::Small)
4522     WrapperKind = X86ISD::WrapperRIP;
4523   else if (Subtarget->isPICStyleGOT())
4524     OpFlag = X86II::MO_GOTOFF;
4525   else if (Subtarget->isPICStyleStubPIC())
4526     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4527
4528   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4529
4530   DebugLoc DL = Op.getDebugLoc();
4531   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4532
4533
4534   // With PIC, the address is actually $g + Offset.
4535   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4536       !Subtarget->is64Bit()) {
4537     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4538                          DAG.getNode(X86ISD::GlobalBaseReg,
4539                                      DebugLoc::getUnknownLoc(),
4540                                      getPointerTy()),
4541                          Result);
4542   }
4543
4544   return Result;
4545 }
4546
4547 SDValue
4548 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4549                                       int64_t Offset,
4550                                       SelectionDAG &DAG) const {
4551   // Create the TargetGlobalAddress node, folding in the constant
4552   // offset if it is legal.
4553   unsigned char OpFlags =
4554     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4555   SDValue Result;
4556   if (OpFlags == X86II::MO_NO_FLAG && isInt32(Offset)) {
4557     // A direct static reference to a global.
4558     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4559     Offset = 0;
4560   } else {
4561     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4562   }
4563
4564   if (Subtarget->isPICStyleRIPRel() &&
4565       getTargetMachine().getCodeModel() == CodeModel::Small)
4566     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4567   else
4568     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4569
4570   // With PIC, the address is actually $g + Offset.
4571   if (isGlobalRelativeToPICBase(OpFlags)) {
4572     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4573                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4574                          Result);
4575   }
4576
4577   // For globals that require a load from a stub to get the address, emit the
4578   // load.
4579   if (isGlobalStubReference(OpFlags))
4580     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4581                          PseudoSourceValue::getGOT(), 0);
4582
4583   // If there was a non-zero offset that we didn't fold, create an explicit
4584   // addition for it.
4585   if (Offset != 0)
4586     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4587                          DAG.getConstant(Offset, getPointerTy()));
4588
4589   return Result;
4590 }
4591
4592 SDValue
4593 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4594   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4595   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4596   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4597 }
4598
4599 static SDValue
4600 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4601            SDValue *InFlag, const MVT PtrVT, unsigned ReturnReg,
4602            unsigned char OperandFlags) {
4603   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4604   DebugLoc dl = GA->getDebugLoc();
4605   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4606                                            GA->getValueType(0),
4607                                            GA->getOffset(),
4608                                            OperandFlags);
4609   if (InFlag) {
4610     SDValue Ops[] = { Chain,  TGA, *InFlag };
4611     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4612   } else {
4613     SDValue Ops[]  = { Chain, TGA };
4614     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4615   }
4616   SDValue Flag = Chain.getValue(1);
4617   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4618 }
4619
4620 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4621 static SDValue
4622 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4623                                 const MVT PtrVT) {
4624   SDValue InFlag;
4625   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4626   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4627                                      DAG.getNode(X86ISD::GlobalBaseReg,
4628                                                  DebugLoc::getUnknownLoc(),
4629                                                  PtrVT), InFlag);
4630   InFlag = Chain.getValue(1);
4631
4632   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4633 }
4634
4635 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4636 static SDValue
4637 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4638                                 const MVT PtrVT) {
4639   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4640                     X86::RAX, X86II::MO_TLSGD);
4641 }
4642
4643 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4644 // "local exec" model.
4645 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4646                                    const MVT PtrVT, TLSModel::Model model,
4647                                    bool is64Bit) {
4648   DebugLoc dl = GA->getDebugLoc();
4649   // Get the Thread Pointer
4650   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4651                              DebugLoc::getUnknownLoc(), PtrVT,
4652                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4653                                              MVT::i32));
4654
4655   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4656                                       NULL, 0);
4657
4658   unsigned char OperandFlags = 0;
4659   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4660   // initialexec.
4661   unsigned WrapperKind = X86ISD::Wrapper;
4662   if (model == TLSModel::LocalExec) {
4663     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4664   } else if (is64Bit) {
4665     assert(model == TLSModel::InitialExec);
4666     OperandFlags = X86II::MO_GOTTPOFF;
4667     WrapperKind = X86ISD::WrapperRIP;
4668   } else {
4669     assert(model == TLSModel::InitialExec);
4670     OperandFlags = X86II::MO_INDNTPOFF;
4671   }
4672
4673   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4674   // exec)
4675   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4676                                            GA->getOffset(), OperandFlags);
4677   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4678
4679   if (model == TLSModel::InitialExec)
4680     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4681                          PseudoSourceValue::getGOT(), 0);
4682
4683   // The address of the thread local variable is the add of the thread
4684   // pointer with the offset of the variable.
4685   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4686 }
4687
4688 SDValue
4689 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4690   // TODO: implement the "local dynamic" model
4691   // TODO: implement the "initial exec"model for pic executables
4692   assert(Subtarget->isTargetELF() &&
4693          "TLS not implemented for non-ELF targets");
4694   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4695   const GlobalValue *GV = GA->getGlobal();
4696
4697   // If GV is an alias then use the aliasee for determining
4698   // thread-localness.
4699   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4700     GV = GA->resolveAliasedGlobal(false);
4701
4702   TLSModel::Model model = getTLSModel(GV,
4703                                       getTargetMachine().getRelocationModel());
4704
4705   switch (model) {
4706   case TLSModel::GeneralDynamic:
4707   case TLSModel::LocalDynamic: // not implemented
4708     if (Subtarget->is64Bit())
4709       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4710     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4711
4712   case TLSModel::InitialExec:
4713   case TLSModel::LocalExec:
4714     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4715                                Subtarget->is64Bit());
4716   }
4717
4718   llvm_unreachable("Unreachable");
4719   return SDValue();
4720 }
4721
4722
4723 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4724 /// take a 2 x i32 value to shift plus a shift amount.
4725 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4726   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4727   MVT VT = Op.getValueType();
4728   unsigned VTBits = VT.getSizeInBits();
4729   DebugLoc dl = Op.getDebugLoc();
4730   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4731   SDValue ShOpLo = Op.getOperand(0);
4732   SDValue ShOpHi = Op.getOperand(1);
4733   SDValue ShAmt  = Op.getOperand(2);
4734   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4735                                      DAG.getConstant(VTBits - 1, MVT::i8))
4736                        : DAG.getConstant(0, VT);
4737
4738   SDValue Tmp2, Tmp3;
4739   if (Op.getOpcode() == ISD::SHL_PARTS) {
4740     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4741     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4742   } else {
4743     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4744     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4745   }
4746
4747   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4748                                 DAG.getConstant(VTBits, MVT::i8));
4749   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4750                              AndNode, DAG.getConstant(0, MVT::i8));
4751
4752   SDValue Hi, Lo;
4753   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4754   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4755   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4756
4757   if (Op.getOpcode() == ISD::SHL_PARTS) {
4758     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4759     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4760   } else {
4761     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4762     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4763   }
4764
4765   SDValue Ops[2] = { Lo, Hi };
4766   return DAG.getMergeValues(Ops, 2, dl);
4767 }
4768
4769 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4770   MVT SrcVT = Op.getOperand(0).getValueType();
4771
4772   if (SrcVT.isVector()) {
4773     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4774       return Op;
4775     }
4776     return SDValue();
4777   }
4778
4779   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4780          "Unknown SINT_TO_FP to lower!");
4781
4782   // These are really Legal; return the operand so the caller accepts it as
4783   // Legal.
4784   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4785     return Op;
4786   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4787       Subtarget->is64Bit()) {
4788     return Op;
4789   }
4790
4791   DebugLoc dl = Op.getDebugLoc();
4792   unsigned Size = SrcVT.getSizeInBits()/8;
4793   MachineFunction &MF = DAG.getMachineFunction();
4794   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4795   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4796   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4797                                StackSlot,
4798                                PseudoSourceValue::getFixedStack(SSFI), 0);
4799   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4800 }
4801
4802 SDValue X86TargetLowering::BuildFILD(SDValue Op, MVT SrcVT, SDValue Chain,
4803                                      SDValue StackSlot,
4804                                      SelectionDAG &DAG) {
4805   // Build the FILD
4806   DebugLoc dl = Op.getDebugLoc();
4807   SDVTList Tys;
4808   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4809   if (useSSE)
4810     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4811   else
4812     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4813   SmallVector<SDValue, 8> Ops;
4814   Ops.push_back(Chain);
4815   Ops.push_back(StackSlot);
4816   Ops.push_back(DAG.getValueType(SrcVT));
4817   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4818                                  Tys, &Ops[0], Ops.size());
4819
4820   if (useSSE) {
4821     Chain = Result.getValue(1);
4822     SDValue InFlag = Result.getValue(2);
4823
4824     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4825     // shouldn't be necessary except that RFP cannot be live across
4826     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4827     MachineFunction &MF = DAG.getMachineFunction();
4828     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4829     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4830     Tys = DAG.getVTList(MVT::Other);
4831     SmallVector<SDValue, 8> Ops;
4832     Ops.push_back(Chain);
4833     Ops.push_back(Result);
4834     Ops.push_back(StackSlot);
4835     Ops.push_back(DAG.getValueType(Op.getValueType()));
4836     Ops.push_back(InFlag);
4837     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4838     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4839                          PseudoSourceValue::getFixedStack(SSFI), 0);
4840   }
4841
4842   return Result;
4843 }
4844
4845 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4846 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4847   // This algorithm is not obvious. Here it is in C code, more or less:
4848   /*
4849     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4850       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4851       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4852
4853       // Copy ints to xmm registers.
4854       __m128i xh = _mm_cvtsi32_si128( hi );
4855       __m128i xl = _mm_cvtsi32_si128( lo );
4856
4857       // Combine into low half of a single xmm register.
4858       __m128i x = _mm_unpacklo_epi32( xh, xl );
4859       __m128d d;
4860       double sd;
4861
4862       // Merge in appropriate exponents to give the integer bits the right
4863       // magnitude.
4864       x = _mm_unpacklo_epi32( x, exp );
4865
4866       // Subtract away the biases to deal with the IEEE-754 double precision
4867       // implicit 1.
4868       d = _mm_sub_pd( (__m128d) x, bias );
4869
4870       // All conversions up to here are exact. The correctly rounded result is
4871       // calculated using the current rounding mode using the following
4872       // horizontal add.
4873       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4874       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4875                                 // store doesn't really need to be here (except
4876                                 // maybe to zero the other double)
4877       return sd;
4878     }
4879   */
4880
4881   DebugLoc dl = Op.getDebugLoc();
4882   LLVMContext *Context = DAG.getContext();
4883
4884   // Build some magic constants.
4885   std::vector<Constant*> CV0;
4886   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
4887   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
4888   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
4889   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
4890   Constant *C0 = ConstantVector::get(CV0);
4891   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
4892
4893   std::vector<Constant*> CV1;
4894   CV1.push_back(
4895     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
4896   CV1.push_back(
4897     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
4898   Constant *C1 = ConstantVector::get(CV1);
4899   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
4900
4901   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4902                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4903                                         Op.getOperand(0),
4904                                         DAG.getIntPtrConstant(1)));
4905   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4906                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4907                                         Op.getOperand(0),
4908                                         DAG.getIntPtrConstant(0)));
4909   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
4910   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4911                               PseudoSourceValue::getConstantPool(), 0,
4912                               false, 16);
4913   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
4914   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4915   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4916                               PseudoSourceValue::getConstantPool(), 0,
4917                               false, 16);
4918   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4919
4920   // Add the halves; easiest way is to swap them into another reg first.
4921   int ShufMask[2] = { 1, -1 };
4922   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
4923                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
4924   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4925   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4926                      DAG.getIntPtrConstant(0));
4927 }
4928
4929 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
4930 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
4931   DebugLoc dl = Op.getDebugLoc();
4932   // FP constant to bias correct the final result.
4933   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
4934                                    MVT::f64);
4935
4936   // Load the 32-bit value into an XMM register.
4937   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4938                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4939                                          Op.getOperand(0),
4940                                          DAG.getIntPtrConstant(0)));
4941
4942   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4943                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
4944                      DAG.getIntPtrConstant(0));
4945
4946   // Or the load with the bias.
4947   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
4948                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4949                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4950                                                    MVT::v2f64, Load)),
4951                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4952                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4953                                                    MVT::v2f64, Bias)));
4954   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4955                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
4956                    DAG.getIntPtrConstant(0));
4957
4958   // Subtract the bias.
4959   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
4960
4961   // Handle final rounding.
4962   MVT DestVT = Op.getValueType();
4963
4964   if (DestVT.bitsLT(MVT::f64)) {
4965     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
4966                        DAG.getIntPtrConstant(0));
4967   } else if (DestVT.bitsGT(MVT::f64)) {
4968     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
4969   }
4970
4971   // Handle final rounding.
4972   return Sub;
4973 }
4974
4975 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4976   SDValue N0 = Op.getOperand(0);
4977   DebugLoc dl = Op.getDebugLoc();
4978
4979   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
4980   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
4981   // the optimization here.
4982   if (DAG.SignBitIsZero(N0))
4983     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
4984
4985   MVT SrcVT = N0.getValueType();
4986   if (SrcVT == MVT::i64) {
4987     // We only handle SSE2 f64 target here; caller can expand the rest.
4988     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
4989       return SDValue();
4990
4991     return LowerUINT_TO_FP_i64(Op, DAG);
4992   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
4993     return LowerUINT_TO_FP_i32(Op, DAG);
4994   }
4995
4996   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
4997
4998   // Make a 64-bit buffer, and use it to build an FILD.
4999   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5000   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5001   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5002                                    getPointerTy(), StackSlot, WordOff);
5003   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5004                                 StackSlot, NULL, 0);
5005   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5006                                 OffsetSlot, NULL, 0);
5007   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5008 }
5009
5010 std::pair<SDValue,SDValue> X86TargetLowering::
5011 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5012   DebugLoc dl = Op.getDebugLoc();
5013
5014   MVT DstTy = Op.getValueType();
5015
5016   if (!IsSigned) {
5017     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5018     DstTy = MVT::i64;
5019   }
5020
5021   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5022          DstTy.getSimpleVT() >= MVT::i16 &&
5023          "Unknown FP_TO_SINT to lower!");
5024
5025   // These are really Legal.
5026   if (DstTy == MVT::i32 &&
5027       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5028     return std::make_pair(SDValue(), SDValue());
5029   if (Subtarget->is64Bit() &&
5030       DstTy == MVT::i64 &&
5031       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5032     return std::make_pair(SDValue(), SDValue());
5033
5034   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5035   // stack slot.
5036   MachineFunction &MF = DAG.getMachineFunction();
5037   unsigned MemSize = DstTy.getSizeInBits()/8;
5038   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5039   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5040
5041   unsigned Opc;
5042   switch (DstTy.getSimpleVT()) {
5043   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5044   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5045   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5046   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5047   }
5048
5049   SDValue Chain = DAG.getEntryNode();
5050   SDValue Value = Op.getOperand(0);
5051   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5052     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5053     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5054                          PseudoSourceValue::getFixedStack(SSFI), 0);
5055     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5056     SDValue Ops[] = {
5057       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5058     };
5059     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5060     Chain = Value.getValue(1);
5061     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5062     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5063   }
5064
5065   // Build the FP_TO_INT*_IN_MEM
5066   SDValue Ops[] = { Chain, Value, StackSlot };
5067   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5068
5069   return std::make_pair(FIST, StackSlot);
5070 }
5071
5072 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5073   if (Op.getValueType().isVector()) {
5074     if (Op.getValueType() == MVT::v2i32 &&
5075         Op.getOperand(0).getValueType() == MVT::v2f64) {
5076       return Op;
5077     }
5078     return SDValue();
5079   }
5080
5081   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5082   SDValue FIST = Vals.first, StackSlot = Vals.second;
5083   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5084   if (FIST.getNode() == 0) return Op;
5085
5086   // Load the result.
5087   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5088                      FIST, StackSlot, NULL, 0);
5089 }
5090
5091 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5092   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5093   SDValue FIST = Vals.first, StackSlot = Vals.second;
5094   assert(FIST.getNode() && "Unexpected failure");
5095
5096   // Load the result.
5097   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5098                      FIST, StackSlot, NULL, 0);
5099 }
5100
5101 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5102   LLVMContext *Context = DAG.getContext();
5103   DebugLoc dl = Op.getDebugLoc();
5104   MVT VT = Op.getValueType();
5105   MVT EltVT = VT;
5106   if (VT.isVector())
5107     EltVT = VT.getVectorElementType();
5108   std::vector<Constant*> CV;
5109   if (EltVT == MVT::f64) {
5110     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5111     CV.push_back(C);
5112     CV.push_back(C);
5113   } else {
5114     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5115     CV.push_back(C);
5116     CV.push_back(C);
5117     CV.push_back(C);
5118     CV.push_back(C);
5119   }
5120   Constant *C = ConstantVector::get(CV);
5121   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5122   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5123                                PseudoSourceValue::getConstantPool(), 0,
5124                                false, 16);
5125   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5126 }
5127
5128 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5129   LLVMContext *Context = DAG.getContext();
5130   DebugLoc dl = Op.getDebugLoc();
5131   MVT VT = Op.getValueType();
5132   MVT EltVT = VT;
5133   unsigned EltNum = 1;
5134   if (VT.isVector()) {
5135     EltVT = VT.getVectorElementType();
5136     EltNum = VT.getVectorNumElements();
5137   }
5138   std::vector<Constant*> CV;
5139   if (EltVT == MVT::f64) {
5140     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5141     CV.push_back(C);
5142     CV.push_back(C);
5143   } else {
5144     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5145     CV.push_back(C);
5146     CV.push_back(C);
5147     CV.push_back(C);
5148     CV.push_back(C);
5149   }
5150   Constant *C = ConstantVector::get(CV);
5151   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5152   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5153                                PseudoSourceValue::getConstantPool(), 0,
5154                                false, 16);
5155   if (VT.isVector()) {
5156     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5157                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5158                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5159                                 Op.getOperand(0)),
5160                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5161   } else {
5162     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5163   }
5164 }
5165
5166 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5167   LLVMContext *Context = DAG.getContext();
5168   SDValue Op0 = Op.getOperand(0);
5169   SDValue Op1 = Op.getOperand(1);
5170   DebugLoc dl = Op.getDebugLoc();
5171   MVT VT = Op.getValueType();
5172   MVT SrcVT = Op1.getValueType();
5173
5174   // If second operand is smaller, extend it first.
5175   if (SrcVT.bitsLT(VT)) {
5176     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5177     SrcVT = VT;
5178   }
5179   // And if it is bigger, shrink it first.
5180   if (SrcVT.bitsGT(VT)) {
5181     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5182     SrcVT = VT;
5183   }
5184
5185   // At this point the operands and the result should have the same
5186   // type, and that won't be f80 since that is not custom lowered.
5187
5188   // First get the sign bit of second operand.
5189   std::vector<Constant*> CV;
5190   if (SrcVT == MVT::f64) {
5191     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5192     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5193   } else {
5194     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5195     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5196     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5197     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5198   }
5199   Constant *C = ConstantVector::get(CV);
5200   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5201   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5202                                 PseudoSourceValue::getConstantPool(), 0,
5203                                 false, 16);
5204   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5205
5206   // Shift sign bit right or left if the two operands have different types.
5207   if (SrcVT.bitsGT(VT)) {
5208     // Op0 is MVT::f32, Op1 is MVT::f64.
5209     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5210     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5211                           DAG.getConstant(32, MVT::i32));
5212     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5213     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5214                           DAG.getIntPtrConstant(0));
5215   }
5216
5217   // Clear first operand sign bit.
5218   CV.clear();
5219   if (VT == MVT::f64) {
5220     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5221     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5222   } else {
5223     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5224     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5225     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5226     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5227   }
5228   C = ConstantVector::get(CV);
5229   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5230   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5231                                 PseudoSourceValue::getConstantPool(), 0,
5232                                 false, 16);
5233   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5234
5235   // Or the value with the sign bit.
5236   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5237 }
5238
5239 /// Emit nodes that will be selected as "test Op0,Op0", or something
5240 /// equivalent.
5241 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5242                                     SelectionDAG &DAG) {
5243   DebugLoc dl = Op.getDebugLoc();
5244
5245   // CF and OF aren't always set the way we want. Determine which
5246   // of these we need.
5247   bool NeedCF = false;
5248   bool NeedOF = false;
5249   switch (X86CC) {
5250   case X86::COND_A: case X86::COND_AE:
5251   case X86::COND_B: case X86::COND_BE:
5252     NeedCF = true;
5253     break;
5254   case X86::COND_G: case X86::COND_GE:
5255   case X86::COND_L: case X86::COND_LE:
5256   case X86::COND_O: case X86::COND_NO:
5257     NeedOF = true;
5258     break;
5259   default: break;
5260   }
5261
5262   // See if we can use the EFLAGS value from the operand instead of
5263   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5264   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5265   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5266     unsigned Opcode = 0;
5267     unsigned NumOperands = 0;
5268     switch (Op.getNode()->getOpcode()) {
5269     case ISD::ADD:
5270       // Due to an isel shortcoming, be conservative if this add is likely to
5271       // be selected as part of a load-modify-store instruction. When the root
5272       // node in a match is a store, isel doesn't know how to remap non-chain
5273       // non-flag uses of other nodes in the match, such as the ADD in this
5274       // case. This leads to the ADD being left around and reselected, with
5275       // the result being two adds in the output.
5276       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5277            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5278         if (UI->getOpcode() == ISD::STORE)
5279           goto default_case;
5280       if (ConstantSDNode *C =
5281             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5282         // An add of one will be selected as an INC.
5283         if (C->getAPIntValue() == 1) {
5284           Opcode = X86ISD::INC;
5285           NumOperands = 1;
5286           break;
5287         }
5288         // An add of negative one (subtract of one) will be selected as a DEC.
5289         if (C->getAPIntValue().isAllOnesValue()) {
5290           Opcode = X86ISD::DEC;
5291           NumOperands = 1;
5292           break;
5293         }
5294       }
5295       // Otherwise use a regular EFLAGS-setting add.
5296       Opcode = X86ISD::ADD;
5297       NumOperands = 2;
5298       break;
5299     case ISD::SUB:
5300       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5301       // likely to be selected as part of a load-modify-store instruction.
5302       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5303            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5304         if (UI->getOpcode() == ISD::STORE)
5305           goto default_case;
5306       // Otherwise use a regular EFLAGS-setting sub.
5307       Opcode = X86ISD::SUB;
5308       NumOperands = 2;
5309       break;
5310     case X86ISD::ADD:
5311     case X86ISD::SUB:
5312     case X86ISD::INC:
5313     case X86ISD::DEC:
5314       return SDValue(Op.getNode(), 1);
5315     default:
5316     default_case:
5317       break;
5318     }
5319     if (Opcode != 0) {
5320       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5321       SmallVector<SDValue, 4> Ops;
5322       for (unsigned i = 0; i != NumOperands; ++i)
5323         Ops.push_back(Op.getOperand(i));
5324       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5325       DAG.ReplaceAllUsesWith(Op, New);
5326       return SDValue(New.getNode(), 1);
5327     }
5328   }
5329
5330   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5331   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5332                      DAG.getConstant(0, Op.getValueType()));
5333 }
5334
5335 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5336 /// equivalent.
5337 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5338                                    SelectionDAG &DAG) {
5339   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5340     if (C->getAPIntValue() == 0)
5341       return EmitTest(Op0, X86CC, DAG);
5342
5343   DebugLoc dl = Op0.getDebugLoc();
5344   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5345 }
5346
5347 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5348   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5349   SDValue Op0 = Op.getOperand(0);
5350   SDValue Op1 = Op.getOperand(1);
5351   DebugLoc dl = Op.getDebugLoc();
5352   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5353
5354   // Lower (X & (1 << N)) == 0 to BT(X, N).
5355   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5356   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5357   if (Op0.getOpcode() == ISD::AND &&
5358       Op0.hasOneUse() &&
5359       Op1.getOpcode() == ISD::Constant &&
5360       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5361       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5362     SDValue LHS, RHS;
5363     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5364       if (ConstantSDNode *Op010C =
5365             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5366         if (Op010C->getZExtValue() == 1) {
5367           LHS = Op0.getOperand(0);
5368           RHS = Op0.getOperand(1).getOperand(1);
5369         }
5370     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5371       if (ConstantSDNode *Op000C =
5372             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5373         if (Op000C->getZExtValue() == 1) {
5374           LHS = Op0.getOperand(1);
5375           RHS = Op0.getOperand(0).getOperand(1);
5376         }
5377     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5378       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5379       SDValue AndLHS = Op0.getOperand(0);
5380       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5381         LHS = AndLHS.getOperand(0);
5382         RHS = AndLHS.getOperand(1);
5383       }
5384     }
5385
5386     if (LHS.getNode()) {
5387       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5388       // instruction.  Since the shift amount is in-range-or-undefined, we know
5389       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5390       // the encoding for the i16 version is larger than the i32 version.
5391       if (LHS.getValueType() == MVT::i8)
5392         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5393
5394       // If the operand types disagree, extend the shift amount to match.  Since
5395       // BT ignores high bits (like shifts) we can use anyextend.
5396       if (LHS.getValueType() != RHS.getValueType())
5397         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5398
5399       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5400       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5401       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5402                          DAG.getConstant(Cond, MVT::i8), BT);
5403     }
5404   }
5405
5406   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5407   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5408
5409   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5410   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5411                      DAG.getConstant(X86CC, MVT::i8), Cond);
5412 }
5413
5414 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5415   SDValue Cond;
5416   SDValue Op0 = Op.getOperand(0);
5417   SDValue Op1 = Op.getOperand(1);
5418   SDValue CC = Op.getOperand(2);
5419   MVT VT = Op.getValueType();
5420   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5421   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5422   DebugLoc dl = Op.getDebugLoc();
5423
5424   if (isFP) {
5425     unsigned SSECC = 8;
5426     MVT VT0 = Op0.getValueType();
5427     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5428     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5429     bool Swap = false;
5430
5431     switch (SetCCOpcode) {
5432     default: break;
5433     case ISD::SETOEQ:
5434     case ISD::SETEQ:  SSECC = 0; break;
5435     case ISD::SETOGT:
5436     case ISD::SETGT: Swap = true; // Fallthrough
5437     case ISD::SETLT:
5438     case ISD::SETOLT: SSECC = 1; break;
5439     case ISD::SETOGE:
5440     case ISD::SETGE: Swap = true; // Fallthrough
5441     case ISD::SETLE:
5442     case ISD::SETOLE: SSECC = 2; break;
5443     case ISD::SETUO:  SSECC = 3; break;
5444     case ISD::SETUNE:
5445     case ISD::SETNE:  SSECC = 4; break;
5446     case ISD::SETULE: Swap = true;
5447     case ISD::SETUGE: SSECC = 5; break;
5448     case ISD::SETULT: Swap = true;
5449     case ISD::SETUGT: SSECC = 6; break;
5450     case ISD::SETO:   SSECC = 7; break;
5451     }
5452     if (Swap)
5453       std::swap(Op0, Op1);
5454
5455     // In the two special cases we can't handle, emit two comparisons.
5456     if (SSECC == 8) {
5457       if (SetCCOpcode == ISD::SETUEQ) {
5458         SDValue UNORD, EQ;
5459         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5460         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5461         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5462       }
5463       else if (SetCCOpcode == ISD::SETONE) {
5464         SDValue ORD, NEQ;
5465         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5466         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5467         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5468       }
5469       llvm_unreachable("Illegal FP comparison");
5470     }
5471     // Handle all other FP comparisons here.
5472     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5473   }
5474
5475   // We are handling one of the integer comparisons here.  Since SSE only has
5476   // GT and EQ comparisons for integer, swapping operands and multiple
5477   // operations may be required for some comparisons.
5478   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5479   bool Swap = false, Invert = false, FlipSigns = false;
5480
5481   switch (VT.getSimpleVT()) {
5482   default: break;
5483   case MVT::v8i8:
5484   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5485   case MVT::v4i16:
5486   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5487   case MVT::v2i32:
5488   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5489   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5490   }
5491
5492   switch (SetCCOpcode) {
5493   default: break;
5494   case ISD::SETNE:  Invert = true;
5495   case ISD::SETEQ:  Opc = EQOpc; break;
5496   case ISD::SETLT:  Swap = true;
5497   case ISD::SETGT:  Opc = GTOpc; break;
5498   case ISD::SETGE:  Swap = true;
5499   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5500   case ISD::SETULT: Swap = true;
5501   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5502   case ISD::SETUGE: Swap = true;
5503   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5504   }
5505   if (Swap)
5506     std::swap(Op0, Op1);
5507
5508   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5509   // bits of the inputs before performing those operations.
5510   if (FlipSigns) {
5511     MVT EltVT = VT.getVectorElementType();
5512     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5513                                       EltVT);
5514     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5515     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5516                                     SignBits.size());
5517     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5518     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5519   }
5520
5521   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5522
5523   // If the logical-not of the result is required, perform that now.
5524   if (Invert)
5525     Result = DAG.getNOT(dl, Result, VT);
5526
5527   return Result;
5528 }
5529
5530 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5531 static bool isX86LogicalCmp(SDValue Op) {
5532   unsigned Opc = Op.getNode()->getOpcode();
5533   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5534     return true;
5535   if (Op.getResNo() == 1 &&
5536       (Opc == X86ISD::ADD ||
5537        Opc == X86ISD::SUB ||
5538        Opc == X86ISD::SMUL ||
5539        Opc == X86ISD::UMUL ||
5540        Opc == X86ISD::INC ||
5541        Opc == X86ISD::DEC))
5542     return true;
5543
5544   return false;
5545 }
5546
5547 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5548   bool addTest = true;
5549   SDValue Cond  = Op.getOperand(0);
5550   DebugLoc dl = Op.getDebugLoc();
5551   SDValue CC;
5552
5553   if (Cond.getOpcode() == ISD::SETCC)
5554     Cond = LowerSETCC(Cond, DAG);
5555
5556   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5557   // setting operand in place of the X86ISD::SETCC.
5558   if (Cond.getOpcode() == X86ISD::SETCC) {
5559     CC = Cond.getOperand(0);
5560
5561     SDValue Cmp = Cond.getOperand(1);
5562     unsigned Opc = Cmp.getOpcode();
5563     MVT VT = Op.getValueType();
5564
5565     bool IllegalFPCMov = false;
5566     if (VT.isFloatingPoint() && !VT.isVector() &&
5567         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5568       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5569
5570     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5571         Opc == X86ISD::BT) { // FIXME
5572       Cond = Cmp;
5573       addTest = false;
5574     }
5575   }
5576
5577   if (addTest) {
5578     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5579     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5580   }
5581
5582   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5583   SmallVector<SDValue, 4> Ops;
5584   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5585   // condition is true.
5586   Ops.push_back(Op.getOperand(2));
5587   Ops.push_back(Op.getOperand(1));
5588   Ops.push_back(CC);
5589   Ops.push_back(Cond);
5590   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5591 }
5592
5593 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5594 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5595 // from the AND / OR.
5596 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5597   Opc = Op.getOpcode();
5598   if (Opc != ISD::OR && Opc != ISD::AND)
5599     return false;
5600   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5601           Op.getOperand(0).hasOneUse() &&
5602           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5603           Op.getOperand(1).hasOneUse());
5604 }
5605
5606 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5607 // 1 and that the SETCC node has a single use.
5608 static bool isXor1OfSetCC(SDValue Op) {
5609   if (Op.getOpcode() != ISD::XOR)
5610     return false;
5611   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5612   if (N1C && N1C->getAPIntValue() == 1) {
5613     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5614       Op.getOperand(0).hasOneUse();
5615   }
5616   return false;
5617 }
5618
5619 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5620   bool addTest = true;
5621   SDValue Chain = Op.getOperand(0);
5622   SDValue Cond  = Op.getOperand(1);
5623   SDValue Dest  = Op.getOperand(2);
5624   DebugLoc dl = Op.getDebugLoc();
5625   SDValue CC;
5626
5627   if (Cond.getOpcode() == ISD::SETCC)
5628     Cond = LowerSETCC(Cond, DAG);
5629 #if 0
5630   // FIXME: LowerXALUO doesn't handle these!!
5631   else if (Cond.getOpcode() == X86ISD::ADD  ||
5632            Cond.getOpcode() == X86ISD::SUB  ||
5633            Cond.getOpcode() == X86ISD::SMUL ||
5634            Cond.getOpcode() == X86ISD::UMUL)
5635     Cond = LowerXALUO(Cond, DAG);
5636 #endif
5637
5638   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5639   // setting operand in place of the X86ISD::SETCC.
5640   if (Cond.getOpcode() == X86ISD::SETCC) {
5641     CC = Cond.getOperand(0);
5642
5643     SDValue Cmp = Cond.getOperand(1);
5644     unsigned Opc = Cmp.getOpcode();
5645     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5646     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5647       Cond = Cmp;
5648       addTest = false;
5649     } else {
5650       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5651       default: break;
5652       case X86::COND_O:
5653       case X86::COND_B:
5654         // These can only come from an arithmetic instruction with overflow,
5655         // e.g. SADDO, UADDO.
5656         Cond = Cond.getNode()->getOperand(1);
5657         addTest = false;
5658         break;
5659       }
5660     }
5661   } else {
5662     unsigned CondOpc;
5663     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5664       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5665       if (CondOpc == ISD::OR) {
5666         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5667         // two branches instead of an explicit OR instruction with a
5668         // separate test.
5669         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5670             isX86LogicalCmp(Cmp)) {
5671           CC = Cond.getOperand(0).getOperand(0);
5672           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5673                               Chain, Dest, CC, Cmp);
5674           CC = Cond.getOperand(1).getOperand(0);
5675           Cond = Cmp;
5676           addTest = false;
5677         }
5678       } else { // ISD::AND
5679         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5680         // two branches instead of an explicit AND instruction with a
5681         // separate test. However, we only do this if this block doesn't
5682         // have a fall-through edge, because this requires an explicit
5683         // jmp when the condition is false.
5684         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5685             isX86LogicalCmp(Cmp) &&
5686             Op.getNode()->hasOneUse()) {
5687           X86::CondCode CCode =
5688             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5689           CCode = X86::GetOppositeBranchCondition(CCode);
5690           CC = DAG.getConstant(CCode, MVT::i8);
5691           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5692           // Look for an unconditional branch following this conditional branch.
5693           // We need this because we need to reverse the successors in order
5694           // to implement FCMP_OEQ.
5695           if (User.getOpcode() == ISD::BR) {
5696             SDValue FalseBB = User.getOperand(1);
5697             SDValue NewBR =
5698               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5699             assert(NewBR == User);
5700             Dest = FalseBB;
5701
5702             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5703                                 Chain, Dest, CC, Cmp);
5704             X86::CondCode CCode =
5705               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5706             CCode = X86::GetOppositeBranchCondition(CCode);
5707             CC = DAG.getConstant(CCode, MVT::i8);
5708             Cond = Cmp;
5709             addTest = false;
5710           }
5711         }
5712       }
5713     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5714       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5715       // It should be transformed during dag combiner except when the condition
5716       // is set by a arithmetics with overflow node.
5717       X86::CondCode CCode =
5718         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5719       CCode = X86::GetOppositeBranchCondition(CCode);
5720       CC = DAG.getConstant(CCode, MVT::i8);
5721       Cond = Cond.getOperand(0).getOperand(1);
5722       addTest = false;
5723     }
5724   }
5725
5726   if (addTest) {
5727     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5728     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5729   }
5730   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5731                      Chain, Dest, CC, Cond);
5732 }
5733
5734
5735 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5736 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5737 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5738 // that the guard pages used by the OS virtual memory manager are allocated in
5739 // correct sequence.
5740 SDValue
5741 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5742                                            SelectionDAG &DAG) {
5743   assert(Subtarget->isTargetCygMing() &&
5744          "This should be used only on Cygwin/Mingw targets");
5745   DebugLoc dl = Op.getDebugLoc();
5746
5747   // Get the inputs.
5748   SDValue Chain = Op.getOperand(0);
5749   SDValue Size  = Op.getOperand(1);
5750   // FIXME: Ensure alignment here
5751
5752   SDValue Flag;
5753
5754   MVT IntPtr = getPointerTy();
5755   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5756
5757   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5758
5759   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5760   Flag = Chain.getValue(1);
5761
5762   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5763   SDValue Ops[] = { Chain,
5764                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5765                       DAG.getRegister(X86::EAX, IntPtr),
5766                       DAG.getRegister(X86StackPtr, SPTy),
5767                       Flag };
5768   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5769   Flag = Chain.getValue(1);
5770
5771   Chain = DAG.getCALLSEQ_END(Chain,
5772                              DAG.getIntPtrConstant(0, true),
5773                              DAG.getIntPtrConstant(0, true),
5774                              Flag);
5775
5776   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5777
5778   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5779   return DAG.getMergeValues(Ops1, 2, dl);
5780 }
5781
5782 SDValue
5783 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5784                                            SDValue Chain,
5785                                            SDValue Dst, SDValue Src,
5786                                            SDValue Size, unsigned Align,
5787                                            const Value *DstSV,
5788                                            uint64_t DstSVOff) {
5789   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5790
5791   // If not DWORD aligned or size is more than the threshold, call the library.
5792   // The libc version is likely to be faster for these cases. It can use the
5793   // address value and run time information about the CPU.
5794   if ((Align & 3) != 0 ||
5795       !ConstantSize ||
5796       ConstantSize->getZExtValue() >
5797         getSubtarget()->getMaxInlineSizeThreshold()) {
5798     SDValue InFlag(0, 0);
5799
5800     // Check to see if there is a specialized entry-point for memory zeroing.
5801     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5802
5803     if (const char *bzeroEntry =  V &&
5804         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5805       MVT IntPtr = getPointerTy();
5806       const Type *IntPtrTy = TD->getIntPtrType();
5807       TargetLowering::ArgListTy Args;
5808       TargetLowering::ArgListEntry Entry;
5809       Entry.Node = Dst;
5810       Entry.Ty = IntPtrTy;
5811       Args.push_back(Entry);
5812       Entry.Node = Size;
5813       Args.push_back(Entry);
5814       std::pair<SDValue,SDValue> CallResult =
5815         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5816                     0, CallingConv::C, false,
5817                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5818       return CallResult.second;
5819     }
5820
5821     // Otherwise have the target-independent code call memset.
5822     return SDValue();
5823   }
5824
5825   uint64_t SizeVal = ConstantSize->getZExtValue();
5826   SDValue InFlag(0, 0);
5827   MVT AVT;
5828   SDValue Count;
5829   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5830   unsigned BytesLeft = 0;
5831   bool TwoRepStos = false;
5832   if (ValC) {
5833     unsigned ValReg;
5834     uint64_t Val = ValC->getZExtValue() & 255;
5835
5836     // If the value is a constant, then we can potentially use larger sets.
5837     switch (Align & 3) {
5838     case 2:   // WORD aligned
5839       AVT = MVT::i16;
5840       ValReg = X86::AX;
5841       Val = (Val << 8) | Val;
5842       break;
5843     case 0:  // DWORD aligned
5844       AVT = MVT::i32;
5845       ValReg = X86::EAX;
5846       Val = (Val << 8)  | Val;
5847       Val = (Val << 16) | Val;
5848       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5849         AVT = MVT::i64;
5850         ValReg = X86::RAX;
5851         Val = (Val << 32) | Val;
5852       }
5853       break;
5854     default:  // Byte aligned
5855       AVT = MVT::i8;
5856       ValReg = X86::AL;
5857       Count = DAG.getIntPtrConstant(SizeVal);
5858       break;
5859     }
5860
5861     if (AVT.bitsGT(MVT::i8)) {
5862       unsigned UBytes = AVT.getSizeInBits() / 8;
5863       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5864       BytesLeft = SizeVal % UBytes;
5865     }
5866
5867     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5868                               InFlag);
5869     InFlag = Chain.getValue(1);
5870   } else {
5871     AVT = MVT::i8;
5872     Count  = DAG.getIntPtrConstant(SizeVal);
5873     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5874     InFlag = Chain.getValue(1);
5875   }
5876
5877   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5878                                                               X86::ECX,
5879                             Count, InFlag);
5880   InFlag = Chain.getValue(1);
5881   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5882                                                               X86::EDI,
5883                             Dst, InFlag);
5884   InFlag = Chain.getValue(1);
5885
5886   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5887   SmallVector<SDValue, 8> Ops;
5888   Ops.push_back(Chain);
5889   Ops.push_back(DAG.getValueType(AVT));
5890   Ops.push_back(InFlag);
5891   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5892
5893   if (TwoRepStos) {
5894     InFlag = Chain.getValue(1);
5895     Count  = Size;
5896     MVT CVT = Count.getValueType();
5897     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5898                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5899     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
5900                                                              X86::ECX,
5901                               Left, InFlag);
5902     InFlag = Chain.getValue(1);
5903     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5904     Ops.clear();
5905     Ops.push_back(Chain);
5906     Ops.push_back(DAG.getValueType(MVT::i8));
5907     Ops.push_back(InFlag);
5908     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5909   } else if (BytesLeft) {
5910     // Handle the last 1 - 7 bytes.
5911     unsigned Offset = SizeVal - BytesLeft;
5912     MVT AddrVT = Dst.getValueType();
5913     MVT SizeVT = Size.getValueType();
5914
5915     Chain = DAG.getMemset(Chain, dl,
5916                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5917                                       DAG.getConstant(Offset, AddrVT)),
5918                           Src,
5919                           DAG.getConstant(BytesLeft, SizeVT),
5920                           Align, DstSV, DstSVOff + Offset);
5921   }
5922
5923   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5924   return Chain;
5925 }
5926
5927 SDValue
5928 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5929                                       SDValue Chain, SDValue Dst, SDValue Src,
5930                                       SDValue Size, unsigned Align,
5931                                       bool AlwaysInline,
5932                                       const Value *DstSV, uint64_t DstSVOff,
5933                                       const Value *SrcSV, uint64_t SrcSVOff) {
5934   // This requires the copy size to be a constant, preferrably
5935   // within a subtarget-specific limit.
5936   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5937   if (!ConstantSize)
5938     return SDValue();
5939   uint64_t SizeVal = ConstantSize->getZExtValue();
5940   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5941     return SDValue();
5942
5943   /// If not DWORD aligned, call the library.
5944   if ((Align & 3) != 0)
5945     return SDValue();
5946
5947   // DWORD aligned
5948   MVT AVT = MVT::i32;
5949   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5950     AVT = MVT::i64;
5951
5952   unsigned UBytes = AVT.getSizeInBits() / 8;
5953   unsigned CountVal = SizeVal / UBytes;
5954   SDValue Count = DAG.getIntPtrConstant(CountVal);
5955   unsigned BytesLeft = SizeVal % UBytes;
5956
5957   SDValue InFlag(0, 0);
5958   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5959                                                               X86::ECX,
5960                             Count, InFlag);
5961   InFlag = Chain.getValue(1);
5962   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5963                                                              X86::EDI,
5964                             Dst, InFlag);
5965   InFlag = Chain.getValue(1);
5966   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
5967                                                               X86::ESI,
5968                             Src, InFlag);
5969   InFlag = Chain.getValue(1);
5970
5971   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5972   SmallVector<SDValue, 8> Ops;
5973   Ops.push_back(Chain);
5974   Ops.push_back(DAG.getValueType(AVT));
5975   Ops.push_back(InFlag);
5976   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
5977
5978   SmallVector<SDValue, 4> Results;
5979   Results.push_back(RepMovs);
5980   if (BytesLeft) {
5981     // Handle the last 1 - 7 bytes.
5982     unsigned Offset = SizeVal - BytesLeft;
5983     MVT DstVT = Dst.getValueType();
5984     MVT SrcVT = Src.getValueType();
5985     MVT SizeVT = Size.getValueType();
5986     Results.push_back(DAG.getMemcpy(Chain, dl,
5987                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
5988                                                 DAG.getConstant(Offset, DstVT)),
5989                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
5990                                                 DAG.getConstant(Offset, SrcVT)),
5991                                     DAG.getConstant(BytesLeft, SizeVT),
5992                                     Align, AlwaysInline,
5993                                     DstSV, DstSVOff + Offset,
5994                                     SrcSV, SrcSVOff + Offset));
5995   }
5996
5997   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
5998                      &Results[0], Results.size());
5999 }
6000
6001 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6002   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6003   DebugLoc dl = Op.getDebugLoc();
6004
6005   if (!Subtarget->is64Bit()) {
6006     // vastart just stores the address of the VarArgsFrameIndex slot into the
6007     // memory location argument.
6008     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6009     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6010   }
6011
6012   // __va_list_tag:
6013   //   gp_offset         (0 - 6 * 8)
6014   //   fp_offset         (48 - 48 + 8 * 16)
6015   //   overflow_arg_area (point to parameters coming in memory).
6016   //   reg_save_area
6017   SmallVector<SDValue, 8> MemOps;
6018   SDValue FIN = Op.getOperand(1);
6019   // Store gp_offset
6020   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6021                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6022                                  FIN, SV, 0);
6023   MemOps.push_back(Store);
6024
6025   // Store fp_offset
6026   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6027                     FIN, DAG.getIntPtrConstant(4));
6028   Store = DAG.getStore(Op.getOperand(0), dl,
6029                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6030                        FIN, SV, 0);
6031   MemOps.push_back(Store);
6032
6033   // Store ptr to overflow_arg_area
6034   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6035                     FIN, DAG.getIntPtrConstant(4));
6036   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6037   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6038   MemOps.push_back(Store);
6039
6040   // Store ptr to reg_save_area.
6041   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6042                     FIN, DAG.getIntPtrConstant(8));
6043   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6044   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6045   MemOps.push_back(Store);
6046   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6047                      &MemOps[0], MemOps.size());
6048 }
6049
6050 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6051   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6052   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6053   SDValue Chain = Op.getOperand(0);
6054   SDValue SrcPtr = Op.getOperand(1);
6055   SDValue SrcSV = Op.getOperand(2);
6056
6057   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6058   return SDValue();
6059 }
6060
6061 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6062   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6063   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6064   SDValue Chain = Op.getOperand(0);
6065   SDValue DstPtr = Op.getOperand(1);
6066   SDValue SrcPtr = Op.getOperand(2);
6067   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6068   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6069   DebugLoc dl = Op.getDebugLoc();
6070
6071   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6072                        DAG.getIntPtrConstant(24), 8, false,
6073                        DstSV, 0, SrcSV, 0);
6074 }
6075
6076 SDValue
6077 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6078   DebugLoc dl = Op.getDebugLoc();
6079   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6080   switch (IntNo) {
6081   default: return SDValue();    // Don't custom lower most intrinsics.
6082   // Comparison intrinsics.
6083   case Intrinsic::x86_sse_comieq_ss:
6084   case Intrinsic::x86_sse_comilt_ss:
6085   case Intrinsic::x86_sse_comile_ss:
6086   case Intrinsic::x86_sse_comigt_ss:
6087   case Intrinsic::x86_sse_comige_ss:
6088   case Intrinsic::x86_sse_comineq_ss:
6089   case Intrinsic::x86_sse_ucomieq_ss:
6090   case Intrinsic::x86_sse_ucomilt_ss:
6091   case Intrinsic::x86_sse_ucomile_ss:
6092   case Intrinsic::x86_sse_ucomigt_ss:
6093   case Intrinsic::x86_sse_ucomige_ss:
6094   case Intrinsic::x86_sse_ucomineq_ss:
6095   case Intrinsic::x86_sse2_comieq_sd:
6096   case Intrinsic::x86_sse2_comilt_sd:
6097   case Intrinsic::x86_sse2_comile_sd:
6098   case Intrinsic::x86_sse2_comigt_sd:
6099   case Intrinsic::x86_sse2_comige_sd:
6100   case Intrinsic::x86_sse2_comineq_sd:
6101   case Intrinsic::x86_sse2_ucomieq_sd:
6102   case Intrinsic::x86_sse2_ucomilt_sd:
6103   case Intrinsic::x86_sse2_ucomile_sd:
6104   case Intrinsic::x86_sse2_ucomigt_sd:
6105   case Intrinsic::x86_sse2_ucomige_sd:
6106   case Intrinsic::x86_sse2_ucomineq_sd: {
6107     unsigned Opc = 0;
6108     ISD::CondCode CC = ISD::SETCC_INVALID;
6109     switch (IntNo) {
6110     default: break;
6111     case Intrinsic::x86_sse_comieq_ss:
6112     case Intrinsic::x86_sse2_comieq_sd:
6113       Opc = X86ISD::COMI;
6114       CC = ISD::SETEQ;
6115       break;
6116     case Intrinsic::x86_sse_comilt_ss:
6117     case Intrinsic::x86_sse2_comilt_sd:
6118       Opc = X86ISD::COMI;
6119       CC = ISD::SETLT;
6120       break;
6121     case Intrinsic::x86_sse_comile_ss:
6122     case Intrinsic::x86_sse2_comile_sd:
6123       Opc = X86ISD::COMI;
6124       CC = ISD::SETLE;
6125       break;
6126     case Intrinsic::x86_sse_comigt_ss:
6127     case Intrinsic::x86_sse2_comigt_sd:
6128       Opc = X86ISD::COMI;
6129       CC = ISD::SETGT;
6130       break;
6131     case Intrinsic::x86_sse_comige_ss:
6132     case Intrinsic::x86_sse2_comige_sd:
6133       Opc = X86ISD::COMI;
6134       CC = ISD::SETGE;
6135       break;
6136     case Intrinsic::x86_sse_comineq_ss:
6137     case Intrinsic::x86_sse2_comineq_sd:
6138       Opc = X86ISD::COMI;
6139       CC = ISD::SETNE;
6140       break;
6141     case Intrinsic::x86_sse_ucomieq_ss:
6142     case Intrinsic::x86_sse2_ucomieq_sd:
6143       Opc = X86ISD::UCOMI;
6144       CC = ISD::SETEQ;
6145       break;
6146     case Intrinsic::x86_sse_ucomilt_ss:
6147     case Intrinsic::x86_sse2_ucomilt_sd:
6148       Opc = X86ISD::UCOMI;
6149       CC = ISD::SETLT;
6150       break;
6151     case Intrinsic::x86_sse_ucomile_ss:
6152     case Intrinsic::x86_sse2_ucomile_sd:
6153       Opc = X86ISD::UCOMI;
6154       CC = ISD::SETLE;
6155       break;
6156     case Intrinsic::x86_sse_ucomigt_ss:
6157     case Intrinsic::x86_sse2_ucomigt_sd:
6158       Opc = X86ISD::UCOMI;
6159       CC = ISD::SETGT;
6160       break;
6161     case Intrinsic::x86_sse_ucomige_ss:
6162     case Intrinsic::x86_sse2_ucomige_sd:
6163       Opc = X86ISD::UCOMI;
6164       CC = ISD::SETGE;
6165       break;
6166     case Intrinsic::x86_sse_ucomineq_ss:
6167     case Intrinsic::x86_sse2_ucomineq_sd:
6168       Opc = X86ISD::UCOMI;
6169       CC = ISD::SETNE;
6170       break;
6171     }
6172
6173     SDValue LHS = Op.getOperand(1);
6174     SDValue RHS = Op.getOperand(2);
6175     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6176     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6177     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6178                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6179     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6180   }
6181   // ptest intrinsics. The intrinsic these come from are designed to return
6182   // an integer value, not just an instruction so lower it to the ptest
6183   // pattern and a setcc for the result.
6184   case Intrinsic::x86_sse41_ptestz:
6185   case Intrinsic::x86_sse41_ptestc:
6186   case Intrinsic::x86_sse41_ptestnzc:{
6187     unsigned X86CC = 0;
6188     switch (IntNo) {
6189     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6190     case Intrinsic::x86_sse41_ptestz:
6191       // ZF = 1
6192       X86CC = X86::COND_E;
6193       break;
6194     case Intrinsic::x86_sse41_ptestc:
6195       // CF = 1
6196       X86CC = X86::COND_B;
6197       break;
6198     case Intrinsic::x86_sse41_ptestnzc:
6199       // ZF and CF = 0
6200       X86CC = X86::COND_A;
6201       break;
6202     }
6203
6204     SDValue LHS = Op.getOperand(1);
6205     SDValue RHS = Op.getOperand(2);
6206     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6207     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6208     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6209     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6210   }
6211
6212   // Fix vector shift instructions where the last operand is a non-immediate
6213   // i32 value.
6214   case Intrinsic::x86_sse2_pslli_w:
6215   case Intrinsic::x86_sse2_pslli_d:
6216   case Intrinsic::x86_sse2_pslli_q:
6217   case Intrinsic::x86_sse2_psrli_w:
6218   case Intrinsic::x86_sse2_psrli_d:
6219   case Intrinsic::x86_sse2_psrli_q:
6220   case Intrinsic::x86_sse2_psrai_w:
6221   case Intrinsic::x86_sse2_psrai_d:
6222   case Intrinsic::x86_mmx_pslli_w:
6223   case Intrinsic::x86_mmx_pslli_d:
6224   case Intrinsic::x86_mmx_pslli_q:
6225   case Intrinsic::x86_mmx_psrli_w:
6226   case Intrinsic::x86_mmx_psrli_d:
6227   case Intrinsic::x86_mmx_psrli_q:
6228   case Intrinsic::x86_mmx_psrai_w:
6229   case Intrinsic::x86_mmx_psrai_d: {
6230     SDValue ShAmt = Op.getOperand(2);
6231     if (isa<ConstantSDNode>(ShAmt))
6232       return SDValue();
6233
6234     unsigned NewIntNo = 0;
6235     MVT ShAmtVT = MVT::v4i32;
6236     switch (IntNo) {
6237     case Intrinsic::x86_sse2_pslli_w:
6238       NewIntNo = Intrinsic::x86_sse2_psll_w;
6239       break;
6240     case Intrinsic::x86_sse2_pslli_d:
6241       NewIntNo = Intrinsic::x86_sse2_psll_d;
6242       break;
6243     case Intrinsic::x86_sse2_pslli_q:
6244       NewIntNo = Intrinsic::x86_sse2_psll_q;
6245       break;
6246     case Intrinsic::x86_sse2_psrli_w:
6247       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6248       break;
6249     case Intrinsic::x86_sse2_psrli_d:
6250       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6251       break;
6252     case Intrinsic::x86_sse2_psrli_q:
6253       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6254       break;
6255     case Intrinsic::x86_sse2_psrai_w:
6256       NewIntNo = Intrinsic::x86_sse2_psra_w;
6257       break;
6258     case Intrinsic::x86_sse2_psrai_d:
6259       NewIntNo = Intrinsic::x86_sse2_psra_d;
6260       break;
6261     default: {
6262       ShAmtVT = MVT::v2i32;
6263       switch (IntNo) {
6264       case Intrinsic::x86_mmx_pslli_w:
6265         NewIntNo = Intrinsic::x86_mmx_psll_w;
6266         break;
6267       case Intrinsic::x86_mmx_pslli_d:
6268         NewIntNo = Intrinsic::x86_mmx_psll_d;
6269         break;
6270       case Intrinsic::x86_mmx_pslli_q:
6271         NewIntNo = Intrinsic::x86_mmx_psll_q;
6272         break;
6273       case Intrinsic::x86_mmx_psrli_w:
6274         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6275         break;
6276       case Intrinsic::x86_mmx_psrli_d:
6277         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6278         break;
6279       case Intrinsic::x86_mmx_psrli_q:
6280         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6281         break;
6282       case Intrinsic::x86_mmx_psrai_w:
6283         NewIntNo = Intrinsic::x86_mmx_psra_w;
6284         break;
6285       case Intrinsic::x86_mmx_psrai_d:
6286         NewIntNo = Intrinsic::x86_mmx_psra_d;
6287         break;
6288       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6289       }
6290       break;
6291     }
6292     }
6293     MVT VT = Op.getValueType();
6294     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6295                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6296     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6297                        DAG.getConstant(NewIntNo, MVT::i32),
6298                        Op.getOperand(1), ShAmt);
6299   }
6300   }
6301 }
6302
6303 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6304   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6305   DebugLoc dl = Op.getDebugLoc();
6306
6307   if (Depth > 0) {
6308     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6309     SDValue Offset =
6310       DAG.getConstant(TD->getPointerSize(),
6311                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6312     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6313                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6314                                    FrameAddr, Offset),
6315                        NULL, 0);
6316   }
6317
6318   // Just load the return address.
6319   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6320   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6321                      RetAddrFI, NULL, 0);
6322 }
6323
6324 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6325   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6326   MFI->setFrameAddressIsTaken(true);
6327   MVT VT = Op.getValueType();
6328   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6329   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6330   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6331   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6332   while (Depth--)
6333     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6334   return FrameAddr;
6335 }
6336
6337 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6338                                                      SelectionDAG &DAG) {
6339   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6340 }
6341
6342 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6343 {
6344   MachineFunction &MF = DAG.getMachineFunction();
6345   SDValue Chain     = Op.getOperand(0);
6346   SDValue Offset    = Op.getOperand(1);
6347   SDValue Handler   = Op.getOperand(2);
6348   DebugLoc dl       = Op.getDebugLoc();
6349
6350   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6351                                   getPointerTy());
6352   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6353
6354   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6355                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6356   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6357   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6358   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6359   MF.getRegInfo().addLiveOut(StoreAddrReg);
6360
6361   return DAG.getNode(X86ISD::EH_RETURN, dl,
6362                      MVT::Other,
6363                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6364 }
6365
6366 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6367                                              SelectionDAG &DAG) {
6368   SDValue Root = Op.getOperand(0);
6369   SDValue Trmp = Op.getOperand(1); // trampoline
6370   SDValue FPtr = Op.getOperand(2); // nested function
6371   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6372   DebugLoc dl  = Op.getDebugLoc();
6373
6374   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6375
6376   const X86InstrInfo *TII =
6377     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6378
6379   if (Subtarget->is64Bit()) {
6380     SDValue OutChains[6];
6381
6382     // Large code-model.
6383
6384     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6385     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6386
6387     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6388     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6389
6390     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6391
6392     // Load the pointer to the nested function into R11.
6393     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6394     SDValue Addr = Trmp;
6395     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6396                                 Addr, TrmpAddr, 0);
6397
6398     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6399                        DAG.getConstant(2, MVT::i64));
6400     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6401
6402     // Load the 'nest' parameter value into R10.
6403     // R10 is specified in X86CallingConv.td
6404     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6405     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6406                        DAG.getConstant(10, MVT::i64));
6407     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6408                                 Addr, TrmpAddr, 10);
6409
6410     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6411                        DAG.getConstant(12, MVT::i64));
6412     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6413
6414     // Jump to the nested function.
6415     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6416     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6417                        DAG.getConstant(20, MVT::i64));
6418     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6419                                 Addr, TrmpAddr, 20);
6420
6421     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6422     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6423                        DAG.getConstant(22, MVT::i64));
6424     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6425                                 TrmpAddr, 22);
6426
6427     SDValue Ops[] =
6428       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6429     return DAG.getMergeValues(Ops, 2, dl);
6430   } else {
6431     const Function *Func =
6432       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6433     unsigned CC = Func->getCallingConv();
6434     unsigned NestReg;
6435
6436     switch (CC) {
6437     default:
6438       llvm_unreachable("Unsupported calling convention");
6439     case CallingConv::C:
6440     case CallingConv::X86_StdCall: {
6441       // Pass 'nest' parameter in ECX.
6442       // Must be kept in sync with X86CallingConv.td
6443       NestReg = X86::ECX;
6444
6445       // Check that ECX wasn't needed by an 'inreg' parameter.
6446       const FunctionType *FTy = Func->getFunctionType();
6447       const AttrListPtr &Attrs = Func->getAttributes();
6448
6449       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6450         unsigned InRegCount = 0;
6451         unsigned Idx = 1;
6452
6453         for (FunctionType::param_iterator I = FTy->param_begin(),
6454              E = FTy->param_end(); I != E; ++I, ++Idx)
6455           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6456             // FIXME: should only count parameters that are lowered to integers.
6457             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6458
6459         if (InRegCount > 2) {
6460           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6461         }
6462       }
6463       break;
6464     }
6465     case CallingConv::X86_FastCall:
6466     case CallingConv::Fast:
6467       // Pass 'nest' parameter in EAX.
6468       // Must be kept in sync with X86CallingConv.td
6469       NestReg = X86::EAX;
6470       break;
6471     }
6472
6473     SDValue OutChains[4];
6474     SDValue Addr, Disp;
6475
6476     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6477                        DAG.getConstant(10, MVT::i32));
6478     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6479
6480     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6481     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6482     OutChains[0] = DAG.getStore(Root, dl,
6483                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6484                                 Trmp, TrmpAddr, 0);
6485
6486     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6487                        DAG.getConstant(1, MVT::i32));
6488     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6489
6490     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6491     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6492                        DAG.getConstant(5, MVT::i32));
6493     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6494                                 TrmpAddr, 5, false, 1);
6495
6496     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6497                        DAG.getConstant(6, MVT::i32));
6498     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6499
6500     SDValue Ops[] =
6501       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6502     return DAG.getMergeValues(Ops, 2, dl);
6503   }
6504 }
6505
6506 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6507   /*
6508    The rounding mode is in bits 11:10 of FPSR, and has the following
6509    settings:
6510      00 Round to nearest
6511      01 Round to -inf
6512      10 Round to +inf
6513      11 Round to 0
6514
6515   FLT_ROUNDS, on the other hand, expects the following:
6516     -1 Undefined
6517      0 Round to 0
6518      1 Round to nearest
6519      2 Round to +inf
6520      3 Round to -inf
6521
6522   To perform the conversion, we do:
6523     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6524   */
6525
6526   MachineFunction &MF = DAG.getMachineFunction();
6527   const TargetMachine &TM = MF.getTarget();
6528   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6529   unsigned StackAlignment = TFI.getStackAlignment();
6530   MVT VT = Op.getValueType();
6531   DebugLoc dl = Op.getDebugLoc();
6532
6533   // Save FP Control Word to stack slot
6534   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6535   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6536
6537   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6538                               DAG.getEntryNode(), StackSlot);
6539
6540   // Load FP Control Word from stack slot
6541   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6542
6543   // Transform as necessary
6544   SDValue CWD1 =
6545     DAG.getNode(ISD::SRL, dl, MVT::i16,
6546                 DAG.getNode(ISD::AND, dl, MVT::i16,
6547                             CWD, DAG.getConstant(0x800, MVT::i16)),
6548                 DAG.getConstant(11, MVT::i8));
6549   SDValue CWD2 =
6550     DAG.getNode(ISD::SRL, dl, MVT::i16,
6551                 DAG.getNode(ISD::AND, dl, MVT::i16,
6552                             CWD, DAG.getConstant(0x400, MVT::i16)),
6553                 DAG.getConstant(9, MVT::i8));
6554
6555   SDValue RetVal =
6556     DAG.getNode(ISD::AND, dl, MVT::i16,
6557                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6558                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6559                             DAG.getConstant(1, MVT::i16)),
6560                 DAG.getConstant(3, MVT::i16));
6561
6562
6563   return DAG.getNode((VT.getSizeInBits() < 16 ?
6564                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6565 }
6566
6567 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6568   MVT VT = Op.getValueType();
6569   MVT OpVT = VT;
6570   unsigned NumBits = VT.getSizeInBits();
6571   DebugLoc dl = Op.getDebugLoc();
6572
6573   Op = Op.getOperand(0);
6574   if (VT == MVT::i8) {
6575     // Zero extend to i32 since there is not an i8 bsr.
6576     OpVT = MVT::i32;
6577     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6578   }
6579
6580   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6581   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6582   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6583
6584   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6585   SmallVector<SDValue, 4> Ops;
6586   Ops.push_back(Op);
6587   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6588   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6589   Ops.push_back(Op.getValue(1));
6590   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6591
6592   // Finally xor with NumBits-1.
6593   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6594
6595   if (VT == MVT::i8)
6596     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6597   return Op;
6598 }
6599
6600 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6601   MVT VT = Op.getValueType();
6602   MVT OpVT = VT;
6603   unsigned NumBits = VT.getSizeInBits();
6604   DebugLoc dl = Op.getDebugLoc();
6605
6606   Op = Op.getOperand(0);
6607   if (VT == MVT::i8) {
6608     OpVT = MVT::i32;
6609     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6610   }
6611
6612   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6613   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6614   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6615
6616   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6617   SmallVector<SDValue, 4> Ops;
6618   Ops.push_back(Op);
6619   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6620   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6621   Ops.push_back(Op.getValue(1));
6622   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6623
6624   if (VT == MVT::i8)
6625     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6626   return Op;
6627 }
6628
6629 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6630   MVT VT = Op.getValueType();
6631   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6632   DebugLoc dl = Op.getDebugLoc();
6633
6634   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6635   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6636   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6637   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6638   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6639   //
6640   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6641   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6642   //  return AloBlo + AloBhi + AhiBlo;
6643
6644   SDValue A = Op.getOperand(0);
6645   SDValue B = Op.getOperand(1);
6646
6647   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6648                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6649                        A, DAG.getConstant(32, MVT::i32));
6650   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6651                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6652                        B, DAG.getConstant(32, MVT::i32));
6653   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6654                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6655                        A, B);
6656   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6657                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6658                        A, Bhi);
6659   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6660                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6661                        Ahi, B);
6662   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6663                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6664                        AloBhi, DAG.getConstant(32, MVT::i32));
6665   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6666                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6667                        AhiBlo, DAG.getConstant(32, MVT::i32));
6668   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6669   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6670   return Res;
6671 }
6672
6673
6674 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6675   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6676   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6677   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6678   // has only one use.
6679   SDNode *N = Op.getNode();
6680   SDValue LHS = N->getOperand(0);
6681   SDValue RHS = N->getOperand(1);
6682   unsigned BaseOp = 0;
6683   unsigned Cond = 0;
6684   DebugLoc dl = Op.getDebugLoc();
6685
6686   switch (Op.getOpcode()) {
6687   default: llvm_unreachable("Unknown ovf instruction!");
6688   case ISD::SADDO:
6689     // A subtract of one will be selected as a INC. Note that INC doesn't
6690     // set CF, so we can't do this for UADDO.
6691     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6692       if (C->getAPIntValue() == 1) {
6693         BaseOp = X86ISD::INC;
6694         Cond = X86::COND_O;
6695         break;
6696       }
6697     BaseOp = X86ISD::ADD;
6698     Cond = X86::COND_O;
6699     break;
6700   case ISD::UADDO:
6701     BaseOp = X86ISD::ADD;
6702     Cond = X86::COND_B;
6703     break;
6704   case ISD::SSUBO:
6705     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6706     // set CF, so we can't do this for USUBO.
6707     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6708       if (C->getAPIntValue() == 1) {
6709         BaseOp = X86ISD::DEC;
6710         Cond = X86::COND_O;
6711         break;
6712       }
6713     BaseOp = X86ISD::SUB;
6714     Cond = X86::COND_O;
6715     break;
6716   case ISD::USUBO:
6717     BaseOp = X86ISD::SUB;
6718     Cond = X86::COND_B;
6719     break;
6720   case ISD::SMULO:
6721     BaseOp = X86ISD::SMUL;
6722     Cond = X86::COND_O;
6723     break;
6724   case ISD::UMULO:
6725     BaseOp = X86ISD::UMUL;
6726     Cond = X86::COND_B;
6727     break;
6728   }
6729
6730   // Also sets EFLAGS.
6731   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6732   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6733
6734   SDValue SetCC =
6735     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6736                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6737
6738   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6739   return Sum;
6740 }
6741
6742 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6743   MVT T = Op.getValueType();
6744   DebugLoc dl = Op.getDebugLoc();
6745   unsigned Reg = 0;
6746   unsigned size = 0;
6747   switch(T.getSimpleVT()) {
6748   default:
6749     assert(false && "Invalid value type!");
6750   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6751   case MVT::i16: Reg = X86::AX;  size = 2; break;
6752   case MVT::i32: Reg = X86::EAX; size = 4; break;
6753   case MVT::i64:
6754     assert(Subtarget->is64Bit() && "Node not type legal!");
6755     Reg = X86::RAX; size = 8;
6756     break;
6757   }
6758   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6759                                     Op.getOperand(2), SDValue());
6760   SDValue Ops[] = { cpIn.getValue(0),
6761                     Op.getOperand(1),
6762                     Op.getOperand(3),
6763                     DAG.getTargetConstant(size, MVT::i8),
6764                     cpIn.getValue(1) };
6765   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6766   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6767   SDValue cpOut =
6768     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6769   return cpOut;
6770 }
6771
6772 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6773                                                  SelectionDAG &DAG) {
6774   assert(Subtarget->is64Bit() && "Result not type legalized?");
6775   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6776   SDValue TheChain = Op.getOperand(0);
6777   DebugLoc dl = Op.getDebugLoc();
6778   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6779   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6780   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6781                                    rax.getValue(2));
6782   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6783                             DAG.getConstant(32, MVT::i8));
6784   SDValue Ops[] = {
6785     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6786     rdx.getValue(1)
6787   };
6788   return DAG.getMergeValues(Ops, 2, dl);
6789 }
6790
6791 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6792   SDNode *Node = Op.getNode();
6793   DebugLoc dl = Node->getDebugLoc();
6794   MVT T = Node->getValueType(0);
6795   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6796                               DAG.getConstant(0, T), Node->getOperand(2));
6797   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6798                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6799                        Node->getOperand(0),
6800                        Node->getOperand(1), negOp,
6801                        cast<AtomicSDNode>(Node)->getSrcValue(),
6802                        cast<AtomicSDNode>(Node)->getAlignment());
6803 }
6804
6805 /// LowerOperation - Provide custom lowering hooks for some operations.
6806 ///
6807 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6808   switch (Op.getOpcode()) {
6809   default: llvm_unreachable("Should not custom lower this!");
6810   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6811   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6812   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6813   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6814   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6815   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6816   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6817   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6818   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6819   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6820   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6821   case ISD::SHL_PARTS:
6822   case ISD::SRA_PARTS:
6823   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6824   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6825   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6826   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6827   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
6828   case ISD::FABS:               return LowerFABS(Op, DAG);
6829   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6830   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6831   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6832   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6833   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6834   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6835   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6836   case ISD::CALL:               return LowerCALL(Op, DAG);
6837   case ISD::RET:                return LowerRET(Op, DAG);
6838   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6839   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6840   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6841   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6842   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6843   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6844   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6845   case ISD::FRAME_TO_ARGS_OFFSET:
6846                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6847   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6848   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6849   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6850   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6851   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6852   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6853   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6854   case ISD::SADDO:
6855   case ISD::UADDO:
6856   case ISD::SSUBO:
6857   case ISD::USUBO:
6858   case ISD::SMULO:
6859   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6860   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6861   }
6862 }
6863
6864 void X86TargetLowering::
6865 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6866                         SelectionDAG &DAG, unsigned NewOp) {
6867   MVT T = Node->getValueType(0);
6868   DebugLoc dl = Node->getDebugLoc();
6869   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6870
6871   SDValue Chain = Node->getOperand(0);
6872   SDValue In1 = Node->getOperand(1);
6873   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6874                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6875   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6876                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6877   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6878   // have a MemOperand.  Pass the info through as a normal operand.
6879   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6880   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6881   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6882   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6883   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6884   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6885   Results.push_back(Result.getValue(2));
6886 }
6887
6888 /// ReplaceNodeResults - Replace a node with an illegal result type
6889 /// with a new node built out of custom code.
6890 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6891                                            SmallVectorImpl<SDValue>&Results,
6892                                            SelectionDAG &DAG) {
6893   DebugLoc dl = N->getDebugLoc();
6894   switch (N->getOpcode()) {
6895   default:
6896     assert(false && "Do not know how to custom type legalize this operation!");
6897     return;
6898   case ISD::FP_TO_SINT: {
6899     std::pair<SDValue,SDValue> Vals =
6900         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
6901     SDValue FIST = Vals.first, StackSlot = Vals.second;
6902     if (FIST.getNode() != 0) {
6903       MVT VT = N->getValueType(0);
6904       // Return a load from the stack slot.
6905       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6906     }
6907     return;
6908   }
6909   case ISD::READCYCLECOUNTER: {
6910     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6911     SDValue TheChain = N->getOperand(0);
6912     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6913     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
6914                                      rd.getValue(1));
6915     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6916                                      eax.getValue(2));
6917     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6918     SDValue Ops[] = { eax, edx };
6919     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6920     Results.push_back(edx.getValue(1));
6921     return;
6922   }
6923   case ISD::ATOMIC_CMP_SWAP: {
6924     MVT T = N->getValueType(0);
6925     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6926     SDValue cpInL, cpInH;
6927     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6928                         DAG.getConstant(0, MVT::i32));
6929     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6930                         DAG.getConstant(1, MVT::i32));
6931     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
6932     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
6933                              cpInL.getValue(1));
6934     SDValue swapInL, swapInH;
6935     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6936                           DAG.getConstant(0, MVT::i32));
6937     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6938                           DAG.getConstant(1, MVT::i32));
6939     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
6940                                cpInH.getValue(1));
6941     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
6942                                swapInL.getValue(1));
6943     SDValue Ops[] = { swapInH.getValue(0),
6944                       N->getOperand(1),
6945                       swapInH.getValue(1) };
6946     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6947     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
6948     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
6949                                         MVT::i32, Result.getValue(1));
6950     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
6951                                         MVT::i32, cpOutL.getValue(2));
6952     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6953     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6954     Results.push_back(cpOutH.getValue(1));
6955     return;
6956   }
6957   case ISD::ATOMIC_LOAD_ADD:
6958     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6959     return;
6960   case ISD::ATOMIC_LOAD_AND:
6961     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6962     return;
6963   case ISD::ATOMIC_LOAD_NAND:
6964     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6965     return;
6966   case ISD::ATOMIC_LOAD_OR:
6967     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6968     return;
6969   case ISD::ATOMIC_LOAD_SUB:
6970     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6971     return;
6972   case ISD::ATOMIC_LOAD_XOR:
6973     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
6974     return;
6975   case ISD::ATOMIC_SWAP:
6976     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
6977     return;
6978   }
6979 }
6980
6981 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
6982   switch (Opcode) {
6983   default: return NULL;
6984   case X86ISD::BSF:                return "X86ISD::BSF";
6985   case X86ISD::BSR:                return "X86ISD::BSR";
6986   case X86ISD::SHLD:               return "X86ISD::SHLD";
6987   case X86ISD::SHRD:               return "X86ISD::SHRD";
6988   case X86ISD::FAND:               return "X86ISD::FAND";
6989   case X86ISD::FOR:                return "X86ISD::FOR";
6990   case X86ISD::FXOR:               return "X86ISD::FXOR";
6991   case X86ISD::FSRL:               return "X86ISD::FSRL";
6992   case X86ISD::FILD:               return "X86ISD::FILD";
6993   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
6994   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
6995   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
6996   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
6997   case X86ISD::FLD:                return "X86ISD::FLD";
6998   case X86ISD::FST:                return "X86ISD::FST";
6999   case X86ISD::CALL:               return "X86ISD::CALL";
7000   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
7001   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7002   case X86ISD::BT:                 return "X86ISD::BT";
7003   case X86ISD::CMP:                return "X86ISD::CMP";
7004   case X86ISD::COMI:               return "X86ISD::COMI";
7005   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7006   case X86ISD::SETCC:              return "X86ISD::SETCC";
7007   case X86ISD::CMOV:               return "X86ISD::CMOV";
7008   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7009   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7010   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7011   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7012   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7013   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7014   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7015   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7016   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7017   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7018   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7019   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7020   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7021   case X86ISD::FMAX:               return "X86ISD::FMAX";
7022   case X86ISD::FMIN:               return "X86ISD::FMIN";
7023   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7024   case X86ISD::FRCP:               return "X86ISD::FRCP";
7025   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7026   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7027   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7028   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7029   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7030   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7031   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7032   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7033   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7034   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7035   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7036   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7037   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7038   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7039   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7040   case X86ISD::VSHL:               return "X86ISD::VSHL";
7041   case X86ISD::VSRL:               return "X86ISD::VSRL";
7042   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7043   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7044   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7045   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7046   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7047   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7048   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7049   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7050   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7051   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7052   case X86ISD::ADD:                return "X86ISD::ADD";
7053   case X86ISD::SUB:                return "X86ISD::SUB";
7054   case X86ISD::SMUL:               return "X86ISD::SMUL";
7055   case X86ISD::UMUL:               return "X86ISD::UMUL";
7056   case X86ISD::INC:                return "X86ISD::INC";
7057   case X86ISD::DEC:                return "X86ISD::DEC";
7058   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7059   case X86ISD::PTEST:              return "X86ISD::PTEST";
7060   }
7061 }
7062
7063 // isLegalAddressingMode - Return true if the addressing mode represented
7064 // by AM is legal for this target, for a load/store of the specified type.
7065 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7066                                               const Type *Ty) const {
7067   // X86 supports extremely general addressing modes.
7068
7069   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7070   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
7071     return false;
7072
7073   if (AM.BaseGV) {
7074     unsigned GVFlags =
7075       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7076
7077     // If a reference to this global requires an extra load, we can't fold it.
7078     if (isGlobalStubReference(GVFlags))
7079       return false;
7080
7081     // If BaseGV requires a register for the PIC base, we cannot also have a
7082     // BaseReg specified.
7083     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7084       return false;
7085
7086     // X86-64 only supports addr of globals in small code model.
7087     if (Subtarget->is64Bit()) {
7088       if (getTargetMachine().getCodeModel() != CodeModel::Small)
7089         return false;
7090       // If lower 4G is not available, then we must use rip-relative addressing.
7091       if (AM.BaseOffs || AM.Scale > 1)
7092         return false;
7093     }
7094   }
7095
7096   switch (AM.Scale) {
7097   case 0:
7098   case 1:
7099   case 2:
7100   case 4:
7101   case 8:
7102     // These scales always work.
7103     break;
7104   case 3:
7105   case 5:
7106   case 9:
7107     // These scales are formed with basereg+scalereg.  Only accept if there is
7108     // no basereg yet.
7109     if (AM.HasBaseReg)
7110       return false;
7111     break;
7112   default:  // Other stuff never works.
7113     return false;
7114   }
7115
7116   return true;
7117 }
7118
7119
7120 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7121   if (!Ty1->isInteger() || !Ty2->isInteger())
7122     return false;
7123   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7124   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7125   if (NumBits1 <= NumBits2)
7126     return false;
7127   return Subtarget->is64Bit() || NumBits1 < 64;
7128 }
7129
7130 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
7131   if (!VT1.isInteger() || !VT2.isInteger())
7132     return false;
7133   unsigned NumBits1 = VT1.getSizeInBits();
7134   unsigned NumBits2 = VT2.getSizeInBits();
7135   if (NumBits1 <= NumBits2)
7136     return false;
7137   return Subtarget->is64Bit() || NumBits1 < 64;
7138 }
7139
7140 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7141   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7142   return Ty1 == Type::Int32Ty && Ty2 == Type::Int64Ty && Subtarget->is64Bit();
7143 }
7144
7145 bool X86TargetLowering::isZExtFree(MVT VT1, MVT VT2) const {
7146   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7147   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7148 }
7149
7150 bool X86TargetLowering::isNarrowingProfitable(MVT VT1, MVT VT2) const {
7151   // i16 instructions are longer (0x66 prefix) and potentially slower.
7152   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7153 }
7154
7155 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7156 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7157 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7158 /// are assumed to be legal.
7159 bool
7160 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7161                                       MVT VT) const {
7162   // Only do shuffles on 128-bit vector types for now.
7163   if (VT.getSizeInBits() == 64)
7164     return false;
7165
7166   // FIXME: pshufb, blends, palignr, shifts.
7167   return (VT.getVectorNumElements() == 2 ||
7168           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7169           isMOVLMask(M, VT) ||
7170           isSHUFPMask(M, VT) ||
7171           isPSHUFDMask(M, VT) ||
7172           isPSHUFHWMask(M, VT) ||
7173           isPSHUFLWMask(M, VT) ||
7174           isUNPCKLMask(M, VT) ||
7175           isUNPCKHMask(M, VT) ||
7176           isUNPCKL_v_undef_Mask(M, VT) ||
7177           isUNPCKH_v_undef_Mask(M, VT));
7178 }
7179
7180 bool
7181 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7182                                           MVT VT) const {
7183   unsigned NumElts = VT.getVectorNumElements();
7184   // FIXME: This collection of masks seems suspect.
7185   if (NumElts == 2)
7186     return true;
7187   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7188     return (isMOVLMask(Mask, VT)  ||
7189             isCommutedMOVLMask(Mask, VT, true) ||
7190             isSHUFPMask(Mask, VT) ||
7191             isCommutedSHUFPMask(Mask, VT));
7192   }
7193   return false;
7194 }
7195
7196 //===----------------------------------------------------------------------===//
7197 //                           X86 Scheduler Hooks
7198 //===----------------------------------------------------------------------===//
7199
7200 // private utility function
7201 MachineBasicBlock *
7202 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7203                                                        MachineBasicBlock *MBB,
7204                                                        unsigned regOpc,
7205                                                        unsigned immOpc,
7206                                                        unsigned LoadOpc,
7207                                                        unsigned CXchgOpc,
7208                                                        unsigned copyOpc,
7209                                                        unsigned notOpc,
7210                                                        unsigned EAXreg,
7211                                                        TargetRegisterClass *RC,
7212                                                        bool invSrc) const {
7213   // For the atomic bitwise operator, we generate
7214   //   thisMBB:
7215   //   newMBB:
7216   //     ld  t1 = [bitinstr.addr]
7217   //     op  t2 = t1, [bitinstr.val]
7218   //     mov EAX = t1
7219   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7220   //     bz  newMBB
7221   //     fallthrough -->nextMBB
7222   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7223   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7224   MachineFunction::iterator MBBIter = MBB;
7225   ++MBBIter;
7226
7227   /// First build the CFG
7228   MachineFunction *F = MBB->getParent();
7229   MachineBasicBlock *thisMBB = MBB;
7230   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7231   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7232   F->insert(MBBIter, newMBB);
7233   F->insert(MBBIter, nextMBB);
7234
7235   // Move all successors to thisMBB to nextMBB
7236   nextMBB->transferSuccessors(thisMBB);
7237
7238   // Update thisMBB to fall through to newMBB
7239   thisMBB->addSuccessor(newMBB);
7240
7241   // newMBB jumps to itself and fall through to nextMBB
7242   newMBB->addSuccessor(nextMBB);
7243   newMBB->addSuccessor(newMBB);
7244
7245   // Insert instructions into newMBB based on incoming instruction
7246   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7247          "unexpected number of operands");
7248   DebugLoc dl = bInstr->getDebugLoc();
7249   MachineOperand& destOper = bInstr->getOperand(0);
7250   MachineOperand* argOpers[2 + X86AddrNumOperands];
7251   int numArgs = bInstr->getNumOperands() - 1;
7252   for (int i=0; i < numArgs; ++i)
7253     argOpers[i] = &bInstr->getOperand(i+1);
7254
7255   // x86 address has 4 operands: base, index, scale, and displacement
7256   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7257   int valArgIndx = lastAddrIndx + 1;
7258
7259   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7260   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7261   for (int i=0; i <= lastAddrIndx; ++i)
7262     (*MIB).addOperand(*argOpers[i]);
7263
7264   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7265   if (invSrc) {
7266     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7267   }
7268   else
7269     tt = t1;
7270
7271   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7272   assert((argOpers[valArgIndx]->isReg() ||
7273           argOpers[valArgIndx]->isImm()) &&
7274          "invalid operand");
7275   if (argOpers[valArgIndx]->isReg())
7276     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7277   else
7278     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7279   MIB.addReg(tt);
7280   (*MIB).addOperand(*argOpers[valArgIndx]);
7281
7282   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7283   MIB.addReg(t1);
7284
7285   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7286   for (int i=0; i <= lastAddrIndx; ++i)
7287     (*MIB).addOperand(*argOpers[i]);
7288   MIB.addReg(t2);
7289   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7290   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7291
7292   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7293   MIB.addReg(EAXreg);
7294
7295   // insert branch
7296   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7297
7298   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7299   return nextMBB;
7300 }
7301
7302 // private utility function:  64 bit atomics on 32 bit host.
7303 MachineBasicBlock *
7304 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7305                                                        MachineBasicBlock *MBB,
7306                                                        unsigned regOpcL,
7307                                                        unsigned regOpcH,
7308                                                        unsigned immOpcL,
7309                                                        unsigned immOpcH,
7310                                                        bool invSrc) const {
7311   // For the atomic bitwise operator, we generate
7312   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7313   //     ld t1,t2 = [bitinstr.addr]
7314   //   newMBB:
7315   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7316   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7317   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7318   //     mov ECX, EBX <- t5, t6
7319   //     mov EAX, EDX <- t1, t2
7320   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7321   //     mov t3, t4 <- EAX, EDX
7322   //     bz  newMBB
7323   //     result in out1, out2
7324   //     fallthrough -->nextMBB
7325
7326   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7327   const unsigned LoadOpc = X86::MOV32rm;
7328   const unsigned copyOpc = X86::MOV32rr;
7329   const unsigned NotOpc = X86::NOT32r;
7330   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7331   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7332   MachineFunction::iterator MBBIter = MBB;
7333   ++MBBIter;
7334
7335   /// First build the CFG
7336   MachineFunction *F = MBB->getParent();
7337   MachineBasicBlock *thisMBB = MBB;
7338   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7339   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7340   F->insert(MBBIter, newMBB);
7341   F->insert(MBBIter, nextMBB);
7342
7343   // Move all successors to thisMBB to nextMBB
7344   nextMBB->transferSuccessors(thisMBB);
7345
7346   // Update thisMBB to fall through to newMBB
7347   thisMBB->addSuccessor(newMBB);
7348
7349   // newMBB jumps to itself and fall through to nextMBB
7350   newMBB->addSuccessor(nextMBB);
7351   newMBB->addSuccessor(newMBB);
7352
7353   DebugLoc dl = bInstr->getDebugLoc();
7354   // Insert instructions into newMBB based on incoming instruction
7355   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7356   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7357          "unexpected number of operands");
7358   MachineOperand& dest1Oper = bInstr->getOperand(0);
7359   MachineOperand& dest2Oper = bInstr->getOperand(1);
7360   MachineOperand* argOpers[2 + X86AddrNumOperands];
7361   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7362     argOpers[i] = &bInstr->getOperand(i+2);
7363
7364   // x86 address has 4 operands: base, index, scale, and displacement
7365   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7366
7367   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7368   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7369   for (int i=0; i <= lastAddrIndx; ++i)
7370     (*MIB).addOperand(*argOpers[i]);
7371   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7372   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7373   // add 4 to displacement.
7374   for (int i=0; i <= lastAddrIndx-2; ++i)
7375     (*MIB).addOperand(*argOpers[i]);
7376   MachineOperand newOp3 = *(argOpers[3]);
7377   if (newOp3.isImm())
7378     newOp3.setImm(newOp3.getImm()+4);
7379   else
7380     newOp3.setOffset(newOp3.getOffset()+4);
7381   (*MIB).addOperand(newOp3);
7382   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7383
7384   // t3/4 are defined later, at the bottom of the loop
7385   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7386   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7387   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7388     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7389   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7390     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7391
7392   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7393   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7394   if (invSrc) {
7395     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7396     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7397   } else {
7398     tt1 = t1;
7399     tt2 = t2;
7400   }
7401
7402   int valArgIndx = lastAddrIndx + 1;
7403   assert((argOpers[valArgIndx]->isReg() ||
7404           argOpers[valArgIndx]->isImm()) &&
7405          "invalid operand");
7406   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7407   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7408   if (argOpers[valArgIndx]->isReg())
7409     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7410   else
7411     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7412   if (regOpcL != X86::MOV32rr)
7413     MIB.addReg(tt1);
7414   (*MIB).addOperand(*argOpers[valArgIndx]);
7415   assert(argOpers[valArgIndx + 1]->isReg() ==
7416          argOpers[valArgIndx]->isReg());
7417   assert(argOpers[valArgIndx + 1]->isImm() ==
7418          argOpers[valArgIndx]->isImm());
7419   if (argOpers[valArgIndx + 1]->isReg())
7420     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7421   else
7422     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7423   if (regOpcH != X86::MOV32rr)
7424     MIB.addReg(tt2);
7425   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7426
7427   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7428   MIB.addReg(t1);
7429   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7430   MIB.addReg(t2);
7431
7432   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7433   MIB.addReg(t5);
7434   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7435   MIB.addReg(t6);
7436
7437   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7438   for (int i=0; i <= lastAddrIndx; ++i)
7439     (*MIB).addOperand(*argOpers[i]);
7440
7441   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7442   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7443
7444   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7445   MIB.addReg(X86::EAX);
7446   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7447   MIB.addReg(X86::EDX);
7448
7449   // insert branch
7450   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7451
7452   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7453   return nextMBB;
7454 }
7455
7456 // private utility function
7457 MachineBasicBlock *
7458 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7459                                                       MachineBasicBlock *MBB,
7460                                                       unsigned cmovOpc) const {
7461   // For the atomic min/max operator, we generate
7462   //   thisMBB:
7463   //   newMBB:
7464   //     ld t1 = [min/max.addr]
7465   //     mov t2 = [min/max.val]
7466   //     cmp  t1, t2
7467   //     cmov[cond] t2 = t1
7468   //     mov EAX = t1
7469   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7470   //     bz   newMBB
7471   //     fallthrough -->nextMBB
7472   //
7473   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7474   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7475   MachineFunction::iterator MBBIter = MBB;
7476   ++MBBIter;
7477
7478   /// First build the CFG
7479   MachineFunction *F = MBB->getParent();
7480   MachineBasicBlock *thisMBB = MBB;
7481   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7482   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7483   F->insert(MBBIter, newMBB);
7484   F->insert(MBBIter, nextMBB);
7485
7486   // Move all successors to thisMBB to nextMBB
7487   nextMBB->transferSuccessors(thisMBB);
7488
7489   // Update thisMBB to fall through to newMBB
7490   thisMBB->addSuccessor(newMBB);
7491
7492   // newMBB jumps to newMBB and fall through to nextMBB
7493   newMBB->addSuccessor(nextMBB);
7494   newMBB->addSuccessor(newMBB);
7495
7496   DebugLoc dl = mInstr->getDebugLoc();
7497   // Insert instructions into newMBB based on incoming instruction
7498   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7499          "unexpected number of operands");
7500   MachineOperand& destOper = mInstr->getOperand(0);
7501   MachineOperand* argOpers[2 + X86AddrNumOperands];
7502   int numArgs = mInstr->getNumOperands() - 1;
7503   for (int i=0; i < numArgs; ++i)
7504     argOpers[i] = &mInstr->getOperand(i+1);
7505
7506   // x86 address has 4 operands: base, index, scale, and displacement
7507   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7508   int valArgIndx = lastAddrIndx + 1;
7509
7510   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7511   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7512   for (int i=0; i <= lastAddrIndx; ++i)
7513     (*MIB).addOperand(*argOpers[i]);
7514
7515   // We only support register and immediate values
7516   assert((argOpers[valArgIndx]->isReg() ||
7517           argOpers[valArgIndx]->isImm()) &&
7518          "invalid operand");
7519
7520   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7521   if (argOpers[valArgIndx]->isReg())
7522     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7523   else
7524     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7525   (*MIB).addOperand(*argOpers[valArgIndx]);
7526
7527   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7528   MIB.addReg(t1);
7529
7530   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7531   MIB.addReg(t1);
7532   MIB.addReg(t2);
7533
7534   // Generate movc
7535   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7536   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7537   MIB.addReg(t2);
7538   MIB.addReg(t1);
7539
7540   // Cmp and exchange if none has modified the memory location
7541   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7542   for (int i=0; i <= lastAddrIndx; ++i)
7543     (*MIB).addOperand(*argOpers[i]);
7544   MIB.addReg(t3);
7545   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7546   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7547
7548   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7549   MIB.addReg(X86::EAX);
7550
7551   // insert branch
7552   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7553
7554   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7555   return nextMBB;
7556 }
7557
7558
7559 MachineBasicBlock *
7560 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7561                                                MachineBasicBlock *BB) const {
7562   DebugLoc dl = MI->getDebugLoc();
7563   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7564   switch (MI->getOpcode()) {
7565   default: assert(false && "Unexpected instr type to insert");
7566   case X86::CMOV_V1I64:
7567   case X86::CMOV_FR32:
7568   case X86::CMOV_FR64:
7569   case X86::CMOV_V4F32:
7570   case X86::CMOV_V2F64:
7571   case X86::CMOV_V2I64: {
7572     // To "insert" a SELECT_CC instruction, we actually have to insert the
7573     // diamond control-flow pattern.  The incoming instruction knows the
7574     // destination vreg to set, the condition code register to branch on, the
7575     // true/false values to select between, and a branch opcode to use.
7576     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7577     MachineFunction::iterator It = BB;
7578     ++It;
7579
7580     //  thisMBB:
7581     //  ...
7582     //   TrueVal = ...
7583     //   cmpTY ccX, r1, r2
7584     //   bCC copy1MBB
7585     //   fallthrough --> copy0MBB
7586     MachineBasicBlock *thisMBB = BB;
7587     MachineFunction *F = BB->getParent();
7588     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7589     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7590     unsigned Opc =
7591       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7592     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7593     F->insert(It, copy0MBB);
7594     F->insert(It, sinkMBB);
7595     // Update machine-CFG edges by transferring all successors of the current
7596     // block to the new block which will contain the Phi node for the select.
7597     sinkMBB->transferSuccessors(BB);
7598
7599     // Add the true and fallthrough blocks as its successors.
7600     BB->addSuccessor(copy0MBB);
7601     BB->addSuccessor(sinkMBB);
7602
7603     //  copy0MBB:
7604     //   %FalseValue = ...
7605     //   # fallthrough to sinkMBB
7606     BB = copy0MBB;
7607
7608     // Update machine-CFG edges
7609     BB->addSuccessor(sinkMBB);
7610
7611     //  sinkMBB:
7612     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7613     //  ...
7614     BB = sinkMBB;
7615     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7616       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7617       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7618
7619     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7620     return BB;
7621   }
7622
7623   case X86::FP32_TO_INT16_IN_MEM:
7624   case X86::FP32_TO_INT32_IN_MEM:
7625   case X86::FP32_TO_INT64_IN_MEM:
7626   case X86::FP64_TO_INT16_IN_MEM:
7627   case X86::FP64_TO_INT32_IN_MEM:
7628   case X86::FP64_TO_INT64_IN_MEM:
7629   case X86::FP80_TO_INT16_IN_MEM:
7630   case X86::FP80_TO_INT32_IN_MEM:
7631   case X86::FP80_TO_INT64_IN_MEM: {
7632     // Change the floating point control register to use "round towards zero"
7633     // mode when truncating to an integer value.
7634     MachineFunction *F = BB->getParent();
7635     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7636     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7637
7638     // Load the old value of the high byte of the control word...
7639     unsigned OldCW =
7640       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7641     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7642                       CWFrameIdx);
7643
7644     // Set the high part to be round to zero...
7645     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7646       .addImm(0xC7F);
7647
7648     // Reload the modified control word now...
7649     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7650
7651     // Restore the memory image of control word to original value
7652     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7653       .addReg(OldCW);
7654
7655     // Get the X86 opcode to use.
7656     unsigned Opc;
7657     switch (MI->getOpcode()) {
7658     default: llvm_unreachable("illegal opcode!");
7659     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7660     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7661     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7662     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7663     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7664     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7665     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7666     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7667     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7668     }
7669
7670     X86AddressMode AM;
7671     MachineOperand &Op = MI->getOperand(0);
7672     if (Op.isReg()) {
7673       AM.BaseType = X86AddressMode::RegBase;
7674       AM.Base.Reg = Op.getReg();
7675     } else {
7676       AM.BaseType = X86AddressMode::FrameIndexBase;
7677       AM.Base.FrameIndex = Op.getIndex();
7678     }
7679     Op = MI->getOperand(1);
7680     if (Op.isImm())
7681       AM.Scale = Op.getImm();
7682     Op = MI->getOperand(2);
7683     if (Op.isImm())
7684       AM.IndexReg = Op.getImm();
7685     Op = MI->getOperand(3);
7686     if (Op.isGlobal()) {
7687       AM.GV = Op.getGlobal();
7688     } else {
7689       AM.Disp = Op.getImm();
7690     }
7691     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7692                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7693
7694     // Reload the original control word now.
7695     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7696
7697     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7698     return BB;
7699   }
7700   case X86::ATOMAND32:
7701     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7702                                                X86::AND32ri, X86::MOV32rm,
7703                                                X86::LCMPXCHG32, X86::MOV32rr,
7704                                                X86::NOT32r, X86::EAX,
7705                                                X86::GR32RegisterClass);
7706   case X86::ATOMOR32:
7707     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7708                                                X86::OR32ri, X86::MOV32rm,
7709                                                X86::LCMPXCHG32, X86::MOV32rr,
7710                                                X86::NOT32r, X86::EAX,
7711                                                X86::GR32RegisterClass);
7712   case X86::ATOMXOR32:
7713     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7714                                                X86::XOR32ri, X86::MOV32rm,
7715                                                X86::LCMPXCHG32, X86::MOV32rr,
7716                                                X86::NOT32r, X86::EAX,
7717                                                X86::GR32RegisterClass);
7718   case X86::ATOMNAND32:
7719     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7720                                                X86::AND32ri, X86::MOV32rm,
7721                                                X86::LCMPXCHG32, X86::MOV32rr,
7722                                                X86::NOT32r, X86::EAX,
7723                                                X86::GR32RegisterClass, true);
7724   case X86::ATOMMIN32:
7725     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7726   case X86::ATOMMAX32:
7727     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7728   case X86::ATOMUMIN32:
7729     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7730   case X86::ATOMUMAX32:
7731     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7732
7733   case X86::ATOMAND16:
7734     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7735                                                X86::AND16ri, X86::MOV16rm,
7736                                                X86::LCMPXCHG16, X86::MOV16rr,
7737                                                X86::NOT16r, X86::AX,
7738                                                X86::GR16RegisterClass);
7739   case X86::ATOMOR16:
7740     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7741                                                X86::OR16ri, X86::MOV16rm,
7742                                                X86::LCMPXCHG16, X86::MOV16rr,
7743                                                X86::NOT16r, X86::AX,
7744                                                X86::GR16RegisterClass);
7745   case X86::ATOMXOR16:
7746     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7747                                                X86::XOR16ri, X86::MOV16rm,
7748                                                X86::LCMPXCHG16, X86::MOV16rr,
7749                                                X86::NOT16r, X86::AX,
7750                                                X86::GR16RegisterClass);
7751   case X86::ATOMNAND16:
7752     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7753                                                X86::AND16ri, X86::MOV16rm,
7754                                                X86::LCMPXCHG16, X86::MOV16rr,
7755                                                X86::NOT16r, X86::AX,
7756                                                X86::GR16RegisterClass, true);
7757   case X86::ATOMMIN16:
7758     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7759   case X86::ATOMMAX16:
7760     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7761   case X86::ATOMUMIN16:
7762     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7763   case X86::ATOMUMAX16:
7764     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7765
7766   case X86::ATOMAND8:
7767     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7768                                                X86::AND8ri, X86::MOV8rm,
7769                                                X86::LCMPXCHG8, X86::MOV8rr,
7770                                                X86::NOT8r, X86::AL,
7771                                                X86::GR8RegisterClass);
7772   case X86::ATOMOR8:
7773     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7774                                                X86::OR8ri, X86::MOV8rm,
7775                                                X86::LCMPXCHG8, X86::MOV8rr,
7776                                                X86::NOT8r, X86::AL,
7777                                                X86::GR8RegisterClass);
7778   case X86::ATOMXOR8:
7779     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7780                                                X86::XOR8ri, X86::MOV8rm,
7781                                                X86::LCMPXCHG8, X86::MOV8rr,
7782                                                X86::NOT8r, X86::AL,
7783                                                X86::GR8RegisterClass);
7784   case X86::ATOMNAND8:
7785     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7786                                                X86::AND8ri, X86::MOV8rm,
7787                                                X86::LCMPXCHG8, X86::MOV8rr,
7788                                                X86::NOT8r, X86::AL,
7789                                                X86::GR8RegisterClass, true);
7790   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7791   // This group is for 64-bit host.
7792   case X86::ATOMAND64:
7793     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7794                                                X86::AND64ri32, X86::MOV64rm,
7795                                                X86::LCMPXCHG64, X86::MOV64rr,
7796                                                X86::NOT64r, X86::RAX,
7797                                                X86::GR64RegisterClass);
7798   case X86::ATOMOR64:
7799     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7800                                                X86::OR64ri32, X86::MOV64rm,
7801                                                X86::LCMPXCHG64, X86::MOV64rr,
7802                                                X86::NOT64r, X86::RAX,
7803                                                X86::GR64RegisterClass);
7804   case X86::ATOMXOR64:
7805     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7806                                                X86::XOR64ri32, X86::MOV64rm,
7807                                                X86::LCMPXCHG64, X86::MOV64rr,
7808                                                X86::NOT64r, X86::RAX,
7809                                                X86::GR64RegisterClass);
7810   case X86::ATOMNAND64:
7811     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7812                                                X86::AND64ri32, X86::MOV64rm,
7813                                                X86::LCMPXCHG64, X86::MOV64rr,
7814                                                X86::NOT64r, X86::RAX,
7815                                                X86::GR64RegisterClass, true);
7816   case X86::ATOMMIN64:
7817     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7818   case X86::ATOMMAX64:
7819     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7820   case X86::ATOMUMIN64:
7821     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7822   case X86::ATOMUMAX64:
7823     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7824
7825   // This group does 64-bit operations on a 32-bit host.
7826   case X86::ATOMAND6432:
7827     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7828                                                X86::AND32rr, X86::AND32rr,
7829                                                X86::AND32ri, X86::AND32ri,
7830                                                false);
7831   case X86::ATOMOR6432:
7832     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7833                                                X86::OR32rr, X86::OR32rr,
7834                                                X86::OR32ri, X86::OR32ri,
7835                                                false);
7836   case X86::ATOMXOR6432:
7837     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7838                                                X86::XOR32rr, X86::XOR32rr,
7839                                                X86::XOR32ri, X86::XOR32ri,
7840                                                false);
7841   case X86::ATOMNAND6432:
7842     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7843                                                X86::AND32rr, X86::AND32rr,
7844                                                X86::AND32ri, X86::AND32ri,
7845                                                true);
7846   case X86::ATOMADD6432:
7847     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7848                                                X86::ADD32rr, X86::ADC32rr,
7849                                                X86::ADD32ri, X86::ADC32ri,
7850                                                false);
7851   case X86::ATOMSUB6432:
7852     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7853                                                X86::SUB32rr, X86::SBB32rr,
7854                                                X86::SUB32ri, X86::SBB32ri,
7855                                                false);
7856   case X86::ATOMSWAP6432:
7857     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7858                                                X86::MOV32rr, X86::MOV32rr,
7859                                                X86::MOV32ri, X86::MOV32ri,
7860                                                false);
7861   }
7862 }
7863
7864 //===----------------------------------------------------------------------===//
7865 //                           X86 Optimization Hooks
7866 //===----------------------------------------------------------------------===//
7867
7868 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7869                                                        const APInt &Mask,
7870                                                        APInt &KnownZero,
7871                                                        APInt &KnownOne,
7872                                                        const SelectionDAG &DAG,
7873                                                        unsigned Depth) const {
7874   unsigned Opc = Op.getOpcode();
7875   assert((Opc >= ISD::BUILTIN_OP_END ||
7876           Opc == ISD::INTRINSIC_WO_CHAIN ||
7877           Opc == ISD::INTRINSIC_W_CHAIN ||
7878           Opc == ISD::INTRINSIC_VOID) &&
7879          "Should use MaskedValueIsZero if you don't know whether Op"
7880          " is a target node!");
7881
7882   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7883   switch (Opc) {
7884   default: break;
7885   case X86ISD::ADD:
7886   case X86ISD::SUB:
7887   case X86ISD::SMUL:
7888   case X86ISD::UMUL:
7889   case X86ISD::INC:
7890   case X86ISD::DEC:
7891     // These nodes' second result is a boolean.
7892     if (Op.getResNo() == 0)
7893       break;
7894     // Fallthrough
7895   case X86ISD::SETCC:
7896     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7897                                        Mask.getBitWidth() - 1);
7898     break;
7899   }
7900 }
7901
7902 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7903 /// node is a GlobalAddress + offset.
7904 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7905                                        GlobalValue* &GA, int64_t &Offset) const{
7906   if (N->getOpcode() == X86ISD::Wrapper) {
7907     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7908       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7909       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7910       return true;
7911     }
7912   }
7913   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7914 }
7915
7916 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7917                                const TargetLowering &TLI) {
7918   GlobalValue *GV;
7919   int64_t Offset = 0;
7920   if (TLI.isGAPlusOffset(Base, GV, Offset))
7921     return (GV->getAlignment() >= N && (Offset % N) == 0);
7922   // DAG combine handles the stack object case.
7923   return false;
7924 }
7925
7926 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
7927                                      MVT EVT, LoadSDNode *&LDBase,
7928                                      unsigned &LastLoadedElt,
7929                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7930                                      const TargetLowering &TLI) {
7931   LDBase = NULL;
7932   LastLoadedElt = -1U;
7933   for (unsigned i = 0; i < NumElems; ++i) {
7934     if (N->getMaskElt(i) < 0) {
7935       if (!LDBase)
7936         return false;
7937       continue;
7938     }
7939
7940     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7941     if (!Elt.getNode() ||
7942         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7943       return false;
7944     if (!LDBase) {
7945       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
7946         return false;
7947       LDBase = cast<LoadSDNode>(Elt.getNode());
7948       LastLoadedElt = i;
7949       continue;
7950     }
7951     if (Elt.getOpcode() == ISD::UNDEF)
7952       continue;
7953
7954     LoadSDNode *LD = cast<LoadSDNode>(Elt);
7955     if (!TLI.isConsecutiveLoad(LD, LDBase, EVT.getSizeInBits()/8, i, MFI))
7956       return false;
7957     LastLoadedElt = i;
7958   }
7959   return true;
7960 }
7961
7962 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7963 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7964 /// if the load addresses are consecutive, non-overlapping, and in the right
7965 /// order.  In the case of v2i64, it will see if it can rewrite the
7966 /// shuffle to be an appropriate build vector so it can take advantage of
7967 // performBuildVectorCombine.
7968 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7969                                      const TargetLowering &TLI) {
7970   DebugLoc dl = N->getDebugLoc();
7971   MVT VT = N->getValueType(0);
7972   MVT EVT = VT.getVectorElementType();
7973   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
7974   unsigned NumElems = VT.getVectorNumElements();
7975
7976   if (VT.getSizeInBits() != 128)
7977     return SDValue();
7978
7979   // Try to combine a vector_shuffle into a 128-bit load.
7980   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7981   LoadSDNode *LD = NULL;
7982   unsigned LastLoadedElt;
7983   if (!EltsFromConsecutiveLoads(SVN, NumElems, EVT, LD, LastLoadedElt, DAG,
7984                                 MFI, TLI))
7985     return SDValue();
7986
7987   if (LastLoadedElt == NumElems - 1) {
7988     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
7989       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7990                          LD->getSrcValue(), LD->getSrcValueOffset(),
7991                          LD->isVolatile());
7992     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7993                        LD->getSrcValue(), LD->getSrcValueOffset(),
7994                        LD->isVolatile(), LD->getAlignment());
7995   } else if (NumElems == 4 && LastLoadedElt == 1) {
7996     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
7997     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
7998     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
7999     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8000   }
8001   return SDValue();
8002 }
8003
8004 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8005 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8006                                     const X86Subtarget *Subtarget) {
8007   DebugLoc DL = N->getDebugLoc();
8008   SDValue Cond = N->getOperand(0);
8009   // Get the LHS/RHS of the select.
8010   SDValue LHS = N->getOperand(1);
8011   SDValue RHS = N->getOperand(2);
8012
8013   // If we have SSE[12] support, try to form min/max nodes.
8014   if (Subtarget->hasSSE2() &&
8015       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8016       Cond.getOpcode() == ISD::SETCC) {
8017     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8018
8019     unsigned Opcode = 0;
8020     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8021       switch (CC) {
8022       default: break;
8023       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
8024       case ISD::SETULE:
8025       case ISD::SETLE:
8026         if (!UnsafeFPMath) break;
8027         // FALL THROUGH.
8028       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
8029       case ISD::SETLT:
8030         Opcode = X86ISD::FMIN;
8031         break;
8032
8033       case ISD::SETOGT: // (X > Y) ? X : Y -> max
8034       case ISD::SETUGT:
8035       case ISD::SETGT:
8036         if (!UnsafeFPMath) break;
8037         // FALL THROUGH.
8038       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
8039       case ISD::SETGE:
8040         Opcode = X86ISD::FMAX;
8041         break;
8042       }
8043     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8044       switch (CC) {
8045       default: break;
8046       case ISD::SETOGT: // (X > Y) ? Y : X -> min
8047       case ISD::SETUGT:
8048       case ISD::SETGT:
8049         if (!UnsafeFPMath) break;
8050         // FALL THROUGH.
8051       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
8052       case ISD::SETGE:
8053         Opcode = X86ISD::FMIN;
8054         break;
8055
8056       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
8057       case ISD::SETULE:
8058       case ISD::SETLE:
8059         if (!UnsafeFPMath) break;
8060         // FALL THROUGH.
8061       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
8062       case ISD::SETLT:
8063         Opcode = X86ISD::FMAX;
8064         break;
8065       }
8066     }
8067
8068     if (Opcode)
8069       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8070   }
8071
8072   // If this is a select between two integer constants, try to do some
8073   // optimizations.
8074   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8075     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8076       // Don't do this for crazy integer types.
8077       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8078         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8079         // so that TrueC (the true value) is larger than FalseC.
8080         bool NeedsCondInvert = false;
8081
8082         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8083             // Efficiently invertible.
8084             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8085              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8086               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8087           NeedsCondInvert = true;
8088           std::swap(TrueC, FalseC);
8089         }
8090
8091         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8092         if (FalseC->getAPIntValue() == 0 &&
8093             TrueC->getAPIntValue().isPowerOf2()) {
8094           if (NeedsCondInvert) // Invert the condition if needed.
8095             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8096                                DAG.getConstant(1, Cond.getValueType()));
8097
8098           // Zero extend the condition if needed.
8099           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8100
8101           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8102           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8103                              DAG.getConstant(ShAmt, MVT::i8));
8104         }
8105
8106         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8107         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8108           if (NeedsCondInvert) // Invert the condition if needed.
8109             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8110                                DAG.getConstant(1, Cond.getValueType()));
8111
8112           // Zero extend the condition if needed.
8113           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8114                              FalseC->getValueType(0), Cond);
8115           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8116                              SDValue(FalseC, 0));
8117         }
8118
8119         // Optimize cases that will turn into an LEA instruction.  This requires
8120         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8121         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8122           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8123           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8124
8125           bool isFastMultiplier = false;
8126           if (Diff < 10) {
8127             switch ((unsigned char)Diff) {
8128               default: break;
8129               case 1:  // result = add base, cond
8130               case 2:  // result = lea base(    , cond*2)
8131               case 3:  // result = lea base(cond, cond*2)
8132               case 4:  // result = lea base(    , cond*4)
8133               case 5:  // result = lea base(cond, cond*4)
8134               case 8:  // result = lea base(    , cond*8)
8135               case 9:  // result = lea base(cond, cond*8)
8136                 isFastMultiplier = true;
8137                 break;
8138             }
8139           }
8140
8141           if (isFastMultiplier) {
8142             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8143             if (NeedsCondInvert) // Invert the condition if needed.
8144               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8145                                  DAG.getConstant(1, Cond.getValueType()));
8146
8147             // Zero extend the condition if needed.
8148             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8149                                Cond);
8150             // Scale the condition by the difference.
8151             if (Diff != 1)
8152               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8153                                  DAG.getConstant(Diff, Cond.getValueType()));
8154
8155             // Add the base if non-zero.
8156             if (FalseC->getAPIntValue() != 0)
8157               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8158                                  SDValue(FalseC, 0));
8159             return Cond;
8160           }
8161         }
8162       }
8163   }
8164
8165   return SDValue();
8166 }
8167
8168 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8169 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8170                                   TargetLowering::DAGCombinerInfo &DCI) {
8171   DebugLoc DL = N->getDebugLoc();
8172
8173   // If the flag operand isn't dead, don't touch this CMOV.
8174   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8175     return SDValue();
8176
8177   // If this is a select between two integer constants, try to do some
8178   // optimizations.  Note that the operands are ordered the opposite of SELECT
8179   // operands.
8180   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8181     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8182       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8183       // larger than FalseC (the false value).
8184       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8185
8186       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8187         CC = X86::GetOppositeBranchCondition(CC);
8188         std::swap(TrueC, FalseC);
8189       }
8190
8191       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8192       // This is efficient for any integer data type (including i8/i16) and
8193       // shift amount.
8194       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8195         SDValue Cond = N->getOperand(3);
8196         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8197                            DAG.getConstant(CC, MVT::i8), Cond);
8198
8199         // Zero extend the condition if needed.
8200         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8201
8202         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8203         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8204                            DAG.getConstant(ShAmt, MVT::i8));
8205         if (N->getNumValues() == 2)  // Dead flag value?
8206           return DCI.CombineTo(N, Cond, SDValue());
8207         return Cond;
8208       }
8209
8210       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8211       // for any integer data type, including i8/i16.
8212       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8213         SDValue Cond = N->getOperand(3);
8214         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8215                            DAG.getConstant(CC, MVT::i8), Cond);
8216
8217         // Zero extend the condition if needed.
8218         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8219                            FalseC->getValueType(0), Cond);
8220         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8221                            SDValue(FalseC, 0));
8222
8223         if (N->getNumValues() == 2)  // Dead flag value?
8224           return DCI.CombineTo(N, Cond, SDValue());
8225         return Cond;
8226       }
8227
8228       // Optimize cases that will turn into an LEA instruction.  This requires
8229       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8230       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8231         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8232         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8233
8234         bool isFastMultiplier = false;
8235         if (Diff < 10) {
8236           switch ((unsigned char)Diff) {
8237           default: break;
8238           case 1:  // result = add base, cond
8239           case 2:  // result = lea base(    , cond*2)
8240           case 3:  // result = lea base(cond, cond*2)
8241           case 4:  // result = lea base(    , cond*4)
8242           case 5:  // result = lea base(cond, cond*4)
8243           case 8:  // result = lea base(    , cond*8)
8244           case 9:  // result = lea base(cond, cond*8)
8245             isFastMultiplier = true;
8246             break;
8247           }
8248         }
8249
8250         if (isFastMultiplier) {
8251           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8252           SDValue Cond = N->getOperand(3);
8253           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8254                              DAG.getConstant(CC, MVT::i8), Cond);
8255           // Zero extend the condition if needed.
8256           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8257                              Cond);
8258           // Scale the condition by the difference.
8259           if (Diff != 1)
8260             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8261                                DAG.getConstant(Diff, Cond.getValueType()));
8262
8263           // Add the base if non-zero.
8264           if (FalseC->getAPIntValue() != 0)
8265             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8266                                SDValue(FalseC, 0));
8267           if (N->getNumValues() == 2)  // Dead flag value?
8268             return DCI.CombineTo(N, Cond, SDValue());
8269           return Cond;
8270         }
8271       }
8272     }
8273   }
8274   return SDValue();
8275 }
8276
8277
8278 /// PerformMulCombine - Optimize a single multiply with constant into two
8279 /// in order to implement it with two cheaper instructions, e.g.
8280 /// LEA + SHL, LEA + LEA.
8281 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8282                                  TargetLowering::DAGCombinerInfo &DCI) {
8283   if (DAG.getMachineFunction().
8284       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8285     return SDValue();
8286
8287   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8288     return SDValue();
8289
8290   MVT VT = N->getValueType(0);
8291   if (VT != MVT::i64)
8292     return SDValue();
8293
8294   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8295   if (!C)
8296     return SDValue();
8297   uint64_t MulAmt = C->getZExtValue();
8298   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8299     return SDValue();
8300
8301   uint64_t MulAmt1 = 0;
8302   uint64_t MulAmt2 = 0;
8303   if ((MulAmt % 9) == 0) {
8304     MulAmt1 = 9;
8305     MulAmt2 = MulAmt / 9;
8306   } else if ((MulAmt % 5) == 0) {
8307     MulAmt1 = 5;
8308     MulAmt2 = MulAmt / 5;
8309   } else if ((MulAmt % 3) == 0) {
8310     MulAmt1 = 3;
8311     MulAmt2 = MulAmt / 3;
8312   }
8313   if (MulAmt2 &&
8314       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8315     DebugLoc DL = N->getDebugLoc();
8316
8317     if (isPowerOf2_64(MulAmt2) &&
8318         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8319       // If second multiplifer is pow2, issue it first. We want the multiply by
8320       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8321       // is an add.
8322       std::swap(MulAmt1, MulAmt2);
8323
8324     SDValue NewMul;
8325     if (isPowerOf2_64(MulAmt1))
8326       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8327                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8328     else
8329       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8330                            DAG.getConstant(MulAmt1, VT));
8331
8332     if (isPowerOf2_64(MulAmt2))
8333       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8334                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8335     else
8336       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8337                            DAG.getConstant(MulAmt2, VT));
8338
8339     // Do not add new nodes to DAG combiner worklist.
8340     DCI.CombineTo(N, NewMul, false);
8341   }
8342   return SDValue();
8343 }
8344
8345
8346 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8347 ///                       when possible.
8348 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8349                                    const X86Subtarget *Subtarget) {
8350   // On X86 with SSE2 support, we can transform this to a vector shift if
8351   // all elements are shifted by the same amount.  We can't do this in legalize
8352   // because the a constant vector is typically transformed to a constant pool
8353   // so we have no knowledge of the shift amount.
8354   if (!Subtarget->hasSSE2())
8355     return SDValue();
8356
8357   MVT VT = N->getValueType(0);
8358   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8359     return SDValue();
8360
8361   SDValue ShAmtOp = N->getOperand(1);
8362   MVT EltVT = VT.getVectorElementType();
8363   DebugLoc DL = N->getDebugLoc();
8364   SDValue BaseShAmt;
8365   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8366     unsigned NumElts = VT.getVectorNumElements();
8367     unsigned i = 0;
8368     for (; i != NumElts; ++i) {
8369       SDValue Arg = ShAmtOp.getOperand(i);
8370       if (Arg.getOpcode() == ISD::UNDEF) continue;
8371       BaseShAmt = Arg;
8372       break;
8373     }
8374     for (; i != NumElts; ++i) {
8375       SDValue Arg = ShAmtOp.getOperand(i);
8376       if (Arg.getOpcode() == ISD::UNDEF) continue;
8377       if (Arg != BaseShAmt) {
8378         return SDValue();
8379       }
8380     }
8381   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8382              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8383     BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8384                             DAG.getIntPtrConstant(0));
8385   } else
8386     return SDValue();
8387
8388   if (EltVT.bitsGT(MVT::i32))
8389     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8390   else if (EltVT.bitsLT(MVT::i32))
8391     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, BaseShAmt);
8392
8393   // The shift amount is identical so we can do a vector shift.
8394   SDValue  ValOp = N->getOperand(0);
8395   switch (N->getOpcode()) {
8396   default:
8397     llvm_unreachable("Unknown shift opcode!");
8398     break;
8399   case ISD::SHL:
8400     if (VT == MVT::v2i64)
8401       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8402                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8403                          ValOp, BaseShAmt);
8404     if (VT == MVT::v4i32)
8405       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8406                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8407                          ValOp, BaseShAmt);
8408     if (VT == MVT::v8i16)
8409       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8410                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8411                          ValOp, BaseShAmt);
8412     break;
8413   case ISD::SRA:
8414     if (VT == MVT::v4i32)
8415       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8416                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8417                          ValOp, BaseShAmt);
8418     if (VT == MVT::v8i16)
8419       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8420                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8421                          ValOp, BaseShAmt);
8422     break;
8423   case ISD::SRL:
8424     if (VT == MVT::v2i64)
8425       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8426                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8427                          ValOp, BaseShAmt);
8428     if (VT == MVT::v4i32)
8429       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8430                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8431                          ValOp, BaseShAmt);
8432     if (VT ==  MVT::v8i16)
8433       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8434                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8435                          ValOp, BaseShAmt);
8436     break;
8437   }
8438   return SDValue();
8439 }
8440
8441 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8442 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8443                                    const X86Subtarget *Subtarget) {
8444   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8445   // the FP state in cases where an emms may be missing.
8446   // A preferable solution to the general problem is to figure out the right
8447   // places to insert EMMS.  This qualifies as a quick hack.
8448
8449   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8450   StoreSDNode *St = cast<StoreSDNode>(N);
8451   MVT VT = St->getValue().getValueType();
8452   if (VT.getSizeInBits() != 64)
8453     return SDValue();
8454
8455   const Function *F = DAG.getMachineFunction().getFunction();
8456   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8457   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8458     && Subtarget->hasSSE2();
8459   if ((VT.isVector() ||
8460        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8461       isa<LoadSDNode>(St->getValue()) &&
8462       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8463       St->getChain().hasOneUse() && !St->isVolatile()) {
8464     SDNode* LdVal = St->getValue().getNode();
8465     LoadSDNode *Ld = 0;
8466     int TokenFactorIndex = -1;
8467     SmallVector<SDValue, 8> Ops;
8468     SDNode* ChainVal = St->getChain().getNode();
8469     // Must be a store of a load.  We currently handle two cases:  the load
8470     // is a direct child, and it's under an intervening TokenFactor.  It is
8471     // possible to dig deeper under nested TokenFactors.
8472     if (ChainVal == LdVal)
8473       Ld = cast<LoadSDNode>(St->getChain());
8474     else if (St->getValue().hasOneUse() &&
8475              ChainVal->getOpcode() == ISD::TokenFactor) {
8476       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8477         if (ChainVal->getOperand(i).getNode() == LdVal) {
8478           TokenFactorIndex = i;
8479           Ld = cast<LoadSDNode>(St->getValue());
8480         } else
8481           Ops.push_back(ChainVal->getOperand(i));
8482       }
8483     }
8484
8485     if (!Ld || !ISD::isNormalLoad(Ld))
8486       return SDValue();
8487
8488     // If this is not the MMX case, i.e. we are just turning i64 load/store
8489     // into f64 load/store, avoid the transformation if there are multiple
8490     // uses of the loaded value.
8491     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8492       return SDValue();
8493
8494     DebugLoc LdDL = Ld->getDebugLoc();
8495     DebugLoc StDL = N->getDebugLoc();
8496     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8497     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8498     // pair instead.
8499     if (Subtarget->is64Bit() || F64IsLegal) {
8500       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8501       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8502                                   Ld->getBasePtr(), Ld->getSrcValue(),
8503                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8504                                   Ld->getAlignment());
8505       SDValue NewChain = NewLd.getValue(1);
8506       if (TokenFactorIndex != -1) {
8507         Ops.push_back(NewChain);
8508         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8509                                Ops.size());
8510       }
8511       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8512                           St->getSrcValue(), St->getSrcValueOffset(),
8513                           St->isVolatile(), St->getAlignment());
8514     }
8515
8516     // Otherwise, lower to two pairs of 32-bit loads / stores.
8517     SDValue LoAddr = Ld->getBasePtr();
8518     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8519                                  DAG.getConstant(4, MVT::i32));
8520
8521     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8522                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8523                                Ld->isVolatile(), Ld->getAlignment());
8524     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8525                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8526                                Ld->isVolatile(),
8527                                MinAlign(Ld->getAlignment(), 4));
8528
8529     SDValue NewChain = LoLd.getValue(1);
8530     if (TokenFactorIndex != -1) {
8531       Ops.push_back(LoLd);
8532       Ops.push_back(HiLd);
8533       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8534                              Ops.size());
8535     }
8536
8537     LoAddr = St->getBasePtr();
8538     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8539                          DAG.getConstant(4, MVT::i32));
8540
8541     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8542                                 St->getSrcValue(), St->getSrcValueOffset(),
8543                                 St->isVolatile(), St->getAlignment());
8544     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8545                                 St->getSrcValue(),
8546                                 St->getSrcValueOffset() + 4,
8547                                 St->isVolatile(),
8548                                 MinAlign(St->getAlignment(), 4));
8549     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8550   }
8551   return SDValue();
8552 }
8553
8554 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8555 /// X86ISD::FXOR nodes.
8556 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8557   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8558   // F[X]OR(0.0, x) -> x
8559   // F[X]OR(x, 0.0) -> x
8560   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8561     if (C->getValueAPF().isPosZero())
8562       return N->getOperand(1);
8563   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8564     if (C->getValueAPF().isPosZero())
8565       return N->getOperand(0);
8566   return SDValue();
8567 }
8568
8569 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8570 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8571   // FAND(0.0, x) -> 0.0
8572   // FAND(x, 0.0) -> 0.0
8573   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8574     if (C->getValueAPF().isPosZero())
8575       return N->getOperand(0);
8576   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8577     if (C->getValueAPF().isPosZero())
8578       return N->getOperand(1);
8579   return SDValue();
8580 }
8581
8582 static SDValue PerformBTCombine(SDNode *N,
8583                                 SelectionDAG &DAG,
8584                                 TargetLowering::DAGCombinerInfo &DCI) {
8585   // BT ignores high bits in the bit index operand.
8586   SDValue Op1 = N->getOperand(1);
8587   if (Op1.hasOneUse()) {
8588     unsigned BitWidth = Op1.getValueSizeInBits();
8589     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8590     APInt KnownZero, KnownOne;
8591     TargetLowering::TargetLoweringOpt TLO(DAG);
8592     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8593     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8594         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8595       DCI.CommitTargetLoweringOpt(TLO);
8596   }
8597   return SDValue();
8598 }
8599
8600 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
8601   SDValue Op = N->getOperand(0);
8602   if (Op.getOpcode() == ISD::BIT_CONVERT)
8603     Op = Op.getOperand(0);
8604   MVT VT = N->getValueType(0), OpVT = Op.getValueType();
8605   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
8606       VT.getVectorElementType().getSizeInBits() ==
8607       OpVT.getVectorElementType().getSizeInBits()) {
8608     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
8609   }
8610   return SDValue();
8611 }
8612
8613 // On X86 and X86-64, atomic operations are lowered to locked instructions.
8614 // Locked instructions, in turn, have implicit fence semantics (all memory
8615 // operations are flushed before issuing the locked instruction, and the
8616 // are not buffered), so we can fold away the common pattern of
8617 // fence-atomic-fence.
8618 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
8619   SDValue atomic = N->getOperand(0);
8620   switch (atomic.getOpcode()) {
8621     case ISD::ATOMIC_CMP_SWAP:
8622     case ISD::ATOMIC_SWAP:
8623     case ISD::ATOMIC_LOAD_ADD:
8624     case ISD::ATOMIC_LOAD_SUB:
8625     case ISD::ATOMIC_LOAD_AND:
8626     case ISD::ATOMIC_LOAD_OR:
8627     case ISD::ATOMIC_LOAD_XOR:
8628     case ISD::ATOMIC_LOAD_NAND:
8629     case ISD::ATOMIC_LOAD_MIN:
8630     case ISD::ATOMIC_LOAD_MAX:
8631     case ISD::ATOMIC_LOAD_UMIN:
8632     case ISD::ATOMIC_LOAD_UMAX:
8633       break;
8634     default:
8635       return SDValue();
8636   }
8637
8638   SDValue fence = atomic.getOperand(0);
8639   if (fence.getOpcode() != ISD::MEMBARRIER)
8640     return SDValue();
8641
8642   switch (atomic.getOpcode()) {
8643     case ISD::ATOMIC_CMP_SWAP:
8644       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8645                                     atomic.getOperand(1), atomic.getOperand(2),
8646                                     atomic.getOperand(3));
8647     case ISD::ATOMIC_SWAP:
8648     case ISD::ATOMIC_LOAD_ADD:
8649     case ISD::ATOMIC_LOAD_SUB:
8650     case ISD::ATOMIC_LOAD_AND:
8651     case ISD::ATOMIC_LOAD_OR:
8652     case ISD::ATOMIC_LOAD_XOR:
8653     case ISD::ATOMIC_LOAD_NAND:
8654     case ISD::ATOMIC_LOAD_MIN:
8655     case ISD::ATOMIC_LOAD_MAX:
8656     case ISD::ATOMIC_LOAD_UMIN:
8657     case ISD::ATOMIC_LOAD_UMAX:
8658       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8659                                     atomic.getOperand(1), atomic.getOperand(2));
8660     default:
8661       return SDValue();
8662   }
8663 }
8664
8665 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8666                                              DAGCombinerInfo &DCI) const {
8667   SelectionDAG &DAG = DCI.DAG;
8668   switch (N->getOpcode()) {
8669   default: break;
8670   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8671   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8672   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
8673   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
8674   case ISD::SHL:
8675   case ISD::SRA:
8676   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8677   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8678   case X86ISD::FXOR:
8679   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8680   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8681   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8682   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
8683   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
8684   }
8685
8686   return SDValue();
8687 }
8688
8689 //===----------------------------------------------------------------------===//
8690 //                           X86 Inline Assembly Support
8691 //===----------------------------------------------------------------------===//
8692
8693 static bool LowerToBSwap(CallInst *CI) {
8694   // FIXME: this should verify that we are targetting a 486 or better.  If not,
8695   // we will turn this bswap into something that will be lowered to logical ops
8696   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
8697   // so don't worry about this.
8698
8699   // Verify this is a simple bswap.
8700   if (CI->getNumOperands() != 2 ||
8701       CI->getType() != CI->getOperand(1)->getType() ||
8702       !CI->getType()->isInteger())
8703     return false;
8704
8705   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
8706   if (!Ty || Ty->getBitWidth() % 16 != 0)
8707     return false;
8708
8709   // Okay, we can do this xform, do so now.
8710   const Type *Tys[] = { Ty };
8711   Module *M = CI->getParent()->getParent()->getParent();
8712   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
8713
8714   Value *Op = CI->getOperand(1);
8715   Op = CallInst::Create(Int, Op, CI->getName(), CI);
8716
8717   CI->replaceAllUsesWith(Op);
8718   CI->eraseFromParent();
8719   return true;
8720 }
8721
8722 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
8723   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
8724   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
8725
8726   std::string AsmStr = IA->getAsmString();
8727
8728   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
8729   std::vector<std::string> AsmPieces;
8730   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
8731
8732   switch (AsmPieces.size()) {
8733   default: return false;
8734   case 1:
8735     AsmStr = AsmPieces[0];
8736     AsmPieces.clear();
8737     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
8738
8739     // bswap $0
8740     if (AsmPieces.size() == 2 &&
8741         (AsmPieces[0] == "bswap" ||
8742          AsmPieces[0] == "bswapq" ||
8743          AsmPieces[0] == "bswapl") &&
8744         (AsmPieces[1] == "$0" ||
8745          AsmPieces[1] == "${0:q}")) {
8746       // No need to check constraints, nothing other than the equivalent of
8747       // "=r,0" would be valid here.
8748       return LowerToBSwap(CI);
8749     }
8750     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
8751     if (CI->getType() == Type::Int16Ty &&
8752         AsmPieces.size() == 3 &&
8753         AsmPieces[0] == "rorw" &&
8754         AsmPieces[1] == "$$8," &&
8755         AsmPieces[2] == "${0:w}" &&
8756         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
8757       return LowerToBSwap(CI);
8758     }
8759     break;
8760   case 3:
8761     if (CI->getType() == Type::Int64Ty && Constraints.size() >= 2 &&
8762         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
8763         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
8764       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
8765       std::vector<std::string> Words;
8766       SplitString(AsmPieces[0], Words, " \t");
8767       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
8768         Words.clear();
8769         SplitString(AsmPieces[1], Words, " \t");
8770         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
8771           Words.clear();
8772           SplitString(AsmPieces[2], Words, " \t,");
8773           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
8774               Words[2] == "%edx") {
8775             return LowerToBSwap(CI);
8776           }
8777         }
8778       }
8779     }
8780     break;
8781   }
8782   return false;
8783 }
8784
8785
8786
8787 /// getConstraintType - Given a constraint letter, return the type of
8788 /// constraint it is for this target.
8789 X86TargetLowering::ConstraintType
8790 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8791   if (Constraint.size() == 1) {
8792     switch (Constraint[0]) {
8793     case 'A':
8794       return C_Register;
8795     case 'f':
8796     case 'r':
8797     case 'R':
8798     case 'l':
8799     case 'q':
8800     case 'Q':
8801     case 'x':
8802     case 'y':
8803     case 'Y':
8804       return C_RegisterClass;
8805     case 'e':
8806     case 'Z':
8807       return C_Other;
8808     default:
8809       break;
8810     }
8811   }
8812   return TargetLowering::getConstraintType(Constraint);
8813 }
8814
8815 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8816 /// with another that has more specific requirements based on the type of the
8817 /// corresponding operand.
8818 const char *X86TargetLowering::
8819 LowerXConstraint(MVT ConstraintVT) const {
8820   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8821   // 'f' like normal targets.
8822   if (ConstraintVT.isFloatingPoint()) {
8823     if (Subtarget->hasSSE2())
8824       return "Y";
8825     if (Subtarget->hasSSE1())
8826       return "x";
8827   }
8828
8829   return TargetLowering::LowerXConstraint(ConstraintVT);
8830 }
8831
8832 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8833 /// vector.  If it is invalid, don't add anything to Ops.
8834 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8835                                                      char Constraint,
8836                                                      bool hasMemory,
8837                                                      std::vector<SDValue>&Ops,
8838                                                      SelectionDAG &DAG) const {
8839   SDValue Result(0, 0);
8840
8841   switch (Constraint) {
8842   default: break;
8843   case 'I':
8844     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8845       if (C->getZExtValue() <= 31) {
8846         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8847         break;
8848       }
8849     }
8850     return;
8851   case 'J':
8852     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8853       if (C->getZExtValue() <= 63) {
8854         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8855         break;
8856       }
8857     }
8858     return;
8859   case 'K':
8860     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8861       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
8862         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8863         break;
8864       }
8865     }
8866     return;
8867   case 'N':
8868     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8869       if (C->getZExtValue() <= 255) {
8870         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8871         break;
8872       }
8873     }
8874     return;
8875   case 'e': {
8876     // 32-bit signed value
8877     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8878       const ConstantInt *CI = C->getConstantIntValue();
8879       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8880         // Widen to 64 bits here to get it sign extended.
8881         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8882         break;
8883       }
8884     // FIXME gcc accepts some relocatable values here too, but only in certain
8885     // memory models; it's complicated.
8886     }
8887     return;
8888   }
8889   case 'Z': {
8890     // 32-bit unsigned value
8891     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8892       const ConstantInt *CI = C->getConstantIntValue();
8893       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8894         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8895         break;
8896       }
8897     }
8898     // FIXME gcc accepts some relocatable values here too, but only in certain
8899     // memory models; it's complicated.
8900     return;
8901   }
8902   case 'i': {
8903     // Literal immediates are always ok.
8904     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8905       // Widen to 64 bits here to get it sign extended.
8906       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8907       break;
8908     }
8909
8910     // If we are in non-pic codegen mode, we allow the address of a global (with
8911     // an optional displacement) to be used with 'i'.
8912     GlobalAddressSDNode *GA = 0;
8913     int64_t Offset = 0;
8914
8915     // Match either (GA), (GA+C), (GA+C1+C2), etc.
8916     while (1) {
8917       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
8918         Offset += GA->getOffset();
8919         break;
8920       } else if (Op.getOpcode() == ISD::ADD) {
8921         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8922           Offset += C->getZExtValue();
8923           Op = Op.getOperand(0);
8924           continue;
8925         }
8926       } else if (Op.getOpcode() == ISD::SUB) {
8927         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8928           Offset += -C->getZExtValue();
8929           Op = Op.getOperand(0);
8930           continue;
8931         }
8932       }
8933
8934       // Otherwise, this isn't something we can handle, reject it.
8935       return;
8936     }
8937
8938     GlobalValue *GV = GA->getGlobal();
8939     // If we require an extra load to get this address, as in PIC mode, we
8940     // can't accept it.
8941     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
8942                                                         getTargetMachine())))
8943       return;
8944
8945     if (hasMemory)
8946       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
8947     else
8948       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
8949     Result = Op;
8950     break;
8951   }
8952   }
8953
8954   if (Result.getNode()) {
8955     Ops.push_back(Result);
8956     return;
8957   }
8958   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8959                                                       Ops, DAG);
8960 }
8961
8962 std::vector<unsigned> X86TargetLowering::
8963 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8964                                   MVT VT) const {
8965   if (Constraint.size() == 1) {
8966     // FIXME: not handling fp-stack yet!
8967     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8968     default: break;  // Unknown constraint letter
8969     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
8970       if (Subtarget->is64Bit()) {
8971         if (VT == MVT::i32)
8972           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
8973                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
8974                                        X86::R10D,X86::R11D,X86::R12D,
8975                                        X86::R13D,X86::R14D,X86::R15D,
8976                                        X86::EBP, X86::ESP, 0);
8977         else if (VT == MVT::i16)
8978           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
8979                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
8980                                        X86::R10W,X86::R11W,X86::R12W,
8981                                        X86::R13W,X86::R14W,X86::R15W,
8982                                        X86::BP,  X86::SP, 0);
8983         else if (VT == MVT::i8)
8984           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
8985                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
8986                                        X86::R10B,X86::R11B,X86::R12B,
8987                                        X86::R13B,X86::R14B,X86::R15B,
8988                                        X86::BPL, X86::SPL, 0);
8989
8990         else if (VT == MVT::i64)
8991           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
8992                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
8993                                        X86::R10, X86::R11, X86::R12,
8994                                        X86::R13, X86::R14, X86::R15,
8995                                        X86::RBP, X86::RSP, 0);
8996
8997         break;
8998       }
8999       // 32-bit fallthrough
9000     case 'Q':   // Q_REGS
9001       if (VT == MVT::i32)
9002         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9003       else if (VT == MVT::i16)
9004         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9005       else if (VT == MVT::i8)
9006         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9007       else if (VT == MVT::i64)
9008         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9009       break;
9010     }
9011   }
9012
9013   return std::vector<unsigned>();
9014 }
9015
9016 std::pair<unsigned, const TargetRegisterClass*>
9017 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9018                                                 MVT VT) const {
9019   // First, see if this is a constraint that directly corresponds to an LLVM
9020   // register class.
9021   if (Constraint.size() == 1) {
9022     // GCC Constraint Letters
9023     switch (Constraint[0]) {
9024     default: break;
9025     case 'r':   // GENERAL_REGS
9026     case 'R':   // LEGACY_REGS
9027     case 'l':   // INDEX_REGS
9028       if (VT == MVT::i8)
9029         return std::make_pair(0U, X86::GR8RegisterClass);
9030       if (VT == MVT::i16)
9031         return std::make_pair(0U, X86::GR16RegisterClass);
9032       if (VT == MVT::i32 || !Subtarget->is64Bit())
9033         return std::make_pair(0U, X86::GR32RegisterClass);
9034       return std::make_pair(0U, X86::GR64RegisterClass);
9035     case 'f':  // FP Stack registers.
9036       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9037       // value to the correct fpstack register class.
9038       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9039         return std::make_pair(0U, X86::RFP32RegisterClass);
9040       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9041         return std::make_pair(0U, X86::RFP64RegisterClass);
9042       return std::make_pair(0U, X86::RFP80RegisterClass);
9043     case 'y':   // MMX_REGS if MMX allowed.
9044       if (!Subtarget->hasMMX()) break;
9045       return std::make_pair(0U, X86::VR64RegisterClass);
9046     case 'Y':   // SSE_REGS if SSE2 allowed
9047       if (!Subtarget->hasSSE2()) break;
9048       // FALL THROUGH.
9049     case 'x':   // SSE_REGS if SSE1 allowed
9050       if (!Subtarget->hasSSE1()) break;
9051
9052       switch (VT.getSimpleVT()) {
9053       default: break;
9054       // Scalar SSE types.
9055       case MVT::f32:
9056       case MVT::i32:
9057         return std::make_pair(0U, X86::FR32RegisterClass);
9058       case MVT::f64:
9059       case MVT::i64:
9060         return std::make_pair(0U, X86::FR64RegisterClass);
9061       // Vector types.
9062       case MVT::v16i8:
9063       case MVT::v8i16:
9064       case MVT::v4i32:
9065       case MVT::v2i64:
9066       case MVT::v4f32:
9067       case MVT::v2f64:
9068         return std::make_pair(0U, X86::VR128RegisterClass);
9069       }
9070       break;
9071     }
9072   }
9073
9074   // Use the default implementation in TargetLowering to convert the register
9075   // constraint into a member of a register class.
9076   std::pair<unsigned, const TargetRegisterClass*> Res;
9077   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9078
9079   // Not found as a standard register?
9080   if (Res.second == 0) {
9081     // GCC calls "st(0)" just plain "st".
9082     if (StringsEqualNoCase("{st}", Constraint)) {
9083       Res.first = X86::ST0;
9084       Res.second = X86::RFP80RegisterClass;
9085     }
9086     // 'A' means EAX + EDX.
9087     if (Constraint == "A") {
9088       Res.first = X86::EAX;
9089       Res.second = X86::GR32_ADRegisterClass;
9090     }
9091     return Res;
9092   }
9093
9094   // Otherwise, check to see if this is a register class of the wrong value
9095   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
9096   // turn into {ax},{dx}.
9097   if (Res.second->hasType(VT))
9098     return Res;   // Correct type already, nothing to do.
9099
9100   // All of the single-register GCC register classes map their values onto
9101   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
9102   // really want an 8-bit or 32-bit register, map to the appropriate register
9103   // class and return the appropriate register.
9104   if (Res.second == X86::GR16RegisterClass) {
9105     if (VT == MVT::i8) {
9106       unsigned DestReg = 0;
9107       switch (Res.first) {
9108       default: break;
9109       case X86::AX: DestReg = X86::AL; break;
9110       case X86::DX: DestReg = X86::DL; break;
9111       case X86::CX: DestReg = X86::CL; break;
9112       case X86::BX: DestReg = X86::BL; break;
9113       }
9114       if (DestReg) {
9115         Res.first = DestReg;
9116         Res.second = X86::GR8RegisterClass;
9117       }
9118     } else if (VT == MVT::i32) {
9119       unsigned DestReg = 0;
9120       switch (Res.first) {
9121       default: break;
9122       case X86::AX: DestReg = X86::EAX; break;
9123       case X86::DX: DestReg = X86::EDX; break;
9124       case X86::CX: DestReg = X86::ECX; break;
9125       case X86::BX: DestReg = X86::EBX; break;
9126       case X86::SI: DestReg = X86::ESI; break;
9127       case X86::DI: DestReg = X86::EDI; break;
9128       case X86::BP: DestReg = X86::EBP; break;
9129       case X86::SP: DestReg = X86::ESP; break;
9130       }
9131       if (DestReg) {
9132         Res.first = DestReg;
9133         Res.second = X86::GR32RegisterClass;
9134       }
9135     } else if (VT == MVT::i64) {
9136       unsigned DestReg = 0;
9137       switch (Res.first) {
9138       default: break;
9139       case X86::AX: DestReg = X86::RAX; break;
9140       case X86::DX: DestReg = X86::RDX; break;
9141       case X86::CX: DestReg = X86::RCX; break;
9142       case X86::BX: DestReg = X86::RBX; break;
9143       case X86::SI: DestReg = X86::RSI; break;
9144       case X86::DI: DestReg = X86::RDI; break;
9145       case X86::BP: DestReg = X86::RBP; break;
9146       case X86::SP: DestReg = X86::RSP; break;
9147       }
9148       if (DestReg) {
9149         Res.first = DestReg;
9150         Res.second = X86::GR64RegisterClass;
9151       }
9152     }
9153   } else if (Res.second == X86::FR32RegisterClass ||
9154              Res.second == X86::FR64RegisterClass ||
9155              Res.second == X86::VR128RegisterClass) {
9156     // Handle references to XMM physical registers that got mapped into the
9157     // wrong class.  This can happen with constraints like {xmm0} where the
9158     // target independent register mapper will just pick the first match it can
9159     // find, ignoring the required type.
9160     if (VT == MVT::f32)
9161       Res.second = X86::FR32RegisterClass;
9162     else if (VT == MVT::f64)
9163       Res.second = X86::FR64RegisterClass;
9164     else if (X86::VR128RegisterClass->hasType(VT))
9165       Res.second = X86::VR128RegisterClass;
9166   }
9167
9168   return Res;
9169 }
9170
9171 //===----------------------------------------------------------------------===//
9172 //                           X86 Widen vector type
9173 //===----------------------------------------------------------------------===//
9174
9175 /// getWidenVectorType: given a vector type, returns the type to widen
9176 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9177 /// If there is no vector type that we want to widen to, returns MVT::Other
9178 /// When and where to widen is target dependent based on the cost of
9179 /// scalarizing vs using the wider vector type.
9180
9181 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
9182   assert(VT.isVector());
9183   if (isTypeLegal(VT))
9184     return VT;
9185
9186   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9187   //       type based on element type.  This would speed up our search (though
9188   //       it may not be worth it since the size of the list is relatively
9189   //       small).
9190   MVT EltVT = VT.getVectorElementType();
9191   unsigned NElts = VT.getVectorNumElements();
9192
9193   // On X86, it make sense to widen any vector wider than 1
9194   if (NElts <= 1)
9195     return MVT::Other;
9196
9197   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9198        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9199     MVT SVT = (MVT::SimpleValueType)nVT;
9200
9201     if (isTypeLegal(SVT) &&
9202         SVT.getVectorElementType() == EltVT &&
9203         SVT.getVectorNumElements() > NElts)
9204       return SVT;
9205   }
9206   return MVT::Other;
9207 }