lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "X86TargetObjectFile.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalAlias.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/Instructions.h"
  27 #include "llvm/Intrinsics.h"
  28 #include "llvm/LLVMContext.h"
  29 #include "llvm/ADT/BitVector.h"
  30 #include "llvm/ADT/VectorExtras.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/Support/MathExtras.h"
  38 #include "llvm/Support/Debug.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/SmallSet.h"
  42 #include "llvm/ADT/StringExtras.h"
  43 #include "llvm/Support/CommandLine.h"
  44 #include "llvm/Support/raw_ostream.h"
  45 using namespace llvm;
  46
  47 static cl::opt<bool>
  48 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  49
  50 // Disable16Bit - 16-bit operations typically have a larger encoding than
  51 // corresponding 32-bit instructions, and 16-bit code is slow on some
  52 // processors. This is an experimental flag to disable 16-bit operations
  53 // (which forces them to be Legalized to 32-bit operations).
  54 static cl::opt<bool>
  55 Disable16Bit("disable-16bit", cl::Hidden,
  56              cl::desc("Disable use of 16-bit instructions"));
  57
  58 // Forward declarations.
  59 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  60                        SDValue V2);
  61
  62 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  63   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  64   default: llvm_unreachable("unknown subtarget type");
  65   case X86Subtarget::isDarwin:
  66     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  67       return new X8664_MachoTargetObjectFile();
  68     return new X8632_MachoTargetObjectFile();
  69   case X86Subtarget::isELF:
  70     return new TargetLoweringObjectFileELF();
  71   case X86Subtarget::isMingw:
  72   case X86Subtarget::isCygwin:
  73   case X86Subtarget::isWindows:
  74     return new TargetLoweringObjectFileCOFF();
  75   }
  76
  77 }
  78
  79 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  80   : TargetLowering(TM, createTLOF(TM)) {
  81   Subtarget = &TM.getSubtarget<X86Subtarget>();
  82   X86ScalarSSEf64 = Subtarget->hasSSE2();
  83   X86ScalarSSEf32 = Subtarget->hasSSE1();
  84   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  85
  86   RegInfo = TM.getRegisterInfo();
  87   TD = getTargetData();
  88
  89   // Set up the TargetLowering object.
  90
  91   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  92   setShiftAmountType(MVT::i8);
  93   setBooleanContents(ZeroOrOneBooleanContent);
  94   setSchedulingPreference(SchedulingForRegPressure);
  95   setStackPointerRegisterToSaveRestore(X86StackPtr);
  96
  97   if (Subtarget->isTargetDarwin()) {
  98     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  99     setUseUnderscoreSetJmp(false);
 100     setUseUnderscoreLongJmp(false);
 101   } else if (Subtarget->isTargetMingw()) {
 102     // MS runtime is weird: it exports _setjmp, but longjmp!
 103     setUseUnderscoreSetJmp(true);
 104     setUseUnderscoreLongJmp(false);
 105   } else {
 106     setUseUnderscoreSetJmp(true);
 107     setUseUnderscoreLongJmp(true);
 108   }
 109
 110   // Set up the register classes.
 111   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 112   if (!Disable16Bit)
 113     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   if (!Disable16Bit)
 123     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 125   if (!Disable16Bit)
 126     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 127   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 128   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 129
 130   // SETOEQ and SETUNE require checking two conditions.
 131   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 133   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 136   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 137
 138   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 139   // operation.
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 142   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 143
 144   if (Subtarget->is64Bit()) {
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 146     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 147   } else if (!UseSoftFloat) {
 148     if (X86ScalarSSEf64) {
 149       // We have an impenetrably clever algorithm for ui64->double only.
 150       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 151     }
 152     // We have an algorithm for SSE2, and we turn this into a 64-bit
 153     // FILD for other targets.
 154     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 155   }
 156
 157   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 158   // this operation.
 159   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 160   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 161
 162   if (!UseSoftFloat) {
 163     // SSE has no i16 to fp conversion, only i32
 164     if (X86ScalarSSEf32) {
 165       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 166       // f32 and f64 cases are Legal, f80 case is not
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     } else {
 169       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 170       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 171     }
 172   } else {
 173     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 174     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 175   }
 176
 177   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 178   // are Legal, f80 is custom lowered.
 179   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 180   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 181
 182   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 185   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 186
 187   if (X86ScalarSSEf32) {
 188     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 189     // f32 and f64 cases are Legal, f80 case is not
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   } else {
 192     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 193     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 194   }
 195
 196   // Handle FP_TO_UINT by promoting the destination to a larger signed
 197   // conversion.
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 199   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 200   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 201
 202   if (Subtarget->is64Bit()) {
 203     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 204     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 205   } else if (!UseSoftFloat) {
 206     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 207       // Expand FP_TO_UINT into a select.
 208       // FIXME: We would like to use a Custom expander here eventually to do
 209       // the optimal thing for SSE vs. the default expansion in the legalizer.
 210       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 211     else
 212       // With SSE3 we can use fisttpll to convert to a signed i64; without
 213       // SSE, we're stuck with a fistpll.
 214       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 215   }
 216
 217   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 218   if (!X86ScalarSSEf64) {
 219     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 220     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 221   }
 222
 223   // Scalar integer divide and remainder are lowered to use operations that
 224   // produce two results, to match the available instructions. This exposes
 225   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 226   // into a single instruction.
 227   //
 228   // Scalar integer multiply-high is also lowered to use two-result
 229   // operations, to match the available instructions. However, plain multiply
 230   // (low) operations are left as Legal, as there are single-result
 231   // instructions for this in x86. Using the two-result multiply instructions
 232   // when both high and low results are needed must be arranged by dagcombine.
 233   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 234   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 235   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 236   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 237   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 238   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 240   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 241   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 242   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 243   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 244   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 246   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 247   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 248   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 249   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 250   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 252   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 253   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 254   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 255   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 256   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 257
 258   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 259   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 260   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 261   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 262   if (Subtarget->is64Bit())
 263     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 264   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 265   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 266   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 267   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 268   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 269   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 270   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 271   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 272
 273   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 274   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 275   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 276   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 277   if (Disable16Bit) {
 278     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 279     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 280   } else {
 281     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 282     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 283   }
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   if (Disable16Bit)
 301     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 302   else
 303     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 306   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 307   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 309   if (Disable16Bit)
 310     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 311   else
 312     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 313   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 314   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 315   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 317   if (Subtarget->is64Bit()) {
 318     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 319     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 320   }
 321   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 322
 323   // Darwin ABI issue.
 324   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 325   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 326   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 327   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 328   if (Subtarget->is64Bit())
 329     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 330   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 331   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 332   if (Subtarget->is64Bit()) {
 333     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 334     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 335     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 336     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 337     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 338   }
 339   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 340   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 341   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 342   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 343   if (Subtarget->is64Bit()) {
 344     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 345     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 346     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 347   }
 348
 349   if (Subtarget->hasSSE1())
 350     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 351
 352   if (!Subtarget->hasSSE2())
 353     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 354
 355   // Expand certain atomics
 356   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 360
 361   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 365
 366   if (!Subtarget->is64Bit()) {
 367     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 368     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 374   }
 375
 376   // FIXME - use subtarget debug flags
 377   if (!Subtarget->isTargetDarwin() &&
 378       !Subtarget->isTargetELF() &&
 379       !Subtarget->isTargetCygMing()) {
 380     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 381   }
 382
 383   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 384   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 387   if (Subtarget->is64Bit()) {
 388     setExceptionPointerRegister(X86::RAX);
 389     setExceptionSelectorRegister(X86::RDX);
 390   } else {
 391     setExceptionPointerRegister(X86::EAX);
 392     setExceptionSelectorRegister(X86::EDX);
 393   }
 394   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 396
 397   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 402   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 403   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 404   if (Subtarget->is64Bit()) {
 405     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 406     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 407   } else {
 408     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 409     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 410   }
 411
 412   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 413   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 414   if (Subtarget->is64Bit())
 415     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 416   if (Subtarget->isTargetCygMing())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 418   else
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 420
 421   if (!UseSoftFloat && X86ScalarSSEf64) {
 422     // f32 and f64 use SSE.
 423     // Set up the FP register classes.
 424     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 425     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 426
 427     // Use ANDPD to simulate FABS.
 428     setOperationAction(ISD::FABS , MVT::f64, Custom);
 429     setOperationAction(ISD::FABS , MVT::f32, Custom);
 430
 431     // Use XORP to simulate FNEG.
 432     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 433     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 434
 435     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 436     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 438
 439     // We don't support sin/cos/fmod
 440     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 441     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 442     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 444
 445     // Expand FP immediates into loads from the stack, except for the special
 446     // cases we handle.
 447     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 448     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 449   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 450     // Use SSE for f32, x87 for f64.
 451     // Set up the FP register classes.
 452     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 453     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 454
 455     // Use ANDPS to simulate FABS.
 456     setOperationAction(ISD::FABS , MVT::f32, Custom);
 457
 458     // Use XORP to simulate FNEG.
 459     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 460
 461     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 462
 463     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 464     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 466
 467     // We don't support sin/cos/fmod
 468     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 469     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 470
 471     // Special cases we handle for FP constants.
 472     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 473     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 474     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 475     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 476     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 477
 478     if (!UnsafeFPMath) {
 479       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 480       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 481     }
 482   } else if (!UseSoftFloat) {
 483     // f32 and f64 in x87.
 484     // Set up the FP register classes.
 485     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 486     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 487
 488     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 489     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 490     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 492
 493     if (!UnsafeFPMath) {
 494       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 495       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 496     }
 497     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 498     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 499     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 500     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 501     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 502     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 503     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 504     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 505   }
 506
 507   // Long double always uses X87.
 508   if (!UseSoftFloat) {
 509     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 510     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 511     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 512     {
 513       bool ignored;
 514       APFloat TmpFlt(+0.0);
 515       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 516                      &ignored);
 517       addLegalFPImmediate(TmpFlt);  // FLD0
 518       TmpFlt.changeSign();
 519       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 520       APFloat TmpFlt2(+1.0);
 521       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 522                       &ignored);
 523       addLegalFPImmediate(TmpFlt2);  // FLD1
 524       TmpFlt2.changeSign();
 525       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 526     }
 527
 528     if (!UnsafeFPMath) {
 529       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 530       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 531     }
 532   }
 533
 534   // Always use a library call for pow.
 535   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 536   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 538
 539   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 540   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 542   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 544
 545   // First set operation action for all vector types to either promote
 546   // (for widening) or expand (for scalarization). Then we will selectively
 547   // turn on ones that can be effectively codegen'd.
 548   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 549        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 550     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 565     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 599     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 604          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 605       setTruncStoreAction((MVT::SimpleValueType)VT,
 606                           (MVT::SimpleValueType)InnerVT, Expand);
 607     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 608     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 609     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610   }
 611
 612   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 613   // with -msoft-float, disable use of MMX as well.
 614   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 615     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 616     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 617     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 618     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 619     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 620
 621     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 622     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 623     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 624     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 625
 626     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 627     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 628     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 629     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 630
 631     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 632     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 633
 634     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 635     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 636     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 637     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 638     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 639     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 640     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 641
 642     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 643     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 644     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 645     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 646     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 647     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 648     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 649
 650     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 651     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 652     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 653     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 654     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 655     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 656     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 657
 658     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 659     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 660     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 661     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 662     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 663     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 664     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 665     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 666     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 667
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 671     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 672     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 673
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 676     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 677     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 678
 679     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 680     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 681     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 682     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 683
 684     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 685
 686     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 687     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 688     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 689     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 690     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 691     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 692     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 693   }
 694
 695   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 696     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 697
 698     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 699     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 700     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 701     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 702     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 703     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 704     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 706     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 707     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 708     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 709     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 710   }
 711
 712   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 713     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 714
 715     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 716     // registers cannot be used even for integer operations.
 717     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 718     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 719     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 720     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 721
 722     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 723     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 724     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 725     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 726     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 727     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 728     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 729     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 730     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 731     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 733     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 734     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 735     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 736     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 737     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 738
 739     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 740     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 741     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 742     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 743
 744     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 745     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 746     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 747     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 748     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 749
 750     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 751     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 752       EVT VT = (MVT::SimpleValueType)i;
 753       // Do not attempt to custom lower non-power-of-2 vectors
 754       if (!isPowerOf2_32(VT.getVectorNumElements()))
 755         continue;
 756       // Do not attempt to custom lower non-128-bit vectors
 757       if (!VT.is128BitVector())
 758         continue;
 759       setOperationAction(ISD::BUILD_VECTOR,
 760                          VT.getSimpleVT().SimpleTy, Custom);
 761       setOperationAction(ISD::VECTOR_SHUFFLE,
 762                          VT.getSimpleVT().SimpleTy, Custom);
 763       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 764                          VT.getSimpleVT().SimpleTy, Custom);
 765     }
 766
 767     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 768     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 769     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 770     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 771     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 772     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 773
 774     if (Subtarget->is64Bit()) {
 775       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 776       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 777     }
 778
 779     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 780     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 781       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 782       EVT VT = SVT;
 783
 784       // Do not attempt to promote non-128-bit vectors
 785       if (!VT.is128BitVector()) {
 786         continue;
 787       }
 788       setOperationAction(ISD::AND,    SVT, Promote);
 789       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 790       setOperationAction(ISD::OR,     SVT, Promote);
 791       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 792       setOperationAction(ISD::XOR,    SVT, Promote);
 793       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 794       setOperationAction(ISD::LOAD,   SVT, Promote);
 795       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 796       setOperationAction(ISD::SELECT, SVT, Promote);
 797       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 798     }
 799
 800     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 801
 802     // Custom lower v2i64 and v2f64 selects.
 803     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 804     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 805     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 806     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 807
 808     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 809     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 810     if (!DisableMMX && Subtarget->hasMMX()) {
 811       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 812       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 813     }
 814   }
 815
 816   if (Subtarget->hasSSE41()) {
 817     // FIXME: Do we need to handle scalar-to-vector here?
 818     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 819
 820     // i8 and i16 vectors are custom , because the source register and source
 821     // source memory operand types are not the same width.  f32 vectors are
 822     // custom since the immediate controlling the insert encodes additional
 823     // information.
 824     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 825     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 826     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 827     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 828
 829     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 830     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 831     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 832     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 833
 834     if (Subtarget->is64Bit()) {
 835       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 836       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 837     }
 838   }
 839
 840   if (Subtarget->hasSSE42()) {
 841     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 842   }
 843
 844   if (!UseSoftFloat && Subtarget->hasAVX()) {
 845     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 846     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 847     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 848     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 849
 850     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 851     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 852     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 853     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 854     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 855     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 856     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 857     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 858     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 859     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 860     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 861     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 862     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 863     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 864     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 865
 866     // Operations to consider commented out -v16i16 v32i8
 867     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 868     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 869     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 870     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 871     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 872     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 873     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 874     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 875     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 876     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 877     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 878     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 879     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 880     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 881
 882     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 883     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 884     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 885     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 886
 887     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 888     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 889     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 890     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 891     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 892
 893     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 894     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 895     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 896     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 897     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 898     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 899
 900 #if 0
 901     // Not sure we want to do this since there are no 256-bit integer
 902     // operations in AVX
 903
 904     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 905     // This includes 256-bit vectors
 906     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 907       EVT VT = (MVT::SimpleValueType)i;
 908
 909       // Do not attempt to custom lower non-power-of-2 vectors
 910       if (!isPowerOf2_32(VT.getVectorNumElements()))
 911         continue;
 912
 913       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 914       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 915       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 916     }
 917
 918     if (Subtarget->is64Bit()) {
 919       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 920       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 921     }
 922 #endif
 923
 924 #if 0
 925     // Not sure we want to do this since there are no 256-bit integer
 926     // operations in AVX
 927
 928     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 929     // Including 256-bit vectors
 930     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 931       EVT VT = (MVT::SimpleValueType)i;
 932
 933       if (!VT.is256BitVector()) {
 934         continue;
 935       }
 936       setOperationAction(ISD::AND,    VT, Promote);
 937       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 938       setOperationAction(ISD::OR,     VT, Promote);
 939       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 940       setOperationAction(ISD::XOR,    VT, Promote);
 941       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 942       setOperationAction(ISD::LOAD,   VT, Promote);
 943       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 944       setOperationAction(ISD::SELECT, VT, Promote);
 945       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 946     }
 947
 948     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 949 #endif
 950   }
 951
 952   // We want to custom lower some of our intrinsics.
 953   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 954
 955   // Add/Sub/Mul with overflow operations are custom lowered.
 956   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 957   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 958   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 959   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 960   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 961   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 962   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 963   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 964   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 965   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 966
 967   if (!Subtarget->is64Bit()) {
 968     // These libcalls are not available in 32-bit.
 969     setLibcallName(RTLIB::SHL_I128, 0);
 970     setLibcallName(RTLIB::SRL_I128, 0);
 971     setLibcallName(RTLIB::SRA_I128, 0);
 972   }
 973
 974   // We have target-specific dag combine patterns for the following nodes:
 975   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 976   setTargetDAGCombine(ISD::BUILD_VECTOR);
 977   setTargetDAGCombine(ISD::SELECT);
 978   setTargetDAGCombine(ISD::SHL);
 979   setTargetDAGCombine(ISD::SRA);
 980   setTargetDAGCombine(ISD::SRL);
 981   setTargetDAGCombine(ISD::OR);
 982   setTargetDAGCombine(ISD::STORE);
 983   setTargetDAGCombine(ISD::MEMBARRIER);
 984   setTargetDAGCombine(ISD::ZERO_EXTEND);
 985   if (Subtarget->is64Bit())
 986     setTargetDAGCombine(ISD::MUL);
 987
 988   computeRegisterProperties();
 989
 990   // Divide and reminder operations have no vector equivalent and can
 991   // trap. Do a custom widening for these operations in which we never
 992   // generate more divides/remainder than the original vector width.
 993   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 994        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 995     if (!isTypeLegal((MVT::SimpleValueType)VT)) {
 996       setOperationAction(ISD::SDIV, (MVT::SimpleValueType) VT, Custom);
 997       setOperationAction(ISD::UDIV, (MVT::SimpleValueType) VT, Custom);
 998       setOperationAction(ISD::SREM, (MVT::SimpleValueType) VT, Custom);
 999       setOperationAction(ISD::UREM, (MVT::SimpleValueType) VT, Custom);
1000     }
1001   }
1002
1003   // FIXME: These should be based on subtarget info. Plus, the values should
1004   // be smaller when we are in optimizing for size mode.
1005   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1006   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1007   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1008   setPrefLoopAlignment(16);
1009   benefitFromCodePlacementOpt = true;
1010 }
1011
1012
1013 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1014   return MVT::i8;
1015 }
1016
1017
1018 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1019 /// the desired ByVal argument alignment.
1020 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1021   if (MaxAlign == 16)
1022     return;
1023   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1024     if (VTy->getBitWidth() == 128)
1025       MaxAlign = 16;
1026   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1027     unsigned EltAlign = 0;
1028     getMaxByValAlign(ATy->getElementType(), EltAlign);
1029     if (EltAlign > MaxAlign)
1030       MaxAlign = EltAlign;
1031   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1032     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1033       unsigned EltAlign = 0;
1034       getMaxByValAlign(STy->getElementType(i), EltAlign);
1035       if (EltAlign > MaxAlign)
1036         MaxAlign = EltAlign;
1037       if (MaxAlign == 16)
1038         break;
1039     }
1040   }
1041   return;
1042 }
1043
1044 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1045 /// function arguments in the caller parameter area. For X86, aggregates
1046 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1047 /// are at 4-byte boundaries.
1048 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1049   if (Subtarget->is64Bit()) {
1050     // Max of 8 and alignment of type.
1051     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1052     if (TyAlign > 8)
1053       return TyAlign;
1054     return 8;
1055   }
1056
1057   unsigned Align = 4;
1058   if (Subtarget->hasSSE1())
1059     getMaxByValAlign(Ty, Align);
1060   return Align;
1061 }
1062
1063 /// getOptimalMemOpType - Returns the target specific optimal type for load
1064 /// and store operations as a result of memset, memcpy, and memmove
1065 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1066 /// determining it.
1067 EVT
1068 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1069                                        bool isSrcConst, bool isSrcStr,
1070                                        SelectionDAG &DAG) const {
1071   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1072   // linux.  This is because the stack realignment code can't handle certain
1073   // cases like PR2962.  This should be removed when PR2962 is fixed.
1074   const Function *F = DAG.getMachineFunction().getFunction();
1075   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1076   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1077     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1078       return MVT::v4i32;
1079     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1080       return MVT::v4f32;
1081   }
1082   if (Subtarget->is64Bit() && Size >= 8)
1083     return MVT::i64;
1084   return MVT::i32;
1085 }
1086
1087 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1088 /// jumptable.
1089 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1090                                                       SelectionDAG &DAG) const {
1091   if (usesGlobalOffsetTable())
1092     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1093   if (!Subtarget->is64Bit())
1094     // This doesn't have DebugLoc associated with it, but is not really the
1095     // same as a Register.
1096     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1097                        getPointerTy());
1098   return Table;
1099 }
1100
1101 /// getFunctionAlignment - Return the Log2 alignment of this function.
1102 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1103   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1104 }
1105
1106 //===----------------------------------------------------------------------===//
1107 //               Return Value Calling Convention Implementation
1108 //===----------------------------------------------------------------------===//
1109
1110 #include "X86GenCallingConv.inc"
1111
1112 bool
1113 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1114                         const SmallVectorImpl<EVT> &OutTys,
1115                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1116                         SelectionDAG &DAG) {
1117   SmallVector<CCValAssign, 16> RVLocs;
1118   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1119                  RVLocs, *DAG.getContext());
1120   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1121 }
1122
1123 SDValue
1124 X86TargetLowering::LowerReturn(SDValue Chain,
1125                                CallingConv::ID CallConv, bool isVarArg,
1126                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1127                                DebugLoc dl, SelectionDAG &DAG) {
1128
1129   SmallVector<CCValAssign, 16> RVLocs;
1130   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1131                  RVLocs, *DAG.getContext());
1132   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1133
1134   // If this is the first return lowered for this function, add the regs to the
1135   // liveout set for the function.
1136   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1137     for (unsigned i = 0; i != RVLocs.size(); ++i)
1138       if (RVLocs[i].isRegLoc())
1139         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1140   }
1141
1142   SDValue Flag;
1143
1144   SmallVector<SDValue, 6> RetOps;
1145   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1146   // Operand #1 = Bytes To Pop
1147   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1148
1149   // Copy the result values into the output registers.
1150   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1151     CCValAssign &VA = RVLocs[i];
1152     assert(VA.isRegLoc() && "Can only return in registers!");
1153     SDValue ValToCopy = Outs[i].Val;
1154
1155     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1156     // the RET instruction and handled by the FP Stackifier.
1157     if (VA.getLocReg() == X86::ST0 ||
1158         VA.getLocReg() == X86::ST1) {
1159       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1160       // change the value to the FP stack register class.
1161       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1162         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1163       RetOps.push_back(ValToCopy);
1164       // Don't emit a copytoreg.
1165       continue;
1166     }
1167
1168     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1169     // which is returned in RAX / RDX.
1170     if (Subtarget->is64Bit()) {
1171       EVT ValVT = ValToCopy.getValueType();
1172       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1173         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1174         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1175           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1176       }
1177     }
1178
1179     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1180     Flag = Chain.getValue(1);
1181   }
1182
1183   // The x86-64 ABI for returning structs by value requires that we copy
1184   // the sret argument into %rax for the return. We saved the argument into
1185   // a virtual register in the entry block, so now we copy the value out
1186   // and into %rax.
1187   if (Subtarget->is64Bit() &&
1188       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1189     MachineFunction &MF = DAG.getMachineFunction();
1190     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1191     unsigned Reg = FuncInfo->getSRetReturnReg();
1192     if (!Reg) {
1193       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1194       FuncInfo->setSRetReturnReg(Reg);
1195     }
1196     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1197
1198     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1199     Flag = Chain.getValue(1);
1200
1201     // RAX now acts like a return value.
1202     MF.getRegInfo().addLiveOut(X86::RAX);
1203   }
1204
1205   RetOps[0] = Chain;  // Update chain.
1206
1207   // Add the flag if we have it.
1208   if (Flag.getNode())
1209     RetOps.push_back(Flag);
1210
1211   return DAG.getNode(X86ISD::RET_FLAG, dl,
1212                      MVT::Other, &RetOps[0], RetOps.size());
1213 }
1214
1215 /// LowerCallResult - Lower the result values of a call into the
1216 /// appropriate copies out of appropriate physical registers.
1217 ///
1218 SDValue
1219 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1220                                    CallingConv::ID CallConv, bool isVarArg,
1221                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1222                                    DebugLoc dl, SelectionDAG &DAG,
1223                                    SmallVectorImpl<SDValue> &InVals) {
1224
1225   // Assign locations to each value returned by this call.
1226   SmallVector<CCValAssign, 16> RVLocs;
1227   bool Is64Bit = Subtarget->is64Bit();
1228   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1229                  RVLocs, *DAG.getContext());
1230   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1231
1232   // Copy all of the result registers out of their specified physreg.
1233   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1234     CCValAssign &VA = RVLocs[i];
1235     EVT CopyVT = VA.getValVT();
1236
1237     // If this is x86-64, and we disabled SSE, we can't return FP values
1238     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1239         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1240       llvm_report_error("SSE register return with SSE disabled");
1241     }
1242
1243     // If this is a call to a function that returns an fp value on the floating
1244     // point stack, but where we prefer to use the value in xmm registers, copy
1245     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1246     if ((VA.getLocReg() == X86::ST0 ||
1247          VA.getLocReg() == X86::ST1) &&
1248         isScalarFPTypeInSSEReg(VA.getValVT())) {
1249       CopyVT = MVT::f80;
1250     }
1251
1252     SDValue Val;
1253     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1254       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1255       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1256         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1257                                    MVT::v2i64, InFlag).getValue(1);
1258         Val = Chain.getValue(0);
1259         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1260                           Val, DAG.getConstant(0, MVT::i64));
1261       } else {
1262         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1263                                    MVT::i64, InFlag).getValue(1);
1264         Val = Chain.getValue(0);
1265       }
1266       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1267     } else {
1268       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1269                                  CopyVT, InFlag).getValue(1);
1270       Val = Chain.getValue(0);
1271     }
1272     InFlag = Chain.getValue(2);
1273
1274     if (CopyVT != VA.getValVT()) {
1275       // Round the F80 the right size, which also moves to the appropriate xmm
1276       // register.
1277       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1278                         // This truncation won't change the value.
1279                         DAG.getIntPtrConstant(1));
1280     }
1281
1282     InVals.push_back(Val);
1283   }
1284
1285   return Chain;
1286 }
1287
1288
1289 //===----------------------------------------------------------------------===//
1290 //                C & StdCall & Fast Calling Convention implementation
1291 //===----------------------------------------------------------------------===//
1292 //  StdCall calling convention seems to be standard for many Windows' API
1293 //  routines and around. It differs from C calling convention just a little:
1294 //  callee should clean up the stack, not caller. Symbols should be also
1295 //  decorated in some fancy way :) It doesn't support any vector arguments.
1296 //  For info on fast calling convention see Fast Calling Convention (tail call)
1297 //  implementation LowerX86_32FastCCCallTo.
1298
1299 /// CallIsStructReturn - Determines whether a call uses struct return
1300 /// semantics.
1301 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1302   if (Outs.empty())
1303     return false;
1304
1305   return Outs[0].Flags.isSRet();
1306 }
1307
1308 /// ArgsAreStructReturn - Determines whether a function uses struct
1309 /// return semantics.
1310 static bool
1311 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1312   if (Ins.empty())
1313     return false;
1314
1315   return Ins[0].Flags.isSRet();
1316 }
1317
1318 /// IsCalleePop - Determines whether the callee is required to pop its
1319 /// own arguments. Callee pop is necessary to support tail calls.
1320 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1321   if (IsVarArg)
1322     return false;
1323
1324   switch (CallingConv) {
1325   default:
1326     return false;
1327   case CallingConv::X86_StdCall:
1328     return !Subtarget->is64Bit();
1329   case CallingConv::X86_FastCall:
1330     return !Subtarget->is64Bit();
1331   case CallingConv::Fast:
1332     return PerformTailCallOpt;
1333   }
1334 }
1335
1336 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1337 /// given CallingConvention value.
1338 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1339   if (Subtarget->is64Bit()) {
1340     if (Subtarget->isTargetWin64())
1341       return CC_X86_Win64_C;
1342     else
1343       return CC_X86_64_C;
1344   }
1345
1346   if (CC == CallingConv::X86_FastCall)
1347     return CC_X86_32_FastCall;
1348   else if (CC == CallingConv::Fast)
1349     return CC_X86_32_FastCC;
1350   else
1351     return CC_X86_32_C;
1352 }
1353
1354 /// NameDecorationForCallConv - Selects the appropriate decoration to
1355 /// apply to a MachineFunction containing a given calling convention.
1356 NameDecorationStyle
1357 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1358   if (CallConv == CallingConv::X86_FastCall)
1359     return FastCall;
1360   else if (CallConv == CallingConv::X86_StdCall)
1361     return StdCall;
1362   return None;
1363 }
1364
1365
1366 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1367 /// by "Src" to address "Dst" with size and alignment information specified by
1368 /// the specific parameter attribute. The copy will be passed as a byval
1369 /// function parameter.
1370 static SDValue
1371 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1372                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1373                           DebugLoc dl) {
1374   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1375   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1376                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1377 }
1378
1379 SDValue
1380 X86TargetLowering::LowerMemArgument(SDValue Chain,
1381                                     CallingConv::ID CallConv,
1382                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1383                                     DebugLoc dl, SelectionDAG &DAG,
1384                                     const CCValAssign &VA,
1385                                     MachineFrameInfo *MFI,
1386                                     unsigned i) {
1387
1388   // Create the nodes corresponding to a load from this parameter slot.
1389   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1390   bool AlwaysUseMutable = (CallConv==CallingConv::Fast) && PerformTailCallOpt;
1391   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1392   EVT ValVT;
1393
1394   // If value is passed by pointer we have address passed instead of the value
1395   // itself.
1396   if (VA.getLocInfo() == CCValAssign::Indirect)
1397     ValVT = VA.getLocVT();
1398   else
1399     ValVT = VA.getValVT();
1400
1401   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1402   // changed with more analysis.
1403   // In case of tail call optimization mark all arguments mutable. Since they
1404   // could be overwritten by lowering of arguments in case of a tail call.
1405   int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1406                                   VA.getLocMemOffset(), isImmutable, false);
1407   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1408   if (Flags.isByVal())
1409     return FIN;
1410   return DAG.getLoad(ValVT, dl, Chain, FIN,
1411                      PseudoSourceValue::getFixedStack(FI), 0);
1412 }
1413
1414 SDValue
1415 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1416                                         CallingConv::ID CallConv,
1417                                         bool isVarArg,
1418                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1419                                         DebugLoc dl,
1420                                         SelectionDAG &DAG,
1421                                         SmallVectorImpl<SDValue> &InVals) {
1422
1423   MachineFunction &MF = DAG.getMachineFunction();
1424   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1425
1426   const Function* Fn = MF.getFunction();
1427   if (Fn->hasExternalLinkage() &&
1428       Subtarget->isTargetCygMing() &&
1429       Fn->getName() == "main")
1430     FuncInfo->setForceFramePointer(true);
1431
1432   // Decorate the function name.
1433   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1434
1435   MachineFrameInfo *MFI = MF.getFrameInfo();
1436   bool Is64Bit = Subtarget->is64Bit();
1437   bool IsWin64 = Subtarget->isTargetWin64();
1438
1439   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1440          "Var args not supported with calling convention fastcc");
1441
1442   // Assign locations to all of the incoming arguments.
1443   SmallVector<CCValAssign, 16> ArgLocs;
1444   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1445                  ArgLocs, *DAG.getContext());
1446   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1447
1448   unsigned LastVal = ~0U;
1449   SDValue ArgValue;
1450   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1451     CCValAssign &VA = ArgLocs[i];
1452     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1453     // places.
1454     assert(VA.getValNo() != LastVal &&
1455            "Don't support value assigned to multiple locs yet");
1456     LastVal = VA.getValNo();
1457
1458     if (VA.isRegLoc()) {
1459       EVT RegVT = VA.getLocVT();
1460       TargetRegisterClass *RC = NULL;
1461       if (RegVT == MVT::i32)
1462         RC = X86::GR32RegisterClass;
1463       else if (Is64Bit && RegVT == MVT::i64)
1464         RC = X86::GR64RegisterClass;
1465       else if (RegVT == MVT::f32)
1466         RC = X86::FR32RegisterClass;
1467       else if (RegVT == MVT::f64)
1468         RC = X86::FR64RegisterClass;
1469       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1470         RC = X86::VR128RegisterClass;
1471       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1472         RC = X86::VR64RegisterClass;
1473       else
1474         llvm_unreachable("Unknown argument type!");
1475
1476       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1477       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1478
1479       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1480       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1481       // right size.
1482       if (VA.getLocInfo() == CCValAssign::SExt)
1483         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1484                                DAG.getValueType(VA.getValVT()));
1485       else if (VA.getLocInfo() == CCValAssign::ZExt)
1486         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1487                                DAG.getValueType(VA.getValVT()));
1488       else if (VA.getLocInfo() == CCValAssign::BCvt)
1489         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1490
1491       if (VA.isExtInLoc()) {
1492         // Handle MMX values passed in XMM regs.
1493         if (RegVT.isVector()) {
1494           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1495                                  ArgValue, DAG.getConstant(0, MVT::i64));
1496           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1497         } else
1498           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1499       }
1500     } else {
1501       assert(VA.isMemLoc());
1502       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1503     }
1504
1505     // If value is passed via pointer - do a load.
1506     if (VA.getLocInfo() == CCValAssign::Indirect)
1507       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1508
1509     InVals.push_back(ArgValue);
1510   }
1511
1512   // The x86-64 ABI for returning structs by value requires that we copy
1513   // the sret argument into %rax for the return. Save the argument into
1514   // a virtual register so that we can access it from the return points.
1515   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1516     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1517     unsigned Reg = FuncInfo->getSRetReturnReg();
1518     if (!Reg) {
1519       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1520       FuncInfo->setSRetReturnReg(Reg);
1521     }
1522     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1523     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1524   }
1525
1526   unsigned StackSize = CCInfo.getNextStackOffset();
1527   // align stack specially for tail calls
1528   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1529     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1530
1531   // If the function takes variable number of arguments, make a frame index for
1532   // the start of the first vararg value... for expansion of llvm.va_start.
1533   if (isVarArg) {
1534     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1535       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1536     }
1537     if (Is64Bit) {
1538       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1539
1540       // FIXME: We should really autogenerate these arrays
1541       static const unsigned GPR64ArgRegsWin64[] = {
1542         X86::RCX, X86::RDX, X86::R8,  X86::R9
1543       };
1544       static const unsigned XMMArgRegsWin64[] = {
1545         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1546       };
1547       static const unsigned GPR64ArgRegs64Bit[] = {
1548         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1549       };
1550       static const unsigned XMMArgRegs64Bit[] = {
1551         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1552         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1553       };
1554       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1555
1556       if (IsWin64) {
1557         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1558         GPR64ArgRegs = GPR64ArgRegsWin64;
1559         XMMArgRegs = XMMArgRegsWin64;
1560       } else {
1561         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1562         GPR64ArgRegs = GPR64ArgRegs64Bit;
1563         XMMArgRegs = XMMArgRegs64Bit;
1564       }
1565       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1566                                                        TotalNumIntRegs);
1567       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1568                                                        TotalNumXMMRegs);
1569
1570       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1571       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1572              "SSE register cannot be used when SSE is disabled!");
1573       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1574              "SSE register cannot be used when SSE is disabled!");
1575       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1576         // Kernel mode asks for SSE to be disabled, so don't push them
1577         // on the stack.
1578         TotalNumXMMRegs = 0;
1579
1580       // For X86-64, if there are vararg parameters that are passed via
1581       // registers, then we must store them to their spots on the stack so they
1582       // may be loaded by deferencing the result of va_next.
1583       VarArgsGPOffset = NumIntRegs * 8;
1584       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1585       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1586                                                  TotalNumXMMRegs * 16, 16,
1587                                                  false);
1588
1589       // Store the integer parameter registers.
1590       SmallVector<SDValue, 8> MemOps;
1591       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1592       unsigned Offset = VarArgsGPOffset;
1593       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1594         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1595                                   DAG.getIntPtrConstant(Offset));
1596         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1597                                      X86::GR64RegisterClass);
1598         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1599         SDValue Store =
1600           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1601                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1602                        Offset);
1603         MemOps.push_back(Store);
1604         Offset += 8;
1605       }
1606
1607       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1608         // Now store the XMM (fp + vector) parameter registers.
1609         SmallVector<SDValue, 11> SaveXMMOps;
1610         SaveXMMOps.push_back(Chain);
1611
1612         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1613         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1614         SaveXMMOps.push_back(ALVal);
1615
1616         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1617         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1618
1619         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1620           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1621                                        X86::VR128RegisterClass);
1622           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1623           SaveXMMOps.push_back(Val);
1624         }
1625         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1626                                      MVT::Other,
1627                                      &SaveXMMOps[0], SaveXMMOps.size()));
1628       }
1629
1630       if (!MemOps.empty())
1631         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1632                             &MemOps[0], MemOps.size());
1633     }
1634   }
1635
1636   // Some CCs need callee pop.
1637   if (IsCalleePop(isVarArg, CallConv)) {
1638     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1639     BytesCallerReserves = 0;
1640   } else {
1641     BytesToPopOnReturn  = 0; // Callee pops nothing.
1642     // If this is an sret function, the return should pop the hidden pointer.
1643     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1644       BytesToPopOnReturn = 4;
1645     BytesCallerReserves = StackSize;
1646   }
1647
1648   if (!Is64Bit) {
1649     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1650     if (CallConv == CallingConv::X86_FastCall)
1651       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1652   }
1653
1654   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1655
1656   return Chain;
1657 }
1658
1659 SDValue
1660 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1661                                     SDValue StackPtr, SDValue Arg,
1662                                     DebugLoc dl, SelectionDAG &DAG,
1663                                     const CCValAssign &VA,
1664                                     ISD::ArgFlagsTy Flags) {
1665   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1666   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1667   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1668   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1669   if (Flags.isByVal()) {
1670     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1671   }
1672   return DAG.getStore(Chain, dl, Arg, PtrOff,
1673                       PseudoSourceValue::getStack(), LocMemOffset);
1674 }
1675
1676 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1677 /// optimization is performed and it is required.
1678 SDValue
1679 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1680                                            SDValue &OutRetAddr,
1681                                            SDValue Chain,
1682                                            bool IsTailCall,
1683                                            bool Is64Bit,
1684                                            int FPDiff,
1685                                            DebugLoc dl) {
1686   if (!IsTailCall || FPDiff==0) return Chain;
1687
1688   // Adjust the Return address stack slot.
1689   EVT VT = getPointerTy();
1690   OutRetAddr = getReturnAddressFrameIndex(DAG);
1691
1692   // Load the "old" Return address.
1693   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1694   return SDValue(OutRetAddr.getNode(), 1);
1695 }
1696
1697 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1698 /// optimization is performed and it is required (FPDiff!=0).
1699 static SDValue
1700 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1701                          SDValue Chain, SDValue RetAddrFrIdx,
1702                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1703   // Store the return address to the appropriate stack slot.
1704   if (!FPDiff) return Chain;
1705   // Calculate the new stack slot for the return address.
1706   int SlotSize = Is64Bit ? 8 : 4;
1707   int NewReturnAddrFI =
1708     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize,
1709                                          true, false);
1710   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1711   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1712   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1713                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1714   return Chain;
1715 }
1716
1717 SDValue
1718 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1719                              CallingConv::ID CallConv, bool isVarArg,
1720                              bool isTailCall,
1721                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1722                              const SmallVectorImpl<ISD::InputArg> &Ins,
1723                              DebugLoc dl, SelectionDAG &DAG,
1724                              SmallVectorImpl<SDValue> &InVals) {
1725
1726   MachineFunction &MF = DAG.getMachineFunction();
1727   bool Is64Bit        = Subtarget->is64Bit();
1728   bool IsStructRet    = CallIsStructReturn(Outs);
1729
1730   assert((!isTailCall ||
1731           (CallConv == CallingConv::Fast && PerformTailCallOpt)) &&
1732          "IsEligibleForTailCallOptimization missed a case!");
1733   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1734          "Var args not supported with calling convention fastcc");
1735
1736   // Analyze operands of the call, assigning locations to each operand.
1737   SmallVector<CCValAssign, 16> ArgLocs;
1738   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1739                  ArgLocs, *DAG.getContext());
1740   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1741
1742   // Get a count of how many bytes are to be pushed on the stack.
1743   unsigned NumBytes = CCInfo.getNextStackOffset();
1744   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1745     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1746
1747   int FPDiff = 0;
1748   if (isTailCall) {
1749     // Lower arguments at fp - stackoffset + fpdiff.
1750     unsigned NumBytesCallerPushed =
1751       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1752     FPDiff = NumBytesCallerPushed - NumBytes;
1753
1754     // Set the delta of movement of the returnaddr stackslot.
1755     // But only set if delta is greater than previous delta.
1756     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1757       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1758   }
1759
1760   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1761
1762   SDValue RetAddrFrIdx;
1763   // Load return adress for tail calls.
1764   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1765                                   FPDiff, dl);
1766
1767   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1768   SmallVector<SDValue, 8> MemOpChains;
1769   SDValue StackPtr;
1770
1771   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1772   // of tail call optimization arguments are handle later.
1773   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1774     CCValAssign &VA = ArgLocs[i];
1775     EVT RegVT = VA.getLocVT();
1776     SDValue Arg = Outs[i].Val;
1777     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1778     bool isByVal = Flags.isByVal();
1779
1780     // Promote the value if needed.
1781     switch (VA.getLocInfo()) {
1782     default: llvm_unreachable("Unknown loc info!");
1783     case CCValAssign::Full: break;
1784     case CCValAssign::SExt:
1785       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1786       break;
1787     case CCValAssign::ZExt:
1788       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1789       break;
1790     case CCValAssign::AExt:
1791       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1792         // Special case: passing MMX values in XMM registers.
1793         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1794         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1795         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1796       } else
1797         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1798       break;
1799     case CCValAssign::BCvt:
1800       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1801       break;
1802     case CCValAssign::Indirect: {
1803       // Store the argument.
1804       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1805       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1806       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1807                            PseudoSourceValue::getFixedStack(FI), 0);
1808       Arg = SpillSlot;
1809       break;
1810     }
1811     }
1812
1813     if (VA.isRegLoc()) {
1814       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1815     } else {
1816       if (!isTailCall || (isTailCall && isByVal)) {
1817         assert(VA.isMemLoc());
1818         if (StackPtr.getNode() == 0)
1819           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1820
1821         MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1822                                                dl, DAG, VA, Flags));
1823       }
1824     }
1825   }
1826
1827   if (!MemOpChains.empty())
1828     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1829                         &MemOpChains[0], MemOpChains.size());
1830
1831   // Build a sequence of copy-to-reg nodes chained together with token chain
1832   // and flag operands which copy the outgoing args into registers.
1833   SDValue InFlag;
1834   // Tail call byval lowering might overwrite argument registers so in case of
1835   // tail call optimization the copies to registers are lowered later.
1836   if (!isTailCall)
1837     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1838       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1839                                RegsToPass[i].second, InFlag);
1840       InFlag = Chain.getValue(1);
1841     }
1842
1843
1844   if (Subtarget->isPICStyleGOT()) {
1845     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1846     // GOT pointer.
1847     if (!isTailCall) {
1848       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1849                                DAG.getNode(X86ISD::GlobalBaseReg,
1850                                            DebugLoc::getUnknownLoc(),
1851                                            getPointerTy()),
1852                                InFlag);
1853       InFlag = Chain.getValue(1);
1854     } else {
1855       // If we are tail calling and generating PIC/GOT style code load the
1856       // address of the callee into ECX. The value in ecx is used as target of
1857       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1858       // for tail calls on PIC/GOT architectures. Normally we would just put the
1859       // address of GOT into ebx and then call target@PLT. But for tail calls
1860       // ebx would be restored (since ebx is callee saved) before jumping to the
1861       // target@PLT.
1862
1863       // Note: The actual moving to ECX is done further down.
1864       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1865       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1866           !G->getGlobal()->hasProtectedVisibility())
1867         Callee = LowerGlobalAddress(Callee, DAG);
1868       else if (isa<ExternalSymbolSDNode>(Callee))
1869         Callee = LowerExternalSymbol(Callee, DAG);
1870     }
1871   }
1872
1873   if (Is64Bit && isVarArg) {
1874     // From AMD64 ABI document:
1875     // For calls that may call functions that use varargs or stdargs
1876     // (prototype-less calls or calls to functions containing ellipsis (...) in
1877     // the declaration) %al is used as hidden argument to specify the number
1878     // of SSE registers used. The contents of %al do not need to match exactly
1879     // the number of registers, but must be an ubound on the number of SSE
1880     // registers used and is in the range 0 - 8 inclusive.
1881
1882     // FIXME: Verify this on Win64
1883     // Count the number of XMM registers allocated.
1884     static const unsigned XMMArgRegs[] = {
1885       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1886       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1887     };
1888     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1889     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1890            && "SSE registers cannot be used when SSE is disabled");
1891
1892     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1893                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1894     InFlag = Chain.getValue(1);
1895   }
1896
1897
1898   // For tail calls lower the arguments to the 'real' stack slot.
1899   if (isTailCall) {
1900     // Force all the incoming stack arguments to be loaded from the stack
1901     // before any new outgoing arguments are stored to the stack, because the
1902     // outgoing stack slots may alias the incoming argument stack slots, and
1903     // the alias isn't otherwise explicit. This is slightly more conservative
1904     // than necessary, because it means that each store effectively depends
1905     // on every argument instead of just those arguments it would clobber.
1906     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1907
1908     SmallVector<SDValue, 8> MemOpChains2;
1909     SDValue FIN;
1910     int FI = 0;
1911     // Do not flag preceeding copytoreg stuff together with the following stuff.
1912     InFlag = SDValue();
1913     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1914       CCValAssign &VA = ArgLocs[i];
1915       if (!VA.isRegLoc()) {
1916         assert(VA.isMemLoc());
1917         SDValue Arg = Outs[i].Val;
1918         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1919         // Create frame index.
1920         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1921         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1922         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1923         FIN = DAG.getFrameIndex(FI, getPointerTy());
1924
1925         if (Flags.isByVal()) {
1926           // Copy relative to framepointer.
1927           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1928           if (StackPtr.getNode() == 0)
1929             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1930                                           getPointerTy());
1931           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1932
1933           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
1934                                                            ArgChain,
1935                                                            Flags, DAG, dl));
1936         } else {
1937           // Store relative to framepointer.
1938           MemOpChains2.push_back(
1939             DAG.getStore(ArgChain, dl, Arg, FIN,
1940                          PseudoSourceValue::getFixedStack(FI), 0));
1941         }
1942       }
1943     }
1944
1945     if (!MemOpChains2.empty())
1946       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1947                           &MemOpChains2[0], MemOpChains2.size());
1948
1949     // Copy arguments to their registers.
1950     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1951       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1952                                RegsToPass[i].second, InFlag);
1953       InFlag = Chain.getValue(1);
1954     }
1955     InFlag =SDValue();
1956
1957     // Store the return address to the appropriate stack slot.
1958     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1959                                      FPDiff, dl);
1960   }
1961
1962   bool WasGlobalOrExternal = false;
1963   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
1964     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
1965     // In the 64-bit large code model, we have to make all calls
1966     // through a register, since the call instruction's 32-bit
1967     // pc-relative offset may not be large enough to hold the whole
1968     // address.
1969   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1970     WasGlobalOrExternal = true;
1971     // If the callee is a GlobalAddress node (quite common, every direct call
1972     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
1973     // it.
1974
1975     // We should use extra load for direct calls to dllimported functions in
1976     // non-JIT mode.
1977     GlobalValue *GV = G->getGlobal();
1978     if (!GV->hasDLLImportLinkage()) {
1979       unsigned char OpFlags = 0;
1980
1981       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1982       // external symbols most go through the PLT in PIC mode.  If the symbol
1983       // has hidden or protected visibility, or if it is static or local, then
1984       // we don't need to use the PLT - we can directly call it.
1985       if (Subtarget->isTargetELF() &&
1986           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1987           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1988         OpFlags = X86II::MO_PLT;
1989       } else if (Subtarget->isPICStyleStubAny() &&
1990                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1991                Subtarget->getDarwinVers() < 9) {
1992         // PC-relative references to external symbols should go through $stub,
1993         // unless we're building with the leopard linker or later, which
1994         // automatically synthesizes these stubs.
1995         OpFlags = X86II::MO_DARWIN_STUB;
1996       }
1997
1998       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1999                                           G->getOffset(), OpFlags);
2000     }
2001   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2002     WasGlobalOrExternal = true;
2003     unsigned char OpFlags = 0;
2004
2005     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2006     // symbols should go through the PLT.
2007     if (Subtarget->isTargetELF() &&
2008         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2009       OpFlags = X86II::MO_PLT;
2010     } else if (Subtarget->isPICStyleStubAny() &&
2011              Subtarget->getDarwinVers() < 9) {
2012       // PC-relative references to external symbols should go through $stub,
2013       // unless we're building with the leopard linker or later, which
2014       // automatically synthesizes these stubs.
2015       OpFlags = X86II::MO_DARWIN_STUB;
2016     }
2017
2018     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2019                                          OpFlags);
2020   }
2021
2022   if (isTailCall && !WasGlobalOrExternal) {
2023     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
2024
2025     Chain = DAG.getCopyToReg(Chain,  dl,
2026                              DAG.getRegister(Opc, getPointerTy()),
2027                              Callee,InFlag);
2028     Callee = DAG.getRegister(Opc, getPointerTy());
2029     // Add register as live out.
2030     MF.getRegInfo().addLiveOut(Opc);
2031   }
2032
2033   // Returns a chain & a flag for retval copy to use.
2034   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2035   SmallVector<SDValue, 8> Ops;
2036
2037   if (isTailCall) {
2038     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2039                            DAG.getIntPtrConstant(0, true), InFlag);
2040     InFlag = Chain.getValue(1);
2041   }
2042
2043   Ops.push_back(Chain);
2044   Ops.push_back(Callee);
2045
2046   if (isTailCall)
2047     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2048
2049   // Add argument registers to the end of the list so that they are known live
2050   // into the call.
2051   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2052     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2053                                   RegsToPass[i].second.getValueType()));
2054
2055   // Add an implicit use GOT pointer in EBX.
2056   if (!isTailCall && Subtarget->isPICStyleGOT())
2057     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2058
2059   // Add an implicit use of AL for x86 vararg functions.
2060   if (Is64Bit && isVarArg)
2061     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2062
2063   if (InFlag.getNode())
2064     Ops.push_back(InFlag);
2065
2066   if (isTailCall) {
2067     // If this is the first return lowered for this function, add the regs
2068     // to the liveout set for the function.
2069     if (MF.getRegInfo().liveout_empty()) {
2070       SmallVector<CCValAssign, 16> RVLocs;
2071       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2072                      *DAG.getContext());
2073       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2074       for (unsigned i = 0; i != RVLocs.size(); ++i)
2075         if (RVLocs[i].isRegLoc())
2076           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2077     }
2078
2079     assert(((Callee.getOpcode() == ISD::Register &&
2080                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2081                 cast<RegisterSDNode>(Callee)->getReg() == X86::R9)) ||
2082               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2083               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2084              "Expecting an global address, external symbol, or register");
2085
2086     return DAG.getNode(X86ISD::TC_RETURN, dl,
2087                        NodeTys, &Ops[0], Ops.size());
2088   }
2089
2090   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2091   InFlag = Chain.getValue(1);
2092
2093   // Create the CALLSEQ_END node.
2094   unsigned NumBytesForCalleeToPush;
2095   if (IsCalleePop(isVarArg, CallConv))
2096     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2097   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2098     // If this is is a call to a struct-return function, the callee
2099     // pops the hidden struct pointer, so we have to push it back.
2100     // This is common for Darwin/X86, Linux & Mingw32 targets.
2101     NumBytesForCalleeToPush = 4;
2102   else
2103     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2104
2105   // Returns a flag for retval copy to use.
2106   Chain = DAG.getCALLSEQ_END(Chain,
2107                              DAG.getIntPtrConstant(NumBytes, true),
2108                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2109                                                    true),
2110                              InFlag);
2111   InFlag = Chain.getValue(1);
2112
2113   // Handle result values, copying them out of physregs into vregs that we
2114   // return.
2115   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2116                          Ins, dl, DAG, InVals);
2117 }
2118
2119
2120 //===----------------------------------------------------------------------===//
2121 //                Fast Calling Convention (tail call) implementation
2122 //===----------------------------------------------------------------------===//
2123
2124 //  Like std call, callee cleans arguments, convention except that ECX is
2125 //  reserved for storing the tail called function address. Only 2 registers are
2126 //  free for argument passing (inreg). Tail call optimization is performed
2127 //  provided:
2128 //                * tailcallopt is enabled
2129 //                * caller/callee are fastcc
2130 //  On X86_64 architecture with GOT-style position independent code only local
2131 //  (within module) calls are supported at the moment.
2132 //  To keep the stack aligned according to platform abi the function
2133 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2134 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2135 //  If a tail called function callee has more arguments than the caller the
2136 //  caller needs to make sure that there is room to move the RETADDR to. This is
2137 //  achieved by reserving an area the size of the argument delta right after the
2138 //  original REtADDR, but before the saved framepointer or the spilled registers
2139 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2140 //  stack layout:
2141 //    arg1
2142 //    arg2
2143 //    RETADDR
2144 //    [ new RETADDR
2145 //      move area ]
2146 //    (possible EBP)
2147 //    ESI
2148 //    EDI
2149 //    local1 ..
2150
2151 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2152 /// for a 16 byte align requirement.
2153 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2154                                                         SelectionDAG& DAG) {
2155   MachineFunction &MF = DAG.getMachineFunction();
2156   const TargetMachine &TM = MF.getTarget();
2157   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2158   unsigned StackAlignment = TFI.getStackAlignment();
2159   uint64_t AlignMask = StackAlignment - 1;
2160   int64_t Offset = StackSize;
2161   uint64_t SlotSize = TD->getPointerSize();
2162   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2163     // Number smaller than 12 so just add the difference.
2164     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2165   } else {
2166     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2167     Offset = ((~AlignMask) & Offset) + StackAlignment +
2168       (StackAlignment-SlotSize);
2169   }
2170   return Offset;
2171 }
2172
2173 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2174 /// for tail call optimization. Targets which want to do tail call
2175 /// optimization should implement this function.
2176 bool
2177 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2178                                                      CallingConv::ID CalleeCC,
2179                                                      bool isVarArg,
2180                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2181                                                      SelectionDAG& DAG) const {
2182   MachineFunction &MF = DAG.getMachineFunction();
2183   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2184   return CalleeCC == CallingConv::Fast && CallerCC == CalleeCC;
2185 }
2186
2187 FastISel *
2188 X86TargetLowering::createFastISel(MachineFunction &mf,
2189                                   MachineModuleInfo *mmo,
2190                                   DwarfWriter *dw,
2191                                   DenseMap<const Value *, unsigned> &vm,
2192                                   DenseMap<const BasicBlock *,
2193                                            MachineBasicBlock *> &bm,
2194                                   DenseMap<const AllocaInst *, int> &am
2195 #ifndef NDEBUG
2196                                   , SmallSet<Instruction*, 8> &cil
2197 #endif
2198                                   ) {
2199   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2200 #ifndef NDEBUG
2201                              , cil
2202 #endif
2203                              );
2204 }
2205
2206
2207 //===----------------------------------------------------------------------===//
2208 //                           Other Lowering Hooks
2209 //===----------------------------------------------------------------------===//
2210
2211
2212 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2213   MachineFunction &MF = DAG.getMachineFunction();
2214   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2215   int ReturnAddrIndex = FuncInfo->getRAIndex();
2216
2217   if (ReturnAddrIndex == 0) {
2218     // Set up a frame object for the return address.
2219     uint64_t SlotSize = TD->getPointerSize();
2220     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2221                                                            true, false);
2222     FuncInfo->setRAIndex(ReturnAddrIndex);
2223   }
2224
2225   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2226 }
2227
2228
2229 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2230                                        bool hasSymbolicDisplacement) {
2231   // Offset should fit into 32 bit immediate field.
2232   if (!isInt32(Offset))
2233     return false;
2234
2235   // If we don't have a symbolic displacement - we don't have any extra
2236   // restrictions.
2237   if (!hasSymbolicDisplacement)
2238     return true;
2239
2240   // FIXME: Some tweaks might be needed for medium code model.
2241   if (M != CodeModel::Small && M != CodeModel::Kernel)
2242     return false;
2243
2244   // For small code model we assume that latest object is 16MB before end of 31
2245   // bits boundary. We may also accept pretty large negative constants knowing
2246   // that all objects are in the positive half of address space.
2247   if (M == CodeModel::Small && Offset < 16*1024*1024)
2248     return true;
2249
2250   // For kernel code model we know that all object resist in the negative half
2251   // of 32bits address space. We may not accept negative offsets, since they may
2252   // be just off and we may accept pretty large positive ones.
2253   if (M == CodeModel::Kernel && Offset > 0)
2254     return true;
2255
2256   return false;
2257 }
2258
2259 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2260 /// specific condition code, returning the condition code and the LHS/RHS of the
2261 /// comparison to make.
2262 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2263                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2264   if (!isFP) {
2265     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2266       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2267         // X > -1   -> X == 0, jump !sign.
2268         RHS = DAG.getConstant(0, RHS.getValueType());
2269         return X86::COND_NS;
2270       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2271         // X < 0   -> X == 0, jump on sign.
2272         return X86::COND_S;
2273       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2274         // X < 1   -> X <= 0
2275         RHS = DAG.getConstant(0, RHS.getValueType());
2276         return X86::COND_LE;
2277       }
2278     }
2279
2280     switch (SetCCOpcode) {
2281     default: llvm_unreachable("Invalid integer condition!");
2282     case ISD::SETEQ:  return X86::COND_E;
2283     case ISD::SETGT:  return X86::COND_G;
2284     case ISD::SETGE:  return X86::COND_GE;
2285     case ISD::SETLT:  return X86::COND_L;
2286     case ISD::SETLE:  return X86::COND_LE;
2287     case ISD::SETNE:  return X86::COND_NE;
2288     case ISD::SETULT: return X86::COND_B;
2289     case ISD::SETUGT: return X86::COND_A;
2290     case ISD::SETULE: return X86::COND_BE;
2291     case ISD::SETUGE: return X86::COND_AE;
2292     }
2293   }
2294
2295   // First determine if it is required or is profitable to flip the operands.
2296
2297   // If LHS is a foldable load, but RHS is not, flip the condition.
2298   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2299       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2300     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2301     std::swap(LHS, RHS);
2302   }
2303
2304   switch (SetCCOpcode) {
2305   default: break;
2306   case ISD::SETOLT:
2307   case ISD::SETOLE:
2308   case ISD::SETUGT:
2309   case ISD::SETUGE:
2310     std::swap(LHS, RHS);
2311     break;
2312   }
2313
2314   // On a floating point condition, the flags are set as follows:
2315   // ZF  PF  CF   op
2316   //  0 | 0 | 0 | X > Y
2317   //  0 | 0 | 1 | X < Y
2318   //  1 | 0 | 0 | X == Y
2319   //  1 | 1 | 1 | unordered
2320   switch (SetCCOpcode) {
2321   default: llvm_unreachable("Condcode should be pre-legalized away");
2322   case ISD::SETUEQ:
2323   case ISD::SETEQ:   return X86::COND_E;
2324   case ISD::SETOLT:              // flipped
2325   case ISD::SETOGT:
2326   case ISD::SETGT:   return X86::COND_A;
2327   case ISD::SETOLE:              // flipped
2328   case ISD::SETOGE:
2329   case ISD::SETGE:   return X86::COND_AE;
2330   case ISD::SETUGT:              // flipped
2331   case ISD::SETULT:
2332   case ISD::SETLT:   return X86::COND_B;
2333   case ISD::SETUGE:              // flipped
2334   case ISD::SETULE:
2335   case ISD::SETLE:   return X86::COND_BE;
2336   case ISD::SETONE:
2337   case ISD::SETNE:   return X86::COND_NE;
2338   case ISD::SETUO:   return X86::COND_P;
2339   case ISD::SETO:    return X86::COND_NP;
2340   case ISD::SETOEQ:
2341   case ISD::SETUNE:  return X86::COND_INVALID;
2342   }
2343 }
2344
2345 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2346 /// code. Current x86 isa includes the following FP cmov instructions:
2347 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2348 static bool hasFPCMov(unsigned X86CC) {
2349   switch (X86CC) {
2350   default:
2351     return false;
2352   case X86::COND_B:
2353   case X86::COND_BE:
2354   case X86::COND_E:
2355   case X86::COND_P:
2356   case X86::COND_A:
2357   case X86::COND_AE:
2358   case X86::COND_NE:
2359   case X86::COND_NP:
2360     return true;
2361   }
2362 }
2363
2364 /// isFPImmLegal - Returns true if the target can instruction select the
2365 /// specified FP immediate natively. If false, the legalizer will
2366 /// materialize the FP immediate as a load from a constant pool.
2367 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2368   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2369     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2370       return true;
2371   }
2372   return false;
2373 }
2374
2375 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2376 /// the specified range (L, H].
2377 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2378   return (Val < 0) || (Val >= Low && Val < Hi);
2379 }
2380
2381 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2382 /// specified value.
2383 static bool isUndefOrEqual(int Val, int CmpVal) {
2384   if (Val < 0 || Val == CmpVal)
2385     return true;
2386   return false;
2387 }
2388
2389 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2390 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2391 /// the second operand.
2392 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2393   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2394     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2395   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2396     return (Mask[0] < 2 && Mask[1] < 2);
2397   return false;
2398 }
2399
2400 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2401   SmallVector<int, 8> M;
2402   N->getMask(M);
2403   return ::isPSHUFDMask(M, N->getValueType(0));
2404 }
2405
2406 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2407 /// is suitable for input to PSHUFHW.
2408 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2409   if (VT != MVT::v8i16)
2410     return false;
2411
2412   // Lower quadword copied in order or undef.
2413   for (int i = 0; i != 4; ++i)
2414     if (Mask[i] >= 0 && Mask[i] != i)
2415       return false;
2416
2417   // Upper quadword shuffled.
2418   for (int i = 4; i != 8; ++i)
2419     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2420       return false;
2421
2422   return true;
2423 }
2424
2425 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2426   SmallVector<int, 8> M;
2427   N->getMask(M);
2428   return ::isPSHUFHWMask(M, N->getValueType(0));
2429 }
2430
2431 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2432 /// is suitable for input to PSHUFLW.
2433 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2434   if (VT != MVT::v8i16)
2435     return false;
2436
2437   // Upper quadword copied in order.
2438   for (int i = 4; i != 8; ++i)
2439     if (Mask[i] >= 0 && Mask[i] != i)
2440       return false;
2441
2442   // Lower quadword shuffled.
2443   for (int i = 0; i != 4; ++i)
2444     if (Mask[i] >= 4)
2445       return false;
2446
2447   return true;
2448 }
2449
2450 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2451   SmallVector<int, 8> M;
2452   N->getMask(M);
2453   return ::isPSHUFLWMask(M, N->getValueType(0));
2454 }
2455
2456 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2457 /// is suitable for input to PALIGNR.
2458 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2459                           bool hasSSSE3) {
2460   int i, e = VT.getVectorNumElements();
2461
2462   // Do not handle v2i64 / v2f64 shuffles with palignr.
2463   if (e < 4 || !hasSSSE3)
2464     return false;
2465
2466   for (i = 0; i != e; ++i)
2467     if (Mask[i] >= 0)
2468       break;
2469
2470   // All undef, not a palignr.
2471   if (i == e)
2472     return false;
2473
2474   // Determine if it's ok to perform a palignr with only the LHS, since we
2475   // don't have access to the actual shuffle elements to see if RHS is undef.
2476   bool Unary = Mask[i] < (int)e;
2477   bool NeedsUnary = false;
2478
2479   int s = Mask[i] - i;
2480
2481   // Check the rest of the elements to see if they are consecutive.
2482   for (++i; i != e; ++i) {
2483     int m = Mask[i];
2484     if (m < 0)
2485       continue;
2486
2487     Unary = Unary && (m < (int)e);
2488     NeedsUnary = NeedsUnary || (m < s);
2489
2490     if (NeedsUnary && !Unary)
2491       return false;
2492     if (Unary && m != ((s+i) & (e-1)))
2493       return false;
2494     if (!Unary && m != (s+i))
2495       return false;
2496   }
2497   return true;
2498 }
2499
2500 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2501   SmallVector<int, 8> M;
2502   N->getMask(M);
2503   return ::isPALIGNRMask(M, N->getValueType(0), true);
2504 }
2505
2506 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2507 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2508 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2509   int NumElems = VT.getVectorNumElements();
2510   if (NumElems != 2 && NumElems != 4)
2511     return false;
2512
2513   int Half = NumElems / 2;
2514   for (int i = 0; i < Half; ++i)
2515     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2516       return false;
2517   for (int i = Half; i < NumElems; ++i)
2518     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2519       return false;
2520
2521   return true;
2522 }
2523
2524 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2525   SmallVector<int, 8> M;
2526   N->getMask(M);
2527   return ::isSHUFPMask(M, N->getValueType(0));
2528 }
2529
2530 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2531 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2532 /// half elements to come from vector 1 (which would equal the dest.) and
2533 /// the upper half to come from vector 2.
2534 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2535   int NumElems = VT.getVectorNumElements();
2536
2537   if (NumElems != 2 && NumElems != 4)
2538     return false;
2539
2540   int Half = NumElems / 2;
2541   for (int i = 0; i < Half; ++i)
2542     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2543       return false;
2544   for (int i = Half; i < NumElems; ++i)
2545     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2546       return false;
2547   return true;
2548 }
2549
2550 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2551   SmallVector<int, 8> M;
2552   N->getMask(M);
2553   return isCommutedSHUFPMask(M, N->getValueType(0));
2554 }
2555
2556 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2557 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2558 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2559   if (N->getValueType(0).getVectorNumElements() != 4)
2560     return false;
2561
2562   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2563   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2564          isUndefOrEqual(N->getMaskElt(1), 7) &&
2565          isUndefOrEqual(N->getMaskElt(2), 2) &&
2566          isUndefOrEqual(N->getMaskElt(3), 3);
2567 }
2568
2569 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2570 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2571 /// <2, 3, 2, 3>
2572 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2573   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2574
2575   if (NumElems != 4)
2576     return false;
2577
2578   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2579   isUndefOrEqual(N->getMaskElt(1), 3) &&
2580   isUndefOrEqual(N->getMaskElt(2), 2) &&
2581   isUndefOrEqual(N->getMaskElt(3), 3);
2582 }
2583
2584 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2585 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2586 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2587   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2588
2589   if (NumElems != 2 && NumElems != 4)
2590     return false;
2591
2592   for (unsigned i = 0; i < NumElems/2; ++i)
2593     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2594       return false;
2595
2596   for (unsigned i = NumElems/2; i < NumElems; ++i)
2597     if (!isUndefOrEqual(N->getMaskElt(i), i))
2598       return false;
2599
2600   return true;
2601 }
2602
2603 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2604 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2605 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2606   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2607
2608   if (NumElems != 2 && NumElems != 4)
2609     return false;
2610
2611   for (unsigned i = 0; i < NumElems/2; ++i)
2612     if (!isUndefOrEqual(N->getMaskElt(i), i))
2613       return false;
2614
2615   for (unsigned i = 0; i < NumElems/2; ++i)
2616     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2617       return false;
2618
2619   return true;
2620 }
2621
2622 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2623 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2624 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2625                          bool V2IsSplat = false) {
2626   int NumElts = VT.getVectorNumElements();
2627   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2628     return false;
2629
2630   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2631     int BitI  = Mask[i];
2632     int BitI1 = Mask[i+1];
2633     if (!isUndefOrEqual(BitI, j))
2634       return false;
2635     if (V2IsSplat) {
2636       if (!isUndefOrEqual(BitI1, NumElts))
2637         return false;
2638     } else {
2639       if (!isUndefOrEqual(BitI1, j + NumElts))
2640         return false;
2641     }
2642   }
2643   return true;
2644 }
2645
2646 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2647   SmallVector<int, 8> M;
2648   N->getMask(M);
2649   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2650 }
2651
2652 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2653 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2654 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2655                          bool V2IsSplat = false) {
2656   int NumElts = VT.getVectorNumElements();
2657   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2658     return false;
2659
2660   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2661     int BitI  = Mask[i];
2662     int BitI1 = Mask[i+1];
2663     if (!isUndefOrEqual(BitI, j + NumElts/2))
2664       return false;
2665     if (V2IsSplat) {
2666       if (isUndefOrEqual(BitI1, NumElts))
2667         return false;
2668     } else {
2669       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2670         return false;
2671     }
2672   }
2673   return true;
2674 }
2675
2676 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2677   SmallVector<int, 8> M;
2678   N->getMask(M);
2679   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2680 }
2681
2682 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2683 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2684 /// <0, 0, 1, 1>
2685 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2686   int NumElems = VT.getVectorNumElements();
2687   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2688     return false;
2689
2690   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2691     int BitI  = Mask[i];
2692     int BitI1 = Mask[i+1];
2693     if (!isUndefOrEqual(BitI, j))
2694       return false;
2695     if (!isUndefOrEqual(BitI1, j))
2696       return false;
2697   }
2698   return true;
2699 }
2700
2701 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2702   SmallVector<int, 8> M;
2703   N->getMask(M);
2704   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2705 }
2706
2707 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2708 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2709 /// <2, 2, 3, 3>
2710 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2711   int NumElems = VT.getVectorNumElements();
2712   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2713     return false;
2714
2715   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2716     int BitI  = Mask[i];
2717     int BitI1 = Mask[i+1];
2718     if (!isUndefOrEqual(BitI, j))
2719       return false;
2720     if (!isUndefOrEqual(BitI1, j))
2721       return false;
2722   }
2723   return true;
2724 }
2725
2726 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2727   SmallVector<int, 8> M;
2728   N->getMask(M);
2729   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2730 }
2731
2732 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2733 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2734 /// MOVSD, and MOVD, i.e. setting the lowest element.
2735 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2736   if (VT.getVectorElementType().getSizeInBits() < 32)
2737     return false;
2738
2739   int NumElts = VT.getVectorNumElements();
2740
2741   if (!isUndefOrEqual(Mask[0], NumElts))
2742     return false;
2743
2744   for (int i = 1; i < NumElts; ++i)
2745     if (!isUndefOrEqual(Mask[i], i))
2746       return false;
2747
2748   return true;
2749 }
2750
2751 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2752   SmallVector<int, 8> M;
2753   N->getMask(M);
2754   return ::isMOVLMask(M, N->getValueType(0));
2755 }
2756
2757 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2758 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2759 /// element of vector 2 and the other elements to come from vector 1 in order.
2760 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2761                                bool V2IsSplat = false, bool V2IsUndef = false) {
2762   int NumOps = VT.getVectorNumElements();
2763   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2764     return false;
2765
2766   if (!isUndefOrEqual(Mask[0], 0))
2767     return false;
2768
2769   for (int i = 1; i < NumOps; ++i)
2770     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2771           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2772           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2773       return false;
2774
2775   return true;
2776 }
2777
2778 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2779                            bool V2IsUndef = false) {
2780   SmallVector<int, 8> M;
2781   N->getMask(M);
2782   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2783 }
2784
2785 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2786 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2787 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2788   if (N->getValueType(0).getVectorNumElements() != 4)
2789     return false;
2790
2791   // Expect 1, 1, 3, 3
2792   for (unsigned i = 0; i < 2; ++i) {
2793     int Elt = N->getMaskElt(i);
2794     if (Elt >= 0 && Elt != 1)
2795       return false;
2796   }
2797
2798   bool HasHi = false;
2799   for (unsigned i = 2; i < 4; ++i) {
2800     int Elt = N->getMaskElt(i);
2801     if (Elt >= 0 && Elt != 3)
2802       return false;
2803     if (Elt == 3)
2804       HasHi = true;
2805   }
2806   // Don't use movshdup if it can be done with a shufps.
2807   // FIXME: verify that matching u, u, 3, 3 is what we want.
2808   return HasHi;
2809 }
2810
2811 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2812 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2813 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2814   if (N->getValueType(0).getVectorNumElements() != 4)
2815     return false;
2816
2817   // Expect 0, 0, 2, 2
2818   for (unsigned i = 0; i < 2; ++i)
2819     if (N->getMaskElt(i) > 0)
2820       return false;
2821
2822   bool HasHi = false;
2823   for (unsigned i = 2; i < 4; ++i) {
2824     int Elt = N->getMaskElt(i);
2825     if (Elt >= 0 && Elt != 2)
2826       return false;
2827     if (Elt == 2)
2828       HasHi = true;
2829   }
2830   // Don't use movsldup if it can be done with a shufps.
2831   return HasHi;
2832 }
2833
2834 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2835 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2836 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2837   int e = N->getValueType(0).getVectorNumElements() / 2;
2838
2839   for (int i = 0; i < e; ++i)
2840     if (!isUndefOrEqual(N->getMaskElt(i), i))
2841       return false;
2842   for (int i = 0; i < e; ++i)
2843     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2844       return false;
2845   return true;
2846 }
2847
2848 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2849 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
2850 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2851   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2852   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2853
2854   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2855   unsigned Mask = 0;
2856   for (int i = 0; i < NumOperands; ++i) {
2857     int Val = SVOp->getMaskElt(NumOperands-i-1);
2858     if (Val < 0) Val = 0;
2859     if (Val >= NumOperands) Val -= NumOperands;
2860     Mask |= Val;
2861     if (i != NumOperands - 1)
2862       Mask <<= Shift;
2863   }
2864   return Mask;
2865 }
2866
2867 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2868 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
2869 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2870   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2871   unsigned Mask = 0;
2872   // 8 nodes, but we only care about the last 4.
2873   for (unsigned i = 7; i >= 4; --i) {
2874     int Val = SVOp->getMaskElt(i);
2875     if (Val >= 0)
2876       Mask |= (Val - 4);
2877     if (i != 4)
2878       Mask <<= 2;
2879   }
2880   return Mask;
2881 }
2882
2883 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2884 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
2885 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2886   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2887   unsigned Mask = 0;
2888   // 8 nodes, but we only care about the first 4.
2889   for (int i = 3; i >= 0; --i) {
2890     int Val = SVOp->getMaskElt(i);
2891     if (Val >= 0)
2892       Mask |= Val;
2893     if (i != 0)
2894       Mask <<= 2;
2895   }
2896   return Mask;
2897 }
2898
2899 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
2900 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
2901 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
2902   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2903   EVT VVT = N->getValueType(0);
2904   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
2905   int Val = 0;
2906
2907   unsigned i, e;
2908   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
2909     Val = SVOp->getMaskElt(i);
2910     if (Val >= 0)
2911       break;
2912   }
2913   return (Val - i) * EltSize;
2914 }
2915
2916 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2917 /// constant +0.0.
2918 bool X86::isZeroNode(SDValue Elt) {
2919   return ((isa<ConstantSDNode>(Elt) &&
2920            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2921           (isa<ConstantFPSDNode>(Elt) &&
2922            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2923 }
2924
2925 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2926 /// their permute mask.
2927 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2928                                     SelectionDAG &DAG) {
2929   EVT VT = SVOp->getValueType(0);
2930   unsigned NumElems = VT.getVectorNumElements();
2931   SmallVector<int, 8> MaskVec;
2932
2933   for (unsigned i = 0; i != NumElems; ++i) {
2934     int idx = SVOp->getMaskElt(i);
2935     if (idx < 0)
2936       MaskVec.push_back(idx);
2937     else if (idx < (int)NumElems)
2938       MaskVec.push_back(idx + NumElems);
2939     else
2940       MaskVec.push_back(idx - NumElems);
2941   }
2942   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2943                               SVOp->getOperand(0), &MaskVec[0]);
2944 }
2945
2946 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2947 /// the two vector operands have swapped position.
2948 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
2949   unsigned NumElems = VT.getVectorNumElements();
2950   for (unsigned i = 0; i != NumElems; ++i) {
2951     int idx = Mask[i];
2952     if (idx < 0)
2953       continue;
2954     else if (idx < (int)NumElems)
2955       Mask[i] = idx + NumElems;
2956     else
2957       Mask[i] = idx - NumElems;
2958   }
2959 }
2960
2961 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2962 /// match movhlps. The lower half elements should come from upper half of
2963 /// V1 (and in order), and the upper half elements should come from the upper
2964 /// half of V2 (and in order).
2965 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2966   if (Op->getValueType(0).getVectorNumElements() != 4)
2967     return false;
2968   for (unsigned i = 0, e = 2; i != e; ++i)
2969     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2970       return false;
2971   for (unsigned i = 2; i != 4; ++i)
2972     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2973       return false;
2974   return true;
2975 }
2976
2977 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2978 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2979 /// required.
2980 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2981   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2982     return false;
2983   N = N->getOperand(0).getNode();
2984   if (!ISD::isNON_EXTLoad(N))
2985     return false;
2986   if (LD)
2987     *LD = cast<LoadSDNode>(N);
2988   return true;
2989 }
2990
2991 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2992 /// match movlp{s|d}. The lower half elements should come from lower half of
2993 /// V1 (and in order), and the upper half elements should come from the upper
2994 /// half of V2 (and in order). And since V1 will become the source of the
2995 /// MOVLP, it must be either a vector load or a scalar load to vector.
2996 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2997                                ShuffleVectorSDNode *Op) {
2998   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2999     return false;
3000   // Is V2 is a vector load, don't do this transformation. We will try to use
3001   // load folding shufps op.
3002   if (ISD::isNON_EXTLoad(V2))
3003     return false;
3004
3005   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3006
3007   if (NumElems != 2 && NumElems != 4)
3008     return false;
3009   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3010     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3011       return false;
3012   for (unsigned i = NumElems/2; i != NumElems; ++i)
3013     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3014       return false;
3015   return true;
3016 }
3017
3018 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3019 /// all the same.
3020 static bool isSplatVector(SDNode *N) {
3021   if (N->getOpcode() != ISD::BUILD_VECTOR)
3022     return false;
3023
3024   SDValue SplatValue = N->getOperand(0);
3025   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3026     if (N->getOperand(i) != SplatValue)
3027       return false;
3028   return true;
3029 }
3030
3031 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3032 /// to an zero vector.
3033 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3034 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3035   SDValue V1 = N->getOperand(0);
3036   SDValue V2 = N->getOperand(1);
3037   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3038   for (unsigned i = 0; i != NumElems; ++i) {
3039     int Idx = N->getMaskElt(i);
3040     if (Idx >= (int)NumElems) {
3041       unsigned Opc = V2.getOpcode();
3042       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3043         continue;
3044       if (Opc != ISD::BUILD_VECTOR ||
3045           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3046         return false;
3047     } else if (Idx >= 0) {
3048       unsigned Opc = V1.getOpcode();
3049       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3050         continue;
3051       if (Opc != ISD::BUILD_VECTOR ||
3052           !X86::isZeroNode(V1.getOperand(Idx)))
3053         return false;
3054     }
3055   }
3056   return true;
3057 }
3058
3059 /// getZeroVector - Returns a vector of specified type with all zero elements.
3060 ///
3061 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3062                              DebugLoc dl) {
3063   assert(VT.isVector() && "Expected a vector type");
3064
3065   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3066   // type.  This ensures they get CSE'd.
3067   SDValue Vec;
3068   if (VT.getSizeInBits() == 64) { // MMX
3069     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3070     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3071   } else if (HasSSE2) {  // SSE2
3072     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3073     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3074   } else { // SSE1
3075     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3076     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3077   }
3078   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3079 }
3080
3081 /// getOnesVector - Returns a vector of specified type with all bits set.
3082 ///
3083 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3084   assert(VT.isVector() && "Expected a vector type");
3085
3086   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3087   // type.  This ensures they get CSE'd.
3088   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3089   SDValue Vec;
3090   if (VT.getSizeInBits() == 64)  // MMX
3091     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3092   else                                              // SSE
3093     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3094   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3095 }
3096
3097
3098 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3099 /// that point to V2 points to its first element.
3100 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3101   EVT VT = SVOp->getValueType(0);
3102   unsigned NumElems = VT.getVectorNumElements();
3103
3104   bool Changed = false;
3105   SmallVector<int, 8> MaskVec;
3106   SVOp->getMask(MaskVec);
3107
3108   for (unsigned i = 0; i != NumElems; ++i) {
3109     if (MaskVec[i] > (int)NumElems) {
3110       MaskVec[i] = NumElems;
3111       Changed = true;
3112     }
3113   }
3114   if (Changed)
3115     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3116                                 SVOp->getOperand(1), &MaskVec[0]);
3117   return SDValue(SVOp, 0);
3118 }
3119
3120 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3121 /// operation of specified width.
3122 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3123                        SDValue V2) {
3124   unsigned NumElems = VT.getVectorNumElements();
3125   SmallVector<int, 8> Mask;
3126   Mask.push_back(NumElems);
3127   for (unsigned i = 1; i != NumElems; ++i)
3128     Mask.push_back(i);
3129   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3130 }
3131
3132 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3133 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3134                           SDValue V2) {
3135   unsigned NumElems = VT.getVectorNumElements();
3136   SmallVector<int, 8> Mask;
3137   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3138     Mask.push_back(i);
3139     Mask.push_back(i + NumElems);
3140   }
3141   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3142 }
3143
3144 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3145 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3146                           SDValue V2) {
3147   unsigned NumElems = VT.getVectorNumElements();
3148   unsigned Half = NumElems/2;
3149   SmallVector<int, 8> Mask;
3150   for (unsigned i = 0; i != Half; ++i) {
3151     Mask.push_back(i + Half);
3152     Mask.push_back(i + NumElems + Half);
3153   }
3154   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3155 }
3156
3157 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3158 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3159                             bool HasSSE2) {
3160   if (SV->getValueType(0).getVectorNumElements() <= 4)
3161     return SDValue(SV, 0);
3162
3163   EVT PVT = MVT::v4f32;
3164   EVT VT = SV->getValueType(0);
3165   DebugLoc dl = SV->getDebugLoc();
3166   SDValue V1 = SV->getOperand(0);
3167   int NumElems = VT.getVectorNumElements();
3168   int EltNo = SV->getSplatIndex();
3169
3170   // unpack elements to the correct location
3171   while (NumElems > 4) {
3172     if (EltNo < NumElems/2) {
3173       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3174     } else {
3175       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3176       EltNo -= NumElems/2;
3177     }
3178     NumElems >>= 1;
3179   }
3180
3181   // Perform the splat.
3182   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3183   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3184   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3185   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3186 }
3187
3188 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3189 /// vector of zero or undef vector.  This produces a shuffle where the low
3190 /// element of V2 is swizzled into the zero/undef vector, landing at element
3191 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3192 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3193                                              bool isZero, bool HasSSE2,
3194                                              SelectionDAG &DAG) {
3195   EVT VT = V2.getValueType();
3196   SDValue V1 = isZero
3197     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3198   unsigned NumElems = VT.getVectorNumElements();
3199   SmallVector<int, 16> MaskVec;
3200   for (unsigned i = 0; i != NumElems; ++i)
3201     // If this is the insertion idx, put the low elt of V2 here.
3202     MaskVec.push_back(i == Idx ? NumElems : i);
3203   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3204 }
3205
3206 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3207 /// a shuffle that is zero.
3208 static
3209 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3210                                   bool Low, SelectionDAG &DAG) {
3211   unsigned NumZeros = 0;
3212   for (int i = 0; i < NumElems; ++i) {
3213     unsigned Index = Low ? i : NumElems-i-1;
3214     int Idx = SVOp->getMaskElt(Index);
3215     if (Idx < 0) {
3216       ++NumZeros;
3217       continue;
3218     }
3219     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3220     if (Elt.getNode() && X86::isZeroNode(Elt))
3221       ++NumZeros;
3222     else
3223       break;
3224   }
3225   return NumZeros;
3226 }
3227
3228 /// isVectorShift - Returns true if the shuffle can be implemented as a
3229 /// logical left or right shift of a vector.
3230 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3231 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3232                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3233   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3234
3235   isLeft = true;
3236   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3237   if (!NumZeros) {
3238     isLeft = false;
3239     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3240     if (!NumZeros)
3241       return false;
3242   }
3243   bool SeenV1 = false;
3244   bool SeenV2 = false;
3245   for (int i = NumZeros; i < NumElems; ++i) {
3246     int Val = isLeft ? (i - NumZeros) : i;
3247     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3248     if (Idx < 0)
3249       continue;
3250     if (Idx < NumElems)
3251       SeenV1 = true;
3252     else {
3253       Idx -= NumElems;
3254       SeenV2 = true;
3255     }
3256     if (Idx != Val)
3257       return false;
3258   }
3259   if (SeenV1 && SeenV2)
3260     return false;
3261
3262   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3263   ShAmt = NumZeros;
3264   return true;
3265 }
3266
3267
3268 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3269 ///
3270 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3271                                        unsigned NumNonZero, unsigned NumZero,
3272                                        SelectionDAG &DAG, TargetLowering &TLI) {
3273   if (NumNonZero > 8)
3274     return SDValue();
3275
3276   DebugLoc dl = Op.getDebugLoc();
3277   SDValue V(0, 0);
3278   bool First = true;
3279   for (unsigned i = 0; i < 16; ++i) {
3280     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3281     if (ThisIsNonZero && First) {
3282       if (NumZero)
3283         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3284       else
3285         V = DAG.getUNDEF(MVT::v8i16);
3286       First = false;
3287     }
3288
3289     if ((i & 1) != 0) {
3290       SDValue ThisElt(0, 0), LastElt(0, 0);
3291       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3292       if (LastIsNonZero) {
3293         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3294                               MVT::i16, Op.getOperand(i-1));
3295       }
3296       if (ThisIsNonZero) {
3297         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3298         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3299                               ThisElt, DAG.getConstant(8, MVT::i8));
3300         if (LastIsNonZero)
3301           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3302       } else
3303         ThisElt = LastElt;
3304
3305       if (ThisElt.getNode())
3306         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3307                         DAG.getIntPtrConstant(i/2));
3308     }
3309   }
3310
3311   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3312 }
3313
3314 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3315 ///
3316 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3317                                        unsigned NumNonZero, unsigned NumZero,
3318                                        SelectionDAG &DAG, TargetLowering &TLI) {
3319   if (NumNonZero > 4)
3320     return SDValue();
3321
3322   DebugLoc dl = Op.getDebugLoc();
3323   SDValue V(0, 0);
3324   bool First = true;
3325   for (unsigned i = 0; i < 8; ++i) {
3326     bool isNonZero = (NonZeros & (1 << i)) != 0;
3327     if (isNonZero) {
3328       if (First) {
3329         if (NumZero)
3330           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3331         else
3332           V = DAG.getUNDEF(MVT::v8i16);
3333         First = false;
3334       }
3335       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3336                       MVT::v8i16, V, Op.getOperand(i),
3337                       DAG.getIntPtrConstant(i));
3338     }
3339   }
3340
3341   return V;
3342 }
3343
3344 /// getVShift - Return a vector logical shift node.
3345 ///
3346 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3347                          unsigned NumBits, SelectionDAG &DAG,
3348                          const TargetLowering &TLI, DebugLoc dl) {
3349   bool isMMX = VT.getSizeInBits() == 64;
3350   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3351   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3352   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3353   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3354                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3355                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3356 }
3357
3358 SDValue
3359 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3360                                           SelectionDAG &DAG) {
3361
3362   // Check if the scalar load can be widened into a vector load. And if
3363   // the address is "base + cst" see if the cst can be "absorbed" into
3364   // the shuffle mask.
3365   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3366     SDValue Ptr = LD->getBasePtr();
3367     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3368       return SDValue();
3369     EVT PVT = LD->getValueType(0);
3370     if (PVT != MVT::i32 && PVT != MVT::f32)
3371       return SDValue();
3372
3373     int FI = -1;
3374     int64_t Offset = 0;
3375     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3376       FI = FINode->getIndex();
3377       Offset = 0;
3378     } else if (Ptr.getOpcode() == ISD::ADD &&
3379                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3380                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3381       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3382       Offset = Ptr.getConstantOperandVal(1);
3383       Ptr = Ptr.getOperand(0);
3384     } else {
3385       return SDValue();
3386     }
3387
3388     SDValue Chain = LD->getChain();
3389     // Make sure the stack object alignment is at least 16.
3390     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3391     if (DAG.InferPtrAlignment(Ptr) < 16) {
3392       if (MFI->isFixedObjectIndex(FI)) {
3393         // Can't change the alignment. Reference stack + offset explicitly
3394         // if stack pointer is at least 16-byte aligned.
3395         unsigned StackAlign = Subtarget->getStackAlignment();
3396         if (StackAlign < 16)
3397           return SDValue();
3398         Offset = MFI->getObjectOffset(FI) + Offset;
3399         SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
3400                                               getPointerTy());
3401         Ptr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr,
3402                           DAG.getConstant(Offset & ~15, getPointerTy()));
3403         Offset %= 16;
3404       } else {
3405         MFI->setObjectAlignment(FI, 16);
3406       }
3407     }
3408
3409     // (Offset % 16) must be multiple of 4. Then address is then
3410     // Ptr + (Offset & ~15).
3411     if (Offset < 0)
3412       return SDValue();
3413     if ((Offset % 16) & 3)
3414       return SDValue();
3415     int64_t StartOffset = Offset & ~15;
3416     if (StartOffset)
3417       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3418                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3419
3420     int EltNo = (Offset - StartOffset) >> 2;
3421     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3422     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3423     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0);
3424     // Canonicalize it to a v4i32 shuffle.
3425     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3426     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3427                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3428                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3429   }
3430
3431   return SDValue();
3432 }
3433
3434 SDValue
3435 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3436   DebugLoc dl = Op.getDebugLoc();
3437   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3438   if (ISD::isBuildVectorAllZeros(Op.getNode())
3439       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3440     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3441     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3442     // eliminated on x86-32 hosts.
3443     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3444       return Op;
3445
3446     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3447       return getOnesVector(Op.getValueType(), DAG, dl);
3448     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3449   }
3450
3451   EVT VT = Op.getValueType();
3452   EVT ExtVT = VT.getVectorElementType();
3453   unsigned EVTBits = ExtVT.getSizeInBits();
3454
3455   unsigned NumElems = Op.getNumOperands();
3456   unsigned NumZero  = 0;
3457   unsigned NumNonZero = 0;
3458   unsigned NonZeros = 0;
3459   bool IsAllConstants = true;
3460   SmallSet<SDValue, 8> Values;
3461   for (unsigned i = 0; i < NumElems; ++i) {
3462     SDValue Elt = Op.getOperand(i);
3463     if (Elt.getOpcode() == ISD::UNDEF)
3464       continue;
3465     Values.insert(Elt);
3466     if (Elt.getOpcode() != ISD::Constant &&
3467         Elt.getOpcode() != ISD::ConstantFP)
3468       IsAllConstants = false;
3469     if (X86::isZeroNode(Elt))
3470       NumZero++;
3471     else {
3472       NonZeros |= (1 << i);
3473       NumNonZero++;
3474     }
3475   }
3476
3477   if (NumNonZero == 0) {
3478     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3479     return DAG.getUNDEF(VT);
3480   }
3481
3482   // Special case for single non-zero, non-undef, element.
3483   if (NumNonZero == 1) {
3484     unsigned Idx = CountTrailingZeros_32(NonZeros);
3485     SDValue Item = Op.getOperand(Idx);
3486
3487     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3488     // the value are obviously zero, truncate the value to i32 and do the
3489     // insertion that way.  Only do this if the value is non-constant or if the
3490     // value is a constant being inserted into element 0.  It is cheaper to do
3491     // a constant pool load than it is to do a movd + shuffle.
3492     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3493         (!IsAllConstants || Idx == 0)) {
3494       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3495         // Handle MMX and SSE both.
3496         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3497         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3498
3499         // Truncate the value (which may itself be a constant) to i32, and
3500         // convert it to a vector with movd (S2V+shuffle to zero extend).
3501         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3502         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3503         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3504                                            Subtarget->hasSSE2(), DAG);
3505
3506         // Now we have our 32-bit value zero extended in the low element of
3507         // a vector.  If Idx != 0, swizzle it into place.
3508         if (Idx != 0) {
3509           SmallVector<int, 4> Mask;
3510           Mask.push_back(Idx);
3511           for (unsigned i = 1; i != VecElts; ++i)
3512             Mask.push_back(i);
3513           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3514                                       DAG.getUNDEF(Item.getValueType()),
3515                                       &Mask[0]);
3516         }
3517         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3518       }
3519     }
3520
3521     // If we have a constant or non-constant insertion into the low element of
3522     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3523     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3524     // depending on what the source datatype is.
3525     if (Idx == 0) {
3526       if (NumZero == 0) {
3527         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3528       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3529           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3530         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3531         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3532         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3533                                            DAG);
3534       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3535         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3536         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3537         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3538         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3539                                            Subtarget->hasSSE2(), DAG);
3540         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3541       }
3542     }
3543
3544     // Is it a vector logical left shift?
3545     if (NumElems == 2 && Idx == 1 &&
3546         X86::isZeroNode(Op.getOperand(0)) &&
3547         !X86::isZeroNode(Op.getOperand(1))) {
3548       unsigned NumBits = VT.getSizeInBits();
3549       return getVShift(true, VT,
3550                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3551                                    VT, Op.getOperand(1)),
3552                        NumBits/2, DAG, *this, dl);
3553     }
3554
3555     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3556       return SDValue();
3557
3558     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3559     // is a non-constant being inserted into an element other than the low one,
3560     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3561     // movd/movss) to move this into the low element, then shuffle it into
3562     // place.
3563     if (EVTBits == 32) {
3564       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3565
3566       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3567       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3568                                          Subtarget->hasSSE2(), DAG);
3569       SmallVector<int, 8> MaskVec;
3570       for (unsigned i = 0; i < NumElems; i++)
3571         MaskVec.push_back(i == Idx ? 0 : 1);
3572       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3573     }
3574   }
3575
3576   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3577   if (Values.size() == 1) {
3578     if (EVTBits == 32) {
3579       // Instead of a shuffle like this:
3580       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3581       // Check if it's possible to issue this instead.
3582       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3583       unsigned Idx = CountTrailingZeros_32(NonZeros);
3584       SDValue Item = Op.getOperand(Idx);
3585       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3586         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3587     }
3588     return SDValue();
3589   }
3590
3591   // A vector full of immediates; various special cases are already
3592   // handled, so this is best done with a single constant-pool load.
3593   if (IsAllConstants)
3594     return SDValue();
3595
3596   // Let legalizer expand 2-wide build_vectors.
3597   if (EVTBits == 64) {
3598     if (NumNonZero == 1) {
3599       // One half is zero or undef.
3600       unsigned Idx = CountTrailingZeros_32(NonZeros);
3601       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3602                                  Op.getOperand(Idx));
3603       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3604                                          Subtarget->hasSSE2(), DAG);
3605     }
3606     return SDValue();
3607   }
3608
3609   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3610   if (EVTBits == 8 && NumElems == 16) {
3611     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3612                                         *this);
3613     if (V.getNode()) return V;
3614   }
3615
3616   if (EVTBits == 16 && NumElems == 8) {
3617     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3618                                         *this);
3619     if (V.getNode()) return V;
3620   }
3621
3622   // If element VT is == 32 bits, turn it into a number of shuffles.
3623   SmallVector<SDValue, 8> V;
3624   V.resize(NumElems);
3625   if (NumElems == 4 && NumZero > 0) {
3626     for (unsigned i = 0; i < 4; ++i) {
3627       bool isZero = !(NonZeros & (1 << i));
3628       if (isZero)
3629         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3630       else
3631         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3632     }
3633
3634     for (unsigned i = 0; i < 2; ++i) {
3635       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3636         default: break;
3637         case 0:
3638           V[i] = V[i*2];  // Must be a zero vector.
3639           break;
3640         case 1:
3641           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3642           break;
3643         case 2:
3644           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3645           break;
3646         case 3:
3647           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3648           break;
3649       }
3650     }
3651
3652     SmallVector<int, 8> MaskVec;
3653     bool Reverse = (NonZeros & 0x3) == 2;
3654     for (unsigned i = 0; i < 2; ++i)
3655       MaskVec.push_back(Reverse ? 1-i : i);
3656     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3657     for (unsigned i = 0; i < 2; ++i)
3658       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3659     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3660   }
3661
3662   if (Values.size() > 2) {
3663     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3664     // values to be inserted is equal to the number of elements, in which case
3665     // use the unpack code below in the hopes of matching the consecutive elts
3666     // load merge pattern for shuffles.
3667     // FIXME: We could probably just check that here directly.
3668     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3669         getSubtarget()->hasSSE41()) {
3670       V[0] = DAG.getUNDEF(VT);
3671       for (unsigned i = 0; i < NumElems; ++i)
3672         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3673           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3674                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3675       return V[0];
3676     }
3677     // Expand into a number of unpckl*.
3678     // e.g. for v4f32
3679     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3680     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3681     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3682     for (unsigned i = 0; i < NumElems; ++i)
3683       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3684     NumElems >>= 1;
3685     while (NumElems != 0) {
3686       for (unsigned i = 0; i < NumElems; ++i)
3687         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3688       NumElems >>= 1;
3689     }
3690     return V[0];
3691   }
3692
3693   return SDValue();
3694 }
3695
3696 // v8i16 shuffles - Prefer shuffles in the following order:
3697 // 1. [all]   pshuflw, pshufhw, optional move
3698 // 2. [ssse3] 1 x pshufb
3699 // 3. [ssse3] 2 x pshufb + 1 x por
3700 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3701 static
3702 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3703                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3704   SDValue V1 = SVOp->getOperand(0);
3705   SDValue V2 = SVOp->getOperand(1);
3706   DebugLoc dl = SVOp->getDebugLoc();
3707   SmallVector<int, 8> MaskVals;
3708
3709   // Determine if more than 1 of the words in each of the low and high quadwords
3710   // of the result come from the same quadword of one of the two inputs.  Undef
3711   // mask values count as coming from any quadword, for better codegen.
3712   SmallVector<unsigned, 4> LoQuad(4);
3713   SmallVector<unsigned, 4> HiQuad(4);
3714   BitVector InputQuads(4);
3715   for (unsigned i = 0; i < 8; ++i) {
3716     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3717     int EltIdx = SVOp->getMaskElt(i);
3718     MaskVals.push_back(EltIdx);
3719     if (EltIdx < 0) {
3720       ++Quad[0];
3721       ++Quad[1];
3722       ++Quad[2];
3723       ++Quad[3];
3724       continue;
3725     }
3726     ++Quad[EltIdx / 4];
3727     InputQuads.set(EltIdx / 4);
3728   }
3729
3730   int BestLoQuad = -1;
3731   unsigned MaxQuad = 1;
3732   for (unsigned i = 0; i < 4; ++i) {
3733     if (LoQuad[i] > MaxQuad) {
3734       BestLoQuad = i;
3735       MaxQuad = LoQuad[i];
3736     }
3737   }
3738
3739   int BestHiQuad = -1;
3740   MaxQuad = 1;
3741   for (unsigned i = 0; i < 4; ++i) {
3742     if (HiQuad[i] > MaxQuad) {
3743       BestHiQuad = i;
3744       MaxQuad = HiQuad[i];
3745     }
3746   }
3747
3748   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3749   // of the two input vectors, shuffle them into one input vector so only a
3750   // single pshufb instruction is necessary. If There are more than 2 input
3751   // quads, disable the next transformation since it does not help SSSE3.
3752   bool V1Used = InputQuads[0] || InputQuads[1];
3753   bool V2Used = InputQuads[2] || InputQuads[3];
3754   if (TLI.getSubtarget()->hasSSSE3()) {
3755     if (InputQuads.count() == 2 && V1Used && V2Used) {
3756       BestLoQuad = InputQuads.find_first();
3757       BestHiQuad = InputQuads.find_next(BestLoQuad);
3758     }
3759     if (InputQuads.count() > 2) {
3760       BestLoQuad = -1;
3761       BestHiQuad = -1;
3762     }
3763   }
3764
3765   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3766   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3767   // words from all 4 input quadwords.
3768   SDValue NewV;
3769   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3770     SmallVector<int, 8> MaskV;
3771     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3772     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3773     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3774                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3775                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3776     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3777
3778     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3779     // source words for the shuffle, to aid later transformations.
3780     bool AllWordsInNewV = true;
3781     bool InOrder[2] = { true, true };
3782     for (unsigned i = 0; i != 8; ++i) {
3783       int idx = MaskVals[i];
3784       if (idx != (int)i)
3785         InOrder[i/4] = false;
3786       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3787         continue;
3788       AllWordsInNewV = false;
3789       break;
3790     }
3791
3792     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3793     if (AllWordsInNewV) {
3794       for (int i = 0; i != 8; ++i) {
3795         int idx = MaskVals[i];
3796         if (idx < 0)
3797           continue;
3798         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3799         if ((idx != i) && idx < 4)
3800           pshufhw = false;
3801         if ((idx != i) && idx > 3)
3802           pshuflw = false;
3803       }
3804       V1 = NewV;
3805       V2Used = false;
3806       BestLoQuad = 0;
3807       BestHiQuad = 1;
3808     }
3809
3810     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3811     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3812     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3813       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3814                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3815     }
3816   }
3817
3818   // If we have SSSE3, and all words of the result are from 1 input vector,
3819   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3820   // is present, fall back to case 4.
3821   if (TLI.getSubtarget()->hasSSSE3()) {
3822     SmallVector<SDValue,16> pshufbMask;
3823
3824     // If we have elements from both input vectors, set the high bit of the
3825     // shuffle mask element to zero out elements that come from V2 in the V1
3826     // mask, and elements that come from V1 in the V2 mask, so that the two
3827     // results can be OR'd together.
3828     bool TwoInputs = V1Used && V2Used;
3829     for (unsigned i = 0; i != 8; ++i) {
3830       int EltIdx = MaskVals[i] * 2;
3831       if (TwoInputs && (EltIdx >= 16)) {
3832         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3833         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3834         continue;
3835       }
3836       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3837       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3838     }
3839     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3840     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3841                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3842                                  MVT::v16i8, &pshufbMask[0], 16));
3843     if (!TwoInputs)
3844       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3845
3846     // Calculate the shuffle mask for the second input, shuffle it, and
3847     // OR it with the first shuffled input.
3848     pshufbMask.clear();
3849     for (unsigned i = 0; i != 8; ++i) {
3850       int EltIdx = MaskVals[i] * 2;
3851       if (EltIdx < 16) {
3852         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3853         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3854         continue;
3855       }
3856       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3857       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3858     }
3859     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3860     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3861                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3862                                  MVT::v16i8, &pshufbMask[0], 16));
3863     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3864     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3865   }
3866
3867   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3868   // and update MaskVals with new element order.
3869   BitVector InOrder(8);
3870   if (BestLoQuad >= 0) {
3871     SmallVector<int, 8> MaskV;
3872     for (int i = 0; i != 4; ++i) {
3873       int idx = MaskVals[i];
3874       if (idx < 0) {
3875         MaskV.push_back(-1);
3876         InOrder.set(i);
3877       } else if ((idx / 4) == BestLoQuad) {
3878         MaskV.push_back(idx & 3);
3879         InOrder.set(i);
3880       } else {
3881         MaskV.push_back(-1);
3882       }
3883     }
3884     for (unsigned i = 4; i != 8; ++i)
3885       MaskV.push_back(i);
3886     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3887                                 &MaskV[0]);
3888   }
3889
3890   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3891   // and update MaskVals with the new element order.
3892   if (BestHiQuad >= 0) {
3893     SmallVector<int, 8> MaskV;
3894     for (unsigned i = 0; i != 4; ++i)
3895       MaskV.push_back(i);
3896     for (unsigned i = 4; i != 8; ++i) {
3897       int idx = MaskVals[i];
3898       if (idx < 0) {
3899         MaskV.push_back(-1);
3900         InOrder.set(i);
3901       } else if ((idx / 4) == BestHiQuad) {
3902         MaskV.push_back((idx & 3) + 4);
3903         InOrder.set(i);
3904       } else {
3905         MaskV.push_back(-1);
3906       }
3907     }
3908     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3909                                 &MaskV[0]);
3910   }
3911
3912   // In case BestHi & BestLo were both -1, which means each quadword has a word
3913   // from each of the four input quadwords, calculate the InOrder bitvector now
3914   // before falling through to the insert/extract cleanup.
3915   if (BestLoQuad == -1 && BestHiQuad == -1) {
3916     NewV = V1;
3917     for (int i = 0; i != 8; ++i)
3918       if (MaskVals[i] < 0 || MaskVals[i] == i)
3919         InOrder.set(i);
3920   }
3921
3922   // The other elements are put in the right place using pextrw and pinsrw.
3923   for (unsigned i = 0; i != 8; ++i) {
3924     if (InOrder[i])
3925       continue;
3926     int EltIdx = MaskVals[i];
3927     if (EltIdx < 0)
3928       continue;
3929     SDValue ExtOp = (EltIdx < 8)
3930     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3931                   DAG.getIntPtrConstant(EltIdx))
3932     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3933                   DAG.getIntPtrConstant(EltIdx - 8));
3934     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3935                        DAG.getIntPtrConstant(i));
3936   }
3937   return NewV;
3938 }
3939
3940 // v16i8 shuffles - Prefer shuffles in the following order:
3941 // 1. [ssse3] 1 x pshufb
3942 // 2. [ssse3] 2 x pshufb + 1 x por
3943 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3944 static
3945 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3946                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3947   SDValue V1 = SVOp->getOperand(0);
3948   SDValue V2 = SVOp->getOperand(1);
3949   DebugLoc dl = SVOp->getDebugLoc();
3950   SmallVector<int, 16> MaskVals;
3951   SVOp->getMask(MaskVals);
3952
3953   // If we have SSSE3, case 1 is generated when all result bytes come from
3954   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3955   // present, fall back to case 3.
3956   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3957   bool V1Only = true;
3958   bool V2Only = true;
3959   for (unsigned i = 0; i < 16; ++i) {
3960     int EltIdx = MaskVals[i];
3961     if (EltIdx < 0)
3962       continue;
3963     if (EltIdx < 16)
3964       V2Only = false;
3965     else
3966       V1Only = false;
3967   }
3968
3969   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3970   if (TLI.getSubtarget()->hasSSSE3()) {
3971     SmallVector<SDValue,16> pshufbMask;
3972
3973     // If all result elements are from one input vector, then only translate
3974     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3975     //
3976     // Otherwise, we have elements from both input vectors, and must zero out
3977     // elements that come from V2 in the first mask, and V1 in the second mask
3978     // so that we can OR them together.
3979     bool TwoInputs = !(V1Only || V2Only);
3980     for (unsigned i = 0; i != 16; ++i) {
3981       int EltIdx = MaskVals[i];
3982       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3983         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3984         continue;
3985       }
3986       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3987     }
3988     // If all the elements are from V2, assign it to V1 and return after
3989     // building the first pshufb.
3990     if (V2Only)
3991       V1 = V2;
3992     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3993                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3994                                  MVT::v16i8, &pshufbMask[0], 16));
3995     if (!TwoInputs)
3996       return V1;
3997
3998     // Calculate the shuffle mask for the second input, shuffle it, and
3999     // OR it with the first shuffled input.
4000     pshufbMask.clear();
4001     for (unsigned i = 0; i != 16; ++i) {
4002       int EltIdx = MaskVals[i];
4003       if (EltIdx < 16) {
4004         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4005         continue;
4006       }
4007       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4008     }
4009     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4010                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4011                                  MVT::v16i8, &pshufbMask[0], 16));
4012     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4013   }
4014
4015   // No SSSE3 - Calculate in place words and then fix all out of place words
4016   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4017   // the 16 different words that comprise the two doublequadword input vectors.
4018   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4019   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4020   SDValue NewV = V2Only ? V2 : V1;
4021   for (int i = 0; i != 8; ++i) {
4022     int Elt0 = MaskVals[i*2];
4023     int Elt1 = MaskVals[i*2+1];
4024
4025     // This word of the result is all undef, skip it.
4026     if (Elt0 < 0 && Elt1 < 0)
4027       continue;
4028
4029     // This word of the result is already in the correct place, skip it.
4030     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4031       continue;
4032     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4033       continue;
4034
4035     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4036     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4037     SDValue InsElt;
4038
4039     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4040     // using a single extract together, load it and store it.
4041     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4042       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4043                            DAG.getIntPtrConstant(Elt1 / 2));
4044       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4045                         DAG.getIntPtrConstant(i));
4046       continue;
4047     }
4048
4049     // If Elt1 is defined, extract it from the appropriate source.  If the
4050     // source byte is not also odd, shift the extracted word left 8 bits
4051     // otherwise clear the bottom 8 bits if we need to do an or.
4052     if (Elt1 >= 0) {
4053       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4054                            DAG.getIntPtrConstant(Elt1 / 2));
4055       if ((Elt1 & 1) == 0)
4056         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4057                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4058       else if (Elt0 >= 0)
4059         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4060                              DAG.getConstant(0xFF00, MVT::i16));
4061     }
4062     // If Elt0 is defined, extract it from the appropriate source.  If the
4063     // source byte is not also even, shift the extracted word right 8 bits. If
4064     // Elt1 was also defined, OR the extracted values together before
4065     // inserting them in the result.
4066     if (Elt0 >= 0) {
4067       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4068                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4069       if ((Elt0 & 1) != 0)
4070         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4071                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4072       else if (Elt1 >= 0)
4073         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4074                              DAG.getConstant(0x00FF, MVT::i16));
4075       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4076                          : InsElt0;
4077     }
4078     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4079                        DAG.getIntPtrConstant(i));
4080   }
4081   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4082 }
4083
4084 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4085 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4086 /// done when every pair / quad of shuffle mask elements point to elements in
4087 /// the right sequence. e.g.
4088 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4089 static
4090 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4091                                  SelectionDAG &DAG,
4092                                  TargetLowering &TLI, DebugLoc dl) {
4093   EVT VT = SVOp->getValueType(0);
4094   SDValue V1 = SVOp->getOperand(0);
4095   SDValue V2 = SVOp->getOperand(1);
4096   unsigned NumElems = VT.getVectorNumElements();
4097   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4098   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4099   EVT MaskEltVT = MaskVT.getVectorElementType();
4100   EVT NewVT = MaskVT;
4101   switch (VT.getSimpleVT().SimpleTy) {
4102   default: assert(false && "Unexpected!");
4103   case MVT::v4f32: NewVT = MVT::v2f64; break;
4104   case MVT::v4i32: NewVT = MVT::v2i64; break;
4105   case MVT::v8i16: NewVT = MVT::v4i32; break;
4106   case MVT::v16i8: NewVT = MVT::v4i32; break;
4107   }
4108
4109   if (NewWidth == 2) {
4110     if (VT.isInteger())
4111       NewVT = MVT::v2i64;
4112     else
4113       NewVT = MVT::v2f64;
4114   }
4115   int Scale = NumElems / NewWidth;
4116   SmallVector<int, 8> MaskVec;
4117   for (unsigned i = 0; i < NumElems; i += Scale) {
4118     int StartIdx = -1;
4119     for (int j = 0; j < Scale; ++j) {
4120       int EltIdx = SVOp->getMaskElt(i+j);
4121       if (EltIdx < 0)
4122         continue;
4123       if (StartIdx == -1)
4124         StartIdx = EltIdx - (EltIdx % Scale);
4125       if (EltIdx != StartIdx + j)
4126         return SDValue();
4127     }
4128     if (StartIdx == -1)
4129       MaskVec.push_back(-1);
4130     else
4131       MaskVec.push_back(StartIdx / Scale);
4132   }
4133
4134   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4135   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4136   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4137 }
4138
4139 /// getVZextMovL - Return a zero-extending vector move low node.
4140 ///
4141 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4142                             SDValue SrcOp, SelectionDAG &DAG,
4143                             const X86Subtarget *Subtarget, DebugLoc dl) {
4144   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4145     LoadSDNode *LD = NULL;
4146     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4147       LD = dyn_cast<LoadSDNode>(SrcOp);
4148     if (!LD) {
4149       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4150       // instead.
4151       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4152       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4153           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4154           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4155           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4156         // PR2108
4157         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4158         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4159                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4160                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4161                                                    OpVT,
4162                                                    SrcOp.getOperand(0)
4163                                                           .getOperand(0))));
4164       }
4165     }
4166   }
4167
4168   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4169                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4170                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4171                                              OpVT, SrcOp)));
4172 }
4173
4174 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4175 /// shuffles.
4176 static SDValue
4177 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4178   SDValue V1 = SVOp->getOperand(0);
4179   SDValue V2 = SVOp->getOperand(1);
4180   DebugLoc dl = SVOp->getDebugLoc();
4181   EVT VT = SVOp->getValueType(0);
4182
4183   SmallVector<std::pair<int, int>, 8> Locs;
4184   Locs.resize(4);
4185   SmallVector<int, 8> Mask1(4U, -1);
4186   SmallVector<int, 8> PermMask;
4187   SVOp->getMask(PermMask);
4188
4189   unsigned NumHi = 0;
4190   unsigned NumLo = 0;
4191   for (unsigned i = 0; i != 4; ++i) {
4192     int Idx = PermMask[i];
4193     if (Idx < 0) {
4194       Locs[i] = std::make_pair(-1, -1);
4195     } else {
4196       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4197       if (Idx < 4) {
4198         Locs[i] = std::make_pair(0, NumLo);
4199         Mask1[NumLo] = Idx;
4200         NumLo++;
4201       } else {
4202         Locs[i] = std::make_pair(1, NumHi);
4203         if (2+NumHi < 4)
4204           Mask1[2+NumHi] = Idx;
4205         NumHi++;
4206       }
4207     }
4208   }
4209
4210   if (NumLo <= 2 && NumHi <= 2) {
4211     // If no more than two elements come from either vector. This can be
4212     // implemented with two shuffles. First shuffle gather the elements.
4213     // The second shuffle, which takes the first shuffle as both of its
4214     // vector operands, put the elements into the right order.
4215     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4216
4217     SmallVector<int, 8> Mask2(4U, -1);
4218
4219     for (unsigned i = 0; i != 4; ++i) {
4220       if (Locs[i].first == -1)
4221         continue;
4222       else {
4223         unsigned Idx = (i < 2) ? 0 : 4;
4224         Idx += Locs[i].first * 2 + Locs[i].second;
4225         Mask2[i] = Idx;
4226       }
4227     }
4228
4229     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4230   } else if (NumLo == 3 || NumHi == 3) {
4231     // Otherwise, we must have three elements from one vector, call it X, and
4232     // one element from the other, call it Y.  First, use a shufps to build an
4233     // intermediate vector with the one element from Y and the element from X
4234     // that will be in the same half in the final destination (the indexes don't
4235     // matter). Then, use a shufps to build the final vector, taking the half
4236     // containing the element from Y from the intermediate, and the other half
4237     // from X.
4238     if (NumHi == 3) {
4239       // Normalize it so the 3 elements come from V1.
4240       CommuteVectorShuffleMask(PermMask, VT);
4241       std::swap(V1, V2);
4242     }
4243
4244     // Find the element from V2.
4245     unsigned HiIndex;
4246     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4247       int Val = PermMask[HiIndex];
4248       if (Val < 0)
4249         continue;
4250       if (Val >= 4)
4251         break;
4252     }
4253
4254     Mask1[0] = PermMask[HiIndex];
4255     Mask1[1] = -1;
4256     Mask1[2] = PermMask[HiIndex^1];
4257     Mask1[3] = -1;
4258     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4259
4260     if (HiIndex >= 2) {
4261       Mask1[0] = PermMask[0];
4262       Mask1[1] = PermMask[1];
4263       Mask1[2] = HiIndex & 1 ? 6 : 4;
4264       Mask1[3] = HiIndex & 1 ? 4 : 6;
4265       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4266     } else {
4267       Mask1[0] = HiIndex & 1 ? 2 : 0;
4268       Mask1[1] = HiIndex & 1 ? 0 : 2;
4269       Mask1[2] = PermMask[2];
4270       Mask1[3] = PermMask[3];
4271       if (Mask1[2] >= 0)
4272         Mask1[2] += 4;
4273       if (Mask1[3] >= 0)
4274         Mask1[3] += 4;
4275       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4276     }
4277   }
4278
4279   // Break it into (shuffle shuffle_hi, shuffle_lo).
4280   Locs.clear();
4281   SmallVector<int,8> LoMask(4U, -1);
4282   SmallVector<int,8> HiMask(4U, -1);
4283
4284   SmallVector<int,8> *MaskPtr = &LoMask;
4285   unsigned MaskIdx = 0;
4286   unsigned LoIdx = 0;
4287   unsigned HiIdx = 2;
4288   for (unsigned i = 0; i != 4; ++i) {
4289     if (i == 2) {
4290       MaskPtr = &HiMask;
4291       MaskIdx = 1;
4292       LoIdx = 0;
4293       HiIdx = 2;
4294     }
4295     int Idx = PermMask[i];
4296     if (Idx < 0) {
4297       Locs[i] = std::make_pair(-1, -1);
4298     } else if (Idx < 4) {
4299       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4300       (*MaskPtr)[LoIdx] = Idx;
4301       LoIdx++;
4302     } else {
4303       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4304       (*MaskPtr)[HiIdx] = Idx;
4305       HiIdx++;
4306     }
4307   }
4308
4309   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4310   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4311   SmallVector<int, 8> MaskOps;
4312   for (unsigned i = 0; i != 4; ++i) {
4313     if (Locs[i].first == -1) {
4314       MaskOps.push_back(-1);
4315     } else {
4316       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4317       MaskOps.push_back(Idx);
4318     }
4319   }
4320   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4321 }
4322
4323 SDValue
4324 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4325   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4326   SDValue V1 = Op.getOperand(0);
4327   SDValue V2 = Op.getOperand(1);
4328   EVT VT = Op.getValueType();
4329   DebugLoc dl = Op.getDebugLoc();
4330   unsigned NumElems = VT.getVectorNumElements();
4331   bool isMMX = VT.getSizeInBits() == 64;
4332   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4333   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4334   bool V1IsSplat = false;
4335   bool V2IsSplat = false;
4336
4337   if (isZeroShuffle(SVOp))
4338     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4339
4340   // Promote splats to v4f32.
4341   if (SVOp->isSplat()) {
4342     if (isMMX || NumElems < 4)
4343       return Op;
4344     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4345   }
4346
4347   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4348   // do it!
4349   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4350     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4351     if (NewOp.getNode())
4352       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4353                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4354   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4355     // FIXME: Figure out a cleaner way to do this.
4356     // Try to make use of movq to zero out the top part.
4357     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4358       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4359       if (NewOp.getNode()) {
4360         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4361           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4362                               DAG, Subtarget, dl);
4363       }
4364     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4365       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4366       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4367         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4368                             DAG, Subtarget, dl);
4369     }
4370   }
4371
4372   if (X86::isPSHUFDMask(SVOp))
4373     return Op;
4374
4375   // Check if this can be converted into a logical shift.
4376   bool isLeft = false;
4377   unsigned ShAmt = 0;
4378   SDValue ShVal;
4379   bool isShift = getSubtarget()->hasSSE2() &&
4380     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4381   if (isShift && ShVal.hasOneUse()) {
4382     // If the shifted value has multiple uses, it may be cheaper to use
4383     // v_set0 + movlhps or movhlps, etc.
4384     EVT EltVT = VT.getVectorElementType();
4385     ShAmt *= EltVT.getSizeInBits();
4386     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4387   }
4388
4389   if (X86::isMOVLMask(SVOp)) {
4390     if (V1IsUndef)
4391       return V2;
4392     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4393       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4394     if (!isMMX)
4395       return Op;
4396   }
4397
4398   // FIXME: fold these into legal mask.
4399   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4400                  X86::isMOVSLDUPMask(SVOp) ||
4401                  X86::isMOVHLPSMask(SVOp) ||
4402                  X86::isMOVLHPSMask(SVOp) ||
4403                  X86::isMOVLPMask(SVOp)))
4404     return Op;
4405
4406   if (ShouldXformToMOVHLPS(SVOp) ||
4407       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4408     return CommuteVectorShuffle(SVOp, DAG);
4409
4410   if (isShift) {
4411     // No better options. Use a vshl / vsrl.
4412     EVT EltVT = VT.getVectorElementType();
4413     ShAmt *= EltVT.getSizeInBits();
4414     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4415   }
4416
4417   bool Commuted = false;
4418   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4419   // 1,1,1,1 -> v8i16 though.
4420   V1IsSplat = isSplatVector(V1.getNode());
4421   V2IsSplat = isSplatVector(V2.getNode());
4422
4423   // Canonicalize the splat or undef, if present, to be on the RHS.
4424   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4425     Op = CommuteVectorShuffle(SVOp, DAG);
4426     SVOp = cast<ShuffleVectorSDNode>(Op);
4427     V1 = SVOp->getOperand(0);
4428     V2 = SVOp->getOperand(1);
4429     std::swap(V1IsSplat, V2IsSplat);
4430     std::swap(V1IsUndef, V2IsUndef);
4431     Commuted = true;
4432   }
4433
4434   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4435     // Shuffling low element of v1 into undef, just return v1.
4436     if (V2IsUndef)
4437       return V1;
4438     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4439     // the instruction selector will not match, so get a canonical MOVL with
4440     // swapped operands to undo the commute.
4441     return getMOVL(DAG, dl, VT, V2, V1);
4442   }
4443
4444   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4445       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4446       X86::isUNPCKLMask(SVOp) ||
4447       X86::isUNPCKHMask(SVOp))
4448     return Op;
4449
4450   if (V2IsSplat) {
4451     // Normalize mask so all entries that point to V2 points to its first
4452     // element then try to match unpck{h|l} again. If match, return a
4453     // new vector_shuffle with the corrected mask.
4454     SDValue NewMask = NormalizeMask(SVOp, DAG);
4455     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4456     if (NSVOp != SVOp) {
4457       if (X86::isUNPCKLMask(NSVOp, true)) {
4458         return NewMask;
4459       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4460         return NewMask;
4461       }
4462     }
4463   }
4464
4465   if (Commuted) {
4466     // Commute is back and try unpck* again.
4467     // FIXME: this seems wrong.
4468     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4469     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4470     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4471         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4472         X86::isUNPCKLMask(NewSVOp) ||
4473         X86::isUNPCKHMask(NewSVOp))
4474       return NewOp;
4475   }
4476
4477   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4478
4479   // Normalize the node to match x86 shuffle ops if needed
4480   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4481     return CommuteVectorShuffle(SVOp, DAG);
4482
4483   // Check for legal shuffle and return?
4484   SmallVector<int, 16> PermMask;
4485   SVOp->getMask(PermMask);
4486   if (isShuffleMaskLegal(PermMask, VT))
4487     return Op;
4488
4489   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4490   if (VT == MVT::v8i16) {
4491     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4492     if (NewOp.getNode())
4493       return NewOp;
4494   }
4495
4496   if (VT == MVT::v16i8) {
4497     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4498     if (NewOp.getNode())
4499       return NewOp;
4500   }
4501
4502   // Handle all 4 wide cases with a number of shuffles except for MMX.
4503   if (NumElems == 4 && !isMMX)
4504     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4505
4506   return SDValue();
4507 }
4508
4509 SDValue
4510 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4511                                                 SelectionDAG &DAG) {
4512   EVT VT = Op.getValueType();
4513   DebugLoc dl = Op.getDebugLoc();
4514   if (VT.getSizeInBits() == 8) {
4515     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4516                                     Op.getOperand(0), Op.getOperand(1));
4517     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4518                                     DAG.getValueType(VT));
4519     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4520   } else if (VT.getSizeInBits() == 16) {
4521     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4522     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4523     if (Idx == 0)
4524       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4525                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4526                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4527                                                  MVT::v4i32,
4528                                                  Op.getOperand(0)),
4529                                      Op.getOperand(1)));
4530     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4531                                     Op.getOperand(0), Op.getOperand(1));
4532     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4533                                     DAG.getValueType(VT));
4534     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4535   } else if (VT == MVT::f32) {
4536     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4537     // the result back to FR32 register. It's only worth matching if the
4538     // result has a single use which is a store or a bitcast to i32.  And in
4539     // the case of a store, it's not worth it if the index is a constant 0,
4540     // because a MOVSSmr can be used instead, which is smaller and faster.
4541     if (!Op.hasOneUse())
4542       return SDValue();
4543     SDNode *User = *Op.getNode()->use_begin();
4544     if ((User->getOpcode() != ISD::STORE ||
4545          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4546           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4547         (User->getOpcode() != ISD::BIT_CONVERT ||
4548          User->getValueType(0) != MVT::i32))
4549       return SDValue();
4550     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4551                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4552                                               Op.getOperand(0)),
4553                                               Op.getOperand(1));
4554     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4555   } else if (VT == MVT::i32) {
4556     // ExtractPS works with constant index.
4557     if (isa<ConstantSDNode>(Op.getOperand(1)))
4558       return Op;
4559   }
4560   return SDValue();
4561 }
4562
4563
4564 SDValue
4565 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4566   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4567     return SDValue();
4568
4569   if (Subtarget->hasSSE41()) {
4570     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4571     if (Res.getNode())
4572       return Res;
4573   }
4574
4575   EVT VT = Op.getValueType();
4576   DebugLoc dl = Op.getDebugLoc();
4577   // TODO: handle v16i8.
4578   if (VT.getSizeInBits() == 16) {
4579     SDValue Vec = Op.getOperand(0);
4580     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4581     if (Idx == 0)
4582       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4583                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4584                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4585                                                  MVT::v4i32, Vec),
4586                                      Op.getOperand(1)));
4587     // Transform it so it match pextrw which produces a 32-bit result.
4588     EVT EltVT = MVT::i32;
4589     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4590                                     Op.getOperand(0), Op.getOperand(1));
4591     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4592                                     DAG.getValueType(VT));
4593     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4594   } else if (VT.getSizeInBits() == 32) {
4595     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4596     if (Idx == 0)
4597       return Op;
4598
4599     // SHUFPS the element to the lowest double word, then movss.
4600     int Mask[4] = { Idx, -1, -1, -1 };
4601     EVT VVT = Op.getOperand(0).getValueType();
4602     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4603                                        DAG.getUNDEF(VVT), Mask);
4604     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4605                        DAG.getIntPtrConstant(0));
4606   } else if (VT.getSizeInBits() == 64) {
4607     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4608     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4609     //        to match extract_elt for f64.
4610     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4611     if (Idx == 0)
4612       return Op;
4613
4614     // UNPCKHPD the element to the lowest double word, then movsd.
4615     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4616     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4617     int Mask[2] = { 1, -1 };
4618     EVT VVT = Op.getOperand(0).getValueType();
4619     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4620                                        DAG.getUNDEF(VVT), Mask);
4621     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4622                        DAG.getIntPtrConstant(0));
4623   }
4624
4625   return SDValue();
4626 }
4627
4628 SDValue
4629 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4630   EVT VT = Op.getValueType();
4631   EVT EltVT = VT.getVectorElementType();
4632   DebugLoc dl = Op.getDebugLoc();
4633
4634   SDValue N0 = Op.getOperand(0);
4635   SDValue N1 = Op.getOperand(1);
4636   SDValue N2 = Op.getOperand(2);
4637
4638   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4639       isa<ConstantSDNode>(N2)) {
4640     unsigned Opc = (EltVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4641                                                 : X86ISD::PINSRW;
4642     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4643     // argument.
4644     if (N1.getValueType() != MVT::i32)
4645       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4646     if (N2.getValueType() != MVT::i32)
4647       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4648     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4649   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4650     // Bits [7:6] of the constant are the source select.  This will always be
4651     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4652     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4653     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4654     // Bits [5:4] of the constant are the destination select.  This is the
4655     //  value of the incoming immediate.
4656     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4657     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4658     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4659     // Create this as a scalar to vector..
4660     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4661     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4662   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4663     // PINSR* works with constant index.
4664     return Op;
4665   }
4666   return SDValue();
4667 }
4668
4669 SDValue
4670 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4671   EVT VT = Op.getValueType();
4672   EVT EltVT = VT.getVectorElementType();
4673
4674   if (Subtarget->hasSSE41())
4675     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4676
4677   if (EltVT == MVT::i8)
4678     return SDValue();
4679
4680   DebugLoc dl = Op.getDebugLoc();
4681   SDValue N0 = Op.getOperand(0);
4682   SDValue N1 = Op.getOperand(1);
4683   SDValue N2 = Op.getOperand(2);
4684
4685   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4686     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4687     // as its second argument.
4688     if (N1.getValueType() != MVT::i32)
4689       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4690     if (N2.getValueType() != MVT::i32)
4691       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4692     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4693   }
4694   return SDValue();
4695 }
4696
4697 SDValue
4698 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4699   DebugLoc dl = Op.getDebugLoc();
4700   if (Op.getValueType() == MVT::v2f32)
4701     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4702                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4703                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4704                                                Op.getOperand(0))));
4705
4706   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4707     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4708
4709   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4710   EVT VT = MVT::v2i32;
4711   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4712   default: break;
4713   case MVT::v16i8:
4714   case MVT::v8i16:
4715     VT = MVT::v4i32;
4716     break;
4717   }
4718   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4719                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4720 }
4721
4722 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4723 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4724 // one of the above mentioned nodes. It has to be wrapped because otherwise
4725 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4726 // be used to form addressing mode. These wrapped nodes will be selected
4727 // into MOV32ri.
4728 SDValue
4729 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4730   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4731
4732   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4733   // global base reg.
4734   unsigned char OpFlag = 0;
4735   unsigned WrapperKind = X86ISD::Wrapper;
4736   CodeModel::Model M = getTargetMachine().getCodeModel();
4737
4738   if (Subtarget->isPICStyleRIPRel() &&
4739       (M == CodeModel::Small || M == CodeModel::Kernel))
4740     WrapperKind = X86ISD::WrapperRIP;
4741   else if (Subtarget->isPICStyleGOT())
4742     OpFlag = X86II::MO_GOTOFF;
4743   else if (Subtarget->isPICStyleStubPIC())
4744     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4745
4746   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4747                                              CP->getAlignment(),
4748                                              CP->getOffset(), OpFlag);
4749   DebugLoc DL = CP->getDebugLoc();
4750   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4751   // With PIC, the address is actually $g + Offset.
4752   if (OpFlag) {
4753     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4754                          DAG.getNode(X86ISD::GlobalBaseReg,
4755                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4756                          Result);
4757   }
4758
4759   return Result;
4760 }
4761
4762 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4763   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4764
4765   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4766   // global base reg.
4767   unsigned char OpFlag = 0;
4768   unsigned WrapperKind = X86ISD::Wrapper;
4769   CodeModel::Model M = getTargetMachine().getCodeModel();
4770
4771   if (Subtarget->isPICStyleRIPRel() &&
4772       (M == CodeModel::Small || M == CodeModel::Kernel))
4773     WrapperKind = X86ISD::WrapperRIP;
4774   else if (Subtarget->isPICStyleGOT())
4775     OpFlag = X86II::MO_GOTOFF;
4776   else if (Subtarget->isPICStyleStubPIC())
4777     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4778
4779   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4780                                           OpFlag);
4781   DebugLoc DL = JT->getDebugLoc();
4782   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4783
4784   // With PIC, the address is actually $g + Offset.
4785   if (OpFlag) {
4786     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4787                          DAG.getNode(X86ISD::GlobalBaseReg,
4788                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4789                          Result);
4790   }
4791
4792   return Result;
4793 }
4794
4795 SDValue
4796 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4797   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4798
4799   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4800   // global base reg.
4801   unsigned char OpFlag = 0;
4802   unsigned WrapperKind = X86ISD::Wrapper;
4803   CodeModel::Model M = getTargetMachine().getCodeModel();
4804
4805   if (Subtarget->isPICStyleRIPRel() &&
4806       (M == CodeModel::Small || M == CodeModel::Kernel))
4807     WrapperKind = X86ISD::WrapperRIP;
4808   else if (Subtarget->isPICStyleGOT())
4809     OpFlag = X86II::MO_GOTOFF;
4810   else if (Subtarget->isPICStyleStubPIC())
4811     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4812
4813   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4814
4815   DebugLoc DL = Op.getDebugLoc();
4816   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4817
4818
4819   // With PIC, the address is actually $g + Offset.
4820   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4821       !Subtarget->is64Bit()) {
4822     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4823                          DAG.getNode(X86ISD::GlobalBaseReg,
4824                                      DebugLoc::getUnknownLoc(),
4825                                      getPointerTy()),
4826                          Result);
4827   }
4828
4829   return Result;
4830 }
4831
4832 SDValue
4833 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
4834   // Create the TargetBlockAddressAddress node.
4835   unsigned char OpFlags =
4836     Subtarget->ClassifyBlockAddressReference();
4837   CodeModel::Model M = getTargetMachine().getCodeModel();
4838   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
4839   DebugLoc dl = Op.getDebugLoc();
4840   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
4841                                        /*isTarget=*/true, OpFlags);
4842
4843   if (Subtarget->isPICStyleRIPRel() &&
4844       (M == CodeModel::Small || M == CodeModel::Kernel))
4845     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4846   else
4847     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4848
4849   // With PIC, the address is actually $g + Offset.
4850   if (isGlobalRelativeToPICBase(OpFlags)) {
4851     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4852                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4853                          Result);
4854   }
4855
4856   return Result;
4857 }
4858
4859 SDValue
4860 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4861                                       int64_t Offset,
4862                                       SelectionDAG &DAG) const {
4863   // Create the TargetGlobalAddress node, folding in the constant
4864   // offset if it is legal.
4865   unsigned char OpFlags =
4866     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4867   CodeModel::Model M = getTargetMachine().getCodeModel();
4868   SDValue Result;
4869   if (OpFlags == X86II::MO_NO_FLAG &&
4870       X86::isOffsetSuitableForCodeModel(Offset, M)) {
4871     // A direct static reference to a global.
4872     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4873     Offset = 0;
4874   } else {
4875     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4876   }
4877
4878   if (Subtarget->isPICStyleRIPRel() &&
4879       (M == CodeModel::Small || M == CodeModel::Kernel))
4880     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4881   else
4882     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4883
4884   // With PIC, the address is actually $g + Offset.
4885   if (isGlobalRelativeToPICBase(OpFlags)) {
4886     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4887                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4888                          Result);
4889   }
4890
4891   // For globals that require a load from a stub to get the address, emit the
4892   // load.
4893   if (isGlobalStubReference(OpFlags))
4894     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4895                          PseudoSourceValue::getGOT(), 0);
4896
4897   // If there was a non-zero offset that we didn't fold, create an explicit
4898   // addition for it.
4899   if (Offset != 0)
4900     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4901                          DAG.getConstant(Offset, getPointerTy()));
4902
4903   return Result;
4904 }
4905
4906 SDValue
4907 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4908   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4909   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4910   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4911 }
4912
4913 static SDValue
4914 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4915            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
4916            unsigned char OperandFlags) {
4917   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4918   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4919   DebugLoc dl = GA->getDebugLoc();
4920   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4921                                            GA->getValueType(0),
4922                                            GA->getOffset(),
4923                                            OperandFlags);
4924   if (InFlag) {
4925     SDValue Ops[] = { Chain,  TGA, *InFlag };
4926     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4927   } else {
4928     SDValue Ops[]  = { Chain, TGA };
4929     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4930   }
4931
4932   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
4933   MFI->setHasCalls(true);
4934
4935   SDValue Flag = Chain.getValue(1);
4936   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4937 }
4938
4939 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4940 static SDValue
4941 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4942                                 const EVT PtrVT) {
4943   SDValue InFlag;
4944   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4945   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4946                                      DAG.getNode(X86ISD::GlobalBaseReg,
4947                                                  DebugLoc::getUnknownLoc(),
4948                                                  PtrVT), InFlag);
4949   InFlag = Chain.getValue(1);
4950
4951   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4952 }
4953
4954 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4955 static SDValue
4956 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4957                                 const EVT PtrVT) {
4958   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4959                     X86::RAX, X86II::MO_TLSGD);
4960 }
4961
4962 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4963 // "local exec" model.
4964 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4965                                    const EVT PtrVT, TLSModel::Model model,
4966                                    bool is64Bit) {
4967   DebugLoc dl = GA->getDebugLoc();
4968   // Get the Thread Pointer
4969   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4970                              DebugLoc::getUnknownLoc(), PtrVT,
4971                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4972                                              MVT::i32));
4973
4974   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4975                                       NULL, 0);
4976
4977   unsigned char OperandFlags = 0;
4978   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4979   // initialexec.
4980   unsigned WrapperKind = X86ISD::Wrapper;
4981   if (model == TLSModel::LocalExec) {
4982     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4983   } else if (is64Bit) {
4984     assert(model == TLSModel::InitialExec);
4985     OperandFlags = X86II::MO_GOTTPOFF;
4986     WrapperKind = X86ISD::WrapperRIP;
4987   } else {
4988     assert(model == TLSModel::InitialExec);
4989     OperandFlags = X86II::MO_INDNTPOFF;
4990   }
4991
4992   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4993   // exec)
4994   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4995                                            GA->getOffset(), OperandFlags);
4996   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4997
4998   if (model == TLSModel::InitialExec)
4999     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5000                          PseudoSourceValue::getGOT(), 0);
5001
5002   // The address of the thread local variable is the add of the thread
5003   // pointer with the offset of the variable.
5004   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5005 }
5006
5007 SDValue
5008 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5009   // TODO: implement the "local dynamic" model
5010   // TODO: implement the "initial exec"model for pic executables
5011   assert(Subtarget->isTargetELF() &&
5012          "TLS not implemented for non-ELF targets");
5013   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5014   const GlobalValue *GV = GA->getGlobal();
5015
5016   // If GV is an alias then use the aliasee for determining
5017   // thread-localness.
5018   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5019     GV = GA->resolveAliasedGlobal(false);
5020
5021   TLSModel::Model model = getTLSModel(GV,
5022                                       getTargetMachine().getRelocationModel());
5023
5024   switch (model) {
5025   case TLSModel::GeneralDynamic:
5026   case TLSModel::LocalDynamic: // not implemented
5027     if (Subtarget->is64Bit())
5028       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5029     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5030
5031   case TLSModel::InitialExec:
5032   case TLSModel::LocalExec:
5033     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5034                                Subtarget->is64Bit());
5035   }
5036
5037   llvm_unreachable("Unreachable");
5038   return SDValue();
5039 }
5040
5041
5042 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5043 /// take a 2 x i32 value to shift plus a shift amount.
5044 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5045   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5046   EVT VT = Op.getValueType();
5047   unsigned VTBits = VT.getSizeInBits();
5048   DebugLoc dl = Op.getDebugLoc();
5049   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5050   SDValue ShOpLo = Op.getOperand(0);
5051   SDValue ShOpHi = Op.getOperand(1);
5052   SDValue ShAmt  = Op.getOperand(2);
5053   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5054                                      DAG.getConstant(VTBits - 1, MVT::i8))
5055                        : DAG.getConstant(0, VT);
5056
5057   SDValue Tmp2, Tmp3;
5058   if (Op.getOpcode() == ISD::SHL_PARTS) {
5059     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5060     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5061   } else {
5062     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5063     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5064   }
5065
5066   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5067                                 DAG.getConstant(VTBits, MVT::i8));
5068   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
5069                              AndNode, DAG.getConstant(0, MVT::i8));
5070
5071   SDValue Hi, Lo;
5072   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5073   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5074   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5075
5076   if (Op.getOpcode() == ISD::SHL_PARTS) {
5077     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5078     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5079   } else {
5080     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5081     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5082   }
5083
5084   SDValue Ops[2] = { Lo, Hi };
5085   return DAG.getMergeValues(Ops, 2, dl);
5086 }
5087
5088 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5089   EVT SrcVT = Op.getOperand(0).getValueType();
5090
5091   if (SrcVT.isVector()) {
5092     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5093       return Op;
5094     }
5095     return SDValue();
5096   }
5097
5098   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5099          "Unknown SINT_TO_FP to lower!");
5100
5101   // These are really Legal; return the operand so the caller accepts it as
5102   // Legal.
5103   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5104     return Op;
5105   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5106       Subtarget->is64Bit()) {
5107     return Op;
5108   }
5109
5110   DebugLoc dl = Op.getDebugLoc();
5111   unsigned Size = SrcVT.getSizeInBits()/8;
5112   MachineFunction &MF = DAG.getMachineFunction();
5113   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5114   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5115   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5116                                StackSlot,
5117                                PseudoSourceValue::getFixedStack(SSFI), 0);
5118   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5119 }
5120
5121 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5122                                      SDValue StackSlot,
5123                                      SelectionDAG &DAG) {
5124   // Build the FILD
5125   DebugLoc dl = Op.getDebugLoc();
5126   SDVTList Tys;
5127   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5128   if (useSSE)
5129     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5130   else
5131     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5132   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5133   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5134                                Tys, Ops, array_lengthof(Ops));
5135
5136   if (useSSE) {
5137     Chain = Result.getValue(1);
5138     SDValue InFlag = Result.getValue(2);
5139
5140     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5141     // shouldn't be necessary except that RFP cannot be live across
5142     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5143     MachineFunction &MF = DAG.getMachineFunction();
5144     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5145     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5146     Tys = DAG.getVTList(MVT::Other);
5147     SDValue Ops[] = {
5148       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5149     };
5150     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5151     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5152                          PseudoSourceValue::getFixedStack(SSFI), 0);
5153   }
5154
5155   return Result;
5156 }
5157
5158 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5159 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5160   // This algorithm is not obvious. Here it is in C code, more or less:
5161   /*
5162     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5163       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5164       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5165
5166       // Copy ints to xmm registers.
5167       __m128i xh = _mm_cvtsi32_si128( hi );
5168       __m128i xl = _mm_cvtsi32_si128( lo );
5169
5170       // Combine into low half of a single xmm register.
5171       __m128i x = _mm_unpacklo_epi32( xh, xl );
5172       __m128d d;
5173       double sd;
5174
5175       // Merge in appropriate exponents to give the integer bits the right
5176       // magnitude.
5177       x = _mm_unpacklo_epi32( x, exp );
5178
5179       // Subtract away the biases to deal with the IEEE-754 double precision
5180       // implicit 1.
5181       d = _mm_sub_pd( (__m128d) x, bias );
5182
5183       // All conversions up to here are exact. The correctly rounded result is
5184       // calculated using the current rounding mode using the following
5185       // horizontal add.
5186       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5187       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5188                                 // store doesn't really need to be here (except
5189                                 // maybe to zero the other double)
5190       return sd;
5191     }
5192   */
5193
5194   DebugLoc dl = Op.getDebugLoc();
5195   LLVMContext *Context = DAG.getContext();
5196
5197   // Build some magic constants.
5198   std::vector<Constant*> CV0;
5199   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5200   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5201   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5202   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5203   Constant *C0 = ConstantVector::get(CV0);
5204   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5205
5206   std::vector<Constant*> CV1;
5207   CV1.push_back(
5208     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5209   CV1.push_back(
5210     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5211   Constant *C1 = ConstantVector::get(CV1);
5212   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5213
5214   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5215                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5216                                         Op.getOperand(0),
5217                                         DAG.getIntPtrConstant(1)));
5218   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5219                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5220                                         Op.getOperand(0),
5221                                         DAG.getIntPtrConstant(0)));
5222   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5223   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5224                               PseudoSourceValue::getConstantPool(), 0,
5225                               false, 16);
5226   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5227   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5228   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5229                               PseudoSourceValue::getConstantPool(), 0,
5230                               false, 16);
5231   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5232
5233   // Add the halves; easiest way is to swap them into another reg first.
5234   int ShufMask[2] = { 1, -1 };
5235   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5236                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5237   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5238   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5239                      DAG.getIntPtrConstant(0));
5240 }
5241
5242 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5243 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5244   DebugLoc dl = Op.getDebugLoc();
5245   // FP constant to bias correct the final result.
5246   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5247                                    MVT::f64);
5248
5249   // Load the 32-bit value into an XMM register.
5250   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5251                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5252                                          Op.getOperand(0),
5253                                          DAG.getIntPtrConstant(0)));
5254
5255   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5256                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5257                      DAG.getIntPtrConstant(0));
5258
5259   // Or the load with the bias.
5260   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5261                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5262                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5263                                                    MVT::v2f64, Load)),
5264                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5265                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5266                                                    MVT::v2f64, Bias)));
5267   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5268                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5269                    DAG.getIntPtrConstant(0));
5270
5271   // Subtract the bias.
5272   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5273
5274   // Handle final rounding.
5275   EVT DestVT = Op.getValueType();
5276
5277   if (DestVT.bitsLT(MVT::f64)) {
5278     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5279                        DAG.getIntPtrConstant(0));
5280   } else if (DestVT.bitsGT(MVT::f64)) {
5281     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5282   }
5283
5284   // Handle final rounding.
5285   return Sub;
5286 }
5287
5288 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5289   SDValue N0 = Op.getOperand(0);
5290   DebugLoc dl = Op.getDebugLoc();
5291
5292   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5293   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5294   // the optimization here.
5295   if (DAG.SignBitIsZero(N0))
5296     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5297
5298   EVT SrcVT = N0.getValueType();
5299   if (SrcVT == MVT::i64) {
5300     // We only handle SSE2 f64 target here; caller can expand the rest.
5301     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5302       return SDValue();
5303
5304     return LowerUINT_TO_FP_i64(Op, DAG);
5305   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5306     return LowerUINT_TO_FP_i32(Op, DAG);
5307   }
5308
5309   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5310
5311   // Make a 64-bit buffer, and use it to build an FILD.
5312   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5313   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5314   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5315                                    getPointerTy(), StackSlot, WordOff);
5316   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5317                                 StackSlot, NULL, 0);
5318   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5319                                 OffsetSlot, NULL, 0);
5320   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5321 }
5322
5323 std::pair<SDValue,SDValue> X86TargetLowering::
5324 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5325   DebugLoc dl = Op.getDebugLoc();
5326
5327   EVT DstTy = Op.getValueType();
5328
5329   if (!IsSigned) {
5330     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5331     DstTy = MVT::i64;
5332   }
5333
5334   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5335          DstTy.getSimpleVT() >= MVT::i16 &&
5336          "Unknown FP_TO_SINT to lower!");
5337
5338   // These are really Legal.
5339   if (DstTy == MVT::i32 &&
5340       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5341     return std::make_pair(SDValue(), SDValue());
5342   if (Subtarget->is64Bit() &&
5343       DstTy == MVT::i64 &&
5344       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5345     return std::make_pair(SDValue(), SDValue());
5346
5347   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5348   // stack slot.
5349   MachineFunction &MF = DAG.getMachineFunction();
5350   unsigned MemSize = DstTy.getSizeInBits()/8;
5351   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5352   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5353
5354   unsigned Opc;
5355   switch (DstTy.getSimpleVT().SimpleTy) {
5356   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5357   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5358   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5359   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5360   }
5361
5362   SDValue Chain = DAG.getEntryNode();
5363   SDValue Value = Op.getOperand(0);
5364   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5365     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5366     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5367                          PseudoSourceValue::getFixedStack(SSFI), 0);
5368     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5369     SDValue Ops[] = {
5370       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5371     };
5372     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5373     Chain = Value.getValue(1);
5374     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5375     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5376   }
5377
5378   // Build the FP_TO_INT*_IN_MEM
5379   SDValue Ops[] = { Chain, Value, StackSlot };
5380   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5381
5382   return std::make_pair(FIST, StackSlot);
5383 }
5384
5385 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5386   if (Op.getValueType().isVector()) {
5387     if (Op.getValueType() == MVT::v2i32 &&
5388         Op.getOperand(0).getValueType() == MVT::v2f64) {
5389       return Op;
5390     }
5391     return SDValue();
5392   }
5393
5394   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5395   SDValue FIST = Vals.first, StackSlot = Vals.second;
5396   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5397   if (FIST.getNode() == 0) return Op;
5398
5399   // Load the result.
5400   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5401                      FIST, StackSlot, NULL, 0);
5402 }
5403
5404 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5405   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5406   SDValue FIST = Vals.first, StackSlot = Vals.second;
5407   assert(FIST.getNode() && "Unexpected failure");
5408
5409   // Load the result.
5410   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5411                      FIST, StackSlot, NULL, 0);
5412 }
5413
5414 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5415   LLVMContext *Context = DAG.getContext();
5416   DebugLoc dl = Op.getDebugLoc();
5417   EVT VT = Op.getValueType();
5418   EVT EltVT = VT;
5419   if (VT.isVector())
5420     EltVT = VT.getVectorElementType();
5421   std::vector<Constant*> CV;
5422   if (EltVT == MVT::f64) {
5423     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5424     CV.push_back(C);
5425     CV.push_back(C);
5426   } else {
5427     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5428     CV.push_back(C);
5429     CV.push_back(C);
5430     CV.push_back(C);
5431     CV.push_back(C);
5432   }
5433   Constant *C = ConstantVector::get(CV);
5434   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5435   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5436                                PseudoSourceValue::getConstantPool(), 0,
5437                                false, 16);
5438   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5439 }
5440
5441 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5442   LLVMContext *Context = DAG.getContext();
5443   DebugLoc dl = Op.getDebugLoc();
5444   EVT VT = Op.getValueType();
5445   EVT EltVT = VT;
5446   if (VT.isVector())
5447     EltVT = VT.getVectorElementType();
5448   std::vector<Constant*> CV;
5449   if (EltVT == MVT::f64) {
5450     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5451     CV.push_back(C);
5452     CV.push_back(C);
5453   } else {
5454     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5455     CV.push_back(C);
5456     CV.push_back(C);
5457     CV.push_back(C);
5458     CV.push_back(C);
5459   }
5460   Constant *C = ConstantVector::get(CV);
5461   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5462   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5463                                PseudoSourceValue::getConstantPool(), 0,
5464                                false, 16);
5465   if (VT.isVector()) {
5466     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5467                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5468                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5469                                 Op.getOperand(0)),
5470                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5471   } else {
5472     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5473   }
5474 }
5475
5476 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5477   LLVMContext *Context = DAG.getContext();
5478   SDValue Op0 = Op.getOperand(0);
5479   SDValue Op1 = Op.getOperand(1);
5480   DebugLoc dl = Op.getDebugLoc();
5481   EVT VT = Op.getValueType();
5482   EVT SrcVT = Op1.getValueType();
5483
5484   // If second operand is smaller, extend it first.
5485   if (SrcVT.bitsLT(VT)) {
5486     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5487     SrcVT = VT;
5488   }
5489   // And if it is bigger, shrink it first.
5490   if (SrcVT.bitsGT(VT)) {
5491     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5492     SrcVT = VT;
5493   }
5494
5495   // At this point the operands and the result should have the same
5496   // type, and that won't be f80 since that is not custom lowered.
5497
5498   // First get the sign bit of second operand.
5499   std::vector<Constant*> CV;
5500   if (SrcVT == MVT::f64) {
5501     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5502     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5503   } else {
5504     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5505     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5506     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5507     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5508   }
5509   Constant *C = ConstantVector::get(CV);
5510   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5511   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5512                                 PseudoSourceValue::getConstantPool(), 0,
5513                                 false, 16);
5514   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5515
5516   // Shift sign bit right or left if the two operands have different types.
5517   if (SrcVT.bitsGT(VT)) {
5518     // Op0 is MVT::f32, Op1 is MVT::f64.
5519     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5520     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5521                           DAG.getConstant(32, MVT::i32));
5522     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5523     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5524                           DAG.getIntPtrConstant(0));
5525   }
5526
5527   // Clear first operand sign bit.
5528   CV.clear();
5529   if (VT == MVT::f64) {
5530     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5531     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5532   } else {
5533     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5534     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5535     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5536     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5537   }
5538   C = ConstantVector::get(CV);
5539   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5540   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5541                                 PseudoSourceValue::getConstantPool(), 0,
5542                                 false, 16);
5543   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5544
5545   // Or the value with the sign bit.
5546   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5547 }
5548
5549 /// Emit nodes that will be selected as "test Op0,Op0", or something
5550 /// equivalent.
5551 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5552                                     SelectionDAG &DAG) {
5553   DebugLoc dl = Op.getDebugLoc();
5554
5555   // CF and OF aren't always set the way we want. Determine which
5556   // of these we need.
5557   bool NeedCF = false;
5558   bool NeedOF = false;
5559   switch (X86CC) {
5560   case X86::COND_A: case X86::COND_AE:
5561   case X86::COND_B: case X86::COND_BE:
5562     NeedCF = true;
5563     break;
5564   case X86::COND_G: case X86::COND_GE:
5565   case X86::COND_L: case X86::COND_LE:
5566   case X86::COND_O: case X86::COND_NO:
5567     NeedOF = true;
5568     break;
5569   default: break;
5570   }
5571
5572   // See if we can use the EFLAGS value from the operand instead of
5573   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5574   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5575   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5576     unsigned Opcode = 0;
5577     unsigned NumOperands = 0;
5578     switch (Op.getNode()->getOpcode()) {
5579     case ISD::ADD:
5580       // Due to an isel shortcoming, be conservative if this add is likely to
5581       // be selected as part of a load-modify-store instruction. When the root
5582       // node in a match is a store, isel doesn't know how to remap non-chain
5583       // non-flag uses of other nodes in the match, such as the ADD in this
5584       // case. This leads to the ADD being left around and reselected, with
5585       // the result being two adds in the output.
5586       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5587            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5588         if (UI->getOpcode() == ISD::STORE)
5589           goto default_case;
5590       if (ConstantSDNode *C =
5591             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5592         // An add of one will be selected as an INC.
5593         if (C->getAPIntValue() == 1) {
5594           Opcode = X86ISD::INC;
5595           NumOperands = 1;
5596           break;
5597         }
5598         // An add of negative one (subtract of one) will be selected as a DEC.
5599         if (C->getAPIntValue().isAllOnesValue()) {
5600           Opcode = X86ISD::DEC;
5601           NumOperands = 1;
5602           break;
5603         }
5604       }
5605       // Otherwise use a regular EFLAGS-setting add.
5606       Opcode = X86ISD::ADD;
5607       NumOperands = 2;
5608       break;
5609     case ISD::AND: {
5610       // If the primary and result isn't used, don't bother using X86ISD::AND,
5611       // because a TEST instruction will be better.
5612       bool NonFlagUse = false;
5613       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5614            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5615         if (UI->getOpcode() != ISD::BRCOND &&
5616             (UI->getOpcode() != ISD::SELECT || UI.getOperandNo() != 0) &&
5617             UI->getOpcode() != ISD::SETCC) {
5618           NonFlagUse = true;
5619           break;
5620         }
5621       if (!NonFlagUse)
5622         break;
5623     }
5624     // FALL THROUGH
5625     case ISD::SUB:
5626     case ISD::OR:
5627     case ISD::XOR:
5628       // Due to the ISEL shortcoming noted above, be conservative if this op is
5629       // likely to be selected as part of a load-modify-store instruction.
5630       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5631            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5632         if (UI->getOpcode() == ISD::STORE)
5633           goto default_case;
5634       // Otherwise use a regular EFLAGS-setting instruction.
5635       switch (Op.getNode()->getOpcode()) {
5636       case ISD::SUB: Opcode = X86ISD::SUB; break;
5637       case ISD::OR:  Opcode = X86ISD::OR;  break;
5638       case ISD::XOR: Opcode = X86ISD::XOR; break;
5639       case ISD::AND: Opcode = X86ISD::AND; break;
5640       default: llvm_unreachable("unexpected operator!");
5641       }
5642       NumOperands = 2;
5643       break;
5644     case X86ISD::ADD:
5645     case X86ISD::SUB:
5646     case X86ISD::INC:
5647     case X86ISD::DEC:
5648     case X86ISD::OR:
5649     case X86ISD::XOR:
5650     case X86ISD::AND:
5651       return SDValue(Op.getNode(), 1);
5652     default:
5653     default_case:
5654       break;
5655     }
5656     if (Opcode != 0) {
5657       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5658       SmallVector<SDValue, 4> Ops;
5659       for (unsigned i = 0; i != NumOperands; ++i)
5660         Ops.push_back(Op.getOperand(i));
5661       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5662       DAG.ReplaceAllUsesWith(Op, New);
5663       return SDValue(New.getNode(), 1);
5664     }
5665   }
5666
5667   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5668   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5669                      DAG.getConstant(0, Op.getValueType()));
5670 }
5671
5672 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5673 /// equivalent.
5674 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5675                                    SelectionDAG &DAG) {
5676   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5677     if (C->getAPIntValue() == 0)
5678       return EmitTest(Op0, X86CC, DAG);
5679
5680   DebugLoc dl = Op0.getDebugLoc();
5681   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5682 }
5683
5684 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5685   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5686   SDValue Op0 = Op.getOperand(0);
5687   SDValue Op1 = Op.getOperand(1);
5688   DebugLoc dl = Op.getDebugLoc();
5689   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5690
5691   // Lower (X & (1 << N)) == 0 to BT(X, N).
5692   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5693   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5694   if (Op0.getOpcode() == ISD::AND &&
5695       Op0.hasOneUse() &&
5696       Op1.getOpcode() == ISD::Constant &&
5697       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5698       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5699     SDValue LHS, RHS;
5700     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5701       if (ConstantSDNode *Op010C =
5702             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5703         if (Op010C->getZExtValue() == 1) {
5704           LHS = Op0.getOperand(0);
5705           RHS = Op0.getOperand(1).getOperand(1);
5706         }
5707     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5708       if (ConstantSDNode *Op000C =
5709             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5710         if (Op000C->getZExtValue() == 1) {
5711           LHS = Op0.getOperand(1);
5712           RHS = Op0.getOperand(0).getOperand(1);
5713         }
5714     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5715       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5716       SDValue AndLHS = Op0.getOperand(0);
5717       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5718         LHS = AndLHS.getOperand(0);
5719         RHS = AndLHS.getOperand(1);
5720       }
5721     }
5722
5723     if (LHS.getNode()) {
5724       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5725       // instruction.  Since the shift amount is in-range-or-undefined, we know
5726       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5727       // the encoding for the i16 version is larger than the i32 version.
5728       if (LHS.getValueType() == MVT::i8)
5729         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5730
5731       // If the operand types disagree, extend the shift amount to match.  Since
5732       // BT ignores high bits (like shifts) we can use anyextend.
5733       if (LHS.getValueType() != RHS.getValueType())
5734         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5735
5736       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5737       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5738       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5739                          DAG.getConstant(Cond, MVT::i8), BT);
5740     }
5741   }
5742
5743   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5744   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5745   if (X86CC == X86::COND_INVALID)
5746     return SDValue();
5747
5748   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5749
5750   // Use sbb x, x to materialize carry bit into a GPR.
5751   if (X86CC == X86::COND_B)
5752     return DAG.getNode(ISD::AND, dl, MVT::i8,
5753                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
5754                                    DAG.getConstant(X86CC, MVT::i8), Cond),
5755                        DAG.getConstant(1, MVT::i8));
5756
5757   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5758                      DAG.getConstant(X86CC, MVT::i8), Cond);
5759 }
5760
5761 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5762   SDValue Cond;
5763   SDValue Op0 = Op.getOperand(0);
5764   SDValue Op1 = Op.getOperand(1);
5765   SDValue CC = Op.getOperand(2);
5766   EVT VT = Op.getValueType();
5767   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5768   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5769   DebugLoc dl = Op.getDebugLoc();
5770
5771   if (isFP) {
5772     unsigned SSECC = 8;
5773     EVT VT0 = Op0.getValueType();
5774     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5775     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5776     bool Swap = false;
5777
5778     switch (SetCCOpcode) {
5779     default: break;
5780     case ISD::SETOEQ:
5781     case ISD::SETEQ:  SSECC = 0; break;
5782     case ISD::SETOGT:
5783     case ISD::SETGT: Swap = true; // Fallthrough
5784     case ISD::SETLT:
5785     case ISD::SETOLT: SSECC = 1; break;
5786     case ISD::SETOGE:
5787     case ISD::SETGE: Swap = true; // Fallthrough
5788     case ISD::SETLE:
5789     case ISD::SETOLE: SSECC = 2; break;
5790     case ISD::SETUO:  SSECC = 3; break;
5791     case ISD::SETUNE:
5792     case ISD::SETNE:  SSECC = 4; break;
5793     case ISD::SETULE: Swap = true;
5794     case ISD::SETUGE: SSECC = 5; break;
5795     case ISD::SETULT: Swap = true;
5796     case ISD::SETUGT: SSECC = 6; break;
5797     case ISD::SETO:   SSECC = 7; break;
5798     }
5799     if (Swap)
5800       std::swap(Op0, Op1);
5801
5802     // In the two special cases we can't handle, emit two comparisons.
5803     if (SSECC == 8) {
5804       if (SetCCOpcode == ISD::SETUEQ) {
5805         SDValue UNORD, EQ;
5806         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5807         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5808         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5809       }
5810       else if (SetCCOpcode == ISD::SETONE) {
5811         SDValue ORD, NEQ;
5812         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5813         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5814         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5815       }
5816       llvm_unreachable("Illegal FP comparison");
5817     }
5818     // Handle all other FP comparisons here.
5819     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5820   }
5821
5822   // We are handling one of the integer comparisons here.  Since SSE only has
5823   // GT and EQ comparisons for integer, swapping operands and multiple
5824   // operations may be required for some comparisons.
5825   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5826   bool Swap = false, Invert = false, FlipSigns = false;
5827
5828   switch (VT.getSimpleVT().SimpleTy) {
5829   default: break;
5830   case MVT::v8i8:
5831   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5832   case MVT::v4i16:
5833   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5834   case MVT::v2i32:
5835   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5836   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5837   }
5838
5839   switch (SetCCOpcode) {
5840   default: break;
5841   case ISD::SETNE:  Invert = true;
5842   case ISD::SETEQ:  Opc = EQOpc; break;
5843   case ISD::SETLT:  Swap = true;
5844   case ISD::SETGT:  Opc = GTOpc; break;
5845   case ISD::SETGE:  Swap = true;
5846   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5847   case ISD::SETULT: Swap = true;
5848   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5849   case ISD::SETUGE: Swap = true;
5850   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5851   }
5852   if (Swap)
5853     std::swap(Op0, Op1);
5854
5855   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5856   // bits of the inputs before performing those operations.
5857   if (FlipSigns) {
5858     EVT EltVT = VT.getVectorElementType();
5859     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5860                                       EltVT);
5861     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5862     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5863                                     SignBits.size());
5864     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5865     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5866   }
5867
5868   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5869
5870   // If the logical-not of the result is required, perform that now.
5871   if (Invert)
5872     Result = DAG.getNOT(dl, Result, VT);
5873
5874   return Result;
5875 }
5876
5877 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5878 static bool isX86LogicalCmp(SDValue Op) {
5879   unsigned Opc = Op.getNode()->getOpcode();
5880   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5881     return true;
5882   if (Op.getResNo() == 1 &&
5883       (Opc == X86ISD::ADD ||
5884        Opc == X86ISD::SUB ||
5885        Opc == X86ISD::SMUL ||
5886        Opc == X86ISD::UMUL ||
5887        Opc == X86ISD::INC ||
5888        Opc == X86ISD::DEC ||
5889        Opc == X86ISD::OR ||
5890        Opc == X86ISD::XOR ||
5891        Opc == X86ISD::AND))
5892     return true;
5893
5894   return false;
5895 }
5896
5897 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5898   bool addTest = true;
5899   SDValue Cond  = Op.getOperand(0);
5900   DebugLoc dl = Op.getDebugLoc();
5901   SDValue CC;
5902
5903   if (Cond.getOpcode() == ISD::SETCC) {
5904     SDValue NewCond = LowerSETCC(Cond, DAG);
5905     if (NewCond.getNode())
5906       Cond = NewCond;
5907   }
5908
5909   // Look pass (and (setcc_carry (cmp ...)), 1).
5910   if (Cond.getOpcode() == ISD::AND &&
5911       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
5912     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
5913     if (C && C->getAPIntValue() == 1)
5914       Cond = Cond.getOperand(0);
5915   }
5916
5917   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5918   // setting operand in place of the X86ISD::SETCC.
5919   if (Cond.getOpcode() == X86ISD::SETCC ||
5920       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
5921     CC = Cond.getOperand(0);
5922
5923     SDValue Cmp = Cond.getOperand(1);
5924     unsigned Opc = Cmp.getOpcode();
5925     EVT VT = Op.getValueType();
5926
5927     bool IllegalFPCMov = false;
5928     if (VT.isFloatingPoint() && !VT.isVector() &&
5929         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5930       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5931
5932     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5933         Opc == X86ISD::BT) { // FIXME
5934       Cond = Cmp;
5935       addTest = false;
5936     }
5937   }
5938
5939   if (addTest) {
5940     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5941     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5942   }
5943
5944   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5945   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5946   // condition is true.
5947   SDValue Ops[] = { Op.getOperand(2), Op.getOperand(1), CC, Cond };
5948   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
5949 }
5950
5951 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5952 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5953 // from the AND / OR.
5954 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5955   Opc = Op.getOpcode();
5956   if (Opc != ISD::OR && Opc != ISD::AND)
5957     return false;
5958   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5959           Op.getOperand(0).hasOneUse() &&
5960           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5961           Op.getOperand(1).hasOneUse());
5962 }
5963
5964 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5965 // 1 and that the SETCC node has a single use.
5966 static bool isXor1OfSetCC(SDValue Op) {
5967   if (Op.getOpcode() != ISD::XOR)
5968     return false;
5969   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5970   if (N1C && N1C->getAPIntValue() == 1) {
5971     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5972       Op.getOperand(0).hasOneUse();
5973   }
5974   return false;
5975 }
5976
5977 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5978   bool addTest = true;
5979   SDValue Chain = Op.getOperand(0);
5980   SDValue Cond  = Op.getOperand(1);
5981   SDValue Dest  = Op.getOperand(2);
5982   DebugLoc dl = Op.getDebugLoc();
5983   SDValue CC;
5984
5985   if (Cond.getOpcode() == ISD::SETCC) {
5986     SDValue NewCond = LowerSETCC(Cond, DAG);
5987     if (NewCond.getNode())
5988       Cond = NewCond;
5989   }
5990 #if 0
5991   // FIXME: LowerXALUO doesn't handle these!!
5992   else if (Cond.getOpcode() == X86ISD::ADD  ||
5993            Cond.getOpcode() == X86ISD::SUB  ||
5994            Cond.getOpcode() == X86ISD::SMUL ||
5995            Cond.getOpcode() == X86ISD::UMUL)
5996     Cond = LowerXALUO(Cond, DAG);
5997 #endif
5998
5999   // Look pass (and (setcc_carry (cmp ...)), 1).
6000   if (Cond.getOpcode() == ISD::AND &&
6001       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6002     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6003     if (C && C->getAPIntValue() == 1)
6004       Cond = Cond.getOperand(0);
6005   }
6006
6007   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6008   // setting operand in place of the X86ISD::SETCC.
6009   if (Cond.getOpcode() == X86ISD::SETCC ||
6010       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6011     CC = Cond.getOperand(0);
6012
6013     SDValue Cmp = Cond.getOperand(1);
6014     unsigned Opc = Cmp.getOpcode();
6015     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6016     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6017       Cond = Cmp;
6018       addTest = false;
6019     } else {
6020       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6021       default: break;
6022       case X86::COND_O:
6023       case X86::COND_B:
6024         // These can only come from an arithmetic instruction with overflow,
6025         // e.g. SADDO, UADDO.
6026         Cond = Cond.getNode()->getOperand(1);
6027         addTest = false;
6028         break;
6029       }
6030     }
6031   } else {
6032     unsigned CondOpc;
6033     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6034       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6035       if (CondOpc == ISD::OR) {
6036         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6037         // two branches instead of an explicit OR instruction with a
6038         // separate test.
6039         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6040             isX86LogicalCmp(Cmp)) {
6041           CC = Cond.getOperand(0).getOperand(0);
6042           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6043                               Chain, Dest, CC, Cmp);
6044           CC = Cond.getOperand(1).getOperand(0);
6045           Cond = Cmp;
6046           addTest = false;
6047         }
6048       } else { // ISD::AND
6049         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6050         // two branches instead of an explicit AND instruction with a
6051         // separate test. However, we only do this if this block doesn't
6052         // have a fall-through edge, because this requires an explicit
6053         // jmp when the condition is false.
6054         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6055             isX86LogicalCmp(Cmp) &&
6056             Op.getNode()->hasOneUse()) {
6057           X86::CondCode CCode =
6058             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6059           CCode = X86::GetOppositeBranchCondition(CCode);
6060           CC = DAG.getConstant(CCode, MVT::i8);
6061           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6062           // Look for an unconditional branch following this conditional branch.
6063           // We need this because we need to reverse the successors in order
6064           // to implement FCMP_OEQ.
6065           if (User.getOpcode() == ISD::BR) {
6066             SDValue FalseBB = User.getOperand(1);
6067             SDValue NewBR =
6068               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6069             assert(NewBR == User);
6070             Dest = FalseBB;
6071
6072             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6073                                 Chain, Dest, CC, Cmp);
6074             X86::CondCode CCode =
6075               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6076             CCode = X86::GetOppositeBranchCondition(CCode);
6077             CC = DAG.getConstant(CCode, MVT::i8);
6078             Cond = Cmp;
6079             addTest = false;
6080           }
6081         }
6082       }
6083     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6084       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6085       // It should be transformed during dag combiner except when the condition
6086       // is set by a arithmetics with overflow node.
6087       X86::CondCode CCode =
6088         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6089       CCode = X86::GetOppositeBranchCondition(CCode);
6090       CC = DAG.getConstant(CCode, MVT::i8);
6091       Cond = Cond.getOperand(0).getOperand(1);
6092       addTest = false;
6093     }
6094   }
6095
6096   if (addTest) {
6097     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6098     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6099   }
6100   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6101                      Chain, Dest, CC, Cond);
6102 }
6103
6104
6105 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6106 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6107 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6108 // that the guard pages used by the OS virtual memory manager are allocated in
6109 // correct sequence.
6110 SDValue
6111 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6112                                            SelectionDAG &DAG) {
6113   assert(Subtarget->isTargetCygMing() &&
6114          "This should be used only on Cygwin/Mingw targets");
6115   DebugLoc dl = Op.getDebugLoc();
6116
6117   // Get the inputs.
6118   SDValue Chain = Op.getOperand(0);
6119   SDValue Size  = Op.getOperand(1);
6120   // FIXME: Ensure alignment here
6121
6122   SDValue Flag;
6123
6124   EVT IntPtr = getPointerTy();
6125   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6126
6127   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
6128
6129   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6130   Flag = Chain.getValue(1);
6131
6132   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6133   SDValue Ops[] = { Chain,
6134                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
6135                       DAG.getRegister(X86::EAX, IntPtr),
6136                       DAG.getRegister(X86StackPtr, SPTy),
6137                       Flag };
6138   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
6139   Flag = Chain.getValue(1);
6140
6141   Chain = DAG.getCALLSEQ_END(Chain,
6142                              DAG.getIntPtrConstant(0, true),
6143                              DAG.getIntPtrConstant(0, true),
6144                              Flag);
6145
6146   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6147
6148   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6149   return DAG.getMergeValues(Ops1, 2, dl);
6150 }
6151
6152 SDValue
6153 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6154                                            SDValue Chain,
6155                                            SDValue Dst, SDValue Src,
6156                                            SDValue Size, unsigned Align,
6157                                            const Value *DstSV,
6158                                            uint64_t DstSVOff) {
6159   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6160
6161   // If not DWORD aligned or size is more than the threshold, call the library.
6162   // The libc version is likely to be faster for these cases. It can use the
6163   // address value and run time information about the CPU.
6164   if ((Align & 3) != 0 ||
6165       !ConstantSize ||
6166       ConstantSize->getZExtValue() >
6167         getSubtarget()->getMaxInlineSizeThreshold()) {
6168     SDValue InFlag(0, 0);
6169
6170     // Check to see if there is a specialized entry-point for memory zeroing.
6171     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6172
6173     if (const char *bzeroEntry =  V &&
6174         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6175       EVT IntPtr = getPointerTy();
6176       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6177       TargetLowering::ArgListTy Args;
6178       TargetLowering::ArgListEntry Entry;
6179       Entry.Node = Dst;
6180       Entry.Ty = IntPtrTy;
6181       Args.push_back(Entry);
6182       Entry.Node = Size;
6183       Args.push_back(Entry);
6184       std::pair<SDValue,SDValue> CallResult =
6185         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6186                     false, false, false, false,
6187                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6188                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl,
6189                     DAG.GetOrdering(Chain.getNode()));
6190       return CallResult.second;
6191     }
6192
6193     // Otherwise have the target-independent code call memset.
6194     return SDValue();
6195   }
6196
6197   uint64_t SizeVal = ConstantSize->getZExtValue();
6198   SDValue InFlag(0, 0);
6199   EVT AVT;
6200   SDValue Count;
6201   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6202   unsigned BytesLeft = 0;
6203   bool TwoRepStos = false;
6204   if (ValC) {
6205     unsigned ValReg;
6206     uint64_t Val = ValC->getZExtValue() & 255;
6207
6208     // If the value is a constant, then we can potentially use larger sets.
6209     switch (Align & 3) {
6210     case 2:   // WORD aligned
6211       AVT = MVT::i16;
6212       ValReg = X86::AX;
6213       Val = (Val << 8) | Val;
6214       break;
6215     case 0:  // DWORD aligned
6216       AVT = MVT::i32;
6217       ValReg = X86::EAX;
6218       Val = (Val << 8)  | Val;
6219       Val = (Val << 16) | Val;
6220       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6221         AVT = MVT::i64;
6222         ValReg = X86::RAX;
6223         Val = (Val << 32) | Val;
6224       }
6225       break;
6226     default:  // Byte aligned
6227       AVT = MVT::i8;
6228       ValReg = X86::AL;
6229       Count = DAG.getIntPtrConstant(SizeVal);
6230       break;
6231     }
6232
6233     if (AVT.bitsGT(MVT::i8)) {
6234       unsigned UBytes = AVT.getSizeInBits() / 8;
6235       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6236       BytesLeft = SizeVal % UBytes;
6237     }
6238
6239     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6240                               InFlag);
6241     InFlag = Chain.getValue(1);
6242   } else {
6243     AVT = MVT::i8;
6244     Count  = DAG.getIntPtrConstant(SizeVal);
6245     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6246     InFlag = Chain.getValue(1);
6247   }
6248
6249   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6250                                                               X86::ECX,
6251                             Count, InFlag);
6252   InFlag = Chain.getValue(1);
6253   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6254                                                               X86::EDI,
6255                             Dst, InFlag);
6256   InFlag = Chain.getValue(1);
6257
6258   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6259   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6260   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6261
6262   if (TwoRepStos) {
6263     InFlag = Chain.getValue(1);
6264     Count  = Size;
6265     EVT CVT = Count.getValueType();
6266     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6267                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6268     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6269                                                              X86::ECX,
6270                               Left, InFlag);
6271     InFlag = Chain.getValue(1);
6272     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6273     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6274     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6275   } else if (BytesLeft) {
6276     // Handle the last 1 - 7 bytes.
6277     unsigned Offset = SizeVal - BytesLeft;
6278     EVT AddrVT = Dst.getValueType();
6279     EVT SizeVT = Size.getValueType();
6280
6281     Chain = DAG.getMemset(Chain, dl,
6282                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6283                                       DAG.getConstant(Offset, AddrVT)),
6284                           Src,
6285                           DAG.getConstant(BytesLeft, SizeVT),
6286                           Align, DstSV, DstSVOff + Offset);
6287   }
6288
6289   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6290   return Chain;
6291 }
6292
6293 SDValue
6294 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6295                                       SDValue Chain, SDValue Dst, SDValue Src,
6296                                       SDValue Size, unsigned Align,
6297                                       bool AlwaysInline,
6298                                       const Value *DstSV, uint64_t DstSVOff,
6299                                       const Value *SrcSV, uint64_t SrcSVOff) {
6300   // This requires the copy size to be a constant, preferrably
6301   // within a subtarget-specific limit.
6302   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6303   if (!ConstantSize)
6304     return SDValue();
6305   uint64_t SizeVal = ConstantSize->getZExtValue();
6306   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6307     return SDValue();
6308
6309   /// If not DWORD aligned, call the library.
6310   if ((Align & 3) != 0)
6311     return SDValue();
6312
6313   // DWORD aligned
6314   EVT AVT = MVT::i32;
6315   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6316     AVT = MVT::i64;
6317
6318   unsigned UBytes = AVT.getSizeInBits() / 8;
6319   unsigned CountVal = SizeVal / UBytes;
6320   SDValue Count = DAG.getIntPtrConstant(CountVal);
6321   unsigned BytesLeft = SizeVal % UBytes;
6322
6323   SDValue InFlag(0, 0);
6324   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6325                                                               X86::ECX,
6326                             Count, InFlag);
6327   InFlag = Chain.getValue(1);
6328   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6329                                                              X86::EDI,
6330                             Dst, InFlag);
6331   InFlag = Chain.getValue(1);
6332   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6333                                                               X86::ESI,
6334                             Src, InFlag);
6335   InFlag = Chain.getValue(1);
6336
6337   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6338   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6339   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6340                                 array_lengthof(Ops));
6341
6342   SmallVector<SDValue, 4> Results;
6343   Results.push_back(RepMovs);
6344   if (BytesLeft) {
6345     // Handle the last 1 - 7 bytes.
6346     unsigned Offset = SizeVal - BytesLeft;
6347     EVT DstVT = Dst.getValueType();
6348     EVT SrcVT = Src.getValueType();
6349     EVT SizeVT = Size.getValueType();
6350     Results.push_back(DAG.getMemcpy(Chain, dl,
6351                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6352                                                 DAG.getConstant(Offset, DstVT)),
6353                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6354                                                 DAG.getConstant(Offset, SrcVT)),
6355                                     DAG.getConstant(BytesLeft, SizeVT),
6356                                     Align, AlwaysInline,
6357                                     DstSV, DstSVOff + Offset,
6358                                     SrcSV, SrcSVOff + Offset));
6359   }
6360
6361   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6362                      &Results[0], Results.size());
6363 }
6364
6365 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6366   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6367   DebugLoc dl = Op.getDebugLoc();
6368
6369   if (!Subtarget->is64Bit()) {
6370     // vastart just stores the address of the VarArgsFrameIndex slot into the
6371     // memory location argument.
6372     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6373     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6374   }
6375
6376   // __va_list_tag:
6377   //   gp_offset         (0 - 6 * 8)
6378   //   fp_offset         (48 - 48 + 8 * 16)
6379   //   overflow_arg_area (point to parameters coming in memory).
6380   //   reg_save_area
6381   SmallVector<SDValue, 8> MemOps;
6382   SDValue FIN = Op.getOperand(1);
6383   // Store gp_offset
6384   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6385                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6386                                  FIN, SV, 0);
6387   MemOps.push_back(Store);
6388
6389   // Store fp_offset
6390   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6391                     FIN, DAG.getIntPtrConstant(4));
6392   Store = DAG.getStore(Op.getOperand(0), dl,
6393                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6394                        FIN, SV, 0);
6395   MemOps.push_back(Store);
6396
6397   // Store ptr to overflow_arg_area
6398   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6399                     FIN, DAG.getIntPtrConstant(4));
6400   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6401   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6402   MemOps.push_back(Store);
6403
6404   // Store ptr to reg_save_area.
6405   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6406                     FIN, DAG.getIntPtrConstant(8));
6407   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6408   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6409   MemOps.push_back(Store);
6410   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6411                      &MemOps[0], MemOps.size());
6412 }
6413
6414 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6415   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6416   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6417   SDValue Chain = Op.getOperand(0);
6418   SDValue SrcPtr = Op.getOperand(1);
6419   SDValue SrcSV = Op.getOperand(2);
6420
6421   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6422   return SDValue();
6423 }
6424
6425 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6426   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6427   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6428   SDValue Chain = Op.getOperand(0);
6429   SDValue DstPtr = Op.getOperand(1);
6430   SDValue SrcPtr = Op.getOperand(2);
6431   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6432   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6433   DebugLoc dl = Op.getDebugLoc();
6434
6435   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6436                        DAG.getIntPtrConstant(24), 8, false,
6437                        DstSV, 0, SrcSV, 0);
6438 }
6439
6440 SDValue
6441 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6442   DebugLoc dl = Op.getDebugLoc();
6443   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6444   switch (IntNo) {
6445   default: return SDValue();    // Don't custom lower most intrinsics.
6446   // Comparison intrinsics.
6447   case Intrinsic::x86_sse_comieq_ss:
6448   case Intrinsic::x86_sse_comilt_ss:
6449   case Intrinsic::x86_sse_comile_ss:
6450   case Intrinsic::x86_sse_comigt_ss:
6451   case Intrinsic::x86_sse_comige_ss:
6452   case Intrinsic::x86_sse_comineq_ss:
6453   case Intrinsic::x86_sse_ucomieq_ss:
6454   case Intrinsic::x86_sse_ucomilt_ss:
6455   case Intrinsic::x86_sse_ucomile_ss:
6456   case Intrinsic::x86_sse_ucomigt_ss:
6457   case Intrinsic::x86_sse_ucomige_ss:
6458   case Intrinsic::x86_sse_ucomineq_ss:
6459   case Intrinsic::x86_sse2_comieq_sd:
6460   case Intrinsic::x86_sse2_comilt_sd:
6461   case Intrinsic::x86_sse2_comile_sd:
6462   case Intrinsic::x86_sse2_comigt_sd:
6463   case Intrinsic::x86_sse2_comige_sd:
6464   case Intrinsic::x86_sse2_comineq_sd:
6465   case Intrinsic::x86_sse2_ucomieq_sd:
6466   case Intrinsic::x86_sse2_ucomilt_sd:
6467   case Intrinsic::x86_sse2_ucomile_sd:
6468   case Intrinsic::x86_sse2_ucomigt_sd:
6469   case Intrinsic::x86_sse2_ucomige_sd:
6470   case Intrinsic::x86_sse2_ucomineq_sd: {
6471     unsigned Opc = 0;
6472     ISD::CondCode CC = ISD::SETCC_INVALID;
6473     switch (IntNo) {
6474     default: break;
6475     case Intrinsic::x86_sse_comieq_ss:
6476     case Intrinsic::x86_sse2_comieq_sd:
6477       Opc = X86ISD::COMI;
6478       CC = ISD::SETEQ;
6479       break;
6480     case Intrinsic::x86_sse_comilt_ss:
6481     case Intrinsic::x86_sse2_comilt_sd:
6482       Opc = X86ISD::COMI;
6483       CC = ISD::SETLT;
6484       break;
6485     case Intrinsic::x86_sse_comile_ss:
6486     case Intrinsic::x86_sse2_comile_sd:
6487       Opc = X86ISD::COMI;
6488       CC = ISD::SETLE;
6489       break;
6490     case Intrinsic::x86_sse_comigt_ss:
6491     case Intrinsic::x86_sse2_comigt_sd:
6492       Opc = X86ISD::COMI;
6493       CC = ISD::SETGT;
6494       break;
6495     case Intrinsic::x86_sse_comige_ss:
6496     case Intrinsic::x86_sse2_comige_sd:
6497       Opc = X86ISD::COMI;
6498       CC = ISD::SETGE;
6499       break;
6500     case Intrinsic::x86_sse_comineq_ss:
6501     case Intrinsic::x86_sse2_comineq_sd:
6502       Opc = X86ISD::COMI;
6503       CC = ISD::SETNE;
6504       break;
6505     case Intrinsic::x86_sse_ucomieq_ss:
6506     case Intrinsic::x86_sse2_ucomieq_sd:
6507       Opc = X86ISD::UCOMI;
6508       CC = ISD::SETEQ;
6509       break;
6510     case Intrinsic::x86_sse_ucomilt_ss:
6511     case Intrinsic::x86_sse2_ucomilt_sd:
6512       Opc = X86ISD::UCOMI;
6513       CC = ISD::SETLT;
6514       break;
6515     case Intrinsic::x86_sse_ucomile_ss:
6516     case Intrinsic::x86_sse2_ucomile_sd:
6517       Opc = X86ISD::UCOMI;
6518       CC = ISD::SETLE;
6519       break;
6520     case Intrinsic::x86_sse_ucomigt_ss:
6521     case Intrinsic::x86_sse2_ucomigt_sd:
6522       Opc = X86ISD::UCOMI;
6523       CC = ISD::SETGT;
6524       break;
6525     case Intrinsic::x86_sse_ucomige_ss:
6526     case Intrinsic::x86_sse2_ucomige_sd:
6527       Opc = X86ISD::UCOMI;
6528       CC = ISD::SETGE;
6529       break;
6530     case Intrinsic::x86_sse_ucomineq_ss:
6531     case Intrinsic::x86_sse2_ucomineq_sd:
6532       Opc = X86ISD::UCOMI;
6533       CC = ISD::SETNE;
6534       break;
6535     }
6536
6537     SDValue LHS = Op.getOperand(1);
6538     SDValue RHS = Op.getOperand(2);
6539     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6540     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6541     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6542     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6543                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6544     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6545   }
6546   // ptest intrinsics. The intrinsic these come from are designed to return
6547   // an integer value, not just an instruction so lower it to the ptest
6548   // pattern and a setcc for the result.
6549   case Intrinsic::x86_sse41_ptestz:
6550   case Intrinsic::x86_sse41_ptestc:
6551   case Intrinsic::x86_sse41_ptestnzc:{
6552     unsigned X86CC = 0;
6553     switch (IntNo) {
6554     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6555     case Intrinsic::x86_sse41_ptestz:
6556       // ZF = 1
6557       X86CC = X86::COND_E;
6558       break;
6559     case Intrinsic::x86_sse41_ptestc:
6560       // CF = 1
6561       X86CC = X86::COND_B;
6562       break;
6563     case Intrinsic::x86_sse41_ptestnzc:
6564       // ZF and CF = 0
6565       X86CC = X86::COND_A;
6566       break;
6567     }
6568
6569     SDValue LHS = Op.getOperand(1);
6570     SDValue RHS = Op.getOperand(2);
6571     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6572     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6573     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6574     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6575   }
6576
6577   // Fix vector shift instructions where the last operand is a non-immediate
6578   // i32 value.
6579   case Intrinsic::x86_sse2_pslli_w:
6580   case Intrinsic::x86_sse2_pslli_d:
6581   case Intrinsic::x86_sse2_pslli_q:
6582   case Intrinsic::x86_sse2_psrli_w:
6583   case Intrinsic::x86_sse2_psrli_d:
6584   case Intrinsic::x86_sse2_psrli_q:
6585   case Intrinsic::x86_sse2_psrai_w:
6586   case Intrinsic::x86_sse2_psrai_d:
6587   case Intrinsic::x86_mmx_pslli_w:
6588   case Intrinsic::x86_mmx_pslli_d:
6589   case Intrinsic::x86_mmx_pslli_q:
6590   case Intrinsic::x86_mmx_psrli_w:
6591   case Intrinsic::x86_mmx_psrli_d:
6592   case Intrinsic::x86_mmx_psrli_q:
6593   case Intrinsic::x86_mmx_psrai_w:
6594   case Intrinsic::x86_mmx_psrai_d: {
6595     SDValue ShAmt = Op.getOperand(2);
6596     if (isa<ConstantSDNode>(ShAmt))
6597       return SDValue();
6598
6599     unsigned NewIntNo = 0;
6600     EVT ShAmtVT = MVT::v4i32;
6601     switch (IntNo) {
6602     case Intrinsic::x86_sse2_pslli_w:
6603       NewIntNo = Intrinsic::x86_sse2_psll_w;
6604       break;
6605     case Intrinsic::x86_sse2_pslli_d:
6606       NewIntNo = Intrinsic::x86_sse2_psll_d;
6607       break;
6608     case Intrinsic::x86_sse2_pslli_q:
6609       NewIntNo = Intrinsic::x86_sse2_psll_q;
6610       break;
6611     case Intrinsic::x86_sse2_psrli_w:
6612       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6613       break;
6614     case Intrinsic::x86_sse2_psrli_d:
6615       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6616       break;
6617     case Intrinsic::x86_sse2_psrli_q:
6618       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6619       break;
6620     case Intrinsic::x86_sse2_psrai_w:
6621       NewIntNo = Intrinsic::x86_sse2_psra_w;
6622       break;
6623     case Intrinsic::x86_sse2_psrai_d:
6624       NewIntNo = Intrinsic::x86_sse2_psra_d;
6625       break;
6626     default: {
6627       ShAmtVT = MVT::v2i32;
6628       switch (IntNo) {
6629       case Intrinsic::x86_mmx_pslli_w:
6630         NewIntNo = Intrinsic::x86_mmx_psll_w;
6631         break;
6632       case Intrinsic::x86_mmx_pslli_d:
6633         NewIntNo = Intrinsic::x86_mmx_psll_d;
6634         break;
6635       case Intrinsic::x86_mmx_pslli_q:
6636         NewIntNo = Intrinsic::x86_mmx_psll_q;
6637         break;
6638       case Intrinsic::x86_mmx_psrli_w:
6639         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6640         break;
6641       case Intrinsic::x86_mmx_psrli_d:
6642         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6643         break;
6644       case Intrinsic::x86_mmx_psrli_q:
6645         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6646         break;
6647       case Intrinsic::x86_mmx_psrai_w:
6648         NewIntNo = Intrinsic::x86_mmx_psra_w;
6649         break;
6650       case Intrinsic::x86_mmx_psrai_d:
6651         NewIntNo = Intrinsic::x86_mmx_psra_d;
6652         break;
6653       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6654       }
6655       break;
6656     }
6657     }
6658
6659     // The vector shift intrinsics with scalars uses 32b shift amounts but
6660     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6661     // to be zero.
6662     SDValue ShOps[4];
6663     ShOps[0] = ShAmt;
6664     ShOps[1] = DAG.getConstant(0, MVT::i32);
6665     if (ShAmtVT == MVT::v4i32) {
6666       ShOps[2] = DAG.getUNDEF(MVT::i32);
6667       ShOps[3] = DAG.getUNDEF(MVT::i32);
6668       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6669     } else {
6670       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6671     }
6672
6673     EVT VT = Op.getValueType();
6674     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6675     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6676                        DAG.getConstant(NewIntNo, MVT::i32),
6677                        Op.getOperand(1), ShAmt);
6678   }
6679   }
6680 }
6681
6682 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6683   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6684   DebugLoc dl = Op.getDebugLoc();
6685
6686   if (Depth > 0) {
6687     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6688     SDValue Offset =
6689       DAG.getConstant(TD->getPointerSize(),
6690                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6691     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6692                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6693                                    FrameAddr, Offset),
6694                        NULL, 0);
6695   }
6696
6697   // Just load the return address.
6698   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6699   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6700                      RetAddrFI, NULL, 0);
6701 }
6702
6703 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6704   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6705   MFI->setFrameAddressIsTaken(true);
6706   EVT VT = Op.getValueType();
6707   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6708   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6709   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6710   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6711   while (Depth--)
6712     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6713   return FrameAddr;
6714 }
6715
6716 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6717                                                      SelectionDAG &DAG) {
6718   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6719 }
6720
6721 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6722 {
6723   MachineFunction &MF = DAG.getMachineFunction();
6724   SDValue Chain     = Op.getOperand(0);
6725   SDValue Offset    = Op.getOperand(1);
6726   SDValue Handler   = Op.getOperand(2);
6727   DebugLoc dl       = Op.getDebugLoc();
6728
6729   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6730                                   getPointerTy());
6731   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6732
6733   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6734                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6735   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6736   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6737   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6738   MF.getRegInfo().addLiveOut(StoreAddrReg);
6739
6740   return DAG.getNode(X86ISD::EH_RETURN, dl,
6741                      MVT::Other,
6742                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6743 }
6744
6745 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6746                                              SelectionDAG &DAG) {
6747   SDValue Root = Op.getOperand(0);
6748   SDValue Trmp = Op.getOperand(1); // trampoline
6749   SDValue FPtr = Op.getOperand(2); // nested function
6750   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6751   DebugLoc dl  = Op.getDebugLoc();
6752
6753   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6754
6755   const X86InstrInfo *TII =
6756     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6757
6758   if (Subtarget->is64Bit()) {
6759     SDValue OutChains[6];
6760
6761     // Large code-model.
6762
6763     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6764     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6765
6766     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6767     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6768
6769     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6770
6771     // Load the pointer to the nested function into R11.
6772     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6773     SDValue Addr = Trmp;
6774     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6775                                 Addr, TrmpAddr, 0);
6776
6777     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6778                        DAG.getConstant(2, MVT::i64));
6779     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6780
6781     // Load the 'nest' parameter value into R10.
6782     // R10 is specified in X86CallingConv.td
6783     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6784     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6785                        DAG.getConstant(10, MVT::i64));
6786     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6787                                 Addr, TrmpAddr, 10);
6788
6789     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6790                        DAG.getConstant(12, MVT::i64));
6791     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6792
6793     // Jump to the nested function.
6794     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6795     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6796                        DAG.getConstant(20, MVT::i64));
6797     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6798                                 Addr, TrmpAddr, 20);
6799
6800     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6801     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6802                        DAG.getConstant(22, MVT::i64));
6803     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6804                                 TrmpAddr, 22);
6805
6806     SDValue Ops[] =
6807       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6808     return DAG.getMergeValues(Ops, 2, dl);
6809   } else {
6810     const Function *Func =
6811       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6812     CallingConv::ID CC = Func->getCallingConv();
6813     unsigned NestReg;
6814
6815     switch (CC) {
6816     default:
6817       llvm_unreachable("Unsupported calling convention");
6818     case CallingConv::C:
6819     case CallingConv::X86_StdCall: {
6820       // Pass 'nest' parameter in ECX.
6821       // Must be kept in sync with X86CallingConv.td
6822       NestReg = X86::ECX;
6823
6824       // Check that ECX wasn't needed by an 'inreg' parameter.
6825       const FunctionType *FTy = Func->getFunctionType();
6826       const AttrListPtr &Attrs = Func->getAttributes();
6827
6828       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6829         unsigned InRegCount = 0;
6830         unsigned Idx = 1;
6831
6832         for (FunctionType::param_iterator I = FTy->param_begin(),
6833              E = FTy->param_end(); I != E; ++I, ++Idx)
6834           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6835             // FIXME: should only count parameters that are lowered to integers.
6836             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6837
6838         if (InRegCount > 2) {
6839           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6840         }
6841       }
6842       break;
6843     }
6844     case CallingConv::X86_FastCall:
6845     case CallingConv::Fast:
6846       // Pass 'nest' parameter in EAX.
6847       // Must be kept in sync with X86CallingConv.td
6848       NestReg = X86::EAX;
6849       break;
6850     }
6851
6852     SDValue OutChains[4];
6853     SDValue Addr, Disp;
6854
6855     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6856                        DAG.getConstant(10, MVT::i32));
6857     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6858
6859     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6860     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6861     OutChains[0] = DAG.getStore(Root, dl,
6862                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6863                                 Trmp, TrmpAddr, 0);
6864
6865     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6866                        DAG.getConstant(1, MVT::i32));
6867     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6868
6869     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6870     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6871                        DAG.getConstant(5, MVT::i32));
6872     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6873                                 TrmpAddr, 5, false, 1);
6874
6875     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6876                        DAG.getConstant(6, MVT::i32));
6877     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6878
6879     SDValue Ops[] =
6880       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6881     return DAG.getMergeValues(Ops, 2, dl);
6882   }
6883 }
6884
6885 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6886   /*
6887    The rounding mode is in bits 11:10 of FPSR, and has the following
6888    settings:
6889      00 Round to nearest
6890      01 Round to -inf
6891      10 Round to +inf
6892      11 Round to 0
6893
6894   FLT_ROUNDS, on the other hand, expects the following:
6895     -1 Undefined
6896      0 Round to 0
6897      1 Round to nearest
6898      2 Round to +inf
6899      3 Round to -inf
6900
6901   To perform the conversion, we do:
6902     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6903   */
6904
6905   MachineFunction &MF = DAG.getMachineFunction();
6906   const TargetMachine &TM = MF.getTarget();
6907   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6908   unsigned StackAlignment = TFI.getStackAlignment();
6909   EVT VT = Op.getValueType();
6910   DebugLoc dl = Op.getDebugLoc();
6911
6912   // Save FP Control Word to stack slot
6913   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
6914   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6915
6916   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6917                               DAG.getEntryNode(), StackSlot);
6918
6919   // Load FP Control Word from stack slot
6920   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6921
6922   // Transform as necessary
6923   SDValue CWD1 =
6924     DAG.getNode(ISD::SRL, dl, MVT::i16,
6925                 DAG.getNode(ISD::AND, dl, MVT::i16,
6926                             CWD, DAG.getConstant(0x800, MVT::i16)),
6927                 DAG.getConstant(11, MVT::i8));
6928   SDValue CWD2 =
6929     DAG.getNode(ISD::SRL, dl, MVT::i16,
6930                 DAG.getNode(ISD::AND, dl, MVT::i16,
6931                             CWD, DAG.getConstant(0x400, MVT::i16)),
6932                 DAG.getConstant(9, MVT::i8));
6933
6934   SDValue RetVal =
6935     DAG.getNode(ISD::AND, dl, MVT::i16,
6936                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6937                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6938                             DAG.getConstant(1, MVT::i16)),
6939                 DAG.getConstant(3, MVT::i16));
6940
6941
6942   return DAG.getNode((VT.getSizeInBits() < 16 ?
6943                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6944 }
6945
6946 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6947   EVT VT = Op.getValueType();
6948   EVT OpVT = VT;
6949   unsigned NumBits = VT.getSizeInBits();
6950   DebugLoc dl = Op.getDebugLoc();
6951
6952   Op = Op.getOperand(0);
6953   if (VT == MVT::i8) {
6954     // Zero extend to i32 since there is not an i8 bsr.
6955     OpVT = MVT::i32;
6956     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6957   }
6958
6959   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6960   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6961   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6962
6963   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6964   SDValue Ops[] = {
6965     Op,
6966     DAG.getConstant(NumBits+NumBits-1, OpVT),
6967     DAG.getConstant(X86::COND_E, MVT::i8),
6968     Op.getValue(1)
6969   };
6970   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
6971
6972   // Finally xor with NumBits-1.
6973   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6974
6975   if (VT == MVT::i8)
6976     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6977   return Op;
6978 }
6979
6980 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6981   EVT VT = Op.getValueType();
6982   EVT OpVT = VT;
6983   unsigned NumBits = VT.getSizeInBits();
6984   DebugLoc dl = Op.getDebugLoc();
6985
6986   Op = Op.getOperand(0);
6987   if (VT == MVT::i8) {
6988     OpVT = MVT::i32;
6989     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6990   }
6991
6992   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6993   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6994   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6995
6996   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6997   SDValue Ops[] = {
6998     Op,
6999     DAG.getConstant(NumBits, OpVT),
7000     DAG.getConstant(X86::COND_E, MVT::i8),
7001     Op.getValue(1)
7002   };
7003   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7004
7005   if (VT == MVT::i8)
7006     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7007   return Op;
7008 }
7009
7010 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7011   EVT VT = Op.getValueType();
7012   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7013   DebugLoc dl = Op.getDebugLoc();
7014
7015   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7016   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7017   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7018   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7019   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7020   //
7021   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7022   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7023   //  return AloBlo + AloBhi + AhiBlo;
7024
7025   SDValue A = Op.getOperand(0);
7026   SDValue B = Op.getOperand(1);
7027
7028   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7029                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7030                        A, DAG.getConstant(32, MVT::i32));
7031   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7032                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7033                        B, DAG.getConstant(32, MVT::i32));
7034   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7035                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7036                        A, B);
7037   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7038                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7039                        A, Bhi);
7040   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7041                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7042                        Ahi, B);
7043   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7044                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7045                        AloBhi, DAG.getConstant(32, MVT::i32));
7046   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7047                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7048                        AhiBlo, DAG.getConstant(32, MVT::i32));
7049   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7050   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7051   return Res;
7052 }
7053
7054
7055 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7056   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7057   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7058   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7059   // has only one use.
7060   SDNode *N = Op.getNode();
7061   SDValue LHS = N->getOperand(0);
7062   SDValue RHS = N->getOperand(1);
7063   unsigned BaseOp = 0;
7064   unsigned Cond = 0;
7065   DebugLoc dl = Op.getDebugLoc();
7066
7067   switch (Op.getOpcode()) {
7068   default: llvm_unreachable("Unknown ovf instruction!");
7069   case ISD::SADDO:
7070     // A subtract of one will be selected as a INC. Note that INC doesn't
7071     // set CF, so we can't do this for UADDO.
7072     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7073       if (C->getAPIntValue() == 1) {
7074         BaseOp = X86ISD::INC;
7075         Cond = X86::COND_O;
7076         break;
7077       }
7078     BaseOp = X86ISD::ADD;
7079     Cond = X86::COND_O;
7080     break;
7081   case ISD::UADDO:
7082     BaseOp = X86ISD::ADD;
7083     Cond = X86::COND_B;
7084     break;
7085   case ISD::SSUBO:
7086     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7087     // set CF, so we can't do this for USUBO.
7088     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7089       if (C->getAPIntValue() == 1) {
7090         BaseOp = X86ISD::DEC;
7091         Cond = X86::COND_O;
7092         break;
7093       }
7094     BaseOp = X86ISD::SUB;
7095     Cond = X86::COND_O;
7096     break;
7097   case ISD::USUBO:
7098     BaseOp = X86ISD::SUB;
7099     Cond = X86::COND_B;
7100     break;
7101   case ISD::SMULO:
7102     BaseOp = X86ISD::SMUL;
7103     Cond = X86::COND_O;
7104     break;
7105   case ISD::UMULO:
7106     BaseOp = X86ISD::UMUL;
7107     Cond = X86::COND_B;
7108     break;
7109   }
7110
7111   // Also sets EFLAGS.
7112   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7113   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7114
7115   SDValue SetCC =
7116     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7117                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7118
7119   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7120   return Sum;
7121 }
7122
7123 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7124   EVT T = Op.getValueType();
7125   DebugLoc dl = Op.getDebugLoc();
7126   unsigned Reg = 0;
7127   unsigned size = 0;
7128   switch(T.getSimpleVT().SimpleTy) {
7129   default:
7130     assert(false && "Invalid value type!");
7131   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7132   case MVT::i16: Reg = X86::AX;  size = 2; break;
7133   case MVT::i32: Reg = X86::EAX; size = 4; break;
7134   case MVT::i64:
7135     assert(Subtarget->is64Bit() && "Node not type legal!");
7136     Reg = X86::RAX; size = 8;
7137     break;
7138   }
7139   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7140                                     Op.getOperand(2), SDValue());
7141   SDValue Ops[] = { cpIn.getValue(0),
7142                     Op.getOperand(1),
7143                     Op.getOperand(3),
7144                     DAG.getTargetConstant(size, MVT::i8),
7145                     cpIn.getValue(1) };
7146   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7147   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7148   SDValue cpOut =
7149     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7150   return cpOut;
7151 }
7152
7153 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7154                                                  SelectionDAG &DAG) {
7155   assert(Subtarget->is64Bit() && "Result not type legalized?");
7156   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7157   SDValue TheChain = Op.getOperand(0);
7158   DebugLoc dl = Op.getDebugLoc();
7159   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7160   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7161   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7162                                    rax.getValue(2));
7163   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7164                             DAG.getConstant(32, MVT::i8));
7165   SDValue Ops[] = {
7166     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7167     rdx.getValue(1)
7168   };
7169   return DAG.getMergeValues(Ops, 2, dl);
7170 }
7171
7172 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7173   SDNode *Node = Op.getNode();
7174   DebugLoc dl = Node->getDebugLoc();
7175   EVT T = Node->getValueType(0);
7176   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7177                               DAG.getConstant(0, T), Node->getOperand(2));
7178   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7179                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7180                        Node->getOperand(0),
7181                        Node->getOperand(1), negOp,
7182                        cast<AtomicSDNode>(Node)->getSrcValue(),
7183                        cast<AtomicSDNode>(Node)->getAlignment());
7184 }
7185
7186 /// LowerOperation - Provide custom lowering hooks for some operations.
7187 ///
7188 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7189   switch (Op.getOpcode()) {
7190   default: llvm_unreachable("Should not custom lower this!");
7191   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7192   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7193   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7194   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7195   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7196   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7197   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7198   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7199   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7200   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7201   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7202   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7203   case ISD::SHL_PARTS:
7204   case ISD::SRA_PARTS:
7205   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7206   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7207   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7208   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7209   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7210   case ISD::FABS:               return LowerFABS(Op, DAG);
7211   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7212   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7213   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7214   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7215   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7216   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7217   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7218   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7219   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7220   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7221   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7222   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7223   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7224   case ISD::FRAME_TO_ARGS_OFFSET:
7225                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7226   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7227   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7228   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7229   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7230   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7231   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7232   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7233   case ISD::SADDO:
7234   case ISD::UADDO:
7235   case ISD::SSUBO:
7236   case ISD::USUBO:
7237   case ISD::SMULO:
7238   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7239   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7240   }
7241 }
7242
7243 void X86TargetLowering::
7244 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7245                         SelectionDAG &DAG, unsigned NewOp) {
7246   EVT T = Node->getValueType(0);
7247   DebugLoc dl = Node->getDebugLoc();
7248   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7249
7250   SDValue Chain = Node->getOperand(0);
7251   SDValue In1 = Node->getOperand(1);
7252   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7253                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7254   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7255                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7256   SDValue Ops[] = { Chain, In1, In2L, In2H };
7257   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7258   SDValue Result =
7259     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7260                             cast<MemSDNode>(Node)->getMemOperand());
7261   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7262   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7263   Results.push_back(Result.getValue(2));
7264 }
7265
7266 /// ReplaceNodeResults - Replace a node with an illegal result type
7267 /// with a new node built out of custom code.
7268 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7269                                            SmallVectorImpl<SDValue>&Results,
7270                                            SelectionDAG &DAG) {
7271   DebugLoc dl = N->getDebugLoc();
7272   switch (N->getOpcode()) {
7273   default:
7274     assert(false && "Do not know how to custom type legalize this operation!");
7275     return;
7276   case ISD::FP_TO_SINT: {
7277     std::pair<SDValue,SDValue> Vals =
7278         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7279     SDValue FIST = Vals.first, StackSlot = Vals.second;
7280     if (FIST.getNode() != 0) {
7281       EVT VT = N->getValueType(0);
7282       // Return a load from the stack slot.
7283       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7284     }
7285     return;
7286   }
7287   case ISD::READCYCLECOUNTER: {
7288     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7289     SDValue TheChain = N->getOperand(0);
7290     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7291     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7292                                      rd.getValue(1));
7293     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7294                                      eax.getValue(2));
7295     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7296     SDValue Ops[] = { eax, edx };
7297     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7298     Results.push_back(edx.getValue(1));
7299     return;
7300   }
7301   case ISD::SDIV:
7302   case ISD::UDIV:
7303   case ISD::SREM:
7304   case ISD::UREM: {
7305     EVT WidenVT = getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
7306     Results.push_back(DAG.UnrollVectorOp(N, WidenVT.getVectorNumElements()));
7307     return;
7308   }
7309   case ISD::ATOMIC_CMP_SWAP: {
7310     EVT T = N->getValueType(0);
7311     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7312     SDValue cpInL, cpInH;
7313     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7314                         DAG.getConstant(0, MVT::i32));
7315     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7316                         DAG.getConstant(1, MVT::i32));
7317     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7318     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7319                              cpInL.getValue(1));
7320     SDValue swapInL, swapInH;
7321     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7322                           DAG.getConstant(0, MVT::i32));
7323     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7324                           DAG.getConstant(1, MVT::i32));
7325     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7326                                cpInH.getValue(1));
7327     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7328                                swapInL.getValue(1));
7329     SDValue Ops[] = { swapInH.getValue(0),
7330                       N->getOperand(1),
7331                       swapInH.getValue(1) };
7332     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7333     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7334     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7335                                         MVT::i32, Result.getValue(1));
7336     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7337                                         MVT::i32, cpOutL.getValue(2));
7338     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7339     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7340     Results.push_back(cpOutH.getValue(1));
7341     return;
7342   }
7343   case ISD::ATOMIC_LOAD_ADD:
7344     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7345     return;
7346   case ISD::ATOMIC_LOAD_AND:
7347     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7348     return;
7349   case ISD::ATOMIC_LOAD_NAND:
7350     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7351     return;
7352   case ISD::ATOMIC_LOAD_OR:
7353     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7354     return;
7355   case ISD::ATOMIC_LOAD_SUB:
7356     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7357     return;
7358   case ISD::ATOMIC_LOAD_XOR:
7359     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7360     return;
7361   case ISD::ATOMIC_SWAP:
7362     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7363     return;
7364   }
7365 }
7366
7367 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7368   switch (Opcode) {
7369   default: return NULL;
7370   case X86ISD::BSF:                return "X86ISD::BSF";
7371   case X86ISD::BSR:                return "X86ISD::BSR";
7372   case X86ISD::SHLD:               return "X86ISD::SHLD";
7373   case X86ISD::SHRD:               return "X86ISD::SHRD";
7374   case X86ISD::FAND:               return "X86ISD::FAND";
7375   case X86ISD::FOR:                return "X86ISD::FOR";
7376   case X86ISD::FXOR:               return "X86ISD::FXOR";
7377   case X86ISD::FSRL:               return "X86ISD::FSRL";
7378   case X86ISD::FILD:               return "X86ISD::FILD";
7379   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7380   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7381   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7382   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7383   case X86ISD::FLD:                return "X86ISD::FLD";
7384   case X86ISD::FST:                return "X86ISD::FST";
7385   case X86ISD::CALL:               return "X86ISD::CALL";
7386   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7387   case X86ISD::BT:                 return "X86ISD::BT";
7388   case X86ISD::CMP:                return "X86ISD::CMP";
7389   case X86ISD::COMI:               return "X86ISD::COMI";
7390   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7391   case X86ISD::SETCC:              return "X86ISD::SETCC";
7392   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7393   case X86ISD::CMOV:               return "X86ISD::CMOV";
7394   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7395   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7396   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7397   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7398   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7399   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7400   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7401   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7402   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7403   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7404   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7405   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7406   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7407   case X86ISD::FMAX:               return "X86ISD::FMAX";
7408   case X86ISD::FMIN:               return "X86ISD::FMIN";
7409   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7410   case X86ISD::FRCP:               return "X86ISD::FRCP";
7411   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7412   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7413   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7414   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7415   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7416   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7417   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7418   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7419   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7420   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7421   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7422   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7423   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7424   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7425   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7426   case X86ISD::VSHL:               return "X86ISD::VSHL";
7427   case X86ISD::VSRL:               return "X86ISD::VSRL";
7428   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7429   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7430   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7431   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7432   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7433   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7434   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7435   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7436   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7437   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7438   case X86ISD::ADD:                return "X86ISD::ADD";
7439   case X86ISD::SUB:                return "X86ISD::SUB";
7440   case X86ISD::SMUL:               return "X86ISD::SMUL";
7441   case X86ISD::UMUL:               return "X86ISD::UMUL";
7442   case X86ISD::INC:                return "X86ISD::INC";
7443   case X86ISD::DEC:                return "X86ISD::DEC";
7444   case X86ISD::OR:                 return "X86ISD::OR";
7445   case X86ISD::XOR:                return "X86ISD::XOR";
7446   case X86ISD::AND:                return "X86ISD::AND";
7447   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7448   case X86ISD::PTEST:              return "X86ISD::PTEST";
7449   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7450   }
7451 }
7452
7453 // isLegalAddressingMode - Return true if the addressing mode represented
7454 // by AM is legal for this target, for a load/store of the specified type.
7455 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7456                                               const Type *Ty) const {
7457   // X86 supports extremely general addressing modes.
7458   CodeModel::Model M = getTargetMachine().getCodeModel();
7459
7460   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7461   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7462     return false;
7463
7464   if (AM.BaseGV) {
7465     unsigned GVFlags =
7466       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7467
7468     // If a reference to this global requires an extra load, we can't fold it.
7469     if (isGlobalStubReference(GVFlags))
7470       return false;
7471
7472     // If BaseGV requires a register for the PIC base, we cannot also have a
7473     // BaseReg specified.
7474     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7475       return false;
7476
7477     // If lower 4G is not available, then we must use rip-relative addressing.
7478     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7479       return false;
7480   }
7481
7482   switch (AM.Scale) {
7483   case 0:
7484   case 1:
7485   case 2:
7486   case 4:
7487   case 8:
7488     // These scales always work.
7489     break;
7490   case 3:
7491   case 5:
7492   case 9:
7493     // These scales are formed with basereg+scalereg.  Only accept if there is
7494     // no basereg yet.
7495     if (AM.HasBaseReg)
7496       return false;
7497     break;
7498   default:  // Other stuff never works.
7499     return false;
7500   }
7501
7502   return true;
7503 }
7504
7505
7506 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7507   if (!Ty1->isInteger() || !Ty2->isInteger())
7508     return false;
7509   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7510   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7511   if (NumBits1 <= NumBits2)
7512     return false;
7513   return Subtarget->is64Bit() || NumBits1 < 64;
7514 }
7515
7516 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7517   if (!VT1.isInteger() || !VT2.isInteger())
7518     return false;
7519   unsigned NumBits1 = VT1.getSizeInBits();
7520   unsigned NumBits2 = VT2.getSizeInBits();
7521   if (NumBits1 <= NumBits2)
7522     return false;
7523   return Subtarget->is64Bit() || NumBits1 < 64;
7524 }
7525
7526 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7527   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7528   return Ty1 == Type::getInt32Ty(Ty1->getContext()) &&
7529          Ty2 == Type::getInt64Ty(Ty1->getContext()) && Subtarget->is64Bit();
7530 }
7531
7532 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7533   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7534   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7535 }
7536
7537 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7538   // i16 instructions are longer (0x66 prefix) and potentially slower.
7539   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7540 }
7541
7542 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7543 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7544 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7545 /// are assumed to be legal.
7546 bool
7547 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7548                                       EVT VT) const {
7549   // Only do shuffles on 128-bit vector types for now.
7550   if (VT.getSizeInBits() == 64)
7551     return false;
7552
7553   // FIXME: pshufb, blends, shifts.
7554   return (VT.getVectorNumElements() == 2 ||
7555           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7556           isMOVLMask(M, VT) ||
7557           isSHUFPMask(M, VT) ||
7558           isPSHUFDMask(M, VT) ||
7559           isPSHUFHWMask(M, VT) ||
7560           isPSHUFLWMask(M, VT) ||
7561           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7562           isUNPCKLMask(M, VT) ||
7563           isUNPCKHMask(M, VT) ||
7564           isUNPCKL_v_undef_Mask(M, VT) ||
7565           isUNPCKH_v_undef_Mask(M, VT));
7566 }
7567
7568 bool
7569 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7570                                           EVT VT) const {
7571   unsigned NumElts = VT.getVectorNumElements();
7572   // FIXME: This collection of masks seems suspect.
7573   if (NumElts == 2)
7574     return true;
7575   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7576     return (isMOVLMask(Mask, VT)  ||
7577             isCommutedMOVLMask(Mask, VT, true) ||
7578             isSHUFPMask(Mask, VT) ||
7579             isCommutedSHUFPMask(Mask, VT));
7580   }
7581   return false;
7582 }
7583
7584 //===----------------------------------------------------------------------===//
7585 //                           X86 Scheduler Hooks
7586 //===----------------------------------------------------------------------===//
7587
7588 // private utility function
7589 MachineBasicBlock *
7590 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7591                                                        MachineBasicBlock *MBB,
7592                                                        unsigned regOpc,
7593                                                        unsigned immOpc,
7594                                                        unsigned LoadOpc,
7595                                                        unsigned CXchgOpc,
7596                                                        unsigned copyOpc,
7597                                                        unsigned notOpc,
7598                                                        unsigned EAXreg,
7599                                                        TargetRegisterClass *RC,
7600                                                        bool invSrc) const {
7601   // For the atomic bitwise operator, we generate
7602   //   thisMBB:
7603   //   newMBB:
7604   //     ld  t1 = [bitinstr.addr]
7605   //     op  t2 = t1, [bitinstr.val]
7606   //     mov EAX = t1
7607   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7608   //     bz  newMBB
7609   //     fallthrough -->nextMBB
7610   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7611   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7612   MachineFunction::iterator MBBIter = MBB;
7613   ++MBBIter;
7614
7615   /// First build the CFG
7616   MachineFunction *F = MBB->getParent();
7617   MachineBasicBlock *thisMBB = MBB;
7618   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7619   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7620   F->insert(MBBIter, newMBB);
7621   F->insert(MBBIter, nextMBB);
7622
7623   // Move all successors to thisMBB to nextMBB
7624   nextMBB->transferSuccessors(thisMBB);
7625
7626   // Update thisMBB to fall through to newMBB
7627   thisMBB->addSuccessor(newMBB);
7628
7629   // newMBB jumps to itself and fall through to nextMBB
7630   newMBB->addSuccessor(nextMBB);
7631   newMBB->addSuccessor(newMBB);
7632
7633   // Insert instructions into newMBB based on incoming instruction
7634   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7635          "unexpected number of operands");
7636   DebugLoc dl = bInstr->getDebugLoc();
7637   MachineOperand& destOper = bInstr->getOperand(0);
7638   MachineOperand* argOpers[2 + X86AddrNumOperands];
7639   int numArgs = bInstr->getNumOperands() - 1;
7640   for (int i=0; i < numArgs; ++i)
7641     argOpers[i] = &bInstr->getOperand(i+1);
7642
7643   // x86 address has 4 operands: base, index, scale, and displacement
7644   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7645   int valArgIndx = lastAddrIndx + 1;
7646
7647   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7648   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7649   for (int i=0; i <= lastAddrIndx; ++i)
7650     (*MIB).addOperand(*argOpers[i]);
7651
7652   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7653   if (invSrc) {
7654     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7655   }
7656   else
7657     tt = t1;
7658
7659   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7660   assert((argOpers[valArgIndx]->isReg() ||
7661           argOpers[valArgIndx]->isImm()) &&
7662          "invalid operand");
7663   if (argOpers[valArgIndx]->isReg())
7664     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7665   else
7666     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7667   MIB.addReg(tt);
7668   (*MIB).addOperand(*argOpers[valArgIndx]);
7669
7670   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7671   MIB.addReg(t1);
7672
7673   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7674   for (int i=0; i <= lastAddrIndx; ++i)
7675     (*MIB).addOperand(*argOpers[i]);
7676   MIB.addReg(t2);
7677   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7678   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7679                     bInstr->memoperands_end());
7680
7681   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7682   MIB.addReg(EAXreg);
7683
7684   // insert branch
7685   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7686
7687   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7688   return nextMBB;
7689 }
7690
7691 // private utility function:  64 bit atomics on 32 bit host.
7692 MachineBasicBlock *
7693 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7694                                                        MachineBasicBlock *MBB,
7695                                                        unsigned regOpcL,
7696                                                        unsigned regOpcH,
7697                                                        unsigned immOpcL,
7698                                                        unsigned immOpcH,
7699                                                        bool invSrc) const {
7700   // For the atomic bitwise operator, we generate
7701   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7702   //     ld t1,t2 = [bitinstr.addr]
7703   //   newMBB:
7704   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7705   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7706   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7707   //     mov ECX, EBX <- t5, t6
7708   //     mov EAX, EDX <- t1, t2
7709   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7710   //     mov t3, t4 <- EAX, EDX
7711   //     bz  newMBB
7712   //     result in out1, out2
7713   //     fallthrough -->nextMBB
7714
7715   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7716   const unsigned LoadOpc = X86::MOV32rm;
7717   const unsigned copyOpc = X86::MOV32rr;
7718   const unsigned NotOpc = X86::NOT32r;
7719   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7720   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7721   MachineFunction::iterator MBBIter = MBB;
7722   ++MBBIter;
7723
7724   /// First build the CFG
7725   MachineFunction *F = MBB->getParent();
7726   MachineBasicBlock *thisMBB = MBB;
7727   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7728   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7729   F->insert(MBBIter, newMBB);
7730   F->insert(MBBIter, nextMBB);
7731
7732   // Move all successors to thisMBB to nextMBB
7733   nextMBB->transferSuccessors(thisMBB);
7734
7735   // Update thisMBB to fall through to newMBB
7736   thisMBB->addSuccessor(newMBB);
7737
7738   // newMBB jumps to itself and fall through to nextMBB
7739   newMBB->addSuccessor(nextMBB);
7740   newMBB->addSuccessor(newMBB);
7741
7742   DebugLoc dl = bInstr->getDebugLoc();
7743   // Insert instructions into newMBB based on incoming instruction
7744   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7745   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7746          "unexpected number of operands");
7747   MachineOperand& dest1Oper = bInstr->getOperand(0);
7748   MachineOperand& dest2Oper = bInstr->getOperand(1);
7749   MachineOperand* argOpers[2 + X86AddrNumOperands];
7750   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7751     argOpers[i] = &bInstr->getOperand(i+2);
7752
7753   // x86 address has 4 operands: base, index, scale, and displacement
7754   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7755
7756   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7757   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7758   for (int i=0; i <= lastAddrIndx; ++i)
7759     (*MIB).addOperand(*argOpers[i]);
7760   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7761   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7762   // add 4 to displacement.
7763   for (int i=0; i <= lastAddrIndx-2; ++i)
7764     (*MIB).addOperand(*argOpers[i]);
7765   MachineOperand newOp3 = *(argOpers[3]);
7766   if (newOp3.isImm())
7767     newOp3.setImm(newOp3.getImm()+4);
7768   else
7769     newOp3.setOffset(newOp3.getOffset()+4);
7770   (*MIB).addOperand(newOp3);
7771   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7772
7773   // t3/4 are defined later, at the bottom of the loop
7774   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7775   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7776   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7777     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7778   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7779     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7780
7781   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7782   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7783   if (invSrc) {
7784     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7785     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7786   } else {
7787     tt1 = t1;
7788     tt2 = t2;
7789   }
7790
7791   int valArgIndx = lastAddrIndx + 1;
7792   assert((argOpers[valArgIndx]->isReg() ||
7793           argOpers[valArgIndx]->isImm()) &&
7794          "invalid operand");
7795   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7796   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7797   if (argOpers[valArgIndx]->isReg())
7798     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7799   else
7800     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7801   if (regOpcL != X86::MOV32rr)
7802     MIB.addReg(tt1);
7803   (*MIB).addOperand(*argOpers[valArgIndx]);
7804   assert(argOpers[valArgIndx + 1]->isReg() ==
7805          argOpers[valArgIndx]->isReg());
7806   assert(argOpers[valArgIndx + 1]->isImm() ==
7807          argOpers[valArgIndx]->isImm());
7808   if (argOpers[valArgIndx + 1]->isReg())
7809     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7810   else
7811     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7812   if (regOpcH != X86::MOV32rr)
7813     MIB.addReg(tt2);
7814   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7815
7816   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7817   MIB.addReg(t1);
7818   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7819   MIB.addReg(t2);
7820
7821   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7822   MIB.addReg(t5);
7823   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7824   MIB.addReg(t6);
7825
7826   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7827   for (int i=0; i <= lastAddrIndx; ++i)
7828     (*MIB).addOperand(*argOpers[i]);
7829
7830   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7831   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7832                     bInstr->memoperands_end());
7833
7834   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7835   MIB.addReg(X86::EAX);
7836   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7837   MIB.addReg(X86::EDX);
7838
7839   // insert branch
7840   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7841
7842   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7843   return nextMBB;
7844 }
7845
7846 // private utility function
7847 MachineBasicBlock *
7848 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7849                                                       MachineBasicBlock *MBB,
7850                                                       unsigned cmovOpc) const {
7851   // For the atomic min/max operator, we generate
7852   //   thisMBB:
7853   //   newMBB:
7854   //     ld t1 = [min/max.addr]
7855   //     mov t2 = [min/max.val]
7856   //     cmp  t1, t2
7857   //     cmov[cond] t2 = t1
7858   //     mov EAX = t1
7859   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7860   //     bz   newMBB
7861   //     fallthrough -->nextMBB
7862   //
7863   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7864   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7865   MachineFunction::iterator MBBIter = MBB;
7866   ++MBBIter;
7867
7868   /// First build the CFG
7869   MachineFunction *F = MBB->getParent();
7870   MachineBasicBlock *thisMBB = MBB;
7871   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7872   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7873   F->insert(MBBIter, newMBB);
7874   F->insert(MBBIter, nextMBB);
7875
7876   // Move all successors of thisMBB to nextMBB
7877   nextMBB->transferSuccessors(thisMBB);
7878
7879   // Update thisMBB to fall through to newMBB
7880   thisMBB->addSuccessor(newMBB);
7881
7882   // newMBB jumps to newMBB and fall through to nextMBB
7883   newMBB->addSuccessor(nextMBB);
7884   newMBB->addSuccessor(newMBB);
7885
7886   DebugLoc dl = mInstr->getDebugLoc();
7887   // Insert instructions into newMBB based on incoming instruction
7888   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7889          "unexpected number of operands");
7890   MachineOperand& destOper = mInstr->getOperand(0);
7891   MachineOperand* argOpers[2 + X86AddrNumOperands];
7892   int numArgs = mInstr->getNumOperands() - 1;
7893   for (int i=0; i < numArgs; ++i)
7894     argOpers[i] = &mInstr->getOperand(i+1);
7895
7896   // x86 address has 4 operands: base, index, scale, and displacement
7897   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7898   int valArgIndx = lastAddrIndx + 1;
7899
7900   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7901   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7902   for (int i=0; i <= lastAddrIndx; ++i)
7903     (*MIB).addOperand(*argOpers[i]);
7904
7905   // We only support register and immediate values
7906   assert((argOpers[valArgIndx]->isReg() ||
7907           argOpers[valArgIndx]->isImm()) &&
7908          "invalid operand");
7909
7910   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7911   if (argOpers[valArgIndx]->isReg())
7912     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7913   else
7914     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7915   (*MIB).addOperand(*argOpers[valArgIndx]);
7916
7917   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7918   MIB.addReg(t1);
7919
7920   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7921   MIB.addReg(t1);
7922   MIB.addReg(t2);
7923
7924   // Generate movc
7925   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7926   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7927   MIB.addReg(t2);
7928   MIB.addReg(t1);
7929
7930   // Cmp and exchange if none has modified the memory location
7931   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7932   for (int i=0; i <= lastAddrIndx; ++i)
7933     (*MIB).addOperand(*argOpers[i]);
7934   MIB.addReg(t3);
7935   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7936   (*MIB).setMemRefs(mInstr->memoperands_begin(),
7937                     mInstr->memoperands_end());
7938
7939   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7940   MIB.addReg(X86::EAX);
7941
7942   // insert branch
7943   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7944
7945   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7946   return nextMBB;
7947 }
7948
7949 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
7950 // all of this code can be replaced with that in the .td file.
7951 MachineBasicBlock *
7952 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
7953                             unsigned numArgs, bool memArg) const {
7954
7955   MachineFunction *F = BB->getParent();
7956   DebugLoc dl = MI->getDebugLoc();
7957   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7958
7959   unsigned Opc;
7960   if (memArg)
7961     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
7962   else
7963     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
7964
7965   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
7966
7967   for (unsigned i = 0; i < numArgs; ++i) {
7968     MachineOperand &Op = MI->getOperand(i+1);
7969
7970     if (!(Op.isReg() && Op.isImplicit()))
7971       MIB.addOperand(Op);
7972   }
7973
7974   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
7975     .addReg(X86::XMM0);
7976
7977   F->DeleteMachineInstr(MI);
7978
7979   return BB;
7980 }
7981
7982 MachineBasicBlock *
7983 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
7984                                                  MachineInstr *MI,
7985                                                  MachineBasicBlock *MBB) const {
7986   // Emit code to save XMM registers to the stack. The ABI says that the
7987   // number of registers to save is given in %al, so it's theoretically
7988   // possible to do an indirect jump trick to avoid saving all of them,
7989   // however this code takes a simpler approach and just executes all
7990   // of the stores if %al is non-zero. It's less code, and it's probably
7991   // easier on the hardware branch predictor, and stores aren't all that
7992   // expensive anyway.
7993
7994   // Create the new basic blocks. One block contains all the XMM stores,
7995   // and one block is the final destination regardless of whether any
7996   // stores were performed.
7997   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7998   MachineFunction *F = MBB->getParent();
7999   MachineFunction::iterator MBBIter = MBB;
8000   ++MBBIter;
8001   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8002   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8003   F->insert(MBBIter, XMMSaveMBB);
8004   F->insert(MBBIter, EndMBB);
8005
8006   // Set up the CFG.
8007   // Move any original successors of MBB to the end block.
8008   EndMBB->transferSuccessors(MBB);
8009   // The original block will now fall through to the XMM save block.
8010   MBB->addSuccessor(XMMSaveMBB);
8011   // The XMMSaveMBB will fall through to the end block.
8012   XMMSaveMBB->addSuccessor(EndMBB);
8013
8014   // Now add the instructions.
8015   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8016   DebugLoc DL = MI->getDebugLoc();
8017
8018   unsigned CountReg = MI->getOperand(0).getReg();
8019   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8020   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8021
8022   if (!Subtarget->isTargetWin64()) {
8023     // If %al is 0, branch around the XMM save block.
8024     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8025     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
8026     MBB->addSuccessor(EndMBB);
8027   }
8028
8029   // In the XMM save block, save all the XMM argument registers.
8030   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8031     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8032     MachineMemOperand *MMO =
8033       F->getMachineMemOperand(
8034         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8035         MachineMemOperand::MOStore, Offset,
8036         /*Size=*/16, /*Align=*/16);
8037     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8038       .addFrameIndex(RegSaveFrameIndex)
8039       .addImm(/*Scale=*/1)
8040       .addReg(/*IndexReg=*/0)
8041       .addImm(/*Disp=*/Offset)
8042       .addReg(/*Segment=*/0)
8043       .addReg(MI->getOperand(i).getReg())
8044       .addMemOperand(MMO);
8045   }
8046
8047   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8048
8049   return EndMBB;
8050 }
8051
8052 MachineBasicBlock *
8053 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8054                                      MachineBasicBlock *BB,
8055                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8056   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8057   DebugLoc DL = MI->getDebugLoc();
8058
8059   // To "insert" a SELECT_CC instruction, we actually have to insert the
8060   // diamond control-flow pattern.  The incoming instruction knows the
8061   // destination vreg to set, the condition code register to branch on, the
8062   // true/false values to select between, and a branch opcode to use.
8063   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8064   MachineFunction::iterator It = BB;
8065   ++It;
8066
8067   //  thisMBB:
8068   //  ...
8069   //   TrueVal = ...
8070   //   cmpTY ccX, r1, r2
8071   //   bCC copy1MBB
8072   //   fallthrough --> copy0MBB
8073   MachineBasicBlock *thisMBB = BB;
8074   MachineFunction *F = BB->getParent();
8075   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8076   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8077   unsigned Opc =
8078     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8079   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8080   F->insert(It, copy0MBB);
8081   F->insert(It, sinkMBB);
8082   // Update machine-CFG edges by first adding all successors of the current
8083   // block to the new block which will contain the Phi node for the select.
8084   // Also inform sdisel of the edge changes.
8085   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8086          E = BB->succ_end(); I != E; ++I) {
8087     EM->insert(std::make_pair(*I, sinkMBB));
8088     sinkMBB->addSuccessor(*I);
8089   }
8090   // Next, remove all successors of the current block, and add the true
8091   // and fallthrough blocks as its successors.
8092   while (!BB->succ_empty())
8093     BB->removeSuccessor(BB->succ_begin());
8094   // Add the true and fallthrough blocks as its successors.
8095   BB->addSuccessor(copy0MBB);
8096   BB->addSuccessor(sinkMBB);
8097
8098   //  copy0MBB:
8099   //   %FalseValue = ...
8100   //   # fallthrough to sinkMBB
8101   BB = copy0MBB;
8102
8103   // Update machine-CFG edges
8104   BB->addSuccessor(sinkMBB);
8105
8106   //  sinkMBB:
8107   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8108   //  ...
8109   BB = sinkMBB;
8110   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8111     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8112     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8113
8114   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8115   return BB;
8116 }
8117
8118
8119 MachineBasicBlock *
8120 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8121                                                MachineBasicBlock *BB,
8122                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8123   switch (MI->getOpcode()) {
8124   default: assert(false && "Unexpected instr type to insert");
8125   case X86::CMOV_GR8:
8126   case X86::CMOV_V1I64:
8127   case X86::CMOV_FR32:
8128   case X86::CMOV_FR64:
8129   case X86::CMOV_V4F32:
8130   case X86::CMOV_V2F64:
8131   case X86::CMOV_V2I64:
8132     return EmitLoweredSelect(MI, BB, EM);
8133
8134   case X86::FP32_TO_INT16_IN_MEM:
8135   case X86::FP32_TO_INT32_IN_MEM:
8136   case X86::FP32_TO_INT64_IN_MEM:
8137   case X86::FP64_TO_INT16_IN_MEM:
8138   case X86::FP64_TO_INT32_IN_MEM:
8139   case X86::FP64_TO_INT64_IN_MEM:
8140   case X86::FP80_TO_INT16_IN_MEM:
8141   case X86::FP80_TO_INT32_IN_MEM:
8142   case X86::FP80_TO_INT64_IN_MEM: {
8143     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8144     DebugLoc DL = MI->getDebugLoc();
8145
8146     // Change the floating point control register to use "round towards zero"
8147     // mode when truncating to an integer value.
8148     MachineFunction *F = BB->getParent();
8149     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8150     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8151
8152     // Load the old value of the high byte of the control word...
8153     unsigned OldCW =
8154       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8155     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8156                       CWFrameIdx);
8157
8158     // Set the high part to be round to zero...
8159     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8160       .addImm(0xC7F);
8161
8162     // Reload the modified control word now...
8163     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8164
8165     // Restore the memory image of control word to original value
8166     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8167       .addReg(OldCW);
8168
8169     // Get the X86 opcode to use.
8170     unsigned Opc;
8171     switch (MI->getOpcode()) {
8172     default: llvm_unreachable("illegal opcode!");
8173     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8174     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8175     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8176     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8177     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8178     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8179     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8180     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8181     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8182     }
8183
8184     X86AddressMode AM;
8185     MachineOperand &Op = MI->getOperand(0);
8186     if (Op.isReg()) {
8187       AM.BaseType = X86AddressMode::RegBase;
8188       AM.Base.Reg = Op.getReg();
8189     } else {
8190       AM.BaseType = X86AddressMode::FrameIndexBase;
8191       AM.Base.FrameIndex = Op.getIndex();
8192     }
8193     Op = MI->getOperand(1);
8194     if (Op.isImm())
8195       AM.Scale = Op.getImm();
8196     Op = MI->getOperand(2);
8197     if (Op.isImm())
8198       AM.IndexReg = Op.getImm();
8199     Op = MI->getOperand(3);
8200     if (Op.isGlobal()) {
8201       AM.GV = Op.getGlobal();
8202     } else {
8203       AM.Disp = Op.getImm();
8204     }
8205     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8206                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8207
8208     // Reload the original control word now.
8209     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8210
8211     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8212     return BB;
8213   }
8214     // String/text processing lowering.
8215   case X86::PCMPISTRM128REG:
8216     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8217   case X86::PCMPISTRM128MEM:
8218     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8219   case X86::PCMPESTRM128REG:
8220     return EmitPCMP(MI, BB, 5, false /* in mem */);
8221   case X86::PCMPESTRM128MEM:
8222     return EmitPCMP(MI, BB, 5, true /* in mem */);
8223
8224     // Atomic Lowering.
8225   case X86::ATOMAND32:
8226     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8227                                                X86::AND32ri, X86::MOV32rm,
8228                                                X86::LCMPXCHG32, X86::MOV32rr,
8229                                                X86::NOT32r, X86::EAX,
8230                                                X86::GR32RegisterClass);
8231   case X86::ATOMOR32:
8232     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8233                                                X86::OR32ri, X86::MOV32rm,
8234                                                X86::LCMPXCHG32, X86::MOV32rr,
8235                                                X86::NOT32r, X86::EAX,
8236                                                X86::GR32RegisterClass);
8237   case X86::ATOMXOR32:
8238     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8239                                                X86::XOR32ri, X86::MOV32rm,
8240                                                X86::LCMPXCHG32, X86::MOV32rr,
8241                                                X86::NOT32r, X86::EAX,
8242                                                X86::GR32RegisterClass);
8243   case X86::ATOMNAND32:
8244     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8245                                                X86::AND32ri, X86::MOV32rm,
8246                                                X86::LCMPXCHG32, X86::MOV32rr,
8247                                                X86::NOT32r, X86::EAX,
8248                                                X86::GR32RegisterClass, true);
8249   case X86::ATOMMIN32:
8250     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8251   case X86::ATOMMAX32:
8252     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8253   case X86::ATOMUMIN32:
8254     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8255   case X86::ATOMUMAX32:
8256     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8257
8258   case X86::ATOMAND16:
8259     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8260                                                X86::AND16ri, X86::MOV16rm,
8261                                                X86::LCMPXCHG16, X86::MOV16rr,
8262                                                X86::NOT16r, X86::AX,
8263                                                X86::GR16RegisterClass);
8264   case X86::ATOMOR16:
8265     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8266                                                X86::OR16ri, X86::MOV16rm,
8267                                                X86::LCMPXCHG16, X86::MOV16rr,
8268                                                X86::NOT16r, X86::AX,
8269                                                X86::GR16RegisterClass);
8270   case X86::ATOMXOR16:
8271     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8272                                                X86::XOR16ri, X86::MOV16rm,
8273                                                X86::LCMPXCHG16, X86::MOV16rr,
8274                                                X86::NOT16r, X86::AX,
8275                                                X86::GR16RegisterClass);
8276   case X86::ATOMNAND16:
8277     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8278                                                X86::AND16ri, X86::MOV16rm,
8279                                                X86::LCMPXCHG16, X86::MOV16rr,
8280                                                X86::NOT16r, X86::AX,
8281                                                X86::GR16RegisterClass, true);
8282   case X86::ATOMMIN16:
8283     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8284   case X86::ATOMMAX16:
8285     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8286   case X86::ATOMUMIN16:
8287     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8288   case X86::ATOMUMAX16:
8289     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8290
8291   case X86::ATOMAND8:
8292     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8293                                                X86::AND8ri, X86::MOV8rm,
8294                                                X86::LCMPXCHG8, X86::MOV8rr,
8295                                                X86::NOT8r, X86::AL,
8296                                                X86::GR8RegisterClass);
8297   case X86::ATOMOR8:
8298     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8299                                                X86::OR8ri, X86::MOV8rm,
8300                                                X86::LCMPXCHG8, X86::MOV8rr,
8301                                                X86::NOT8r, X86::AL,
8302                                                X86::GR8RegisterClass);
8303   case X86::ATOMXOR8:
8304     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8305                                                X86::XOR8ri, X86::MOV8rm,
8306                                                X86::LCMPXCHG8, X86::MOV8rr,
8307                                                X86::NOT8r, X86::AL,
8308                                                X86::GR8RegisterClass);
8309   case X86::ATOMNAND8:
8310     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8311                                                X86::AND8ri, X86::MOV8rm,
8312                                                X86::LCMPXCHG8, X86::MOV8rr,
8313                                                X86::NOT8r, X86::AL,
8314                                                X86::GR8RegisterClass, true);
8315   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8316   // This group is for 64-bit host.
8317   case X86::ATOMAND64:
8318     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8319                                                X86::AND64ri32, X86::MOV64rm,
8320                                                X86::LCMPXCHG64, X86::MOV64rr,
8321                                                X86::NOT64r, X86::RAX,
8322                                                X86::GR64RegisterClass);
8323   case X86::ATOMOR64:
8324     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8325                                                X86::OR64ri32, X86::MOV64rm,
8326                                                X86::LCMPXCHG64, X86::MOV64rr,
8327                                                X86::NOT64r, X86::RAX,
8328                                                X86::GR64RegisterClass);
8329   case X86::ATOMXOR64:
8330     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8331                                                X86::XOR64ri32, X86::MOV64rm,
8332                                                X86::LCMPXCHG64, X86::MOV64rr,
8333                                                X86::NOT64r, X86::RAX,
8334                                                X86::GR64RegisterClass);
8335   case X86::ATOMNAND64:
8336     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8337                                                X86::AND64ri32, X86::MOV64rm,
8338                                                X86::LCMPXCHG64, X86::MOV64rr,
8339                                                X86::NOT64r, X86::RAX,
8340                                                X86::GR64RegisterClass, true);
8341   case X86::ATOMMIN64:
8342     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8343   case X86::ATOMMAX64:
8344     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8345   case X86::ATOMUMIN64:
8346     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8347   case X86::ATOMUMAX64:
8348     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8349
8350   // This group does 64-bit operations on a 32-bit host.
8351   case X86::ATOMAND6432:
8352     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8353                                                X86::AND32rr, X86::AND32rr,
8354                                                X86::AND32ri, X86::AND32ri,
8355                                                false);
8356   case X86::ATOMOR6432:
8357     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8358                                                X86::OR32rr, X86::OR32rr,
8359                                                X86::OR32ri, X86::OR32ri,
8360                                                false);
8361   case X86::ATOMXOR6432:
8362     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8363                                                X86::XOR32rr, X86::XOR32rr,
8364                                                X86::XOR32ri, X86::XOR32ri,
8365                                                false);
8366   case X86::ATOMNAND6432:
8367     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8368                                                X86::AND32rr, X86::AND32rr,
8369                                                X86::AND32ri, X86::AND32ri,
8370                                                true);
8371   case X86::ATOMADD6432:
8372     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8373                                                X86::ADD32rr, X86::ADC32rr,
8374                                                X86::ADD32ri, X86::ADC32ri,
8375                                                false);
8376   case X86::ATOMSUB6432:
8377     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8378                                                X86::SUB32rr, X86::SBB32rr,
8379                                                X86::SUB32ri, X86::SBB32ri,
8380                                                false);
8381   case X86::ATOMSWAP6432:
8382     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8383                                                X86::MOV32rr, X86::MOV32rr,
8384                                                X86::MOV32ri, X86::MOV32ri,
8385                                                false);
8386   case X86::VASTART_SAVE_XMM_REGS:
8387     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8388   }
8389 }
8390
8391 //===----------------------------------------------------------------------===//
8392 //                           X86 Optimization Hooks
8393 //===----------------------------------------------------------------------===//
8394
8395 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8396                                                        const APInt &Mask,
8397                                                        APInt &KnownZero,
8398                                                        APInt &KnownOne,
8399                                                        const SelectionDAG &DAG,
8400                                                        unsigned Depth) const {
8401   unsigned Opc = Op.getOpcode();
8402   assert((Opc >= ISD::BUILTIN_OP_END ||
8403           Opc == ISD::INTRINSIC_WO_CHAIN ||
8404           Opc == ISD::INTRINSIC_W_CHAIN ||
8405           Opc == ISD::INTRINSIC_VOID) &&
8406          "Should use MaskedValueIsZero if you don't know whether Op"
8407          " is a target node!");
8408
8409   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8410   switch (Opc) {
8411   default: break;
8412   case X86ISD::ADD:
8413   case X86ISD::SUB:
8414   case X86ISD::SMUL:
8415   case X86ISD::UMUL:
8416   case X86ISD::INC:
8417   case X86ISD::DEC:
8418   case X86ISD::OR:
8419   case X86ISD::XOR:
8420   case X86ISD::AND:
8421     // These nodes' second result is a boolean.
8422     if (Op.getResNo() == 0)
8423       break;
8424     // Fallthrough
8425   case X86ISD::SETCC:
8426     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8427                                        Mask.getBitWidth() - 1);
8428     break;
8429   }
8430 }
8431
8432 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8433 /// node is a GlobalAddress + offset.
8434 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8435                                        GlobalValue* &GA, int64_t &Offset) const{
8436   if (N->getOpcode() == X86ISD::Wrapper) {
8437     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8438       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8439       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8440       return true;
8441     }
8442   }
8443   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8444 }
8445
8446 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8447                                      EVT EltVT, LoadSDNode *&LDBase,
8448                                      unsigned &LastLoadedElt,
8449                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8450                                      const TargetLowering &TLI) {
8451   LDBase = NULL;
8452   LastLoadedElt = -1U;
8453   for (unsigned i = 0; i < NumElems; ++i) {
8454     if (N->getMaskElt(i) < 0) {
8455       if (!LDBase)
8456         return false;
8457       continue;
8458     }
8459
8460     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8461     if (!Elt.getNode() ||
8462         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8463       return false;
8464     if (!LDBase) {
8465       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8466         return false;
8467       LDBase = cast<LoadSDNode>(Elt.getNode());
8468       LastLoadedElt = i;
8469       continue;
8470     }
8471     if (Elt.getOpcode() == ISD::UNDEF)
8472       continue;
8473
8474     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8475     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
8476       return false;
8477     LastLoadedElt = i;
8478   }
8479   return true;
8480 }
8481
8482 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8483 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8484 /// if the load addresses are consecutive, non-overlapping, and in the right
8485 /// order.  In the case of v2i64, it will see if it can rewrite the
8486 /// shuffle to be an appropriate build vector so it can take advantage of
8487 // performBuildVectorCombine.
8488 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8489                                      const TargetLowering &TLI) {
8490   DebugLoc dl = N->getDebugLoc();
8491   EVT VT = N->getValueType(0);
8492   EVT EltVT = VT.getVectorElementType();
8493   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8494   unsigned NumElems = VT.getVectorNumElements();
8495
8496   if (VT.getSizeInBits() != 128)
8497     return SDValue();
8498
8499   // Try to combine a vector_shuffle into a 128-bit load.
8500   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8501   LoadSDNode *LD = NULL;
8502   unsigned LastLoadedElt;
8503   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8504                                 MFI, TLI))
8505     return SDValue();
8506
8507   if (LastLoadedElt == NumElems - 1) {
8508     if (DAG.InferPtrAlignment(LD->getBasePtr()) >= 16)
8509       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8510                          LD->getSrcValue(), LD->getSrcValueOffset(),
8511                          LD->isVolatile());
8512     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8513                        LD->getSrcValue(), LD->getSrcValueOffset(),
8514                        LD->isVolatile(), LD->getAlignment());
8515   } else if (NumElems == 4 && LastLoadedElt == 1) {
8516     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8517     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8518     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8519     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8520   }
8521   return SDValue();
8522 }
8523
8524 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8525 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8526                                     const X86Subtarget *Subtarget) {
8527   DebugLoc DL = N->getDebugLoc();
8528   SDValue Cond = N->getOperand(0);
8529   // Get the LHS/RHS of the select.
8530   SDValue LHS = N->getOperand(1);
8531   SDValue RHS = N->getOperand(2);
8532
8533   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8534   // instructions have the peculiarity that if either operand is a NaN,
8535   // they chose what we call the RHS operand (and as such are not symmetric).
8536   // It happens that this matches the semantics of the common C idiom
8537   // x<y?x:y and related forms, so we can recognize these cases.
8538   if (Subtarget->hasSSE2() &&
8539       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8540       Cond.getOpcode() == ISD::SETCC) {
8541     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8542
8543     unsigned Opcode = 0;
8544     // Check for x CC y ? x : y.
8545     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8546       switch (CC) {
8547       default: break;
8548       case ISD::SETULT:
8549         // This can be a min if we can prove that at least one of the operands
8550         // is not a nan.
8551         if (!FiniteOnlyFPMath()) {
8552           if (DAG.isKnownNeverNaN(RHS)) {
8553             // Put the potential NaN in the RHS so that SSE will preserve it.
8554             std::swap(LHS, RHS);
8555           } else if (!DAG.isKnownNeverNaN(LHS))
8556             break;
8557         }
8558         Opcode = X86ISD::FMIN;
8559         break;
8560       case ISD::SETOLE:
8561         // This can be a min if we can prove that at least one of the operands
8562         // is not a nan.
8563         if (!FiniteOnlyFPMath()) {
8564           if (DAG.isKnownNeverNaN(LHS)) {
8565             // Put the potential NaN in the RHS so that SSE will preserve it.
8566             std::swap(LHS, RHS);
8567           } else if (!DAG.isKnownNeverNaN(RHS))
8568             break;
8569         }
8570         Opcode = X86ISD::FMIN;
8571         break;
8572       case ISD::SETULE:
8573         // This can be a min, but if either operand is a NaN we need it to
8574         // preserve the original LHS.
8575         std::swap(LHS, RHS);
8576       case ISD::SETOLT:
8577       case ISD::SETLT:
8578       case ISD::SETLE:
8579         Opcode = X86ISD::FMIN;
8580         break;
8581
8582       case ISD::SETOGE:
8583         // This can be a max if we can prove that at least one of the operands
8584         // is not a nan.
8585         if (!FiniteOnlyFPMath()) {
8586           if (DAG.isKnownNeverNaN(LHS)) {
8587             // Put the potential NaN in the RHS so that SSE will preserve it.
8588             std::swap(LHS, RHS);
8589           } else if (!DAG.isKnownNeverNaN(RHS))
8590             break;
8591         }
8592         Opcode = X86ISD::FMAX;
8593         break;
8594       case ISD::SETUGT:
8595         // This can be a max if we can prove that at least one of the operands
8596         // is not a nan.
8597         if (!FiniteOnlyFPMath()) {
8598           if (DAG.isKnownNeverNaN(RHS)) {
8599             // Put the potential NaN in the RHS so that SSE will preserve it.
8600             std::swap(LHS, RHS);
8601           } else if (!DAG.isKnownNeverNaN(LHS))
8602             break;
8603         }
8604         Opcode = X86ISD::FMAX;
8605         break;
8606       case ISD::SETUGE:
8607         // This can be a max, but if either operand is a NaN we need it to
8608         // preserve the original LHS.
8609         std::swap(LHS, RHS);
8610       case ISD::SETOGT:
8611       case ISD::SETGT:
8612       case ISD::SETGE:
8613         Opcode = X86ISD::FMAX;
8614         break;
8615       }
8616     // Check for x CC y ? y : x -- a min/max with reversed arms.
8617     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8618       switch (CC) {
8619       default: break;
8620       case ISD::SETOGE:
8621         // This can be a min if we can prove that at least one of the operands
8622         // is not a nan.
8623         if (!FiniteOnlyFPMath()) {
8624           if (DAG.isKnownNeverNaN(RHS)) {
8625             // Put the potential NaN in the RHS so that SSE will preserve it.
8626             std::swap(LHS, RHS);
8627           } else if (!DAG.isKnownNeverNaN(LHS))
8628             break;
8629         }
8630         Opcode = X86ISD::FMIN;
8631         break;
8632       case ISD::SETUGT:
8633         // This can be a min if we can prove that at least one of the operands
8634         // is not a nan.
8635         if (!FiniteOnlyFPMath()) {
8636           if (DAG.isKnownNeverNaN(LHS)) {
8637             // Put the potential NaN in the RHS so that SSE will preserve it.
8638             std::swap(LHS, RHS);
8639           } else if (!DAG.isKnownNeverNaN(RHS))
8640             break;
8641         }
8642         Opcode = X86ISD::FMIN;
8643         break;
8644       case ISD::SETUGE:
8645         // This can be a min, but if either operand is a NaN we need it to
8646         // preserve the original LHS.
8647         std::swap(LHS, RHS);
8648       case ISD::SETOGT:
8649       case ISD::SETGT:
8650       case ISD::SETGE:
8651         Opcode = X86ISD::FMIN;
8652         break;
8653
8654       case ISD::SETULT:
8655         // This can be a max if we can prove that at least one of the operands
8656         // is not a nan.
8657         if (!FiniteOnlyFPMath()) {
8658           if (DAG.isKnownNeverNaN(LHS)) {
8659             // Put the potential NaN in the RHS so that SSE will preserve it.
8660             std::swap(LHS, RHS);
8661           } else if (!DAG.isKnownNeverNaN(RHS))
8662             break;
8663         }
8664         Opcode = X86ISD::FMAX;
8665         break;
8666       case ISD::SETOLE:
8667         // This can be a max if we can prove that at least one of the operands
8668         // is not a nan.
8669         if (!FiniteOnlyFPMath()) {
8670           if (DAG.isKnownNeverNaN(RHS)) {
8671             // Put the potential NaN in the RHS so that SSE will preserve it.
8672             std::swap(LHS, RHS);
8673           } else if (!DAG.isKnownNeverNaN(LHS))
8674             break;
8675         }
8676         Opcode = X86ISD::FMAX;
8677         break;
8678       case ISD::SETULE:
8679         // This can be a max, but if either operand is a NaN we need it to
8680         // preserve the original LHS.
8681         std::swap(LHS, RHS);
8682       case ISD::SETOLT:
8683       case ISD::SETLT:
8684       case ISD::SETLE:
8685         Opcode = X86ISD::FMAX;
8686         break;
8687       }
8688     }
8689
8690     if (Opcode)
8691       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8692   }
8693
8694   // If this is a select between two integer constants, try to do some
8695   // optimizations.
8696   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8697     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8698       // Don't do this for crazy integer types.
8699       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8700         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8701         // so that TrueC (the true value) is larger than FalseC.
8702         bool NeedsCondInvert = false;
8703
8704         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8705             // Efficiently invertible.
8706             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8707              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8708               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8709           NeedsCondInvert = true;
8710           std::swap(TrueC, FalseC);
8711         }
8712
8713         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8714         if (FalseC->getAPIntValue() == 0 &&
8715             TrueC->getAPIntValue().isPowerOf2()) {
8716           if (NeedsCondInvert) // Invert the condition if needed.
8717             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8718                                DAG.getConstant(1, Cond.getValueType()));
8719
8720           // Zero extend the condition if needed.
8721           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8722
8723           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8724           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8725                              DAG.getConstant(ShAmt, MVT::i8));
8726         }
8727
8728         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8729         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8730           if (NeedsCondInvert) // Invert the condition if needed.
8731             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8732                                DAG.getConstant(1, Cond.getValueType()));
8733
8734           // Zero extend the condition if needed.
8735           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8736                              FalseC->getValueType(0), Cond);
8737           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8738                              SDValue(FalseC, 0));
8739         }
8740
8741         // Optimize cases that will turn into an LEA instruction.  This requires
8742         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8743         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8744           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8745           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8746
8747           bool isFastMultiplier = false;
8748           if (Diff < 10) {
8749             switch ((unsigned char)Diff) {
8750               default: break;
8751               case 1:  // result = add base, cond
8752               case 2:  // result = lea base(    , cond*2)
8753               case 3:  // result = lea base(cond, cond*2)
8754               case 4:  // result = lea base(    , cond*4)
8755               case 5:  // result = lea base(cond, cond*4)
8756               case 8:  // result = lea base(    , cond*8)
8757               case 9:  // result = lea base(cond, cond*8)
8758                 isFastMultiplier = true;
8759                 break;
8760             }
8761           }
8762
8763           if (isFastMultiplier) {
8764             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8765             if (NeedsCondInvert) // Invert the condition if needed.
8766               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8767                                  DAG.getConstant(1, Cond.getValueType()));
8768
8769             // Zero extend the condition if needed.
8770             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8771                                Cond);
8772             // Scale the condition by the difference.
8773             if (Diff != 1)
8774               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8775                                  DAG.getConstant(Diff, Cond.getValueType()));
8776
8777             // Add the base if non-zero.
8778             if (FalseC->getAPIntValue() != 0)
8779               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8780                                  SDValue(FalseC, 0));
8781             return Cond;
8782           }
8783         }
8784       }
8785   }
8786
8787   return SDValue();
8788 }
8789
8790 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8791 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8792                                   TargetLowering::DAGCombinerInfo &DCI) {
8793   DebugLoc DL = N->getDebugLoc();
8794
8795   // If the flag operand isn't dead, don't touch this CMOV.
8796   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8797     return SDValue();
8798
8799   // If this is a select between two integer constants, try to do some
8800   // optimizations.  Note that the operands are ordered the opposite of SELECT
8801   // operands.
8802   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8803     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8804       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8805       // larger than FalseC (the false value).
8806       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8807
8808       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8809         CC = X86::GetOppositeBranchCondition(CC);
8810         std::swap(TrueC, FalseC);
8811       }
8812
8813       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8814       // This is efficient for any integer data type (including i8/i16) and
8815       // shift amount.
8816       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8817         SDValue Cond = N->getOperand(3);
8818         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8819                            DAG.getConstant(CC, MVT::i8), Cond);
8820
8821         // Zero extend the condition if needed.
8822         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8823
8824         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8825         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8826                            DAG.getConstant(ShAmt, MVT::i8));
8827         if (N->getNumValues() == 2)  // Dead flag value?
8828           return DCI.CombineTo(N, Cond, SDValue());
8829         return Cond;
8830       }
8831
8832       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8833       // for any integer data type, including i8/i16.
8834       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8835         SDValue Cond = N->getOperand(3);
8836         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8837                            DAG.getConstant(CC, MVT::i8), Cond);
8838
8839         // Zero extend the condition if needed.
8840         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8841                            FalseC->getValueType(0), Cond);
8842         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8843                            SDValue(FalseC, 0));
8844
8845         if (N->getNumValues() == 2)  // Dead flag value?
8846           return DCI.CombineTo(N, Cond, SDValue());
8847         return Cond;
8848       }
8849
8850       // Optimize cases that will turn into an LEA instruction.  This requires
8851       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8852       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8853         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8854         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8855
8856         bool isFastMultiplier = false;
8857         if (Diff < 10) {
8858           switch ((unsigned char)Diff) {
8859           default: break;
8860           case 1:  // result = add base, cond
8861           case 2:  // result = lea base(    , cond*2)
8862           case 3:  // result = lea base(cond, cond*2)
8863           case 4:  // result = lea base(    , cond*4)
8864           case 5:  // result = lea base(cond, cond*4)
8865           case 8:  // result = lea base(    , cond*8)
8866           case 9:  // result = lea base(cond, cond*8)
8867             isFastMultiplier = true;
8868             break;
8869           }
8870         }
8871
8872         if (isFastMultiplier) {
8873           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8874           SDValue Cond = N->getOperand(3);
8875           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8876                              DAG.getConstant(CC, MVT::i8), Cond);
8877           // Zero extend the condition if needed.
8878           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8879                              Cond);
8880           // Scale the condition by the difference.
8881           if (Diff != 1)
8882             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8883                                DAG.getConstant(Diff, Cond.getValueType()));
8884
8885           // Add the base if non-zero.
8886           if (FalseC->getAPIntValue() != 0)
8887             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8888                                SDValue(FalseC, 0));
8889           if (N->getNumValues() == 2)  // Dead flag value?
8890             return DCI.CombineTo(N, Cond, SDValue());
8891           return Cond;
8892         }
8893       }
8894     }
8895   }
8896   return SDValue();
8897 }
8898
8899
8900 /// PerformMulCombine - Optimize a single multiply with constant into two
8901 /// in order to implement it with two cheaper instructions, e.g.
8902 /// LEA + SHL, LEA + LEA.
8903 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8904                                  TargetLowering::DAGCombinerInfo &DCI) {
8905   if (DAG.getMachineFunction().
8906       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8907     return SDValue();
8908
8909   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8910     return SDValue();
8911
8912   EVT VT = N->getValueType(0);
8913   if (VT != MVT::i64)
8914     return SDValue();
8915
8916   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8917   if (!C)
8918     return SDValue();
8919   uint64_t MulAmt = C->getZExtValue();
8920   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8921     return SDValue();
8922
8923   uint64_t MulAmt1 = 0;
8924   uint64_t MulAmt2 = 0;
8925   if ((MulAmt % 9) == 0) {
8926     MulAmt1 = 9;
8927     MulAmt2 = MulAmt / 9;
8928   } else if ((MulAmt % 5) == 0) {
8929     MulAmt1 = 5;
8930     MulAmt2 = MulAmt / 5;
8931   } else if ((MulAmt % 3) == 0) {
8932     MulAmt1 = 3;
8933     MulAmt2 = MulAmt / 3;
8934   }
8935   if (MulAmt2 &&
8936       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8937     DebugLoc DL = N->getDebugLoc();
8938
8939     if (isPowerOf2_64(MulAmt2) &&
8940         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8941       // If second multiplifer is pow2, issue it first. We want the multiply by
8942       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8943       // is an add.
8944       std::swap(MulAmt1, MulAmt2);
8945
8946     SDValue NewMul;
8947     if (isPowerOf2_64(MulAmt1))
8948       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8949                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8950     else
8951       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8952                            DAG.getConstant(MulAmt1, VT));
8953
8954     if (isPowerOf2_64(MulAmt2))
8955       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8956                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8957     else
8958       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8959                            DAG.getConstant(MulAmt2, VT));
8960
8961     // Do not add new nodes to DAG combiner worklist.
8962     DCI.CombineTo(N, NewMul, false);
8963   }
8964   return SDValue();
8965 }
8966
8967 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
8968   SDValue N0 = N->getOperand(0);
8969   SDValue N1 = N->getOperand(1);
8970   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
8971   EVT VT = N0.getValueType();
8972
8973   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
8974   // since the result of setcc_c is all zero's or all ones.
8975   if (N1C && N0.getOpcode() == ISD::AND &&
8976       N0.getOperand(1).getOpcode() == ISD::Constant) {
8977     SDValue N00 = N0.getOperand(0);
8978     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
8979         ((N00.getOpcode() == ISD::ANY_EXTEND ||
8980           N00.getOpcode() == ISD::ZERO_EXTEND) &&
8981          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
8982       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
8983       APInt ShAmt = N1C->getAPIntValue();
8984       Mask = Mask.shl(ShAmt);
8985       if (Mask != 0)
8986         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
8987                            N00, DAG.getConstant(Mask, VT));
8988     }
8989   }
8990
8991   return SDValue();
8992 }
8993
8994 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8995 ///                       when possible.
8996 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8997                                    const X86Subtarget *Subtarget) {
8998   EVT VT = N->getValueType(0);
8999   if (!VT.isVector() && VT.isInteger() &&
9000       N->getOpcode() == ISD::SHL)
9001     return PerformSHLCombine(N, DAG);
9002
9003   // On X86 with SSE2 support, we can transform this to a vector shift if
9004   // all elements are shifted by the same amount.  We can't do this in legalize
9005   // because the a constant vector is typically transformed to a constant pool
9006   // so we have no knowledge of the shift amount.
9007   if (!Subtarget->hasSSE2())
9008     return SDValue();
9009
9010   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9011     return SDValue();
9012
9013   SDValue ShAmtOp = N->getOperand(1);
9014   EVT EltVT = VT.getVectorElementType();
9015   DebugLoc DL = N->getDebugLoc();
9016   SDValue BaseShAmt = SDValue();
9017   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9018     unsigned NumElts = VT.getVectorNumElements();
9019     unsigned i = 0;
9020     for (; i != NumElts; ++i) {
9021       SDValue Arg = ShAmtOp.getOperand(i);
9022       if (Arg.getOpcode() == ISD::UNDEF) continue;
9023       BaseShAmt = Arg;
9024       break;
9025     }
9026     for (; i != NumElts; ++i) {
9027       SDValue Arg = ShAmtOp.getOperand(i);
9028       if (Arg.getOpcode() == ISD::UNDEF) continue;
9029       if (Arg != BaseShAmt) {
9030         return SDValue();
9031       }
9032     }
9033   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9034              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9035     SDValue InVec = ShAmtOp.getOperand(0);
9036     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9037       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9038       unsigned i = 0;
9039       for (; i != NumElts; ++i) {
9040         SDValue Arg = InVec.getOperand(i);
9041         if (Arg.getOpcode() == ISD::UNDEF) continue;
9042         BaseShAmt = Arg;
9043         break;
9044       }
9045     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9046        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9047          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9048          if (C->getZExtValue() == SplatIdx)
9049            BaseShAmt = InVec.getOperand(1);
9050        }
9051     }
9052     if (BaseShAmt.getNode() == 0)
9053       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9054                               DAG.getIntPtrConstant(0));
9055   } else
9056     return SDValue();
9057
9058   // The shift amount is an i32.
9059   if (EltVT.bitsGT(MVT::i32))
9060     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9061   else if (EltVT.bitsLT(MVT::i32))
9062     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9063
9064   // The shift amount is identical so we can do a vector shift.
9065   SDValue  ValOp = N->getOperand(0);
9066   switch (N->getOpcode()) {
9067   default:
9068     llvm_unreachable("Unknown shift opcode!");
9069     break;
9070   case ISD::SHL:
9071     if (VT == MVT::v2i64)
9072       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9073                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9074                          ValOp, BaseShAmt);
9075     if (VT == MVT::v4i32)
9076       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9077                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9078                          ValOp, BaseShAmt);
9079     if (VT == MVT::v8i16)
9080       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9081                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9082                          ValOp, BaseShAmt);
9083     break;
9084   case ISD::SRA:
9085     if (VT == MVT::v4i32)
9086       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9087                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9088                          ValOp, BaseShAmt);
9089     if (VT == MVT::v8i16)
9090       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9091                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9092                          ValOp, BaseShAmt);
9093     break;
9094   case ISD::SRL:
9095     if (VT == MVT::v2i64)
9096       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9097                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9098                          ValOp, BaseShAmt);
9099     if (VT == MVT::v4i32)
9100       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9101                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9102                          ValOp, BaseShAmt);
9103     if (VT ==  MVT::v8i16)
9104       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9105                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9106                          ValOp, BaseShAmt);
9107     break;
9108   }
9109   return SDValue();
9110 }
9111
9112 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9113                                 const X86Subtarget *Subtarget) {
9114   EVT VT = N->getValueType(0);
9115   if (VT != MVT::i64 || !Subtarget->is64Bit())
9116     return SDValue();
9117
9118   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9119   SDValue N0 = N->getOperand(0);
9120   SDValue N1 = N->getOperand(1);
9121   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9122     std::swap(N0, N1);
9123   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9124     return SDValue();
9125
9126   SDValue ShAmt0 = N0.getOperand(1);
9127   if (ShAmt0.getValueType() != MVT::i8)
9128     return SDValue();
9129   SDValue ShAmt1 = N1.getOperand(1);
9130   if (ShAmt1.getValueType() != MVT::i8)
9131     return SDValue();
9132   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9133     ShAmt0 = ShAmt0.getOperand(0);
9134   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9135     ShAmt1 = ShAmt1.getOperand(0);
9136
9137   DebugLoc DL = N->getDebugLoc();
9138   unsigned Opc = X86ISD::SHLD;
9139   SDValue Op0 = N0.getOperand(0);
9140   SDValue Op1 = N1.getOperand(0);
9141   if (ShAmt0.getOpcode() == ISD::SUB) {
9142     Opc = X86ISD::SHRD;
9143     std::swap(Op0, Op1);
9144     std::swap(ShAmt0, ShAmt1);
9145   }
9146
9147   if (ShAmt1.getOpcode() == ISD::SUB) {
9148     SDValue Sum = ShAmt1.getOperand(0);
9149     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9150       if (SumC->getSExtValue() == 64 &&
9151           ShAmt1.getOperand(1) == ShAmt0)
9152         return DAG.getNode(Opc, DL, VT,
9153                            Op0, Op1,
9154                            DAG.getNode(ISD::TRUNCATE, DL,
9155                                        MVT::i8, ShAmt0));
9156     }
9157   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9158     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9159     if (ShAmt0C &&
9160         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9161       return DAG.getNode(Opc, DL, VT,
9162                          N0.getOperand(0), N1.getOperand(0),
9163                          DAG.getNode(ISD::TRUNCATE, DL,
9164                                        MVT::i8, ShAmt0));
9165   }
9166
9167   return SDValue();
9168 }
9169
9170 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9171 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9172                                    const X86Subtarget *Subtarget) {
9173   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9174   // the FP state in cases where an emms may be missing.
9175   // A preferable solution to the general problem is to figure out the right
9176   // places to insert EMMS.  This qualifies as a quick hack.
9177
9178   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9179   StoreSDNode *St = cast<StoreSDNode>(N);
9180   EVT VT = St->getValue().getValueType();
9181   if (VT.getSizeInBits() != 64)
9182     return SDValue();
9183
9184   const Function *F = DAG.getMachineFunction().getFunction();
9185   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9186   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9187     && Subtarget->hasSSE2();
9188   if ((VT.isVector() ||
9189        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9190       isa<LoadSDNode>(St->getValue()) &&
9191       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9192       St->getChain().hasOneUse() && !St->isVolatile()) {
9193     SDNode* LdVal = St->getValue().getNode();
9194     LoadSDNode *Ld = 0;
9195     int TokenFactorIndex = -1;
9196     SmallVector<SDValue, 8> Ops;
9197     SDNode* ChainVal = St->getChain().getNode();
9198     // Must be a store of a load.  We currently handle two cases:  the load
9199     // is a direct child, and it's under an intervening TokenFactor.  It is
9200     // possible to dig deeper under nested TokenFactors.
9201     if (ChainVal == LdVal)
9202       Ld = cast<LoadSDNode>(St->getChain());
9203     else if (St->getValue().hasOneUse() &&
9204              ChainVal->getOpcode() == ISD::TokenFactor) {
9205       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9206         if (ChainVal->getOperand(i).getNode() == LdVal) {
9207           TokenFactorIndex = i;
9208           Ld = cast<LoadSDNode>(St->getValue());
9209         } else
9210           Ops.push_back(ChainVal->getOperand(i));
9211       }
9212     }
9213
9214     if (!Ld || !ISD::isNormalLoad(Ld))
9215       return SDValue();
9216
9217     // If this is not the MMX case, i.e. we are just turning i64 load/store
9218     // into f64 load/store, avoid the transformation if there are multiple
9219     // uses of the loaded value.
9220     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9221       return SDValue();
9222
9223     DebugLoc LdDL = Ld->getDebugLoc();
9224     DebugLoc StDL = N->getDebugLoc();
9225     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9226     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9227     // pair instead.
9228     if (Subtarget->is64Bit() || F64IsLegal) {
9229       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9230       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9231                                   Ld->getBasePtr(), Ld->getSrcValue(),
9232                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9233                                   Ld->getAlignment());
9234       SDValue NewChain = NewLd.getValue(1);
9235       if (TokenFactorIndex != -1) {
9236         Ops.push_back(NewChain);
9237         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9238                                Ops.size());
9239       }
9240       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9241                           St->getSrcValue(), St->getSrcValueOffset(),
9242                           St->isVolatile(), St->getAlignment());
9243     }
9244
9245     // Otherwise, lower to two pairs of 32-bit loads / stores.
9246     SDValue LoAddr = Ld->getBasePtr();
9247     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9248                                  DAG.getConstant(4, MVT::i32));
9249
9250     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9251                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9252                                Ld->isVolatile(), Ld->getAlignment());
9253     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9254                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9255                                Ld->isVolatile(),
9256                                MinAlign(Ld->getAlignment(), 4));
9257
9258     SDValue NewChain = LoLd.getValue(1);
9259     if (TokenFactorIndex != -1) {
9260       Ops.push_back(LoLd);
9261       Ops.push_back(HiLd);
9262       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9263                              Ops.size());
9264     }
9265
9266     LoAddr = St->getBasePtr();
9267     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9268                          DAG.getConstant(4, MVT::i32));
9269
9270     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9271                                 St->getSrcValue(), St->getSrcValueOffset(),
9272                                 St->isVolatile(), St->getAlignment());
9273     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9274                                 St->getSrcValue(),
9275                                 St->getSrcValueOffset() + 4,
9276                                 St->isVolatile(),
9277                                 MinAlign(St->getAlignment(), 4));
9278     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9279   }
9280   return SDValue();
9281 }
9282
9283 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9284 /// X86ISD::FXOR nodes.
9285 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9286   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9287   // F[X]OR(0.0, x) -> x
9288   // F[X]OR(x, 0.0) -> x
9289   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9290     if (C->getValueAPF().isPosZero())
9291       return N->getOperand(1);
9292   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9293     if (C->getValueAPF().isPosZero())
9294       return N->getOperand(0);
9295   return SDValue();
9296 }
9297
9298 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9299 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9300   // FAND(0.0, x) -> 0.0
9301   // FAND(x, 0.0) -> 0.0
9302   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9303     if (C->getValueAPF().isPosZero())
9304       return N->getOperand(0);
9305   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9306     if (C->getValueAPF().isPosZero())
9307       return N->getOperand(1);
9308   return SDValue();
9309 }
9310
9311 static SDValue PerformBTCombine(SDNode *N,
9312                                 SelectionDAG &DAG,
9313                                 TargetLowering::DAGCombinerInfo &DCI) {
9314   // BT ignores high bits in the bit index operand.
9315   SDValue Op1 = N->getOperand(1);
9316   if (Op1.hasOneUse()) {
9317     unsigned BitWidth = Op1.getValueSizeInBits();
9318     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9319     APInt KnownZero, KnownOne;
9320     TargetLowering::TargetLoweringOpt TLO(DAG);
9321     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9322     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9323         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9324       DCI.CommitTargetLoweringOpt(TLO);
9325   }
9326   return SDValue();
9327 }
9328
9329 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9330   SDValue Op = N->getOperand(0);
9331   if (Op.getOpcode() == ISD::BIT_CONVERT)
9332     Op = Op.getOperand(0);
9333   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9334   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9335       VT.getVectorElementType().getSizeInBits() ==
9336       OpVT.getVectorElementType().getSizeInBits()) {
9337     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9338   }
9339   return SDValue();
9340 }
9341
9342 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9343 // Locked instructions, in turn, have implicit fence semantics (all memory
9344 // operations are flushed before issuing the locked instruction, and the
9345 // are not buffered), so we can fold away the common pattern of
9346 // fence-atomic-fence.
9347 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9348   SDValue atomic = N->getOperand(0);
9349   switch (atomic.getOpcode()) {
9350     case ISD::ATOMIC_CMP_SWAP:
9351     case ISD::ATOMIC_SWAP:
9352     case ISD::ATOMIC_LOAD_ADD:
9353     case ISD::ATOMIC_LOAD_SUB:
9354     case ISD::ATOMIC_LOAD_AND:
9355     case ISD::ATOMIC_LOAD_OR:
9356     case ISD::ATOMIC_LOAD_XOR:
9357     case ISD::ATOMIC_LOAD_NAND:
9358     case ISD::ATOMIC_LOAD_MIN:
9359     case ISD::ATOMIC_LOAD_MAX:
9360     case ISD::ATOMIC_LOAD_UMIN:
9361     case ISD::ATOMIC_LOAD_UMAX:
9362       break;
9363     default:
9364       return SDValue();
9365   }
9366
9367   SDValue fence = atomic.getOperand(0);
9368   if (fence.getOpcode() != ISD::MEMBARRIER)
9369     return SDValue();
9370
9371   switch (atomic.getOpcode()) {
9372     case ISD::ATOMIC_CMP_SWAP:
9373       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9374                                     atomic.getOperand(1), atomic.getOperand(2),
9375                                     atomic.getOperand(3));
9376     case ISD::ATOMIC_SWAP:
9377     case ISD::ATOMIC_LOAD_ADD:
9378     case ISD::ATOMIC_LOAD_SUB:
9379     case ISD::ATOMIC_LOAD_AND:
9380     case ISD::ATOMIC_LOAD_OR:
9381     case ISD::ATOMIC_LOAD_XOR:
9382     case ISD::ATOMIC_LOAD_NAND:
9383     case ISD::ATOMIC_LOAD_MIN:
9384     case ISD::ATOMIC_LOAD_MAX:
9385     case ISD::ATOMIC_LOAD_UMIN:
9386     case ISD::ATOMIC_LOAD_UMAX:
9387       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9388                                     atomic.getOperand(1), atomic.getOperand(2));
9389     default:
9390       return SDValue();
9391   }
9392 }
9393
9394 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9395   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9396   //           (and (i32 x86isd::setcc_carry), 1)
9397   // This eliminates the zext. This transformation is necessary because
9398   // ISD::SETCC is always legalized to i8.
9399   DebugLoc dl = N->getDebugLoc();
9400   SDValue N0 = N->getOperand(0);
9401   EVT VT = N->getValueType(0);
9402   if (N0.getOpcode() == ISD::AND &&
9403       N0.hasOneUse() &&
9404       N0.getOperand(0).hasOneUse()) {
9405     SDValue N00 = N0.getOperand(0);
9406     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9407       return SDValue();
9408     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9409     if (!C || C->getZExtValue() != 1)
9410       return SDValue();
9411     return DAG.getNode(ISD::AND, dl, VT,
9412                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9413                                    N00.getOperand(0), N00.getOperand(1)),
9414                        DAG.getConstant(1, VT));
9415   }
9416
9417   return SDValue();
9418 }
9419
9420 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9421                                              DAGCombinerInfo &DCI) const {
9422   SelectionDAG &DAG = DCI.DAG;
9423   switch (N->getOpcode()) {
9424   default: break;
9425   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9426   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9427   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9428   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9429   case ISD::SHL:
9430   case ISD::SRA:
9431   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9432   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9433   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9434   case X86ISD::FXOR:
9435   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9436   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9437   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9438   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9439   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9440   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9441   }
9442
9443   return SDValue();
9444 }
9445
9446 //===----------------------------------------------------------------------===//
9447 //                           X86 Inline Assembly Support
9448 //===----------------------------------------------------------------------===//
9449
9450 static bool LowerToBSwap(CallInst *CI) {
9451   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9452   // we will turn this bswap into something that will be lowered to logical ops
9453   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9454   // so don't worry about this.
9455
9456   // Verify this is a simple bswap.
9457   if (CI->getNumOperands() != 2 ||
9458       CI->getType() != CI->getOperand(1)->getType() ||
9459       !CI->getType()->isInteger())
9460     return false;
9461
9462   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9463   if (!Ty || Ty->getBitWidth() % 16 != 0)
9464     return false;
9465
9466   // Okay, we can do this xform, do so now.
9467   const Type *Tys[] = { Ty };
9468   Module *M = CI->getParent()->getParent()->getParent();
9469   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9470
9471   Value *Op = CI->getOperand(1);
9472   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9473
9474   CI->replaceAllUsesWith(Op);
9475   CI->eraseFromParent();
9476   return true;
9477 }
9478
9479 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9480   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9481   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9482
9483   std::string AsmStr = IA->getAsmString();
9484
9485   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9486   std::vector<std::string> AsmPieces;
9487   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9488
9489   switch (AsmPieces.size()) {
9490   default: return false;
9491   case 1:
9492     AsmStr = AsmPieces[0];
9493     AsmPieces.clear();
9494     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9495
9496     // bswap $0
9497     if (AsmPieces.size() == 2 &&
9498         (AsmPieces[0] == "bswap" ||
9499          AsmPieces[0] == "bswapq" ||
9500          AsmPieces[0] == "bswapl") &&
9501         (AsmPieces[1] == "$0" ||
9502          AsmPieces[1] == "${0:q}")) {
9503       // No need to check constraints, nothing other than the equivalent of
9504       // "=r,0" would be valid here.
9505       return LowerToBSwap(CI);
9506     }
9507     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9508     if (CI->getType() == Type::getInt16Ty(CI->getContext()) &&
9509         AsmPieces.size() == 3 &&
9510         AsmPieces[0] == "rorw" &&
9511         AsmPieces[1] == "$$8," &&
9512         AsmPieces[2] == "${0:w}" &&
9513         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9514       return LowerToBSwap(CI);
9515     }
9516     break;
9517   case 3:
9518     if (CI->getType() == Type::getInt64Ty(CI->getContext()) &&
9519         Constraints.size() >= 2 &&
9520         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9521         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9522       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9523       std::vector<std::string> Words;
9524       SplitString(AsmPieces[0], Words, " \t");
9525       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9526         Words.clear();
9527         SplitString(AsmPieces[1], Words, " \t");
9528         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9529           Words.clear();
9530           SplitString(AsmPieces[2], Words, " \t,");
9531           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9532               Words[2] == "%edx") {
9533             return LowerToBSwap(CI);
9534           }
9535         }
9536       }
9537     }
9538     break;
9539   }
9540   return false;
9541 }
9542
9543
9544
9545 /// getConstraintType - Given a constraint letter, return the type of
9546 /// constraint it is for this target.
9547 X86TargetLowering::ConstraintType
9548 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9549   if (Constraint.size() == 1) {
9550     switch (Constraint[0]) {
9551     case 'A':
9552       return C_Register;
9553     case 'f':
9554     case 'r':
9555     case 'R':
9556     case 'l':
9557     case 'q':
9558     case 'Q':
9559     case 'x':
9560     case 'y':
9561     case 'Y':
9562       return C_RegisterClass;
9563     case 'e':
9564     case 'Z':
9565       return C_Other;
9566     default:
9567       break;
9568     }
9569   }
9570   return TargetLowering::getConstraintType(Constraint);
9571 }
9572
9573 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9574 /// with another that has more specific requirements based on the type of the
9575 /// corresponding operand.
9576 const char *X86TargetLowering::
9577 LowerXConstraint(EVT ConstraintVT) const {
9578   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9579   // 'f' like normal targets.
9580   if (ConstraintVT.isFloatingPoint()) {
9581     if (Subtarget->hasSSE2())
9582       return "Y";
9583     if (Subtarget->hasSSE1())
9584       return "x";
9585   }
9586
9587   return TargetLowering::LowerXConstraint(ConstraintVT);
9588 }
9589
9590 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9591 /// vector.  If it is invalid, don't add anything to Ops.
9592 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9593                                                      char Constraint,
9594                                                      bool hasMemory,
9595                                                      std::vector<SDValue>&Ops,
9596                                                      SelectionDAG &DAG) const {
9597   SDValue Result(0, 0);
9598
9599   switch (Constraint) {
9600   default: break;
9601   case 'I':
9602     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9603       if (C->getZExtValue() <= 31) {
9604         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9605         break;
9606       }
9607     }
9608     return;
9609   case 'J':
9610     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9611       if (C->getZExtValue() <= 63) {
9612         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9613         break;
9614       }
9615     }
9616     return;
9617   case 'K':
9618     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9619       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9620         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9621         break;
9622       }
9623     }
9624     return;
9625   case 'N':
9626     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9627       if (C->getZExtValue() <= 255) {
9628         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9629         break;
9630       }
9631     }
9632     return;
9633   case 'e': {
9634     // 32-bit signed value
9635     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9636       const ConstantInt *CI = C->getConstantIntValue();
9637       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9638                                   C->getSExtValue())) {
9639         // Widen to 64 bits here to get it sign extended.
9640         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9641         break;
9642       }
9643     // FIXME gcc accepts some relocatable values here too, but only in certain
9644     // memory models; it's complicated.
9645     }
9646     return;
9647   }
9648   case 'Z': {
9649     // 32-bit unsigned value
9650     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9651       const ConstantInt *CI = C->getConstantIntValue();
9652       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9653                                   C->getZExtValue())) {
9654         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9655         break;
9656       }
9657     }
9658     // FIXME gcc accepts some relocatable values here too, but only in certain
9659     // memory models; it's complicated.
9660     return;
9661   }
9662   case 'i': {
9663     // Literal immediates are always ok.
9664     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9665       // Widen to 64 bits here to get it sign extended.
9666       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9667       break;
9668     }
9669
9670     // If we are in non-pic codegen mode, we allow the address of a global (with
9671     // an optional displacement) to be used with 'i'.
9672     GlobalAddressSDNode *GA = 0;
9673     int64_t Offset = 0;
9674
9675     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9676     while (1) {
9677       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9678         Offset += GA->getOffset();
9679         break;
9680       } else if (Op.getOpcode() == ISD::ADD) {
9681         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9682           Offset += C->getZExtValue();
9683           Op = Op.getOperand(0);
9684           continue;
9685         }
9686       } else if (Op.getOpcode() == ISD::SUB) {
9687         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9688           Offset += -C->getZExtValue();
9689           Op = Op.getOperand(0);
9690           continue;
9691         }
9692       }
9693
9694       // Otherwise, this isn't something we can handle, reject it.
9695       return;
9696     }
9697
9698     GlobalValue *GV = GA->getGlobal();
9699     // If we require an extra load to get this address, as in PIC mode, we
9700     // can't accept it.
9701     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9702                                                         getTargetMachine())))
9703       return;
9704
9705     if (hasMemory)
9706       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9707     else
9708       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9709     Result = Op;
9710     break;
9711   }
9712   }
9713
9714   if (Result.getNode()) {
9715     Ops.push_back(Result);
9716     return;
9717   }
9718   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9719                                                       Ops, DAG);
9720 }
9721
9722 std::vector<unsigned> X86TargetLowering::
9723 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9724                                   EVT VT) const {
9725   if (Constraint.size() == 1) {
9726     // FIXME: not handling fp-stack yet!
9727     switch (Constraint[0]) {      // GCC X86 Constraint Letters
9728     default: break;  // Unknown constraint letter
9729     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
9730       if (Subtarget->is64Bit()) {
9731         if (VT == MVT::i32)
9732           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9733                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9734                                        X86::R10D,X86::R11D,X86::R12D,
9735                                        X86::R13D,X86::R14D,X86::R15D,
9736                                        X86::EBP, X86::ESP, 0);
9737         else if (VT == MVT::i16)
9738           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9739                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9740                                        X86::R10W,X86::R11W,X86::R12W,
9741                                        X86::R13W,X86::R14W,X86::R15W,
9742                                        X86::BP,  X86::SP, 0);
9743         else if (VT == MVT::i8)
9744           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9745                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9746                                        X86::R10B,X86::R11B,X86::R12B,
9747                                        X86::R13B,X86::R14B,X86::R15B,
9748                                        X86::BPL, X86::SPL, 0);
9749
9750         else if (VT == MVT::i64)
9751           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9752                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9753                                        X86::R10, X86::R11, X86::R12,
9754                                        X86::R13, X86::R14, X86::R15,
9755                                        X86::RBP, X86::RSP, 0);
9756
9757         break;
9758       }
9759       // 32-bit fallthrough
9760     case 'Q':   // Q_REGS
9761       if (VT == MVT::i32)
9762         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9763       else if (VT == MVT::i16)
9764         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9765       else if (VT == MVT::i8)
9766         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9767       else if (VT == MVT::i64)
9768         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9769       break;
9770     }
9771   }
9772
9773   return std::vector<unsigned>();
9774 }
9775
9776 std::pair<unsigned, const TargetRegisterClass*>
9777 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9778                                                 EVT VT) const {
9779   // First, see if this is a constraint that directly corresponds to an LLVM
9780   // register class.
9781   if (Constraint.size() == 1) {
9782     // GCC Constraint Letters
9783     switch (Constraint[0]) {
9784     default: break;
9785     case 'r':   // GENERAL_REGS
9786     case 'l':   // INDEX_REGS
9787       if (VT == MVT::i8)
9788         return std::make_pair(0U, X86::GR8RegisterClass);
9789       if (VT == MVT::i16)
9790         return std::make_pair(0U, X86::GR16RegisterClass);
9791       if (VT == MVT::i32 || !Subtarget->is64Bit())
9792         return std::make_pair(0U, X86::GR32RegisterClass);
9793       return std::make_pair(0U, X86::GR64RegisterClass);
9794     case 'R':   // LEGACY_REGS
9795       if (VT == MVT::i8)
9796         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
9797       if (VT == MVT::i16)
9798         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
9799       if (VT == MVT::i32 || !Subtarget->is64Bit())
9800         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
9801       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
9802     case 'f':  // FP Stack registers.
9803       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9804       // value to the correct fpstack register class.
9805       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9806         return std::make_pair(0U, X86::RFP32RegisterClass);
9807       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9808         return std::make_pair(0U, X86::RFP64RegisterClass);
9809       return std::make_pair(0U, X86::RFP80RegisterClass);
9810     case 'y':   // MMX_REGS if MMX allowed.
9811       if (!Subtarget->hasMMX()) break;
9812       return std::make_pair(0U, X86::VR64RegisterClass);
9813     case 'Y':   // SSE_REGS if SSE2 allowed
9814       if (!Subtarget->hasSSE2()) break;
9815       // FALL THROUGH.
9816     case 'x':   // SSE_REGS if SSE1 allowed
9817       if (!Subtarget->hasSSE1()) break;
9818
9819       switch (VT.getSimpleVT().SimpleTy) {
9820       default: break;
9821       // Scalar SSE types.
9822       case MVT::f32:
9823       case MVT::i32:
9824         return std::make_pair(0U, X86::FR32RegisterClass);
9825       case MVT::f64:
9826       case MVT::i64:
9827         return std::make_pair(0U, X86::FR64RegisterClass);
9828       // Vector types.
9829       case MVT::v16i8:
9830       case MVT::v8i16:
9831       case MVT::v4i32:
9832       case MVT::v2i64:
9833       case MVT::v4f32:
9834       case MVT::v2f64:
9835         return std::make_pair(0U, X86::VR128RegisterClass);
9836       }
9837       break;
9838     }
9839   }
9840
9841   // Use the default implementation in TargetLowering to convert the register
9842   // constraint into a member of a register class.
9843   std::pair<unsigned, const TargetRegisterClass*> Res;
9844   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9845
9846   // Not found as a standard register?
9847   if (Res.second == 0) {
9848     // Map st(0) -> st(7) -> ST0
9849     if (Constraint.size() == 7 && Constraint[0] == '{' &&
9850         tolower(Constraint[1]) == 's' &&
9851         tolower(Constraint[2]) == 't' &&
9852         Constraint[3] == '(' &&
9853         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
9854         Constraint[5] == ')' &&
9855         Constraint[6] == '}') {
9856
9857       Res.first = X86::ST0+Constraint[4]-'0';
9858       Res.second = X86::RFP80RegisterClass;
9859       return Res;
9860     }
9861
9862     // GCC allows "st(0)" to be called just plain "st".
9863     if (StringRef("{st}").equals_lower(Constraint)) {
9864       Res.first = X86::ST0;
9865       Res.second = X86::RFP80RegisterClass;
9866       return Res;
9867     }
9868
9869     // flags -> EFLAGS
9870     if (StringRef("{flags}").equals_lower(Constraint)) {
9871       Res.first = X86::EFLAGS;
9872       Res.second = X86::CCRRegisterClass;
9873       return Res;
9874     }
9875
9876     // 'A' means EAX + EDX.
9877     if (Constraint == "A") {
9878       Res.first = X86::EAX;
9879       Res.second = X86::GR32_ADRegisterClass;
9880       return Res;
9881     }
9882     return Res;
9883   }
9884
9885   // Otherwise, check to see if this is a register class of the wrong value
9886   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
9887   // turn into {ax},{dx}.
9888   if (Res.second->hasType(VT))
9889     return Res;   // Correct type already, nothing to do.
9890
9891   // All of the single-register GCC register classes map their values onto
9892   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
9893   // really want an 8-bit or 32-bit register, map to the appropriate register
9894   // class and return the appropriate register.
9895   if (Res.second == X86::GR16RegisterClass) {
9896     if (VT == MVT::i8) {
9897       unsigned DestReg = 0;
9898       switch (Res.first) {
9899       default: break;
9900       case X86::AX: DestReg = X86::AL; break;
9901       case X86::DX: DestReg = X86::DL; break;
9902       case X86::CX: DestReg = X86::CL; break;
9903       case X86::BX: DestReg = X86::BL; break;
9904       }
9905       if (DestReg) {
9906         Res.first = DestReg;
9907         Res.second = X86::GR8RegisterClass;
9908       }
9909     } else if (VT == MVT::i32) {
9910       unsigned DestReg = 0;
9911       switch (Res.first) {
9912       default: break;
9913       case X86::AX: DestReg = X86::EAX; break;
9914       case X86::DX: DestReg = X86::EDX; break;
9915       case X86::CX: DestReg = X86::ECX; break;
9916       case X86::BX: DestReg = X86::EBX; break;
9917       case X86::SI: DestReg = X86::ESI; break;
9918       case X86::DI: DestReg = X86::EDI; break;
9919       case X86::BP: DestReg = X86::EBP; break;
9920       case X86::SP: DestReg = X86::ESP; break;
9921       }
9922       if (DestReg) {
9923         Res.first = DestReg;
9924         Res.second = X86::GR32RegisterClass;
9925       }
9926     } else if (VT == MVT::i64) {
9927       unsigned DestReg = 0;
9928       switch (Res.first) {
9929       default: break;
9930       case X86::AX: DestReg = X86::RAX; break;
9931       case X86::DX: DestReg = X86::RDX; break;
9932       case X86::CX: DestReg = X86::RCX; break;
9933       case X86::BX: DestReg = X86::RBX; break;
9934       case X86::SI: DestReg = X86::RSI; break;
9935       case X86::DI: DestReg = X86::RDI; break;
9936       case X86::BP: DestReg = X86::RBP; break;
9937       case X86::SP: DestReg = X86::RSP; break;
9938       }
9939       if (DestReg) {
9940         Res.first = DestReg;
9941         Res.second = X86::GR64RegisterClass;
9942       }
9943     }
9944   } else if (Res.second == X86::FR32RegisterClass ||
9945              Res.second == X86::FR64RegisterClass ||
9946              Res.second == X86::VR128RegisterClass) {
9947     // Handle references to XMM physical registers that got mapped into the
9948     // wrong class.  This can happen with constraints like {xmm0} where the
9949     // target independent register mapper will just pick the first match it can
9950     // find, ignoring the required type.
9951     if (VT == MVT::f32)
9952       Res.second = X86::FR32RegisterClass;
9953     else if (VT == MVT::f64)
9954       Res.second = X86::FR64RegisterClass;
9955     else if (X86::VR128RegisterClass->hasType(VT))
9956       Res.second = X86::VR128RegisterClass;
9957   }
9958
9959   return Res;
9960 }
9961
9962 //===----------------------------------------------------------------------===//
9963 //                           X86 Widen vector type
9964 //===----------------------------------------------------------------------===//
9965
9966 /// getWidenVectorType: given a vector type, returns the type to widen
9967 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9968 /// If there is no vector type that we want to widen to, returns MVT::Other
9969 /// When and where to widen is target dependent based on the cost of
9970 /// scalarizing vs using the wider vector type.
9971
9972 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
9973   assert(VT.isVector());
9974   if (isTypeLegal(VT))
9975     return VT;
9976
9977   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9978   //       type based on element type.  This would speed up our search (though
9979   //       it may not be worth it since the size of the list is relatively
9980   //       small).
9981   EVT EltVT = VT.getVectorElementType();
9982   unsigned NElts = VT.getVectorNumElements();
9983
9984   // On X86, it make sense to widen any vector wider than 1
9985   if (NElts <= 1)
9986     return MVT::Other;
9987
9988   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9989        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9990     EVT SVT = (MVT::SimpleValueType)nVT;
9991
9992     if (isTypeLegal(SVT) &&
9993         SVT.getVectorElementType() == EltVT &&
9994         SVT.getVectorNumElements() > NElts)
9995       return SVT;
9996   }
9997   return MVT::Other;
9998 }