lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Support/raw_ostream.h"
  51 using namespace llvm;
  52
  53 STATISTIC(NumTailCalls, "Number of tail calls");
  54
  55 static cl::opt<bool>
  56 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  57
  58 // Disable16Bit - 16-bit operations typically have a larger encoding than
  59 // corresponding 32-bit instructions, and 16-bit code is slow on some
  60 // processors. This is an experimental flag to disable 16-bit operations
  61 // (which forces them to be Legalized to 32-bit operations).
  62 static cl::opt<bool>
  63 Disable16Bit("disable-16bit", cl::Hidden,
  64              cl::desc("Disable use of 16-bit instructions"));
  65
  66 // Forward declarations.
  67 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  68                        SDValue V2);
  69
  70 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  71   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  72   default: llvm_unreachable("unknown subtarget type");
  73   case X86Subtarget::isDarwin:
  74     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  75       return new X8664_MachoTargetObjectFile();
  76     return new X8632_MachoTargetObjectFile();
  77   case X86Subtarget::isELF:
  78     return new TargetLoweringObjectFileELF();
  79   case X86Subtarget::isMingw:
  80   case X86Subtarget::isCygwin:
  81   case X86Subtarget::isWindows:
  82     return new TargetLoweringObjectFileCOFF();
  83   }
  84
  85 }
  86
  87 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  88   : TargetLowering(TM, createTLOF(TM)) {
  89   Subtarget = &TM.getSubtarget<X86Subtarget>();
  90   X86ScalarSSEf64 = Subtarget->hasSSE2();
  91   X86ScalarSSEf32 = Subtarget->hasSSE1();
  92   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  93
  94   RegInfo = TM.getRegisterInfo();
  95   TD = getTargetData();
  96
  97   // Set up the TargetLowering object.
  98
  99   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 100   setShiftAmountType(MVT::i8);
 101   setBooleanContents(ZeroOrOneBooleanContent);
 102   setSchedulingPreference(SchedulingForRegPressure);
 103   setStackPointerRegisterToSaveRestore(X86StackPtr);
 104
 105   if (Subtarget->isTargetDarwin()) {
 106     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 107     setUseUnderscoreSetJmp(false);
 108     setUseUnderscoreLongJmp(false);
 109   } else if (Subtarget->isTargetMingw()) {
 110     // MS runtime is weird: it exports _setjmp, but longjmp!
 111     setUseUnderscoreSetJmp(true);
 112     setUseUnderscoreLongJmp(false);
 113   } else {
 114     setUseUnderscoreSetJmp(true);
 115     setUseUnderscoreLongJmp(true);
 116   }
 117
 118   // Set up the register classes.
 119   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 120   if (!Disable16Bit)
 121     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 122   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 123   if (Subtarget->is64Bit())
 124     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 125
 126   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 127
 128   // We don't accept any truncstore of integer registers.
 129   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 130   if (!Disable16Bit)
 131     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 132   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 133   if (!Disable16Bit)
 134     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 135   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 136   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 137
 138   // SETOEQ and SETUNE require checking two conditions.
 139   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 140   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 141   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 142   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 143   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 144   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 145
 146   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 147   // operation.
 148   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 149   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 150   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 151
 152   if (Subtarget->is64Bit()) {
 153     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 154     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 155   } else if (!UseSoftFloat) {
 156     if (X86ScalarSSEf64) {
 157       // We have an impenetrably clever algorithm for ui64->double only.
 158       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 159     }
 160     // We have an algorithm for SSE2, and we turn this into a 64-bit
 161     // FILD for other targets.
 162     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 163   }
 164
 165   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 166   // this operation.
 167   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 168   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 169
 170   if (!UseSoftFloat) {
 171     // SSE has no i16 to fp conversion, only i32
 172     if (X86ScalarSSEf32) {
 173       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 174       // f32 and f64 cases are Legal, f80 case is not
 175       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 176     } else {
 177       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 178       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 179     }
 180   } else {
 181     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 182     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 183   }
 184
 185   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 186   // are Legal, f80 is custom lowered.
 187   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 188   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 189
 190   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 191   // this operation.
 192   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 193   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 194
 195   if (X86ScalarSSEf32) {
 196     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 197     // f32 and f64 cases are Legal, f80 case is not
 198     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 199   } else {
 200     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 201     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 202   }
 203
 204   // Handle FP_TO_UINT by promoting the destination to a larger signed
 205   // conversion.
 206   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 207   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 208   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 209
 210   if (Subtarget->is64Bit()) {
 211     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 212     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 213   } else if (!UseSoftFloat) {
 214     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 215       // Expand FP_TO_UINT into a select.
 216       // FIXME: We would like to use a Custom expander here eventually to do
 217       // the optimal thing for SSE vs. the default expansion in the legalizer.
 218       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 219     else
 220       // With SSE3 we can use fisttpll to convert to a signed i64; without
 221       // SSE, we're stuck with a fistpll.
 222       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 223   }
 224
 225   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 226   if (!X86ScalarSSEf64) {
 227     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 228     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 229   }
 230
 231   // Scalar integer divide and remainder are lowered to use operations that
 232   // produce two results, to match the available instructions. This exposes
 233   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 234   // into a single instruction.
 235   //
 236   // Scalar integer multiply-high is also lowered to use two-result
 237   // operations, to match the available instructions. However, plain multiply
 238   // (low) operations are left as Legal, as there are single-result
 239   // instructions for this in x86. Using the two-result multiply instructions
 240   // when both high and low results are needed must be arranged by dagcombine.
 241   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 242   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 243   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 244   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 245   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 246   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 247   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 248   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 249   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 250   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 251   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 252   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 253   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 254   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 255   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 256   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 257   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 258   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 259   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 260   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 261   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 262   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 263   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 264   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 265
 266   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 267   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 268   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 269   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 270   if (Subtarget->is64Bit())
 271     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 274   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 275   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 278   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 279   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 280
 281   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 285   if (Disable16Bit) {
 286     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 287     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 288   } else {
 289     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 291   }
 292   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 293   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 294   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 295   if (Subtarget->is64Bit()) {
 296     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 297     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 298     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 299   }
 300
 301   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 302   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 303
 304   // These should be promoted to a larger select which is supported.
 305   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 306   // X86 wants to expand cmov itself.
 307   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 308   if (Disable16Bit)
 309     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 310   else
 311     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 312   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 313   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 314   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 315   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 317   if (Disable16Bit)
 318     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 319   else
 320     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 321   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 322   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 323   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 324   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 325   if (Subtarget->is64Bit()) {
 326     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 327     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 328   }
 329   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 330
 331   // Darwin ABI issue.
 332   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 333   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 334   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 335   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 336   if (Subtarget->is64Bit())
 337     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 338   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 339   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 340   if (Subtarget->is64Bit()) {
 341     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 342     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 343     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 344     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 345     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 346   }
 347   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 348   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 349   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 350   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 351   if (Subtarget->is64Bit()) {
 352     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 353     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 354     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 355   }
 356
 357   if (Subtarget->hasSSE1())
 358     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 359
 360   if (!Subtarget->hasSSE2())
 361     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 362
 363   // Expand certain atomics
 364   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 365   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 366   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 368
 369   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 370   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 371   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 373
 374   if (!Subtarget->is64Bit()) {
 375     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 376     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 377     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 378     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 380     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 381     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 382   }
 383
 384   // FIXME - use subtarget debug flags
 385   if (!Subtarget->isTargetDarwin() &&
 386       !Subtarget->isTargetELF() &&
 387       !Subtarget->isTargetCygMing()) {
 388     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 389   }
 390
 391   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 392   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 393   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 394   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 395   if (Subtarget->is64Bit()) {
 396     setExceptionPointerRegister(X86::RAX);
 397     setExceptionSelectorRegister(X86::RDX);
 398   } else {
 399     setExceptionPointerRegister(X86::EAX);
 400     setExceptionSelectorRegister(X86::EDX);
 401   }
 402   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 403   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 404
 405   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 406
 407   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 408
 409   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 410   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 411   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 412   if (Subtarget->is64Bit()) {
 413     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 414     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 415   } else {
 416     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 417     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 418   }
 419
 420   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 421   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 422   if (Subtarget->is64Bit())
 423     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 424   if (Subtarget->isTargetCygMing())
 425     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 426   else
 427     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 428
 429   if (!UseSoftFloat && X86ScalarSSEf64) {
 430     // f32 and f64 use SSE.
 431     // Set up the FP register classes.
 432     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 433     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 434
 435     // Use ANDPD to simulate FABS.
 436     setOperationAction(ISD::FABS , MVT::f64, Custom);
 437     setOperationAction(ISD::FABS , MVT::f32, Custom);
 438
 439     // Use XORP to simulate FNEG.
 440     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 441     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 442
 443     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 444     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 445     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 446
 447     // We don't support sin/cos/fmod
 448     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 449     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 450     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 451     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 452
 453     // Expand FP immediates into loads from the stack, except for the special
 454     // cases we handle.
 455     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 456     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 457   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 458     // Use SSE for f32, x87 for f64.
 459     // Set up the FP register classes.
 460     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 461     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 462
 463     // Use ANDPS to simulate FABS.
 464     setOperationAction(ISD::FABS , MVT::f32, Custom);
 465
 466     // Use XORP to simulate FNEG.
 467     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 468
 469     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 470
 471     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 472     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 473     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 474
 475     // We don't support sin/cos/fmod
 476     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 477     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 478
 479     // Special cases we handle for FP constants.
 480     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 481     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 482     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 483     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 484     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 485
 486     if (!UnsafeFPMath) {
 487       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 488       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 489     }
 490   } else if (!UseSoftFloat) {
 491     // f32 and f64 in x87.
 492     // Set up the FP register classes.
 493     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 494     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 495
 496     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 497     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 498     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 499     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 500
 501     if (!UnsafeFPMath) {
 502       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 503       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 504     }
 505     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 506     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 507     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 508     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 509     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 510     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 511     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 512     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 513   }
 514
 515   // Long double always uses X87.
 516   if (!UseSoftFloat) {
 517     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 518     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 519     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 520     {
 521       bool ignored;
 522       APFloat TmpFlt(+0.0);
 523       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 524                      &ignored);
 525       addLegalFPImmediate(TmpFlt);  // FLD0
 526       TmpFlt.changeSign();
 527       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 528       APFloat TmpFlt2(+1.0);
 529       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 530                       &ignored);
 531       addLegalFPImmediate(TmpFlt2);  // FLD1
 532       TmpFlt2.changeSign();
 533       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 534     }
 535
 536     if (!UnsafeFPMath) {
 537       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 538       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 539     }
 540   }
 541
 542   // Always use a library call for pow.
 543   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 544   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 545   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 546
 547   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 548   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 549   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 550   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 551   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 552
 553   // First set operation action for all vector types to either promote
 554   // (for widening) or expand (for scalarization). Then we will selectively
 555   // turn on ones that can be effectively codegen'd.
 556   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 557        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 558     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 573     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 574     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 607     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 608     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 610     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 611     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 612          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 613       setTruncStoreAction((MVT::SimpleValueType)VT,
 614                           (MVT::SimpleValueType)InnerVT, Expand);
 615     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 616     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 617     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 618   }
 619
 620   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 621   // with -msoft-float, disable use of MMX as well.
 622   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 623     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 624     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 625     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 626     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 627     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 628
 629     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 630     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 631     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 632     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 633
 634     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 635     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 636     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 637     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 638
 639     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 640     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 641
 642     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 643     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 644     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 645     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 646     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 647     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 648     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 649
 650     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 651     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 652     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 653     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 654     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 655     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 656     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 657
 658     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 659     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 660     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 661     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 662     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 663     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 664     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 665
 666     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 667     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 668     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 669     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 670     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 671     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 672     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 673     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 674     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 675
 676     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 677     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 678     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 679     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 680     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 681
 682     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 685     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 686
 687     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 688     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 689     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 690     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 691
 692     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 693
 694     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 695     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 696     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 697     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 698     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 699     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 700     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 701   }
 702
 703   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 704     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 705
 706     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 707     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 708     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 711     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 712     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 713     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 714     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 715     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 716     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 717     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 718   }
 719
 720   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 721     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 722
 723     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 724     // registers cannot be used even for integer operations.
 725     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 726     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 727     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 728     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 729
 730     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 731     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 733     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 734     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 735     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 736     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 737     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 738     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 739     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 740     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 741     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 742     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 743     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 745     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 746
 747     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 748     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 749     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 750     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 751
 752     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 753     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 754     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 755     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 756     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 757
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 760     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 763
 764     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 765     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 766       EVT VT = (MVT::SimpleValueType)i;
 767       // Do not attempt to custom lower non-power-of-2 vectors
 768       if (!isPowerOf2_32(VT.getVectorNumElements()))
 769         continue;
 770       // Do not attempt to custom lower non-128-bit vectors
 771       if (!VT.is128BitVector())
 772         continue;
 773       setOperationAction(ISD::BUILD_VECTOR,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775       setOperationAction(ISD::VECTOR_SHUFFLE,
 776                          VT.getSimpleVT().SimpleTy, Custom);
 777       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 778                          VT.getSimpleVT().SimpleTy, Custom);
 779     }
 780
 781     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 782     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 783     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 785     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 786     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 787
 788     if (Subtarget->is64Bit()) {
 789       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 790       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 791     }
 792
 793     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 794     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 795       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 796       EVT VT = SVT;
 797
 798       // Do not attempt to promote non-128-bit vectors
 799       if (!VT.is128BitVector()) {
 800         continue;
 801       }
 802       setOperationAction(ISD::AND,    SVT, Promote);
 803       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::OR,     SVT, Promote);
 805       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 806       setOperationAction(ISD::XOR,    SVT, Promote);
 807       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 808       setOperationAction(ISD::LOAD,   SVT, Promote);
 809       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 810       setOperationAction(ISD::SELECT, SVT, Promote);
 811       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 812     }
 813
 814     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 815
 816     // Custom lower v2i64 and v2f64 selects.
 817     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 818     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 819     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 820     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 821
 822     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 823     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 824     if (!DisableMMX && Subtarget->hasMMX()) {
 825       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 826       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 827     }
 828   }
 829
 830   if (Subtarget->hasSSE41()) {
 831     // FIXME: Do we need to handle scalar-to-vector here?
 832     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 833
 834     // i8 and i16 vectors are custom , because the source register and source
 835     // source memory operand types are not the same width.  f32 vectors are
 836     // custom since the immediate controlling the insert encodes additional
 837     // information.
 838     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 839     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 840     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 842
 843     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 844     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 845     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 847
 848     if (Subtarget->is64Bit()) {
 849       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 850       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 851     }
 852   }
 853
 854   if (Subtarget->hasSSE42()) {
 855     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 856   }
 857
 858   if (!UseSoftFloat && Subtarget->hasAVX()) {
 859     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 860     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 861     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 862     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 863
 864     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 865     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 866     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 867     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 868     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 869     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 870     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 871     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 872     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 873     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 874     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 875     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 876     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 877     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 878     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 879
 880     // Operations to consider commented out -v16i16 v32i8
 881     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 882     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 883     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 884     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 885     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 886     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 887     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 888     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 889     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 890     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 891     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 892     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 893     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 894     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 895
 896     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 897     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 898     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 899     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 900
 901     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 902     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 903     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 904     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 905     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 906
 907     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 908     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 909     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 910     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 912     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 913
 914 #if 0
 915     // Not sure we want to do this since there are no 256-bit integer
 916     // operations in AVX
 917
 918     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 919     // This includes 256-bit vectors
 920     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 921       EVT VT = (MVT::SimpleValueType)i;
 922
 923       // Do not attempt to custom lower non-power-of-2 vectors
 924       if (!isPowerOf2_32(VT.getVectorNumElements()))
 925         continue;
 926
 927       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 928       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 929       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 930     }
 931
 932     if (Subtarget->is64Bit()) {
 933       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 934       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 935     }
 936 #endif
 937
 938 #if 0
 939     // Not sure we want to do this since there are no 256-bit integer
 940     // operations in AVX
 941
 942     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 943     // Including 256-bit vectors
 944     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 945       EVT VT = (MVT::SimpleValueType)i;
 946
 947       if (!VT.is256BitVector()) {
 948         continue;
 949       }
 950       setOperationAction(ISD::AND,    VT, Promote);
 951       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 952       setOperationAction(ISD::OR,     VT, Promote);
 953       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 954       setOperationAction(ISD::XOR,    VT, Promote);
 955       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 956       setOperationAction(ISD::LOAD,   VT, Promote);
 957       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 958       setOperationAction(ISD::SELECT, VT, Promote);
 959       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 960     }
 961
 962     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 963 #endif
 964   }
 965
 966   // We want to custom lower some of our intrinsics.
 967   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 968
 969   // Add/Sub/Mul with overflow operations are custom lowered.
 970   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 971   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 972   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 973   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 974   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 975   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 976   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 977   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 978   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 979   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 980
 981   if (!Subtarget->is64Bit()) {
 982     // These libcalls are not available in 32-bit.
 983     setLibcallName(RTLIB::SHL_I128, 0);
 984     setLibcallName(RTLIB::SRL_I128, 0);
 985     setLibcallName(RTLIB::SRA_I128, 0);
 986   }
 987
 988   // We have target-specific dag combine patterns for the following nodes:
 989   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 990   setTargetDAGCombine(ISD::BUILD_VECTOR);
 991   setTargetDAGCombine(ISD::SELECT);
 992   setTargetDAGCombine(ISD::SHL);
 993   setTargetDAGCombine(ISD::SRA);
 994   setTargetDAGCombine(ISD::SRL);
 995   setTargetDAGCombine(ISD::OR);
 996   setTargetDAGCombine(ISD::STORE);
 997   setTargetDAGCombine(ISD::MEMBARRIER);
 998   setTargetDAGCombine(ISD::ZERO_EXTEND);
 999   if (Subtarget->is64Bit())
1000     setTargetDAGCombine(ISD::MUL);
1001
1002   computeRegisterProperties();
1003
1004   // Divide and reminder operations have no vector equivalent and can
1005   // trap. Do a custom widening for these operations in which we never
1006   // generate more divides/remainder than the original vector width.
1007   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1008        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
1009     if (!isTypeLegal((MVT::SimpleValueType)VT)) {
1010       setOperationAction(ISD::SDIV, (MVT::SimpleValueType) VT, Custom);
1011       setOperationAction(ISD::UDIV, (MVT::SimpleValueType) VT, Custom);
1012       setOperationAction(ISD::SREM, (MVT::SimpleValueType) VT, Custom);
1013       setOperationAction(ISD::UREM, (MVT::SimpleValueType) VT, Custom);
1014     }
1015   }
1016
1017   // FIXME: These should be based on subtarget info. Plus, the values should
1018   // be smaller when we are in optimizing for size mode.
1019   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1020   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1021   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1022   setPrefLoopAlignment(16);
1023   benefitFromCodePlacementOpt = true;
1024 }
1025
1026
1027 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1028   return MVT::i8;
1029 }
1030
1031
1032 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1033 /// the desired ByVal argument alignment.
1034 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1035   if (MaxAlign == 16)
1036     return;
1037   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1038     if (VTy->getBitWidth() == 128)
1039       MaxAlign = 16;
1040   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1041     unsigned EltAlign = 0;
1042     getMaxByValAlign(ATy->getElementType(), EltAlign);
1043     if (EltAlign > MaxAlign)
1044       MaxAlign = EltAlign;
1045   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1046     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1047       unsigned EltAlign = 0;
1048       getMaxByValAlign(STy->getElementType(i), EltAlign);
1049       if (EltAlign > MaxAlign)
1050         MaxAlign = EltAlign;
1051       if (MaxAlign == 16)
1052         break;
1053     }
1054   }
1055   return;
1056 }
1057
1058 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1059 /// function arguments in the caller parameter area. For X86, aggregates
1060 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1061 /// are at 4-byte boundaries.
1062 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1063   if (Subtarget->is64Bit()) {
1064     // Max of 8 and alignment of type.
1065     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1066     if (TyAlign > 8)
1067       return TyAlign;
1068     return 8;
1069   }
1070
1071   unsigned Align = 4;
1072   if (Subtarget->hasSSE1())
1073     getMaxByValAlign(Ty, Align);
1074   return Align;
1075 }
1076
1077 /// getOptimalMemOpType - Returns the target specific optimal type for load
1078 /// and store operations as a result of memset, memcpy, and memmove
1079 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1080 /// determining it.
1081 EVT
1082 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1083                                        bool isSrcConst, bool isSrcStr,
1084                                        SelectionDAG &DAG) const {
1085   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1086   // linux.  This is because the stack realignment code can't handle certain
1087   // cases like PR2962.  This should be removed when PR2962 is fixed.
1088   const Function *F = DAG.getMachineFunction().getFunction();
1089   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1090   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1091     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1092       return MVT::v4i32;
1093     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1094       return MVT::v4f32;
1095   }
1096   if (Subtarget->is64Bit() && Size >= 8)
1097     return MVT::i64;
1098   return MVT::i32;
1099 }
1100
1101 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1102 /// current function.  The returned value is a member of the
1103 /// MachineJumpTableInfo::JTEntryKind enum.
1104 unsigned X86TargetLowering::getJumpTableEncoding() const {
1105   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1106   // symbol.
1107   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1108       Subtarget->isPICStyleGOT())
1109     return MachineJumpTableInfo::EK_Custom32;
1110
1111   // Otherwise, use the normal jump table encoding heuristics.
1112   return TargetLowering::getJumpTableEncoding();
1113 }
1114
1115 /// getPICBaseSymbol - Return the X86-32 PIC base.
1116 MCSymbol *
1117 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1118                                     MCContext &Ctx) const {
1119   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1120   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1121                                Twine(MF->getFunctionNumber())+"$pb");
1122 }
1123
1124
1125 const MCExpr *
1126 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1127                                              const MachineBasicBlock *MBB,
1128                                              unsigned uid,MCContext &Ctx) const{
1129   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1130          Subtarget->isPICStyleGOT());
1131   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1132   // entries.
1133
1134   // FIXME: @GOTOFF should be a property of MCSymbolRefExpr not in the MCSymbol.
1135   std::string Name = MBB->getSymbol(Ctx)->getName() + "@GOTOFF";
1136   return MCSymbolRefExpr::Create(Ctx.GetOrCreateSymbol(StringRef(Name)), Ctx);
1137 }
1138
1139 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1140 /// jumptable.
1141 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1142                                                     SelectionDAG &DAG) const {
1143   if (!Subtarget->is64Bit())
1144     // This doesn't have DebugLoc associated with it, but is not really the
1145     // same as a Register.
1146     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1147                        getPointerTy());
1148   return Table;
1149 }
1150
1151 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1152 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1153 /// MCExpr.
1154 const MCExpr *X86TargetLowering::
1155 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1156                              MCContext &Ctx) const {
1157   // X86-64 uses RIP relative addressing based on the jump table label.
1158   if (Subtarget->isPICStyleRIPRel())
1159     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1160
1161   // Otherwise, the reference is relative to the PIC base.
1162   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1163 }
1164
1165 /// getFunctionAlignment - Return the Log2 alignment of this function.
1166 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1167   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1168 }
1169
1170 //===----------------------------------------------------------------------===//
1171 //               Return Value Calling Convention Implementation
1172 //===----------------------------------------------------------------------===//
1173
1174 #include "X86GenCallingConv.inc"
1175
1176 bool
1177 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1178                         const SmallVectorImpl<EVT> &OutTys,
1179                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1180                         SelectionDAG &DAG) {
1181   SmallVector<CCValAssign, 16> RVLocs;
1182   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1183                  RVLocs, *DAG.getContext());
1184   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1185 }
1186
1187 SDValue
1188 X86TargetLowering::LowerReturn(SDValue Chain,
1189                                CallingConv::ID CallConv, bool isVarArg,
1190                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1191                                DebugLoc dl, SelectionDAG &DAG) {
1192
1193   SmallVector<CCValAssign, 16> RVLocs;
1194   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1195                  RVLocs, *DAG.getContext());
1196   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1197
1198   // If this is the first return lowered for this function, add the regs to the
1199   // liveout set for the function.
1200   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1201     for (unsigned i = 0; i != RVLocs.size(); ++i)
1202       if (RVLocs[i].isRegLoc())
1203         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1204   }
1205
1206   SDValue Flag;
1207
1208   SmallVector<SDValue, 6> RetOps;
1209   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1210   // Operand #1 = Bytes To Pop
1211   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1212
1213   // Copy the result values into the output registers.
1214   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1215     CCValAssign &VA = RVLocs[i];
1216     assert(VA.isRegLoc() && "Can only return in registers!");
1217     SDValue ValToCopy = Outs[i].Val;
1218
1219     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1220     // the RET instruction and handled by the FP Stackifier.
1221     if (VA.getLocReg() == X86::ST0 ||
1222         VA.getLocReg() == X86::ST1) {
1223       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1224       // change the value to the FP stack register class.
1225       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1226         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1227       RetOps.push_back(ValToCopy);
1228       // Don't emit a copytoreg.
1229       continue;
1230     }
1231
1232     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1233     // which is returned in RAX / RDX.
1234     if (Subtarget->is64Bit()) {
1235       EVT ValVT = ValToCopy.getValueType();
1236       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1237         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1238         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1239           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1240       }
1241     }
1242
1243     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1244     Flag = Chain.getValue(1);
1245   }
1246
1247   // The x86-64 ABI for returning structs by value requires that we copy
1248   // the sret argument into %rax for the return. We saved the argument into
1249   // a virtual register in the entry block, so now we copy the value out
1250   // and into %rax.
1251   if (Subtarget->is64Bit() &&
1252       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1253     MachineFunction &MF = DAG.getMachineFunction();
1254     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1255     unsigned Reg = FuncInfo->getSRetReturnReg();
1256     if (!Reg) {
1257       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1258       FuncInfo->setSRetReturnReg(Reg);
1259     }
1260     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1261
1262     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1263     Flag = Chain.getValue(1);
1264
1265     // RAX now acts like a return value.
1266     MF.getRegInfo().addLiveOut(X86::RAX);
1267   }
1268
1269   RetOps[0] = Chain;  // Update chain.
1270
1271   // Add the flag if we have it.
1272   if (Flag.getNode())
1273     RetOps.push_back(Flag);
1274
1275   return DAG.getNode(X86ISD::RET_FLAG, dl,
1276                      MVT::Other, &RetOps[0], RetOps.size());
1277 }
1278
1279 /// LowerCallResult - Lower the result values of a call into the
1280 /// appropriate copies out of appropriate physical registers.
1281 ///
1282 SDValue
1283 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1284                                    CallingConv::ID CallConv, bool isVarArg,
1285                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1286                                    DebugLoc dl, SelectionDAG &DAG,
1287                                    SmallVectorImpl<SDValue> &InVals) {
1288
1289   // Assign locations to each value returned by this call.
1290   SmallVector<CCValAssign, 16> RVLocs;
1291   bool Is64Bit = Subtarget->is64Bit();
1292   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1293                  RVLocs, *DAG.getContext());
1294   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1295
1296   // Copy all of the result registers out of their specified physreg.
1297   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1298     CCValAssign &VA = RVLocs[i];
1299     EVT CopyVT = VA.getValVT();
1300
1301     // If this is x86-64, and we disabled SSE, we can't return FP values
1302     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1303         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1304       llvm_report_error("SSE register return with SSE disabled");
1305     }
1306
1307     // If this is a call to a function that returns an fp value on the floating
1308     // point stack, but where we prefer to use the value in xmm registers, copy
1309     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1310     if ((VA.getLocReg() == X86::ST0 ||
1311          VA.getLocReg() == X86::ST1) &&
1312         isScalarFPTypeInSSEReg(VA.getValVT())) {
1313       CopyVT = MVT::f80;
1314     }
1315
1316     SDValue Val;
1317     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1318       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1319       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1320         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1321                                    MVT::v2i64, InFlag).getValue(1);
1322         Val = Chain.getValue(0);
1323         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1324                           Val, DAG.getConstant(0, MVT::i64));
1325       } else {
1326         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1327                                    MVT::i64, InFlag).getValue(1);
1328         Val = Chain.getValue(0);
1329       }
1330       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1331     } else {
1332       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1333                                  CopyVT, InFlag).getValue(1);
1334       Val = Chain.getValue(0);
1335     }
1336     InFlag = Chain.getValue(2);
1337
1338     if (CopyVT != VA.getValVT()) {
1339       // Round the F80 the right size, which also moves to the appropriate xmm
1340       // register.
1341       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1342                         // This truncation won't change the value.
1343                         DAG.getIntPtrConstant(1));
1344     }
1345
1346     InVals.push_back(Val);
1347   }
1348
1349   return Chain;
1350 }
1351
1352
1353 //===----------------------------------------------------------------------===//
1354 //                C & StdCall & Fast Calling Convention implementation
1355 //===----------------------------------------------------------------------===//
1356 //  StdCall calling convention seems to be standard for many Windows' API
1357 //  routines and around. It differs from C calling convention just a little:
1358 //  callee should clean up the stack, not caller. Symbols should be also
1359 //  decorated in some fancy way :) It doesn't support any vector arguments.
1360 //  For info on fast calling convention see Fast Calling Convention (tail call)
1361 //  implementation LowerX86_32FastCCCallTo.
1362
1363 /// CallIsStructReturn - Determines whether a call uses struct return
1364 /// semantics.
1365 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1366   if (Outs.empty())
1367     return false;
1368
1369   return Outs[0].Flags.isSRet();
1370 }
1371
1372 /// ArgsAreStructReturn - Determines whether a function uses struct
1373 /// return semantics.
1374 static bool
1375 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1376   if (Ins.empty())
1377     return false;
1378
1379   return Ins[0].Flags.isSRet();
1380 }
1381
1382 /// IsCalleePop - Determines whether the callee is required to pop its
1383 /// own arguments. Callee pop is necessary to support tail calls.
1384 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1385   if (IsVarArg)
1386     return false;
1387
1388   switch (CallingConv) {
1389   default:
1390     return false;
1391   case CallingConv::X86_StdCall:
1392     return !Subtarget->is64Bit();
1393   case CallingConv::X86_FastCall:
1394     return !Subtarget->is64Bit();
1395   case CallingConv::Fast:
1396     return PerformTailCallOpt;
1397   }
1398 }
1399
1400 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1401 /// given CallingConvention value.
1402 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1403   if (Subtarget->is64Bit()) {
1404     if (Subtarget->isTargetWin64())
1405       return CC_X86_Win64_C;
1406     else
1407       return CC_X86_64_C;
1408   }
1409
1410   if (CC == CallingConv::X86_FastCall)
1411     return CC_X86_32_FastCall;
1412   else if (CC == CallingConv::Fast)
1413     return CC_X86_32_FastCC;
1414   else
1415     return CC_X86_32_C;
1416 }
1417
1418 /// NameDecorationForCallConv - Selects the appropriate decoration to
1419 /// apply to a MachineFunction containing a given calling convention.
1420 NameDecorationStyle
1421 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1422   if (CallConv == CallingConv::X86_FastCall)
1423     return FastCall;
1424   else if (CallConv == CallingConv::X86_StdCall)
1425     return StdCall;
1426   return None;
1427 }
1428
1429
1430 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1431 /// by "Src" to address "Dst" with size and alignment information specified by
1432 /// the specific parameter attribute. The copy will be passed as a byval
1433 /// function parameter.
1434 static SDValue
1435 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1436                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1437                           DebugLoc dl) {
1438   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1439   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1440                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1441 }
1442
1443 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1444 /// a tailcall target by changing its ABI.
1445 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1446   return PerformTailCallOpt && CC == CallingConv::Fast;
1447 }
1448
1449 SDValue
1450 X86TargetLowering::LowerMemArgument(SDValue Chain,
1451                                     CallingConv::ID CallConv,
1452                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1453                                     DebugLoc dl, SelectionDAG &DAG,
1454                                     const CCValAssign &VA,
1455                                     MachineFrameInfo *MFI,
1456                                     unsigned i) {
1457   // Create the nodes corresponding to a load from this parameter slot.
1458   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1459   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1460   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1461   EVT ValVT;
1462
1463   // If value is passed by pointer we have address passed instead of the value
1464   // itself.
1465   if (VA.getLocInfo() == CCValAssign::Indirect)
1466     ValVT = VA.getLocVT();
1467   else
1468     ValVT = VA.getValVT();
1469
1470   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1471   // changed with more analysis.
1472   // In case of tail call optimization mark all arguments mutable. Since they
1473   // could be overwritten by lowering of arguments in case of a tail call.
1474   int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1475                                   VA.getLocMemOffset(), isImmutable, false);
1476   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1477   if (Flags.isByVal())
1478     return FIN;
1479   return DAG.getLoad(ValVT, dl, Chain, FIN,
1480                      PseudoSourceValue::getFixedStack(FI), 0);
1481 }
1482
1483 SDValue
1484 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1485                                         CallingConv::ID CallConv,
1486                                         bool isVarArg,
1487                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1488                                         DebugLoc dl,
1489                                         SelectionDAG &DAG,
1490                                         SmallVectorImpl<SDValue> &InVals) {
1491
1492   MachineFunction &MF = DAG.getMachineFunction();
1493   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1494
1495   const Function* Fn = MF.getFunction();
1496   if (Fn->hasExternalLinkage() &&
1497       Subtarget->isTargetCygMing() &&
1498       Fn->getName() == "main")
1499     FuncInfo->setForceFramePointer(true);
1500
1501   // Decorate the function name.
1502   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1503
1504   MachineFrameInfo *MFI = MF.getFrameInfo();
1505   bool Is64Bit = Subtarget->is64Bit();
1506   bool IsWin64 = Subtarget->isTargetWin64();
1507
1508   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1509          "Var args not supported with calling convention fastcc");
1510
1511   // Assign locations to all of the incoming arguments.
1512   SmallVector<CCValAssign, 16> ArgLocs;
1513   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1514                  ArgLocs, *DAG.getContext());
1515   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1516
1517   unsigned LastVal = ~0U;
1518   SDValue ArgValue;
1519   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1520     CCValAssign &VA = ArgLocs[i];
1521     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1522     // places.
1523     assert(VA.getValNo() != LastVal &&
1524            "Don't support value assigned to multiple locs yet");
1525     LastVal = VA.getValNo();
1526
1527     if (VA.isRegLoc()) {
1528       EVT RegVT = VA.getLocVT();
1529       TargetRegisterClass *RC = NULL;
1530       if (RegVT == MVT::i32)
1531         RC = X86::GR32RegisterClass;
1532       else if (Is64Bit && RegVT == MVT::i64)
1533         RC = X86::GR64RegisterClass;
1534       else if (RegVT == MVT::f32)
1535         RC = X86::FR32RegisterClass;
1536       else if (RegVT == MVT::f64)
1537         RC = X86::FR64RegisterClass;
1538       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1539         RC = X86::VR128RegisterClass;
1540       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1541         RC = X86::VR64RegisterClass;
1542       else
1543         llvm_unreachable("Unknown argument type!");
1544
1545       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1546       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1547
1548       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1549       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1550       // right size.
1551       if (VA.getLocInfo() == CCValAssign::SExt)
1552         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1553                                DAG.getValueType(VA.getValVT()));
1554       else if (VA.getLocInfo() == CCValAssign::ZExt)
1555         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1556                                DAG.getValueType(VA.getValVT()));
1557       else if (VA.getLocInfo() == CCValAssign::BCvt)
1558         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1559
1560       if (VA.isExtInLoc()) {
1561         // Handle MMX values passed in XMM regs.
1562         if (RegVT.isVector()) {
1563           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1564                                  ArgValue, DAG.getConstant(0, MVT::i64));
1565           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1566         } else
1567           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1568       }
1569     } else {
1570       assert(VA.isMemLoc());
1571       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1572     }
1573
1574     // If value is passed via pointer - do a load.
1575     if (VA.getLocInfo() == CCValAssign::Indirect)
1576       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1577
1578     InVals.push_back(ArgValue);
1579   }
1580
1581   // The x86-64 ABI for returning structs by value requires that we copy
1582   // the sret argument into %rax for the return. Save the argument into
1583   // a virtual register so that we can access it from the return points.
1584   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1585     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1586     unsigned Reg = FuncInfo->getSRetReturnReg();
1587     if (!Reg) {
1588       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1589       FuncInfo->setSRetReturnReg(Reg);
1590     }
1591     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1592     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1593   }
1594
1595   unsigned StackSize = CCInfo.getNextStackOffset();
1596   // Align stack specially for tail calls.
1597   if (FuncIsMadeTailCallSafe(CallConv))
1598     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1599
1600   // If the function takes variable number of arguments, make a frame index for
1601   // the start of the first vararg value... for expansion of llvm.va_start.
1602   if (isVarArg) {
1603     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1604       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1605     }
1606     if (Is64Bit) {
1607       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1608
1609       // FIXME: We should really autogenerate these arrays
1610       static const unsigned GPR64ArgRegsWin64[] = {
1611         X86::RCX, X86::RDX, X86::R8,  X86::R9
1612       };
1613       static const unsigned XMMArgRegsWin64[] = {
1614         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1615       };
1616       static const unsigned GPR64ArgRegs64Bit[] = {
1617         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1618       };
1619       static const unsigned XMMArgRegs64Bit[] = {
1620         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1621         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1622       };
1623       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1624
1625       if (IsWin64) {
1626         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1627         GPR64ArgRegs = GPR64ArgRegsWin64;
1628         XMMArgRegs = XMMArgRegsWin64;
1629       } else {
1630         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1631         GPR64ArgRegs = GPR64ArgRegs64Bit;
1632         XMMArgRegs = XMMArgRegs64Bit;
1633       }
1634       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1635                                                        TotalNumIntRegs);
1636       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1637                                                        TotalNumXMMRegs);
1638
1639       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1640       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1641              "SSE register cannot be used when SSE is disabled!");
1642       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1643              "SSE register cannot be used when SSE is disabled!");
1644       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1645         // Kernel mode asks for SSE to be disabled, so don't push them
1646         // on the stack.
1647         TotalNumXMMRegs = 0;
1648
1649       // For X86-64, if there are vararg parameters that are passed via
1650       // registers, then we must store them to their spots on the stack so they
1651       // may be loaded by deferencing the result of va_next.
1652       VarArgsGPOffset = NumIntRegs * 8;
1653       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1654       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1655                                                  TotalNumXMMRegs * 16, 16,
1656                                                  false);
1657
1658       // Store the integer parameter registers.
1659       SmallVector<SDValue, 8> MemOps;
1660       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1661       unsigned Offset = VarArgsGPOffset;
1662       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1663         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1664                                   DAG.getIntPtrConstant(Offset));
1665         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1666                                      X86::GR64RegisterClass);
1667         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1668         SDValue Store =
1669           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1670                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1671                        Offset);
1672         MemOps.push_back(Store);
1673         Offset += 8;
1674       }
1675
1676       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1677         // Now store the XMM (fp + vector) parameter registers.
1678         SmallVector<SDValue, 11> SaveXMMOps;
1679         SaveXMMOps.push_back(Chain);
1680
1681         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1682         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1683         SaveXMMOps.push_back(ALVal);
1684
1685         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1686         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1687
1688         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1689           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1690                                        X86::VR128RegisterClass);
1691           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1692           SaveXMMOps.push_back(Val);
1693         }
1694         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1695                                      MVT::Other,
1696                                      &SaveXMMOps[0], SaveXMMOps.size()));
1697       }
1698
1699       if (!MemOps.empty())
1700         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1701                             &MemOps[0], MemOps.size());
1702     }
1703   }
1704
1705   // Some CCs need callee pop.
1706   if (IsCalleePop(isVarArg, CallConv)) {
1707     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1708   } else {
1709     BytesToPopOnReturn  = 0; // Callee pops nothing.
1710     // If this is an sret function, the return should pop the hidden pointer.
1711     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1712       BytesToPopOnReturn = 4;
1713   }
1714
1715   if (!Is64Bit) {
1716     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1717     if (CallConv == CallingConv::X86_FastCall)
1718       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1719   }
1720
1721   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1722
1723   return Chain;
1724 }
1725
1726 SDValue
1727 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1728                                     SDValue StackPtr, SDValue Arg,
1729                                     DebugLoc dl, SelectionDAG &DAG,
1730                                     const CCValAssign &VA,
1731                                     ISD::ArgFlagsTy Flags) {
1732   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1733   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1734   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1735   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1736   if (Flags.isByVal()) {
1737     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1738   }
1739   return DAG.getStore(Chain, dl, Arg, PtrOff,
1740                       PseudoSourceValue::getStack(), LocMemOffset);
1741 }
1742
1743 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1744 /// optimization is performed and it is required.
1745 SDValue
1746 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1747                                            SDValue &OutRetAddr, SDValue Chain,
1748                                            bool IsTailCall, bool Is64Bit,
1749                                            int FPDiff, DebugLoc dl) {
1750   if (!IsTailCall || FPDiff==0) return Chain;
1751
1752   // Adjust the Return address stack slot.
1753   EVT VT = getPointerTy();
1754   OutRetAddr = getReturnAddressFrameIndex(DAG);
1755
1756   // Load the "old" Return address.
1757   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1758   return SDValue(OutRetAddr.getNode(), 1);
1759 }
1760
1761 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1762 /// optimization is performed and it is required (FPDiff!=0).
1763 static SDValue
1764 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1765                          SDValue Chain, SDValue RetAddrFrIdx,
1766                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1767   // Store the return address to the appropriate stack slot.
1768   if (!FPDiff) return Chain;
1769   // Calculate the new stack slot for the return address.
1770   int SlotSize = Is64Bit ? 8 : 4;
1771   int NewReturnAddrFI =
1772     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, true,false);
1773   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1774   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1775   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1776                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1777   return Chain;
1778 }
1779
1780 SDValue
1781 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1782                              CallingConv::ID CallConv, bool isVarArg,
1783                              bool &isTailCall,
1784                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1785                              const SmallVectorImpl<ISD::InputArg> &Ins,
1786                              DebugLoc dl, SelectionDAG &DAG,
1787                              SmallVectorImpl<SDValue> &InVals) {
1788   MachineFunction &MF = DAG.getMachineFunction();
1789   bool Is64Bit        = Subtarget->is64Bit();
1790   bool IsStructRet    = CallIsStructReturn(Outs);
1791
1792   if (isTailCall)
1793     // Check if it's really possible to do a tail call.
1794     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
1795                                                    Outs, Ins, DAG);
1796
1797   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1798          "Var args not supported with calling convention fastcc");
1799
1800   // Analyze operands of the call, assigning locations to each operand.
1801   SmallVector<CCValAssign, 16> ArgLocs;
1802   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1803                  ArgLocs, *DAG.getContext());
1804   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1805
1806   // Get a count of how many bytes are to be pushed on the stack.
1807   unsigned NumBytes = CCInfo.getNextStackOffset();
1808   if (FuncIsMadeTailCallSafe(CallConv))
1809     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1810
1811   int FPDiff = 0;
1812   if (isTailCall) {
1813     ++NumTailCalls;
1814
1815     // Lower arguments at fp - stackoffset + fpdiff.
1816     unsigned NumBytesCallerPushed =
1817       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1818     FPDiff = NumBytesCallerPushed - NumBytes;
1819
1820     // Set the delta of movement of the returnaddr stackslot.
1821     // But only set if delta is greater than previous delta.
1822     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1823       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1824   }
1825
1826   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1827
1828   SDValue RetAddrFrIdx;
1829   // Load return adress for tail calls.
1830   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1831                                   FPDiff, dl);
1832
1833   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1834   SmallVector<SDValue, 8> MemOpChains;
1835   SDValue StackPtr;
1836
1837   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1838   // of tail call optimization arguments are handle later.
1839   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1840     CCValAssign &VA = ArgLocs[i];
1841     EVT RegVT = VA.getLocVT();
1842     SDValue Arg = Outs[i].Val;
1843     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1844     bool isByVal = Flags.isByVal();
1845
1846     // Promote the value if needed.
1847     switch (VA.getLocInfo()) {
1848     default: llvm_unreachable("Unknown loc info!");
1849     case CCValAssign::Full: break;
1850     case CCValAssign::SExt:
1851       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1852       break;
1853     case CCValAssign::ZExt:
1854       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1855       break;
1856     case CCValAssign::AExt:
1857       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1858         // Special case: passing MMX values in XMM registers.
1859         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1860         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1861         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1862       } else
1863         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1864       break;
1865     case CCValAssign::BCvt:
1866       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1867       break;
1868     case CCValAssign::Indirect: {
1869       // Store the argument.
1870       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1871       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1872       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1873                            PseudoSourceValue::getFixedStack(FI), 0);
1874       Arg = SpillSlot;
1875       break;
1876     }
1877     }
1878
1879     if (VA.isRegLoc()) {
1880       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1881     } else {
1882       if (!isTailCall || (isTailCall && isByVal)) {
1883         assert(VA.isMemLoc());
1884         if (StackPtr.getNode() == 0)
1885           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1886
1887         MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1888                                                dl, DAG, VA, Flags));
1889       }
1890     }
1891   }
1892
1893   if (!MemOpChains.empty())
1894     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1895                         &MemOpChains[0], MemOpChains.size());
1896
1897   // Build a sequence of copy-to-reg nodes chained together with token chain
1898   // and flag operands which copy the outgoing args into registers.
1899   SDValue InFlag;
1900   // Tail call byval lowering might overwrite argument registers so in case of
1901   // tail call optimization the copies to registers are lowered later.
1902   if (!isTailCall)
1903     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1904       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1905                                RegsToPass[i].second, InFlag);
1906       InFlag = Chain.getValue(1);
1907     }
1908
1909
1910   if (Subtarget->isPICStyleGOT()) {
1911     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1912     // GOT pointer.
1913     if (!isTailCall) {
1914       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1915                                DAG.getNode(X86ISD::GlobalBaseReg,
1916                                            DebugLoc::getUnknownLoc(),
1917                                            getPointerTy()),
1918                                InFlag);
1919       InFlag = Chain.getValue(1);
1920     } else {
1921       // If we are tail calling and generating PIC/GOT style code load the
1922       // address of the callee into ECX. The value in ecx is used as target of
1923       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1924       // for tail calls on PIC/GOT architectures. Normally we would just put the
1925       // address of GOT into ebx and then call target@PLT. But for tail calls
1926       // ebx would be restored (since ebx is callee saved) before jumping to the
1927       // target@PLT.
1928
1929       // Note: The actual moving to ECX is done further down.
1930       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1931       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1932           !G->getGlobal()->hasProtectedVisibility())
1933         Callee = LowerGlobalAddress(Callee, DAG);
1934       else if (isa<ExternalSymbolSDNode>(Callee))
1935         Callee = LowerExternalSymbol(Callee, DAG);
1936     }
1937   }
1938
1939   if (Is64Bit && isVarArg) {
1940     // From AMD64 ABI document:
1941     // For calls that may call functions that use varargs or stdargs
1942     // (prototype-less calls or calls to functions containing ellipsis (...) in
1943     // the declaration) %al is used as hidden argument to specify the number
1944     // of SSE registers used. The contents of %al do not need to match exactly
1945     // the number of registers, but must be an ubound on the number of SSE
1946     // registers used and is in the range 0 - 8 inclusive.
1947
1948     // FIXME: Verify this on Win64
1949     // Count the number of XMM registers allocated.
1950     static const unsigned XMMArgRegs[] = {
1951       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1952       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1953     };
1954     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1955     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1956            && "SSE registers cannot be used when SSE is disabled");
1957
1958     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1959                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1960     InFlag = Chain.getValue(1);
1961   }
1962
1963
1964   // For tail calls lower the arguments to the 'real' stack slot.
1965   if (isTailCall) {
1966     // Force all the incoming stack arguments to be loaded from the stack
1967     // before any new outgoing arguments are stored to the stack, because the
1968     // outgoing stack slots may alias the incoming argument stack slots, and
1969     // the alias isn't otherwise explicit. This is slightly more conservative
1970     // than necessary, because it means that each store effectively depends
1971     // on every argument instead of just those arguments it would clobber.
1972     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1973
1974     SmallVector<SDValue, 8> MemOpChains2;
1975     SDValue FIN;
1976     int FI = 0;
1977     // Do not flag preceeding copytoreg stuff together with the following stuff.
1978     InFlag = SDValue();
1979     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1980       CCValAssign &VA = ArgLocs[i];
1981       if (!VA.isRegLoc()) {
1982         assert(VA.isMemLoc());
1983         SDValue Arg = Outs[i].Val;
1984         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1985         // Create frame index.
1986         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1987         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1988         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1989         FIN = DAG.getFrameIndex(FI, getPointerTy());
1990
1991         if (Flags.isByVal()) {
1992           // Copy relative to framepointer.
1993           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1994           if (StackPtr.getNode() == 0)
1995             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1996                                           getPointerTy());
1997           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1998
1999           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2000                                                            ArgChain,
2001                                                            Flags, DAG, dl));
2002         } else {
2003           // Store relative to framepointer.
2004           MemOpChains2.push_back(
2005             DAG.getStore(ArgChain, dl, Arg, FIN,
2006                          PseudoSourceValue::getFixedStack(FI), 0));
2007         }
2008       }
2009     }
2010
2011     if (!MemOpChains2.empty())
2012       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2013                           &MemOpChains2[0], MemOpChains2.size());
2014
2015     // Copy arguments to their registers.
2016     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2017       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2018                                RegsToPass[i].second, InFlag);
2019       InFlag = Chain.getValue(1);
2020     }
2021     InFlag =SDValue();
2022
2023     // Store the return address to the appropriate stack slot.
2024     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2025                                      FPDiff, dl);
2026   }
2027
2028   bool WasGlobalOrExternal = false;
2029   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2030     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2031     // In the 64-bit large code model, we have to make all calls
2032     // through a register, since the call instruction's 32-bit
2033     // pc-relative offset may not be large enough to hold the whole
2034     // address.
2035   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2036     WasGlobalOrExternal = true;
2037     // If the callee is a GlobalAddress node (quite common, every direct call
2038     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2039     // it.
2040
2041     // We should use extra load for direct calls to dllimported functions in
2042     // non-JIT mode.
2043     GlobalValue *GV = G->getGlobal();
2044     if (!GV->hasDLLImportLinkage()) {
2045       unsigned char OpFlags = 0;
2046
2047       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2048       // external symbols most go through the PLT in PIC mode.  If the symbol
2049       // has hidden or protected visibility, or if it is static or local, then
2050       // we don't need to use the PLT - we can directly call it.
2051       if (Subtarget->isTargetELF() &&
2052           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2053           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2054         OpFlags = X86II::MO_PLT;
2055       } else if (Subtarget->isPICStyleStubAny() &&
2056                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2057                Subtarget->getDarwinVers() < 9) {
2058         // PC-relative references to external symbols should go through $stub,
2059         // unless we're building with the leopard linker or later, which
2060         // automatically synthesizes these stubs.
2061         OpFlags = X86II::MO_DARWIN_STUB;
2062       }
2063
2064       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2065                                           G->getOffset(), OpFlags);
2066     }
2067   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2068     WasGlobalOrExternal = true;
2069     unsigned char OpFlags = 0;
2070
2071     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2072     // symbols should go through the PLT.
2073     if (Subtarget->isTargetELF() &&
2074         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2075       OpFlags = X86II::MO_PLT;
2076     } else if (Subtarget->isPICStyleStubAny() &&
2077              Subtarget->getDarwinVers() < 9) {
2078       // PC-relative references to external symbols should go through $stub,
2079       // unless we're building with the leopard linker or later, which
2080       // automatically synthesizes these stubs.
2081       OpFlags = X86II::MO_DARWIN_STUB;
2082     }
2083
2084     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2085                                          OpFlags);
2086   }
2087
2088   if (isTailCall && !WasGlobalOrExternal) {
2089     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
2090
2091     Chain = DAG.getCopyToReg(Chain,  dl,
2092                              DAG.getRegister(Opc, getPointerTy()),
2093                              Callee,InFlag);
2094     Callee = DAG.getRegister(Opc, getPointerTy());
2095     // Add register as live out.
2096     MF.getRegInfo().addLiveOut(Opc);
2097   }
2098
2099   // Returns a chain & a flag for retval copy to use.
2100   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2101   SmallVector<SDValue, 8> Ops;
2102
2103   if (isTailCall) {
2104     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2105                            DAG.getIntPtrConstant(0, true), InFlag);
2106     InFlag = Chain.getValue(1);
2107   }
2108
2109   Ops.push_back(Chain);
2110   Ops.push_back(Callee);
2111
2112   if (isTailCall)
2113     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2114
2115   // Add argument registers to the end of the list so that they are known live
2116   // into the call.
2117   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2118     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2119                                   RegsToPass[i].second.getValueType()));
2120
2121   // Add an implicit use GOT pointer in EBX.
2122   if (!isTailCall && Subtarget->isPICStyleGOT())
2123     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2124
2125   // Add an implicit use of AL for x86 vararg functions.
2126   if (Is64Bit && isVarArg)
2127     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2128
2129   if (InFlag.getNode())
2130     Ops.push_back(InFlag);
2131
2132   if (isTailCall) {
2133     // If this is the first return lowered for this function, add the regs
2134     // to the liveout set for the function.
2135     if (MF.getRegInfo().liveout_empty()) {
2136       SmallVector<CCValAssign, 16> RVLocs;
2137       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2138                      *DAG.getContext());
2139       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2140       for (unsigned i = 0; i != RVLocs.size(); ++i)
2141         if (RVLocs[i].isRegLoc())
2142           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2143     }
2144
2145     assert(((Callee.getOpcode() == ISD::Register &&
2146                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2147                 cast<RegisterSDNode>(Callee)->getReg() == X86::R11)) ||
2148               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2149               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2150            "Expecting a global address, external symbol, or scratch register");
2151
2152     return DAG.getNode(X86ISD::TC_RETURN, dl,
2153                        NodeTys, &Ops[0], Ops.size());
2154   }
2155
2156   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2157   InFlag = Chain.getValue(1);
2158
2159   // Create the CALLSEQ_END node.
2160   unsigned NumBytesForCalleeToPush;
2161   if (IsCalleePop(isVarArg, CallConv))
2162     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2163   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2164     // If this is is a call to a struct-return function, the callee
2165     // pops the hidden struct pointer, so we have to push it back.
2166     // This is common for Darwin/X86, Linux & Mingw32 targets.
2167     NumBytesForCalleeToPush = 4;
2168   else
2169     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2170
2171   // Returns a flag for retval copy to use.
2172   Chain = DAG.getCALLSEQ_END(Chain,
2173                              DAG.getIntPtrConstant(NumBytes, true),
2174                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2175                                                    true),
2176                              InFlag);
2177   InFlag = Chain.getValue(1);
2178
2179   // Handle result values, copying them out of physregs into vregs that we
2180   // return.
2181   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2182                          Ins, dl, DAG, InVals);
2183 }
2184
2185
2186 //===----------------------------------------------------------------------===//
2187 //                Fast Calling Convention (tail call) implementation
2188 //===----------------------------------------------------------------------===//
2189
2190 //  Like std call, callee cleans arguments, convention except that ECX is
2191 //  reserved for storing the tail called function address. Only 2 registers are
2192 //  free for argument passing (inreg). Tail call optimization is performed
2193 //  provided:
2194 //                * tailcallopt is enabled
2195 //                * caller/callee are fastcc
2196 //  On X86_64 architecture with GOT-style position independent code only local
2197 //  (within module) calls are supported at the moment.
2198 //  To keep the stack aligned according to platform abi the function
2199 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2200 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2201 //  If a tail called function callee has more arguments than the caller the
2202 //  caller needs to make sure that there is room to move the RETADDR to. This is
2203 //  achieved by reserving an area the size of the argument delta right after the
2204 //  original REtADDR, but before the saved framepointer or the spilled registers
2205 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2206 //  stack layout:
2207 //    arg1
2208 //    arg2
2209 //    RETADDR
2210 //    [ new RETADDR
2211 //      move area ]
2212 //    (possible EBP)
2213 //    ESI
2214 //    EDI
2215 //    local1 ..
2216
2217 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2218 /// for a 16 byte align requirement.
2219 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2220                                                         SelectionDAG& DAG) {
2221   MachineFunction &MF = DAG.getMachineFunction();
2222   const TargetMachine &TM = MF.getTarget();
2223   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2224   unsigned StackAlignment = TFI.getStackAlignment();
2225   uint64_t AlignMask = StackAlignment - 1;
2226   int64_t Offset = StackSize;
2227   uint64_t SlotSize = TD->getPointerSize();
2228   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2229     // Number smaller than 12 so just add the difference.
2230     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2231   } else {
2232     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2233     Offset = ((~AlignMask) & Offset) + StackAlignment +
2234       (StackAlignment-SlotSize);
2235   }
2236   return Offset;
2237 }
2238
2239 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2240 /// for tail call optimization. Targets which want to do tail call
2241 /// optimization should implement this function.
2242 bool
2243 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2244                                                      CallingConv::ID CalleeCC,
2245                                                      bool isVarArg,
2246                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2247                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2248                                                      SelectionDAG& DAG) const {
2249   if (CalleeCC != CallingConv::Fast &&
2250       CalleeCC != CallingConv::C)
2251     return false;
2252
2253   // If -tailcallopt is specified, make fastcc functions tail-callable.
2254   const Function *CallerF = DAG.getMachineFunction().getFunction();
2255   if (PerformTailCallOpt &&
2256       CalleeCC == CallingConv::Fast &&
2257       CallerF->getCallingConv() == CalleeCC)
2258     return true;
2259
2260   // Look for obvious safe cases to perform tail call optimization.
2261   // For now, only consider callees which take no arguments.
2262   if (!Outs.empty())
2263     return false;
2264
2265   // If the caller does not return a value, then this is obviously safe.
2266   // This is one case where it's safe to perform this optimization even
2267   // if the return types do not match.
2268   const Type *CallerRetTy = CallerF->getReturnType();
2269   if (CallerRetTy->isVoidTy())
2270     return true;
2271
2272   // If the return types match, then it's safe.
2273   GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2274   if (!G) return false;  // FIXME: common external symbols?
2275   Function *CalleeF = cast<Function>(G->getGlobal());
2276   const Type *CalleeRetTy = CalleeF->getReturnType();
2277   return CallerRetTy == CalleeRetTy;
2278 }
2279
2280 FastISel *
2281 X86TargetLowering::createFastISel(MachineFunction &mf, MachineModuleInfo *mmo,
2282                             DwarfWriter *dw,
2283                             DenseMap<const Value *, unsigned> &vm,
2284                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2285                             DenseMap<const AllocaInst *, int> &am
2286 #ifndef NDEBUG
2287                           , SmallSet<Instruction*, 8> &cil
2288 #endif
2289                                   ) {
2290   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2291 #ifndef NDEBUG
2292                              , cil
2293 #endif
2294                              );
2295 }
2296
2297
2298 //===----------------------------------------------------------------------===//
2299 //                           Other Lowering Hooks
2300 //===----------------------------------------------------------------------===//
2301
2302
2303 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2304   MachineFunction &MF = DAG.getMachineFunction();
2305   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2306   int ReturnAddrIndex = FuncInfo->getRAIndex();
2307
2308   if (ReturnAddrIndex == 0) {
2309     // Set up a frame object for the return address.
2310     uint64_t SlotSize = TD->getPointerSize();
2311     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2312                                                            true, false);
2313     FuncInfo->setRAIndex(ReturnAddrIndex);
2314   }
2315
2316   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2317 }
2318
2319
2320 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2321                                        bool hasSymbolicDisplacement) {
2322   // Offset should fit into 32 bit immediate field.
2323   if (!isInt32(Offset))
2324     return false;
2325
2326   // If we don't have a symbolic displacement - we don't have any extra
2327   // restrictions.
2328   if (!hasSymbolicDisplacement)
2329     return true;
2330
2331   // FIXME: Some tweaks might be needed for medium code model.
2332   if (M != CodeModel::Small && M != CodeModel::Kernel)
2333     return false;
2334
2335   // For small code model we assume that latest object is 16MB before end of 31
2336   // bits boundary. We may also accept pretty large negative constants knowing
2337   // that all objects are in the positive half of address space.
2338   if (M == CodeModel::Small && Offset < 16*1024*1024)
2339     return true;
2340
2341   // For kernel code model we know that all object resist in the negative half
2342   // of 32bits address space. We may not accept negative offsets, since they may
2343   // be just off and we may accept pretty large positive ones.
2344   if (M == CodeModel::Kernel && Offset > 0)
2345     return true;
2346
2347   return false;
2348 }
2349
2350 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2351 /// specific condition code, returning the condition code and the LHS/RHS of the
2352 /// comparison to make.
2353 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2354                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2355   if (!isFP) {
2356     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2357       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2358         // X > -1   -> X == 0, jump !sign.
2359         RHS = DAG.getConstant(0, RHS.getValueType());
2360         return X86::COND_NS;
2361       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2362         // X < 0   -> X == 0, jump on sign.
2363         return X86::COND_S;
2364       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2365         // X < 1   -> X <= 0
2366         RHS = DAG.getConstant(0, RHS.getValueType());
2367         return X86::COND_LE;
2368       }
2369     }
2370
2371     switch (SetCCOpcode) {
2372     default: llvm_unreachable("Invalid integer condition!");
2373     case ISD::SETEQ:  return X86::COND_E;
2374     case ISD::SETGT:  return X86::COND_G;
2375     case ISD::SETGE:  return X86::COND_GE;
2376     case ISD::SETLT:  return X86::COND_L;
2377     case ISD::SETLE:  return X86::COND_LE;
2378     case ISD::SETNE:  return X86::COND_NE;
2379     case ISD::SETULT: return X86::COND_B;
2380     case ISD::SETUGT: return X86::COND_A;
2381     case ISD::SETULE: return X86::COND_BE;
2382     case ISD::SETUGE: return X86::COND_AE;
2383     }
2384   }
2385
2386   // First determine if it is required or is profitable to flip the operands.
2387
2388   // If LHS is a foldable load, but RHS is not, flip the condition.
2389   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2390       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2391     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2392     std::swap(LHS, RHS);
2393   }
2394
2395   switch (SetCCOpcode) {
2396   default: break;
2397   case ISD::SETOLT:
2398   case ISD::SETOLE:
2399   case ISD::SETUGT:
2400   case ISD::SETUGE:
2401     std::swap(LHS, RHS);
2402     break;
2403   }
2404
2405   // On a floating point condition, the flags are set as follows:
2406   // ZF  PF  CF   op
2407   //  0 | 0 | 0 | X > Y
2408   //  0 | 0 | 1 | X < Y
2409   //  1 | 0 | 0 | X == Y
2410   //  1 | 1 | 1 | unordered
2411   switch (SetCCOpcode) {
2412   default: llvm_unreachable("Condcode should be pre-legalized away");
2413   case ISD::SETUEQ:
2414   case ISD::SETEQ:   return X86::COND_E;
2415   case ISD::SETOLT:              // flipped
2416   case ISD::SETOGT:
2417   case ISD::SETGT:   return X86::COND_A;
2418   case ISD::SETOLE:              // flipped
2419   case ISD::SETOGE:
2420   case ISD::SETGE:   return X86::COND_AE;
2421   case ISD::SETUGT:              // flipped
2422   case ISD::SETULT:
2423   case ISD::SETLT:   return X86::COND_B;
2424   case ISD::SETUGE:              // flipped
2425   case ISD::SETULE:
2426   case ISD::SETLE:   return X86::COND_BE;
2427   case ISD::SETONE:
2428   case ISD::SETNE:   return X86::COND_NE;
2429   case ISD::SETUO:   return X86::COND_P;
2430   case ISD::SETO:    return X86::COND_NP;
2431   case ISD::SETOEQ:
2432   case ISD::SETUNE:  return X86::COND_INVALID;
2433   }
2434 }
2435
2436 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2437 /// code. Current x86 isa includes the following FP cmov instructions:
2438 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2439 static bool hasFPCMov(unsigned X86CC) {
2440   switch (X86CC) {
2441   default:
2442     return false;
2443   case X86::COND_B:
2444   case X86::COND_BE:
2445   case X86::COND_E:
2446   case X86::COND_P:
2447   case X86::COND_A:
2448   case X86::COND_AE:
2449   case X86::COND_NE:
2450   case X86::COND_NP:
2451     return true;
2452   }
2453 }
2454
2455 /// isFPImmLegal - Returns true if the target can instruction select the
2456 /// specified FP immediate natively. If false, the legalizer will
2457 /// materialize the FP immediate as a load from a constant pool.
2458 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2459   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2460     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2461       return true;
2462   }
2463   return false;
2464 }
2465
2466 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2467 /// the specified range (L, H].
2468 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2469   return (Val < 0) || (Val >= Low && Val < Hi);
2470 }
2471
2472 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2473 /// specified value.
2474 static bool isUndefOrEqual(int Val, int CmpVal) {
2475   if (Val < 0 || Val == CmpVal)
2476     return true;
2477   return false;
2478 }
2479
2480 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2481 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2482 /// the second operand.
2483 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2484   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2485     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2486   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2487     return (Mask[0] < 2 && Mask[1] < 2);
2488   return false;
2489 }
2490
2491 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2492   SmallVector<int, 8> M;
2493   N->getMask(M);
2494   return ::isPSHUFDMask(M, N->getValueType(0));
2495 }
2496
2497 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2498 /// is suitable for input to PSHUFHW.
2499 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2500   if (VT != MVT::v8i16)
2501     return false;
2502
2503   // Lower quadword copied in order or undef.
2504   for (int i = 0; i != 4; ++i)
2505     if (Mask[i] >= 0 && Mask[i] != i)
2506       return false;
2507
2508   // Upper quadword shuffled.
2509   for (int i = 4; i != 8; ++i)
2510     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2511       return false;
2512
2513   return true;
2514 }
2515
2516 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2517   SmallVector<int, 8> M;
2518   N->getMask(M);
2519   return ::isPSHUFHWMask(M, N->getValueType(0));
2520 }
2521
2522 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2523 /// is suitable for input to PSHUFLW.
2524 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2525   if (VT != MVT::v8i16)
2526     return false;
2527
2528   // Upper quadword copied in order.
2529   for (int i = 4; i != 8; ++i)
2530     if (Mask[i] >= 0 && Mask[i] != i)
2531       return false;
2532
2533   // Lower quadword shuffled.
2534   for (int i = 0; i != 4; ++i)
2535     if (Mask[i] >= 4)
2536       return false;
2537
2538   return true;
2539 }
2540
2541 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2542   SmallVector<int, 8> M;
2543   N->getMask(M);
2544   return ::isPSHUFLWMask(M, N->getValueType(0));
2545 }
2546
2547 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2548 /// is suitable for input to PALIGNR.
2549 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2550                           bool hasSSSE3) {
2551   int i, e = VT.getVectorNumElements();
2552
2553   // Do not handle v2i64 / v2f64 shuffles with palignr.
2554   if (e < 4 || !hasSSSE3)
2555     return false;
2556
2557   for (i = 0; i != e; ++i)
2558     if (Mask[i] >= 0)
2559       break;
2560
2561   // All undef, not a palignr.
2562   if (i == e)
2563     return false;
2564
2565   // Determine if it's ok to perform a palignr with only the LHS, since we
2566   // don't have access to the actual shuffle elements to see if RHS is undef.
2567   bool Unary = Mask[i] < (int)e;
2568   bool NeedsUnary = false;
2569
2570   int s = Mask[i] - i;
2571
2572   // Check the rest of the elements to see if they are consecutive.
2573   for (++i; i != e; ++i) {
2574     int m = Mask[i];
2575     if (m < 0)
2576       continue;
2577
2578     Unary = Unary && (m < (int)e);
2579     NeedsUnary = NeedsUnary || (m < s);
2580
2581     if (NeedsUnary && !Unary)
2582       return false;
2583     if (Unary && m != ((s+i) & (e-1)))
2584       return false;
2585     if (!Unary && m != (s+i))
2586       return false;
2587   }
2588   return true;
2589 }
2590
2591 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2592   SmallVector<int, 8> M;
2593   N->getMask(M);
2594   return ::isPALIGNRMask(M, N->getValueType(0), true);
2595 }
2596
2597 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2598 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2599 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2600   int NumElems = VT.getVectorNumElements();
2601   if (NumElems != 2 && NumElems != 4)
2602     return false;
2603
2604   int Half = NumElems / 2;
2605   for (int i = 0; i < Half; ++i)
2606     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2607       return false;
2608   for (int i = Half; i < NumElems; ++i)
2609     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2610       return false;
2611
2612   return true;
2613 }
2614
2615 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2616   SmallVector<int, 8> M;
2617   N->getMask(M);
2618   return ::isSHUFPMask(M, N->getValueType(0));
2619 }
2620
2621 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2622 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2623 /// half elements to come from vector 1 (which would equal the dest.) and
2624 /// the upper half to come from vector 2.
2625 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2626   int NumElems = VT.getVectorNumElements();
2627
2628   if (NumElems != 2 && NumElems != 4)
2629     return false;
2630
2631   int Half = NumElems / 2;
2632   for (int i = 0; i < Half; ++i)
2633     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2634       return false;
2635   for (int i = Half; i < NumElems; ++i)
2636     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2637       return false;
2638   return true;
2639 }
2640
2641 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2642   SmallVector<int, 8> M;
2643   N->getMask(M);
2644   return isCommutedSHUFPMask(M, N->getValueType(0));
2645 }
2646
2647 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2648 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2649 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2650   if (N->getValueType(0).getVectorNumElements() != 4)
2651     return false;
2652
2653   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2654   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2655          isUndefOrEqual(N->getMaskElt(1), 7) &&
2656          isUndefOrEqual(N->getMaskElt(2), 2) &&
2657          isUndefOrEqual(N->getMaskElt(3), 3);
2658 }
2659
2660 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2661 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2662 /// <2, 3, 2, 3>
2663 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2664   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2665
2666   if (NumElems != 4)
2667     return false;
2668
2669   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2670   isUndefOrEqual(N->getMaskElt(1), 3) &&
2671   isUndefOrEqual(N->getMaskElt(2), 2) &&
2672   isUndefOrEqual(N->getMaskElt(3), 3);
2673 }
2674
2675 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2676 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2677 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2678   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2679
2680   if (NumElems != 2 && NumElems != 4)
2681     return false;
2682
2683   for (unsigned i = 0; i < NumElems/2; ++i)
2684     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2685       return false;
2686
2687   for (unsigned i = NumElems/2; i < NumElems; ++i)
2688     if (!isUndefOrEqual(N->getMaskElt(i), i))
2689       return false;
2690
2691   return true;
2692 }
2693
2694 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2695 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2696 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2697   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2698
2699   if (NumElems != 2 && NumElems != 4)
2700     return false;
2701
2702   for (unsigned i = 0; i < NumElems/2; ++i)
2703     if (!isUndefOrEqual(N->getMaskElt(i), i))
2704       return false;
2705
2706   for (unsigned i = 0; i < NumElems/2; ++i)
2707     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2708       return false;
2709
2710   return true;
2711 }
2712
2713 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2714 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2715 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2716                          bool V2IsSplat = false) {
2717   int NumElts = VT.getVectorNumElements();
2718   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2719     return false;
2720
2721   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2722     int BitI  = Mask[i];
2723     int BitI1 = Mask[i+1];
2724     if (!isUndefOrEqual(BitI, j))
2725       return false;
2726     if (V2IsSplat) {
2727       if (!isUndefOrEqual(BitI1, NumElts))
2728         return false;
2729     } else {
2730       if (!isUndefOrEqual(BitI1, j + NumElts))
2731         return false;
2732     }
2733   }
2734   return true;
2735 }
2736
2737 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2738   SmallVector<int, 8> M;
2739   N->getMask(M);
2740   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2741 }
2742
2743 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2744 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2745 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2746                          bool V2IsSplat = false) {
2747   int NumElts = VT.getVectorNumElements();
2748   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2749     return false;
2750
2751   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2752     int BitI  = Mask[i];
2753     int BitI1 = Mask[i+1];
2754     if (!isUndefOrEqual(BitI, j + NumElts/2))
2755       return false;
2756     if (V2IsSplat) {
2757       if (isUndefOrEqual(BitI1, NumElts))
2758         return false;
2759     } else {
2760       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2761         return false;
2762     }
2763   }
2764   return true;
2765 }
2766
2767 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2768   SmallVector<int, 8> M;
2769   N->getMask(M);
2770   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2771 }
2772
2773 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2774 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2775 /// <0, 0, 1, 1>
2776 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2777   int NumElems = VT.getVectorNumElements();
2778   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2779     return false;
2780
2781   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2782     int BitI  = Mask[i];
2783     int BitI1 = Mask[i+1];
2784     if (!isUndefOrEqual(BitI, j))
2785       return false;
2786     if (!isUndefOrEqual(BitI1, j))
2787       return false;
2788   }
2789   return true;
2790 }
2791
2792 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2793   SmallVector<int, 8> M;
2794   N->getMask(M);
2795   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2796 }
2797
2798 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2799 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2800 /// <2, 2, 3, 3>
2801 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2802   int NumElems = VT.getVectorNumElements();
2803   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2804     return false;
2805
2806   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2807     int BitI  = Mask[i];
2808     int BitI1 = Mask[i+1];
2809     if (!isUndefOrEqual(BitI, j))
2810       return false;
2811     if (!isUndefOrEqual(BitI1, j))
2812       return false;
2813   }
2814   return true;
2815 }
2816
2817 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2818   SmallVector<int, 8> M;
2819   N->getMask(M);
2820   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2821 }
2822
2823 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2824 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2825 /// MOVSD, and MOVD, i.e. setting the lowest element.
2826 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2827   if (VT.getVectorElementType().getSizeInBits() < 32)
2828     return false;
2829
2830   int NumElts = VT.getVectorNumElements();
2831
2832   if (!isUndefOrEqual(Mask[0], NumElts))
2833     return false;
2834
2835   for (int i = 1; i < NumElts; ++i)
2836     if (!isUndefOrEqual(Mask[i], i))
2837       return false;
2838
2839   return true;
2840 }
2841
2842 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2843   SmallVector<int, 8> M;
2844   N->getMask(M);
2845   return ::isMOVLMask(M, N->getValueType(0));
2846 }
2847
2848 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2849 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2850 /// element of vector 2 and the other elements to come from vector 1 in order.
2851 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2852                                bool V2IsSplat = false, bool V2IsUndef = false) {
2853   int NumOps = VT.getVectorNumElements();
2854   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2855     return false;
2856
2857   if (!isUndefOrEqual(Mask[0], 0))
2858     return false;
2859
2860   for (int i = 1; i < NumOps; ++i)
2861     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2862           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2863           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2864       return false;
2865
2866   return true;
2867 }
2868
2869 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2870                            bool V2IsUndef = false) {
2871   SmallVector<int, 8> M;
2872   N->getMask(M);
2873   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2874 }
2875
2876 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2877 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2878 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2879   if (N->getValueType(0).getVectorNumElements() != 4)
2880     return false;
2881
2882   // Expect 1, 1, 3, 3
2883   for (unsigned i = 0; i < 2; ++i) {
2884     int Elt = N->getMaskElt(i);
2885     if (Elt >= 0 && Elt != 1)
2886       return false;
2887   }
2888
2889   bool HasHi = false;
2890   for (unsigned i = 2; i < 4; ++i) {
2891     int Elt = N->getMaskElt(i);
2892     if (Elt >= 0 && Elt != 3)
2893       return false;
2894     if (Elt == 3)
2895       HasHi = true;
2896   }
2897   // Don't use movshdup if it can be done with a shufps.
2898   // FIXME: verify that matching u, u, 3, 3 is what we want.
2899   return HasHi;
2900 }
2901
2902 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2903 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2904 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2905   if (N->getValueType(0).getVectorNumElements() != 4)
2906     return false;
2907
2908   // Expect 0, 0, 2, 2
2909   for (unsigned i = 0; i < 2; ++i)
2910     if (N->getMaskElt(i) > 0)
2911       return false;
2912
2913   bool HasHi = false;
2914   for (unsigned i = 2; i < 4; ++i) {
2915     int Elt = N->getMaskElt(i);
2916     if (Elt >= 0 && Elt != 2)
2917       return false;
2918     if (Elt == 2)
2919       HasHi = true;
2920   }
2921   // Don't use movsldup if it can be done with a shufps.
2922   return HasHi;
2923 }
2924
2925 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2926 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2927 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2928   int e = N->getValueType(0).getVectorNumElements() / 2;
2929
2930   for (int i = 0; i < e; ++i)
2931     if (!isUndefOrEqual(N->getMaskElt(i), i))
2932       return false;
2933   for (int i = 0; i < e; ++i)
2934     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2935       return false;
2936   return true;
2937 }
2938
2939 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2940 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
2941 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2942   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2943   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2944
2945   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2946   unsigned Mask = 0;
2947   for (int i = 0; i < NumOperands; ++i) {
2948     int Val = SVOp->getMaskElt(NumOperands-i-1);
2949     if (Val < 0) Val = 0;
2950     if (Val >= NumOperands) Val -= NumOperands;
2951     Mask |= Val;
2952     if (i != NumOperands - 1)
2953       Mask <<= Shift;
2954   }
2955   return Mask;
2956 }
2957
2958 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2959 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
2960 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2961   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2962   unsigned Mask = 0;
2963   // 8 nodes, but we only care about the last 4.
2964   for (unsigned i = 7; i >= 4; --i) {
2965     int Val = SVOp->getMaskElt(i);
2966     if (Val >= 0)
2967       Mask |= (Val - 4);
2968     if (i != 4)
2969       Mask <<= 2;
2970   }
2971   return Mask;
2972 }
2973
2974 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2975 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
2976 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2977   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2978   unsigned Mask = 0;
2979   // 8 nodes, but we only care about the first 4.
2980   for (int i = 3; i >= 0; --i) {
2981     int Val = SVOp->getMaskElt(i);
2982     if (Val >= 0)
2983       Mask |= Val;
2984     if (i != 0)
2985       Mask <<= 2;
2986   }
2987   return Mask;
2988 }
2989
2990 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
2991 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
2992 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
2993   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2994   EVT VVT = N->getValueType(0);
2995   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
2996   int Val = 0;
2997
2998   unsigned i, e;
2999   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3000     Val = SVOp->getMaskElt(i);
3001     if (Val >= 0)
3002       break;
3003   }
3004   return (Val - i) * EltSize;
3005 }
3006
3007 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3008 /// constant +0.0.
3009 bool X86::isZeroNode(SDValue Elt) {
3010   return ((isa<ConstantSDNode>(Elt) &&
3011            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3012           (isa<ConstantFPSDNode>(Elt) &&
3013            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3014 }
3015
3016 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3017 /// their permute mask.
3018 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3019                                     SelectionDAG &DAG) {
3020   EVT VT = SVOp->getValueType(0);
3021   unsigned NumElems = VT.getVectorNumElements();
3022   SmallVector<int, 8> MaskVec;
3023
3024   for (unsigned i = 0; i != NumElems; ++i) {
3025     int idx = SVOp->getMaskElt(i);
3026     if (idx < 0)
3027       MaskVec.push_back(idx);
3028     else if (idx < (int)NumElems)
3029       MaskVec.push_back(idx + NumElems);
3030     else
3031       MaskVec.push_back(idx - NumElems);
3032   }
3033   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3034                               SVOp->getOperand(0), &MaskVec[0]);
3035 }
3036
3037 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3038 /// the two vector operands have swapped position.
3039 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3040   unsigned NumElems = VT.getVectorNumElements();
3041   for (unsigned i = 0; i != NumElems; ++i) {
3042     int idx = Mask[i];
3043     if (idx < 0)
3044       continue;
3045     else if (idx < (int)NumElems)
3046       Mask[i] = idx + NumElems;
3047     else
3048       Mask[i] = idx - NumElems;
3049   }
3050 }
3051
3052 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3053 /// match movhlps. The lower half elements should come from upper half of
3054 /// V1 (and in order), and the upper half elements should come from the upper
3055 /// half of V2 (and in order).
3056 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3057   if (Op->getValueType(0).getVectorNumElements() != 4)
3058     return false;
3059   for (unsigned i = 0, e = 2; i != e; ++i)
3060     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3061       return false;
3062   for (unsigned i = 2; i != 4; ++i)
3063     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3064       return false;
3065   return true;
3066 }
3067
3068 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3069 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3070 /// required.
3071 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3072   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3073     return false;
3074   N = N->getOperand(0).getNode();
3075   if (!ISD::isNON_EXTLoad(N))
3076     return false;
3077   if (LD)
3078     *LD = cast<LoadSDNode>(N);
3079   return true;
3080 }
3081
3082 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3083 /// match movlp{s|d}. The lower half elements should come from lower half of
3084 /// V1 (and in order), and the upper half elements should come from the upper
3085 /// half of V2 (and in order). And since V1 will become the source of the
3086 /// MOVLP, it must be either a vector load or a scalar load to vector.
3087 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3088                                ShuffleVectorSDNode *Op) {
3089   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3090     return false;
3091   // Is V2 is a vector load, don't do this transformation. We will try to use
3092   // load folding shufps op.
3093   if (ISD::isNON_EXTLoad(V2))
3094     return false;
3095
3096   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3097
3098   if (NumElems != 2 && NumElems != 4)
3099     return false;
3100   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3101     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3102       return false;
3103   for (unsigned i = NumElems/2; i != NumElems; ++i)
3104     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3105       return false;
3106   return true;
3107 }
3108
3109 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3110 /// all the same.
3111 static bool isSplatVector(SDNode *N) {
3112   if (N->getOpcode() != ISD::BUILD_VECTOR)
3113     return false;
3114
3115   SDValue SplatValue = N->getOperand(0);
3116   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3117     if (N->getOperand(i) != SplatValue)
3118       return false;
3119   return true;
3120 }
3121
3122 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3123 /// to an zero vector.
3124 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3125 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3126   SDValue V1 = N->getOperand(0);
3127   SDValue V2 = N->getOperand(1);
3128   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3129   for (unsigned i = 0; i != NumElems; ++i) {
3130     int Idx = N->getMaskElt(i);
3131     if (Idx >= (int)NumElems) {
3132       unsigned Opc = V2.getOpcode();
3133       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3134         continue;
3135       if (Opc != ISD::BUILD_VECTOR ||
3136           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3137         return false;
3138     } else if (Idx >= 0) {
3139       unsigned Opc = V1.getOpcode();
3140       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3141         continue;
3142       if (Opc != ISD::BUILD_VECTOR ||
3143           !X86::isZeroNode(V1.getOperand(Idx)))
3144         return false;
3145     }
3146   }
3147   return true;
3148 }
3149
3150 /// getZeroVector - Returns a vector of specified type with all zero elements.
3151 ///
3152 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3153                              DebugLoc dl) {
3154   assert(VT.isVector() && "Expected a vector type");
3155
3156   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3157   // type.  This ensures they get CSE'd.
3158   SDValue Vec;
3159   if (VT.getSizeInBits() == 64) { // MMX
3160     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3161     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3162   } else if (HasSSE2) {  // SSE2
3163     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3164     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3165   } else { // SSE1
3166     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3167     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3168   }
3169   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3170 }
3171
3172 /// getOnesVector - Returns a vector of specified type with all bits set.
3173 ///
3174 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3175   assert(VT.isVector() && "Expected a vector type");
3176
3177   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3178   // type.  This ensures they get CSE'd.
3179   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3180   SDValue Vec;
3181   if (VT.getSizeInBits() == 64)  // MMX
3182     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3183   else                                              // SSE
3184     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3185   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3186 }
3187
3188
3189 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3190 /// that point to V2 points to its first element.
3191 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3192   EVT VT = SVOp->getValueType(0);
3193   unsigned NumElems = VT.getVectorNumElements();
3194
3195   bool Changed = false;
3196   SmallVector<int, 8> MaskVec;
3197   SVOp->getMask(MaskVec);
3198
3199   for (unsigned i = 0; i != NumElems; ++i) {
3200     if (MaskVec[i] > (int)NumElems) {
3201       MaskVec[i] = NumElems;
3202       Changed = true;
3203     }
3204   }
3205   if (Changed)
3206     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3207                                 SVOp->getOperand(1), &MaskVec[0]);
3208   return SDValue(SVOp, 0);
3209 }
3210
3211 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3212 /// operation of specified width.
3213 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3214                        SDValue V2) {
3215   unsigned NumElems = VT.getVectorNumElements();
3216   SmallVector<int, 8> Mask;
3217   Mask.push_back(NumElems);
3218   for (unsigned i = 1; i != NumElems; ++i)
3219     Mask.push_back(i);
3220   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3221 }
3222
3223 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3224 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3225                           SDValue V2) {
3226   unsigned NumElems = VT.getVectorNumElements();
3227   SmallVector<int, 8> Mask;
3228   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3229     Mask.push_back(i);
3230     Mask.push_back(i + NumElems);
3231   }
3232   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3233 }
3234
3235 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3236 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3237                           SDValue V2) {
3238   unsigned NumElems = VT.getVectorNumElements();
3239   unsigned Half = NumElems/2;
3240   SmallVector<int, 8> Mask;
3241   for (unsigned i = 0; i != Half; ++i) {
3242     Mask.push_back(i + Half);
3243     Mask.push_back(i + NumElems + Half);
3244   }
3245   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3246 }
3247
3248 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3249 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3250                             bool HasSSE2) {
3251   if (SV->getValueType(0).getVectorNumElements() <= 4)
3252     return SDValue(SV, 0);
3253
3254   EVT PVT = MVT::v4f32;
3255   EVT VT = SV->getValueType(0);
3256   DebugLoc dl = SV->getDebugLoc();
3257   SDValue V1 = SV->getOperand(0);
3258   int NumElems = VT.getVectorNumElements();
3259   int EltNo = SV->getSplatIndex();
3260
3261   // unpack elements to the correct location
3262   while (NumElems > 4) {
3263     if (EltNo < NumElems/2) {
3264       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3265     } else {
3266       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3267       EltNo -= NumElems/2;
3268     }
3269     NumElems >>= 1;
3270   }
3271
3272   // Perform the splat.
3273   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3274   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3275   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3276   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3277 }
3278
3279 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3280 /// vector of zero or undef vector.  This produces a shuffle where the low
3281 /// element of V2 is swizzled into the zero/undef vector, landing at element
3282 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3283 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3284                                              bool isZero, bool HasSSE2,
3285                                              SelectionDAG &DAG) {
3286   EVT VT = V2.getValueType();
3287   SDValue V1 = isZero
3288     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3289   unsigned NumElems = VT.getVectorNumElements();
3290   SmallVector<int, 16> MaskVec;
3291   for (unsigned i = 0; i != NumElems; ++i)
3292     // If this is the insertion idx, put the low elt of V2 here.
3293     MaskVec.push_back(i == Idx ? NumElems : i);
3294   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3295 }
3296
3297 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3298 /// a shuffle that is zero.
3299 static
3300 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3301                                   bool Low, SelectionDAG &DAG) {
3302   unsigned NumZeros = 0;
3303   for (int i = 0; i < NumElems; ++i) {
3304     unsigned Index = Low ? i : NumElems-i-1;
3305     int Idx = SVOp->getMaskElt(Index);
3306     if (Idx < 0) {
3307       ++NumZeros;
3308       continue;
3309     }
3310     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3311     if (Elt.getNode() && X86::isZeroNode(Elt))
3312       ++NumZeros;
3313     else
3314       break;
3315   }
3316   return NumZeros;
3317 }
3318
3319 /// isVectorShift - Returns true if the shuffle can be implemented as a
3320 /// logical left or right shift of a vector.
3321 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3322 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3323                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3324   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3325
3326   isLeft = true;
3327   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3328   if (!NumZeros) {
3329     isLeft = false;
3330     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3331     if (!NumZeros)
3332       return false;
3333   }
3334   bool SeenV1 = false;
3335   bool SeenV2 = false;
3336   for (int i = NumZeros; i < NumElems; ++i) {
3337     int Val = isLeft ? (i - NumZeros) : i;
3338     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3339     if (Idx < 0)
3340       continue;
3341     if (Idx < NumElems)
3342       SeenV1 = true;
3343     else {
3344       Idx -= NumElems;
3345       SeenV2 = true;
3346     }
3347     if (Idx != Val)
3348       return false;
3349   }
3350   if (SeenV1 && SeenV2)
3351     return false;
3352
3353   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3354   ShAmt = NumZeros;
3355   return true;
3356 }
3357
3358
3359 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3360 ///
3361 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3362                                        unsigned NumNonZero, unsigned NumZero,
3363                                        SelectionDAG &DAG, TargetLowering &TLI) {
3364   if (NumNonZero > 8)
3365     return SDValue();
3366
3367   DebugLoc dl = Op.getDebugLoc();
3368   SDValue V(0, 0);
3369   bool First = true;
3370   for (unsigned i = 0; i < 16; ++i) {
3371     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3372     if (ThisIsNonZero && First) {
3373       if (NumZero)
3374         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3375       else
3376         V = DAG.getUNDEF(MVT::v8i16);
3377       First = false;
3378     }
3379
3380     if ((i & 1) != 0) {
3381       SDValue ThisElt(0, 0), LastElt(0, 0);
3382       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3383       if (LastIsNonZero) {
3384         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3385                               MVT::i16, Op.getOperand(i-1));
3386       }
3387       if (ThisIsNonZero) {
3388         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3389         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3390                               ThisElt, DAG.getConstant(8, MVT::i8));
3391         if (LastIsNonZero)
3392           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3393       } else
3394         ThisElt = LastElt;
3395
3396       if (ThisElt.getNode())
3397         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3398                         DAG.getIntPtrConstant(i/2));
3399     }
3400   }
3401
3402   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3403 }
3404
3405 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3406 ///
3407 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3408                                        unsigned NumNonZero, unsigned NumZero,
3409                                        SelectionDAG &DAG, TargetLowering &TLI) {
3410   if (NumNonZero > 4)
3411     return SDValue();
3412
3413   DebugLoc dl = Op.getDebugLoc();
3414   SDValue V(0, 0);
3415   bool First = true;
3416   for (unsigned i = 0; i < 8; ++i) {
3417     bool isNonZero = (NonZeros & (1 << i)) != 0;
3418     if (isNonZero) {
3419       if (First) {
3420         if (NumZero)
3421           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3422         else
3423           V = DAG.getUNDEF(MVT::v8i16);
3424         First = false;
3425       }
3426       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3427                       MVT::v8i16, V, Op.getOperand(i),
3428                       DAG.getIntPtrConstant(i));
3429     }
3430   }
3431
3432   return V;
3433 }
3434
3435 /// getVShift - Return a vector logical shift node.
3436 ///
3437 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3438                          unsigned NumBits, SelectionDAG &DAG,
3439                          const TargetLowering &TLI, DebugLoc dl) {
3440   bool isMMX = VT.getSizeInBits() == 64;
3441   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3442   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3443   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3444   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3445                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3446                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3447 }
3448
3449 SDValue
3450 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3451                                           SelectionDAG &DAG) {
3452
3453   // Check if the scalar load can be widened into a vector load. And if
3454   // the address is "base + cst" see if the cst can be "absorbed" into
3455   // the shuffle mask.
3456   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3457     SDValue Ptr = LD->getBasePtr();
3458     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3459       return SDValue();
3460     EVT PVT = LD->getValueType(0);
3461     if (PVT != MVT::i32 && PVT != MVT::f32)
3462       return SDValue();
3463
3464     int FI = -1;
3465     int64_t Offset = 0;
3466     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3467       FI = FINode->getIndex();
3468       Offset = 0;
3469     } else if (Ptr.getOpcode() == ISD::ADD &&
3470                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3471                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3472       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3473       Offset = Ptr.getConstantOperandVal(1);
3474       Ptr = Ptr.getOperand(0);
3475     } else {
3476       return SDValue();
3477     }
3478
3479     SDValue Chain = LD->getChain();
3480     // Make sure the stack object alignment is at least 16.
3481     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3482     if (DAG.InferPtrAlignment(Ptr) < 16) {
3483       if (MFI->isFixedObjectIndex(FI)) {
3484         // Can't change the alignment. FIXME: It's possible to compute
3485         // the exact stack offset and reference FI + adjust offset instead.
3486         // If someone *really* cares about this. That's the way to implement it.
3487         return SDValue();
3488       } else {
3489         MFI->setObjectAlignment(FI, 16);
3490       }
3491     }
3492
3493     // (Offset % 16) must be multiple of 4. Then address is then
3494     // Ptr + (Offset & ~15).
3495     if (Offset < 0)
3496       return SDValue();
3497     if ((Offset % 16) & 3)
3498       return SDValue();
3499     int64_t StartOffset = Offset & ~15;
3500     if (StartOffset)
3501       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3502                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3503
3504     int EltNo = (Offset - StartOffset) >> 2;
3505     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3506     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3507     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0);
3508     // Canonicalize it to a v4i32 shuffle.
3509     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3510     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3511                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3512                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3513   }
3514
3515   return SDValue();
3516 }
3517
3518 SDValue
3519 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3520   DebugLoc dl = Op.getDebugLoc();
3521   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3522   if (ISD::isBuildVectorAllZeros(Op.getNode())
3523       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3524     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3525     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3526     // eliminated on x86-32 hosts.
3527     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3528       return Op;
3529
3530     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3531       return getOnesVector(Op.getValueType(), DAG, dl);
3532     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3533   }
3534
3535   EVT VT = Op.getValueType();
3536   EVT ExtVT = VT.getVectorElementType();
3537   unsigned EVTBits = ExtVT.getSizeInBits();
3538
3539   unsigned NumElems = Op.getNumOperands();
3540   unsigned NumZero  = 0;
3541   unsigned NumNonZero = 0;
3542   unsigned NonZeros = 0;
3543   bool IsAllConstants = true;
3544   SmallSet<SDValue, 8> Values;
3545   for (unsigned i = 0; i < NumElems; ++i) {
3546     SDValue Elt = Op.getOperand(i);
3547     if (Elt.getOpcode() == ISD::UNDEF)
3548       continue;
3549     Values.insert(Elt);
3550     if (Elt.getOpcode() != ISD::Constant &&
3551         Elt.getOpcode() != ISD::ConstantFP)
3552       IsAllConstants = false;
3553     if (X86::isZeroNode(Elt))
3554       NumZero++;
3555     else {
3556       NonZeros |= (1 << i);
3557       NumNonZero++;
3558     }
3559   }
3560
3561   if (NumNonZero == 0) {
3562     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3563     return DAG.getUNDEF(VT);
3564   }
3565
3566   // Special case for single non-zero, non-undef, element.
3567   if (NumNonZero == 1) {
3568     unsigned Idx = CountTrailingZeros_32(NonZeros);
3569     SDValue Item = Op.getOperand(Idx);
3570
3571     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3572     // the value are obviously zero, truncate the value to i32 and do the
3573     // insertion that way.  Only do this if the value is non-constant or if the
3574     // value is a constant being inserted into element 0.  It is cheaper to do
3575     // a constant pool load than it is to do a movd + shuffle.
3576     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3577         (!IsAllConstants || Idx == 0)) {
3578       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3579         // Handle MMX and SSE both.
3580         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3581         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3582
3583         // Truncate the value (which may itself be a constant) to i32, and
3584         // convert it to a vector with movd (S2V+shuffle to zero extend).
3585         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3586         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3587         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3588                                            Subtarget->hasSSE2(), DAG);
3589
3590         // Now we have our 32-bit value zero extended in the low element of
3591         // a vector.  If Idx != 0, swizzle it into place.
3592         if (Idx != 0) {
3593           SmallVector<int, 4> Mask;
3594           Mask.push_back(Idx);
3595           for (unsigned i = 1; i != VecElts; ++i)
3596             Mask.push_back(i);
3597           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3598                                       DAG.getUNDEF(Item.getValueType()),
3599                                       &Mask[0]);
3600         }
3601         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3602       }
3603     }
3604
3605     // If we have a constant or non-constant insertion into the low element of
3606     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3607     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3608     // depending on what the source datatype is.
3609     if (Idx == 0) {
3610       if (NumZero == 0) {
3611         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3612       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3613           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3614         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3615         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3616         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3617                                            DAG);
3618       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3619         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3620         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3621         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3622         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3623                                            Subtarget->hasSSE2(), DAG);
3624         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3625       }
3626     }
3627
3628     // Is it a vector logical left shift?
3629     if (NumElems == 2 && Idx == 1 &&
3630         X86::isZeroNode(Op.getOperand(0)) &&
3631         !X86::isZeroNode(Op.getOperand(1))) {
3632       unsigned NumBits = VT.getSizeInBits();
3633       return getVShift(true, VT,
3634                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3635                                    VT, Op.getOperand(1)),
3636                        NumBits/2, DAG, *this, dl);
3637     }
3638
3639     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3640       return SDValue();
3641
3642     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3643     // is a non-constant being inserted into an element other than the low one,
3644     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3645     // movd/movss) to move this into the low element, then shuffle it into
3646     // place.
3647     if (EVTBits == 32) {
3648       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3649
3650       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3651       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3652                                          Subtarget->hasSSE2(), DAG);
3653       SmallVector<int, 8> MaskVec;
3654       for (unsigned i = 0; i < NumElems; i++)
3655         MaskVec.push_back(i == Idx ? 0 : 1);
3656       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3657     }
3658   }
3659
3660   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3661   if (Values.size() == 1) {
3662     if (EVTBits == 32) {
3663       // Instead of a shuffle like this:
3664       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3665       // Check if it's possible to issue this instead.
3666       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3667       unsigned Idx = CountTrailingZeros_32(NonZeros);
3668       SDValue Item = Op.getOperand(Idx);
3669       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3670         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3671     }
3672     return SDValue();
3673   }
3674
3675   // A vector full of immediates; various special cases are already
3676   // handled, so this is best done with a single constant-pool load.
3677   if (IsAllConstants)
3678     return SDValue();
3679
3680   // Let legalizer expand 2-wide build_vectors.
3681   if (EVTBits == 64) {
3682     if (NumNonZero == 1) {
3683       // One half is zero or undef.
3684       unsigned Idx = CountTrailingZeros_32(NonZeros);
3685       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3686                                  Op.getOperand(Idx));
3687       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3688                                          Subtarget->hasSSE2(), DAG);
3689     }
3690     return SDValue();
3691   }
3692
3693   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3694   if (EVTBits == 8 && NumElems == 16) {
3695     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3696                                         *this);
3697     if (V.getNode()) return V;
3698   }
3699
3700   if (EVTBits == 16 && NumElems == 8) {
3701     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3702                                         *this);
3703     if (V.getNode()) return V;
3704   }
3705
3706   // If element VT is == 32 bits, turn it into a number of shuffles.
3707   SmallVector<SDValue, 8> V;
3708   V.resize(NumElems);
3709   if (NumElems == 4 && NumZero > 0) {
3710     for (unsigned i = 0; i < 4; ++i) {
3711       bool isZero = !(NonZeros & (1 << i));
3712       if (isZero)
3713         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3714       else
3715         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3716     }
3717
3718     for (unsigned i = 0; i < 2; ++i) {
3719       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3720         default: break;
3721         case 0:
3722           V[i] = V[i*2];  // Must be a zero vector.
3723           break;
3724         case 1:
3725           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3726           break;
3727         case 2:
3728           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3729           break;
3730         case 3:
3731           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3732           break;
3733       }
3734     }
3735
3736     SmallVector<int, 8> MaskVec;
3737     bool Reverse = (NonZeros & 0x3) == 2;
3738     for (unsigned i = 0; i < 2; ++i)
3739       MaskVec.push_back(Reverse ? 1-i : i);
3740     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3741     for (unsigned i = 0; i < 2; ++i)
3742       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3743     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3744   }
3745
3746   if (Values.size() > 2) {
3747     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3748     // values to be inserted is equal to the number of elements, in which case
3749     // use the unpack code below in the hopes of matching the consecutive elts
3750     // load merge pattern for shuffles.
3751     // FIXME: We could probably just check that here directly.
3752     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3753         getSubtarget()->hasSSE41()) {
3754       V[0] = DAG.getUNDEF(VT);
3755       for (unsigned i = 0; i < NumElems; ++i)
3756         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3757           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3758                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3759       return V[0];
3760     }
3761     // Expand into a number of unpckl*.
3762     // e.g. for v4f32
3763     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3764     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3765     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3766     for (unsigned i = 0; i < NumElems; ++i)
3767       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3768     NumElems >>= 1;
3769     while (NumElems != 0) {
3770       for (unsigned i = 0; i < NumElems; ++i)
3771         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3772       NumElems >>= 1;
3773     }
3774     return V[0];
3775   }
3776
3777   return SDValue();
3778 }
3779
3780 SDValue
3781 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3782   // We support concatenate two MMX registers and place them in a MMX
3783   // register.  This is better than doing a stack convert.
3784   DebugLoc dl = Op.getDebugLoc();
3785   EVT ResVT = Op.getValueType();
3786   assert(Op.getNumOperands() == 2);
3787   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3788          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
3789   int Mask[2];
3790   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
3791   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3792   InVec = Op.getOperand(1);
3793   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3794     unsigned NumElts = ResVT.getVectorNumElements();
3795     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3796     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
3797                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
3798   } else {
3799     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
3800     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3801     Mask[0] = 0; Mask[1] = 2;
3802     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
3803   }
3804   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3805 }
3806
3807 // v8i16 shuffles - Prefer shuffles in the following order:
3808 // 1. [all]   pshuflw, pshufhw, optional move
3809 // 2. [ssse3] 1 x pshufb
3810 // 3. [ssse3] 2 x pshufb + 1 x por
3811 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3812 static
3813 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3814                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3815   SDValue V1 = SVOp->getOperand(0);
3816   SDValue V2 = SVOp->getOperand(1);
3817   DebugLoc dl = SVOp->getDebugLoc();
3818   SmallVector<int, 8> MaskVals;
3819
3820   // Determine if more than 1 of the words in each of the low and high quadwords
3821   // of the result come from the same quadword of one of the two inputs.  Undef
3822   // mask values count as coming from any quadword, for better codegen.
3823   SmallVector<unsigned, 4> LoQuad(4);
3824   SmallVector<unsigned, 4> HiQuad(4);
3825   BitVector InputQuads(4);
3826   for (unsigned i = 0; i < 8; ++i) {
3827     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3828     int EltIdx = SVOp->getMaskElt(i);
3829     MaskVals.push_back(EltIdx);
3830     if (EltIdx < 0) {
3831       ++Quad[0];
3832       ++Quad[1];
3833       ++Quad[2];
3834       ++Quad[3];
3835       continue;
3836     }
3837     ++Quad[EltIdx / 4];
3838     InputQuads.set(EltIdx / 4);
3839   }
3840
3841   int BestLoQuad = -1;
3842   unsigned MaxQuad = 1;
3843   for (unsigned i = 0; i < 4; ++i) {
3844     if (LoQuad[i] > MaxQuad) {
3845       BestLoQuad = i;
3846       MaxQuad = LoQuad[i];
3847     }
3848   }
3849
3850   int BestHiQuad = -1;
3851   MaxQuad = 1;
3852   for (unsigned i = 0; i < 4; ++i) {
3853     if (HiQuad[i] > MaxQuad) {
3854       BestHiQuad = i;
3855       MaxQuad = HiQuad[i];
3856     }
3857   }
3858
3859   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3860   // of the two input vectors, shuffle them into one input vector so only a
3861   // single pshufb instruction is necessary. If There are more than 2 input
3862   // quads, disable the next transformation since it does not help SSSE3.
3863   bool V1Used = InputQuads[0] || InputQuads[1];
3864   bool V2Used = InputQuads[2] || InputQuads[3];
3865   if (TLI.getSubtarget()->hasSSSE3()) {
3866     if (InputQuads.count() == 2 && V1Used && V2Used) {
3867       BestLoQuad = InputQuads.find_first();
3868       BestHiQuad = InputQuads.find_next(BestLoQuad);
3869     }
3870     if (InputQuads.count() > 2) {
3871       BestLoQuad = -1;
3872       BestHiQuad = -1;
3873     }
3874   }
3875
3876   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3877   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3878   // words from all 4 input quadwords.
3879   SDValue NewV;
3880   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3881     SmallVector<int, 8> MaskV;
3882     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3883     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3884     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3885                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3886                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3887     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3888
3889     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3890     // source words for the shuffle, to aid later transformations.
3891     bool AllWordsInNewV = true;
3892     bool InOrder[2] = { true, true };
3893     for (unsigned i = 0; i != 8; ++i) {
3894       int idx = MaskVals[i];
3895       if (idx != (int)i)
3896         InOrder[i/4] = false;
3897       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3898         continue;
3899       AllWordsInNewV = false;
3900       break;
3901     }
3902
3903     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3904     if (AllWordsInNewV) {
3905       for (int i = 0; i != 8; ++i) {
3906         int idx = MaskVals[i];
3907         if (idx < 0)
3908           continue;
3909         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3910         if ((idx != i) && idx < 4)
3911           pshufhw = false;
3912         if ((idx != i) && idx > 3)
3913           pshuflw = false;
3914       }
3915       V1 = NewV;
3916       V2Used = false;
3917       BestLoQuad = 0;
3918       BestHiQuad = 1;
3919     }
3920
3921     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3922     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3923     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3924       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3925                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3926     }
3927   }
3928
3929   // If we have SSSE3, and all words of the result are from 1 input vector,
3930   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3931   // is present, fall back to case 4.
3932   if (TLI.getSubtarget()->hasSSSE3()) {
3933     SmallVector<SDValue,16> pshufbMask;
3934
3935     // If we have elements from both input vectors, set the high bit of the
3936     // shuffle mask element to zero out elements that come from V2 in the V1
3937     // mask, and elements that come from V1 in the V2 mask, so that the two
3938     // results can be OR'd together.
3939     bool TwoInputs = V1Used && V2Used;
3940     for (unsigned i = 0; i != 8; ++i) {
3941       int EltIdx = MaskVals[i] * 2;
3942       if (TwoInputs && (EltIdx >= 16)) {
3943         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3944         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3945         continue;
3946       }
3947       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3948       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3949     }
3950     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3951     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3952                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3953                                  MVT::v16i8, &pshufbMask[0], 16));
3954     if (!TwoInputs)
3955       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3956
3957     // Calculate the shuffle mask for the second input, shuffle it, and
3958     // OR it with the first shuffled input.
3959     pshufbMask.clear();
3960     for (unsigned i = 0; i != 8; ++i) {
3961       int EltIdx = MaskVals[i] * 2;
3962       if (EltIdx < 16) {
3963         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3964         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3965         continue;
3966       }
3967       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3968       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3969     }
3970     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3971     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3972                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3973                                  MVT::v16i8, &pshufbMask[0], 16));
3974     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3975     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3976   }
3977
3978   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3979   // and update MaskVals with new element order.
3980   BitVector InOrder(8);
3981   if (BestLoQuad >= 0) {
3982     SmallVector<int, 8> MaskV;
3983     for (int i = 0; i != 4; ++i) {
3984       int idx = MaskVals[i];
3985       if (idx < 0) {
3986         MaskV.push_back(-1);
3987         InOrder.set(i);
3988       } else if ((idx / 4) == BestLoQuad) {
3989         MaskV.push_back(idx & 3);
3990         InOrder.set(i);
3991       } else {
3992         MaskV.push_back(-1);
3993       }
3994     }
3995     for (unsigned i = 4; i != 8; ++i)
3996       MaskV.push_back(i);
3997     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3998                                 &MaskV[0]);
3999   }
4000
4001   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4002   // and update MaskVals with the new element order.
4003   if (BestHiQuad >= 0) {
4004     SmallVector<int, 8> MaskV;
4005     for (unsigned i = 0; i != 4; ++i)
4006       MaskV.push_back(i);
4007     for (unsigned i = 4; i != 8; ++i) {
4008       int idx = MaskVals[i];
4009       if (idx < 0) {
4010         MaskV.push_back(-1);
4011         InOrder.set(i);
4012       } else if ((idx / 4) == BestHiQuad) {
4013         MaskV.push_back((idx & 3) + 4);
4014         InOrder.set(i);
4015       } else {
4016         MaskV.push_back(-1);
4017       }
4018     }
4019     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4020                                 &MaskV[0]);
4021   }
4022
4023   // In case BestHi & BestLo were both -1, which means each quadword has a word
4024   // from each of the four input quadwords, calculate the InOrder bitvector now
4025   // before falling through to the insert/extract cleanup.
4026   if (BestLoQuad == -1 && BestHiQuad == -1) {
4027     NewV = V1;
4028     for (int i = 0; i != 8; ++i)
4029       if (MaskVals[i] < 0 || MaskVals[i] == i)
4030         InOrder.set(i);
4031   }
4032
4033   // The other elements are put in the right place using pextrw and pinsrw.
4034   for (unsigned i = 0; i != 8; ++i) {
4035     if (InOrder[i])
4036       continue;
4037     int EltIdx = MaskVals[i];
4038     if (EltIdx < 0)
4039       continue;
4040     SDValue ExtOp = (EltIdx < 8)
4041     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4042                   DAG.getIntPtrConstant(EltIdx))
4043     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4044                   DAG.getIntPtrConstant(EltIdx - 8));
4045     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4046                        DAG.getIntPtrConstant(i));
4047   }
4048   return NewV;
4049 }
4050
4051 // v16i8 shuffles - Prefer shuffles in the following order:
4052 // 1. [ssse3] 1 x pshufb
4053 // 2. [ssse3] 2 x pshufb + 1 x por
4054 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4055 static
4056 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4057                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
4058   SDValue V1 = SVOp->getOperand(0);
4059   SDValue V2 = SVOp->getOperand(1);
4060   DebugLoc dl = SVOp->getDebugLoc();
4061   SmallVector<int, 16> MaskVals;
4062   SVOp->getMask(MaskVals);
4063
4064   // If we have SSSE3, case 1 is generated when all result bytes come from
4065   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4066   // present, fall back to case 3.
4067   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4068   bool V1Only = true;
4069   bool V2Only = true;
4070   for (unsigned i = 0; i < 16; ++i) {
4071     int EltIdx = MaskVals[i];
4072     if (EltIdx < 0)
4073       continue;
4074     if (EltIdx < 16)
4075       V2Only = false;
4076     else
4077       V1Only = false;
4078   }
4079
4080   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4081   if (TLI.getSubtarget()->hasSSSE3()) {
4082     SmallVector<SDValue,16> pshufbMask;
4083
4084     // If all result elements are from one input vector, then only translate
4085     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4086     //
4087     // Otherwise, we have elements from both input vectors, and must zero out
4088     // elements that come from V2 in the first mask, and V1 in the second mask
4089     // so that we can OR them together.
4090     bool TwoInputs = !(V1Only || V2Only);
4091     for (unsigned i = 0; i != 16; ++i) {
4092       int EltIdx = MaskVals[i];
4093       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4094         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4095         continue;
4096       }
4097       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4098     }
4099     // If all the elements are from V2, assign it to V1 and return after
4100     // building the first pshufb.
4101     if (V2Only)
4102       V1 = V2;
4103     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4104                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4105                                  MVT::v16i8, &pshufbMask[0], 16));
4106     if (!TwoInputs)
4107       return V1;
4108
4109     // Calculate the shuffle mask for the second input, shuffle it, and
4110     // OR it with the first shuffled input.
4111     pshufbMask.clear();
4112     for (unsigned i = 0; i != 16; ++i) {
4113       int EltIdx = MaskVals[i];
4114       if (EltIdx < 16) {
4115         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4116         continue;
4117       }
4118       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4119     }
4120     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4121                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4122                                  MVT::v16i8, &pshufbMask[0], 16));
4123     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4124   }
4125
4126   // No SSSE3 - Calculate in place words and then fix all out of place words
4127   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4128   // the 16 different words that comprise the two doublequadword input vectors.
4129   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4130   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4131   SDValue NewV = V2Only ? V2 : V1;
4132   for (int i = 0; i != 8; ++i) {
4133     int Elt0 = MaskVals[i*2];
4134     int Elt1 = MaskVals[i*2+1];
4135
4136     // This word of the result is all undef, skip it.
4137     if (Elt0 < 0 && Elt1 < 0)
4138       continue;
4139
4140     // This word of the result is already in the correct place, skip it.
4141     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4142       continue;
4143     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4144       continue;
4145
4146     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4147     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4148     SDValue InsElt;
4149
4150     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4151     // using a single extract together, load it and store it.
4152     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4153       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4154                            DAG.getIntPtrConstant(Elt1 / 2));
4155       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4156                         DAG.getIntPtrConstant(i));
4157       continue;
4158     }
4159
4160     // If Elt1 is defined, extract it from the appropriate source.  If the
4161     // source byte is not also odd, shift the extracted word left 8 bits
4162     // otherwise clear the bottom 8 bits if we need to do an or.
4163     if (Elt1 >= 0) {
4164       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4165                            DAG.getIntPtrConstant(Elt1 / 2));
4166       if ((Elt1 & 1) == 0)
4167         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4168                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4169       else if (Elt0 >= 0)
4170         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4171                              DAG.getConstant(0xFF00, MVT::i16));
4172     }
4173     // If Elt0 is defined, extract it from the appropriate source.  If the
4174     // source byte is not also even, shift the extracted word right 8 bits. If
4175     // Elt1 was also defined, OR the extracted values together before
4176     // inserting them in the result.
4177     if (Elt0 >= 0) {
4178       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4179                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4180       if ((Elt0 & 1) != 0)
4181         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4182                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4183       else if (Elt1 >= 0)
4184         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4185                              DAG.getConstant(0x00FF, MVT::i16));
4186       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4187                          : InsElt0;
4188     }
4189     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4190                        DAG.getIntPtrConstant(i));
4191   }
4192   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4193 }
4194
4195 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4196 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4197 /// done when every pair / quad of shuffle mask elements point to elements in
4198 /// the right sequence. e.g.
4199 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4200 static
4201 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4202                                  SelectionDAG &DAG,
4203                                  TargetLowering &TLI, DebugLoc dl) {
4204   EVT VT = SVOp->getValueType(0);
4205   SDValue V1 = SVOp->getOperand(0);
4206   SDValue V2 = SVOp->getOperand(1);
4207   unsigned NumElems = VT.getVectorNumElements();
4208   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4209   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4210   EVT MaskEltVT = MaskVT.getVectorElementType();
4211   EVT NewVT = MaskVT;
4212   switch (VT.getSimpleVT().SimpleTy) {
4213   default: assert(false && "Unexpected!");
4214   case MVT::v4f32: NewVT = MVT::v2f64; break;
4215   case MVT::v4i32: NewVT = MVT::v2i64; break;
4216   case MVT::v8i16: NewVT = MVT::v4i32; break;
4217   case MVT::v16i8: NewVT = MVT::v4i32; break;
4218   }
4219
4220   if (NewWidth == 2) {
4221     if (VT.isInteger())
4222       NewVT = MVT::v2i64;
4223     else
4224       NewVT = MVT::v2f64;
4225   }
4226   int Scale = NumElems / NewWidth;
4227   SmallVector<int, 8> MaskVec;
4228   for (unsigned i = 0; i < NumElems; i += Scale) {
4229     int StartIdx = -1;
4230     for (int j = 0; j < Scale; ++j) {
4231       int EltIdx = SVOp->getMaskElt(i+j);
4232       if (EltIdx < 0)
4233         continue;
4234       if (StartIdx == -1)
4235         StartIdx = EltIdx - (EltIdx % Scale);
4236       if (EltIdx != StartIdx + j)
4237         return SDValue();
4238     }
4239     if (StartIdx == -1)
4240       MaskVec.push_back(-1);
4241     else
4242       MaskVec.push_back(StartIdx / Scale);
4243   }
4244
4245   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4246   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4247   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4248 }
4249
4250 /// getVZextMovL - Return a zero-extending vector move low node.
4251 ///
4252 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4253                             SDValue SrcOp, SelectionDAG &DAG,
4254                             const X86Subtarget *Subtarget, DebugLoc dl) {
4255   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4256     LoadSDNode *LD = NULL;
4257     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4258       LD = dyn_cast<LoadSDNode>(SrcOp);
4259     if (!LD) {
4260       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4261       // instead.
4262       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4263       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4264           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4265           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4266           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4267         // PR2108
4268         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4269         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4270                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4271                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4272                                                    OpVT,
4273                                                    SrcOp.getOperand(0)
4274                                                           .getOperand(0))));
4275       }
4276     }
4277   }
4278
4279   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4280                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4281                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4282                                              OpVT, SrcOp)));
4283 }
4284
4285 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4286 /// shuffles.
4287 static SDValue
4288 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4289   SDValue V1 = SVOp->getOperand(0);
4290   SDValue V2 = SVOp->getOperand(1);
4291   DebugLoc dl = SVOp->getDebugLoc();
4292   EVT VT = SVOp->getValueType(0);
4293
4294   SmallVector<std::pair<int, int>, 8> Locs;
4295   Locs.resize(4);
4296   SmallVector<int, 8> Mask1(4U, -1);
4297   SmallVector<int, 8> PermMask;
4298   SVOp->getMask(PermMask);
4299
4300   unsigned NumHi = 0;
4301   unsigned NumLo = 0;
4302   for (unsigned i = 0; i != 4; ++i) {
4303     int Idx = PermMask[i];
4304     if (Idx < 0) {
4305       Locs[i] = std::make_pair(-1, -1);
4306     } else {
4307       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4308       if (Idx < 4) {
4309         Locs[i] = std::make_pair(0, NumLo);
4310         Mask1[NumLo] = Idx;
4311         NumLo++;
4312       } else {
4313         Locs[i] = std::make_pair(1, NumHi);
4314         if (2+NumHi < 4)
4315           Mask1[2+NumHi] = Idx;
4316         NumHi++;
4317       }
4318     }
4319   }
4320
4321   if (NumLo <= 2 && NumHi <= 2) {
4322     // If no more than two elements come from either vector. This can be
4323     // implemented with two shuffles. First shuffle gather the elements.
4324     // The second shuffle, which takes the first shuffle as both of its
4325     // vector operands, put the elements into the right order.
4326     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4327
4328     SmallVector<int, 8> Mask2(4U, -1);
4329
4330     for (unsigned i = 0; i != 4; ++i) {
4331       if (Locs[i].first == -1)
4332         continue;
4333       else {
4334         unsigned Idx = (i < 2) ? 0 : 4;
4335         Idx += Locs[i].first * 2 + Locs[i].second;
4336         Mask2[i] = Idx;
4337       }
4338     }
4339
4340     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4341   } else if (NumLo == 3 || NumHi == 3) {
4342     // Otherwise, we must have three elements from one vector, call it X, and
4343     // one element from the other, call it Y.  First, use a shufps to build an
4344     // intermediate vector with the one element from Y and the element from X
4345     // that will be in the same half in the final destination (the indexes don't
4346     // matter). Then, use a shufps to build the final vector, taking the half
4347     // containing the element from Y from the intermediate, and the other half
4348     // from X.
4349     if (NumHi == 3) {
4350       // Normalize it so the 3 elements come from V1.
4351       CommuteVectorShuffleMask(PermMask, VT);
4352       std::swap(V1, V2);
4353     }
4354
4355     // Find the element from V2.
4356     unsigned HiIndex;
4357     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4358       int Val = PermMask[HiIndex];
4359       if (Val < 0)
4360         continue;
4361       if (Val >= 4)
4362         break;
4363     }
4364
4365     Mask1[0] = PermMask[HiIndex];
4366     Mask1[1] = -1;
4367     Mask1[2] = PermMask[HiIndex^1];
4368     Mask1[3] = -1;
4369     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4370
4371     if (HiIndex >= 2) {
4372       Mask1[0] = PermMask[0];
4373       Mask1[1] = PermMask[1];
4374       Mask1[2] = HiIndex & 1 ? 6 : 4;
4375       Mask1[3] = HiIndex & 1 ? 4 : 6;
4376       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4377     } else {
4378       Mask1[0] = HiIndex & 1 ? 2 : 0;
4379       Mask1[1] = HiIndex & 1 ? 0 : 2;
4380       Mask1[2] = PermMask[2];
4381       Mask1[3] = PermMask[3];
4382       if (Mask1[2] >= 0)
4383         Mask1[2] += 4;
4384       if (Mask1[3] >= 0)
4385         Mask1[3] += 4;
4386       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4387     }
4388   }
4389
4390   // Break it into (shuffle shuffle_hi, shuffle_lo).
4391   Locs.clear();
4392   SmallVector<int,8> LoMask(4U, -1);
4393   SmallVector<int,8> HiMask(4U, -1);
4394
4395   SmallVector<int,8> *MaskPtr = &LoMask;
4396   unsigned MaskIdx = 0;
4397   unsigned LoIdx = 0;
4398   unsigned HiIdx = 2;
4399   for (unsigned i = 0; i != 4; ++i) {
4400     if (i == 2) {
4401       MaskPtr = &HiMask;
4402       MaskIdx = 1;
4403       LoIdx = 0;
4404       HiIdx = 2;
4405     }
4406     int Idx = PermMask[i];
4407     if (Idx < 0) {
4408       Locs[i] = std::make_pair(-1, -1);
4409     } else if (Idx < 4) {
4410       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4411       (*MaskPtr)[LoIdx] = Idx;
4412       LoIdx++;
4413     } else {
4414       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4415       (*MaskPtr)[HiIdx] = Idx;
4416       HiIdx++;
4417     }
4418   }
4419
4420   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4421   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4422   SmallVector<int, 8> MaskOps;
4423   for (unsigned i = 0; i != 4; ++i) {
4424     if (Locs[i].first == -1) {
4425       MaskOps.push_back(-1);
4426     } else {
4427       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4428       MaskOps.push_back(Idx);
4429     }
4430   }
4431   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4432 }
4433
4434 SDValue
4435 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4436   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4437   SDValue V1 = Op.getOperand(0);
4438   SDValue V2 = Op.getOperand(1);
4439   EVT VT = Op.getValueType();
4440   DebugLoc dl = Op.getDebugLoc();
4441   unsigned NumElems = VT.getVectorNumElements();
4442   bool isMMX = VT.getSizeInBits() == 64;
4443   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4444   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4445   bool V1IsSplat = false;
4446   bool V2IsSplat = false;
4447
4448   if (isZeroShuffle(SVOp))
4449     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4450
4451   // Promote splats to v4f32.
4452   if (SVOp->isSplat()) {
4453     if (isMMX || NumElems < 4)
4454       return Op;
4455     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4456   }
4457
4458   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4459   // do it!
4460   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4461     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4462     if (NewOp.getNode())
4463       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4464                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4465   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4466     // FIXME: Figure out a cleaner way to do this.
4467     // Try to make use of movq to zero out the top part.
4468     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4469       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4470       if (NewOp.getNode()) {
4471         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4472           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4473                               DAG, Subtarget, dl);
4474       }
4475     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4476       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4477       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4478         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4479                             DAG, Subtarget, dl);
4480     }
4481   }
4482
4483   if (X86::isPSHUFDMask(SVOp))
4484     return Op;
4485
4486   // Check if this can be converted into a logical shift.
4487   bool isLeft = false;
4488   unsigned ShAmt = 0;
4489   SDValue ShVal;
4490   bool isShift = getSubtarget()->hasSSE2() &&
4491     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4492   if (isShift && ShVal.hasOneUse()) {
4493     // If the shifted value has multiple uses, it may be cheaper to use
4494     // v_set0 + movlhps or movhlps, etc.
4495     EVT EltVT = VT.getVectorElementType();
4496     ShAmt *= EltVT.getSizeInBits();
4497     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4498   }
4499
4500   if (X86::isMOVLMask(SVOp)) {
4501     if (V1IsUndef)
4502       return V2;
4503     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4504       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4505     if (!isMMX)
4506       return Op;
4507   }
4508
4509   // FIXME: fold these into legal mask.
4510   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4511                  X86::isMOVSLDUPMask(SVOp) ||
4512                  X86::isMOVHLPSMask(SVOp) ||
4513                  X86::isMOVLHPSMask(SVOp) ||
4514                  X86::isMOVLPMask(SVOp)))
4515     return Op;
4516
4517   if (ShouldXformToMOVHLPS(SVOp) ||
4518       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4519     return CommuteVectorShuffle(SVOp, DAG);
4520
4521   if (isShift) {
4522     // No better options. Use a vshl / vsrl.
4523     EVT EltVT = VT.getVectorElementType();
4524     ShAmt *= EltVT.getSizeInBits();
4525     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4526   }
4527
4528   bool Commuted = false;
4529   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4530   // 1,1,1,1 -> v8i16 though.
4531   V1IsSplat = isSplatVector(V1.getNode());
4532   V2IsSplat = isSplatVector(V2.getNode());
4533
4534   // Canonicalize the splat or undef, if present, to be on the RHS.
4535   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4536     Op = CommuteVectorShuffle(SVOp, DAG);
4537     SVOp = cast<ShuffleVectorSDNode>(Op);
4538     V1 = SVOp->getOperand(0);
4539     V2 = SVOp->getOperand(1);
4540     std::swap(V1IsSplat, V2IsSplat);
4541     std::swap(V1IsUndef, V2IsUndef);
4542     Commuted = true;
4543   }
4544
4545   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4546     // Shuffling low element of v1 into undef, just return v1.
4547     if (V2IsUndef)
4548       return V1;
4549     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4550     // the instruction selector will not match, so get a canonical MOVL with
4551     // swapped operands to undo the commute.
4552     return getMOVL(DAG, dl, VT, V2, V1);
4553   }
4554
4555   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4556       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4557       X86::isUNPCKLMask(SVOp) ||
4558       X86::isUNPCKHMask(SVOp))
4559     return Op;
4560
4561   if (V2IsSplat) {
4562     // Normalize mask so all entries that point to V2 points to its first
4563     // element then try to match unpck{h|l} again. If match, return a
4564     // new vector_shuffle with the corrected mask.
4565     SDValue NewMask = NormalizeMask(SVOp, DAG);
4566     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4567     if (NSVOp != SVOp) {
4568       if (X86::isUNPCKLMask(NSVOp, true)) {
4569         return NewMask;
4570       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4571         return NewMask;
4572       }
4573     }
4574   }
4575
4576   if (Commuted) {
4577     // Commute is back and try unpck* again.
4578     // FIXME: this seems wrong.
4579     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4580     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4581     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4582         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4583         X86::isUNPCKLMask(NewSVOp) ||
4584         X86::isUNPCKHMask(NewSVOp))
4585       return NewOp;
4586   }
4587
4588   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4589
4590   // Normalize the node to match x86 shuffle ops if needed
4591   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4592     return CommuteVectorShuffle(SVOp, DAG);
4593
4594   // Check for legal shuffle and return?
4595   SmallVector<int, 16> PermMask;
4596   SVOp->getMask(PermMask);
4597   if (isShuffleMaskLegal(PermMask, VT))
4598     return Op;
4599
4600   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4601   if (VT == MVT::v8i16) {
4602     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4603     if (NewOp.getNode())
4604       return NewOp;
4605   }
4606
4607   if (VT == MVT::v16i8) {
4608     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4609     if (NewOp.getNode())
4610       return NewOp;
4611   }
4612
4613   // Handle all 4 wide cases with a number of shuffles except for MMX.
4614   if (NumElems == 4 && !isMMX)
4615     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4616
4617   return SDValue();
4618 }
4619
4620 SDValue
4621 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4622                                                 SelectionDAG &DAG) {
4623   EVT VT = Op.getValueType();
4624   DebugLoc dl = Op.getDebugLoc();
4625   if (VT.getSizeInBits() == 8) {
4626     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4627                                     Op.getOperand(0), Op.getOperand(1));
4628     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4629                                     DAG.getValueType(VT));
4630     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4631   } else if (VT.getSizeInBits() == 16) {
4632     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4633     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4634     if (Idx == 0)
4635       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4636                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4637                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4638                                                  MVT::v4i32,
4639                                                  Op.getOperand(0)),
4640                                      Op.getOperand(1)));
4641     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4642                                     Op.getOperand(0), Op.getOperand(1));
4643     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4644                                     DAG.getValueType(VT));
4645     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4646   } else if (VT == MVT::f32) {
4647     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4648     // the result back to FR32 register. It's only worth matching if the
4649     // result has a single use which is a store or a bitcast to i32.  And in
4650     // the case of a store, it's not worth it if the index is a constant 0,
4651     // because a MOVSSmr can be used instead, which is smaller and faster.
4652     if (!Op.hasOneUse())
4653       return SDValue();
4654     SDNode *User = *Op.getNode()->use_begin();
4655     if ((User->getOpcode() != ISD::STORE ||
4656          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4657           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4658         (User->getOpcode() != ISD::BIT_CONVERT ||
4659          User->getValueType(0) != MVT::i32))
4660       return SDValue();
4661     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4662                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4663                                               Op.getOperand(0)),
4664                                               Op.getOperand(1));
4665     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4666   } else if (VT == MVT::i32) {
4667     // ExtractPS works with constant index.
4668     if (isa<ConstantSDNode>(Op.getOperand(1)))
4669       return Op;
4670   }
4671   return SDValue();
4672 }
4673
4674
4675 SDValue
4676 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4677   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4678     return SDValue();
4679
4680   if (Subtarget->hasSSE41()) {
4681     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4682     if (Res.getNode())
4683       return Res;
4684   }
4685
4686   EVT VT = Op.getValueType();
4687   DebugLoc dl = Op.getDebugLoc();
4688   // TODO: handle v16i8.
4689   if (VT.getSizeInBits() == 16) {
4690     SDValue Vec = Op.getOperand(0);
4691     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4692     if (Idx == 0)
4693       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4694                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4695                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4696                                                  MVT::v4i32, Vec),
4697                                      Op.getOperand(1)));
4698     // Transform it so it match pextrw which produces a 32-bit result.
4699     EVT EltVT = MVT::i32;
4700     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4701                                     Op.getOperand(0), Op.getOperand(1));
4702     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4703                                     DAG.getValueType(VT));
4704     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4705   } else if (VT.getSizeInBits() == 32) {
4706     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4707     if (Idx == 0)
4708       return Op;
4709
4710     // SHUFPS the element to the lowest double word, then movss.
4711     int Mask[4] = { Idx, -1, -1, -1 };
4712     EVT VVT = Op.getOperand(0).getValueType();
4713     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4714                                        DAG.getUNDEF(VVT), Mask);
4715     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4716                        DAG.getIntPtrConstant(0));
4717   } else if (VT.getSizeInBits() == 64) {
4718     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4719     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4720     //        to match extract_elt for f64.
4721     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4722     if (Idx == 0)
4723       return Op;
4724
4725     // UNPCKHPD the element to the lowest double word, then movsd.
4726     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4727     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4728     int Mask[2] = { 1, -1 };
4729     EVT VVT = Op.getOperand(0).getValueType();
4730     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4731                                        DAG.getUNDEF(VVT), Mask);
4732     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4733                        DAG.getIntPtrConstant(0));
4734   }
4735
4736   return SDValue();
4737 }
4738
4739 SDValue
4740 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4741   EVT VT = Op.getValueType();
4742   EVT EltVT = VT.getVectorElementType();
4743   DebugLoc dl = Op.getDebugLoc();
4744
4745   SDValue N0 = Op.getOperand(0);
4746   SDValue N1 = Op.getOperand(1);
4747   SDValue N2 = Op.getOperand(2);
4748
4749   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4750       isa<ConstantSDNode>(N2)) {
4751     unsigned Opc = (EltVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4752                                                 : X86ISD::PINSRW;
4753     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4754     // argument.
4755     if (N1.getValueType() != MVT::i32)
4756       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4757     if (N2.getValueType() != MVT::i32)
4758       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4759     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4760   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4761     // Bits [7:6] of the constant are the source select.  This will always be
4762     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4763     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4764     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4765     // Bits [5:4] of the constant are the destination select.  This is the
4766     //  value of the incoming immediate.
4767     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4768     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4769     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4770     // Create this as a scalar to vector..
4771     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4772     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4773   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4774     // PINSR* works with constant index.
4775     return Op;
4776   }
4777   return SDValue();
4778 }
4779
4780 SDValue
4781 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4782   EVT VT = Op.getValueType();
4783   EVT EltVT = VT.getVectorElementType();
4784
4785   if (Subtarget->hasSSE41())
4786     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4787
4788   if (EltVT == MVT::i8)
4789     return SDValue();
4790
4791   DebugLoc dl = Op.getDebugLoc();
4792   SDValue N0 = Op.getOperand(0);
4793   SDValue N1 = Op.getOperand(1);
4794   SDValue N2 = Op.getOperand(2);
4795
4796   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4797     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4798     // as its second argument.
4799     if (N1.getValueType() != MVT::i32)
4800       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4801     if (N2.getValueType() != MVT::i32)
4802       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4803     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4804   }
4805   return SDValue();
4806 }
4807
4808 SDValue
4809 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4810   DebugLoc dl = Op.getDebugLoc();
4811   if (Op.getValueType() == MVT::v2f32)
4812     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4813                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4814                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4815                                                Op.getOperand(0))));
4816
4817   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4818     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4819
4820   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4821   EVT VT = MVT::v2i32;
4822   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4823   default: break;
4824   case MVT::v16i8:
4825   case MVT::v8i16:
4826     VT = MVT::v4i32;
4827     break;
4828   }
4829   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4830                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4831 }
4832
4833 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4834 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4835 // one of the above mentioned nodes. It has to be wrapped because otherwise
4836 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4837 // be used to form addressing mode. These wrapped nodes will be selected
4838 // into MOV32ri.
4839 SDValue
4840 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4841   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4842
4843   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4844   // global base reg.
4845   unsigned char OpFlag = 0;
4846   unsigned WrapperKind = X86ISD::Wrapper;
4847   CodeModel::Model M = getTargetMachine().getCodeModel();
4848
4849   if (Subtarget->isPICStyleRIPRel() &&
4850       (M == CodeModel::Small || M == CodeModel::Kernel))
4851     WrapperKind = X86ISD::WrapperRIP;
4852   else if (Subtarget->isPICStyleGOT())
4853     OpFlag = X86II::MO_GOTOFF;
4854   else if (Subtarget->isPICStyleStubPIC())
4855     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4856
4857   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4858                                              CP->getAlignment(),
4859                                              CP->getOffset(), OpFlag);
4860   DebugLoc DL = CP->getDebugLoc();
4861   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4862   // With PIC, the address is actually $g + Offset.
4863   if (OpFlag) {
4864     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4865                          DAG.getNode(X86ISD::GlobalBaseReg,
4866                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4867                          Result);
4868   }
4869
4870   return Result;
4871 }
4872
4873 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4874   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4875
4876   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4877   // global base reg.
4878   unsigned char OpFlag = 0;
4879   unsigned WrapperKind = X86ISD::Wrapper;
4880   CodeModel::Model M = getTargetMachine().getCodeModel();
4881
4882   if (Subtarget->isPICStyleRIPRel() &&
4883       (M == CodeModel::Small || M == CodeModel::Kernel))
4884     WrapperKind = X86ISD::WrapperRIP;
4885   else if (Subtarget->isPICStyleGOT())
4886     OpFlag = X86II::MO_GOTOFF;
4887   else if (Subtarget->isPICStyleStubPIC())
4888     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4889
4890   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4891                                           OpFlag);
4892   DebugLoc DL = JT->getDebugLoc();
4893   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4894
4895   // With PIC, the address is actually $g + Offset.
4896   if (OpFlag) {
4897     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4898                          DAG.getNode(X86ISD::GlobalBaseReg,
4899                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4900                          Result);
4901   }
4902
4903   return Result;
4904 }
4905
4906 SDValue
4907 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4908   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4909
4910   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4911   // global base reg.
4912   unsigned char OpFlag = 0;
4913   unsigned WrapperKind = X86ISD::Wrapper;
4914   CodeModel::Model M = getTargetMachine().getCodeModel();
4915
4916   if (Subtarget->isPICStyleRIPRel() &&
4917       (M == CodeModel::Small || M == CodeModel::Kernel))
4918     WrapperKind = X86ISD::WrapperRIP;
4919   else if (Subtarget->isPICStyleGOT())
4920     OpFlag = X86II::MO_GOTOFF;
4921   else if (Subtarget->isPICStyleStubPIC())
4922     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4923
4924   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4925
4926   DebugLoc DL = Op.getDebugLoc();
4927   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4928
4929
4930   // With PIC, the address is actually $g + Offset.
4931   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4932       !Subtarget->is64Bit()) {
4933     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4934                          DAG.getNode(X86ISD::GlobalBaseReg,
4935                                      DebugLoc::getUnknownLoc(),
4936                                      getPointerTy()),
4937                          Result);
4938   }
4939
4940   return Result;
4941 }
4942
4943 SDValue
4944 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
4945   // Create the TargetBlockAddressAddress node.
4946   unsigned char OpFlags =
4947     Subtarget->ClassifyBlockAddressReference();
4948   CodeModel::Model M = getTargetMachine().getCodeModel();
4949   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
4950   DebugLoc dl = Op.getDebugLoc();
4951   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
4952                                        /*isTarget=*/true, OpFlags);
4953
4954   if (Subtarget->isPICStyleRIPRel() &&
4955       (M == CodeModel::Small || M == CodeModel::Kernel))
4956     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4957   else
4958     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4959
4960   // With PIC, the address is actually $g + Offset.
4961   if (isGlobalRelativeToPICBase(OpFlags)) {
4962     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4963                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4964                          Result);
4965   }
4966
4967   return Result;
4968 }
4969
4970 SDValue
4971 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4972                                       int64_t Offset,
4973                                       SelectionDAG &DAG) const {
4974   // Create the TargetGlobalAddress node, folding in the constant
4975   // offset if it is legal.
4976   unsigned char OpFlags =
4977     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4978   CodeModel::Model M = getTargetMachine().getCodeModel();
4979   SDValue Result;
4980   if (OpFlags == X86II::MO_NO_FLAG &&
4981       X86::isOffsetSuitableForCodeModel(Offset, M)) {
4982     // A direct static reference to a global.
4983     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4984     Offset = 0;
4985   } else {
4986     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4987   }
4988
4989   if (Subtarget->isPICStyleRIPRel() &&
4990       (M == CodeModel::Small || M == CodeModel::Kernel))
4991     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4992   else
4993     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4994
4995   // With PIC, the address is actually $g + Offset.
4996   if (isGlobalRelativeToPICBase(OpFlags)) {
4997     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4998                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4999                          Result);
5000   }
5001
5002   // For globals that require a load from a stub to get the address, emit the
5003   // load.
5004   if (isGlobalStubReference(OpFlags))
5005     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5006                          PseudoSourceValue::getGOT(), 0);
5007
5008   // If there was a non-zero offset that we didn't fold, create an explicit
5009   // addition for it.
5010   if (Offset != 0)
5011     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5012                          DAG.getConstant(Offset, getPointerTy()));
5013
5014   return Result;
5015 }
5016
5017 SDValue
5018 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
5019   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5020   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5021   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5022 }
5023
5024 static SDValue
5025 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5026            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5027            unsigned char OperandFlags) {
5028   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5029   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5030   DebugLoc dl = GA->getDebugLoc();
5031   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5032                                            GA->getValueType(0),
5033                                            GA->getOffset(),
5034                                            OperandFlags);
5035   if (InFlag) {
5036     SDValue Ops[] = { Chain,  TGA, *InFlag };
5037     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5038   } else {
5039     SDValue Ops[]  = { Chain, TGA };
5040     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5041   }
5042
5043   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5044   MFI->setHasCalls(true);
5045
5046   SDValue Flag = Chain.getValue(1);
5047   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5048 }
5049
5050 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5051 static SDValue
5052 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5053                                 const EVT PtrVT) {
5054   SDValue InFlag;
5055   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5056   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5057                                      DAG.getNode(X86ISD::GlobalBaseReg,
5058                                                  DebugLoc::getUnknownLoc(),
5059                                                  PtrVT), InFlag);
5060   InFlag = Chain.getValue(1);
5061
5062   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5063 }
5064
5065 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5066 static SDValue
5067 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5068                                 const EVT PtrVT) {
5069   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5070                     X86::RAX, X86II::MO_TLSGD);
5071 }
5072
5073 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5074 // "local exec" model.
5075 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5076                                    const EVT PtrVT, TLSModel::Model model,
5077                                    bool is64Bit) {
5078   DebugLoc dl = GA->getDebugLoc();
5079   // Get the Thread Pointer
5080   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5081                              DebugLoc::getUnknownLoc(), PtrVT,
5082                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5083                                              MVT::i32));
5084
5085   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5086                                       NULL, 0);
5087
5088   unsigned char OperandFlags = 0;
5089   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5090   // initialexec.
5091   unsigned WrapperKind = X86ISD::Wrapper;
5092   if (model == TLSModel::LocalExec) {
5093     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5094   } else if (is64Bit) {
5095     assert(model == TLSModel::InitialExec);
5096     OperandFlags = X86II::MO_GOTTPOFF;
5097     WrapperKind = X86ISD::WrapperRIP;
5098   } else {
5099     assert(model == TLSModel::InitialExec);
5100     OperandFlags = X86II::MO_INDNTPOFF;
5101   }
5102
5103   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5104   // exec)
5105   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5106                                            GA->getOffset(), OperandFlags);
5107   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5108
5109   if (model == TLSModel::InitialExec)
5110     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5111                          PseudoSourceValue::getGOT(), 0);
5112
5113   // The address of the thread local variable is the add of the thread
5114   // pointer with the offset of the variable.
5115   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5116 }
5117
5118 SDValue
5119 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5120   // TODO: implement the "local dynamic" model
5121   // TODO: implement the "initial exec"model for pic executables
5122   assert(Subtarget->isTargetELF() &&
5123          "TLS not implemented for non-ELF targets");
5124   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5125   const GlobalValue *GV = GA->getGlobal();
5126
5127   // If GV is an alias then use the aliasee for determining
5128   // thread-localness.
5129   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5130     GV = GA->resolveAliasedGlobal(false);
5131
5132   TLSModel::Model model = getTLSModel(GV,
5133                                       getTargetMachine().getRelocationModel());
5134
5135   switch (model) {
5136   case TLSModel::GeneralDynamic:
5137   case TLSModel::LocalDynamic: // not implemented
5138     if (Subtarget->is64Bit())
5139       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5140     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5141
5142   case TLSModel::InitialExec:
5143   case TLSModel::LocalExec:
5144     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5145                                Subtarget->is64Bit());
5146   }
5147
5148   llvm_unreachable("Unreachable");
5149   return SDValue();
5150 }
5151
5152
5153 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5154 /// take a 2 x i32 value to shift plus a shift amount.
5155 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5156   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5157   EVT VT = Op.getValueType();
5158   unsigned VTBits = VT.getSizeInBits();
5159   DebugLoc dl = Op.getDebugLoc();
5160   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5161   SDValue ShOpLo = Op.getOperand(0);
5162   SDValue ShOpHi = Op.getOperand(1);
5163   SDValue ShAmt  = Op.getOperand(2);
5164   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5165                                      DAG.getConstant(VTBits - 1, MVT::i8))
5166                        : DAG.getConstant(0, VT);
5167
5168   SDValue Tmp2, Tmp3;
5169   if (Op.getOpcode() == ISD::SHL_PARTS) {
5170     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5171     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5172   } else {
5173     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5174     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5175   }
5176
5177   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5178                                 DAG.getConstant(VTBits, MVT::i8));
5179   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
5180                              AndNode, DAG.getConstant(0, MVT::i8));
5181
5182   SDValue Hi, Lo;
5183   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5184   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5185   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5186
5187   if (Op.getOpcode() == ISD::SHL_PARTS) {
5188     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5189     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5190   } else {
5191     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5192     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5193   }
5194
5195   SDValue Ops[2] = { Lo, Hi };
5196   return DAG.getMergeValues(Ops, 2, dl);
5197 }
5198
5199 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5200   EVT SrcVT = Op.getOperand(0).getValueType();
5201
5202   if (SrcVT.isVector()) {
5203     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5204       return Op;
5205     }
5206     return SDValue();
5207   }
5208
5209   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5210          "Unknown SINT_TO_FP to lower!");
5211
5212   // These are really Legal; return the operand so the caller accepts it as
5213   // Legal.
5214   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5215     return Op;
5216   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5217       Subtarget->is64Bit()) {
5218     return Op;
5219   }
5220
5221   DebugLoc dl = Op.getDebugLoc();
5222   unsigned Size = SrcVT.getSizeInBits()/8;
5223   MachineFunction &MF = DAG.getMachineFunction();
5224   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5225   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5226   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5227                                StackSlot,
5228                                PseudoSourceValue::getFixedStack(SSFI), 0);
5229   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5230 }
5231
5232 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5233                                      SDValue StackSlot,
5234                                      SelectionDAG &DAG) {
5235   // Build the FILD
5236   DebugLoc dl = Op.getDebugLoc();
5237   SDVTList Tys;
5238   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5239   if (useSSE)
5240     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5241   else
5242     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5243   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5244   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5245                                Tys, Ops, array_lengthof(Ops));
5246
5247   if (useSSE) {
5248     Chain = Result.getValue(1);
5249     SDValue InFlag = Result.getValue(2);
5250
5251     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5252     // shouldn't be necessary except that RFP cannot be live across
5253     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5254     MachineFunction &MF = DAG.getMachineFunction();
5255     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5256     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5257     Tys = DAG.getVTList(MVT::Other);
5258     SDValue Ops[] = {
5259       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5260     };
5261     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5262     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5263                          PseudoSourceValue::getFixedStack(SSFI), 0);
5264   }
5265
5266   return Result;
5267 }
5268
5269 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5270 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5271   // This algorithm is not obvious. Here it is in C code, more or less:
5272   /*
5273     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5274       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5275       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5276
5277       // Copy ints to xmm registers.
5278       __m128i xh = _mm_cvtsi32_si128( hi );
5279       __m128i xl = _mm_cvtsi32_si128( lo );
5280
5281       // Combine into low half of a single xmm register.
5282       __m128i x = _mm_unpacklo_epi32( xh, xl );
5283       __m128d d;
5284       double sd;
5285
5286       // Merge in appropriate exponents to give the integer bits the right
5287       // magnitude.
5288       x = _mm_unpacklo_epi32( x, exp );
5289
5290       // Subtract away the biases to deal with the IEEE-754 double precision
5291       // implicit 1.
5292       d = _mm_sub_pd( (__m128d) x, bias );
5293
5294       // All conversions up to here are exact. The correctly rounded result is
5295       // calculated using the current rounding mode using the following
5296       // horizontal add.
5297       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5298       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5299                                 // store doesn't really need to be here (except
5300                                 // maybe to zero the other double)
5301       return sd;
5302     }
5303   */
5304
5305   DebugLoc dl = Op.getDebugLoc();
5306   LLVMContext *Context = DAG.getContext();
5307
5308   // Build some magic constants.
5309   std::vector<Constant*> CV0;
5310   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5311   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5312   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5313   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5314   Constant *C0 = ConstantVector::get(CV0);
5315   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5316
5317   std::vector<Constant*> CV1;
5318   CV1.push_back(
5319     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5320   CV1.push_back(
5321     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5322   Constant *C1 = ConstantVector::get(CV1);
5323   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5324
5325   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5326                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5327                                         Op.getOperand(0),
5328                                         DAG.getIntPtrConstant(1)));
5329   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5330                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5331                                         Op.getOperand(0),
5332                                         DAG.getIntPtrConstant(0)));
5333   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5334   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5335                               PseudoSourceValue::getConstantPool(), 0,
5336                               false, 16);
5337   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5338   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5339   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5340                               PseudoSourceValue::getConstantPool(), 0,
5341                               false, 16);
5342   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5343
5344   // Add the halves; easiest way is to swap them into another reg first.
5345   int ShufMask[2] = { 1, -1 };
5346   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5347                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5348   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5349   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5350                      DAG.getIntPtrConstant(0));
5351 }
5352
5353 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5354 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5355   DebugLoc dl = Op.getDebugLoc();
5356   // FP constant to bias correct the final result.
5357   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5358                                    MVT::f64);
5359
5360   // Load the 32-bit value into an XMM register.
5361   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5362                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5363                                          Op.getOperand(0),
5364                                          DAG.getIntPtrConstant(0)));
5365
5366   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5367                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5368                      DAG.getIntPtrConstant(0));
5369
5370   // Or the load with the bias.
5371   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5372                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5373                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5374                                                    MVT::v2f64, Load)),
5375                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5376                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5377                                                    MVT::v2f64, Bias)));
5378   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5379                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5380                    DAG.getIntPtrConstant(0));
5381
5382   // Subtract the bias.
5383   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5384
5385   // Handle final rounding.
5386   EVT DestVT = Op.getValueType();
5387
5388   if (DestVT.bitsLT(MVT::f64)) {
5389     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5390                        DAG.getIntPtrConstant(0));
5391   } else if (DestVT.bitsGT(MVT::f64)) {
5392     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5393   }
5394
5395   // Handle final rounding.
5396   return Sub;
5397 }
5398
5399 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5400   SDValue N0 = Op.getOperand(0);
5401   DebugLoc dl = Op.getDebugLoc();
5402
5403   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5404   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5405   // the optimization here.
5406   if (DAG.SignBitIsZero(N0))
5407     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5408
5409   EVT SrcVT = N0.getValueType();
5410   if (SrcVT == MVT::i64) {
5411     // We only handle SSE2 f64 target here; caller can expand the rest.
5412     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5413       return SDValue();
5414
5415     return LowerUINT_TO_FP_i64(Op, DAG);
5416   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5417     return LowerUINT_TO_FP_i32(Op, DAG);
5418   }
5419
5420   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5421
5422   // Make a 64-bit buffer, and use it to build an FILD.
5423   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5424   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5425   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5426                                    getPointerTy(), StackSlot, WordOff);
5427   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5428                                 StackSlot, NULL, 0);
5429   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5430                                 OffsetSlot, NULL, 0);
5431   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5432 }
5433
5434 std::pair<SDValue,SDValue> X86TargetLowering::
5435 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5436   DebugLoc dl = Op.getDebugLoc();
5437
5438   EVT DstTy = Op.getValueType();
5439
5440   if (!IsSigned) {
5441     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5442     DstTy = MVT::i64;
5443   }
5444
5445   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5446          DstTy.getSimpleVT() >= MVT::i16 &&
5447          "Unknown FP_TO_SINT to lower!");
5448
5449   // These are really Legal.
5450   if (DstTy == MVT::i32 &&
5451       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5452     return std::make_pair(SDValue(), SDValue());
5453   if (Subtarget->is64Bit() &&
5454       DstTy == MVT::i64 &&
5455       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5456     return std::make_pair(SDValue(), SDValue());
5457
5458   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5459   // stack slot.
5460   MachineFunction &MF = DAG.getMachineFunction();
5461   unsigned MemSize = DstTy.getSizeInBits()/8;
5462   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5463   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5464
5465   unsigned Opc;
5466   switch (DstTy.getSimpleVT().SimpleTy) {
5467   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5468   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5469   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5470   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5471   }
5472
5473   SDValue Chain = DAG.getEntryNode();
5474   SDValue Value = Op.getOperand(0);
5475   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5476     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5477     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5478                          PseudoSourceValue::getFixedStack(SSFI), 0);
5479     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5480     SDValue Ops[] = {
5481       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5482     };
5483     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5484     Chain = Value.getValue(1);
5485     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5486     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5487   }
5488
5489   // Build the FP_TO_INT*_IN_MEM
5490   SDValue Ops[] = { Chain, Value, StackSlot };
5491   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5492
5493   return std::make_pair(FIST, StackSlot);
5494 }
5495
5496 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5497   if (Op.getValueType().isVector()) {
5498     if (Op.getValueType() == MVT::v2i32 &&
5499         Op.getOperand(0).getValueType() == MVT::v2f64) {
5500       return Op;
5501     }
5502     return SDValue();
5503   }
5504
5505   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5506   SDValue FIST = Vals.first, StackSlot = Vals.second;
5507   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5508   if (FIST.getNode() == 0) return Op;
5509
5510   // Load the result.
5511   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5512                      FIST, StackSlot, NULL, 0);
5513 }
5514
5515 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5516   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5517   SDValue FIST = Vals.first, StackSlot = Vals.second;
5518   assert(FIST.getNode() && "Unexpected failure");
5519
5520   // Load the result.
5521   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5522                      FIST, StackSlot, NULL, 0);
5523 }
5524
5525 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5526   LLVMContext *Context = DAG.getContext();
5527   DebugLoc dl = Op.getDebugLoc();
5528   EVT VT = Op.getValueType();
5529   EVT EltVT = VT;
5530   if (VT.isVector())
5531     EltVT = VT.getVectorElementType();
5532   std::vector<Constant*> CV;
5533   if (EltVT == MVT::f64) {
5534     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5535     CV.push_back(C);
5536     CV.push_back(C);
5537   } else {
5538     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5539     CV.push_back(C);
5540     CV.push_back(C);
5541     CV.push_back(C);
5542     CV.push_back(C);
5543   }
5544   Constant *C = ConstantVector::get(CV);
5545   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5546   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5547                                PseudoSourceValue::getConstantPool(), 0,
5548                                false, 16);
5549   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5550 }
5551
5552 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5553   LLVMContext *Context = DAG.getContext();
5554   DebugLoc dl = Op.getDebugLoc();
5555   EVT VT = Op.getValueType();
5556   EVT EltVT = VT;
5557   if (VT.isVector())
5558     EltVT = VT.getVectorElementType();
5559   std::vector<Constant*> CV;
5560   if (EltVT == MVT::f64) {
5561     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5562     CV.push_back(C);
5563     CV.push_back(C);
5564   } else {
5565     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5566     CV.push_back(C);
5567     CV.push_back(C);
5568     CV.push_back(C);
5569     CV.push_back(C);
5570   }
5571   Constant *C = ConstantVector::get(CV);
5572   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5573   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5574                                PseudoSourceValue::getConstantPool(), 0,
5575                                false, 16);
5576   if (VT.isVector()) {
5577     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5578                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5579                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5580                                 Op.getOperand(0)),
5581                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5582   } else {
5583     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5584   }
5585 }
5586
5587 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5588   LLVMContext *Context = DAG.getContext();
5589   SDValue Op0 = Op.getOperand(0);
5590   SDValue Op1 = Op.getOperand(1);
5591   DebugLoc dl = Op.getDebugLoc();
5592   EVT VT = Op.getValueType();
5593   EVT SrcVT = Op1.getValueType();
5594
5595   // If second operand is smaller, extend it first.
5596   if (SrcVT.bitsLT(VT)) {
5597     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5598     SrcVT = VT;
5599   }
5600   // And if it is bigger, shrink it first.
5601   if (SrcVT.bitsGT(VT)) {
5602     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5603     SrcVT = VT;
5604   }
5605
5606   // At this point the operands and the result should have the same
5607   // type, and that won't be f80 since that is not custom lowered.
5608
5609   // First get the sign bit of second operand.
5610   std::vector<Constant*> CV;
5611   if (SrcVT == MVT::f64) {
5612     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5613     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5614   } else {
5615     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5616     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5617     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5618     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5619   }
5620   Constant *C = ConstantVector::get(CV);
5621   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5622   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5623                                 PseudoSourceValue::getConstantPool(), 0,
5624                                 false, 16);
5625   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5626
5627   // Shift sign bit right or left if the two operands have different types.
5628   if (SrcVT.bitsGT(VT)) {
5629     // Op0 is MVT::f32, Op1 is MVT::f64.
5630     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5631     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5632                           DAG.getConstant(32, MVT::i32));
5633     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5634     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5635                           DAG.getIntPtrConstant(0));
5636   }
5637
5638   // Clear first operand sign bit.
5639   CV.clear();
5640   if (VT == MVT::f64) {
5641     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5642     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5643   } else {
5644     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5645     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5646     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5647     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5648   }
5649   C = ConstantVector::get(CV);
5650   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5651   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5652                                 PseudoSourceValue::getConstantPool(), 0,
5653                                 false, 16);
5654   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5655
5656   // Or the value with the sign bit.
5657   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5658 }
5659
5660 /// Emit nodes that will be selected as "test Op0,Op0", or something
5661 /// equivalent.
5662 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5663                                     SelectionDAG &DAG) {
5664   DebugLoc dl = Op.getDebugLoc();
5665
5666   // CF and OF aren't always set the way we want. Determine which
5667   // of these we need.
5668   bool NeedCF = false;
5669   bool NeedOF = false;
5670   switch (X86CC) {
5671   case X86::COND_A: case X86::COND_AE:
5672   case X86::COND_B: case X86::COND_BE:
5673     NeedCF = true;
5674     break;
5675   case X86::COND_G: case X86::COND_GE:
5676   case X86::COND_L: case X86::COND_LE:
5677   case X86::COND_O: case X86::COND_NO:
5678     NeedOF = true;
5679     break;
5680   default: break;
5681   }
5682
5683   // See if we can use the EFLAGS value from the operand instead of
5684   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5685   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5686   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5687     unsigned Opcode = 0;
5688     unsigned NumOperands = 0;
5689     switch (Op.getNode()->getOpcode()) {
5690     case ISD::ADD:
5691       // Due to an isel shortcoming, be conservative if this add is likely to
5692       // be selected as part of a load-modify-store instruction. When the root
5693       // node in a match is a store, isel doesn't know how to remap non-chain
5694       // non-flag uses of other nodes in the match, such as the ADD in this
5695       // case. This leads to the ADD being left around and reselected, with
5696       // the result being two adds in the output.
5697       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5698            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5699         if (UI->getOpcode() == ISD::STORE)
5700           goto default_case;
5701       if (ConstantSDNode *C =
5702             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5703         // An add of one will be selected as an INC.
5704         if (C->getAPIntValue() == 1) {
5705           Opcode = X86ISD::INC;
5706           NumOperands = 1;
5707           break;
5708         }
5709         // An add of negative one (subtract of one) will be selected as a DEC.
5710         if (C->getAPIntValue().isAllOnesValue()) {
5711           Opcode = X86ISD::DEC;
5712           NumOperands = 1;
5713           break;
5714         }
5715       }
5716       // Otherwise use a regular EFLAGS-setting add.
5717       Opcode = X86ISD::ADD;
5718       NumOperands = 2;
5719       break;
5720     case ISD::AND: {
5721       // If the primary and result isn't used, don't bother using X86ISD::AND,
5722       // because a TEST instruction will be better.
5723       bool NonFlagUse = false;
5724       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5725              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5726         SDNode *User = *UI;
5727         unsigned UOpNo = UI.getOperandNo();
5728         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5729           // Look pass truncate.
5730           UOpNo = User->use_begin().getOperandNo();
5731           User = *User->use_begin();
5732         }
5733         if (User->getOpcode() != ISD::BRCOND &&
5734             User->getOpcode() != ISD::SETCC &&
5735             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5736           NonFlagUse = true;
5737           break;
5738         }
5739       }
5740       if (!NonFlagUse)
5741         break;
5742     }
5743     // FALL THROUGH
5744     case ISD::SUB:
5745     case ISD::OR:
5746     case ISD::XOR:
5747       // Due to the ISEL shortcoming noted above, be conservative if this op is
5748       // likely to be selected as part of a load-modify-store instruction.
5749       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5750            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5751         if (UI->getOpcode() == ISD::STORE)
5752           goto default_case;
5753       // Otherwise use a regular EFLAGS-setting instruction.
5754       switch (Op.getNode()->getOpcode()) {
5755       case ISD::SUB: Opcode = X86ISD::SUB; break;
5756       case ISD::OR:  Opcode = X86ISD::OR;  break;
5757       case ISD::XOR: Opcode = X86ISD::XOR; break;
5758       case ISD::AND: Opcode = X86ISD::AND; break;
5759       default: llvm_unreachable("unexpected operator!");
5760       }
5761       NumOperands = 2;
5762       break;
5763     case X86ISD::ADD:
5764     case X86ISD::SUB:
5765     case X86ISD::INC:
5766     case X86ISD::DEC:
5767     case X86ISD::OR:
5768     case X86ISD::XOR:
5769     case X86ISD::AND:
5770       return SDValue(Op.getNode(), 1);
5771     default:
5772     default_case:
5773       break;
5774     }
5775     if (Opcode != 0) {
5776       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5777       SmallVector<SDValue, 4> Ops;
5778       for (unsigned i = 0; i != NumOperands; ++i)
5779         Ops.push_back(Op.getOperand(i));
5780       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5781       DAG.ReplaceAllUsesWith(Op, New);
5782       return SDValue(New.getNode(), 1);
5783     }
5784   }
5785
5786   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5787   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5788                      DAG.getConstant(0, Op.getValueType()));
5789 }
5790
5791 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5792 /// equivalent.
5793 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5794                                    SelectionDAG &DAG) {
5795   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5796     if (C->getAPIntValue() == 0)
5797       return EmitTest(Op0, X86CC, DAG);
5798
5799   DebugLoc dl = Op0.getDebugLoc();
5800   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5801 }
5802
5803 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
5804 /// if it's possible.
5805 static SDValue LowerToBT(SDValue Op0, ISD::CondCode CC,
5806                          DebugLoc dl, SelectionDAG &DAG) {
5807   SDValue LHS, RHS;
5808   if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5809     if (ConstantSDNode *Op010C =
5810         dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5811       if (Op010C->getZExtValue() == 1) {
5812         LHS = Op0.getOperand(0);
5813         RHS = Op0.getOperand(1).getOperand(1);
5814       }
5815   } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5816     if (ConstantSDNode *Op000C =
5817         dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5818       if (Op000C->getZExtValue() == 1) {
5819         LHS = Op0.getOperand(1);
5820         RHS = Op0.getOperand(0).getOperand(1);
5821       }
5822   } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5823     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5824     SDValue AndLHS = Op0.getOperand(0);
5825     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5826       LHS = AndLHS.getOperand(0);
5827       RHS = AndLHS.getOperand(1);
5828     }
5829   }
5830
5831   if (LHS.getNode()) {
5832     // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5833     // instruction.  Since the shift amount is in-range-or-undefined, we know
5834     // that doing a bittest on the i16 value is ok.  We extend to i32 because
5835     // the encoding for the i16 version is larger than the i32 version.
5836     if (LHS.getValueType() == MVT::i8)
5837       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5838
5839     // If the operand types disagree, extend the shift amount to match.  Since
5840     // BT ignores high bits (like shifts) we can use anyextend.
5841     if (LHS.getValueType() != RHS.getValueType())
5842       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5843
5844     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5845     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5846     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5847                        DAG.getConstant(Cond, MVT::i8), BT);
5848   }
5849
5850   return SDValue();
5851 }
5852
5853 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5854   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5855   SDValue Op0 = Op.getOperand(0);
5856   SDValue Op1 = Op.getOperand(1);
5857   DebugLoc dl = Op.getDebugLoc();
5858   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5859
5860   // Optimize to BT if possible.
5861   // Lower (X & (1 << N)) == 0 to BT(X, N).
5862   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5863   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5864   if (Op0.getOpcode() == ISD::AND &&
5865       Op0.hasOneUse() &&
5866       Op1.getOpcode() == ISD::Constant &&
5867       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5868       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5869     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
5870     if (NewSetCC.getNode())
5871       return NewSetCC;
5872   }
5873
5874   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5875   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5876   if (X86CC == X86::COND_INVALID)
5877     return SDValue();
5878
5879   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5880
5881   // Use sbb x, x to materialize carry bit into a GPR.
5882   if (X86CC == X86::COND_B)
5883     return DAG.getNode(ISD::AND, dl, MVT::i8,
5884                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
5885                                    DAG.getConstant(X86CC, MVT::i8), Cond),
5886                        DAG.getConstant(1, MVT::i8));
5887
5888   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5889                      DAG.getConstant(X86CC, MVT::i8), Cond);
5890 }
5891
5892 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5893   SDValue Cond;
5894   SDValue Op0 = Op.getOperand(0);
5895   SDValue Op1 = Op.getOperand(1);
5896   SDValue CC = Op.getOperand(2);
5897   EVT VT = Op.getValueType();
5898   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5899   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5900   DebugLoc dl = Op.getDebugLoc();
5901
5902   if (isFP) {
5903     unsigned SSECC = 8;
5904     EVT VT0 = Op0.getValueType();
5905     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5906     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5907     bool Swap = false;
5908
5909     switch (SetCCOpcode) {
5910     default: break;
5911     case ISD::SETOEQ:
5912     case ISD::SETEQ:  SSECC = 0; break;
5913     case ISD::SETOGT:
5914     case ISD::SETGT: Swap = true; // Fallthrough
5915     case ISD::SETLT:
5916     case ISD::SETOLT: SSECC = 1; break;
5917     case ISD::SETOGE:
5918     case ISD::SETGE: Swap = true; // Fallthrough
5919     case ISD::SETLE:
5920     case ISD::SETOLE: SSECC = 2; break;
5921     case ISD::SETUO:  SSECC = 3; break;
5922     case ISD::SETUNE:
5923     case ISD::SETNE:  SSECC = 4; break;
5924     case ISD::SETULE: Swap = true;
5925     case ISD::SETUGE: SSECC = 5; break;
5926     case ISD::SETULT: Swap = true;
5927     case ISD::SETUGT: SSECC = 6; break;
5928     case ISD::SETO:   SSECC = 7; break;
5929     }
5930     if (Swap)
5931       std::swap(Op0, Op1);
5932
5933     // In the two special cases we can't handle, emit two comparisons.
5934     if (SSECC == 8) {
5935       if (SetCCOpcode == ISD::SETUEQ) {
5936         SDValue UNORD, EQ;
5937         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5938         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5939         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5940       }
5941       else if (SetCCOpcode == ISD::SETONE) {
5942         SDValue ORD, NEQ;
5943         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5944         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5945         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5946       }
5947       llvm_unreachable("Illegal FP comparison");
5948     }
5949     // Handle all other FP comparisons here.
5950     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5951   }
5952
5953   // We are handling one of the integer comparisons here.  Since SSE only has
5954   // GT and EQ comparisons for integer, swapping operands and multiple
5955   // operations may be required for some comparisons.
5956   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5957   bool Swap = false, Invert = false, FlipSigns = false;
5958
5959   switch (VT.getSimpleVT().SimpleTy) {
5960   default: break;
5961   case MVT::v8i8:
5962   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5963   case MVT::v4i16:
5964   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5965   case MVT::v2i32:
5966   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5967   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5968   }
5969
5970   switch (SetCCOpcode) {
5971   default: break;
5972   case ISD::SETNE:  Invert = true;
5973   case ISD::SETEQ:  Opc = EQOpc; break;
5974   case ISD::SETLT:  Swap = true;
5975   case ISD::SETGT:  Opc = GTOpc; break;
5976   case ISD::SETGE:  Swap = true;
5977   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5978   case ISD::SETULT: Swap = true;
5979   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5980   case ISD::SETUGE: Swap = true;
5981   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5982   }
5983   if (Swap)
5984     std::swap(Op0, Op1);
5985
5986   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5987   // bits of the inputs before performing those operations.
5988   if (FlipSigns) {
5989     EVT EltVT = VT.getVectorElementType();
5990     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5991                                       EltVT);
5992     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5993     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5994                                     SignBits.size());
5995     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5996     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5997   }
5998
5999   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6000
6001   // If the logical-not of the result is required, perform that now.
6002   if (Invert)
6003     Result = DAG.getNOT(dl, Result, VT);
6004
6005   return Result;
6006 }
6007
6008 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6009 static bool isX86LogicalCmp(SDValue Op) {
6010   unsigned Opc = Op.getNode()->getOpcode();
6011   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6012     return true;
6013   if (Op.getResNo() == 1 &&
6014       (Opc == X86ISD::ADD ||
6015        Opc == X86ISD::SUB ||
6016        Opc == X86ISD::SMUL ||
6017        Opc == X86ISD::UMUL ||
6018        Opc == X86ISD::INC ||
6019        Opc == X86ISD::DEC ||
6020        Opc == X86ISD::OR ||
6021        Opc == X86ISD::XOR ||
6022        Opc == X86ISD::AND))
6023     return true;
6024
6025   return false;
6026 }
6027
6028 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
6029   bool addTest = true;
6030   SDValue Cond  = Op.getOperand(0);
6031   DebugLoc dl = Op.getDebugLoc();
6032   SDValue CC;
6033
6034   if (Cond.getOpcode() == ISD::SETCC) {
6035     SDValue NewCond = LowerSETCC(Cond, DAG);
6036     if (NewCond.getNode())
6037       Cond = NewCond;
6038   }
6039
6040   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6041   SDValue Op1 = Op.getOperand(1);
6042   SDValue Op2 = Op.getOperand(2);
6043   if (Cond.getOpcode() == X86ISD::SETCC &&
6044       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6045     SDValue Cmp = Cond.getOperand(1);
6046     if (Cmp.getOpcode() == X86ISD::CMP) {
6047       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6048       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6049       ConstantSDNode *RHSC =
6050         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6051       if (N1C && N1C->isAllOnesValue() &&
6052           N2C && N2C->isNullValue() &&
6053           RHSC && RHSC->isNullValue()) {
6054         SDValue CmpOp0 = Cmp.getOperand(0);
6055         Cmp = DAG.getNode(X86ISD::CMP, dl, CmpOp0.getValueType(),
6056                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6057         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6058                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6059       }
6060     }
6061   }
6062
6063   // Look pass (and (setcc_carry (cmp ...)), 1).
6064   if (Cond.getOpcode() == ISD::AND &&
6065       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6066     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6067     if (C && C->getAPIntValue() == 1)
6068       Cond = Cond.getOperand(0);
6069   }
6070
6071   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6072   // setting operand in place of the X86ISD::SETCC.
6073   if (Cond.getOpcode() == X86ISD::SETCC ||
6074       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6075     CC = Cond.getOperand(0);
6076
6077     SDValue Cmp = Cond.getOperand(1);
6078     unsigned Opc = Cmp.getOpcode();
6079     EVT VT = Op.getValueType();
6080
6081     bool IllegalFPCMov = false;
6082     if (VT.isFloatingPoint() && !VT.isVector() &&
6083         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6084       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6085
6086     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6087         Opc == X86ISD::BT) { // FIXME
6088       Cond = Cmp;
6089       addTest = false;
6090     }
6091   }
6092
6093   if (addTest) {
6094     // Look pass the truncate.
6095     if (Cond.getOpcode() == ISD::TRUNCATE)
6096       Cond = Cond.getOperand(0);
6097
6098     // We know the result of AND is compared against zero. Try to match
6099     // it to BT.
6100     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6101       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6102       if (NewSetCC.getNode()) {
6103         CC = NewSetCC.getOperand(0);
6104         Cond = NewSetCC.getOperand(1);
6105         addTest = false;
6106       }
6107     }
6108   }
6109
6110   if (addTest) {
6111     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6112     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6113   }
6114
6115   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6116   // condition is true.
6117   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6118   SDValue Ops[] = { Op2, Op1, CC, Cond };
6119   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6120 }
6121
6122 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6123 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6124 // from the AND / OR.
6125 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6126   Opc = Op.getOpcode();
6127   if (Opc != ISD::OR && Opc != ISD::AND)
6128     return false;
6129   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6130           Op.getOperand(0).hasOneUse() &&
6131           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6132           Op.getOperand(1).hasOneUse());
6133 }
6134
6135 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6136 // 1 and that the SETCC node has a single use.
6137 static bool isXor1OfSetCC(SDValue Op) {
6138   if (Op.getOpcode() != ISD::XOR)
6139     return false;
6140   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6141   if (N1C && N1C->getAPIntValue() == 1) {
6142     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6143       Op.getOperand(0).hasOneUse();
6144   }
6145   return false;
6146 }
6147
6148 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
6149   bool addTest = true;
6150   SDValue Chain = Op.getOperand(0);
6151   SDValue Cond  = Op.getOperand(1);
6152   SDValue Dest  = Op.getOperand(2);
6153   DebugLoc dl = Op.getDebugLoc();
6154   SDValue CC;
6155
6156   if (Cond.getOpcode() == ISD::SETCC) {
6157     SDValue NewCond = LowerSETCC(Cond, DAG);
6158     if (NewCond.getNode())
6159       Cond = NewCond;
6160   }
6161 #if 0
6162   // FIXME: LowerXALUO doesn't handle these!!
6163   else if (Cond.getOpcode() == X86ISD::ADD  ||
6164            Cond.getOpcode() == X86ISD::SUB  ||
6165            Cond.getOpcode() == X86ISD::SMUL ||
6166            Cond.getOpcode() == X86ISD::UMUL)
6167     Cond = LowerXALUO(Cond, DAG);
6168 #endif
6169
6170   // Look pass (and (setcc_carry (cmp ...)), 1).
6171   if (Cond.getOpcode() == ISD::AND &&
6172       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6173     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6174     if (C && C->getAPIntValue() == 1)
6175       Cond = Cond.getOperand(0);
6176   }
6177
6178   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6179   // setting operand in place of the X86ISD::SETCC.
6180   if (Cond.getOpcode() == X86ISD::SETCC ||
6181       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6182     CC = Cond.getOperand(0);
6183
6184     SDValue Cmp = Cond.getOperand(1);
6185     unsigned Opc = Cmp.getOpcode();
6186     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6187     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6188       Cond = Cmp;
6189       addTest = false;
6190     } else {
6191       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6192       default: break;
6193       case X86::COND_O:
6194       case X86::COND_B:
6195         // These can only come from an arithmetic instruction with overflow,
6196         // e.g. SADDO, UADDO.
6197         Cond = Cond.getNode()->getOperand(1);
6198         addTest = false;
6199         break;
6200       }
6201     }
6202   } else {
6203     unsigned CondOpc;
6204     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6205       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6206       if (CondOpc == ISD::OR) {
6207         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6208         // two branches instead of an explicit OR instruction with a
6209         // separate test.
6210         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6211             isX86LogicalCmp(Cmp)) {
6212           CC = Cond.getOperand(0).getOperand(0);
6213           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6214                               Chain, Dest, CC, Cmp);
6215           CC = Cond.getOperand(1).getOperand(0);
6216           Cond = Cmp;
6217           addTest = false;
6218         }
6219       } else { // ISD::AND
6220         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6221         // two branches instead of an explicit AND instruction with a
6222         // separate test. However, we only do this if this block doesn't
6223         // have a fall-through edge, because this requires an explicit
6224         // jmp when the condition is false.
6225         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6226             isX86LogicalCmp(Cmp) &&
6227             Op.getNode()->hasOneUse()) {
6228           X86::CondCode CCode =
6229             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6230           CCode = X86::GetOppositeBranchCondition(CCode);
6231           CC = DAG.getConstant(CCode, MVT::i8);
6232           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6233           // Look for an unconditional branch following this conditional branch.
6234           // We need this because we need to reverse the successors in order
6235           // to implement FCMP_OEQ.
6236           if (User.getOpcode() == ISD::BR) {
6237             SDValue FalseBB = User.getOperand(1);
6238             SDValue NewBR =
6239               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6240             assert(NewBR == User);
6241             Dest = FalseBB;
6242
6243             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6244                                 Chain, Dest, CC, Cmp);
6245             X86::CondCode CCode =
6246               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6247             CCode = X86::GetOppositeBranchCondition(CCode);
6248             CC = DAG.getConstant(CCode, MVT::i8);
6249             Cond = Cmp;
6250             addTest = false;
6251           }
6252         }
6253       }
6254     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6255       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6256       // It should be transformed during dag combiner except when the condition
6257       // is set by a arithmetics with overflow node.
6258       X86::CondCode CCode =
6259         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6260       CCode = X86::GetOppositeBranchCondition(CCode);
6261       CC = DAG.getConstant(CCode, MVT::i8);
6262       Cond = Cond.getOperand(0).getOperand(1);
6263       addTest = false;
6264     }
6265   }
6266
6267   if (addTest) {
6268     // Look pass the truncate.
6269     if (Cond.getOpcode() == ISD::TRUNCATE)
6270       Cond = Cond.getOperand(0);
6271
6272     // We know the result of AND is compared against zero. Try to match
6273     // it to BT.
6274     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6275       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6276       if (NewSetCC.getNode()) {
6277         CC = NewSetCC.getOperand(0);
6278         Cond = NewSetCC.getOperand(1);
6279         addTest = false;
6280       }
6281     }
6282   }
6283
6284   if (addTest) {
6285     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6286     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6287   }
6288   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6289                      Chain, Dest, CC, Cond);
6290 }
6291
6292
6293 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6294 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6295 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6296 // that the guard pages used by the OS virtual memory manager are allocated in
6297 // correct sequence.
6298 SDValue
6299 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6300                                            SelectionDAG &DAG) {
6301   assert(Subtarget->isTargetCygMing() &&
6302          "This should be used only on Cygwin/Mingw targets");
6303   DebugLoc dl = Op.getDebugLoc();
6304
6305   // Get the inputs.
6306   SDValue Chain = Op.getOperand(0);
6307   SDValue Size  = Op.getOperand(1);
6308   // FIXME: Ensure alignment here
6309
6310   SDValue Flag;
6311
6312   EVT IntPtr = getPointerTy();
6313   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6314
6315   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
6316
6317   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6318   Flag = Chain.getValue(1);
6319
6320   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6321   SDValue Ops[] = { Chain,
6322                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
6323                       DAG.getRegister(X86::EAX, IntPtr),
6324                       DAG.getRegister(X86StackPtr, SPTy),
6325                       Flag };
6326   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
6327   Flag = Chain.getValue(1);
6328
6329   Chain = DAG.getCALLSEQ_END(Chain,
6330                              DAG.getIntPtrConstant(0, true),
6331                              DAG.getIntPtrConstant(0, true),
6332                              Flag);
6333
6334   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6335
6336   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6337   return DAG.getMergeValues(Ops1, 2, dl);
6338 }
6339
6340 SDValue
6341 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6342                                            SDValue Chain,
6343                                            SDValue Dst, SDValue Src,
6344                                            SDValue Size, unsigned Align,
6345                                            const Value *DstSV,
6346                                            uint64_t DstSVOff) {
6347   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6348
6349   // If not DWORD aligned or size is more than the threshold, call the library.
6350   // The libc version is likely to be faster for these cases. It can use the
6351   // address value and run time information about the CPU.
6352   if ((Align & 3) != 0 ||
6353       !ConstantSize ||
6354       ConstantSize->getZExtValue() >
6355         getSubtarget()->getMaxInlineSizeThreshold()) {
6356     SDValue InFlag(0, 0);
6357
6358     // Check to see if there is a specialized entry-point for memory zeroing.
6359     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6360
6361     if (const char *bzeroEntry =  V &&
6362         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6363       EVT IntPtr = getPointerTy();
6364       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6365       TargetLowering::ArgListTy Args;
6366       TargetLowering::ArgListEntry Entry;
6367       Entry.Node = Dst;
6368       Entry.Ty = IntPtrTy;
6369       Args.push_back(Entry);
6370       Entry.Node = Size;
6371       Args.push_back(Entry);
6372       std::pair<SDValue,SDValue> CallResult =
6373         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6374                     false, false, false, false,
6375                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6376                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl,
6377                     DAG.GetOrdering(Chain.getNode()));
6378       return CallResult.second;
6379     }
6380
6381     // Otherwise have the target-independent code call memset.
6382     return SDValue();
6383   }
6384
6385   uint64_t SizeVal = ConstantSize->getZExtValue();
6386   SDValue InFlag(0, 0);
6387   EVT AVT;
6388   SDValue Count;
6389   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6390   unsigned BytesLeft = 0;
6391   bool TwoRepStos = false;
6392   if (ValC) {
6393     unsigned ValReg;
6394     uint64_t Val = ValC->getZExtValue() & 255;
6395
6396     // If the value is a constant, then we can potentially use larger sets.
6397     switch (Align & 3) {
6398     case 2:   // WORD aligned
6399       AVT = MVT::i16;
6400       ValReg = X86::AX;
6401       Val = (Val << 8) | Val;
6402       break;
6403     case 0:  // DWORD aligned
6404       AVT = MVT::i32;
6405       ValReg = X86::EAX;
6406       Val = (Val << 8)  | Val;
6407       Val = (Val << 16) | Val;
6408       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6409         AVT = MVT::i64;
6410         ValReg = X86::RAX;
6411         Val = (Val << 32) | Val;
6412       }
6413       break;
6414     default:  // Byte aligned
6415       AVT = MVT::i8;
6416       ValReg = X86::AL;
6417       Count = DAG.getIntPtrConstant(SizeVal);
6418       break;
6419     }
6420
6421     if (AVT.bitsGT(MVT::i8)) {
6422       unsigned UBytes = AVT.getSizeInBits() / 8;
6423       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6424       BytesLeft = SizeVal % UBytes;
6425     }
6426
6427     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6428                               InFlag);
6429     InFlag = Chain.getValue(1);
6430   } else {
6431     AVT = MVT::i8;
6432     Count  = DAG.getIntPtrConstant(SizeVal);
6433     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6434     InFlag = Chain.getValue(1);
6435   }
6436
6437   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6438                                                               X86::ECX,
6439                             Count, InFlag);
6440   InFlag = Chain.getValue(1);
6441   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6442                                                               X86::EDI,
6443                             Dst, InFlag);
6444   InFlag = Chain.getValue(1);
6445
6446   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6447   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6448   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6449
6450   if (TwoRepStos) {
6451     InFlag = Chain.getValue(1);
6452     Count  = Size;
6453     EVT CVT = Count.getValueType();
6454     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6455                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6456     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6457                                                              X86::ECX,
6458                               Left, InFlag);
6459     InFlag = Chain.getValue(1);
6460     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6461     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6462     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6463   } else if (BytesLeft) {
6464     // Handle the last 1 - 7 bytes.
6465     unsigned Offset = SizeVal - BytesLeft;
6466     EVT AddrVT = Dst.getValueType();
6467     EVT SizeVT = Size.getValueType();
6468
6469     Chain = DAG.getMemset(Chain, dl,
6470                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6471                                       DAG.getConstant(Offset, AddrVT)),
6472                           Src,
6473                           DAG.getConstant(BytesLeft, SizeVT),
6474                           Align, DstSV, DstSVOff + Offset);
6475   }
6476
6477   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6478   return Chain;
6479 }
6480
6481 SDValue
6482 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6483                                       SDValue Chain, SDValue Dst, SDValue Src,
6484                                       SDValue Size, unsigned Align,
6485                                       bool AlwaysInline,
6486                                       const Value *DstSV, uint64_t DstSVOff,
6487                                       const Value *SrcSV, uint64_t SrcSVOff) {
6488   // This requires the copy size to be a constant, preferrably
6489   // within a subtarget-specific limit.
6490   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6491   if (!ConstantSize)
6492     return SDValue();
6493   uint64_t SizeVal = ConstantSize->getZExtValue();
6494   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6495     return SDValue();
6496
6497   /// If not DWORD aligned, call the library.
6498   if ((Align & 3) != 0)
6499     return SDValue();
6500
6501   // DWORD aligned
6502   EVT AVT = MVT::i32;
6503   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6504     AVT = MVT::i64;
6505
6506   unsigned UBytes = AVT.getSizeInBits() / 8;
6507   unsigned CountVal = SizeVal / UBytes;
6508   SDValue Count = DAG.getIntPtrConstant(CountVal);
6509   unsigned BytesLeft = SizeVal % UBytes;
6510
6511   SDValue InFlag(0, 0);
6512   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6513                                                               X86::ECX,
6514                             Count, InFlag);
6515   InFlag = Chain.getValue(1);
6516   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6517                                                              X86::EDI,
6518                             Dst, InFlag);
6519   InFlag = Chain.getValue(1);
6520   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6521                                                               X86::ESI,
6522                             Src, InFlag);
6523   InFlag = Chain.getValue(1);
6524
6525   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6526   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6527   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6528                                 array_lengthof(Ops));
6529
6530   SmallVector<SDValue, 4> Results;
6531   Results.push_back(RepMovs);
6532   if (BytesLeft) {
6533     // Handle the last 1 - 7 bytes.
6534     unsigned Offset = SizeVal - BytesLeft;
6535     EVT DstVT = Dst.getValueType();
6536     EVT SrcVT = Src.getValueType();
6537     EVT SizeVT = Size.getValueType();
6538     Results.push_back(DAG.getMemcpy(Chain, dl,
6539                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6540                                                 DAG.getConstant(Offset, DstVT)),
6541                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6542                                                 DAG.getConstant(Offset, SrcVT)),
6543                                     DAG.getConstant(BytesLeft, SizeVT),
6544                                     Align, AlwaysInline,
6545                                     DstSV, DstSVOff + Offset,
6546                                     SrcSV, SrcSVOff + Offset));
6547   }
6548
6549   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6550                      &Results[0], Results.size());
6551 }
6552
6553 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6554   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6555   DebugLoc dl = Op.getDebugLoc();
6556
6557   if (!Subtarget->is64Bit()) {
6558     // vastart just stores the address of the VarArgsFrameIndex slot into the
6559     // memory location argument.
6560     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6561     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6562   }
6563
6564   // __va_list_tag:
6565   //   gp_offset         (0 - 6 * 8)
6566   //   fp_offset         (48 - 48 + 8 * 16)
6567   //   overflow_arg_area (point to parameters coming in memory).
6568   //   reg_save_area
6569   SmallVector<SDValue, 8> MemOps;
6570   SDValue FIN = Op.getOperand(1);
6571   // Store gp_offset
6572   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6573                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6574                                  FIN, SV, 0);
6575   MemOps.push_back(Store);
6576
6577   // Store fp_offset
6578   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6579                     FIN, DAG.getIntPtrConstant(4));
6580   Store = DAG.getStore(Op.getOperand(0), dl,
6581                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6582                        FIN, SV, 0);
6583   MemOps.push_back(Store);
6584
6585   // Store ptr to overflow_arg_area
6586   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6587                     FIN, DAG.getIntPtrConstant(4));
6588   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6589   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6590   MemOps.push_back(Store);
6591
6592   // Store ptr to reg_save_area.
6593   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6594                     FIN, DAG.getIntPtrConstant(8));
6595   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6596   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6597   MemOps.push_back(Store);
6598   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6599                      &MemOps[0], MemOps.size());
6600 }
6601
6602 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6603   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6604   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6605   SDValue Chain = Op.getOperand(0);
6606   SDValue SrcPtr = Op.getOperand(1);
6607   SDValue SrcSV = Op.getOperand(2);
6608
6609   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6610   return SDValue();
6611 }
6612
6613 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6614   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6615   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6616   SDValue Chain = Op.getOperand(0);
6617   SDValue DstPtr = Op.getOperand(1);
6618   SDValue SrcPtr = Op.getOperand(2);
6619   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6620   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6621   DebugLoc dl = Op.getDebugLoc();
6622
6623   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6624                        DAG.getIntPtrConstant(24), 8, false,
6625                        DstSV, 0, SrcSV, 0);
6626 }
6627
6628 SDValue
6629 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6630   DebugLoc dl = Op.getDebugLoc();
6631   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6632   switch (IntNo) {
6633   default: return SDValue();    // Don't custom lower most intrinsics.
6634   // Comparison intrinsics.
6635   case Intrinsic::x86_sse_comieq_ss:
6636   case Intrinsic::x86_sse_comilt_ss:
6637   case Intrinsic::x86_sse_comile_ss:
6638   case Intrinsic::x86_sse_comigt_ss:
6639   case Intrinsic::x86_sse_comige_ss:
6640   case Intrinsic::x86_sse_comineq_ss:
6641   case Intrinsic::x86_sse_ucomieq_ss:
6642   case Intrinsic::x86_sse_ucomilt_ss:
6643   case Intrinsic::x86_sse_ucomile_ss:
6644   case Intrinsic::x86_sse_ucomigt_ss:
6645   case Intrinsic::x86_sse_ucomige_ss:
6646   case Intrinsic::x86_sse_ucomineq_ss:
6647   case Intrinsic::x86_sse2_comieq_sd:
6648   case Intrinsic::x86_sse2_comilt_sd:
6649   case Intrinsic::x86_sse2_comile_sd:
6650   case Intrinsic::x86_sse2_comigt_sd:
6651   case Intrinsic::x86_sse2_comige_sd:
6652   case Intrinsic::x86_sse2_comineq_sd:
6653   case Intrinsic::x86_sse2_ucomieq_sd:
6654   case Intrinsic::x86_sse2_ucomilt_sd:
6655   case Intrinsic::x86_sse2_ucomile_sd:
6656   case Intrinsic::x86_sse2_ucomigt_sd:
6657   case Intrinsic::x86_sse2_ucomige_sd:
6658   case Intrinsic::x86_sse2_ucomineq_sd: {
6659     unsigned Opc = 0;
6660     ISD::CondCode CC = ISD::SETCC_INVALID;
6661     switch (IntNo) {
6662     default: break;
6663     case Intrinsic::x86_sse_comieq_ss:
6664     case Intrinsic::x86_sse2_comieq_sd:
6665       Opc = X86ISD::COMI;
6666       CC = ISD::SETEQ;
6667       break;
6668     case Intrinsic::x86_sse_comilt_ss:
6669     case Intrinsic::x86_sse2_comilt_sd:
6670       Opc = X86ISD::COMI;
6671       CC = ISD::SETLT;
6672       break;
6673     case Intrinsic::x86_sse_comile_ss:
6674     case Intrinsic::x86_sse2_comile_sd:
6675       Opc = X86ISD::COMI;
6676       CC = ISD::SETLE;
6677       break;
6678     case Intrinsic::x86_sse_comigt_ss:
6679     case Intrinsic::x86_sse2_comigt_sd:
6680       Opc = X86ISD::COMI;
6681       CC = ISD::SETGT;
6682       break;
6683     case Intrinsic::x86_sse_comige_ss:
6684     case Intrinsic::x86_sse2_comige_sd:
6685       Opc = X86ISD::COMI;
6686       CC = ISD::SETGE;
6687       break;
6688     case Intrinsic::x86_sse_comineq_ss:
6689     case Intrinsic::x86_sse2_comineq_sd:
6690       Opc = X86ISD::COMI;
6691       CC = ISD::SETNE;
6692       break;
6693     case Intrinsic::x86_sse_ucomieq_ss:
6694     case Intrinsic::x86_sse2_ucomieq_sd:
6695       Opc = X86ISD::UCOMI;
6696       CC = ISD::SETEQ;
6697       break;
6698     case Intrinsic::x86_sse_ucomilt_ss:
6699     case Intrinsic::x86_sse2_ucomilt_sd:
6700       Opc = X86ISD::UCOMI;
6701       CC = ISD::SETLT;
6702       break;
6703     case Intrinsic::x86_sse_ucomile_ss:
6704     case Intrinsic::x86_sse2_ucomile_sd:
6705       Opc = X86ISD::UCOMI;
6706       CC = ISD::SETLE;
6707       break;
6708     case Intrinsic::x86_sse_ucomigt_ss:
6709     case Intrinsic::x86_sse2_ucomigt_sd:
6710       Opc = X86ISD::UCOMI;
6711       CC = ISD::SETGT;
6712       break;
6713     case Intrinsic::x86_sse_ucomige_ss:
6714     case Intrinsic::x86_sse2_ucomige_sd:
6715       Opc = X86ISD::UCOMI;
6716       CC = ISD::SETGE;
6717       break;
6718     case Intrinsic::x86_sse_ucomineq_ss:
6719     case Intrinsic::x86_sse2_ucomineq_sd:
6720       Opc = X86ISD::UCOMI;
6721       CC = ISD::SETNE;
6722       break;
6723     }
6724
6725     SDValue LHS = Op.getOperand(1);
6726     SDValue RHS = Op.getOperand(2);
6727     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6728     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6729     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6730     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6731                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6732     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6733   }
6734   // ptest intrinsics. The intrinsic these come from are designed to return
6735   // an integer value, not just an instruction so lower it to the ptest
6736   // pattern and a setcc for the result.
6737   case Intrinsic::x86_sse41_ptestz:
6738   case Intrinsic::x86_sse41_ptestc:
6739   case Intrinsic::x86_sse41_ptestnzc:{
6740     unsigned X86CC = 0;
6741     switch (IntNo) {
6742     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6743     case Intrinsic::x86_sse41_ptestz:
6744       // ZF = 1
6745       X86CC = X86::COND_E;
6746       break;
6747     case Intrinsic::x86_sse41_ptestc:
6748       // CF = 1
6749       X86CC = X86::COND_B;
6750       break;
6751     case Intrinsic::x86_sse41_ptestnzc:
6752       // ZF and CF = 0
6753       X86CC = X86::COND_A;
6754       break;
6755     }
6756
6757     SDValue LHS = Op.getOperand(1);
6758     SDValue RHS = Op.getOperand(2);
6759     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6760     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6761     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6762     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6763   }
6764
6765   // Fix vector shift instructions where the last operand is a non-immediate
6766   // i32 value.
6767   case Intrinsic::x86_sse2_pslli_w:
6768   case Intrinsic::x86_sse2_pslli_d:
6769   case Intrinsic::x86_sse2_pslli_q:
6770   case Intrinsic::x86_sse2_psrli_w:
6771   case Intrinsic::x86_sse2_psrli_d:
6772   case Intrinsic::x86_sse2_psrli_q:
6773   case Intrinsic::x86_sse2_psrai_w:
6774   case Intrinsic::x86_sse2_psrai_d:
6775   case Intrinsic::x86_mmx_pslli_w:
6776   case Intrinsic::x86_mmx_pslli_d:
6777   case Intrinsic::x86_mmx_pslli_q:
6778   case Intrinsic::x86_mmx_psrli_w:
6779   case Intrinsic::x86_mmx_psrli_d:
6780   case Intrinsic::x86_mmx_psrli_q:
6781   case Intrinsic::x86_mmx_psrai_w:
6782   case Intrinsic::x86_mmx_psrai_d: {
6783     SDValue ShAmt = Op.getOperand(2);
6784     if (isa<ConstantSDNode>(ShAmt))
6785       return SDValue();
6786
6787     unsigned NewIntNo = 0;
6788     EVT ShAmtVT = MVT::v4i32;
6789     switch (IntNo) {
6790     case Intrinsic::x86_sse2_pslli_w:
6791       NewIntNo = Intrinsic::x86_sse2_psll_w;
6792       break;
6793     case Intrinsic::x86_sse2_pslli_d:
6794       NewIntNo = Intrinsic::x86_sse2_psll_d;
6795       break;
6796     case Intrinsic::x86_sse2_pslli_q:
6797       NewIntNo = Intrinsic::x86_sse2_psll_q;
6798       break;
6799     case Intrinsic::x86_sse2_psrli_w:
6800       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6801       break;
6802     case Intrinsic::x86_sse2_psrli_d:
6803       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6804       break;
6805     case Intrinsic::x86_sse2_psrli_q:
6806       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6807       break;
6808     case Intrinsic::x86_sse2_psrai_w:
6809       NewIntNo = Intrinsic::x86_sse2_psra_w;
6810       break;
6811     case Intrinsic::x86_sse2_psrai_d:
6812       NewIntNo = Intrinsic::x86_sse2_psra_d;
6813       break;
6814     default: {
6815       ShAmtVT = MVT::v2i32;
6816       switch (IntNo) {
6817       case Intrinsic::x86_mmx_pslli_w:
6818         NewIntNo = Intrinsic::x86_mmx_psll_w;
6819         break;
6820       case Intrinsic::x86_mmx_pslli_d:
6821         NewIntNo = Intrinsic::x86_mmx_psll_d;
6822         break;
6823       case Intrinsic::x86_mmx_pslli_q:
6824         NewIntNo = Intrinsic::x86_mmx_psll_q;
6825         break;
6826       case Intrinsic::x86_mmx_psrli_w:
6827         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6828         break;
6829       case Intrinsic::x86_mmx_psrli_d:
6830         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6831         break;
6832       case Intrinsic::x86_mmx_psrli_q:
6833         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6834         break;
6835       case Intrinsic::x86_mmx_psrai_w:
6836         NewIntNo = Intrinsic::x86_mmx_psra_w;
6837         break;
6838       case Intrinsic::x86_mmx_psrai_d:
6839         NewIntNo = Intrinsic::x86_mmx_psra_d;
6840         break;
6841       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6842       }
6843       break;
6844     }
6845     }
6846
6847     // The vector shift intrinsics with scalars uses 32b shift amounts but
6848     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6849     // to be zero.
6850     SDValue ShOps[4];
6851     ShOps[0] = ShAmt;
6852     ShOps[1] = DAG.getConstant(0, MVT::i32);
6853     if (ShAmtVT == MVT::v4i32) {
6854       ShOps[2] = DAG.getUNDEF(MVT::i32);
6855       ShOps[3] = DAG.getUNDEF(MVT::i32);
6856       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6857     } else {
6858       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6859     }
6860
6861     EVT VT = Op.getValueType();
6862     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6863     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6864                        DAG.getConstant(NewIntNo, MVT::i32),
6865                        Op.getOperand(1), ShAmt);
6866   }
6867   }
6868 }
6869
6870 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6871   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6872   DebugLoc dl = Op.getDebugLoc();
6873
6874   if (Depth > 0) {
6875     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6876     SDValue Offset =
6877       DAG.getConstant(TD->getPointerSize(),
6878                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6879     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6880                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6881                                    FrameAddr, Offset),
6882                        NULL, 0);
6883   }
6884
6885   // Just load the return address.
6886   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6887   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6888                      RetAddrFI, NULL, 0);
6889 }
6890
6891 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6892   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6893   MFI->setFrameAddressIsTaken(true);
6894   EVT VT = Op.getValueType();
6895   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6896   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6897   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6898   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6899   while (Depth--)
6900     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6901   return FrameAddr;
6902 }
6903
6904 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6905                                                      SelectionDAG &DAG) {
6906   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6907 }
6908
6909 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6910 {
6911   MachineFunction &MF = DAG.getMachineFunction();
6912   SDValue Chain     = Op.getOperand(0);
6913   SDValue Offset    = Op.getOperand(1);
6914   SDValue Handler   = Op.getOperand(2);
6915   DebugLoc dl       = Op.getDebugLoc();
6916
6917   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6918                                   getPointerTy());
6919   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6920
6921   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6922                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6923   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6924   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6925   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6926   MF.getRegInfo().addLiveOut(StoreAddrReg);
6927
6928   return DAG.getNode(X86ISD::EH_RETURN, dl,
6929                      MVT::Other,
6930                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6931 }
6932
6933 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6934                                              SelectionDAG &DAG) {
6935   SDValue Root = Op.getOperand(0);
6936   SDValue Trmp = Op.getOperand(1); // trampoline
6937   SDValue FPtr = Op.getOperand(2); // nested function
6938   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6939   DebugLoc dl  = Op.getDebugLoc();
6940
6941   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6942
6943   const X86InstrInfo *TII =
6944     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6945
6946   if (Subtarget->is64Bit()) {
6947     SDValue OutChains[6];
6948
6949     // Large code-model.
6950
6951     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6952     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6953
6954     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6955     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6956
6957     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6958
6959     // Load the pointer to the nested function into R11.
6960     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6961     SDValue Addr = Trmp;
6962     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6963                                 Addr, TrmpAddr, 0);
6964
6965     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6966                        DAG.getConstant(2, MVT::i64));
6967     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6968
6969     // Load the 'nest' parameter value into R10.
6970     // R10 is specified in X86CallingConv.td
6971     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6972     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6973                        DAG.getConstant(10, MVT::i64));
6974     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6975                                 Addr, TrmpAddr, 10);
6976
6977     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6978                        DAG.getConstant(12, MVT::i64));
6979     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6980
6981     // Jump to the nested function.
6982     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6983     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6984                        DAG.getConstant(20, MVT::i64));
6985     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6986                                 Addr, TrmpAddr, 20);
6987
6988     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6989     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6990                        DAG.getConstant(22, MVT::i64));
6991     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6992                                 TrmpAddr, 22);
6993
6994     SDValue Ops[] =
6995       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6996     return DAG.getMergeValues(Ops, 2, dl);
6997   } else {
6998     const Function *Func =
6999       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7000     CallingConv::ID CC = Func->getCallingConv();
7001     unsigned NestReg;
7002
7003     switch (CC) {
7004     default:
7005       llvm_unreachable("Unsupported calling convention");
7006     case CallingConv::C:
7007     case CallingConv::X86_StdCall: {
7008       // Pass 'nest' parameter in ECX.
7009       // Must be kept in sync with X86CallingConv.td
7010       NestReg = X86::ECX;
7011
7012       // Check that ECX wasn't needed by an 'inreg' parameter.
7013       const FunctionType *FTy = Func->getFunctionType();
7014       const AttrListPtr &Attrs = Func->getAttributes();
7015
7016       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7017         unsigned InRegCount = 0;
7018         unsigned Idx = 1;
7019
7020         for (FunctionType::param_iterator I = FTy->param_begin(),
7021              E = FTy->param_end(); I != E; ++I, ++Idx)
7022           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7023             // FIXME: should only count parameters that are lowered to integers.
7024             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7025
7026         if (InRegCount > 2) {
7027           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
7028         }
7029       }
7030       break;
7031     }
7032     case CallingConv::X86_FastCall:
7033     case CallingConv::Fast:
7034       // Pass 'nest' parameter in EAX.
7035       // Must be kept in sync with X86CallingConv.td
7036       NestReg = X86::EAX;
7037       break;
7038     }
7039
7040     SDValue OutChains[4];
7041     SDValue Addr, Disp;
7042
7043     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7044                        DAG.getConstant(10, MVT::i32));
7045     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7046
7047     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
7048     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7049     OutChains[0] = DAG.getStore(Root, dl,
7050                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7051                                 Trmp, TrmpAddr, 0);
7052
7053     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7054                        DAG.getConstant(1, MVT::i32));
7055     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
7056
7057     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
7058     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7059                        DAG.getConstant(5, MVT::i32));
7060     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7061                                 TrmpAddr, 5, false, 1);
7062
7063     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7064                        DAG.getConstant(6, MVT::i32));
7065     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
7066
7067     SDValue Ops[] =
7068       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7069     return DAG.getMergeValues(Ops, 2, dl);
7070   }
7071 }
7072
7073 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
7074   /*
7075    The rounding mode is in bits 11:10 of FPSR, and has the following
7076    settings:
7077      00 Round to nearest
7078      01 Round to -inf
7079      10 Round to +inf
7080      11 Round to 0
7081
7082   FLT_ROUNDS, on the other hand, expects the following:
7083     -1 Undefined
7084      0 Round to 0
7085      1 Round to nearest
7086      2 Round to +inf
7087      3 Round to -inf
7088
7089   To perform the conversion, we do:
7090     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7091   */
7092
7093   MachineFunction &MF = DAG.getMachineFunction();
7094   const TargetMachine &TM = MF.getTarget();
7095   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7096   unsigned StackAlignment = TFI.getStackAlignment();
7097   EVT VT = Op.getValueType();
7098   DebugLoc dl = Op.getDebugLoc();
7099
7100   // Save FP Control Word to stack slot
7101   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7102   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7103
7104   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7105                               DAG.getEntryNode(), StackSlot);
7106
7107   // Load FP Control Word from stack slot
7108   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
7109
7110   // Transform as necessary
7111   SDValue CWD1 =
7112     DAG.getNode(ISD::SRL, dl, MVT::i16,
7113                 DAG.getNode(ISD::AND, dl, MVT::i16,
7114                             CWD, DAG.getConstant(0x800, MVT::i16)),
7115                 DAG.getConstant(11, MVT::i8));
7116   SDValue CWD2 =
7117     DAG.getNode(ISD::SRL, dl, MVT::i16,
7118                 DAG.getNode(ISD::AND, dl, MVT::i16,
7119                             CWD, DAG.getConstant(0x400, MVT::i16)),
7120                 DAG.getConstant(9, MVT::i8));
7121
7122   SDValue RetVal =
7123     DAG.getNode(ISD::AND, dl, MVT::i16,
7124                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7125                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7126                             DAG.getConstant(1, MVT::i16)),
7127                 DAG.getConstant(3, MVT::i16));
7128
7129
7130   return DAG.getNode((VT.getSizeInBits() < 16 ?
7131                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7132 }
7133
7134 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
7135   EVT VT = Op.getValueType();
7136   EVT OpVT = VT;
7137   unsigned NumBits = VT.getSizeInBits();
7138   DebugLoc dl = Op.getDebugLoc();
7139
7140   Op = Op.getOperand(0);
7141   if (VT == MVT::i8) {
7142     // Zero extend to i32 since there is not an i8 bsr.
7143     OpVT = MVT::i32;
7144     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7145   }
7146
7147   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7148   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7149   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7150
7151   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7152   SDValue Ops[] = {
7153     Op,
7154     DAG.getConstant(NumBits+NumBits-1, OpVT),
7155     DAG.getConstant(X86::COND_E, MVT::i8),
7156     Op.getValue(1)
7157   };
7158   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7159
7160   // Finally xor with NumBits-1.
7161   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7162
7163   if (VT == MVT::i8)
7164     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7165   return Op;
7166 }
7167
7168 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
7169   EVT VT = Op.getValueType();
7170   EVT OpVT = VT;
7171   unsigned NumBits = VT.getSizeInBits();
7172   DebugLoc dl = Op.getDebugLoc();
7173
7174   Op = Op.getOperand(0);
7175   if (VT == MVT::i8) {
7176     OpVT = MVT::i32;
7177     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7178   }
7179
7180   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7181   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7182   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7183
7184   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7185   SDValue Ops[] = {
7186     Op,
7187     DAG.getConstant(NumBits, OpVT),
7188     DAG.getConstant(X86::COND_E, MVT::i8),
7189     Op.getValue(1)
7190   };
7191   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7192
7193   if (VT == MVT::i8)
7194     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7195   return Op;
7196 }
7197
7198 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7199   EVT VT = Op.getValueType();
7200   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7201   DebugLoc dl = Op.getDebugLoc();
7202
7203   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7204   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7205   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7206   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7207   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7208   //
7209   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7210   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7211   //  return AloBlo + AloBhi + AhiBlo;
7212
7213   SDValue A = Op.getOperand(0);
7214   SDValue B = Op.getOperand(1);
7215
7216   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7217                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7218                        A, DAG.getConstant(32, MVT::i32));
7219   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7220                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7221                        B, DAG.getConstant(32, MVT::i32));
7222   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7223                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7224                        A, B);
7225   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7226                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7227                        A, Bhi);
7228   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7229                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7230                        Ahi, B);
7231   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7232                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7233                        AloBhi, DAG.getConstant(32, MVT::i32));
7234   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7235                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7236                        AhiBlo, DAG.getConstant(32, MVT::i32));
7237   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7238   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7239   return Res;
7240 }
7241
7242
7243 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7244   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7245   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7246   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7247   // has only one use.
7248   SDNode *N = Op.getNode();
7249   SDValue LHS = N->getOperand(0);
7250   SDValue RHS = N->getOperand(1);
7251   unsigned BaseOp = 0;
7252   unsigned Cond = 0;
7253   DebugLoc dl = Op.getDebugLoc();
7254
7255   switch (Op.getOpcode()) {
7256   default: llvm_unreachable("Unknown ovf instruction!");
7257   case ISD::SADDO:
7258     // A subtract of one will be selected as a INC. Note that INC doesn't
7259     // set CF, so we can't do this for UADDO.
7260     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7261       if (C->getAPIntValue() == 1) {
7262         BaseOp = X86ISD::INC;
7263         Cond = X86::COND_O;
7264         break;
7265       }
7266     BaseOp = X86ISD::ADD;
7267     Cond = X86::COND_O;
7268     break;
7269   case ISD::UADDO:
7270     BaseOp = X86ISD::ADD;
7271     Cond = X86::COND_B;
7272     break;
7273   case ISD::SSUBO:
7274     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7275     // set CF, so we can't do this for USUBO.
7276     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7277       if (C->getAPIntValue() == 1) {
7278         BaseOp = X86ISD::DEC;
7279         Cond = X86::COND_O;
7280         break;
7281       }
7282     BaseOp = X86ISD::SUB;
7283     Cond = X86::COND_O;
7284     break;
7285   case ISD::USUBO:
7286     BaseOp = X86ISD::SUB;
7287     Cond = X86::COND_B;
7288     break;
7289   case ISD::SMULO:
7290     BaseOp = X86ISD::SMUL;
7291     Cond = X86::COND_O;
7292     break;
7293   case ISD::UMULO:
7294     BaseOp = X86ISD::UMUL;
7295     Cond = X86::COND_B;
7296     break;
7297   }
7298
7299   // Also sets EFLAGS.
7300   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7301   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7302
7303   SDValue SetCC =
7304     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7305                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7306
7307   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7308   return Sum;
7309 }
7310
7311 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7312   EVT T = Op.getValueType();
7313   DebugLoc dl = Op.getDebugLoc();
7314   unsigned Reg = 0;
7315   unsigned size = 0;
7316   switch(T.getSimpleVT().SimpleTy) {
7317   default:
7318     assert(false && "Invalid value type!");
7319   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7320   case MVT::i16: Reg = X86::AX;  size = 2; break;
7321   case MVT::i32: Reg = X86::EAX; size = 4; break;
7322   case MVT::i64:
7323     assert(Subtarget->is64Bit() && "Node not type legal!");
7324     Reg = X86::RAX; size = 8;
7325     break;
7326   }
7327   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7328                                     Op.getOperand(2), SDValue());
7329   SDValue Ops[] = { cpIn.getValue(0),
7330                     Op.getOperand(1),
7331                     Op.getOperand(3),
7332                     DAG.getTargetConstant(size, MVT::i8),
7333                     cpIn.getValue(1) };
7334   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7335   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7336   SDValue cpOut =
7337     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7338   return cpOut;
7339 }
7340
7341 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7342                                                  SelectionDAG &DAG) {
7343   assert(Subtarget->is64Bit() && "Result not type legalized?");
7344   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7345   SDValue TheChain = Op.getOperand(0);
7346   DebugLoc dl = Op.getDebugLoc();
7347   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7348   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7349   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7350                                    rax.getValue(2));
7351   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7352                             DAG.getConstant(32, MVT::i8));
7353   SDValue Ops[] = {
7354     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7355     rdx.getValue(1)
7356   };
7357   return DAG.getMergeValues(Ops, 2, dl);
7358 }
7359
7360 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7361   SDNode *Node = Op.getNode();
7362   DebugLoc dl = Node->getDebugLoc();
7363   EVT T = Node->getValueType(0);
7364   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7365                               DAG.getConstant(0, T), Node->getOperand(2));
7366   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7367                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7368                        Node->getOperand(0),
7369                        Node->getOperand(1), negOp,
7370                        cast<AtomicSDNode>(Node)->getSrcValue(),
7371                        cast<AtomicSDNode>(Node)->getAlignment());
7372 }
7373
7374 /// LowerOperation - Provide custom lowering hooks for some operations.
7375 ///
7376 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7377   switch (Op.getOpcode()) {
7378   default: llvm_unreachable("Should not custom lower this!");
7379   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7380   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7381   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7382   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7383   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7384   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7385   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7386   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7387   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7388   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7389   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7390   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7391   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7392   case ISD::SHL_PARTS:
7393   case ISD::SRA_PARTS:
7394   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7395   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7396   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7397   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7398   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7399   case ISD::FABS:               return LowerFABS(Op, DAG);
7400   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7401   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7402   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7403   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7404   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7405   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7406   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7407   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7408   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7409   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7410   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7411   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7412   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7413   case ISD::FRAME_TO_ARGS_OFFSET:
7414                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7415   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7416   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7417   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7418   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7419   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7420   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7421   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7422   case ISD::SADDO:
7423   case ISD::UADDO:
7424   case ISD::SSUBO:
7425   case ISD::USUBO:
7426   case ISD::SMULO:
7427   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7428   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7429   }
7430 }
7431
7432 void X86TargetLowering::
7433 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7434                         SelectionDAG &DAG, unsigned NewOp) {
7435   EVT T = Node->getValueType(0);
7436   DebugLoc dl = Node->getDebugLoc();
7437   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7438
7439   SDValue Chain = Node->getOperand(0);
7440   SDValue In1 = Node->getOperand(1);
7441   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7442                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7443   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7444                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7445   SDValue Ops[] = { Chain, In1, In2L, In2H };
7446   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7447   SDValue Result =
7448     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7449                             cast<MemSDNode>(Node)->getMemOperand());
7450   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7451   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7452   Results.push_back(Result.getValue(2));
7453 }
7454
7455 /// ReplaceNodeResults - Replace a node with an illegal result type
7456 /// with a new node built out of custom code.
7457 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7458                                            SmallVectorImpl<SDValue>&Results,
7459                                            SelectionDAG &DAG) {
7460   DebugLoc dl = N->getDebugLoc();
7461   switch (N->getOpcode()) {
7462   default:
7463     assert(false && "Do not know how to custom type legalize this operation!");
7464     return;
7465   case ISD::FP_TO_SINT: {
7466     std::pair<SDValue,SDValue> Vals =
7467         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7468     SDValue FIST = Vals.first, StackSlot = Vals.second;
7469     if (FIST.getNode() != 0) {
7470       EVT VT = N->getValueType(0);
7471       // Return a load from the stack slot.
7472       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7473     }
7474     return;
7475   }
7476   case ISD::READCYCLECOUNTER: {
7477     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7478     SDValue TheChain = N->getOperand(0);
7479     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7480     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7481                                      rd.getValue(1));
7482     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7483                                      eax.getValue(2));
7484     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7485     SDValue Ops[] = { eax, edx };
7486     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7487     Results.push_back(edx.getValue(1));
7488     return;
7489   }
7490   case ISD::SDIV:
7491   case ISD::UDIV:
7492   case ISD::SREM:
7493   case ISD::UREM: {
7494     EVT WidenVT = getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
7495     Results.push_back(DAG.UnrollVectorOp(N, WidenVT.getVectorNumElements()));
7496     return;
7497   }
7498   case ISD::ATOMIC_CMP_SWAP: {
7499     EVT T = N->getValueType(0);
7500     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7501     SDValue cpInL, cpInH;
7502     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7503                         DAG.getConstant(0, MVT::i32));
7504     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7505                         DAG.getConstant(1, MVT::i32));
7506     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7507     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7508                              cpInL.getValue(1));
7509     SDValue swapInL, swapInH;
7510     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7511                           DAG.getConstant(0, MVT::i32));
7512     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7513                           DAG.getConstant(1, MVT::i32));
7514     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7515                                cpInH.getValue(1));
7516     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7517                                swapInL.getValue(1));
7518     SDValue Ops[] = { swapInH.getValue(0),
7519                       N->getOperand(1),
7520                       swapInH.getValue(1) };
7521     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7522     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7523     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7524                                         MVT::i32, Result.getValue(1));
7525     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7526                                         MVT::i32, cpOutL.getValue(2));
7527     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7528     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7529     Results.push_back(cpOutH.getValue(1));
7530     return;
7531   }
7532   case ISD::ATOMIC_LOAD_ADD:
7533     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7534     return;
7535   case ISD::ATOMIC_LOAD_AND:
7536     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7537     return;
7538   case ISD::ATOMIC_LOAD_NAND:
7539     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7540     return;
7541   case ISD::ATOMIC_LOAD_OR:
7542     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7543     return;
7544   case ISD::ATOMIC_LOAD_SUB:
7545     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7546     return;
7547   case ISD::ATOMIC_LOAD_XOR:
7548     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7549     return;
7550   case ISD::ATOMIC_SWAP:
7551     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7552     return;
7553   }
7554 }
7555
7556 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7557   switch (Opcode) {
7558   default: return NULL;
7559   case X86ISD::BSF:                return "X86ISD::BSF";
7560   case X86ISD::BSR:                return "X86ISD::BSR";
7561   case X86ISD::SHLD:               return "X86ISD::SHLD";
7562   case X86ISD::SHRD:               return "X86ISD::SHRD";
7563   case X86ISD::FAND:               return "X86ISD::FAND";
7564   case X86ISD::FOR:                return "X86ISD::FOR";
7565   case X86ISD::FXOR:               return "X86ISD::FXOR";
7566   case X86ISD::FSRL:               return "X86ISD::FSRL";
7567   case X86ISD::FILD:               return "X86ISD::FILD";
7568   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7569   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7570   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7571   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7572   case X86ISD::FLD:                return "X86ISD::FLD";
7573   case X86ISD::FST:                return "X86ISD::FST";
7574   case X86ISD::CALL:               return "X86ISD::CALL";
7575   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7576   case X86ISD::BT:                 return "X86ISD::BT";
7577   case X86ISD::CMP:                return "X86ISD::CMP";
7578   case X86ISD::COMI:               return "X86ISD::COMI";
7579   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7580   case X86ISD::SETCC:              return "X86ISD::SETCC";
7581   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7582   case X86ISD::CMOV:               return "X86ISD::CMOV";
7583   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7584   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7585   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7586   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7587   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7588   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7589   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7590   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7591   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7592   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7593   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7594   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7595   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7596   case X86ISD::FMAX:               return "X86ISD::FMAX";
7597   case X86ISD::FMIN:               return "X86ISD::FMIN";
7598   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7599   case X86ISD::FRCP:               return "X86ISD::FRCP";
7600   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7601   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7602   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7603   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7604   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7605   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7606   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7607   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7608   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7609   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7610   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7611   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7612   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7613   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7614   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7615   case X86ISD::VSHL:               return "X86ISD::VSHL";
7616   case X86ISD::VSRL:               return "X86ISD::VSRL";
7617   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7618   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7619   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7620   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7621   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7622   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7623   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7624   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7625   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7626   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7627   case X86ISD::ADD:                return "X86ISD::ADD";
7628   case X86ISD::SUB:                return "X86ISD::SUB";
7629   case X86ISD::SMUL:               return "X86ISD::SMUL";
7630   case X86ISD::UMUL:               return "X86ISD::UMUL";
7631   case X86ISD::INC:                return "X86ISD::INC";
7632   case X86ISD::DEC:                return "X86ISD::DEC";
7633   case X86ISD::OR:                 return "X86ISD::OR";
7634   case X86ISD::XOR:                return "X86ISD::XOR";
7635   case X86ISD::AND:                return "X86ISD::AND";
7636   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7637   case X86ISD::PTEST:              return "X86ISD::PTEST";
7638   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7639   }
7640 }
7641
7642 // isLegalAddressingMode - Return true if the addressing mode represented
7643 // by AM is legal for this target, for a load/store of the specified type.
7644 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7645                                               const Type *Ty) const {
7646   // X86 supports extremely general addressing modes.
7647   CodeModel::Model M = getTargetMachine().getCodeModel();
7648
7649   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7650   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7651     return false;
7652
7653   if (AM.BaseGV) {
7654     unsigned GVFlags =
7655       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7656
7657     // If a reference to this global requires an extra load, we can't fold it.
7658     if (isGlobalStubReference(GVFlags))
7659       return false;
7660
7661     // If BaseGV requires a register for the PIC base, we cannot also have a
7662     // BaseReg specified.
7663     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7664       return false;
7665
7666     // If lower 4G is not available, then we must use rip-relative addressing.
7667     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7668       return false;
7669   }
7670
7671   switch (AM.Scale) {
7672   case 0:
7673   case 1:
7674   case 2:
7675   case 4:
7676   case 8:
7677     // These scales always work.
7678     break;
7679   case 3:
7680   case 5:
7681   case 9:
7682     // These scales are formed with basereg+scalereg.  Only accept if there is
7683     // no basereg yet.
7684     if (AM.HasBaseReg)
7685       return false;
7686     break;
7687   default:  // Other stuff never works.
7688     return false;
7689   }
7690
7691   return true;
7692 }
7693
7694
7695 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7696   if (!Ty1->isInteger() || !Ty2->isInteger())
7697     return false;
7698   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7699   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7700   if (NumBits1 <= NumBits2)
7701     return false;
7702   return Subtarget->is64Bit() || NumBits1 < 64;
7703 }
7704
7705 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7706   if (!VT1.isInteger() || !VT2.isInteger())
7707     return false;
7708   unsigned NumBits1 = VT1.getSizeInBits();
7709   unsigned NumBits2 = VT2.getSizeInBits();
7710   if (NumBits1 <= NumBits2)
7711     return false;
7712   return Subtarget->is64Bit() || NumBits1 < 64;
7713 }
7714
7715 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7716   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7717   return Ty1->isInteger(32) && Ty2->isInteger(64) && Subtarget->is64Bit();
7718 }
7719
7720 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7721   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7722   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7723 }
7724
7725 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7726   // i16 instructions are longer (0x66 prefix) and potentially slower.
7727   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7728 }
7729
7730 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7731 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7732 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7733 /// are assumed to be legal.
7734 bool
7735 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7736                                       EVT VT) const {
7737   // Only do shuffles on 128-bit vector types for now.
7738   if (VT.getSizeInBits() == 64)
7739     return false;
7740
7741   // FIXME: pshufb, blends, shifts.
7742   return (VT.getVectorNumElements() == 2 ||
7743           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7744           isMOVLMask(M, VT) ||
7745           isSHUFPMask(M, VT) ||
7746           isPSHUFDMask(M, VT) ||
7747           isPSHUFHWMask(M, VT) ||
7748           isPSHUFLWMask(M, VT) ||
7749           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7750           isUNPCKLMask(M, VT) ||
7751           isUNPCKHMask(M, VT) ||
7752           isUNPCKL_v_undef_Mask(M, VT) ||
7753           isUNPCKH_v_undef_Mask(M, VT));
7754 }
7755
7756 bool
7757 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7758                                           EVT VT) const {
7759   unsigned NumElts = VT.getVectorNumElements();
7760   // FIXME: This collection of masks seems suspect.
7761   if (NumElts == 2)
7762     return true;
7763   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7764     return (isMOVLMask(Mask, VT)  ||
7765             isCommutedMOVLMask(Mask, VT, true) ||
7766             isSHUFPMask(Mask, VT) ||
7767             isCommutedSHUFPMask(Mask, VT));
7768   }
7769   return false;
7770 }
7771
7772 //===----------------------------------------------------------------------===//
7773 //                           X86 Scheduler Hooks
7774 //===----------------------------------------------------------------------===//
7775
7776 // private utility function
7777 MachineBasicBlock *
7778 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7779                                                        MachineBasicBlock *MBB,
7780                                                        unsigned regOpc,
7781                                                        unsigned immOpc,
7782                                                        unsigned LoadOpc,
7783                                                        unsigned CXchgOpc,
7784                                                        unsigned copyOpc,
7785                                                        unsigned notOpc,
7786                                                        unsigned EAXreg,
7787                                                        TargetRegisterClass *RC,
7788                                                        bool invSrc) const {
7789   // For the atomic bitwise operator, we generate
7790   //   thisMBB:
7791   //   newMBB:
7792   //     ld  t1 = [bitinstr.addr]
7793   //     op  t2 = t1, [bitinstr.val]
7794   //     mov EAX = t1
7795   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7796   //     bz  newMBB
7797   //     fallthrough -->nextMBB
7798   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7799   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7800   MachineFunction::iterator MBBIter = MBB;
7801   ++MBBIter;
7802
7803   /// First build the CFG
7804   MachineFunction *F = MBB->getParent();
7805   MachineBasicBlock *thisMBB = MBB;
7806   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7807   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7808   F->insert(MBBIter, newMBB);
7809   F->insert(MBBIter, nextMBB);
7810
7811   // Move all successors to thisMBB to nextMBB
7812   nextMBB->transferSuccessors(thisMBB);
7813
7814   // Update thisMBB to fall through to newMBB
7815   thisMBB->addSuccessor(newMBB);
7816
7817   // newMBB jumps to itself and fall through to nextMBB
7818   newMBB->addSuccessor(nextMBB);
7819   newMBB->addSuccessor(newMBB);
7820
7821   // Insert instructions into newMBB based on incoming instruction
7822   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7823          "unexpected number of operands");
7824   DebugLoc dl = bInstr->getDebugLoc();
7825   MachineOperand& destOper = bInstr->getOperand(0);
7826   MachineOperand* argOpers[2 + X86AddrNumOperands];
7827   int numArgs = bInstr->getNumOperands() - 1;
7828   for (int i=0; i < numArgs; ++i)
7829     argOpers[i] = &bInstr->getOperand(i+1);
7830
7831   // x86 address has 4 operands: base, index, scale, and displacement
7832   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7833   int valArgIndx = lastAddrIndx + 1;
7834
7835   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7836   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7837   for (int i=0; i <= lastAddrIndx; ++i)
7838     (*MIB).addOperand(*argOpers[i]);
7839
7840   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7841   if (invSrc) {
7842     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7843   }
7844   else
7845     tt = t1;
7846
7847   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7848   assert((argOpers[valArgIndx]->isReg() ||
7849           argOpers[valArgIndx]->isImm()) &&
7850          "invalid operand");
7851   if (argOpers[valArgIndx]->isReg())
7852     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7853   else
7854     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7855   MIB.addReg(tt);
7856   (*MIB).addOperand(*argOpers[valArgIndx]);
7857
7858   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7859   MIB.addReg(t1);
7860
7861   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7862   for (int i=0; i <= lastAddrIndx; ++i)
7863     (*MIB).addOperand(*argOpers[i]);
7864   MIB.addReg(t2);
7865   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7866   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7867                     bInstr->memoperands_end());
7868
7869   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7870   MIB.addReg(EAXreg);
7871
7872   // insert branch
7873   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7874
7875   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7876   return nextMBB;
7877 }
7878
7879 // private utility function:  64 bit atomics on 32 bit host.
7880 MachineBasicBlock *
7881 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7882                                                        MachineBasicBlock *MBB,
7883                                                        unsigned regOpcL,
7884                                                        unsigned regOpcH,
7885                                                        unsigned immOpcL,
7886                                                        unsigned immOpcH,
7887                                                        bool invSrc) const {
7888   // For the atomic bitwise operator, we generate
7889   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7890   //     ld t1,t2 = [bitinstr.addr]
7891   //   newMBB:
7892   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7893   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7894   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7895   //     mov ECX, EBX <- t5, t6
7896   //     mov EAX, EDX <- t1, t2
7897   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7898   //     mov t3, t4 <- EAX, EDX
7899   //     bz  newMBB
7900   //     result in out1, out2
7901   //     fallthrough -->nextMBB
7902
7903   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7904   const unsigned LoadOpc = X86::MOV32rm;
7905   const unsigned copyOpc = X86::MOV32rr;
7906   const unsigned NotOpc = X86::NOT32r;
7907   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7908   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7909   MachineFunction::iterator MBBIter = MBB;
7910   ++MBBIter;
7911
7912   /// First build the CFG
7913   MachineFunction *F = MBB->getParent();
7914   MachineBasicBlock *thisMBB = MBB;
7915   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7916   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7917   F->insert(MBBIter, newMBB);
7918   F->insert(MBBIter, nextMBB);
7919
7920   // Move all successors to thisMBB to nextMBB
7921   nextMBB->transferSuccessors(thisMBB);
7922
7923   // Update thisMBB to fall through to newMBB
7924   thisMBB->addSuccessor(newMBB);
7925
7926   // newMBB jumps to itself and fall through to nextMBB
7927   newMBB->addSuccessor(nextMBB);
7928   newMBB->addSuccessor(newMBB);
7929
7930   DebugLoc dl = bInstr->getDebugLoc();
7931   // Insert instructions into newMBB based on incoming instruction
7932   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7933   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7934          "unexpected number of operands");
7935   MachineOperand& dest1Oper = bInstr->getOperand(0);
7936   MachineOperand& dest2Oper = bInstr->getOperand(1);
7937   MachineOperand* argOpers[2 + X86AddrNumOperands];
7938   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7939     argOpers[i] = &bInstr->getOperand(i+2);
7940
7941   // x86 address has 5 operands: base, index, scale, displacement, and segment.
7942   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7943
7944   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7945   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7946   for (int i=0; i <= lastAddrIndx; ++i)
7947     (*MIB).addOperand(*argOpers[i]);
7948   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7949   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7950   // add 4 to displacement.
7951   for (int i=0; i <= lastAddrIndx-2; ++i)
7952     (*MIB).addOperand(*argOpers[i]);
7953   MachineOperand newOp3 = *(argOpers[3]);
7954   if (newOp3.isImm())
7955     newOp3.setImm(newOp3.getImm()+4);
7956   else
7957     newOp3.setOffset(newOp3.getOffset()+4);
7958   (*MIB).addOperand(newOp3);
7959   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7960
7961   // t3/4 are defined later, at the bottom of the loop
7962   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7963   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7964   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7965     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7966   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7967     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7968
7969   // The subsequent operations should be using the destination registers of
7970   //the PHI instructions.
7971   if (invSrc) {
7972     t1 = F->getRegInfo().createVirtualRegister(RC);
7973     t2 = F->getRegInfo().createVirtualRegister(RC);
7974     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
7975     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
7976   } else {
7977     t1 = dest1Oper.getReg();
7978     t2 = dest2Oper.getReg();
7979   }
7980
7981   int valArgIndx = lastAddrIndx + 1;
7982   assert((argOpers[valArgIndx]->isReg() ||
7983           argOpers[valArgIndx]->isImm()) &&
7984          "invalid operand");
7985   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7986   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7987   if (argOpers[valArgIndx]->isReg())
7988     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7989   else
7990     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7991   if (regOpcL != X86::MOV32rr)
7992     MIB.addReg(t1);
7993   (*MIB).addOperand(*argOpers[valArgIndx]);
7994   assert(argOpers[valArgIndx + 1]->isReg() ==
7995          argOpers[valArgIndx]->isReg());
7996   assert(argOpers[valArgIndx + 1]->isImm() ==
7997          argOpers[valArgIndx]->isImm());
7998   if (argOpers[valArgIndx + 1]->isReg())
7999     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8000   else
8001     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8002   if (regOpcH != X86::MOV32rr)
8003     MIB.addReg(t2);
8004   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8005
8006   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8007   MIB.addReg(t1);
8008   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8009   MIB.addReg(t2);
8010
8011   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8012   MIB.addReg(t5);
8013   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8014   MIB.addReg(t6);
8015
8016   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8017   for (int i=0; i <= lastAddrIndx; ++i)
8018     (*MIB).addOperand(*argOpers[i]);
8019
8020   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8021   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8022                     bInstr->memoperands_end());
8023
8024   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8025   MIB.addReg(X86::EAX);
8026   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8027   MIB.addReg(X86::EDX);
8028
8029   // insert branch
8030   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8031
8032   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8033   return nextMBB;
8034 }
8035
8036 // private utility function
8037 MachineBasicBlock *
8038 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8039                                                       MachineBasicBlock *MBB,
8040                                                       unsigned cmovOpc) const {
8041   // For the atomic min/max operator, we generate
8042   //   thisMBB:
8043   //   newMBB:
8044   //     ld t1 = [min/max.addr]
8045   //     mov t2 = [min/max.val]
8046   //     cmp  t1, t2
8047   //     cmov[cond] t2 = t1
8048   //     mov EAX = t1
8049   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8050   //     bz   newMBB
8051   //     fallthrough -->nextMBB
8052   //
8053   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8054   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8055   MachineFunction::iterator MBBIter = MBB;
8056   ++MBBIter;
8057
8058   /// First build the CFG
8059   MachineFunction *F = MBB->getParent();
8060   MachineBasicBlock *thisMBB = MBB;
8061   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8062   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8063   F->insert(MBBIter, newMBB);
8064   F->insert(MBBIter, nextMBB);
8065
8066   // Move all successors of thisMBB to nextMBB
8067   nextMBB->transferSuccessors(thisMBB);
8068
8069   // Update thisMBB to fall through to newMBB
8070   thisMBB->addSuccessor(newMBB);
8071
8072   // newMBB jumps to newMBB and fall through to nextMBB
8073   newMBB->addSuccessor(nextMBB);
8074   newMBB->addSuccessor(newMBB);
8075
8076   DebugLoc dl = mInstr->getDebugLoc();
8077   // Insert instructions into newMBB based on incoming instruction
8078   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8079          "unexpected number of operands");
8080   MachineOperand& destOper = mInstr->getOperand(0);
8081   MachineOperand* argOpers[2 + X86AddrNumOperands];
8082   int numArgs = mInstr->getNumOperands() - 1;
8083   for (int i=0; i < numArgs; ++i)
8084     argOpers[i] = &mInstr->getOperand(i+1);
8085
8086   // x86 address has 4 operands: base, index, scale, and displacement
8087   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8088   int valArgIndx = lastAddrIndx + 1;
8089
8090   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8091   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8092   for (int i=0; i <= lastAddrIndx; ++i)
8093     (*MIB).addOperand(*argOpers[i]);
8094
8095   // We only support register and immediate values
8096   assert((argOpers[valArgIndx]->isReg() ||
8097           argOpers[valArgIndx]->isImm()) &&
8098          "invalid operand");
8099
8100   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8101   if (argOpers[valArgIndx]->isReg())
8102     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8103   else
8104     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8105   (*MIB).addOperand(*argOpers[valArgIndx]);
8106
8107   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8108   MIB.addReg(t1);
8109
8110   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8111   MIB.addReg(t1);
8112   MIB.addReg(t2);
8113
8114   // Generate movc
8115   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8116   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8117   MIB.addReg(t2);
8118   MIB.addReg(t1);
8119
8120   // Cmp and exchange if none has modified the memory location
8121   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8122   for (int i=0; i <= lastAddrIndx; ++i)
8123     (*MIB).addOperand(*argOpers[i]);
8124   MIB.addReg(t3);
8125   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8126   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8127                     mInstr->memoperands_end());
8128
8129   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8130   MIB.addReg(X86::EAX);
8131
8132   // insert branch
8133   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8134
8135   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8136   return nextMBB;
8137 }
8138
8139 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8140 // all of this code can be replaced with that in the .td file.
8141 MachineBasicBlock *
8142 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8143                             unsigned numArgs, bool memArg) const {
8144
8145   MachineFunction *F = BB->getParent();
8146   DebugLoc dl = MI->getDebugLoc();
8147   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8148
8149   unsigned Opc;
8150   if (memArg)
8151     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8152   else
8153     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8154
8155   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8156
8157   for (unsigned i = 0; i < numArgs; ++i) {
8158     MachineOperand &Op = MI->getOperand(i+1);
8159
8160     if (!(Op.isReg() && Op.isImplicit()))
8161       MIB.addOperand(Op);
8162   }
8163
8164   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8165     .addReg(X86::XMM0);
8166
8167   F->DeleteMachineInstr(MI);
8168
8169   return BB;
8170 }
8171
8172 MachineBasicBlock *
8173 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8174                                                  MachineInstr *MI,
8175                                                  MachineBasicBlock *MBB) const {
8176   // Emit code to save XMM registers to the stack. The ABI says that the
8177   // number of registers to save is given in %al, so it's theoretically
8178   // possible to do an indirect jump trick to avoid saving all of them,
8179   // however this code takes a simpler approach and just executes all
8180   // of the stores if %al is non-zero. It's less code, and it's probably
8181   // easier on the hardware branch predictor, and stores aren't all that
8182   // expensive anyway.
8183
8184   // Create the new basic blocks. One block contains all the XMM stores,
8185   // and one block is the final destination regardless of whether any
8186   // stores were performed.
8187   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8188   MachineFunction *F = MBB->getParent();
8189   MachineFunction::iterator MBBIter = MBB;
8190   ++MBBIter;
8191   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8192   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8193   F->insert(MBBIter, XMMSaveMBB);
8194   F->insert(MBBIter, EndMBB);
8195
8196   // Set up the CFG.
8197   // Move any original successors of MBB to the end block.
8198   EndMBB->transferSuccessors(MBB);
8199   // The original block will now fall through to the XMM save block.
8200   MBB->addSuccessor(XMMSaveMBB);
8201   // The XMMSaveMBB will fall through to the end block.
8202   XMMSaveMBB->addSuccessor(EndMBB);
8203
8204   // Now add the instructions.
8205   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8206   DebugLoc DL = MI->getDebugLoc();
8207
8208   unsigned CountReg = MI->getOperand(0).getReg();
8209   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8210   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8211
8212   if (!Subtarget->isTargetWin64()) {
8213     // If %al is 0, branch around the XMM save block.
8214     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8215     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
8216     MBB->addSuccessor(EndMBB);
8217   }
8218
8219   // In the XMM save block, save all the XMM argument registers.
8220   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8221     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8222     MachineMemOperand *MMO =
8223       F->getMachineMemOperand(
8224         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8225         MachineMemOperand::MOStore, Offset,
8226         /*Size=*/16, /*Align=*/16);
8227     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8228       .addFrameIndex(RegSaveFrameIndex)
8229       .addImm(/*Scale=*/1)
8230       .addReg(/*IndexReg=*/0)
8231       .addImm(/*Disp=*/Offset)
8232       .addReg(/*Segment=*/0)
8233       .addReg(MI->getOperand(i).getReg())
8234       .addMemOperand(MMO);
8235   }
8236
8237   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8238
8239   return EndMBB;
8240 }
8241
8242 MachineBasicBlock *
8243 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8244                                      MachineBasicBlock *BB,
8245                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8246   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8247   DebugLoc DL = MI->getDebugLoc();
8248
8249   // To "insert" a SELECT_CC instruction, we actually have to insert the
8250   // diamond control-flow pattern.  The incoming instruction knows the
8251   // destination vreg to set, the condition code register to branch on, the
8252   // true/false values to select between, and a branch opcode to use.
8253   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8254   MachineFunction::iterator It = BB;
8255   ++It;
8256
8257   //  thisMBB:
8258   //  ...
8259   //   TrueVal = ...
8260   //   cmpTY ccX, r1, r2
8261   //   bCC copy1MBB
8262   //   fallthrough --> copy0MBB
8263   MachineBasicBlock *thisMBB = BB;
8264   MachineFunction *F = BB->getParent();
8265   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8266   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8267   unsigned Opc =
8268     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8269   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8270   F->insert(It, copy0MBB);
8271   F->insert(It, sinkMBB);
8272   // Update machine-CFG edges by first adding all successors of the current
8273   // block to the new block which will contain the Phi node for the select.
8274   // Also inform sdisel of the edge changes.
8275   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8276          E = BB->succ_end(); I != E; ++I) {
8277     EM->insert(std::make_pair(*I, sinkMBB));
8278     sinkMBB->addSuccessor(*I);
8279   }
8280   // Next, remove all successors of the current block, and add the true
8281   // and fallthrough blocks as its successors.
8282   while (!BB->succ_empty())
8283     BB->removeSuccessor(BB->succ_begin());
8284   // Add the true and fallthrough blocks as its successors.
8285   BB->addSuccessor(copy0MBB);
8286   BB->addSuccessor(sinkMBB);
8287
8288   //  copy0MBB:
8289   //   %FalseValue = ...
8290   //   # fallthrough to sinkMBB
8291   BB = copy0MBB;
8292
8293   // Update machine-CFG edges
8294   BB->addSuccessor(sinkMBB);
8295
8296   //  sinkMBB:
8297   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8298   //  ...
8299   BB = sinkMBB;
8300   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8301     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8302     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8303
8304   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8305   return BB;
8306 }
8307
8308
8309 MachineBasicBlock *
8310 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8311                                                MachineBasicBlock *BB,
8312                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8313   switch (MI->getOpcode()) {
8314   default: assert(false && "Unexpected instr type to insert");
8315   case X86::CMOV_GR8:
8316   case X86::CMOV_V1I64:
8317   case X86::CMOV_FR32:
8318   case X86::CMOV_FR64:
8319   case X86::CMOV_V4F32:
8320   case X86::CMOV_V2F64:
8321   case X86::CMOV_V2I64:
8322     return EmitLoweredSelect(MI, BB, EM);
8323
8324   case X86::FP32_TO_INT16_IN_MEM:
8325   case X86::FP32_TO_INT32_IN_MEM:
8326   case X86::FP32_TO_INT64_IN_MEM:
8327   case X86::FP64_TO_INT16_IN_MEM:
8328   case X86::FP64_TO_INT32_IN_MEM:
8329   case X86::FP64_TO_INT64_IN_MEM:
8330   case X86::FP80_TO_INT16_IN_MEM:
8331   case X86::FP80_TO_INT32_IN_MEM:
8332   case X86::FP80_TO_INT64_IN_MEM: {
8333     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8334     DebugLoc DL = MI->getDebugLoc();
8335
8336     // Change the floating point control register to use "round towards zero"
8337     // mode when truncating to an integer value.
8338     MachineFunction *F = BB->getParent();
8339     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8340     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8341
8342     // Load the old value of the high byte of the control word...
8343     unsigned OldCW =
8344       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8345     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8346                       CWFrameIdx);
8347
8348     // Set the high part to be round to zero...
8349     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8350       .addImm(0xC7F);
8351
8352     // Reload the modified control word now...
8353     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8354
8355     // Restore the memory image of control word to original value
8356     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8357       .addReg(OldCW);
8358
8359     // Get the X86 opcode to use.
8360     unsigned Opc;
8361     switch (MI->getOpcode()) {
8362     default: llvm_unreachable("illegal opcode!");
8363     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8364     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8365     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8366     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8367     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8368     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8369     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8370     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8371     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8372     }
8373
8374     X86AddressMode AM;
8375     MachineOperand &Op = MI->getOperand(0);
8376     if (Op.isReg()) {
8377       AM.BaseType = X86AddressMode::RegBase;
8378       AM.Base.Reg = Op.getReg();
8379     } else {
8380       AM.BaseType = X86AddressMode::FrameIndexBase;
8381       AM.Base.FrameIndex = Op.getIndex();
8382     }
8383     Op = MI->getOperand(1);
8384     if (Op.isImm())
8385       AM.Scale = Op.getImm();
8386     Op = MI->getOperand(2);
8387     if (Op.isImm())
8388       AM.IndexReg = Op.getImm();
8389     Op = MI->getOperand(3);
8390     if (Op.isGlobal()) {
8391       AM.GV = Op.getGlobal();
8392     } else {
8393       AM.Disp = Op.getImm();
8394     }
8395     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8396                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8397
8398     // Reload the original control word now.
8399     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8400
8401     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8402     return BB;
8403   }
8404     // String/text processing lowering.
8405   case X86::PCMPISTRM128REG:
8406     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8407   case X86::PCMPISTRM128MEM:
8408     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8409   case X86::PCMPESTRM128REG:
8410     return EmitPCMP(MI, BB, 5, false /* in mem */);
8411   case X86::PCMPESTRM128MEM:
8412     return EmitPCMP(MI, BB, 5, true /* in mem */);
8413
8414     // Atomic Lowering.
8415   case X86::ATOMAND32:
8416     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8417                                                X86::AND32ri, X86::MOV32rm,
8418                                                X86::LCMPXCHG32, X86::MOV32rr,
8419                                                X86::NOT32r, X86::EAX,
8420                                                X86::GR32RegisterClass);
8421   case X86::ATOMOR32:
8422     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8423                                                X86::OR32ri, X86::MOV32rm,
8424                                                X86::LCMPXCHG32, X86::MOV32rr,
8425                                                X86::NOT32r, X86::EAX,
8426                                                X86::GR32RegisterClass);
8427   case X86::ATOMXOR32:
8428     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8429                                                X86::XOR32ri, X86::MOV32rm,
8430                                                X86::LCMPXCHG32, X86::MOV32rr,
8431                                                X86::NOT32r, X86::EAX,
8432                                                X86::GR32RegisterClass);
8433   case X86::ATOMNAND32:
8434     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8435                                                X86::AND32ri, X86::MOV32rm,
8436                                                X86::LCMPXCHG32, X86::MOV32rr,
8437                                                X86::NOT32r, X86::EAX,
8438                                                X86::GR32RegisterClass, true);
8439   case X86::ATOMMIN32:
8440     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8441   case X86::ATOMMAX32:
8442     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8443   case X86::ATOMUMIN32:
8444     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8445   case X86::ATOMUMAX32:
8446     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8447
8448   case X86::ATOMAND16:
8449     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8450                                                X86::AND16ri, X86::MOV16rm,
8451                                                X86::LCMPXCHG16, X86::MOV16rr,
8452                                                X86::NOT16r, X86::AX,
8453                                                X86::GR16RegisterClass);
8454   case X86::ATOMOR16:
8455     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8456                                                X86::OR16ri, X86::MOV16rm,
8457                                                X86::LCMPXCHG16, X86::MOV16rr,
8458                                                X86::NOT16r, X86::AX,
8459                                                X86::GR16RegisterClass);
8460   case X86::ATOMXOR16:
8461     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8462                                                X86::XOR16ri, X86::MOV16rm,
8463                                                X86::LCMPXCHG16, X86::MOV16rr,
8464                                                X86::NOT16r, X86::AX,
8465                                                X86::GR16RegisterClass);
8466   case X86::ATOMNAND16:
8467     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8468                                                X86::AND16ri, X86::MOV16rm,
8469                                                X86::LCMPXCHG16, X86::MOV16rr,
8470                                                X86::NOT16r, X86::AX,
8471                                                X86::GR16RegisterClass, true);
8472   case X86::ATOMMIN16:
8473     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8474   case X86::ATOMMAX16:
8475     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8476   case X86::ATOMUMIN16:
8477     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8478   case X86::ATOMUMAX16:
8479     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8480
8481   case X86::ATOMAND8:
8482     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8483                                                X86::AND8ri, X86::MOV8rm,
8484                                                X86::LCMPXCHG8, X86::MOV8rr,
8485                                                X86::NOT8r, X86::AL,
8486                                                X86::GR8RegisterClass);
8487   case X86::ATOMOR8:
8488     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8489                                                X86::OR8ri, X86::MOV8rm,
8490                                                X86::LCMPXCHG8, X86::MOV8rr,
8491                                                X86::NOT8r, X86::AL,
8492                                                X86::GR8RegisterClass);
8493   case X86::ATOMXOR8:
8494     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8495                                                X86::XOR8ri, X86::MOV8rm,
8496                                                X86::LCMPXCHG8, X86::MOV8rr,
8497                                                X86::NOT8r, X86::AL,
8498                                                X86::GR8RegisterClass);
8499   case X86::ATOMNAND8:
8500     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8501                                                X86::AND8ri, X86::MOV8rm,
8502                                                X86::LCMPXCHG8, X86::MOV8rr,
8503                                                X86::NOT8r, X86::AL,
8504                                                X86::GR8RegisterClass, true);
8505   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8506   // This group is for 64-bit host.
8507   case X86::ATOMAND64:
8508     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8509                                                X86::AND64ri32, X86::MOV64rm,
8510                                                X86::LCMPXCHG64, X86::MOV64rr,
8511                                                X86::NOT64r, X86::RAX,
8512                                                X86::GR64RegisterClass);
8513   case X86::ATOMOR64:
8514     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8515                                                X86::OR64ri32, X86::MOV64rm,
8516                                                X86::LCMPXCHG64, X86::MOV64rr,
8517                                                X86::NOT64r, X86::RAX,
8518                                                X86::GR64RegisterClass);
8519   case X86::ATOMXOR64:
8520     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8521                                                X86::XOR64ri32, X86::MOV64rm,
8522                                                X86::LCMPXCHG64, X86::MOV64rr,
8523                                                X86::NOT64r, X86::RAX,
8524                                                X86::GR64RegisterClass);
8525   case X86::ATOMNAND64:
8526     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8527                                                X86::AND64ri32, X86::MOV64rm,
8528                                                X86::LCMPXCHG64, X86::MOV64rr,
8529                                                X86::NOT64r, X86::RAX,
8530                                                X86::GR64RegisterClass, true);
8531   case X86::ATOMMIN64:
8532     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8533   case X86::ATOMMAX64:
8534     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8535   case X86::ATOMUMIN64:
8536     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8537   case X86::ATOMUMAX64:
8538     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8539
8540   // This group does 64-bit operations on a 32-bit host.
8541   case X86::ATOMAND6432:
8542     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8543                                                X86::AND32rr, X86::AND32rr,
8544                                                X86::AND32ri, X86::AND32ri,
8545                                                false);
8546   case X86::ATOMOR6432:
8547     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8548                                                X86::OR32rr, X86::OR32rr,
8549                                                X86::OR32ri, X86::OR32ri,
8550                                                false);
8551   case X86::ATOMXOR6432:
8552     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8553                                                X86::XOR32rr, X86::XOR32rr,
8554                                                X86::XOR32ri, X86::XOR32ri,
8555                                                false);
8556   case X86::ATOMNAND6432:
8557     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8558                                                X86::AND32rr, X86::AND32rr,
8559                                                X86::AND32ri, X86::AND32ri,
8560                                                true);
8561   case X86::ATOMADD6432:
8562     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8563                                                X86::ADD32rr, X86::ADC32rr,
8564                                                X86::ADD32ri, X86::ADC32ri,
8565                                                false);
8566   case X86::ATOMSUB6432:
8567     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8568                                                X86::SUB32rr, X86::SBB32rr,
8569                                                X86::SUB32ri, X86::SBB32ri,
8570                                                false);
8571   case X86::ATOMSWAP6432:
8572     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8573                                                X86::MOV32rr, X86::MOV32rr,
8574                                                X86::MOV32ri, X86::MOV32ri,
8575                                                false);
8576   case X86::VASTART_SAVE_XMM_REGS:
8577     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8578   }
8579 }
8580
8581 //===----------------------------------------------------------------------===//
8582 //                           X86 Optimization Hooks
8583 //===----------------------------------------------------------------------===//
8584
8585 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8586                                                        const APInt &Mask,
8587                                                        APInt &KnownZero,
8588                                                        APInt &KnownOne,
8589                                                        const SelectionDAG &DAG,
8590                                                        unsigned Depth) const {
8591   unsigned Opc = Op.getOpcode();
8592   assert((Opc >= ISD::BUILTIN_OP_END ||
8593           Opc == ISD::INTRINSIC_WO_CHAIN ||
8594           Opc == ISD::INTRINSIC_W_CHAIN ||
8595           Opc == ISD::INTRINSIC_VOID) &&
8596          "Should use MaskedValueIsZero if you don't know whether Op"
8597          " is a target node!");
8598
8599   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8600   switch (Opc) {
8601   default: break;
8602   case X86ISD::ADD:
8603   case X86ISD::SUB:
8604   case X86ISD::SMUL:
8605   case X86ISD::UMUL:
8606   case X86ISD::INC:
8607   case X86ISD::DEC:
8608   case X86ISD::OR:
8609   case X86ISD::XOR:
8610   case X86ISD::AND:
8611     // These nodes' second result is a boolean.
8612     if (Op.getResNo() == 0)
8613       break;
8614     // Fallthrough
8615   case X86ISD::SETCC:
8616     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8617                                        Mask.getBitWidth() - 1);
8618     break;
8619   }
8620 }
8621
8622 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8623 /// node is a GlobalAddress + offset.
8624 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8625                                        GlobalValue* &GA, int64_t &Offset) const{
8626   if (N->getOpcode() == X86ISD::Wrapper) {
8627     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8628       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8629       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8630       return true;
8631     }
8632   }
8633   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8634 }
8635
8636 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8637                                      EVT EltVT, LoadSDNode *&LDBase,
8638                                      unsigned &LastLoadedElt,
8639                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8640                                      const TargetLowering &TLI) {
8641   LDBase = NULL;
8642   LastLoadedElt = -1U;
8643   for (unsigned i = 0; i < NumElems; ++i) {
8644     if (N->getMaskElt(i) < 0) {
8645       if (!LDBase)
8646         return false;
8647       continue;
8648     }
8649
8650     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8651     if (!Elt.getNode() ||
8652         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8653       return false;
8654     if (!LDBase) {
8655       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8656         return false;
8657       LDBase = cast<LoadSDNode>(Elt.getNode());
8658       LastLoadedElt = i;
8659       continue;
8660     }
8661     if (Elt.getOpcode() == ISD::UNDEF)
8662       continue;
8663
8664     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8665     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
8666       return false;
8667     LastLoadedElt = i;
8668   }
8669   return true;
8670 }
8671
8672 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8673 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8674 /// if the load addresses are consecutive, non-overlapping, and in the right
8675 /// order.  In the case of v2i64, it will see if it can rewrite the
8676 /// shuffle to be an appropriate build vector so it can take advantage of
8677 // performBuildVectorCombine.
8678 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8679                                      const TargetLowering &TLI) {
8680   DebugLoc dl = N->getDebugLoc();
8681   EVT VT = N->getValueType(0);
8682   EVT EltVT = VT.getVectorElementType();
8683   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8684   unsigned NumElems = VT.getVectorNumElements();
8685
8686   if (VT.getSizeInBits() != 128)
8687     return SDValue();
8688
8689   // Try to combine a vector_shuffle into a 128-bit load.
8690   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8691   LoadSDNode *LD = NULL;
8692   unsigned LastLoadedElt;
8693   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8694                                 MFI, TLI))
8695     return SDValue();
8696
8697   if (LastLoadedElt == NumElems - 1) {
8698     if (DAG.InferPtrAlignment(LD->getBasePtr()) >= 16)
8699       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8700                          LD->getSrcValue(), LD->getSrcValueOffset(),
8701                          LD->isVolatile());
8702     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8703                        LD->getSrcValue(), LD->getSrcValueOffset(),
8704                        LD->isVolatile(), LD->getAlignment());
8705   } else if (NumElems == 4 && LastLoadedElt == 1) {
8706     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8707     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8708     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8709     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8710   }
8711   return SDValue();
8712 }
8713
8714 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8715 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8716                                     const X86Subtarget *Subtarget) {
8717   DebugLoc DL = N->getDebugLoc();
8718   SDValue Cond = N->getOperand(0);
8719   // Get the LHS/RHS of the select.
8720   SDValue LHS = N->getOperand(1);
8721   SDValue RHS = N->getOperand(2);
8722
8723   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8724   // instructions have the peculiarity that if either operand is a NaN,
8725   // they chose what we call the RHS operand (and as such are not symmetric).
8726   // It happens that this matches the semantics of the common C idiom
8727   // x<y?x:y and related forms, so we can recognize these cases.
8728   if (Subtarget->hasSSE2() &&
8729       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8730       Cond.getOpcode() == ISD::SETCC) {
8731     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8732
8733     unsigned Opcode = 0;
8734     // Check for x CC y ? x : y.
8735     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8736       switch (CC) {
8737       default: break;
8738       case ISD::SETULT:
8739         // This can be a min if we can prove that at least one of the operands
8740         // is not a nan.
8741         if (!FiniteOnlyFPMath()) {
8742           if (DAG.isKnownNeverNaN(RHS)) {
8743             // Put the potential NaN in the RHS so that SSE will preserve it.
8744             std::swap(LHS, RHS);
8745           } else if (!DAG.isKnownNeverNaN(LHS))
8746             break;
8747         }
8748         Opcode = X86ISD::FMIN;
8749         break;
8750       case ISD::SETOLE:
8751         // This can be a min if we can prove that at least one of the operands
8752         // is not a nan.
8753         if (!FiniteOnlyFPMath()) {
8754           if (DAG.isKnownNeverNaN(LHS)) {
8755             // Put the potential NaN in the RHS so that SSE will preserve it.
8756             std::swap(LHS, RHS);
8757           } else if (!DAG.isKnownNeverNaN(RHS))
8758             break;
8759         }
8760         Opcode = X86ISD::FMIN;
8761         break;
8762       case ISD::SETULE:
8763         // This can be a min, but if either operand is a NaN we need it to
8764         // preserve the original LHS.
8765         std::swap(LHS, RHS);
8766       case ISD::SETOLT:
8767       case ISD::SETLT:
8768       case ISD::SETLE:
8769         Opcode = X86ISD::FMIN;
8770         break;
8771
8772       case ISD::SETOGE:
8773         // This can be a max if we can prove that at least one of the operands
8774         // is not a nan.
8775         if (!FiniteOnlyFPMath()) {
8776           if (DAG.isKnownNeverNaN(LHS)) {
8777             // Put the potential NaN in the RHS so that SSE will preserve it.
8778             std::swap(LHS, RHS);
8779           } else if (!DAG.isKnownNeverNaN(RHS))
8780             break;
8781         }
8782         Opcode = X86ISD::FMAX;
8783         break;
8784       case ISD::SETUGT:
8785         // This can be a max if we can prove that at least one of the operands
8786         // is not a nan.
8787         if (!FiniteOnlyFPMath()) {
8788           if (DAG.isKnownNeverNaN(RHS)) {
8789             // Put the potential NaN in the RHS so that SSE will preserve it.
8790             std::swap(LHS, RHS);
8791           } else if (!DAG.isKnownNeverNaN(LHS))
8792             break;
8793         }
8794         Opcode = X86ISD::FMAX;
8795         break;
8796       case ISD::SETUGE:
8797         // This can be a max, but if either operand is a NaN we need it to
8798         // preserve the original LHS.
8799         std::swap(LHS, RHS);
8800       case ISD::SETOGT:
8801       case ISD::SETGT:
8802       case ISD::SETGE:
8803         Opcode = X86ISD::FMAX;
8804         break;
8805       }
8806     // Check for x CC y ? y : x -- a min/max with reversed arms.
8807     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8808       switch (CC) {
8809       default: break;
8810       case ISD::SETOGE:
8811         // This can be a min if we can prove that at least one of the operands
8812         // is not a nan.
8813         if (!FiniteOnlyFPMath()) {
8814           if (DAG.isKnownNeverNaN(RHS)) {
8815             // Put the potential NaN in the RHS so that SSE will preserve it.
8816             std::swap(LHS, RHS);
8817           } else if (!DAG.isKnownNeverNaN(LHS))
8818             break;
8819         }
8820         Opcode = X86ISD::FMIN;
8821         break;
8822       case ISD::SETUGT:
8823         // This can be a min if we can prove that at least one of the operands
8824         // is not a nan.
8825         if (!FiniteOnlyFPMath()) {
8826           if (DAG.isKnownNeverNaN(LHS)) {
8827             // Put the potential NaN in the RHS so that SSE will preserve it.
8828             std::swap(LHS, RHS);
8829           } else if (!DAG.isKnownNeverNaN(RHS))
8830             break;
8831         }
8832         Opcode = X86ISD::FMIN;
8833         break;
8834       case ISD::SETUGE:
8835         // This can be a min, but if either operand is a NaN we need it to
8836         // preserve the original LHS.
8837         std::swap(LHS, RHS);
8838       case ISD::SETOGT:
8839       case ISD::SETGT:
8840       case ISD::SETGE:
8841         Opcode = X86ISD::FMIN;
8842         break;
8843
8844       case ISD::SETULT:
8845         // This can be a max if we can prove that at least one of the operands
8846         // is not a nan.
8847         if (!FiniteOnlyFPMath()) {
8848           if (DAG.isKnownNeverNaN(LHS)) {
8849             // Put the potential NaN in the RHS so that SSE will preserve it.
8850             std::swap(LHS, RHS);
8851           } else if (!DAG.isKnownNeverNaN(RHS))
8852             break;
8853         }
8854         Opcode = X86ISD::FMAX;
8855         break;
8856       case ISD::SETOLE:
8857         // This can be a max if we can prove that at least one of the operands
8858         // is not a nan.
8859         if (!FiniteOnlyFPMath()) {
8860           if (DAG.isKnownNeverNaN(RHS)) {
8861             // Put the potential NaN in the RHS so that SSE will preserve it.
8862             std::swap(LHS, RHS);
8863           } else if (!DAG.isKnownNeverNaN(LHS))
8864             break;
8865         }
8866         Opcode = X86ISD::FMAX;
8867         break;
8868       case ISD::SETULE:
8869         // This can be a max, but if either operand is a NaN we need it to
8870         // preserve the original LHS.
8871         std::swap(LHS, RHS);
8872       case ISD::SETOLT:
8873       case ISD::SETLT:
8874       case ISD::SETLE:
8875         Opcode = X86ISD::FMAX;
8876         break;
8877       }
8878     }
8879
8880     if (Opcode)
8881       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8882   }
8883
8884   // If this is a select between two integer constants, try to do some
8885   // optimizations.
8886   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8887     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8888       // Don't do this for crazy integer types.
8889       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8890         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8891         // so that TrueC (the true value) is larger than FalseC.
8892         bool NeedsCondInvert = false;
8893
8894         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8895             // Efficiently invertible.
8896             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8897              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8898               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8899           NeedsCondInvert = true;
8900           std::swap(TrueC, FalseC);
8901         }
8902
8903         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8904         if (FalseC->getAPIntValue() == 0 &&
8905             TrueC->getAPIntValue().isPowerOf2()) {
8906           if (NeedsCondInvert) // Invert the condition if needed.
8907             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8908                                DAG.getConstant(1, Cond.getValueType()));
8909
8910           // Zero extend the condition if needed.
8911           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8912
8913           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8914           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8915                              DAG.getConstant(ShAmt, MVT::i8));
8916         }
8917
8918         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8919         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8920           if (NeedsCondInvert) // Invert the condition if needed.
8921             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8922                                DAG.getConstant(1, Cond.getValueType()));
8923
8924           // Zero extend the condition if needed.
8925           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8926                              FalseC->getValueType(0), Cond);
8927           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8928                              SDValue(FalseC, 0));
8929         }
8930
8931         // Optimize cases that will turn into an LEA instruction.  This requires
8932         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8933         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8934           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8935           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8936
8937           bool isFastMultiplier = false;
8938           if (Diff < 10) {
8939             switch ((unsigned char)Diff) {
8940               default: break;
8941               case 1:  // result = add base, cond
8942               case 2:  // result = lea base(    , cond*2)
8943               case 3:  // result = lea base(cond, cond*2)
8944               case 4:  // result = lea base(    , cond*4)
8945               case 5:  // result = lea base(cond, cond*4)
8946               case 8:  // result = lea base(    , cond*8)
8947               case 9:  // result = lea base(cond, cond*8)
8948                 isFastMultiplier = true;
8949                 break;
8950             }
8951           }
8952
8953           if (isFastMultiplier) {
8954             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8955             if (NeedsCondInvert) // Invert the condition if needed.
8956               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8957                                  DAG.getConstant(1, Cond.getValueType()));
8958
8959             // Zero extend the condition if needed.
8960             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8961                                Cond);
8962             // Scale the condition by the difference.
8963             if (Diff != 1)
8964               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8965                                  DAG.getConstant(Diff, Cond.getValueType()));
8966
8967             // Add the base if non-zero.
8968             if (FalseC->getAPIntValue() != 0)
8969               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8970                                  SDValue(FalseC, 0));
8971             return Cond;
8972           }
8973         }
8974       }
8975   }
8976
8977   return SDValue();
8978 }
8979
8980 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8981 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8982                                   TargetLowering::DAGCombinerInfo &DCI) {
8983   DebugLoc DL = N->getDebugLoc();
8984
8985   // If the flag operand isn't dead, don't touch this CMOV.
8986   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8987     return SDValue();
8988
8989   // If this is a select between two integer constants, try to do some
8990   // optimizations.  Note that the operands are ordered the opposite of SELECT
8991   // operands.
8992   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8993     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8994       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8995       // larger than FalseC (the false value).
8996       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8997
8998       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8999         CC = X86::GetOppositeBranchCondition(CC);
9000         std::swap(TrueC, FalseC);
9001       }
9002
9003       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9004       // This is efficient for any integer data type (including i8/i16) and
9005       // shift amount.
9006       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9007         SDValue Cond = N->getOperand(3);
9008         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9009                            DAG.getConstant(CC, MVT::i8), Cond);
9010
9011         // Zero extend the condition if needed.
9012         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9013
9014         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9015         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9016                            DAG.getConstant(ShAmt, MVT::i8));
9017         if (N->getNumValues() == 2)  // Dead flag value?
9018           return DCI.CombineTo(N, Cond, SDValue());
9019         return Cond;
9020       }
9021
9022       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9023       // for any integer data type, including i8/i16.
9024       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9025         SDValue Cond = N->getOperand(3);
9026         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9027                            DAG.getConstant(CC, MVT::i8), Cond);
9028
9029         // Zero extend the condition if needed.
9030         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9031                            FalseC->getValueType(0), Cond);
9032         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9033                            SDValue(FalseC, 0));
9034
9035         if (N->getNumValues() == 2)  // Dead flag value?
9036           return DCI.CombineTo(N, Cond, SDValue());
9037         return Cond;
9038       }
9039
9040       // Optimize cases that will turn into an LEA instruction.  This requires
9041       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9042       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9043         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9044         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9045
9046         bool isFastMultiplier = false;
9047         if (Diff < 10) {
9048           switch ((unsigned char)Diff) {
9049           default: break;
9050           case 1:  // result = add base, cond
9051           case 2:  // result = lea base(    , cond*2)
9052           case 3:  // result = lea base(cond, cond*2)
9053           case 4:  // result = lea base(    , cond*4)
9054           case 5:  // result = lea base(cond, cond*4)
9055           case 8:  // result = lea base(    , cond*8)
9056           case 9:  // result = lea base(cond, cond*8)
9057             isFastMultiplier = true;
9058             break;
9059           }
9060         }
9061
9062         if (isFastMultiplier) {
9063           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9064           SDValue Cond = N->getOperand(3);
9065           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9066                              DAG.getConstant(CC, MVT::i8), Cond);
9067           // Zero extend the condition if needed.
9068           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9069                              Cond);
9070           // Scale the condition by the difference.
9071           if (Diff != 1)
9072             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9073                                DAG.getConstant(Diff, Cond.getValueType()));
9074
9075           // Add the base if non-zero.
9076           if (FalseC->getAPIntValue() != 0)
9077             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9078                                SDValue(FalseC, 0));
9079           if (N->getNumValues() == 2)  // Dead flag value?
9080             return DCI.CombineTo(N, Cond, SDValue());
9081           return Cond;
9082         }
9083       }
9084     }
9085   }
9086   return SDValue();
9087 }
9088
9089
9090 /// PerformMulCombine - Optimize a single multiply with constant into two
9091 /// in order to implement it with two cheaper instructions, e.g.
9092 /// LEA + SHL, LEA + LEA.
9093 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9094                                  TargetLowering::DAGCombinerInfo &DCI) {
9095   if (DAG.getMachineFunction().
9096       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
9097     return SDValue();
9098
9099   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9100     return SDValue();
9101
9102   EVT VT = N->getValueType(0);
9103   if (VT != MVT::i64)
9104     return SDValue();
9105
9106   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9107   if (!C)
9108     return SDValue();
9109   uint64_t MulAmt = C->getZExtValue();
9110   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9111     return SDValue();
9112
9113   uint64_t MulAmt1 = 0;
9114   uint64_t MulAmt2 = 0;
9115   if ((MulAmt % 9) == 0) {
9116     MulAmt1 = 9;
9117     MulAmt2 = MulAmt / 9;
9118   } else if ((MulAmt % 5) == 0) {
9119     MulAmt1 = 5;
9120     MulAmt2 = MulAmt / 5;
9121   } else if ((MulAmt % 3) == 0) {
9122     MulAmt1 = 3;
9123     MulAmt2 = MulAmt / 3;
9124   }
9125   if (MulAmt2 &&
9126       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9127     DebugLoc DL = N->getDebugLoc();
9128
9129     if (isPowerOf2_64(MulAmt2) &&
9130         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9131       // If second multiplifer is pow2, issue it first. We want the multiply by
9132       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9133       // is an add.
9134       std::swap(MulAmt1, MulAmt2);
9135
9136     SDValue NewMul;
9137     if (isPowerOf2_64(MulAmt1))
9138       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9139                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9140     else
9141       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9142                            DAG.getConstant(MulAmt1, VT));
9143
9144     if (isPowerOf2_64(MulAmt2))
9145       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9146                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9147     else
9148       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9149                            DAG.getConstant(MulAmt2, VT));
9150
9151     // Do not add new nodes to DAG combiner worklist.
9152     DCI.CombineTo(N, NewMul, false);
9153   }
9154   return SDValue();
9155 }
9156
9157 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9158   SDValue N0 = N->getOperand(0);
9159   SDValue N1 = N->getOperand(1);
9160   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9161   EVT VT = N0.getValueType();
9162
9163   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9164   // since the result of setcc_c is all zero's or all ones.
9165   if (N1C && N0.getOpcode() == ISD::AND &&
9166       N0.getOperand(1).getOpcode() == ISD::Constant) {
9167     SDValue N00 = N0.getOperand(0);
9168     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9169         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9170           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9171          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9172       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9173       APInt ShAmt = N1C->getAPIntValue();
9174       Mask = Mask.shl(ShAmt);
9175       if (Mask != 0)
9176         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9177                            N00, DAG.getConstant(Mask, VT));
9178     }
9179   }
9180
9181   return SDValue();
9182 }
9183
9184 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9185 ///                       when possible.
9186 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9187                                    const X86Subtarget *Subtarget) {
9188   EVT VT = N->getValueType(0);
9189   if (!VT.isVector() && VT.isInteger() &&
9190       N->getOpcode() == ISD::SHL)
9191     return PerformSHLCombine(N, DAG);
9192
9193   // On X86 with SSE2 support, we can transform this to a vector shift if
9194   // all elements are shifted by the same amount.  We can't do this in legalize
9195   // because the a constant vector is typically transformed to a constant pool
9196   // so we have no knowledge of the shift amount.
9197   if (!Subtarget->hasSSE2())
9198     return SDValue();
9199
9200   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9201     return SDValue();
9202
9203   SDValue ShAmtOp = N->getOperand(1);
9204   EVT EltVT = VT.getVectorElementType();
9205   DebugLoc DL = N->getDebugLoc();
9206   SDValue BaseShAmt = SDValue();
9207   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9208     unsigned NumElts = VT.getVectorNumElements();
9209     unsigned i = 0;
9210     for (; i != NumElts; ++i) {
9211       SDValue Arg = ShAmtOp.getOperand(i);
9212       if (Arg.getOpcode() == ISD::UNDEF) continue;
9213       BaseShAmt = Arg;
9214       break;
9215     }
9216     for (; i != NumElts; ++i) {
9217       SDValue Arg = ShAmtOp.getOperand(i);
9218       if (Arg.getOpcode() == ISD::UNDEF) continue;
9219       if (Arg != BaseShAmt) {
9220         return SDValue();
9221       }
9222     }
9223   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9224              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9225     SDValue InVec = ShAmtOp.getOperand(0);
9226     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9227       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9228       unsigned i = 0;
9229       for (; i != NumElts; ++i) {
9230         SDValue Arg = InVec.getOperand(i);
9231         if (Arg.getOpcode() == ISD::UNDEF) continue;
9232         BaseShAmt = Arg;
9233         break;
9234       }
9235     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9236        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9237          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9238          if (C->getZExtValue() == SplatIdx)
9239            BaseShAmt = InVec.getOperand(1);
9240        }
9241     }
9242     if (BaseShAmt.getNode() == 0)
9243       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9244                               DAG.getIntPtrConstant(0));
9245   } else
9246     return SDValue();
9247
9248   // The shift amount is an i32.
9249   if (EltVT.bitsGT(MVT::i32))
9250     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9251   else if (EltVT.bitsLT(MVT::i32))
9252     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9253
9254   // The shift amount is identical so we can do a vector shift.
9255   SDValue  ValOp = N->getOperand(0);
9256   switch (N->getOpcode()) {
9257   default:
9258     llvm_unreachable("Unknown shift opcode!");
9259     break;
9260   case ISD::SHL:
9261     if (VT == MVT::v2i64)
9262       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9263                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9264                          ValOp, BaseShAmt);
9265     if (VT == MVT::v4i32)
9266       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9267                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9268                          ValOp, BaseShAmt);
9269     if (VT == MVT::v8i16)
9270       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9271                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9272                          ValOp, BaseShAmt);
9273     break;
9274   case ISD::SRA:
9275     if (VT == MVT::v4i32)
9276       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9277                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9278                          ValOp, BaseShAmt);
9279     if (VT == MVT::v8i16)
9280       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9281                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9282                          ValOp, BaseShAmt);
9283     break;
9284   case ISD::SRL:
9285     if (VT == MVT::v2i64)
9286       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9287                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9288                          ValOp, BaseShAmt);
9289     if (VT == MVT::v4i32)
9290       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9291                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9292                          ValOp, BaseShAmt);
9293     if (VT ==  MVT::v8i16)
9294       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9295                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9296                          ValOp, BaseShAmt);
9297     break;
9298   }
9299   return SDValue();
9300 }
9301
9302 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9303                                 const X86Subtarget *Subtarget) {
9304   EVT VT = N->getValueType(0);
9305   if (VT != MVT::i64 || !Subtarget->is64Bit())
9306     return SDValue();
9307
9308   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9309   SDValue N0 = N->getOperand(0);
9310   SDValue N1 = N->getOperand(1);
9311   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9312     std::swap(N0, N1);
9313   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9314     return SDValue();
9315
9316   SDValue ShAmt0 = N0.getOperand(1);
9317   if (ShAmt0.getValueType() != MVT::i8)
9318     return SDValue();
9319   SDValue ShAmt1 = N1.getOperand(1);
9320   if (ShAmt1.getValueType() != MVT::i8)
9321     return SDValue();
9322   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9323     ShAmt0 = ShAmt0.getOperand(0);
9324   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9325     ShAmt1 = ShAmt1.getOperand(0);
9326
9327   DebugLoc DL = N->getDebugLoc();
9328   unsigned Opc = X86ISD::SHLD;
9329   SDValue Op0 = N0.getOperand(0);
9330   SDValue Op1 = N1.getOperand(0);
9331   if (ShAmt0.getOpcode() == ISD::SUB) {
9332     Opc = X86ISD::SHRD;
9333     std::swap(Op0, Op1);
9334     std::swap(ShAmt0, ShAmt1);
9335   }
9336
9337   if (ShAmt1.getOpcode() == ISD::SUB) {
9338     SDValue Sum = ShAmt1.getOperand(0);
9339     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9340       if (SumC->getSExtValue() == 64 &&
9341           ShAmt1.getOperand(1) == ShAmt0)
9342         return DAG.getNode(Opc, DL, VT,
9343                            Op0, Op1,
9344                            DAG.getNode(ISD::TRUNCATE, DL,
9345                                        MVT::i8, ShAmt0));
9346     }
9347   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9348     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9349     if (ShAmt0C &&
9350         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9351       return DAG.getNode(Opc, DL, VT,
9352                          N0.getOperand(0), N1.getOperand(0),
9353                          DAG.getNode(ISD::TRUNCATE, DL,
9354                                        MVT::i8, ShAmt0));
9355   }
9356
9357   return SDValue();
9358 }
9359
9360 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9361 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9362                                    const X86Subtarget *Subtarget) {
9363   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9364   // the FP state in cases where an emms may be missing.
9365   // A preferable solution to the general problem is to figure out the right
9366   // places to insert EMMS.  This qualifies as a quick hack.
9367
9368   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9369   StoreSDNode *St = cast<StoreSDNode>(N);
9370   EVT VT = St->getValue().getValueType();
9371   if (VT.getSizeInBits() != 64)
9372     return SDValue();
9373
9374   const Function *F = DAG.getMachineFunction().getFunction();
9375   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9376   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9377     && Subtarget->hasSSE2();
9378   if ((VT.isVector() ||
9379        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9380       isa<LoadSDNode>(St->getValue()) &&
9381       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9382       St->getChain().hasOneUse() && !St->isVolatile()) {
9383     SDNode* LdVal = St->getValue().getNode();
9384     LoadSDNode *Ld = 0;
9385     int TokenFactorIndex = -1;
9386     SmallVector<SDValue, 8> Ops;
9387     SDNode* ChainVal = St->getChain().getNode();
9388     // Must be a store of a load.  We currently handle two cases:  the load
9389     // is a direct child, and it's under an intervening TokenFactor.  It is
9390     // possible to dig deeper under nested TokenFactors.
9391     if (ChainVal == LdVal)
9392       Ld = cast<LoadSDNode>(St->getChain());
9393     else if (St->getValue().hasOneUse() &&
9394              ChainVal->getOpcode() == ISD::TokenFactor) {
9395       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9396         if (ChainVal->getOperand(i).getNode() == LdVal) {
9397           TokenFactorIndex = i;
9398           Ld = cast<LoadSDNode>(St->getValue());
9399         } else
9400           Ops.push_back(ChainVal->getOperand(i));
9401       }
9402     }
9403
9404     if (!Ld || !ISD::isNormalLoad(Ld))
9405       return SDValue();
9406
9407     // If this is not the MMX case, i.e. we are just turning i64 load/store
9408     // into f64 load/store, avoid the transformation if there are multiple
9409     // uses of the loaded value.
9410     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9411       return SDValue();
9412
9413     DebugLoc LdDL = Ld->getDebugLoc();
9414     DebugLoc StDL = N->getDebugLoc();
9415     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9416     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9417     // pair instead.
9418     if (Subtarget->is64Bit() || F64IsLegal) {
9419       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9420       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9421                                   Ld->getBasePtr(), Ld->getSrcValue(),
9422                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9423                                   Ld->getAlignment());
9424       SDValue NewChain = NewLd.getValue(1);
9425       if (TokenFactorIndex != -1) {
9426         Ops.push_back(NewChain);
9427         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9428                                Ops.size());
9429       }
9430       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9431                           St->getSrcValue(), St->getSrcValueOffset(),
9432                           St->isVolatile(), St->getAlignment());
9433     }
9434
9435     // Otherwise, lower to two pairs of 32-bit loads / stores.
9436     SDValue LoAddr = Ld->getBasePtr();
9437     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9438                                  DAG.getConstant(4, MVT::i32));
9439
9440     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9441                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9442                                Ld->isVolatile(), Ld->getAlignment());
9443     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9444                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9445                                Ld->isVolatile(),
9446                                MinAlign(Ld->getAlignment(), 4));
9447
9448     SDValue NewChain = LoLd.getValue(1);
9449     if (TokenFactorIndex != -1) {
9450       Ops.push_back(LoLd);
9451       Ops.push_back(HiLd);
9452       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9453                              Ops.size());
9454     }
9455
9456     LoAddr = St->getBasePtr();
9457     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9458                          DAG.getConstant(4, MVT::i32));
9459
9460     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9461                                 St->getSrcValue(), St->getSrcValueOffset(),
9462                                 St->isVolatile(), St->getAlignment());
9463     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9464                                 St->getSrcValue(),
9465                                 St->getSrcValueOffset() + 4,
9466                                 St->isVolatile(),
9467                                 MinAlign(St->getAlignment(), 4));
9468     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9469   }
9470   return SDValue();
9471 }
9472
9473 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9474 /// X86ISD::FXOR nodes.
9475 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9476   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9477   // F[X]OR(0.0, x) -> x
9478   // F[X]OR(x, 0.0) -> x
9479   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9480     if (C->getValueAPF().isPosZero())
9481       return N->getOperand(1);
9482   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9483     if (C->getValueAPF().isPosZero())
9484       return N->getOperand(0);
9485   return SDValue();
9486 }
9487
9488 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9489 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9490   // FAND(0.0, x) -> 0.0
9491   // FAND(x, 0.0) -> 0.0
9492   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9493     if (C->getValueAPF().isPosZero())
9494       return N->getOperand(0);
9495   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9496     if (C->getValueAPF().isPosZero())
9497       return N->getOperand(1);
9498   return SDValue();
9499 }
9500
9501 static SDValue PerformBTCombine(SDNode *N,
9502                                 SelectionDAG &DAG,
9503                                 TargetLowering::DAGCombinerInfo &DCI) {
9504   // BT ignores high bits in the bit index operand.
9505   SDValue Op1 = N->getOperand(1);
9506   if (Op1.hasOneUse()) {
9507     unsigned BitWidth = Op1.getValueSizeInBits();
9508     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9509     APInt KnownZero, KnownOne;
9510     TargetLowering::TargetLoweringOpt TLO(DAG);
9511     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9512     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9513         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9514       DCI.CommitTargetLoweringOpt(TLO);
9515   }
9516   return SDValue();
9517 }
9518
9519 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9520   SDValue Op = N->getOperand(0);
9521   if (Op.getOpcode() == ISD::BIT_CONVERT)
9522     Op = Op.getOperand(0);
9523   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9524   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9525       VT.getVectorElementType().getSizeInBits() ==
9526       OpVT.getVectorElementType().getSizeInBits()) {
9527     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9528   }
9529   return SDValue();
9530 }
9531
9532 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9533 // Locked instructions, in turn, have implicit fence semantics (all memory
9534 // operations are flushed before issuing the locked instruction, and the
9535 // are not buffered), so we can fold away the common pattern of
9536 // fence-atomic-fence.
9537 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9538   SDValue atomic = N->getOperand(0);
9539   switch (atomic.getOpcode()) {
9540     case ISD::ATOMIC_CMP_SWAP:
9541     case ISD::ATOMIC_SWAP:
9542     case ISD::ATOMIC_LOAD_ADD:
9543     case ISD::ATOMIC_LOAD_SUB:
9544     case ISD::ATOMIC_LOAD_AND:
9545     case ISD::ATOMIC_LOAD_OR:
9546     case ISD::ATOMIC_LOAD_XOR:
9547     case ISD::ATOMIC_LOAD_NAND:
9548     case ISD::ATOMIC_LOAD_MIN:
9549     case ISD::ATOMIC_LOAD_MAX:
9550     case ISD::ATOMIC_LOAD_UMIN:
9551     case ISD::ATOMIC_LOAD_UMAX:
9552       break;
9553     default:
9554       return SDValue();
9555   }
9556
9557   SDValue fence = atomic.getOperand(0);
9558   if (fence.getOpcode() != ISD::MEMBARRIER)
9559     return SDValue();
9560
9561   switch (atomic.getOpcode()) {
9562     case ISD::ATOMIC_CMP_SWAP:
9563       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9564                                     atomic.getOperand(1), atomic.getOperand(2),
9565                                     atomic.getOperand(3));
9566     case ISD::ATOMIC_SWAP:
9567     case ISD::ATOMIC_LOAD_ADD:
9568     case ISD::ATOMIC_LOAD_SUB:
9569     case ISD::ATOMIC_LOAD_AND:
9570     case ISD::ATOMIC_LOAD_OR:
9571     case ISD::ATOMIC_LOAD_XOR:
9572     case ISD::ATOMIC_LOAD_NAND:
9573     case ISD::ATOMIC_LOAD_MIN:
9574     case ISD::ATOMIC_LOAD_MAX:
9575     case ISD::ATOMIC_LOAD_UMIN:
9576     case ISD::ATOMIC_LOAD_UMAX:
9577       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9578                                     atomic.getOperand(1), atomic.getOperand(2));
9579     default:
9580       return SDValue();
9581   }
9582 }
9583
9584 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9585   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9586   //           (and (i32 x86isd::setcc_carry), 1)
9587   // This eliminates the zext. This transformation is necessary because
9588   // ISD::SETCC is always legalized to i8.
9589   DebugLoc dl = N->getDebugLoc();
9590   SDValue N0 = N->getOperand(0);
9591   EVT VT = N->getValueType(0);
9592   if (N0.getOpcode() == ISD::AND &&
9593       N0.hasOneUse() &&
9594       N0.getOperand(0).hasOneUse()) {
9595     SDValue N00 = N0.getOperand(0);
9596     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9597       return SDValue();
9598     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9599     if (!C || C->getZExtValue() != 1)
9600       return SDValue();
9601     return DAG.getNode(ISD::AND, dl, VT,
9602                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9603                                    N00.getOperand(0), N00.getOperand(1)),
9604                        DAG.getConstant(1, VT));
9605   }
9606
9607   return SDValue();
9608 }
9609
9610 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9611                                              DAGCombinerInfo &DCI) const {
9612   SelectionDAG &DAG = DCI.DAG;
9613   switch (N->getOpcode()) {
9614   default: break;
9615   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9616   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9617   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9618   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9619   case ISD::SHL:
9620   case ISD::SRA:
9621   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9622   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9623   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9624   case X86ISD::FXOR:
9625   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9626   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9627   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9628   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9629   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9630   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9631   }
9632
9633   return SDValue();
9634 }
9635
9636 //===----------------------------------------------------------------------===//
9637 //                           X86 Inline Assembly Support
9638 //===----------------------------------------------------------------------===//
9639
9640 static bool LowerToBSwap(CallInst *CI) {
9641   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9642   // we will turn this bswap into something that will be lowered to logical ops
9643   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9644   // so don't worry about this.
9645
9646   // Verify this is a simple bswap.
9647   if (CI->getNumOperands() != 2 ||
9648       CI->getType() != CI->getOperand(1)->getType() ||
9649       !CI->getType()->isInteger())
9650     return false;
9651
9652   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9653   if (!Ty || Ty->getBitWidth() % 16 != 0)
9654     return false;
9655
9656   // Okay, we can do this xform, do so now.
9657   const Type *Tys[] = { Ty };
9658   Module *M = CI->getParent()->getParent()->getParent();
9659   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9660
9661   Value *Op = CI->getOperand(1);
9662   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9663
9664   CI->replaceAllUsesWith(Op);
9665   CI->eraseFromParent();
9666   return true;
9667 }
9668
9669 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9670   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9671   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9672
9673   std::string AsmStr = IA->getAsmString();
9674
9675   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9676   SmallVector<StringRef, 4> AsmPieces;
9677   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9678
9679   switch (AsmPieces.size()) {
9680   default: return false;
9681   case 1:
9682     AsmStr = AsmPieces[0];
9683     AsmPieces.clear();
9684     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9685
9686     // bswap $0
9687     if (AsmPieces.size() == 2 &&
9688         (AsmPieces[0] == "bswap" ||
9689          AsmPieces[0] == "bswapq" ||
9690          AsmPieces[0] == "bswapl") &&
9691         (AsmPieces[1] == "$0" ||
9692          AsmPieces[1] == "${0:q}")) {
9693       // No need to check constraints, nothing other than the equivalent of
9694       // "=r,0" would be valid here.
9695       return LowerToBSwap(CI);
9696     }
9697     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9698     if (CI->getType()->isInteger(16) &&
9699         AsmPieces.size() == 3 &&
9700         AsmPieces[0] == "rorw" &&
9701         AsmPieces[1] == "$$8," &&
9702         AsmPieces[2] == "${0:w}" &&
9703         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9704       return LowerToBSwap(CI);
9705     }
9706     break;
9707   case 3:
9708     if (CI->getType()->isInteger(64) &&
9709         Constraints.size() >= 2 &&
9710         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9711         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9712       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9713       SmallVector<StringRef, 4> Words;
9714       SplitString(AsmPieces[0], Words, " \t");
9715       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9716         Words.clear();
9717         SplitString(AsmPieces[1], Words, " \t");
9718         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9719           Words.clear();
9720           SplitString(AsmPieces[2], Words, " \t,");
9721           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9722               Words[2] == "%edx") {
9723             return LowerToBSwap(CI);
9724           }
9725         }
9726       }
9727     }
9728     break;
9729   }
9730   return false;
9731 }
9732
9733
9734
9735 /// getConstraintType - Given a constraint letter, return the type of
9736 /// constraint it is for this target.
9737 X86TargetLowering::ConstraintType
9738 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9739   if (Constraint.size() == 1) {
9740     switch (Constraint[0]) {
9741     case 'A':
9742       return C_Register;
9743     case 'f':
9744     case 'r':
9745     case 'R':
9746     case 'l':
9747     case 'q':
9748     case 'Q':
9749     case 'x':
9750     case 'y':
9751     case 'Y':
9752       return C_RegisterClass;
9753     case 'e':
9754     case 'Z':
9755       return C_Other;
9756     default:
9757       break;
9758     }
9759   }
9760   return TargetLowering::getConstraintType(Constraint);
9761 }
9762
9763 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9764 /// with another that has more specific requirements based on the type of the
9765 /// corresponding operand.
9766 const char *X86TargetLowering::
9767 LowerXConstraint(EVT ConstraintVT) const {
9768   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9769   // 'f' like normal targets.
9770   if (ConstraintVT.isFloatingPoint()) {
9771     if (Subtarget->hasSSE2())
9772       return "Y";
9773     if (Subtarget->hasSSE1())
9774       return "x";
9775   }
9776
9777   return TargetLowering::LowerXConstraint(ConstraintVT);
9778 }
9779
9780 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9781 /// vector.  If it is invalid, don't add anything to Ops.
9782 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9783                                                      char Constraint,
9784                                                      bool hasMemory,
9785                                                      std::vector<SDValue>&Ops,
9786                                                      SelectionDAG &DAG) const {
9787   SDValue Result(0, 0);
9788
9789   switch (Constraint) {
9790   default: break;
9791   case 'I':
9792     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9793       if (C->getZExtValue() <= 31) {
9794         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9795         break;
9796       }
9797     }
9798     return;
9799   case 'J':
9800     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9801       if (C->getZExtValue() <= 63) {
9802         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9803         break;
9804       }
9805     }
9806     return;
9807   case 'K':
9808     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9809       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9810         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9811         break;
9812       }
9813     }
9814     return;
9815   case 'N':
9816     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9817       if (C->getZExtValue() <= 255) {
9818         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9819         break;
9820       }
9821     }
9822     return;
9823   case 'e': {
9824     // 32-bit signed value
9825     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9826       const ConstantInt *CI = C->getConstantIntValue();
9827       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9828                                   C->getSExtValue())) {
9829         // Widen to 64 bits here to get it sign extended.
9830         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9831         break;
9832       }
9833     // FIXME gcc accepts some relocatable values here too, but only in certain
9834     // memory models; it's complicated.
9835     }
9836     return;
9837   }
9838   case 'Z': {
9839     // 32-bit unsigned value
9840     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9841       const ConstantInt *CI = C->getConstantIntValue();
9842       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9843                                   C->getZExtValue())) {
9844         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9845         break;
9846       }
9847     }
9848     // FIXME gcc accepts some relocatable values here too, but only in certain
9849     // memory models; it's complicated.
9850     return;
9851   }
9852   case 'i': {
9853     // Literal immediates are always ok.
9854     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9855       // Widen to 64 bits here to get it sign extended.
9856       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9857       break;
9858     }
9859
9860     // If we are in non-pic codegen mode, we allow the address of a global (with
9861     // an optional displacement) to be used with 'i'.
9862     GlobalAddressSDNode *GA = 0;
9863     int64_t Offset = 0;
9864
9865     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9866     while (1) {
9867       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9868         Offset += GA->getOffset();
9869         break;
9870       } else if (Op.getOpcode() == ISD::ADD) {
9871         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9872           Offset += C->getZExtValue();
9873           Op = Op.getOperand(0);
9874           continue;
9875         }
9876       } else if (Op.getOpcode() == ISD::SUB) {
9877         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9878           Offset += -C->getZExtValue();
9879           Op = Op.getOperand(0);
9880           continue;
9881         }
9882       }
9883
9884       // Otherwise, this isn't something we can handle, reject it.
9885       return;
9886     }
9887
9888     GlobalValue *GV = GA->getGlobal();
9889     // If we require an extra load to get this address, as in PIC mode, we
9890     // can't accept it.
9891     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9892                                                         getTargetMachine())))
9893       return;
9894
9895     if (hasMemory)
9896       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9897     else
9898       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9899     Result = Op;
9900     break;
9901   }
9902   }
9903
9904   if (Result.getNode()) {
9905     Ops.push_back(Result);
9906     return;
9907   }
9908   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9909                                                       Ops, DAG);
9910 }
9911
9912 std::vector<unsigned> X86TargetLowering::
9913 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9914                                   EVT VT) const {
9915   if (Constraint.size() == 1) {
9916     // FIXME: not handling fp-stack yet!
9917     switch (Constraint[0]) {      // GCC X86 Constraint Letters
9918     default: break;  // Unknown constraint letter
9919     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
9920       if (Subtarget->is64Bit()) {
9921         if (VT == MVT::i32)
9922           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9923                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9924                                        X86::R10D,X86::R11D,X86::R12D,
9925                                        X86::R13D,X86::R14D,X86::R15D,
9926                                        X86::EBP, X86::ESP, 0);
9927         else if (VT == MVT::i16)
9928           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9929                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9930                                        X86::R10W,X86::R11W,X86::R12W,
9931                                        X86::R13W,X86::R14W,X86::R15W,
9932                                        X86::BP,  X86::SP, 0);
9933         else if (VT == MVT::i8)
9934           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9935                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9936                                        X86::R10B,X86::R11B,X86::R12B,
9937                                        X86::R13B,X86::R14B,X86::R15B,
9938                                        X86::BPL, X86::SPL, 0);
9939
9940         else if (VT == MVT::i64)
9941           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9942                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9943                                        X86::R10, X86::R11, X86::R12,
9944                                        X86::R13, X86::R14, X86::R15,
9945                                        X86::RBP, X86::RSP, 0);
9946
9947         break;
9948       }
9949       // 32-bit fallthrough
9950     case 'Q':   // Q_REGS
9951       if (VT == MVT::i32)
9952         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9953       else if (VT == MVT::i16)
9954         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9955       else if (VT == MVT::i8)
9956         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9957       else if (VT == MVT::i64)
9958         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9959       break;
9960     }
9961   }
9962
9963   return std::vector<unsigned>();
9964 }
9965
9966 std::pair<unsigned, const TargetRegisterClass*>
9967 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9968                                                 EVT VT) const {
9969   // First, see if this is a constraint that directly corresponds to an LLVM
9970   // register class.
9971   if (Constraint.size() == 1) {
9972     // GCC Constraint Letters
9973     switch (Constraint[0]) {
9974     default: break;
9975     case 'r':   // GENERAL_REGS
9976     case 'l':   // INDEX_REGS
9977       if (VT == MVT::i8)
9978         return std::make_pair(0U, X86::GR8RegisterClass);
9979       if (VT == MVT::i16)
9980         return std::make_pair(0U, X86::GR16RegisterClass);
9981       if (VT == MVT::i32 || !Subtarget->is64Bit())
9982         return std::make_pair(0U, X86::GR32RegisterClass);
9983       return std::make_pair(0U, X86::GR64RegisterClass);
9984     case 'R':   // LEGACY_REGS
9985       if (VT == MVT::i8)
9986         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
9987       if (VT == MVT::i16)
9988         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
9989       if (VT == MVT::i32 || !Subtarget->is64Bit())
9990         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
9991       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
9992     case 'f':  // FP Stack registers.
9993       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9994       // value to the correct fpstack register class.
9995       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9996         return std::make_pair(0U, X86::RFP32RegisterClass);
9997       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9998         return std::make_pair(0U, X86::RFP64RegisterClass);
9999       return std::make_pair(0U, X86::RFP80RegisterClass);
10000     case 'y':   // MMX_REGS if MMX allowed.
10001       if (!Subtarget->hasMMX()) break;
10002       return std::make_pair(0U, X86::VR64RegisterClass);
10003     case 'Y':   // SSE_REGS if SSE2 allowed
10004       if (!Subtarget->hasSSE2()) break;
10005       // FALL THROUGH.
10006     case 'x':   // SSE_REGS if SSE1 allowed
10007       if (!Subtarget->hasSSE1()) break;
10008
10009       switch (VT.getSimpleVT().SimpleTy) {
10010       default: break;
10011       // Scalar SSE types.
10012       case MVT::f32:
10013       case MVT::i32:
10014         return std::make_pair(0U, X86::FR32RegisterClass);
10015       case MVT::f64:
10016       case MVT::i64:
10017         return std::make_pair(0U, X86::FR64RegisterClass);
10018       // Vector types.
10019       case MVT::v16i8:
10020       case MVT::v8i16:
10021       case MVT::v4i32:
10022       case MVT::v2i64:
10023       case MVT::v4f32:
10024       case MVT::v2f64:
10025         return std::make_pair(0U, X86::VR128RegisterClass);
10026       }
10027       break;
10028     }
10029   }
10030
10031   // Use the default implementation in TargetLowering to convert the register
10032   // constraint into a member of a register class.
10033   std::pair<unsigned, const TargetRegisterClass*> Res;
10034   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10035
10036   // Not found as a standard register?
10037   if (Res.second == 0) {
10038     // Map st(0) -> st(7) -> ST0
10039     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10040         tolower(Constraint[1]) == 's' &&
10041         tolower(Constraint[2]) == 't' &&
10042         Constraint[3] == '(' &&
10043         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10044         Constraint[5] == ')' &&
10045         Constraint[6] == '}') {
10046
10047       Res.first = X86::ST0+Constraint[4]-'0';
10048       Res.second = X86::RFP80RegisterClass;
10049       return Res;
10050     }
10051
10052     // GCC allows "st(0)" to be called just plain "st".
10053     if (StringRef("{st}").equals_lower(Constraint)) {
10054       Res.first = X86::ST0;
10055       Res.second = X86::RFP80RegisterClass;
10056       return Res;
10057     }
10058
10059     // flags -> EFLAGS
10060     if (StringRef("{flags}").equals_lower(Constraint)) {
10061       Res.first = X86::EFLAGS;
10062       Res.second = X86::CCRRegisterClass;
10063       return Res;
10064     }
10065
10066     // 'A' means EAX + EDX.
10067     if (Constraint == "A") {
10068       Res.first = X86::EAX;
10069       Res.second = X86::GR32_ADRegisterClass;
10070       return Res;
10071     }
10072     return Res;
10073   }
10074
10075   // Otherwise, check to see if this is a register class of the wrong value
10076   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10077   // turn into {ax},{dx}.
10078   if (Res.second->hasType(VT))
10079     return Res;   // Correct type already, nothing to do.
10080
10081   // All of the single-register GCC register classes map their values onto
10082   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10083   // really want an 8-bit or 32-bit register, map to the appropriate register
10084   // class and return the appropriate register.
10085   if (Res.second == X86::GR16RegisterClass) {
10086     if (VT == MVT::i8) {
10087       unsigned DestReg = 0;
10088       switch (Res.first) {
10089       default: break;
10090       case X86::AX: DestReg = X86::AL; break;
10091       case X86::DX: DestReg = X86::DL; break;
10092       case X86::CX: DestReg = X86::CL; break;
10093       case X86::BX: DestReg = X86::BL; break;
10094       }
10095       if (DestReg) {
10096         Res.first = DestReg;
10097         Res.second = X86::GR8RegisterClass;
10098       }
10099     } else if (VT == MVT::i32) {
10100       unsigned DestReg = 0;
10101       switch (Res.first) {
10102       default: break;
10103       case X86::AX: DestReg = X86::EAX; break;
10104       case X86::DX: DestReg = X86::EDX; break;
10105       case X86::CX: DestReg = X86::ECX; break;
10106       case X86::BX: DestReg = X86::EBX; break;
10107       case X86::SI: DestReg = X86::ESI; break;
10108       case X86::DI: DestReg = X86::EDI; break;
10109       case X86::BP: DestReg = X86::EBP; break;
10110       case X86::SP: DestReg = X86::ESP; break;
10111       }
10112       if (DestReg) {
10113         Res.first = DestReg;
10114         Res.second = X86::GR32RegisterClass;
10115       }
10116     } else if (VT == MVT::i64) {
10117       unsigned DestReg = 0;
10118       switch (Res.first) {
10119       default: break;
10120       case X86::AX: DestReg = X86::RAX; break;
10121       case X86::DX: DestReg = X86::RDX; break;
10122       case X86::CX: DestReg = X86::RCX; break;
10123       case X86::BX: DestReg = X86::RBX; break;
10124       case X86::SI: DestReg = X86::RSI; break;
10125       case X86::DI: DestReg = X86::RDI; break;
10126       case X86::BP: DestReg = X86::RBP; break;
10127       case X86::SP: DestReg = X86::RSP; break;
10128       }
10129       if (DestReg) {
10130         Res.first = DestReg;
10131         Res.second = X86::GR64RegisterClass;
10132       }
10133     }
10134   } else if (Res.second == X86::FR32RegisterClass ||
10135              Res.second == X86::FR64RegisterClass ||
10136              Res.second == X86::VR128RegisterClass) {
10137     // Handle references to XMM physical registers that got mapped into the
10138     // wrong class.  This can happen with constraints like {xmm0} where the
10139     // target independent register mapper will just pick the first match it can
10140     // find, ignoring the required type.
10141     if (VT == MVT::f32)
10142       Res.second = X86::FR32RegisterClass;
10143     else if (VT == MVT::f64)
10144       Res.second = X86::FR64RegisterClass;
10145     else if (X86::VR128RegisterClass->hasType(VT))
10146       Res.second = X86::VR128RegisterClass;
10147   }
10148
10149   return Res;
10150 }
10151
10152 //===----------------------------------------------------------------------===//
10153 //                           X86 Widen vector type
10154 //===----------------------------------------------------------------------===//
10155
10156 /// getWidenVectorType: given a vector type, returns the type to widen
10157 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
10158 /// If there is no vector type that we want to widen to, returns MVT::Other
10159 /// When and where to widen is target dependent based on the cost of
10160 /// scalarizing vs using the wider vector type.
10161
10162 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
10163   assert(VT.isVector());
10164   if (isTypeLegal(VT))
10165     return VT;
10166
10167   // TODO: In computeRegisterProperty, we can compute the list of legal vector
10168   //       type based on element type.  This would speed up our search (though
10169   //       it may not be worth it since the size of the list is relatively
10170   //       small).
10171   EVT EltVT = VT.getVectorElementType();
10172   unsigned NElts = VT.getVectorNumElements();
10173
10174   // On X86, it make sense to widen any vector wider than 1
10175   if (NElts <= 1)
10176     return MVT::Other;
10177
10178   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
10179        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
10180     EVT SVT = (MVT::SimpleValueType)nVT;
10181
10182     if (isTypeLegal(SVT) &&
10183         SVT.getVectorElementType() == EltVT &&
10184         SVT.getVectorNumElements() > NElts)
10185       return SVT;
10186   }
10187   return MVT::Other;
10188 }