lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65
  66   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  67
  68   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  69     if (is64Bit) return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  72     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  73     return new X8632_ELFTargetObjectFile(TM);
  74   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  75     return new TargetLoweringObjectFileCOFF();
  76   }
  77   llvm_unreachable("unknown subtarget type");
  78 }
  79
  80 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  81   : TargetLowering(TM, createTLOF(TM)) {
  82   Subtarget = &TM.getSubtarget<X86Subtarget>();
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  86
  87   RegInfo = TM.getRegisterInfo();
  88   TD = getTargetData();
  89
  90   // Set up the TargetLowering object.
  91
  92   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  93   setShiftAmountType(MVT::i8);
  94   setBooleanContents(ZeroOrOneBooleanContent);
  95   setSchedulingPreference(Sched::RegPressure);
  96   setStackPointerRegisterToSaveRestore(X86StackPtr);
  97
  98   if (Subtarget->isTargetDarwin()) {
  99     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 100     setUseUnderscoreSetJmp(false);
 101     setUseUnderscoreLongJmp(false);
 102   } else if (Subtarget->isTargetMingw()) {
 103     // MS runtime is weird: it exports _setjmp, but longjmp!
 104     setUseUnderscoreSetJmp(true);
 105     setUseUnderscoreLongJmp(false);
 106   } else {
 107     setUseUnderscoreSetJmp(true);
 108     setUseUnderscoreLongJmp(true);
 109   }
 110
 111   // Set up the register classes.
 112   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 113   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 124   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 127
 128   // SETOEQ and SETUNE require checking two conditions.
 129   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 130   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 132   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 135
 136   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 137   // operation.
 138   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 145   } else if (!UseSoftFloat) {
 146     // We have an algorithm for SSE2->double, and we turn this into a
 147     // 64-bit FILD followed by conditional FADD for other targets.
 148     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 149     // We have an algorithm for SSE2, and we turn this into a 64-bit
 150     // FILD for other targets.
 151     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 152   }
 153
 154   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 155   // this operation.
 156   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 158
 159   if (!UseSoftFloat) {
 160     // SSE has no i16 to fp conversion, only i32
 161     if (X86ScalarSSEf32) {
 162       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 163       // f32 and f64 cases are Legal, f80 case is not
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 165     } else {
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     }
 169   } else {
 170     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 172   }
 173
 174   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 175   // are Legal, f80 is custom lowered.
 176   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 177   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 178
 179   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 180   // this operation.
 181   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 183
 184   if (X86ScalarSSEf32) {
 185     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 186     // f32 and f64 cases are Legal, f80 case is not
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 188   } else {
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   }
 192
 193   // Handle FP_TO_UINT by promoting the destination to a larger signed
 194   // conversion.
 195   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 198
 199   if (Subtarget->is64Bit()) {
 200     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 202   } else if (!UseSoftFloat) {
 203     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 204       // Expand FP_TO_UINT into a select.
 205       // FIXME: We would like to use a Custom expander here eventually to do
 206       // the optimal thing for SSE vs. the default expansion in the legalizer.
 207       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 208     else
 209       // With SSE3 we can use fisttpll to convert to a signed i64; without
 210       // SSE, we're stuck with a fistpll.
 211       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 212   }
 213
 214   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 215   if (!X86ScalarSSEf64) {
 216     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 218     if (Subtarget->is64Bit()) {
 219       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 220       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 221       if (Subtarget->hasMMX() && !DisableMMX)
 222         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 223       else
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 225     }
 226   }
 227
 228   // Scalar integer divide and remainder are lowered to use operations that
 229   // produce two results, to match the available instructions. This exposes
 230   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 231   // into a single instruction.
 232   //
 233   // Scalar integer multiply-high is also lowered to use two-result
 234   // operations, to match the available instructions. However, plain multiply
 235   // (low) operations are left as Legal, as there are single-result
 236   // instructions for this in x86. Using the two-result multiply instructions
 237   // when both high and low results are needed must be arranged by dagcombine.
 238   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 246   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 247   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 262
 263   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 264   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 265   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 266   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 267   if (Subtarget->is64Bit())
 268     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 269   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 272   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 273   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 276   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 277
 278   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 279   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 280   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 301   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 305   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 313     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 314   }
 315   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 316
 317   // Darwin ABI issue.
 318   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 319   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 320   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 322   if (Subtarget->is64Bit())
 323     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 324   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 325   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 326   if (Subtarget->is64Bit()) {
 327     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 328     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 329     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 330     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 331     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 332   }
 333   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 334   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 335   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 337   if (Subtarget->is64Bit()) {
 338     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 339     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 341   }
 342
 343   if (Subtarget->hasSSE1())
 344     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 345
 346   // We may not have a libcall for MEMBARRIER so we should lower this.
 347   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 348
 349   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 350   // Locked instructions, in turn, have implicit fence semantics (all memory
 351   // operations are flushed before issuing the locked instruction, and they
 352   // are not buffered), so we can fold away the common pattern of
 353   // fence-atomic-fence.
 354   setShouldFoldAtomicFences(true);
 355
 356   // Expand certain atomics
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 361
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 366
 367   if (!Subtarget->is64Bit()) {
 368     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 375   }
 376
 377   // FIXME - use subtarget debug flags
 378   if (!Subtarget->isTargetDarwin() &&
 379       !Subtarget->isTargetELF() &&
 380       !Subtarget->isTargetCygMing()) {
 381     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 382   }
 383
 384   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 385   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 386   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 387   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 388   if (Subtarget->is64Bit()) {
 389     setExceptionPointerRegister(X86::RAX);
 390     setExceptionSelectorRegister(X86::RDX);
 391   } else {
 392     setExceptionPointerRegister(X86::EAX);
 393     setExceptionSelectorRegister(X86::EDX);
 394   }
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 397
 398   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 399
 400   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 401
 402   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 403   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 404   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 405   if (Subtarget->is64Bit()) {
 406     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 407     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 408   } else {
 409     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 410     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 411   }
 412
 413   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 414   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 415   if (Subtarget->is64Bit())
 416     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 417   if (Subtarget->isTargetCygMing())
 418     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 419   else
 420     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 421
 422   if (!UseSoftFloat && X86ScalarSSEf64) {
 423     // f32 and f64 use SSE.
 424     // Set up the FP register classes.
 425     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 426     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 427
 428     // Use ANDPD to simulate FABS.
 429     setOperationAction(ISD::FABS , MVT::f64, Custom);
 430     setOperationAction(ISD::FABS , MVT::f32, Custom);
 431
 432     // Use XORP to simulate FNEG.
 433     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 434     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 435
 436     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 439
 440     // We don't support sin/cos/fmod
 441     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 442     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 443     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 444     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 445
 446     // Expand FP immediates into loads from the stack, except for the special
 447     // cases we handle.
 448     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 449     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 450   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 451     // Use SSE for f32, x87 for f64.
 452     // Set up the FP register classes.
 453     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 454     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 455
 456     // Use ANDPS to simulate FABS.
 457     setOperationAction(ISD::FABS , MVT::f32, Custom);
 458
 459     // Use XORP to simulate FNEG.
 460     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 461
 462     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 463
 464     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 467
 468     // We don't support sin/cos/fmod
 469     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 470     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 471
 472     // Special cases we handle for FP constants.
 473     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 474     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 475     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 476     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 477     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 478
 479     if (!UnsafeFPMath) {
 480       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 481       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 482     }
 483   } else if (!UseSoftFloat) {
 484     // f32 and f64 in x87.
 485     // Set up the FP register classes.
 486     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 487     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 488
 489     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 490     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 493
 494     if (!UnsafeFPMath) {
 495       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 496       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 497     }
 498     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 499     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 500     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 501     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 502     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 503     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 504     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 505     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 506   }
 507
 508   // Long double always uses X87.
 509   if (!UseSoftFloat) {
 510     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 511     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 512     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 513     {
 514       bool ignored;
 515       APFloat TmpFlt(+0.0);
 516       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 517                      &ignored);
 518       addLegalFPImmediate(TmpFlt);  // FLD0
 519       TmpFlt.changeSign();
 520       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 521       APFloat TmpFlt2(+1.0);
 522       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 523                       &ignored);
 524       addLegalFPImmediate(TmpFlt2);  // FLD1
 525       TmpFlt2.changeSign();
 526       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 527     }
 528
 529     if (!UnsafeFPMath) {
 530       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 531       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 532     }
 533   }
 534
 535   // Always use a library call for pow.
 536   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 539
 540   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 545
 546   // First set operation action for all vector types to either promote
 547   // (for widening) or expand (for scalarization). Then we will selectively
 548   // turn on ones that can be effectively codegen'd.
 549   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 550        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 551     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 600     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 605          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 606       setTruncStoreAction((MVT::SimpleValueType)VT,
 607                           (MVT::SimpleValueType)InnerVT, Expand);
 608     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 609     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611   }
 612
 613   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 614   // with -msoft-float, disable use of MMX as well.
 615   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 616     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 617     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 618     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 619
 620     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 621
 622     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 623     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 624     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 625     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 626
 627     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 628     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 629     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 630     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 631
 632     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 633     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 634
 635     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 636     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 637     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 638     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 639     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 640     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 641     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 642
 643     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 644     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 645     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 646     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 647     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 648     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 649     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 650
 651     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 652     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 653     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 654     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 655     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 656     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 657     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 658
 659     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 660     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 661     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 662     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 663     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 664     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 665     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 666
 667     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 671
 672     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 676
 677     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 679     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 680
 681     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 682
 683     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 684     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 686     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 690
 691     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 692       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 695       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 696     }
 697   }
 698
 699   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 700     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 701
 702     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 703     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 706     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 707     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 708     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 710     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 711     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 712     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 713     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 714   }
 715
 716   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 717     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 718
 719     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 720     // registers cannot be used even for integer operations.
 721     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 722     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 724     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 725
 726     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 727     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 729     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 730     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 731     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 732     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 734     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 735     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 736     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 737     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 740     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 741     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 742
 743     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 744     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 746     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 747
 748     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 749     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 750     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 752     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 753
 754     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 759
 760     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 761     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 762       EVT VT = (MVT::SimpleValueType)i;
 763       // Do not attempt to custom lower non-power-of-2 vectors
 764       if (!isPowerOf2_32(VT.getVectorNumElements()))
 765         continue;
 766       // Do not attempt to custom lower non-128-bit vectors
 767       if (!VT.is128BitVector())
 768         continue;
 769       setOperationAction(ISD::BUILD_VECTOR,
 770                          VT.getSimpleVT().SimpleTy, Custom);
 771       setOperationAction(ISD::VECTOR_SHUFFLE,
 772                          VT.getSimpleVT().SimpleTy, Custom);
 773       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775     }
 776
 777     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 778     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 779     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 780     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 781     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 782     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 783
 784     if (Subtarget->is64Bit()) {
 785       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 786       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 787     }
 788
 789     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 790     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 791       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 792       EVT VT = SVT;
 793
 794       // Do not attempt to promote non-128-bit vectors
 795       if (!VT.is128BitVector())
 796         continue;
 797
 798       setOperationAction(ISD::AND,    SVT, Promote);
 799       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 800       setOperationAction(ISD::OR,     SVT, Promote);
 801       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 802       setOperationAction(ISD::XOR,    SVT, Promote);
 803       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::LOAD,   SVT, Promote);
 805       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 806       setOperationAction(ISD::SELECT, SVT, Promote);
 807       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 808     }
 809
 810     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 811
 812     // Custom lower v2i64 and v2f64 selects.
 813     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 814     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 815     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 816     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 817
 818     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 819     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 820     if (!DisableMMX && Subtarget->hasMMX()) {
 821       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 822       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 823     }
 824   }
 825
 826   if (Subtarget->hasSSE41()) {
 827     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 828     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 829     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 830     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 831     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 832     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 833     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 834     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 835     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 836     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 837
 838     // FIXME: Do we need to handle scalar-to-vector here?
 839     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 840
 841     // Can turn SHL into an integer multiply.
 842     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 843     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 844
 845     // i8 and i16 vectors are custom , because the source register and source
 846     // source memory operand types are not the same width.  f32 vectors are
 847     // custom since the immediate controlling the insert encodes additional
 848     // information.
 849     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 850     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 851     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 852     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 853
 854     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 855     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 856     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 857     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 858
 859     if (Subtarget->is64Bit()) {
 860       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 861       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 862     }
 863   }
 864
 865   if (Subtarget->hasSSE42()) {
 866     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 867   }
 868
 869   if (!UseSoftFloat && Subtarget->hasAVX()) {
 870     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 871     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 872     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 873     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 874     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 875
 876     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 877     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 879     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 880     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 881     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 882     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 883     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 884     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 885     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 886     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 887     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 888     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 889     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 890     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 891
 892     // Operations to consider commented out -v16i16 v32i8
 893     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 894     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 895     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 896     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 897     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 898     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 899     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 900     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 901     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 902     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 903     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 904     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 905     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 906     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 907
 908     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 909     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 910     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 911     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 912
 913     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 914     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 915     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 916     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 917     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 918
 919     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 920     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 921     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 922     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 923     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 924     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 925
 926 #if 0
 927     // Not sure we want to do this since there are no 256-bit integer
 928     // operations in AVX
 929
 930     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 931     // This includes 256-bit vectors
 932     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 933       EVT VT = (MVT::SimpleValueType)i;
 934
 935       // Do not attempt to custom lower non-power-of-2 vectors
 936       if (!isPowerOf2_32(VT.getVectorNumElements()))
 937         continue;
 938
 939       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 940       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 941       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 942     }
 943
 944     if (Subtarget->is64Bit()) {
 945       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 946       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 947     }
 948 #endif
 949
 950 #if 0
 951     // Not sure we want to do this since there are no 256-bit integer
 952     // operations in AVX
 953
 954     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 955     // Including 256-bit vectors
 956     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 957       EVT VT = (MVT::SimpleValueType)i;
 958
 959       if (!VT.is256BitVector()) {
 960         continue;
 961       }
 962       setOperationAction(ISD::AND,    VT, Promote);
 963       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 964       setOperationAction(ISD::OR,     VT, Promote);
 965       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 966       setOperationAction(ISD::XOR,    VT, Promote);
 967       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 968       setOperationAction(ISD::LOAD,   VT, Promote);
 969       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 970       setOperationAction(ISD::SELECT, VT, Promote);
 971       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 972     }
 973
 974     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 975 #endif
 976   }
 977
 978   // We want to custom lower some of our intrinsics.
 979   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 980
 981   // Add/Sub/Mul with overflow operations are custom lowered.
 982   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 983   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 984   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 985   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 986   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 987
 988   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 989   // handle type legalization for these operations here.
 990   //
 991   // FIXME: We really should do custom legalization for addition and
 992   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 993   // than generic legalization for 64-bit multiplication-with-overflow, though.
 994   if (Subtarget->is64Bit()) {
 995     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 996     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 997     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 998     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 999     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1000   }
1001
1002   if (!Subtarget->is64Bit()) {
1003     // These libcalls are not available in 32-bit.
1004     setLibcallName(RTLIB::SHL_I128, 0);
1005     setLibcallName(RTLIB::SRL_I128, 0);
1006     setLibcallName(RTLIB::SRA_I128, 0);
1007   }
1008
1009   // We have target-specific dag combine patterns for the following nodes:
1010   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1011   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1012   setTargetDAGCombine(ISD::BUILD_VECTOR);
1013   setTargetDAGCombine(ISD::SELECT);
1014   setTargetDAGCombine(ISD::SHL);
1015   setTargetDAGCombine(ISD::SRA);
1016   setTargetDAGCombine(ISD::SRL);
1017   setTargetDAGCombine(ISD::OR);
1018   setTargetDAGCombine(ISD::STORE);
1019   setTargetDAGCombine(ISD::ZERO_EXTEND);
1020   if (Subtarget->is64Bit())
1021     setTargetDAGCombine(ISD::MUL);
1022
1023   computeRegisterProperties();
1024
1025   // FIXME: These should be based on subtarget info. Plus, the values should
1026   // be smaller when we are in optimizing for size mode.
1027   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1028   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1029   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1030   setPrefLoopAlignment(16);
1031   benefitFromCodePlacementOpt = true;
1032 }
1033
1034
1035 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1036   return MVT::i8;
1037 }
1038
1039
1040 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1041 /// the desired ByVal argument alignment.
1042 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1043   if (MaxAlign == 16)
1044     return;
1045   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1046     if (VTy->getBitWidth() == 128)
1047       MaxAlign = 16;
1048   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1049     unsigned EltAlign = 0;
1050     getMaxByValAlign(ATy->getElementType(), EltAlign);
1051     if (EltAlign > MaxAlign)
1052       MaxAlign = EltAlign;
1053   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1054     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1055       unsigned EltAlign = 0;
1056       getMaxByValAlign(STy->getElementType(i), EltAlign);
1057       if (EltAlign > MaxAlign)
1058         MaxAlign = EltAlign;
1059       if (MaxAlign == 16)
1060         break;
1061     }
1062   }
1063   return;
1064 }
1065
1066 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1067 /// function arguments in the caller parameter area. For X86, aggregates
1068 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1069 /// are at 4-byte boundaries.
1070 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1071   if (Subtarget->is64Bit()) {
1072     // Max of 8 and alignment of type.
1073     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1074     if (TyAlign > 8)
1075       return TyAlign;
1076     return 8;
1077   }
1078
1079   unsigned Align = 4;
1080   if (Subtarget->hasSSE1())
1081     getMaxByValAlign(Ty, Align);
1082   return Align;
1083 }
1084
1085 /// getOptimalMemOpType - Returns the target specific optimal type for load
1086 /// and store operations as a result of memset, memcpy, and memmove
1087 /// lowering. If DstAlign is zero that means it's safe to destination
1088 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1089 /// means there isn't a need to check it against alignment requirement,
1090 /// probably because the source does not need to be loaded. If
1091 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1092 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1093 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1094 /// constant so it does not need to be loaded.
1095 /// It returns EVT::Other if the type should be determined using generic
1096 /// target-independent logic.
1097 EVT
1098 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1099                                        unsigned DstAlign, unsigned SrcAlign,
1100                                        bool NonScalarIntSafe,
1101                                        bool MemcpyStrSrc,
1102                                        MachineFunction &MF) const {
1103   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1104   // linux.  This is because the stack realignment code can't handle certain
1105   // cases like PR2962.  This should be removed when PR2962 is fixed.
1106   const Function *F = MF.getFunction();
1107   if (NonScalarIntSafe &&
1108       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1109     if (Size >= 16 &&
1110         (Subtarget->isUnalignedMemAccessFast() ||
1111          ((DstAlign == 0 || DstAlign >= 16) &&
1112           (SrcAlign == 0 || SrcAlign >= 16))) &&
1113         Subtarget->getStackAlignment() >= 16) {
1114       if (Subtarget->hasSSE2())
1115         return MVT::v4i32;
1116       if (Subtarget->hasSSE1())
1117         return MVT::v4f32;
1118     } else if (!MemcpyStrSrc && Size >= 8 &&
1119                !Subtarget->is64Bit() &&
1120                Subtarget->getStackAlignment() >= 8 &&
1121                Subtarget->hasSSE2()) {
1122       // Do not use f64 to lower memcpy if source is string constant. It's
1123       // better to use i32 to avoid the loads.
1124       return MVT::f64;
1125     }
1126   }
1127   if (Subtarget->is64Bit() && Size >= 8)
1128     return MVT::i64;
1129   return MVT::i32;
1130 }
1131
1132 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1133 /// current function.  The returned value is a member of the
1134 /// MachineJumpTableInfo::JTEntryKind enum.
1135 unsigned X86TargetLowering::getJumpTableEncoding() const {
1136   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1137   // symbol.
1138   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1139       Subtarget->isPICStyleGOT())
1140     return MachineJumpTableInfo::EK_Custom32;
1141
1142   // Otherwise, use the normal jump table encoding heuristics.
1143   return TargetLowering::getJumpTableEncoding();
1144 }
1145
1146 /// getPICBaseSymbol - Return the X86-32 PIC base.
1147 MCSymbol *
1148 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1149                                     MCContext &Ctx) const {
1150   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1151   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1152                                Twine(MF->getFunctionNumber())+"$pb");
1153 }
1154
1155
1156 const MCExpr *
1157 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1158                                              const MachineBasicBlock *MBB,
1159                                              unsigned uid,MCContext &Ctx) const{
1160   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1161          Subtarget->isPICStyleGOT());
1162   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1163   // entries.
1164   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1165                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1166 }
1167
1168 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1169 /// jumptable.
1170 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1171                                                     SelectionDAG &DAG) const {
1172   if (!Subtarget->is64Bit())
1173     // This doesn't have DebugLoc associated with it, but is not really the
1174     // same as a Register.
1175     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1176   return Table;
1177 }
1178
1179 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1180 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1181 /// MCExpr.
1182 const MCExpr *X86TargetLowering::
1183 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1184                              MCContext &Ctx) const {
1185   // X86-64 uses RIP relative addressing based on the jump table label.
1186   if (Subtarget->isPICStyleRIPRel())
1187     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1188
1189   // Otherwise, the reference is relative to the PIC base.
1190   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1191 }
1192
1193 /// getFunctionAlignment - Return the Log2 alignment of this function.
1194 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1195   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1196 }
1197
1198 std::pair<const TargetRegisterClass*, uint8_t>
1199 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1200   const TargetRegisterClass *RRC = 0;
1201   uint8_t Cost = 1;
1202   switch (VT.getSimpleVT().SimpleTy) {
1203   default:
1204     return TargetLowering::findRepresentativeClass(VT);
1205   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1206     RRC = (Subtarget->is64Bit()
1207            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1208     break;
1209   case MVT::v8i8: case MVT::v4i16:
1210   case MVT::v2i32: case MVT::v1i64:
1211     RRC = X86::VR64RegisterClass;
1212     break;
1213   case MVT::f32: case MVT::f64:
1214   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1215   case MVT::v4f32: case MVT::v2f64:
1216   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1217   case MVT::v4f64:
1218     RRC = X86::VR128RegisterClass;
1219     break;
1220   }
1221   return std::make_pair(RRC, Cost);
1222 }
1223
1224 unsigned
1225 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1226                                        MachineFunction &MF) const {
1227   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1228   switch (RC->getID()) {
1229   default:
1230     return 0;
1231   case X86::GR32RegClassID:
1232     return 4 - FPDiff;
1233   case X86::GR64RegClassID:
1234     return 8 - FPDiff;
1235   case X86::VR128RegClassID:
1236     return Subtarget->is64Bit() ? 10 : 4;
1237   case X86::VR64RegClassID:
1238     return 4;
1239   }
1240 }
1241
1242 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1243                                                unsigned &Offset) const {
1244   if (!Subtarget->isTargetLinux())
1245     return false;
1246
1247   if (Subtarget->is64Bit()) {
1248     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1249     Offset = 0x28;
1250     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1251       AddressSpace = 256;
1252     else
1253       AddressSpace = 257;
1254   } else {
1255     // %gs:0x14 on i386
1256     Offset = 0x14;
1257     AddressSpace = 256;
1258   }
1259   return true;
1260 }
1261
1262
1263 //===----------------------------------------------------------------------===//
1264 //               Return Value Calling Convention Implementation
1265 //===----------------------------------------------------------------------===//
1266
1267 #include "X86GenCallingConv.inc"
1268
1269 bool
1270 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1271                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1272                         LLVMContext &Context) const {
1273   SmallVector<CCValAssign, 16> RVLocs;
1274   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1275                  RVLocs, Context);
1276   return CCInfo.CheckReturn(Outs, RetCC_X86);
1277 }
1278
1279 SDValue
1280 X86TargetLowering::LowerReturn(SDValue Chain,
1281                                CallingConv::ID CallConv, bool isVarArg,
1282                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1283                                const SmallVectorImpl<SDValue> &OutVals,
1284                                DebugLoc dl, SelectionDAG &DAG) const {
1285   MachineFunction &MF = DAG.getMachineFunction();
1286   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1287
1288   SmallVector<CCValAssign, 16> RVLocs;
1289   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1290                  RVLocs, *DAG.getContext());
1291   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1292
1293   // Add the regs to the liveout set for the function.
1294   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1295   for (unsigned i = 0; i != RVLocs.size(); ++i)
1296     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1297       MRI.addLiveOut(RVLocs[i].getLocReg());
1298
1299   SDValue Flag;
1300
1301   SmallVector<SDValue, 6> RetOps;
1302   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1303   // Operand #1 = Bytes To Pop
1304   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1305                    MVT::i16));
1306
1307   // Copy the result values into the output registers.
1308   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1309     CCValAssign &VA = RVLocs[i];
1310     assert(VA.isRegLoc() && "Can only return in registers!");
1311     SDValue ValToCopy = OutVals[i];
1312     EVT ValVT = ValToCopy.getValueType();
1313
1314     // If this is x86-64, and we disabled SSE, we can't return FP values
1315     if ((ValVT == MVT::f32 || ValVT == MVT::f64) &&
1316         (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1317       report_fatal_error("SSE register return with SSE disabled");
1318     }
1319     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1320     // llvm-gcc has never done it right and no one has noticed, so this
1321     // should be OK for now.
1322     if (ValVT == MVT::f64 &&
1323         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1324       report_fatal_error("SSE2 register return with SSE2 disabled");
1325
1326     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1327     // the RET instruction and handled by the FP Stackifier.
1328     if (VA.getLocReg() == X86::ST0 ||
1329         VA.getLocReg() == X86::ST1) {
1330       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1331       // change the value to the FP stack register class.
1332       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1333         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1334       RetOps.push_back(ValToCopy);
1335       // Don't emit a copytoreg.
1336       continue;
1337     }
1338
1339     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1340     // which is returned in RAX / RDX.
1341     if (Subtarget->is64Bit()) {
1342       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1343         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1344         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1345           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1346                                   ValToCopy);
1347
1348           // If we don't have SSE2 available, convert to v4f32 so the generated
1349           // register is legal.
1350           if (!Subtarget->hasSSE2())
1351             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1352         }
1353       }
1354     }
1355
1356     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1357     Flag = Chain.getValue(1);
1358   }
1359
1360   // The x86-64 ABI for returning structs by value requires that we copy
1361   // the sret argument into %rax for the return. We saved the argument into
1362   // a virtual register in the entry block, so now we copy the value out
1363   // and into %rax.
1364   if (Subtarget->is64Bit() &&
1365       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1366     MachineFunction &MF = DAG.getMachineFunction();
1367     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1368     unsigned Reg = FuncInfo->getSRetReturnReg();
1369     assert(Reg &&
1370            "SRetReturnReg should have been set in LowerFormalArguments().");
1371     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1372
1373     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1374     Flag = Chain.getValue(1);
1375
1376     // RAX now acts like a return value.
1377     MRI.addLiveOut(X86::RAX);
1378   }
1379
1380   RetOps[0] = Chain;  // Update chain.
1381
1382   // Add the flag if we have it.
1383   if (Flag.getNode())
1384     RetOps.push_back(Flag);
1385
1386   return DAG.getNode(X86ISD::RET_FLAG, dl,
1387                      MVT::Other, &RetOps[0], RetOps.size());
1388 }
1389
1390 /// LowerCallResult - Lower the result values of a call into the
1391 /// appropriate copies out of appropriate physical registers.
1392 ///
1393 SDValue
1394 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1395                                    CallingConv::ID CallConv, bool isVarArg,
1396                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1397                                    DebugLoc dl, SelectionDAG &DAG,
1398                                    SmallVectorImpl<SDValue> &InVals) const {
1399
1400   // Assign locations to each value returned by this call.
1401   SmallVector<CCValAssign, 16> RVLocs;
1402   bool Is64Bit = Subtarget->is64Bit();
1403   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1404                  RVLocs, *DAG.getContext());
1405   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1406
1407   // Copy all of the result registers out of their specified physreg.
1408   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1409     CCValAssign &VA = RVLocs[i];
1410     EVT CopyVT = VA.getValVT();
1411
1412     // If this is x86-64, and we disabled SSE, we can't return FP values
1413     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1414         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1415       report_fatal_error("SSE register return with SSE disabled");
1416     }
1417
1418     SDValue Val;
1419
1420     // If this is a call to a function that returns an fp value on the floating
1421     // point stack, we must guarantee the the value is popped from the stack, so
1422     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1423     // if the return value is not used. We use the FpGET_ST0 instructions
1424     // instead.
1425     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1426       // If we prefer to use the value in xmm registers, copy it out as f80 and
1427       // use a truncate to move it from fp stack reg to xmm reg.
1428       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1429       bool isST0 = VA.getLocReg() == X86::ST0;
1430       unsigned Opc = 0;
1431       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1432       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1433       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1434       SDValue Ops[] = { Chain, InFlag };
1435       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1436                                          Ops, 2), 1);
1437       Val = Chain.getValue(0);
1438
1439       // Round the f80 to the right size, which also moves it to the appropriate
1440       // xmm register.
1441       if (CopyVT != VA.getValVT())
1442         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1443                           // This truncation won't change the value.
1444                           DAG.getIntPtrConstant(1));
1445     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1446       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1447       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1448         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1449                                    MVT::v2i64, InFlag).getValue(1);
1450         Val = Chain.getValue(0);
1451         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1452                           Val, DAG.getConstant(0, MVT::i64));
1453       } else {
1454         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1455                                    MVT::i64, InFlag).getValue(1);
1456         Val = Chain.getValue(0);
1457       }
1458       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1459     } else {
1460       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1461                                  CopyVT, InFlag).getValue(1);
1462       Val = Chain.getValue(0);
1463     }
1464     InFlag = Chain.getValue(2);
1465     InVals.push_back(Val);
1466   }
1467
1468   return Chain;
1469 }
1470
1471
1472 //===----------------------------------------------------------------------===//
1473 //                C & StdCall & Fast Calling Convention implementation
1474 //===----------------------------------------------------------------------===//
1475 //  StdCall calling convention seems to be standard for many Windows' API
1476 //  routines and around. It differs from C calling convention just a little:
1477 //  callee should clean up the stack, not caller. Symbols should be also
1478 //  decorated in some fancy way :) It doesn't support any vector arguments.
1479 //  For info on fast calling convention see Fast Calling Convention (tail call)
1480 //  implementation LowerX86_32FastCCCallTo.
1481
1482 /// CallIsStructReturn - Determines whether a call uses struct return
1483 /// semantics.
1484 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1485   if (Outs.empty())
1486     return false;
1487
1488   return Outs[0].Flags.isSRet();
1489 }
1490
1491 /// ArgsAreStructReturn - Determines whether a function uses struct
1492 /// return semantics.
1493 static bool
1494 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1495   if (Ins.empty())
1496     return false;
1497
1498   return Ins[0].Flags.isSRet();
1499 }
1500
1501 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1502 /// given CallingConvention value.
1503 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1504   if (Subtarget->is64Bit()) {
1505     if (CC == CallingConv::GHC)
1506       return CC_X86_64_GHC;
1507     else if (Subtarget->isTargetWin64())
1508       return CC_X86_Win64_C;
1509     else
1510       return CC_X86_64_C;
1511   }
1512
1513   if (CC == CallingConv::X86_FastCall)
1514     return CC_X86_32_FastCall;
1515   else if (CC == CallingConv::X86_ThisCall)
1516     return CC_X86_32_ThisCall;
1517   else if (CC == CallingConv::Fast)
1518     return CC_X86_32_FastCC;
1519   else if (CC == CallingConv::GHC)
1520     return CC_X86_32_GHC;
1521   else
1522     return CC_X86_32_C;
1523 }
1524
1525 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1526 /// by "Src" to address "Dst" with size and alignment information specified by
1527 /// the specific parameter attribute. The copy will be passed as a byval
1528 /// function parameter.
1529 static SDValue
1530 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1531                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1532                           DebugLoc dl) {
1533   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1534   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1535                        /*isVolatile*/false, /*AlwaysInline=*/true,
1536                        NULL, 0, NULL, 0);
1537 }
1538
1539 /// IsTailCallConvention - Return true if the calling convention is one that
1540 /// supports tail call optimization.
1541 static bool IsTailCallConvention(CallingConv::ID CC) {
1542   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1543 }
1544
1545 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1546 /// a tailcall target by changing its ABI.
1547 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1548   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1549 }
1550
1551 SDValue
1552 X86TargetLowering::LowerMemArgument(SDValue Chain,
1553                                     CallingConv::ID CallConv,
1554                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1555                                     DebugLoc dl, SelectionDAG &DAG,
1556                                     const CCValAssign &VA,
1557                                     MachineFrameInfo *MFI,
1558                                     unsigned i) const {
1559   // Create the nodes corresponding to a load from this parameter slot.
1560   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1561   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1562   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1563   EVT ValVT;
1564
1565   // If value is passed by pointer we have address passed instead of the value
1566   // itself.
1567   if (VA.getLocInfo() == CCValAssign::Indirect)
1568     ValVT = VA.getLocVT();
1569   else
1570     ValVT = VA.getValVT();
1571
1572   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1573   // changed with more analysis.
1574   // In case of tail call optimization mark all arguments mutable. Since they
1575   // could be overwritten by lowering of arguments in case of a tail call.
1576   if (Flags.isByVal()) {
1577     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1578                                     VA.getLocMemOffset(), isImmutable);
1579     return DAG.getFrameIndex(FI, getPointerTy());
1580   } else {
1581     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1582                                     VA.getLocMemOffset(), isImmutable);
1583     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1584     return DAG.getLoad(ValVT, dl, Chain, FIN,
1585                        PseudoSourceValue::getFixedStack(FI), 0,
1586                        false, false, 0);
1587   }
1588 }
1589
1590 SDValue
1591 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1592                                         CallingConv::ID CallConv,
1593                                         bool isVarArg,
1594                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1595                                         DebugLoc dl,
1596                                         SelectionDAG &DAG,
1597                                         SmallVectorImpl<SDValue> &InVals)
1598                                           const {
1599   MachineFunction &MF = DAG.getMachineFunction();
1600   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1601
1602   const Function* Fn = MF.getFunction();
1603   if (Fn->hasExternalLinkage() &&
1604       Subtarget->isTargetCygMing() &&
1605       Fn->getName() == "main")
1606     FuncInfo->setForceFramePointer(true);
1607
1608   MachineFrameInfo *MFI = MF.getFrameInfo();
1609   bool Is64Bit = Subtarget->is64Bit();
1610   bool IsWin64 = Subtarget->isTargetWin64();
1611
1612   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1613          "Var args not supported with calling convention fastcc or ghc");
1614
1615   // Assign locations to all of the incoming arguments.
1616   SmallVector<CCValAssign, 16> ArgLocs;
1617   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1618                  ArgLocs, *DAG.getContext());
1619   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1620
1621   unsigned LastVal = ~0U;
1622   SDValue ArgValue;
1623   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1624     CCValAssign &VA = ArgLocs[i];
1625     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1626     // places.
1627     assert(VA.getValNo() != LastVal &&
1628            "Don't support value assigned to multiple locs yet");
1629     LastVal = VA.getValNo();
1630
1631     if (VA.isRegLoc()) {
1632       EVT RegVT = VA.getLocVT();
1633       TargetRegisterClass *RC = NULL;
1634       if (RegVT == MVT::i32)
1635         RC = X86::GR32RegisterClass;
1636       else if (Is64Bit && RegVT == MVT::i64)
1637         RC = X86::GR64RegisterClass;
1638       else if (RegVT == MVT::f32)
1639         RC = X86::FR32RegisterClass;
1640       else if (RegVT == MVT::f64)
1641         RC = X86::FR64RegisterClass;
1642       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1643         RC = X86::VR256RegisterClass;
1644       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1645         RC = X86::VR128RegisterClass;
1646       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1647         RC = X86::VR64RegisterClass;
1648       else
1649         llvm_unreachable("Unknown argument type!");
1650
1651       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1652       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1653
1654       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1655       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1656       // right size.
1657       if (VA.getLocInfo() == CCValAssign::SExt)
1658         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1659                                DAG.getValueType(VA.getValVT()));
1660       else if (VA.getLocInfo() == CCValAssign::ZExt)
1661         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1662                                DAG.getValueType(VA.getValVT()));
1663       else if (VA.getLocInfo() == CCValAssign::BCvt)
1664         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1665
1666       if (VA.isExtInLoc()) {
1667         // Handle MMX values passed in XMM regs.
1668         if (RegVT.isVector()) {
1669           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1670                                  ArgValue, DAG.getConstant(0, MVT::i64));
1671           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1672         } else
1673           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1674       }
1675     } else {
1676       assert(VA.isMemLoc());
1677       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1678     }
1679
1680     // If value is passed via pointer - do a load.
1681     if (VA.getLocInfo() == CCValAssign::Indirect)
1682       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1683                              false, false, 0);
1684
1685     InVals.push_back(ArgValue);
1686   }
1687
1688   // The x86-64 ABI for returning structs by value requires that we copy
1689   // the sret argument into %rax for the return. Save the argument into
1690   // a virtual register so that we can access it from the return points.
1691   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1692     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1693     unsigned Reg = FuncInfo->getSRetReturnReg();
1694     if (!Reg) {
1695       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1696       FuncInfo->setSRetReturnReg(Reg);
1697     }
1698     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1699     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1700   }
1701
1702   unsigned StackSize = CCInfo.getNextStackOffset();
1703   // Align stack specially for tail calls.
1704   if (FuncIsMadeTailCallSafe(CallConv))
1705     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1706
1707   // If the function takes variable number of arguments, make a frame index for
1708   // the start of the first vararg value... for expansion of llvm.va_start.
1709   if (isVarArg) {
1710     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1711                     CallConv != CallingConv::X86_ThisCall)) {
1712       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1713     }
1714     if (Is64Bit) {
1715       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1716
1717       // FIXME: We should really autogenerate these arrays
1718       static const unsigned GPR64ArgRegsWin64[] = {
1719         X86::RCX, X86::RDX, X86::R8,  X86::R9
1720       };
1721       static const unsigned XMMArgRegsWin64[] = {
1722         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1723       };
1724       static const unsigned GPR64ArgRegs64Bit[] = {
1725         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1726       };
1727       static const unsigned XMMArgRegs64Bit[] = {
1728         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1729         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1730       };
1731       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1732
1733       if (IsWin64) {
1734         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1735         GPR64ArgRegs = GPR64ArgRegsWin64;
1736         XMMArgRegs = XMMArgRegsWin64;
1737       } else {
1738         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1739         GPR64ArgRegs = GPR64ArgRegs64Bit;
1740         XMMArgRegs = XMMArgRegs64Bit;
1741       }
1742       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1743                                                        TotalNumIntRegs);
1744       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1745                                                        TotalNumXMMRegs);
1746
1747       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1748       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1749              "SSE register cannot be used when SSE is disabled!");
1750       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1751              "SSE register cannot be used when SSE is disabled!");
1752       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1753         // Kernel mode asks for SSE to be disabled, so don't push them
1754         // on the stack.
1755         TotalNumXMMRegs = 0;
1756
1757       // For X86-64, if there are vararg parameters that are passed via
1758       // registers, then we must store them to their spots on the stack so they
1759       // may be loaded by deferencing the result of va_next.
1760       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1761       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1762       FuncInfo->setRegSaveFrameIndex(
1763         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1764                                false));
1765
1766       // Store the integer parameter registers.
1767       SmallVector<SDValue, 8> MemOps;
1768       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1769                                         getPointerTy());
1770       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1771       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1772         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1773                                   DAG.getIntPtrConstant(Offset));
1774         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1775                                      X86::GR64RegisterClass);
1776         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1777         SDValue Store =
1778           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1779                        PseudoSourceValue::getFixedStack(
1780                          FuncInfo->getRegSaveFrameIndex()),
1781                        Offset, false, false, 0);
1782         MemOps.push_back(Store);
1783         Offset += 8;
1784       }
1785
1786       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1787         // Now store the XMM (fp + vector) parameter registers.
1788         SmallVector<SDValue, 11> SaveXMMOps;
1789         SaveXMMOps.push_back(Chain);
1790
1791         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1792         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1793         SaveXMMOps.push_back(ALVal);
1794
1795         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1796                                FuncInfo->getRegSaveFrameIndex()));
1797         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1798                                FuncInfo->getVarArgsFPOffset()));
1799
1800         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1801           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1802                                        X86::VR128RegisterClass);
1803           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1804           SaveXMMOps.push_back(Val);
1805         }
1806         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1807                                      MVT::Other,
1808                                      &SaveXMMOps[0], SaveXMMOps.size()));
1809       }
1810
1811       if (!MemOps.empty())
1812         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1813                             &MemOps[0], MemOps.size());
1814     }
1815   }
1816
1817   // Some CCs need callee pop.
1818   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1819     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1820   } else {
1821     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1822     // If this is an sret function, the return should pop the hidden pointer.
1823     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1824       FuncInfo->setBytesToPopOnReturn(4);
1825   }
1826
1827   if (!Is64Bit) {
1828     // RegSaveFrameIndex is X86-64 only.
1829     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1830     if (CallConv == CallingConv::X86_FastCall ||
1831         CallConv == CallingConv::X86_ThisCall)
1832       // fastcc functions can't have varargs.
1833       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1834   }
1835
1836   return Chain;
1837 }
1838
1839 SDValue
1840 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1841                                     SDValue StackPtr, SDValue Arg,
1842                                     DebugLoc dl, SelectionDAG &DAG,
1843                                     const CCValAssign &VA,
1844                                     ISD::ArgFlagsTy Flags) const {
1845   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1846   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1847   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1848   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1849   if (Flags.isByVal()) {
1850     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1851   }
1852   return DAG.getStore(Chain, dl, Arg, PtrOff,
1853                       PseudoSourceValue::getStack(), LocMemOffset,
1854                       false, false, 0);
1855 }
1856
1857 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1858 /// optimization is performed and it is required.
1859 SDValue
1860 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1861                                            SDValue &OutRetAddr, SDValue Chain,
1862                                            bool IsTailCall, bool Is64Bit,
1863                                            int FPDiff, DebugLoc dl) const {
1864   // Adjust the Return address stack slot.
1865   EVT VT = getPointerTy();
1866   OutRetAddr = getReturnAddressFrameIndex(DAG);
1867
1868   // Load the "old" Return address.
1869   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1870   return SDValue(OutRetAddr.getNode(), 1);
1871 }
1872
1873 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1874 /// optimization is performed and it is required (FPDiff!=0).
1875 static SDValue
1876 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1877                          SDValue Chain, SDValue RetAddrFrIdx,
1878                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1879   // Store the return address to the appropriate stack slot.
1880   if (!FPDiff) return Chain;
1881   // Calculate the new stack slot for the return address.
1882   int SlotSize = Is64Bit ? 8 : 4;
1883   int NewReturnAddrFI =
1884     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1885   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1886   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1887   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1888                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1889                        false, false, 0);
1890   return Chain;
1891 }
1892
1893 SDValue
1894 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1895                              CallingConv::ID CallConv, bool isVarArg,
1896                              bool &isTailCall,
1897                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1898                              const SmallVectorImpl<SDValue> &OutVals,
1899                              const SmallVectorImpl<ISD::InputArg> &Ins,
1900                              DebugLoc dl, SelectionDAG &DAG,
1901                              SmallVectorImpl<SDValue> &InVals) const {
1902   MachineFunction &MF = DAG.getMachineFunction();
1903   bool Is64Bit        = Subtarget->is64Bit();
1904   bool IsStructRet    = CallIsStructReturn(Outs);
1905   bool IsSibcall      = false;
1906
1907   if (isTailCall) {
1908     // Check if it's really possible to do a tail call.
1909     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1910                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1911                                                    Outs, OutVals, Ins, DAG);
1912
1913     // Sibcalls are automatically detected tailcalls which do not require
1914     // ABI changes.
1915     if (!GuaranteedTailCallOpt && isTailCall)
1916       IsSibcall = true;
1917
1918     if (isTailCall)
1919       ++NumTailCalls;
1920   }
1921
1922   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1923          "Var args not supported with calling convention fastcc or ghc");
1924
1925   // Analyze operands of the call, assigning locations to each operand.
1926   SmallVector<CCValAssign, 16> ArgLocs;
1927   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1928                  ArgLocs, *DAG.getContext());
1929   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1930
1931   // Get a count of how many bytes are to be pushed on the stack.
1932   unsigned NumBytes = CCInfo.getNextStackOffset();
1933   if (IsSibcall)
1934     // This is a sibcall. The memory operands are available in caller's
1935     // own caller's stack.
1936     NumBytes = 0;
1937   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1938     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1939
1940   int FPDiff = 0;
1941   if (isTailCall && !IsSibcall) {
1942     // Lower arguments at fp - stackoffset + fpdiff.
1943     unsigned NumBytesCallerPushed =
1944       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1945     FPDiff = NumBytesCallerPushed - NumBytes;
1946
1947     // Set the delta of movement of the returnaddr stackslot.
1948     // But only set if delta is greater than previous delta.
1949     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1950       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1951   }
1952
1953   if (!IsSibcall)
1954     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1955
1956   SDValue RetAddrFrIdx;
1957   // Load return adress for tail calls.
1958   if (isTailCall && FPDiff)
1959     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1960                                     Is64Bit, FPDiff, dl);
1961
1962   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1963   SmallVector<SDValue, 8> MemOpChains;
1964   SDValue StackPtr;
1965
1966   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1967   // of tail call optimization arguments are handle later.
1968   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1969     CCValAssign &VA = ArgLocs[i];
1970     EVT RegVT = VA.getLocVT();
1971     SDValue Arg = OutVals[i];
1972     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1973     bool isByVal = Flags.isByVal();
1974
1975     // Promote the value if needed.
1976     switch (VA.getLocInfo()) {
1977     default: llvm_unreachable("Unknown loc info!");
1978     case CCValAssign::Full: break;
1979     case CCValAssign::SExt:
1980       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1981       break;
1982     case CCValAssign::ZExt:
1983       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1984       break;
1985     case CCValAssign::AExt:
1986       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1987         // Special case: passing MMX values in XMM registers.
1988         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1989         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1990         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1991       } else
1992         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1993       break;
1994     case CCValAssign::BCvt:
1995       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1996       break;
1997     case CCValAssign::Indirect: {
1998       // Store the argument.
1999       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2000       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2001       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2002                            PseudoSourceValue::getFixedStack(FI), 0,
2003                            false, false, 0);
2004       Arg = SpillSlot;
2005       break;
2006     }
2007     }
2008
2009     if (VA.isRegLoc()) {
2010       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2011       if (isVarArg && Subtarget->isTargetWin64()) {
2012         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2013         // shadow reg if callee is a varargs function.
2014         unsigned ShadowReg = 0;
2015         switch (VA.getLocReg()) {
2016         case X86::XMM0: ShadowReg = X86::RCX; break;
2017         case X86::XMM1: ShadowReg = X86::RDX; break;
2018         case X86::XMM2: ShadowReg = X86::R8; break;
2019         case X86::XMM3: ShadowReg = X86::R9; break;
2020         }
2021         if (ShadowReg)
2022           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2023       }
2024     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2025       assert(VA.isMemLoc());
2026       if (StackPtr.getNode() == 0)
2027         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2028       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2029                                              dl, DAG, VA, Flags));
2030     }
2031   }
2032
2033   if (!MemOpChains.empty())
2034     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2035                         &MemOpChains[0], MemOpChains.size());
2036
2037   // Build a sequence of copy-to-reg nodes chained together with token chain
2038   // and flag operands which copy the outgoing args into registers.
2039   SDValue InFlag;
2040   // Tail call byval lowering might overwrite argument registers so in case of
2041   // tail call optimization the copies to registers are lowered later.
2042   if (!isTailCall)
2043     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2044       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2045                                RegsToPass[i].second, InFlag);
2046       InFlag = Chain.getValue(1);
2047     }
2048
2049   if (Subtarget->isPICStyleGOT()) {
2050     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2051     // GOT pointer.
2052     if (!isTailCall) {
2053       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2054                                DAG.getNode(X86ISD::GlobalBaseReg,
2055                                            DebugLoc(), getPointerTy()),
2056                                InFlag);
2057       InFlag = Chain.getValue(1);
2058     } else {
2059       // If we are tail calling and generating PIC/GOT style code load the
2060       // address of the callee into ECX. The value in ecx is used as target of
2061       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2062       // for tail calls on PIC/GOT architectures. Normally we would just put the
2063       // address of GOT into ebx and then call target@PLT. But for tail calls
2064       // ebx would be restored (since ebx is callee saved) before jumping to the
2065       // target@PLT.
2066
2067       // Note: The actual moving to ECX is done further down.
2068       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2069       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2070           !G->getGlobal()->hasProtectedVisibility())
2071         Callee = LowerGlobalAddress(Callee, DAG);
2072       else if (isa<ExternalSymbolSDNode>(Callee))
2073         Callee = LowerExternalSymbol(Callee, DAG);
2074     }
2075   }
2076
2077   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2078     // From AMD64 ABI document:
2079     // For calls that may call functions that use varargs or stdargs
2080     // (prototype-less calls or calls to functions containing ellipsis (...) in
2081     // the declaration) %al is used as hidden argument to specify the number
2082     // of SSE registers used. The contents of %al do not need to match exactly
2083     // the number of registers, but must be an ubound on the number of SSE
2084     // registers used and is in the range 0 - 8 inclusive.
2085
2086     // Count the number of XMM registers allocated.
2087     static const unsigned XMMArgRegs[] = {
2088       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2089       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2090     };
2091     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2092     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2093            && "SSE registers cannot be used when SSE is disabled");
2094
2095     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2096                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2097     InFlag = Chain.getValue(1);
2098   }
2099
2100
2101   // For tail calls lower the arguments to the 'real' stack slot.
2102   if (isTailCall) {
2103     // Force all the incoming stack arguments to be loaded from the stack
2104     // before any new outgoing arguments are stored to the stack, because the
2105     // outgoing stack slots may alias the incoming argument stack slots, and
2106     // the alias isn't otherwise explicit. This is slightly more conservative
2107     // than necessary, because it means that each store effectively depends
2108     // on every argument instead of just those arguments it would clobber.
2109     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2110
2111     SmallVector<SDValue, 8> MemOpChains2;
2112     SDValue FIN;
2113     int FI = 0;
2114     // Do not flag preceeding copytoreg stuff together with the following stuff.
2115     InFlag = SDValue();
2116     if (GuaranteedTailCallOpt) {
2117       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2118         CCValAssign &VA = ArgLocs[i];
2119         if (VA.isRegLoc())
2120           continue;
2121         assert(VA.isMemLoc());
2122         SDValue Arg = OutVals[i];
2123         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2124         // Create frame index.
2125         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2126         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2127         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2128         FIN = DAG.getFrameIndex(FI, getPointerTy());
2129
2130         if (Flags.isByVal()) {
2131           // Copy relative to framepointer.
2132           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2133           if (StackPtr.getNode() == 0)
2134             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2135                                           getPointerTy());
2136           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2137
2138           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2139                                                            ArgChain,
2140                                                            Flags, DAG, dl));
2141         } else {
2142           // Store relative to framepointer.
2143           MemOpChains2.push_back(
2144             DAG.getStore(ArgChain, dl, Arg, FIN,
2145                          PseudoSourceValue::getFixedStack(FI), 0,
2146                          false, false, 0));
2147         }
2148       }
2149     }
2150
2151     if (!MemOpChains2.empty())
2152       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2153                           &MemOpChains2[0], MemOpChains2.size());
2154
2155     // Copy arguments to their registers.
2156     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2157       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2158                                RegsToPass[i].second, InFlag);
2159       InFlag = Chain.getValue(1);
2160     }
2161     InFlag =SDValue();
2162
2163     // Store the return address to the appropriate stack slot.
2164     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2165                                      FPDiff, dl);
2166   }
2167
2168   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2169     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2170     // In the 64-bit large code model, we have to make all calls
2171     // through a register, since the call instruction's 32-bit
2172     // pc-relative offset may not be large enough to hold the whole
2173     // address.
2174   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2175     // If the callee is a GlobalAddress node (quite common, every direct call
2176     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2177     // it.
2178
2179     // We should use extra load for direct calls to dllimported functions in
2180     // non-JIT mode.
2181     const GlobalValue *GV = G->getGlobal();
2182     if (!GV->hasDLLImportLinkage()) {
2183       unsigned char OpFlags = 0;
2184
2185       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2186       // external symbols most go through the PLT in PIC mode.  If the symbol
2187       // has hidden or protected visibility, or if it is static or local, then
2188       // we don't need to use the PLT - we can directly call it.
2189       if (Subtarget->isTargetELF() &&
2190           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2191           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2192         OpFlags = X86II::MO_PLT;
2193       } else if (Subtarget->isPICStyleStubAny() &&
2194                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2195                Subtarget->getDarwinVers() < 9) {
2196         // PC-relative references to external symbols should go through $stub,
2197         // unless we're building with the leopard linker or later, which
2198         // automatically synthesizes these stubs.
2199         OpFlags = X86II::MO_DARWIN_STUB;
2200       }
2201
2202       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2203                                           G->getOffset(), OpFlags);
2204     }
2205   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2206     unsigned char OpFlags = 0;
2207
2208     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2209     // symbols should go through the PLT.
2210     if (Subtarget->isTargetELF() &&
2211         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2212       OpFlags = X86II::MO_PLT;
2213     } else if (Subtarget->isPICStyleStubAny() &&
2214              Subtarget->getDarwinVers() < 9) {
2215       // PC-relative references to external symbols should go through $stub,
2216       // unless we're building with the leopard linker or later, which
2217       // automatically synthesizes these stubs.
2218       OpFlags = X86II::MO_DARWIN_STUB;
2219     }
2220
2221     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2222                                          OpFlags);
2223   }
2224
2225   // Returns a chain & a flag for retval copy to use.
2226   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2227   SmallVector<SDValue, 8> Ops;
2228
2229   if (!IsSibcall && isTailCall) {
2230     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2231                            DAG.getIntPtrConstant(0, true), InFlag);
2232     InFlag = Chain.getValue(1);
2233   }
2234
2235   Ops.push_back(Chain);
2236   Ops.push_back(Callee);
2237
2238   if (isTailCall)
2239     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2240
2241   // Add argument registers to the end of the list so that they are known live
2242   // into the call.
2243   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2244     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2245                                   RegsToPass[i].second.getValueType()));
2246
2247   // Add an implicit use GOT pointer in EBX.
2248   if (!isTailCall && Subtarget->isPICStyleGOT())
2249     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2250
2251   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2252   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2253     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2254
2255   if (InFlag.getNode())
2256     Ops.push_back(InFlag);
2257
2258   if (isTailCall) {
2259     // We used to do:
2260     //// If this is the first return lowered for this function, add the regs
2261     //// to the liveout set for the function.
2262     // This isn't right, although it's probably harmless on x86; liveouts
2263     // should be computed from returns not tail calls.  Consider a void
2264     // function making a tail call to a function returning int.
2265     return DAG.getNode(X86ISD::TC_RETURN, dl,
2266                        NodeTys, &Ops[0], Ops.size());
2267   }
2268
2269   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2270   InFlag = Chain.getValue(1);
2271
2272   // Create the CALLSEQ_END node.
2273   unsigned NumBytesForCalleeToPush;
2274   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2275     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2276   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2277     // If this is a call to a struct-return function, the callee
2278     // pops the hidden struct pointer, so we have to push it back.
2279     // This is common for Darwin/X86, Linux & Mingw32 targets.
2280     NumBytesForCalleeToPush = 4;
2281   else
2282     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2283
2284   // Returns a flag for retval copy to use.
2285   if (!IsSibcall) {
2286     Chain = DAG.getCALLSEQ_END(Chain,
2287                                DAG.getIntPtrConstant(NumBytes, true),
2288                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2289                                                      true),
2290                                InFlag);
2291     InFlag = Chain.getValue(1);
2292   }
2293
2294   // Handle result values, copying them out of physregs into vregs that we
2295   // return.
2296   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2297                          Ins, dl, DAG, InVals);
2298 }
2299
2300
2301 //===----------------------------------------------------------------------===//
2302 //                Fast Calling Convention (tail call) implementation
2303 //===----------------------------------------------------------------------===//
2304
2305 //  Like std call, callee cleans arguments, convention except that ECX is
2306 //  reserved for storing the tail called function address. Only 2 registers are
2307 //  free for argument passing (inreg). Tail call optimization is performed
2308 //  provided:
2309 //                * tailcallopt is enabled
2310 //                * caller/callee are fastcc
2311 //  On X86_64 architecture with GOT-style position independent code only local
2312 //  (within module) calls are supported at the moment.
2313 //  To keep the stack aligned according to platform abi the function
2314 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2315 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2316 //  If a tail called function callee has more arguments than the caller the
2317 //  caller needs to make sure that there is room to move the RETADDR to. This is
2318 //  achieved by reserving an area the size of the argument delta right after the
2319 //  original REtADDR, but before the saved framepointer or the spilled registers
2320 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2321 //  stack layout:
2322 //    arg1
2323 //    arg2
2324 //    RETADDR
2325 //    [ new RETADDR
2326 //      move area ]
2327 //    (possible EBP)
2328 //    ESI
2329 //    EDI
2330 //    local1 ..
2331
2332 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2333 /// for a 16 byte align requirement.
2334 unsigned
2335 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2336                                                SelectionDAG& DAG) const {
2337   MachineFunction &MF = DAG.getMachineFunction();
2338   const TargetMachine &TM = MF.getTarget();
2339   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2340   unsigned StackAlignment = TFI.getStackAlignment();
2341   uint64_t AlignMask = StackAlignment - 1;
2342   int64_t Offset = StackSize;
2343   uint64_t SlotSize = TD->getPointerSize();
2344   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2345     // Number smaller than 12 so just add the difference.
2346     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2347   } else {
2348     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2349     Offset = ((~AlignMask) & Offset) + StackAlignment +
2350       (StackAlignment-SlotSize);
2351   }
2352   return Offset;
2353 }
2354
2355 /// MatchingStackOffset - Return true if the given stack call argument is
2356 /// already available in the same position (relatively) of the caller's
2357 /// incoming argument stack.
2358 static
2359 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2360                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2361                          const X86InstrInfo *TII) {
2362   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2363   int FI = INT_MAX;
2364   if (Arg.getOpcode() == ISD::CopyFromReg) {
2365     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2366     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2367       return false;
2368     MachineInstr *Def = MRI->getVRegDef(VR);
2369     if (!Def)
2370       return false;
2371     if (!Flags.isByVal()) {
2372       if (!TII->isLoadFromStackSlot(Def, FI))
2373         return false;
2374     } else {
2375       unsigned Opcode = Def->getOpcode();
2376       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2377           Def->getOperand(1).isFI()) {
2378         FI = Def->getOperand(1).getIndex();
2379         Bytes = Flags.getByValSize();
2380       } else
2381         return false;
2382     }
2383   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2384     if (Flags.isByVal())
2385       // ByVal argument is passed in as a pointer but it's now being
2386       // dereferenced. e.g.
2387       // define @foo(%struct.X* %A) {
2388       //   tail call @bar(%struct.X* byval %A)
2389       // }
2390       return false;
2391     SDValue Ptr = Ld->getBasePtr();
2392     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2393     if (!FINode)
2394       return false;
2395     FI = FINode->getIndex();
2396   } else
2397     return false;
2398
2399   assert(FI != INT_MAX);
2400   if (!MFI->isFixedObjectIndex(FI))
2401     return false;
2402   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2403 }
2404
2405 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2406 /// for tail call optimization. Targets which want to do tail call
2407 /// optimization should implement this function.
2408 bool
2409 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2410                                                      CallingConv::ID CalleeCC,
2411                                                      bool isVarArg,
2412                                                      bool isCalleeStructRet,
2413                                                      bool isCallerStructRet,
2414                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2415                                     const SmallVectorImpl<SDValue> &OutVals,
2416                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2417                                                      SelectionDAG& DAG) const {
2418   if (!IsTailCallConvention(CalleeCC) &&
2419       CalleeCC != CallingConv::C)
2420     return false;
2421
2422   // If -tailcallopt is specified, make fastcc functions tail-callable.
2423   const MachineFunction &MF = DAG.getMachineFunction();
2424   const Function *CallerF = DAG.getMachineFunction().getFunction();
2425   CallingConv::ID CallerCC = CallerF->getCallingConv();
2426   bool CCMatch = CallerCC == CalleeCC;
2427
2428   if (GuaranteedTailCallOpt) {
2429     if (IsTailCallConvention(CalleeCC) && CCMatch)
2430       return true;
2431     return false;
2432   }
2433
2434   // Look for obvious safe cases to perform tail call optimization that do not
2435   // require ABI changes. This is what gcc calls sibcall.
2436
2437   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2438   // emit a special epilogue.
2439   if (RegInfo->needsStackRealignment(MF))
2440     return false;
2441
2442   // Do not sibcall optimize vararg calls unless the call site is not passing
2443   // any arguments.
2444   if (isVarArg && !Outs.empty())
2445     return false;
2446
2447   // Also avoid sibcall optimization if either caller or callee uses struct
2448   // return semantics.
2449   if (isCalleeStructRet || isCallerStructRet)
2450     return false;
2451
2452   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2453   // Therefore if it's not used by the call it is not safe to optimize this into
2454   // a sibcall.
2455   bool Unused = false;
2456   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2457     if (!Ins[i].Used) {
2458       Unused = true;
2459       break;
2460     }
2461   }
2462   if (Unused) {
2463     SmallVector<CCValAssign, 16> RVLocs;
2464     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2465                    RVLocs, *DAG.getContext());
2466     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2467     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2468       CCValAssign &VA = RVLocs[i];
2469       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2470         return false;
2471     }
2472   }
2473
2474   // If the calling conventions do not match, then we'd better make sure the
2475   // results are returned in the same way as what the caller expects.
2476   if (!CCMatch) {
2477     SmallVector<CCValAssign, 16> RVLocs1;
2478     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2479                     RVLocs1, *DAG.getContext());
2480     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2481
2482     SmallVector<CCValAssign, 16> RVLocs2;
2483     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2484                     RVLocs2, *DAG.getContext());
2485     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2486
2487     if (RVLocs1.size() != RVLocs2.size())
2488       return false;
2489     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2490       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2491         return false;
2492       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2493         return false;
2494       if (RVLocs1[i].isRegLoc()) {
2495         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2496           return false;
2497       } else {
2498         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2499           return false;
2500       }
2501     }
2502   }
2503
2504   // If the callee takes no arguments then go on to check the results of the
2505   // call.
2506   if (!Outs.empty()) {
2507     // Check if stack adjustment is needed. For now, do not do this if any
2508     // argument is passed on the stack.
2509     SmallVector<CCValAssign, 16> ArgLocs;
2510     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2511                    ArgLocs, *DAG.getContext());
2512     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2513     if (CCInfo.getNextStackOffset()) {
2514       MachineFunction &MF = DAG.getMachineFunction();
2515       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2516         return false;
2517       if (Subtarget->isTargetWin64())
2518         // Win64 ABI has additional complications.
2519         return false;
2520
2521       // Check if the arguments are already laid out in the right way as
2522       // the caller's fixed stack objects.
2523       MachineFrameInfo *MFI = MF.getFrameInfo();
2524       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2525       const X86InstrInfo *TII =
2526         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2527       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2528         CCValAssign &VA = ArgLocs[i];
2529         SDValue Arg = OutVals[i];
2530         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2531         if (VA.getLocInfo() == CCValAssign::Indirect)
2532           return false;
2533         if (!VA.isRegLoc()) {
2534           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2535                                    MFI, MRI, TII))
2536             return false;
2537         }
2538       }
2539     }
2540
2541     // If the tailcall address may be in a register, then make sure it's
2542     // possible to register allocate for it. In 32-bit, the call address can
2543     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2544     // callee-saved registers are restored. These happen to be the same
2545     // registers used to pass 'inreg' arguments so watch out for those.
2546     if (!Subtarget->is64Bit() &&
2547         !isa<GlobalAddressSDNode>(Callee) &&
2548         !isa<ExternalSymbolSDNode>(Callee)) {
2549       unsigned NumInRegs = 0;
2550       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2551         CCValAssign &VA = ArgLocs[i];
2552         if (!VA.isRegLoc())
2553           continue;
2554         unsigned Reg = VA.getLocReg();
2555         switch (Reg) {
2556         default: break;
2557         case X86::EAX: case X86::EDX: case X86::ECX:
2558           if (++NumInRegs == 3)
2559             return false;
2560           break;
2561         }
2562       }
2563     }
2564   }
2565
2566   return true;
2567 }
2568
2569 FastISel *
2570 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2571   return X86::createFastISel(funcInfo);
2572 }
2573
2574
2575 //===----------------------------------------------------------------------===//
2576 //                           Other Lowering Hooks
2577 //===----------------------------------------------------------------------===//
2578
2579 static bool isTargetShuffle(unsigned Opcode) {
2580   switch(Opcode) {
2581   default: return false;
2582   case X86ISD::PSHUFD:
2583   case X86ISD::PSHUFHW:
2584   case X86ISD::PSHUFLW:
2585   case X86ISD::SHUFPD:
2586   case X86ISD::SHUFPS:
2587   case X86ISD::MOVLHPS:
2588   case X86ISD::MOVSS:
2589   case X86ISD::MOVSD:
2590   case X86ISD::PUNPCKLDQ:
2591     return true;
2592   }
2593   return false;
2594 }
2595
2596 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2597                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2598   switch(Opc) {
2599   default: llvm_unreachable("Unknown x86 shuffle node");
2600   case X86ISD::PSHUFD:
2601   case X86ISD::PSHUFHW:
2602   case X86ISD::PSHUFLW:
2603     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2604   }
2605
2606   return SDValue();
2607 }
2608
2609 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2610                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2611   switch(Opc) {
2612   default: llvm_unreachable("Unknown x86 shuffle node");
2613   case X86ISD::SHUFPD:
2614   case X86ISD::SHUFPS:
2615     return DAG.getNode(Opc, dl, VT, V1, V2,
2616                        DAG.getConstant(TargetMask, MVT::i8));
2617   }
2618   return SDValue();
2619 }
2620
2621 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2622                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2623   switch(Opc) {
2624   default: llvm_unreachable("Unknown x86 shuffle node");
2625   case X86ISD::MOVLHPS:
2626   case X86ISD::MOVSS:
2627   case X86ISD::MOVSD:
2628   case X86ISD::PUNPCKLDQ:
2629     return DAG.getNode(Opc, dl, VT, V1, V2);
2630   }
2631   return SDValue();
2632 }
2633
2634 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2635   MachineFunction &MF = DAG.getMachineFunction();
2636   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2637   int ReturnAddrIndex = FuncInfo->getRAIndex();
2638
2639   if (ReturnAddrIndex == 0) {
2640     // Set up a frame object for the return address.
2641     uint64_t SlotSize = TD->getPointerSize();
2642     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2643                                                            false);
2644     FuncInfo->setRAIndex(ReturnAddrIndex);
2645   }
2646
2647   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2648 }
2649
2650
2651 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2652                                        bool hasSymbolicDisplacement) {
2653   // Offset should fit into 32 bit immediate field.
2654   if (!isInt<32>(Offset))
2655     return false;
2656
2657   // If we don't have a symbolic displacement - we don't have any extra
2658   // restrictions.
2659   if (!hasSymbolicDisplacement)
2660     return true;
2661
2662   // FIXME: Some tweaks might be needed for medium code model.
2663   if (M != CodeModel::Small && M != CodeModel::Kernel)
2664     return false;
2665
2666   // For small code model we assume that latest object is 16MB before end of 31
2667   // bits boundary. We may also accept pretty large negative constants knowing
2668   // that all objects are in the positive half of address space.
2669   if (M == CodeModel::Small && Offset < 16*1024*1024)
2670     return true;
2671
2672   // For kernel code model we know that all object resist in the negative half
2673   // of 32bits address space. We may not accept negative offsets, since they may
2674   // be just off and we may accept pretty large positive ones.
2675   if (M == CodeModel::Kernel && Offset > 0)
2676     return true;
2677
2678   return false;
2679 }
2680
2681 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2682 /// specific condition code, returning the condition code and the LHS/RHS of the
2683 /// comparison to make.
2684 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2685                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2686   if (!isFP) {
2687     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2688       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2689         // X > -1   -> X == 0, jump !sign.
2690         RHS = DAG.getConstant(0, RHS.getValueType());
2691         return X86::COND_NS;
2692       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2693         // X < 0   -> X == 0, jump on sign.
2694         return X86::COND_S;
2695       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2696         // X < 1   -> X <= 0
2697         RHS = DAG.getConstant(0, RHS.getValueType());
2698         return X86::COND_LE;
2699       }
2700     }
2701
2702     switch (SetCCOpcode) {
2703     default: llvm_unreachable("Invalid integer condition!");
2704     case ISD::SETEQ:  return X86::COND_E;
2705     case ISD::SETGT:  return X86::COND_G;
2706     case ISD::SETGE:  return X86::COND_GE;
2707     case ISD::SETLT:  return X86::COND_L;
2708     case ISD::SETLE:  return X86::COND_LE;
2709     case ISD::SETNE:  return X86::COND_NE;
2710     case ISD::SETULT: return X86::COND_B;
2711     case ISD::SETUGT: return X86::COND_A;
2712     case ISD::SETULE: return X86::COND_BE;
2713     case ISD::SETUGE: return X86::COND_AE;
2714     }
2715   }
2716
2717   // First determine if it is required or is profitable to flip the operands.
2718
2719   // If LHS is a foldable load, but RHS is not, flip the condition.
2720   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2721       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2722     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2723     std::swap(LHS, RHS);
2724   }
2725
2726   switch (SetCCOpcode) {
2727   default: break;
2728   case ISD::SETOLT:
2729   case ISD::SETOLE:
2730   case ISD::SETUGT:
2731   case ISD::SETUGE:
2732     std::swap(LHS, RHS);
2733     break;
2734   }
2735
2736   // On a floating point condition, the flags are set as follows:
2737   // ZF  PF  CF   op
2738   //  0 | 0 | 0 | X > Y
2739   //  0 | 0 | 1 | X < Y
2740   //  1 | 0 | 0 | X == Y
2741   //  1 | 1 | 1 | unordered
2742   switch (SetCCOpcode) {
2743   default: llvm_unreachable("Condcode should be pre-legalized away");
2744   case ISD::SETUEQ:
2745   case ISD::SETEQ:   return X86::COND_E;
2746   case ISD::SETOLT:              // flipped
2747   case ISD::SETOGT:
2748   case ISD::SETGT:   return X86::COND_A;
2749   case ISD::SETOLE:              // flipped
2750   case ISD::SETOGE:
2751   case ISD::SETGE:   return X86::COND_AE;
2752   case ISD::SETUGT:              // flipped
2753   case ISD::SETULT:
2754   case ISD::SETLT:   return X86::COND_B;
2755   case ISD::SETUGE:              // flipped
2756   case ISD::SETULE:
2757   case ISD::SETLE:   return X86::COND_BE;
2758   case ISD::SETONE:
2759   case ISD::SETNE:   return X86::COND_NE;
2760   case ISD::SETUO:   return X86::COND_P;
2761   case ISD::SETO:    return X86::COND_NP;
2762   case ISD::SETOEQ:
2763   case ISD::SETUNE:  return X86::COND_INVALID;
2764   }
2765 }
2766
2767 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2768 /// code. Current x86 isa includes the following FP cmov instructions:
2769 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2770 static bool hasFPCMov(unsigned X86CC) {
2771   switch (X86CC) {
2772   default:
2773     return false;
2774   case X86::COND_B:
2775   case X86::COND_BE:
2776   case X86::COND_E:
2777   case X86::COND_P:
2778   case X86::COND_A:
2779   case X86::COND_AE:
2780   case X86::COND_NE:
2781   case X86::COND_NP:
2782     return true;
2783   }
2784 }
2785
2786 /// isFPImmLegal - Returns true if the target can instruction select the
2787 /// specified FP immediate natively. If false, the legalizer will
2788 /// materialize the FP immediate as a load from a constant pool.
2789 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2790   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2791     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2792       return true;
2793   }
2794   return false;
2795 }
2796
2797 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2798 /// the specified range (L, H].
2799 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2800   return (Val < 0) || (Val >= Low && Val < Hi);
2801 }
2802
2803 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2804 /// specified value.
2805 static bool isUndefOrEqual(int Val, int CmpVal) {
2806   if (Val < 0 || Val == CmpVal)
2807     return true;
2808   return false;
2809 }
2810
2811 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2812 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2813 /// the second operand.
2814 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2815   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2816     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2817   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2818     return (Mask[0] < 2 && Mask[1] < 2);
2819   return false;
2820 }
2821
2822 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2823   SmallVector<int, 8> M;
2824   N->getMask(M);
2825   return ::isPSHUFDMask(M, N->getValueType(0));
2826 }
2827
2828 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2829 /// is suitable for input to PSHUFHW.
2830 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2831   if (VT != MVT::v8i16)
2832     return false;
2833
2834   // Lower quadword copied in order or undef.
2835   for (int i = 0; i != 4; ++i)
2836     if (Mask[i] >= 0 && Mask[i] != i)
2837       return false;
2838
2839   // Upper quadword shuffled.
2840   for (int i = 4; i != 8; ++i)
2841     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2842       return false;
2843
2844   return true;
2845 }
2846
2847 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2848   SmallVector<int, 8> M;
2849   N->getMask(M);
2850   return ::isPSHUFHWMask(M, N->getValueType(0));
2851 }
2852
2853 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2854 /// is suitable for input to PSHUFLW.
2855 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2856   if (VT != MVT::v8i16)
2857     return false;
2858
2859   // Upper quadword copied in order.
2860   for (int i = 4; i != 8; ++i)
2861     if (Mask[i] >= 0 && Mask[i] != i)
2862       return false;
2863
2864   // Lower quadword shuffled.
2865   for (int i = 0; i != 4; ++i)
2866     if (Mask[i] >= 4)
2867       return false;
2868
2869   return true;
2870 }
2871
2872 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2873   SmallVector<int, 8> M;
2874   N->getMask(M);
2875   return ::isPSHUFLWMask(M, N->getValueType(0));
2876 }
2877
2878 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2879 /// is suitable for input to PALIGNR.
2880 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2881                           bool hasSSSE3) {
2882   int i, e = VT.getVectorNumElements();
2883
2884   // Do not handle v2i64 / v2f64 shuffles with palignr.
2885   if (e < 4 || !hasSSSE3)
2886     return false;
2887
2888   for (i = 0; i != e; ++i)
2889     if (Mask[i] >= 0)
2890       break;
2891
2892   // All undef, not a palignr.
2893   if (i == e)
2894     return false;
2895
2896   // Determine if it's ok to perform a palignr with only the LHS, since we
2897   // don't have access to the actual shuffle elements to see if RHS is undef.
2898   bool Unary = Mask[i] < (int)e;
2899   bool NeedsUnary = false;
2900
2901   int s = Mask[i] - i;
2902
2903   // Check the rest of the elements to see if they are consecutive.
2904   for (++i; i != e; ++i) {
2905     int m = Mask[i];
2906     if (m < 0)
2907       continue;
2908
2909     Unary = Unary && (m < (int)e);
2910     NeedsUnary = NeedsUnary || (m < s);
2911
2912     if (NeedsUnary && !Unary)
2913       return false;
2914     if (Unary && m != ((s+i) & (e-1)))
2915       return false;
2916     if (!Unary && m != (s+i))
2917       return false;
2918   }
2919   return true;
2920 }
2921
2922 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2923   SmallVector<int, 8> M;
2924   N->getMask(M);
2925   return ::isPALIGNRMask(M, N->getValueType(0), true);
2926 }
2927
2928 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2929 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2930 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2931   int NumElems = VT.getVectorNumElements();
2932   if (NumElems != 2 && NumElems != 4)
2933     return false;
2934
2935   int Half = NumElems / 2;
2936   for (int i = 0; i < Half; ++i)
2937     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2938       return false;
2939   for (int i = Half; i < NumElems; ++i)
2940     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2941       return false;
2942
2943   return true;
2944 }
2945
2946 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2947   SmallVector<int, 8> M;
2948   N->getMask(M);
2949   return ::isSHUFPMask(M, N->getValueType(0));
2950 }
2951
2952 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2953 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2954 /// half elements to come from vector 1 (which would equal the dest.) and
2955 /// the upper half to come from vector 2.
2956 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2957   int NumElems = VT.getVectorNumElements();
2958
2959   if (NumElems != 2 && NumElems != 4)
2960     return false;
2961
2962   int Half = NumElems / 2;
2963   for (int i = 0; i < Half; ++i)
2964     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2965       return false;
2966   for (int i = Half; i < NumElems; ++i)
2967     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2968       return false;
2969   return true;
2970 }
2971
2972 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2973   SmallVector<int, 8> M;
2974   N->getMask(M);
2975   return isCommutedSHUFPMask(M, N->getValueType(0));
2976 }
2977
2978 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2979 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2980 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2981   if (N->getValueType(0).getVectorNumElements() != 4)
2982     return false;
2983
2984   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2985   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2986          isUndefOrEqual(N->getMaskElt(1), 7) &&
2987          isUndefOrEqual(N->getMaskElt(2), 2) &&
2988          isUndefOrEqual(N->getMaskElt(3), 3);
2989 }
2990
2991 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2992 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2993 /// <2, 3, 2, 3>
2994 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2995   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2996
2997   if (NumElems != 4)
2998     return false;
2999
3000   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3001   isUndefOrEqual(N->getMaskElt(1), 3) &&
3002   isUndefOrEqual(N->getMaskElt(2), 2) &&
3003   isUndefOrEqual(N->getMaskElt(3), 3);
3004 }
3005
3006 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3007 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3008 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3009   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3010
3011   if (NumElems != 2 && NumElems != 4)
3012     return false;
3013
3014   for (unsigned i = 0; i < NumElems/2; ++i)
3015     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3016       return false;
3017
3018   for (unsigned i = NumElems/2; i < NumElems; ++i)
3019     if (!isUndefOrEqual(N->getMaskElt(i), i))
3020       return false;
3021
3022   return true;
3023 }
3024
3025 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3026 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3027 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3028   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3029
3030   if (NumElems != 2 && NumElems != 4)
3031     return false;
3032
3033   for (unsigned i = 0; i < NumElems/2; ++i)
3034     if (!isUndefOrEqual(N->getMaskElt(i), i))
3035       return false;
3036
3037   for (unsigned i = 0; i < NumElems/2; ++i)
3038     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3039       return false;
3040
3041   return true;
3042 }
3043
3044 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3045 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3046 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3047                          bool V2IsSplat = false) {
3048   int NumElts = VT.getVectorNumElements();
3049   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3050     return false;
3051
3052   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3053     int BitI  = Mask[i];
3054     int BitI1 = Mask[i+1];
3055     if (!isUndefOrEqual(BitI, j))
3056       return false;
3057     if (V2IsSplat) {
3058       if (!isUndefOrEqual(BitI1, NumElts))
3059         return false;
3060     } else {
3061       if (!isUndefOrEqual(BitI1, j + NumElts))
3062         return false;
3063     }
3064   }
3065   return true;
3066 }
3067
3068 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3069   SmallVector<int, 8> M;
3070   N->getMask(M);
3071   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3072 }
3073
3074 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3075 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3076 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3077                          bool V2IsSplat = false) {
3078   int NumElts = VT.getVectorNumElements();
3079   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3080     return false;
3081
3082   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3083     int BitI  = Mask[i];
3084     int BitI1 = Mask[i+1];
3085     if (!isUndefOrEqual(BitI, j + NumElts/2))
3086       return false;
3087     if (V2IsSplat) {
3088       if (isUndefOrEqual(BitI1, NumElts))
3089         return false;
3090     } else {
3091       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3092         return false;
3093     }
3094   }
3095   return true;
3096 }
3097
3098 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3099   SmallVector<int, 8> M;
3100   N->getMask(M);
3101   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3102 }
3103
3104 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3105 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3106 /// <0, 0, 1, 1>
3107 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3108   int NumElems = VT.getVectorNumElements();
3109   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3110     return false;
3111
3112   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3113     int BitI  = Mask[i];
3114     int BitI1 = Mask[i+1];
3115     if (!isUndefOrEqual(BitI, j))
3116       return false;
3117     if (!isUndefOrEqual(BitI1, j))
3118       return false;
3119   }
3120   return true;
3121 }
3122
3123 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3124   SmallVector<int, 8> M;
3125   N->getMask(M);
3126   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3127 }
3128
3129 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3130 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3131 /// <2, 2, 3, 3>
3132 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3133   int NumElems = VT.getVectorNumElements();
3134   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3135     return false;
3136
3137   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3138     int BitI  = Mask[i];
3139     int BitI1 = Mask[i+1];
3140     if (!isUndefOrEqual(BitI, j))
3141       return false;
3142     if (!isUndefOrEqual(BitI1, j))
3143       return false;
3144   }
3145   return true;
3146 }
3147
3148 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3149   SmallVector<int, 8> M;
3150   N->getMask(M);
3151   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3152 }
3153
3154 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3155 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3156 /// MOVSD, and MOVD, i.e. setting the lowest element.
3157 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3158   if (VT.getVectorElementType().getSizeInBits() < 32)
3159     return false;
3160
3161   int NumElts = VT.getVectorNumElements();
3162
3163   if (!isUndefOrEqual(Mask[0], NumElts))
3164     return false;
3165
3166   for (int i = 1; i < NumElts; ++i)
3167     if (!isUndefOrEqual(Mask[i], i))
3168       return false;
3169
3170   return true;
3171 }
3172
3173 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3174   SmallVector<int, 8> M;
3175   N->getMask(M);
3176   return ::isMOVLMask(M, N->getValueType(0));
3177 }
3178
3179 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3180 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3181 /// element of vector 2 and the other elements to come from vector 1 in order.
3182 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3183                                bool V2IsSplat = false, bool V2IsUndef = false) {
3184   int NumOps = VT.getVectorNumElements();
3185   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3186     return false;
3187
3188   if (!isUndefOrEqual(Mask[0], 0))
3189     return false;
3190
3191   for (int i = 1; i < NumOps; ++i)
3192     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3193           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3194           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3195       return false;
3196
3197   return true;
3198 }
3199
3200 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3201                            bool V2IsUndef = false) {
3202   SmallVector<int, 8> M;
3203   N->getMask(M);
3204   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3205 }
3206
3207 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3208 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3209 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3210   if (N->getValueType(0).getVectorNumElements() != 4)
3211     return false;
3212
3213   // Expect 1, 1, 3, 3
3214   for (unsigned i = 0; i < 2; ++i) {
3215     int Elt = N->getMaskElt(i);
3216     if (Elt >= 0 && Elt != 1)
3217       return false;
3218   }
3219
3220   bool HasHi = false;
3221   for (unsigned i = 2; i < 4; ++i) {
3222     int Elt = N->getMaskElt(i);
3223     if (Elt >= 0 && Elt != 3)
3224       return false;
3225     if (Elt == 3)
3226       HasHi = true;
3227   }
3228   // Don't use movshdup if it can be done with a shufps.
3229   // FIXME: verify that matching u, u, 3, 3 is what we want.
3230   return HasHi;
3231 }
3232
3233 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3234 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3235 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3236   if (N->getValueType(0).getVectorNumElements() != 4)
3237     return false;
3238
3239   // Expect 0, 0, 2, 2
3240   for (unsigned i = 0; i < 2; ++i)
3241     if (N->getMaskElt(i) > 0)
3242       return false;
3243
3244   bool HasHi = false;
3245   for (unsigned i = 2; i < 4; ++i) {
3246     int Elt = N->getMaskElt(i);
3247     if (Elt >= 0 && Elt != 2)
3248       return false;
3249     if (Elt == 2)
3250       HasHi = true;
3251   }
3252   // Don't use movsldup if it can be done with a shufps.
3253   return HasHi;
3254 }
3255
3256 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3257 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3258 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3259   int e = N->getValueType(0).getVectorNumElements() / 2;
3260
3261   for (int i = 0; i < e; ++i)
3262     if (!isUndefOrEqual(N->getMaskElt(i), i))
3263       return false;
3264   for (int i = 0; i < e; ++i)
3265     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3266       return false;
3267   return true;
3268 }
3269
3270 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3271 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3272 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3273   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3274   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3275
3276   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3277   unsigned Mask = 0;
3278   for (int i = 0; i < NumOperands; ++i) {
3279     int Val = SVOp->getMaskElt(NumOperands-i-1);
3280     if (Val < 0) Val = 0;
3281     if (Val >= NumOperands) Val -= NumOperands;
3282     Mask |= Val;
3283     if (i != NumOperands - 1)
3284       Mask <<= Shift;
3285   }
3286   return Mask;
3287 }
3288
3289 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3290 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3291 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3292   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3293   unsigned Mask = 0;
3294   // 8 nodes, but we only care about the last 4.
3295   for (unsigned i = 7; i >= 4; --i) {
3296     int Val = SVOp->getMaskElt(i);
3297     if (Val >= 0)
3298       Mask |= (Val - 4);
3299     if (i != 4)
3300       Mask <<= 2;
3301   }
3302   return Mask;
3303 }
3304
3305 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3306 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3307 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3308   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3309   unsigned Mask = 0;
3310   // 8 nodes, but we only care about the first 4.
3311   for (int i = 3; i >= 0; --i) {
3312     int Val = SVOp->getMaskElt(i);
3313     if (Val >= 0)
3314       Mask |= Val;
3315     if (i != 0)
3316       Mask <<= 2;
3317   }
3318   return Mask;
3319 }
3320
3321 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3322 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3323 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3324   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3325   EVT VVT = N->getValueType(0);
3326   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3327   int Val = 0;
3328
3329   unsigned i, e;
3330   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3331     Val = SVOp->getMaskElt(i);
3332     if (Val >= 0)
3333       break;
3334   }
3335   return (Val - i) * EltSize;
3336 }
3337
3338 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3339 /// constant +0.0.
3340 bool X86::isZeroNode(SDValue Elt) {
3341   return ((isa<ConstantSDNode>(Elt) &&
3342            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3343           (isa<ConstantFPSDNode>(Elt) &&
3344            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3345 }
3346
3347 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3348 /// their permute mask.
3349 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3350                                     SelectionDAG &DAG) {
3351   EVT VT = SVOp->getValueType(0);
3352   unsigned NumElems = VT.getVectorNumElements();
3353   SmallVector<int, 8> MaskVec;
3354
3355   for (unsigned i = 0; i != NumElems; ++i) {
3356     int idx = SVOp->getMaskElt(i);
3357     if (idx < 0)
3358       MaskVec.push_back(idx);
3359     else if (idx < (int)NumElems)
3360       MaskVec.push_back(idx + NumElems);
3361     else
3362       MaskVec.push_back(idx - NumElems);
3363   }
3364   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3365                               SVOp->getOperand(0), &MaskVec[0]);
3366 }
3367
3368 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3369 /// the two vector operands have swapped position.
3370 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3371   unsigned NumElems = VT.getVectorNumElements();
3372   for (unsigned i = 0; i != NumElems; ++i) {
3373     int idx = Mask[i];
3374     if (idx < 0)
3375       continue;
3376     else if (idx < (int)NumElems)
3377       Mask[i] = idx + NumElems;
3378     else
3379       Mask[i] = idx - NumElems;
3380   }
3381 }
3382
3383 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3384 /// match movhlps. The lower half elements should come from upper half of
3385 /// V1 (and in order), and the upper half elements should come from the upper
3386 /// half of V2 (and in order).
3387 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3388   if (Op->getValueType(0).getVectorNumElements() != 4)
3389     return false;
3390   for (unsigned i = 0, e = 2; i != e; ++i)
3391     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3392       return false;
3393   for (unsigned i = 2; i != 4; ++i)
3394     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3395       return false;
3396   return true;
3397 }
3398
3399 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3400 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3401 /// required.
3402 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3403   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3404     return false;
3405   N = N->getOperand(0).getNode();
3406   if (!ISD::isNON_EXTLoad(N))
3407     return false;
3408   if (LD)
3409     *LD = cast<LoadSDNode>(N);
3410   return true;
3411 }
3412
3413 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3414 /// match movlp{s|d}. The lower half elements should come from lower half of
3415 /// V1 (and in order), and the upper half elements should come from the upper
3416 /// half of V2 (and in order). And since V1 will become the source of the
3417 /// MOVLP, it must be either a vector load or a scalar load to vector.
3418 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3419                                ShuffleVectorSDNode *Op) {
3420   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3421     return false;
3422   // Is V2 is a vector load, don't do this transformation. We will try to use
3423   // load folding shufps op.
3424   if (ISD::isNON_EXTLoad(V2))
3425     return false;
3426
3427   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3428
3429   if (NumElems != 2 && NumElems != 4)
3430     return false;
3431   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3432     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3433       return false;
3434   for (unsigned i = NumElems/2; i != NumElems; ++i)
3435     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3436       return false;
3437   return true;
3438 }
3439
3440 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3441 /// all the same.
3442 static bool isSplatVector(SDNode *N) {
3443   if (N->getOpcode() != ISD::BUILD_VECTOR)
3444     return false;
3445
3446   SDValue SplatValue = N->getOperand(0);
3447   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3448     if (N->getOperand(i) != SplatValue)
3449       return false;
3450   return true;
3451 }
3452
3453 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3454 /// to an zero vector.
3455 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3456 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3457   SDValue V1 = N->getOperand(0);
3458   SDValue V2 = N->getOperand(1);
3459   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3460   for (unsigned i = 0; i != NumElems; ++i) {
3461     int Idx = N->getMaskElt(i);
3462     if (Idx >= (int)NumElems) {
3463       unsigned Opc = V2.getOpcode();
3464       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3465         continue;
3466       if (Opc != ISD::BUILD_VECTOR ||
3467           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3468         return false;
3469     } else if (Idx >= 0) {
3470       unsigned Opc = V1.getOpcode();
3471       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3472         continue;
3473       if (Opc != ISD::BUILD_VECTOR ||
3474           !X86::isZeroNode(V1.getOperand(Idx)))
3475         return false;
3476     }
3477   }
3478   return true;
3479 }
3480
3481 /// getZeroVector - Returns a vector of specified type with all zero elements.
3482 ///
3483 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3484                              DebugLoc dl) {
3485   assert(VT.isVector() && "Expected a vector type");
3486
3487   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted
3488   // to their dest type. This ensures they get CSE'd.
3489   SDValue Vec;
3490   if (VT.getSizeInBits() == 64) { // MMX
3491     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3492     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3493   } else if (VT.getSizeInBits() == 128) {
3494     if (HasSSE2) {  // SSE2
3495       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3496       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3497     } else { // SSE1
3498       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3499       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3500     }
3501   } else if (VT.getSizeInBits() == 256) { // AVX
3502     // 256-bit logic and arithmetic instructions in AVX are
3503     // all floating-point, no support for integer ops. Default
3504     // to emitting fp zeroed vectors then.
3505     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3506     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3507     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3508   }
3509   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3510 }
3511
3512 /// getOnesVector - Returns a vector of specified type with all bits set.
3513 ///
3514 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3515   assert(VT.isVector() && "Expected a vector type");
3516
3517   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3518   // type.  This ensures they get CSE'd.
3519   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3520   SDValue Vec;
3521   if (VT.getSizeInBits() == 64) // MMX
3522     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3523   else // SSE
3524     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3525   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3526 }
3527
3528
3529 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3530 /// that point to V2 points to its first element.
3531 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3532   EVT VT = SVOp->getValueType(0);
3533   unsigned NumElems = VT.getVectorNumElements();
3534
3535   bool Changed = false;
3536   SmallVector<int, 8> MaskVec;
3537   SVOp->getMask(MaskVec);
3538
3539   for (unsigned i = 0; i != NumElems; ++i) {
3540     if (MaskVec[i] > (int)NumElems) {
3541       MaskVec[i] = NumElems;
3542       Changed = true;
3543     }
3544   }
3545   if (Changed)
3546     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3547                                 SVOp->getOperand(1), &MaskVec[0]);
3548   return SDValue(SVOp, 0);
3549 }
3550
3551 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3552 /// operation of specified width.
3553 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3554                        SDValue V2) {
3555   unsigned NumElems = VT.getVectorNumElements();
3556   SmallVector<int, 8> Mask;
3557   Mask.push_back(NumElems);
3558   for (unsigned i = 1; i != NumElems; ++i)
3559     Mask.push_back(i);
3560   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3561 }
3562
3563 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3564 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3565                           SDValue V2) {
3566   unsigned NumElems = VT.getVectorNumElements();
3567   SmallVector<int, 8> Mask;
3568   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3569     Mask.push_back(i);
3570     Mask.push_back(i + NumElems);
3571   }
3572   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3573 }
3574
3575 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3576 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3577                           SDValue V2) {
3578   unsigned NumElems = VT.getVectorNumElements();
3579   unsigned Half = NumElems/2;
3580   SmallVector<int, 8> Mask;
3581   for (unsigned i = 0; i != Half; ++i) {
3582     Mask.push_back(i + Half);
3583     Mask.push_back(i + NumElems + Half);
3584   }
3585   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3586 }
3587
3588 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3589 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3590   if (SV->getValueType(0).getVectorNumElements() <= 4)
3591     return SDValue(SV, 0);
3592
3593   EVT PVT = MVT::v4f32;
3594   EVT VT = SV->getValueType(0);
3595   DebugLoc dl = SV->getDebugLoc();
3596   SDValue V1 = SV->getOperand(0);
3597   int NumElems = VT.getVectorNumElements();
3598   int EltNo = SV->getSplatIndex();
3599
3600   // unpack elements to the correct location
3601   while (NumElems > 4) {
3602     if (EltNo < NumElems/2) {
3603       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3604     } else {
3605       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3606       EltNo -= NumElems/2;
3607     }
3608     NumElems >>= 1;
3609   }
3610
3611   // Perform the splat.
3612   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3613   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3614   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3615   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3616 }
3617
3618 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3619 /// vector of zero or undef vector.  This produces a shuffle where the low
3620 /// element of V2 is swizzled into the zero/undef vector, landing at element
3621 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3622 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3623                                              bool isZero, bool HasSSE2,
3624                                              SelectionDAG &DAG) {
3625   EVT VT = V2.getValueType();
3626   SDValue V1 = isZero
3627     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3628   unsigned NumElems = VT.getVectorNumElements();
3629   SmallVector<int, 16> MaskVec;
3630   for (unsigned i = 0; i != NumElems; ++i)
3631     // If this is the insertion idx, put the low elt of V2 here.
3632     MaskVec.push_back(i == Idx ? NumElems : i);
3633   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3634 }
3635
3636 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3637 /// element of the result of the vector shuffle.
3638 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG) {
3639   SDValue V = SDValue(N, 0);
3640   EVT VT = V.getValueType();
3641   unsigned Opcode = V.getOpcode();
3642   int NumElems = VT.getVectorNumElements();
3643
3644   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3645   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3646     Index = SV->getMaskElt(Index);
3647
3648     if (Index < 0)
3649       return DAG.getUNDEF(VT.getVectorElementType());
3650
3651     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3652     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG);
3653   }
3654
3655   // Recurse into target specific vector shuffles to find scalars.
3656   if (isTargetShuffle(Opcode)) {
3657     switch(Opcode) {
3658     case X86ISD::MOVSS:
3659     case X86ISD::MOVSD:
3660       // Only care about the second operand, which can contain
3661       // a scalar_to_vector which we are looking for.
3662       return getShuffleScalarElt(V.getOperand(1).getNode(),
3663                                  0 /* Index */, DAG);
3664     default:
3665       assert("not implemented for target shuffle node");
3666       return SDValue();
3667     }
3668   }
3669
3670   // Actual nodes that may contain scalar elements
3671   if (Opcode == ISD::BIT_CONVERT) {
3672     V = V.getOperand(0);
3673     EVT SrcVT = V.getValueType();
3674
3675     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != (unsigned)NumElems)
3676       return SDValue();
3677   }
3678
3679   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3680     return (Index == 0) ? V.getOperand(0)
3681                           : DAG.getUNDEF(VT.getVectorElementType());
3682
3683   if (V.getOpcode() == ISD::BUILD_VECTOR)
3684     return V.getOperand(Index);
3685
3686   return SDValue();
3687 }
3688
3689 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3690 /// shuffle operation which come from a consecutively from a zero. The
3691 /// search can start in two diferent directions, from left or right.
3692 static
3693 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3694                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3695   int i = 0;
3696
3697   while (i < NumElems) {
3698     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3699     SDValue Elt = getShuffleScalarElt(N, Index, DAG);
3700     if (!(Elt.getNode() &&
3701          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3702       break;
3703     ++i;
3704   }
3705
3706   return i;
3707 }
3708
3709 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3710 /// MaskE correspond consecutively to elements from one of the vector operands,
3711 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3712 static
3713 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3714                               int OpIdx, int NumElems, unsigned &OpNum) {
3715   bool SeenV1 = false;
3716   bool SeenV2 = false;
3717
3718   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3719     int Idx = SVOp->getMaskElt(i);
3720     // Ignore undef indicies
3721     if (Idx < 0)
3722       continue;
3723
3724     if (Idx < NumElems)
3725       SeenV1 = true;
3726     else
3727       SeenV2 = true;
3728
3729     // Only accept consecutive elements from the same vector
3730     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3731       return false;
3732   }
3733
3734   OpNum = SeenV1 ? 0 : 1;
3735   return true;
3736 }
3737
3738 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3739 /// logical left shift of a vector.
3740 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3741                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3742   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3743   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3744               false /* check zeros from right */, DAG);
3745   unsigned OpSrc;
3746
3747   if (!NumZeros)
3748     return false;
3749
3750   // Considering the elements in the mask that are not consecutive zeros,
3751   // check if they consecutively come from only one of the source vectors.
3752   //
3753   //               V1 = {X, A, B, C}     0
3754   //                         \  \  \    /
3755   //   vector_shuffle V1, V2 <1, 2, 3, X>
3756   //
3757   if (!isShuffleMaskConsecutive(SVOp,
3758             0,                   // Mask Start Index
3759             NumElems-NumZeros-1, // Mask End Index
3760             NumZeros,            // Where to start looking in the src vector
3761             NumElems,            // Number of elements in vector
3762             OpSrc))              // Which source operand ?
3763     return false;
3764
3765   isLeft = false;
3766   ShAmt = NumZeros;
3767   ShVal = SVOp->getOperand(OpSrc);
3768   return true;
3769 }
3770
3771 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3772 /// logical left shift of a vector.
3773 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3774                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3775   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3776   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3777               true /* check zeros from left */, DAG);
3778   unsigned OpSrc;
3779
3780   if (!NumZeros)
3781     return false;
3782
3783   // Considering the elements in the mask that are not consecutive zeros,
3784   // check if they consecutively come from only one of the source vectors.
3785   //
3786   //                           0    { A, B, X, X } = V2
3787   //                          / \    /  /
3788   //   vector_shuffle V1, V2 <X, X, 4, 5>
3789   //
3790   if (!isShuffleMaskConsecutive(SVOp,
3791             NumZeros,     // Mask Start Index
3792             NumElems-1,   // Mask End Index
3793             0,            // Where to start looking in the src vector
3794             NumElems,     // Number of elements in vector
3795             OpSrc))       // Which source operand ?
3796     return false;
3797
3798   isLeft = true;
3799   ShAmt = NumZeros;
3800   ShVal = SVOp->getOperand(OpSrc);
3801   return true;
3802 }
3803
3804 /// isVectorShift - Returns true if the shuffle can be implemented as a
3805 /// logical left or right shift of a vector.
3806 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3807                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3808   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3809       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3810     return true;
3811
3812   return false;
3813 }
3814
3815 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3816 ///
3817 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3818                                        unsigned NumNonZero, unsigned NumZero,
3819                                        SelectionDAG &DAG,
3820                                        const TargetLowering &TLI) {
3821   if (NumNonZero > 8)
3822     return SDValue();
3823
3824   DebugLoc dl = Op.getDebugLoc();
3825   SDValue V(0, 0);
3826   bool First = true;
3827   for (unsigned i = 0; i < 16; ++i) {
3828     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3829     if (ThisIsNonZero && First) {
3830       if (NumZero)
3831         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3832       else
3833         V = DAG.getUNDEF(MVT::v8i16);
3834       First = false;
3835     }
3836
3837     if ((i & 1) != 0) {
3838       SDValue ThisElt(0, 0), LastElt(0, 0);
3839       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3840       if (LastIsNonZero) {
3841         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3842                               MVT::i16, Op.getOperand(i-1));
3843       }
3844       if (ThisIsNonZero) {
3845         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3846         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3847                               ThisElt, DAG.getConstant(8, MVT::i8));
3848         if (LastIsNonZero)
3849           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3850       } else
3851         ThisElt = LastElt;
3852
3853       if (ThisElt.getNode())
3854         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3855                         DAG.getIntPtrConstant(i/2));
3856     }
3857   }
3858
3859   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3860 }
3861
3862 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3863 ///
3864 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3865                                      unsigned NumNonZero, unsigned NumZero,
3866                                      SelectionDAG &DAG,
3867                                      const TargetLowering &TLI) {
3868   if (NumNonZero > 4)
3869     return SDValue();
3870
3871   DebugLoc dl = Op.getDebugLoc();
3872   SDValue V(0, 0);
3873   bool First = true;
3874   for (unsigned i = 0; i < 8; ++i) {
3875     bool isNonZero = (NonZeros & (1 << i)) != 0;
3876     if (isNonZero) {
3877       if (First) {
3878         if (NumZero)
3879           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3880         else
3881           V = DAG.getUNDEF(MVT::v8i16);
3882         First = false;
3883       }
3884       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3885                       MVT::v8i16, V, Op.getOperand(i),
3886                       DAG.getIntPtrConstant(i));
3887     }
3888   }
3889
3890   return V;
3891 }
3892
3893 /// getVShift - Return a vector logical shift node.
3894 ///
3895 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3896                          unsigned NumBits, SelectionDAG &DAG,
3897                          const TargetLowering &TLI, DebugLoc dl) {
3898   bool isMMX = VT.getSizeInBits() == 64;
3899   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3900   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3901   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3902   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3903                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3904                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3905 }
3906
3907 SDValue
3908 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3909                                           SelectionDAG &DAG) const {
3910
3911   // Check if the scalar load can be widened into a vector load. And if
3912   // the address is "base + cst" see if the cst can be "absorbed" into
3913   // the shuffle mask.
3914   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3915     SDValue Ptr = LD->getBasePtr();
3916     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3917       return SDValue();
3918     EVT PVT = LD->getValueType(0);
3919     if (PVT != MVT::i32 && PVT != MVT::f32)
3920       return SDValue();
3921
3922     int FI = -1;
3923     int64_t Offset = 0;
3924     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3925       FI = FINode->getIndex();
3926       Offset = 0;
3927     } else if (Ptr.getOpcode() == ISD::ADD &&
3928                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3929                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3930       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3931       Offset = Ptr.getConstantOperandVal(1);
3932       Ptr = Ptr.getOperand(0);
3933     } else {
3934       return SDValue();
3935     }
3936
3937     SDValue Chain = LD->getChain();
3938     // Make sure the stack object alignment is at least 16.
3939     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3940     if (DAG.InferPtrAlignment(Ptr) < 16) {
3941       if (MFI->isFixedObjectIndex(FI)) {
3942         // Can't change the alignment. FIXME: It's possible to compute
3943         // the exact stack offset and reference FI + adjust offset instead.
3944         // If someone *really* cares about this. That's the way to implement it.
3945         return SDValue();
3946       } else {
3947         MFI->setObjectAlignment(FI, 16);
3948       }
3949     }
3950
3951     // (Offset % 16) must be multiple of 4. Then address is then
3952     // Ptr + (Offset & ~15).
3953     if (Offset < 0)
3954       return SDValue();
3955     if ((Offset % 16) & 3)
3956       return SDValue();
3957     int64_t StartOffset = Offset & ~15;
3958     if (StartOffset)
3959       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3960                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3961
3962     int EltNo = (Offset - StartOffset) >> 2;
3963     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3964     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3965     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3966                              false, false, 0);
3967     // Canonicalize it to a v4i32 shuffle.
3968     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3969     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3970                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3971                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3972   }
3973
3974   return SDValue();
3975 }
3976
3977 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3978 /// vector of type 'VT', see if the elements can be replaced by a single large
3979 /// load which has the same value as a build_vector whose operands are 'elts'.
3980 ///
3981 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3982 ///
3983 /// FIXME: we'd also like to handle the case where the last elements are zero
3984 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3985 /// There's even a handy isZeroNode for that purpose.
3986 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3987                                         DebugLoc &dl, SelectionDAG &DAG) {
3988   EVT EltVT = VT.getVectorElementType();
3989   unsigned NumElems = Elts.size();
3990
3991   LoadSDNode *LDBase = NULL;
3992   unsigned LastLoadedElt = -1U;
3993
3994   // For each element in the initializer, see if we've found a load or an undef.
3995   // If we don't find an initial load element, or later load elements are
3996   // non-consecutive, bail out.
3997   for (unsigned i = 0; i < NumElems; ++i) {
3998     SDValue Elt = Elts[i];
3999
4000     if (!Elt.getNode() ||
4001         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4002       return SDValue();
4003     if (!LDBase) {
4004       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4005         return SDValue();
4006       LDBase = cast<LoadSDNode>(Elt.getNode());
4007       LastLoadedElt = i;
4008       continue;
4009     }
4010     if (Elt.getOpcode() == ISD::UNDEF)
4011       continue;
4012
4013     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4014     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4015       return SDValue();
4016     LastLoadedElt = i;
4017   }
4018
4019   // If we have found an entire vector of loads and undefs, then return a large
4020   // load of the entire vector width starting at the base pointer.  If we found
4021   // consecutive loads for the low half, generate a vzext_load node.
4022   if (LastLoadedElt == NumElems - 1) {
4023     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4024       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4025                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4026                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4027     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4028                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4029                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4030                        LDBase->getAlignment());
4031   } else if (NumElems == 4 && LastLoadedElt == 1) {
4032     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4033     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4034     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
4035     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
4036   }
4037   return SDValue();
4038 }
4039
4040 SDValue
4041 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4042   DebugLoc dl = Op.getDebugLoc();
4043   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4044   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4045   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4046   // is present, so AllOnes is ignored.
4047   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4048       (Op.getValueType().getSizeInBits() != 256 &&
4049        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4050     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
4051     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4052     // eliminated on x86-32 hosts.
4053     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
4054       return Op;
4055
4056     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4057       return getOnesVector(Op.getValueType(), DAG, dl);
4058     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4059   }
4060
4061   EVT VT = Op.getValueType();
4062   EVT ExtVT = VT.getVectorElementType();
4063   unsigned EVTBits = ExtVT.getSizeInBits();
4064
4065   unsigned NumElems = Op.getNumOperands();
4066   unsigned NumZero  = 0;
4067   unsigned NumNonZero = 0;
4068   unsigned NonZeros = 0;
4069   bool IsAllConstants = true;
4070   SmallSet<SDValue, 8> Values;
4071   for (unsigned i = 0; i < NumElems; ++i) {
4072     SDValue Elt = Op.getOperand(i);
4073     if (Elt.getOpcode() == ISD::UNDEF)
4074       continue;
4075     Values.insert(Elt);
4076     if (Elt.getOpcode() != ISD::Constant &&
4077         Elt.getOpcode() != ISD::ConstantFP)
4078       IsAllConstants = false;
4079     if (X86::isZeroNode(Elt))
4080       NumZero++;
4081     else {
4082       NonZeros |= (1 << i);
4083       NumNonZero++;
4084     }
4085   }
4086
4087   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4088   if (NumNonZero == 0)
4089     return DAG.getUNDEF(VT);
4090
4091   // Special case for single non-zero, non-undef, element.
4092   if (NumNonZero == 1) {
4093     unsigned Idx = CountTrailingZeros_32(NonZeros);
4094     SDValue Item = Op.getOperand(Idx);
4095
4096     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4097     // the value are obviously zero, truncate the value to i32 and do the
4098     // insertion that way.  Only do this if the value is non-constant or if the
4099     // value is a constant being inserted into element 0.  It is cheaper to do
4100     // a constant pool load than it is to do a movd + shuffle.
4101     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4102         (!IsAllConstants || Idx == 0)) {
4103       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4104         // Handle MMX and SSE both.
4105         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
4106         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
4107
4108         // Truncate the value (which may itself be a constant) to i32, and
4109         // convert it to a vector with movd (S2V+shuffle to zero extend).
4110         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4111         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4112         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4113                                            Subtarget->hasSSE2(), DAG);
4114
4115         // Now we have our 32-bit value zero extended in the low element of
4116         // a vector.  If Idx != 0, swizzle it into place.
4117         if (Idx != 0) {
4118           SmallVector<int, 4> Mask;
4119           Mask.push_back(Idx);
4120           for (unsigned i = 1; i != VecElts; ++i)
4121             Mask.push_back(i);
4122           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4123                                       DAG.getUNDEF(Item.getValueType()),
4124                                       &Mask[0]);
4125         }
4126         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4127       }
4128     }
4129
4130     // If we have a constant or non-constant insertion into the low element of
4131     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4132     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4133     // depending on what the source datatype is.
4134     if (Idx == 0) {
4135       if (NumZero == 0) {
4136         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4137       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4138           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4139         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4140         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4141         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4142                                            DAG);
4143       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4144         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4145         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
4146         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4147         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4148                                            Subtarget->hasSSE2(), DAG);
4149         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4150       }
4151     }
4152
4153     // Is it a vector logical left shift?
4154     if (NumElems == 2 && Idx == 1 &&
4155         X86::isZeroNode(Op.getOperand(0)) &&
4156         !X86::isZeroNode(Op.getOperand(1))) {
4157       unsigned NumBits = VT.getSizeInBits();
4158       return getVShift(true, VT,
4159                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4160                                    VT, Op.getOperand(1)),
4161                        NumBits/2, DAG, *this, dl);
4162     }
4163
4164     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4165       return SDValue();
4166
4167     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4168     // is a non-constant being inserted into an element other than the low one,
4169     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4170     // movd/movss) to move this into the low element, then shuffle it into
4171     // place.
4172     if (EVTBits == 32) {
4173       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4174
4175       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4176       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4177                                          Subtarget->hasSSE2(), DAG);
4178       SmallVector<int, 8> MaskVec;
4179       for (unsigned i = 0; i < NumElems; i++)
4180         MaskVec.push_back(i == Idx ? 0 : 1);
4181       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4182     }
4183   }
4184
4185   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4186   if (Values.size() == 1) {
4187     if (EVTBits == 32) {
4188       // Instead of a shuffle like this:
4189       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4190       // Check if it's possible to issue this instead.
4191       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4192       unsigned Idx = CountTrailingZeros_32(NonZeros);
4193       SDValue Item = Op.getOperand(Idx);
4194       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4195         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4196     }
4197     return SDValue();
4198   }
4199
4200   // A vector full of immediates; various special cases are already
4201   // handled, so this is best done with a single constant-pool load.
4202   if (IsAllConstants)
4203     return SDValue();
4204
4205   // Let legalizer expand 2-wide build_vectors.
4206   if (EVTBits == 64) {
4207     if (NumNonZero == 1) {
4208       // One half is zero or undef.
4209       unsigned Idx = CountTrailingZeros_32(NonZeros);
4210       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4211                                  Op.getOperand(Idx));
4212       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4213                                          Subtarget->hasSSE2(), DAG);
4214     }
4215     return SDValue();
4216   }
4217
4218   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4219   if (EVTBits == 8 && NumElems == 16) {
4220     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4221                                         *this);
4222     if (V.getNode()) return V;
4223   }
4224
4225   if (EVTBits == 16 && NumElems == 8) {
4226     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4227                                       *this);
4228     if (V.getNode()) return V;
4229   }
4230
4231   // If element VT is == 32 bits, turn it into a number of shuffles.
4232   SmallVector<SDValue, 8> V;
4233   V.resize(NumElems);
4234   if (NumElems == 4 && NumZero > 0) {
4235     for (unsigned i = 0; i < 4; ++i) {
4236       bool isZero = !(NonZeros & (1 << i));
4237       if (isZero)
4238         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4239       else
4240         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4241     }
4242
4243     for (unsigned i = 0; i < 2; ++i) {
4244       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4245         default: break;
4246         case 0:
4247           V[i] = V[i*2];  // Must be a zero vector.
4248           break;
4249         case 1:
4250           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4251           break;
4252         case 2:
4253           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4254           break;
4255         case 3:
4256           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4257           break;
4258       }
4259     }
4260
4261     SmallVector<int, 8> MaskVec;
4262     bool Reverse = (NonZeros & 0x3) == 2;
4263     for (unsigned i = 0; i < 2; ++i)
4264       MaskVec.push_back(Reverse ? 1-i : i);
4265     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4266     for (unsigned i = 0; i < 2; ++i)
4267       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4268     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4269   }
4270
4271   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4272     // Check for a build vector of consecutive loads.
4273     for (unsigned i = 0; i < NumElems; ++i)
4274       V[i] = Op.getOperand(i);
4275
4276     // Check for elements which are consecutive loads.
4277     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4278     if (LD.getNode())
4279       return LD;
4280
4281     // For SSE 4.1, use inserts into undef.
4282     if (getSubtarget()->hasSSE41()) {
4283       V[0] = DAG.getUNDEF(VT);
4284       for (unsigned i = 0; i < NumElems; ++i)
4285         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4286           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
4287                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4288       return V[0];
4289     }
4290
4291     // Otherwise, expand into a number of unpckl*, start by extending each of
4292     // our (non-undef) elements to the full vector width with the element in the
4293     // bottom slot of the vector (which generates no code for SSE).
4294     for (unsigned i = 0; i < NumElems; ++i) {
4295       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4296         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4297       else
4298         V[i] = DAG.getUNDEF(VT);
4299     }
4300
4301     // Next, we iteratively mix elements, e.g. for v4f32:
4302     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4303     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4304     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4305     unsigned EltStride = NumElems >> 1;
4306     while (EltStride != 0) {
4307       for (unsigned i = 0; i < EltStride; ++i)
4308         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4309       EltStride >>= 1;
4310     }
4311     return V[0];
4312   }
4313   return SDValue();
4314 }
4315
4316 SDValue
4317 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4318   // We support concatenate two MMX registers and place them in a MMX
4319   // register.  This is better than doing a stack convert.
4320   DebugLoc dl = Op.getDebugLoc();
4321   EVT ResVT = Op.getValueType();
4322   assert(Op.getNumOperands() == 2);
4323   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4324          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4325   int Mask[2];
4326   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4327   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4328   InVec = Op.getOperand(1);
4329   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4330     unsigned NumElts = ResVT.getVectorNumElements();
4331     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4332     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4333                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4334   } else {
4335     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4336     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4337     Mask[0] = 0; Mask[1] = 2;
4338     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4339   }
4340   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4341 }
4342
4343 // v8i16 shuffles - Prefer shuffles in the following order:
4344 // 1. [all]   pshuflw, pshufhw, optional move
4345 // 2. [ssse3] 1 x pshufb
4346 // 3. [ssse3] 2 x pshufb + 1 x por
4347 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4348 SDValue
4349 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4350                                             SelectionDAG &DAG) const {
4351   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4352   SDValue V1 = SVOp->getOperand(0);
4353   SDValue V2 = SVOp->getOperand(1);
4354   DebugLoc dl = SVOp->getDebugLoc();
4355   SmallVector<int, 8> MaskVals;
4356
4357   // Determine if more than 1 of the words in each of the low and high quadwords
4358   // of the result come from the same quadword of one of the two inputs.  Undef
4359   // mask values count as coming from any quadword, for better codegen.
4360   SmallVector<unsigned, 4> LoQuad(4);
4361   SmallVector<unsigned, 4> HiQuad(4);
4362   BitVector InputQuads(4);
4363   for (unsigned i = 0; i < 8; ++i) {
4364     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4365     int EltIdx = SVOp->getMaskElt(i);
4366     MaskVals.push_back(EltIdx);
4367     if (EltIdx < 0) {
4368       ++Quad[0];
4369       ++Quad[1];
4370       ++Quad[2];
4371       ++Quad[3];
4372       continue;
4373     }
4374     ++Quad[EltIdx / 4];
4375     InputQuads.set(EltIdx / 4);
4376   }
4377
4378   int BestLoQuad = -1;
4379   unsigned MaxQuad = 1;
4380   for (unsigned i = 0; i < 4; ++i) {
4381     if (LoQuad[i] > MaxQuad) {
4382       BestLoQuad = i;
4383       MaxQuad = LoQuad[i];
4384     }
4385   }
4386
4387   int BestHiQuad = -1;
4388   MaxQuad = 1;
4389   for (unsigned i = 0; i < 4; ++i) {
4390     if (HiQuad[i] > MaxQuad) {
4391       BestHiQuad = i;
4392       MaxQuad = HiQuad[i];
4393     }
4394   }
4395
4396   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4397   // of the two input vectors, shuffle them into one input vector so only a
4398   // single pshufb instruction is necessary. If There are more than 2 input
4399   // quads, disable the next transformation since it does not help SSSE3.
4400   bool V1Used = InputQuads[0] || InputQuads[1];
4401   bool V2Used = InputQuads[2] || InputQuads[3];
4402   if (Subtarget->hasSSSE3()) {
4403     if (InputQuads.count() == 2 && V1Used && V2Used) {
4404       BestLoQuad = InputQuads.find_first();
4405       BestHiQuad = InputQuads.find_next(BestLoQuad);
4406     }
4407     if (InputQuads.count() > 2) {
4408       BestLoQuad = -1;
4409       BestHiQuad = -1;
4410     }
4411   }
4412
4413   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4414   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4415   // words from all 4 input quadwords.
4416   SDValue NewV;
4417   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4418     SmallVector<int, 8> MaskV;
4419     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4420     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4421     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4422                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4423                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4424     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4425
4426     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4427     // source words for the shuffle, to aid later transformations.
4428     bool AllWordsInNewV = true;
4429     bool InOrder[2] = { true, true };
4430     for (unsigned i = 0; i != 8; ++i) {
4431       int idx = MaskVals[i];
4432       if (idx != (int)i)
4433         InOrder[i/4] = false;
4434       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4435         continue;
4436       AllWordsInNewV = false;
4437       break;
4438     }
4439
4440     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4441     if (AllWordsInNewV) {
4442       for (int i = 0; i != 8; ++i) {
4443         int idx = MaskVals[i];
4444         if (idx < 0)
4445           continue;
4446         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4447         if ((idx != i) && idx < 4)
4448           pshufhw = false;
4449         if ((idx != i) && idx > 3)
4450           pshuflw = false;
4451       }
4452       V1 = NewV;
4453       V2Used = false;
4454       BestLoQuad = 0;
4455       BestHiQuad = 1;
4456     }
4457
4458     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4459     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4460     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4461       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4462       unsigned TargetMask = 0;
4463       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4464                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4465       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4466                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4467       V1 = NewV.getOperand(0);
4468       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4469     }
4470   }
4471
4472   // If we have SSSE3, and all words of the result are from 1 input vector,
4473   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4474   // is present, fall back to case 4.
4475   if (Subtarget->hasSSSE3()) {
4476     SmallVector<SDValue,16> pshufbMask;
4477
4478     // If we have elements from both input vectors, set the high bit of the
4479     // shuffle mask element to zero out elements that come from V2 in the V1
4480     // mask, and elements that come from V1 in the V2 mask, so that the two
4481     // results can be OR'd together.
4482     bool TwoInputs = V1Used && V2Used;
4483     for (unsigned i = 0; i != 8; ++i) {
4484       int EltIdx = MaskVals[i] * 2;
4485       if (TwoInputs && (EltIdx >= 16)) {
4486         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4487         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4488         continue;
4489       }
4490       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4491       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4492     }
4493     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4494     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4495                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4496                                  MVT::v16i8, &pshufbMask[0], 16));
4497     if (!TwoInputs)
4498       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4499
4500     // Calculate the shuffle mask for the second input, shuffle it, and
4501     // OR it with the first shuffled input.
4502     pshufbMask.clear();
4503     for (unsigned i = 0; i != 8; ++i) {
4504       int EltIdx = MaskVals[i] * 2;
4505       if (EltIdx < 16) {
4506         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4507         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4508         continue;
4509       }
4510       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4511       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4512     }
4513     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4514     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4515                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4516                                  MVT::v16i8, &pshufbMask[0], 16));
4517     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4518     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4519   }
4520
4521   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4522   // and update MaskVals with new element order.
4523   BitVector InOrder(8);
4524   if (BestLoQuad >= 0) {
4525     SmallVector<int, 8> MaskV;
4526     for (int i = 0; i != 4; ++i) {
4527       int idx = MaskVals[i];
4528       if (idx < 0) {
4529         MaskV.push_back(-1);
4530         InOrder.set(i);
4531       } else if ((idx / 4) == BestLoQuad) {
4532         MaskV.push_back(idx & 3);
4533         InOrder.set(i);
4534       } else {
4535         MaskV.push_back(-1);
4536       }
4537     }
4538     for (unsigned i = 4; i != 8; ++i)
4539       MaskV.push_back(i);
4540     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4541                                 &MaskV[0]);
4542
4543     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4544       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4545                                NewV.getOperand(0),
4546                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4547                                DAG);
4548   }
4549
4550   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4551   // and update MaskVals with the new element order.
4552   if (BestHiQuad >= 0) {
4553     SmallVector<int, 8> MaskV;
4554     for (unsigned i = 0; i != 4; ++i)
4555       MaskV.push_back(i);
4556     for (unsigned i = 4; i != 8; ++i) {
4557       int idx = MaskVals[i];
4558       if (idx < 0) {
4559         MaskV.push_back(-1);
4560         InOrder.set(i);
4561       } else if ((idx / 4) == BestHiQuad) {
4562         MaskV.push_back((idx & 3) + 4);
4563         InOrder.set(i);
4564       } else {
4565         MaskV.push_back(-1);
4566       }
4567     }
4568     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4569                                 &MaskV[0]);
4570
4571     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4572       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4573                               NewV.getOperand(0),
4574                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4575                               DAG);
4576   }
4577
4578   // In case BestHi & BestLo were both -1, which means each quadword has a word
4579   // from each of the four input quadwords, calculate the InOrder bitvector now
4580   // before falling through to the insert/extract cleanup.
4581   if (BestLoQuad == -1 && BestHiQuad == -1) {
4582     NewV = V1;
4583     for (int i = 0; i != 8; ++i)
4584       if (MaskVals[i] < 0 || MaskVals[i] == i)
4585         InOrder.set(i);
4586   }
4587
4588   // The other elements are put in the right place using pextrw and pinsrw.
4589   for (unsigned i = 0; i != 8; ++i) {
4590     if (InOrder[i])
4591       continue;
4592     int EltIdx = MaskVals[i];
4593     if (EltIdx < 0)
4594       continue;
4595     SDValue ExtOp = (EltIdx < 8)
4596     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4597                   DAG.getIntPtrConstant(EltIdx))
4598     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4599                   DAG.getIntPtrConstant(EltIdx - 8));
4600     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4601                        DAG.getIntPtrConstant(i));
4602   }
4603   return NewV;
4604 }
4605
4606 // v16i8 shuffles - Prefer shuffles in the following order:
4607 // 1. [ssse3] 1 x pshufb
4608 // 2. [ssse3] 2 x pshufb + 1 x por
4609 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4610 static
4611 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4612                                  SelectionDAG &DAG,
4613                                  const X86TargetLowering &TLI) {
4614   SDValue V1 = SVOp->getOperand(0);
4615   SDValue V2 = SVOp->getOperand(1);
4616   DebugLoc dl = SVOp->getDebugLoc();
4617   SmallVector<int, 16> MaskVals;
4618   SVOp->getMask(MaskVals);
4619
4620   // If we have SSSE3, case 1 is generated when all result bytes come from
4621   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4622   // present, fall back to case 3.
4623   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4624   bool V1Only = true;
4625   bool V2Only = true;
4626   for (unsigned i = 0; i < 16; ++i) {
4627     int EltIdx = MaskVals[i];
4628     if (EltIdx < 0)
4629       continue;
4630     if (EltIdx < 16)
4631       V2Only = false;
4632     else
4633       V1Only = false;
4634   }
4635
4636   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4637   if (TLI.getSubtarget()->hasSSSE3()) {
4638     SmallVector<SDValue,16> pshufbMask;
4639
4640     // If all result elements are from one input vector, then only translate
4641     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4642     //
4643     // Otherwise, we have elements from both input vectors, and must zero out
4644     // elements that come from V2 in the first mask, and V1 in the second mask
4645     // so that we can OR them together.
4646     bool TwoInputs = !(V1Only || V2Only);
4647     for (unsigned i = 0; i != 16; ++i) {
4648       int EltIdx = MaskVals[i];
4649       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4650         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4651         continue;
4652       }
4653       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4654     }
4655     // If all the elements are from V2, assign it to V1 and return after
4656     // building the first pshufb.
4657     if (V2Only)
4658       V1 = V2;
4659     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4660                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4661                                  MVT::v16i8, &pshufbMask[0], 16));
4662     if (!TwoInputs)
4663       return V1;
4664
4665     // Calculate the shuffle mask for the second input, shuffle it, and
4666     // OR it with the first shuffled input.
4667     pshufbMask.clear();
4668     for (unsigned i = 0; i != 16; ++i) {
4669       int EltIdx = MaskVals[i];
4670       if (EltIdx < 16) {
4671         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4672         continue;
4673       }
4674       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4675     }
4676     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4677                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4678                                  MVT::v16i8, &pshufbMask[0], 16));
4679     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4680   }
4681
4682   // No SSSE3 - Calculate in place words and then fix all out of place words
4683   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4684   // the 16 different words that comprise the two doublequadword input vectors.
4685   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4686   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4687   SDValue NewV = V2Only ? V2 : V1;
4688   for (int i = 0; i != 8; ++i) {
4689     int Elt0 = MaskVals[i*2];
4690     int Elt1 = MaskVals[i*2+1];
4691
4692     // This word of the result is all undef, skip it.
4693     if (Elt0 < 0 && Elt1 < 0)
4694       continue;
4695
4696     // This word of the result is already in the correct place, skip it.
4697     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4698       continue;
4699     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4700       continue;
4701
4702     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4703     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4704     SDValue InsElt;
4705
4706     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4707     // using a single extract together, load it and store it.
4708     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4709       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4710                            DAG.getIntPtrConstant(Elt1 / 2));
4711       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4712                         DAG.getIntPtrConstant(i));
4713       continue;
4714     }
4715
4716     // If Elt1 is defined, extract it from the appropriate source.  If the
4717     // source byte is not also odd, shift the extracted word left 8 bits
4718     // otherwise clear the bottom 8 bits if we need to do an or.
4719     if (Elt1 >= 0) {
4720       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4721                            DAG.getIntPtrConstant(Elt1 / 2));
4722       if ((Elt1 & 1) == 0)
4723         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4724                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4725       else if (Elt0 >= 0)
4726         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4727                              DAG.getConstant(0xFF00, MVT::i16));
4728     }
4729     // If Elt0 is defined, extract it from the appropriate source.  If the
4730     // source byte is not also even, shift the extracted word right 8 bits. If
4731     // Elt1 was also defined, OR the extracted values together before
4732     // inserting them in the result.
4733     if (Elt0 >= 0) {
4734       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4735                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4736       if ((Elt0 & 1) != 0)
4737         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4738                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4739       else if (Elt1 >= 0)
4740         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4741                              DAG.getConstant(0x00FF, MVT::i16));
4742       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4743                          : InsElt0;
4744     }
4745     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4746                        DAG.getIntPtrConstant(i));
4747   }
4748   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4749 }
4750
4751 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4752 /// ones, or rewriting v4i32 / v2i32 as 2 wide ones if possible. This can be
4753 /// done when every pair / quad of shuffle mask elements point to elements in
4754 /// the right sequence. e.g.
4755 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4756 static
4757 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4758                                  SelectionDAG &DAG,
4759                                  const TargetLowering &TLI, DebugLoc dl) {
4760   EVT VT = SVOp->getValueType(0);
4761   SDValue V1 = SVOp->getOperand(0);
4762   SDValue V2 = SVOp->getOperand(1);
4763   unsigned NumElems = VT.getVectorNumElements();
4764   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4765   EVT MaskVT = (NewWidth == 4) ? MVT::v4i16 : MVT::v2i32;
4766   EVT NewVT = MaskVT;
4767   switch (VT.getSimpleVT().SimpleTy) {
4768   default: assert(false && "Unexpected!");
4769   case MVT::v4f32: NewVT = MVT::v2f64; break;
4770   case MVT::v4i32: NewVT = MVT::v2i64; break;
4771   case MVT::v8i16: NewVT = MVT::v4i32; break;
4772   case MVT::v16i8: NewVT = MVT::v4i32; break;
4773   }
4774
4775   if (NewWidth == 2) {
4776     if (VT.isInteger())
4777       NewVT = MVT::v2i64;
4778     else
4779       NewVT = MVT::v2f64;
4780   }
4781   int Scale = NumElems / NewWidth;
4782   SmallVector<int, 8> MaskVec;
4783   for (unsigned i = 0; i < NumElems; i += Scale) {
4784     int StartIdx = -1;
4785     for (int j = 0; j < Scale; ++j) {
4786       int EltIdx = SVOp->getMaskElt(i+j);
4787       if (EltIdx < 0)
4788         continue;
4789       if (StartIdx == -1)
4790         StartIdx = EltIdx - (EltIdx % Scale);
4791       if (EltIdx != StartIdx + j)
4792         return SDValue();
4793     }
4794     if (StartIdx == -1)
4795       MaskVec.push_back(-1);
4796     else
4797       MaskVec.push_back(StartIdx / Scale);
4798   }
4799
4800   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4801   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4802   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4803 }
4804
4805 /// getVZextMovL - Return a zero-extending vector move low node.
4806 ///
4807 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4808                             SDValue SrcOp, SelectionDAG &DAG,
4809                             const X86Subtarget *Subtarget, DebugLoc dl) {
4810   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4811     LoadSDNode *LD = NULL;
4812     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4813       LD = dyn_cast<LoadSDNode>(SrcOp);
4814     if (!LD) {
4815       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4816       // instead.
4817       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4818       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4819           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4820           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4821           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4822         // PR2108
4823         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4824         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4825                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4826                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4827                                                    OpVT,
4828                                                    SrcOp.getOperand(0)
4829                                                           .getOperand(0))));
4830       }
4831     }
4832   }
4833
4834   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4835                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4836                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4837                                              OpVT, SrcOp)));
4838 }
4839
4840 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4841 /// shuffles.
4842 static SDValue
4843 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4844   SDValue V1 = SVOp->getOperand(0);
4845   SDValue V2 = SVOp->getOperand(1);
4846   DebugLoc dl = SVOp->getDebugLoc();
4847   EVT VT = SVOp->getValueType(0);
4848
4849   SmallVector<std::pair<int, int>, 8> Locs;
4850   Locs.resize(4);
4851   SmallVector<int, 8> Mask1(4U, -1);
4852   SmallVector<int, 8> PermMask;
4853   SVOp->getMask(PermMask);
4854
4855   unsigned NumHi = 0;
4856   unsigned NumLo = 0;
4857   for (unsigned i = 0; i != 4; ++i) {
4858     int Idx = PermMask[i];
4859     if (Idx < 0) {
4860       Locs[i] = std::make_pair(-1, -1);
4861     } else {
4862       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4863       if (Idx < 4) {
4864         Locs[i] = std::make_pair(0, NumLo);
4865         Mask1[NumLo] = Idx;
4866         NumLo++;
4867       } else {
4868         Locs[i] = std::make_pair(1, NumHi);
4869         if (2+NumHi < 4)
4870           Mask1[2+NumHi] = Idx;
4871         NumHi++;
4872       }
4873     }
4874   }
4875
4876   if (NumLo <= 2 && NumHi <= 2) {
4877     // If no more than two elements come from either vector. This can be
4878     // implemented with two shuffles. First shuffle gather the elements.
4879     // The second shuffle, which takes the first shuffle as both of its
4880     // vector operands, put the elements into the right order.
4881     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4882
4883     SmallVector<int, 8> Mask2(4U, -1);
4884
4885     for (unsigned i = 0; i != 4; ++i) {
4886       if (Locs[i].first == -1)
4887         continue;
4888       else {
4889         unsigned Idx = (i < 2) ? 0 : 4;
4890         Idx += Locs[i].first * 2 + Locs[i].second;
4891         Mask2[i] = Idx;
4892       }
4893     }
4894
4895     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4896   } else if (NumLo == 3 || NumHi == 3) {
4897     // Otherwise, we must have three elements from one vector, call it X, and
4898     // one element from the other, call it Y.  First, use a shufps to build an
4899     // intermediate vector with the one element from Y and the element from X
4900     // that will be in the same half in the final destination (the indexes don't
4901     // matter). Then, use a shufps to build the final vector, taking the half
4902     // containing the element from Y from the intermediate, and the other half
4903     // from X.
4904     if (NumHi == 3) {
4905       // Normalize it so the 3 elements come from V1.
4906       CommuteVectorShuffleMask(PermMask, VT);
4907       std::swap(V1, V2);
4908     }
4909
4910     // Find the element from V2.
4911     unsigned HiIndex;
4912     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4913       int Val = PermMask[HiIndex];
4914       if (Val < 0)
4915         continue;
4916       if (Val >= 4)
4917         break;
4918     }
4919
4920     Mask1[0] = PermMask[HiIndex];
4921     Mask1[1] = -1;
4922     Mask1[2] = PermMask[HiIndex^1];
4923     Mask1[3] = -1;
4924     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4925
4926     if (HiIndex >= 2) {
4927       Mask1[0] = PermMask[0];
4928       Mask1[1] = PermMask[1];
4929       Mask1[2] = HiIndex & 1 ? 6 : 4;
4930       Mask1[3] = HiIndex & 1 ? 4 : 6;
4931       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4932     } else {
4933       Mask1[0] = HiIndex & 1 ? 2 : 0;
4934       Mask1[1] = HiIndex & 1 ? 0 : 2;
4935       Mask1[2] = PermMask[2];
4936       Mask1[3] = PermMask[3];
4937       if (Mask1[2] >= 0)
4938         Mask1[2] += 4;
4939       if (Mask1[3] >= 0)
4940         Mask1[3] += 4;
4941       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4942     }
4943   }
4944
4945   // Break it into (shuffle shuffle_hi, shuffle_lo).
4946   Locs.clear();
4947   SmallVector<int,8> LoMask(4U, -1);
4948   SmallVector<int,8> HiMask(4U, -1);
4949
4950   SmallVector<int,8> *MaskPtr = &LoMask;
4951   unsigned MaskIdx = 0;
4952   unsigned LoIdx = 0;
4953   unsigned HiIdx = 2;
4954   for (unsigned i = 0; i != 4; ++i) {
4955     if (i == 2) {
4956       MaskPtr = &HiMask;
4957       MaskIdx = 1;
4958       LoIdx = 0;
4959       HiIdx = 2;
4960     }
4961     int Idx = PermMask[i];
4962     if (Idx < 0) {
4963       Locs[i] = std::make_pair(-1, -1);
4964     } else if (Idx < 4) {
4965       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4966       (*MaskPtr)[LoIdx] = Idx;
4967       LoIdx++;
4968     } else {
4969       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4970       (*MaskPtr)[HiIdx] = Idx;
4971       HiIdx++;
4972     }
4973   }
4974
4975   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4976   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4977   SmallVector<int, 8> MaskOps;
4978   for (unsigned i = 0; i != 4; ++i) {
4979     if (Locs[i].first == -1) {
4980       MaskOps.push_back(-1);
4981     } else {
4982       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4983       MaskOps.push_back(Idx);
4984     }
4985   }
4986   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4987 }
4988
4989 SDValue
4990 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
4991   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4992   SDValue V1 = Op.getOperand(0);
4993   SDValue V2 = Op.getOperand(1);
4994   EVT VT = Op.getValueType();
4995   DebugLoc dl = Op.getDebugLoc();
4996   unsigned NumElems = VT.getVectorNumElements();
4997   bool isMMX = VT.getSizeInBits() == 64;
4998   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4999   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5000   bool V1IsSplat = false;
5001   bool V2IsSplat = false;
5002   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5003   MachineFunction &MF = DAG.getMachineFunction();
5004   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5005
5006   if (isZeroShuffle(SVOp))
5007     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5008
5009   // Promote splats to v4f32.
5010   if (SVOp->isSplat()) {
5011     if (isMMX || NumElems < 4)
5012       return Op;
5013     return PromoteSplat(SVOp, DAG);
5014   }
5015
5016   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5017   // do it!
5018   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5019     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5020     if (NewOp.getNode())
5021       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5022                          LowerVECTOR_SHUFFLE(NewOp, DAG));
5023   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5024     // FIXME: Figure out a cleaner way to do this.
5025     // Try to make use of movq to zero out the top part.
5026     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5027       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5028       if (NewOp.getNode()) {
5029         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5030           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5031                               DAG, Subtarget, dl);
5032       }
5033     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5034       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5035       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5036         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5037                             DAG, Subtarget, dl);
5038     }
5039   }
5040
5041   if (X86::isPSHUFDMask(SVOp)) {
5042     // The actual implementation will match the mask in the if above and then
5043     // during isel it can match several different instructions, not only pshufd
5044     // as its name says, sad but true, emulate the behavior for now...
5045     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5046         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5047
5048     if (OptForSize && HasSSE2 && X86::isUNPCKL_v_undef_Mask(SVOp) &&
5049         VT == MVT::v4i32)
5050       return getTargetShuffleNode(X86ISD::PUNPCKLDQ, dl, VT, V1, V1, DAG);
5051
5052     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5053
5054     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5055       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5056
5057     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5058       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5059                                   TargetMask, DAG);
5060
5061     if (VT == MVT::v4f32)
5062       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5063                                   TargetMask, DAG);
5064   }
5065
5066   // Check if this can be converted into a logical shift.
5067   bool isLeft = false;
5068   unsigned ShAmt = 0;
5069   SDValue ShVal;
5070   bool isShift = getSubtarget()->hasSSE2() &&
5071     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5072   if (isShift && ShVal.hasOneUse()) {
5073     // If the shifted value has multiple uses, it may be cheaper to use
5074     // v_set0 + movlhps or movhlps, etc.
5075     EVT EltVT = VT.getVectorElementType();
5076     ShAmt *= EltVT.getSizeInBits();
5077     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5078   }
5079
5080   if (X86::isMOVLMask(SVOp)) {
5081     if (V1IsUndef)
5082       return V2;
5083     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5084       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5085     if (!isMMX)
5086       return Op;
5087   }
5088
5089   // FIXME: fold these into legal mask.
5090   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
5091                  X86::isMOVSLDUPMask(SVOp) ||
5092                  X86::isMOVHLPSMask(SVOp) ||
5093                  X86::isMOVLHPSMask(SVOp) ||
5094                  X86::isMOVLPMask(SVOp)))
5095     return Op;
5096
5097   if (ShouldXformToMOVHLPS(SVOp) ||
5098       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5099     return CommuteVectorShuffle(SVOp, DAG);
5100
5101   if (isShift) {
5102     // No better options. Use a vshl / vsrl.
5103     EVT EltVT = VT.getVectorElementType();
5104     ShAmt *= EltVT.getSizeInBits();
5105     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5106   }
5107
5108   bool Commuted = false;
5109   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5110   // 1,1,1,1 -> v8i16 though.
5111   V1IsSplat = isSplatVector(V1.getNode());
5112   V2IsSplat = isSplatVector(V2.getNode());
5113
5114   // Canonicalize the splat or undef, if present, to be on the RHS.
5115   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5116     Op = CommuteVectorShuffle(SVOp, DAG);
5117     SVOp = cast<ShuffleVectorSDNode>(Op);
5118     V1 = SVOp->getOperand(0);
5119     V2 = SVOp->getOperand(1);
5120     std::swap(V1IsSplat, V2IsSplat);
5121     std::swap(V1IsUndef, V2IsUndef);
5122     Commuted = true;
5123   }
5124
5125   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5126     // Shuffling low element of v1 into undef, just return v1.
5127     if (V2IsUndef)
5128       return V1;
5129     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5130     // the instruction selector will not match, so get a canonical MOVL with
5131     // swapped operands to undo the commute.
5132     return getMOVL(DAG, dl, VT, V2, V1);
5133   }
5134
5135   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
5136       X86::isUNPCKH_v_undef_Mask(SVOp) ||
5137       X86::isUNPCKLMask(SVOp) ||
5138       X86::isUNPCKHMask(SVOp))
5139     return Op;
5140
5141   if (V2IsSplat) {
5142     // Normalize mask so all entries that point to V2 points to its first
5143     // element then try to match unpck{h|l} again. If match, return a
5144     // new vector_shuffle with the corrected mask.
5145     SDValue NewMask = NormalizeMask(SVOp, DAG);
5146     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5147     if (NSVOp != SVOp) {
5148       if (X86::isUNPCKLMask(NSVOp, true)) {
5149         return NewMask;
5150       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5151         return NewMask;
5152       }
5153     }
5154   }
5155
5156   if (Commuted) {
5157     // Commute is back and try unpck* again.
5158     // FIXME: this seems wrong.
5159     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5160     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5161     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
5162         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
5163         X86::isUNPCKLMask(NewSVOp) ||
5164         X86::isUNPCKHMask(NewSVOp))
5165       return NewOp;
5166   }
5167
5168   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
5169
5170   // Normalize the node to match x86 shuffle ops if needed
5171   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5172     return CommuteVectorShuffle(SVOp, DAG);
5173
5174   // Check for legal shuffle and return?
5175   SmallVector<int, 16> PermMask;
5176   SVOp->getMask(PermMask);
5177   if (isShuffleMaskLegal(PermMask, VT))
5178     return Op;
5179
5180   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5181   if (VT == MVT::v8i16) {
5182     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5183     if (NewOp.getNode())
5184       return NewOp;
5185   }
5186
5187   if (VT == MVT::v16i8) {
5188     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5189     if (NewOp.getNode())
5190       return NewOp;
5191   }
5192
5193   // Handle all 4 wide cases with a number of shuffles except for MMX.
5194   if (NumElems == 4 && !isMMX)
5195     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5196
5197   return SDValue();
5198 }
5199
5200 SDValue
5201 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5202                                                 SelectionDAG &DAG) const {
5203   EVT VT = Op.getValueType();
5204   DebugLoc dl = Op.getDebugLoc();
5205   if (VT.getSizeInBits() == 8) {
5206     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5207                                     Op.getOperand(0), Op.getOperand(1));
5208     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5209                                     DAG.getValueType(VT));
5210     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5211   } else if (VT.getSizeInBits() == 16) {
5212     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5213     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5214     if (Idx == 0)
5215       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5216                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5217                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5218                                                  MVT::v4i32,
5219                                                  Op.getOperand(0)),
5220                                      Op.getOperand(1)));
5221     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5222                                     Op.getOperand(0), Op.getOperand(1));
5223     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5224                                     DAG.getValueType(VT));
5225     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5226   } else if (VT == MVT::f32) {
5227     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5228     // the result back to FR32 register. It's only worth matching if the
5229     // result has a single use which is a store or a bitcast to i32.  And in
5230     // the case of a store, it's not worth it if the index is a constant 0,
5231     // because a MOVSSmr can be used instead, which is smaller and faster.
5232     if (!Op.hasOneUse())
5233       return SDValue();
5234     SDNode *User = *Op.getNode()->use_begin();
5235     if ((User->getOpcode() != ISD::STORE ||
5236          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5237           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5238         (User->getOpcode() != ISD::BIT_CONVERT ||
5239          User->getValueType(0) != MVT::i32))
5240       return SDValue();
5241     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5242                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5243                                               Op.getOperand(0)),
5244                                               Op.getOperand(1));
5245     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5246   } else if (VT == MVT::i32) {
5247     // ExtractPS works with constant index.
5248     if (isa<ConstantSDNode>(Op.getOperand(1)))
5249       return Op;
5250   }
5251   return SDValue();
5252 }
5253
5254
5255 SDValue
5256 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5257                                            SelectionDAG &DAG) const {
5258   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5259     return SDValue();
5260
5261   if (Subtarget->hasSSE41()) {
5262     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5263     if (Res.getNode())
5264       return Res;
5265   }
5266
5267   EVT VT = Op.getValueType();
5268   DebugLoc dl = Op.getDebugLoc();
5269   // TODO: handle v16i8.
5270   if (VT.getSizeInBits() == 16) {
5271     SDValue Vec = Op.getOperand(0);
5272     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5273     if (Idx == 0)
5274       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5275                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5276                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5277                                                  MVT::v4i32, Vec),
5278                                      Op.getOperand(1)));
5279     // Transform it so it match pextrw which produces a 32-bit result.
5280     EVT EltVT = MVT::i32;
5281     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5282                                     Op.getOperand(0), Op.getOperand(1));
5283     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5284                                     DAG.getValueType(VT));
5285     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5286   } else if (VT.getSizeInBits() == 32) {
5287     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5288     if (Idx == 0)
5289       return Op;
5290
5291     // SHUFPS the element to the lowest double word, then movss.
5292     int Mask[4] = { Idx, -1, -1, -1 };
5293     EVT VVT = Op.getOperand(0).getValueType();
5294     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5295                                        DAG.getUNDEF(VVT), Mask);
5296     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5297                        DAG.getIntPtrConstant(0));
5298   } else if (VT.getSizeInBits() == 64) {
5299     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5300     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5301     //        to match extract_elt for f64.
5302     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5303     if (Idx == 0)
5304       return Op;
5305
5306     // UNPCKHPD the element to the lowest double word, then movsd.
5307     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5308     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5309     int Mask[2] = { 1, -1 };
5310     EVT VVT = Op.getOperand(0).getValueType();
5311     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5312                                        DAG.getUNDEF(VVT), Mask);
5313     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5314                        DAG.getIntPtrConstant(0));
5315   }
5316
5317   return SDValue();
5318 }
5319
5320 SDValue
5321 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5322                                                SelectionDAG &DAG) const {
5323   EVT VT = Op.getValueType();
5324   EVT EltVT = VT.getVectorElementType();
5325   DebugLoc dl = Op.getDebugLoc();
5326
5327   SDValue N0 = Op.getOperand(0);
5328   SDValue N1 = Op.getOperand(1);
5329   SDValue N2 = Op.getOperand(2);
5330
5331   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5332       isa<ConstantSDNode>(N2)) {
5333     unsigned Opc;
5334     if (VT == MVT::v8i16)
5335       Opc = X86ISD::PINSRW;
5336     else if (VT == MVT::v4i16)
5337       Opc = X86ISD::MMX_PINSRW;
5338     else if (VT == MVT::v16i8)
5339       Opc = X86ISD::PINSRB;
5340     else
5341       Opc = X86ISD::PINSRB;
5342
5343     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5344     // argument.
5345     if (N1.getValueType() != MVT::i32)
5346       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5347     if (N2.getValueType() != MVT::i32)
5348       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5349     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5350   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5351     // Bits [7:6] of the constant are the source select.  This will always be
5352     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5353     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5354     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5355     // Bits [5:4] of the constant are the destination select.  This is the
5356     //  value of the incoming immediate.
5357     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5358     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5359     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5360     // Create this as a scalar to vector..
5361     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5362     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5363   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5364     // PINSR* works with constant index.
5365     return Op;
5366   }
5367   return SDValue();
5368 }
5369
5370 SDValue
5371 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5372   EVT VT = Op.getValueType();
5373   EVT EltVT = VT.getVectorElementType();
5374
5375   if (Subtarget->hasSSE41())
5376     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5377
5378   if (EltVT == MVT::i8)
5379     return SDValue();
5380
5381   DebugLoc dl = Op.getDebugLoc();
5382   SDValue N0 = Op.getOperand(0);
5383   SDValue N1 = Op.getOperand(1);
5384   SDValue N2 = Op.getOperand(2);
5385
5386   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5387     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5388     // as its second argument.
5389     if (N1.getValueType() != MVT::i32)
5390       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5391     if (N2.getValueType() != MVT::i32)
5392       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5393     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5394                        dl, VT, N0, N1, N2);
5395   }
5396   return SDValue();
5397 }
5398
5399 SDValue
5400 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5401   DebugLoc dl = Op.getDebugLoc();
5402
5403   if (Op.getValueType() == MVT::v1i64 &&
5404       Op.getOperand(0).getValueType() == MVT::i64)
5405     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5406
5407   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5408   EVT VT = MVT::v2i32;
5409   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5410   default: break;
5411   case MVT::v16i8:
5412   case MVT::v8i16:
5413     VT = MVT::v4i32;
5414     break;
5415   }
5416   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5417                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5418 }
5419
5420 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5421 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5422 // one of the above mentioned nodes. It has to be wrapped because otherwise
5423 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5424 // be used to form addressing mode. These wrapped nodes will be selected
5425 // into MOV32ri.
5426 SDValue
5427 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5428   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5429
5430   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5431   // global base reg.
5432   unsigned char OpFlag = 0;
5433   unsigned WrapperKind = X86ISD::Wrapper;
5434   CodeModel::Model M = getTargetMachine().getCodeModel();
5435
5436   if (Subtarget->isPICStyleRIPRel() &&
5437       (M == CodeModel::Small || M == CodeModel::Kernel))
5438     WrapperKind = X86ISD::WrapperRIP;
5439   else if (Subtarget->isPICStyleGOT())
5440     OpFlag = X86II::MO_GOTOFF;
5441   else if (Subtarget->isPICStyleStubPIC())
5442     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5443
5444   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5445                                              CP->getAlignment(),
5446                                              CP->getOffset(), OpFlag);
5447   DebugLoc DL = CP->getDebugLoc();
5448   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5449   // With PIC, the address is actually $g + Offset.
5450   if (OpFlag) {
5451     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5452                          DAG.getNode(X86ISD::GlobalBaseReg,
5453                                      DebugLoc(), getPointerTy()),
5454                          Result);
5455   }
5456
5457   return Result;
5458 }
5459
5460 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5461   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5462
5463   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5464   // global base reg.
5465   unsigned char OpFlag = 0;
5466   unsigned WrapperKind = X86ISD::Wrapper;
5467   CodeModel::Model M = getTargetMachine().getCodeModel();
5468
5469   if (Subtarget->isPICStyleRIPRel() &&
5470       (M == CodeModel::Small || M == CodeModel::Kernel))
5471     WrapperKind = X86ISD::WrapperRIP;
5472   else if (Subtarget->isPICStyleGOT())
5473     OpFlag = X86II::MO_GOTOFF;
5474   else if (Subtarget->isPICStyleStubPIC())
5475     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5476
5477   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5478                                           OpFlag);
5479   DebugLoc DL = JT->getDebugLoc();
5480   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5481
5482   // With PIC, the address is actually $g + Offset.
5483   if (OpFlag) {
5484     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5485                          DAG.getNode(X86ISD::GlobalBaseReg,
5486                                      DebugLoc(), getPointerTy()),
5487                          Result);
5488   }
5489
5490   return Result;
5491 }
5492
5493 SDValue
5494 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5495   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5496
5497   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5498   // global base reg.
5499   unsigned char OpFlag = 0;
5500   unsigned WrapperKind = X86ISD::Wrapper;
5501   CodeModel::Model M = getTargetMachine().getCodeModel();
5502
5503   if (Subtarget->isPICStyleRIPRel() &&
5504       (M == CodeModel::Small || M == CodeModel::Kernel))
5505     WrapperKind = X86ISD::WrapperRIP;
5506   else if (Subtarget->isPICStyleGOT())
5507     OpFlag = X86II::MO_GOTOFF;
5508   else if (Subtarget->isPICStyleStubPIC())
5509     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5510
5511   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5512
5513   DebugLoc DL = Op.getDebugLoc();
5514   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5515
5516
5517   // With PIC, the address is actually $g + Offset.
5518   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5519       !Subtarget->is64Bit()) {
5520     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5521                          DAG.getNode(X86ISD::GlobalBaseReg,
5522                                      DebugLoc(), getPointerTy()),
5523                          Result);
5524   }
5525
5526   return Result;
5527 }
5528
5529 SDValue
5530 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5531   // Create the TargetBlockAddressAddress node.
5532   unsigned char OpFlags =
5533     Subtarget->ClassifyBlockAddressReference();
5534   CodeModel::Model M = getTargetMachine().getCodeModel();
5535   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5536   DebugLoc dl = Op.getDebugLoc();
5537   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5538                                        /*isTarget=*/true, OpFlags);
5539
5540   if (Subtarget->isPICStyleRIPRel() &&
5541       (M == CodeModel::Small || M == CodeModel::Kernel))
5542     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5543   else
5544     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5545
5546   // With PIC, the address is actually $g + Offset.
5547   if (isGlobalRelativeToPICBase(OpFlags)) {
5548     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5549                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5550                          Result);
5551   }
5552
5553   return Result;
5554 }
5555
5556 SDValue
5557 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5558                                       int64_t Offset,
5559                                       SelectionDAG &DAG) const {
5560   // Create the TargetGlobalAddress node, folding in the constant
5561   // offset if it is legal.
5562   unsigned char OpFlags =
5563     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5564   CodeModel::Model M = getTargetMachine().getCodeModel();
5565   SDValue Result;
5566   if (OpFlags == X86II::MO_NO_FLAG &&
5567       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5568     // A direct static reference to a global.
5569     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5570     Offset = 0;
5571   } else {
5572     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
5573   }
5574
5575   if (Subtarget->isPICStyleRIPRel() &&
5576       (M == CodeModel::Small || M == CodeModel::Kernel))
5577     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5578   else
5579     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5580
5581   // With PIC, the address is actually $g + Offset.
5582   if (isGlobalRelativeToPICBase(OpFlags)) {
5583     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5584                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5585                          Result);
5586   }
5587
5588   // For globals that require a load from a stub to get the address, emit the
5589   // load.
5590   if (isGlobalStubReference(OpFlags))
5591     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5592                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5593
5594   // If there was a non-zero offset that we didn't fold, create an explicit
5595   // addition for it.
5596   if (Offset != 0)
5597     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5598                          DAG.getConstant(Offset, getPointerTy()));
5599
5600   return Result;
5601 }
5602
5603 SDValue
5604 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5605   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5606   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5607   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5608 }
5609
5610 static SDValue
5611 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5612            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5613            unsigned char OperandFlags) {
5614   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5615   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5616   DebugLoc dl = GA->getDebugLoc();
5617   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5618                                            GA->getValueType(0),
5619                                            GA->getOffset(),
5620                                            OperandFlags);
5621   if (InFlag) {
5622     SDValue Ops[] = { Chain,  TGA, *InFlag };
5623     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5624   } else {
5625     SDValue Ops[]  = { Chain, TGA };
5626     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5627   }
5628
5629   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5630   MFI->setAdjustsStack(true);
5631
5632   SDValue Flag = Chain.getValue(1);
5633   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5634 }
5635
5636 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5637 static SDValue
5638 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5639                                 const EVT PtrVT) {
5640   SDValue InFlag;
5641   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5642   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5643                                      DAG.getNode(X86ISD::GlobalBaseReg,
5644                                                  DebugLoc(), PtrVT), InFlag);
5645   InFlag = Chain.getValue(1);
5646
5647   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5648 }
5649
5650 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5651 static SDValue
5652 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5653                                 const EVT PtrVT) {
5654   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5655                     X86::RAX, X86II::MO_TLSGD);
5656 }
5657
5658 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5659 // "local exec" model.
5660 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5661                                    const EVT PtrVT, TLSModel::Model model,
5662                                    bool is64Bit) {
5663   DebugLoc dl = GA->getDebugLoc();
5664   // Get the Thread Pointer
5665   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5666                              DebugLoc(), PtrVT,
5667                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5668                                              MVT::i32));
5669
5670   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5671                                       NULL, 0, false, false, 0);
5672
5673   unsigned char OperandFlags = 0;
5674   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5675   // initialexec.
5676   unsigned WrapperKind = X86ISD::Wrapper;
5677   if (model == TLSModel::LocalExec) {
5678     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5679   } else if (is64Bit) {
5680     assert(model == TLSModel::InitialExec);
5681     OperandFlags = X86II::MO_GOTTPOFF;
5682     WrapperKind = X86ISD::WrapperRIP;
5683   } else {
5684     assert(model == TLSModel::InitialExec);
5685     OperandFlags = X86II::MO_INDNTPOFF;
5686   }
5687
5688   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5689   // exec)
5690   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5691                                            GA->getValueType(0),
5692                                            GA->getOffset(), OperandFlags);
5693   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5694
5695   if (model == TLSModel::InitialExec)
5696     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5697                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5698
5699   // The address of the thread local variable is the add of the thread
5700   // pointer with the offset of the variable.
5701   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5702 }
5703
5704 SDValue
5705 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5706
5707   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5708   const GlobalValue *GV = GA->getGlobal();
5709
5710   if (Subtarget->isTargetELF()) {
5711     // TODO: implement the "local dynamic" model
5712     // TODO: implement the "initial exec"model for pic executables
5713
5714     // If GV is an alias then use the aliasee for determining
5715     // thread-localness.
5716     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5717       GV = GA->resolveAliasedGlobal(false);
5718
5719     TLSModel::Model model
5720       = getTLSModel(GV, getTargetMachine().getRelocationModel());
5721
5722     switch (model) {
5723       case TLSModel::GeneralDynamic:
5724       case TLSModel::LocalDynamic: // not implemented
5725         if (Subtarget->is64Bit())
5726           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5727         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5728
5729       case TLSModel::InitialExec:
5730       case TLSModel::LocalExec:
5731         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5732                                    Subtarget->is64Bit());
5733     }
5734   } else if (Subtarget->isTargetDarwin()) {
5735     // Darwin only has one model of TLS.  Lower to that.
5736     unsigned char OpFlag = 0;
5737     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
5738                            X86ISD::WrapperRIP : X86ISD::Wrapper;
5739
5740     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5741     // global base reg.
5742     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
5743                   !Subtarget->is64Bit();
5744     if (PIC32)
5745       OpFlag = X86II::MO_TLVP_PIC_BASE;
5746     else
5747       OpFlag = X86II::MO_TLVP;
5748     DebugLoc DL = Op.getDebugLoc();
5749     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
5750                                                 getPointerTy(),
5751                                                 GA->getOffset(), OpFlag);
5752     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5753
5754     // With PIC32, the address is actually $g + Offset.
5755     if (PIC32)
5756       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5757                            DAG.getNode(X86ISD::GlobalBaseReg,
5758                                        DebugLoc(), getPointerTy()),
5759                            Offset);
5760
5761     // Lowering the machine isd will make sure everything is in the right
5762     // location.
5763     SDValue Args[] = { Offset };
5764     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
5765
5766     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
5767     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5768     MFI->setAdjustsStack(true);
5769
5770     // And our return value (tls address) is in the standard call return value
5771     // location.
5772     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
5773     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
5774   }
5775
5776   assert(false &&
5777          "TLS not implemented for this target.");
5778
5779   llvm_unreachable("Unreachable");
5780   return SDValue();
5781 }
5782
5783
5784 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5785 /// take a 2 x i32 value to shift plus a shift amount.
5786 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5787   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5788   EVT VT = Op.getValueType();
5789   unsigned VTBits = VT.getSizeInBits();
5790   DebugLoc dl = Op.getDebugLoc();
5791   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5792   SDValue ShOpLo = Op.getOperand(0);
5793   SDValue ShOpHi = Op.getOperand(1);
5794   SDValue ShAmt  = Op.getOperand(2);
5795   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5796                                      DAG.getConstant(VTBits - 1, MVT::i8))
5797                        : DAG.getConstant(0, VT);
5798
5799   SDValue Tmp2, Tmp3;
5800   if (Op.getOpcode() == ISD::SHL_PARTS) {
5801     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5802     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5803   } else {
5804     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5805     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5806   }
5807
5808   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5809                                 DAG.getConstant(VTBits, MVT::i8));
5810   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5811                              AndNode, DAG.getConstant(0, MVT::i8));
5812
5813   SDValue Hi, Lo;
5814   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5815   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5816   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5817
5818   if (Op.getOpcode() == ISD::SHL_PARTS) {
5819     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5820     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5821   } else {
5822     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5823     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5824   }
5825
5826   SDValue Ops[2] = { Lo, Hi };
5827   return DAG.getMergeValues(Ops, 2, dl);
5828 }
5829
5830 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5831                                            SelectionDAG &DAG) const {
5832   EVT SrcVT = Op.getOperand(0).getValueType();
5833
5834   if (SrcVT.isVector()) {
5835     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5836       return Op;
5837     }
5838     return SDValue();
5839   }
5840
5841   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5842          "Unknown SINT_TO_FP to lower!");
5843
5844   // These are really Legal; return the operand so the caller accepts it as
5845   // Legal.
5846   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5847     return Op;
5848   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5849       Subtarget->is64Bit()) {
5850     return Op;
5851   }
5852
5853   DebugLoc dl = Op.getDebugLoc();
5854   unsigned Size = SrcVT.getSizeInBits()/8;
5855   MachineFunction &MF = DAG.getMachineFunction();
5856   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5857   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5858   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5859                                StackSlot,
5860                                PseudoSourceValue::getFixedStack(SSFI), 0,
5861                                false, false, 0);
5862   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5863 }
5864
5865 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5866                                      SDValue StackSlot,
5867                                      SelectionDAG &DAG) const {
5868   // Build the FILD
5869   DebugLoc dl = Op.getDebugLoc();
5870   SDVTList Tys;
5871   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5872   if (useSSE)
5873     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5874   else
5875     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5876   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5877   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5878                                Tys, Ops, array_lengthof(Ops));
5879
5880   if (useSSE) {
5881     Chain = Result.getValue(1);
5882     SDValue InFlag = Result.getValue(2);
5883
5884     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5885     // shouldn't be necessary except that RFP cannot be live across
5886     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5887     MachineFunction &MF = DAG.getMachineFunction();
5888     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5889     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5890     Tys = DAG.getVTList(MVT::Other);
5891     SDValue Ops[] = {
5892       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5893     };
5894     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5895     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5896                          PseudoSourceValue::getFixedStack(SSFI), 0,
5897                          false, false, 0);
5898   }
5899
5900   return Result;
5901 }
5902
5903 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5904 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5905                                                SelectionDAG &DAG) const {
5906   // This algorithm is not obvious. Here it is in C code, more or less:
5907   /*
5908     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5909       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5910       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5911
5912       // Copy ints to xmm registers.
5913       __m128i xh = _mm_cvtsi32_si128( hi );
5914       __m128i xl = _mm_cvtsi32_si128( lo );
5915
5916       // Combine into low half of a single xmm register.
5917       __m128i x = _mm_unpacklo_epi32( xh, xl );
5918       __m128d d;
5919       double sd;
5920
5921       // Merge in appropriate exponents to give the integer bits the right
5922       // magnitude.
5923       x = _mm_unpacklo_epi32( x, exp );
5924
5925       // Subtract away the biases to deal with the IEEE-754 double precision
5926       // implicit 1.
5927       d = _mm_sub_pd( (__m128d) x, bias );
5928
5929       // All conversions up to here are exact. The correctly rounded result is
5930       // calculated using the current rounding mode using the following
5931       // horizontal add.
5932       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5933       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5934                                 // store doesn't really need to be here (except
5935                                 // maybe to zero the other double)
5936       return sd;
5937     }
5938   */
5939
5940   DebugLoc dl = Op.getDebugLoc();
5941   LLVMContext *Context = DAG.getContext();
5942
5943   // Build some magic constants.
5944   std::vector<Constant*> CV0;
5945   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5946   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5947   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5948   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5949   Constant *C0 = ConstantVector::get(CV0);
5950   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5951
5952   std::vector<Constant*> CV1;
5953   CV1.push_back(
5954     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5955   CV1.push_back(
5956     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5957   Constant *C1 = ConstantVector::get(CV1);
5958   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5959
5960   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5961                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5962                                         Op.getOperand(0),
5963                                         DAG.getIntPtrConstant(1)));
5964   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5965                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5966                                         Op.getOperand(0),
5967                                         DAG.getIntPtrConstant(0)));
5968   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5969   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5970                               PseudoSourceValue::getConstantPool(), 0,
5971                               false, false, 16);
5972   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5973   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5974   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5975                               PseudoSourceValue::getConstantPool(), 0,
5976                               false, false, 16);
5977   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5978
5979   // Add the halves; easiest way is to swap them into another reg first.
5980   int ShufMask[2] = { 1, -1 };
5981   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5982                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5983   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5984   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5985                      DAG.getIntPtrConstant(0));
5986 }
5987
5988 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5989 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
5990                                                SelectionDAG &DAG) const {
5991   DebugLoc dl = Op.getDebugLoc();
5992   // FP constant to bias correct the final result.
5993   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5994                                    MVT::f64);
5995
5996   // Load the 32-bit value into an XMM register.
5997   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5998                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5999                                          Op.getOperand(0),
6000                                          DAG.getIntPtrConstant(0)));
6001
6002   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6003                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6004                      DAG.getIntPtrConstant(0));
6005
6006   // Or the load with the bias.
6007   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6008                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6009                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6010                                                    MVT::v2f64, Load)),
6011                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6012                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6013                                                    MVT::v2f64, Bias)));
6014   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6015                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6016                    DAG.getIntPtrConstant(0));
6017
6018   // Subtract the bias.
6019   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6020
6021   // Handle final rounding.
6022   EVT DestVT = Op.getValueType();
6023
6024   if (DestVT.bitsLT(MVT::f64)) {
6025     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6026                        DAG.getIntPtrConstant(0));
6027   } else if (DestVT.bitsGT(MVT::f64)) {
6028     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6029   }
6030
6031   // Handle final rounding.
6032   return Sub;
6033 }
6034
6035 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6036                                            SelectionDAG &DAG) const {
6037   SDValue N0 = Op.getOperand(0);
6038   DebugLoc dl = Op.getDebugLoc();
6039
6040   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6041   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6042   // the optimization here.
6043   if (DAG.SignBitIsZero(N0))
6044     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6045
6046   EVT SrcVT = N0.getValueType();
6047   EVT DstVT = Op.getValueType();
6048   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6049     return LowerUINT_TO_FP_i64(Op, DAG);
6050   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6051     return LowerUINT_TO_FP_i32(Op, DAG);
6052
6053   // Make a 64-bit buffer, and use it to build an FILD.
6054   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6055   if (SrcVT == MVT::i32) {
6056     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6057     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6058                                      getPointerTy(), StackSlot, WordOff);
6059     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6060                                   StackSlot, NULL, 0, false, false, 0);
6061     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6062                                   OffsetSlot, NULL, 0, false, false, 0);
6063     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6064     return Fild;
6065   }
6066
6067   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6068   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6069                                 StackSlot, NULL, 0, false, false, 0);
6070   // For i64 source, we need to add the appropriate power of 2 if the input
6071   // was negative.  This is the same as the optimization in
6072   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6073   // we must be careful to do the computation in x87 extended precision, not
6074   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6075   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6076   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6077   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
6078
6079   APInt FF(32, 0x5F800000ULL);
6080
6081   // Check whether the sign bit is set.
6082   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6083                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6084                                  ISD::SETLT);
6085
6086   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6087   SDValue FudgePtr = DAG.getConstantPool(
6088                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6089                                          getPointerTy());
6090
6091   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6092   SDValue Zero = DAG.getIntPtrConstant(0);
6093   SDValue Four = DAG.getIntPtrConstant(4);
6094   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6095                                Zero, Four);
6096   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6097
6098   // Load the value out, extending it from f32 to f80.
6099   // FIXME: Avoid the extend by constructing the right constant pool?
6100   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6101                                  FudgePtr, PseudoSourceValue::getConstantPool(),
6102                                  0, MVT::f32, false, false, 4);
6103   // Extend everything to 80 bits to force it to be done on x87.
6104   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6105   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6106 }
6107
6108 std::pair<SDValue,SDValue> X86TargetLowering::
6109 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6110   DebugLoc dl = Op.getDebugLoc();
6111
6112   EVT DstTy = Op.getValueType();
6113
6114   if (!IsSigned) {
6115     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6116     DstTy = MVT::i64;
6117   }
6118
6119   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6120          DstTy.getSimpleVT() >= MVT::i16 &&
6121          "Unknown FP_TO_SINT to lower!");
6122
6123   // These are really Legal.
6124   if (DstTy == MVT::i32 &&
6125       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6126     return std::make_pair(SDValue(), SDValue());
6127   if (Subtarget->is64Bit() &&
6128       DstTy == MVT::i64 &&
6129       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6130     return std::make_pair(SDValue(), SDValue());
6131
6132   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6133   // stack slot.
6134   MachineFunction &MF = DAG.getMachineFunction();
6135   unsigned MemSize = DstTy.getSizeInBits()/8;
6136   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6137   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6138
6139   unsigned Opc;
6140   switch (DstTy.getSimpleVT().SimpleTy) {
6141   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6142   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6143   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6144   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6145   }
6146
6147   SDValue Chain = DAG.getEntryNode();
6148   SDValue Value = Op.getOperand(0);
6149   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
6150     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6151     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
6152                          PseudoSourceValue::getFixedStack(SSFI), 0,
6153                          false, false, 0);
6154     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6155     SDValue Ops[] = {
6156       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
6157     };
6158     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
6159     Chain = Value.getValue(1);
6160     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6161     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6162   }
6163
6164   // Build the FP_TO_INT*_IN_MEM
6165   SDValue Ops[] = { Chain, Value, StackSlot };
6166   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
6167
6168   return std::make_pair(FIST, StackSlot);
6169 }
6170
6171 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6172                                            SelectionDAG &DAG) const {
6173   if (Op.getValueType().isVector()) {
6174     if (Op.getValueType() == MVT::v2i32 &&
6175         Op.getOperand(0).getValueType() == MVT::v2f64) {
6176       return Op;
6177     }
6178     return SDValue();
6179   }
6180
6181   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6182   SDValue FIST = Vals.first, StackSlot = Vals.second;
6183   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6184   if (FIST.getNode() == 0) return Op;
6185
6186   // Load the result.
6187   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6188                      FIST, StackSlot, NULL, 0, false, false, 0);
6189 }
6190
6191 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6192                                            SelectionDAG &DAG) const {
6193   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6194   SDValue FIST = Vals.first, StackSlot = Vals.second;
6195   assert(FIST.getNode() && "Unexpected failure");
6196
6197   // Load the result.
6198   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6199                      FIST, StackSlot, NULL, 0, false, false, 0);
6200 }
6201
6202 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6203                                      SelectionDAG &DAG) const {
6204   LLVMContext *Context = DAG.getContext();
6205   DebugLoc dl = Op.getDebugLoc();
6206   EVT VT = Op.getValueType();
6207   EVT EltVT = VT;
6208   if (VT.isVector())
6209     EltVT = VT.getVectorElementType();
6210   std::vector<Constant*> CV;
6211   if (EltVT == MVT::f64) {
6212     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6213     CV.push_back(C);
6214     CV.push_back(C);
6215   } else {
6216     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6217     CV.push_back(C);
6218     CV.push_back(C);
6219     CV.push_back(C);
6220     CV.push_back(C);
6221   }
6222   Constant *C = ConstantVector::get(CV);
6223   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6224   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6225                              PseudoSourceValue::getConstantPool(), 0,
6226                              false, false, 16);
6227   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6228 }
6229
6230 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6231   LLVMContext *Context = DAG.getContext();
6232   DebugLoc dl = Op.getDebugLoc();
6233   EVT VT = Op.getValueType();
6234   EVT EltVT = VT;
6235   if (VT.isVector())
6236     EltVT = VT.getVectorElementType();
6237   std::vector<Constant*> CV;
6238   if (EltVT == MVT::f64) {
6239     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6240     CV.push_back(C);
6241     CV.push_back(C);
6242   } else {
6243     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6244     CV.push_back(C);
6245     CV.push_back(C);
6246     CV.push_back(C);
6247     CV.push_back(C);
6248   }
6249   Constant *C = ConstantVector::get(CV);
6250   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6251   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6252                              PseudoSourceValue::getConstantPool(), 0,
6253                              false, false, 16);
6254   if (VT.isVector()) {
6255     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6256                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6257                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6258                                 Op.getOperand(0)),
6259                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6260   } else {
6261     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6262   }
6263 }
6264
6265 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6266   LLVMContext *Context = DAG.getContext();
6267   SDValue Op0 = Op.getOperand(0);
6268   SDValue Op1 = Op.getOperand(1);
6269   DebugLoc dl = Op.getDebugLoc();
6270   EVT VT = Op.getValueType();
6271   EVT SrcVT = Op1.getValueType();
6272
6273   // If second operand is smaller, extend it first.
6274   if (SrcVT.bitsLT(VT)) {
6275     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6276     SrcVT = VT;
6277   }
6278   // And if it is bigger, shrink it first.
6279   if (SrcVT.bitsGT(VT)) {
6280     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6281     SrcVT = VT;
6282   }
6283
6284   // At this point the operands and the result should have the same
6285   // type, and that won't be f80 since that is not custom lowered.
6286
6287   // First get the sign bit of second operand.
6288   std::vector<Constant*> CV;
6289   if (SrcVT == MVT::f64) {
6290     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6291     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6292   } else {
6293     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6294     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6295     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6296     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6297   }
6298   Constant *C = ConstantVector::get(CV);
6299   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6300   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6301                               PseudoSourceValue::getConstantPool(), 0,
6302                               false, false, 16);
6303   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6304
6305   // Shift sign bit right or left if the two operands have different types.
6306   if (SrcVT.bitsGT(VT)) {
6307     // Op0 is MVT::f32, Op1 is MVT::f64.
6308     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6309     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6310                           DAG.getConstant(32, MVT::i32));
6311     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6312     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6313                           DAG.getIntPtrConstant(0));
6314   }
6315
6316   // Clear first operand sign bit.
6317   CV.clear();
6318   if (VT == MVT::f64) {
6319     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6320     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6321   } else {
6322     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6323     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6324     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6325     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6326   }
6327   C = ConstantVector::get(CV);
6328   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6329   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6330                               PseudoSourceValue::getConstantPool(), 0,
6331                               false, false, 16);
6332   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6333
6334   // Or the value with the sign bit.
6335   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6336 }
6337
6338 /// Emit nodes that will be selected as "test Op0,Op0", or something
6339 /// equivalent.
6340 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6341                                     SelectionDAG &DAG) const {
6342   DebugLoc dl = Op.getDebugLoc();
6343
6344   // CF and OF aren't always set the way we want. Determine which
6345   // of these we need.
6346   bool NeedCF = false;
6347   bool NeedOF = false;
6348   switch (X86CC) {
6349   default: break;
6350   case X86::COND_A: case X86::COND_AE:
6351   case X86::COND_B: case X86::COND_BE:
6352     NeedCF = true;
6353     break;
6354   case X86::COND_G: case X86::COND_GE:
6355   case X86::COND_L: case X86::COND_LE:
6356   case X86::COND_O: case X86::COND_NO:
6357     NeedOF = true;
6358     break;
6359   }
6360
6361   // See if we can use the EFLAGS value from the operand instead of
6362   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6363   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6364   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6365     // Emit a CMP with 0, which is the TEST pattern.
6366     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6367                        DAG.getConstant(0, Op.getValueType()));
6368
6369   unsigned Opcode = 0;
6370   unsigned NumOperands = 0;
6371   switch (Op.getNode()->getOpcode()) {
6372   case ISD::ADD:
6373     // Due to an isel shortcoming, be conservative if this add is likely to be
6374     // selected as part of a load-modify-store instruction. When the root node
6375     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6376     // uses of other nodes in the match, such as the ADD in this case. This
6377     // leads to the ADD being left around and reselected, with the result being
6378     // two adds in the output.  Alas, even if none our users are stores, that
6379     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6380     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6381     // climbing the DAG back to the root, and it doesn't seem to be worth the
6382     // effort.
6383     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6384            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6385       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6386         goto default_case;
6387
6388     if (ConstantSDNode *C =
6389         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6390       // An add of one will be selected as an INC.
6391       if (C->getAPIntValue() == 1) {
6392         Opcode = X86ISD::INC;
6393         NumOperands = 1;
6394         break;
6395       }
6396
6397       // An add of negative one (subtract of one) will be selected as a DEC.
6398       if (C->getAPIntValue().isAllOnesValue()) {
6399         Opcode = X86ISD::DEC;
6400         NumOperands = 1;
6401         break;
6402       }
6403     }
6404
6405     // Otherwise use a regular EFLAGS-setting add.
6406     Opcode = X86ISD::ADD;
6407     NumOperands = 2;
6408     break;
6409   case ISD::AND: {
6410     // If the primary and result isn't used, don't bother using X86ISD::AND,
6411     // because a TEST instruction will be better.
6412     bool NonFlagUse = false;
6413     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6414            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6415       SDNode *User = *UI;
6416       unsigned UOpNo = UI.getOperandNo();
6417       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6418         // Look pass truncate.
6419         UOpNo = User->use_begin().getOperandNo();
6420         User = *User->use_begin();
6421       }
6422
6423       if (User->getOpcode() != ISD::BRCOND &&
6424           User->getOpcode() != ISD::SETCC &&
6425           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6426         NonFlagUse = true;
6427         break;
6428       }
6429     }
6430
6431     if (!NonFlagUse)
6432       break;
6433   }
6434     // FALL THROUGH
6435   case ISD::SUB:
6436   case ISD::OR:
6437   case ISD::XOR:
6438     // Due to the ISEL shortcoming noted above, be conservative if this op is
6439     // likely to be selected as part of a load-modify-store instruction.
6440     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6441            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6442       if (UI->getOpcode() == ISD::STORE)
6443         goto default_case;
6444
6445     // Otherwise use a regular EFLAGS-setting instruction.
6446     switch (Op.getNode()->getOpcode()) {
6447     default: llvm_unreachable("unexpected operator!");
6448     case ISD::SUB: Opcode = X86ISD::SUB; break;
6449     case ISD::OR:  Opcode = X86ISD::OR;  break;
6450     case ISD::XOR: Opcode = X86ISD::XOR; break;
6451     case ISD::AND: Opcode = X86ISD::AND; break;
6452     }
6453
6454     NumOperands = 2;
6455     break;
6456   case X86ISD::ADD:
6457   case X86ISD::SUB:
6458   case X86ISD::INC:
6459   case X86ISD::DEC:
6460   case X86ISD::OR:
6461   case X86ISD::XOR:
6462   case X86ISD::AND:
6463     return SDValue(Op.getNode(), 1);
6464   default:
6465   default_case:
6466     break;
6467   }
6468
6469   if (Opcode == 0)
6470     // Emit a CMP with 0, which is the TEST pattern.
6471     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6472                        DAG.getConstant(0, Op.getValueType()));
6473
6474   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6475   SmallVector<SDValue, 4> Ops;
6476   for (unsigned i = 0; i != NumOperands; ++i)
6477     Ops.push_back(Op.getOperand(i));
6478
6479   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6480   DAG.ReplaceAllUsesWith(Op, New);
6481   return SDValue(New.getNode(), 1);
6482 }
6483
6484 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6485 /// equivalent.
6486 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6487                                    SelectionDAG &DAG) const {
6488   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6489     if (C->getAPIntValue() == 0)
6490       return EmitTest(Op0, X86CC, DAG);
6491
6492   DebugLoc dl = Op0.getDebugLoc();
6493   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6494 }
6495
6496 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6497 /// if it's possible.
6498 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6499                                      DebugLoc dl, SelectionDAG &DAG) const {
6500   SDValue Op0 = And.getOperand(0);
6501   SDValue Op1 = And.getOperand(1);
6502   if (Op0.getOpcode() == ISD::TRUNCATE)
6503     Op0 = Op0.getOperand(0);
6504   if (Op1.getOpcode() == ISD::TRUNCATE)
6505     Op1 = Op1.getOperand(0);
6506
6507   SDValue LHS, RHS;
6508   if (Op1.getOpcode() == ISD::SHL)
6509     std::swap(Op0, Op1);
6510   if (Op0.getOpcode() == ISD::SHL) {
6511     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6512       if (And00C->getZExtValue() == 1) {
6513         // If we looked past a truncate, check that it's only truncating away
6514         // known zeros.
6515         unsigned BitWidth = Op0.getValueSizeInBits();
6516         unsigned AndBitWidth = And.getValueSizeInBits();
6517         if (BitWidth > AndBitWidth) {
6518           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6519           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6520           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6521             return SDValue();
6522         }
6523         LHS = Op1;
6524         RHS = Op0.getOperand(1);
6525       }
6526   } else if (Op1.getOpcode() == ISD::Constant) {
6527     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6528     SDValue AndLHS = Op0;
6529     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6530       LHS = AndLHS.getOperand(0);
6531       RHS = AndLHS.getOperand(1);
6532     }
6533   }
6534
6535   if (LHS.getNode()) {
6536     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6537     // instruction.  Since the shift amount is in-range-or-undefined, we know
6538     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6539     // the encoding for the i16 version is larger than the i32 version.
6540     // Also promote i16 to i32 for performance / code size reason.
6541     if (LHS.getValueType() == MVT::i8 ||
6542         LHS.getValueType() == MVT::i16)
6543       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6544
6545     // If the operand types disagree, extend the shift amount to match.  Since
6546     // BT ignores high bits (like shifts) we can use anyextend.
6547     if (LHS.getValueType() != RHS.getValueType())
6548       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6549
6550     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6551     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6552     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6553                        DAG.getConstant(Cond, MVT::i8), BT);
6554   }
6555
6556   return SDValue();
6557 }
6558
6559 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6560   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6561   SDValue Op0 = Op.getOperand(0);
6562   SDValue Op1 = Op.getOperand(1);
6563   DebugLoc dl = Op.getDebugLoc();
6564   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6565
6566   // Optimize to BT if possible.
6567   // Lower (X & (1 << N)) == 0 to BT(X, N).
6568   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6569   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6570   if (Op0.getOpcode() == ISD::AND &&
6571       Op0.hasOneUse() &&
6572       Op1.getOpcode() == ISD::Constant &&
6573       cast<ConstantSDNode>(Op1)->isNullValue() &&
6574       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6575     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6576     if (NewSetCC.getNode())
6577       return NewSetCC;
6578   }
6579
6580   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6581   if (Op0.getOpcode() == X86ISD::SETCC &&
6582       Op1.getOpcode() == ISD::Constant &&
6583       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6584        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6585       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6586     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6587     bool Invert = (CC == ISD::SETNE) ^
6588       cast<ConstantSDNode>(Op1)->isNullValue();
6589     if (Invert)
6590       CCode = X86::GetOppositeBranchCondition(CCode);
6591     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6592                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6593   }
6594
6595   bool isFP = Op1.getValueType().isFloatingPoint();
6596   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6597   if (X86CC == X86::COND_INVALID)
6598     return SDValue();
6599
6600   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6601
6602   // Use sbb x, x to materialize carry bit into a GPR.
6603   if (X86CC == X86::COND_B)
6604     return DAG.getNode(ISD::AND, dl, MVT::i8,
6605                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6606                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6607                        DAG.getConstant(1, MVT::i8));
6608
6609   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6610                      DAG.getConstant(X86CC, MVT::i8), Cond);
6611 }
6612
6613 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6614   SDValue Cond;
6615   SDValue Op0 = Op.getOperand(0);
6616   SDValue Op1 = Op.getOperand(1);
6617   SDValue CC = Op.getOperand(2);
6618   EVT VT = Op.getValueType();
6619   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6620   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6621   DebugLoc dl = Op.getDebugLoc();
6622
6623   if (isFP) {
6624     unsigned SSECC = 8;
6625     EVT VT0 = Op0.getValueType();
6626     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6627     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6628     bool Swap = false;
6629
6630     switch (SetCCOpcode) {
6631     default: break;
6632     case ISD::SETOEQ:
6633     case ISD::SETEQ:  SSECC = 0; break;
6634     case ISD::SETOGT:
6635     case ISD::SETGT: Swap = true; // Fallthrough
6636     case ISD::SETLT:
6637     case ISD::SETOLT: SSECC = 1; break;
6638     case ISD::SETOGE:
6639     case ISD::SETGE: Swap = true; // Fallthrough
6640     case ISD::SETLE:
6641     case ISD::SETOLE: SSECC = 2; break;
6642     case ISD::SETUO:  SSECC = 3; break;
6643     case ISD::SETUNE:
6644     case ISD::SETNE:  SSECC = 4; break;
6645     case ISD::SETULE: Swap = true;
6646     case ISD::SETUGE: SSECC = 5; break;
6647     case ISD::SETULT: Swap = true;
6648     case ISD::SETUGT: SSECC = 6; break;
6649     case ISD::SETO:   SSECC = 7; break;
6650     }
6651     if (Swap)
6652       std::swap(Op0, Op1);
6653
6654     // In the two special cases we can't handle, emit two comparisons.
6655     if (SSECC == 8) {
6656       if (SetCCOpcode == ISD::SETUEQ) {
6657         SDValue UNORD, EQ;
6658         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6659         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6660         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6661       }
6662       else if (SetCCOpcode == ISD::SETONE) {
6663         SDValue ORD, NEQ;
6664         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6665         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6666         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6667       }
6668       llvm_unreachable("Illegal FP comparison");
6669     }
6670     // Handle all other FP comparisons here.
6671     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6672   }
6673
6674   // We are handling one of the integer comparisons here.  Since SSE only has
6675   // GT and EQ comparisons for integer, swapping operands and multiple
6676   // operations may be required for some comparisons.
6677   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6678   bool Swap = false, Invert = false, FlipSigns = false;
6679
6680   switch (VT.getSimpleVT().SimpleTy) {
6681   default: break;
6682   case MVT::v8i8:
6683   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6684   case MVT::v4i16:
6685   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6686   case MVT::v2i32:
6687   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6688   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6689   }
6690
6691   switch (SetCCOpcode) {
6692   default: break;
6693   case ISD::SETNE:  Invert = true;
6694   case ISD::SETEQ:  Opc = EQOpc; break;
6695   case ISD::SETLT:  Swap = true;
6696   case ISD::SETGT:  Opc = GTOpc; break;
6697   case ISD::SETGE:  Swap = true;
6698   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6699   case ISD::SETULT: Swap = true;
6700   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6701   case ISD::SETUGE: Swap = true;
6702   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6703   }
6704   if (Swap)
6705     std::swap(Op0, Op1);
6706
6707   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6708   // bits of the inputs before performing those operations.
6709   if (FlipSigns) {
6710     EVT EltVT = VT.getVectorElementType();
6711     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6712                                       EltVT);
6713     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6714     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6715                                     SignBits.size());
6716     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6717     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6718   }
6719
6720   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6721
6722   // If the logical-not of the result is required, perform that now.
6723   if (Invert)
6724     Result = DAG.getNOT(dl, Result, VT);
6725
6726   return Result;
6727 }
6728
6729 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6730 static bool isX86LogicalCmp(SDValue Op) {
6731   unsigned Opc = Op.getNode()->getOpcode();
6732   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6733     return true;
6734   if (Op.getResNo() == 1 &&
6735       (Opc == X86ISD::ADD ||
6736        Opc == X86ISD::SUB ||
6737        Opc == X86ISD::SMUL ||
6738        Opc == X86ISD::UMUL ||
6739        Opc == X86ISD::INC ||
6740        Opc == X86ISD::DEC ||
6741        Opc == X86ISD::OR ||
6742        Opc == X86ISD::XOR ||
6743        Opc == X86ISD::AND))
6744     return true;
6745
6746   return false;
6747 }
6748
6749 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6750   bool addTest = true;
6751   SDValue Cond  = Op.getOperand(0);
6752   DebugLoc dl = Op.getDebugLoc();
6753   SDValue CC;
6754
6755   if (Cond.getOpcode() == ISD::SETCC) {
6756     SDValue NewCond = LowerSETCC(Cond, DAG);
6757     if (NewCond.getNode())
6758       Cond = NewCond;
6759   }
6760
6761   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6762   SDValue Op1 = Op.getOperand(1);
6763   SDValue Op2 = Op.getOperand(2);
6764   if (Cond.getOpcode() == X86ISD::SETCC &&
6765       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6766     SDValue Cmp = Cond.getOperand(1);
6767     if (Cmp.getOpcode() == X86ISD::CMP) {
6768       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6769       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6770       ConstantSDNode *RHSC =
6771         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6772       if (N1C && N1C->isAllOnesValue() &&
6773           N2C && N2C->isNullValue() &&
6774           RHSC && RHSC->isNullValue()) {
6775         SDValue CmpOp0 = Cmp.getOperand(0);
6776         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6777                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6778         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6779                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6780       }
6781     }
6782   }
6783
6784   // Look pass (and (setcc_carry (cmp ...)), 1).
6785   if (Cond.getOpcode() == ISD::AND &&
6786       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6787     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6788     if (C && C->getAPIntValue() == 1)
6789       Cond = Cond.getOperand(0);
6790   }
6791
6792   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6793   // setting operand in place of the X86ISD::SETCC.
6794   if (Cond.getOpcode() == X86ISD::SETCC ||
6795       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6796     CC = Cond.getOperand(0);
6797
6798     SDValue Cmp = Cond.getOperand(1);
6799     unsigned Opc = Cmp.getOpcode();
6800     EVT VT = Op.getValueType();
6801
6802     bool IllegalFPCMov = false;
6803     if (VT.isFloatingPoint() && !VT.isVector() &&
6804         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6805       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6806
6807     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6808         Opc == X86ISD::BT) { // FIXME
6809       Cond = Cmp;
6810       addTest = false;
6811     }
6812   }
6813
6814   if (addTest) {
6815     // Look pass the truncate.
6816     if (Cond.getOpcode() == ISD::TRUNCATE)
6817       Cond = Cond.getOperand(0);
6818
6819     // We know the result of AND is compared against zero. Try to match
6820     // it to BT.
6821     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6822       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6823       if (NewSetCC.getNode()) {
6824         CC = NewSetCC.getOperand(0);
6825         Cond = NewSetCC.getOperand(1);
6826         addTest = false;
6827       }
6828     }
6829   }
6830
6831   if (addTest) {
6832     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6833     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6834   }
6835
6836   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6837   // condition is true.
6838   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6839   SDValue Ops[] = { Op2, Op1, CC, Cond };
6840   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6841 }
6842
6843 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6844 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6845 // from the AND / OR.
6846 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6847   Opc = Op.getOpcode();
6848   if (Opc != ISD::OR && Opc != ISD::AND)
6849     return false;
6850   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6851           Op.getOperand(0).hasOneUse() &&
6852           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6853           Op.getOperand(1).hasOneUse());
6854 }
6855
6856 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6857 // 1 and that the SETCC node has a single use.
6858 static bool isXor1OfSetCC(SDValue Op) {
6859   if (Op.getOpcode() != ISD::XOR)
6860     return false;
6861   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6862   if (N1C && N1C->getAPIntValue() == 1) {
6863     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6864       Op.getOperand(0).hasOneUse();
6865   }
6866   return false;
6867 }
6868
6869 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6870   bool addTest = true;
6871   SDValue Chain = Op.getOperand(0);
6872   SDValue Cond  = Op.getOperand(1);
6873   SDValue Dest  = Op.getOperand(2);
6874   DebugLoc dl = Op.getDebugLoc();
6875   SDValue CC;
6876
6877   if (Cond.getOpcode() == ISD::SETCC) {
6878     SDValue NewCond = LowerSETCC(Cond, DAG);
6879     if (NewCond.getNode())
6880       Cond = NewCond;
6881   }
6882 #if 0
6883   // FIXME: LowerXALUO doesn't handle these!!
6884   else if (Cond.getOpcode() == X86ISD::ADD  ||
6885            Cond.getOpcode() == X86ISD::SUB  ||
6886            Cond.getOpcode() == X86ISD::SMUL ||
6887            Cond.getOpcode() == X86ISD::UMUL)
6888     Cond = LowerXALUO(Cond, DAG);
6889 #endif
6890
6891   // Look pass (and (setcc_carry (cmp ...)), 1).
6892   if (Cond.getOpcode() == ISD::AND &&
6893       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6894     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6895     if (C && C->getAPIntValue() == 1)
6896       Cond = Cond.getOperand(0);
6897   }
6898
6899   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6900   // setting operand in place of the X86ISD::SETCC.
6901   if (Cond.getOpcode() == X86ISD::SETCC ||
6902       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6903     CC = Cond.getOperand(0);
6904
6905     SDValue Cmp = Cond.getOperand(1);
6906     unsigned Opc = Cmp.getOpcode();
6907     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6908     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6909       Cond = Cmp;
6910       addTest = false;
6911     } else {
6912       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6913       default: break;
6914       case X86::COND_O:
6915       case X86::COND_B:
6916         // These can only come from an arithmetic instruction with overflow,
6917         // e.g. SADDO, UADDO.
6918         Cond = Cond.getNode()->getOperand(1);
6919         addTest = false;
6920         break;
6921       }
6922     }
6923   } else {
6924     unsigned CondOpc;
6925     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6926       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6927       if (CondOpc == ISD::OR) {
6928         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6929         // two branches instead of an explicit OR instruction with a
6930         // separate test.
6931         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6932             isX86LogicalCmp(Cmp)) {
6933           CC = Cond.getOperand(0).getOperand(0);
6934           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6935                               Chain, Dest, CC, Cmp);
6936           CC = Cond.getOperand(1).getOperand(0);
6937           Cond = Cmp;
6938           addTest = false;
6939         }
6940       } else { // ISD::AND
6941         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6942         // two branches instead of an explicit AND instruction with a
6943         // separate test. However, we only do this if this block doesn't
6944         // have a fall-through edge, because this requires an explicit
6945         // jmp when the condition is false.
6946         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6947             isX86LogicalCmp(Cmp) &&
6948             Op.getNode()->hasOneUse()) {
6949           X86::CondCode CCode =
6950             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6951           CCode = X86::GetOppositeBranchCondition(CCode);
6952           CC = DAG.getConstant(CCode, MVT::i8);
6953           SDNode *User = *Op.getNode()->use_begin();
6954           // Look for an unconditional branch following this conditional branch.
6955           // We need this because we need to reverse the successors in order
6956           // to implement FCMP_OEQ.
6957           if (User->getOpcode() == ISD::BR) {
6958             SDValue FalseBB = User->getOperand(1);
6959             SDNode *NewBR =
6960               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
6961             assert(NewBR == User);
6962             (void)NewBR;
6963             Dest = FalseBB;
6964
6965             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6966                                 Chain, Dest, CC, Cmp);
6967             X86::CondCode CCode =
6968               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6969             CCode = X86::GetOppositeBranchCondition(CCode);
6970             CC = DAG.getConstant(CCode, MVT::i8);
6971             Cond = Cmp;
6972             addTest = false;
6973           }
6974         }
6975       }
6976     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6977       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6978       // It should be transformed during dag combiner except when the condition
6979       // is set by a arithmetics with overflow node.
6980       X86::CondCode CCode =
6981         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6982       CCode = X86::GetOppositeBranchCondition(CCode);
6983       CC = DAG.getConstant(CCode, MVT::i8);
6984       Cond = Cond.getOperand(0).getOperand(1);
6985       addTest = false;
6986     }
6987   }
6988
6989   if (addTest) {
6990     // Look pass the truncate.
6991     if (Cond.getOpcode() == ISD::TRUNCATE)
6992       Cond = Cond.getOperand(0);
6993
6994     // We know the result of AND is compared against zero. Try to match
6995     // it to BT.
6996     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6997       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6998       if (NewSetCC.getNode()) {
6999         CC = NewSetCC.getOperand(0);
7000         Cond = NewSetCC.getOperand(1);
7001         addTest = false;
7002       }
7003     }
7004   }
7005
7006   if (addTest) {
7007     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7008     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7009   }
7010   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7011                      Chain, Dest, CC, Cond);
7012 }
7013
7014
7015 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7016 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7017 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7018 // that the guard pages used by the OS virtual memory manager are allocated in
7019 // correct sequence.
7020 SDValue
7021 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7022                                            SelectionDAG &DAG) const {
7023   assert(Subtarget->isTargetCygMing() &&
7024          "This should be used only on Cygwin/Mingw targets");
7025   DebugLoc dl = Op.getDebugLoc();
7026
7027   // Get the inputs.
7028   SDValue Chain = Op.getOperand(0);
7029   SDValue Size  = Op.getOperand(1);
7030   // FIXME: Ensure alignment here
7031
7032   SDValue Flag;
7033
7034   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7035
7036   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7037   Flag = Chain.getValue(1);
7038
7039   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7040
7041   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
7042   Flag = Chain.getValue(1);
7043
7044   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7045
7046   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7047   return DAG.getMergeValues(Ops1, 2, dl);
7048 }
7049
7050 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7051   MachineFunction &MF = DAG.getMachineFunction();
7052   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7053
7054   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7055   DebugLoc dl = Op.getDebugLoc();
7056
7057   if (!Subtarget->is64Bit()) {
7058     // vastart just stores the address of the VarArgsFrameIndex slot into the
7059     // memory location argument.
7060     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7061                                    getPointerTy());
7062     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
7063                         false, false, 0);
7064   }
7065
7066   // __va_list_tag:
7067   //   gp_offset         (0 - 6 * 8)
7068   //   fp_offset         (48 - 48 + 8 * 16)
7069   //   overflow_arg_area (point to parameters coming in memory).
7070   //   reg_save_area
7071   SmallVector<SDValue, 8> MemOps;
7072   SDValue FIN = Op.getOperand(1);
7073   // Store gp_offset
7074   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
7075                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7076                                                MVT::i32),
7077                                FIN, SV, 0, false, false, 0);
7078   MemOps.push_back(Store);
7079
7080   // Store fp_offset
7081   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7082                     FIN, DAG.getIntPtrConstant(4));
7083   Store = DAG.getStore(Op.getOperand(0), dl,
7084                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7085                                        MVT::i32),
7086                        FIN, SV, 4, false, false, 0);
7087   MemOps.push_back(Store);
7088
7089   // Store ptr to overflow_arg_area
7090   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7091                     FIN, DAG.getIntPtrConstant(4));
7092   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7093                                     getPointerTy());
7094   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 8,
7095                        false, false, 0);
7096   MemOps.push_back(Store);
7097
7098   // Store ptr to reg_save_area.
7099   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7100                     FIN, DAG.getIntPtrConstant(8));
7101   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7102                                     getPointerTy());
7103   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 16,
7104                        false, false, 0);
7105   MemOps.push_back(Store);
7106   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
7107                      &MemOps[0], MemOps.size());
7108 }
7109
7110 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7111   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7112   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
7113
7114   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
7115   return SDValue();
7116 }
7117
7118 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7119   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7120   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7121   SDValue Chain = Op.getOperand(0);
7122   SDValue DstPtr = Op.getOperand(1);
7123   SDValue SrcPtr = Op.getOperand(2);
7124   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7125   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7126   DebugLoc dl = Op.getDebugLoc();
7127
7128   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
7129                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7130                        false, DstSV, 0, SrcSV, 0);
7131 }
7132
7133 SDValue
7134 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7135   DebugLoc dl = Op.getDebugLoc();
7136   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7137   switch (IntNo) {
7138   default: return SDValue();    // Don't custom lower most intrinsics.
7139   // Comparison intrinsics.
7140   case Intrinsic::x86_sse_comieq_ss:
7141   case Intrinsic::x86_sse_comilt_ss:
7142   case Intrinsic::x86_sse_comile_ss:
7143   case Intrinsic::x86_sse_comigt_ss:
7144   case Intrinsic::x86_sse_comige_ss:
7145   case Intrinsic::x86_sse_comineq_ss:
7146   case Intrinsic::x86_sse_ucomieq_ss:
7147   case Intrinsic::x86_sse_ucomilt_ss:
7148   case Intrinsic::x86_sse_ucomile_ss:
7149   case Intrinsic::x86_sse_ucomigt_ss:
7150   case Intrinsic::x86_sse_ucomige_ss:
7151   case Intrinsic::x86_sse_ucomineq_ss:
7152   case Intrinsic::x86_sse2_comieq_sd:
7153   case Intrinsic::x86_sse2_comilt_sd:
7154   case Intrinsic::x86_sse2_comile_sd:
7155   case Intrinsic::x86_sse2_comigt_sd:
7156   case Intrinsic::x86_sse2_comige_sd:
7157   case Intrinsic::x86_sse2_comineq_sd:
7158   case Intrinsic::x86_sse2_ucomieq_sd:
7159   case Intrinsic::x86_sse2_ucomilt_sd:
7160   case Intrinsic::x86_sse2_ucomile_sd:
7161   case Intrinsic::x86_sse2_ucomigt_sd:
7162   case Intrinsic::x86_sse2_ucomige_sd:
7163   case Intrinsic::x86_sse2_ucomineq_sd: {
7164     unsigned Opc = 0;
7165     ISD::CondCode CC = ISD::SETCC_INVALID;
7166     switch (IntNo) {
7167     default: break;
7168     case Intrinsic::x86_sse_comieq_ss:
7169     case Intrinsic::x86_sse2_comieq_sd:
7170       Opc = X86ISD::COMI;
7171       CC = ISD::SETEQ;
7172       break;
7173     case Intrinsic::x86_sse_comilt_ss:
7174     case Intrinsic::x86_sse2_comilt_sd:
7175       Opc = X86ISD::COMI;
7176       CC = ISD::SETLT;
7177       break;
7178     case Intrinsic::x86_sse_comile_ss:
7179     case Intrinsic::x86_sse2_comile_sd:
7180       Opc = X86ISD::COMI;
7181       CC = ISD::SETLE;
7182       break;
7183     case Intrinsic::x86_sse_comigt_ss:
7184     case Intrinsic::x86_sse2_comigt_sd:
7185       Opc = X86ISD::COMI;
7186       CC = ISD::SETGT;
7187       break;
7188     case Intrinsic::x86_sse_comige_ss:
7189     case Intrinsic::x86_sse2_comige_sd:
7190       Opc = X86ISD::COMI;
7191       CC = ISD::SETGE;
7192       break;
7193     case Intrinsic::x86_sse_comineq_ss:
7194     case Intrinsic::x86_sse2_comineq_sd:
7195       Opc = X86ISD::COMI;
7196       CC = ISD::SETNE;
7197       break;
7198     case Intrinsic::x86_sse_ucomieq_ss:
7199     case Intrinsic::x86_sse2_ucomieq_sd:
7200       Opc = X86ISD::UCOMI;
7201       CC = ISD::SETEQ;
7202       break;
7203     case Intrinsic::x86_sse_ucomilt_ss:
7204     case Intrinsic::x86_sse2_ucomilt_sd:
7205       Opc = X86ISD::UCOMI;
7206       CC = ISD::SETLT;
7207       break;
7208     case Intrinsic::x86_sse_ucomile_ss:
7209     case Intrinsic::x86_sse2_ucomile_sd:
7210       Opc = X86ISD::UCOMI;
7211       CC = ISD::SETLE;
7212       break;
7213     case Intrinsic::x86_sse_ucomigt_ss:
7214     case Intrinsic::x86_sse2_ucomigt_sd:
7215       Opc = X86ISD::UCOMI;
7216       CC = ISD::SETGT;
7217       break;
7218     case Intrinsic::x86_sse_ucomige_ss:
7219     case Intrinsic::x86_sse2_ucomige_sd:
7220       Opc = X86ISD::UCOMI;
7221       CC = ISD::SETGE;
7222       break;
7223     case Intrinsic::x86_sse_ucomineq_ss:
7224     case Intrinsic::x86_sse2_ucomineq_sd:
7225       Opc = X86ISD::UCOMI;
7226       CC = ISD::SETNE;
7227       break;
7228     }
7229
7230     SDValue LHS = Op.getOperand(1);
7231     SDValue RHS = Op.getOperand(2);
7232     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7233     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7234     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7235     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7236                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7237     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7238   }
7239   // ptest and testp intrinsics. The intrinsic these come from are designed to
7240   // return an integer value, not just an instruction so lower it to the ptest
7241   // or testp pattern and a setcc for the result.
7242   case Intrinsic::x86_sse41_ptestz:
7243   case Intrinsic::x86_sse41_ptestc:
7244   case Intrinsic::x86_sse41_ptestnzc:
7245   case Intrinsic::x86_avx_ptestz_256:
7246   case Intrinsic::x86_avx_ptestc_256:
7247   case Intrinsic::x86_avx_ptestnzc_256:
7248   case Intrinsic::x86_avx_vtestz_ps:
7249   case Intrinsic::x86_avx_vtestc_ps:
7250   case Intrinsic::x86_avx_vtestnzc_ps:
7251   case Intrinsic::x86_avx_vtestz_pd:
7252   case Intrinsic::x86_avx_vtestc_pd:
7253   case Intrinsic::x86_avx_vtestnzc_pd:
7254   case Intrinsic::x86_avx_vtestz_ps_256:
7255   case Intrinsic::x86_avx_vtestc_ps_256:
7256   case Intrinsic::x86_avx_vtestnzc_ps_256:
7257   case Intrinsic::x86_avx_vtestz_pd_256:
7258   case Intrinsic::x86_avx_vtestc_pd_256:
7259   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7260     bool IsTestPacked = false;
7261     unsigned X86CC = 0;
7262     switch (IntNo) {
7263     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7264     case Intrinsic::x86_avx_vtestz_ps:
7265     case Intrinsic::x86_avx_vtestz_pd:
7266     case Intrinsic::x86_avx_vtestz_ps_256:
7267     case Intrinsic::x86_avx_vtestz_pd_256:
7268       IsTestPacked = true; // Fallthrough
7269     case Intrinsic::x86_sse41_ptestz:
7270     case Intrinsic::x86_avx_ptestz_256:
7271       // ZF = 1
7272       X86CC = X86::COND_E;
7273       break;
7274     case Intrinsic::x86_avx_vtestc_ps:
7275     case Intrinsic::x86_avx_vtestc_pd:
7276     case Intrinsic::x86_avx_vtestc_ps_256:
7277     case Intrinsic::x86_avx_vtestc_pd_256:
7278       IsTestPacked = true; // Fallthrough
7279     case Intrinsic::x86_sse41_ptestc:
7280     case Intrinsic::x86_avx_ptestc_256:
7281       // CF = 1
7282       X86CC = X86::COND_B;
7283       break;
7284     case Intrinsic::x86_avx_vtestnzc_ps:
7285     case Intrinsic::x86_avx_vtestnzc_pd:
7286     case Intrinsic::x86_avx_vtestnzc_ps_256:
7287     case Intrinsic::x86_avx_vtestnzc_pd_256:
7288       IsTestPacked = true; // Fallthrough
7289     case Intrinsic::x86_sse41_ptestnzc:
7290     case Intrinsic::x86_avx_ptestnzc_256:
7291       // ZF and CF = 0
7292       X86CC = X86::COND_A;
7293       break;
7294     }
7295
7296     SDValue LHS = Op.getOperand(1);
7297     SDValue RHS = Op.getOperand(2);
7298     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7299     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7300     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7301     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7302     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7303   }
7304
7305   // Fix vector shift instructions where the last operand is a non-immediate
7306   // i32 value.
7307   case Intrinsic::x86_sse2_pslli_w:
7308   case Intrinsic::x86_sse2_pslli_d:
7309   case Intrinsic::x86_sse2_pslli_q:
7310   case Intrinsic::x86_sse2_psrli_w:
7311   case Intrinsic::x86_sse2_psrli_d:
7312   case Intrinsic::x86_sse2_psrli_q:
7313   case Intrinsic::x86_sse2_psrai_w:
7314   case Intrinsic::x86_sse2_psrai_d:
7315   case Intrinsic::x86_mmx_pslli_w:
7316   case Intrinsic::x86_mmx_pslli_d:
7317   case Intrinsic::x86_mmx_pslli_q:
7318   case Intrinsic::x86_mmx_psrli_w:
7319   case Intrinsic::x86_mmx_psrli_d:
7320   case Intrinsic::x86_mmx_psrli_q:
7321   case Intrinsic::x86_mmx_psrai_w:
7322   case Intrinsic::x86_mmx_psrai_d: {
7323     SDValue ShAmt = Op.getOperand(2);
7324     if (isa<ConstantSDNode>(ShAmt))
7325       return SDValue();
7326
7327     unsigned NewIntNo = 0;
7328     EVT ShAmtVT = MVT::v4i32;
7329     switch (IntNo) {
7330     case Intrinsic::x86_sse2_pslli_w:
7331       NewIntNo = Intrinsic::x86_sse2_psll_w;
7332       break;
7333     case Intrinsic::x86_sse2_pslli_d:
7334       NewIntNo = Intrinsic::x86_sse2_psll_d;
7335       break;
7336     case Intrinsic::x86_sse2_pslli_q:
7337       NewIntNo = Intrinsic::x86_sse2_psll_q;
7338       break;
7339     case Intrinsic::x86_sse2_psrli_w:
7340       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7341       break;
7342     case Intrinsic::x86_sse2_psrli_d:
7343       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7344       break;
7345     case Intrinsic::x86_sse2_psrli_q:
7346       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7347       break;
7348     case Intrinsic::x86_sse2_psrai_w:
7349       NewIntNo = Intrinsic::x86_sse2_psra_w;
7350       break;
7351     case Intrinsic::x86_sse2_psrai_d:
7352       NewIntNo = Intrinsic::x86_sse2_psra_d;
7353       break;
7354     default: {
7355       ShAmtVT = MVT::v2i32;
7356       switch (IntNo) {
7357       case Intrinsic::x86_mmx_pslli_w:
7358         NewIntNo = Intrinsic::x86_mmx_psll_w;
7359         break;
7360       case Intrinsic::x86_mmx_pslli_d:
7361         NewIntNo = Intrinsic::x86_mmx_psll_d;
7362         break;
7363       case Intrinsic::x86_mmx_pslli_q:
7364         NewIntNo = Intrinsic::x86_mmx_psll_q;
7365         break;
7366       case Intrinsic::x86_mmx_psrli_w:
7367         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7368         break;
7369       case Intrinsic::x86_mmx_psrli_d:
7370         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7371         break;
7372       case Intrinsic::x86_mmx_psrli_q:
7373         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7374         break;
7375       case Intrinsic::x86_mmx_psrai_w:
7376         NewIntNo = Intrinsic::x86_mmx_psra_w;
7377         break;
7378       case Intrinsic::x86_mmx_psrai_d:
7379         NewIntNo = Intrinsic::x86_mmx_psra_d;
7380         break;
7381       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7382       }
7383       break;
7384     }
7385     }
7386
7387     // The vector shift intrinsics with scalars uses 32b shift amounts but
7388     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7389     // to be zero.
7390     SDValue ShOps[4];
7391     ShOps[0] = ShAmt;
7392     ShOps[1] = DAG.getConstant(0, MVT::i32);
7393     if (ShAmtVT == MVT::v4i32) {
7394       ShOps[2] = DAG.getUNDEF(MVT::i32);
7395       ShOps[3] = DAG.getUNDEF(MVT::i32);
7396       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7397     } else {
7398       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7399     }
7400
7401     EVT VT = Op.getValueType();
7402     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7403     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7404                        DAG.getConstant(NewIntNo, MVT::i32),
7405                        Op.getOperand(1), ShAmt);
7406   }
7407   }
7408 }
7409
7410 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7411                                            SelectionDAG &DAG) const {
7412   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7413   MFI->setReturnAddressIsTaken(true);
7414
7415   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7416   DebugLoc dl = Op.getDebugLoc();
7417
7418   if (Depth > 0) {
7419     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7420     SDValue Offset =
7421       DAG.getConstant(TD->getPointerSize(),
7422                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7423     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7424                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7425                                    FrameAddr, Offset),
7426                        NULL, 0, false, false, 0);
7427   }
7428
7429   // Just load the return address.
7430   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7431   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7432                      RetAddrFI, NULL, 0, false, false, 0);
7433 }
7434
7435 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7436   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7437   MFI->setFrameAddressIsTaken(true);
7438
7439   EVT VT = Op.getValueType();
7440   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7441   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7442   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7443   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7444   while (Depth--)
7445     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7446                             false, false, 0);
7447   return FrameAddr;
7448 }
7449
7450 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7451                                                      SelectionDAG &DAG) const {
7452   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7453 }
7454
7455 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7456   MachineFunction &MF = DAG.getMachineFunction();
7457   SDValue Chain     = Op.getOperand(0);
7458   SDValue Offset    = Op.getOperand(1);
7459   SDValue Handler   = Op.getOperand(2);
7460   DebugLoc dl       = Op.getDebugLoc();
7461
7462   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7463                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7464                                      getPointerTy());
7465   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7466
7467   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7468                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7469   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7470   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7471   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7472   MF.getRegInfo().addLiveOut(StoreAddrReg);
7473
7474   return DAG.getNode(X86ISD::EH_RETURN, dl,
7475                      MVT::Other,
7476                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7477 }
7478
7479 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7480                                              SelectionDAG &DAG) const {
7481   SDValue Root = Op.getOperand(0);
7482   SDValue Trmp = Op.getOperand(1); // trampoline
7483   SDValue FPtr = Op.getOperand(2); // nested function
7484   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7485   DebugLoc dl  = Op.getDebugLoc();
7486
7487   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7488
7489   if (Subtarget->is64Bit()) {
7490     SDValue OutChains[6];
7491
7492     // Large code-model.
7493     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7494     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7495
7496     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7497     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7498
7499     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7500
7501     // Load the pointer to the nested function into R11.
7502     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7503     SDValue Addr = Trmp;
7504     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7505                                 Addr, TrmpAddr, 0, false, false, 0);
7506
7507     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7508                        DAG.getConstant(2, MVT::i64));
7509     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7510                                 false, false, 2);
7511
7512     // Load the 'nest' parameter value into R10.
7513     // R10 is specified in X86CallingConv.td
7514     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7515     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7516                        DAG.getConstant(10, MVT::i64));
7517     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7518                                 Addr, TrmpAddr, 10, false, false, 0);
7519
7520     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7521                        DAG.getConstant(12, MVT::i64));
7522     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7523                                 false, false, 2);
7524
7525     // Jump to the nested function.
7526     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7527     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7528                        DAG.getConstant(20, MVT::i64));
7529     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7530                                 Addr, TrmpAddr, 20, false, false, 0);
7531
7532     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7533     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7534                        DAG.getConstant(22, MVT::i64));
7535     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7536                                 TrmpAddr, 22, false, false, 0);
7537
7538     SDValue Ops[] =
7539       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7540     return DAG.getMergeValues(Ops, 2, dl);
7541   } else {
7542     const Function *Func =
7543       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7544     CallingConv::ID CC = Func->getCallingConv();
7545     unsigned NestReg;
7546
7547     switch (CC) {
7548     default:
7549       llvm_unreachable("Unsupported calling convention");
7550     case CallingConv::C:
7551     case CallingConv::X86_StdCall: {
7552       // Pass 'nest' parameter in ECX.
7553       // Must be kept in sync with X86CallingConv.td
7554       NestReg = X86::ECX;
7555
7556       // Check that ECX wasn't needed by an 'inreg' parameter.
7557       const FunctionType *FTy = Func->getFunctionType();
7558       const AttrListPtr &Attrs = Func->getAttributes();
7559
7560       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7561         unsigned InRegCount = 0;
7562         unsigned Idx = 1;
7563
7564         for (FunctionType::param_iterator I = FTy->param_begin(),
7565              E = FTy->param_end(); I != E; ++I, ++Idx)
7566           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7567             // FIXME: should only count parameters that are lowered to integers.
7568             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7569
7570         if (InRegCount > 2) {
7571           report_fatal_error("Nest register in use - reduce number of inreg"
7572                              " parameters!");
7573         }
7574       }
7575       break;
7576     }
7577     case CallingConv::X86_FastCall:
7578     case CallingConv::X86_ThisCall:
7579     case CallingConv::Fast:
7580       // Pass 'nest' parameter in EAX.
7581       // Must be kept in sync with X86CallingConv.td
7582       NestReg = X86::EAX;
7583       break;
7584     }
7585
7586     SDValue OutChains[4];
7587     SDValue Addr, Disp;
7588
7589     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7590                        DAG.getConstant(10, MVT::i32));
7591     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7592
7593     // This is storing the opcode for MOV32ri.
7594     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7595     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7596     OutChains[0] = DAG.getStore(Root, dl,
7597                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7598                                 Trmp, TrmpAddr, 0, false, false, 0);
7599
7600     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7601                        DAG.getConstant(1, MVT::i32));
7602     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7603                                 false, false, 1);
7604
7605     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7606     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7607                        DAG.getConstant(5, MVT::i32));
7608     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7609                                 TrmpAddr, 5, false, false, 1);
7610
7611     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7612                        DAG.getConstant(6, MVT::i32));
7613     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7614                                 false, false, 1);
7615
7616     SDValue Ops[] =
7617       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7618     return DAG.getMergeValues(Ops, 2, dl);
7619   }
7620 }
7621
7622 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7623                                             SelectionDAG &DAG) const {
7624   /*
7625    The rounding mode is in bits 11:10 of FPSR, and has the following
7626    settings:
7627      00 Round to nearest
7628      01 Round to -inf
7629      10 Round to +inf
7630      11 Round to 0
7631
7632   FLT_ROUNDS, on the other hand, expects the following:
7633     -1 Undefined
7634      0 Round to 0
7635      1 Round to nearest
7636      2 Round to +inf
7637      3 Round to -inf
7638
7639   To perform the conversion, we do:
7640     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7641   */
7642
7643   MachineFunction &MF = DAG.getMachineFunction();
7644   const TargetMachine &TM = MF.getTarget();
7645   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7646   unsigned StackAlignment = TFI.getStackAlignment();
7647   EVT VT = Op.getValueType();
7648   DebugLoc dl = Op.getDebugLoc();
7649
7650   // Save FP Control Word to stack slot
7651   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7652   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7653
7654   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7655                               DAG.getEntryNode(), StackSlot);
7656
7657   // Load FP Control Word from stack slot
7658   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7659                             false, false, 0);
7660
7661   // Transform as necessary
7662   SDValue CWD1 =
7663     DAG.getNode(ISD::SRL, dl, MVT::i16,
7664                 DAG.getNode(ISD::AND, dl, MVT::i16,
7665                             CWD, DAG.getConstant(0x800, MVT::i16)),
7666                 DAG.getConstant(11, MVT::i8));
7667   SDValue CWD2 =
7668     DAG.getNode(ISD::SRL, dl, MVT::i16,
7669                 DAG.getNode(ISD::AND, dl, MVT::i16,
7670                             CWD, DAG.getConstant(0x400, MVT::i16)),
7671                 DAG.getConstant(9, MVT::i8));
7672
7673   SDValue RetVal =
7674     DAG.getNode(ISD::AND, dl, MVT::i16,
7675                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7676                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7677                             DAG.getConstant(1, MVT::i16)),
7678                 DAG.getConstant(3, MVT::i16));
7679
7680
7681   return DAG.getNode((VT.getSizeInBits() < 16 ?
7682                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7683 }
7684
7685 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7686   EVT VT = Op.getValueType();
7687   EVT OpVT = VT;
7688   unsigned NumBits = VT.getSizeInBits();
7689   DebugLoc dl = Op.getDebugLoc();
7690
7691   Op = Op.getOperand(0);
7692   if (VT == MVT::i8) {
7693     // Zero extend to i32 since there is not an i8 bsr.
7694     OpVT = MVT::i32;
7695     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7696   }
7697
7698   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7699   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7700   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7701
7702   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7703   SDValue Ops[] = {
7704     Op,
7705     DAG.getConstant(NumBits+NumBits-1, OpVT),
7706     DAG.getConstant(X86::COND_E, MVT::i8),
7707     Op.getValue(1)
7708   };
7709   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7710
7711   // Finally xor with NumBits-1.
7712   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7713
7714   if (VT == MVT::i8)
7715     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7716   return Op;
7717 }
7718
7719 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7720   EVT VT = Op.getValueType();
7721   EVT OpVT = VT;
7722   unsigned NumBits = VT.getSizeInBits();
7723   DebugLoc dl = Op.getDebugLoc();
7724
7725   Op = Op.getOperand(0);
7726   if (VT == MVT::i8) {
7727     OpVT = MVT::i32;
7728     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7729   }
7730
7731   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7732   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7733   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7734
7735   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7736   SDValue Ops[] = {
7737     Op,
7738     DAG.getConstant(NumBits, OpVT),
7739     DAG.getConstant(X86::COND_E, MVT::i8),
7740     Op.getValue(1)
7741   };
7742   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7743
7744   if (VT == MVT::i8)
7745     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7746   return Op;
7747 }
7748
7749 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7750   EVT VT = Op.getValueType();
7751   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7752   DebugLoc dl = Op.getDebugLoc();
7753
7754   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7755   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7756   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7757   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7758   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7759   //
7760   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7761   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7762   //  return AloBlo + AloBhi + AhiBlo;
7763
7764   SDValue A = Op.getOperand(0);
7765   SDValue B = Op.getOperand(1);
7766
7767   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7768                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7769                        A, DAG.getConstant(32, MVT::i32));
7770   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7771                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7772                        B, DAG.getConstant(32, MVT::i32));
7773   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7774                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7775                        A, B);
7776   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7777                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7778                        A, Bhi);
7779   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7780                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7781                        Ahi, B);
7782   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7783                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7784                        AloBhi, DAG.getConstant(32, MVT::i32));
7785   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7786                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7787                        AhiBlo, DAG.getConstant(32, MVT::i32));
7788   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7789   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7790   return Res;
7791 }
7792
7793 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
7794   EVT VT = Op.getValueType();
7795   DebugLoc dl = Op.getDebugLoc();
7796   SDValue R = Op.getOperand(0);
7797
7798   LLVMContext *Context = DAG.getContext();
7799
7800   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
7801
7802   if (VT == MVT::v4i32) {
7803     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7804                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
7805                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
7806
7807     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
7808
7809     std::vector<Constant*> CV(4, CI);
7810     Constant *C = ConstantVector::get(CV);
7811     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7812     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7813                                  PseudoSourceValue::getConstantPool(), 0,
7814                                  false, false, 16);
7815
7816     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
7817     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
7818     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
7819     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
7820   }
7821   if (VT == MVT::v16i8) {
7822     // a = a << 5;
7823     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7824                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
7825                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
7826
7827     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
7828     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
7829
7830     std::vector<Constant*> CVM1(16, CM1);
7831     std::vector<Constant*> CVM2(16, CM2);
7832     Constant *C = ConstantVector::get(CVM1);
7833     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7834     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7835                             PseudoSourceValue::getConstantPool(), 0,
7836                             false, false, 16);
7837
7838     // r = pblendv(r, psllw(r & (char16)15, 4), a);
7839     M = DAG.getNode(ISD::AND, dl, VT, R, M);
7840     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7841                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
7842                     DAG.getConstant(4, MVT::i32));
7843     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7844                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7845                     R, M, Op);
7846     // a += a
7847     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
7848
7849     C = ConstantVector::get(CVM2);
7850     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7851     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7852                     PseudoSourceValue::getConstantPool(), 0, false, false, 16);
7853
7854     // r = pblendv(r, psllw(r & (char16)63, 2), a);
7855     M = DAG.getNode(ISD::AND, dl, VT, R, M);
7856     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7857                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
7858                     DAG.getConstant(2, MVT::i32));
7859     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7860                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7861                     R, M, Op);
7862     // a += a
7863     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
7864
7865     // return pblendv(r, r+r, a);
7866     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7867                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7868                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
7869     return R;
7870   }
7871   return SDValue();
7872 }
7873
7874 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7875   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7876   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7877   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7878   // has only one use.
7879   SDNode *N = Op.getNode();
7880   SDValue LHS = N->getOperand(0);
7881   SDValue RHS = N->getOperand(1);
7882   unsigned BaseOp = 0;
7883   unsigned Cond = 0;
7884   DebugLoc dl = Op.getDebugLoc();
7885
7886   switch (Op.getOpcode()) {
7887   default: llvm_unreachable("Unknown ovf instruction!");
7888   case ISD::SADDO:
7889     // A subtract of one will be selected as a INC. Note that INC doesn't
7890     // set CF, so we can't do this for UADDO.
7891     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7892       if (C->getAPIntValue() == 1) {
7893         BaseOp = X86ISD::INC;
7894         Cond = X86::COND_O;
7895         break;
7896       }
7897     BaseOp = X86ISD::ADD;
7898     Cond = X86::COND_O;
7899     break;
7900   case ISD::UADDO:
7901     BaseOp = X86ISD::ADD;
7902     Cond = X86::COND_B;
7903     break;
7904   case ISD::SSUBO:
7905     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7906     // set CF, so we can't do this for USUBO.
7907     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7908       if (C->getAPIntValue() == 1) {
7909         BaseOp = X86ISD::DEC;
7910         Cond = X86::COND_O;
7911         break;
7912       }
7913     BaseOp = X86ISD::SUB;
7914     Cond = X86::COND_O;
7915     break;
7916   case ISD::USUBO:
7917     BaseOp = X86ISD::SUB;
7918     Cond = X86::COND_B;
7919     break;
7920   case ISD::SMULO:
7921     BaseOp = X86ISD::SMUL;
7922     Cond = X86::COND_O;
7923     break;
7924   case ISD::UMULO:
7925     BaseOp = X86ISD::UMUL;
7926     Cond = X86::COND_B;
7927     break;
7928   }
7929
7930   // Also sets EFLAGS.
7931   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7932   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7933
7934   SDValue SetCC =
7935     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7936                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7937
7938   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7939   return Sum;
7940 }
7941
7942 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
7943   DebugLoc dl = Op.getDebugLoc();
7944
7945   if (!Subtarget->hasSSE2()) {
7946     SDValue Chain = Op.getOperand(0);
7947     SDValue Zero = DAG.getConstant(0,
7948                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7949     SDValue Ops[] = {
7950       DAG.getRegister(X86::ESP, MVT::i32), // Base
7951       DAG.getTargetConstant(1, MVT::i8),   // Scale
7952       DAG.getRegister(0, MVT::i32),        // Index
7953       DAG.getTargetConstant(0, MVT::i32),  // Disp
7954       DAG.getRegister(0, MVT::i32),        // Segment.
7955       Zero,
7956       Chain
7957     };
7958     SDNode *Res =
7959       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
7960                           array_lengthof(Ops));
7961     return SDValue(Res, 0);
7962   }
7963
7964   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
7965   if (!isDev)
7966     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
7967
7968   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
7969   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
7970   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
7971   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
7972
7973   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
7974   if (!Op1 && !Op2 && !Op3 && Op4)
7975     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
7976
7977   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
7978   if (Op1 && !Op2 && !Op3 && !Op4)
7979     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
7980
7981   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
7982   //           (MFENCE)>;
7983   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
7984 }
7985
7986 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
7987   EVT T = Op.getValueType();
7988   DebugLoc dl = Op.getDebugLoc();
7989   unsigned Reg = 0;
7990   unsigned size = 0;
7991   switch(T.getSimpleVT().SimpleTy) {
7992   default:
7993     assert(false && "Invalid value type!");
7994   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7995   case MVT::i16: Reg = X86::AX;  size = 2; break;
7996   case MVT::i32: Reg = X86::EAX; size = 4; break;
7997   case MVT::i64:
7998     assert(Subtarget->is64Bit() && "Node not type legal!");
7999     Reg = X86::RAX; size = 8;
8000     break;
8001   }
8002   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
8003                                     Op.getOperand(2), SDValue());
8004   SDValue Ops[] = { cpIn.getValue(0),
8005                     Op.getOperand(1),
8006                     Op.getOperand(3),
8007                     DAG.getTargetConstant(size, MVT::i8),
8008                     cpIn.getValue(1) };
8009   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8010   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
8011   SDValue cpOut =
8012     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
8013   return cpOut;
8014 }
8015
8016 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8017                                                  SelectionDAG &DAG) const {
8018   assert(Subtarget->is64Bit() && "Result not type legalized?");
8019   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8020   SDValue TheChain = Op.getOperand(0);
8021   DebugLoc dl = Op.getDebugLoc();
8022   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8023   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8024   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8025                                    rax.getValue(2));
8026   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8027                             DAG.getConstant(32, MVT::i8));
8028   SDValue Ops[] = {
8029     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8030     rdx.getValue(1)
8031   };
8032   return DAG.getMergeValues(Ops, 2, dl);
8033 }
8034
8035 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8036                                             SelectionDAG &DAG) const {
8037   EVT SrcVT = Op.getOperand(0).getValueType();
8038   EVT DstVT = Op.getValueType();
8039   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8040           Subtarget->hasMMX() && !DisableMMX) &&
8041          "Unexpected custom BIT_CONVERT");
8042   assert((DstVT == MVT::i64 ||
8043           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8044          "Unexpected custom BIT_CONVERT");
8045   // i64 <=> MMX conversions are Legal.
8046   if (SrcVT==MVT::i64 && DstVT.isVector())
8047     return Op;
8048   if (DstVT==MVT::i64 && SrcVT.isVector())
8049     return Op;
8050   // MMX <=> MMX conversions are Legal.
8051   if (SrcVT.isVector() && DstVT.isVector())
8052     return Op;
8053   // All other conversions need to be expanded.
8054   return SDValue();
8055 }
8056 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8057   SDNode *Node = Op.getNode();
8058   DebugLoc dl = Node->getDebugLoc();
8059   EVT T = Node->getValueType(0);
8060   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8061                               DAG.getConstant(0, T), Node->getOperand(2));
8062   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8063                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8064                        Node->getOperand(0),
8065                        Node->getOperand(1), negOp,
8066                        cast<AtomicSDNode>(Node)->getSrcValue(),
8067                        cast<AtomicSDNode>(Node)->getAlignment());
8068 }
8069
8070 /// LowerOperation - Provide custom lowering hooks for some operations.
8071 ///
8072 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8073   switch (Op.getOpcode()) {
8074   default: llvm_unreachable("Should not custom lower this!");
8075   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8076   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8077   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8078   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8079   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8080   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8081   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8082   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8083   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8084   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8085   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8086   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8087   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8088   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8089   case ISD::SHL_PARTS:
8090   case ISD::SRA_PARTS:
8091   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8092   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8093   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8094   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8095   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8096   case ISD::FABS:               return LowerFABS(Op, DAG);
8097   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8098   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8099   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8100   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8101   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8102   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8103   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8104   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8105   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8106   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8107   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8108   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8109   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8110   case ISD::FRAME_TO_ARGS_OFFSET:
8111                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8112   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8113   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8114   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8115   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8116   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8117   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8118   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8119   case ISD::SHL:                return LowerSHL(Op, DAG);
8120   case ISD::SADDO:
8121   case ISD::UADDO:
8122   case ISD::SSUBO:
8123   case ISD::USUBO:
8124   case ISD::SMULO:
8125   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8126   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8127   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8128   }
8129 }
8130
8131 void X86TargetLowering::
8132 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8133                         SelectionDAG &DAG, unsigned NewOp) const {
8134   EVT T = Node->getValueType(0);
8135   DebugLoc dl = Node->getDebugLoc();
8136   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8137
8138   SDValue Chain = Node->getOperand(0);
8139   SDValue In1 = Node->getOperand(1);
8140   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8141                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8142   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8143                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8144   SDValue Ops[] = { Chain, In1, In2L, In2H };
8145   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8146   SDValue Result =
8147     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8148                             cast<MemSDNode>(Node)->getMemOperand());
8149   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8150   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8151   Results.push_back(Result.getValue(2));
8152 }
8153
8154 /// ReplaceNodeResults - Replace a node with an illegal result type
8155 /// with a new node built out of custom code.
8156 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8157                                            SmallVectorImpl<SDValue>&Results,
8158                                            SelectionDAG &DAG) const {
8159   DebugLoc dl = N->getDebugLoc();
8160   switch (N->getOpcode()) {
8161   default:
8162     assert(false && "Do not know how to custom type legalize this operation!");
8163     return;
8164   case ISD::FP_TO_SINT: {
8165     std::pair<SDValue,SDValue> Vals =
8166         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8167     SDValue FIST = Vals.first, StackSlot = Vals.second;
8168     if (FIST.getNode() != 0) {
8169       EVT VT = N->getValueType(0);
8170       // Return a load from the stack slot.
8171       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
8172                                     false, false, 0));
8173     }
8174     return;
8175   }
8176   case ISD::READCYCLECOUNTER: {
8177     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8178     SDValue TheChain = N->getOperand(0);
8179     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8180     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8181                                      rd.getValue(1));
8182     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8183                                      eax.getValue(2));
8184     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8185     SDValue Ops[] = { eax, edx };
8186     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8187     Results.push_back(edx.getValue(1));
8188     return;
8189   }
8190   case ISD::ATOMIC_CMP_SWAP: {
8191     EVT T = N->getValueType(0);
8192     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8193     SDValue cpInL, cpInH;
8194     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8195                         DAG.getConstant(0, MVT::i32));
8196     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8197                         DAG.getConstant(1, MVT::i32));
8198     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8199     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8200                              cpInL.getValue(1));
8201     SDValue swapInL, swapInH;
8202     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8203                           DAG.getConstant(0, MVT::i32));
8204     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8205                           DAG.getConstant(1, MVT::i32));
8206     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8207                                cpInH.getValue(1));
8208     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8209                                swapInL.getValue(1));
8210     SDValue Ops[] = { swapInH.getValue(0),
8211                       N->getOperand(1),
8212                       swapInH.getValue(1) };
8213     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8214     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
8215     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8216                                         MVT::i32, Result.getValue(1));
8217     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8218                                         MVT::i32, cpOutL.getValue(2));
8219     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8220     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8221     Results.push_back(cpOutH.getValue(1));
8222     return;
8223   }
8224   case ISD::ATOMIC_LOAD_ADD:
8225     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8226     return;
8227   case ISD::ATOMIC_LOAD_AND:
8228     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8229     return;
8230   case ISD::ATOMIC_LOAD_NAND:
8231     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8232     return;
8233   case ISD::ATOMIC_LOAD_OR:
8234     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8235     return;
8236   case ISD::ATOMIC_LOAD_SUB:
8237     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8238     return;
8239   case ISD::ATOMIC_LOAD_XOR:
8240     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8241     return;
8242   case ISD::ATOMIC_SWAP:
8243     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8244     return;
8245   }
8246 }
8247
8248 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8249   switch (Opcode) {
8250   default: return NULL;
8251   case X86ISD::BSF:                return "X86ISD::BSF";
8252   case X86ISD::BSR:                return "X86ISD::BSR";
8253   case X86ISD::SHLD:               return "X86ISD::SHLD";
8254   case X86ISD::SHRD:               return "X86ISD::SHRD";
8255   case X86ISD::FAND:               return "X86ISD::FAND";
8256   case X86ISD::FOR:                return "X86ISD::FOR";
8257   case X86ISD::FXOR:               return "X86ISD::FXOR";
8258   case X86ISD::FSRL:               return "X86ISD::FSRL";
8259   case X86ISD::FILD:               return "X86ISD::FILD";
8260   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8261   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8262   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8263   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8264   case X86ISD::FLD:                return "X86ISD::FLD";
8265   case X86ISD::FST:                return "X86ISD::FST";
8266   case X86ISD::CALL:               return "X86ISD::CALL";
8267   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8268   case X86ISD::BT:                 return "X86ISD::BT";
8269   case X86ISD::CMP:                return "X86ISD::CMP";
8270   case X86ISD::COMI:               return "X86ISD::COMI";
8271   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8272   case X86ISD::SETCC:              return "X86ISD::SETCC";
8273   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8274   case X86ISD::CMOV:               return "X86ISD::CMOV";
8275   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8276   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8277   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8278   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8279   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8280   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8281   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8282   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8283   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8284   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8285   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8286   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8287   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
8288   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8289   case X86ISD::FMAX:               return "X86ISD::FMAX";
8290   case X86ISD::FMIN:               return "X86ISD::FMIN";
8291   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8292   case X86ISD::FRCP:               return "X86ISD::FRCP";
8293   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8294   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8295   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
8296   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8297   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8298   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8299   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8300   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8301   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8302   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8303   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8304   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8305   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8306   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8307   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8308   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8309   case X86ISD::VSHL:               return "X86ISD::VSHL";
8310   case X86ISD::VSRL:               return "X86ISD::VSRL";
8311   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8312   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8313   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8314   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8315   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8316   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8317   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8318   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8319   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8320   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8321   case X86ISD::ADD:                return "X86ISD::ADD";
8322   case X86ISD::SUB:                return "X86ISD::SUB";
8323   case X86ISD::SMUL:               return "X86ISD::SMUL";
8324   case X86ISD::UMUL:               return "X86ISD::UMUL";
8325   case X86ISD::INC:                return "X86ISD::INC";
8326   case X86ISD::DEC:                return "X86ISD::DEC";
8327   case X86ISD::OR:                 return "X86ISD::OR";
8328   case X86ISD::XOR:                return "X86ISD::XOR";
8329   case X86ISD::AND:                return "X86ISD::AND";
8330   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8331   case X86ISD::PTEST:              return "X86ISD::PTEST";
8332   case X86ISD::TESTP:              return "X86ISD::TESTP";
8333   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8334   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8335   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8336   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8337   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8338   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8339   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8340   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8341   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8342   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8343   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8344   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8345   case X86ISD::MOVHPS:             return "X86ISD::MOVHPS";
8346   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8347   case X86ISD::MOVHPD:             return "X86ISD::MOVHPD";
8348   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8349   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8350   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8351   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8352   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8353   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8354   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8355   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8356   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8357   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8358   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8359   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8360   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8361   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8362   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8363   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8364   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8365   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8366   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8367   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8368   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8369   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8370   }
8371 }
8372
8373 // isLegalAddressingMode - Return true if the addressing mode represented
8374 // by AM is legal for this target, for a load/store of the specified type.
8375 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8376                                               const Type *Ty) const {
8377   // X86 supports extremely general addressing modes.
8378   CodeModel::Model M = getTargetMachine().getCodeModel();
8379   Reloc::Model R = getTargetMachine().getRelocationModel();
8380
8381   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8382   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8383     return false;
8384
8385   if (AM.BaseGV) {
8386     unsigned GVFlags =
8387       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8388
8389     // If a reference to this global requires an extra load, we can't fold it.
8390     if (isGlobalStubReference(GVFlags))
8391       return false;
8392
8393     // If BaseGV requires a register for the PIC base, we cannot also have a
8394     // BaseReg specified.
8395     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8396       return false;
8397
8398     // If lower 4G is not available, then we must use rip-relative addressing.
8399     if ((M != CodeModel::Small || R != Reloc::Static) &&
8400         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8401       return false;
8402   }
8403
8404   switch (AM.Scale) {
8405   case 0:
8406   case 1:
8407   case 2:
8408   case 4:
8409   case 8:
8410     // These scales always work.
8411     break;
8412   case 3:
8413   case 5:
8414   case 9:
8415     // These scales are formed with basereg+scalereg.  Only accept if there is
8416     // no basereg yet.
8417     if (AM.HasBaseReg)
8418       return false;
8419     break;
8420   default:  // Other stuff never works.
8421     return false;
8422   }
8423
8424   return true;
8425 }
8426
8427
8428 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8429   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8430     return false;
8431   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8432   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8433   if (NumBits1 <= NumBits2)
8434     return false;
8435   return true;
8436 }
8437
8438 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8439   if (!VT1.isInteger() || !VT2.isInteger())
8440     return false;
8441   unsigned NumBits1 = VT1.getSizeInBits();
8442   unsigned NumBits2 = VT2.getSizeInBits();
8443   if (NumBits1 <= NumBits2)
8444     return false;
8445   return true;
8446 }
8447
8448 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8449   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8450   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8451 }
8452
8453 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8454   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8455   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8456 }
8457
8458 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8459   // i16 instructions are longer (0x66 prefix) and potentially slower.
8460   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8461 }
8462
8463 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8464 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8465 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8466 /// are assumed to be legal.
8467 bool
8468 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8469                                       EVT VT) const {
8470   // Very little shuffling can be done for 64-bit vectors right now.
8471   if (VT.getSizeInBits() == 64)
8472     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8473
8474   // FIXME: pshufb, blends, shifts.
8475   return (VT.getVectorNumElements() == 2 ||
8476           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8477           isMOVLMask(M, VT) ||
8478           isSHUFPMask(M, VT) ||
8479           isPSHUFDMask(M, VT) ||
8480           isPSHUFHWMask(M, VT) ||
8481           isPSHUFLWMask(M, VT) ||
8482           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8483           isUNPCKLMask(M, VT) ||
8484           isUNPCKHMask(M, VT) ||
8485           isUNPCKL_v_undef_Mask(M, VT) ||
8486           isUNPCKH_v_undef_Mask(M, VT));
8487 }
8488
8489 bool
8490 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
8491                                           EVT VT) const {
8492   unsigned NumElts = VT.getVectorNumElements();
8493   // FIXME: This collection of masks seems suspect.
8494   if (NumElts == 2)
8495     return true;
8496   if (NumElts == 4 && VT.getSizeInBits() == 128) {
8497     return (isMOVLMask(Mask, VT)  ||
8498             isCommutedMOVLMask(Mask, VT, true) ||
8499             isSHUFPMask(Mask, VT) ||
8500             isCommutedSHUFPMask(Mask, VT));
8501   }
8502   return false;
8503 }
8504
8505 //===----------------------------------------------------------------------===//
8506 //                           X86 Scheduler Hooks
8507 //===----------------------------------------------------------------------===//
8508
8509 // private utility function
8510 MachineBasicBlock *
8511 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
8512                                                        MachineBasicBlock *MBB,
8513                                                        unsigned regOpc,
8514                                                        unsigned immOpc,
8515                                                        unsigned LoadOpc,
8516                                                        unsigned CXchgOpc,
8517                                                        unsigned notOpc,
8518                                                        unsigned EAXreg,
8519                                                        TargetRegisterClass *RC,
8520                                                        bool invSrc) const {
8521   // For the atomic bitwise operator, we generate
8522   //   thisMBB:
8523   //   newMBB:
8524   //     ld  t1 = [bitinstr.addr]
8525   //     op  t2 = t1, [bitinstr.val]
8526   //     mov EAX = t1
8527   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8528   //     bz  newMBB
8529   //     fallthrough -->nextMBB
8530   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8531   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8532   MachineFunction::iterator MBBIter = MBB;
8533   ++MBBIter;
8534
8535   /// First build the CFG
8536   MachineFunction *F = MBB->getParent();
8537   MachineBasicBlock *thisMBB = MBB;
8538   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8539   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8540   F->insert(MBBIter, newMBB);
8541   F->insert(MBBIter, nextMBB);
8542
8543   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8544   nextMBB->splice(nextMBB->begin(), thisMBB,
8545                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8546                   thisMBB->end());
8547   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8548
8549   // Update thisMBB to fall through to newMBB
8550   thisMBB->addSuccessor(newMBB);
8551
8552   // newMBB jumps to itself and fall through to nextMBB
8553   newMBB->addSuccessor(nextMBB);
8554   newMBB->addSuccessor(newMBB);
8555
8556   // Insert instructions into newMBB based on incoming instruction
8557   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8558          "unexpected number of operands");
8559   DebugLoc dl = bInstr->getDebugLoc();
8560   MachineOperand& destOper = bInstr->getOperand(0);
8561   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8562   int numArgs = bInstr->getNumOperands() - 1;
8563   for (int i=0; i < numArgs; ++i)
8564     argOpers[i] = &bInstr->getOperand(i+1);
8565
8566   // x86 address has 4 operands: base, index, scale, and displacement
8567   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8568   int valArgIndx = lastAddrIndx + 1;
8569
8570   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8571   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8572   for (int i=0; i <= lastAddrIndx; ++i)
8573     (*MIB).addOperand(*argOpers[i]);
8574
8575   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8576   if (invSrc) {
8577     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8578   }
8579   else
8580     tt = t1;
8581
8582   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8583   assert((argOpers[valArgIndx]->isReg() ||
8584           argOpers[valArgIndx]->isImm()) &&
8585          "invalid operand");
8586   if (argOpers[valArgIndx]->isReg())
8587     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8588   else
8589     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8590   MIB.addReg(tt);
8591   (*MIB).addOperand(*argOpers[valArgIndx]);
8592
8593   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
8594   MIB.addReg(t1);
8595
8596   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8597   for (int i=0; i <= lastAddrIndx; ++i)
8598     (*MIB).addOperand(*argOpers[i]);
8599   MIB.addReg(t2);
8600   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8601   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8602                     bInstr->memoperands_end());
8603
8604   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8605   MIB.addReg(EAXreg);
8606
8607   // insert branch
8608   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8609
8610   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8611   return nextMBB;
8612 }
8613
8614 // private utility function:  64 bit atomics on 32 bit host.
8615 MachineBasicBlock *
8616 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8617                                                        MachineBasicBlock *MBB,
8618                                                        unsigned regOpcL,
8619                                                        unsigned regOpcH,
8620                                                        unsigned immOpcL,
8621                                                        unsigned immOpcH,
8622                                                        bool invSrc) const {
8623   // For the atomic bitwise operator, we generate
8624   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8625   //     ld t1,t2 = [bitinstr.addr]
8626   //   newMBB:
8627   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8628   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8629   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8630   //     mov ECX, EBX <- t5, t6
8631   //     mov EAX, EDX <- t1, t2
8632   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8633   //     mov t3, t4 <- EAX, EDX
8634   //     bz  newMBB
8635   //     result in out1, out2
8636   //     fallthrough -->nextMBB
8637
8638   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8639   const unsigned LoadOpc = X86::MOV32rm;
8640   const unsigned NotOpc = X86::NOT32r;
8641   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8642   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8643   MachineFunction::iterator MBBIter = MBB;
8644   ++MBBIter;
8645
8646   /// First build the CFG
8647   MachineFunction *F = MBB->getParent();
8648   MachineBasicBlock *thisMBB = MBB;
8649   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8650   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8651   F->insert(MBBIter, newMBB);
8652   F->insert(MBBIter, nextMBB);
8653
8654   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8655   nextMBB->splice(nextMBB->begin(), thisMBB,
8656                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8657                   thisMBB->end());
8658   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8659
8660   // Update thisMBB to fall through to newMBB
8661   thisMBB->addSuccessor(newMBB);
8662
8663   // newMBB jumps to itself and fall through to nextMBB
8664   newMBB->addSuccessor(nextMBB);
8665   newMBB->addSuccessor(newMBB);
8666
8667   DebugLoc dl = bInstr->getDebugLoc();
8668   // Insert instructions into newMBB based on incoming instruction
8669   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8670   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
8671          "unexpected number of operands");
8672   MachineOperand& dest1Oper = bInstr->getOperand(0);
8673   MachineOperand& dest2Oper = bInstr->getOperand(1);
8674   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8675   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
8676     argOpers[i] = &bInstr->getOperand(i+2);
8677
8678     // We use some of the operands multiple times, so conservatively just
8679     // clear any kill flags that might be present.
8680     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8681       argOpers[i]->setIsKill(false);
8682   }
8683
8684   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8685   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8686
8687   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8688   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8689   for (int i=0; i <= lastAddrIndx; ++i)
8690     (*MIB).addOperand(*argOpers[i]);
8691   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8692   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8693   // add 4 to displacement.
8694   for (int i=0; i <= lastAddrIndx-2; ++i)
8695     (*MIB).addOperand(*argOpers[i]);
8696   MachineOperand newOp3 = *(argOpers[3]);
8697   if (newOp3.isImm())
8698     newOp3.setImm(newOp3.getImm()+4);
8699   else
8700     newOp3.setOffset(newOp3.getOffset()+4);
8701   (*MIB).addOperand(newOp3);
8702   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8703
8704   // t3/4 are defined later, at the bottom of the loop
8705   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8706   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8707   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8708     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8709   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8710     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8711
8712   // The subsequent operations should be using the destination registers of
8713   //the PHI instructions.
8714   if (invSrc) {
8715     t1 = F->getRegInfo().createVirtualRegister(RC);
8716     t2 = F->getRegInfo().createVirtualRegister(RC);
8717     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8718     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8719   } else {
8720     t1 = dest1Oper.getReg();
8721     t2 = dest2Oper.getReg();
8722   }
8723
8724   int valArgIndx = lastAddrIndx + 1;
8725   assert((argOpers[valArgIndx]->isReg() ||
8726           argOpers[valArgIndx]->isImm()) &&
8727          "invalid operand");
8728   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8729   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8730   if (argOpers[valArgIndx]->isReg())
8731     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8732   else
8733     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8734   if (regOpcL != X86::MOV32rr)
8735     MIB.addReg(t1);
8736   (*MIB).addOperand(*argOpers[valArgIndx]);
8737   assert(argOpers[valArgIndx + 1]->isReg() ==
8738          argOpers[valArgIndx]->isReg());
8739   assert(argOpers[valArgIndx + 1]->isImm() ==
8740          argOpers[valArgIndx]->isImm());
8741   if (argOpers[valArgIndx + 1]->isReg())
8742     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8743   else
8744     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8745   if (regOpcH != X86::MOV32rr)
8746     MIB.addReg(t2);
8747   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8748
8749   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
8750   MIB.addReg(t1);
8751   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
8752   MIB.addReg(t2);
8753
8754   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
8755   MIB.addReg(t5);
8756   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
8757   MIB.addReg(t6);
8758
8759   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8760   for (int i=0; i <= lastAddrIndx; ++i)
8761     (*MIB).addOperand(*argOpers[i]);
8762
8763   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8764   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8765                     bInstr->memoperands_end());
8766
8767   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
8768   MIB.addReg(X86::EAX);
8769   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
8770   MIB.addReg(X86::EDX);
8771
8772   // insert branch
8773   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8774
8775   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8776   return nextMBB;
8777 }
8778
8779 // private utility function
8780 MachineBasicBlock *
8781 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8782                                                       MachineBasicBlock *MBB,
8783                                                       unsigned cmovOpc) const {
8784   // For the atomic min/max operator, we generate
8785   //   thisMBB:
8786   //   newMBB:
8787   //     ld t1 = [min/max.addr]
8788   //     mov t2 = [min/max.val]
8789   //     cmp  t1, t2
8790   //     cmov[cond] t2 = t1
8791   //     mov EAX = t1
8792   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8793   //     bz   newMBB
8794   //     fallthrough -->nextMBB
8795   //
8796   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8797   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8798   MachineFunction::iterator MBBIter = MBB;
8799   ++MBBIter;
8800
8801   /// First build the CFG
8802   MachineFunction *F = MBB->getParent();
8803   MachineBasicBlock *thisMBB = MBB;
8804   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8805   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8806   F->insert(MBBIter, newMBB);
8807   F->insert(MBBIter, nextMBB);
8808
8809   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8810   nextMBB->splice(nextMBB->begin(), thisMBB,
8811                   llvm::next(MachineBasicBlock::iterator(mInstr)),
8812                   thisMBB->end());
8813   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8814
8815   // Update thisMBB to fall through to newMBB
8816   thisMBB->addSuccessor(newMBB);
8817
8818   // newMBB jumps to newMBB and fall through to nextMBB
8819   newMBB->addSuccessor(nextMBB);
8820   newMBB->addSuccessor(newMBB);
8821
8822   DebugLoc dl = mInstr->getDebugLoc();
8823   // Insert instructions into newMBB based on incoming instruction
8824   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8825          "unexpected number of operands");
8826   MachineOperand& destOper = mInstr->getOperand(0);
8827   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8828   int numArgs = mInstr->getNumOperands() - 1;
8829   for (int i=0; i < numArgs; ++i)
8830     argOpers[i] = &mInstr->getOperand(i+1);
8831
8832   // x86 address has 4 operands: base, index, scale, and displacement
8833   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8834   int valArgIndx = lastAddrIndx + 1;
8835
8836   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8837   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8838   for (int i=0; i <= lastAddrIndx; ++i)
8839     (*MIB).addOperand(*argOpers[i]);
8840
8841   // We only support register and immediate values
8842   assert((argOpers[valArgIndx]->isReg() ||
8843           argOpers[valArgIndx]->isImm()) &&
8844          "invalid operand");
8845
8846   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8847   if (argOpers[valArgIndx]->isReg())
8848     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
8849   else
8850     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8851   (*MIB).addOperand(*argOpers[valArgIndx]);
8852
8853   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
8854   MIB.addReg(t1);
8855
8856   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8857   MIB.addReg(t1);
8858   MIB.addReg(t2);
8859
8860   // Generate movc
8861   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8862   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8863   MIB.addReg(t2);
8864   MIB.addReg(t1);
8865
8866   // Cmp and exchange if none has modified the memory location
8867   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8868   for (int i=0; i <= lastAddrIndx; ++i)
8869     (*MIB).addOperand(*argOpers[i]);
8870   MIB.addReg(t3);
8871   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8872   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8873                     mInstr->memoperands_end());
8874
8875   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8876   MIB.addReg(X86::EAX);
8877
8878   // insert branch
8879   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8880
8881   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
8882   return nextMBB;
8883 }
8884
8885 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8886 // or XMM0_V32I8 in AVX all of this code can be replaced with that
8887 // in the .td file.
8888 MachineBasicBlock *
8889 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8890                             unsigned numArgs, bool memArg) const {
8891
8892   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
8893          "Target must have SSE4.2 or AVX features enabled");
8894
8895   DebugLoc dl = MI->getDebugLoc();
8896   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8897
8898   unsigned Opc;
8899
8900   if (!Subtarget->hasAVX()) {
8901     if (memArg)
8902       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8903     else
8904       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8905   } else {
8906     if (memArg)
8907       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
8908     else
8909       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
8910   }
8911
8912   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8913
8914   for (unsigned i = 0; i < numArgs; ++i) {
8915     MachineOperand &Op = MI->getOperand(i+1);
8916
8917     if (!(Op.isReg() && Op.isImplicit()))
8918       MIB.addOperand(Op);
8919   }
8920
8921   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8922     .addReg(X86::XMM0);
8923
8924   MI->eraseFromParent();
8925
8926   return BB;
8927 }
8928
8929 MachineBasicBlock *
8930 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8931                                                  MachineInstr *MI,
8932                                                  MachineBasicBlock *MBB) const {
8933   // Emit code to save XMM registers to the stack. The ABI says that the
8934   // number of registers to save is given in %al, so it's theoretically
8935   // possible to do an indirect jump trick to avoid saving all of them,
8936   // however this code takes a simpler approach and just executes all
8937   // of the stores if %al is non-zero. It's less code, and it's probably
8938   // easier on the hardware branch predictor, and stores aren't all that
8939   // expensive anyway.
8940
8941   // Create the new basic blocks. One block contains all the XMM stores,
8942   // and one block is the final destination regardless of whether any
8943   // stores were performed.
8944   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8945   MachineFunction *F = MBB->getParent();
8946   MachineFunction::iterator MBBIter = MBB;
8947   ++MBBIter;
8948   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8949   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8950   F->insert(MBBIter, XMMSaveMBB);
8951   F->insert(MBBIter, EndMBB);
8952
8953   // Transfer the remainder of MBB and its successor edges to EndMBB.
8954   EndMBB->splice(EndMBB->begin(), MBB,
8955                  llvm::next(MachineBasicBlock::iterator(MI)),
8956                  MBB->end());
8957   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
8958
8959   // The original block will now fall through to the XMM save block.
8960   MBB->addSuccessor(XMMSaveMBB);
8961   // The XMMSaveMBB will fall through to the end block.
8962   XMMSaveMBB->addSuccessor(EndMBB);
8963
8964   // Now add the instructions.
8965   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8966   DebugLoc DL = MI->getDebugLoc();
8967
8968   unsigned CountReg = MI->getOperand(0).getReg();
8969   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8970   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8971
8972   if (!Subtarget->isTargetWin64()) {
8973     // If %al is 0, branch around the XMM save block.
8974     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8975     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8976     MBB->addSuccessor(EndMBB);
8977   }
8978
8979   // In the XMM save block, save all the XMM argument registers.
8980   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8981     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8982     MachineMemOperand *MMO =
8983       F->getMachineMemOperand(
8984         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8985         MachineMemOperand::MOStore, Offset,
8986         /*Size=*/16, /*Align=*/16);
8987     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8988       .addFrameIndex(RegSaveFrameIndex)
8989       .addImm(/*Scale=*/1)
8990       .addReg(/*IndexReg=*/0)
8991       .addImm(/*Disp=*/Offset)
8992       .addReg(/*Segment=*/0)
8993       .addReg(MI->getOperand(i).getReg())
8994       .addMemOperand(MMO);
8995   }
8996
8997   MI->eraseFromParent();   // The pseudo instruction is gone now.
8998
8999   return EndMBB;
9000 }
9001
9002 MachineBasicBlock *
9003 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9004                                      MachineBasicBlock *BB) const {
9005   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9006   DebugLoc DL = MI->getDebugLoc();
9007
9008   // To "insert" a SELECT_CC instruction, we actually have to insert the
9009   // diamond control-flow pattern.  The incoming instruction knows the
9010   // destination vreg to set, the condition code register to branch on, the
9011   // true/false values to select between, and a branch opcode to use.
9012   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9013   MachineFunction::iterator It = BB;
9014   ++It;
9015
9016   //  thisMBB:
9017   //  ...
9018   //   TrueVal = ...
9019   //   cmpTY ccX, r1, r2
9020   //   bCC copy1MBB
9021   //   fallthrough --> copy0MBB
9022   MachineBasicBlock *thisMBB = BB;
9023   MachineFunction *F = BB->getParent();
9024   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9025   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9026   F->insert(It, copy0MBB);
9027   F->insert(It, sinkMBB);
9028
9029   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9030   // live into the sink and copy blocks.
9031   const MachineFunction *MF = BB->getParent();
9032   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9033   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9034
9035   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9036     const MachineOperand &MO = MI->getOperand(I);
9037     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9038     unsigned Reg = MO.getReg();
9039     if (Reg != X86::EFLAGS) continue;
9040     copy0MBB->addLiveIn(Reg);
9041     sinkMBB->addLiveIn(Reg);
9042   }
9043
9044   // Transfer the remainder of BB and its successor edges to sinkMBB.
9045   sinkMBB->splice(sinkMBB->begin(), BB,
9046                   llvm::next(MachineBasicBlock::iterator(MI)),
9047                   BB->end());
9048   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9049
9050   // Add the true and fallthrough blocks as its successors.
9051   BB->addSuccessor(copy0MBB);
9052   BB->addSuccessor(sinkMBB);
9053
9054   // Create the conditional branch instruction.
9055   unsigned Opc =
9056     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9057   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9058
9059   //  copy0MBB:
9060   //   %FalseValue = ...
9061   //   # fallthrough to sinkMBB
9062   copy0MBB->addSuccessor(sinkMBB);
9063
9064   //  sinkMBB:
9065   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9066   //  ...
9067   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9068           TII->get(X86::PHI), MI->getOperand(0).getReg())
9069     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9070     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9071
9072   MI->eraseFromParent();   // The pseudo instruction is gone now.
9073   return sinkMBB;
9074 }
9075
9076 MachineBasicBlock *
9077 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
9078                                           MachineBasicBlock *BB) const {
9079   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9080   DebugLoc DL = MI->getDebugLoc();
9081
9082   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9083   // non-trivial part is impdef of ESP.
9084   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9085   // mingw-w64.
9086
9087   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9088     .addExternalSymbol("_alloca")
9089     .addReg(X86::EAX, RegState::Implicit)
9090     .addReg(X86::ESP, RegState::Implicit)
9091     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9092     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9093     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9094
9095   MI->eraseFromParent();   // The pseudo instruction is gone now.
9096   return BB;
9097 }
9098
9099 MachineBasicBlock *
9100 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9101                                       MachineBasicBlock *BB) const {
9102   // This is pretty easy.  We're taking the value that we received from
9103   // our load from the relocation, sticking it in either RDI (x86-64)
9104   // or EAX and doing an indirect call.  The return value will then
9105   // be in the normal return register.
9106   const X86InstrInfo *TII
9107     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9108   DebugLoc DL = MI->getDebugLoc();
9109   MachineFunction *F = BB->getParent();
9110   bool IsWin64 = Subtarget->isTargetWin64();
9111
9112   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9113
9114   if (Subtarget->is64Bit()) {
9115     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9116                                       TII->get(X86::MOV64rm), X86::RDI)
9117     .addReg(X86::RIP)
9118     .addImm(0).addReg(0)
9119     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9120                       MI->getOperand(3).getTargetFlags())
9121     .addReg(0);
9122     MIB = BuildMI(*BB, MI, DL, TII->get(IsWin64 ? X86::WINCALL64m : X86::CALL64m));
9123     addDirectMem(MIB, X86::RDI);
9124   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9125     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9126                                       TII->get(X86::MOV32rm), X86::EAX)
9127     .addReg(0)
9128     .addImm(0).addReg(0)
9129     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9130                       MI->getOperand(3).getTargetFlags())
9131     .addReg(0);
9132     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9133     addDirectMem(MIB, X86::EAX);
9134   } else {
9135     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9136                                       TII->get(X86::MOV32rm), X86::EAX)
9137     .addReg(TII->getGlobalBaseReg(F))
9138     .addImm(0).addReg(0)
9139     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9140                       MI->getOperand(3).getTargetFlags())
9141     .addReg(0);
9142     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9143     addDirectMem(MIB, X86::EAX);
9144   }
9145
9146   MI->eraseFromParent(); // The pseudo instruction is gone now.
9147   return BB;
9148 }
9149
9150 MachineBasicBlock *
9151 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9152                                                MachineBasicBlock *BB) const {
9153   switch (MI->getOpcode()) {
9154   default: assert(false && "Unexpected instr type to insert");
9155   case X86::MINGW_ALLOCA:
9156     return EmitLoweredMingwAlloca(MI, BB);
9157   case X86::TLSCall_32:
9158   case X86::TLSCall_64:
9159     return EmitLoweredTLSCall(MI, BB);
9160   case X86::CMOV_GR8:
9161   case X86::CMOV_V1I64:
9162   case X86::CMOV_FR32:
9163   case X86::CMOV_FR64:
9164   case X86::CMOV_V4F32:
9165   case X86::CMOV_V2F64:
9166   case X86::CMOV_V2I64:
9167   case X86::CMOV_GR16:
9168   case X86::CMOV_GR32:
9169   case X86::CMOV_RFP32:
9170   case X86::CMOV_RFP64:
9171   case X86::CMOV_RFP80:
9172     return EmitLoweredSelect(MI, BB);
9173
9174   case X86::FP32_TO_INT16_IN_MEM:
9175   case X86::FP32_TO_INT32_IN_MEM:
9176   case X86::FP32_TO_INT64_IN_MEM:
9177   case X86::FP64_TO_INT16_IN_MEM:
9178   case X86::FP64_TO_INT32_IN_MEM:
9179   case X86::FP64_TO_INT64_IN_MEM:
9180   case X86::FP80_TO_INT16_IN_MEM:
9181   case X86::FP80_TO_INT32_IN_MEM:
9182   case X86::FP80_TO_INT64_IN_MEM: {
9183     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9184     DebugLoc DL = MI->getDebugLoc();
9185
9186     // Change the floating point control register to use "round towards zero"
9187     // mode when truncating to an integer value.
9188     MachineFunction *F = BB->getParent();
9189     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9190     addFrameReference(BuildMI(*BB, MI, DL,
9191                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9192
9193     // Load the old value of the high byte of the control word...
9194     unsigned OldCW =
9195       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9196     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9197                       CWFrameIdx);
9198
9199     // Set the high part to be round to zero...
9200     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9201       .addImm(0xC7F);
9202
9203     // Reload the modified control word now...
9204     addFrameReference(BuildMI(*BB, MI, DL,
9205                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9206
9207     // Restore the memory image of control word to original value
9208     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
9209       .addReg(OldCW);
9210
9211     // Get the X86 opcode to use.
9212     unsigned Opc;
9213     switch (MI->getOpcode()) {
9214     default: llvm_unreachable("illegal opcode!");
9215     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
9216     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
9217     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
9218     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
9219     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
9220     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
9221     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
9222     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
9223     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
9224     }
9225
9226     X86AddressMode AM;
9227     MachineOperand &Op = MI->getOperand(0);
9228     if (Op.isReg()) {
9229       AM.BaseType = X86AddressMode::RegBase;
9230       AM.Base.Reg = Op.getReg();
9231     } else {
9232       AM.BaseType = X86AddressMode::FrameIndexBase;
9233       AM.Base.FrameIndex = Op.getIndex();
9234     }
9235     Op = MI->getOperand(1);
9236     if (Op.isImm())
9237       AM.Scale = Op.getImm();
9238     Op = MI->getOperand(2);
9239     if (Op.isImm())
9240       AM.IndexReg = Op.getImm();
9241     Op = MI->getOperand(3);
9242     if (Op.isGlobal()) {
9243       AM.GV = Op.getGlobal();
9244     } else {
9245       AM.Disp = Op.getImm();
9246     }
9247     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
9248                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
9249
9250     // Reload the original control word now.
9251     addFrameReference(BuildMI(*BB, MI, DL,
9252                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9253
9254     MI->eraseFromParent();   // The pseudo instruction is gone now.
9255     return BB;
9256   }
9257     // String/text processing lowering.
9258   case X86::PCMPISTRM128REG:
9259   case X86::VPCMPISTRM128REG:
9260     return EmitPCMP(MI, BB, 3, false /* in-mem */);
9261   case X86::PCMPISTRM128MEM:
9262   case X86::VPCMPISTRM128MEM:
9263     return EmitPCMP(MI, BB, 3, true /* in-mem */);
9264   case X86::PCMPESTRM128REG:
9265   case X86::VPCMPESTRM128REG:
9266     return EmitPCMP(MI, BB, 5, false /* in mem */);
9267   case X86::PCMPESTRM128MEM:
9268   case X86::VPCMPESTRM128MEM:
9269     return EmitPCMP(MI, BB, 5, true /* in mem */);
9270
9271     // Atomic Lowering.
9272   case X86::ATOMAND32:
9273     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9274                                                X86::AND32ri, X86::MOV32rm,
9275                                                X86::LCMPXCHG32,
9276                                                X86::NOT32r, X86::EAX,
9277                                                X86::GR32RegisterClass);
9278   case X86::ATOMOR32:
9279     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
9280                                                X86::OR32ri, X86::MOV32rm,
9281                                                X86::LCMPXCHG32,
9282                                                X86::NOT32r, X86::EAX,
9283                                                X86::GR32RegisterClass);
9284   case X86::ATOMXOR32:
9285     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
9286                                                X86::XOR32ri, X86::MOV32rm,
9287                                                X86::LCMPXCHG32,
9288                                                X86::NOT32r, X86::EAX,
9289                                                X86::GR32RegisterClass);
9290   case X86::ATOMNAND32:
9291     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9292                                                X86::AND32ri, X86::MOV32rm,
9293                                                X86::LCMPXCHG32,
9294                                                X86::NOT32r, X86::EAX,
9295                                                X86::GR32RegisterClass, true);
9296   case X86::ATOMMIN32:
9297     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
9298   case X86::ATOMMAX32:
9299     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
9300   case X86::ATOMUMIN32:
9301     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
9302   case X86::ATOMUMAX32:
9303     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
9304
9305   case X86::ATOMAND16:
9306     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9307                                                X86::AND16ri, X86::MOV16rm,
9308                                                X86::LCMPXCHG16,
9309                                                X86::NOT16r, X86::AX,
9310                                                X86::GR16RegisterClass);
9311   case X86::ATOMOR16:
9312     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
9313                                                X86::OR16ri, X86::MOV16rm,
9314                                                X86::LCMPXCHG16,
9315                                                X86::NOT16r, X86::AX,
9316                                                X86::GR16RegisterClass);
9317   case X86::ATOMXOR16:
9318     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
9319                                                X86::XOR16ri, X86::MOV16rm,
9320                                                X86::LCMPXCHG16,
9321                                                X86::NOT16r, X86::AX,
9322                                                X86::GR16RegisterClass);
9323   case X86::ATOMNAND16:
9324     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9325                                                X86::AND16ri, X86::MOV16rm,
9326                                                X86::LCMPXCHG16,
9327                                                X86::NOT16r, X86::AX,
9328                                                X86::GR16RegisterClass, true);
9329   case X86::ATOMMIN16:
9330     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
9331   case X86::ATOMMAX16:
9332     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
9333   case X86::ATOMUMIN16:
9334     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
9335   case X86::ATOMUMAX16:
9336     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
9337
9338   case X86::ATOMAND8:
9339     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9340                                                X86::AND8ri, X86::MOV8rm,
9341                                                X86::LCMPXCHG8,
9342                                                X86::NOT8r, X86::AL,
9343                                                X86::GR8RegisterClass);
9344   case X86::ATOMOR8:
9345     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
9346                                                X86::OR8ri, X86::MOV8rm,
9347                                                X86::LCMPXCHG8,
9348                                                X86::NOT8r, X86::AL,
9349                                                X86::GR8RegisterClass);
9350   case X86::ATOMXOR8:
9351     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
9352                                                X86::XOR8ri, X86::MOV8rm,
9353                                                X86::LCMPXCHG8,
9354                                                X86::NOT8r, X86::AL,
9355                                                X86::GR8RegisterClass);
9356   case X86::ATOMNAND8:
9357     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9358                                                X86::AND8ri, X86::MOV8rm,
9359                                                X86::LCMPXCHG8,
9360                                                X86::NOT8r, X86::AL,
9361                                                X86::GR8RegisterClass, true);
9362   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
9363   // This group is for 64-bit host.
9364   case X86::ATOMAND64:
9365     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9366                                                X86::AND64ri32, X86::MOV64rm,
9367                                                X86::LCMPXCHG64,
9368                                                X86::NOT64r, X86::RAX,
9369                                                X86::GR64RegisterClass);
9370   case X86::ATOMOR64:
9371     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
9372                                                X86::OR64ri32, X86::MOV64rm,
9373                                                X86::LCMPXCHG64,
9374                                                X86::NOT64r, X86::RAX,
9375                                                X86::GR64RegisterClass);
9376   case X86::ATOMXOR64:
9377     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
9378                                                X86::XOR64ri32, X86::MOV64rm,
9379                                                X86::LCMPXCHG64,
9380                                                X86::NOT64r, X86::RAX,
9381                                                X86::GR64RegisterClass);
9382   case X86::ATOMNAND64:
9383     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9384                                                X86::AND64ri32, X86::MOV64rm,
9385                                                X86::LCMPXCHG64,
9386                                                X86::NOT64r, X86::RAX,
9387                                                X86::GR64RegisterClass, true);
9388   case X86::ATOMMIN64:
9389     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
9390   case X86::ATOMMAX64:
9391     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
9392   case X86::ATOMUMIN64:
9393     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
9394   case X86::ATOMUMAX64:
9395     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
9396
9397   // This group does 64-bit operations on a 32-bit host.
9398   case X86::ATOMAND6432:
9399     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9400                                                X86::AND32rr, X86::AND32rr,
9401                                                X86::AND32ri, X86::AND32ri,
9402                                                false);
9403   case X86::ATOMOR6432:
9404     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9405                                                X86::OR32rr, X86::OR32rr,
9406                                                X86::OR32ri, X86::OR32ri,
9407                                                false);
9408   case X86::ATOMXOR6432:
9409     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9410                                                X86::XOR32rr, X86::XOR32rr,
9411                                                X86::XOR32ri, X86::XOR32ri,
9412                                                false);
9413   case X86::ATOMNAND6432:
9414     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9415                                                X86::AND32rr, X86::AND32rr,
9416                                                X86::AND32ri, X86::AND32ri,
9417                                                true);
9418   case X86::ATOMADD6432:
9419     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9420                                                X86::ADD32rr, X86::ADC32rr,
9421                                                X86::ADD32ri, X86::ADC32ri,
9422                                                false);
9423   case X86::ATOMSUB6432:
9424     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9425                                                X86::SUB32rr, X86::SBB32rr,
9426                                                X86::SUB32ri, X86::SBB32ri,
9427                                                false);
9428   case X86::ATOMSWAP6432:
9429     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9430                                                X86::MOV32rr, X86::MOV32rr,
9431                                                X86::MOV32ri, X86::MOV32ri,
9432                                                false);
9433   case X86::VASTART_SAVE_XMM_REGS:
9434     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
9435   }
9436 }
9437
9438 //===----------------------------------------------------------------------===//
9439 //                           X86 Optimization Hooks
9440 //===----------------------------------------------------------------------===//
9441
9442 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9443                                                        const APInt &Mask,
9444                                                        APInt &KnownZero,
9445                                                        APInt &KnownOne,
9446                                                        const SelectionDAG &DAG,
9447                                                        unsigned Depth) const {
9448   unsigned Opc = Op.getOpcode();
9449   assert((Opc >= ISD::BUILTIN_OP_END ||
9450           Opc == ISD::INTRINSIC_WO_CHAIN ||
9451           Opc == ISD::INTRINSIC_W_CHAIN ||
9452           Opc == ISD::INTRINSIC_VOID) &&
9453          "Should use MaskedValueIsZero if you don't know whether Op"
9454          " is a target node!");
9455
9456   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
9457   switch (Opc) {
9458   default: break;
9459   case X86ISD::ADD:
9460   case X86ISD::SUB:
9461   case X86ISD::SMUL:
9462   case X86ISD::UMUL:
9463   case X86ISD::INC:
9464   case X86ISD::DEC:
9465   case X86ISD::OR:
9466   case X86ISD::XOR:
9467   case X86ISD::AND:
9468     // These nodes' second result is a boolean.
9469     if (Op.getResNo() == 0)
9470       break;
9471     // Fallthrough
9472   case X86ISD::SETCC:
9473     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
9474                                        Mask.getBitWidth() - 1);
9475     break;
9476   }
9477 }
9478
9479 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
9480 /// node is a GlobalAddress + offset.
9481 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
9482                                        const GlobalValue* &GA,
9483                                        int64_t &Offset) const {
9484   if (N->getOpcode() == X86ISD::Wrapper) {
9485     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
9486       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
9487       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
9488       return true;
9489     }
9490   }
9491   return TargetLowering::isGAPlusOffset(N, GA, Offset);
9492 }
9493
9494 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
9495 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
9496 /// if the load addresses are consecutive, non-overlapping, and in the right
9497 /// order.
9498 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
9499                                      const TargetLowering &TLI) {
9500   DebugLoc dl = N->getDebugLoc();
9501   EVT VT = N->getValueType(0);
9502
9503   if (VT.getSizeInBits() != 128)
9504     return SDValue();
9505
9506   SmallVector<SDValue, 16> Elts;
9507   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
9508     Elts.push_back(getShuffleScalarElt(N, i, DAG));
9509
9510   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
9511 }
9512
9513 /// PerformShuffleCombine - Detect vector gather/scatter index generation
9514 /// and convert it from being a bunch of shuffles and extracts to a simple
9515 /// store and scalar loads to extract the elements.
9516 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
9517                                                 const TargetLowering &TLI) {
9518   SDValue InputVector = N->getOperand(0);
9519
9520   // Only operate on vectors of 4 elements, where the alternative shuffling
9521   // gets to be more expensive.
9522   if (InputVector.getValueType() != MVT::v4i32)
9523     return SDValue();
9524
9525   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
9526   // single use which is a sign-extend or zero-extend, and all elements are
9527   // used.
9528   SmallVector<SDNode *, 4> Uses;
9529   unsigned ExtractedElements = 0;
9530   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
9531        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
9532     if (UI.getUse().getResNo() != InputVector.getResNo())
9533       return SDValue();
9534
9535     SDNode *Extract = *UI;
9536     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
9537       return SDValue();
9538
9539     if (Extract->getValueType(0) != MVT::i32)
9540       return SDValue();
9541     if (!Extract->hasOneUse())
9542       return SDValue();
9543     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
9544         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
9545       return SDValue();
9546     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
9547       return SDValue();
9548
9549     // Record which element was extracted.
9550     ExtractedElements |=
9551       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
9552
9553     Uses.push_back(Extract);
9554   }
9555
9556   // If not all the elements were used, this may not be worthwhile.
9557   if (ExtractedElements != 15)
9558     return SDValue();
9559
9560   // Ok, we've now decided to do the transformation.
9561   DebugLoc dl = InputVector.getDebugLoc();
9562
9563   // Store the value to a temporary stack slot.
9564   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9565   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL,
9566                             0, false, false, 0);
9567
9568   // Replace each use (extract) with a load of the appropriate element.
9569   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9570        UE = Uses.end(); UI != UE; ++UI) {
9571     SDNode *Extract = *UI;
9572
9573     // Compute the element's address.
9574     SDValue Idx = Extract->getOperand(1);
9575     unsigned EltSize =
9576         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9577     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9578     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9579
9580     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
9581                                      OffsetVal, StackPtr);
9582
9583     // Load the scalar.
9584     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
9585                                      ScalarAddr, NULL, 0, false, false, 0);
9586
9587     // Replace the exact with the load.
9588     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9589   }
9590
9591   // The replacement was made in place; don't return anything.
9592   return SDValue();
9593 }
9594
9595 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9596 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9597                                     const X86Subtarget *Subtarget) {
9598   DebugLoc DL = N->getDebugLoc();
9599   SDValue Cond = N->getOperand(0);
9600   // Get the LHS/RHS of the select.
9601   SDValue LHS = N->getOperand(1);
9602   SDValue RHS = N->getOperand(2);
9603
9604   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9605   // instructions match the semantics of the common C idiom x<y?x:y but not
9606   // x<=y?x:y, because of how they handle negative zero (which can be
9607   // ignored in unsafe-math mode).
9608   if (Subtarget->hasSSE2() &&
9609       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9610       Cond.getOpcode() == ISD::SETCC) {
9611     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9612
9613     unsigned Opcode = 0;
9614     // Check for x CC y ? x : y.
9615     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9616         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9617       switch (CC) {
9618       default: break;
9619       case ISD::SETULT:
9620         // Converting this to a min would handle NaNs incorrectly, and swapping
9621         // the operands would cause it to handle comparisons between positive
9622         // and negative zero incorrectly.
9623         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9624           if (!UnsafeFPMath &&
9625               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9626             break;
9627           std::swap(LHS, RHS);
9628         }
9629         Opcode = X86ISD::FMIN;
9630         break;
9631       case ISD::SETOLE:
9632         // Converting this to a min would handle comparisons between positive
9633         // and negative zero incorrectly.
9634         if (!UnsafeFPMath &&
9635             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9636           break;
9637         Opcode = X86ISD::FMIN;
9638         break;
9639       case ISD::SETULE:
9640         // Converting this to a min would handle both negative zeros and NaNs
9641         // incorrectly, but we can swap the operands to fix both.
9642         std::swap(LHS, RHS);
9643       case ISD::SETOLT:
9644       case ISD::SETLT:
9645       case ISD::SETLE:
9646         Opcode = X86ISD::FMIN;
9647         break;
9648
9649       case ISD::SETOGE:
9650         // Converting this to a max would handle comparisons between positive
9651         // and negative zero incorrectly.
9652         if (!UnsafeFPMath &&
9653             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9654           break;
9655         Opcode = X86ISD::FMAX;
9656         break;
9657       case ISD::SETUGT:
9658         // Converting this to a max would handle NaNs incorrectly, and swapping
9659         // the operands would cause it to handle comparisons between positive
9660         // and negative zero incorrectly.
9661         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9662           if (!UnsafeFPMath &&
9663               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9664             break;
9665           std::swap(LHS, RHS);
9666         }
9667         Opcode = X86ISD::FMAX;
9668         break;
9669       case ISD::SETUGE:
9670         // Converting this to a max would handle both negative zeros and NaNs
9671         // incorrectly, but we can swap the operands to fix both.
9672         std::swap(LHS, RHS);
9673       case ISD::SETOGT:
9674       case ISD::SETGT:
9675       case ISD::SETGE:
9676         Opcode = X86ISD::FMAX;
9677         break;
9678       }
9679     // Check for x CC y ? y : x -- a min/max with reversed arms.
9680     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9681                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9682       switch (CC) {
9683       default: break;
9684       case ISD::SETOGE:
9685         // Converting this to a min would handle comparisons between positive
9686         // and negative zero incorrectly, and swapping the operands would
9687         // cause it to handle NaNs incorrectly.
9688         if (!UnsafeFPMath &&
9689             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9690           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9691             break;
9692           std::swap(LHS, RHS);
9693         }
9694         Opcode = X86ISD::FMIN;
9695         break;
9696       case ISD::SETUGT:
9697         // Converting this to a min would handle NaNs incorrectly.
9698         if (!UnsafeFPMath &&
9699             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9700           break;
9701         Opcode = X86ISD::FMIN;
9702         break;
9703       case ISD::SETUGE:
9704         // Converting this to a min would handle both negative zeros and NaNs
9705         // incorrectly, but we can swap the operands to fix both.
9706         std::swap(LHS, RHS);
9707       case ISD::SETOGT:
9708       case ISD::SETGT:
9709       case ISD::SETGE:
9710         Opcode = X86ISD::FMIN;
9711         break;
9712
9713       case ISD::SETULT:
9714         // Converting this to a max would handle NaNs incorrectly.
9715         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9716           break;
9717         Opcode = X86ISD::FMAX;
9718         break;
9719       case ISD::SETOLE:
9720         // Converting this to a max would handle comparisons between positive
9721         // and negative zero incorrectly, and swapping the operands would
9722         // cause it to handle NaNs incorrectly.
9723         if (!UnsafeFPMath &&
9724             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9725           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9726             break;
9727           std::swap(LHS, RHS);
9728         }
9729         Opcode = X86ISD::FMAX;
9730         break;
9731       case ISD::SETULE:
9732         // Converting this to a max would handle both negative zeros and NaNs
9733         // incorrectly, but we can swap the operands to fix both.
9734         std::swap(LHS, RHS);
9735       case ISD::SETOLT:
9736       case ISD::SETLT:
9737       case ISD::SETLE:
9738         Opcode = X86ISD::FMAX;
9739         break;
9740       }
9741     }
9742
9743     if (Opcode)
9744       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9745   }
9746
9747   // If this is a select between two integer constants, try to do some
9748   // optimizations.
9749   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9750     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9751       // Don't do this for crazy integer types.
9752       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9753         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9754         // so that TrueC (the true value) is larger than FalseC.
9755         bool NeedsCondInvert = false;
9756
9757         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9758             // Efficiently invertible.
9759             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9760              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9761               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9762           NeedsCondInvert = true;
9763           std::swap(TrueC, FalseC);
9764         }
9765
9766         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9767         if (FalseC->getAPIntValue() == 0 &&
9768             TrueC->getAPIntValue().isPowerOf2()) {
9769           if (NeedsCondInvert) // Invert the condition if needed.
9770             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9771                                DAG.getConstant(1, Cond.getValueType()));
9772
9773           // Zero extend the condition if needed.
9774           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9775
9776           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9777           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9778                              DAG.getConstant(ShAmt, MVT::i8));
9779         }
9780
9781         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9782         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9783           if (NeedsCondInvert) // Invert the condition if needed.
9784             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9785                                DAG.getConstant(1, Cond.getValueType()));
9786
9787           // Zero extend the condition if needed.
9788           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9789                              FalseC->getValueType(0), Cond);
9790           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9791                              SDValue(FalseC, 0));
9792         }
9793
9794         // Optimize cases that will turn into an LEA instruction.  This requires
9795         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9796         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9797           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9798           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9799
9800           bool isFastMultiplier = false;
9801           if (Diff < 10) {
9802             switch ((unsigned char)Diff) {
9803               default: break;
9804               case 1:  // result = add base, cond
9805               case 2:  // result = lea base(    , cond*2)
9806               case 3:  // result = lea base(cond, cond*2)
9807               case 4:  // result = lea base(    , cond*4)
9808               case 5:  // result = lea base(cond, cond*4)
9809               case 8:  // result = lea base(    , cond*8)
9810               case 9:  // result = lea base(cond, cond*8)
9811                 isFastMultiplier = true;
9812                 break;
9813             }
9814           }
9815
9816           if (isFastMultiplier) {
9817             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9818             if (NeedsCondInvert) // Invert the condition if needed.
9819               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9820                                  DAG.getConstant(1, Cond.getValueType()));
9821
9822             // Zero extend the condition if needed.
9823             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9824                                Cond);
9825             // Scale the condition by the difference.
9826             if (Diff != 1)
9827               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9828                                  DAG.getConstant(Diff, Cond.getValueType()));
9829
9830             // Add the base if non-zero.
9831             if (FalseC->getAPIntValue() != 0)
9832               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9833                                  SDValue(FalseC, 0));
9834             return Cond;
9835           }
9836         }
9837       }
9838   }
9839
9840   return SDValue();
9841 }
9842
9843 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9844 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9845                                   TargetLowering::DAGCombinerInfo &DCI) {
9846   DebugLoc DL = N->getDebugLoc();
9847
9848   // If the flag operand isn't dead, don't touch this CMOV.
9849   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9850     return SDValue();
9851
9852   // If this is a select between two integer constants, try to do some
9853   // optimizations.  Note that the operands are ordered the opposite of SELECT
9854   // operands.
9855   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9856     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9857       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9858       // larger than FalseC (the false value).
9859       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9860
9861       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9862         CC = X86::GetOppositeBranchCondition(CC);
9863         std::swap(TrueC, FalseC);
9864       }
9865
9866       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9867       // This is efficient for any integer data type (including i8/i16) and
9868       // shift amount.
9869       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9870         SDValue Cond = N->getOperand(3);
9871         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9872                            DAG.getConstant(CC, MVT::i8), Cond);
9873
9874         // Zero extend the condition if needed.
9875         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9876
9877         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9878         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9879                            DAG.getConstant(ShAmt, MVT::i8));
9880         if (N->getNumValues() == 2)  // Dead flag value?
9881           return DCI.CombineTo(N, Cond, SDValue());
9882         return Cond;
9883       }
9884
9885       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9886       // for any integer data type, including i8/i16.
9887       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9888         SDValue Cond = N->getOperand(3);
9889         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9890                            DAG.getConstant(CC, MVT::i8), Cond);
9891
9892         // Zero extend the condition if needed.
9893         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9894                            FalseC->getValueType(0), Cond);
9895         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9896                            SDValue(FalseC, 0));
9897
9898         if (N->getNumValues() == 2)  // Dead flag value?
9899           return DCI.CombineTo(N, Cond, SDValue());
9900         return Cond;
9901       }
9902
9903       // Optimize cases that will turn into an LEA instruction.  This requires
9904       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9905       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9906         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9907         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9908
9909         bool isFastMultiplier = false;
9910         if (Diff < 10) {
9911           switch ((unsigned char)Diff) {
9912           default: break;
9913           case 1:  // result = add base, cond
9914           case 2:  // result = lea base(    , cond*2)
9915           case 3:  // result = lea base(cond, cond*2)
9916           case 4:  // result = lea base(    , cond*4)
9917           case 5:  // result = lea base(cond, cond*4)
9918           case 8:  // result = lea base(    , cond*8)
9919           case 9:  // result = lea base(cond, cond*8)
9920             isFastMultiplier = true;
9921             break;
9922           }
9923         }
9924
9925         if (isFastMultiplier) {
9926           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9927           SDValue Cond = N->getOperand(3);
9928           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9929                              DAG.getConstant(CC, MVT::i8), Cond);
9930           // Zero extend the condition if needed.
9931           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9932                              Cond);
9933           // Scale the condition by the difference.
9934           if (Diff != 1)
9935             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9936                                DAG.getConstant(Diff, Cond.getValueType()));
9937
9938           // Add the base if non-zero.
9939           if (FalseC->getAPIntValue() != 0)
9940             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9941                                SDValue(FalseC, 0));
9942           if (N->getNumValues() == 2)  // Dead flag value?
9943             return DCI.CombineTo(N, Cond, SDValue());
9944           return Cond;
9945         }
9946       }
9947     }
9948   }
9949   return SDValue();
9950 }
9951
9952
9953 /// PerformMulCombine - Optimize a single multiply with constant into two
9954 /// in order to implement it with two cheaper instructions, e.g.
9955 /// LEA + SHL, LEA + LEA.
9956 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9957                                  TargetLowering::DAGCombinerInfo &DCI) {
9958   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9959     return SDValue();
9960
9961   EVT VT = N->getValueType(0);
9962   if (VT != MVT::i64)
9963     return SDValue();
9964
9965   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9966   if (!C)
9967     return SDValue();
9968   uint64_t MulAmt = C->getZExtValue();
9969   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9970     return SDValue();
9971
9972   uint64_t MulAmt1 = 0;
9973   uint64_t MulAmt2 = 0;
9974   if ((MulAmt % 9) == 0) {
9975     MulAmt1 = 9;
9976     MulAmt2 = MulAmt / 9;
9977   } else if ((MulAmt % 5) == 0) {
9978     MulAmt1 = 5;
9979     MulAmt2 = MulAmt / 5;
9980   } else if ((MulAmt % 3) == 0) {
9981     MulAmt1 = 3;
9982     MulAmt2 = MulAmt / 3;
9983   }
9984   if (MulAmt2 &&
9985       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9986     DebugLoc DL = N->getDebugLoc();
9987
9988     if (isPowerOf2_64(MulAmt2) &&
9989         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9990       // If second multiplifer is pow2, issue it first. We want the multiply by
9991       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9992       // is an add.
9993       std::swap(MulAmt1, MulAmt2);
9994
9995     SDValue NewMul;
9996     if (isPowerOf2_64(MulAmt1))
9997       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9998                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9999     else
10000       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10001                            DAG.getConstant(MulAmt1, VT));
10002
10003     if (isPowerOf2_64(MulAmt2))
10004       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10005                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10006     else
10007       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10008                            DAG.getConstant(MulAmt2, VT));
10009
10010     // Do not add new nodes to DAG combiner worklist.
10011     DCI.CombineTo(N, NewMul, false);
10012   }
10013   return SDValue();
10014 }
10015
10016 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10017   SDValue N0 = N->getOperand(0);
10018   SDValue N1 = N->getOperand(1);
10019   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10020   EVT VT = N0.getValueType();
10021
10022   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10023   // since the result of setcc_c is all zero's or all ones.
10024   if (N1C && N0.getOpcode() == ISD::AND &&
10025       N0.getOperand(1).getOpcode() == ISD::Constant) {
10026     SDValue N00 = N0.getOperand(0);
10027     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10028         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10029           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10030          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10031       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10032       APInt ShAmt = N1C->getAPIntValue();
10033       Mask = Mask.shl(ShAmt);
10034       if (Mask != 0)
10035         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10036                            N00, DAG.getConstant(Mask, VT));
10037     }
10038   }
10039
10040   return SDValue();
10041 }
10042
10043 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10044 ///                       when possible.
10045 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10046                                    const X86Subtarget *Subtarget) {
10047   EVT VT = N->getValueType(0);
10048   if (!VT.isVector() && VT.isInteger() &&
10049       N->getOpcode() == ISD::SHL)
10050     return PerformSHLCombine(N, DAG);
10051
10052   // On X86 with SSE2 support, we can transform this to a vector shift if
10053   // all elements are shifted by the same amount.  We can't do this in legalize
10054   // because the a constant vector is typically transformed to a constant pool
10055   // so we have no knowledge of the shift amount.
10056   if (!Subtarget->hasSSE2())
10057     return SDValue();
10058
10059   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10060     return SDValue();
10061
10062   SDValue ShAmtOp = N->getOperand(1);
10063   EVT EltVT = VT.getVectorElementType();
10064   DebugLoc DL = N->getDebugLoc();
10065   SDValue BaseShAmt = SDValue();
10066   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10067     unsigned NumElts = VT.getVectorNumElements();
10068     unsigned i = 0;
10069     for (; i != NumElts; ++i) {
10070       SDValue Arg = ShAmtOp.getOperand(i);
10071       if (Arg.getOpcode() == ISD::UNDEF) continue;
10072       BaseShAmt = Arg;
10073       break;
10074     }
10075     for (; i != NumElts; ++i) {
10076       SDValue Arg = ShAmtOp.getOperand(i);
10077       if (Arg.getOpcode() == ISD::UNDEF) continue;
10078       if (Arg != BaseShAmt) {
10079         return SDValue();
10080       }
10081     }
10082   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10083              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10084     SDValue InVec = ShAmtOp.getOperand(0);
10085     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10086       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10087       unsigned i = 0;
10088       for (; i != NumElts; ++i) {
10089         SDValue Arg = InVec.getOperand(i);
10090         if (Arg.getOpcode() == ISD::UNDEF) continue;
10091         BaseShAmt = Arg;
10092         break;
10093       }
10094     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10095        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10096          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10097          if (C->getZExtValue() == SplatIdx)
10098            BaseShAmt = InVec.getOperand(1);
10099        }
10100     }
10101     if (BaseShAmt.getNode() == 0)
10102       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10103                               DAG.getIntPtrConstant(0));
10104   } else
10105     return SDValue();
10106
10107   // The shift amount is an i32.
10108   if (EltVT.bitsGT(MVT::i32))
10109     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10110   else if (EltVT.bitsLT(MVT::i32))
10111     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10112
10113   // The shift amount is identical so we can do a vector shift.
10114   SDValue  ValOp = N->getOperand(0);
10115   switch (N->getOpcode()) {
10116   default:
10117     llvm_unreachable("Unknown shift opcode!");
10118     break;
10119   case ISD::SHL:
10120     if (VT == MVT::v2i64)
10121       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10122                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10123                          ValOp, BaseShAmt);
10124     if (VT == MVT::v4i32)
10125       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10126                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10127                          ValOp, BaseShAmt);
10128     if (VT == MVT::v8i16)
10129       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10130                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10131                          ValOp, BaseShAmt);
10132     break;
10133   case ISD::SRA:
10134     if (VT == MVT::v4i32)
10135       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10136                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10137                          ValOp, BaseShAmt);
10138     if (VT == MVT::v8i16)
10139       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10140                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10141                          ValOp, BaseShAmt);
10142     break;
10143   case ISD::SRL:
10144     if (VT == MVT::v2i64)
10145       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10146                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10147                          ValOp, BaseShAmt);
10148     if (VT == MVT::v4i32)
10149       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10150                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10151                          ValOp, BaseShAmt);
10152     if (VT ==  MVT::v8i16)
10153       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10154                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10155                          ValOp, BaseShAmt);
10156     break;
10157   }
10158   return SDValue();
10159 }
10160
10161 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10162                                 TargetLowering::DAGCombinerInfo &DCI,
10163                                 const X86Subtarget *Subtarget) {
10164   if (DCI.isBeforeLegalizeOps())
10165     return SDValue();
10166
10167   EVT VT = N->getValueType(0);
10168   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10169     return SDValue();
10170
10171   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10172   SDValue N0 = N->getOperand(0);
10173   SDValue N1 = N->getOperand(1);
10174   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10175     std::swap(N0, N1);
10176   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10177     return SDValue();
10178   if (!N0.hasOneUse() || !N1.hasOneUse())
10179     return SDValue();
10180
10181   SDValue ShAmt0 = N0.getOperand(1);
10182   if (ShAmt0.getValueType() != MVT::i8)
10183     return SDValue();
10184   SDValue ShAmt1 = N1.getOperand(1);
10185   if (ShAmt1.getValueType() != MVT::i8)
10186     return SDValue();
10187   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10188     ShAmt0 = ShAmt0.getOperand(0);
10189   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
10190     ShAmt1 = ShAmt1.getOperand(0);
10191
10192   DebugLoc DL = N->getDebugLoc();
10193   unsigned Opc = X86ISD::SHLD;
10194   SDValue Op0 = N0.getOperand(0);
10195   SDValue Op1 = N1.getOperand(0);
10196   if (ShAmt0.getOpcode() == ISD::SUB) {
10197     Opc = X86ISD::SHRD;
10198     std::swap(Op0, Op1);
10199     std::swap(ShAmt0, ShAmt1);
10200   }
10201
10202   unsigned Bits = VT.getSizeInBits();
10203   if (ShAmt1.getOpcode() == ISD::SUB) {
10204     SDValue Sum = ShAmt1.getOperand(0);
10205     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
10206       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
10207       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
10208         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
10209       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
10210         return DAG.getNode(Opc, DL, VT,
10211                            Op0, Op1,
10212                            DAG.getNode(ISD::TRUNCATE, DL,
10213                                        MVT::i8, ShAmt0));
10214     }
10215   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
10216     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
10217     if (ShAmt0C &&
10218         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
10219       return DAG.getNode(Opc, DL, VT,
10220                          N0.getOperand(0), N1.getOperand(0),
10221                          DAG.getNode(ISD::TRUNCATE, DL,
10222                                        MVT::i8, ShAmt0));
10223   }
10224
10225   return SDValue();
10226 }
10227
10228 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
10229 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
10230                                    const X86Subtarget *Subtarget) {
10231   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
10232   // the FP state in cases where an emms may be missing.
10233   // A preferable solution to the general problem is to figure out the right
10234   // places to insert EMMS.  This qualifies as a quick hack.
10235
10236   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
10237   StoreSDNode *St = cast<StoreSDNode>(N);
10238   EVT VT = St->getValue().getValueType();
10239   if (VT.getSizeInBits() != 64)
10240     return SDValue();
10241
10242   const Function *F = DAG.getMachineFunction().getFunction();
10243   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
10244   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
10245     && Subtarget->hasSSE2();
10246   if ((VT.isVector() ||
10247        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
10248       isa<LoadSDNode>(St->getValue()) &&
10249       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
10250       St->getChain().hasOneUse() && !St->isVolatile()) {
10251     SDNode* LdVal = St->getValue().getNode();
10252     LoadSDNode *Ld = 0;
10253     int TokenFactorIndex = -1;
10254     SmallVector<SDValue, 8> Ops;
10255     SDNode* ChainVal = St->getChain().getNode();
10256     // Must be a store of a load.  We currently handle two cases:  the load
10257     // is a direct child, and it's under an intervening TokenFactor.  It is
10258     // possible to dig deeper under nested TokenFactors.
10259     if (ChainVal == LdVal)
10260       Ld = cast<LoadSDNode>(St->getChain());
10261     else if (St->getValue().hasOneUse() &&
10262              ChainVal->getOpcode() == ISD::TokenFactor) {
10263       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
10264         if (ChainVal->getOperand(i).getNode() == LdVal) {
10265           TokenFactorIndex = i;
10266           Ld = cast<LoadSDNode>(St->getValue());
10267         } else
10268           Ops.push_back(ChainVal->getOperand(i));
10269       }
10270     }
10271
10272     if (!Ld || !ISD::isNormalLoad(Ld))
10273       return SDValue();
10274
10275     // If this is not the MMX case, i.e. we are just turning i64 load/store
10276     // into f64 load/store, avoid the transformation if there are multiple
10277     // uses of the loaded value.
10278     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
10279       return SDValue();
10280
10281     DebugLoc LdDL = Ld->getDebugLoc();
10282     DebugLoc StDL = N->getDebugLoc();
10283     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
10284     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
10285     // pair instead.
10286     if (Subtarget->is64Bit() || F64IsLegal) {
10287       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
10288       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
10289                                   Ld->getBasePtr(), Ld->getSrcValue(),
10290                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
10291                                   Ld->isNonTemporal(), Ld->getAlignment());
10292       SDValue NewChain = NewLd.getValue(1);
10293       if (TokenFactorIndex != -1) {
10294         Ops.push_back(NewChain);
10295         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10296                                Ops.size());
10297       }
10298       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
10299                           St->getSrcValue(), St->getSrcValueOffset(),
10300                           St->isVolatile(), St->isNonTemporal(),
10301                           St->getAlignment());
10302     }
10303
10304     // Otherwise, lower to two pairs of 32-bit loads / stores.
10305     SDValue LoAddr = Ld->getBasePtr();
10306     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
10307                                  DAG.getConstant(4, MVT::i32));
10308
10309     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
10310                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
10311                                Ld->isVolatile(), Ld->isNonTemporal(),
10312                                Ld->getAlignment());
10313     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
10314                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
10315                                Ld->isVolatile(), Ld->isNonTemporal(),
10316                                MinAlign(Ld->getAlignment(), 4));
10317
10318     SDValue NewChain = LoLd.getValue(1);
10319     if (TokenFactorIndex != -1) {
10320       Ops.push_back(LoLd);
10321       Ops.push_back(HiLd);
10322       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10323                              Ops.size());
10324     }
10325
10326     LoAddr = St->getBasePtr();
10327     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
10328                          DAG.getConstant(4, MVT::i32));
10329
10330     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
10331                                 St->getSrcValue(), St->getSrcValueOffset(),
10332                                 St->isVolatile(), St->isNonTemporal(),
10333                                 St->getAlignment());
10334     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
10335                                 St->getSrcValue(),
10336                                 St->getSrcValueOffset() + 4,
10337                                 St->isVolatile(),
10338                                 St->isNonTemporal(),
10339                                 MinAlign(St->getAlignment(), 4));
10340     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
10341   }
10342   return SDValue();
10343 }
10344
10345 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
10346 /// X86ISD::FXOR nodes.
10347 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
10348   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
10349   // F[X]OR(0.0, x) -> x
10350   // F[X]OR(x, 0.0) -> x
10351   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10352     if (C->getValueAPF().isPosZero())
10353       return N->getOperand(1);
10354   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10355     if (C->getValueAPF().isPosZero())
10356       return N->getOperand(0);
10357   return SDValue();
10358 }
10359
10360 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
10361 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
10362   // FAND(0.0, x) -> 0.0
10363   // FAND(x, 0.0) -> 0.0
10364   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10365     if (C->getValueAPF().isPosZero())
10366       return N->getOperand(0);
10367   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10368     if (C->getValueAPF().isPosZero())
10369       return N->getOperand(1);
10370   return SDValue();
10371 }
10372
10373 static SDValue PerformBTCombine(SDNode *N,
10374                                 SelectionDAG &DAG,
10375                                 TargetLowering::DAGCombinerInfo &DCI) {
10376   // BT ignores high bits in the bit index operand.
10377   SDValue Op1 = N->getOperand(1);
10378   if (Op1.hasOneUse()) {
10379     unsigned BitWidth = Op1.getValueSizeInBits();
10380     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
10381     APInt KnownZero, KnownOne;
10382     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
10383                                           !DCI.isBeforeLegalizeOps());
10384     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10385     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
10386         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
10387       DCI.CommitTargetLoweringOpt(TLO);
10388   }
10389   return SDValue();
10390 }
10391
10392 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
10393   SDValue Op = N->getOperand(0);
10394   if (Op.getOpcode() == ISD::BIT_CONVERT)
10395     Op = Op.getOperand(0);
10396   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
10397   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
10398       VT.getVectorElementType().getSizeInBits() ==
10399       OpVT.getVectorElementType().getSizeInBits()) {
10400     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
10401   }
10402   return SDValue();
10403 }
10404
10405 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
10406   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
10407   //           (and (i32 x86isd::setcc_carry), 1)
10408   // This eliminates the zext. This transformation is necessary because
10409   // ISD::SETCC is always legalized to i8.
10410   DebugLoc dl = N->getDebugLoc();
10411   SDValue N0 = N->getOperand(0);
10412   EVT VT = N->getValueType(0);
10413   if (N0.getOpcode() == ISD::AND &&
10414       N0.hasOneUse() &&
10415       N0.getOperand(0).hasOneUse()) {
10416     SDValue N00 = N0.getOperand(0);
10417     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
10418       return SDValue();
10419     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
10420     if (!C || C->getZExtValue() != 1)
10421       return SDValue();
10422     return DAG.getNode(ISD::AND, dl, VT,
10423                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
10424                                    N00.getOperand(0), N00.getOperand(1)),
10425                        DAG.getConstant(1, VT));
10426   }
10427
10428   return SDValue();
10429 }
10430
10431 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
10432                                              DAGCombinerInfo &DCI) const {
10433   SelectionDAG &DAG = DCI.DAG;
10434   switch (N->getOpcode()) {
10435   default: break;
10436   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
10437   case ISD::EXTRACT_VECTOR_ELT:
10438                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
10439   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
10440   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
10441   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
10442   case ISD::SHL:
10443   case ISD::SRA:
10444   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
10445   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
10446   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
10447   case X86ISD::FXOR:
10448   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
10449   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
10450   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
10451   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
10452   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
10453   }
10454
10455   return SDValue();
10456 }
10457
10458 /// isTypeDesirableForOp - Return true if the target has native support for
10459 /// the specified value type and it is 'desirable' to use the type for the
10460 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
10461 /// instruction encodings are longer and some i16 instructions are slow.
10462 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
10463   if (!isTypeLegal(VT))
10464     return false;
10465   if (VT != MVT::i16)
10466     return true;
10467
10468   switch (Opc) {
10469   default:
10470     return true;
10471   case ISD::LOAD:
10472   case ISD::SIGN_EXTEND:
10473   case ISD::ZERO_EXTEND:
10474   case ISD::ANY_EXTEND:
10475   case ISD::SHL:
10476   case ISD::SRL:
10477   case ISD::SUB:
10478   case ISD::ADD:
10479   case ISD::MUL:
10480   case ISD::AND:
10481   case ISD::OR:
10482   case ISD::XOR:
10483     return false;
10484   }
10485 }
10486
10487 static bool MayFoldLoad(SDValue Op) {
10488   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
10489 }
10490
10491 static bool MayFoldIntoStore(SDValue Op) {
10492   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
10493 }
10494
10495 /// IsDesirableToPromoteOp - This method query the target whether it is
10496 /// beneficial for dag combiner to promote the specified node. If true, it
10497 /// should return the desired promotion type by reference.
10498 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
10499   EVT VT = Op.getValueType();
10500   if (VT != MVT::i16)
10501     return false;
10502
10503   bool Promote = false;
10504   bool Commute = false;
10505   switch (Op.getOpcode()) {
10506   default: break;
10507   case ISD::LOAD: {
10508     LoadSDNode *LD = cast<LoadSDNode>(Op);
10509     // If the non-extending load has a single use and it's not live out, then it
10510     // might be folded.
10511     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
10512                                                      Op.hasOneUse()*/) {
10513       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
10514              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
10515         // The only case where we'd want to promote LOAD (rather then it being
10516         // promoted as an operand is when it's only use is liveout.
10517         if (UI->getOpcode() != ISD::CopyToReg)
10518           return false;
10519       }
10520     }
10521     Promote = true;
10522     break;
10523   }
10524   case ISD::SIGN_EXTEND:
10525   case ISD::ZERO_EXTEND:
10526   case ISD::ANY_EXTEND:
10527     Promote = true;
10528     break;
10529   case ISD::SHL:
10530   case ISD::SRL: {
10531     SDValue N0 = Op.getOperand(0);
10532     // Look out for (store (shl (load), x)).
10533     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
10534       return false;
10535     Promote = true;
10536     break;
10537   }
10538   case ISD::ADD:
10539   case ISD::MUL:
10540   case ISD::AND:
10541   case ISD::OR:
10542   case ISD::XOR:
10543     Commute = true;
10544     // fallthrough
10545   case ISD::SUB: {
10546     SDValue N0 = Op.getOperand(0);
10547     SDValue N1 = Op.getOperand(1);
10548     if (!Commute && MayFoldLoad(N1))
10549       return false;
10550     // Avoid disabling potential load folding opportunities.
10551     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
10552       return false;
10553     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
10554       return false;
10555     Promote = true;
10556   }
10557   }
10558
10559   PVT = MVT::i32;
10560   return Promote;
10561 }
10562
10563 //===----------------------------------------------------------------------===//
10564 //                           X86 Inline Assembly Support
10565 //===----------------------------------------------------------------------===//
10566
10567 static bool LowerToBSwap(CallInst *CI) {
10568   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10569   // we will turn this bswap into something that will be lowered to logical ops
10570   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10571   // so don't worry about this.
10572
10573   // Verify this is a simple bswap.
10574   if (CI->getNumArgOperands() != 1 ||
10575       CI->getType() != CI->getArgOperand(0)->getType() ||
10576       !CI->getType()->isIntegerTy())
10577     return false;
10578
10579   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10580   if (!Ty || Ty->getBitWidth() % 16 != 0)
10581     return false;
10582
10583   // Okay, we can do this xform, do so now.
10584   const Type *Tys[] = { Ty };
10585   Module *M = CI->getParent()->getParent()->getParent();
10586   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10587
10588   Value *Op = CI->getArgOperand(0);
10589   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10590
10591   CI->replaceAllUsesWith(Op);
10592   CI->eraseFromParent();
10593   return true;
10594 }
10595
10596 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10597   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10598   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10599
10600   std::string AsmStr = IA->getAsmString();
10601
10602   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10603   SmallVector<StringRef, 4> AsmPieces;
10604   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10605
10606   switch (AsmPieces.size()) {
10607   default: return false;
10608   case 1:
10609     AsmStr = AsmPieces[0];
10610     AsmPieces.clear();
10611     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10612
10613     // bswap $0
10614     if (AsmPieces.size() == 2 &&
10615         (AsmPieces[0] == "bswap" ||
10616          AsmPieces[0] == "bswapq" ||
10617          AsmPieces[0] == "bswapl") &&
10618         (AsmPieces[1] == "$0" ||
10619          AsmPieces[1] == "${0:q}")) {
10620       // No need to check constraints, nothing other than the equivalent of
10621       // "=r,0" would be valid here.
10622       return LowerToBSwap(CI);
10623     }
10624     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10625     if (CI->getType()->isIntegerTy(16) &&
10626         AsmPieces.size() == 3 &&
10627         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10628         AsmPieces[1] == "$$8," &&
10629         AsmPieces[2] == "${0:w}" &&
10630         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10631       AsmPieces.clear();
10632       const std::string &Constraints = IA->getConstraintString();
10633       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10634       std::sort(AsmPieces.begin(), AsmPieces.end());
10635       if (AsmPieces.size() == 4 &&
10636           AsmPieces[0] == "~{cc}" &&
10637           AsmPieces[1] == "~{dirflag}" &&
10638           AsmPieces[2] == "~{flags}" &&
10639           AsmPieces[3] == "~{fpsr}") {
10640         return LowerToBSwap(CI);
10641       }
10642     }
10643     break;
10644   case 3:
10645     if (CI->getType()->isIntegerTy(64) &&
10646         Constraints.size() >= 2 &&
10647         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10648         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10649       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10650       SmallVector<StringRef, 4> Words;
10651       SplitString(AsmPieces[0], Words, " \t");
10652       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10653         Words.clear();
10654         SplitString(AsmPieces[1], Words, " \t");
10655         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10656           Words.clear();
10657           SplitString(AsmPieces[2], Words, " \t,");
10658           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10659               Words[2] == "%edx") {
10660             return LowerToBSwap(CI);
10661           }
10662         }
10663       }
10664     }
10665     break;
10666   }
10667   return false;
10668 }
10669
10670
10671
10672 /// getConstraintType - Given a constraint letter, return the type of
10673 /// constraint it is for this target.
10674 X86TargetLowering::ConstraintType
10675 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10676   if (Constraint.size() == 1) {
10677     switch (Constraint[0]) {
10678     case 'A':
10679       return C_Register;
10680     case 'f':
10681     case 'r':
10682     case 'R':
10683     case 'l':
10684     case 'q':
10685     case 'Q':
10686     case 'x':
10687     case 'y':
10688     case 'Y':
10689       return C_RegisterClass;
10690     case 'e':
10691     case 'Z':
10692       return C_Other;
10693     default:
10694       break;
10695     }
10696   }
10697   return TargetLowering::getConstraintType(Constraint);
10698 }
10699
10700 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10701 /// with another that has more specific requirements based on the type of the
10702 /// corresponding operand.
10703 const char *X86TargetLowering::
10704 LowerXConstraint(EVT ConstraintVT) const {
10705   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10706   // 'f' like normal targets.
10707   if (ConstraintVT.isFloatingPoint()) {
10708     if (Subtarget->hasSSE2())
10709       return "Y";
10710     if (Subtarget->hasSSE1())
10711       return "x";
10712   }
10713
10714   return TargetLowering::LowerXConstraint(ConstraintVT);
10715 }
10716
10717 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10718 /// vector.  If it is invalid, don't add anything to Ops.
10719 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10720                                                      char Constraint,
10721                                                      std::vector<SDValue>&Ops,
10722                                                      SelectionDAG &DAG) const {
10723   SDValue Result(0, 0);
10724
10725   switch (Constraint) {
10726   default: break;
10727   case 'I':
10728     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10729       if (C->getZExtValue() <= 31) {
10730         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10731         break;
10732       }
10733     }
10734     return;
10735   case 'J':
10736     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10737       if (C->getZExtValue() <= 63) {
10738         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10739         break;
10740       }
10741     }
10742     return;
10743   case 'K':
10744     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10745       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10746         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10747         break;
10748       }
10749     }
10750     return;
10751   case 'N':
10752     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10753       if (C->getZExtValue() <= 255) {
10754         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10755         break;
10756       }
10757     }
10758     return;
10759   case 'e': {
10760     // 32-bit signed value
10761     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10762       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10763                                            C->getSExtValue())) {
10764         // Widen to 64 bits here to get it sign extended.
10765         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10766         break;
10767       }
10768     // FIXME gcc accepts some relocatable values here too, but only in certain
10769     // memory models; it's complicated.
10770     }
10771     return;
10772   }
10773   case 'Z': {
10774     // 32-bit unsigned value
10775     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10776       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10777                                            C->getZExtValue())) {
10778         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10779         break;
10780       }
10781     }
10782     // FIXME gcc accepts some relocatable values here too, but only in certain
10783     // memory models; it's complicated.
10784     return;
10785   }
10786   case 'i': {
10787     // Literal immediates are always ok.
10788     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10789       // Widen to 64 bits here to get it sign extended.
10790       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10791       break;
10792     }
10793
10794     // In any sort of PIC mode addresses need to be computed at runtime by
10795     // adding in a register or some sort of table lookup.  These can't
10796     // be used as immediates.
10797     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
10798       return;
10799
10800     // If we are in non-pic codegen mode, we allow the address of a global (with
10801     // an optional displacement) to be used with 'i'.
10802     GlobalAddressSDNode *GA = 0;
10803     int64_t Offset = 0;
10804
10805     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10806     while (1) {
10807       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10808         Offset += GA->getOffset();
10809         break;
10810       } else if (Op.getOpcode() == ISD::ADD) {
10811         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10812           Offset += C->getZExtValue();
10813           Op = Op.getOperand(0);
10814           continue;
10815         }
10816       } else if (Op.getOpcode() == ISD::SUB) {
10817         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10818           Offset += -C->getZExtValue();
10819           Op = Op.getOperand(0);
10820           continue;
10821         }
10822       }
10823
10824       // Otherwise, this isn't something we can handle, reject it.
10825       return;
10826     }
10827
10828     const GlobalValue *GV = GA->getGlobal();
10829     // If we require an extra load to get this address, as in PIC mode, we
10830     // can't accept it.
10831     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10832                                                         getTargetMachine())))
10833       return;
10834
10835     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
10836                                         GA->getValueType(0), Offset);
10837     break;
10838   }
10839   }
10840
10841   if (Result.getNode()) {
10842     Ops.push_back(Result);
10843     return;
10844   }
10845   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10846 }
10847
10848 std::vector<unsigned> X86TargetLowering::
10849 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10850                                   EVT VT) const {
10851   if (Constraint.size() == 1) {
10852     // FIXME: not handling fp-stack yet!
10853     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10854     default: break;  // Unknown constraint letter
10855     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10856       if (Subtarget->is64Bit()) {
10857         if (VT == MVT::i32)
10858           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10859                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10860                                        X86::R10D,X86::R11D,X86::R12D,
10861                                        X86::R13D,X86::R14D,X86::R15D,
10862                                        X86::EBP, X86::ESP, 0);
10863         else if (VT == MVT::i16)
10864           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10865                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10866                                        X86::R10W,X86::R11W,X86::R12W,
10867                                        X86::R13W,X86::R14W,X86::R15W,
10868                                        X86::BP,  X86::SP, 0);
10869         else if (VT == MVT::i8)
10870           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10871                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10872                                        X86::R10B,X86::R11B,X86::R12B,
10873                                        X86::R13B,X86::R14B,X86::R15B,
10874                                        X86::BPL, X86::SPL, 0);
10875
10876         else if (VT == MVT::i64)
10877           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10878                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10879                                        X86::R10, X86::R11, X86::R12,
10880                                        X86::R13, X86::R14, X86::R15,
10881                                        X86::RBP, X86::RSP, 0);
10882
10883         break;
10884       }
10885       // 32-bit fallthrough
10886     case 'Q':   // Q_REGS
10887       if (VT == MVT::i32)
10888         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10889       else if (VT == MVT::i16)
10890         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10891       else if (VT == MVT::i8)
10892         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10893       else if (VT == MVT::i64)
10894         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10895       break;
10896     }
10897   }
10898
10899   return std::vector<unsigned>();
10900 }
10901
10902 std::pair<unsigned, const TargetRegisterClass*>
10903 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10904                                                 EVT VT) const {
10905   // First, see if this is a constraint that directly corresponds to an LLVM
10906   // register class.
10907   if (Constraint.size() == 1) {
10908     // GCC Constraint Letters
10909     switch (Constraint[0]) {
10910     default: break;
10911     case 'r':   // GENERAL_REGS
10912     case 'l':   // INDEX_REGS
10913       if (VT == MVT::i8)
10914         return std::make_pair(0U, X86::GR8RegisterClass);
10915       if (VT == MVT::i16)
10916         return std::make_pair(0U, X86::GR16RegisterClass);
10917       if (VT == MVT::i32 || !Subtarget->is64Bit())
10918         return std::make_pair(0U, X86::GR32RegisterClass);
10919       return std::make_pair(0U, X86::GR64RegisterClass);
10920     case 'R':   // LEGACY_REGS
10921       if (VT == MVT::i8)
10922         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10923       if (VT == MVT::i16)
10924         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10925       if (VT == MVT::i32 || !Subtarget->is64Bit())
10926         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10927       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10928     case 'f':  // FP Stack registers.
10929       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10930       // value to the correct fpstack register class.
10931       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10932         return std::make_pair(0U, X86::RFP32RegisterClass);
10933       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10934         return std::make_pair(0U, X86::RFP64RegisterClass);
10935       return std::make_pair(0U, X86::RFP80RegisterClass);
10936     case 'y':   // MMX_REGS if MMX allowed.
10937       if (!Subtarget->hasMMX()) break;
10938       return std::make_pair(0U, X86::VR64RegisterClass);
10939     case 'Y':   // SSE_REGS if SSE2 allowed
10940       if (!Subtarget->hasSSE2()) break;
10941       // FALL THROUGH.
10942     case 'x':   // SSE_REGS if SSE1 allowed
10943       if (!Subtarget->hasSSE1()) break;
10944
10945       switch (VT.getSimpleVT().SimpleTy) {
10946       default: break;
10947       // Scalar SSE types.
10948       case MVT::f32:
10949       case MVT::i32:
10950         return std::make_pair(0U, X86::FR32RegisterClass);
10951       case MVT::f64:
10952       case MVT::i64:
10953         return std::make_pair(0U, X86::FR64RegisterClass);
10954       // Vector types.
10955       case MVT::v16i8:
10956       case MVT::v8i16:
10957       case MVT::v4i32:
10958       case MVT::v2i64:
10959       case MVT::v4f32:
10960       case MVT::v2f64:
10961         return std::make_pair(0U, X86::VR128RegisterClass);
10962       }
10963       break;
10964     }
10965   }
10966
10967   // Use the default implementation in TargetLowering to convert the register
10968   // constraint into a member of a register class.
10969   std::pair<unsigned, const TargetRegisterClass*> Res;
10970   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10971
10972   // Not found as a standard register?
10973   if (Res.second == 0) {
10974     // Map st(0) -> st(7) -> ST0
10975     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10976         tolower(Constraint[1]) == 's' &&
10977         tolower(Constraint[2]) == 't' &&
10978         Constraint[3] == '(' &&
10979         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10980         Constraint[5] == ')' &&
10981         Constraint[6] == '}') {
10982
10983       Res.first = X86::ST0+Constraint[4]-'0';
10984       Res.second = X86::RFP80RegisterClass;
10985       return Res;
10986     }
10987
10988     // GCC allows "st(0)" to be called just plain "st".
10989     if (StringRef("{st}").equals_lower(Constraint)) {
10990       Res.first = X86::ST0;
10991       Res.second = X86::RFP80RegisterClass;
10992       return Res;
10993     }
10994
10995     // flags -> EFLAGS
10996     if (StringRef("{flags}").equals_lower(Constraint)) {
10997       Res.first = X86::EFLAGS;
10998       Res.second = X86::CCRRegisterClass;
10999       return Res;
11000     }
11001
11002     // 'A' means EAX + EDX.
11003     if (Constraint == "A") {
11004       Res.first = X86::EAX;
11005       Res.second = X86::GR32_ADRegisterClass;
11006       return Res;
11007     }
11008     return Res;
11009   }
11010
11011   // Otherwise, check to see if this is a register class of the wrong value
11012   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11013   // turn into {ax},{dx}.
11014   if (Res.second->hasType(VT))
11015     return Res;   // Correct type already, nothing to do.
11016
11017   // All of the single-register GCC register classes map their values onto
11018   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11019   // really want an 8-bit or 32-bit register, map to the appropriate register
11020   // class and return the appropriate register.
11021   if (Res.second == X86::GR16RegisterClass) {
11022     if (VT == MVT::i8) {
11023       unsigned DestReg = 0;
11024       switch (Res.first) {
11025       default: break;
11026       case X86::AX: DestReg = X86::AL; break;
11027       case X86::DX: DestReg = X86::DL; break;
11028       case X86::CX: DestReg = X86::CL; break;
11029       case X86::BX: DestReg = X86::BL; break;
11030       }
11031       if (DestReg) {
11032         Res.first = DestReg;
11033         Res.second = X86::GR8RegisterClass;
11034       }
11035     } else if (VT == MVT::i32) {
11036       unsigned DestReg = 0;
11037       switch (Res.first) {
11038       default: break;
11039       case X86::AX: DestReg = X86::EAX; break;
11040       case X86::DX: DestReg = X86::EDX; break;
11041       case X86::CX: DestReg = X86::ECX; break;
11042       case X86::BX: DestReg = X86::EBX; break;
11043       case X86::SI: DestReg = X86::ESI; break;
11044       case X86::DI: DestReg = X86::EDI; break;
11045       case X86::BP: DestReg = X86::EBP; break;
11046       case X86::SP: DestReg = X86::ESP; break;
11047       }
11048       if (DestReg) {
11049         Res.first = DestReg;
11050         Res.second = X86::GR32RegisterClass;
11051       }
11052     } else if (VT == MVT::i64) {
11053       unsigned DestReg = 0;
11054       switch (Res.first) {
11055       default: break;
11056       case X86::AX: DestReg = X86::RAX; break;
11057       case X86::DX: DestReg = X86::RDX; break;
11058       case X86::CX: DestReg = X86::RCX; break;
11059       case X86::BX: DestReg = X86::RBX; break;
11060       case X86::SI: DestReg = X86::RSI; break;
11061       case X86::DI: DestReg = X86::RDI; break;
11062       case X86::BP: DestReg = X86::RBP; break;
11063       case X86::SP: DestReg = X86::RSP; break;
11064       }
11065       if (DestReg) {
11066         Res.first = DestReg;
11067         Res.second = X86::GR64RegisterClass;
11068       }
11069     }
11070   } else if (Res.second == X86::FR32RegisterClass ||
11071              Res.second == X86::FR64RegisterClass ||
11072              Res.second == X86::VR128RegisterClass) {
11073     // Handle references to XMM physical registers that got mapped into the
11074     // wrong class.  This can happen with constraints like {xmm0} where the
11075     // target independent register mapper will just pick the first match it can
11076     // find, ignoring the required type.
11077     if (VT == MVT::f32)
11078       Res.second = X86::FR32RegisterClass;
11079     else if (VT == MVT::f64)
11080       Res.second = X86::FR64RegisterClass;
11081     else if (X86::VR128RegisterClass->hasType(VT))
11082       Res.second = X86::VR128RegisterClass;
11083   }
11084
11085   return Res;
11086 }