lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Support/raw_ostream.h"
  51 using namespace llvm;
  52
  53 STATISTIC(NumTailCalls, "Number of tail calls");
  54
  55 static cl::opt<bool>
  56 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  57
  58 // Disable16Bit - 16-bit operations typically have a larger encoding than
  59 // corresponding 32-bit instructions, and 16-bit code is slow on some
  60 // processors. This is an experimental flag to disable 16-bit operations
  61 // (which forces them to be Legalized to 32-bit operations).
  62 static cl::opt<bool>
  63 Disable16Bit("disable-16bit", cl::Hidden,
  64              cl::desc("Disable use of 16-bit instructions"));
  65
  66 // Forward declarations.
  67 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  68                        SDValue V2);
  69
  70 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  71   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  72   default: llvm_unreachable("unknown subtarget type");
  73   case X86Subtarget::isDarwin:
  74     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  75       return new X8664_MachoTargetObjectFile();
  76     return new X8632_MachoTargetObjectFile();
  77   case X86Subtarget::isELF:
  78     return new TargetLoweringObjectFileELF();
  79   case X86Subtarget::isMingw:
  80   case X86Subtarget::isCygwin:
  81   case X86Subtarget::isWindows:
  82     return new TargetLoweringObjectFileCOFF();
  83   }
  84
  85 }
  86
  87 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  88   : TargetLowering(TM, createTLOF(TM)) {
  89   Subtarget = &TM.getSubtarget<X86Subtarget>();
  90   X86ScalarSSEf64 = Subtarget->hasSSE2();
  91   X86ScalarSSEf32 = Subtarget->hasSSE1();
  92   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  93
  94   RegInfo = TM.getRegisterInfo();
  95   TD = getTargetData();
  96
  97   // Set up the TargetLowering object.
  98
  99   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 100   setShiftAmountType(MVT::i8);
 101   setBooleanContents(ZeroOrOneBooleanContent);
 102   setSchedulingPreference(SchedulingForRegPressure);
 103   setStackPointerRegisterToSaveRestore(X86StackPtr);
 104
 105   if (Subtarget->isTargetDarwin()) {
 106     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 107     setUseUnderscoreSetJmp(false);
 108     setUseUnderscoreLongJmp(false);
 109   } else if (Subtarget->isTargetMingw()) {
 110     // MS runtime is weird: it exports _setjmp, but longjmp!
 111     setUseUnderscoreSetJmp(true);
 112     setUseUnderscoreLongJmp(false);
 113   } else {
 114     setUseUnderscoreSetJmp(true);
 115     setUseUnderscoreLongJmp(true);
 116   }
 117
 118   // Set up the register classes.
 119   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 120   if (!Disable16Bit)
 121     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 122   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 123   if (Subtarget->is64Bit())
 124     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 125
 126   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 127
 128   // We don't accept any truncstore of integer registers.
 129   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 130   if (!Disable16Bit)
 131     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 132   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 133   if (!Disable16Bit)
 134     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 135   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 136   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 137
 138   // SETOEQ and SETUNE require checking two conditions.
 139   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 140   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 141   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 142   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 143   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 144   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 145
 146   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 147   // operation.
 148   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 149   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 150   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 151
 152   if (Subtarget->is64Bit()) {
 153     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 154     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 155   } else if (!UseSoftFloat) {
 156     if (X86ScalarSSEf64) {
 157       // We have an impenetrably clever algorithm for ui64->double only.
 158       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 159     }
 160     // We have an algorithm for SSE2, and we turn this into a 64-bit
 161     // FILD for other targets.
 162     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 163   }
 164
 165   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 166   // this operation.
 167   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 168   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 169
 170   if (!UseSoftFloat) {
 171     // SSE has no i16 to fp conversion, only i32
 172     if (X86ScalarSSEf32) {
 173       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 174       // f32 and f64 cases are Legal, f80 case is not
 175       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 176     } else {
 177       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 178       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 179     }
 180   } else {
 181     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 182     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 183   }
 184
 185   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 186   // are Legal, f80 is custom lowered.
 187   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 188   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 189
 190   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 191   // this operation.
 192   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 193   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 194
 195   if (X86ScalarSSEf32) {
 196     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 197     // f32 and f64 cases are Legal, f80 case is not
 198     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 199   } else {
 200     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 201     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 202   }
 203
 204   // Handle FP_TO_UINT by promoting the destination to a larger signed
 205   // conversion.
 206   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 207   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 208   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 209
 210   if (Subtarget->is64Bit()) {
 211     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 212     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 213   } else if (!UseSoftFloat) {
 214     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 215       // Expand FP_TO_UINT into a select.
 216       // FIXME: We would like to use a Custom expander here eventually to do
 217       // the optimal thing for SSE vs. the default expansion in the legalizer.
 218       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 219     else
 220       // With SSE3 we can use fisttpll to convert to a signed i64; without
 221       // SSE, we're stuck with a fistpll.
 222       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 223   }
 224
 225   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 226   if (!X86ScalarSSEf64) {
 227     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 228     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 229   }
 230
 231   // Scalar integer divide and remainder are lowered to use operations that
 232   // produce two results, to match the available instructions. This exposes
 233   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 234   // into a single instruction.
 235   //
 236   // Scalar integer multiply-high is also lowered to use two-result
 237   // operations, to match the available instructions. However, plain multiply
 238   // (low) operations are left as Legal, as there are single-result
 239   // instructions for this in x86. Using the two-result multiply instructions
 240   // when both high and low results are needed must be arranged by dagcombine.
 241   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 242   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 243   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 244   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 245   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 246   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 247   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 248   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 249   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 250   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 251   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 252   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 253   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 254   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 255   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 256   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 257   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 258   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 259   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 260   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 261   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 262   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 263   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 264   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 265
 266   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 267   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 268   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 269   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 270   if (Subtarget->is64Bit())
 271     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 274   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 275   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 278   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 279   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 280
 281   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 285   if (Disable16Bit) {
 286     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 287     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 288   } else {
 289     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 291   }
 292   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 293   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 294   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 295   if (Subtarget->is64Bit()) {
 296     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 297     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 298     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 299   }
 300
 301   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 302   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 303
 304   // These should be promoted to a larger select which is supported.
 305   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 306   // X86 wants to expand cmov itself.
 307   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 308   if (Disable16Bit)
 309     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 310   else
 311     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 312   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 313   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 314   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 315   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 317   if (Disable16Bit)
 318     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 319   else
 320     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 321   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 322   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 323   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 324   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 325   if (Subtarget->is64Bit()) {
 326     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 327     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 328   }
 329   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 330
 331   // Darwin ABI issue.
 332   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 333   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 334   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 335   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 336   if (Subtarget->is64Bit())
 337     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 338   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 339   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 340   if (Subtarget->is64Bit()) {
 341     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 342     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 343     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 344     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 345     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 346   }
 347   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 348   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 349   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 350   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 351   if (Subtarget->is64Bit()) {
 352     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 353     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 354     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 355   }
 356
 357   if (Subtarget->hasSSE1())
 358     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 359
 360   if (!Subtarget->hasSSE2())
 361     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 362
 363   // Expand certain atomics
 364   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 365   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 366   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 368
 369   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 370   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 371   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 373
 374   if (!Subtarget->is64Bit()) {
 375     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 376     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 377     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 378     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 380     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 381     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 382   }
 383
 384   // FIXME - use subtarget debug flags
 385   if (!Subtarget->isTargetDarwin() &&
 386       !Subtarget->isTargetELF() &&
 387       !Subtarget->isTargetCygMing()) {
 388     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 389   }
 390
 391   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 392   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 393   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 394   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 395   if (Subtarget->is64Bit()) {
 396     setExceptionPointerRegister(X86::RAX);
 397     setExceptionSelectorRegister(X86::RDX);
 398   } else {
 399     setExceptionPointerRegister(X86::EAX);
 400     setExceptionSelectorRegister(X86::EDX);
 401   }
 402   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 403   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 404
 405   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 406
 407   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 408
 409   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 410   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 411   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 412   if (Subtarget->is64Bit()) {
 413     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 414     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 415   } else {
 416     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 417     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 418   }
 419
 420   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 421   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 422   if (Subtarget->is64Bit())
 423     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 424   if (Subtarget->isTargetCygMing())
 425     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 426   else
 427     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 428
 429   if (!UseSoftFloat && X86ScalarSSEf64) {
 430     // f32 and f64 use SSE.
 431     // Set up the FP register classes.
 432     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 433     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 434
 435     // Use ANDPD to simulate FABS.
 436     setOperationAction(ISD::FABS , MVT::f64, Custom);
 437     setOperationAction(ISD::FABS , MVT::f32, Custom);
 438
 439     // Use XORP to simulate FNEG.
 440     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 441     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 442
 443     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 444     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 445     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 446
 447     // We don't support sin/cos/fmod
 448     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 449     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 450     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 451     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 452
 453     // Expand FP immediates into loads from the stack, except for the special
 454     // cases we handle.
 455     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 456     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 457   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 458     // Use SSE for f32, x87 for f64.
 459     // Set up the FP register classes.
 460     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 461     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 462
 463     // Use ANDPS to simulate FABS.
 464     setOperationAction(ISD::FABS , MVT::f32, Custom);
 465
 466     // Use XORP to simulate FNEG.
 467     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 468
 469     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 470
 471     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 472     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 473     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 474
 475     // We don't support sin/cos/fmod
 476     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 477     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 478
 479     // Special cases we handle for FP constants.
 480     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 481     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 482     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 483     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 484     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 485
 486     if (!UnsafeFPMath) {
 487       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 488       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 489     }
 490   } else if (!UseSoftFloat) {
 491     // f32 and f64 in x87.
 492     // Set up the FP register classes.
 493     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 494     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 495
 496     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 497     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 498     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 499     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 500
 501     if (!UnsafeFPMath) {
 502       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 503       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 504     }
 505     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 506     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 507     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 508     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 509     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 510     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 511     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 512     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 513   }
 514
 515   // Long double always uses X87.
 516   if (!UseSoftFloat) {
 517     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 518     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 519     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 520     {
 521       bool ignored;
 522       APFloat TmpFlt(+0.0);
 523       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 524                      &ignored);
 525       addLegalFPImmediate(TmpFlt);  // FLD0
 526       TmpFlt.changeSign();
 527       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 528       APFloat TmpFlt2(+1.0);
 529       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 530                       &ignored);
 531       addLegalFPImmediate(TmpFlt2);  // FLD1
 532       TmpFlt2.changeSign();
 533       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 534     }
 535
 536     if (!UnsafeFPMath) {
 537       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 538       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 539     }
 540   }
 541
 542   // Always use a library call for pow.
 543   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 544   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 545   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 546
 547   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 548   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 549   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 550   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 551   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 552
 553   // First set operation action for all vector types to either promote
 554   // (for widening) or expand (for scalarization). Then we will selectively
 555   // turn on ones that can be effectively codegen'd.
 556   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 557        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 558     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 573     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 574     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 607     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 608     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 610     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 611     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 612          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 613       setTruncStoreAction((MVT::SimpleValueType)VT,
 614                           (MVT::SimpleValueType)InnerVT, Expand);
 615     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 616     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 617     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 618   }
 619
 620   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 621   // with -msoft-float, disable use of MMX as well.
 622   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 623     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 624     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 625     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 626     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 627     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 628
 629     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 630     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 631     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 632     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 633
 634     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 635     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 636     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 637     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 638
 639     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 640     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 641
 642     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 643     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 644     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 645     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 646     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 647     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 648     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 649
 650     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 651     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 652     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 653     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 654     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 655     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 656     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 657
 658     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 659     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 660     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 661     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 662     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 663     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 664     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 665
 666     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 667     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 668     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 669     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 670     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 671     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 672     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 673     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 674     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 675
 676     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 677     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 678     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 679     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 680     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 681
 682     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 685     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 686
 687     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 688     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 689     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 690     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 691
 692     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 693
 694     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 695     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 696     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 697     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 698     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 699     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 700     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 701   }
 702
 703   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 704     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 705
 706     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 707     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 708     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 711     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 712     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 713     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 714     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 715     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 716     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 717     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 718   }
 719
 720   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 721     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 722
 723     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 724     // registers cannot be used even for integer operations.
 725     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 726     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 727     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 728     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 729
 730     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 731     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 733     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 734     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 735     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 736     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 737     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 738     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 739     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 740     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 741     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 742     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 743     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 745     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 746
 747     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 748     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 749     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 750     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 751
 752     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 753     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 754     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 755     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 756     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 757
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 760     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 763
 764     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 765     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 766       EVT VT = (MVT::SimpleValueType)i;
 767       // Do not attempt to custom lower non-power-of-2 vectors
 768       if (!isPowerOf2_32(VT.getVectorNumElements()))
 769         continue;
 770       // Do not attempt to custom lower non-128-bit vectors
 771       if (!VT.is128BitVector())
 772         continue;
 773       setOperationAction(ISD::BUILD_VECTOR,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775       setOperationAction(ISD::VECTOR_SHUFFLE,
 776                          VT.getSimpleVT().SimpleTy, Custom);
 777       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 778                          VT.getSimpleVT().SimpleTy, Custom);
 779     }
 780
 781     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 782     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 783     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 785     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 786     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 787
 788     if (Subtarget->is64Bit()) {
 789       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 790       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 791     }
 792
 793     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 794     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 795       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 796       EVT VT = SVT;
 797
 798       // Do not attempt to promote non-128-bit vectors
 799       if (!VT.is128BitVector()) {
 800         continue;
 801       }
 802       setOperationAction(ISD::AND,    SVT, Promote);
 803       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::OR,     SVT, Promote);
 805       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 806       setOperationAction(ISD::XOR,    SVT, Promote);
 807       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 808       setOperationAction(ISD::LOAD,   SVT, Promote);
 809       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 810       setOperationAction(ISD::SELECT, SVT, Promote);
 811       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 812     }
 813
 814     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 815
 816     // Custom lower v2i64 and v2f64 selects.
 817     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 818     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 819     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 820     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 821
 822     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 823     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 824     if (!DisableMMX && Subtarget->hasMMX()) {
 825       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 826       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 827     }
 828   }
 829
 830   if (Subtarget->hasSSE41()) {
 831     // FIXME: Do we need to handle scalar-to-vector here?
 832     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 833
 834     // i8 and i16 vectors are custom , because the source register and source
 835     // source memory operand types are not the same width.  f32 vectors are
 836     // custom since the immediate controlling the insert encodes additional
 837     // information.
 838     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 839     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 840     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 842
 843     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 844     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 845     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 847
 848     if (Subtarget->is64Bit()) {
 849       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 850       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 851     }
 852   }
 853
 854   if (Subtarget->hasSSE42()) {
 855     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 856   }
 857
 858   if (!UseSoftFloat && Subtarget->hasAVX()) {
 859     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 860     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 861     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 862     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 863
 864     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 865     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 866     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 867     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 868     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 869     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 870     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 871     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 872     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 873     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 874     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 875     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 876     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 877     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 878     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 879
 880     // Operations to consider commented out -v16i16 v32i8
 881     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 882     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 883     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 884     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 885     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 886     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 887     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 888     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 889     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 890     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 891     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 892     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 893     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 894     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 895
 896     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 897     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 898     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 899     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 900
 901     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 902     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 903     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 904     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 905     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 906
 907     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 908     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 909     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 910     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 912     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 913
 914 #if 0
 915     // Not sure we want to do this since there are no 256-bit integer
 916     // operations in AVX
 917
 918     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 919     // This includes 256-bit vectors
 920     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 921       EVT VT = (MVT::SimpleValueType)i;
 922
 923       // Do not attempt to custom lower non-power-of-2 vectors
 924       if (!isPowerOf2_32(VT.getVectorNumElements()))
 925         continue;
 926
 927       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 928       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 929       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 930     }
 931
 932     if (Subtarget->is64Bit()) {
 933       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 934       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 935     }
 936 #endif
 937
 938 #if 0
 939     // Not sure we want to do this since there are no 256-bit integer
 940     // operations in AVX
 941
 942     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 943     // Including 256-bit vectors
 944     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 945       EVT VT = (MVT::SimpleValueType)i;
 946
 947       if (!VT.is256BitVector()) {
 948         continue;
 949       }
 950       setOperationAction(ISD::AND,    VT, Promote);
 951       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 952       setOperationAction(ISD::OR,     VT, Promote);
 953       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 954       setOperationAction(ISD::XOR,    VT, Promote);
 955       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 956       setOperationAction(ISD::LOAD,   VT, Promote);
 957       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 958       setOperationAction(ISD::SELECT, VT, Promote);
 959       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 960     }
 961
 962     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 963 #endif
 964   }
 965
 966   // We want to custom lower some of our intrinsics.
 967   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 968
 969   // Add/Sub/Mul with overflow operations are custom lowered.
 970   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 971   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 972   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 973   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 974   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 975   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 976   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 977   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 978   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 979   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 980
 981   if (!Subtarget->is64Bit()) {
 982     // These libcalls are not available in 32-bit.
 983     setLibcallName(RTLIB::SHL_I128, 0);
 984     setLibcallName(RTLIB::SRL_I128, 0);
 985     setLibcallName(RTLIB::SRA_I128, 0);
 986   }
 987
 988   // We have target-specific dag combine patterns for the following nodes:
 989   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 990   setTargetDAGCombine(ISD::BUILD_VECTOR);
 991   setTargetDAGCombine(ISD::SELECT);
 992   setTargetDAGCombine(ISD::SHL);
 993   setTargetDAGCombine(ISD::SRA);
 994   setTargetDAGCombine(ISD::SRL);
 995   setTargetDAGCombine(ISD::OR);
 996   setTargetDAGCombine(ISD::STORE);
 997   setTargetDAGCombine(ISD::MEMBARRIER);
 998   setTargetDAGCombine(ISD::ZERO_EXTEND);
 999   if (Subtarget->is64Bit())
1000     setTargetDAGCombine(ISD::MUL);
1001
1002   computeRegisterProperties();
1003
1004   // Divide and reminder operations have no vector equivalent and can
1005   // trap. Do a custom widening for these operations in which we never
1006   // generate more divides/remainder than the original vector width.
1007   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1008        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
1009     if (!isTypeLegal((MVT::SimpleValueType)VT)) {
1010       setOperationAction(ISD::SDIV, (MVT::SimpleValueType) VT, Custom);
1011       setOperationAction(ISD::UDIV, (MVT::SimpleValueType) VT, Custom);
1012       setOperationAction(ISD::SREM, (MVT::SimpleValueType) VT, Custom);
1013       setOperationAction(ISD::UREM, (MVT::SimpleValueType) VT, Custom);
1014     }
1015   }
1016
1017   // FIXME: These should be based on subtarget info. Plus, the values should
1018   // be smaller when we are in optimizing for size mode.
1019   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1020   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1021   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1022   setPrefLoopAlignment(16);
1023   benefitFromCodePlacementOpt = true;
1024 }
1025
1026
1027 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1028   return MVT::i8;
1029 }
1030
1031
1032 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1033 /// the desired ByVal argument alignment.
1034 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1035   if (MaxAlign == 16)
1036     return;
1037   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1038     if (VTy->getBitWidth() == 128)
1039       MaxAlign = 16;
1040   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1041     unsigned EltAlign = 0;
1042     getMaxByValAlign(ATy->getElementType(), EltAlign);
1043     if (EltAlign > MaxAlign)
1044       MaxAlign = EltAlign;
1045   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1046     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1047       unsigned EltAlign = 0;
1048       getMaxByValAlign(STy->getElementType(i), EltAlign);
1049       if (EltAlign > MaxAlign)
1050         MaxAlign = EltAlign;
1051       if (MaxAlign == 16)
1052         break;
1053     }
1054   }
1055   return;
1056 }
1057
1058 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1059 /// function arguments in the caller parameter area. For X86, aggregates
1060 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1061 /// are at 4-byte boundaries.
1062 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1063   if (Subtarget->is64Bit()) {
1064     // Max of 8 and alignment of type.
1065     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1066     if (TyAlign > 8)
1067       return TyAlign;
1068     return 8;
1069   }
1070
1071   unsigned Align = 4;
1072   if (Subtarget->hasSSE1())
1073     getMaxByValAlign(Ty, Align);
1074   return Align;
1075 }
1076
1077 /// getOptimalMemOpType - Returns the target specific optimal type for load
1078 /// and store operations as a result of memset, memcpy, and memmove
1079 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1080 /// determining it.
1081 EVT
1082 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1083                                        bool isSrcConst, bool isSrcStr,
1084                                        SelectionDAG &DAG) const {
1085   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1086   // linux.  This is because the stack realignment code can't handle certain
1087   // cases like PR2962.  This should be removed when PR2962 is fixed.
1088   const Function *F = DAG.getMachineFunction().getFunction();
1089   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1090   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1091     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1092       return MVT::v4i32;
1093     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1094       return MVT::v4f32;
1095   }
1096   if (Subtarget->is64Bit() && Size >= 8)
1097     return MVT::i64;
1098   return MVT::i32;
1099 }
1100
1101 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1102 /// current function.  The returned value is a member of the
1103 /// MachineJumpTableInfo::JTEntryKind enum.
1104 unsigned X86TargetLowering::getJumpTableEncoding() const {
1105   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1106   // symbol.
1107   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1108       Subtarget->isPICStyleGOT())
1109     return MachineJumpTableInfo::EK_Custom32;
1110
1111   // Otherwise, use the normal jump table encoding heuristics.
1112   return TargetLowering::getJumpTableEncoding();
1113 }
1114
1115 /// getPICBaseSymbol - Return the X86-32 PIC base.
1116 MCSymbol *
1117 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1118                                     MCContext &Ctx) const {
1119   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1120   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1121                                Twine(MF->getFunctionNumber())+"$pb");
1122 }
1123
1124
1125 const MCExpr *
1126 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1127                                              const MachineBasicBlock *MBB,
1128                                              unsigned uid,MCContext &Ctx) const{
1129   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1130          Subtarget->isPICStyleGOT());
1131   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1132   // entries.
1133
1134   // FIXME: @GOTOFF should be a property of MCSymbolRefExpr not in the MCSymbol.
1135   std::string Name = MBB->getSymbol(Ctx)->getName() + "@GOTOFF";
1136   return MCSymbolRefExpr::Create(Ctx.GetOrCreateSymbol(StringRef(Name)), Ctx);
1137 }
1138
1139 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1140 /// jumptable.
1141 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1142                                                     SelectionDAG &DAG) const {
1143   if (!Subtarget->is64Bit())
1144     // This doesn't have DebugLoc associated with it, but is not really the
1145     // same as a Register.
1146     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1147                        getPointerTy());
1148   return Table;
1149 }
1150
1151 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1152 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1153 /// MCExpr.
1154 const MCExpr *X86TargetLowering::
1155 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1156                              MCContext &Ctx) const {
1157   // X86-64 uses RIP relative addressing based on the jump table label.
1158   if (Subtarget->isPICStyleRIPRel())
1159     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1160
1161   // Otherwise, the reference is relative to the PIC base.
1162   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1163 }
1164
1165 /// getFunctionAlignment - Return the Log2 alignment of this function.
1166 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1167   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1168 }
1169
1170 //===----------------------------------------------------------------------===//
1171 //               Return Value Calling Convention Implementation
1172 //===----------------------------------------------------------------------===//
1173
1174 #include "X86GenCallingConv.inc"
1175
1176 bool
1177 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1178                         const SmallVectorImpl<EVT> &OutTys,
1179                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1180                         SelectionDAG &DAG) {
1181   SmallVector<CCValAssign, 16> RVLocs;
1182   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1183                  RVLocs, *DAG.getContext());
1184   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1185 }
1186
1187 SDValue
1188 X86TargetLowering::LowerReturn(SDValue Chain,
1189                                CallingConv::ID CallConv, bool isVarArg,
1190                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1191                                DebugLoc dl, SelectionDAG &DAG) {
1192
1193   SmallVector<CCValAssign, 16> RVLocs;
1194   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1195                  RVLocs, *DAG.getContext());
1196   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1197
1198   // If this is the first return lowered for this function, add the regs to the
1199   // liveout set for the function.
1200   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1201     for (unsigned i = 0; i != RVLocs.size(); ++i)
1202       if (RVLocs[i].isRegLoc())
1203         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1204   }
1205
1206   SDValue Flag;
1207
1208   SmallVector<SDValue, 6> RetOps;
1209   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1210   // Operand #1 = Bytes To Pop
1211   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1212
1213   // Copy the result values into the output registers.
1214   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1215     CCValAssign &VA = RVLocs[i];
1216     assert(VA.isRegLoc() && "Can only return in registers!");
1217     SDValue ValToCopy = Outs[i].Val;
1218
1219     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1220     // the RET instruction and handled by the FP Stackifier.
1221     if (VA.getLocReg() == X86::ST0 ||
1222         VA.getLocReg() == X86::ST1) {
1223       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1224       // change the value to the FP stack register class.
1225       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1226         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1227       RetOps.push_back(ValToCopy);
1228       // Don't emit a copytoreg.
1229       continue;
1230     }
1231
1232     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1233     // which is returned in RAX / RDX.
1234     if (Subtarget->is64Bit()) {
1235       EVT ValVT = ValToCopy.getValueType();
1236       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1237         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1238         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1239           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1240       }
1241     }
1242
1243     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1244     Flag = Chain.getValue(1);
1245   }
1246
1247   // The x86-64 ABI for returning structs by value requires that we copy
1248   // the sret argument into %rax for the return. We saved the argument into
1249   // a virtual register in the entry block, so now we copy the value out
1250   // and into %rax.
1251   if (Subtarget->is64Bit() &&
1252       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1253     MachineFunction &MF = DAG.getMachineFunction();
1254     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1255     unsigned Reg = FuncInfo->getSRetReturnReg();
1256     if (!Reg) {
1257       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1258       FuncInfo->setSRetReturnReg(Reg);
1259     }
1260     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1261
1262     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1263     Flag = Chain.getValue(1);
1264
1265     // RAX now acts like a return value.
1266     MF.getRegInfo().addLiveOut(X86::RAX);
1267   }
1268
1269   RetOps[0] = Chain;  // Update chain.
1270
1271   // Add the flag if we have it.
1272   if (Flag.getNode())
1273     RetOps.push_back(Flag);
1274
1275   return DAG.getNode(X86ISD::RET_FLAG, dl,
1276                      MVT::Other, &RetOps[0], RetOps.size());
1277 }
1278
1279 /// LowerCallResult - Lower the result values of a call into the
1280 /// appropriate copies out of appropriate physical registers.
1281 ///
1282 SDValue
1283 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1284                                    CallingConv::ID CallConv, bool isVarArg,
1285                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1286                                    DebugLoc dl, SelectionDAG &DAG,
1287                                    SmallVectorImpl<SDValue> &InVals) {
1288
1289   // Assign locations to each value returned by this call.
1290   SmallVector<CCValAssign, 16> RVLocs;
1291   bool Is64Bit = Subtarget->is64Bit();
1292   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1293                  RVLocs, *DAG.getContext());
1294   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1295
1296   // Copy all of the result registers out of their specified physreg.
1297   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1298     CCValAssign &VA = RVLocs[i];
1299     EVT CopyVT = VA.getValVT();
1300
1301     // If this is x86-64, and we disabled SSE, we can't return FP values
1302     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1303         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1304       llvm_report_error("SSE register return with SSE disabled");
1305     }
1306
1307     // If this is a call to a function that returns an fp value on the floating
1308     // point stack, but where we prefer to use the value in xmm registers, copy
1309     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1310     if ((VA.getLocReg() == X86::ST0 ||
1311          VA.getLocReg() == X86::ST1) &&
1312         isScalarFPTypeInSSEReg(VA.getValVT())) {
1313       CopyVT = MVT::f80;
1314     }
1315
1316     SDValue Val;
1317     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1318       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1319       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1320         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1321                                    MVT::v2i64, InFlag).getValue(1);
1322         Val = Chain.getValue(0);
1323         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1324                           Val, DAG.getConstant(0, MVT::i64));
1325       } else {
1326         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1327                                    MVT::i64, InFlag).getValue(1);
1328         Val = Chain.getValue(0);
1329       }
1330       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1331     } else {
1332       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1333                                  CopyVT, InFlag).getValue(1);
1334       Val = Chain.getValue(0);
1335     }
1336     InFlag = Chain.getValue(2);
1337
1338     if (CopyVT != VA.getValVT()) {
1339       // Round the F80 the right size, which also moves to the appropriate xmm
1340       // register.
1341       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1342                         // This truncation won't change the value.
1343                         DAG.getIntPtrConstant(1));
1344     }
1345
1346     InVals.push_back(Val);
1347   }
1348
1349   return Chain;
1350 }
1351
1352
1353 //===----------------------------------------------------------------------===//
1354 //                C & StdCall & Fast Calling Convention implementation
1355 //===----------------------------------------------------------------------===//
1356 //  StdCall calling convention seems to be standard for many Windows' API
1357 //  routines and around. It differs from C calling convention just a little:
1358 //  callee should clean up the stack, not caller. Symbols should be also
1359 //  decorated in some fancy way :) It doesn't support any vector arguments.
1360 //  For info on fast calling convention see Fast Calling Convention (tail call)
1361 //  implementation LowerX86_32FastCCCallTo.
1362
1363 /// CallIsStructReturn - Determines whether a call uses struct return
1364 /// semantics.
1365 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1366   if (Outs.empty())
1367     return false;
1368
1369   return Outs[0].Flags.isSRet();
1370 }
1371
1372 /// ArgsAreStructReturn - Determines whether a function uses struct
1373 /// return semantics.
1374 static bool
1375 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1376   if (Ins.empty())
1377     return false;
1378
1379   return Ins[0].Flags.isSRet();
1380 }
1381
1382 /// IsCalleePop - Determines whether the callee is required to pop its
1383 /// own arguments. Callee pop is necessary to support tail calls.
1384 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1385   if (IsVarArg)
1386     return false;
1387
1388   switch (CallingConv) {
1389   default:
1390     return false;
1391   case CallingConv::X86_StdCall:
1392     return !Subtarget->is64Bit();
1393   case CallingConv::X86_FastCall:
1394     return !Subtarget->is64Bit();
1395   case CallingConv::Fast:
1396     return PerformTailCallOpt;
1397   }
1398 }
1399
1400 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1401 /// given CallingConvention value.
1402 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1403   if (Subtarget->is64Bit()) {
1404     if (Subtarget->isTargetWin64())
1405       return CC_X86_Win64_C;
1406     else
1407       return CC_X86_64_C;
1408   }
1409
1410   if (CC == CallingConv::X86_FastCall)
1411     return CC_X86_32_FastCall;
1412   else if (CC == CallingConv::Fast)
1413     return CC_X86_32_FastCC;
1414   else
1415     return CC_X86_32_C;
1416 }
1417
1418 /// NameDecorationForCallConv - Selects the appropriate decoration to
1419 /// apply to a MachineFunction containing a given calling convention.
1420 NameDecorationStyle
1421 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1422   if (CallConv == CallingConv::X86_FastCall)
1423     return FastCall;
1424   else if (CallConv == CallingConv::X86_StdCall)
1425     return StdCall;
1426   return None;
1427 }
1428
1429
1430 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1431 /// by "Src" to address "Dst" with size and alignment information specified by
1432 /// the specific parameter attribute. The copy will be passed as a byval
1433 /// function parameter.
1434 static SDValue
1435 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1436                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1437                           DebugLoc dl) {
1438   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1439   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1440                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1441 }
1442
1443 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1444 /// a tailcall target by changing its ABI.
1445 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1446   return PerformTailCallOpt && CC == CallingConv::Fast;
1447 }
1448
1449 SDValue
1450 X86TargetLowering::LowerMemArgument(SDValue Chain,
1451                                     CallingConv::ID CallConv,
1452                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1453                                     DebugLoc dl, SelectionDAG &DAG,
1454                                     const CCValAssign &VA,
1455                                     MachineFrameInfo *MFI,
1456                                     unsigned i) {
1457   // Create the nodes corresponding to a load from this parameter slot.
1458   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1459   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1460   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1461   EVT ValVT;
1462
1463   // If value is passed by pointer we have address passed instead of the value
1464   // itself.
1465   if (VA.getLocInfo() == CCValAssign::Indirect)
1466     ValVT = VA.getLocVT();
1467   else
1468     ValVT = VA.getValVT();
1469
1470   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1471   // changed with more analysis.
1472   // In case of tail call optimization mark all arguments mutable. Since they
1473   // could be overwritten by lowering of arguments in case of a tail call.
1474   int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1475                                   VA.getLocMemOffset(), isImmutable, false);
1476   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1477   if (Flags.isByVal())
1478     return FIN;
1479   return DAG.getLoad(ValVT, dl, Chain, FIN,
1480                      PseudoSourceValue::getFixedStack(FI), 0);
1481 }
1482
1483 SDValue
1484 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1485                                         CallingConv::ID CallConv,
1486                                         bool isVarArg,
1487                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1488                                         DebugLoc dl,
1489                                         SelectionDAG &DAG,
1490                                         SmallVectorImpl<SDValue> &InVals) {
1491
1492   MachineFunction &MF = DAG.getMachineFunction();
1493   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1494
1495   const Function* Fn = MF.getFunction();
1496   if (Fn->hasExternalLinkage() &&
1497       Subtarget->isTargetCygMing() &&
1498       Fn->getName() == "main")
1499     FuncInfo->setForceFramePointer(true);
1500
1501   // Decorate the function name.
1502   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1503
1504   MachineFrameInfo *MFI = MF.getFrameInfo();
1505   bool Is64Bit = Subtarget->is64Bit();
1506   bool IsWin64 = Subtarget->isTargetWin64();
1507
1508   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1509          "Var args not supported with calling convention fastcc");
1510
1511   // Assign locations to all of the incoming arguments.
1512   SmallVector<CCValAssign, 16> ArgLocs;
1513   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1514                  ArgLocs, *DAG.getContext());
1515   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1516
1517   unsigned LastVal = ~0U;
1518   SDValue ArgValue;
1519   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1520     CCValAssign &VA = ArgLocs[i];
1521     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1522     // places.
1523     assert(VA.getValNo() != LastVal &&
1524            "Don't support value assigned to multiple locs yet");
1525     LastVal = VA.getValNo();
1526
1527     if (VA.isRegLoc()) {
1528       EVT RegVT = VA.getLocVT();
1529       TargetRegisterClass *RC = NULL;
1530       if (RegVT == MVT::i32)
1531         RC = X86::GR32RegisterClass;
1532       else if (Is64Bit && RegVT == MVT::i64)
1533         RC = X86::GR64RegisterClass;
1534       else if (RegVT == MVT::f32)
1535         RC = X86::FR32RegisterClass;
1536       else if (RegVT == MVT::f64)
1537         RC = X86::FR64RegisterClass;
1538       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1539         RC = X86::VR128RegisterClass;
1540       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1541         RC = X86::VR64RegisterClass;
1542       else
1543         llvm_unreachable("Unknown argument type!");
1544
1545       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1546       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1547
1548       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1549       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1550       // right size.
1551       if (VA.getLocInfo() == CCValAssign::SExt)
1552         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1553                                DAG.getValueType(VA.getValVT()));
1554       else if (VA.getLocInfo() == CCValAssign::ZExt)
1555         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1556                                DAG.getValueType(VA.getValVT()));
1557       else if (VA.getLocInfo() == CCValAssign::BCvt)
1558         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1559
1560       if (VA.isExtInLoc()) {
1561         // Handle MMX values passed in XMM regs.
1562         if (RegVT.isVector()) {
1563           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1564                                  ArgValue, DAG.getConstant(0, MVT::i64));
1565           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1566         } else
1567           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1568       }
1569     } else {
1570       assert(VA.isMemLoc());
1571       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1572     }
1573
1574     // If value is passed via pointer - do a load.
1575     if (VA.getLocInfo() == CCValAssign::Indirect)
1576       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1577
1578     InVals.push_back(ArgValue);
1579   }
1580
1581   // The x86-64 ABI for returning structs by value requires that we copy
1582   // the sret argument into %rax for the return. Save the argument into
1583   // a virtual register so that we can access it from the return points.
1584   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1585     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1586     unsigned Reg = FuncInfo->getSRetReturnReg();
1587     if (!Reg) {
1588       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1589       FuncInfo->setSRetReturnReg(Reg);
1590     }
1591     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1592     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1593   }
1594
1595   unsigned StackSize = CCInfo.getNextStackOffset();
1596   // Align stack specially for tail calls.
1597   if (FuncIsMadeTailCallSafe(CallConv))
1598     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1599
1600   // If the function takes variable number of arguments, make a frame index for
1601   // the start of the first vararg value... for expansion of llvm.va_start.
1602   if (isVarArg) {
1603     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1604       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1605     }
1606     if (Is64Bit) {
1607       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1608
1609       // FIXME: We should really autogenerate these arrays
1610       static const unsigned GPR64ArgRegsWin64[] = {
1611         X86::RCX, X86::RDX, X86::R8,  X86::R9
1612       };
1613       static const unsigned XMMArgRegsWin64[] = {
1614         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1615       };
1616       static const unsigned GPR64ArgRegs64Bit[] = {
1617         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1618       };
1619       static const unsigned XMMArgRegs64Bit[] = {
1620         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1621         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1622       };
1623       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1624
1625       if (IsWin64) {
1626         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1627         GPR64ArgRegs = GPR64ArgRegsWin64;
1628         XMMArgRegs = XMMArgRegsWin64;
1629       } else {
1630         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1631         GPR64ArgRegs = GPR64ArgRegs64Bit;
1632         XMMArgRegs = XMMArgRegs64Bit;
1633       }
1634       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1635                                                        TotalNumIntRegs);
1636       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1637                                                        TotalNumXMMRegs);
1638
1639       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1640       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1641              "SSE register cannot be used when SSE is disabled!");
1642       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1643              "SSE register cannot be used when SSE is disabled!");
1644       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1645         // Kernel mode asks for SSE to be disabled, so don't push them
1646         // on the stack.
1647         TotalNumXMMRegs = 0;
1648
1649       // For X86-64, if there are vararg parameters that are passed via
1650       // registers, then we must store them to their spots on the stack so they
1651       // may be loaded by deferencing the result of va_next.
1652       VarArgsGPOffset = NumIntRegs * 8;
1653       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1654       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1655                                                  TotalNumXMMRegs * 16, 16,
1656                                                  false);
1657
1658       // Store the integer parameter registers.
1659       SmallVector<SDValue, 8> MemOps;
1660       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1661       unsigned Offset = VarArgsGPOffset;
1662       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1663         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1664                                   DAG.getIntPtrConstant(Offset));
1665         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1666                                      X86::GR64RegisterClass);
1667         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1668         SDValue Store =
1669           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1670                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1671                        Offset);
1672         MemOps.push_back(Store);
1673         Offset += 8;
1674       }
1675
1676       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1677         // Now store the XMM (fp + vector) parameter registers.
1678         SmallVector<SDValue, 11> SaveXMMOps;
1679         SaveXMMOps.push_back(Chain);
1680
1681         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1682         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1683         SaveXMMOps.push_back(ALVal);
1684
1685         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1686         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1687
1688         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1689           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1690                                        X86::VR128RegisterClass);
1691           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1692           SaveXMMOps.push_back(Val);
1693         }
1694         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1695                                      MVT::Other,
1696                                      &SaveXMMOps[0], SaveXMMOps.size()));
1697       }
1698
1699       if (!MemOps.empty())
1700         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1701                             &MemOps[0], MemOps.size());
1702     }
1703   }
1704
1705   // Some CCs need callee pop.
1706   if (IsCalleePop(isVarArg, CallConv)) {
1707     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1708   } else {
1709     BytesToPopOnReturn  = 0; // Callee pops nothing.
1710     // If this is an sret function, the return should pop the hidden pointer.
1711     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1712       BytesToPopOnReturn = 4;
1713   }
1714
1715   if (!Is64Bit) {
1716     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1717     if (CallConv == CallingConv::X86_FastCall)
1718       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1719   }
1720
1721   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1722
1723   return Chain;
1724 }
1725
1726 SDValue
1727 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1728                                     SDValue StackPtr, SDValue Arg,
1729                                     DebugLoc dl, SelectionDAG &DAG,
1730                                     const CCValAssign &VA,
1731                                     ISD::ArgFlagsTy Flags) {
1732   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1733   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1734   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1735   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1736   if (Flags.isByVal()) {
1737     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1738   }
1739   return DAG.getStore(Chain, dl, Arg, PtrOff,
1740                       PseudoSourceValue::getStack(), LocMemOffset);
1741 }
1742
1743 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1744 /// optimization is performed and it is required.
1745 SDValue
1746 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1747                                            SDValue &OutRetAddr, SDValue Chain,
1748                                            bool IsTailCall, bool Is64Bit,
1749                                            int FPDiff, DebugLoc dl) {
1750   if (!IsTailCall || FPDiff==0) return Chain;
1751
1752   // Adjust the Return address stack slot.
1753   EVT VT = getPointerTy();
1754   OutRetAddr = getReturnAddressFrameIndex(DAG);
1755
1756   // Load the "old" Return address.
1757   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1758   return SDValue(OutRetAddr.getNode(), 1);
1759 }
1760
1761 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1762 /// optimization is performed and it is required (FPDiff!=0).
1763 static SDValue
1764 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1765                          SDValue Chain, SDValue RetAddrFrIdx,
1766                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1767   // Store the return address to the appropriate stack slot.
1768   if (!FPDiff) return Chain;
1769   // Calculate the new stack slot for the return address.
1770   int SlotSize = Is64Bit ? 8 : 4;
1771   int NewReturnAddrFI =
1772     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, true,false);
1773   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1774   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1775   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1776                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1777   return Chain;
1778 }
1779
1780 SDValue
1781 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1782                              CallingConv::ID CallConv, bool isVarArg,
1783                              bool &isTailCall,
1784                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1785                              const SmallVectorImpl<ISD::InputArg> &Ins,
1786                              DebugLoc dl, SelectionDAG &DAG,
1787                              SmallVectorImpl<SDValue> &InVals) {
1788   MachineFunction &MF = DAG.getMachineFunction();
1789   bool Is64Bit        = Subtarget->is64Bit();
1790   bool IsStructRet    = CallIsStructReturn(Outs);
1791
1792   if (isTailCall)
1793     // Check if it's really possible to do a tail call.
1794     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
1795                                                    Outs, Ins, DAG);
1796
1797   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1798          "Var args not supported with calling convention fastcc");
1799
1800   // Analyze operands of the call, assigning locations to each operand.
1801   SmallVector<CCValAssign, 16> ArgLocs;
1802   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1803                  ArgLocs, *DAG.getContext());
1804   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1805
1806   // Get a count of how many bytes are to be pushed on the stack.
1807   unsigned NumBytes = CCInfo.getNextStackOffset();
1808   if (FuncIsMadeTailCallSafe(CallConv))
1809     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1810
1811   int FPDiff = 0;
1812   if (isTailCall) {
1813     ++NumTailCalls;
1814
1815     // Lower arguments at fp - stackoffset + fpdiff.
1816     unsigned NumBytesCallerPushed =
1817       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1818     FPDiff = NumBytesCallerPushed - NumBytes;
1819
1820     // Set the delta of movement of the returnaddr stackslot.
1821     // But only set if delta is greater than previous delta.
1822     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1823       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1824   }
1825
1826   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1827
1828   SDValue RetAddrFrIdx;
1829   // Load return adress for tail calls.
1830   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1831                                   FPDiff, dl);
1832
1833   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1834   SmallVector<SDValue, 8> MemOpChains;
1835   SDValue StackPtr;
1836
1837   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1838   // of tail call optimization arguments are handle later.
1839   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1840     CCValAssign &VA = ArgLocs[i];
1841     EVT RegVT = VA.getLocVT();
1842     SDValue Arg = Outs[i].Val;
1843     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1844     bool isByVal = Flags.isByVal();
1845
1846     // Promote the value if needed.
1847     switch (VA.getLocInfo()) {
1848     default: llvm_unreachable("Unknown loc info!");
1849     case CCValAssign::Full: break;
1850     case CCValAssign::SExt:
1851       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1852       break;
1853     case CCValAssign::ZExt:
1854       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1855       break;
1856     case CCValAssign::AExt:
1857       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1858         // Special case: passing MMX values in XMM registers.
1859         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1860         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1861         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1862       } else
1863         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1864       break;
1865     case CCValAssign::BCvt:
1866       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1867       break;
1868     case CCValAssign::Indirect: {
1869       // Store the argument.
1870       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1871       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1872       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1873                            PseudoSourceValue::getFixedStack(FI), 0);
1874       Arg = SpillSlot;
1875       break;
1876     }
1877     }
1878
1879     if (VA.isRegLoc()) {
1880       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1881     } else {
1882       if (!isTailCall || (isTailCall && isByVal)) {
1883         assert(VA.isMemLoc());
1884         if (StackPtr.getNode() == 0)
1885           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1886
1887         MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1888                                                dl, DAG, VA, Flags));
1889       }
1890     }
1891   }
1892
1893   if (!MemOpChains.empty())
1894     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1895                         &MemOpChains[0], MemOpChains.size());
1896
1897   // Build a sequence of copy-to-reg nodes chained together with token chain
1898   // and flag operands which copy the outgoing args into registers.
1899   SDValue InFlag;
1900   // Tail call byval lowering might overwrite argument registers so in case of
1901   // tail call optimization the copies to registers are lowered later.
1902   if (!isTailCall)
1903     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1904       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1905                                RegsToPass[i].second, InFlag);
1906       InFlag = Chain.getValue(1);
1907     }
1908
1909
1910   if (Subtarget->isPICStyleGOT()) {
1911     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1912     // GOT pointer.
1913     if (!isTailCall) {
1914       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1915                                DAG.getNode(X86ISD::GlobalBaseReg,
1916                                            DebugLoc::getUnknownLoc(),
1917                                            getPointerTy()),
1918                                InFlag);
1919       InFlag = Chain.getValue(1);
1920     } else {
1921       // If we are tail calling and generating PIC/GOT style code load the
1922       // address of the callee into ECX. The value in ecx is used as target of
1923       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1924       // for tail calls on PIC/GOT architectures. Normally we would just put the
1925       // address of GOT into ebx and then call target@PLT. But for tail calls
1926       // ebx would be restored (since ebx is callee saved) before jumping to the
1927       // target@PLT.
1928
1929       // Note: The actual moving to ECX is done further down.
1930       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1931       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1932           !G->getGlobal()->hasProtectedVisibility())
1933         Callee = LowerGlobalAddress(Callee, DAG);
1934       else if (isa<ExternalSymbolSDNode>(Callee))
1935         Callee = LowerExternalSymbol(Callee, DAG);
1936     }
1937   }
1938
1939   if (Is64Bit && isVarArg) {
1940     // From AMD64 ABI document:
1941     // For calls that may call functions that use varargs or stdargs
1942     // (prototype-less calls or calls to functions containing ellipsis (...) in
1943     // the declaration) %al is used as hidden argument to specify the number
1944     // of SSE registers used. The contents of %al do not need to match exactly
1945     // the number of registers, but must be an ubound on the number of SSE
1946     // registers used and is in the range 0 - 8 inclusive.
1947
1948     // FIXME: Verify this on Win64
1949     // Count the number of XMM registers allocated.
1950     static const unsigned XMMArgRegs[] = {
1951       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1952       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1953     };
1954     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1955     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1956            && "SSE registers cannot be used when SSE is disabled");
1957
1958     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1959                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1960     InFlag = Chain.getValue(1);
1961   }
1962
1963
1964   // For tail calls lower the arguments to the 'real' stack slot.
1965   if (isTailCall) {
1966     // Force all the incoming stack arguments to be loaded from the stack
1967     // before any new outgoing arguments are stored to the stack, because the
1968     // outgoing stack slots may alias the incoming argument stack slots, and
1969     // the alias isn't otherwise explicit. This is slightly more conservative
1970     // than necessary, because it means that each store effectively depends
1971     // on every argument instead of just those arguments it would clobber.
1972     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1973
1974     SmallVector<SDValue, 8> MemOpChains2;
1975     SDValue FIN;
1976     int FI = 0;
1977     // Do not flag preceeding copytoreg stuff together with the following stuff.
1978     InFlag = SDValue();
1979     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1980       CCValAssign &VA = ArgLocs[i];
1981       if (!VA.isRegLoc()) {
1982         assert(VA.isMemLoc());
1983         SDValue Arg = Outs[i].Val;
1984         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1985         // Create frame index.
1986         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1987         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1988         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1989         FIN = DAG.getFrameIndex(FI, getPointerTy());
1990
1991         if (Flags.isByVal()) {
1992           // Copy relative to framepointer.
1993           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1994           if (StackPtr.getNode() == 0)
1995             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1996                                           getPointerTy());
1997           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1998
1999           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2000                                                            ArgChain,
2001                                                            Flags, DAG, dl));
2002         } else {
2003           // Store relative to framepointer.
2004           MemOpChains2.push_back(
2005             DAG.getStore(ArgChain, dl, Arg, FIN,
2006                          PseudoSourceValue::getFixedStack(FI), 0));
2007         }
2008       }
2009     }
2010
2011     if (!MemOpChains2.empty())
2012       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2013                           &MemOpChains2[0], MemOpChains2.size());
2014
2015     // Copy arguments to their registers.
2016     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2017       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2018                                RegsToPass[i].second, InFlag);
2019       InFlag = Chain.getValue(1);
2020     }
2021     InFlag =SDValue();
2022
2023     // Store the return address to the appropriate stack slot.
2024     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2025                                      FPDiff, dl);
2026   }
2027
2028   bool WasGlobalOrExternal = false;
2029   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2030     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2031     // In the 64-bit large code model, we have to make all calls
2032     // through a register, since the call instruction's 32-bit
2033     // pc-relative offset may not be large enough to hold the whole
2034     // address.
2035   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2036     WasGlobalOrExternal = true;
2037     // If the callee is a GlobalAddress node (quite common, every direct call
2038     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2039     // it.
2040
2041     // We should use extra load for direct calls to dllimported functions in
2042     // non-JIT mode.
2043     GlobalValue *GV = G->getGlobal();
2044     if (!GV->hasDLLImportLinkage()) {
2045       unsigned char OpFlags = 0;
2046
2047       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2048       // external symbols most go through the PLT in PIC mode.  If the symbol
2049       // has hidden or protected visibility, or if it is static or local, then
2050       // we don't need to use the PLT - we can directly call it.
2051       if (Subtarget->isTargetELF() &&
2052           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2053           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2054         OpFlags = X86II::MO_PLT;
2055       } else if (Subtarget->isPICStyleStubAny() &&
2056                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2057                Subtarget->getDarwinVers() < 9) {
2058         // PC-relative references to external symbols should go through $stub,
2059         // unless we're building with the leopard linker or later, which
2060         // automatically synthesizes these stubs.
2061         OpFlags = X86II::MO_DARWIN_STUB;
2062       }
2063
2064       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2065                                           G->getOffset(), OpFlags);
2066     }
2067   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2068     WasGlobalOrExternal = true;
2069     unsigned char OpFlags = 0;
2070
2071     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2072     // symbols should go through the PLT.
2073     if (Subtarget->isTargetELF() &&
2074         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2075       OpFlags = X86II::MO_PLT;
2076     } else if (Subtarget->isPICStyleStubAny() &&
2077              Subtarget->getDarwinVers() < 9) {
2078       // PC-relative references to external symbols should go through $stub,
2079       // unless we're building with the leopard linker or later, which
2080       // automatically synthesizes these stubs.
2081       OpFlags = X86II::MO_DARWIN_STUB;
2082     }
2083
2084     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2085                                          OpFlags);
2086   }
2087
2088   if (isTailCall && !WasGlobalOrExternal) {
2089     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
2090
2091     Chain = DAG.getCopyToReg(Chain,  dl,
2092                              DAG.getRegister(Opc, getPointerTy()),
2093                              Callee,InFlag);
2094     Callee = DAG.getRegister(Opc, getPointerTy());
2095     // Add register as live out.
2096     MF.getRegInfo().addLiveOut(Opc);
2097   }
2098
2099   // Returns a chain & a flag for retval copy to use.
2100   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2101   SmallVector<SDValue, 8> Ops;
2102
2103   if (isTailCall) {
2104     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2105                            DAG.getIntPtrConstant(0, true), InFlag);
2106     InFlag = Chain.getValue(1);
2107   }
2108
2109   Ops.push_back(Chain);
2110   Ops.push_back(Callee);
2111
2112   if (isTailCall)
2113     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2114
2115   // Add argument registers to the end of the list so that they are known live
2116   // into the call.
2117   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2118     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2119                                   RegsToPass[i].second.getValueType()));
2120
2121   // Add an implicit use GOT pointer in EBX.
2122   if (!isTailCall && Subtarget->isPICStyleGOT())
2123     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2124
2125   // Add an implicit use of AL for x86 vararg functions.
2126   if (Is64Bit && isVarArg)
2127     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2128
2129   if (InFlag.getNode())
2130     Ops.push_back(InFlag);
2131
2132   if (isTailCall) {
2133     // If this is the first return lowered for this function, add the regs
2134     // to the liveout set for the function.
2135     if (MF.getRegInfo().liveout_empty()) {
2136       SmallVector<CCValAssign, 16> RVLocs;
2137       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2138                      *DAG.getContext());
2139       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2140       for (unsigned i = 0; i != RVLocs.size(); ++i)
2141         if (RVLocs[i].isRegLoc())
2142           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2143     }
2144
2145     assert(((Callee.getOpcode() == ISD::Register &&
2146                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2147                 cast<RegisterSDNode>(Callee)->getReg() == X86::R11)) ||
2148               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2149               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2150            "Expecting a global address, external symbol, or scratch register");
2151
2152     return DAG.getNode(X86ISD::TC_RETURN, dl,
2153                        NodeTys, &Ops[0], Ops.size());
2154   }
2155
2156   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2157   InFlag = Chain.getValue(1);
2158
2159   // Create the CALLSEQ_END node.
2160   unsigned NumBytesForCalleeToPush;
2161   if (IsCalleePop(isVarArg, CallConv))
2162     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2163   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2164     // If this is is a call to a struct-return function, the callee
2165     // pops the hidden struct pointer, so we have to push it back.
2166     // This is common for Darwin/X86, Linux & Mingw32 targets.
2167     NumBytesForCalleeToPush = 4;
2168   else
2169     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2170
2171   // Returns a flag for retval copy to use.
2172   Chain = DAG.getCALLSEQ_END(Chain,
2173                              DAG.getIntPtrConstant(NumBytes, true),
2174                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2175                                                    true),
2176                              InFlag);
2177   InFlag = Chain.getValue(1);
2178
2179   // Handle result values, copying them out of physregs into vregs that we
2180   // return.
2181   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2182                          Ins, dl, DAG, InVals);
2183 }
2184
2185
2186 //===----------------------------------------------------------------------===//
2187 //                Fast Calling Convention (tail call) implementation
2188 //===----------------------------------------------------------------------===//
2189
2190 //  Like std call, callee cleans arguments, convention except that ECX is
2191 //  reserved for storing the tail called function address. Only 2 registers are
2192 //  free for argument passing (inreg). Tail call optimization is performed
2193 //  provided:
2194 //                * tailcallopt is enabled
2195 //                * caller/callee are fastcc
2196 //  On X86_64 architecture with GOT-style position independent code only local
2197 //  (within module) calls are supported at the moment.
2198 //  To keep the stack aligned according to platform abi the function
2199 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2200 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2201 //  If a tail called function callee has more arguments than the caller the
2202 //  caller needs to make sure that there is room to move the RETADDR to. This is
2203 //  achieved by reserving an area the size of the argument delta right after the
2204 //  original REtADDR, but before the saved framepointer or the spilled registers
2205 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2206 //  stack layout:
2207 //    arg1
2208 //    arg2
2209 //    RETADDR
2210 //    [ new RETADDR
2211 //      move area ]
2212 //    (possible EBP)
2213 //    ESI
2214 //    EDI
2215 //    local1 ..
2216
2217 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2218 /// for a 16 byte align requirement.
2219 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2220                                                         SelectionDAG& DAG) {
2221   MachineFunction &MF = DAG.getMachineFunction();
2222   const TargetMachine &TM = MF.getTarget();
2223   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2224   unsigned StackAlignment = TFI.getStackAlignment();
2225   uint64_t AlignMask = StackAlignment - 1;
2226   int64_t Offset = StackSize;
2227   uint64_t SlotSize = TD->getPointerSize();
2228   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2229     // Number smaller than 12 so just add the difference.
2230     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2231   } else {
2232     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2233     Offset = ((~AlignMask) & Offset) + StackAlignment +
2234       (StackAlignment-SlotSize);
2235   }
2236   return Offset;
2237 }
2238
2239 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2240 /// for tail call optimization. Targets which want to do tail call
2241 /// optimization should implement this function.
2242 bool
2243 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2244                                                      CallingConv::ID CalleeCC,
2245                                                      bool isVarArg,
2246                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2247                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2248                                                      SelectionDAG& DAG) const {
2249   // If -tailcallopt is specified, make fastcc functions tail-callable.
2250   const Function *F = DAG.getMachineFunction().getFunction();
2251   if (PerformTailCallOpt &&
2252       CalleeCC == CallingConv::Fast && F->getCallingConv() == CalleeCC)
2253     return true;
2254
2255   if (CalleeCC != CallingConv::Fast &&
2256       CalleeCC != CallingConv::C)
2257     return false;
2258
2259   // Look for obvious safe cases to perform tail call optimization.
2260   // For now, only consider callees which take no arguments and no return
2261   // values.
2262   if (!Outs.empty())
2263     return false;
2264
2265   if (Ins.empty())
2266     // If the caller does not return a value, then this is obviously safe.
2267     return F->getReturnType()->isVoidTy();
2268
2269   return false;
2270 }
2271
2272 FastISel *
2273 X86TargetLowering::createFastISel(MachineFunction &mf, MachineModuleInfo *mmo,
2274                             DwarfWriter *dw,
2275                             DenseMap<const Value *, unsigned> &vm,
2276                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2277                             DenseMap<const AllocaInst *, int> &am
2278 #ifndef NDEBUG
2279                           , SmallSet<Instruction*, 8> &cil
2280 #endif
2281                                   ) {
2282   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2283 #ifndef NDEBUG
2284                              , cil
2285 #endif
2286                              );
2287 }
2288
2289
2290 //===----------------------------------------------------------------------===//
2291 //                           Other Lowering Hooks
2292 //===----------------------------------------------------------------------===//
2293
2294
2295 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2296   MachineFunction &MF = DAG.getMachineFunction();
2297   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2298   int ReturnAddrIndex = FuncInfo->getRAIndex();
2299
2300   if (ReturnAddrIndex == 0) {
2301     // Set up a frame object for the return address.
2302     uint64_t SlotSize = TD->getPointerSize();
2303     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2304                                                            true, false);
2305     FuncInfo->setRAIndex(ReturnAddrIndex);
2306   }
2307
2308   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2309 }
2310
2311
2312 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2313                                        bool hasSymbolicDisplacement) {
2314   // Offset should fit into 32 bit immediate field.
2315   if (!isInt32(Offset))
2316     return false;
2317
2318   // If we don't have a symbolic displacement - we don't have any extra
2319   // restrictions.
2320   if (!hasSymbolicDisplacement)
2321     return true;
2322
2323   // FIXME: Some tweaks might be needed for medium code model.
2324   if (M != CodeModel::Small && M != CodeModel::Kernel)
2325     return false;
2326
2327   // For small code model we assume that latest object is 16MB before end of 31
2328   // bits boundary. We may also accept pretty large negative constants knowing
2329   // that all objects are in the positive half of address space.
2330   if (M == CodeModel::Small && Offset < 16*1024*1024)
2331     return true;
2332
2333   // For kernel code model we know that all object resist in the negative half
2334   // of 32bits address space. We may not accept negative offsets, since they may
2335   // be just off and we may accept pretty large positive ones.
2336   if (M == CodeModel::Kernel && Offset > 0)
2337     return true;
2338
2339   return false;
2340 }
2341
2342 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2343 /// specific condition code, returning the condition code and the LHS/RHS of the
2344 /// comparison to make.
2345 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2346                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2347   if (!isFP) {
2348     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2349       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2350         // X > -1   -> X == 0, jump !sign.
2351         RHS = DAG.getConstant(0, RHS.getValueType());
2352         return X86::COND_NS;
2353       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2354         // X < 0   -> X == 0, jump on sign.
2355         return X86::COND_S;
2356       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2357         // X < 1   -> X <= 0
2358         RHS = DAG.getConstant(0, RHS.getValueType());
2359         return X86::COND_LE;
2360       }
2361     }
2362
2363     switch (SetCCOpcode) {
2364     default: llvm_unreachable("Invalid integer condition!");
2365     case ISD::SETEQ:  return X86::COND_E;
2366     case ISD::SETGT:  return X86::COND_G;
2367     case ISD::SETGE:  return X86::COND_GE;
2368     case ISD::SETLT:  return X86::COND_L;
2369     case ISD::SETLE:  return X86::COND_LE;
2370     case ISD::SETNE:  return X86::COND_NE;
2371     case ISD::SETULT: return X86::COND_B;
2372     case ISD::SETUGT: return X86::COND_A;
2373     case ISD::SETULE: return X86::COND_BE;
2374     case ISD::SETUGE: return X86::COND_AE;
2375     }
2376   }
2377
2378   // First determine if it is required or is profitable to flip the operands.
2379
2380   // If LHS is a foldable load, but RHS is not, flip the condition.
2381   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2382       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2383     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2384     std::swap(LHS, RHS);
2385   }
2386
2387   switch (SetCCOpcode) {
2388   default: break;
2389   case ISD::SETOLT:
2390   case ISD::SETOLE:
2391   case ISD::SETUGT:
2392   case ISD::SETUGE:
2393     std::swap(LHS, RHS);
2394     break;
2395   }
2396
2397   // On a floating point condition, the flags are set as follows:
2398   // ZF  PF  CF   op
2399   //  0 | 0 | 0 | X > Y
2400   //  0 | 0 | 1 | X < Y
2401   //  1 | 0 | 0 | X == Y
2402   //  1 | 1 | 1 | unordered
2403   switch (SetCCOpcode) {
2404   default: llvm_unreachable("Condcode should be pre-legalized away");
2405   case ISD::SETUEQ:
2406   case ISD::SETEQ:   return X86::COND_E;
2407   case ISD::SETOLT:              // flipped
2408   case ISD::SETOGT:
2409   case ISD::SETGT:   return X86::COND_A;
2410   case ISD::SETOLE:              // flipped
2411   case ISD::SETOGE:
2412   case ISD::SETGE:   return X86::COND_AE;
2413   case ISD::SETUGT:              // flipped
2414   case ISD::SETULT:
2415   case ISD::SETLT:   return X86::COND_B;
2416   case ISD::SETUGE:              // flipped
2417   case ISD::SETULE:
2418   case ISD::SETLE:   return X86::COND_BE;
2419   case ISD::SETONE:
2420   case ISD::SETNE:   return X86::COND_NE;
2421   case ISD::SETUO:   return X86::COND_P;
2422   case ISD::SETO:    return X86::COND_NP;
2423   case ISD::SETOEQ:
2424   case ISD::SETUNE:  return X86::COND_INVALID;
2425   }
2426 }
2427
2428 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2429 /// code. Current x86 isa includes the following FP cmov instructions:
2430 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2431 static bool hasFPCMov(unsigned X86CC) {
2432   switch (X86CC) {
2433   default:
2434     return false;
2435   case X86::COND_B:
2436   case X86::COND_BE:
2437   case X86::COND_E:
2438   case X86::COND_P:
2439   case X86::COND_A:
2440   case X86::COND_AE:
2441   case X86::COND_NE:
2442   case X86::COND_NP:
2443     return true;
2444   }
2445 }
2446
2447 /// isFPImmLegal - Returns true if the target can instruction select the
2448 /// specified FP immediate natively. If false, the legalizer will
2449 /// materialize the FP immediate as a load from a constant pool.
2450 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2451   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2452     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2453       return true;
2454   }
2455   return false;
2456 }
2457
2458 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2459 /// the specified range (L, H].
2460 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2461   return (Val < 0) || (Val >= Low && Val < Hi);
2462 }
2463
2464 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2465 /// specified value.
2466 static bool isUndefOrEqual(int Val, int CmpVal) {
2467   if (Val < 0 || Val == CmpVal)
2468     return true;
2469   return false;
2470 }
2471
2472 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2473 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2474 /// the second operand.
2475 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2476   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2477     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2478   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2479     return (Mask[0] < 2 && Mask[1] < 2);
2480   return false;
2481 }
2482
2483 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2484   SmallVector<int, 8> M;
2485   N->getMask(M);
2486   return ::isPSHUFDMask(M, N->getValueType(0));
2487 }
2488
2489 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2490 /// is suitable for input to PSHUFHW.
2491 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2492   if (VT != MVT::v8i16)
2493     return false;
2494
2495   // Lower quadword copied in order or undef.
2496   for (int i = 0; i != 4; ++i)
2497     if (Mask[i] >= 0 && Mask[i] != i)
2498       return false;
2499
2500   // Upper quadword shuffled.
2501   for (int i = 4; i != 8; ++i)
2502     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2503       return false;
2504
2505   return true;
2506 }
2507
2508 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2509   SmallVector<int, 8> M;
2510   N->getMask(M);
2511   return ::isPSHUFHWMask(M, N->getValueType(0));
2512 }
2513
2514 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2515 /// is suitable for input to PSHUFLW.
2516 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2517   if (VT != MVT::v8i16)
2518     return false;
2519
2520   // Upper quadword copied in order.
2521   for (int i = 4; i != 8; ++i)
2522     if (Mask[i] >= 0 && Mask[i] != i)
2523       return false;
2524
2525   // Lower quadword shuffled.
2526   for (int i = 0; i != 4; ++i)
2527     if (Mask[i] >= 4)
2528       return false;
2529
2530   return true;
2531 }
2532
2533 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2534   SmallVector<int, 8> M;
2535   N->getMask(M);
2536   return ::isPSHUFLWMask(M, N->getValueType(0));
2537 }
2538
2539 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2540 /// is suitable for input to PALIGNR.
2541 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2542                           bool hasSSSE3) {
2543   int i, e = VT.getVectorNumElements();
2544
2545   // Do not handle v2i64 / v2f64 shuffles with palignr.
2546   if (e < 4 || !hasSSSE3)
2547     return false;
2548
2549   for (i = 0; i != e; ++i)
2550     if (Mask[i] >= 0)
2551       break;
2552
2553   // All undef, not a palignr.
2554   if (i == e)
2555     return false;
2556
2557   // Determine if it's ok to perform a palignr with only the LHS, since we
2558   // don't have access to the actual shuffle elements to see if RHS is undef.
2559   bool Unary = Mask[i] < (int)e;
2560   bool NeedsUnary = false;
2561
2562   int s = Mask[i] - i;
2563
2564   // Check the rest of the elements to see if they are consecutive.
2565   for (++i; i != e; ++i) {
2566     int m = Mask[i];
2567     if (m < 0)
2568       continue;
2569
2570     Unary = Unary && (m < (int)e);
2571     NeedsUnary = NeedsUnary || (m < s);
2572
2573     if (NeedsUnary && !Unary)
2574       return false;
2575     if (Unary && m != ((s+i) & (e-1)))
2576       return false;
2577     if (!Unary && m != (s+i))
2578       return false;
2579   }
2580   return true;
2581 }
2582
2583 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2584   SmallVector<int, 8> M;
2585   N->getMask(M);
2586   return ::isPALIGNRMask(M, N->getValueType(0), true);
2587 }
2588
2589 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2590 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2591 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2592   int NumElems = VT.getVectorNumElements();
2593   if (NumElems != 2 && NumElems != 4)
2594     return false;
2595
2596   int Half = NumElems / 2;
2597   for (int i = 0; i < Half; ++i)
2598     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2599       return false;
2600   for (int i = Half; i < NumElems; ++i)
2601     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2602       return false;
2603
2604   return true;
2605 }
2606
2607 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2608   SmallVector<int, 8> M;
2609   N->getMask(M);
2610   return ::isSHUFPMask(M, N->getValueType(0));
2611 }
2612
2613 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2614 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2615 /// half elements to come from vector 1 (which would equal the dest.) and
2616 /// the upper half to come from vector 2.
2617 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2618   int NumElems = VT.getVectorNumElements();
2619
2620   if (NumElems != 2 && NumElems != 4)
2621     return false;
2622
2623   int Half = NumElems / 2;
2624   for (int i = 0; i < Half; ++i)
2625     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2626       return false;
2627   for (int i = Half; i < NumElems; ++i)
2628     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2629       return false;
2630   return true;
2631 }
2632
2633 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2634   SmallVector<int, 8> M;
2635   N->getMask(M);
2636   return isCommutedSHUFPMask(M, N->getValueType(0));
2637 }
2638
2639 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2640 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2641 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2642   if (N->getValueType(0).getVectorNumElements() != 4)
2643     return false;
2644
2645   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2646   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2647          isUndefOrEqual(N->getMaskElt(1), 7) &&
2648          isUndefOrEqual(N->getMaskElt(2), 2) &&
2649          isUndefOrEqual(N->getMaskElt(3), 3);
2650 }
2651
2652 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2653 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2654 /// <2, 3, 2, 3>
2655 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2656   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2657
2658   if (NumElems != 4)
2659     return false;
2660
2661   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2662   isUndefOrEqual(N->getMaskElt(1), 3) &&
2663   isUndefOrEqual(N->getMaskElt(2), 2) &&
2664   isUndefOrEqual(N->getMaskElt(3), 3);
2665 }
2666
2667 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2668 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2669 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2670   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2671
2672   if (NumElems != 2 && NumElems != 4)
2673     return false;
2674
2675   for (unsigned i = 0; i < NumElems/2; ++i)
2676     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2677       return false;
2678
2679   for (unsigned i = NumElems/2; i < NumElems; ++i)
2680     if (!isUndefOrEqual(N->getMaskElt(i), i))
2681       return false;
2682
2683   return true;
2684 }
2685
2686 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2687 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2688 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2689   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2690
2691   if (NumElems != 2 && NumElems != 4)
2692     return false;
2693
2694   for (unsigned i = 0; i < NumElems/2; ++i)
2695     if (!isUndefOrEqual(N->getMaskElt(i), i))
2696       return false;
2697
2698   for (unsigned i = 0; i < NumElems/2; ++i)
2699     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2700       return false;
2701
2702   return true;
2703 }
2704
2705 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2706 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2707 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2708                          bool V2IsSplat = false) {
2709   int NumElts = VT.getVectorNumElements();
2710   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2711     return false;
2712
2713   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2714     int BitI  = Mask[i];
2715     int BitI1 = Mask[i+1];
2716     if (!isUndefOrEqual(BitI, j))
2717       return false;
2718     if (V2IsSplat) {
2719       if (!isUndefOrEqual(BitI1, NumElts))
2720         return false;
2721     } else {
2722       if (!isUndefOrEqual(BitI1, j + NumElts))
2723         return false;
2724     }
2725   }
2726   return true;
2727 }
2728
2729 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2730   SmallVector<int, 8> M;
2731   N->getMask(M);
2732   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2733 }
2734
2735 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2736 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2737 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2738                          bool V2IsSplat = false) {
2739   int NumElts = VT.getVectorNumElements();
2740   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2741     return false;
2742
2743   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2744     int BitI  = Mask[i];
2745     int BitI1 = Mask[i+1];
2746     if (!isUndefOrEqual(BitI, j + NumElts/2))
2747       return false;
2748     if (V2IsSplat) {
2749       if (isUndefOrEqual(BitI1, NumElts))
2750         return false;
2751     } else {
2752       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2753         return false;
2754     }
2755   }
2756   return true;
2757 }
2758
2759 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2760   SmallVector<int, 8> M;
2761   N->getMask(M);
2762   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2763 }
2764
2765 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2766 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2767 /// <0, 0, 1, 1>
2768 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2769   int NumElems = VT.getVectorNumElements();
2770   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2771     return false;
2772
2773   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2774     int BitI  = Mask[i];
2775     int BitI1 = Mask[i+1];
2776     if (!isUndefOrEqual(BitI, j))
2777       return false;
2778     if (!isUndefOrEqual(BitI1, j))
2779       return false;
2780   }
2781   return true;
2782 }
2783
2784 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2785   SmallVector<int, 8> M;
2786   N->getMask(M);
2787   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2788 }
2789
2790 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2791 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2792 /// <2, 2, 3, 3>
2793 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2794   int NumElems = VT.getVectorNumElements();
2795   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2796     return false;
2797
2798   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2799     int BitI  = Mask[i];
2800     int BitI1 = Mask[i+1];
2801     if (!isUndefOrEqual(BitI, j))
2802       return false;
2803     if (!isUndefOrEqual(BitI1, j))
2804       return false;
2805   }
2806   return true;
2807 }
2808
2809 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2810   SmallVector<int, 8> M;
2811   N->getMask(M);
2812   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2813 }
2814
2815 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2816 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2817 /// MOVSD, and MOVD, i.e. setting the lowest element.
2818 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2819   if (VT.getVectorElementType().getSizeInBits() < 32)
2820     return false;
2821
2822   int NumElts = VT.getVectorNumElements();
2823
2824   if (!isUndefOrEqual(Mask[0], NumElts))
2825     return false;
2826
2827   for (int i = 1; i < NumElts; ++i)
2828     if (!isUndefOrEqual(Mask[i], i))
2829       return false;
2830
2831   return true;
2832 }
2833
2834 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2835   SmallVector<int, 8> M;
2836   N->getMask(M);
2837   return ::isMOVLMask(M, N->getValueType(0));
2838 }
2839
2840 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2841 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2842 /// element of vector 2 and the other elements to come from vector 1 in order.
2843 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2844                                bool V2IsSplat = false, bool V2IsUndef = false) {
2845   int NumOps = VT.getVectorNumElements();
2846   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2847     return false;
2848
2849   if (!isUndefOrEqual(Mask[0], 0))
2850     return false;
2851
2852   for (int i = 1; i < NumOps; ++i)
2853     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2854           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2855           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2856       return false;
2857
2858   return true;
2859 }
2860
2861 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2862                            bool V2IsUndef = false) {
2863   SmallVector<int, 8> M;
2864   N->getMask(M);
2865   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2866 }
2867
2868 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2869 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2870 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2871   if (N->getValueType(0).getVectorNumElements() != 4)
2872     return false;
2873
2874   // Expect 1, 1, 3, 3
2875   for (unsigned i = 0; i < 2; ++i) {
2876     int Elt = N->getMaskElt(i);
2877     if (Elt >= 0 && Elt != 1)
2878       return false;
2879   }
2880
2881   bool HasHi = false;
2882   for (unsigned i = 2; i < 4; ++i) {
2883     int Elt = N->getMaskElt(i);
2884     if (Elt >= 0 && Elt != 3)
2885       return false;
2886     if (Elt == 3)
2887       HasHi = true;
2888   }
2889   // Don't use movshdup if it can be done with a shufps.
2890   // FIXME: verify that matching u, u, 3, 3 is what we want.
2891   return HasHi;
2892 }
2893
2894 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2895 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2896 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2897   if (N->getValueType(0).getVectorNumElements() != 4)
2898     return false;
2899
2900   // Expect 0, 0, 2, 2
2901   for (unsigned i = 0; i < 2; ++i)
2902     if (N->getMaskElt(i) > 0)
2903       return false;
2904
2905   bool HasHi = false;
2906   for (unsigned i = 2; i < 4; ++i) {
2907     int Elt = N->getMaskElt(i);
2908     if (Elt >= 0 && Elt != 2)
2909       return false;
2910     if (Elt == 2)
2911       HasHi = true;
2912   }
2913   // Don't use movsldup if it can be done with a shufps.
2914   return HasHi;
2915 }
2916
2917 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2918 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2919 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2920   int e = N->getValueType(0).getVectorNumElements() / 2;
2921
2922   for (int i = 0; i < e; ++i)
2923     if (!isUndefOrEqual(N->getMaskElt(i), i))
2924       return false;
2925   for (int i = 0; i < e; ++i)
2926     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2927       return false;
2928   return true;
2929 }
2930
2931 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2932 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
2933 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2934   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2935   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2936
2937   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2938   unsigned Mask = 0;
2939   for (int i = 0; i < NumOperands; ++i) {
2940     int Val = SVOp->getMaskElt(NumOperands-i-1);
2941     if (Val < 0) Val = 0;
2942     if (Val >= NumOperands) Val -= NumOperands;
2943     Mask |= Val;
2944     if (i != NumOperands - 1)
2945       Mask <<= Shift;
2946   }
2947   return Mask;
2948 }
2949
2950 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2951 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
2952 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2953   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2954   unsigned Mask = 0;
2955   // 8 nodes, but we only care about the last 4.
2956   for (unsigned i = 7; i >= 4; --i) {
2957     int Val = SVOp->getMaskElt(i);
2958     if (Val >= 0)
2959       Mask |= (Val - 4);
2960     if (i != 4)
2961       Mask <<= 2;
2962   }
2963   return Mask;
2964 }
2965
2966 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2967 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
2968 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2969   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2970   unsigned Mask = 0;
2971   // 8 nodes, but we only care about the first 4.
2972   for (int i = 3; i >= 0; --i) {
2973     int Val = SVOp->getMaskElt(i);
2974     if (Val >= 0)
2975       Mask |= Val;
2976     if (i != 0)
2977       Mask <<= 2;
2978   }
2979   return Mask;
2980 }
2981
2982 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
2983 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
2984 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
2985   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2986   EVT VVT = N->getValueType(0);
2987   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
2988   int Val = 0;
2989
2990   unsigned i, e;
2991   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
2992     Val = SVOp->getMaskElt(i);
2993     if (Val >= 0)
2994       break;
2995   }
2996   return (Val - i) * EltSize;
2997 }
2998
2999 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3000 /// constant +0.0.
3001 bool X86::isZeroNode(SDValue Elt) {
3002   return ((isa<ConstantSDNode>(Elt) &&
3003            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3004           (isa<ConstantFPSDNode>(Elt) &&
3005            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3006 }
3007
3008 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3009 /// their permute mask.
3010 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3011                                     SelectionDAG &DAG) {
3012   EVT VT = SVOp->getValueType(0);
3013   unsigned NumElems = VT.getVectorNumElements();
3014   SmallVector<int, 8> MaskVec;
3015
3016   for (unsigned i = 0; i != NumElems; ++i) {
3017     int idx = SVOp->getMaskElt(i);
3018     if (idx < 0)
3019       MaskVec.push_back(idx);
3020     else if (idx < (int)NumElems)
3021       MaskVec.push_back(idx + NumElems);
3022     else
3023       MaskVec.push_back(idx - NumElems);
3024   }
3025   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3026                               SVOp->getOperand(0), &MaskVec[0]);
3027 }
3028
3029 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3030 /// the two vector operands have swapped position.
3031 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3032   unsigned NumElems = VT.getVectorNumElements();
3033   for (unsigned i = 0; i != NumElems; ++i) {
3034     int idx = Mask[i];
3035     if (idx < 0)
3036       continue;
3037     else if (idx < (int)NumElems)
3038       Mask[i] = idx + NumElems;
3039     else
3040       Mask[i] = idx - NumElems;
3041   }
3042 }
3043
3044 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3045 /// match movhlps. The lower half elements should come from upper half of
3046 /// V1 (and in order), and the upper half elements should come from the upper
3047 /// half of V2 (and in order).
3048 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3049   if (Op->getValueType(0).getVectorNumElements() != 4)
3050     return false;
3051   for (unsigned i = 0, e = 2; i != e; ++i)
3052     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3053       return false;
3054   for (unsigned i = 2; i != 4; ++i)
3055     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3056       return false;
3057   return true;
3058 }
3059
3060 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3061 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3062 /// required.
3063 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3064   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3065     return false;
3066   N = N->getOperand(0).getNode();
3067   if (!ISD::isNON_EXTLoad(N))
3068     return false;
3069   if (LD)
3070     *LD = cast<LoadSDNode>(N);
3071   return true;
3072 }
3073
3074 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3075 /// match movlp{s|d}. The lower half elements should come from lower half of
3076 /// V1 (and in order), and the upper half elements should come from the upper
3077 /// half of V2 (and in order). And since V1 will become the source of the
3078 /// MOVLP, it must be either a vector load or a scalar load to vector.
3079 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3080                                ShuffleVectorSDNode *Op) {
3081   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3082     return false;
3083   // Is V2 is a vector load, don't do this transformation. We will try to use
3084   // load folding shufps op.
3085   if (ISD::isNON_EXTLoad(V2))
3086     return false;
3087
3088   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3089
3090   if (NumElems != 2 && NumElems != 4)
3091     return false;
3092   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3093     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3094       return false;
3095   for (unsigned i = NumElems/2; i != NumElems; ++i)
3096     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3097       return false;
3098   return true;
3099 }
3100
3101 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3102 /// all the same.
3103 static bool isSplatVector(SDNode *N) {
3104   if (N->getOpcode() != ISD::BUILD_VECTOR)
3105     return false;
3106
3107   SDValue SplatValue = N->getOperand(0);
3108   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3109     if (N->getOperand(i) != SplatValue)
3110       return false;
3111   return true;
3112 }
3113
3114 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3115 /// to an zero vector.
3116 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3117 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3118   SDValue V1 = N->getOperand(0);
3119   SDValue V2 = N->getOperand(1);
3120   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3121   for (unsigned i = 0; i != NumElems; ++i) {
3122     int Idx = N->getMaskElt(i);
3123     if (Idx >= (int)NumElems) {
3124       unsigned Opc = V2.getOpcode();
3125       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3126         continue;
3127       if (Opc != ISD::BUILD_VECTOR ||
3128           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3129         return false;
3130     } else if (Idx >= 0) {
3131       unsigned Opc = V1.getOpcode();
3132       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3133         continue;
3134       if (Opc != ISD::BUILD_VECTOR ||
3135           !X86::isZeroNode(V1.getOperand(Idx)))
3136         return false;
3137     }
3138   }
3139   return true;
3140 }
3141
3142 /// getZeroVector - Returns a vector of specified type with all zero elements.
3143 ///
3144 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3145                              DebugLoc dl) {
3146   assert(VT.isVector() && "Expected a vector type");
3147
3148   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3149   // type.  This ensures they get CSE'd.
3150   SDValue Vec;
3151   if (VT.getSizeInBits() == 64) { // MMX
3152     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3153     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3154   } else if (HasSSE2) {  // SSE2
3155     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3156     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3157   } else { // SSE1
3158     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3159     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3160   }
3161   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3162 }
3163
3164 /// getOnesVector - Returns a vector of specified type with all bits set.
3165 ///
3166 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3167   assert(VT.isVector() && "Expected a vector type");
3168
3169   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3170   // type.  This ensures they get CSE'd.
3171   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3172   SDValue Vec;
3173   if (VT.getSizeInBits() == 64)  // MMX
3174     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3175   else                                              // SSE
3176     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3177   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3178 }
3179
3180
3181 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3182 /// that point to V2 points to its first element.
3183 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3184   EVT VT = SVOp->getValueType(0);
3185   unsigned NumElems = VT.getVectorNumElements();
3186
3187   bool Changed = false;
3188   SmallVector<int, 8> MaskVec;
3189   SVOp->getMask(MaskVec);
3190
3191   for (unsigned i = 0; i != NumElems; ++i) {
3192     if (MaskVec[i] > (int)NumElems) {
3193       MaskVec[i] = NumElems;
3194       Changed = true;
3195     }
3196   }
3197   if (Changed)
3198     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3199                                 SVOp->getOperand(1), &MaskVec[0]);
3200   return SDValue(SVOp, 0);
3201 }
3202
3203 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3204 /// operation of specified width.
3205 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3206                        SDValue V2) {
3207   unsigned NumElems = VT.getVectorNumElements();
3208   SmallVector<int, 8> Mask;
3209   Mask.push_back(NumElems);
3210   for (unsigned i = 1; i != NumElems; ++i)
3211     Mask.push_back(i);
3212   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3213 }
3214
3215 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3216 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3217                           SDValue V2) {
3218   unsigned NumElems = VT.getVectorNumElements();
3219   SmallVector<int, 8> Mask;
3220   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3221     Mask.push_back(i);
3222     Mask.push_back(i + NumElems);
3223   }
3224   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3225 }
3226
3227 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3228 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3229                           SDValue V2) {
3230   unsigned NumElems = VT.getVectorNumElements();
3231   unsigned Half = NumElems/2;
3232   SmallVector<int, 8> Mask;
3233   for (unsigned i = 0; i != Half; ++i) {
3234     Mask.push_back(i + Half);
3235     Mask.push_back(i + NumElems + Half);
3236   }
3237   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3238 }
3239
3240 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3241 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3242                             bool HasSSE2) {
3243   if (SV->getValueType(0).getVectorNumElements() <= 4)
3244     return SDValue(SV, 0);
3245
3246   EVT PVT = MVT::v4f32;
3247   EVT VT = SV->getValueType(0);
3248   DebugLoc dl = SV->getDebugLoc();
3249   SDValue V1 = SV->getOperand(0);
3250   int NumElems = VT.getVectorNumElements();
3251   int EltNo = SV->getSplatIndex();
3252
3253   // unpack elements to the correct location
3254   while (NumElems > 4) {
3255     if (EltNo < NumElems/2) {
3256       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3257     } else {
3258       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3259       EltNo -= NumElems/2;
3260     }
3261     NumElems >>= 1;
3262   }
3263
3264   // Perform the splat.
3265   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3266   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3267   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3268   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3269 }
3270
3271 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3272 /// vector of zero or undef vector.  This produces a shuffle where the low
3273 /// element of V2 is swizzled into the zero/undef vector, landing at element
3274 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3275 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3276                                              bool isZero, bool HasSSE2,
3277                                              SelectionDAG &DAG) {
3278   EVT VT = V2.getValueType();
3279   SDValue V1 = isZero
3280     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3281   unsigned NumElems = VT.getVectorNumElements();
3282   SmallVector<int, 16> MaskVec;
3283   for (unsigned i = 0; i != NumElems; ++i)
3284     // If this is the insertion idx, put the low elt of V2 here.
3285     MaskVec.push_back(i == Idx ? NumElems : i);
3286   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3287 }
3288
3289 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3290 /// a shuffle that is zero.
3291 static
3292 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3293                                   bool Low, SelectionDAG &DAG) {
3294   unsigned NumZeros = 0;
3295   for (int i = 0; i < NumElems; ++i) {
3296     unsigned Index = Low ? i : NumElems-i-1;
3297     int Idx = SVOp->getMaskElt(Index);
3298     if (Idx < 0) {
3299       ++NumZeros;
3300       continue;
3301     }
3302     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3303     if (Elt.getNode() && X86::isZeroNode(Elt))
3304       ++NumZeros;
3305     else
3306       break;
3307   }
3308   return NumZeros;
3309 }
3310
3311 /// isVectorShift - Returns true if the shuffle can be implemented as a
3312 /// logical left or right shift of a vector.
3313 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3314 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3315                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3316   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3317
3318   isLeft = true;
3319   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3320   if (!NumZeros) {
3321     isLeft = false;
3322     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3323     if (!NumZeros)
3324       return false;
3325   }
3326   bool SeenV1 = false;
3327   bool SeenV2 = false;
3328   for (int i = NumZeros; i < NumElems; ++i) {
3329     int Val = isLeft ? (i - NumZeros) : i;
3330     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3331     if (Idx < 0)
3332       continue;
3333     if (Idx < NumElems)
3334       SeenV1 = true;
3335     else {
3336       Idx -= NumElems;
3337       SeenV2 = true;
3338     }
3339     if (Idx != Val)
3340       return false;
3341   }
3342   if (SeenV1 && SeenV2)
3343     return false;
3344
3345   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3346   ShAmt = NumZeros;
3347   return true;
3348 }
3349
3350
3351 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3352 ///
3353 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3354                                        unsigned NumNonZero, unsigned NumZero,
3355                                        SelectionDAG &DAG, TargetLowering &TLI) {
3356   if (NumNonZero > 8)
3357     return SDValue();
3358
3359   DebugLoc dl = Op.getDebugLoc();
3360   SDValue V(0, 0);
3361   bool First = true;
3362   for (unsigned i = 0; i < 16; ++i) {
3363     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3364     if (ThisIsNonZero && First) {
3365       if (NumZero)
3366         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3367       else
3368         V = DAG.getUNDEF(MVT::v8i16);
3369       First = false;
3370     }
3371
3372     if ((i & 1) != 0) {
3373       SDValue ThisElt(0, 0), LastElt(0, 0);
3374       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3375       if (LastIsNonZero) {
3376         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3377                               MVT::i16, Op.getOperand(i-1));
3378       }
3379       if (ThisIsNonZero) {
3380         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3381         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3382                               ThisElt, DAG.getConstant(8, MVT::i8));
3383         if (LastIsNonZero)
3384           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3385       } else
3386         ThisElt = LastElt;
3387
3388       if (ThisElt.getNode())
3389         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3390                         DAG.getIntPtrConstant(i/2));
3391     }
3392   }
3393
3394   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3395 }
3396
3397 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3398 ///
3399 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3400                                        unsigned NumNonZero, unsigned NumZero,
3401                                        SelectionDAG &DAG, TargetLowering &TLI) {
3402   if (NumNonZero > 4)
3403     return SDValue();
3404
3405   DebugLoc dl = Op.getDebugLoc();
3406   SDValue V(0, 0);
3407   bool First = true;
3408   for (unsigned i = 0; i < 8; ++i) {
3409     bool isNonZero = (NonZeros & (1 << i)) != 0;
3410     if (isNonZero) {
3411       if (First) {
3412         if (NumZero)
3413           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3414         else
3415           V = DAG.getUNDEF(MVT::v8i16);
3416         First = false;
3417       }
3418       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3419                       MVT::v8i16, V, Op.getOperand(i),
3420                       DAG.getIntPtrConstant(i));
3421     }
3422   }
3423
3424   return V;
3425 }
3426
3427 /// getVShift - Return a vector logical shift node.
3428 ///
3429 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3430                          unsigned NumBits, SelectionDAG &DAG,
3431                          const TargetLowering &TLI, DebugLoc dl) {
3432   bool isMMX = VT.getSizeInBits() == 64;
3433   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3434   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3435   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3436   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3437                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3438                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3439 }
3440
3441 SDValue
3442 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3443                                           SelectionDAG &DAG) {
3444
3445   // Check if the scalar load can be widened into a vector load. And if
3446   // the address is "base + cst" see if the cst can be "absorbed" into
3447   // the shuffle mask.
3448   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3449     SDValue Ptr = LD->getBasePtr();
3450     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3451       return SDValue();
3452     EVT PVT = LD->getValueType(0);
3453     if (PVT != MVT::i32 && PVT != MVT::f32)
3454       return SDValue();
3455
3456     int FI = -1;
3457     int64_t Offset = 0;
3458     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3459       FI = FINode->getIndex();
3460       Offset = 0;
3461     } else if (Ptr.getOpcode() == ISD::ADD &&
3462                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3463                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3464       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3465       Offset = Ptr.getConstantOperandVal(1);
3466       Ptr = Ptr.getOperand(0);
3467     } else {
3468       return SDValue();
3469     }
3470
3471     SDValue Chain = LD->getChain();
3472     // Make sure the stack object alignment is at least 16.
3473     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3474     if (DAG.InferPtrAlignment(Ptr) < 16) {
3475       if (MFI->isFixedObjectIndex(FI)) {
3476         // Can't change the alignment. FIXME: It's possible to compute
3477         // the exact stack offset and reference FI + adjust offset instead.
3478         // If someone *really* cares about this. That's the way to implement it.
3479         return SDValue();
3480       } else {
3481         MFI->setObjectAlignment(FI, 16);
3482       }
3483     }
3484
3485     // (Offset % 16) must be multiple of 4. Then address is then
3486     // Ptr + (Offset & ~15).
3487     if (Offset < 0)
3488       return SDValue();
3489     if ((Offset % 16) & 3)
3490       return SDValue();
3491     int64_t StartOffset = Offset & ~15;
3492     if (StartOffset)
3493       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3494                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3495
3496     int EltNo = (Offset - StartOffset) >> 2;
3497     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3498     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3499     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0);
3500     // Canonicalize it to a v4i32 shuffle.
3501     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3502     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3503                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3504                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3505   }
3506
3507   return SDValue();
3508 }
3509
3510 SDValue
3511 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3512   DebugLoc dl = Op.getDebugLoc();
3513   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3514   if (ISD::isBuildVectorAllZeros(Op.getNode())
3515       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3516     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3517     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3518     // eliminated on x86-32 hosts.
3519     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3520       return Op;
3521
3522     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3523       return getOnesVector(Op.getValueType(), DAG, dl);
3524     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3525   }
3526
3527   EVT VT = Op.getValueType();
3528   EVT ExtVT = VT.getVectorElementType();
3529   unsigned EVTBits = ExtVT.getSizeInBits();
3530
3531   unsigned NumElems = Op.getNumOperands();
3532   unsigned NumZero  = 0;
3533   unsigned NumNonZero = 0;
3534   unsigned NonZeros = 0;
3535   bool IsAllConstants = true;
3536   SmallSet<SDValue, 8> Values;
3537   for (unsigned i = 0; i < NumElems; ++i) {
3538     SDValue Elt = Op.getOperand(i);
3539     if (Elt.getOpcode() == ISD::UNDEF)
3540       continue;
3541     Values.insert(Elt);
3542     if (Elt.getOpcode() != ISD::Constant &&
3543         Elt.getOpcode() != ISD::ConstantFP)
3544       IsAllConstants = false;
3545     if (X86::isZeroNode(Elt))
3546       NumZero++;
3547     else {
3548       NonZeros |= (1 << i);
3549       NumNonZero++;
3550     }
3551   }
3552
3553   if (NumNonZero == 0) {
3554     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3555     return DAG.getUNDEF(VT);
3556   }
3557
3558   // Special case for single non-zero, non-undef, element.
3559   if (NumNonZero == 1) {
3560     unsigned Idx = CountTrailingZeros_32(NonZeros);
3561     SDValue Item = Op.getOperand(Idx);
3562
3563     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3564     // the value are obviously zero, truncate the value to i32 and do the
3565     // insertion that way.  Only do this if the value is non-constant or if the
3566     // value is a constant being inserted into element 0.  It is cheaper to do
3567     // a constant pool load than it is to do a movd + shuffle.
3568     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3569         (!IsAllConstants || Idx == 0)) {
3570       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3571         // Handle MMX and SSE both.
3572         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3573         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3574
3575         // Truncate the value (which may itself be a constant) to i32, and
3576         // convert it to a vector with movd (S2V+shuffle to zero extend).
3577         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3578         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3579         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3580                                            Subtarget->hasSSE2(), DAG);
3581
3582         // Now we have our 32-bit value zero extended in the low element of
3583         // a vector.  If Idx != 0, swizzle it into place.
3584         if (Idx != 0) {
3585           SmallVector<int, 4> Mask;
3586           Mask.push_back(Idx);
3587           for (unsigned i = 1; i != VecElts; ++i)
3588             Mask.push_back(i);
3589           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3590                                       DAG.getUNDEF(Item.getValueType()),
3591                                       &Mask[0]);
3592         }
3593         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3594       }
3595     }
3596
3597     // If we have a constant or non-constant insertion into the low element of
3598     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3599     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3600     // depending on what the source datatype is.
3601     if (Idx == 0) {
3602       if (NumZero == 0) {
3603         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3604       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3605           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3606         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3607         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3608         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3609                                            DAG);
3610       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3611         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3612         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3613         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3614         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3615                                            Subtarget->hasSSE2(), DAG);
3616         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3617       }
3618     }
3619
3620     // Is it a vector logical left shift?
3621     if (NumElems == 2 && Idx == 1 &&
3622         X86::isZeroNode(Op.getOperand(0)) &&
3623         !X86::isZeroNode(Op.getOperand(1))) {
3624       unsigned NumBits = VT.getSizeInBits();
3625       return getVShift(true, VT,
3626                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3627                                    VT, Op.getOperand(1)),
3628                        NumBits/2, DAG, *this, dl);
3629     }
3630
3631     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3632       return SDValue();
3633
3634     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3635     // is a non-constant being inserted into an element other than the low one,
3636     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3637     // movd/movss) to move this into the low element, then shuffle it into
3638     // place.
3639     if (EVTBits == 32) {
3640       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3641
3642       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3643       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3644                                          Subtarget->hasSSE2(), DAG);
3645       SmallVector<int, 8> MaskVec;
3646       for (unsigned i = 0; i < NumElems; i++)
3647         MaskVec.push_back(i == Idx ? 0 : 1);
3648       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3649     }
3650   }
3651
3652   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3653   if (Values.size() == 1) {
3654     if (EVTBits == 32) {
3655       // Instead of a shuffle like this:
3656       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3657       // Check if it's possible to issue this instead.
3658       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3659       unsigned Idx = CountTrailingZeros_32(NonZeros);
3660       SDValue Item = Op.getOperand(Idx);
3661       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3662         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3663     }
3664     return SDValue();
3665   }
3666
3667   // A vector full of immediates; various special cases are already
3668   // handled, so this is best done with a single constant-pool load.
3669   if (IsAllConstants)
3670     return SDValue();
3671
3672   // Let legalizer expand 2-wide build_vectors.
3673   if (EVTBits == 64) {
3674     if (NumNonZero == 1) {
3675       // One half is zero or undef.
3676       unsigned Idx = CountTrailingZeros_32(NonZeros);
3677       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3678                                  Op.getOperand(Idx));
3679       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3680                                          Subtarget->hasSSE2(), DAG);
3681     }
3682     return SDValue();
3683   }
3684
3685   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3686   if (EVTBits == 8 && NumElems == 16) {
3687     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3688                                         *this);
3689     if (V.getNode()) return V;
3690   }
3691
3692   if (EVTBits == 16 && NumElems == 8) {
3693     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3694                                         *this);
3695     if (V.getNode()) return V;
3696   }
3697
3698   // If element VT is == 32 bits, turn it into a number of shuffles.
3699   SmallVector<SDValue, 8> V;
3700   V.resize(NumElems);
3701   if (NumElems == 4 && NumZero > 0) {
3702     for (unsigned i = 0; i < 4; ++i) {
3703       bool isZero = !(NonZeros & (1 << i));
3704       if (isZero)
3705         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3706       else
3707         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3708     }
3709
3710     for (unsigned i = 0; i < 2; ++i) {
3711       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3712         default: break;
3713         case 0:
3714           V[i] = V[i*2];  // Must be a zero vector.
3715           break;
3716         case 1:
3717           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3718           break;
3719         case 2:
3720           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3721           break;
3722         case 3:
3723           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3724           break;
3725       }
3726     }
3727
3728     SmallVector<int, 8> MaskVec;
3729     bool Reverse = (NonZeros & 0x3) == 2;
3730     for (unsigned i = 0; i < 2; ++i)
3731       MaskVec.push_back(Reverse ? 1-i : i);
3732     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3733     for (unsigned i = 0; i < 2; ++i)
3734       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3735     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3736   }
3737
3738   if (Values.size() > 2) {
3739     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3740     // values to be inserted is equal to the number of elements, in which case
3741     // use the unpack code below in the hopes of matching the consecutive elts
3742     // load merge pattern for shuffles.
3743     // FIXME: We could probably just check that here directly.
3744     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3745         getSubtarget()->hasSSE41()) {
3746       V[0] = DAG.getUNDEF(VT);
3747       for (unsigned i = 0; i < NumElems; ++i)
3748         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3749           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3750                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3751       return V[0];
3752     }
3753     // Expand into a number of unpckl*.
3754     // e.g. for v4f32
3755     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3756     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3757     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3758     for (unsigned i = 0; i < NumElems; ++i)
3759       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3760     NumElems >>= 1;
3761     while (NumElems != 0) {
3762       for (unsigned i = 0; i < NumElems; ++i)
3763         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3764       NumElems >>= 1;
3765     }
3766     return V[0];
3767   }
3768
3769   return SDValue();
3770 }
3771
3772 SDValue
3773 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3774   // We support concatenate two MMX registers and place them in a MMX
3775   // register.  This is better than doing a stack convert.
3776   DebugLoc dl = Op.getDebugLoc();
3777   EVT ResVT = Op.getValueType();
3778   assert(Op.getNumOperands() == 2);
3779   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3780          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
3781   int Mask[2];
3782   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
3783   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3784   InVec = Op.getOperand(1);
3785   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3786     unsigned NumElts = ResVT.getVectorNumElements();
3787     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3788     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
3789                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
3790   } else {
3791     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
3792     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3793     Mask[0] = 0; Mask[1] = 2;
3794     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
3795   }
3796   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3797 }
3798
3799 // v8i16 shuffles - Prefer shuffles in the following order:
3800 // 1. [all]   pshuflw, pshufhw, optional move
3801 // 2. [ssse3] 1 x pshufb
3802 // 3. [ssse3] 2 x pshufb + 1 x por
3803 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3804 static
3805 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3806                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3807   SDValue V1 = SVOp->getOperand(0);
3808   SDValue V2 = SVOp->getOperand(1);
3809   DebugLoc dl = SVOp->getDebugLoc();
3810   SmallVector<int, 8> MaskVals;
3811
3812   // Determine if more than 1 of the words in each of the low and high quadwords
3813   // of the result come from the same quadword of one of the two inputs.  Undef
3814   // mask values count as coming from any quadword, for better codegen.
3815   SmallVector<unsigned, 4> LoQuad(4);
3816   SmallVector<unsigned, 4> HiQuad(4);
3817   BitVector InputQuads(4);
3818   for (unsigned i = 0; i < 8; ++i) {
3819     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3820     int EltIdx = SVOp->getMaskElt(i);
3821     MaskVals.push_back(EltIdx);
3822     if (EltIdx < 0) {
3823       ++Quad[0];
3824       ++Quad[1];
3825       ++Quad[2];
3826       ++Quad[3];
3827       continue;
3828     }
3829     ++Quad[EltIdx / 4];
3830     InputQuads.set(EltIdx / 4);
3831   }
3832
3833   int BestLoQuad = -1;
3834   unsigned MaxQuad = 1;
3835   for (unsigned i = 0; i < 4; ++i) {
3836     if (LoQuad[i] > MaxQuad) {
3837       BestLoQuad = i;
3838       MaxQuad = LoQuad[i];
3839     }
3840   }
3841
3842   int BestHiQuad = -1;
3843   MaxQuad = 1;
3844   for (unsigned i = 0; i < 4; ++i) {
3845     if (HiQuad[i] > MaxQuad) {
3846       BestHiQuad = i;
3847       MaxQuad = HiQuad[i];
3848     }
3849   }
3850
3851   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3852   // of the two input vectors, shuffle them into one input vector so only a
3853   // single pshufb instruction is necessary. If There are more than 2 input
3854   // quads, disable the next transformation since it does not help SSSE3.
3855   bool V1Used = InputQuads[0] || InputQuads[1];
3856   bool V2Used = InputQuads[2] || InputQuads[3];
3857   if (TLI.getSubtarget()->hasSSSE3()) {
3858     if (InputQuads.count() == 2 && V1Used && V2Used) {
3859       BestLoQuad = InputQuads.find_first();
3860       BestHiQuad = InputQuads.find_next(BestLoQuad);
3861     }
3862     if (InputQuads.count() > 2) {
3863       BestLoQuad = -1;
3864       BestHiQuad = -1;
3865     }
3866   }
3867
3868   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3869   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3870   // words from all 4 input quadwords.
3871   SDValue NewV;
3872   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3873     SmallVector<int, 8> MaskV;
3874     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3875     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3876     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3877                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3878                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3879     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3880
3881     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3882     // source words for the shuffle, to aid later transformations.
3883     bool AllWordsInNewV = true;
3884     bool InOrder[2] = { true, true };
3885     for (unsigned i = 0; i != 8; ++i) {
3886       int idx = MaskVals[i];
3887       if (idx != (int)i)
3888         InOrder[i/4] = false;
3889       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3890         continue;
3891       AllWordsInNewV = false;
3892       break;
3893     }
3894
3895     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3896     if (AllWordsInNewV) {
3897       for (int i = 0; i != 8; ++i) {
3898         int idx = MaskVals[i];
3899         if (idx < 0)
3900           continue;
3901         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3902         if ((idx != i) && idx < 4)
3903           pshufhw = false;
3904         if ((idx != i) && idx > 3)
3905           pshuflw = false;
3906       }
3907       V1 = NewV;
3908       V2Used = false;
3909       BestLoQuad = 0;
3910       BestHiQuad = 1;
3911     }
3912
3913     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3914     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3915     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3916       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3917                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3918     }
3919   }
3920
3921   // If we have SSSE3, and all words of the result are from 1 input vector,
3922   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3923   // is present, fall back to case 4.
3924   if (TLI.getSubtarget()->hasSSSE3()) {
3925     SmallVector<SDValue,16> pshufbMask;
3926
3927     // If we have elements from both input vectors, set the high bit of the
3928     // shuffle mask element to zero out elements that come from V2 in the V1
3929     // mask, and elements that come from V1 in the V2 mask, so that the two
3930     // results can be OR'd together.
3931     bool TwoInputs = V1Used && V2Used;
3932     for (unsigned i = 0; i != 8; ++i) {
3933       int EltIdx = MaskVals[i] * 2;
3934       if (TwoInputs && (EltIdx >= 16)) {
3935         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3936         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3937         continue;
3938       }
3939       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3940       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3941     }
3942     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3943     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3944                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3945                                  MVT::v16i8, &pshufbMask[0], 16));
3946     if (!TwoInputs)
3947       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3948
3949     // Calculate the shuffle mask for the second input, shuffle it, and
3950     // OR it with the first shuffled input.
3951     pshufbMask.clear();
3952     for (unsigned i = 0; i != 8; ++i) {
3953       int EltIdx = MaskVals[i] * 2;
3954       if (EltIdx < 16) {
3955         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3956         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3957         continue;
3958       }
3959       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3960       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3961     }
3962     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3963     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3964                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3965                                  MVT::v16i8, &pshufbMask[0], 16));
3966     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3967     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3968   }
3969
3970   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3971   // and update MaskVals with new element order.
3972   BitVector InOrder(8);
3973   if (BestLoQuad >= 0) {
3974     SmallVector<int, 8> MaskV;
3975     for (int i = 0; i != 4; ++i) {
3976       int idx = MaskVals[i];
3977       if (idx < 0) {
3978         MaskV.push_back(-1);
3979         InOrder.set(i);
3980       } else if ((idx / 4) == BestLoQuad) {
3981         MaskV.push_back(idx & 3);
3982         InOrder.set(i);
3983       } else {
3984         MaskV.push_back(-1);
3985       }
3986     }
3987     for (unsigned i = 4; i != 8; ++i)
3988       MaskV.push_back(i);
3989     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3990                                 &MaskV[0]);
3991   }
3992
3993   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3994   // and update MaskVals with the new element order.
3995   if (BestHiQuad >= 0) {
3996     SmallVector<int, 8> MaskV;
3997     for (unsigned i = 0; i != 4; ++i)
3998       MaskV.push_back(i);
3999     for (unsigned i = 4; i != 8; ++i) {
4000       int idx = MaskVals[i];
4001       if (idx < 0) {
4002         MaskV.push_back(-1);
4003         InOrder.set(i);
4004       } else if ((idx / 4) == BestHiQuad) {
4005         MaskV.push_back((idx & 3) + 4);
4006         InOrder.set(i);
4007       } else {
4008         MaskV.push_back(-1);
4009       }
4010     }
4011     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4012                                 &MaskV[0]);
4013   }
4014
4015   // In case BestHi & BestLo were both -1, which means each quadword has a word
4016   // from each of the four input quadwords, calculate the InOrder bitvector now
4017   // before falling through to the insert/extract cleanup.
4018   if (BestLoQuad == -1 && BestHiQuad == -1) {
4019     NewV = V1;
4020     for (int i = 0; i != 8; ++i)
4021       if (MaskVals[i] < 0 || MaskVals[i] == i)
4022         InOrder.set(i);
4023   }
4024
4025   // The other elements are put in the right place using pextrw and pinsrw.
4026   for (unsigned i = 0; i != 8; ++i) {
4027     if (InOrder[i])
4028       continue;
4029     int EltIdx = MaskVals[i];
4030     if (EltIdx < 0)
4031       continue;
4032     SDValue ExtOp = (EltIdx < 8)
4033     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4034                   DAG.getIntPtrConstant(EltIdx))
4035     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4036                   DAG.getIntPtrConstant(EltIdx - 8));
4037     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4038                        DAG.getIntPtrConstant(i));
4039   }
4040   return NewV;
4041 }
4042
4043 // v16i8 shuffles - Prefer shuffles in the following order:
4044 // 1. [ssse3] 1 x pshufb
4045 // 2. [ssse3] 2 x pshufb + 1 x por
4046 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4047 static
4048 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4049                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
4050   SDValue V1 = SVOp->getOperand(0);
4051   SDValue V2 = SVOp->getOperand(1);
4052   DebugLoc dl = SVOp->getDebugLoc();
4053   SmallVector<int, 16> MaskVals;
4054   SVOp->getMask(MaskVals);
4055
4056   // If we have SSSE3, case 1 is generated when all result bytes come from
4057   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4058   // present, fall back to case 3.
4059   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4060   bool V1Only = true;
4061   bool V2Only = true;
4062   for (unsigned i = 0; i < 16; ++i) {
4063     int EltIdx = MaskVals[i];
4064     if (EltIdx < 0)
4065       continue;
4066     if (EltIdx < 16)
4067       V2Only = false;
4068     else
4069       V1Only = false;
4070   }
4071
4072   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4073   if (TLI.getSubtarget()->hasSSSE3()) {
4074     SmallVector<SDValue,16> pshufbMask;
4075
4076     // If all result elements are from one input vector, then only translate
4077     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4078     //
4079     // Otherwise, we have elements from both input vectors, and must zero out
4080     // elements that come from V2 in the first mask, and V1 in the second mask
4081     // so that we can OR them together.
4082     bool TwoInputs = !(V1Only || V2Only);
4083     for (unsigned i = 0; i != 16; ++i) {
4084       int EltIdx = MaskVals[i];
4085       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4086         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4087         continue;
4088       }
4089       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4090     }
4091     // If all the elements are from V2, assign it to V1 and return after
4092     // building the first pshufb.
4093     if (V2Only)
4094       V1 = V2;
4095     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4096                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4097                                  MVT::v16i8, &pshufbMask[0], 16));
4098     if (!TwoInputs)
4099       return V1;
4100
4101     // Calculate the shuffle mask for the second input, shuffle it, and
4102     // OR it with the first shuffled input.
4103     pshufbMask.clear();
4104     for (unsigned i = 0; i != 16; ++i) {
4105       int EltIdx = MaskVals[i];
4106       if (EltIdx < 16) {
4107         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4108         continue;
4109       }
4110       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4111     }
4112     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4113                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4114                                  MVT::v16i8, &pshufbMask[0], 16));
4115     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4116   }
4117
4118   // No SSSE3 - Calculate in place words and then fix all out of place words
4119   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4120   // the 16 different words that comprise the two doublequadword input vectors.
4121   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4122   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4123   SDValue NewV = V2Only ? V2 : V1;
4124   for (int i = 0; i != 8; ++i) {
4125     int Elt0 = MaskVals[i*2];
4126     int Elt1 = MaskVals[i*2+1];
4127
4128     // This word of the result is all undef, skip it.
4129     if (Elt0 < 0 && Elt1 < 0)
4130       continue;
4131
4132     // This word of the result is already in the correct place, skip it.
4133     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4134       continue;
4135     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4136       continue;
4137
4138     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4139     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4140     SDValue InsElt;
4141
4142     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4143     // using a single extract together, load it and store it.
4144     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4145       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4146                            DAG.getIntPtrConstant(Elt1 / 2));
4147       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4148                         DAG.getIntPtrConstant(i));
4149       continue;
4150     }
4151
4152     // If Elt1 is defined, extract it from the appropriate source.  If the
4153     // source byte is not also odd, shift the extracted word left 8 bits
4154     // otherwise clear the bottom 8 bits if we need to do an or.
4155     if (Elt1 >= 0) {
4156       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4157                            DAG.getIntPtrConstant(Elt1 / 2));
4158       if ((Elt1 & 1) == 0)
4159         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4160                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4161       else if (Elt0 >= 0)
4162         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4163                              DAG.getConstant(0xFF00, MVT::i16));
4164     }
4165     // If Elt0 is defined, extract it from the appropriate source.  If the
4166     // source byte is not also even, shift the extracted word right 8 bits. If
4167     // Elt1 was also defined, OR the extracted values together before
4168     // inserting them in the result.
4169     if (Elt0 >= 0) {
4170       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4171                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4172       if ((Elt0 & 1) != 0)
4173         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4174                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4175       else if (Elt1 >= 0)
4176         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4177                              DAG.getConstant(0x00FF, MVT::i16));
4178       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4179                          : InsElt0;
4180     }
4181     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4182                        DAG.getIntPtrConstant(i));
4183   }
4184   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4185 }
4186
4187 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4188 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4189 /// done when every pair / quad of shuffle mask elements point to elements in
4190 /// the right sequence. e.g.
4191 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4192 static
4193 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4194                                  SelectionDAG &DAG,
4195                                  TargetLowering &TLI, DebugLoc dl) {
4196   EVT VT = SVOp->getValueType(0);
4197   SDValue V1 = SVOp->getOperand(0);
4198   SDValue V2 = SVOp->getOperand(1);
4199   unsigned NumElems = VT.getVectorNumElements();
4200   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4201   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4202   EVT MaskEltVT = MaskVT.getVectorElementType();
4203   EVT NewVT = MaskVT;
4204   switch (VT.getSimpleVT().SimpleTy) {
4205   default: assert(false && "Unexpected!");
4206   case MVT::v4f32: NewVT = MVT::v2f64; break;
4207   case MVT::v4i32: NewVT = MVT::v2i64; break;
4208   case MVT::v8i16: NewVT = MVT::v4i32; break;
4209   case MVT::v16i8: NewVT = MVT::v4i32; break;
4210   }
4211
4212   if (NewWidth == 2) {
4213     if (VT.isInteger())
4214       NewVT = MVT::v2i64;
4215     else
4216       NewVT = MVT::v2f64;
4217   }
4218   int Scale = NumElems / NewWidth;
4219   SmallVector<int, 8> MaskVec;
4220   for (unsigned i = 0; i < NumElems; i += Scale) {
4221     int StartIdx = -1;
4222     for (int j = 0; j < Scale; ++j) {
4223       int EltIdx = SVOp->getMaskElt(i+j);
4224       if (EltIdx < 0)
4225         continue;
4226       if (StartIdx == -1)
4227         StartIdx = EltIdx - (EltIdx % Scale);
4228       if (EltIdx != StartIdx + j)
4229         return SDValue();
4230     }
4231     if (StartIdx == -1)
4232       MaskVec.push_back(-1);
4233     else
4234       MaskVec.push_back(StartIdx / Scale);
4235   }
4236
4237   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4238   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4239   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4240 }
4241
4242 /// getVZextMovL - Return a zero-extending vector move low node.
4243 ///
4244 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4245                             SDValue SrcOp, SelectionDAG &DAG,
4246                             const X86Subtarget *Subtarget, DebugLoc dl) {
4247   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4248     LoadSDNode *LD = NULL;
4249     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4250       LD = dyn_cast<LoadSDNode>(SrcOp);
4251     if (!LD) {
4252       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4253       // instead.
4254       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4255       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4256           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4257           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4258           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4259         // PR2108
4260         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4261         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4262                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4263                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4264                                                    OpVT,
4265                                                    SrcOp.getOperand(0)
4266                                                           .getOperand(0))));
4267       }
4268     }
4269   }
4270
4271   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4272                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4273                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4274                                              OpVT, SrcOp)));
4275 }
4276
4277 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4278 /// shuffles.
4279 static SDValue
4280 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4281   SDValue V1 = SVOp->getOperand(0);
4282   SDValue V2 = SVOp->getOperand(1);
4283   DebugLoc dl = SVOp->getDebugLoc();
4284   EVT VT = SVOp->getValueType(0);
4285
4286   SmallVector<std::pair<int, int>, 8> Locs;
4287   Locs.resize(4);
4288   SmallVector<int, 8> Mask1(4U, -1);
4289   SmallVector<int, 8> PermMask;
4290   SVOp->getMask(PermMask);
4291
4292   unsigned NumHi = 0;
4293   unsigned NumLo = 0;
4294   for (unsigned i = 0; i != 4; ++i) {
4295     int Idx = PermMask[i];
4296     if (Idx < 0) {
4297       Locs[i] = std::make_pair(-1, -1);
4298     } else {
4299       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4300       if (Idx < 4) {
4301         Locs[i] = std::make_pair(0, NumLo);
4302         Mask1[NumLo] = Idx;
4303         NumLo++;
4304       } else {
4305         Locs[i] = std::make_pair(1, NumHi);
4306         if (2+NumHi < 4)
4307           Mask1[2+NumHi] = Idx;
4308         NumHi++;
4309       }
4310     }
4311   }
4312
4313   if (NumLo <= 2 && NumHi <= 2) {
4314     // If no more than two elements come from either vector. This can be
4315     // implemented with two shuffles. First shuffle gather the elements.
4316     // The second shuffle, which takes the first shuffle as both of its
4317     // vector operands, put the elements into the right order.
4318     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4319
4320     SmallVector<int, 8> Mask2(4U, -1);
4321
4322     for (unsigned i = 0; i != 4; ++i) {
4323       if (Locs[i].first == -1)
4324         continue;
4325       else {
4326         unsigned Idx = (i < 2) ? 0 : 4;
4327         Idx += Locs[i].first * 2 + Locs[i].second;
4328         Mask2[i] = Idx;
4329       }
4330     }
4331
4332     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4333   } else if (NumLo == 3 || NumHi == 3) {
4334     // Otherwise, we must have three elements from one vector, call it X, and
4335     // one element from the other, call it Y.  First, use a shufps to build an
4336     // intermediate vector with the one element from Y and the element from X
4337     // that will be in the same half in the final destination (the indexes don't
4338     // matter). Then, use a shufps to build the final vector, taking the half
4339     // containing the element from Y from the intermediate, and the other half
4340     // from X.
4341     if (NumHi == 3) {
4342       // Normalize it so the 3 elements come from V1.
4343       CommuteVectorShuffleMask(PermMask, VT);
4344       std::swap(V1, V2);
4345     }
4346
4347     // Find the element from V2.
4348     unsigned HiIndex;
4349     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4350       int Val = PermMask[HiIndex];
4351       if (Val < 0)
4352         continue;
4353       if (Val >= 4)
4354         break;
4355     }
4356
4357     Mask1[0] = PermMask[HiIndex];
4358     Mask1[1] = -1;
4359     Mask1[2] = PermMask[HiIndex^1];
4360     Mask1[3] = -1;
4361     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4362
4363     if (HiIndex >= 2) {
4364       Mask1[0] = PermMask[0];
4365       Mask1[1] = PermMask[1];
4366       Mask1[2] = HiIndex & 1 ? 6 : 4;
4367       Mask1[3] = HiIndex & 1 ? 4 : 6;
4368       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4369     } else {
4370       Mask1[0] = HiIndex & 1 ? 2 : 0;
4371       Mask1[1] = HiIndex & 1 ? 0 : 2;
4372       Mask1[2] = PermMask[2];
4373       Mask1[3] = PermMask[3];
4374       if (Mask1[2] >= 0)
4375         Mask1[2] += 4;
4376       if (Mask1[3] >= 0)
4377         Mask1[3] += 4;
4378       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4379     }
4380   }
4381
4382   // Break it into (shuffle shuffle_hi, shuffle_lo).
4383   Locs.clear();
4384   SmallVector<int,8> LoMask(4U, -1);
4385   SmallVector<int,8> HiMask(4U, -1);
4386
4387   SmallVector<int,8> *MaskPtr = &LoMask;
4388   unsigned MaskIdx = 0;
4389   unsigned LoIdx = 0;
4390   unsigned HiIdx = 2;
4391   for (unsigned i = 0; i != 4; ++i) {
4392     if (i == 2) {
4393       MaskPtr = &HiMask;
4394       MaskIdx = 1;
4395       LoIdx = 0;
4396       HiIdx = 2;
4397     }
4398     int Idx = PermMask[i];
4399     if (Idx < 0) {
4400       Locs[i] = std::make_pair(-1, -1);
4401     } else if (Idx < 4) {
4402       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4403       (*MaskPtr)[LoIdx] = Idx;
4404       LoIdx++;
4405     } else {
4406       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4407       (*MaskPtr)[HiIdx] = Idx;
4408       HiIdx++;
4409     }
4410   }
4411
4412   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4413   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4414   SmallVector<int, 8> MaskOps;
4415   for (unsigned i = 0; i != 4; ++i) {
4416     if (Locs[i].first == -1) {
4417       MaskOps.push_back(-1);
4418     } else {
4419       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4420       MaskOps.push_back(Idx);
4421     }
4422   }
4423   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4424 }
4425
4426 SDValue
4427 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4428   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4429   SDValue V1 = Op.getOperand(0);
4430   SDValue V2 = Op.getOperand(1);
4431   EVT VT = Op.getValueType();
4432   DebugLoc dl = Op.getDebugLoc();
4433   unsigned NumElems = VT.getVectorNumElements();
4434   bool isMMX = VT.getSizeInBits() == 64;
4435   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4436   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4437   bool V1IsSplat = false;
4438   bool V2IsSplat = false;
4439
4440   if (isZeroShuffle(SVOp))
4441     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4442
4443   // Promote splats to v4f32.
4444   if (SVOp->isSplat()) {
4445     if (isMMX || NumElems < 4)
4446       return Op;
4447     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4448   }
4449
4450   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4451   // do it!
4452   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4453     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4454     if (NewOp.getNode())
4455       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4456                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4457   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4458     // FIXME: Figure out a cleaner way to do this.
4459     // Try to make use of movq to zero out the top part.
4460     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4461       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4462       if (NewOp.getNode()) {
4463         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4464           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4465                               DAG, Subtarget, dl);
4466       }
4467     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4468       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4469       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4470         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4471                             DAG, Subtarget, dl);
4472     }
4473   }
4474
4475   if (X86::isPSHUFDMask(SVOp))
4476     return Op;
4477
4478   // Check if this can be converted into a logical shift.
4479   bool isLeft = false;
4480   unsigned ShAmt = 0;
4481   SDValue ShVal;
4482   bool isShift = getSubtarget()->hasSSE2() &&
4483     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4484   if (isShift && ShVal.hasOneUse()) {
4485     // If the shifted value has multiple uses, it may be cheaper to use
4486     // v_set0 + movlhps or movhlps, etc.
4487     EVT EltVT = VT.getVectorElementType();
4488     ShAmt *= EltVT.getSizeInBits();
4489     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4490   }
4491
4492   if (X86::isMOVLMask(SVOp)) {
4493     if (V1IsUndef)
4494       return V2;
4495     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4496       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4497     if (!isMMX)
4498       return Op;
4499   }
4500
4501   // FIXME: fold these into legal mask.
4502   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4503                  X86::isMOVSLDUPMask(SVOp) ||
4504                  X86::isMOVHLPSMask(SVOp) ||
4505                  X86::isMOVLHPSMask(SVOp) ||
4506                  X86::isMOVLPMask(SVOp)))
4507     return Op;
4508
4509   if (ShouldXformToMOVHLPS(SVOp) ||
4510       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4511     return CommuteVectorShuffle(SVOp, DAG);
4512
4513   if (isShift) {
4514     // No better options. Use a vshl / vsrl.
4515     EVT EltVT = VT.getVectorElementType();
4516     ShAmt *= EltVT.getSizeInBits();
4517     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4518   }
4519
4520   bool Commuted = false;
4521   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4522   // 1,1,1,1 -> v8i16 though.
4523   V1IsSplat = isSplatVector(V1.getNode());
4524   V2IsSplat = isSplatVector(V2.getNode());
4525
4526   // Canonicalize the splat or undef, if present, to be on the RHS.
4527   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4528     Op = CommuteVectorShuffle(SVOp, DAG);
4529     SVOp = cast<ShuffleVectorSDNode>(Op);
4530     V1 = SVOp->getOperand(0);
4531     V2 = SVOp->getOperand(1);
4532     std::swap(V1IsSplat, V2IsSplat);
4533     std::swap(V1IsUndef, V2IsUndef);
4534     Commuted = true;
4535   }
4536
4537   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4538     // Shuffling low element of v1 into undef, just return v1.
4539     if (V2IsUndef)
4540       return V1;
4541     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4542     // the instruction selector will not match, so get a canonical MOVL with
4543     // swapped operands to undo the commute.
4544     return getMOVL(DAG, dl, VT, V2, V1);
4545   }
4546
4547   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4548       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4549       X86::isUNPCKLMask(SVOp) ||
4550       X86::isUNPCKHMask(SVOp))
4551     return Op;
4552
4553   if (V2IsSplat) {
4554     // Normalize mask so all entries that point to V2 points to its first
4555     // element then try to match unpck{h|l} again. If match, return a
4556     // new vector_shuffle with the corrected mask.
4557     SDValue NewMask = NormalizeMask(SVOp, DAG);
4558     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4559     if (NSVOp != SVOp) {
4560       if (X86::isUNPCKLMask(NSVOp, true)) {
4561         return NewMask;
4562       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4563         return NewMask;
4564       }
4565     }
4566   }
4567
4568   if (Commuted) {
4569     // Commute is back and try unpck* again.
4570     // FIXME: this seems wrong.
4571     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4572     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4573     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4574         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4575         X86::isUNPCKLMask(NewSVOp) ||
4576         X86::isUNPCKHMask(NewSVOp))
4577       return NewOp;
4578   }
4579
4580   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4581
4582   // Normalize the node to match x86 shuffle ops if needed
4583   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4584     return CommuteVectorShuffle(SVOp, DAG);
4585
4586   // Check for legal shuffle and return?
4587   SmallVector<int, 16> PermMask;
4588   SVOp->getMask(PermMask);
4589   if (isShuffleMaskLegal(PermMask, VT))
4590     return Op;
4591
4592   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4593   if (VT == MVT::v8i16) {
4594     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4595     if (NewOp.getNode())
4596       return NewOp;
4597   }
4598
4599   if (VT == MVT::v16i8) {
4600     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4601     if (NewOp.getNode())
4602       return NewOp;
4603   }
4604
4605   // Handle all 4 wide cases with a number of shuffles except for MMX.
4606   if (NumElems == 4 && !isMMX)
4607     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4608
4609   return SDValue();
4610 }
4611
4612 SDValue
4613 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4614                                                 SelectionDAG &DAG) {
4615   EVT VT = Op.getValueType();
4616   DebugLoc dl = Op.getDebugLoc();
4617   if (VT.getSizeInBits() == 8) {
4618     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4619                                     Op.getOperand(0), Op.getOperand(1));
4620     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4621                                     DAG.getValueType(VT));
4622     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4623   } else if (VT.getSizeInBits() == 16) {
4624     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4625     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4626     if (Idx == 0)
4627       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4628                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4629                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4630                                                  MVT::v4i32,
4631                                                  Op.getOperand(0)),
4632                                      Op.getOperand(1)));
4633     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4634                                     Op.getOperand(0), Op.getOperand(1));
4635     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4636                                     DAG.getValueType(VT));
4637     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4638   } else if (VT == MVT::f32) {
4639     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4640     // the result back to FR32 register. It's only worth matching if the
4641     // result has a single use which is a store or a bitcast to i32.  And in
4642     // the case of a store, it's not worth it if the index is a constant 0,
4643     // because a MOVSSmr can be used instead, which is smaller and faster.
4644     if (!Op.hasOneUse())
4645       return SDValue();
4646     SDNode *User = *Op.getNode()->use_begin();
4647     if ((User->getOpcode() != ISD::STORE ||
4648          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4649           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4650         (User->getOpcode() != ISD::BIT_CONVERT ||
4651          User->getValueType(0) != MVT::i32))
4652       return SDValue();
4653     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4654                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4655                                               Op.getOperand(0)),
4656                                               Op.getOperand(1));
4657     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4658   } else if (VT == MVT::i32) {
4659     // ExtractPS works with constant index.
4660     if (isa<ConstantSDNode>(Op.getOperand(1)))
4661       return Op;
4662   }
4663   return SDValue();
4664 }
4665
4666
4667 SDValue
4668 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4669   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4670     return SDValue();
4671
4672   if (Subtarget->hasSSE41()) {
4673     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4674     if (Res.getNode())
4675       return Res;
4676   }
4677
4678   EVT VT = Op.getValueType();
4679   DebugLoc dl = Op.getDebugLoc();
4680   // TODO: handle v16i8.
4681   if (VT.getSizeInBits() == 16) {
4682     SDValue Vec = Op.getOperand(0);
4683     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4684     if (Idx == 0)
4685       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4686                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4687                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4688                                                  MVT::v4i32, Vec),
4689                                      Op.getOperand(1)));
4690     // Transform it so it match pextrw which produces a 32-bit result.
4691     EVT EltVT = MVT::i32;
4692     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4693                                     Op.getOperand(0), Op.getOperand(1));
4694     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4695                                     DAG.getValueType(VT));
4696     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4697   } else if (VT.getSizeInBits() == 32) {
4698     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4699     if (Idx == 0)
4700       return Op;
4701
4702     // SHUFPS the element to the lowest double word, then movss.
4703     int Mask[4] = { Idx, -1, -1, -1 };
4704     EVT VVT = Op.getOperand(0).getValueType();
4705     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4706                                        DAG.getUNDEF(VVT), Mask);
4707     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4708                        DAG.getIntPtrConstant(0));
4709   } else if (VT.getSizeInBits() == 64) {
4710     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4711     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4712     //        to match extract_elt for f64.
4713     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4714     if (Idx == 0)
4715       return Op;
4716
4717     // UNPCKHPD the element to the lowest double word, then movsd.
4718     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4719     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4720     int Mask[2] = { 1, -1 };
4721     EVT VVT = Op.getOperand(0).getValueType();
4722     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4723                                        DAG.getUNDEF(VVT), Mask);
4724     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4725                        DAG.getIntPtrConstant(0));
4726   }
4727
4728   return SDValue();
4729 }
4730
4731 SDValue
4732 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4733   EVT VT = Op.getValueType();
4734   EVT EltVT = VT.getVectorElementType();
4735   DebugLoc dl = Op.getDebugLoc();
4736
4737   SDValue N0 = Op.getOperand(0);
4738   SDValue N1 = Op.getOperand(1);
4739   SDValue N2 = Op.getOperand(2);
4740
4741   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4742       isa<ConstantSDNode>(N2)) {
4743     unsigned Opc = (EltVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4744                                                 : X86ISD::PINSRW;
4745     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4746     // argument.
4747     if (N1.getValueType() != MVT::i32)
4748       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4749     if (N2.getValueType() != MVT::i32)
4750       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4751     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4752   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4753     // Bits [7:6] of the constant are the source select.  This will always be
4754     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4755     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4756     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4757     // Bits [5:4] of the constant are the destination select.  This is the
4758     //  value of the incoming immediate.
4759     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4760     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4761     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4762     // Create this as a scalar to vector..
4763     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4764     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4765   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4766     // PINSR* works with constant index.
4767     return Op;
4768   }
4769   return SDValue();
4770 }
4771
4772 SDValue
4773 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4774   EVT VT = Op.getValueType();
4775   EVT EltVT = VT.getVectorElementType();
4776
4777   if (Subtarget->hasSSE41())
4778     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4779
4780   if (EltVT == MVT::i8)
4781     return SDValue();
4782
4783   DebugLoc dl = Op.getDebugLoc();
4784   SDValue N0 = Op.getOperand(0);
4785   SDValue N1 = Op.getOperand(1);
4786   SDValue N2 = Op.getOperand(2);
4787
4788   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4789     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4790     // as its second argument.
4791     if (N1.getValueType() != MVT::i32)
4792       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4793     if (N2.getValueType() != MVT::i32)
4794       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4795     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4796   }
4797   return SDValue();
4798 }
4799
4800 SDValue
4801 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4802   DebugLoc dl = Op.getDebugLoc();
4803   if (Op.getValueType() == MVT::v2f32)
4804     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4805                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4806                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4807                                                Op.getOperand(0))));
4808
4809   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4810     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4811
4812   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4813   EVT VT = MVT::v2i32;
4814   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4815   default: break;
4816   case MVT::v16i8:
4817   case MVT::v8i16:
4818     VT = MVT::v4i32;
4819     break;
4820   }
4821   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4822                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4823 }
4824
4825 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4826 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4827 // one of the above mentioned nodes. It has to be wrapped because otherwise
4828 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4829 // be used to form addressing mode. These wrapped nodes will be selected
4830 // into MOV32ri.
4831 SDValue
4832 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4833   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4834
4835   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4836   // global base reg.
4837   unsigned char OpFlag = 0;
4838   unsigned WrapperKind = X86ISD::Wrapper;
4839   CodeModel::Model M = getTargetMachine().getCodeModel();
4840
4841   if (Subtarget->isPICStyleRIPRel() &&
4842       (M == CodeModel::Small || M == CodeModel::Kernel))
4843     WrapperKind = X86ISD::WrapperRIP;
4844   else if (Subtarget->isPICStyleGOT())
4845     OpFlag = X86II::MO_GOTOFF;
4846   else if (Subtarget->isPICStyleStubPIC())
4847     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4848
4849   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4850                                              CP->getAlignment(),
4851                                              CP->getOffset(), OpFlag);
4852   DebugLoc DL = CP->getDebugLoc();
4853   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4854   // With PIC, the address is actually $g + Offset.
4855   if (OpFlag) {
4856     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4857                          DAG.getNode(X86ISD::GlobalBaseReg,
4858                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4859                          Result);
4860   }
4861
4862   return Result;
4863 }
4864
4865 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4866   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4867
4868   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4869   // global base reg.
4870   unsigned char OpFlag = 0;
4871   unsigned WrapperKind = X86ISD::Wrapper;
4872   CodeModel::Model M = getTargetMachine().getCodeModel();
4873
4874   if (Subtarget->isPICStyleRIPRel() &&
4875       (M == CodeModel::Small || M == CodeModel::Kernel))
4876     WrapperKind = X86ISD::WrapperRIP;
4877   else if (Subtarget->isPICStyleGOT())
4878     OpFlag = X86II::MO_GOTOFF;
4879   else if (Subtarget->isPICStyleStubPIC())
4880     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4881
4882   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4883                                           OpFlag);
4884   DebugLoc DL = JT->getDebugLoc();
4885   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4886
4887   // With PIC, the address is actually $g + Offset.
4888   if (OpFlag) {
4889     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4890                          DAG.getNode(X86ISD::GlobalBaseReg,
4891                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4892                          Result);
4893   }
4894
4895   return Result;
4896 }
4897
4898 SDValue
4899 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4900   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4901
4902   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4903   // global base reg.
4904   unsigned char OpFlag = 0;
4905   unsigned WrapperKind = X86ISD::Wrapper;
4906   CodeModel::Model M = getTargetMachine().getCodeModel();
4907
4908   if (Subtarget->isPICStyleRIPRel() &&
4909       (M == CodeModel::Small || M == CodeModel::Kernel))
4910     WrapperKind = X86ISD::WrapperRIP;
4911   else if (Subtarget->isPICStyleGOT())
4912     OpFlag = X86II::MO_GOTOFF;
4913   else if (Subtarget->isPICStyleStubPIC())
4914     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4915
4916   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4917
4918   DebugLoc DL = Op.getDebugLoc();
4919   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4920
4921
4922   // With PIC, the address is actually $g + Offset.
4923   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4924       !Subtarget->is64Bit()) {
4925     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4926                          DAG.getNode(X86ISD::GlobalBaseReg,
4927                                      DebugLoc::getUnknownLoc(),
4928                                      getPointerTy()),
4929                          Result);
4930   }
4931
4932   return Result;
4933 }
4934
4935 SDValue
4936 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
4937   // Create the TargetBlockAddressAddress node.
4938   unsigned char OpFlags =
4939     Subtarget->ClassifyBlockAddressReference();
4940   CodeModel::Model M = getTargetMachine().getCodeModel();
4941   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
4942   DebugLoc dl = Op.getDebugLoc();
4943   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
4944                                        /*isTarget=*/true, OpFlags);
4945
4946   if (Subtarget->isPICStyleRIPRel() &&
4947       (M == CodeModel::Small || M == CodeModel::Kernel))
4948     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4949   else
4950     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4951
4952   // With PIC, the address is actually $g + Offset.
4953   if (isGlobalRelativeToPICBase(OpFlags)) {
4954     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4955                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4956                          Result);
4957   }
4958
4959   return Result;
4960 }
4961
4962 SDValue
4963 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4964                                       int64_t Offset,
4965                                       SelectionDAG &DAG) const {
4966   // Create the TargetGlobalAddress node, folding in the constant
4967   // offset if it is legal.
4968   unsigned char OpFlags =
4969     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4970   CodeModel::Model M = getTargetMachine().getCodeModel();
4971   SDValue Result;
4972   if (OpFlags == X86II::MO_NO_FLAG &&
4973       X86::isOffsetSuitableForCodeModel(Offset, M)) {
4974     // A direct static reference to a global.
4975     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4976     Offset = 0;
4977   } else {
4978     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4979   }
4980
4981   if (Subtarget->isPICStyleRIPRel() &&
4982       (M == CodeModel::Small || M == CodeModel::Kernel))
4983     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4984   else
4985     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4986
4987   // With PIC, the address is actually $g + Offset.
4988   if (isGlobalRelativeToPICBase(OpFlags)) {
4989     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4990                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4991                          Result);
4992   }
4993
4994   // For globals that require a load from a stub to get the address, emit the
4995   // load.
4996   if (isGlobalStubReference(OpFlags))
4997     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4998                          PseudoSourceValue::getGOT(), 0);
4999
5000   // If there was a non-zero offset that we didn't fold, create an explicit
5001   // addition for it.
5002   if (Offset != 0)
5003     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5004                          DAG.getConstant(Offset, getPointerTy()));
5005
5006   return Result;
5007 }
5008
5009 SDValue
5010 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
5011   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5012   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5013   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5014 }
5015
5016 static SDValue
5017 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5018            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5019            unsigned char OperandFlags) {
5020   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5021   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5022   DebugLoc dl = GA->getDebugLoc();
5023   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5024                                            GA->getValueType(0),
5025                                            GA->getOffset(),
5026                                            OperandFlags);
5027   if (InFlag) {
5028     SDValue Ops[] = { Chain,  TGA, *InFlag };
5029     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5030   } else {
5031     SDValue Ops[]  = { Chain, TGA };
5032     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5033   }
5034
5035   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5036   MFI->setHasCalls(true);
5037
5038   SDValue Flag = Chain.getValue(1);
5039   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5040 }
5041
5042 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5043 static SDValue
5044 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5045                                 const EVT PtrVT) {
5046   SDValue InFlag;
5047   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5048   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5049                                      DAG.getNode(X86ISD::GlobalBaseReg,
5050                                                  DebugLoc::getUnknownLoc(),
5051                                                  PtrVT), InFlag);
5052   InFlag = Chain.getValue(1);
5053
5054   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5055 }
5056
5057 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5058 static SDValue
5059 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5060                                 const EVT PtrVT) {
5061   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5062                     X86::RAX, X86II::MO_TLSGD);
5063 }
5064
5065 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5066 // "local exec" model.
5067 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5068                                    const EVT PtrVT, TLSModel::Model model,
5069                                    bool is64Bit) {
5070   DebugLoc dl = GA->getDebugLoc();
5071   // Get the Thread Pointer
5072   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5073                              DebugLoc::getUnknownLoc(), PtrVT,
5074                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5075                                              MVT::i32));
5076
5077   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5078                                       NULL, 0);
5079
5080   unsigned char OperandFlags = 0;
5081   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5082   // initialexec.
5083   unsigned WrapperKind = X86ISD::Wrapper;
5084   if (model == TLSModel::LocalExec) {
5085     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5086   } else if (is64Bit) {
5087     assert(model == TLSModel::InitialExec);
5088     OperandFlags = X86II::MO_GOTTPOFF;
5089     WrapperKind = X86ISD::WrapperRIP;
5090   } else {
5091     assert(model == TLSModel::InitialExec);
5092     OperandFlags = X86II::MO_INDNTPOFF;
5093   }
5094
5095   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5096   // exec)
5097   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5098                                            GA->getOffset(), OperandFlags);
5099   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5100
5101   if (model == TLSModel::InitialExec)
5102     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5103                          PseudoSourceValue::getGOT(), 0);
5104
5105   // The address of the thread local variable is the add of the thread
5106   // pointer with the offset of the variable.
5107   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5108 }
5109
5110 SDValue
5111 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5112   // TODO: implement the "local dynamic" model
5113   // TODO: implement the "initial exec"model for pic executables
5114   assert(Subtarget->isTargetELF() &&
5115          "TLS not implemented for non-ELF targets");
5116   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5117   const GlobalValue *GV = GA->getGlobal();
5118
5119   // If GV is an alias then use the aliasee for determining
5120   // thread-localness.
5121   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5122     GV = GA->resolveAliasedGlobal(false);
5123
5124   TLSModel::Model model = getTLSModel(GV,
5125                                       getTargetMachine().getRelocationModel());
5126
5127   switch (model) {
5128   case TLSModel::GeneralDynamic:
5129   case TLSModel::LocalDynamic: // not implemented
5130     if (Subtarget->is64Bit())
5131       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5132     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5133
5134   case TLSModel::InitialExec:
5135   case TLSModel::LocalExec:
5136     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5137                                Subtarget->is64Bit());
5138   }
5139
5140   llvm_unreachable("Unreachable");
5141   return SDValue();
5142 }
5143
5144
5145 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5146 /// take a 2 x i32 value to shift plus a shift amount.
5147 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5148   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5149   EVT VT = Op.getValueType();
5150   unsigned VTBits = VT.getSizeInBits();
5151   DebugLoc dl = Op.getDebugLoc();
5152   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5153   SDValue ShOpLo = Op.getOperand(0);
5154   SDValue ShOpHi = Op.getOperand(1);
5155   SDValue ShAmt  = Op.getOperand(2);
5156   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5157                                      DAG.getConstant(VTBits - 1, MVT::i8))
5158                        : DAG.getConstant(0, VT);
5159
5160   SDValue Tmp2, Tmp3;
5161   if (Op.getOpcode() == ISD::SHL_PARTS) {
5162     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5163     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5164   } else {
5165     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5166     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5167   }
5168
5169   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5170                                 DAG.getConstant(VTBits, MVT::i8));
5171   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
5172                              AndNode, DAG.getConstant(0, MVT::i8));
5173
5174   SDValue Hi, Lo;
5175   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5176   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5177   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5178
5179   if (Op.getOpcode() == ISD::SHL_PARTS) {
5180     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5181     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5182   } else {
5183     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5184     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5185   }
5186
5187   SDValue Ops[2] = { Lo, Hi };
5188   return DAG.getMergeValues(Ops, 2, dl);
5189 }
5190
5191 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5192   EVT SrcVT = Op.getOperand(0).getValueType();
5193
5194   if (SrcVT.isVector()) {
5195     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5196       return Op;
5197     }
5198     return SDValue();
5199   }
5200
5201   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5202          "Unknown SINT_TO_FP to lower!");
5203
5204   // These are really Legal; return the operand so the caller accepts it as
5205   // Legal.
5206   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5207     return Op;
5208   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5209       Subtarget->is64Bit()) {
5210     return Op;
5211   }
5212
5213   DebugLoc dl = Op.getDebugLoc();
5214   unsigned Size = SrcVT.getSizeInBits()/8;
5215   MachineFunction &MF = DAG.getMachineFunction();
5216   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5217   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5218   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5219                                StackSlot,
5220                                PseudoSourceValue::getFixedStack(SSFI), 0);
5221   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5222 }
5223
5224 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5225                                      SDValue StackSlot,
5226                                      SelectionDAG &DAG) {
5227   // Build the FILD
5228   DebugLoc dl = Op.getDebugLoc();
5229   SDVTList Tys;
5230   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5231   if (useSSE)
5232     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5233   else
5234     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5235   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5236   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5237                                Tys, Ops, array_lengthof(Ops));
5238
5239   if (useSSE) {
5240     Chain = Result.getValue(1);
5241     SDValue InFlag = Result.getValue(2);
5242
5243     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5244     // shouldn't be necessary except that RFP cannot be live across
5245     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5246     MachineFunction &MF = DAG.getMachineFunction();
5247     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5248     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5249     Tys = DAG.getVTList(MVT::Other);
5250     SDValue Ops[] = {
5251       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5252     };
5253     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5254     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5255                          PseudoSourceValue::getFixedStack(SSFI), 0);
5256   }
5257
5258   return Result;
5259 }
5260
5261 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5262 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5263   // This algorithm is not obvious. Here it is in C code, more or less:
5264   /*
5265     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5266       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5267       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5268
5269       // Copy ints to xmm registers.
5270       __m128i xh = _mm_cvtsi32_si128( hi );
5271       __m128i xl = _mm_cvtsi32_si128( lo );
5272
5273       // Combine into low half of a single xmm register.
5274       __m128i x = _mm_unpacklo_epi32( xh, xl );
5275       __m128d d;
5276       double sd;
5277
5278       // Merge in appropriate exponents to give the integer bits the right
5279       // magnitude.
5280       x = _mm_unpacklo_epi32( x, exp );
5281
5282       // Subtract away the biases to deal with the IEEE-754 double precision
5283       // implicit 1.
5284       d = _mm_sub_pd( (__m128d) x, bias );
5285
5286       // All conversions up to here are exact. The correctly rounded result is
5287       // calculated using the current rounding mode using the following
5288       // horizontal add.
5289       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5290       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5291                                 // store doesn't really need to be here (except
5292                                 // maybe to zero the other double)
5293       return sd;
5294     }
5295   */
5296
5297   DebugLoc dl = Op.getDebugLoc();
5298   LLVMContext *Context = DAG.getContext();
5299
5300   // Build some magic constants.
5301   std::vector<Constant*> CV0;
5302   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5303   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5304   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5305   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5306   Constant *C0 = ConstantVector::get(CV0);
5307   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5308
5309   std::vector<Constant*> CV1;
5310   CV1.push_back(
5311     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5312   CV1.push_back(
5313     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5314   Constant *C1 = ConstantVector::get(CV1);
5315   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5316
5317   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5318                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5319                                         Op.getOperand(0),
5320                                         DAG.getIntPtrConstant(1)));
5321   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5322                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5323                                         Op.getOperand(0),
5324                                         DAG.getIntPtrConstant(0)));
5325   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5326   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5327                               PseudoSourceValue::getConstantPool(), 0,
5328                               false, 16);
5329   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5330   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5331   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5332                               PseudoSourceValue::getConstantPool(), 0,
5333                               false, 16);
5334   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5335
5336   // Add the halves; easiest way is to swap them into another reg first.
5337   int ShufMask[2] = { 1, -1 };
5338   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5339                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5340   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5341   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5342                      DAG.getIntPtrConstant(0));
5343 }
5344
5345 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5346 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5347   DebugLoc dl = Op.getDebugLoc();
5348   // FP constant to bias correct the final result.
5349   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5350                                    MVT::f64);
5351
5352   // Load the 32-bit value into an XMM register.
5353   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5354                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5355                                          Op.getOperand(0),
5356                                          DAG.getIntPtrConstant(0)));
5357
5358   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5359                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5360                      DAG.getIntPtrConstant(0));
5361
5362   // Or the load with the bias.
5363   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5364                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5365                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5366                                                    MVT::v2f64, Load)),
5367                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5368                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5369                                                    MVT::v2f64, Bias)));
5370   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5371                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5372                    DAG.getIntPtrConstant(0));
5373
5374   // Subtract the bias.
5375   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5376
5377   // Handle final rounding.
5378   EVT DestVT = Op.getValueType();
5379
5380   if (DestVT.bitsLT(MVT::f64)) {
5381     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5382                        DAG.getIntPtrConstant(0));
5383   } else if (DestVT.bitsGT(MVT::f64)) {
5384     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5385   }
5386
5387   // Handle final rounding.
5388   return Sub;
5389 }
5390
5391 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5392   SDValue N0 = Op.getOperand(0);
5393   DebugLoc dl = Op.getDebugLoc();
5394
5395   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5396   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5397   // the optimization here.
5398   if (DAG.SignBitIsZero(N0))
5399     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5400
5401   EVT SrcVT = N0.getValueType();
5402   if (SrcVT == MVT::i64) {
5403     // We only handle SSE2 f64 target here; caller can expand the rest.
5404     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5405       return SDValue();
5406
5407     return LowerUINT_TO_FP_i64(Op, DAG);
5408   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5409     return LowerUINT_TO_FP_i32(Op, DAG);
5410   }
5411
5412   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5413
5414   // Make a 64-bit buffer, and use it to build an FILD.
5415   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5416   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5417   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5418                                    getPointerTy(), StackSlot, WordOff);
5419   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5420                                 StackSlot, NULL, 0);
5421   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5422                                 OffsetSlot, NULL, 0);
5423   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5424 }
5425
5426 std::pair<SDValue,SDValue> X86TargetLowering::
5427 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5428   DebugLoc dl = Op.getDebugLoc();
5429
5430   EVT DstTy = Op.getValueType();
5431
5432   if (!IsSigned) {
5433     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5434     DstTy = MVT::i64;
5435   }
5436
5437   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5438          DstTy.getSimpleVT() >= MVT::i16 &&
5439          "Unknown FP_TO_SINT to lower!");
5440
5441   // These are really Legal.
5442   if (DstTy == MVT::i32 &&
5443       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5444     return std::make_pair(SDValue(), SDValue());
5445   if (Subtarget->is64Bit() &&
5446       DstTy == MVT::i64 &&
5447       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5448     return std::make_pair(SDValue(), SDValue());
5449
5450   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5451   // stack slot.
5452   MachineFunction &MF = DAG.getMachineFunction();
5453   unsigned MemSize = DstTy.getSizeInBits()/8;
5454   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5455   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5456
5457   unsigned Opc;
5458   switch (DstTy.getSimpleVT().SimpleTy) {
5459   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5460   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5461   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5462   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5463   }
5464
5465   SDValue Chain = DAG.getEntryNode();
5466   SDValue Value = Op.getOperand(0);
5467   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5468     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5469     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5470                          PseudoSourceValue::getFixedStack(SSFI), 0);
5471     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5472     SDValue Ops[] = {
5473       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5474     };
5475     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5476     Chain = Value.getValue(1);
5477     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5478     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5479   }
5480
5481   // Build the FP_TO_INT*_IN_MEM
5482   SDValue Ops[] = { Chain, Value, StackSlot };
5483   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5484
5485   return std::make_pair(FIST, StackSlot);
5486 }
5487
5488 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5489   if (Op.getValueType().isVector()) {
5490     if (Op.getValueType() == MVT::v2i32 &&
5491         Op.getOperand(0).getValueType() == MVT::v2f64) {
5492       return Op;
5493     }
5494     return SDValue();
5495   }
5496
5497   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5498   SDValue FIST = Vals.first, StackSlot = Vals.second;
5499   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5500   if (FIST.getNode() == 0) return Op;
5501
5502   // Load the result.
5503   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5504                      FIST, StackSlot, NULL, 0);
5505 }
5506
5507 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5508   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5509   SDValue FIST = Vals.first, StackSlot = Vals.second;
5510   assert(FIST.getNode() && "Unexpected failure");
5511
5512   // Load the result.
5513   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5514                      FIST, StackSlot, NULL, 0);
5515 }
5516
5517 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5518   LLVMContext *Context = DAG.getContext();
5519   DebugLoc dl = Op.getDebugLoc();
5520   EVT VT = Op.getValueType();
5521   EVT EltVT = VT;
5522   if (VT.isVector())
5523     EltVT = VT.getVectorElementType();
5524   std::vector<Constant*> CV;
5525   if (EltVT == MVT::f64) {
5526     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5527     CV.push_back(C);
5528     CV.push_back(C);
5529   } else {
5530     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5531     CV.push_back(C);
5532     CV.push_back(C);
5533     CV.push_back(C);
5534     CV.push_back(C);
5535   }
5536   Constant *C = ConstantVector::get(CV);
5537   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5538   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5539                                PseudoSourceValue::getConstantPool(), 0,
5540                                false, 16);
5541   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5542 }
5543
5544 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5545   LLVMContext *Context = DAG.getContext();
5546   DebugLoc dl = Op.getDebugLoc();
5547   EVT VT = Op.getValueType();
5548   EVT EltVT = VT;
5549   if (VT.isVector())
5550     EltVT = VT.getVectorElementType();
5551   std::vector<Constant*> CV;
5552   if (EltVT == MVT::f64) {
5553     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5554     CV.push_back(C);
5555     CV.push_back(C);
5556   } else {
5557     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5558     CV.push_back(C);
5559     CV.push_back(C);
5560     CV.push_back(C);
5561     CV.push_back(C);
5562   }
5563   Constant *C = ConstantVector::get(CV);
5564   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5565   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5566                                PseudoSourceValue::getConstantPool(), 0,
5567                                false, 16);
5568   if (VT.isVector()) {
5569     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5570                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5571                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5572                                 Op.getOperand(0)),
5573                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5574   } else {
5575     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5576   }
5577 }
5578
5579 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5580   LLVMContext *Context = DAG.getContext();
5581   SDValue Op0 = Op.getOperand(0);
5582   SDValue Op1 = Op.getOperand(1);
5583   DebugLoc dl = Op.getDebugLoc();
5584   EVT VT = Op.getValueType();
5585   EVT SrcVT = Op1.getValueType();
5586
5587   // If second operand is smaller, extend it first.
5588   if (SrcVT.bitsLT(VT)) {
5589     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5590     SrcVT = VT;
5591   }
5592   // And if it is bigger, shrink it first.
5593   if (SrcVT.bitsGT(VT)) {
5594     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5595     SrcVT = VT;
5596   }
5597
5598   // At this point the operands and the result should have the same
5599   // type, and that won't be f80 since that is not custom lowered.
5600
5601   // First get the sign bit of second operand.
5602   std::vector<Constant*> CV;
5603   if (SrcVT == MVT::f64) {
5604     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5605     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5606   } else {
5607     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5608     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5609     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5610     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5611   }
5612   Constant *C = ConstantVector::get(CV);
5613   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5614   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5615                                 PseudoSourceValue::getConstantPool(), 0,
5616                                 false, 16);
5617   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5618
5619   // Shift sign bit right or left if the two operands have different types.
5620   if (SrcVT.bitsGT(VT)) {
5621     // Op0 is MVT::f32, Op1 is MVT::f64.
5622     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5623     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5624                           DAG.getConstant(32, MVT::i32));
5625     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5626     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5627                           DAG.getIntPtrConstant(0));
5628   }
5629
5630   // Clear first operand sign bit.
5631   CV.clear();
5632   if (VT == MVT::f64) {
5633     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5634     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5635   } else {
5636     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5637     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5638     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5639     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5640   }
5641   C = ConstantVector::get(CV);
5642   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5643   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5644                                 PseudoSourceValue::getConstantPool(), 0,
5645                                 false, 16);
5646   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5647
5648   // Or the value with the sign bit.
5649   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5650 }
5651
5652 /// Emit nodes that will be selected as "test Op0,Op0", or something
5653 /// equivalent.
5654 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5655                                     SelectionDAG &DAG) {
5656   DebugLoc dl = Op.getDebugLoc();
5657
5658   // CF and OF aren't always set the way we want. Determine which
5659   // of these we need.
5660   bool NeedCF = false;
5661   bool NeedOF = false;
5662   switch (X86CC) {
5663   case X86::COND_A: case X86::COND_AE:
5664   case X86::COND_B: case X86::COND_BE:
5665     NeedCF = true;
5666     break;
5667   case X86::COND_G: case X86::COND_GE:
5668   case X86::COND_L: case X86::COND_LE:
5669   case X86::COND_O: case X86::COND_NO:
5670     NeedOF = true;
5671     break;
5672   default: break;
5673   }
5674
5675   // See if we can use the EFLAGS value from the operand instead of
5676   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5677   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5678   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5679     unsigned Opcode = 0;
5680     unsigned NumOperands = 0;
5681     switch (Op.getNode()->getOpcode()) {
5682     case ISD::ADD:
5683       // Due to an isel shortcoming, be conservative if this add is likely to
5684       // be selected as part of a load-modify-store instruction. When the root
5685       // node in a match is a store, isel doesn't know how to remap non-chain
5686       // non-flag uses of other nodes in the match, such as the ADD in this
5687       // case. This leads to the ADD being left around and reselected, with
5688       // the result being two adds in the output.
5689       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5690            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5691         if (UI->getOpcode() == ISD::STORE)
5692           goto default_case;
5693       if (ConstantSDNode *C =
5694             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5695         // An add of one will be selected as an INC.
5696         if (C->getAPIntValue() == 1) {
5697           Opcode = X86ISD::INC;
5698           NumOperands = 1;
5699           break;
5700         }
5701         // An add of negative one (subtract of one) will be selected as a DEC.
5702         if (C->getAPIntValue().isAllOnesValue()) {
5703           Opcode = X86ISD::DEC;
5704           NumOperands = 1;
5705           break;
5706         }
5707       }
5708       // Otherwise use a regular EFLAGS-setting add.
5709       Opcode = X86ISD::ADD;
5710       NumOperands = 2;
5711       break;
5712     case ISD::AND: {
5713       // If the primary and result isn't used, don't bother using X86ISD::AND,
5714       // because a TEST instruction will be better.
5715       bool NonFlagUse = false;
5716       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5717              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5718         SDNode *User = *UI;
5719         unsigned UOpNo = UI.getOperandNo();
5720         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5721           // Look pass truncate.
5722           UOpNo = User->use_begin().getOperandNo();
5723           User = *User->use_begin();
5724         }
5725         if (User->getOpcode() != ISD::BRCOND &&
5726             User->getOpcode() != ISD::SETCC &&
5727             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5728           NonFlagUse = true;
5729           break;
5730         }
5731       }
5732       if (!NonFlagUse)
5733         break;
5734     }
5735     // FALL THROUGH
5736     case ISD::SUB:
5737     case ISD::OR:
5738     case ISD::XOR:
5739       // Due to the ISEL shortcoming noted above, be conservative if this op is
5740       // likely to be selected as part of a load-modify-store instruction.
5741       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5742            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5743         if (UI->getOpcode() == ISD::STORE)
5744           goto default_case;
5745       // Otherwise use a regular EFLAGS-setting instruction.
5746       switch (Op.getNode()->getOpcode()) {
5747       case ISD::SUB: Opcode = X86ISD::SUB; break;
5748       case ISD::OR:  Opcode = X86ISD::OR;  break;
5749       case ISD::XOR: Opcode = X86ISD::XOR; break;
5750       case ISD::AND: Opcode = X86ISD::AND; break;
5751       default: llvm_unreachable("unexpected operator!");
5752       }
5753       NumOperands = 2;
5754       break;
5755     case X86ISD::ADD:
5756     case X86ISD::SUB:
5757     case X86ISD::INC:
5758     case X86ISD::DEC:
5759     case X86ISD::OR:
5760     case X86ISD::XOR:
5761     case X86ISD::AND:
5762       return SDValue(Op.getNode(), 1);
5763     default:
5764     default_case:
5765       break;
5766     }
5767     if (Opcode != 0) {
5768       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5769       SmallVector<SDValue, 4> Ops;
5770       for (unsigned i = 0; i != NumOperands; ++i)
5771         Ops.push_back(Op.getOperand(i));
5772       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5773       DAG.ReplaceAllUsesWith(Op, New);
5774       return SDValue(New.getNode(), 1);
5775     }
5776   }
5777
5778   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5779   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5780                      DAG.getConstant(0, Op.getValueType()));
5781 }
5782
5783 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5784 /// equivalent.
5785 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5786                                    SelectionDAG &DAG) {
5787   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5788     if (C->getAPIntValue() == 0)
5789       return EmitTest(Op0, X86CC, DAG);
5790
5791   DebugLoc dl = Op0.getDebugLoc();
5792   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5793 }
5794
5795 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
5796 /// if it's possible.
5797 static SDValue LowerToBT(SDValue Op0, ISD::CondCode CC,
5798                          DebugLoc dl, SelectionDAG &DAG) {
5799   SDValue LHS, RHS;
5800   if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5801     if (ConstantSDNode *Op010C =
5802         dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5803       if (Op010C->getZExtValue() == 1) {
5804         LHS = Op0.getOperand(0);
5805         RHS = Op0.getOperand(1).getOperand(1);
5806       }
5807   } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5808     if (ConstantSDNode *Op000C =
5809         dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5810       if (Op000C->getZExtValue() == 1) {
5811         LHS = Op0.getOperand(1);
5812         RHS = Op0.getOperand(0).getOperand(1);
5813       }
5814   } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5815     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5816     SDValue AndLHS = Op0.getOperand(0);
5817     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5818       LHS = AndLHS.getOperand(0);
5819       RHS = AndLHS.getOperand(1);
5820     }
5821   }
5822
5823   if (LHS.getNode()) {
5824     // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5825     // instruction.  Since the shift amount is in-range-or-undefined, we know
5826     // that doing a bittest on the i16 value is ok.  We extend to i32 because
5827     // the encoding for the i16 version is larger than the i32 version.
5828     if (LHS.getValueType() == MVT::i8)
5829       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5830
5831     // If the operand types disagree, extend the shift amount to match.  Since
5832     // BT ignores high bits (like shifts) we can use anyextend.
5833     if (LHS.getValueType() != RHS.getValueType())
5834       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5835
5836     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5837     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5838     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5839                        DAG.getConstant(Cond, MVT::i8), BT);
5840   }
5841
5842   return SDValue();
5843 }
5844
5845 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5846   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5847   SDValue Op0 = Op.getOperand(0);
5848   SDValue Op1 = Op.getOperand(1);
5849   DebugLoc dl = Op.getDebugLoc();
5850   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5851
5852   // Optimize to BT if possible.
5853   // Lower (X & (1 << N)) == 0 to BT(X, N).
5854   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5855   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5856   if (Op0.getOpcode() == ISD::AND &&
5857       Op0.hasOneUse() &&
5858       Op1.getOpcode() == ISD::Constant &&
5859       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5860       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5861     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
5862     if (NewSetCC.getNode())
5863       return NewSetCC;
5864   }
5865
5866   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5867   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5868   if (X86CC == X86::COND_INVALID)
5869     return SDValue();
5870
5871   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5872
5873   // Use sbb x, x to materialize carry bit into a GPR.
5874   if (X86CC == X86::COND_B)
5875     return DAG.getNode(ISD::AND, dl, MVT::i8,
5876                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
5877                                    DAG.getConstant(X86CC, MVT::i8), Cond),
5878                        DAG.getConstant(1, MVT::i8));
5879
5880   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5881                      DAG.getConstant(X86CC, MVT::i8), Cond);
5882 }
5883
5884 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5885   SDValue Cond;
5886   SDValue Op0 = Op.getOperand(0);
5887   SDValue Op1 = Op.getOperand(1);
5888   SDValue CC = Op.getOperand(2);
5889   EVT VT = Op.getValueType();
5890   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5891   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5892   DebugLoc dl = Op.getDebugLoc();
5893
5894   if (isFP) {
5895     unsigned SSECC = 8;
5896     EVT VT0 = Op0.getValueType();
5897     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5898     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5899     bool Swap = false;
5900
5901     switch (SetCCOpcode) {
5902     default: break;
5903     case ISD::SETOEQ:
5904     case ISD::SETEQ:  SSECC = 0; break;
5905     case ISD::SETOGT:
5906     case ISD::SETGT: Swap = true; // Fallthrough
5907     case ISD::SETLT:
5908     case ISD::SETOLT: SSECC = 1; break;
5909     case ISD::SETOGE:
5910     case ISD::SETGE: Swap = true; // Fallthrough
5911     case ISD::SETLE:
5912     case ISD::SETOLE: SSECC = 2; break;
5913     case ISD::SETUO:  SSECC = 3; break;
5914     case ISD::SETUNE:
5915     case ISD::SETNE:  SSECC = 4; break;
5916     case ISD::SETULE: Swap = true;
5917     case ISD::SETUGE: SSECC = 5; break;
5918     case ISD::SETULT: Swap = true;
5919     case ISD::SETUGT: SSECC = 6; break;
5920     case ISD::SETO:   SSECC = 7; break;
5921     }
5922     if (Swap)
5923       std::swap(Op0, Op1);
5924
5925     // In the two special cases we can't handle, emit two comparisons.
5926     if (SSECC == 8) {
5927       if (SetCCOpcode == ISD::SETUEQ) {
5928         SDValue UNORD, EQ;
5929         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5930         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5931         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5932       }
5933       else if (SetCCOpcode == ISD::SETONE) {
5934         SDValue ORD, NEQ;
5935         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5936         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5937         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5938       }
5939       llvm_unreachable("Illegal FP comparison");
5940     }
5941     // Handle all other FP comparisons here.
5942     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5943   }
5944
5945   // We are handling one of the integer comparisons here.  Since SSE only has
5946   // GT and EQ comparisons for integer, swapping operands and multiple
5947   // operations may be required for some comparisons.
5948   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5949   bool Swap = false, Invert = false, FlipSigns = false;
5950
5951   switch (VT.getSimpleVT().SimpleTy) {
5952   default: break;
5953   case MVT::v8i8:
5954   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5955   case MVT::v4i16:
5956   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5957   case MVT::v2i32:
5958   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5959   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5960   }
5961
5962   switch (SetCCOpcode) {
5963   default: break;
5964   case ISD::SETNE:  Invert = true;
5965   case ISD::SETEQ:  Opc = EQOpc; break;
5966   case ISD::SETLT:  Swap = true;
5967   case ISD::SETGT:  Opc = GTOpc; break;
5968   case ISD::SETGE:  Swap = true;
5969   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5970   case ISD::SETULT: Swap = true;
5971   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5972   case ISD::SETUGE: Swap = true;
5973   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5974   }
5975   if (Swap)
5976     std::swap(Op0, Op1);
5977
5978   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5979   // bits of the inputs before performing those operations.
5980   if (FlipSigns) {
5981     EVT EltVT = VT.getVectorElementType();
5982     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5983                                       EltVT);
5984     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5985     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5986                                     SignBits.size());
5987     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5988     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5989   }
5990
5991   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5992
5993   // If the logical-not of the result is required, perform that now.
5994   if (Invert)
5995     Result = DAG.getNOT(dl, Result, VT);
5996
5997   return Result;
5998 }
5999
6000 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6001 static bool isX86LogicalCmp(SDValue Op) {
6002   unsigned Opc = Op.getNode()->getOpcode();
6003   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6004     return true;
6005   if (Op.getResNo() == 1 &&
6006       (Opc == X86ISD::ADD ||
6007        Opc == X86ISD::SUB ||
6008        Opc == X86ISD::SMUL ||
6009        Opc == X86ISD::UMUL ||
6010        Opc == X86ISD::INC ||
6011        Opc == X86ISD::DEC ||
6012        Opc == X86ISD::OR ||
6013        Opc == X86ISD::XOR ||
6014        Opc == X86ISD::AND))
6015     return true;
6016
6017   return false;
6018 }
6019
6020 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
6021   bool addTest = true;
6022   SDValue Cond  = Op.getOperand(0);
6023   DebugLoc dl = Op.getDebugLoc();
6024   SDValue CC;
6025
6026   if (Cond.getOpcode() == ISD::SETCC) {
6027     SDValue NewCond = LowerSETCC(Cond, DAG);
6028     if (NewCond.getNode())
6029       Cond = NewCond;
6030   }
6031
6032   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6033   SDValue Op1 = Op.getOperand(1);
6034   SDValue Op2 = Op.getOperand(2);
6035   if (Cond.getOpcode() == X86ISD::SETCC &&
6036       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6037     SDValue Cmp = Cond.getOperand(1);
6038     if (Cmp.getOpcode() == X86ISD::CMP) {
6039       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6040       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6041       ConstantSDNode *RHSC =
6042         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6043       if (N1C && N1C->isAllOnesValue() &&
6044           N2C && N2C->isNullValue() &&
6045           RHSC && RHSC->isNullValue()) {
6046         SDValue CmpOp0 = Cmp.getOperand(0);
6047         Cmp = DAG.getNode(X86ISD::CMP, dl, CmpOp0.getValueType(),
6048                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6049         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6050                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6051       }
6052     }
6053   }
6054
6055   // Look pass (and (setcc_carry (cmp ...)), 1).
6056   if (Cond.getOpcode() == ISD::AND &&
6057       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6058     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6059     if (C && C->getAPIntValue() == 1)
6060       Cond = Cond.getOperand(0);
6061   }
6062
6063   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6064   // setting operand in place of the X86ISD::SETCC.
6065   if (Cond.getOpcode() == X86ISD::SETCC ||
6066       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6067     CC = Cond.getOperand(0);
6068
6069     SDValue Cmp = Cond.getOperand(1);
6070     unsigned Opc = Cmp.getOpcode();
6071     EVT VT = Op.getValueType();
6072
6073     bool IllegalFPCMov = false;
6074     if (VT.isFloatingPoint() && !VT.isVector() &&
6075         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6076       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6077
6078     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6079         Opc == X86ISD::BT) { // FIXME
6080       Cond = Cmp;
6081       addTest = false;
6082     }
6083   }
6084
6085   if (addTest) {
6086     // Look pass the truncate.
6087     if (Cond.getOpcode() == ISD::TRUNCATE)
6088       Cond = Cond.getOperand(0);
6089
6090     // We know the result of AND is compared against zero. Try to match
6091     // it to BT.
6092     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6093       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6094       if (NewSetCC.getNode()) {
6095         CC = NewSetCC.getOperand(0);
6096         Cond = NewSetCC.getOperand(1);
6097         addTest = false;
6098       }
6099     }
6100   }
6101
6102   if (addTest) {
6103     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6104     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6105   }
6106
6107   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6108   // condition is true.
6109   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6110   SDValue Ops[] = { Op2, Op1, CC, Cond };
6111   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6112 }
6113
6114 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6115 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6116 // from the AND / OR.
6117 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6118   Opc = Op.getOpcode();
6119   if (Opc != ISD::OR && Opc != ISD::AND)
6120     return false;
6121   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6122           Op.getOperand(0).hasOneUse() &&
6123           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6124           Op.getOperand(1).hasOneUse());
6125 }
6126
6127 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6128 // 1 and that the SETCC node has a single use.
6129 static bool isXor1OfSetCC(SDValue Op) {
6130   if (Op.getOpcode() != ISD::XOR)
6131     return false;
6132   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6133   if (N1C && N1C->getAPIntValue() == 1) {
6134     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6135       Op.getOperand(0).hasOneUse();
6136   }
6137   return false;
6138 }
6139
6140 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
6141   bool addTest = true;
6142   SDValue Chain = Op.getOperand(0);
6143   SDValue Cond  = Op.getOperand(1);
6144   SDValue Dest  = Op.getOperand(2);
6145   DebugLoc dl = Op.getDebugLoc();
6146   SDValue CC;
6147
6148   if (Cond.getOpcode() == ISD::SETCC) {
6149     SDValue NewCond = LowerSETCC(Cond, DAG);
6150     if (NewCond.getNode())
6151       Cond = NewCond;
6152   }
6153 #if 0
6154   // FIXME: LowerXALUO doesn't handle these!!
6155   else if (Cond.getOpcode() == X86ISD::ADD  ||
6156            Cond.getOpcode() == X86ISD::SUB  ||
6157            Cond.getOpcode() == X86ISD::SMUL ||
6158            Cond.getOpcode() == X86ISD::UMUL)
6159     Cond = LowerXALUO(Cond, DAG);
6160 #endif
6161
6162   // Look pass (and (setcc_carry (cmp ...)), 1).
6163   if (Cond.getOpcode() == ISD::AND &&
6164       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6165     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6166     if (C && C->getAPIntValue() == 1)
6167       Cond = Cond.getOperand(0);
6168   }
6169
6170   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6171   // setting operand in place of the X86ISD::SETCC.
6172   if (Cond.getOpcode() == X86ISD::SETCC ||
6173       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6174     CC = Cond.getOperand(0);
6175
6176     SDValue Cmp = Cond.getOperand(1);
6177     unsigned Opc = Cmp.getOpcode();
6178     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6179     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6180       Cond = Cmp;
6181       addTest = false;
6182     } else {
6183       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6184       default: break;
6185       case X86::COND_O:
6186       case X86::COND_B:
6187         // These can only come from an arithmetic instruction with overflow,
6188         // e.g. SADDO, UADDO.
6189         Cond = Cond.getNode()->getOperand(1);
6190         addTest = false;
6191         break;
6192       }
6193     }
6194   } else {
6195     unsigned CondOpc;
6196     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6197       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6198       if (CondOpc == ISD::OR) {
6199         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6200         // two branches instead of an explicit OR instruction with a
6201         // separate test.
6202         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6203             isX86LogicalCmp(Cmp)) {
6204           CC = Cond.getOperand(0).getOperand(0);
6205           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6206                               Chain, Dest, CC, Cmp);
6207           CC = Cond.getOperand(1).getOperand(0);
6208           Cond = Cmp;
6209           addTest = false;
6210         }
6211       } else { // ISD::AND
6212         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6213         // two branches instead of an explicit AND instruction with a
6214         // separate test. However, we only do this if this block doesn't
6215         // have a fall-through edge, because this requires an explicit
6216         // jmp when the condition is false.
6217         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6218             isX86LogicalCmp(Cmp) &&
6219             Op.getNode()->hasOneUse()) {
6220           X86::CondCode CCode =
6221             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6222           CCode = X86::GetOppositeBranchCondition(CCode);
6223           CC = DAG.getConstant(CCode, MVT::i8);
6224           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6225           // Look for an unconditional branch following this conditional branch.
6226           // We need this because we need to reverse the successors in order
6227           // to implement FCMP_OEQ.
6228           if (User.getOpcode() == ISD::BR) {
6229             SDValue FalseBB = User.getOperand(1);
6230             SDValue NewBR =
6231               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6232             assert(NewBR == User);
6233             Dest = FalseBB;
6234
6235             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6236                                 Chain, Dest, CC, Cmp);
6237             X86::CondCode CCode =
6238               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6239             CCode = X86::GetOppositeBranchCondition(CCode);
6240             CC = DAG.getConstant(CCode, MVT::i8);
6241             Cond = Cmp;
6242             addTest = false;
6243           }
6244         }
6245       }
6246     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6247       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6248       // It should be transformed during dag combiner except when the condition
6249       // is set by a arithmetics with overflow node.
6250       X86::CondCode CCode =
6251         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6252       CCode = X86::GetOppositeBranchCondition(CCode);
6253       CC = DAG.getConstant(CCode, MVT::i8);
6254       Cond = Cond.getOperand(0).getOperand(1);
6255       addTest = false;
6256     }
6257   }
6258
6259   if (addTest) {
6260     // Look pass the truncate.
6261     if (Cond.getOpcode() == ISD::TRUNCATE)
6262       Cond = Cond.getOperand(0);
6263
6264     // We know the result of AND is compared against zero. Try to match
6265     // it to BT.
6266     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6267       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6268       if (NewSetCC.getNode()) {
6269         CC = NewSetCC.getOperand(0);
6270         Cond = NewSetCC.getOperand(1);
6271         addTest = false;
6272       }
6273     }
6274   }
6275
6276   if (addTest) {
6277     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6278     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6279   }
6280   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6281                      Chain, Dest, CC, Cond);
6282 }
6283
6284
6285 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6286 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6287 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6288 // that the guard pages used by the OS virtual memory manager are allocated in
6289 // correct sequence.
6290 SDValue
6291 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6292                                            SelectionDAG &DAG) {
6293   assert(Subtarget->isTargetCygMing() &&
6294          "This should be used only on Cygwin/Mingw targets");
6295   DebugLoc dl = Op.getDebugLoc();
6296
6297   // Get the inputs.
6298   SDValue Chain = Op.getOperand(0);
6299   SDValue Size  = Op.getOperand(1);
6300   // FIXME: Ensure alignment here
6301
6302   SDValue Flag;
6303
6304   EVT IntPtr = getPointerTy();
6305   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6306
6307   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
6308
6309   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6310   Flag = Chain.getValue(1);
6311
6312   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6313   SDValue Ops[] = { Chain,
6314                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
6315                       DAG.getRegister(X86::EAX, IntPtr),
6316                       DAG.getRegister(X86StackPtr, SPTy),
6317                       Flag };
6318   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
6319   Flag = Chain.getValue(1);
6320
6321   Chain = DAG.getCALLSEQ_END(Chain,
6322                              DAG.getIntPtrConstant(0, true),
6323                              DAG.getIntPtrConstant(0, true),
6324                              Flag);
6325
6326   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6327
6328   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6329   return DAG.getMergeValues(Ops1, 2, dl);
6330 }
6331
6332 SDValue
6333 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6334                                            SDValue Chain,
6335                                            SDValue Dst, SDValue Src,
6336                                            SDValue Size, unsigned Align,
6337                                            const Value *DstSV,
6338                                            uint64_t DstSVOff) {
6339   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6340
6341   // If not DWORD aligned or size is more than the threshold, call the library.
6342   // The libc version is likely to be faster for these cases. It can use the
6343   // address value and run time information about the CPU.
6344   if ((Align & 3) != 0 ||
6345       !ConstantSize ||
6346       ConstantSize->getZExtValue() >
6347         getSubtarget()->getMaxInlineSizeThreshold()) {
6348     SDValue InFlag(0, 0);
6349
6350     // Check to see if there is a specialized entry-point for memory zeroing.
6351     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6352
6353     if (const char *bzeroEntry =  V &&
6354         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6355       EVT IntPtr = getPointerTy();
6356       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6357       TargetLowering::ArgListTy Args;
6358       TargetLowering::ArgListEntry Entry;
6359       Entry.Node = Dst;
6360       Entry.Ty = IntPtrTy;
6361       Args.push_back(Entry);
6362       Entry.Node = Size;
6363       Args.push_back(Entry);
6364       std::pair<SDValue,SDValue> CallResult =
6365         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6366                     false, false, false, false,
6367                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6368                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl,
6369                     DAG.GetOrdering(Chain.getNode()));
6370       return CallResult.second;
6371     }
6372
6373     // Otherwise have the target-independent code call memset.
6374     return SDValue();
6375   }
6376
6377   uint64_t SizeVal = ConstantSize->getZExtValue();
6378   SDValue InFlag(0, 0);
6379   EVT AVT;
6380   SDValue Count;
6381   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6382   unsigned BytesLeft = 0;
6383   bool TwoRepStos = false;
6384   if (ValC) {
6385     unsigned ValReg;
6386     uint64_t Val = ValC->getZExtValue() & 255;
6387
6388     // If the value is a constant, then we can potentially use larger sets.
6389     switch (Align & 3) {
6390     case 2:   // WORD aligned
6391       AVT = MVT::i16;
6392       ValReg = X86::AX;
6393       Val = (Val << 8) | Val;
6394       break;
6395     case 0:  // DWORD aligned
6396       AVT = MVT::i32;
6397       ValReg = X86::EAX;
6398       Val = (Val << 8)  | Val;
6399       Val = (Val << 16) | Val;
6400       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6401         AVT = MVT::i64;
6402         ValReg = X86::RAX;
6403         Val = (Val << 32) | Val;
6404       }
6405       break;
6406     default:  // Byte aligned
6407       AVT = MVT::i8;
6408       ValReg = X86::AL;
6409       Count = DAG.getIntPtrConstant(SizeVal);
6410       break;
6411     }
6412
6413     if (AVT.bitsGT(MVT::i8)) {
6414       unsigned UBytes = AVT.getSizeInBits() / 8;
6415       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6416       BytesLeft = SizeVal % UBytes;
6417     }
6418
6419     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6420                               InFlag);
6421     InFlag = Chain.getValue(1);
6422   } else {
6423     AVT = MVT::i8;
6424     Count  = DAG.getIntPtrConstant(SizeVal);
6425     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6426     InFlag = Chain.getValue(1);
6427   }
6428
6429   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6430                                                               X86::ECX,
6431                             Count, InFlag);
6432   InFlag = Chain.getValue(1);
6433   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6434                                                               X86::EDI,
6435                             Dst, InFlag);
6436   InFlag = Chain.getValue(1);
6437
6438   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6439   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6440   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6441
6442   if (TwoRepStos) {
6443     InFlag = Chain.getValue(1);
6444     Count  = Size;
6445     EVT CVT = Count.getValueType();
6446     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6447                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6448     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6449                                                              X86::ECX,
6450                               Left, InFlag);
6451     InFlag = Chain.getValue(1);
6452     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6453     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6454     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6455   } else if (BytesLeft) {
6456     // Handle the last 1 - 7 bytes.
6457     unsigned Offset = SizeVal - BytesLeft;
6458     EVT AddrVT = Dst.getValueType();
6459     EVT SizeVT = Size.getValueType();
6460
6461     Chain = DAG.getMemset(Chain, dl,
6462                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6463                                       DAG.getConstant(Offset, AddrVT)),
6464                           Src,
6465                           DAG.getConstant(BytesLeft, SizeVT),
6466                           Align, DstSV, DstSVOff + Offset);
6467   }
6468
6469   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6470   return Chain;
6471 }
6472
6473 SDValue
6474 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6475                                       SDValue Chain, SDValue Dst, SDValue Src,
6476                                       SDValue Size, unsigned Align,
6477                                       bool AlwaysInline,
6478                                       const Value *DstSV, uint64_t DstSVOff,
6479                                       const Value *SrcSV, uint64_t SrcSVOff) {
6480   // This requires the copy size to be a constant, preferrably
6481   // within a subtarget-specific limit.
6482   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6483   if (!ConstantSize)
6484     return SDValue();
6485   uint64_t SizeVal = ConstantSize->getZExtValue();
6486   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6487     return SDValue();
6488
6489   /// If not DWORD aligned, call the library.
6490   if ((Align & 3) != 0)
6491     return SDValue();
6492
6493   // DWORD aligned
6494   EVT AVT = MVT::i32;
6495   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6496     AVT = MVT::i64;
6497
6498   unsigned UBytes = AVT.getSizeInBits() / 8;
6499   unsigned CountVal = SizeVal / UBytes;
6500   SDValue Count = DAG.getIntPtrConstant(CountVal);
6501   unsigned BytesLeft = SizeVal % UBytes;
6502
6503   SDValue InFlag(0, 0);
6504   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6505                                                               X86::ECX,
6506                             Count, InFlag);
6507   InFlag = Chain.getValue(1);
6508   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6509                                                              X86::EDI,
6510                             Dst, InFlag);
6511   InFlag = Chain.getValue(1);
6512   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6513                                                               X86::ESI,
6514                             Src, InFlag);
6515   InFlag = Chain.getValue(1);
6516
6517   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6518   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6519   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6520                                 array_lengthof(Ops));
6521
6522   SmallVector<SDValue, 4> Results;
6523   Results.push_back(RepMovs);
6524   if (BytesLeft) {
6525     // Handle the last 1 - 7 bytes.
6526     unsigned Offset = SizeVal - BytesLeft;
6527     EVT DstVT = Dst.getValueType();
6528     EVT SrcVT = Src.getValueType();
6529     EVT SizeVT = Size.getValueType();
6530     Results.push_back(DAG.getMemcpy(Chain, dl,
6531                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6532                                                 DAG.getConstant(Offset, DstVT)),
6533                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6534                                                 DAG.getConstant(Offset, SrcVT)),
6535                                     DAG.getConstant(BytesLeft, SizeVT),
6536                                     Align, AlwaysInline,
6537                                     DstSV, DstSVOff + Offset,
6538                                     SrcSV, SrcSVOff + Offset));
6539   }
6540
6541   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6542                      &Results[0], Results.size());
6543 }
6544
6545 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6546   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6547   DebugLoc dl = Op.getDebugLoc();
6548
6549   if (!Subtarget->is64Bit()) {
6550     // vastart just stores the address of the VarArgsFrameIndex slot into the
6551     // memory location argument.
6552     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6553     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6554   }
6555
6556   // __va_list_tag:
6557   //   gp_offset         (0 - 6 * 8)
6558   //   fp_offset         (48 - 48 + 8 * 16)
6559   //   overflow_arg_area (point to parameters coming in memory).
6560   //   reg_save_area
6561   SmallVector<SDValue, 8> MemOps;
6562   SDValue FIN = Op.getOperand(1);
6563   // Store gp_offset
6564   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6565                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6566                                  FIN, SV, 0);
6567   MemOps.push_back(Store);
6568
6569   // Store fp_offset
6570   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6571                     FIN, DAG.getIntPtrConstant(4));
6572   Store = DAG.getStore(Op.getOperand(0), dl,
6573                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6574                        FIN, SV, 0);
6575   MemOps.push_back(Store);
6576
6577   // Store ptr to overflow_arg_area
6578   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6579                     FIN, DAG.getIntPtrConstant(4));
6580   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6581   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6582   MemOps.push_back(Store);
6583
6584   // Store ptr to reg_save_area.
6585   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6586                     FIN, DAG.getIntPtrConstant(8));
6587   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6588   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6589   MemOps.push_back(Store);
6590   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6591                      &MemOps[0], MemOps.size());
6592 }
6593
6594 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6595   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6596   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6597   SDValue Chain = Op.getOperand(0);
6598   SDValue SrcPtr = Op.getOperand(1);
6599   SDValue SrcSV = Op.getOperand(2);
6600
6601   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6602   return SDValue();
6603 }
6604
6605 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6606   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6607   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6608   SDValue Chain = Op.getOperand(0);
6609   SDValue DstPtr = Op.getOperand(1);
6610   SDValue SrcPtr = Op.getOperand(2);
6611   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6612   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6613   DebugLoc dl = Op.getDebugLoc();
6614
6615   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6616                        DAG.getIntPtrConstant(24), 8, false,
6617                        DstSV, 0, SrcSV, 0);
6618 }
6619
6620 SDValue
6621 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6622   DebugLoc dl = Op.getDebugLoc();
6623   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6624   switch (IntNo) {
6625   default: return SDValue();    // Don't custom lower most intrinsics.
6626   // Comparison intrinsics.
6627   case Intrinsic::x86_sse_comieq_ss:
6628   case Intrinsic::x86_sse_comilt_ss:
6629   case Intrinsic::x86_sse_comile_ss:
6630   case Intrinsic::x86_sse_comigt_ss:
6631   case Intrinsic::x86_sse_comige_ss:
6632   case Intrinsic::x86_sse_comineq_ss:
6633   case Intrinsic::x86_sse_ucomieq_ss:
6634   case Intrinsic::x86_sse_ucomilt_ss:
6635   case Intrinsic::x86_sse_ucomile_ss:
6636   case Intrinsic::x86_sse_ucomigt_ss:
6637   case Intrinsic::x86_sse_ucomige_ss:
6638   case Intrinsic::x86_sse_ucomineq_ss:
6639   case Intrinsic::x86_sse2_comieq_sd:
6640   case Intrinsic::x86_sse2_comilt_sd:
6641   case Intrinsic::x86_sse2_comile_sd:
6642   case Intrinsic::x86_sse2_comigt_sd:
6643   case Intrinsic::x86_sse2_comige_sd:
6644   case Intrinsic::x86_sse2_comineq_sd:
6645   case Intrinsic::x86_sse2_ucomieq_sd:
6646   case Intrinsic::x86_sse2_ucomilt_sd:
6647   case Intrinsic::x86_sse2_ucomile_sd:
6648   case Intrinsic::x86_sse2_ucomigt_sd:
6649   case Intrinsic::x86_sse2_ucomige_sd:
6650   case Intrinsic::x86_sse2_ucomineq_sd: {
6651     unsigned Opc = 0;
6652     ISD::CondCode CC = ISD::SETCC_INVALID;
6653     switch (IntNo) {
6654     default: break;
6655     case Intrinsic::x86_sse_comieq_ss:
6656     case Intrinsic::x86_sse2_comieq_sd:
6657       Opc = X86ISD::COMI;
6658       CC = ISD::SETEQ;
6659       break;
6660     case Intrinsic::x86_sse_comilt_ss:
6661     case Intrinsic::x86_sse2_comilt_sd:
6662       Opc = X86ISD::COMI;
6663       CC = ISD::SETLT;
6664       break;
6665     case Intrinsic::x86_sse_comile_ss:
6666     case Intrinsic::x86_sse2_comile_sd:
6667       Opc = X86ISD::COMI;
6668       CC = ISD::SETLE;
6669       break;
6670     case Intrinsic::x86_sse_comigt_ss:
6671     case Intrinsic::x86_sse2_comigt_sd:
6672       Opc = X86ISD::COMI;
6673       CC = ISD::SETGT;
6674       break;
6675     case Intrinsic::x86_sse_comige_ss:
6676     case Intrinsic::x86_sse2_comige_sd:
6677       Opc = X86ISD::COMI;
6678       CC = ISD::SETGE;
6679       break;
6680     case Intrinsic::x86_sse_comineq_ss:
6681     case Intrinsic::x86_sse2_comineq_sd:
6682       Opc = X86ISD::COMI;
6683       CC = ISD::SETNE;
6684       break;
6685     case Intrinsic::x86_sse_ucomieq_ss:
6686     case Intrinsic::x86_sse2_ucomieq_sd:
6687       Opc = X86ISD::UCOMI;
6688       CC = ISD::SETEQ;
6689       break;
6690     case Intrinsic::x86_sse_ucomilt_ss:
6691     case Intrinsic::x86_sse2_ucomilt_sd:
6692       Opc = X86ISD::UCOMI;
6693       CC = ISD::SETLT;
6694       break;
6695     case Intrinsic::x86_sse_ucomile_ss:
6696     case Intrinsic::x86_sse2_ucomile_sd:
6697       Opc = X86ISD::UCOMI;
6698       CC = ISD::SETLE;
6699       break;
6700     case Intrinsic::x86_sse_ucomigt_ss:
6701     case Intrinsic::x86_sse2_ucomigt_sd:
6702       Opc = X86ISD::UCOMI;
6703       CC = ISD::SETGT;
6704       break;
6705     case Intrinsic::x86_sse_ucomige_ss:
6706     case Intrinsic::x86_sse2_ucomige_sd:
6707       Opc = X86ISD::UCOMI;
6708       CC = ISD::SETGE;
6709       break;
6710     case Intrinsic::x86_sse_ucomineq_ss:
6711     case Intrinsic::x86_sse2_ucomineq_sd:
6712       Opc = X86ISD::UCOMI;
6713       CC = ISD::SETNE;
6714       break;
6715     }
6716
6717     SDValue LHS = Op.getOperand(1);
6718     SDValue RHS = Op.getOperand(2);
6719     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6720     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6721     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6722     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6723                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6724     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6725   }
6726   // ptest intrinsics. The intrinsic these come from are designed to return
6727   // an integer value, not just an instruction so lower it to the ptest
6728   // pattern and a setcc for the result.
6729   case Intrinsic::x86_sse41_ptestz:
6730   case Intrinsic::x86_sse41_ptestc:
6731   case Intrinsic::x86_sse41_ptestnzc:{
6732     unsigned X86CC = 0;
6733     switch (IntNo) {
6734     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6735     case Intrinsic::x86_sse41_ptestz:
6736       // ZF = 1
6737       X86CC = X86::COND_E;
6738       break;
6739     case Intrinsic::x86_sse41_ptestc:
6740       // CF = 1
6741       X86CC = X86::COND_B;
6742       break;
6743     case Intrinsic::x86_sse41_ptestnzc:
6744       // ZF and CF = 0
6745       X86CC = X86::COND_A;
6746       break;
6747     }
6748
6749     SDValue LHS = Op.getOperand(1);
6750     SDValue RHS = Op.getOperand(2);
6751     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6752     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6753     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6754     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6755   }
6756
6757   // Fix vector shift instructions where the last operand is a non-immediate
6758   // i32 value.
6759   case Intrinsic::x86_sse2_pslli_w:
6760   case Intrinsic::x86_sse2_pslli_d:
6761   case Intrinsic::x86_sse2_pslli_q:
6762   case Intrinsic::x86_sse2_psrli_w:
6763   case Intrinsic::x86_sse2_psrli_d:
6764   case Intrinsic::x86_sse2_psrli_q:
6765   case Intrinsic::x86_sse2_psrai_w:
6766   case Intrinsic::x86_sse2_psrai_d:
6767   case Intrinsic::x86_mmx_pslli_w:
6768   case Intrinsic::x86_mmx_pslli_d:
6769   case Intrinsic::x86_mmx_pslli_q:
6770   case Intrinsic::x86_mmx_psrli_w:
6771   case Intrinsic::x86_mmx_psrli_d:
6772   case Intrinsic::x86_mmx_psrli_q:
6773   case Intrinsic::x86_mmx_psrai_w:
6774   case Intrinsic::x86_mmx_psrai_d: {
6775     SDValue ShAmt = Op.getOperand(2);
6776     if (isa<ConstantSDNode>(ShAmt))
6777       return SDValue();
6778
6779     unsigned NewIntNo = 0;
6780     EVT ShAmtVT = MVT::v4i32;
6781     switch (IntNo) {
6782     case Intrinsic::x86_sse2_pslli_w:
6783       NewIntNo = Intrinsic::x86_sse2_psll_w;
6784       break;
6785     case Intrinsic::x86_sse2_pslli_d:
6786       NewIntNo = Intrinsic::x86_sse2_psll_d;
6787       break;
6788     case Intrinsic::x86_sse2_pslli_q:
6789       NewIntNo = Intrinsic::x86_sse2_psll_q;
6790       break;
6791     case Intrinsic::x86_sse2_psrli_w:
6792       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6793       break;
6794     case Intrinsic::x86_sse2_psrli_d:
6795       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6796       break;
6797     case Intrinsic::x86_sse2_psrli_q:
6798       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6799       break;
6800     case Intrinsic::x86_sse2_psrai_w:
6801       NewIntNo = Intrinsic::x86_sse2_psra_w;
6802       break;
6803     case Intrinsic::x86_sse2_psrai_d:
6804       NewIntNo = Intrinsic::x86_sse2_psra_d;
6805       break;
6806     default: {
6807       ShAmtVT = MVT::v2i32;
6808       switch (IntNo) {
6809       case Intrinsic::x86_mmx_pslli_w:
6810         NewIntNo = Intrinsic::x86_mmx_psll_w;
6811         break;
6812       case Intrinsic::x86_mmx_pslli_d:
6813         NewIntNo = Intrinsic::x86_mmx_psll_d;
6814         break;
6815       case Intrinsic::x86_mmx_pslli_q:
6816         NewIntNo = Intrinsic::x86_mmx_psll_q;
6817         break;
6818       case Intrinsic::x86_mmx_psrli_w:
6819         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6820         break;
6821       case Intrinsic::x86_mmx_psrli_d:
6822         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6823         break;
6824       case Intrinsic::x86_mmx_psrli_q:
6825         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6826         break;
6827       case Intrinsic::x86_mmx_psrai_w:
6828         NewIntNo = Intrinsic::x86_mmx_psra_w;
6829         break;
6830       case Intrinsic::x86_mmx_psrai_d:
6831         NewIntNo = Intrinsic::x86_mmx_psra_d;
6832         break;
6833       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6834       }
6835       break;
6836     }
6837     }
6838
6839     // The vector shift intrinsics with scalars uses 32b shift amounts but
6840     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6841     // to be zero.
6842     SDValue ShOps[4];
6843     ShOps[0] = ShAmt;
6844     ShOps[1] = DAG.getConstant(0, MVT::i32);
6845     if (ShAmtVT == MVT::v4i32) {
6846       ShOps[2] = DAG.getUNDEF(MVT::i32);
6847       ShOps[3] = DAG.getUNDEF(MVT::i32);
6848       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6849     } else {
6850       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6851     }
6852
6853     EVT VT = Op.getValueType();
6854     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6855     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6856                        DAG.getConstant(NewIntNo, MVT::i32),
6857                        Op.getOperand(1), ShAmt);
6858   }
6859   }
6860 }
6861
6862 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6863   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6864   DebugLoc dl = Op.getDebugLoc();
6865
6866   if (Depth > 0) {
6867     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6868     SDValue Offset =
6869       DAG.getConstant(TD->getPointerSize(),
6870                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6871     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6872                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6873                                    FrameAddr, Offset),
6874                        NULL, 0);
6875   }
6876
6877   // Just load the return address.
6878   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6879   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6880                      RetAddrFI, NULL, 0);
6881 }
6882
6883 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6884   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6885   MFI->setFrameAddressIsTaken(true);
6886   EVT VT = Op.getValueType();
6887   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6888   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6889   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6890   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6891   while (Depth--)
6892     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6893   return FrameAddr;
6894 }
6895
6896 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6897                                                      SelectionDAG &DAG) {
6898   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6899 }
6900
6901 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6902 {
6903   MachineFunction &MF = DAG.getMachineFunction();
6904   SDValue Chain     = Op.getOperand(0);
6905   SDValue Offset    = Op.getOperand(1);
6906   SDValue Handler   = Op.getOperand(2);
6907   DebugLoc dl       = Op.getDebugLoc();
6908
6909   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6910                                   getPointerTy());
6911   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6912
6913   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6914                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6915   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6916   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6917   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6918   MF.getRegInfo().addLiveOut(StoreAddrReg);
6919
6920   return DAG.getNode(X86ISD::EH_RETURN, dl,
6921                      MVT::Other,
6922                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6923 }
6924
6925 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6926                                              SelectionDAG &DAG) {
6927   SDValue Root = Op.getOperand(0);
6928   SDValue Trmp = Op.getOperand(1); // trampoline
6929   SDValue FPtr = Op.getOperand(2); // nested function
6930   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6931   DebugLoc dl  = Op.getDebugLoc();
6932
6933   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6934
6935   const X86InstrInfo *TII =
6936     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6937
6938   if (Subtarget->is64Bit()) {
6939     SDValue OutChains[6];
6940
6941     // Large code-model.
6942
6943     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6944     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6945
6946     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6947     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6948
6949     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6950
6951     // Load the pointer to the nested function into R11.
6952     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6953     SDValue Addr = Trmp;
6954     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6955                                 Addr, TrmpAddr, 0);
6956
6957     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6958                        DAG.getConstant(2, MVT::i64));
6959     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6960
6961     // Load the 'nest' parameter value into R10.
6962     // R10 is specified in X86CallingConv.td
6963     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6964     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6965                        DAG.getConstant(10, MVT::i64));
6966     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6967                                 Addr, TrmpAddr, 10);
6968
6969     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6970                        DAG.getConstant(12, MVT::i64));
6971     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6972
6973     // Jump to the nested function.
6974     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6975     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6976                        DAG.getConstant(20, MVT::i64));
6977     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6978                                 Addr, TrmpAddr, 20);
6979
6980     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6981     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6982                        DAG.getConstant(22, MVT::i64));
6983     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6984                                 TrmpAddr, 22);
6985
6986     SDValue Ops[] =
6987       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6988     return DAG.getMergeValues(Ops, 2, dl);
6989   } else {
6990     const Function *Func =
6991       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6992     CallingConv::ID CC = Func->getCallingConv();
6993     unsigned NestReg;
6994
6995     switch (CC) {
6996     default:
6997       llvm_unreachable("Unsupported calling convention");
6998     case CallingConv::C:
6999     case CallingConv::X86_StdCall: {
7000       // Pass 'nest' parameter in ECX.
7001       // Must be kept in sync with X86CallingConv.td
7002       NestReg = X86::ECX;
7003
7004       // Check that ECX wasn't needed by an 'inreg' parameter.
7005       const FunctionType *FTy = Func->getFunctionType();
7006       const AttrListPtr &Attrs = Func->getAttributes();
7007
7008       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7009         unsigned InRegCount = 0;
7010         unsigned Idx = 1;
7011
7012         for (FunctionType::param_iterator I = FTy->param_begin(),
7013              E = FTy->param_end(); I != E; ++I, ++Idx)
7014           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7015             // FIXME: should only count parameters that are lowered to integers.
7016             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7017
7018         if (InRegCount > 2) {
7019           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
7020         }
7021       }
7022       break;
7023     }
7024     case CallingConv::X86_FastCall:
7025     case CallingConv::Fast:
7026       // Pass 'nest' parameter in EAX.
7027       // Must be kept in sync with X86CallingConv.td
7028       NestReg = X86::EAX;
7029       break;
7030     }
7031
7032     SDValue OutChains[4];
7033     SDValue Addr, Disp;
7034
7035     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7036                        DAG.getConstant(10, MVT::i32));
7037     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7038
7039     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
7040     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7041     OutChains[0] = DAG.getStore(Root, dl,
7042                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7043                                 Trmp, TrmpAddr, 0);
7044
7045     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7046                        DAG.getConstant(1, MVT::i32));
7047     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
7048
7049     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
7050     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7051                        DAG.getConstant(5, MVT::i32));
7052     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7053                                 TrmpAddr, 5, false, 1);
7054
7055     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7056                        DAG.getConstant(6, MVT::i32));
7057     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
7058
7059     SDValue Ops[] =
7060       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7061     return DAG.getMergeValues(Ops, 2, dl);
7062   }
7063 }
7064
7065 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
7066   /*
7067    The rounding mode is in bits 11:10 of FPSR, and has the following
7068    settings:
7069      00 Round to nearest
7070      01 Round to -inf
7071      10 Round to +inf
7072      11 Round to 0
7073
7074   FLT_ROUNDS, on the other hand, expects the following:
7075     -1 Undefined
7076      0 Round to 0
7077      1 Round to nearest
7078      2 Round to +inf
7079      3 Round to -inf
7080
7081   To perform the conversion, we do:
7082     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7083   */
7084
7085   MachineFunction &MF = DAG.getMachineFunction();
7086   const TargetMachine &TM = MF.getTarget();
7087   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7088   unsigned StackAlignment = TFI.getStackAlignment();
7089   EVT VT = Op.getValueType();
7090   DebugLoc dl = Op.getDebugLoc();
7091
7092   // Save FP Control Word to stack slot
7093   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7094   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7095
7096   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7097                               DAG.getEntryNode(), StackSlot);
7098
7099   // Load FP Control Word from stack slot
7100   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
7101
7102   // Transform as necessary
7103   SDValue CWD1 =
7104     DAG.getNode(ISD::SRL, dl, MVT::i16,
7105                 DAG.getNode(ISD::AND, dl, MVT::i16,
7106                             CWD, DAG.getConstant(0x800, MVT::i16)),
7107                 DAG.getConstant(11, MVT::i8));
7108   SDValue CWD2 =
7109     DAG.getNode(ISD::SRL, dl, MVT::i16,
7110                 DAG.getNode(ISD::AND, dl, MVT::i16,
7111                             CWD, DAG.getConstant(0x400, MVT::i16)),
7112                 DAG.getConstant(9, MVT::i8));
7113
7114   SDValue RetVal =
7115     DAG.getNode(ISD::AND, dl, MVT::i16,
7116                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7117                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7118                             DAG.getConstant(1, MVT::i16)),
7119                 DAG.getConstant(3, MVT::i16));
7120
7121
7122   return DAG.getNode((VT.getSizeInBits() < 16 ?
7123                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7124 }
7125
7126 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
7127   EVT VT = Op.getValueType();
7128   EVT OpVT = VT;
7129   unsigned NumBits = VT.getSizeInBits();
7130   DebugLoc dl = Op.getDebugLoc();
7131
7132   Op = Op.getOperand(0);
7133   if (VT == MVT::i8) {
7134     // Zero extend to i32 since there is not an i8 bsr.
7135     OpVT = MVT::i32;
7136     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7137   }
7138
7139   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7140   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7141   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7142
7143   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7144   SDValue Ops[] = {
7145     Op,
7146     DAG.getConstant(NumBits+NumBits-1, OpVT),
7147     DAG.getConstant(X86::COND_E, MVT::i8),
7148     Op.getValue(1)
7149   };
7150   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7151
7152   // Finally xor with NumBits-1.
7153   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7154
7155   if (VT == MVT::i8)
7156     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7157   return Op;
7158 }
7159
7160 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
7161   EVT VT = Op.getValueType();
7162   EVT OpVT = VT;
7163   unsigned NumBits = VT.getSizeInBits();
7164   DebugLoc dl = Op.getDebugLoc();
7165
7166   Op = Op.getOperand(0);
7167   if (VT == MVT::i8) {
7168     OpVT = MVT::i32;
7169     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7170   }
7171
7172   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7173   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7174   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7175
7176   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7177   SDValue Ops[] = {
7178     Op,
7179     DAG.getConstant(NumBits, OpVT),
7180     DAG.getConstant(X86::COND_E, MVT::i8),
7181     Op.getValue(1)
7182   };
7183   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7184
7185   if (VT == MVT::i8)
7186     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7187   return Op;
7188 }
7189
7190 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7191   EVT VT = Op.getValueType();
7192   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7193   DebugLoc dl = Op.getDebugLoc();
7194
7195   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7196   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7197   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7198   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7199   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7200   //
7201   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7202   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7203   //  return AloBlo + AloBhi + AhiBlo;
7204
7205   SDValue A = Op.getOperand(0);
7206   SDValue B = Op.getOperand(1);
7207
7208   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7209                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7210                        A, DAG.getConstant(32, MVT::i32));
7211   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7212                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7213                        B, DAG.getConstant(32, MVT::i32));
7214   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7215                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7216                        A, B);
7217   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7218                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7219                        A, Bhi);
7220   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7221                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7222                        Ahi, B);
7223   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7224                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7225                        AloBhi, DAG.getConstant(32, MVT::i32));
7226   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7227                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7228                        AhiBlo, DAG.getConstant(32, MVT::i32));
7229   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7230   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7231   return Res;
7232 }
7233
7234
7235 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7236   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7237   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7238   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7239   // has only one use.
7240   SDNode *N = Op.getNode();
7241   SDValue LHS = N->getOperand(0);
7242   SDValue RHS = N->getOperand(1);
7243   unsigned BaseOp = 0;
7244   unsigned Cond = 0;
7245   DebugLoc dl = Op.getDebugLoc();
7246
7247   switch (Op.getOpcode()) {
7248   default: llvm_unreachable("Unknown ovf instruction!");
7249   case ISD::SADDO:
7250     // A subtract of one will be selected as a INC. Note that INC doesn't
7251     // set CF, so we can't do this for UADDO.
7252     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7253       if (C->getAPIntValue() == 1) {
7254         BaseOp = X86ISD::INC;
7255         Cond = X86::COND_O;
7256         break;
7257       }
7258     BaseOp = X86ISD::ADD;
7259     Cond = X86::COND_O;
7260     break;
7261   case ISD::UADDO:
7262     BaseOp = X86ISD::ADD;
7263     Cond = X86::COND_B;
7264     break;
7265   case ISD::SSUBO:
7266     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7267     // set CF, so we can't do this for USUBO.
7268     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7269       if (C->getAPIntValue() == 1) {
7270         BaseOp = X86ISD::DEC;
7271         Cond = X86::COND_O;
7272         break;
7273       }
7274     BaseOp = X86ISD::SUB;
7275     Cond = X86::COND_O;
7276     break;
7277   case ISD::USUBO:
7278     BaseOp = X86ISD::SUB;
7279     Cond = X86::COND_B;
7280     break;
7281   case ISD::SMULO:
7282     BaseOp = X86ISD::SMUL;
7283     Cond = X86::COND_O;
7284     break;
7285   case ISD::UMULO:
7286     BaseOp = X86ISD::UMUL;
7287     Cond = X86::COND_B;
7288     break;
7289   }
7290
7291   // Also sets EFLAGS.
7292   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7293   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7294
7295   SDValue SetCC =
7296     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7297                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7298
7299   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7300   return Sum;
7301 }
7302
7303 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7304   EVT T = Op.getValueType();
7305   DebugLoc dl = Op.getDebugLoc();
7306   unsigned Reg = 0;
7307   unsigned size = 0;
7308   switch(T.getSimpleVT().SimpleTy) {
7309   default:
7310     assert(false && "Invalid value type!");
7311   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7312   case MVT::i16: Reg = X86::AX;  size = 2; break;
7313   case MVT::i32: Reg = X86::EAX; size = 4; break;
7314   case MVT::i64:
7315     assert(Subtarget->is64Bit() && "Node not type legal!");
7316     Reg = X86::RAX; size = 8;
7317     break;
7318   }
7319   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7320                                     Op.getOperand(2), SDValue());
7321   SDValue Ops[] = { cpIn.getValue(0),
7322                     Op.getOperand(1),
7323                     Op.getOperand(3),
7324                     DAG.getTargetConstant(size, MVT::i8),
7325                     cpIn.getValue(1) };
7326   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7327   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7328   SDValue cpOut =
7329     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7330   return cpOut;
7331 }
7332
7333 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7334                                                  SelectionDAG &DAG) {
7335   assert(Subtarget->is64Bit() && "Result not type legalized?");
7336   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7337   SDValue TheChain = Op.getOperand(0);
7338   DebugLoc dl = Op.getDebugLoc();
7339   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7340   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7341   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7342                                    rax.getValue(2));
7343   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7344                             DAG.getConstant(32, MVT::i8));
7345   SDValue Ops[] = {
7346     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7347     rdx.getValue(1)
7348   };
7349   return DAG.getMergeValues(Ops, 2, dl);
7350 }
7351
7352 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7353   SDNode *Node = Op.getNode();
7354   DebugLoc dl = Node->getDebugLoc();
7355   EVT T = Node->getValueType(0);
7356   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7357                               DAG.getConstant(0, T), Node->getOperand(2));
7358   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7359                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7360                        Node->getOperand(0),
7361                        Node->getOperand(1), negOp,
7362                        cast<AtomicSDNode>(Node)->getSrcValue(),
7363                        cast<AtomicSDNode>(Node)->getAlignment());
7364 }
7365
7366 /// LowerOperation - Provide custom lowering hooks for some operations.
7367 ///
7368 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7369   switch (Op.getOpcode()) {
7370   default: llvm_unreachable("Should not custom lower this!");
7371   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7372   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7373   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7374   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7375   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7376   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7377   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7378   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7379   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7380   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7381   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7382   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7383   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7384   case ISD::SHL_PARTS:
7385   case ISD::SRA_PARTS:
7386   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7387   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7388   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7389   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7390   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7391   case ISD::FABS:               return LowerFABS(Op, DAG);
7392   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7393   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7394   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7395   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7396   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7397   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7398   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7399   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7400   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7401   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7402   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7403   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7404   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7405   case ISD::FRAME_TO_ARGS_OFFSET:
7406                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7407   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7408   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7409   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7410   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7411   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7412   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7413   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7414   case ISD::SADDO:
7415   case ISD::UADDO:
7416   case ISD::SSUBO:
7417   case ISD::USUBO:
7418   case ISD::SMULO:
7419   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7420   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7421   }
7422 }
7423
7424 void X86TargetLowering::
7425 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7426                         SelectionDAG &DAG, unsigned NewOp) {
7427   EVT T = Node->getValueType(0);
7428   DebugLoc dl = Node->getDebugLoc();
7429   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7430
7431   SDValue Chain = Node->getOperand(0);
7432   SDValue In1 = Node->getOperand(1);
7433   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7434                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7435   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7436                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7437   SDValue Ops[] = { Chain, In1, In2L, In2H };
7438   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7439   SDValue Result =
7440     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7441                             cast<MemSDNode>(Node)->getMemOperand());
7442   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7443   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7444   Results.push_back(Result.getValue(2));
7445 }
7446
7447 /// ReplaceNodeResults - Replace a node with an illegal result type
7448 /// with a new node built out of custom code.
7449 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7450                                            SmallVectorImpl<SDValue>&Results,
7451                                            SelectionDAG &DAG) {
7452   DebugLoc dl = N->getDebugLoc();
7453   switch (N->getOpcode()) {
7454   default:
7455     assert(false && "Do not know how to custom type legalize this operation!");
7456     return;
7457   case ISD::FP_TO_SINT: {
7458     std::pair<SDValue,SDValue> Vals =
7459         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7460     SDValue FIST = Vals.first, StackSlot = Vals.second;
7461     if (FIST.getNode() != 0) {
7462       EVT VT = N->getValueType(0);
7463       // Return a load from the stack slot.
7464       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7465     }
7466     return;
7467   }
7468   case ISD::READCYCLECOUNTER: {
7469     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7470     SDValue TheChain = N->getOperand(0);
7471     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7472     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7473                                      rd.getValue(1));
7474     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7475                                      eax.getValue(2));
7476     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7477     SDValue Ops[] = { eax, edx };
7478     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7479     Results.push_back(edx.getValue(1));
7480     return;
7481   }
7482   case ISD::SDIV:
7483   case ISD::UDIV:
7484   case ISD::SREM:
7485   case ISD::UREM: {
7486     EVT WidenVT = getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
7487     Results.push_back(DAG.UnrollVectorOp(N, WidenVT.getVectorNumElements()));
7488     return;
7489   }
7490   case ISD::ATOMIC_CMP_SWAP: {
7491     EVT T = N->getValueType(0);
7492     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7493     SDValue cpInL, cpInH;
7494     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7495                         DAG.getConstant(0, MVT::i32));
7496     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7497                         DAG.getConstant(1, MVT::i32));
7498     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7499     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7500                              cpInL.getValue(1));
7501     SDValue swapInL, swapInH;
7502     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7503                           DAG.getConstant(0, MVT::i32));
7504     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7505                           DAG.getConstant(1, MVT::i32));
7506     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7507                                cpInH.getValue(1));
7508     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7509                                swapInL.getValue(1));
7510     SDValue Ops[] = { swapInH.getValue(0),
7511                       N->getOperand(1),
7512                       swapInH.getValue(1) };
7513     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7514     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7515     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7516                                         MVT::i32, Result.getValue(1));
7517     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7518                                         MVT::i32, cpOutL.getValue(2));
7519     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7520     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7521     Results.push_back(cpOutH.getValue(1));
7522     return;
7523   }
7524   case ISD::ATOMIC_LOAD_ADD:
7525     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7526     return;
7527   case ISD::ATOMIC_LOAD_AND:
7528     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7529     return;
7530   case ISD::ATOMIC_LOAD_NAND:
7531     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7532     return;
7533   case ISD::ATOMIC_LOAD_OR:
7534     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7535     return;
7536   case ISD::ATOMIC_LOAD_SUB:
7537     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7538     return;
7539   case ISD::ATOMIC_LOAD_XOR:
7540     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7541     return;
7542   case ISD::ATOMIC_SWAP:
7543     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7544     return;
7545   }
7546 }
7547
7548 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7549   switch (Opcode) {
7550   default: return NULL;
7551   case X86ISD::BSF:                return "X86ISD::BSF";
7552   case X86ISD::BSR:                return "X86ISD::BSR";
7553   case X86ISD::SHLD:               return "X86ISD::SHLD";
7554   case X86ISD::SHRD:               return "X86ISD::SHRD";
7555   case X86ISD::FAND:               return "X86ISD::FAND";
7556   case X86ISD::FOR:                return "X86ISD::FOR";
7557   case X86ISD::FXOR:               return "X86ISD::FXOR";
7558   case X86ISD::FSRL:               return "X86ISD::FSRL";
7559   case X86ISD::FILD:               return "X86ISD::FILD";
7560   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7561   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7562   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7563   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7564   case X86ISD::FLD:                return "X86ISD::FLD";
7565   case X86ISD::FST:                return "X86ISD::FST";
7566   case X86ISD::CALL:               return "X86ISD::CALL";
7567   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7568   case X86ISD::BT:                 return "X86ISD::BT";
7569   case X86ISD::CMP:                return "X86ISD::CMP";
7570   case X86ISD::COMI:               return "X86ISD::COMI";
7571   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7572   case X86ISD::SETCC:              return "X86ISD::SETCC";
7573   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7574   case X86ISD::CMOV:               return "X86ISD::CMOV";
7575   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7576   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7577   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7578   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7579   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7580   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7581   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7582   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7583   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7584   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7585   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7586   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7587   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7588   case X86ISD::FMAX:               return "X86ISD::FMAX";
7589   case X86ISD::FMIN:               return "X86ISD::FMIN";
7590   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7591   case X86ISD::FRCP:               return "X86ISD::FRCP";
7592   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7593   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7594   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7595   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7596   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7597   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7598   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7599   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7600   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7601   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7602   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7603   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7604   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7605   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7606   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7607   case X86ISD::VSHL:               return "X86ISD::VSHL";
7608   case X86ISD::VSRL:               return "X86ISD::VSRL";
7609   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7610   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7611   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7612   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7613   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7614   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7615   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7616   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7617   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7618   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7619   case X86ISD::ADD:                return "X86ISD::ADD";
7620   case X86ISD::SUB:                return "X86ISD::SUB";
7621   case X86ISD::SMUL:               return "X86ISD::SMUL";
7622   case X86ISD::UMUL:               return "X86ISD::UMUL";
7623   case X86ISD::INC:                return "X86ISD::INC";
7624   case X86ISD::DEC:                return "X86ISD::DEC";
7625   case X86ISD::OR:                 return "X86ISD::OR";
7626   case X86ISD::XOR:                return "X86ISD::XOR";
7627   case X86ISD::AND:                return "X86ISD::AND";
7628   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7629   case X86ISD::PTEST:              return "X86ISD::PTEST";
7630   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7631   }
7632 }
7633
7634 // isLegalAddressingMode - Return true if the addressing mode represented
7635 // by AM is legal for this target, for a load/store of the specified type.
7636 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7637                                               const Type *Ty) const {
7638   // X86 supports extremely general addressing modes.
7639   CodeModel::Model M = getTargetMachine().getCodeModel();
7640
7641   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7642   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7643     return false;
7644
7645   if (AM.BaseGV) {
7646     unsigned GVFlags =
7647       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7648
7649     // If a reference to this global requires an extra load, we can't fold it.
7650     if (isGlobalStubReference(GVFlags))
7651       return false;
7652
7653     // If BaseGV requires a register for the PIC base, we cannot also have a
7654     // BaseReg specified.
7655     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7656       return false;
7657
7658     // If lower 4G is not available, then we must use rip-relative addressing.
7659     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7660       return false;
7661   }
7662
7663   switch (AM.Scale) {
7664   case 0:
7665   case 1:
7666   case 2:
7667   case 4:
7668   case 8:
7669     // These scales always work.
7670     break;
7671   case 3:
7672   case 5:
7673   case 9:
7674     // These scales are formed with basereg+scalereg.  Only accept if there is
7675     // no basereg yet.
7676     if (AM.HasBaseReg)
7677       return false;
7678     break;
7679   default:  // Other stuff never works.
7680     return false;
7681   }
7682
7683   return true;
7684 }
7685
7686
7687 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7688   if (!Ty1->isInteger() || !Ty2->isInteger())
7689     return false;
7690   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7691   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7692   if (NumBits1 <= NumBits2)
7693     return false;
7694   return Subtarget->is64Bit() || NumBits1 < 64;
7695 }
7696
7697 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7698   if (!VT1.isInteger() || !VT2.isInteger())
7699     return false;
7700   unsigned NumBits1 = VT1.getSizeInBits();
7701   unsigned NumBits2 = VT2.getSizeInBits();
7702   if (NumBits1 <= NumBits2)
7703     return false;
7704   return Subtarget->is64Bit() || NumBits1 < 64;
7705 }
7706
7707 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7708   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7709   return Ty1->isInteger(32) && Ty2->isInteger(64) && Subtarget->is64Bit();
7710 }
7711
7712 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7713   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7714   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7715 }
7716
7717 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7718   // i16 instructions are longer (0x66 prefix) and potentially slower.
7719   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7720 }
7721
7722 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7723 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7724 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7725 /// are assumed to be legal.
7726 bool
7727 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7728                                       EVT VT) const {
7729   // Only do shuffles on 128-bit vector types for now.
7730   if (VT.getSizeInBits() == 64)
7731     return false;
7732
7733   // FIXME: pshufb, blends, shifts.
7734   return (VT.getVectorNumElements() == 2 ||
7735           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7736           isMOVLMask(M, VT) ||
7737           isSHUFPMask(M, VT) ||
7738           isPSHUFDMask(M, VT) ||
7739           isPSHUFHWMask(M, VT) ||
7740           isPSHUFLWMask(M, VT) ||
7741           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7742           isUNPCKLMask(M, VT) ||
7743           isUNPCKHMask(M, VT) ||
7744           isUNPCKL_v_undef_Mask(M, VT) ||
7745           isUNPCKH_v_undef_Mask(M, VT));
7746 }
7747
7748 bool
7749 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7750                                           EVT VT) const {
7751   unsigned NumElts = VT.getVectorNumElements();
7752   // FIXME: This collection of masks seems suspect.
7753   if (NumElts == 2)
7754     return true;
7755   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7756     return (isMOVLMask(Mask, VT)  ||
7757             isCommutedMOVLMask(Mask, VT, true) ||
7758             isSHUFPMask(Mask, VT) ||
7759             isCommutedSHUFPMask(Mask, VT));
7760   }
7761   return false;
7762 }
7763
7764 //===----------------------------------------------------------------------===//
7765 //                           X86 Scheduler Hooks
7766 //===----------------------------------------------------------------------===//
7767
7768 // private utility function
7769 MachineBasicBlock *
7770 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7771                                                        MachineBasicBlock *MBB,
7772                                                        unsigned regOpc,
7773                                                        unsigned immOpc,
7774                                                        unsigned LoadOpc,
7775                                                        unsigned CXchgOpc,
7776                                                        unsigned copyOpc,
7777                                                        unsigned notOpc,
7778                                                        unsigned EAXreg,
7779                                                        TargetRegisterClass *RC,
7780                                                        bool invSrc) const {
7781   // For the atomic bitwise operator, we generate
7782   //   thisMBB:
7783   //   newMBB:
7784   //     ld  t1 = [bitinstr.addr]
7785   //     op  t2 = t1, [bitinstr.val]
7786   //     mov EAX = t1
7787   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7788   //     bz  newMBB
7789   //     fallthrough -->nextMBB
7790   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7791   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7792   MachineFunction::iterator MBBIter = MBB;
7793   ++MBBIter;
7794
7795   /// First build the CFG
7796   MachineFunction *F = MBB->getParent();
7797   MachineBasicBlock *thisMBB = MBB;
7798   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7799   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7800   F->insert(MBBIter, newMBB);
7801   F->insert(MBBIter, nextMBB);
7802
7803   // Move all successors to thisMBB to nextMBB
7804   nextMBB->transferSuccessors(thisMBB);
7805
7806   // Update thisMBB to fall through to newMBB
7807   thisMBB->addSuccessor(newMBB);
7808
7809   // newMBB jumps to itself and fall through to nextMBB
7810   newMBB->addSuccessor(nextMBB);
7811   newMBB->addSuccessor(newMBB);
7812
7813   // Insert instructions into newMBB based on incoming instruction
7814   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7815          "unexpected number of operands");
7816   DebugLoc dl = bInstr->getDebugLoc();
7817   MachineOperand& destOper = bInstr->getOperand(0);
7818   MachineOperand* argOpers[2 + X86AddrNumOperands];
7819   int numArgs = bInstr->getNumOperands() - 1;
7820   for (int i=0; i < numArgs; ++i)
7821     argOpers[i] = &bInstr->getOperand(i+1);
7822
7823   // x86 address has 4 operands: base, index, scale, and displacement
7824   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7825   int valArgIndx = lastAddrIndx + 1;
7826
7827   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7828   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7829   for (int i=0; i <= lastAddrIndx; ++i)
7830     (*MIB).addOperand(*argOpers[i]);
7831
7832   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7833   if (invSrc) {
7834     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7835   }
7836   else
7837     tt = t1;
7838
7839   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7840   assert((argOpers[valArgIndx]->isReg() ||
7841           argOpers[valArgIndx]->isImm()) &&
7842          "invalid operand");
7843   if (argOpers[valArgIndx]->isReg())
7844     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7845   else
7846     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7847   MIB.addReg(tt);
7848   (*MIB).addOperand(*argOpers[valArgIndx]);
7849
7850   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7851   MIB.addReg(t1);
7852
7853   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7854   for (int i=0; i <= lastAddrIndx; ++i)
7855     (*MIB).addOperand(*argOpers[i]);
7856   MIB.addReg(t2);
7857   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7858   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7859                     bInstr->memoperands_end());
7860
7861   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7862   MIB.addReg(EAXreg);
7863
7864   // insert branch
7865   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7866
7867   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7868   return nextMBB;
7869 }
7870
7871 // private utility function:  64 bit atomics on 32 bit host.
7872 MachineBasicBlock *
7873 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7874                                                        MachineBasicBlock *MBB,
7875                                                        unsigned regOpcL,
7876                                                        unsigned regOpcH,
7877                                                        unsigned immOpcL,
7878                                                        unsigned immOpcH,
7879                                                        bool invSrc) const {
7880   // For the atomic bitwise operator, we generate
7881   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7882   //     ld t1,t2 = [bitinstr.addr]
7883   //   newMBB:
7884   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7885   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7886   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7887   //     mov ECX, EBX <- t5, t6
7888   //     mov EAX, EDX <- t1, t2
7889   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7890   //     mov t3, t4 <- EAX, EDX
7891   //     bz  newMBB
7892   //     result in out1, out2
7893   //     fallthrough -->nextMBB
7894
7895   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7896   const unsigned LoadOpc = X86::MOV32rm;
7897   const unsigned copyOpc = X86::MOV32rr;
7898   const unsigned NotOpc = X86::NOT32r;
7899   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7900   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7901   MachineFunction::iterator MBBIter = MBB;
7902   ++MBBIter;
7903
7904   /// First build the CFG
7905   MachineFunction *F = MBB->getParent();
7906   MachineBasicBlock *thisMBB = MBB;
7907   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7908   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7909   F->insert(MBBIter, newMBB);
7910   F->insert(MBBIter, nextMBB);
7911
7912   // Move all successors to thisMBB to nextMBB
7913   nextMBB->transferSuccessors(thisMBB);
7914
7915   // Update thisMBB to fall through to newMBB
7916   thisMBB->addSuccessor(newMBB);
7917
7918   // newMBB jumps to itself and fall through to nextMBB
7919   newMBB->addSuccessor(nextMBB);
7920   newMBB->addSuccessor(newMBB);
7921
7922   DebugLoc dl = bInstr->getDebugLoc();
7923   // Insert instructions into newMBB based on incoming instruction
7924   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7925   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7926          "unexpected number of operands");
7927   MachineOperand& dest1Oper = bInstr->getOperand(0);
7928   MachineOperand& dest2Oper = bInstr->getOperand(1);
7929   MachineOperand* argOpers[2 + X86AddrNumOperands];
7930   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7931     argOpers[i] = &bInstr->getOperand(i+2);
7932
7933   // x86 address has 5 operands: base, index, scale, displacement, and segment.
7934   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7935
7936   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7937   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7938   for (int i=0; i <= lastAddrIndx; ++i)
7939     (*MIB).addOperand(*argOpers[i]);
7940   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7941   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7942   // add 4 to displacement.
7943   for (int i=0; i <= lastAddrIndx-2; ++i)
7944     (*MIB).addOperand(*argOpers[i]);
7945   MachineOperand newOp3 = *(argOpers[3]);
7946   if (newOp3.isImm())
7947     newOp3.setImm(newOp3.getImm()+4);
7948   else
7949     newOp3.setOffset(newOp3.getOffset()+4);
7950   (*MIB).addOperand(newOp3);
7951   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7952
7953   // t3/4 are defined later, at the bottom of the loop
7954   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7955   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7956   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7957     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7958   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7959     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7960
7961   // The subsequent operations should be using the destination registers of
7962   //the PHI instructions.
7963   if (invSrc) {
7964     t1 = F->getRegInfo().createVirtualRegister(RC);
7965     t2 = F->getRegInfo().createVirtualRegister(RC);
7966     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
7967     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
7968   } else {
7969     t1 = dest1Oper.getReg();
7970     t2 = dest2Oper.getReg();
7971   }
7972
7973   int valArgIndx = lastAddrIndx + 1;
7974   assert((argOpers[valArgIndx]->isReg() ||
7975           argOpers[valArgIndx]->isImm()) &&
7976          "invalid operand");
7977   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7978   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7979   if (argOpers[valArgIndx]->isReg())
7980     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7981   else
7982     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7983   if (regOpcL != X86::MOV32rr)
7984     MIB.addReg(t1);
7985   (*MIB).addOperand(*argOpers[valArgIndx]);
7986   assert(argOpers[valArgIndx + 1]->isReg() ==
7987          argOpers[valArgIndx]->isReg());
7988   assert(argOpers[valArgIndx + 1]->isImm() ==
7989          argOpers[valArgIndx]->isImm());
7990   if (argOpers[valArgIndx + 1]->isReg())
7991     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7992   else
7993     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7994   if (regOpcH != X86::MOV32rr)
7995     MIB.addReg(t2);
7996   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7997
7998   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7999   MIB.addReg(t1);
8000   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8001   MIB.addReg(t2);
8002
8003   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8004   MIB.addReg(t5);
8005   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8006   MIB.addReg(t6);
8007
8008   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8009   for (int i=0; i <= lastAddrIndx; ++i)
8010     (*MIB).addOperand(*argOpers[i]);
8011
8012   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8013   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8014                     bInstr->memoperands_end());
8015
8016   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8017   MIB.addReg(X86::EAX);
8018   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8019   MIB.addReg(X86::EDX);
8020
8021   // insert branch
8022   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8023
8024   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8025   return nextMBB;
8026 }
8027
8028 // private utility function
8029 MachineBasicBlock *
8030 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8031                                                       MachineBasicBlock *MBB,
8032                                                       unsigned cmovOpc) const {
8033   // For the atomic min/max operator, we generate
8034   //   thisMBB:
8035   //   newMBB:
8036   //     ld t1 = [min/max.addr]
8037   //     mov t2 = [min/max.val]
8038   //     cmp  t1, t2
8039   //     cmov[cond] t2 = t1
8040   //     mov EAX = t1
8041   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8042   //     bz   newMBB
8043   //     fallthrough -->nextMBB
8044   //
8045   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8046   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8047   MachineFunction::iterator MBBIter = MBB;
8048   ++MBBIter;
8049
8050   /// First build the CFG
8051   MachineFunction *F = MBB->getParent();
8052   MachineBasicBlock *thisMBB = MBB;
8053   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8054   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8055   F->insert(MBBIter, newMBB);
8056   F->insert(MBBIter, nextMBB);
8057
8058   // Move all successors of thisMBB to nextMBB
8059   nextMBB->transferSuccessors(thisMBB);
8060
8061   // Update thisMBB to fall through to newMBB
8062   thisMBB->addSuccessor(newMBB);
8063
8064   // newMBB jumps to newMBB and fall through to nextMBB
8065   newMBB->addSuccessor(nextMBB);
8066   newMBB->addSuccessor(newMBB);
8067
8068   DebugLoc dl = mInstr->getDebugLoc();
8069   // Insert instructions into newMBB based on incoming instruction
8070   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8071          "unexpected number of operands");
8072   MachineOperand& destOper = mInstr->getOperand(0);
8073   MachineOperand* argOpers[2 + X86AddrNumOperands];
8074   int numArgs = mInstr->getNumOperands() - 1;
8075   for (int i=0; i < numArgs; ++i)
8076     argOpers[i] = &mInstr->getOperand(i+1);
8077
8078   // x86 address has 4 operands: base, index, scale, and displacement
8079   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8080   int valArgIndx = lastAddrIndx + 1;
8081
8082   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8083   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8084   for (int i=0; i <= lastAddrIndx; ++i)
8085     (*MIB).addOperand(*argOpers[i]);
8086
8087   // We only support register and immediate values
8088   assert((argOpers[valArgIndx]->isReg() ||
8089           argOpers[valArgIndx]->isImm()) &&
8090          "invalid operand");
8091
8092   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8093   if (argOpers[valArgIndx]->isReg())
8094     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8095   else
8096     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8097   (*MIB).addOperand(*argOpers[valArgIndx]);
8098
8099   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8100   MIB.addReg(t1);
8101
8102   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8103   MIB.addReg(t1);
8104   MIB.addReg(t2);
8105
8106   // Generate movc
8107   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8108   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8109   MIB.addReg(t2);
8110   MIB.addReg(t1);
8111
8112   // Cmp and exchange if none has modified the memory location
8113   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8114   for (int i=0; i <= lastAddrIndx; ++i)
8115     (*MIB).addOperand(*argOpers[i]);
8116   MIB.addReg(t3);
8117   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8118   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8119                     mInstr->memoperands_end());
8120
8121   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8122   MIB.addReg(X86::EAX);
8123
8124   // insert branch
8125   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8126
8127   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8128   return nextMBB;
8129 }
8130
8131 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8132 // all of this code can be replaced with that in the .td file.
8133 MachineBasicBlock *
8134 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8135                             unsigned numArgs, bool memArg) const {
8136
8137   MachineFunction *F = BB->getParent();
8138   DebugLoc dl = MI->getDebugLoc();
8139   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8140
8141   unsigned Opc;
8142   if (memArg)
8143     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8144   else
8145     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8146
8147   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8148
8149   for (unsigned i = 0; i < numArgs; ++i) {
8150     MachineOperand &Op = MI->getOperand(i+1);
8151
8152     if (!(Op.isReg() && Op.isImplicit()))
8153       MIB.addOperand(Op);
8154   }
8155
8156   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8157     .addReg(X86::XMM0);
8158
8159   F->DeleteMachineInstr(MI);
8160
8161   return BB;
8162 }
8163
8164 MachineBasicBlock *
8165 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8166                                                  MachineInstr *MI,
8167                                                  MachineBasicBlock *MBB) const {
8168   // Emit code to save XMM registers to the stack. The ABI says that the
8169   // number of registers to save is given in %al, so it's theoretically
8170   // possible to do an indirect jump trick to avoid saving all of them,
8171   // however this code takes a simpler approach and just executes all
8172   // of the stores if %al is non-zero. It's less code, and it's probably
8173   // easier on the hardware branch predictor, and stores aren't all that
8174   // expensive anyway.
8175
8176   // Create the new basic blocks. One block contains all the XMM stores,
8177   // and one block is the final destination regardless of whether any
8178   // stores were performed.
8179   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8180   MachineFunction *F = MBB->getParent();
8181   MachineFunction::iterator MBBIter = MBB;
8182   ++MBBIter;
8183   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8184   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8185   F->insert(MBBIter, XMMSaveMBB);
8186   F->insert(MBBIter, EndMBB);
8187
8188   // Set up the CFG.
8189   // Move any original successors of MBB to the end block.
8190   EndMBB->transferSuccessors(MBB);
8191   // The original block will now fall through to the XMM save block.
8192   MBB->addSuccessor(XMMSaveMBB);
8193   // The XMMSaveMBB will fall through to the end block.
8194   XMMSaveMBB->addSuccessor(EndMBB);
8195
8196   // Now add the instructions.
8197   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8198   DebugLoc DL = MI->getDebugLoc();
8199
8200   unsigned CountReg = MI->getOperand(0).getReg();
8201   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8202   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8203
8204   if (!Subtarget->isTargetWin64()) {
8205     // If %al is 0, branch around the XMM save block.
8206     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8207     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
8208     MBB->addSuccessor(EndMBB);
8209   }
8210
8211   // In the XMM save block, save all the XMM argument registers.
8212   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8213     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8214     MachineMemOperand *MMO =
8215       F->getMachineMemOperand(
8216         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8217         MachineMemOperand::MOStore, Offset,
8218         /*Size=*/16, /*Align=*/16);
8219     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8220       .addFrameIndex(RegSaveFrameIndex)
8221       .addImm(/*Scale=*/1)
8222       .addReg(/*IndexReg=*/0)
8223       .addImm(/*Disp=*/Offset)
8224       .addReg(/*Segment=*/0)
8225       .addReg(MI->getOperand(i).getReg())
8226       .addMemOperand(MMO);
8227   }
8228
8229   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8230
8231   return EndMBB;
8232 }
8233
8234 MachineBasicBlock *
8235 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8236                                      MachineBasicBlock *BB,
8237                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8238   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8239   DebugLoc DL = MI->getDebugLoc();
8240
8241   // To "insert" a SELECT_CC instruction, we actually have to insert the
8242   // diamond control-flow pattern.  The incoming instruction knows the
8243   // destination vreg to set, the condition code register to branch on, the
8244   // true/false values to select between, and a branch opcode to use.
8245   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8246   MachineFunction::iterator It = BB;
8247   ++It;
8248
8249   //  thisMBB:
8250   //  ...
8251   //   TrueVal = ...
8252   //   cmpTY ccX, r1, r2
8253   //   bCC copy1MBB
8254   //   fallthrough --> copy0MBB
8255   MachineBasicBlock *thisMBB = BB;
8256   MachineFunction *F = BB->getParent();
8257   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8258   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8259   unsigned Opc =
8260     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8261   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8262   F->insert(It, copy0MBB);
8263   F->insert(It, sinkMBB);
8264   // Update machine-CFG edges by first adding all successors of the current
8265   // block to the new block which will contain the Phi node for the select.
8266   // Also inform sdisel of the edge changes.
8267   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8268          E = BB->succ_end(); I != E; ++I) {
8269     EM->insert(std::make_pair(*I, sinkMBB));
8270     sinkMBB->addSuccessor(*I);
8271   }
8272   // Next, remove all successors of the current block, and add the true
8273   // and fallthrough blocks as its successors.
8274   while (!BB->succ_empty())
8275     BB->removeSuccessor(BB->succ_begin());
8276   // Add the true and fallthrough blocks as its successors.
8277   BB->addSuccessor(copy0MBB);
8278   BB->addSuccessor(sinkMBB);
8279
8280   //  copy0MBB:
8281   //   %FalseValue = ...
8282   //   # fallthrough to sinkMBB
8283   BB = copy0MBB;
8284
8285   // Update machine-CFG edges
8286   BB->addSuccessor(sinkMBB);
8287
8288   //  sinkMBB:
8289   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8290   //  ...
8291   BB = sinkMBB;
8292   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8293     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8294     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8295
8296   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8297   return BB;
8298 }
8299
8300
8301 MachineBasicBlock *
8302 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8303                                                MachineBasicBlock *BB,
8304                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8305   switch (MI->getOpcode()) {
8306   default: assert(false && "Unexpected instr type to insert");
8307   case X86::CMOV_GR8:
8308   case X86::CMOV_V1I64:
8309   case X86::CMOV_FR32:
8310   case X86::CMOV_FR64:
8311   case X86::CMOV_V4F32:
8312   case X86::CMOV_V2F64:
8313   case X86::CMOV_V2I64:
8314     return EmitLoweredSelect(MI, BB, EM);
8315
8316   case X86::FP32_TO_INT16_IN_MEM:
8317   case X86::FP32_TO_INT32_IN_MEM:
8318   case X86::FP32_TO_INT64_IN_MEM:
8319   case X86::FP64_TO_INT16_IN_MEM:
8320   case X86::FP64_TO_INT32_IN_MEM:
8321   case X86::FP64_TO_INT64_IN_MEM:
8322   case X86::FP80_TO_INT16_IN_MEM:
8323   case X86::FP80_TO_INT32_IN_MEM:
8324   case X86::FP80_TO_INT64_IN_MEM: {
8325     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8326     DebugLoc DL = MI->getDebugLoc();
8327
8328     // Change the floating point control register to use "round towards zero"
8329     // mode when truncating to an integer value.
8330     MachineFunction *F = BB->getParent();
8331     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8332     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8333
8334     // Load the old value of the high byte of the control word...
8335     unsigned OldCW =
8336       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8337     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8338                       CWFrameIdx);
8339
8340     // Set the high part to be round to zero...
8341     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8342       .addImm(0xC7F);
8343
8344     // Reload the modified control word now...
8345     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8346
8347     // Restore the memory image of control word to original value
8348     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8349       .addReg(OldCW);
8350
8351     // Get the X86 opcode to use.
8352     unsigned Opc;
8353     switch (MI->getOpcode()) {
8354     default: llvm_unreachable("illegal opcode!");
8355     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8356     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8357     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8358     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8359     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8360     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8361     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8362     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8363     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8364     }
8365
8366     X86AddressMode AM;
8367     MachineOperand &Op = MI->getOperand(0);
8368     if (Op.isReg()) {
8369       AM.BaseType = X86AddressMode::RegBase;
8370       AM.Base.Reg = Op.getReg();
8371     } else {
8372       AM.BaseType = X86AddressMode::FrameIndexBase;
8373       AM.Base.FrameIndex = Op.getIndex();
8374     }
8375     Op = MI->getOperand(1);
8376     if (Op.isImm())
8377       AM.Scale = Op.getImm();
8378     Op = MI->getOperand(2);
8379     if (Op.isImm())
8380       AM.IndexReg = Op.getImm();
8381     Op = MI->getOperand(3);
8382     if (Op.isGlobal()) {
8383       AM.GV = Op.getGlobal();
8384     } else {
8385       AM.Disp = Op.getImm();
8386     }
8387     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8388                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8389
8390     // Reload the original control word now.
8391     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8392
8393     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8394     return BB;
8395   }
8396     // String/text processing lowering.
8397   case X86::PCMPISTRM128REG:
8398     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8399   case X86::PCMPISTRM128MEM:
8400     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8401   case X86::PCMPESTRM128REG:
8402     return EmitPCMP(MI, BB, 5, false /* in mem */);
8403   case X86::PCMPESTRM128MEM:
8404     return EmitPCMP(MI, BB, 5, true /* in mem */);
8405
8406     // Atomic Lowering.
8407   case X86::ATOMAND32:
8408     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8409                                                X86::AND32ri, X86::MOV32rm,
8410                                                X86::LCMPXCHG32, X86::MOV32rr,
8411                                                X86::NOT32r, X86::EAX,
8412                                                X86::GR32RegisterClass);
8413   case X86::ATOMOR32:
8414     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8415                                                X86::OR32ri, X86::MOV32rm,
8416                                                X86::LCMPXCHG32, X86::MOV32rr,
8417                                                X86::NOT32r, X86::EAX,
8418                                                X86::GR32RegisterClass);
8419   case X86::ATOMXOR32:
8420     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8421                                                X86::XOR32ri, X86::MOV32rm,
8422                                                X86::LCMPXCHG32, X86::MOV32rr,
8423                                                X86::NOT32r, X86::EAX,
8424                                                X86::GR32RegisterClass);
8425   case X86::ATOMNAND32:
8426     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8427                                                X86::AND32ri, X86::MOV32rm,
8428                                                X86::LCMPXCHG32, X86::MOV32rr,
8429                                                X86::NOT32r, X86::EAX,
8430                                                X86::GR32RegisterClass, true);
8431   case X86::ATOMMIN32:
8432     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8433   case X86::ATOMMAX32:
8434     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8435   case X86::ATOMUMIN32:
8436     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8437   case X86::ATOMUMAX32:
8438     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8439
8440   case X86::ATOMAND16:
8441     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8442                                                X86::AND16ri, X86::MOV16rm,
8443                                                X86::LCMPXCHG16, X86::MOV16rr,
8444                                                X86::NOT16r, X86::AX,
8445                                                X86::GR16RegisterClass);
8446   case X86::ATOMOR16:
8447     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8448                                                X86::OR16ri, X86::MOV16rm,
8449                                                X86::LCMPXCHG16, X86::MOV16rr,
8450                                                X86::NOT16r, X86::AX,
8451                                                X86::GR16RegisterClass);
8452   case X86::ATOMXOR16:
8453     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8454                                                X86::XOR16ri, X86::MOV16rm,
8455                                                X86::LCMPXCHG16, X86::MOV16rr,
8456                                                X86::NOT16r, X86::AX,
8457                                                X86::GR16RegisterClass);
8458   case X86::ATOMNAND16:
8459     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8460                                                X86::AND16ri, X86::MOV16rm,
8461                                                X86::LCMPXCHG16, X86::MOV16rr,
8462                                                X86::NOT16r, X86::AX,
8463                                                X86::GR16RegisterClass, true);
8464   case X86::ATOMMIN16:
8465     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8466   case X86::ATOMMAX16:
8467     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8468   case X86::ATOMUMIN16:
8469     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8470   case X86::ATOMUMAX16:
8471     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8472
8473   case X86::ATOMAND8:
8474     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8475                                                X86::AND8ri, X86::MOV8rm,
8476                                                X86::LCMPXCHG8, X86::MOV8rr,
8477                                                X86::NOT8r, X86::AL,
8478                                                X86::GR8RegisterClass);
8479   case X86::ATOMOR8:
8480     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8481                                                X86::OR8ri, X86::MOV8rm,
8482                                                X86::LCMPXCHG8, X86::MOV8rr,
8483                                                X86::NOT8r, X86::AL,
8484                                                X86::GR8RegisterClass);
8485   case X86::ATOMXOR8:
8486     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8487                                                X86::XOR8ri, X86::MOV8rm,
8488                                                X86::LCMPXCHG8, X86::MOV8rr,
8489                                                X86::NOT8r, X86::AL,
8490                                                X86::GR8RegisterClass);
8491   case X86::ATOMNAND8:
8492     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8493                                                X86::AND8ri, X86::MOV8rm,
8494                                                X86::LCMPXCHG8, X86::MOV8rr,
8495                                                X86::NOT8r, X86::AL,
8496                                                X86::GR8RegisterClass, true);
8497   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8498   // This group is for 64-bit host.
8499   case X86::ATOMAND64:
8500     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8501                                                X86::AND64ri32, X86::MOV64rm,
8502                                                X86::LCMPXCHG64, X86::MOV64rr,
8503                                                X86::NOT64r, X86::RAX,
8504                                                X86::GR64RegisterClass);
8505   case X86::ATOMOR64:
8506     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8507                                                X86::OR64ri32, X86::MOV64rm,
8508                                                X86::LCMPXCHG64, X86::MOV64rr,
8509                                                X86::NOT64r, X86::RAX,
8510                                                X86::GR64RegisterClass);
8511   case X86::ATOMXOR64:
8512     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8513                                                X86::XOR64ri32, X86::MOV64rm,
8514                                                X86::LCMPXCHG64, X86::MOV64rr,
8515                                                X86::NOT64r, X86::RAX,
8516                                                X86::GR64RegisterClass);
8517   case X86::ATOMNAND64:
8518     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8519                                                X86::AND64ri32, X86::MOV64rm,
8520                                                X86::LCMPXCHG64, X86::MOV64rr,
8521                                                X86::NOT64r, X86::RAX,
8522                                                X86::GR64RegisterClass, true);
8523   case X86::ATOMMIN64:
8524     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8525   case X86::ATOMMAX64:
8526     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8527   case X86::ATOMUMIN64:
8528     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8529   case X86::ATOMUMAX64:
8530     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8531
8532   // This group does 64-bit operations on a 32-bit host.
8533   case X86::ATOMAND6432:
8534     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8535                                                X86::AND32rr, X86::AND32rr,
8536                                                X86::AND32ri, X86::AND32ri,
8537                                                false);
8538   case X86::ATOMOR6432:
8539     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8540                                                X86::OR32rr, X86::OR32rr,
8541                                                X86::OR32ri, X86::OR32ri,
8542                                                false);
8543   case X86::ATOMXOR6432:
8544     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8545                                                X86::XOR32rr, X86::XOR32rr,
8546                                                X86::XOR32ri, X86::XOR32ri,
8547                                                false);
8548   case X86::ATOMNAND6432:
8549     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8550                                                X86::AND32rr, X86::AND32rr,
8551                                                X86::AND32ri, X86::AND32ri,
8552                                                true);
8553   case X86::ATOMADD6432:
8554     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8555                                                X86::ADD32rr, X86::ADC32rr,
8556                                                X86::ADD32ri, X86::ADC32ri,
8557                                                false);
8558   case X86::ATOMSUB6432:
8559     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8560                                                X86::SUB32rr, X86::SBB32rr,
8561                                                X86::SUB32ri, X86::SBB32ri,
8562                                                false);
8563   case X86::ATOMSWAP6432:
8564     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8565                                                X86::MOV32rr, X86::MOV32rr,
8566                                                X86::MOV32ri, X86::MOV32ri,
8567                                                false);
8568   case X86::VASTART_SAVE_XMM_REGS:
8569     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8570   }
8571 }
8572
8573 //===----------------------------------------------------------------------===//
8574 //                           X86 Optimization Hooks
8575 //===----------------------------------------------------------------------===//
8576
8577 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8578                                                        const APInt &Mask,
8579                                                        APInt &KnownZero,
8580                                                        APInt &KnownOne,
8581                                                        const SelectionDAG &DAG,
8582                                                        unsigned Depth) const {
8583   unsigned Opc = Op.getOpcode();
8584   assert((Opc >= ISD::BUILTIN_OP_END ||
8585           Opc == ISD::INTRINSIC_WO_CHAIN ||
8586           Opc == ISD::INTRINSIC_W_CHAIN ||
8587           Opc == ISD::INTRINSIC_VOID) &&
8588          "Should use MaskedValueIsZero if you don't know whether Op"
8589          " is a target node!");
8590
8591   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8592   switch (Opc) {
8593   default: break;
8594   case X86ISD::ADD:
8595   case X86ISD::SUB:
8596   case X86ISD::SMUL:
8597   case X86ISD::UMUL:
8598   case X86ISD::INC:
8599   case X86ISD::DEC:
8600   case X86ISD::OR:
8601   case X86ISD::XOR:
8602   case X86ISD::AND:
8603     // These nodes' second result is a boolean.
8604     if (Op.getResNo() == 0)
8605       break;
8606     // Fallthrough
8607   case X86ISD::SETCC:
8608     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8609                                        Mask.getBitWidth() - 1);
8610     break;
8611   }
8612 }
8613
8614 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8615 /// node is a GlobalAddress + offset.
8616 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8617                                        GlobalValue* &GA, int64_t &Offset) const{
8618   if (N->getOpcode() == X86ISD::Wrapper) {
8619     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8620       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8621       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8622       return true;
8623     }
8624   }
8625   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8626 }
8627
8628 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8629                                      EVT EltVT, LoadSDNode *&LDBase,
8630                                      unsigned &LastLoadedElt,
8631                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8632                                      const TargetLowering &TLI) {
8633   LDBase = NULL;
8634   LastLoadedElt = -1U;
8635   for (unsigned i = 0; i < NumElems; ++i) {
8636     if (N->getMaskElt(i) < 0) {
8637       if (!LDBase)
8638         return false;
8639       continue;
8640     }
8641
8642     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8643     if (!Elt.getNode() ||
8644         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8645       return false;
8646     if (!LDBase) {
8647       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8648         return false;
8649       LDBase = cast<LoadSDNode>(Elt.getNode());
8650       LastLoadedElt = i;
8651       continue;
8652     }
8653     if (Elt.getOpcode() == ISD::UNDEF)
8654       continue;
8655
8656     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8657     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
8658       return false;
8659     LastLoadedElt = i;
8660   }
8661   return true;
8662 }
8663
8664 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8665 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8666 /// if the load addresses are consecutive, non-overlapping, and in the right
8667 /// order.  In the case of v2i64, it will see if it can rewrite the
8668 /// shuffle to be an appropriate build vector so it can take advantage of
8669 // performBuildVectorCombine.
8670 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8671                                      const TargetLowering &TLI) {
8672   DebugLoc dl = N->getDebugLoc();
8673   EVT VT = N->getValueType(0);
8674   EVT EltVT = VT.getVectorElementType();
8675   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8676   unsigned NumElems = VT.getVectorNumElements();
8677
8678   if (VT.getSizeInBits() != 128)
8679     return SDValue();
8680
8681   // Try to combine a vector_shuffle into a 128-bit load.
8682   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8683   LoadSDNode *LD = NULL;
8684   unsigned LastLoadedElt;
8685   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8686                                 MFI, TLI))
8687     return SDValue();
8688
8689   if (LastLoadedElt == NumElems - 1) {
8690     if (DAG.InferPtrAlignment(LD->getBasePtr()) >= 16)
8691       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8692                          LD->getSrcValue(), LD->getSrcValueOffset(),
8693                          LD->isVolatile());
8694     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8695                        LD->getSrcValue(), LD->getSrcValueOffset(),
8696                        LD->isVolatile(), LD->getAlignment());
8697   } else if (NumElems == 4 && LastLoadedElt == 1) {
8698     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8699     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8700     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8701     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8702   }
8703   return SDValue();
8704 }
8705
8706 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8707 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8708                                     const X86Subtarget *Subtarget) {
8709   DebugLoc DL = N->getDebugLoc();
8710   SDValue Cond = N->getOperand(0);
8711   // Get the LHS/RHS of the select.
8712   SDValue LHS = N->getOperand(1);
8713   SDValue RHS = N->getOperand(2);
8714
8715   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8716   // instructions have the peculiarity that if either operand is a NaN,
8717   // they chose what we call the RHS operand (and as such are not symmetric).
8718   // It happens that this matches the semantics of the common C idiom
8719   // x<y?x:y and related forms, so we can recognize these cases.
8720   if (Subtarget->hasSSE2() &&
8721       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8722       Cond.getOpcode() == ISD::SETCC) {
8723     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8724
8725     unsigned Opcode = 0;
8726     // Check for x CC y ? x : y.
8727     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8728       switch (CC) {
8729       default: break;
8730       case ISD::SETULT:
8731         // This can be a min if we can prove that at least one of the operands
8732         // is not a nan.
8733         if (!FiniteOnlyFPMath()) {
8734           if (DAG.isKnownNeverNaN(RHS)) {
8735             // Put the potential NaN in the RHS so that SSE will preserve it.
8736             std::swap(LHS, RHS);
8737           } else if (!DAG.isKnownNeverNaN(LHS))
8738             break;
8739         }
8740         Opcode = X86ISD::FMIN;
8741         break;
8742       case ISD::SETOLE:
8743         // This can be a min if we can prove that at least one of the operands
8744         // is not a nan.
8745         if (!FiniteOnlyFPMath()) {
8746           if (DAG.isKnownNeverNaN(LHS)) {
8747             // Put the potential NaN in the RHS so that SSE will preserve it.
8748             std::swap(LHS, RHS);
8749           } else if (!DAG.isKnownNeverNaN(RHS))
8750             break;
8751         }
8752         Opcode = X86ISD::FMIN;
8753         break;
8754       case ISD::SETULE:
8755         // This can be a min, but if either operand is a NaN we need it to
8756         // preserve the original LHS.
8757         std::swap(LHS, RHS);
8758       case ISD::SETOLT:
8759       case ISD::SETLT:
8760       case ISD::SETLE:
8761         Opcode = X86ISD::FMIN;
8762         break;
8763
8764       case ISD::SETOGE:
8765         // This can be a max if we can prove that at least one of the operands
8766         // is not a nan.
8767         if (!FiniteOnlyFPMath()) {
8768           if (DAG.isKnownNeverNaN(LHS)) {
8769             // Put the potential NaN in the RHS so that SSE will preserve it.
8770             std::swap(LHS, RHS);
8771           } else if (!DAG.isKnownNeverNaN(RHS))
8772             break;
8773         }
8774         Opcode = X86ISD::FMAX;
8775         break;
8776       case ISD::SETUGT:
8777         // This can be a max if we can prove that at least one of the operands
8778         // is not a nan.
8779         if (!FiniteOnlyFPMath()) {
8780           if (DAG.isKnownNeverNaN(RHS)) {
8781             // Put the potential NaN in the RHS so that SSE will preserve it.
8782             std::swap(LHS, RHS);
8783           } else if (!DAG.isKnownNeverNaN(LHS))
8784             break;
8785         }
8786         Opcode = X86ISD::FMAX;
8787         break;
8788       case ISD::SETUGE:
8789         // This can be a max, but if either operand is a NaN we need it to
8790         // preserve the original LHS.
8791         std::swap(LHS, RHS);
8792       case ISD::SETOGT:
8793       case ISD::SETGT:
8794       case ISD::SETGE:
8795         Opcode = X86ISD::FMAX;
8796         break;
8797       }
8798     // Check for x CC y ? y : x -- a min/max with reversed arms.
8799     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8800       switch (CC) {
8801       default: break;
8802       case ISD::SETOGE:
8803         // This can be a min if we can prove that at least one of the operands
8804         // is not a nan.
8805         if (!FiniteOnlyFPMath()) {
8806           if (DAG.isKnownNeverNaN(RHS)) {
8807             // Put the potential NaN in the RHS so that SSE will preserve it.
8808             std::swap(LHS, RHS);
8809           } else if (!DAG.isKnownNeverNaN(LHS))
8810             break;
8811         }
8812         Opcode = X86ISD::FMIN;
8813         break;
8814       case ISD::SETUGT:
8815         // This can be a min if we can prove that at least one of the operands
8816         // is not a nan.
8817         if (!FiniteOnlyFPMath()) {
8818           if (DAG.isKnownNeverNaN(LHS)) {
8819             // Put the potential NaN in the RHS so that SSE will preserve it.
8820             std::swap(LHS, RHS);
8821           } else if (!DAG.isKnownNeverNaN(RHS))
8822             break;
8823         }
8824         Opcode = X86ISD::FMIN;
8825         break;
8826       case ISD::SETUGE:
8827         // This can be a min, but if either operand is a NaN we need it to
8828         // preserve the original LHS.
8829         std::swap(LHS, RHS);
8830       case ISD::SETOGT:
8831       case ISD::SETGT:
8832       case ISD::SETGE:
8833         Opcode = X86ISD::FMIN;
8834         break;
8835
8836       case ISD::SETULT:
8837         // This can be a max if we can prove that at least one of the operands
8838         // is not a nan.
8839         if (!FiniteOnlyFPMath()) {
8840           if (DAG.isKnownNeverNaN(LHS)) {
8841             // Put the potential NaN in the RHS so that SSE will preserve it.
8842             std::swap(LHS, RHS);
8843           } else if (!DAG.isKnownNeverNaN(RHS))
8844             break;
8845         }
8846         Opcode = X86ISD::FMAX;
8847         break;
8848       case ISD::SETOLE:
8849         // This can be a max if we can prove that at least one of the operands
8850         // is not a nan.
8851         if (!FiniteOnlyFPMath()) {
8852           if (DAG.isKnownNeverNaN(RHS)) {
8853             // Put the potential NaN in the RHS so that SSE will preserve it.
8854             std::swap(LHS, RHS);
8855           } else if (!DAG.isKnownNeverNaN(LHS))
8856             break;
8857         }
8858         Opcode = X86ISD::FMAX;
8859         break;
8860       case ISD::SETULE:
8861         // This can be a max, but if either operand is a NaN we need it to
8862         // preserve the original LHS.
8863         std::swap(LHS, RHS);
8864       case ISD::SETOLT:
8865       case ISD::SETLT:
8866       case ISD::SETLE:
8867         Opcode = X86ISD::FMAX;
8868         break;
8869       }
8870     }
8871
8872     if (Opcode)
8873       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8874   }
8875
8876   // If this is a select between two integer constants, try to do some
8877   // optimizations.
8878   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8879     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8880       // Don't do this for crazy integer types.
8881       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8882         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8883         // so that TrueC (the true value) is larger than FalseC.
8884         bool NeedsCondInvert = false;
8885
8886         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8887             // Efficiently invertible.
8888             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8889              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8890               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8891           NeedsCondInvert = true;
8892           std::swap(TrueC, FalseC);
8893         }
8894
8895         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8896         if (FalseC->getAPIntValue() == 0 &&
8897             TrueC->getAPIntValue().isPowerOf2()) {
8898           if (NeedsCondInvert) // Invert the condition if needed.
8899             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8900                                DAG.getConstant(1, Cond.getValueType()));
8901
8902           // Zero extend the condition if needed.
8903           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8904
8905           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8906           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8907                              DAG.getConstant(ShAmt, MVT::i8));
8908         }
8909
8910         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8911         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8912           if (NeedsCondInvert) // Invert the condition if needed.
8913             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8914                                DAG.getConstant(1, Cond.getValueType()));
8915
8916           // Zero extend the condition if needed.
8917           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8918                              FalseC->getValueType(0), Cond);
8919           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8920                              SDValue(FalseC, 0));
8921         }
8922
8923         // Optimize cases that will turn into an LEA instruction.  This requires
8924         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8925         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8926           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8927           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8928
8929           bool isFastMultiplier = false;
8930           if (Diff < 10) {
8931             switch ((unsigned char)Diff) {
8932               default: break;
8933               case 1:  // result = add base, cond
8934               case 2:  // result = lea base(    , cond*2)
8935               case 3:  // result = lea base(cond, cond*2)
8936               case 4:  // result = lea base(    , cond*4)
8937               case 5:  // result = lea base(cond, cond*4)
8938               case 8:  // result = lea base(    , cond*8)
8939               case 9:  // result = lea base(cond, cond*8)
8940                 isFastMultiplier = true;
8941                 break;
8942             }
8943           }
8944
8945           if (isFastMultiplier) {
8946             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8947             if (NeedsCondInvert) // Invert the condition if needed.
8948               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8949                                  DAG.getConstant(1, Cond.getValueType()));
8950
8951             // Zero extend the condition if needed.
8952             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8953                                Cond);
8954             // Scale the condition by the difference.
8955             if (Diff != 1)
8956               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8957                                  DAG.getConstant(Diff, Cond.getValueType()));
8958
8959             // Add the base if non-zero.
8960             if (FalseC->getAPIntValue() != 0)
8961               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8962                                  SDValue(FalseC, 0));
8963             return Cond;
8964           }
8965         }
8966       }
8967   }
8968
8969   return SDValue();
8970 }
8971
8972 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8973 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8974                                   TargetLowering::DAGCombinerInfo &DCI) {
8975   DebugLoc DL = N->getDebugLoc();
8976
8977   // If the flag operand isn't dead, don't touch this CMOV.
8978   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8979     return SDValue();
8980
8981   // If this is a select between two integer constants, try to do some
8982   // optimizations.  Note that the operands are ordered the opposite of SELECT
8983   // operands.
8984   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8985     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8986       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8987       // larger than FalseC (the false value).
8988       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8989
8990       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8991         CC = X86::GetOppositeBranchCondition(CC);
8992         std::swap(TrueC, FalseC);
8993       }
8994
8995       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8996       // This is efficient for any integer data type (including i8/i16) and
8997       // shift amount.
8998       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8999         SDValue Cond = N->getOperand(3);
9000         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9001                            DAG.getConstant(CC, MVT::i8), Cond);
9002
9003         // Zero extend the condition if needed.
9004         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9005
9006         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9007         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9008                            DAG.getConstant(ShAmt, MVT::i8));
9009         if (N->getNumValues() == 2)  // Dead flag value?
9010           return DCI.CombineTo(N, Cond, SDValue());
9011         return Cond;
9012       }
9013
9014       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9015       // for any integer data type, including i8/i16.
9016       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9017         SDValue Cond = N->getOperand(3);
9018         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9019                            DAG.getConstant(CC, MVT::i8), Cond);
9020
9021         // Zero extend the condition if needed.
9022         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9023                            FalseC->getValueType(0), Cond);
9024         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9025                            SDValue(FalseC, 0));
9026
9027         if (N->getNumValues() == 2)  // Dead flag value?
9028           return DCI.CombineTo(N, Cond, SDValue());
9029         return Cond;
9030       }
9031
9032       // Optimize cases that will turn into an LEA instruction.  This requires
9033       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9034       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9035         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9036         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9037
9038         bool isFastMultiplier = false;
9039         if (Diff < 10) {
9040           switch ((unsigned char)Diff) {
9041           default: break;
9042           case 1:  // result = add base, cond
9043           case 2:  // result = lea base(    , cond*2)
9044           case 3:  // result = lea base(cond, cond*2)
9045           case 4:  // result = lea base(    , cond*4)
9046           case 5:  // result = lea base(cond, cond*4)
9047           case 8:  // result = lea base(    , cond*8)
9048           case 9:  // result = lea base(cond, cond*8)
9049             isFastMultiplier = true;
9050             break;
9051           }
9052         }
9053
9054         if (isFastMultiplier) {
9055           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9056           SDValue Cond = N->getOperand(3);
9057           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9058                              DAG.getConstant(CC, MVT::i8), Cond);
9059           // Zero extend the condition if needed.
9060           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9061                              Cond);
9062           // Scale the condition by the difference.
9063           if (Diff != 1)
9064             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9065                                DAG.getConstant(Diff, Cond.getValueType()));
9066
9067           // Add the base if non-zero.
9068           if (FalseC->getAPIntValue() != 0)
9069             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9070                                SDValue(FalseC, 0));
9071           if (N->getNumValues() == 2)  // Dead flag value?
9072             return DCI.CombineTo(N, Cond, SDValue());
9073           return Cond;
9074         }
9075       }
9076     }
9077   }
9078   return SDValue();
9079 }
9080
9081
9082 /// PerformMulCombine - Optimize a single multiply with constant into two
9083 /// in order to implement it with two cheaper instructions, e.g.
9084 /// LEA + SHL, LEA + LEA.
9085 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9086                                  TargetLowering::DAGCombinerInfo &DCI) {
9087   if (DAG.getMachineFunction().
9088       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
9089     return SDValue();
9090
9091   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9092     return SDValue();
9093
9094   EVT VT = N->getValueType(0);
9095   if (VT != MVT::i64)
9096     return SDValue();
9097
9098   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9099   if (!C)
9100     return SDValue();
9101   uint64_t MulAmt = C->getZExtValue();
9102   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9103     return SDValue();
9104
9105   uint64_t MulAmt1 = 0;
9106   uint64_t MulAmt2 = 0;
9107   if ((MulAmt % 9) == 0) {
9108     MulAmt1 = 9;
9109     MulAmt2 = MulAmt / 9;
9110   } else if ((MulAmt % 5) == 0) {
9111     MulAmt1 = 5;
9112     MulAmt2 = MulAmt / 5;
9113   } else if ((MulAmt % 3) == 0) {
9114     MulAmt1 = 3;
9115     MulAmt2 = MulAmt / 3;
9116   }
9117   if (MulAmt2 &&
9118       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9119     DebugLoc DL = N->getDebugLoc();
9120
9121     if (isPowerOf2_64(MulAmt2) &&
9122         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9123       // If second multiplifer is pow2, issue it first. We want the multiply by
9124       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9125       // is an add.
9126       std::swap(MulAmt1, MulAmt2);
9127
9128     SDValue NewMul;
9129     if (isPowerOf2_64(MulAmt1))
9130       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9131                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9132     else
9133       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9134                            DAG.getConstant(MulAmt1, VT));
9135
9136     if (isPowerOf2_64(MulAmt2))
9137       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9138                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9139     else
9140       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9141                            DAG.getConstant(MulAmt2, VT));
9142
9143     // Do not add new nodes to DAG combiner worklist.
9144     DCI.CombineTo(N, NewMul, false);
9145   }
9146   return SDValue();
9147 }
9148
9149 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9150   SDValue N0 = N->getOperand(0);
9151   SDValue N1 = N->getOperand(1);
9152   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9153   EVT VT = N0.getValueType();
9154
9155   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9156   // since the result of setcc_c is all zero's or all ones.
9157   if (N1C && N0.getOpcode() == ISD::AND &&
9158       N0.getOperand(1).getOpcode() == ISD::Constant) {
9159     SDValue N00 = N0.getOperand(0);
9160     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9161         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9162           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9163          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9164       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9165       APInt ShAmt = N1C->getAPIntValue();
9166       Mask = Mask.shl(ShAmt);
9167       if (Mask != 0)
9168         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9169                            N00, DAG.getConstant(Mask, VT));
9170     }
9171   }
9172
9173   return SDValue();
9174 }
9175
9176 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9177 ///                       when possible.
9178 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9179                                    const X86Subtarget *Subtarget) {
9180   EVT VT = N->getValueType(0);
9181   if (!VT.isVector() && VT.isInteger() &&
9182       N->getOpcode() == ISD::SHL)
9183     return PerformSHLCombine(N, DAG);
9184
9185   // On X86 with SSE2 support, we can transform this to a vector shift if
9186   // all elements are shifted by the same amount.  We can't do this in legalize
9187   // because the a constant vector is typically transformed to a constant pool
9188   // so we have no knowledge of the shift amount.
9189   if (!Subtarget->hasSSE2())
9190     return SDValue();
9191
9192   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9193     return SDValue();
9194
9195   SDValue ShAmtOp = N->getOperand(1);
9196   EVT EltVT = VT.getVectorElementType();
9197   DebugLoc DL = N->getDebugLoc();
9198   SDValue BaseShAmt = SDValue();
9199   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9200     unsigned NumElts = VT.getVectorNumElements();
9201     unsigned i = 0;
9202     for (; i != NumElts; ++i) {
9203       SDValue Arg = ShAmtOp.getOperand(i);
9204       if (Arg.getOpcode() == ISD::UNDEF) continue;
9205       BaseShAmt = Arg;
9206       break;
9207     }
9208     for (; i != NumElts; ++i) {
9209       SDValue Arg = ShAmtOp.getOperand(i);
9210       if (Arg.getOpcode() == ISD::UNDEF) continue;
9211       if (Arg != BaseShAmt) {
9212         return SDValue();
9213       }
9214     }
9215   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9216              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9217     SDValue InVec = ShAmtOp.getOperand(0);
9218     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9219       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9220       unsigned i = 0;
9221       for (; i != NumElts; ++i) {
9222         SDValue Arg = InVec.getOperand(i);
9223         if (Arg.getOpcode() == ISD::UNDEF) continue;
9224         BaseShAmt = Arg;
9225         break;
9226       }
9227     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9228        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9229          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9230          if (C->getZExtValue() == SplatIdx)
9231            BaseShAmt = InVec.getOperand(1);
9232        }
9233     }
9234     if (BaseShAmt.getNode() == 0)
9235       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9236                               DAG.getIntPtrConstant(0));
9237   } else
9238     return SDValue();
9239
9240   // The shift amount is an i32.
9241   if (EltVT.bitsGT(MVT::i32))
9242     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9243   else if (EltVT.bitsLT(MVT::i32))
9244     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9245
9246   // The shift amount is identical so we can do a vector shift.
9247   SDValue  ValOp = N->getOperand(0);
9248   switch (N->getOpcode()) {
9249   default:
9250     llvm_unreachable("Unknown shift opcode!");
9251     break;
9252   case ISD::SHL:
9253     if (VT == MVT::v2i64)
9254       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9255                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9256                          ValOp, BaseShAmt);
9257     if (VT == MVT::v4i32)
9258       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9259                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9260                          ValOp, BaseShAmt);
9261     if (VT == MVT::v8i16)
9262       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9263                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9264                          ValOp, BaseShAmt);
9265     break;
9266   case ISD::SRA:
9267     if (VT == MVT::v4i32)
9268       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9269                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9270                          ValOp, BaseShAmt);
9271     if (VT == MVT::v8i16)
9272       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9273                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9274                          ValOp, BaseShAmt);
9275     break;
9276   case ISD::SRL:
9277     if (VT == MVT::v2i64)
9278       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9279                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9280                          ValOp, BaseShAmt);
9281     if (VT == MVT::v4i32)
9282       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9283                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9284                          ValOp, BaseShAmt);
9285     if (VT ==  MVT::v8i16)
9286       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9287                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9288                          ValOp, BaseShAmt);
9289     break;
9290   }
9291   return SDValue();
9292 }
9293
9294 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9295                                 const X86Subtarget *Subtarget) {
9296   EVT VT = N->getValueType(0);
9297   if (VT != MVT::i64 || !Subtarget->is64Bit())
9298     return SDValue();
9299
9300   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9301   SDValue N0 = N->getOperand(0);
9302   SDValue N1 = N->getOperand(1);
9303   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9304     std::swap(N0, N1);
9305   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9306     return SDValue();
9307
9308   SDValue ShAmt0 = N0.getOperand(1);
9309   if (ShAmt0.getValueType() != MVT::i8)
9310     return SDValue();
9311   SDValue ShAmt1 = N1.getOperand(1);
9312   if (ShAmt1.getValueType() != MVT::i8)
9313     return SDValue();
9314   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9315     ShAmt0 = ShAmt0.getOperand(0);
9316   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9317     ShAmt1 = ShAmt1.getOperand(0);
9318
9319   DebugLoc DL = N->getDebugLoc();
9320   unsigned Opc = X86ISD::SHLD;
9321   SDValue Op0 = N0.getOperand(0);
9322   SDValue Op1 = N1.getOperand(0);
9323   if (ShAmt0.getOpcode() == ISD::SUB) {
9324     Opc = X86ISD::SHRD;
9325     std::swap(Op0, Op1);
9326     std::swap(ShAmt0, ShAmt1);
9327   }
9328
9329   if (ShAmt1.getOpcode() == ISD::SUB) {
9330     SDValue Sum = ShAmt1.getOperand(0);
9331     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9332       if (SumC->getSExtValue() == 64 &&
9333           ShAmt1.getOperand(1) == ShAmt0)
9334         return DAG.getNode(Opc, DL, VT,
9335                            Op0, Op1,
9336                            DAG.getNode(ISD::TRUNCATE, DL,
9337                                        MVT::i8, ShAmt0));
9338     }
9339   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9340     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9341     if (ShAmt0C &&
9342         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9343       return DAG.getNode(Opc, DL, VT,
9344                          N0.getOperand(0), N1.getOperand(0),
9345                          DAG.getNode(ISD::TRUNCATE, DL,
9346                                        MVT::i8, ShAmt0));
9347   }
9348
9349   return SDValue();
9350 }
9351
9352 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9353 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9354                                    const X86Subtarget *Subtarget) {
9355   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9356   // the FP state in cases where an emms may be missing.
9357   // A preferable solution to the general problem is to figure out the right
9358   // places to insert EMMS.  This qualifies as a quick hack.
9359
9360   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9361   StoreSDNode *St = cast<StoreSDNode>(N);
9362   EVT VT = St->getValue().getValueType();
9363   if (VT.getSizeInBits() != 64)
9364     return SDValue();
9365
9366   const Function *F = DAG.getMachineFunction().getFunction();
9367   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9368   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9369     && Subtarget->hasSSE2();
9370   if ((VT.isVector() ||
9371        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9372       isa<LoadSDNode>(St->getValue()) &&
9373       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9374       St->getChain().hasOneUse() && !St->isVolatile()) {
9375     SDNode* LdVal = St->getValue().getNode();
9376     LoadSDNode *Ld = 0;
9377     int TokenFactorIndex = -1;
9378     SmallVector<SDValue, 8> Ops;
9379     SDNode* ChainVal = St->getChain().getNode();
9380     // Must be a store of a load.  We currently handle two cases:  the load
9381     // is a direct child, and it's under an intervening TokenFactor.  It is
9382     // possible to dig deeper under nested TokenFactors.
9383     if (ChainVal == LdVal)
9384       Ld = cast<LoadSDNode>(St->getChain());
9385     else if (St->getValue().hasOneUse() &&
9386              ChainVal->getOpcode() == ISD::TokenFactor) {
9387       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9388         if (ChainVal->getOperand(i).getNode() == LdVal) {
9389           TokenFactorIndex = i;
9390           Ld = cast<LoadSDNode>(St->getValue());
9391         } else
9392           Ops.push_back(ChainVal->getOperand(i));
9393       }
9394     }
9395
9396     if (!Ld || !ISD::isNormalLoad(Ld))
9397       return SDValue();
9398
9399     // If this is not the MMX case, i.e. we are just turning i64 load/store
9400     // into f64 load/store, avoid the transformation if there are multiple
9401     // uses of the loaded value.
9402     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9403       return SDValue();
9404
9405     DebugLoc LdDL = Ld->getDebugLoc();
9406     DebugLoc StDL = N->getDebugLoc();
9407     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9408     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9409     // pair instead.
9410     if (Subtarget->is64Bit() || F64IsLegal) {
9411       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9412       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9413                                   Ld->getBasePtr(), Ld->getSrcValue(),
9414                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9415                                   Ld->getAlignment());
9416       SDValue NewChain = NewLd.getValue(1);
9417       if (TokenFactorIndex != -1) {
9418         Ops.push_back(NewChain);
9419         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9420                                Ops.size());
9421       }
9422       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9423                           St->getSrcValue(), St->getSrcValueOffset(),
9424                           St->isVolatile(), St->getAlignment());
9425     }
9426
9427     // Otherwise, lower to two pairs of 32-bit loads / stores.
9428     SDValue LoAddr = Ld->getBasePtr();
9429     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9430                                  DAG.getConstant(4, MVT::i32));
9431
9432     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9433                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9434                                Ld->isVolatile(), Ld->getAlignment());
9435     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9436                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9437                                Ld->isVolatile(),
9438                                MinAlign(Ld->getAlignment(), 4));
9439
9440     SDValue NewChain = LoLd.getValue(1);
9441     if (TokenFactorIndex != -1) {
9442       Ops.push_back(LoLd);
9443       Ops.push_back(HiLd);
9444       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9445                              Ops.size());
9446     }
9447
9448     LoAddr = St->getBasePtr();
9449     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9450                          DAG.getConstant(4, MVT::i32));
9451
9452     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9453                                 St->getSrcValue(), St->getSrcValueOffset(),
9454                                 St->isVolatile(), St->getAlignment());
9455     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9456                                 St->getSrcValue(),
9457                                 St->getSrcValueOffset() + 4,
9458                                 St->isVolatile(),
9459                                 MinAlign(St->getAlignment(), 4));
9460     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9461   }
9462   return SDValue();
9463 }
9464
9465 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9466 /// X86ISD::FXOR nodes.
9467 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9468   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9469   // F[X]OR(0.0, x) -> x
9470   // F[X]OR(x, 0.0) -> x
9471   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9472     if (C->getValueAPF().isPosZero())
9473       return N->getOperand(1);
9474   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9475     if (C->getValueAPF().isPosZero())
9476       return N->getOperand(0);
9477   return SDValue();
9478 }
9479
9480 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9481 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9482   // FAND(0.0, x) -> 0.0
9483   // FAND(x, 0.0) -> 0.0
9484   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9485     if (C->getValueAPF().isPosZero())
9486       return N->getOperand(0);
9487   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9488     if (C->getValueAPF().isPosZero())
9489       return N->getOperand(1);
9490   return SDValue();
9491 }
9492
9493 static SDValue PerformBTCombine(SDNode *N,
9494                                 SelectionDAG &DAG,
9495                                 TargetLowering::DAGCombinerInfo &DCI) {
9496   // BT ignores high bits in the bit index operand.
9497   SDValue Op1 = N->getOperand(1);
9498   if (Op1.hasOneUse()) {
9499     unsigned BitWidth = Op1.getValueSizeInBits();
9500     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9501     APInt KnownZero, KnownOne;
9502     TargetLowering::TargetLoweringOpt TLO(DAG);
9503     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9504     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9505         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9506       DCI.CommitTargetLoweringOpt(TLO);
9507   }
9508   return SDValue();
9509 }
9510
9511 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9512   SDValue Op = N->getOperand(0);
9513   if (Op.getOpcode() == ISD::BIT_CONVERT)
9514     Op = Op.getOperand(0);
9515   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9516   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9517       VT.getVectorElementType().getSizeInBits() ==
9518       OpVT.getVectorElementType().getSizeInBits()) {
9519     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9520   }
9521   return SDValue();
9522 }
9523
9524 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9525 // Locked instructions, in turn, have implicit fence semantics (all memory
9526 // operations are flushed before issuing the locked instruction, and the
9527 // are not buffered), so we can fold away the common pattern of
9528 // fence-atomic-fence.
9529 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9530   SDValue atomic = N->getOperand(0);
9531   switch (atomic.getOpcode()) {
9532     case ISD::ATOMIC_CMP_SWAP:
9533     case ISD::ATOMIC_SWAP:
9534     case ISD::ATOMIC_LOAD_ADD:
9535     case ISD::ATOMIC_LOAD_SUB:
9536     case ISD::ATOMIC_LOAD_AND:
9537     case ISD::ATOMIC_LOAD_OR:
9538     case ISD::ATOMIC_LOAD_XOR:
9539     case ISD::ATOMIC_LOAD_NAND:
9540     case ISD::ATOMIC_LOAD_MIN:
9541     case ISD::ATOMIC_LOAD_MAX:
9542     case ISD::ATOMIC_LOAD_UMIN:
9543     case ISD::ATOMIC_LOAD_UMAX:
9544       break;
9545     default:
9546       return SDValue();
9547   }
9548
9549   SDValue fence = atomic.getOperand(0);
9550   if (fence.getOpcode() != ISD::MEMBARRIER)
9551     return SDValue();
9552
9553   switch (atomic.getOpcode()) {
9554     case ISD::ATOMIC_CMP_SWAP:
9555       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9556                                     atomic.getOperand(1), atomic.getOperand(2),
9557                                     atomic.getOperand(3));
9558     case ISD::ATOMIC_SWAP:
9559     case ISD::ATOMIC_LOAD_ADD:
9560     case ISD::ATOMIC_LOAD_SUB:
9561     case ISD::ATOMIC_LOAD_AND:
9562     case ISD::ATOMIC_LOAD_OR:
9563     case ISD::ATOMIC_LOAD_XOR:
9564     case ISD::ATOMIC_LOAD_NAND:
9565     case ISD::ATOMIC_LOAD_MIN:
9566     case ISD::ATOMIC_LOAD_MAX:
9567     case ISD::ATOMIC_LOAD_UMIN:
9568     case ISD::ATOMIC_LOAD_UMAX:
9569       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9570                                     atomic.getOperand(1), atomic.getOperand(2));
9571     default:
9572       return SDValue();
9573   }
9574 }
9575
9576 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9577   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9578   //           (and (i32 x86isd::setcc_carry), 1)
9579   // This eliminates the zext. This transformation is necessary because
9580   // ISD::SETCC is always legalized to i8.
9581   DebugLoc dl = N->getDebugLoc();
9582   SDValue N0 = N->getOperand(0);
9583   EVT VT = N->getValueType(0);
9584   if (N0.getOpcode() == ISD::AND &&
9585       N0.hasOneUse() &&
9586       N0.getOperand(0).hasOneUse()) {
9587     SDValue N00 = N0.getOperand(0);
9588     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9589       return SDValue();
9590     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9591     if (!C || C->getZExtValue() != 1)
9592       return SDValue();
9593     return DAG.getNode(ISD::AND, dl, VT,
9594                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9595                                    N00.getOperand(0), N00.getOperand(1)),
9596                        DAG.getConstant(1, VT));
9597   }
9598
9599   return SDValue();
9600 }
9601
9602 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9603                                              DAGCombinerInfo &DCI) const {
9604   SelectionDAG &DAG = DCI.DAG;
9605   switch (N->getOpcode()) {
9606   default: break;
9607   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9608   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9609   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9610   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9611   case ISD::SHL:
9612   case ISD::SRA:
9613   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9614   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9615   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9616   case X86ISD::FXOR:
9617   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9618   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9619   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9620   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9621   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9622   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9623   }
9624
9625   return SDValue();
9626 }
9627
9628 //===----------------------------------------------------------------------===//
9629 //                           X86 Inline Assembly Support
9630 //===----------------------------------------------------------------------===//
9631
9632 static bool LowerToBSwap(CallInst *CI) {
9633   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9634   // we will turn this bswap into something that will be lowered to logical ops
9635   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9636   // so don't worry about this.
9637
9638   // Verify this is a simple bswap.
9639   if (CI->getNumOperands() != 2 ||
9640       CI->getType() != CI->getOperand(1)->getType() ||
9641       !CI->getType()->isInteger())
9642     return false;
9643
9644   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9645   if (!Ty || Ty->getBitWidth() % 16 != 0)
9646     return false;
9647
9648   // Okay, we can do this xform, do so now.
9649   const Type *Tys[] = { Ty };
9650   Module *M = CI->getParent()->getParent()->getParent();
9651   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9652
9653   Value *Op = CI->getOperand(1);
9654   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9655
9656   CI->replaceAllUsesWith(Op);
9657   CI->eraseFromParent();
9658   return true;
9659 }
9660
9661 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9662   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9663   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9664
9665   std::string AsmStr = IA->getAsmString();
9666
9667   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9668   SmallVector<StringRef, 4> AsmPieces;
9669   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9670
9671   switch (AsmPieces.size()) {
9672   default: return false;
9673   case 1:
9674     AsmStr = AsmPieces[0];
9675     AsmPieces.clear();
9676     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9677
9678     // bswap $0
9679     if (AsmPieces.size() == 2 &&
9680         (AsmPieces[0] == "bswap" ||
9681          AsmPieces[0] == "bswapq" ||
9682          AsmPieces[0] == "bswapl") &&
9683         (AsmPieces[1] == "$0" ||
9684          AsmPieces[1] == "${0:q}")) {
9685       // No need to check constraints, nothing other than the equivalent of
9686       // "=r,0" would be valid here.
9687       return LowerToBSwap(CI);
9688     }
9689     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9690     if (CI->getType()->isInteger(16) &&
9691         AsmPieces.size() == 3 &&
9692         AsmPieces[0] == "rorw" &&
9693         AsmPieces[1] == "$$8," &&
9694         AsmPieces[2] == "${0:w}" &&
9695         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9696       return LowerToBSwap(CI);
9697     }
9698     break;
9699   case 3:
9700     if (CI->getType()->isInteger(64) &&
9701         Constraints.size() >= 2 &&
9702         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9703         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9704       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9705       SmallVector<StringRef, 4> Words;
9706       SplitString(AsmPieces[0], Words, " \t");
9707       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9708         Words.clear();
9709         SplitString(AsmPieces[1], Words, " \t");
9710         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9711           Words.clear();
9712           SplitString(AsmPieces[2], Words, " \t,");
9713           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9714               Words[2] == "%edx") {
9715             return LowerToBSwap(CI);
9716           }
9717         }
9718       }
9719     }
9720     break;
9721   }
9722   return false;
9723 }
9724
9725
9726
9727 /// getConstraintType - Given a constraint letter, return the type of
9728 /// constraint it is for this target.
9729 X86TargetLowering::ConstraintType
9730 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9731   if (Constraint.size() == 1) {
9732     switch (Constraint[0]) {
9733     case 'A':
9734       return C_Register;
9735     case 'f':
9736     case 'r':
9737     case 'R':
9738     case 'l':
9739     case 'q':
9740     case 'Q':
9741     case 'x':
9742     case 'y':
9743     case 'Y':
9744       return C_RegisterClass;
9745     case 'e':
9746     case 'Z':
9747       return C_Other;
9748     default:
9749       break;
9750     }
9751   }
9752   return TargetLowering::getConstraintType(Constraint);
9753 }
9754
9755 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9756 /// with another that has more specific requirements based on the type of the
9757 /// corresponding operand.
9758 const char *X86TargetLowering::
9759 LowerXConstraint(EVT ConstraintVT) const {
9760   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9761   // 'f' like normal targets.
9762   if (ConstraintVT.isFloatingPoint()) {
9763     if (Subtarget->hasSSE2())
9764       return "Y";
9765     if (Subtarget->hasSSE1())
9766       return "x";
9767   }
9768
9769   return TargetLowering::LowerXConstraint(ConstraintVT);
9770 }
9771
9772 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9773 /// vector.  If it is invalid, don't add anything to Ops.
9774 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9775                                                      char Constraint,
9776                                                      bool hasMemory,
9777                                                      std::vector<SDValue>&Ops,
9778                                                      SelectionDAG &DAG) const {
9779   SDValue Result(0, 0);
9780
9781   switch (Constraint) {
9782   default: break;
9783   case 'I':
9784     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9785       if (C->getZExtValue() <= 31) {
9786         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9787         break;
9788       }
9789     }
9790     return;
9791   case 'J':
9792     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9793       if (C->getZExtValue() <= 63) {
9794         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9795         break;
9796       }
9797     }
9798     return;
9799   case 'K':
9800     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9801       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9802         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9803         break;
9804       }
9805     }
9806     return;
9807   case 'N':
9808     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9809       if (C->getZExtValue() <= 255) {
9810         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9811         break;
9812       }
9813     }
9814     return;
9815   case 'e': {
9816     // 32-bit signed value
9817     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9818       const ConstantInt *CI = C->getConstantIntValue();
9819       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9820                                   C->getSExtValue())) {
9821         // Widen to 64 bits here to get it sign extended.
9822         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9823         break;
9824       }
9825     // FIXME gcc accepts some relocatable values here too, but only in certain
9826     // memory models; it's complicated.
9827     }
9828     return;
9829   }
9830   case 'Z': {
9831     // 32-bit unsigned value
9832     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9833       const ConstantInt *CI = C->getConstantIntValue();
9834       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9835                                   C->getZExtValue())) {
9836         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9837         break;
9838       }
9839     }
9840     // FIXME gcc accepts some relocatable values here too, but only in certain
9841     // memory models; it's complicated.
9842     return;
9843   }
9844   case 'i': {
9845     // Literal immediates are always ok.
9846     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9847       // Widen to 64 bits here to get it sign extended.
9848       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9849       break;
9850     }
9851
9852     // If we are in non-pic codegen mode, we allow the address of a global (with
9853     // an optional displacement) to be used with 'i'.
9854     GlobalAddressSDNode *GA = 0;
9855     int64_t Offset = 0;
9856
9857     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9858     while (1) {
9859       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9860         Offset += GA->getOffset();
9861         break;
9862       } else if (Op.getOpcode() == ISD::ADD) {
9863         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9864           Offset += C->getZExtValue();
9865           Op = Op.getOperand(0);
9866           continue;
9867         }
9868       } else if (Op.getOpcode() == ISD::SUB) {
9869         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9870           Offset += -C->getZExtValue();
9871           Op = Op.getOperand(0);
9872           continue;
9873         }
9874       }
9875
9876       // Otherwise, this isn't something we can handle, reject it.
9877       return;
9878     }
9879
9880     GlobalValue *GV = GA->getGlobal();
9881     // If we require an extra load to get this address, as in PIC mode, we
9882     // can't accept it.
9883     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9884                                                         getTargetMachine())))
9885       return;
9886
9887     if (hasMemory)
9888       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9889     else
9890       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9891     Result = Op;
9892     break;
9893   }
9894   }
9895
9896   if (Result.getNode()) {
9897     Ops.push_back(Result);
9898     return;
9899   }
9900   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9901                                                       Ops, DAG);
9902 }
9903
9904 std::vector<unsigned> X86TargetLowering::
9905 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9906                                   EVT VT) const {
9907   if (Constraint.size() == 1) {
9908     // FIXME: not handling fp-stack yet!
9909     switch (Constraint[0]) {      // GCC X86 Constraint Letters
9910     default: break;  // Unknown constraint letter
9911     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
9912       if (Subtarget->is64Bit()) {
9913         if (VT == MVT::i32)
9914           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9915                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9916                                        X86::R10D,X86::R11D,X86::R12D,
9917                                        X86::R13D,X86::R14D,X86::R15D,
9918                                        X86::EBP, X86::ESP, 0);
9919         else if (VT == MVT::i16)
9920           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9921                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9922                                        X86::R10W,X86::R11W,X86::R12W,
9923                                        X86::R13W,X86::R14W,X86::R15W,
9924                                        X86::BP,  X86::SP, 0);
9925         else if (VT == MVT::i8)
9926           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9927                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9928                                        X86::R10B,X86::R11B,X86::R12B,
9929                                        X86::R13B,X86::R14B,X86::R15B,
9930                                        X86::BPL, X86::SPL, 0);
9931
9932         else if (VT == MVT::i64)
9933           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9934                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9935                                        X86::R10, X86::R11, X86::R12,
9936                                        X86::R13, X86::R14, X86::R15,
9937                                        X86::RBP, X86::RSP, 0);
9938
9939         break;
9940       }
9941       // 32-bit fallthrough
9942     case 'Q':   // Q_REGS
9943       if (VT == MVT::i32)
9944         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9945       else if (VT == MVT::i16)
9946         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9947       else if (VT == MVT::i8)
9948         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9949       else if (VT == MVT::i64)
9950         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9951       break;
9952     }
9953   }
9954
9955   return std::vector<unsigned>();
9956 }
9957
9958 std::pair<unsigned, const TargetRegisterClass*>
9959 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9960                                                 EVT VT) const {
9961   // First, see if this is a constraint that directly corresponds to an LLVM
9962   // register class.
9963   if (Constraint.size() == 1) {
9964     // GCC Constraint Letters
9965     switch (Constraint[0]) {
9966     default: break;
9967     case 'r':   // GENERAL_REGS
9968     case 'l':   // INDEX_REGS
9969       if (VT == MVT::i8)
9970         return std::make_pair(0U, X86::GR8RegisterClass);
9971       if (VT == MVT::i16)
9972         return std::make_pair(0U, X86::GR16RegisterClass);
9973       if (VT == MVT::i32 || !Subtarget->is64Bit())
9974         return std::make_pair(0U, X86::GR32RegisterClass);
9975       return std::make_pair(0U, X86::GR64RegisterClass);
9976     case 'R':   // LEGACY_REGS
9977       if (VT == MVT::i8)
9978         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
9979       if (VT == MVT::i16)
9980         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
9981       if (VT == MVT::i32 || !Subtarget->is64Bit())
9982         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
9983       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
9984     case 'f':  // FP Stack registers.
9985       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9986       // value to the correct fpstack register class.
9987       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9988         return std::make_pair(0U, X86::RFP32RegisterClass);
9989       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9990         return std::make_pair(0U, X86::RFP64RegisterClass);
9991       return std::make_pair(0U, X86::RFP80RegisterClass);
9992     case 'y':   // MMX_REGS if MMX allowed.
9993       if (!Subtarget->hasMMX()) break;
9994       return std::make_pair(0U, X86::VR64RegisterClass);
9995     case 'Y':   // SSE_REGS if SSE2 allowed
9996       if (!Subtarget->hasSSE2()) break;
9997       // FALL THROUGH.
9998     case 'x':   // SSE_REGS if SSE1 allowed
9999       if (!Subtarget->hasSSE1()) break;
10000
10001       switch (VT.getSimpleVT().SimpleTy) {
10002       default: break;
10003       // Scalar SSE types.
10004       case MVT::f32:
10005       case MVT::i32:
10006         return std::make_pair(0U, X86::FR32RegisterClass);
10007       case MVT::f64:
10008       case MVT::i64:
10009         return std::make_pair(0U, X86::FR64RegisterClass);
10010       // Vector types.
10011       case MVT::v16i8:
10012       case MVT::v8i16:
10013       case MVT::v4i32:
10014       case MVT::v2i64:
10015       case MVT::v4f32:
10016       case MVT::v2f64:
10017         return std::make_pair(0U, X86::VR128RegisterClass);
10018       }
10019       break;
10020     }
10021   }
10022
10023   // Use the default implementation in TargetLowering to convert the register
10024   // constraint into a member of a register class.
10025   std::pair<unsigned, const TargetRegisterClass*> Res;
10026   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10027
10028   // Not found as a standard register?
10029   if (Res.second == 0) {
10030     // Map st(0) -> st(7) -> ST0
10031     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10032         tolower(Constraint[1]) == 's' &&
10033         tolower(Constraint[2]) == 't' &&
10034         Constraint[3] == '(' &&
10035         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10036         Constraint[5] == ')' &&
10037         Constraint[6] == '}') {
10038
10039       Res.first = X86::ST0+Constraint[4]-'0';
10040       Res.second = X86::RFP80RegisterClass;
10041       return Res;
10042     }
10043
10044     // GCC allows "st(0)" to be called just plain "st".
10045     if (StringRef("{st}").equals_lower(Constraint)) {
10046       Res.first = X86::ST0;
10047       Res.second = X86::RFP80RegisterClass;
10048       return Res;
10049     }
10050
10051     // flags -> EFLAGS
10052     if (StringRef("{flags}").equals_lower(Constraint)) {
10053       Res.first = X86::EFLAGS;
10054       Res.second = X86::CCRRegisterClass;
10055       return Res;
10056     }
10057
10058     // 'A' means EAX + EDX.
10059     if (Constraint == "A") {
10060       Res.first = X86::EAX;
10061       Res.second = X86::GR32_ADRegisterClass;
10062       return Res;
10063     }
10064     return Res;
10065   }
10066
10067   // Otherwise, check to see if this is a register class of the wrong value
10068   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10069   // turn into {ax},{dx}.
10070   if (Res.second->hasType(VT))
10071     return Res;   // Correct type already, nothing to do.
10072
10073   // All of the single-register GCC register classes map their values onto
10074   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10075   // really want an 8-bit or 32-bit register, map to the appropriate register
10076   // class and return the appropriate register.
10077   if (Res.second == X86::GR16RegisterClass) {
10078     if (VT == MVT::i8) {
10079       unsigned DestReg = 0;
10080       switch (Res.first) {
10081       default: break;
10082       case X86::AX: DestReg = X86::AL; break;
10083       case X86::DX: DestReg = X86::DL; break;
10084       case X86::CX: DestReg = X86::CL; break;
10085       case X86::BX: DestReg = X86::BL; break;
10086       }
10087       if (DestReg) {
10088         Res.first = DestReg;
10089         Res.second = X86::GR8RegisterClass;
10090       }
10091     } else if (VT == MVT::i32) {
10092       unsigned DestReg = 0;
10093       switch (Res.first) {
10094       default: break;
10095       case X86::AX: DestReg = X86::EAX; break;
10096       case X86::DX: DestReg = X86::EDX; break;
10097       case X86::CX: DestReg = X86::ECX; break;
10098       case X86::BX: DestReg = X86::EBX; break;
10099       case X86::SI: DestReg = X86::ESI; break;
10100       case X86::DI: DestReg = X86::EDI; break;
10101       case X86::BP: DestReg = X86::EBP; break;
10102       case X86::SP: DestReg = X86::ESP; break;
10103       }
10104       if (DestReg) {
10105         Res.first = DestReg;
10106         Res.second = X86::GR32RegisterClass;
10107       }
10108     } else if (VT == MVT::i64) {
10109       unsigned DestReg = 0;
10110       switch (Res.first) {
10111       default: break;
10112       case X86::AX: DestReg = X86::RAX; break;
10113       case X86::DX: DestReg = X86::RDX; break;
10114       case X86::CX: DestReg = X86::RCX; break;
10115       case X86::BX: DestReg = X86::RBX; break;
10116       case X86::SI: DestReg = X86::RSI; break;
10117       case X86::DI: DestReg = X86::RDI; break;
10118       case X86::BP: DestReg = X86::RBP; break;
10119       case X86::SP: DestReg = X86::RSP; break;
10120       }
10121       if (DestReg) {
10122         Res.first = DestReg;
10123         Res.second = X86::GR64RegisterClass;
10124       }
10125     }
10126   } else if (Res.second == X86::FR32RegisterClass ||
10127              Res.second == X86::FR64RegisterClass ||
10128              Res.second == X86::VR128RegisterClass) {
10129     // Handle references to XMM physical registers that got mapped into the
10130     // wrong class.  This can happen with constraints like {xmm0} where the
10131     // target independent register mapper will just pick the first match it can
10132     // find, ignoring the required type.
10133     if (VT == MVT::f32)
10134       Res.second = X86::FR32RegisterClass;
10135     else if (VT == MVT::f64)
10136       Res.second = X86::FR64RegisterClass;
10137     else if (X86::VR128RegisterClass->hasType(VT))
10138       Res.second = X86::VR128RegisterClass;
10139   }
10140
10141   return Res;
10142 }
10143
10144 //===----------------------------------------------------------------------===//
10145 //                           X86 Widen vector type
10146 //===----------------------------------------------------------------------===//
10147
10148 /// getWidenVectorType: given a vector type, returns the type to widen
10149 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
10150 /// If there is no vector type that we want to widen to, returns MVT::Other
10151 /// When and where to widen is target dependent based on the cost of
10152 /// scalarizing vs using the wider vector type.
10153
10154 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
10155   assert(VT.isVector());
10156   if (isTypeLegal(VT))
10157     return VT;
10158
10159   // TODO: In computeRegisterProperty, we can compute the list of legal vector
10160   //       type based on element type.  This would speed up our search (though
10161   //       it may not be worth it since the size of the list is relatively
10162   //       small).
10163   EVT EltVT = VT.getVectorElementType();
10164   unsigned NElts = VT.getVectorNumElements();
10165
10166   // On X86, it make sense to widen any vector wider than 1
10167   if (NElts <= 1)
10168     return MVT::Other;
10169
10170   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
10171        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
10172     EVT SVT = (MVT::SimpleValueType)nVT;
10173
10174     if (isTypeLegal(SVT) &&
10175         SVT.getVectorElementType() == EltVT &&
10176         SVT.getVectorNumElements() > NElts)
10177       return SVT;
10178   }
10179   return MVT::Other;
10180 }