lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Intrinsics.h"
  25 #include "llvm/ADT/VectorExtras.h"
  26 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/CodeGen/SSARegMap.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/ADT/StringExtras.h"
  36 using namespace llvm;
  37
  38 // FIXME: temporary.
  39 static cl::opt<bool> EnableFastCC("enable-x86-fastcc", cl::Hidden,
  40                                   cl::desc("Enable fastcc on X86"));
  41 X86TargetLowering::X86TargetLowering(TargetMachine &TM)
  42   : TargetLowering(TM) {
  43   Subtarget = &TM.getSubtarget<X86Subtarget>();
  44   X86ScalarSSE = Subtarget->hasSSE2();
  45   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  46
  47   // Set up the TargetLowering object.
  48
  49   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  50   setShiftAmountType(MVT::i8);
  51   setSetCCResultType(MVT::i8);
  52   setSetCCResultContents(ZeroOrOneSetCCResult);
  53   setSchedulingPreference(SchedulingForRegPressure);
  54   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  55   setStackPointerRegisterToSaveRestore(X86StackPtr);
  56
  57   if (Subtarget->isTargetDarwin()) {
  58     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  59     setUseUnderscoreSetJmp(false);
  60     setUseUnderscoreLongJmp(false);
  61   } else if (Subtarget->isTargetMingw()) {
  62     // MS runtime is weird: it exports _setjmp, but longjmp!
  63     setUseUnderscoreSetJmp(true);
  64     setUseUnderscoreLongJmp(false);
  65   } else {
  66     setUseUnderscoreSetJmp(true);
  67     setUseUnderscoreLongJmp(true);
  68   }
  69
  70   // Add legal addressing mode scale values.
  71   addLegalAddressScale(8);
  72   addLegalAddressScale(4);
  73   addLegalAddressScale(2);
  74   // Enter the ones which require both scale + index last. These are more
  75   // expensive.
  76   addLegalAddressScale(9);
  77   addLegalAddressScale(5);
  78   addLegalAddressScale(3);
  79
  80   // Set up the register classes.
  81   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  82   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  83   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  84   if (Subtarget->is64Bit())
  85     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  86
  87   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Expand);
  88
  89   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
  90   // operation.
  91   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  92   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
  93   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
  94
  95   if (Subtarget->is64Bit()) {
  96     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
  97     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
  98   } else {
  99     if (X86ScalarSSE)
 100       // If SSE i64 SINT_TO_FP is not available, expand i32 UINT_TO_FP.
 101       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Expand);
 102     else
 103       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 104   }
 105
 106   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 107   // this operation.
 108   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 109   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 110   // SSE has no i16 to fp conversion, only i32
 111   if (X86ScalarSSE)
 112     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 113   else {
 114     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 115     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 116   }
 117
 118   if (!Subtarget->is64Bit()) {
 119     // Custom lower SINT_TO_FP and FP_TO_SINT from/to i64 in 32-bit mode.
 120     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 121     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 122   }
 123
 124   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 125   // this operation.
 126   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 127   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 128
 129   if (X86ScalarSSE) {
 130     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 131   } else {
 132     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 133     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 134   }
 135
 136   // Handle FP_TO_UINT by promoting the destination to a larger signed
 137   // conversion.
 138   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 139   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 140   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 144     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 145   } else {
 146     if (X86ScalarSSE && !Subtarget->hasSSE3())
 147       // Expand FP_TO_UINT into a select.
 148       // FIXME: We would like to use a Custom expander here eventually to do
 149       // the optimal thing for SSE vs. the default expansion in the legalizer.
 150       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 151     else
 152       // With SSE3 we can use fisttpll to convert to a signed i64.
 153       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 154   }
 155
 156   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 157   if (!X86ScalarSSE) {
 158     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 159     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 160   }
 161
 162   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 163   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 164   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 165   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 166   setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
 167   if (Subtarget->is64Bit())
 168     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Expand);
 169   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Expand);
 170   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Expand);
 171   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 172   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 173   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 174
 175   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 176   setOperationAction(ISD::CTTZ             , MVT::i8   , Expand);
 177   setOperationAction(ISD::CTLZ             , MVT::i8   , Expand);
 178   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 179   setOperationAction(ISD::CTTZ             , MVT::i16  , Expand);
 180   setOperationAction(ISD::CTLZ             , MVT::i16  , Expand);
 181   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 182   setOperationAction(ISD::CTTZ             , MVT::i32  , Expand);
 183   setOperationAction(ISD::CTLZ             , MVT::i32  , Expand);
 184   if (Subtarget->is64Bit()) {
 185     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 186     setOperationAction(ISD::CTTZ           , MVT::i64  , Expand);
 187     setOperationAction(ISD::CTLZ           , MVT::i64  , Expand);
 188   }
 189
 190   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 191   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 192
 193   // These should be promoted to a larger select which is supported.
 194   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 195   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 196   // X86 wants to expand cmov itself.
 197   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 198   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 199   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 200   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 201   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 202   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 203   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 204   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 205   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 206   if (Subtarget->is64Bit()) {
 207     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 208     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 209   }
 210   // X86 ret instruction may pop stack.
 211   setOperationAction(ISD::RET             , MVT::Other, Custom);
 212   // Darwin ABI issue.
 213   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 214   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 215   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 216   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 217   if (Subtarget->is64Bit()) {
 218     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 219     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 220     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 221     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 222   }
 223   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 224   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 225   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 226   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 227   // X86 wants to expand memset / memcpy itself.
 228   setOperationAction(ISD::MEMSET          , MVT::Other, Custom);
 229   setOperationAction(ISD::MEMCPY          , MVT::Other, Custom);
 230
 231   // We don't have line number support yet.
 232   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 233   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 234   // FIXME - use subtarget debug flags
 235   if (!Subtarget->isTargetDarwin() &&
 236       !Subtarget->isTargetELF() &&
 237       !Subtarget->isTargetCygMing())
 238     setOperationAction(ISD::LABEL, MVT::Other, Expand);
 239
 240   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 241   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 242
 243   // Use the default implementation.
 244   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 245   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 246   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 247   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 248   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 249   if (Subtarget->is64Bit())
 250     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 251   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Expand);
 252
 253   if (X86ScalarSSE) {
 254     // Set up the FP register classes.
 255     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 256     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 257
 258     // Use ANDPD to simulate FABS.
 259     setOperationAction(ISD::FABS , MVT::f64, Custom);
 260     setOperationAction(ISD::FABS , MVT::f32, Custom);
 261
 262     // Use XORP to simulate FNEG.
 263     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 264     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 265
 266     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 267     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 268     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 269
 270     // We don't support sin/cos/fmod
 271     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 272     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 273     setOperationAction(ISD::FREM , MVT::f64, Expand);
 274     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 275     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 276     setOperationAction(ISD::FREM , MVT::f32, Expand);
 277
 278     // Expand FP immediates into loads from the stack, except for the special
 279     // cases we handle.
 280     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 281     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 282     addLegalFPImmediate(+0.0); // xorps / xorpd
 283   } else {
 284     // Set up the FP register classes.
 285     addRegisterClass(MVT::f64, X86::RFPRegisterClass);
 286
 287     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 288     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 289     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 290
 291     if (!UnsafeFPMath) {
 292       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 293       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 294     }
 295
 296     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 297     addLegalFPImmediate(+0.0); // FLD0
 298     addLegalFPImmediate(+1.0); // FLD1
 299     addLegalFPImmediate(-0.0); // FLD0/FCHS
 300     addLegalFPImmediate(-1.0); // FLD1/FCHS
 301   }
 302
 303   // First set operation action for all vector types to expand. Then we
 304   // will selectively turn on ones that can be effectively codegen'd.
 305   for (unsigned VT = (unsigned)MVT::Vector + 1;
 306        VT != (unsigned)MVT::LAST_VALUETYPE; VT++) {
 307     setOperationAction(ISD::ADD , (MVT::ValueType)VT, Expand);
 308     setOperationAction(ISD::SUB , (MVT::ValueType)VT, Expand);
 309     setOperationAction(ISD::FADD, (MVT::ValueType)VT, Expand);
 310     setOperationAction(ISD::FSUB, (MVT::ValueType)VT, Expand);
 311     setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 312     setOperationAction(ISD::FMUL, (MVT::ValueType)VT, Expand);
 313     setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 314     setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 315     setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 316     setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 317     setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 318     setOperationAction(ISD::LOAD, (MVT::ValueType)VT, Expand);
 319     setOperationAction(ISD::VECTOR_SHUFFLE,     (MVT::ValueType)VT, Expand);
 320     setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 321     setOperationAction(ISD::INSERT_VECTOR_ELT,  (MVT::ValueType)VT, Expand);
 322   }
 323
 324   if (Subtarget->hasMMX()) {
 325     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 326     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 327     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 328
 329     // FIXME: add MMX packed arithmetics
 330     setOperationAction(ISD::BUILD_VECTOR,     MVT::v8i8,  Expand);
 331     setOperationAction(ISD::BUILD_VECTOR,     MVT::v4i16, Expand);
 332     setOperationAction(ISD::BUILD_VECTOR,     MVT::v2i32, Expand);
 333   }
 334
 335   if (Subtarget->hasSSE1()) {
 336     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 337
 338     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 339     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 340     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 341     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 342     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 343     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 344     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 345     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 346     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 347   }
 348
 349   if (Subtarget->hasSSE2()) {
 350     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 351     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 352     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 353     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 354     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 355
 356     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 357     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 358     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 359     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 360     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 361     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 362     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 363     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 364     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 365     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 366     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 367
 368     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 369     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 370     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 371     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 372     // Implement v4f32 insert_vector_elt in terms of SSE2 v8i16 ones.
 373     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 374
 375     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 376     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 377       setOperationAction(ISD::BUILD_VECTOR,        (MVT::ValueType)VT, Custom);
 378       setOperationAction(ISD::VECTOR_SHUFFLE,      (MVT::ValueType)VT, Custom);
 379       setOperationAction(ISD::EXTRACT_VECTOR_ELT,  (MVT::ValueType)VT, Custom);
 380     }
 381     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 382     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 383     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 384     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 385     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 386     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 387
 388     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 389     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 390       setOperationAction(ISD::AND,    (MVT::ValueType)VT, Promote);
 391       AddPromotedToType (ISD::AND,    (MVT::ValueType)VT, MVT::v2i64);
 392       setOperationAction(ISD::OR,     (MVT::ValueType)VT, Promote);
 393       AddPromotedToType (ISD::OR,     (MVT::ValueType)VT, MVT::v2i64);
 394       setOperationAction(ISD::XOR,    (MVT::ValueType)VT, Promote);
 395       AddPromotedToType (ISD::XOR,    (MVT::ValueType)VT, MVT::v2i64);
 396       setOperationAction(ISD::LOAD,   (MVT::ValueType)VT, Promote);
 397       AddPromotedToType (ISD::LOAD,   (MVT::ValueType)VT, MVT::v2i64);
 398       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 399       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v2i64);
 400     }
 401
 402     // Custom lower v2i64 and v2f64 selects.
 403     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 404     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 405     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 406     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 407   }
 408
 409   // We want to custom lower some of our intrinsics.
 410   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 411
 412   // We have target-specific dag combine patterns for the following nodes:
 413   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 414   setTargetDAGCombine(ISD::SELECT);
 415
 416   computeRegisterProperties();
 417
 418   // FIXME: These should be based on subtarget info. Plus, the values should
 419   // be smaller when we are in optimizing for size mode.
 420   maxStoresPerMemset = 16; // For %llvm.memset -> sequence of stores
 421   maxStoresPerMemcpy = 16; // For %llvm.memcpy -> sequence of stores
 422   maxStoresPerMemmove = 16; // For %llvm.memmove -> sequence of stores
 423   allowUnalignedMemoryAccesses = true; // x86 supports it!
 424 }
 425
 426 //===----------------------------------------------------------------------===//
 427 //                C & StdCall Calling Convention implementation
 428 //===----------------------------------------------------------------------===//
 429 //  StdCall calling convention seems to be standard for many Windows' API
 430 //  routines and around. It differs from C calling convention just a little:
 431 //  callee should clean up the stack, not caller. Symbols should be also
 432 //  decorated in some fancy way :) It doesn't support any vector arguments.
 433
 434 /// AddLiveIn - This helper function adds the specified physical register to the
 435 /// MachineFunction as a live in value.  It also creates a corresponding virtual
 436 /// register for it.
 437 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
 438                           const TargetRegisterClass *RC) {
 439   assert(RC->contains(PReg) && "Not the correct regclass!");
 440   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
 441   MF.addLiveIn(PReg, VReg);
 442   return VReg;
 443 }
 444
 445 /// HowToPassArgument - Returns how an formal argument of the specified type
 446 /// should be passed. If it is through stack, returns the size of the stack
 447 /// slot; if it is through integer or XMM register, returns the number of
 448 /// integer or XMM registers are needed.
 449 static void
 450 HowToPassCallArgument(MVT::ValueType ObjectVT,
 451                       bool ArgInReg,
 452                       unsigned NumIntRegs, unsigned NumXMMRegs,
 453                       unsigned MaxNumIntRegs,
 454                       unsigned &ObjSize, unsigned &ObjIntRegs,
 455                       unsigned &ObjXMMRegs,
 456                       bool AllowVectors = true) {
 457   ObjSize = 0;
 458   ObjIntRegs = 0;
 459   ObjXMMRegs = 0;
 460
 461   if (MaxNumIntRegs>3) {
 462     // We don't have too much registers on ia32! :)
 463     MaxNumIntRegs = 3;
 464   }
 465
 466   switch (ObjectVT) {
 467   default: assert(0 && "Unhandled argument type!");
 468   case MVT::i8:
 469    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 470      ObjIntRegs = 1;
 471    else
 472      ObjSize = 1;
 473    break;
 474   case MVT::i16:
 475    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 476      ObjIntRegs = 1;
 477    else
 478      ObjSize = 2;
 479    break;
 480   case MVT::i32:
 481    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 482      ObjIntRegs = 1;
 483    else
 484      ObjSize = 4;
 485    break;
 486   case MVT::i64:
 487    if (ArgInReg && (NumIntRegs+2 <= MaxNumIntRegs)) {
 488      ObjIntRegs = 2;
 489    } else if (ArgInReg && (NumIntRegs+1 <= MaxNumIntRegs)) {
 490      ObjIntRegs = 1;
 491      ObjSize = 4;
 492    } else
 493      ObjSize = 8;
 494   case MVT::f32:
 495     ObjSize = 4;
 496     break;
 497   case MVT::f64:
 498     ObjSize = 8;
 499     break;
 500   case MVT::v16i8:
 501   case MVT::v8i16:
 502   case MVT::v4i32:
 503   case MVT::v2i64:
 504   case MVT::v4f32:
 505   case MVT::v2f64:
 506    if (AllowVectors) {
 507      if (NumXMMRegs < 4)
 508        ObjXMMRegs = 1;
 509      else
 510        ObjSize = 16;
 511      break;
 512    } else
 513      assert(0 && "Unhandled argument type [vector]!");
 514   }
 515 }
 516
 517 SDOperand X86TargetLowering::LowerCCCArguments(SDOperand Op, SelectionDAG &DAG,
 518                                                bool isStdCall) {
 519   unsigned NumArgs = Op.Val->getNumValues() - 1;
 520   MachineFunction &MF = DAG.getMachineFunction();
 521   MachineFrameInfo *MFI = MF.getFrameInfo();
 522   SDOperand Root = Op.getOperand(0);
 523   SmallVector<SDOperand, 8> ArgValues;
 524   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 525
 526   // Add DAG nodes to load the arguments...  On entry to a function on the X86,
 527   // the stack frame looks like this:
 528   //
 529   // [ESP] -- return address
 530   // [ESP + 4] -- first argument (leftmost lexically)
 531   // [ESP + 8] -- second argument, if first argument is <= 4 bytes in size
 532   //    ...
 533   //
 534   unsigned ArgOffset   = 0; // Frame mechanisms handle retaddr slot
 535   unsigned NumSRetBytes= 0; // How much bytes on stack used for struct return
 536   unsigned NumXMMRegs  = 0; // XMM regs used for parameter passing.
 537   unsigned NumIntRegs  = 0; // Integer regs used for parameter passing
 538
 539   static const unsigned XMMArgRegs[] = {
 540     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
 541   };
 542   static const unsigned GPRArgRegs[][3] = {
 543     { X86::AL,  X86::DL,  X86::CL  },
 544     { X86::AX,  X86::DX,  X86::CX  },
 545     { X86::EAX, X86::EDX, X86::ECX }
 546   };
 547   static const TargetRegisterClass* GPRClasses[3] = {
 548     X86::GR8RegisterClass, X86::GR16RegisterClass, X86::GR32RegisterClass
 549   };
 550
 551   // Handle regparm attribute
 552   SmallVector<bool, 8> ArgInRegs(NumArgs, false);
 553   SmallVector<bool, 8> SRetArgs(NumArgs, false);
 554   if (!isVarArg) {
 555     for (unsigned i = 0; i<NumArgs; ++i) {
 556       unsigned Flags = cast<ConstantSDNode>(Op.getOperand(3+i))->getValue();
 557       ArgInRegs[i]   = (Flags >> 1) & 1;
 558       SRetArgs[i]    = (Flags >> 2) & 1;
 559     }
 560   }
 561
 562   for (unsigned i = 0; i < NumArgs; ++i) {
 563     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
 564     unsigned ArgIncrement = 4;
 565     unsigned ObjSize = 0;
 566     unsigned ObjXMMRegs = 0;
 567     unsigned ObjIntRegs = 0;
 568     unsigned Reg = 0;
 569     SDOperand ArgValue;
 570
 571     HowToPassCallArgument(ObjectVT,
 572                           ArgInRegs[i],
 573                           NumIntRegs, NumXMMRegs, 3,
 574                           ObjSize, ObjIntRegs, ObjXMMRegs,
 575                           !isStdCall);
 576
 577     if (ObjSize > 4)
 578       ArgIncrement = ObjSize;
 579
 580     if (ObjIntRegs || ObjXMMRegs) {
 581       switch (ObjectVT) {
 582       default: assert(0 && "Unhandled argument type!");
 583       case MVT::i8:
 584       case MVT::i16:
 585       case MVT::i32: {
 586        unsigned RegToUse = GPRArgRegs[ObjectVT-MVT::i8][NumIntRegs];
 587        Reg = AddLiveIn(MF, RegToUse, GPRClasses[ObjectVT-MVT::i8]);
 588        ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
 589        break;
 590       }
 591       case MVT::v16i8:
 592       case MVT::v8i16:
 593       case MVT::v4i32:
 594       case MVT::v2i64:
 595       case MVT::v4f32:
 596       case MVT::v2f64:
 597        assert(!isStdCall && "Unhandled argument type!");
 598        Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], X86::VR128RegisterClass);
 599        ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
 600        break;
 601       }
 602       NumIntRegs += ObjIntRegs;
 603       NumXMMRegs += ObjXMMRegs;
 604     }
 605     if (ObjSize) {
 606       // XMM arguments have to be aligned on 16-byte boundary.
 607       if (ObjSize == 16)
 608         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 609       // Create the SelectionDAG nodes corresponding to a load from this
 610       // parameter.
 611       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 612       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
 613       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
 614
 615       ArgOffset += ArgIncrement;   // Move on to the next argument.
 616       if (SRetArgs[i])
 617         NumSRetBytes += ArgIncrement;
 618     }
 619
 620     ArgValues.push_back(ArgValue);
 621   }
 622
 623   ArgValues.push_back(Root);
 624
 625   // If the function takes variable number of arguments, make a frame index for
 626   // the start of the first vararg value... for expansion of llvm.va_start.
 627   if (isVarArg)
 628     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
 629
 630   if (isStdCall && !isVarArg) {
 631     BytesToPopOnReturn  = ArgOffset;    // Callee pops everything..
 632     BytesCallerReserves = 0;
 633   } else {
 634     BytesToPopOnReturn  = NumSRetBytes; // Callee pops hidden struct pointer.
 635     BytesCallerReserves = ArgOffset;
 636   }
 637
 638   RegSaveFrameIndex = 0xAAAAAAA;  // X86-64 only.
 639   ReturnAddrIndex = 0;            // No return address slot generated yet.
 640
 641
 642   MF.getInfo<X86FunctionInfo>()->setBytesToPopOnReturn(BytesToPopOnReturn);
 643
 644   // Return the new list of results.
 645   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
 646                      &ArgValues[0], ArgValues.size());
 647 }
 648
 649 SDOperand X86TargetLowering::LowerCCCCallTo(SDOperand Op, SelectionDAG &DAG,
 650                                             bool isStdCall) {
 651   SDOperand Chain     = Op.getOperand(0);
 652   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 653   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
 654   SDOperand Callee    = Op.getOperand(4);
 655   MVT::ValueType RetVT= Op.Val->getValueType(0);
 656   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
 657
 658   static const unsigned XMMArgRegs[] = {
 659     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
 660   };
 661   static const unsigned GPR32ArgRegs[] = {
 662     X86::EAX, X86::EDX,  X86::ECX
 663   };
 664
 665   // Count how many bytes are to be pushed on the stack.
 666   unsigned NumBytes   = 0;
 667   // Keep track of the number of integer regs passed so far.
 668   unsigned NumIntRegs = 0;
 669   // Keep track of the number of XMM regs passed so far.
 670   unsigned NumXMMRegs = 0;
 671   // How much bytes on stack used for struct return
 672   unsigned NumSRetBytes= 0;
 673
 674   // Handle regparm attribute
 675   SmallVector<bool, 8> ArgInRegs(NumOps, false);
 676   SmallVector<bool, 8> SRetArgs(NumOps, false);
 677   for (unsigned i = 0; i<NumOps; ++i) {
 678     unsigned Flags =
 679       dyn_cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
 680     ArgInRegs[i] = (Flags >> 1) & 1;
 681     SRetArgs[i]  = (Flags >> 2) & 1;
 682   }
 683
 684   // Calculate stack frame size
 685   for (unsigned i = 0; i != NumOps; ++i) {
 686     SDOperand Arg = Op.getOperand(5+2*i);
 687     unsigned ArgIncrement = 4;
 688     unsigned ObjSize = 0;
 689     unsigned ObjIntRegs = 0;
 690     unsigned ObjXMMRegs = 0;
 691
 692     HowToPassCallArgument(Arg.getValueType(),
 693                           ArgInRegs[i],
 694                           NumIntRegs, NumXMMRegs, 3,
 695                           ObjSize, ObjIntRegs, ObjXMMRegs,
 696                           !isStdCall);
 697     if (ObjSize > 4)
 698       ArgIncrement = ObjSize;
 699
 700     NumIntRegs += ObjIntRegs;
 701     NumXMMRegs += ObjXMMRegs;
 702     if (ObjSize) {
 703       // XMM arguments have to be aligned on 16-byte boundary.
 704       if (ObjSize == 16)
 705         NumBytes = ((NumBytes + 15) / 16) * 16;
 706       NumBytes += ArgIncrement;
 707     }
 708   }
 709
 710   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
 711
 712   // Arguments go on the stack in reverse order, as specified by the ABI.
 713   unsigned ArgOffset = 0;
 714   NumXMMRegs = 0;
 715   NumIntRegs = 0;
 716   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
 717   SmallVector<SDOperand, 8> MemOpChains;
 718   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
 719   for (unsigned i = 0; i != NumOps; ++i) {
 720     SDOperand Arg = Op.getOperand(5+2*i);
 721     unsigned ArgIncrement = 4;
 722     unsigned ObjSize = 0;
 723     unsigned ObjIntRegs = 0;
 724     unsigned ObjXMMRegs = 0;
 725
 726     HowToPassCallArgument(Arg.getValueType(),
 727                           ArgInRegs[i],
 728                           NumIntRegs, NumXMMRegs, 3,
 729                           ObjSize, ObjIntRegs, ObjXMMRegs,
 730                           !isStdCall);
 731
 732     if (ObjSize > 4)
 733       ArgIncrement = ObjSize;
 734
 735     if (Arg.getValueType() == MVT::i8 || Arg.getValueType() == MVT::i16) {
 736       // Promote the integer to 32 bits.  If the input type is signed use a
 737       // sign extend, otherwise use a zero extend.
 738       unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
 739
 740       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 741       Arg = DAG.getNode(ExtOp, MVT::i32, Arg);
 742     }
 743
 744     if (ObjIntRegs || ObjXMMRegs) {
 745       switch (Arg.getValueType()) {
 746       default: assert(0 && "Unhandled argument type!");
 747       case MVT::i32:
 748        RegsToPass.push_back(std::make_pair(GPR32ArgRegs[NumIntRegs], Arg));
 749        break;
 750       case MVT::v16i8:
 751       case MVT::v8i16:
 752       case MVT::v4i32:
 753       case MVT::v2i64:
 754       case MVT::v4f32:
 755       case MVT::v2f64:
 756        assert(!isStdCall && "Unhandled argument type!");
 757        RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
 758        break;
 759       }
 760
 761       NumIntRegs += ObjIntRegs;
 762       NumXMMRegs += ObjXMMRegs;
 763     }
 764     if (ObjSize) {
 765       // XMM arguments have to be aligned on 16-byte boundary.
 766       if (ObjSize == 16)
 767         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 768
 769       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 770       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
 771       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 772
 773       ArgOffset += ArgIncrement;   // Move on to the next argument.
 774       if (SRetArgs[i])
 775         NumSRetBytes += ArgIncrement;
 776     }
 777   }
 778
 779   // Sanity check: we haven't seen NumSRetBytes > 4
 780   assert((NumSRetBytes<=4) &&
 781          "Too much space for struct-return pointer requested");
 782
 783   if (!MemOpChains.empty())
 784     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 785                         &MemOpChains[0], MemOpChains.size());
 786
 787   // Build a sequence of copy-to-reg nodes chained together with token chain
 788   // and flag operands which copy the outgoing args into registers.
 789   SDOperand InFlag;
 790   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 791     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
 792                              InFlag);
 793     InFlag = Chain.getValue(1);
 794   }
 795
 796   // ELF / PIC requires GOT in the EBX register before function calls via PLT
 797   // GOT pointer.
 798   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
 799       Subtarget->isPICStyleGOT()) {
 800     Chain = DAG.getCopyToReg(Chain, X86::EBX,
 801                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
 802                              InFlag);
 803     InFlag = Chain.getValue(1);
 804   }
 805
 806   // If the callee is a GlobalAddress node (quite common, every direct call is)
 807   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 808   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 809     // We should use extra load for direct calls to dllimported functions in
 810     // non-JIT mode.
 811     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
 812                                         getTargetMachine(), true))
 813       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
 814   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
 815     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
 816
 817   // Returns a chain & a flag for retval copy to use.
 818   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
 819   SmallVector<SDOperand, 8> Ops;
 820   Ops.push_back(Chain);
 821   Ops.push_back(Callee);
 822
 823   // Add argument registers to the end of the list so that they are known live
 824   // into the call.
 825   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 826     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 827                                   RegsToPass[i].second.getValueType()));
 828
 829   // Add an implicit use GOT pointer in EBX.
 830   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
 831       Subtarget->isPICStyleGOT())
 832     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
 833
 834   if (InFlag.Val)
 835     Ops.push_back(InFlag);
 836
 837   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
 838                       NodeTys, &Ops[0], Ops.size());
 839   InFlag = Chain.getValue(1);
 840
 841   // Create the CALLSEQ_END node.
 842   unsigned NumBytesForCalleeToPush = 0;
 843
 844   if (isStdCall) {
 845     if (isVarArg) {
 846       NumBytesForCalleeToPush = NumSRetBytes;
 847     } else {
 848       NumBytesForCalleeToPush = NumBytes;
 849     }
 850   } else {
 851     // If this is is a call to a struct-return function, the callee
 852     // pops the hidden struct pointer, so we have to push it back.
 853     // This is common for Darwin/X86, Linux & Mingw32 targets.
 854     NumBytesForCalleeToPush = NumSRetBytes;
 855   }
 856
 857   if (RetVT != MVT::Other)
 858     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
 859   else
 860     NodeTys = DAG.getVTList(MVT::Other);
 861   Ops.clear();
 862   Ops.push_back(Chain);
 863   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
 864   Ops.push_back(DAG.getConstant(NumBytesForCalleeToPush, getPointerTy()));
 865   Ops.push_back(InFlag);
 866   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
 867   if (RetVT != MVT::Other)
 868     InFlag = Chain.getValue(1);
 869
 870   SmallVector<SDOperand, 8> ResultVals;
 871   switch (RetVT) {
 872   default: assert(0 && "Unknown value type to return!");
 873   case MVT::Other: break;
 874   case MVT::i8:
 875     Chain = DAG.getCopyFromReg(Chain, X86::AL, MVT::i8, InFlag).getValue(1);
 876     ResultVals.push_back(Chain.getValue(0));
 877     NodeTys = DAG.getVTList(MVT::i8, MVT::Other);
 878     break;
 879   case MVT::i16:
 880     Chain = DAG.getCopyFromReg(Chain, X86::AX, MVT::i16, InFlag).getValue(1);
 881     ResultVals.push_back(Chain.getValue(0));
 882     NodeTys = DAG.getVTList(MVT::i16, MVT::Other);
 883     break;
 884   case MVT::i32:
 885     if (Op.Val->getValueType(1) == MVT::i32) {
 886       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
 887       ResultVals.push_back(Chain.getValue(0));
 888       Chain = DAG.getCopyFromReg(Chain, X86::EDX, MVT::i32,
 889                                  Chain.getValue(2)).getValue(1);
 890       ResultVals.push_back(Chain.getValue(0));
 891       NodeTys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
 892     } else {
 893       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
 894       ResultVals.push_back(Chain.getValue(0));
 895       NodeTys = DAG.getVTList(MVT::i32, MVT::Other);
 896     }
 897     break;
 898   case MVT::v16i8:
 899   case MVT::v8i16:
 900   case MVT::v4i32:
 901   case MVT::v2i64:
 902   case MVT::v4f32:
 903   case MVT::v2f64:
 904     assert(!isStdCall && "Unknown value type to return!");
 905     Chain = DAG.getCopyFromReg(Chain, X86::XMM0, RetVT, InFlag).getValue(1);
 906     ResultVals.push_back(Chain.getValue(0));
 907     NodeTys = DAG.getVTList(RetVT, MVT::Other);
 908     break;
 909   case MVT::f32:
 910   case MVT::f64: {
 911     SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
 912     SDOperand GROps[] = { Chain, InFlag };
 913     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys, GROps, 2);
 914     Chain  = RetVal.getValue(1);
 915     InFlag = RetVal.getValue(2);
 916     if (X86ScalarSSE) {
 917       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
 918       // shouldn't be necessary except that RFP cannot be live across
 919       // multiple blocks. When stackifier is fixed, they can be uncoupled.
 920       MachineFunction &MF = DAG.getMachineFunction();
 921       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
 922       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
 923       Tys = DAG.getVTList(MVT::Other);
 924       SDOperand Ops[] = {
 925         Chain, RetVal, StackSlot, DAG.getValueType(RetVT), InFlag
 926       };
 927       Chain = DAG.getNode(X86ISD::FST, Tys, Ops, 5);
 928       RetVal = DAG.getLoad(RetVT, Chain, StackSlot, NULL, 0);
 929       Chain = RetVal.getValue(1);
 930     }
 931
 932     if (RetVT == MVT::f32 && !X86ScalarSSE)
 933       // FIXME: we would really like to remember that this FP_ROUND
 934       // operation is okay to eliminate if we allow excess FP precision.
 935       RetVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, RetVal);
 936     ResultVals.push_back(RetVal);
 937     NodeTys = DAG.getVTList(RetVT, MVT::Other);
 938     break;
 939   }
 940   }
 941
 942   // If the function returns void, just return the chain.
 943   if (ResultVals.empty())
 944     return Chain;
 945
 946   // Otherwise, merge everything together with a MERGE_VALUES node.
 947   ResultVals.push_back(Chain);
 948   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
 949                               &ResultVals[0], ResultVals.size());
 950   return Res.getValue(Op.ResNo);
 951 }
 952
 953
 954 //===----------------------------------------------------------------------===//
 955 //                 X86-64 C Calling Convention implementation
 956 //===----------------------------------------------------------------------===//
 957
 958 /// HowToPassX86_64CCCArgument - Returns how an formal argument of the specified
 959 /// type should be passed. If it is through stack, returns the size of the stack
 960 /// slot; if it is through integer or XMM register, returns the number of
 961 /// integer or XMM registers are needed.
 962 static void
 963 HowToPassX86_64CCCArgument(MVT::ValueType ObjectVT,
 964                            unsigned NumIntRegs, unsigned NumXMMRegs,
 965                            unsigned &ObjSize, unsigned &ObjIntRegs,
 966                            unsigned &ObjXMMRegs) {
 967   ObjSize = 0;
 968   ObjIntRegs = 0;
 969   ObjXMMRegs = 0;
 970
 971   switch (ObjectVT) {
 972   default: assert(0 && "Unhandled argument type!");
 973   case MVT::i8:
 974   case MVT::i16:
 975   case MVT::i32:
 976   case MVT::i64:
 977     if (NumIntRegs < 6)
 978       ObjIntRegs = 1;
 979     else {
 980       switch (ObjectVT) {
 981       default: break;
 982       case MVT::i8:  ObjSize = 1; break;
 983       case MVT::i16: ObjSize = 2; break;
 984       case MVT::i32: ObjSize = 4; break;
 985       case MVT::i64: ObjSize = 8; break;
 986       }
 987     }
 988     break;
 989   case MVT::f32:
 990   case MVT::f64:
 991   case MVT::v16i8:
 992   case MVT::v8i16:
 993   case MVT::v4i32:
 994   case MVT::v2i64:
 995   case MVT::v4f32:
 996   case MVT::v2f64:
 997     if (NumXMMRegs < 8)
 998       ObjXMMRegs = 1;
 999     else {
1000       switch (ObjectVT) {
1001       default: break;
1002       case MVT::f32:  ObjSize = 4; break;
1003       case MVT::f64:  ObjSize = 8; break;
1004       case MVT::v16i8:
1005       case MVT::v8i16:
1006       case MVT::v4i32:
1007       case MVT::v2i64:
1008       case MVT::v4f32:
1009       case MVT::v2f64: ObjSize = 16; break;
1010     }
1011     break;
1012   }
1013   }
1014 }
1015
1016 SDOperand
1017 X86TargetLowering::LowerX86_64CCCArguments(SDOperand Op, SelectionDAG &DAG) {
1018   unsigned NumArgs = Op.Val->getNumValues() - 1;
1019   MachineFunction &MF = DAG.getMachineFunction();
1020   MachineFrameInfo *MFI = MF.getFrameInfo();
1021   SDOperand Root = Op.getOperand(0);
1022   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1023   SmallVector<SDOperand, 8> ArgValues;
1024
1025   // Add DAG nodes to load the arguments...  On entry to a function on the X86,
1026   // the stack frame looks like this:
1027   //
1028   // [RSP] -- return address
1029   // [RSP + 8] -- first nonreg argument (leftmost lexically)
1030   // [RSP +16] -- second nonreg argument, if 1st argument is <= 8 bytes in size
1031   //    ...
1032   //
1033   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
1034   unsigned NumIntRegs = 0;  // Int regs used for parameter passing.
1035   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1036
1037   static const unsigned GPR8ArgRegs[] = {
1038     X86::DIL, X86::SIL, X86::DL,  X86::CL,  X86::R8B, X86::R9B
1039   };
1040   static const unsigned GPR16ArgRegs[] = {
1041     X86::DI,  X86::SI,  X86::DX,  X86::CX,  X86::R8W, X86::R9W
1042   };
1043   static const unsigned GPR32ArgRegs[] = {
1044     X86::EDI, X86::ESI, X86::EDX, X86::ECX, X86::R8D, X86::R9D
1045   };
1046   static const unsigned GPR64ArgRegs[] = {
1047     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
1048   };
1049   static const unsigned XMMArgRegs[] = {
1050     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1051     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1052   };
1053
1054   for (unsigned i = 0; i < NumArgs; ++i) {
1055     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
1056     unsigned ArgIncrement = 8;
1057     unsigned ObjSize = 0;
1058     unsigned ObjIntRegs = 0;
1059     unsigned ObjXMMRegs = 0;
1060
1061     // FIXME: __int128 and long double support?
1062     HowToPassX86_64CCCArgument(ObjectVT, NumIntRegs, NumXMMRegs,
1063                                ObjSize, ObjIntRegs, ObjXMMRegs);
1064     if (ObjSize > 8)
1065       ArgIncrement = ObjSize;
1066
1067     unsigned Reg = 0;
1068     SDOperand ArgValue;
1069     if (ObjIntRegs || ObjXMMRegs) {
1070       switch (ObjectVT) {
1071       default: assert(0 && "Unhandled argument type!");
1072       case MVT::i8:
1073       case MVT::i16:
1074       case MVT::i32:
1075       case MVT::i64: {
1076         TargetRegisterClass *RC = NULL;
1077         switch (ObjectVT) {
1078         default: break;
1079         case MVT::i8:
1080           RC = X86::GR8RegisterClass;
1081           Reg = GPR8ArgRegs[NumIntRegs];
1082           break;
1083         case MVT::i16:
1084           RC = X86::GR16RegisterClass;
1085           Reg = GPR16ArgRegs[NumIntRegs];
1086           break;
1087         case MVT::i32:
1088           RC = X86::GR32RegisterClass;
1089           Reg = GPR32ArgRegs[NumIntRegs];
1090           break;
1091         case MVT::i64:
1092           RC = X86::GR64RegisterClass;
1093           Reg = GPR64ArgRegs[NumIntRegs];
1094           break;
1095         }
1096         Reg = AddLiveIn(MF, Reg, RC);
1097         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1098         break;
1099       }
1100       case MVT::f32:
1101       case MVT::f64:
1102       case MVT::v16i8:
1103       case MVT::v8i16:
1104       case MVT::v4i32:
1105       case MVT::v2i64:
1106       case MVT::v4f32:
1107       case MVT::v2f64: {
1108         TargetRegisterClass *RC= (ObjectVT == MVT::f32) ?
1109           X86::FR32RegisterClass : ((ObjectVT == MVT::f64) ?
1110                               X86::FR64RegisterClass : X86::VR128RegisterClass);
1111         Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], RC);
1112         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1113         break;
1114       }
1115       }
1116       NumIntRegs += ObjIntRegs;
1117       NumXMMRegs += ObjXMMRegs;
1118     } else if (ObjSize) {
1119       // XMM arguments have to be aligned on 16-byte boundary.
1120       if (ObjSize == 16)
1121         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1122       // Create the SelectionDAG nodes corresponding to a load from this
1123       // parameter.
1124       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
1125       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
1126       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
1127       ArgOffset += ArgIncrement;   // Move on to the next argument.
1128     }
1129
1130     ArgValues.push_back(ArgValue);
1131   }
1132
1133   // If the function takes variable number of arguments, make a frame index for
1134   // the start of the first vararg value... for expansion of llvm.va_start.
1135   if (isVarArg) {
1136     // For X86-64, if there are vararg parameters that are passed via
1137     // registers, then we must store them to their spots on the stack so they
1138     // may be loaded by deferencing the result of va_next.
1139     VarArgsGPOffset = NumIntRegs * 8;
1140     VarArgsFPOffset = 6 * 8 + NumXMMRegs * 16;
1141     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
1142     RegSaveFrameIndex = MFI->CreateStackObject(6 * 8 + 8 * 16, 16);
1143
1144     // Store the integer parameter registers.
1145     SmallVector<SDOperand, 8> MemOps;
1146     SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1147     SDOperand FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1148                               DAG.getConstant(VarArgsGPOffset, getPointerTy()));
1149     for (; NumIntRegs != 6; ++NumIntRegs) {
1150       unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1151                                 X86::GR64RegisterClass);
1152       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1153       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1154       MemOps.push_back(Store);
1155       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1156                         DAG.getConstant(8, getPointerTy()));
1157     }
1158
1159     // Now store the XMM (fp + vector) parameter registers.
1160     FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1161                       DAG.getConstant(VarArgsFPOffset, getPointerTy()));
1162     for (; NumXMMRegs != 8; ++NumXMMRegs) {
1163       unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1164                                 X86::VR128RegisterClass);
1165       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::v4f32);
1166       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1167       MemOps.push_back(Store);
1168       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1169                         DAG.getConstant(16, getPointerTy()));
1170     }
1171     if (!MemOps.empty())
1172         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1173                            &MemOps[0], MemOps.size());
1174   }
1175
1176   ArgValues.push_back(Root);
1177
1178   ReturnAddrIndex = 0;     // No return address slot generated yet.
1179   BytesToPopOnReturn = 0;  // Callee pops nothing.
1180   BytesCallerReserves = ArgOffset;
1181
1182   // Return the new list of results.
1183   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1184                      &ArgValues[0], ArgValues.size());
1185 }
1186
1187 SDOperand
1188 X86TargetLowering::LowerX86_64CCCCallTo(SDOperand Op, SelectionDAG &DAG) {
1189   SDOperand Chain     = Op.getOperand(0);
1190   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1191   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1192   SDOperand Callee    = Op.getOperand(4);
1193   MVT::ValueType RetVT= Op.Val->getValueType(0);
1194   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1195
1196   // Count how many bytes are to be pushed on the stack.
1197   unsigned NumBytes = 0;
1198   unsigned NumIntRegs = 0;  // Int regs used for parameter passing.
1199   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1200
1201   static const unsigned GPR8ArgRegs[] = {
1202     X86::DIL, X86::SIL, X86::DL,  X86::CL,  X86::R8B, X86::R9B
1203   };
1204   static const unsigned GPR16ArgRegs[] = {
1205     X86::DI,  X86::SI,  X86::DX,  X86::CX,  X86::R8W, X86::R9W
1206   };
1207   static const unsigned GPR32ArgRegs[] = {
1208     X86::EDI, X86::ESI, X86::EDX, X86::ECX, X86::R8D, X86::R9D
1209   };
1210   static const unsigned GPR64ArgRegs[] = {
1211     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
1212   };
1213   static const unsigned XMMArgRegs[] = {
1214     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1215     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1216   };
1217
1218   for (unsigned i = 0; i != NumOps; ++i) {
1219     SDOperand Arg = Op.getOperand(5+2*i);
1220     MVT::ValueType ArgVT = Arg.getValueType();
1221
1222     switch (ArgVT) {
1223     default: assert(0 && "Unknown value type!");
1224     case MVT::i8:
1225     case MVT::i16:
1226     case MVT::i32:
1227     case MVT::i64:
1228       if (NumIntRegs < 6)
1229         ++NumIntRegs;
1230       else
1231         NumBytes += 8;
1232       break;
1233     case MVT::f32:
1234     case MVT::f64:
1235     case MVT::v16i8:
1236     case MVT::v8i16:
1237     case MVT::v4i32:
1238     case MVT::v2i64:
1239     case MVT::v4f32:
1240     case MVT::v2f64:
1241       if (NumXMMRegs < 8)
1242         NumXMMRegs++;
1243       else if (ArgVT == MVT::f32 || ArgVT == MVT::f64)
1244         NumBytes += 8;
1245       else {
1246         // XMM arguments have to be aligned on 16-byte boundary.
1247         NumBytes = ((NumBytes + 15) / 16) * 16;
1248         NumBytes += 16;
1249       }
1250       break;
1251     }
1252   }
1253
1254   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1255
1256   // Arguments go on the stack in reverse order, as specified by the ABI.
1257   unsigned ArgOffset = 0;
1258   NumIntRegs = 0;
1259   NumXMMRegs = 0;
1260   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1261   SmallVector<SDOperand, 8> MemOpChains;
1262   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
1263   for (unsigned i = 0; i != NumOps; ++i) {
1264     SDOperand Arg = Op.getOperand(5+2*i);
1265     MVT::ValueType ArgVT = Arg.getValueType();
1266
1267     switch (ArgVT) {
1268     default: assert(0 && "Unexpected ValueType for argument!");
1269     case MVT::i8:
1270     case MVT::i16:
1271     case MVT::i32:
1272     case MVT::i64:
1273       if (NumIntRegs < 6) {
1274         unsigned Reg = 0;
1275         switch (ArgVT) {
1276         default: break;
1277         case MVT::i8:  Reg = GPR8ArgRegs[NumIntRegs];  break;
1278         case MVT::i16: Reg = GPR16ArgRegs[NumIntRegs]; break;
1279         case MVT::i32: Reg = GPR32ArgRegs[NumIntRegs]; break;
1280         case MVT::i64: Reg = GPR64ArgRegs[NumIntRegs]; break;
1281         }
1282         RegsToPass.push_back(std::make_pair(Reg, Arg));
1283         ++NumIntRegs;
1284       } else {
1285         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1286         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1287         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1288         ArgOffset += 8;
1289       }
1290       break;
1291     case MVT::f32:
1292     case MVT::f64:
1293     case MVT::v16i8:
1294     case MVT::v8i16:
1295     case MVT::v4i32:
1296     case MVT::v2i64:
1297     case MVT::v4f32:
1298     case MVT::v2f64:
1299       if (NumXMMRegs < 8) {
1300         RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
1301         NumXMMRegs++;
1302       } else {
1303         if (ArgVT != MVT::f32 && ArgVT != MVT::f64) {
1304           // XMM arguments have to be aligned on 16-byte boundary.
1305           ArgOffset = ((ArgOffset + 15) / 16) * 16;
1306         }
1307         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1308         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1309         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1310         if (ArgVT == MVT::f32 || ArgVT == MVT::f64)
1311           ArgOffset += 8;
1312         else
1313           ArgOffset += 16;
1314       }
1315     }
1316   }
1317
1318   if (!MemOpChains.empty())
1319     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1320                         &MemOpChains[0], MemOpChains.size());
1321
1322   // Build a sequence of copy-to-reg nodes chained together with token chain
1323   // and flag operands which copy the outgoing args into registers.
1324   SDOperand InFlag;
1325   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1326     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1327                              InFlag);
1328     InFlag = Chain.getValue(1);
1329   }
1330
1331   if (isVarArg) {
1332     // From AMD64 ABI document:
1333     // For calls that may call functions that use varargs or stdargs
1334     // (prototype-less calls or calls to functions containing ellipsis (...) in
1335     // the declaration) %al is used as hidden argument to specify the number
1336     // of SSE registers used. The contents of %al do not need to match exactly
1337     // the number of registers, but must be an ubound on the number of SSE
1338     // registers used and is in the range 0 - 8 inclusive.
1339     Chain = DAG.getCopyToReg(Chain, X86::AL,
1340                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1341     InFlag = Chain.getValue(1);
1342   }
1343
1344   // If the callee is a GlobalAddress node (quite common, every direct call is)
1345   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1346   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1347     // We should use extra load for direct calls to dllimported functions in
1348     // non-JIT mode.
1349     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1350                                         getTargetMachine(), true))
1351       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1352   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1353     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1354
1355   // Returns a chain & a flag for retval copy to use.
1356   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1357   SmallVector<SDOperand, 8> Ops;
1358   Ops.push_back(Chain);
1359   Ops.push_back(Callee);
1360
1361   // Add argument registers to the end of the list so that they are known live
1362   // into the call.
1363   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1364     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1365                                   RegsToPass[i].second.getValueType()));
1366
1367   if (InFlag.Val)
1368     Ops.push_back(InFlag);
1369
1370   // FIXME: Do not generate X86ISD::TAILCALL for now.
1371   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1372                       NodeTys, &Ops[0], Ops.size());
1373   InFlag = Chain.getValue(1);
1374
1375   if (RetVT != MVT::Other)
1376     // Returns a flag for retval copy to use.
1377     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1378   else
1379     NodeTys = DAG.getVTList(MVT::Other);
1380   Ops.clear();
1381   Ops.push_back(Chain);
1382   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1383   Ops.push_back(DAG.getConstant(0, getPointerTy()));
1384   Ops.push_back(InFlag);
1385   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1386   if (RetVT != MVT::Other)
1387     InFlag = Chain.getValue(1);
1388
1389   SmallVector<SDOperand, 8> ResultVals;
1390   switch (RetVT) {
1391   default: assert(0 && "Unknown value type to return!");
1392   case MVT::Other: break;
1393   case MVT::i8:
1394     Chain = DAG.getCopyFromReg(Chain, X86::AL, MVT::i8, InFlag).getValue(1);
1395     ResultVals.push_back(Chain.getValue(0));
1396     NodeTys = DAG.getVTList(MVT::i8, MVT::Other);
1397     break;
1398   case MVT::i16:
1399     Chain = DAG.getCopyFromReg(Chain, X86::AX, MVT::i16, InFlag).getValue(1);
1400     ResultVals.push_back(Chain.getValue(0));
1401     NodeTys = DAG.getVTList(MVT::i16, MVT::Other);
1402     break;
1403   case MVT::i32:
1404     Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
1405     ResultVals.push_back(Chain.getValue(0));
1406     NodeTys = DAG.getVTList(MVT::i32, MVT::Other);
1407     break;
1408   case MVT::i64:
1409     if (Op.Val->getValueType(1) == MVT::i64) {
1410       // FIXME: __int128 support?
1411       Chain = DAG.getCopyFromReg(Chain, X86::RAX, MVT::i64, InFlag).getValue(1);
1412       ResultVals.push_back(Chain.getValue(0));
1413       Chain = DAG.getCopyFromReg(Chain, X86::RDX, MVT::i64,
1414                                  Chain.getValue(2)).getValue(1);
1415       ResultVals.push_back(Chain.getValue(0));
1416       NodeTys = DAG.getVTList(MVT::i64, MVT::i64, MVT::Other);
1417     } else {
1418       Chain = DAG.getCopyFromReg(Chain, X86::RAX, MVT::i64, InFlag).getValue(1);
1419       ResultVals.push_back(Chain.getValue(0));
1420       NodeTys = DAG.getVTList(MVT::i64, MVT::Other);
1421     }
1422     break;
1423   case MVT::f32:
1424   case MVT::f64:
1425   case MVT::v16i8:
1426   case MVT::v8i16:
1427   case MVT::v4i32:
1428   case MVT::v2i64:
1429   case MVT::v4f32:
1430   case MVT::v2f64:
1431     // FIXME: long double support?
1432     Chain = DAG.getCopyFromReg(Chain, X86::XMM0, RetVT, InFlag).getValue(1);
1433     ResultVals.push_back(Chain.getValue(0));
1434     NodeTys = DAG.getVTList(RetVT, MVT::Other);
1435     break;
1436   }
1437
1438   // If the function returns void, just return the chain.
1439   if (ResultVals.empty())
1440     return Chain;
1441
1442   // Otherwise, merge everything together with a MERGE_VALUES node.
1443   ResultVals.push_back(Chain);
1444   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
1445                               &ResultVals[0], ResultVals.size());
1446   return Res.getValue(Op.ResNo);
1447 }
1448
1449 //===----------------------------------------------------------------------===//
1450 //                 Fast & FastCall Calling Convention implementation
1451 //===----------------------------------------------------------------------===//
1452 //
1453 // The X86 'fast' calling convention passes up to two integer arguments in
1454 // registers (an appropriate portion of EAX/EDX), passes arguments in C order,
1455 // and requires that the callee pop its arguments off the stack (allowing proper
1456 // tail calls), and has the same return value conventions as C calling convs.
1457 //
1458 // This calling convention always arranges for the callee pop value to be 8n+4
1459 // bytes, which is needed for tail recursion elimination and stack alignment
1460 // reasons.
1461 //
1462 // Note that this can be enhanced in the future to pass fp vals in registers
1463 // (when we have a global fp allocator) and do other tricks.
1464 //
1465 //===----------------------------------------------------------------------===//
1466 // The X86 'fastcall' calling convention passes up to two integer arguments in
1467 // registers (an appropriate portion of ECX/EDX), passes arguments in C order,
1468 // and requires that the callee pop its arguments off the stack (allowing proper
1469 // tail calls), and has the same return value conventions as C calling convs.
1470 //
1471 // This calling convention always arranges for the callee pop value to be 8n+4
1472 // bytes, which is needed for tail recursion elimination and stack alignment
1473 // reasons.
1474
1475
1476 SDOperand
1477 X86TargetLowering::LowerFastCCArguments(SDOperand Op, SelectionDAG &DAG,
1478                                         bool isFastCall) {
1479   unsigned NumArgs = Op.Val->getNumValues()-1;
1480   MachineFunction &MF = DAG.getMachineFunction();
1481   MachineFrameInfo *MFI = MF.getFrameInfo();
1482   SDOperand Root = Op.getOperand(0);
1483   SmallVector<SDOperand, 8> ArgValues;
1484
1485   // Add DAG nodes to load the arguments...  On entry to a function the stack
1486   // frame looks like this:
1487   //
1488   // [ESP] -- return address
1489   // [ESP + 4] -- first nonreg argument (leftmost lexically)
1490   // [ESP + 8] -- second nonreg argument, if 1st argument is <= 4 bytes in size
1491   //    ...
1492   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
1493
1494   // Keep track of the number of integer regs passed so far.  This can be either
1495   // 0 (neither EAX/ECX or EDX used), 1 (EAX/ECX is used) or 2 (EAX/ECX and EDX
1496   // are both used).
1497   unsigned NumIntRegs = 0;
1498   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1499
1500   static const unsigned XMMArgRegs[] = {
1501     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1502   };
1503
1504   static const unsigned GPRArgRegs[][2][2] = {
1505     {{ X86::AL,  X86::DL },  { X86::CL,  X86::DL }},
1506     {{ X86::AX,  X86::DX },  { X86::CX,  X86::DX }},
1507     {{ X86::EAX, X86::EDX }, { X86::ECX,  X86::EDX }}
1508   };
1509
1510   static const TargetRegisterClass* GPRClasses[3] = {
1511     X86::GR8RegisterClass, X86::GR16RegisterClass, X86::GR32RegisterClass
1512   };
1513
1514   unsigned GPRInd = (isFastCall ? 1 : 0);
1515   for (unsigned i = 0; i < NumArgs; ++i) {
1516     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
1517     unsigned ArgIncrement = 4;
1518     unsigned ObjSize = 0;
1519     unsigned ObjXMMRegs = 0;
1520     unsigned ObjIntRegs = 0;
1521     unsigned Reg = 0;
1522     SDOperand ArgValue;
1523
1524     HowToPassCallArgument(ObjectVT,
1525                           true, // Use as much registers as possible
1526                           NumIntRegs, NumXMMRegs,
1527                           (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS),
1528                           ObjSize, ObjIntRegs, ObjXMMRegs,
1529                           !isFastCall);
1530
1531     if (ObjSize > 4)
1532       ArgIncrement = ObjSize;
1533
1534     if (ObjIntRegs || ObjXMMRegs) {
1535       switch (ObjectVT) {
1536       default: assert(0 && "Unhandled argument type!");
1537       case MVT::i8:
1538       case MVT::i16:
1539       case MVT::i32: {
1540         unsigned RegToUse = GPRArgRegs[ObjectVT-MVT::i8][GPRInd][NumIntRegs];
1541         Reg = AddLiveIn(MF, RegToUse, GPRClasses[ObjectVT-MVT::i8]);
1542         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1543         break;
1544       }
1545       case MVT::v16i8:
1546       case MVT::v8i16:
1547       case MVT::v4i32:
1548       case MVT::v2i64:
1549       case MVT::v4f32:
1550       case MVT::v2f64: {
1551         assert(!isFastCall && "Unhandled argument type!");
1552         Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], X86::VR128RegisterClass);
1553         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1554         break;
1555       }
1556       }
1557       NumIntRegs += ObjIntRegs;
1558       NumXMMRegs += ObjXMMRegs;
1559     }
1560     if (ObjSize) {
1561       // XMM arguments have to be aligned on 16-byte boundary.
1562       if (ObjSize == 16)
1563         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1564       // Create the SelectionDAG nodes corresponding to a load from this
1565       // parameter.
1566       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
1567       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
1568       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
1569
1570       ArgOffset += ArgIncrement;   // Move on to the next argument.
1571     }
1572
1573     ArgValues.push_back(ArgValue);
1574   }
1575
1576   ArgValues.push_back(Root);
1577
1578   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1579   // arguments and the arguments after the retaddr has been pushed are aligned.
1580   if ((ArgOffset & 7) == 0)
1581     ArgOffset += 4;
1582
1583   VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1584   RegSaveFrameIndex = 0xAAAAAAA;   // X86-64 only.
1585   ReturnAddrIndex = 0;             // No return address slot generated yet.
1586   BytesToPopOnReturn = ArgOffset;  // Callee pops all stack arguments.
1587   BytesCallerReserves = 0;
1588
1589   MF.getInfo<X86FunctionInfo>()->setBytesToPopOnReturn(BytesToPopOnReturn);
1590
1591   // Finally, inform the code generator which regs we return values in.
1592   switch (getValueType(MF.getFunction()->getReturnType())) {
1593   default: assert(0 && "Unknown type!");
1594   case MVT::isVoid: break;
1595   case MVT::i1:
1596   case MVT::i8:
1597   case MVT::i16:
1598   case MVT::i32:
1599     MF.addLiveOut(X86::EAX);
1600     break;
1601   case MVT::i64:
1602     MF.addLiveOut(X86::EAX);
1603     MF.addLiveOut(X86::EDX);
1604     break;
1605   case MVT::f32:
1606   case MVT::f64:
1607     MF.addLiveOut(X86::ST0);
1608     break;
1609   case MVT::v16i8:
1610   case MVT::v8i16:
1611   case MVT::v4i32:
1612   case MVT::v2i64:
1613   case MVT::v4f32:
1614   case MVT::v2f64:
1615     assert(!isFastCall && "Unknown result type");
1616     MF.addLiveOut(X86::XMM0);
1617     break;
1618   }
1619
1620   // Return the new list of results.
1621   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1622                      &ArgValues[0], ArgValues.size());
1623 }
1624
1625 SDOperand X86TargetLowering::LowerFastCCCallTo(SDOperand Op, SelectionDAG &DAG,
1626                                                bool isFastCall) {
1627   SDOperand Chain     = Op.getOperand(0);
1628   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1629   SDOperand Callee    = Op.getOperand(4);
1630   MVT::ValueType RetVT= Op.Val->getValueType(0);
1631   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1632
1633   // Count how many bytes are to be pushed on the stack.
1634   unsigned NumBytes = 0;
1635
1636   // Keep track of the number of integer regs passed so far.  This can be either
1637   // 0 (neither EAX/ECX or EDX used), 1 (EAX/ECX is used) or 2 (EAX/ECX and EDX
1638   // are both used).
1639   unsigned NumIntRegs = 0;
1640   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1641
1642   static const unsigned GPRArgRegs[][2][2] = {
1643     {{ X86::AL,  X86::DL },  { X86::CL,  X86::DL }},
1644     {{ X86::AX,  X86::DX },  { X86::CX,  X86::DX }},
1645     {{ X86::EAX, X86::EDX }, { X86::ECX,  X86::EDX }}
1646   };
1647   static const unsigned XMMArgRegs[] = {
1648     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1649   };
1650
1651   unsigned GPRInd = (isFastCall ? 1 : 0);
1652   for (unsigned i = 0; i != NumOps; ++i) {
1653     SDOperand Arg = Op.getOperand(5+2*i);
1654
1655     switch (Arg.getValueType()) {
1656     default: assert(0 && "Unknown value type!");
1657     case MVT::i8:
1658     case MVT::i16:
1659     case MVT::i32: {
1660      unsigned MaxNumIntRegs = (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS);
1661      if (NumIntRegs < MaxNumIntRegs) {
1662        ++NumIntRegs;
1663        break;
1664      }
1665      } // Fall through
1666     case MVT::f32:
1667       NumBytes += 4;
1668       break;
1669     case MVT::f64:
1670       NumBytes += 8;
1671       break;
1672     case MVT::v16i8:
1673     case MVT::v8i16:
1674     case MVT::v4i32:
1675     case MVT::v2i64:
1676     case MVT::v4f32:
1677     case MVT::v2f64:
1678       assert(!isFastCall && "Unknown value type!");
1679       if (NumXMMRegs < 4)
1680         NumXMMRegs++;
1681       else {
1682         // XMM arguments have to be aligned on 16-byte boundary.
1683         NumBytes = ((NumBytes + 15) / 16) * 16;
1684         NumBytes += 16;
1685       }
1686       break;
1687     }
1688   }
1689
1690   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1691   // arguments and the arguments after the retaddr has been pushed are aligned.
1692   if ((NumBytes & 7) == 0)
1693     NumBytes += 4;
1694
1695   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1696
1697   // Arguments go on the stack in reverse order, as specified by the ABI.
1698   unsigned ArgOffset = 0;
1699   NumIntRegs = 0;
1700   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1701   SmallVector<SDOperand, 8> MemOpChains;
1702   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
1703   for (unsigned i = 0; i != NumOps; ++i) {
1704     SDOperand Arg = Op.getOperand(5+2*i);
1705
1706     switch (Arg.getValueType()) {
1707     default: assert(0 && "Unexpected ValueType for argument!");
1708     case MVT::i8:
1709     case MVT::i16:
1710     case MVT::i32: {
1711      unsigned MaxNumIntRegs = (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS);
1712      if (NumIntRegs < MaxNumIntRegs) {
1713        unsigned RegToUse =
1714          GPRArgRegs[Arg.getValueType()-MVT::i8][GPRInd][NumIntRegs];
1715        RegsToPass.push_back(std::make_pair(RegToUse, Arg));
1716        ++NumIntRegs;
1717        break;
1718      }
1719     } // Fall through
1720     case MVT::f32: {
1721       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1722       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1723       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1724       ArgOffset += 4;
1725       break;
1726     }
1727     case MVT::f64: {
1728       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1729       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1730       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1731       ArgOffset += 8;
1732       break;
1733     }
1734     case MVT::v16i8:
1735     case MVT::v8i16:
1736     case MVT::v4i32:
1737     case MVT::v2i64:
1738     case MVT::v4f32:
1739     case MVT::v2f64:
1740       assert(!isFastCall && "Unexpected ValueType for argument!");
1741       if (NumXMMRegs < 4) {
1742         RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
1743         NumXMMRegs++;
1744       } else {
1745         // XMM arguments have to be aligned on 16-byte boundary.
1746         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1747         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1748         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1749         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1750         ArgOffset += 16;
1751       }
1752       break;
1753     }
1754   }
1755
1756   if (!MemOpChains.empty())
1757     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1758                         &MemOpChains[0], MemOpChains.size());
1759
1760   // Build a sequence of copy-to-reg nodes chained together with token chain
1761   // and flag operands which copy the outgoing args into registers.
1762   SDOperand InFlag;
1763   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1764     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1765                              InFlag);
1766     InFlag = Chain.getValue(1);
1767   }
1768
1769   // If the callee is a GlobalAddress node (quite common, every direct call is)
1770   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1771   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1772     // We should use extra load for direct calls to dllimported functions in
1773     // non-JIT mode.
1774     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1775                                         getTargetMachine(), true))
1776       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1777   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1778     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1779
1780   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1781   // GOT pointer.
1782   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1783       Subtarget->isPICStyleGOT()) {
1784     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1785                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1786                              InFlag);
1787     InFlag = Chain.getValue(1);
1788   }
1789
1790   // Returns a chain & a flag for retval copy to use.
1791   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1792   SmallVector<SDOperand, 8> Ops;
1793   Ops.push_back(Chain);
1794   Ops.push_back(Callee);
1795
1796   // Add argument registers to the end of the list so that they are known live
1797   // into the call.
1798   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1799     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1800                                   RegsToPass[i].second.getValueType()));
1801
1802   // Add an implicit use GOT pointer in EBX.
1803   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1804       Subtarget->isPICStyleGOT())
1805     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1806
1807   if (InFlag.Val)
1808     Ops.push_back(InFlag);
1809
1810   // FIXME: Do not generate X86ISD::TAILCALL for now.
1811   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1812                       NodeTys, &Ops[0], Ops.size());
1813   InFlag = Chain.getValue(1);
1814
1815   if (RetVT != MVT::Other)
1816     // Returns a flag for retval copy to use.
1817     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1818   else
1819     NodeTys = DAG.getVTList(MVT::Other);
1820   Ops.clear();
1821   Ops.push_back(Chain);
1822   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1823   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1824   Ops.push_back(InFlag);
1825   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1826   if (RetVT != MVT::Other)
1827     InFlag = Chain.getValue(1);
1828
1829   SmallVector<SDOperand, 8> ResultVals;
1830   switch (RetVT) {
1831   default: assert(0 && "Unknown value type to return!");
1832   case MVT::Other: break;
1833   case MVT::i8:
1834     Chain = DAG.getCopyFromReg(Chain, X86::AL, MVT::i8, InFlag).getValue(1);
1835     ResultVals.push_back(Chain.getValue(0));
1836     NodeTys = DAG.getVTList(MVT::i8, MVT::Other);
1837     break;
1838   case MVT::i16:
1839     Chain = DAG.getCopyFromReg(Chain, X86::AX, MVT::i16, InFlag).getValue(1);
1840     ResultVals.push_back(Chain.getValue(0));
1841     NodeTys = DAG.getVTList(MVT::i16, MVT::Other);
1842     break;
1843   case MVT::i32:
1844     if (Op.Val->getValueType(1) == MVT::i32) {
1845       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
1846       ResultVals.push_back(Chain.getValue(0));
1847       Chain = DAG.getCopyFromReg(Chain, X86::EDX, MVT::i32,
1848                                  Chain.getValue(2)).getValue(1);
1849       ResultVals.push_back(Chain.getValue(0));
1850       NodeTys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
1851     } else {
1852       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
1853       ResultVals.push_back(Chain.getValue(0));
1854       NodeTys = DAG.getVTList(MVT::i32, MVT::Other);
1855     }
1856     break;
1857   case MVT::v16i8:
1858   case MVT::v8i16:
1859   case MVT::v4i32:
1860   case MVT::v2i64:
1861   case MVT::v4f32:
1862   case MVT::v2f64:
1863    if (isFastCall) {
1864      assert(0 && "Unknown value type to return!");
1865    } else {
1866      Chain = DAG.getCopyFromReg(Chain, X86::XMM0, RetVT, InFlag).getValue(1);
1867      ResultVals.push_back(Chain.getValue(0));
1868      NodeTys = DAG.getVTList(RetVT, MVT::Other);
1869    }
1870    break;
1871   case MVT::f32:
1872   case MVT::f64: {
1873     SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
1874     SmallVector<SDOperand, 8> Ops;
1875     Ops.push_back(Chain);
1876     Ops.push_back(InFlag);
1877     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys,
1878                                    &Ops[0], Ops.size());
1879     Chain  = RetVal.getValue(1);
1880     InFlag = RetVal.getValue(2);
1881     if (X86ScalarSSE) {
1882       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
1883       // shouldn't be necessary except that RFP cannot be live across
1884       // multiple blocks. When stackifier is fixed, they can be uncoupled.
1885       MachineFunction &MF = DAG.getMachineFunction();
1886       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
1887       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
1888       Tys = DAG.getVTList(MVT::Other);
1889       Ops.clear();
1890       Ops.push_back(Chain);
1891       Ops.push_back(RetVal);
1892       Ops.push_back(StackSlot);
1893       Ops.push_back(DAG.getValueType(RetVT));
1894       Ops.push_back(InFlag);
1895       Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
1896       RetVal = DAG.getLoad(RetVT, Chain, StackSlot, NULL, 0);
1897       Chain = RetVal.getValue(1);
1898     }
1899
1900     if (RetVT == MVT::f32 && !X86ScalarSSE)
1901       // FIXME: we would really like to remember that this FP_ROUND
1902       // operation is okay to eliminate if we allow excess FP precision.
1903       RetVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, RetVal);
1904     ResultVals.push_back(RetVal);
1905     NodeTys = DAG.getVTList(RetVT, MVT::Other);
1906
1907     break;
1908   }
1909   }
1910
1911
1912   // If the function returns void, just return the chain.
1913   if (ResultVals.empty())
1914     return Chain;
1915
1916   // Otherwise, merge everything together with a MERGE_VALUES node.
1917   ResultVals.push_back(Chain);
1918   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
1919                               &ResultVals[0], ResultVals.size());
1920   return Res.getValue(Op.ResNo);
1921 }
1922
1923 SDOperand X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
1924   if (ReturnAddrIndex == 0) {
1925     // Set up a frame object for the return address.
1926     MachineFunction &MF = DAG.getMachineFunction();
1927     if (Subtarget->is64Bit())
1928       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(8, -8);
1929     else
1930       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(4, -4);
1931   }
1932
1933   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
1934 }
1935
1936
1937
1938 /// translateX86CC - do a one to one translation of a ISD::CondCode to the X86
1939 /// specific condition code. It returns a false if it cannot do a direct
1940 /// translation. X86CC is the translated CondCode.  LHS/RHS are modified as
1941 /// needed.
1942 static bool translateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
1943                            unsigned &X86CC, SDOperand &LHS, SDOperand &RHS,
1944                            SelectionDAG &DAG) {
1945   X86CC = X86::COND_INVALID;
1946   if (!isFP) {
1947     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
1948       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
1949         // X > -1   -> X == 0, jump !sign.
1950         RHS = DAG.getConstant(0, RHS.getValueType());
1951         X86CC = X86::COND_NS;
1952         return true;
1953       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
1954         // X < 0   -> X == 0, jump on sign.
1955         X86CC = X86::COND_S;
1956         return true;
1957       }
1958     }
1959
1960     switch (SetCCOpcode) {
1961     default: break;
1962     case ISD::SETEQ:  X86CC = X86::COND_E;  break;
1963     case ISD::SETGT:  X86CC = X86::COND_G;  break;
1964     case ISD::SETGE:  X86CC = X86::COND_GE; break;
1965     case ISD::SETLT:  X86CC = X86::COND_L;  break;
1966     case ISD::SETLE:  X86CC = X86::COND_LE; break;
1967     case ISD::SETNE:  X86CC = X86::COND_NE; break;
1968     case ISD::SETULT: X86CC = X86::COND_B;  break;
1969     case ISD::SETUGT: X86CC = X86::COND_A;  break;
1970     case ISD::SETULE: X86CC = X86::COND_BE; break;
1971     case ISD::SETUGE: X86CC = X86::COND_AE; break;
1972     }
1973   } else {
1974     // On a floating point condition, the flags are set as follows:
1975     // ZF  PF  CF   op
1976     //  0 | 0 | 0 | X > Y
1977     //  0 | 0 | 1 | X < Y
1978     //  1 | 0 | 0 | X == Y
1979     //  1 | 1 | 1 | unordered
1980     bool Flip = false;
1981     switch (SetCCOpcode) {
1982     default: break;
1983     case ISD::SETUEQ:
1984     case ISD::SETEQ: X86CC = X86::COND_E;  break;
1985     case ISD::SETOLT: Flip = true; // Fallthrough
1986     case ISD::SETOGT:
1987     case ISD::SETGT: X86CC = X86::COND_A;  break;
1988     case ISD::SETOLE: Flip = true; // Fallthrough
1989     case ISD::SETOGE:
1990     case ISD::SETGE: X86CC = X86::COND_AE; break;
1991     case ISD::SETUGT: Flip = true; // Fallthrough
1992     case ISD::SETULT:
1993     case ISD::SETLT: X86CC = X86::COND_B;  break;
1994     case ISD::SETUGE: Flip = true; // Fallthrough
1995     case ISD::SETULE:
1996     case ISD::SETLE: X86CC = X86::COND_BE; break;
1997     case ISD::SETONE:
1998     case ISD::SETNE: X86CC = X86::COND_NE; break;
1999     case ISD::SETUO: X86CC = X86::COND_P;  break;
2000     case ISD::SETO:  X86CC = X86::COND_NP; break;
2001     }
2002     if (Flip)
2003       std::swap(LHS, RHS);
2004   }
2005
2006   return X86CC != X86::COND_INVALID;
2007 }
2008
2009 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2010 /// code. Current x86 isa includes the following FP cmov instructions:
2011 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2012 static bool hasFPCMov(unsigned X86CC) {
2013   switch (X86CC) {
2014   default:
2015     return false;
2016   case X86::COND_B:
2017   case X86::COND_BE:
2018   case X86::COND_E:
2019   case X86::COND_P:
2020   case X86::COND_A:
2021   case X86::COND_AE:
2022   case X86::COND_NE:
2023   case X86::COND_NP:
2024     return true;
2025   }
2026 }
2027
2028 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2029 /// true if Op is undef or if its value falls within the specified range (L, H].
2030 static bool isUndefOrInRange(SDOperand Op, unsigned Low, unsigned Hi) {
2031   if (Op.getOpcode() == ISD::UNDEF)
2032     return true;
2033
2034   unsigned Val = cast<ConstantSDNode>(Op)->getValue();
2035   return (Val >= Low && Val < Hi);
2036 }
2037
2038 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2039 /// true if Op is undef or if its value equal to the specified value.
2040 static bool isUndefOrEqual(SDOperand Op, unsigned Val) {
2041   if (Op.getOpcode() == ISD::UNDEF)
2042     return true;
2043   return cast<ConstantSDNode>(Op)->getValue() == Val;
2044 }
2045
2046 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2047 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2048 bool X86::isPSHUFDMask(SDNode *N) {
2049   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2050
2051   if (N->getNumOperands() != 4)
2052     return false;
2053
2054   // Check if the value doesn't reference the second vector.
2055   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2056     SDOperand Arg = N->getOperand(i);
2057     if (Arg.getOpcode() == ISD::UNDEF) continue;
2058     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2059     if (cast<ConstantSDNode>(Arg)->getValue() >= 4)
2060       return false;
2061   }
2062
2063   return true;
2064 }
2065
2066 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2067 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2068 bool X86::isPSHUFHWMask(SDNode *N) {
2069   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2070
2071   if (N->getNumOperands() != 8)
2072     return false;
2073
2074   // Lower quadword copied in order.
2075   for (unsigned i = 0; i != 4; ++i) {
2076     SDOperand Arg = N->getOperand(i);
2077     if (Arg.getOpcode() == ISD::UNDEF) continue;
2078     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2079     if (cast<ConstantSDNode>(Arg)->getValue() != i)
2080       return false;
2081   }
2082
2083   // Upper quadword shuffled.
2084   for (unsigned i = 4; i != 8; ++i) {
2085     SDOperand Arg = N->getOperand(i);
2086     if (Arg.getOpcode() == ISD::UNDEF) continue;
2087     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2088     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2089     if (Val < 4 || Val > 7)
2090       return false;
2091   }
2092
2093   return true;
2094 }
2095
2096 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2097 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2098 bool X86::isPSHUFLWMask(SDNode *N) {
2099   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2100
2101   if (N->getNumOperands() != 8)
2102     return false;
2103
2104   // Upper quadword copied in order.
2105   for (unsigned i = 4; i != 8; ++i)
2106     if (!isUndefOrEqual(N->getOperand(i), i))
2107       return false;
2108
2109   // Lower quadword shuffled.
2110   for (unsigned i = 0; i != 4; ++i)
2111     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2112       return false;
2113
2114   return true;
2115 }
2116
2117 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2118 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2119 static bool isSHUFPMask(const SDOperand *Elems, unsigned NumElems) {
2120   if (NumElems != 2 && NumElems != 4) return false;
2121
2122   unsigned Half = NumElems / 2;
2123   for (unsigned i = 0; i < Half; ++i)
2124     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2125       return false;
2126   for (unsigned i = Half; i < NumElems; ++i)
2127     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2128       return false;
2129
2130   return true;
2131 }
2132
2133 bool X86::isSHUFPMask(SDNode *N) {
2134   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2135   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2136 }
2137
2138 /// isCommutedSHUFP - Returns true if the shuffle mask is except
2139 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2140 /// half elements to come from vector 1 (which would equal the dest.) and
2141 /// the upper half to come from vector 2.
2142 static bool isCommutedSHUFP(const SDOperand *Ops, unsigned NumOps) {
2143   if (NumOps != 2 && NumOps != 4) return false;
2144
2145   unsigned Half = NumOps / 2;
2146   for (unsigned i = 0; i < Half; ++i)
2147     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2148       return false;
2149   for (unsigned i = Half; i < NumOps; ++i)
2150     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2151       return false;
2152   return true;
2153 }
2154
2155 static bool isCommutedSHUFP(SDNode *N) {
2156   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2157   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2158 }
2159
2160 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2161 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2162 bool X86::isMOVHLPSMask(SDNode *N) {
2163   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2164
2165   if (N->getNumOperands() != 4)
2166     return false;
2167
2168   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2169   return isUndefOrEqual(N->getOperand(0), 6) &&
2170          isUndefOrEqual(N->getOperand(1), 7) &&
2171          isUndefOrEqual(N->getOperand(2), 2) &&
2172          isUndefOrEqual(N->getOperand(3), 3);
2173 }
2174
2175 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2176 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2177 /// <2, 3, 2, 3>
2178 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2179   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2180
2181   if (N->getNumOperands() != 4)
2182     return false;
2183
2184   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2185   return isUndefOrEqual(N->getOperand(0), 2) &&
2186          isUndefOrEqual(N->getOperand(1), 3) &&
2187          isUndefOrEqual(N->getOperand(2), 2) &&
2188          isUndefOrEqual(N->getOperand(3), 3);
2189 }
2190
2191 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2192 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2193 bool X86::isMOVLPMask(SDNode *N) {
2194   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2195
2196   unsigned NumElems = N->getNumOperands();
2197   if (NumElems != 2 && NumElems != 4)
2198     return false;
2199
2200   for (unsigned i = 0; i < NumElems/2; ++i)
2201     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2202       return false;
2203
2204   for (unsigned i = NumElems/2; i < NumElems; ++i)
2205     if (!isUndefOrEqual(N->getOperand(i), i))
2206       return false;
2207
2208   return true;
2209 }
2210
2211 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2212 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2213 /// and MOVLHPS.
2214 bool X86::isMOVHPMask(SDNode *N) {
2215   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2216
2217   unsigned NumElems = N->getNumOperands();
2218   if (NumElems != 2 && NumElems != 4)
2219     return false;
2220
2221   for (unsigned i = 0; i < NumElems/2; ++i)
2222     if (!isUndefOrEqual(N->getOperand(i), i))
2223       return false;
2224
2225   for (unsigned i = 0; i < NumElems/2; ++i) {
2226     SDOperand Arg = N->getOperand(i + NumElems/2);
2227     if (!isUndefOrEqual(Arg, i + NumElems))
2228       return false;
2229   }
2230
2231   return true;
2232 }
2233
2234 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2235 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2236 bool static isUNPCKLMask(const SDOperand *Elts, unsigned NumElts,
2237                          bool V2IsSplat = false) {
2238   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2239     return false;
2240
2241   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2242     SDOperand BitI  = Elts[i];
2243     SDOperand BitI1 = Elts[i+1];
2244     if (!isUndefOrEqual(BitI, j))
2245       return false;
2246     if (V2IsSplat) {
2247       if (isUndefOrEqual(BitI1, NumElts))
2248         return false;
2249     } else {
2250       if (!isUndefOrEqual(BitI1, j + NumElts))
2251         return false;
2252     }
2253   }
2254
2255   return true;
2256 }
2257
2258 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2259   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2260   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2261 }
2262
2263 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2264 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2265 bool static isUNPCKHMask(const SDOperand *Elts, unsigned NumElts,
2266                          bool V2IsSplat = false) {
2267   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2268     return false;
2269
2270   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2271     SDOperand BitI  = Elts[i];
2272     SDOperand BitI1 = Elts[i+1];
2273     if (!isUndefOrEqual(BitI, j + NumElts/2))
2274       return false;
2275     if (V2IsSplat) {
2276       if (isUndefOrEqual(BitI1, NumElts))
2277         return false;
2278     } else {
2279       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2280         return false;
2281     }
2282   }
2283
2284   return true;
2285 }
2286
2287 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2288   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2289   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2290 }
2291
2292 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2293 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2294 /// <0, 0, 1, 1>
2295 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2296   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2297
2298   unsigned NumElems = N->getNumOperands();
2299   if (NumElems != 4 && NumElems != 8 && NumElems != 16)
2300     return false;
2301
2302   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2303     SDOperand BitI  = N->getOperand(i);
2304     SDOperand BitI1 = N->getOperand(i+1);
2305
2306     if (!isUndefOrEqual(BitI, j))
2307       return false;
2308     if (!isUndefOrEqual(BitI1, j))
2309       return false;
2310   }
2311
2312   return true;
2313 }
2314
2315 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2316 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2317 /// MOVSD, and MOVD, i.e. setting the lowest element.
2318 static bool isMOVLMask(const SDOperand *Elts, unsigned NumElts) {
2319   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2320     return false;
2321
2322   if (!isUndefOrEqual(Elts[0], NumElts))
2323     return false;
2324
2325   for (unsigned i = 1; i < NumElts; ++i) {
2326     if (!isUndefOrEqual(Elts[i], i))
2327       return false;
2328   }
2329
2330   return true;
2331 }
2332
2333 bool X86::isMOVLMask(SDNode *N) {
2334   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2335   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2336 }
2337
2338 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2339 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2340 /// element of vector 2 and the other elements to come from vector 1 in order.
2341 static bool isCommutedMOVL(const SDOperand *Ops, unsigned NumOps,
2342                            bool V2IsSplat = false,
2343                            bool V2IsUndef = false) {
2344   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2345     return false;
2346
2347   if (!isUndefOrEqual(Ops[0], 0))
2348     return false;
2349
2350   for (unsigned i = 1; i < NumOps; ++i) {
2351     SDOperand Arg = Ops[i];
2352     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2353           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2354           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2355       return false;
2356   }
2357
2358   return true;
2359 }
2360
2361 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2362                            bool V2IsUndef = false) {
2363   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2364   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2365                         V2IsSplat, V2IsUndef);
2366 }
2367
2368 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2369 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2370 bool X86::isMOVSHDUPMask(SDNode *N) {
2371   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2372
2373   if (N->getNumOperands() != 4)
2374     return false;
2375
2376   // Expect 1, 1, 3, 3
2377   for (unsigned i = 0; i < 2; ++i) {
2378     SDOperand Arg = N->getOperand(i);
2379     if (Arg.getOpcode() == ISD::UNDEF) continue;
2380     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2381     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2382     if (Val != 1) return false;
2383   }
2384
2385   bool HasHi = false;
2386   for (unsigned i = 2; i < 4; ++i) {
2387     SDOperand Arg = N->getOperand(i);
2388     if (Arg.getOpcode() == ISD::UNDEF) continue;
2389     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2390     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2391     if (Val != 3) return false;
2392     HasHi = true;
2393   }
2394
2395   // Don't use movshdup if it can be done with a shufps.
2396   return HasHi;
2397 }
2398
2399 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2400 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2401 bool X86::isMOVSLDUPMask(SDNode *N) {
2402   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2403
2404   if (N->getNumOperands() != 4)
2405     return false;
2406
2407   // Expect 0, 0, 2, 2
2408   for (unsigned i = 0; i < 2; ++i) {
2409     SDOperand Arg = N->getOperand(i);
2410     if (Arg.getOpcode() == ISD::UNDEF) continue;
2411     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2412     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2413     if (Val != 0) return false;
2414   }
2415
2416   bool HasHi = false;
2417   for (unsigned i = 2; i < 4; ++i) {
2418     SDOperand Arg = N->getOperand(i);
2419     if (Arg.getOpcode() == ISD::UNDEF) continue;
2420     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2421     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2422     if (Val != 2) return false;
2423     HasHi = true;
2424   }
2425
2426   // Don't use movshdup if it can be done with a shufps.
2427   return HasHi;
2428 }
2429
2430 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2431 /// a splat of a single element.
2432 static bool isSplatMask(SDNode *N) {
2433   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2434
2435   // This is a splat operation if each element of the permute is the same, and
2436   // if the value doesn't reference the second vector.
2437   unsigned NumElems = N->getNumOperands();
2438   SDOperand ElementBase;
2439   unsigned i = 0;
2440   for (; i != NumElems; ++i) {
2441     SDOperand Elt = N->getOperand(i);
2442     if (isa<ConstantSDNode>(Elt)) {
2443       ElementBase = Elt;
2444       break;
2445     }
2446   }
2447
2448   if (!ElementBase.Val)
2449     return false;
2450
2451   for (; i != NumElems; ++i) {
2452     SDOperand Arg = N->getOperand(i);
2453     if (Arg.getOpcode() == ISD::UNDEF) continue;
2454     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2455     if (Arg != ElementBase) return false;
2456   }
2457
2458   // Make sure it is a splat of the first vector operand.
2459   return cast<ConstantSDNode>(ElementBase)->getValue() < NumElems;
2460 }
2461
2462 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2463 /// a splat of a single element and it's a 2 or 4 element mask.
2464 bool X86::isSplatMask(SDNode *N) {
2465   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2466
2467   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2468   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2469     return false;
2470   return ::isSplatMask(N);
2471 }
2472
2473 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2474 /// specifies a splat of zero element.
2475 bool X86::isSplatLoMask(SDNode *N) {
2476   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2477
2478   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2479     if (!isUndefOrEqual(N->getOperand(i), 0))
2480       return false;
2481   return true;
2482 }
2483
2484 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2485 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2486 /// instructions.
2487 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2488   unsigned NumOperands = N->getNumOperands();
2489   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2490   unsigned Mask = 0;
2491   for (unsigned i = 0; i < NumOperands; ++i) {
2492     unsigned Val = 0;
2493     SDOperand Arg = N->getOperand(NumOperands-i-1);
2494     if (Arg.getOpcode() != ISD::UNDEF)
2495       Val = cast<ConstantSDNode>(Arg)->getValue();
2496     if (Val >= NumOperands) Val -= NumOperands;
2497     Mask |= Val;
2498     if (i != NumOperands - 1)
2499       Mask <<= Shift;
2500   }
2501
2502   return Mask;
2503 }
2504
2505 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2506 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2507 /// instructions.
2508 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2509   unsigned Mask = 0;
2510   // 8 nodes, but we only care about the last 4.
2511   for (unsigned i = 7; i >= 4; --i) {
2512     unsigned Val = 0;
2513     SDOperand Arg = N->getOperand(i);
2514     if (Arg.getOpcode() != ISD::UNDEF)
2515       Val = cast<ConstantSDNode>(Arg)->getValue();
2516     Mask |= (Val - 4);
2517     if (i != 4)
2518       Mask <<= 2;
2519   }
2520
2521   return Mask;
2522 }
2523
2524 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2525 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2526 /// instructions.
2527 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2528   unsigned Mask = 0;
2529   // 8 nodes, but we only care about the first 4.
2530   for (int i = 3; i >= 0; --i) {
2531     unsigned Val = 0;
2532     SDOperand Arg = N->getOperand(i);
2533     if (Arg.getOpcode() != ISD::UNDEF)
2534       Val = cast<ConstantSDNode>(Arg)->getValue();
2535     Mask |= Val;
2536     if (i != 0)
2537       Mask <<= 2;
2538   }
2539
2540   return Mask;
2541 }
2542
2543 /// isPSHUFHW_PSHUFLWMask - true if the specified VECTOR_SHUFFLE operand
2544 /// specifies a 8 element shuffle that can be broken into a pair of
2545 /// PSHUFHW and PSHUFLW.
2546 static bool isPSHUFHW_PSHUFLWMask(SDNode *N) {
2547   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2548
2549   if (N->getNumOperands() != 8)
2550     return false;
2551
2552   // Lower quadword shuffled.
2553   for (unsigned i = 0; i != 4; ++i) {
2554     SDOperand Arg = N->getOperand(i);
2555     if (Arg.getOpcode() == ISD::UNDEF) continue;
2556     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2557     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2558     if (Val > 4)
2559       return false;
2560   }
2561
2562   // Upper quadword shuffled.
2563   for (unsigned i = 4; i != 8; ++i) {
2564     SDOperand Arg = N->getOperand(i);
2565     if (Arg.getOpcode() == ISD::UNDEF) continue;
2566     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2567     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2568     if (Val < 4 || Val > 7)
2569       return false;
2570   }
2571
2572   return true;
2573 }
2574
2575 /// CommuteVectorShuffle - Swap vector_shuffle operandsas well as
2576 /// values in ther permute mask.
2577 static SDOperand CommuteVectorShuffle(SDOperand Op, SDOperand &V1,
2578                                       SDOperand &V2, SDOperand &Mask,
2579                                       SelectionDAG &DAG) {
2580   MVT::ValueType VT = Op.getValueType();
2581   MVT::ValueType MaskVT = Mask.getValueType();
2582   MVT::ValueType EltVT = MVT::getVectorBaseType(MaskVT);
2583   unsigned NumElems = Mask.getNumOperands();
2584   SmallVector<SDOperand, 8> MaskVec;
2585
2586   for (unsigned i = 0; i != NumElems; ++i) {
2587     SDOperand Arg = Mask.getOperand(i);
2588     if (Arg.getOpcode() == ISD::UNDEF) {
2589       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2590       continue;
2591     }
2592     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2593     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2594     if (Val < NumElems)
2595       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2596     else
2597       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2598   }
2599
2600   std::swap(V1, V2);
2601   Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2602   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2603 }
2604
2605 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2606 /// match movhlps. The lower half elements should come from upper half of
2607 /// V1 (and in order), and the upper half elements should come from the upper
2608 /// half of V2 (and in order).
2609 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2610   unsigned NumElems = Mask->getNumOperands();
2611   if (NumElems != 4)
2612     return false;
2613   for (unsigned i = 0, e = 2; i != e; ++i)
2614     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2615       return false;
2616   for (unsigned i = 2; i != 4; ++i)
2617     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2618       return false;
2619   return true;
2620 }
2621
2622 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2623 /// is promoted to a vector.
2624 static inline bool isScalarLoadToVector(SDNode *N) {
2625   if (N->getOpcode() == ISD::SCALAR_TO_VECTOR) {
2626     N = N->getOperand(0).Val;
2627     return ISD::isNON_EXTLoad(N);
2628   }
2629   return false;
2630 }
2631
2632 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2633 /// match movlp{s|d}. The lower half elements should come from lower half of
2634 /// V1 (and in order), and the upper half elements should come from the upper
2635 /// half of V2 (and in order). And since V1 will become the source of the
2636 /// MOVLP, it must be either a vector load or a scalar load to vector.
2637 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2638   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2639     return false;
2640   // Is V2 is a vector load, don't do this transformation. We will try to use
2641   // load folding shufps op.
2642   if (ISD::isNON_EXTLoad(V2))
2643     return false;
2644
2645   unsigned NumElems = Mask->getNumOperands();
2646   if (NumElems != 2 && NumElems != 4)
2647     return false;
2648   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2649     if (!isUndefOrEqual(Mask->getOperand(i), i))
2650       return false;
2651   for (unsigned i = NumElems/2; i != NumElems; ++i)
2652     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2653       return false;
2654   return true;
2655 }
2656
2657 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2658 /// all the same.
2659 static bool isSplatVector(SDNode *N) {
2660   if (N->getOpcode() != ISD::BUILD_VECTOR)
2661     return false;
2662
2663   SDOperand SplatValue = N->getOperand(0);
2664   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2665     if (N->getOperand(i) != SplatValue)
2666       return false;
2667   return true;
2668 }
2669
2670 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2671 /// to an undef.
2672 static bool isUndefShuffle(SDNode *N) {
2673   if (N->getOpcode() != ISD::BUILD_VECTOR)
2674     return false;
2675
2676   SDOperand V1 = N->getOperand(0);
2677   SDOperand V2 = N->getOperand(1);
2678   SDOperand Mask = N->getOperand(2);
2679   unsigned NumElems = Mask.getNumOperands();
2680   for (unsigned i = 0; i != NumElems; ++i) {
2681     SDOperand Arg = Mask.getOperand(i);
2682     if (Arg.getOpcode() != ISD::UNDEF) {
2683       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2684       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2685         return false;
2686       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2687         return false;
2688     }
2689   }
2690   return true;
2691 }
2692
2693 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2694 /// that point to V2 points to its first element.
2695 static SDOperand NormalizeMask(SDOperand Mask, SelectionDAG &DAG) {
2696   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2697
2698   bool Changed = false;
2699   SmallVector<SDOperand, 8> MaskVec;
2700   unsigned NumElems = Mask.getNumOperands();
2701   for (unsigned i = 0; i != NumElems; ++i) {
2702     SDOperand Arg = Mask.getOperand(i);
2703     if (Arg.getOpcode() != ISD::UNDEF) {
2704       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2705       if (Val > NumElems) {
2706         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2707         Changed = true;
2708       }
2709     }
2710     MaskVec.push_back(Arg);
2711   }
2712
2713   if (Changed)
2714     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getValueType(),
2715                        &MaskVec[0], MaskVec.size());
2716   return Mask;
2717 }
2718
2719 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2720 /// operation of specified width.
2721 static SDOperand getMOVLMask(unsigned NumElems, SelectionDAG &DAG) {
2722   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2723   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2724
2725   SmallVector<SDOperand, 8> MaskVec;
2726   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2727   for (unsigned i = 1; i != NumElems; ++i)
2728     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2729   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2730 }
2731
2732 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2733 /// of specified width.
2734 static SDOperand getUnpacklMask(unsigned NumElems, SelectionDAG &DAG) {
2735   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2736   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2737   SmallVector<SDOperand, 8> MaskVec;
2738   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2739     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
2740     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
2741   }
2742   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2743 }
2744
2745 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
2746 /// of specified width.
2747 static SDOperand getUnpackhMask(unsigned NumElems, SelectionDAG &DAG) {
2748   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2749   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2750   unsigned Half = NumElems/2;
2751   SmallVector<SDOperand, 8> MaskVec;
2752   for (unsigned i = 0; i != Half; ++i) {
2753     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
2754     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
2755   }
2756   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2757 }
2758
2759 /// getZeroVector - Returns a vector of specified type with all zero elements.
2760 ///
2761 static SDOperand getZeroVector(MVT::ValueType VT, SelectionDAG &DAG) {
2762   assert(MVT::isVector(VT) && "Expected a vector type");
2763   unsigned NumElems = getVectorNumElements(VT);
2764   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
2765   bool isFP = MVT::isFloatingPoint(EVT);
2766   SDOperand Zero = isFP ? DAG.getConstantFP(0.0, EVT) : DAG.getConstant(0, EVT);
2767   SmallVector<SDOperand, 8> ZeroVec(NumElems, Zero);
2768   return DAG.getNode(ISD::BUILD_VECTOR, VT, &ZeroVec[0], ZeroVec.size());
2769 }
2770
2771 /// PromoteSplat - Promote a splat of v8i16 or v16i8 to v4i32.
2772 ///
2773 static SDOperand PromoteSplat(SDOperand Op, SelectionDAG &DAG) {
2774   SDOperand V1 = Op.getOperand(0);
2775   SDOperand Mask = Op.getOperand(2);
2776   MVT::ValueType VT = Op.getValueType();
2777   unsigned NumElems = Mask.getNumOperands();
2778   Mask = getUnpacklMask(NumElems, DAG);
2779   while (NumElems != 4) {
2780     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1, Mask);
2781     NumElems >>= 1;
2782   }
2783   V1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, V1);
2784
2785   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
2786   Mask = getZeroVector(MaskVT, DAG);
2787   SDOperand Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v4i32, V1,
2788                                   DAG.getNode(ISD::UNDEF, MVT::v4i32), Mask);
2789   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
2790 }
2791
2792 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2793 /// constant +0.0.
2794 static inline bool isZeroNode(SDOperand Elt) {
2795   return ((isa<ConstantSDNode>(Elt) &&
2796            cast<ConstantSDNode>(Elt)->getValue() == 0) ||
2797           (isa<ConstantFPSDNode>(Elt) &&
2798            cast<ConstantFPSDNode>(Elt)->isExactlyValue(0.0)));
2799 }
2800
2801 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
2802 /// vector and zero or undef vector.
2803 static SDOperand getShuffleVectorZeroOrUndef(SDOperand V2, MVT::ValueType VT,
2804                                              unsigned NumElems, unsigned Idx,
2805                                              bool isZero, SelectionDAG &DAG) {
2806   SDOperand V1 = isZero ? getZeroVector(VT, DAG) : DAG.getNode(ISD::UNDEF, VT);
2807   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2808   MVT::ValueType EVT = MVT::getVectorBaseType(MaskVT);
2809   SDOperand Zero = DAG.getConstant(0, EVT);
2810   SmallVector<SDOperand, 8> MaskVec(NumElems, Zero);
2811   MaskVec[Idx] = DAG.getConstant(NumElems, EVT);
2812   SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2813                                &MaskVec[0], MaskVec.size());
2814   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2815 }
2816
2817 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
2818 ///
2819 static SDOperand LowerBuildVectorv16i8(SDOperand Op, unsigned NonZeros,
2820                                        unsigned NumNonZero, unsigned NumZero,
2821                                        SelectionDAG &DAG, TargetLowering &TLI) {
2822   if (NumNonZero > 8)
2823     return SDOperand();
2824
2825   SDOperand V(0, 0);
2826   bool First = true;
2827   for (unsigned i = 0; i < 16; ++i) {
2828     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
2829     if (ThisIsNonZero && First) {
2830       if (NumZero)
2831         V = getZeroVector(MVT::v8i16, DAG);
2832       else
2833         V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
2834       First = false;
2835     }
2836
2837     if ((i & 1) != 0) {
2838       SDOperand ThisElt(0, 0), LastElt(0, 0);
2839       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
2840       if (LastIsNonZero) {
2841         LastElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i-1));
2842       }
2843       if (ThisIsNonZero) {
2844         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i));
2845         ThisElt = DAG.getNode(ISD::SHL, MVT::i16,
2846                               ThisElt, DAG.getConstant(8, MVT::i8));
2847         if (LastIsNonZero)
2848           ThisElt = DAG.getNode(ISD::OR, MVT::i16, ThisElt, LastElt);
2849       } else
2850         ThisElt = LastElt;
2851
2852       if (ThisElt.Val)
2853         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, ThisElt,
2854                         DAG.getConstant(i/2, TLI.getPointerTy()));
2855     }
2856   }
2857
2858   return DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, V);
2859 }
2860
2861 /// LowerBuildVectorv16i8 - Custom lower build_vector of v8i16.
2862 ///
2863 static SDOperand LowerBuildVectorv8i16(SDOperand Op, unsigned NonZeros,
2864                                        unsigned NumNonZero, unsigned NumZero,
2865                                        SelectionDAG &DAG, TargetLowering &TLI) {
2866   if (NumNonZero > 4)
2867     return SDOperand();
2868
2869   SDOperand V(0, 0);
2870   bool First = true;
2871   for (unsigned i = 0; i < 8; ++i) {
2872     bool isNonZero = (NonZeros & (1 << i)) != 0;
2873     if (isNonZero) {
2874       if (First) {
2875         if (NumZero)
2876           V = getZeroVector(MVT::v8i16, DAG);
2877         else
2878           V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
2879         First = false;
2880       }
2881       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, Op.getOperand(i),
2882                       DAG.getConstant(i, TLI.getPointerTy()));
2883     }
2884   }
2885
2886   return V;
2887 }
2888
2889 SDOperand
2890 X86TargetLowering::LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2891   // All zero's are handled with pxor.
2892   if (ISD::isBuildVectorAllZeros(Op.Val))
2893     return Op;
2894
2895   // All one's are handled with pcmpeqd.
2896   if (ISD::isBuildVectorAllOnes(Op.Val))
2897     return Op;
2898
2899   MVT::ValueType VT = Op.getValueType();
2900   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
2901   unsigned EVTBits = MVT::getSizeInBits(EVT);
2902
2903   unsigned NumElems = Op.getNumOperands();
2904   unsigned NumZero  = 0;
2905   unsigned NumNonZero = 0;
2906   unsigned NonZeros = 0;
2907   std::set<SDOperand> Values;
2908   for (unsigned i = 0; i < NumElems; ++i) {
2909     SDOperand Elt = Op.getOperand(i);
2910     if (Elt.getOpcode() != ISD::UNDEF) {
2911       Values.insert(Elt);
2912       if (isZeroNode(Elt))
2913         NumZero++;
2914       else {
2915         NonZeros |= (1 << i);
2916         NumNonZero++;
2917       }
2918     }
2919   }
2920
2921   if (NumNonZero == 0)
2922     // Must be a mix of zero and undef. Return a zero vector.
2923     return getZeroVector(VT, DAG);
2924
2925   // Splat is obviously ok. Let legalizer expand it to a shuffle.
2926   if (Values.size() == 1)
2927     return SDOperand();
2928
2929   // Special case for single non-zero element.
2930   if (NumNonZero == 1) {
2931     unsigned Idx = CountTrailingZeros_32(NonZeros);
2932     SDOperand Item = Op.getOperand(Idx);
2933     Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
2934     if (Idx == 0)
2935       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
2936       return getShuffleVectorZeroOrUndef(Item, VT, NumElems, Idx,
2937                                          NumZero > 0, DAG);
2938
2939     if (EVTBits == 32) {
2940       // Turn it into a shuffle of zero and zero-extended scalar to vector.
2941       Item = getShuffleVectorZeroOrUndef(Item, VT, NumElems, 0, NumZero > 0,
2942                                          DAG);
2943       MVT::ValueType MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
2944       MVT::ValueType MaskEVT = MVT::getVectorBaseType(MaskVT);
2945       SmallVector<SDOperand, 8> MaskVec;
2946       for (unsigned i = 0; i < NumElems; i++)
2947         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
2948       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2949                                    &MaskVec[0], MaskVec.size());
2950       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, Item,
2951                          DAG.getNode(ISD::UNDEF, VT), Mask);
2952     }
2953   }
2954
2955   // Let legalizer expand 2-wide build_vector's.
2956   if (EVTBits == 64)
2957     return SDOperand();
2958
2959   // If element VT is < 32 bits, convert it to inserts into a zero vector.
2960   if (EVTBits == 8) {
2961     SDOperand V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
2962                                         *this);
2963     if (V.Val) return V;
2964   }
2965
2966   if (EVTBits == 16) {
2967     SDOperand V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
2968                                         *this);
2969     if (V.Val) return V;
2970   }
2971
2972   // If element VT is == 32 bits, turn it into a number of shuffles.
2973   SmallVector<SDOperand, 8> V;
2974   V.resize(NumElems);
2975   if (NumElems == 4 && NumZero > 0) {
2976     for (unsigned i = 0; i < 4; ++i) {
2977       bool isZero = !(NonZeros & (1 << i));
2978       if (isZero)
2979         V[i] = getZeroVector(VT, DAG);
2980       else
2981         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
2982     }
2983
2984     for (unsigned i = 0; i < 2; ++i) {
2985       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
2986         default: break;
2987         case 0:
2988           V[i] = V[i*2];  // Must be a zero vector.
2989           break;
2990         case 1:
2991           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2+1], V[i*2],
2992                              getMOVLMask(NumElems, DAG));
2993           break;
2994         case 2:
2995           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
2996                              getMOVLMask(NumElems, DAG));
2997           break;
2998         case 3:
2999           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3000                              getUnpacklMask(NumElems, DAG));
3001           break;
3002       }
3003     }
3004
3005     // Take advantage of the fact GR32 to VR128 scalar_to_vector (i.e. movd)
3006     // clears the upper bits.
3007     // FIXME: we can do the same for v4f32 case when we know both parts of
3008     // the lower half come from scalar_to_vector (loadf32). We should do
3009     // that in post legalizer dag combiner with target specific hooks.
3010     if (MVT::isInteger(EVT) && (NonZeros & (0x3 << 2)) == 0)
3011       return V[0];
3012     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3013     MVT::ValueType EVT = MVT::getVectorBaseType(MaskVT);
3014     SmallVector<SDOperand, 8> MaskVec;
3015     bool Reverse = (NonZeros & 0x3) == 2;
3016     for (unsigned i = 0; i < 2; ++i)
3017       if (Reverse)
3018         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3019       else
3020         MaskVec.push_back(DAG.getConstant(i, EVT));
3021     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3022     for (unsigned i = 0; i < 2; ++i)
3023       if (Reverse)
3024         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3025       else
3026         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3027     SDOperand ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3028                                      &MaskVec[0], MaskVec.size());
3029     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[0], V[1], ShufMask);
3030   }
3031
3032   if (Values.size() > 2) {
3033     // Expand into a number of unpckl*.
3034     // e.g. for v4f32
3035     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3036     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3037     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3038     SDOperand UnpckMask = getUnpacklMask(NumElems, DAG);
3039     for (unsigned i = 0; i < NumElems; ++i)
3040       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3041     NumElems >>= 1;
3042     while (NumElems != 0) {
3043       for (unsigned i = 0; i < NumElems; ++i)
3044         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i], V[i + NumElems],
3045                            UnpckMask);
3046       NumElems >>= 1;
3047     }
3048     return V[0];
3049   }
3050
3051   return SDOperand();
3052 }
3053
3054 SDOperand
3055 X86TargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
3056   SDOperand V1 = Op.getOperand(0);
3057   SDOperand V2 = Op.getOperand(1);
3058   SDOperand PermMask = Op.getOperand(2);
3059   MVT::ValueType VT = Op.getValueType();
3060   unsigned NumElems = PermMask.getNumOperands();
3061   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
3062   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
3063   bool V1IsSplat = false;
3064   bool V2IsSplat = false;
3065
3066   if (isUndefShuffle(Op.Val))
3067     return DAG.getNode(ISD::UNDEF, VT);
3068
3069   if (isSplatMask(PermMask.Val)) {
3070     if (NumElems <= 4) return Op;
3071     // Promote it to a v4i32 splat.
3072     return PromoteSplat(Op, DAG);
3073   }
3074
3075   if (X86::isMOVLMask(PermMask.Val))
3076     return (V1IsUndef) ? V2 : Op;
3077
3078   if (X86::isMOVSHDUPMask(PermMask.Val) ||
3079       X86::isMOVSLDUPMask(PermMask.Val) ||
3080       X86::isMOVHLPSMask(PermMask.Val) ||
3081       X86::isMOVHPMask(PermMask.Val) ||
3082       X86::isMOVLPMask(PermMask.Val))
3083     return Op;
3084
3085   if (ShouldXformToMOVHLPS(PermMask.Val) ||
3086       ShouldXformToMOVLP(V1.Val, V2.Val, PermMask.Val))
3087     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3088
3089   bool Commuted = false;
3090   V1IsSplat = isSplatVector(V1.Val);
3091   V2IsSplat = isSplatVector(V2.Val);
3092   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
3093     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3094     std::swap(V1IsSplat, V2IsSplat);
3095     std::swap(V1IsUndef, V2IsUndef);
3096     Commuted = true;
3097   }
3098
3099   if (isCommutedMOVL(PermMask.Val, V2IsSplat, V2IsUndef)) {
3100     if (V2IsUndef) return V1;
3101     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3102     if (V2IsSplat) {
3103       // V2 is a splat, so the mask may be malformed. That is, it may point
3104       // to any V2 element. The instruction selectior won't like this. Get
3105       // a corrected mask and commute to form a proper MOVS{S|D}.
3106       SDOperand NewMask = getMOVLMask(NumElems, DAG);
3107       if (NewMask.Val != PermMask.Val)
3108         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3109     }
3110     return Op;
3111   }
3112
3113   if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3114       X86::isUNPCKLMask(PermMask.Val) ||
3115       X86::isUNPCKHMask(PermMask.Val))
3116     return Op;
3117
3118   if (V2IsSplat) {
3119     // Normalize mask so all entries that point to V2 points to its first
3120     // element then try to match unpck{h|l} again. If match, return a
3121     // new vector_shuffle with the corrected mask.
3122     SDOperand NewMask = NormalizeMask(PermMask, DAG);
3123     if (NewMask.Val != PermMask.Val) {
3124       if (X86::isUNPCKLMask(PermMask.Val, true)) {
3125         SDOperand NewMask = getUnpacklMask(NumElems, DAG);
3126         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3127       } else if (X86::isUNPCKHMask(PermMask.Val, true)) {
3128         SDOperand NewMask = getUnpackhMask(NumElems, DAG);
3129         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3130       }
3131     }
3132   }
3133
3134   // Normalize the node to match x86 shuffle ops if needed
3135   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.Val))
3136       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3137
3138   if (Commuted) {
3139     // Commute is back and try unpck* again.
3140     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3141     if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3142         X86::isUNPCKLMask(PermMask.Val) ||
3143         X86::isUNPCKHMask(PermMask.Val))
3144       return Op;
3145   }
3146
3147   // If VT is integer, try PSHUF* first, then SHUFP*.
3148   if (MVT::isInteger(VT)) {
3149     if (X86::isPSHUFDMask(PermMask.Val) ||
3150         X86::isPSHUFHWMask(PermMask.Val) ||
3151         X86::isPSHUFLWMask(PermMask.Val)) {
3152       if (V2.getOpcode() != ISD::UNDEF)
3153         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3154                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3155       return Op;
3156     }
3157
3158     if (X86::isSHUFPMask(PermMask.Val))
3159       return Op;
3160
3161     // Handle v8i16 shuffle high / low shuffle node pair.
3162     if (VT == MVT::v8i16 && isPSHUFHW_PSHUFLWMask(PermMask.Val)) {
3163       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3164       MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3165       SmallVector<SDOperand, 8> MaskVec;
3166       for (unsigned i = 0; i != 4; ++i)
3167         MaskVec.push_back(PermMask.getOperand(i));
3168       for (unsigned i = 4; i != 8; ++i)
3169         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3170       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3171                                    &MaskVec[0], MaskVec.size());
3172       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3173       MaskVec.clear();
3174       for (unsigned i = 0; i != 4; ++i)
3175         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3176       for (unsigned i = 4; i != 8; ++i)
3177         MaskVec.push_back(PermMask.getOperand(i));
3178       Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0],MaskVec.size());
3179       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3180     }
3181   } else {
3182     // Floating point cases in the other order.
3183     if (X86::isSHUFPMask(PermMask.Val))
3184       return Op;
3185     if (X86::isPSHUFDMask(PermMask.Val) ||
3186         X86::isPSHUFHWMask(PermMask.Val) ||
3187         X86::isPSHUFLWMask(PermMask.Val)) {
3188       if (V2.getOpcode() != ISD::UNDEF)
3189         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3190                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3191       return Op;
3192     }
3193   }
3194
3195   if (NumElems == 4) {
3196     MVT::ValueType MaskVT = PermMask.getValueType();
3197     MVT::ValueType MaskEVT = MVT::getVectorBaseType(MaskVT);
3198     SmallVector<std::pair<int, int>, 8> Locs;
3199     Locs.reserve(NumElems);
3200     SmallVector<SDOperand, 8> Mask1(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3201     SmallVector<SDOperand, 8> Mask2(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3202     unsigned NumHi = 0;
3203     unsigned NumLo = 0;
3204     // If no more than two elements come from either vector. This can be
3205     // implemented with two shuffles. First shuffle gather the elements.
3206     // The second shuffle, which takes the first shuffle as both of its
3207     // vector operands, put the elements into the right order.
3208     for (unsigned i = 0; i != NumElems; ++i) {
3209       SDOperand Elt = PermMask.getOperand(i);
3210       if (Elt.getOpcode() == ISD::UNDEF) {
3211         Locs[i] = std::make_pair(-1, -1);
3212       } else {
3213         unsigned Val = cast<ConstantSDNode>(Elt)->getValue();
3214         if (Val < NumElems) {
3215           Locs[i] = std::make_pair(0, NumLo);
3216           Mask1[NumLo] = Elt;
3217           NumLo++;
3218         } else {
3219           Locs[i] = std::make_pair(1, NumHi);
3220           if (2+NumHi < NumElems)
3221             Mask1[2+NumHi] = Elt;
3222           NumHi++;
3223         }
3224       }
3225     }
3226     if (NumLo <= 2 && NumHi <= 2) {
3227       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3228                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3229                                    &Mask1[0], Mask1.size()));
3230       for (unsigned i = 0; i != NumElems; ++i) {
3231         if (Locs[i].first == -1)
3232           continue;
3233         else {
3234           unsigned Idx = (i < NumElems/2) ? 0 : NumElems;
3235           Idx += Locs[i].first * (NumElems/2) + Locs[i].second;
3236           Mask2[i] = DAG.getConstant(Idx, MaskEVT);
3237         }
3238       }
3239
3240       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1,
3241                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3242                                      &Mask2[0], Mask2.size()));
3243     }
3244
3245     // Break it into (shuffle shuffle_hi, shuffle_lo).
3246     Locs.clear();
3247     SmallVector<SDOperand,8> LoMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3248     SmallVector<SDOperand,8> HiMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3249     SmallVector<SDOperand,8> *MaskPtr = &LoMask;
3250     unsigned MaskIdx = 0;
3251     unsigned LoIdx = 0;
3252     unsigned HiIdx = NumElems/2;
3253     for (unsigned i = 0; i != NumElems; ++i) {
3254       if (i == NumElems/2) {
3255         MaskPtr = &HiMask;
3256         MaskIdx = 1;
3257         LoIdx = 0;
3258         HiIdx = NumElems/2;
3259       }
3260       SDOperand Elt = PermMask.getOperand(i);
3261       if (Elt.getOpcode() == ISD::UNDEF) {
3262         Locs[i] = std::make_pair(-1, -1);
3263       } else if (cast<ConstantSDNode>(Elt)->getValue() < NumElems) {
3264         Locs[i] = std::make_pair(MaskIdx, LoIdx);
3265         (*MaskPtr)[LoIdx] = Elt;
3266         LoIdx++;
3267       } else {
3268         Locs[i] = std::make_pair(MaskIdx, HiIdx);
3269         (*MaskPtr)[HiIdx] = Elt;
3270         HiIdx++;
3271       }
3272     }
3273
3274     SDOperand LoShuffle =
3275       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3276                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3277                               &LoMask[0], LoMask.size()));
3278     SDOperand HiShuffle =
3279       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3280                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3281                               &HiMask[0], HiMask.size()));
3282     SmallVector<SDOperand, 8> MaskOps;
3283     for (unsigned i = 0; i != NumElems; ++i) {
3284       if (Locs[i].first == -1) {
3285         MaskOps.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3286       } else {
3287         unsigned Idx = Locs[i].first * NumElems + Locs[i].second;
3288         MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
3289       }
3290     }
3291     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, LoShuffle, HiShuffle,
3292                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3293                                    &MaskOps[0], MaskOps.size()));
3294   }
3295
3296   return SDOperand();
3297 }
3298
3299 SDOperand
3300 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3301   if (!isa<ConstantSDNode>(Op.getOperand(1)))
3302     return SDOperand();
3303
3304   MVT::ValueType VT = Op.getValueType();
3305   // TODO: handle v16i8.
3306   if (MVT::getSizeInBits(VT) == 16) {
3307     // Transform it so it match pextrw which produces a 32-bit result.
3308     MVT::ValueType EVT = (MVT::ValueType)(VT+1);
3309     SDOperand Extract = DAG.getNode(X86ISD::PEXTRW, EVT,
3310                                     Op.getOperand(0), Op.getOperand(1));
3311     SDOperand Assert  = DAG.getNode(ISD::AssertZext, EVT, Extract,
3312                                     DAG.getValueType(VT));
3313     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
3314   } else if (MVT::getSizeInBits(VT) == 32) {
3315     SDOperand Vec = Op.getOperand(0);
3316     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3317     if (Idx == 0)
3318       return Op;
3319     // SHUFPS the element to the lowest double word, then movss.
3320     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3321     SmallVector<SDOperand, 8> IdxVec;
3322     IdxVec.push_back(DAG.getConstant(Idx, MVT::getVectorBaseType(MaskVT)));
3323     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3324     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3325     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3326     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3327                                  &IdxVec[0], IdxVec.size());
3328     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3329                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3330     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3331                        DAG.getConstant(0, getPointerTy()));
3332   } else if (MVT::getSizeInBits(VT) == 64) {
3333     SDOperand Vec = Op.getOperand(0);
3334     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3335     if (Idx == 0)
3336       return Op;
3337
3338     // UNPCKHPD the element to the lowest double word, then movsd.
3339     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
3340     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
3341     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3342     SmallVector<SDOperand, 8> IdxVec;
3343     IdxVec.push_back(DAG.getConstant(1, MVT::getVectorBaseType(MaskVT)));
3344     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3345     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3346                                  &IdxVec[0], IdxVec.size());
3347     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3348                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3349     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3350                        DAG.getConstant(0, getPointerTy()));
3351   }
3352
3353   return SDOperand();
3354 }
3355
3356 SDOperand
3357 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3358   // Transform it so it match pinsrw which expects a 16-bit value in a GR32
3359   // as its second argument.
3360   MVT::ValueType VT = Op.getValueType();
3361   MVT::ValueType BaseVT = MVT::getVectorBaseType(VT);
3362   SDOperand N0 = Op.getOperand(0);
3363   SDOperand N1 = Op.getOperand(1);
3364   SDOperand N2 = Op.getOperand(2);
3365   if (MVT::getSizeInBits(BaseVT) == 16) {
3366     if (N1.getValueType() != MVT::i32)
3367       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
3368     if (N2.getValueType() != MVT::i32)
3369       N2 = DAG.getConstant(cast<ConstantSDNode>(N2)->getValue(), MVT::i32);
3370     return DAG.getNode(X86ISD::PINSRW, VT, N0, N1, N2);
3371   } else if (MVT::getSizeInBits(BaseVT) == 32) {
3372     unsigned Idx = cast<ConstantSDNode>(N2)->getValue();
3373     if (Idx == 0) {
3374       // Use a movss.
3375       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, N1);
3376       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3377       MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3378       SmallVector<SDOperand, 8> MaskVec;
3379       MaskVec.push_back(DAG.getConstant(4, BaseVT));
3380       for (unsigned i = 1; i <= 3; ++i)
3381         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3382       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, N0, N1,
3383                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3384                                      &MaskVec[0], MaskVec.size()));
3385     } else {
3386       // Use two pinsrw instructions to insert a 32 bit value.
3387       Idx <<= 1;
3388       if (MVT::isFloatingPoint(N1.getValueType())) {
3389         if (ISD::isNON_EXTLoad(N1.Val)) {
3390           // Just load directly from f32mem to GR32.
3391           LoadSDNode *LD = cast<LoadSDNode>(N1);
3392           N1 = DAG.getLoad(MVT::i32, LD->getChain(), LD->getBasePtr(),
3393                            LD->getSrcValue(), LD->getSrcValueOffset());
3394         } else {
3395           N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4f32, N1);
3396           N1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, N1);
3397           N1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32, N1,
3398                            DAG.getConstant(0, getPointerTy()));
3399         }
3400       }
3401       N0 = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, N0);
3402       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3403                        DAG.getConstant(Idx, getPointerTy()));
3404       N1 = DAG.getNode(ISD::SRL, MVT::i32, N1, DAG.getConstant(16, MVT::i8));
3405       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3406                        DAG.getConstant(Idx+1, getPointerTy()));
3407       return DAG.getNode(ISD::BIT_CONVERT, VT, N0);
3408     }
3409   }
3410
3411   return SDOperand();
3412 }
3413
3414 SDOperand
3415 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
3416   SDOperand AnyExt = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, Op.getOperand(0));
3417   return DAG.getNode(X86ISD::S2VEC, Op.getValueType(), AnyExt);
3418 }
3419
3420 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
3421 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
3422 // one of the above mentioned nodes. It has to be wrapped because otherwise
3423 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
3424 // be used to form addressing mode. These wrapped nodes will be selected
3425 // into MOV32ri.
3426 SDOperand
3427 X86TargetLowering::LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
3428   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3429   SDOperand Result = DAG.getTargetConstantPool(CP->getConstVal(),
3430                                                getPointerTy(),
3431                                                CP->getAlignment());
3432   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3433   // With PIC, the address is actually $g + Offset.
3434   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3435       !Subtarget->isPICStyleRIPRel()) {
3436     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3437                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3438                          Result);
3439   }
3440
3441   return Result;
3442 }
3443
3444 SDOperand
3445 X86TargetLowering::LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
3446   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3447   SDOperand Result = DAG.getTargetGlobalAddress(GV, getPointerTy());
3448   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3449   // With PIC, the address is actually $g + Offset.
3450   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3451       !Subtarget->isPICStyleRIPRel()) {
3452     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3453                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3454                          Result);
3455   }
3456
3457   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
3458   // load the value at address GV, not the value of GV itself. This means that
3459   // the GlobalAddress must be in the base or index register of the address, not
3460   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
3461   // The same applies for external symbols during PIC codegen
3462   if (Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false))
3463     Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), Result, NULL, 0);
3464
3465   return Result;
3466 }
3467
3468 SDOperand
3469 X86TargetLowering::LowerExternalSymbol(SDOperand Op, SelectionDAG &DAG) {
3470   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
3471   SDOperand Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
3472   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3473   // With PIC, the address is actually $g + Offset.
3474   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3475       !Subtarget->isPICStyleRIPRel()) {
3476     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3477                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3478                          Result);
3479   }
3480
3481   return Result;
3482 }
3483
3484 SDOperand X86TargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
3485   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3486   SDOperand Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
3487   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3488   // With PIC, the address is actually $g + Offset.
3489   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3490       !Subtarget->isPICStyleRIPRel()) {
3491     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3492                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3493                          Result);
3494   }
3495
3496   return Result;
3497 }
3498
3499 SDOperand X86TargetLowering::LowerShift(SDOperand Op, SelectionDAG &DAG) {
3500     assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
3501            "Not an i64 shift!");
3502     bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
3503     SDOperand ShOpLo = Op.getOperand(0);
3504     SDOperand ShOpHi = Op.getOperand(1);
3505     SDOperand ShAmt  = Op.getOperand(2);
3506     SDOperand Tmp1 = isSRA ?
3507       DAG.getNode(ISD::SRA, MVT::i32, ShOpHi, DAG.getConstant(31, MVT::i8)) :
3508       DAG.getConstant(0, MVT::i32);
3509
3510     SDOperand Tmp2, Tmp3;
3511     if (Op.getOpcode() == ISD::SHL_PARTS) {
3512       Tmp2 = DAG.getNode(X86ISD::SHLD, MVT::i32, ShOpHi, ShOpLo, ShAmt);
3513       Tmp3 = DAG.getNode(ISD::SHL, MVT::i32, ShOpLo, ShAmt);
3514     } else {
3515       Tmp2 = DAG.getNode(X86ISD::SHRD, MVT::i32, ShOpLo, ShOpHi, ShAmt);
3516       Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, MVT::i32, ShOpHi, ShAmt);
3517     }
3518
3519     const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3520     SDOperand AndNode = DAG.getNode(ISD::AND, MVT::i8, ShAmt,
3521                                     DAG.getConstant(32, MVT::i8));
3522     SDOperand COps[]={DAG.getEntryNode(), AndNode, DAG.getConstant(0, MVT::i8)};
3523     SDOperand InFlag = DAG.getNode(X86ISD::CMP, VTs, 2, COps, 3).getValue(1);
3524
3525     SDOperand Hi, Lo;
3526     SDOperand CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3527
3528     VTs = DAG.getNodeValueTypes(MVT::i32, MVT::Flag);
3529     SmallVector<SDOperand, 4> Ops;
3530     if (Op.getOpcode() == ISD::SHL_PARTS) {
3531       Ops.push_back(Tmp2);
3532       Ops.push_back(Tmp3);
3533       Ops.push_back(CC);
3534       Ops.push_back(InFlag);
3535       Hi = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3536       InFlag = Hi.getValue(1);
3537
3538       Ops.clear();
3539       Ops.push_back(Tmp3);
3540       Ops.push_back(Tmp1);
3541       Ops.push_back(CC);
3542       Ops.push_back(InFlag);
3543       Lo = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3544     } else {
3545       Ops.push_back(Tmp2);
3546       Ops.push_back(Tmp3);
3547       Ops.push_back(CC);
3548       Ops.push_back(InFlag);
3549       Lo = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3550       InFlag = Lo.getValue(1);
3551
3552       Ops.clear();
3553       Ops.push_back(Tmp3);
3554       Ops.push_back(Tmp1);
3555       Ops.push_back(CC);
3556       Ops.push_back(InFlag);
3557       Hi = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3558     }
3559
3560     VTs = DAG.getNodeValueTypes(MVT::i32, MVT::i32);
3561     Ops.clear();
3562     Ops.push_back(Lo);
3563     Ops.push_back(Hi);
3564     return DAG.getNode(ISD::MERGE_VALUES, VTs, 2, &Ops[0], Ops.size());
3565 }
3566
3567 SDOperand X86TargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
3568   assert(Op.getOperand(0).getValueType() <= MVT::i64 &&
3569          Op.getOperand(0).getValueType() >= MVT::i16 &&
3570          "Unknown SINT_TO_FP to lower!");
3571
3572   SDOperand Result;
3573   MVT::ValueType SrcVT = Op.getOperand(0).getValueType();
3574   unsigned Size = MVT::getSizeInBits(SrcVT)/8;
3575   MachineFunction &MF = DAG.getMachineFunction();
3576   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
3577   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3578   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Op.getOperand(0),
3579                                  StackSlot, NULL, 0);
3580
3581   // Build the FILD
3582   SDVTList Tys;
3583   if (X86ScalarSSE)
3584     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
3585   else
3586     Tys = DAG.getVTList(MVT::f64, MVT::Other);
3587   SmallVector<SDOperand, 8> Ops;
3588   Ops.push_back(Chain);
3589   Ops.push_back(StackSlot);
3590   Ops.push_back(DAG.getValueType(SrcVT));
3591   Result = DAG.getNode(X86ScalarSSE ? X86ISD::FILD_FLAG :X86ISD::FILD,
3592                        Tys, &Ops[0], Ops.size());
3593
3594   if (X86ScalarSSE) {
3595     Chain = Result.getValue(1);
3596     SDOperand InFlag = Result.getValue(2);
3597
3598     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
3599     // shouldn't be necessary except that RFP cannot be live across
3600     // multiple blocks. When stackifier is fixed, they can be uncoupled.
3601     MachineFunction &MF = DAG.getMachineFunction();
3602     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
3603     SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3604     Tys = DAG.getVTList(MVT::Other);
3605     SmallVector<SDOperand, 8> Ops;
3606     Ops.push_back(Chain);
3607     Ops.push_back(Result);
3608     Ops.push_back(StackSlot);
3609     Ops.push_back(DAG.getValueType(Op.getValueType()));
3610     Ops.push_back(InFlag);
3611     Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
3612     Result = DAG.getLoad(Op.getValueType(), Chain, StackSlot, NULL, 0);
3613   }
3614
3615   return Result;
3616 }
3617
3618 SDOperand X86TargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
3619   assert(Op.getValueType() <= MVT::i64 && Op.getValueType() >= MVT::i16 &&
3620          "Unknown FP_TO_SINT to lower!");
3621   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
3622   // stack slot.
3623   MachineFunction &MF = DAG.getMachineFunction();
3624   unsigned MemSize = MVT::getSizeInBits(Op.getValueType())/8;
3625   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3626   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3627
3628   unsigned Opc;
3629   switch (Op.getValueType()) {
3630     default: assert(0 && "Invalid FP_TO_SINT to lower!");
3631     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
3632     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
3633     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
3634   }
3635
3636   SDOperand Chain = DAG.getEntryNode();
3637   SDOperand Value = Op.getOperand(0);
3638   if (X86ScalarSSE) {
3639     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
3640     Chain = DAG.getStore(Chain, Value, StackSlot, NULL, 0);
3641     SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other);
3642     SDOperand Ops[] = {
3643       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
3644     };
3645     Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
3646     Chain = Value.getValue(1);
3647     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3648     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3649   }
3650
3651   // Build the FP_TO_INT*_IN_MEM
3652   SDOperand Ops[] = { Chain, Value, StackSlot };
3653   SDOperand FIST = DAG.getNode(Opc, MVT::Other, Ops, 3);
3654
3655   // Load the result.
3656   return DAG.getLoad(Op.getValueType(), FIST, StackSlot, NULL, 0);
3657 }
3658
3659 SDOperand X86TargetLowering::LowerFABS(SDOperand Op, SelectionDAG &DAG) {
3660   MVT::ValueType VT = Op.getValueType();
3661   const Type *OpNTy =  MVT::getTypeForValueType(VT);
3662   std::vector<Constant*> CV;
3663   if (VT == MVT::f64) {
3664     CV.push_back(ConstantFP::get(OpNTy, BitsToDouble(~(1ULL << 63))));
3665     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3666   } else {
3667     CV.push_back(ConstantFP::get(OpNTy, BitsToFloat(~(1U << 31))));
3668     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3669     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3670     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3671   }
3672   Constant *CS = ConstantStruct::get(CV);
3673   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3674   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
3675   SmallVector<SDOperand, 3> Ops;
3676   Ops.push_back(DAG.getEntryNode());
3677   Ops.push_back(CPIdx);
3678   Ops.push_back(DAG.getSrcValue(NULL));
3679   SDOperand Mask = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3680   return DAG.getNode(X86ISD::FAND, VT, Op.getOperand(0), Mask);
3681 }
3682
3683 SDOperand X86TargetLowering::LowerFNEG(SDOperand Op, SelectionDAG &DAG) {
3684   MVT::ValueType VT = Op.getValueType();
3685   const Type *OpNTy =  MVT::getTypeForValueType(VT);
3686   std::vector<Constant*> CV;
3687   if (VT == MVT::f64) {
3688     CV.push_back(ConstantFP::get(OpNTy, BitsToDouble(1ULL << 63)));
3689     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3690   } else {
3691     CV.push_back(ConstantFP::get(OpNTy, BitsToFloat(1U << 31)));
3692     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3693     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3694     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3695   }
3696   Constant *CS = ConstantStruct::get(CV);
3697   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3698   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
3699   SmallVector<SDOperand, 3> Ops;
3700   Ops.push_back(DAG.getEntryNode());
3701   Ops.push_back(CPIdx);
3702   Ops.push_back(DAG.getSrcValue(NULL));
3703   SDOperand Mask = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3704   return DAG.getNode(X86ISD::FXOR, VT, Op.getOperand(0), Mask);
3705 }
3706
3707 SDOperand X86TargetLowering::LowerFCOPYSIGN(SDOperand Op, SelectionDAG &DAG) {
3708   SDOperand Op0 = Op.getOperand(0);
3709   SDOperand Op1 = Op.getOperand(1);
3710   MVT::ValueType VT = Op.getValueType();
3711   MVT::ValueType SrcVT = Op1.getValueType();
3712   const Type *SrcTy =  MVT::getTypeForValueType(SrcVT);
3713
3714   // If second operand is smaller, extend it first.
3715   if (MVT::getSizeInBits(SrcVT) < MVT::getSizeInBits(VT)) {
3716     Op1 = DAG.getNode(ISD::FP_EXTEND, VT, Op1);
3717     SrcVT = VT;
3718   }
3719
3720   // First get the sign bit of second operand.
3721   std::vector<Constant*> CV;
3722   if (SrcVT == MVT::f64) {
3723     CV.push_back(ConstantFP::get(SrcTy, BitsToDouble(1ULL << 63)));
3724     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3725   } else {
3726     CV.push_back(ConstantFP::get(SrcTy, BitsToFloat(1U << 31)));
3727     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3728     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3729     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3730   }
3731   Constant *CS = ConstantStruct::get(CV);
3732   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3733   SDVTList Tys = DAG.getVTList(SrcVT, MVT::Other);
3734   SmallVector<SDOperand, 3> Ops;
3735   Ops.push_back(DAG.getEntryNode());
3736   Ops.push_back(CPIdx);
3737   Ops.push_back(DAG.getSrcValue(NULL));
3738   SDOperand Mask1 = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3739   SDOperand SignBit = DAG.getNode(X86ISD::FAND, SrcVT, Op1, Mask1);
3740
3741   // Shift sign bit right or left if the two operands have different types.
3742   if (MVT::getSizeInBits(SrcVT) > MVT::getSizeInBits(VT)) {
3743     // Op0 is MVT::f32, Op1 is MVT::f64.
3744     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2f64, SignBit);
3745     SignBit = DAG.getNode(X86ISD::FSRL, MVT::v2f64, SignBit,
3746                           DAG.getConstant(32, MVT::i32));
3747     SignBit = DAG.getNode(ISD::BIT_CONVERT, MVT::v4f32, SignBit);
3748     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::f32, SignBit,
3749                           DAG.getConstant(0, getPointerTy()));
3750   }
3751
3752   // Clear first operand sign bit.
3753   CV.clear();
3754   if (VT == MVT::f64) {
3755     CV.push_back(ConstantFP::get(SrcTy, BitsToDouble(~(1ULL << 63))));
3756     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3757   } else {
3758     CV.push_back(ConstantFP::get(SrcTy, BitsToFloat(~(1U << 31))));
3759     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3760     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3761     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3762   }
3763   CS = ConstantStruct::get(CV);
3764   CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3765   Tys = DAG.getVTList(VT, MVT::Other);
3766   Ops.clear();
3767   Ops.push_back(DAG.getEntryNode());
3768   Ops.push_back(CPIdx);
3769   Ops.push_back(DAG.getSrcValue(NULL));
3770   SDOperand Mask2 = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3771   SDOperand Val = DAG.getNode(X86ISD::FAND, VT, Op0, Mask2);
3772
3773   // Or the value with the sign bit.
3774   return DAG.getNode(X86ISD::FOR, VT, Val, SignBit);
3775 }
3776
3777 SDOperand X86TargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG,
3778                                         SDOperand Chain) {
3779   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
3780   SDOperand Cond;
3781   SDOperand Op0 = Op.getOperand(0);
3782   SDOperand Op1 = Op.getOperand(1);
3783   SDOperand CC = Op.getOperand(2);
3784   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
3785   const MVT::ValueType *VTs1 = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3786   const MVT::ValueType *VTs2 = DAG.getNodeValueTypes(MVT::i8, MVT::Flag);
3787   bool isFP = MVT::isFloatingPoint(Op.getOperand(1).getValueType());
3788   unsigned X86CC;
3789
3790   if (translateX86CC(cast<CondCodeSDNode>(CC)->get(), isFP, X86CC,
3791                      Op0, Op1, DAG)) {
3792     SDOperand Ops1[] = { Chain, Op0, Op1 };
3793     Cond = DAG.getNode(X86ISD::CMP, VTs1, 2, Ops1, 3).getValue(1);
3794     SDOperand Ops2[] = { DAG.getConstant(X86CC, MVT::i8), Cond };
3795     return DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3796   }
3797
3798   assert(isFP && "Illegal integer SetCC!");
3799
3800   SDOperand COps[] = { Chain, Op0, Op1 };
3801   Cond = DAG.getNode(X86ISD::CMP, VTs1, 2, COps, 3).getValue(1);
3802
3803   switch (SetCCOpcode) {
3804   default: assert(false && "Illegal floating point SetCC!");
3805   case ISD::SETOEQ: {  // !PF & ZF
3806     SDOperand Ops1[] = { DAG.getConstant(X86::COND_NP, MVT::i8), Cond };
3807     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops1, 2);
3808     SDOperand Ops2[] = { DAG.getConstant(X86::COND_E, MVT::i8),
3809                          Tmp1.getValue(1) };
3810     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3811     return DAG.getNode(ISD::AND, MVT::i8, Tmp1, Tmp2);
3812   }
3813   case ISD::SETUNE: {  // PF | !ZF
3814     SDOperand Ops1[] = { DAG.getConstant(X86::COND_P, MVT::i8), Cond };
3815     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops1, 2);
3816     SDOperand Ops2[] = { DAG.getConstant(X86::COND_NE, MVT::i8),
3817                          Tmp1.getValue(1) };
3818     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3819     return DAG.getNode(ISD::OR, MVT::i8, Tmp1, Tmp2);
3820   }
3821   }
3822 }
3823
3824 SDOperand X86TargetLowering::LowerSELECT(SDOperand Op, SelectionDAG &DAG) {
3825   bool addTest = true;
3826   SDOperand Chain = DAG.getEntryNode();
3827   SDOperand Cond  = Op.getOperand(0);
3828   SDOperand CC;
3829   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3830
3831   if (Cond.getOpcode() == ISD::SETCC)
3832     Cond = LowerSETCC(Cond, DAG, Chain);
3833
3834   if (Cond.getOpcode() == X86ISD::SETCC) {
3835     CC = Cond.getOperand(0);
3836
3837     // If condition flag is set by a X86ISD::CMP, then make a copy of it
3838     // (since flag operand cannot be shared). Use it as the condition setting
3839     // operand in place of the X86ISD::SETCC.
3840     // If the X86ISD::SETCC has more than one use, then perhaps it's better
3841     // to use a test instead of duplicating the X86ISD::CMP (for register
3842     // pressure reason)?
3843     SDOperand Cmp = Cond.getOperand(1);
3844     unsigned Opc = Cmp.getOpcode();
3845     bool IllegalFPCMov = !X86ScalarSSE &&
3846       MVT::isFloatingPoint(Op.getValueType()) &&
3847       !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
3848     if ((Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI) &&
3849         !IllegalFPCMov) {
3850       SDOperand Ops[] = { Chain, Cmp.getOperand(1), Cmp.getOperand(2) };
3851       Cond = DAG.getNode(Opc, VTs, 2, Ops, 3);
3852       addTest = false;
3853     }
3854   }
3855
3856   if (addTest) {
3857     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3858     SDOperand Ops[] = { Chain, Cond, DAG.getConstant(0, MVT::i8) };
3859     Cond = DAG.getNode(X86ISD::CMP, VTs, 2, Ops, 3);
3860   }
3861
3862   VTs = DAG.getNodeValueTypes(Op.getValueType(), MVT::Flag);
3863   SmallVector<SDOperand, 4> Ops;
3864   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
3865   // condition is true.
3866   Ops.push_back(Op.getOperand(2));
3867   Ops.push_back(Op.getOperand(1));
3868   Ops.push_back(CC);
3869   Ops.push_back(Cond.getValue(1));
3870   return DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3871 }
3872
3873 SDOperand X86TargetLowering::LowerBRCOND(SDOperand Op, SelectionDAG &DAG) {
3874   bool addTest = true;
3875   SDOperand Chain = Op.getOperand(0);
3876   SDOperand Cond  = Op.getOperand(1);
3877   SDOperand Dest  = Op.getOperand(2);
3878   SDOperand CC;
3879   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3880
3881   if (Cond.getOpcode() == ISD::SETCC)
3882     Cond = LowerSETCC(Cond, DAG, Chain);
3883
3884   if (Cond.getOpcode() == X86ISD::SETCC) {
3885     CC = Cond.getOperand(0);
3886
3887     // If condition flag is set by a X86ISD::CMP, then make a copy of it
3888     // (since flag operand cannot be shared). Use it as the condition setting
3889     // operand in place of the X86ISD::SETCC.
3890     // If the X86ISD::SETCC has more than one use, then perhaps it's better
3891     // to use a test instead of duplicating the X86ISD::CMP (for register
3892     // pressure reason)?
3893     SDOperand Cmp = Cond.getOperand(1);
3894     unsigned Opc = Cmp.getOpcode();
3895     if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI) {
3896       SDOperand Ops[] = { Chain, Cmp.getOperand(1), Cmp.getOperand(2) };
3897       Cond = DAG.getNode(Opc, VTs, 2, Ops, 3);
3898       addTest = false;
3899     }
3900   }
3901
3902   if (addTest) {
3903     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3904     SDOperand Ops[] = { Chain, Cond, DAG.getConstant(0, MVT::i8) };
3905     Cond = DAG.getNode(X86ISD::CMP, VTs, 2, Ops, 3);
3906   }
3907   return DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
3908                      Cond, Op.getOperand(2), CC, Cond.getValue(1));
3909 }
3910
3911 SDOperand X86TargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG) {
3912   unsigned CallingConv= cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3913
3914   if (Subtarget->is64Bit())
3915     return LowerX86_64CCCCallTo(Op, DAG);
3916   else
3917     switch (CallingConv) {
3918     default:
3919       assert(0 && "Unsupported calling convention");
3920     case CallingConv::Fast:
3921       if (EnableFastCC) {
3922         return LowerFastCCCallTo(Op, DAG);
3923       }
3924       // Falls through
3925     case CallingConv::C:
3926       return LowerCCCCallTo(Op, DAG);
3927     case CallingConv::X86_StdCall:
3928       return LowerCCCCallTo(Op, DAG, true);
3929     case CallingConv::X86_FastCall:
3930       return LowerFastCCCallTo(Op, DAG, true);
3931     }
3932 }
3933
3934 SDOperand X86TargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG) {
3935   SDOperand Copy;
3936
3937   switch(Op.getNumOperands()) {
3938     default:
3939       assert(0 && "Do not know how to return this many arguments!");
3940       abort();
3941     case 1:    // ret void.
3942       return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Op.getOperand(0),
3943                         DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
3944     case 3: {
3945       MVT::ValueType ArgVT = Op.getOperand(1).getValueType();
3946
3947       if (MVT::isVector(ArgVT) ||
3948           (Subtarget->is64Bit() && MVT::isFloatingPoint(ArgVT))) {
3949         // Integer or FP vector result -> XMM0.
3950         if (DAG.getMachineFunction().liveout_empty())
3951           DAG.getMachineFunction().addLiveOut(X86::XMM0);
3952         Copy = DAG.getCopyToReg(Op.getOperand(0), X86::XMM0, Op.getOperand(1),
3953                                 SDOperand());
3954       } else if (MVT::isInteger(ArgVT)) {
3955         // Integer result -> EAX / RAX.
3956         // The C calling convention guarantees the return value has been
3957         // promoted to at least MVT::i32. The X86-64 ABI doesn't require the
3958         // value to be promoted MVT::i64. So we don't have to extend it to
3959         // 64-bit. Return the value in EAX, but mark RAX as liveout.
3960         unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
3961         if (DAG.getMachineFunction().liveout_empty())
3962           DAG.getMachineFunction().addLiveOut(Reg);
3963
3964         Reg = (ArgVT == MVT::i64) ? X86::RAX : X86::EAX;
3965         Copy = DAG.getCopyToReg(Op.getOperand(0), Reg, Op.getOperand(1),
3966                                 SDOperand());
3967       } else if (!X86ScalarSSE) {
3968         // FP return with fp-stack value.
3969         if (DAG.getMachineFunction().liveout_empty())
3970           DAG.getMachineFunction().addLiveOut(X86::ST0);
3971
3972         SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
3973         SDOperand Ops[] = { Op.getOperand(0), Op.getOperand(1) };
3974         Copy = DAG.getNode(X86ISD::FP_SET_RESULT, Tys, Ops, 2);
3975       } else {
3976         // FP return with ScalarSSE (return on fp-stack).
3977         if (DAG.getMachineFunction().liveout_empty())
3978           DAG.getMachineFunction().addLiveOut(X86::ST0);
3979
3980         SDOperand MemLoc;
3981         SDOperand Chain = Op.getOperand(0);
3982         SDOperand Value = Op.getOperand(1);
3983
3984         if (ISD::isNON_EXTLoad(Value.Val) &&
3985             (Chain == Value.getValue(1) || Chain == Value.getOperand(0))) {
3986           Chain  = Value.getOperand(0);
3987           MemLoc = Value.getOperand(1);
3988         } else {
3989           // Spill the value to memory and reload it into top of stack.
3990           unsigned Size = MVT::getSizeInBits(ArgVT)/8;
3991           MachineFunction &MF = DAG.getMachineFunction();
3992           int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
3993           MemLoc = DAG.getFrameIndex(SSFI, getPointerTy());
3994           Chain = DAG.getStore(Op.getOperand(0), Value, MemLoc, NULL, 0);
3995         }
3996         SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other);
3997         SDOperand Ops[] = { Chain, MemLoc, DAG.getValueType(ArgVT) };
3998         Copy = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
3999
4000         Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4001         Ops[0] = Copy.getValue(1);
4002         Ops[1] = Copy;
4003         Copy = DAG.getNode(X86ISD::FP_SET_RESULT, Tys, Ops, 2);
4004       }
4005       break;
4006     }
4007     case 5: {
4008       unsigned Reg1 = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
4009       unsigned Reg2 = Subtarget->is64Bit() ? X86::RDX : X86::EDX;
4010       if (DAG.getMachineFunction().liveout_empty()) {
4011         DAG.getMachineFunction().addLiveOut(Reg1);
4012         DAG.getMachineFunction().addLiveOut(Reg2);
4013       }
4014
4015       Copy = DAG.getCopyToReg(Op.getOperand(0), Reg2, Op.getOperand(3),
4016                               SDOperand());
4017       Copy = DAG.getCopyToReg(Copy, Reg1, Op.getOperand(1), Copy.getValue(1));
4018       break;
4019     }
4020   }
4021   return DAG.getNode(X86ISD::RET_FLAG, MVT::Other,
4022                      Copy, DAG.getConstant(getBytesToPopOnReturn(), MVT::i16),
4023                      Copy.getValue(1));
4024 }
4025
4026 SDOperand
4027 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG) {
4028   MachineFunction &MF = DAG.getMachineFunction();
4029   const Function* Fn = MF.getFunction();
4030   if (Fn->hasExternalLinkage() &&
4031       Subtarget->isTargetCygMing() &&
4032       Fn->getName() == "main")
4033     MF.getInfo<X86FunctionInfo>()->setForceFramePointer(true);
4034
4035   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
4036   if (Subtarget->is64Bit())
4037     return LowerX86_64CCCArguments(Op, DAG);
4038   else
4039     switch(CC) {
4040     default:
4041       assert(0 && "Unsupported calling convention");
4042     case CallingConv::Fast:
4043       if (EnableFastCC) {
4044         return LowerFastCCArguments(Op, DAG);
4045       }
4046       // Falls through
4047     case CallingConv::C:
4048       return LowerCCCArguments(Op, DAG);
4049     case CallingConv::X86_StdCall:
4050       MF.getInfo<X86FunctionInfo>()->setDecorationStyle(StdCall);
4051       return LowerCCCArguments(Op, DAG, true);
4052     case CallingConv::X86_FastCall:
4053       MF.getInfo<X86FunctionInfo>()->setDecorationStyle(FastCall);
4054       return LowerFastCCArguments(Op, DAG, true);
4055     }
4056 }
4057
4058 SDOperand X86TargetLowering::LowerMEMSET(SDOperand Op, SelectionDAG &DAG) {
4059   SDOperand InFlag(0, 0);
4060   SDOperand Chain = Op.getOperand(0);
4061   unsigned Align =
4062     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
4063   if (Align == 0) Align = 1;
4064
4065   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
4066   // If not DWORD aligned, call memset if size is less than the threshold.
4067   // It knows how to align to the right boundary first.
4068   if ((Align & 3) != 0 ||
4069       (I && I->getValue() < Subtarget->getMinRepStrSizeThreshold())) {
4070     MVT::ValueType IntPtr = getPointerTy();
4071     const Type *IntPtrTy = getTargetData()->getIntPtrType();
4072     TargetLowering::ArgListTy Args;
4073     TargetLowering::ArgListEntry Entry;
4074     Entry.Node = Op.getOperand(1);
4075     Entry.Ty = IntPtrTy;
4076     Entry.isSigned = false;
4077     Entry.isInReg = false;
4078     Entry.isSRet = false;
4079     Args.push_back(Entry);
4080     // Extend the unsigned i8 argument to be an int value for the call.
4081     Entry.Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i32, Op.getOperand(2));
4082     Entry.Ty = IntPtrTy;
4083     Entry.isSigned = false;
4084     Entry.isInReg = false;
4085     Entry.isSRet = false;
4086     Args.push_back(Entry);
4087     Entry.Node = Op.getOperand(3);
4088     Args.push_back(Entry);
4089     std::pair<SDOperand,SDOperand> CallResult =
4090       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
4091                   DAG.getExternalSymbol("memset", IntPtr), Args, DAG);
4092     return CallResult.second;
4093   }
4094
4095   MVT::ValueType AVT;
4096   SDOperand Count;
4097   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Op.getOperand(2));
4098   unsigned BytesLeft = 0;
4099   bool TwoRepStos = false;
4100   if (ValC) {
4101     unsigned ValReg;
4102     uint64_t Val = ValC->getValue() & 255;
4103
4104     // If the value is a constant, then we can potentially use larger sets.
4105     switch (Align & 3) {
4106       case 2:   // WORD aligned
4107         AVT = MVT::i16;
4108         ValReg = X86::AX;
4109         Val = (Val << 8) | Val;
4110         break;
4111       case 0:  // DWORD aligned
4112         AVT = MVT::i32;
4113         ValReg = X86::EAX;
4114         Val = (Val << 8)  | Val;
4115         Val = (Val << 16) | Val;
4116         if (Subtarget->is64Bit() && ((Align & 0xF) == 0)) {  // QWORD aligned
4117           AVT = MVT::i64;
4118           ValReg = X86::RAX;
4119           Val = (Val << 32) | Val;
4120         }
4121         break;
4122       default:  // Byte aligned
4123         AVT = MVT::i8;
4124         ValReg = X86::AL;
4125         Count = Op.getOperand(3);
4126         break;
4127     }
4128
4129     if (AVT > MVT::i8) {
4130       if (I) {
4131         unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4132         Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4133         BytesLeft = I->getValue() % UBytes;
4134       } else {
4135         assert(AVT >= MVT::i32 &&
4136                "Do not use rep;stos if not at least DWORD aligned");
4137         Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4138                             Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4139         TwoRepStos = true;
4140       }
4141     }
4142
4143     Chain  = DAG.getCopyToReg(Chain, ValReg, DAG.getConstant(Val, AVT),
4144                               InFlag);
4145     InFlag = Chain.getValue(1);
4146   } else {
4147     AVT = MVT::i8;
4148     Count  = Op.getOperand(3);
4149     Chain  = DAG.getCopyToReg(Chain, X86::AL, Op.getOperand(2), InFlag);
4150     InFlag = Chain.getValue(1);
4151   }
4152
4153   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4154                             Count, InFlag);
4155   InFlag = Chain.getValue(1);
4156   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4157                             Op.getOperand(1), InFlag);
4158   InFlag = Chain.getValue(1);
4159
4160   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4161   SmallVector<SDOperand, 8> Ops;
4162   Ops.push_back(Chain);
4163   Ops.push_back(DAG.getValueType(AVT));
4164   Ops.push_back(InFlag);
4165   Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4166
4167   if (TwoRepStos) {
4168     InFlag = Chain.getValue(1);
4169     Count = Op.getOperand(3);
4170     MVT::ValueType CVT = Count.getValueType();
4171     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4172                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4173     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4174                               Left, InFlag);
4175     InFlag = Chain.getValue(1);
4176     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4177     Ops.clear();
4178     Ops.push_back(Chain);
4179     Ops.push_back(DAG.getValueType(MVT::i8));
4180     Ops.push_back(InFlag);
4181     Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4182   } else if (BytesLeft) {
4183     // Issue stores for the last 1 - 7 bytes.
4184     SDOperand Value;
4185     unsigned Val = ValC->getValue() & 255;
4186     unsigned Offset = I->getValue() - BytesLeft;
4187     SDOperand DstAddr = Op.getOperand(1);
4188     MVT::ValueType AddrVT = DstAddr.getValueType();
4189     if (BytesLeft >= 4) {
4190       Val = (Val << 8)  | Val;
4191       Val = (Val << 16) | Val;
4192       Value = DAG.getConstant(Val, MVT::i32);
4193       Chain = DAG.getStore(Chain, Value,
4194                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4195                                        DAG.getConstant(Offset, AddrVT)),
4196                            NULL, 0);
4197       BytesLeft -= 4;
4198       Offset += 4;
4199     }
4200     if (BytesLeft >= 2) {
4201       Value = DAG.getConstant((Val << 8) | Val, MVT::i16);
4202       Chain = DAG.getStore(Chain, Value,
4203                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4204                                        DAG.getConstant(Offset, AddrVT)),
4205                            NULL, 0);
4206       BytesLeft -= 2;
4207       Offset += 2;
4208     }
4209     if (BytesLeft == 1) {
4210       Value = DAG.getConstant(Val, MVT::i8);
4211       Chain = DAG.getStore(Chain, Value,
4212                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4213                                        DAG.getConstant(Offset, AddrVT)),
4214                            NULL, 0);
4215     }
4216   }
4217
4218   return Chain;
4219 }
4220
4221 SDOperand X86TargetLowering::LowerMEMCPY(SDOperand Op, SelectionDAG &DAG) {
4222   SDOperand Chain = Op.getOperand(0);
4223   unsigned Align =
4224     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
4225   if (Align == 0) Align = 1;
4226
4227   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
4228   // If not DWORD aligned, call memcpy if size is less than the threshold.
4229   // It knows how to align to the right boundary first.
4230   if ((Align & 3) != 0 ||
4231       (I && I->getValue() < Subtarget->getMinRepStrSizeThreshold())) {
4232     MVT::ValueType IntPtr = getPointerTy();
4233     TargetLowering::ArgListTy Args;
4234     TargetLowering::ArgListEntry Entry;
4235     Entry.Ty = getTargetData()->getIntPtrType();
4236     Entry.isSigned = false;
4237     Entry.isInReg = false;
4238     Entry.isSRet = false;
4239     Entry.Node = Op.getOperand(1); Args.push_back(Entry);
4240     Entry.Node = Op.getOperand(2); Args.push_back(Entry);
4241     Entry.Node = Op.getOperand(3); Args.push_back(Entry);
4242     std::pair<SDOperand,SDOperand> CallResult =
4243       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
4244                   DAG.getExternalSymbol("memcpy", IntPtr), Args, DAG);
4245     return CallResult.second;
4246   }
4247
4248   MVT::ValueType AVT;
4249   SDOperand Count;
4250   unsigned BytesLeft = 0;
4251   bool TwoRepMovs = false;
4252   switch (Align & 3) {
4253     case 2:   // WORD aligned
4254       AVT = MVT::i16;
4255       break;
4256     case 0:  // DWORD aligned
4257       AVT = MVT::i32;
4258       if (Subtarget->is64Bit() && ((Align & 0xF) == 0))  // QWORD aligned
4259         AVT = MVT::i64;
4260       break;
4261     default:  // Byte aligned
4262       AVT = MVT::i8;
4263       Count = Op.getOperand(3);
4264       break;
4265   }
4266
4267   if (AVT > MVT::i8) {
4268     if (I) {
4269       unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4270       Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4271       BytesLeft = I->getValue() % UBytes;
4272     } else {
4273       assert(AVT >= MVT::i32 &&
4274              "Do not use rep;movs if not at least DWORD aligned");
4275       Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4276                           Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4277       TwoRepMovs = true;
4278     }
4279   }
4280
4281   SDOperand InFlag(0, 0);
4282   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4283                             Count, InFlag);
4284   InFlag = Chain.getValue(1);
4285   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4286                             Op.getOperand(1), InFlag);
4287   InFlag = Chain.getValue(1);
4288   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RSI : X86::ESI,
4289                             Op.getOperand(2), InFlag);
4290   InFlag = Chain.getValue(1);
4291
4292   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4293   SmallVector<SDOperand, 8> Ops;
4294   Ops.push_back(Chain);
4295   Ops.push_back(DAG.getValueType(AVT));
4296   Ops.push_back(InFlag);
4297   Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4298
4299   if (TwoRepMovs) {
4300     InFlag = Chain.getValue(1);
4301     Count = Op.getOperand(3);
4302     MVT::ValueType CVT = Count.getValueType();
4303     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4304                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4305     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4306                               Left, InFlag);
4307     InFlag = Chain.getValue(1);
4308     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4309     Ops.clear();
4310     Ops.push_back(Chain);
4311     Ops.push_back(DAG.getValueType(MVT::i8));
4312     Ops.push_back(InFlag);
4313     Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4314   } else if (BytesLeft) {
4315     // Issue loads and stores for the last 1 - 7 bytes.
4316     unsigned Offset = I->getValue() - BytesLeft;
4317     SDOperand DstAddr = Op.getOperand(1);
4318     MVT::ValueType DstVT = DstAddr.getValueType();
4319     SDOperand SrcAddr = Op.getOperand(2);
4320     MVT::ValueType SrcVT = SrcAddr.getValueType();
4321     SDOperand Value;
4322     if (BytesLeft >= 4) {
4323       Value = DAG.getLoad(MVT::i32, Chain,
4324                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4325                                       DAG.getConstant(Offset, SrcVT)),
4326                           NULL, 0);
4327       Chain = Value.getValue(1);
4328       Chain = DAG.getStore(Chain, Value,
4329                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4330                                        DAG.getConstant(Offset, DstVT)),
4331                            NULL, 0);
4332       BytesLeft -= 4;
4333       Offset += 4;
4334     }
4335     if (BytesLeft >= 2) {
4336       Value = DAG.getLoad(MVT::i16, Chain,
4337                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4338                                       DAG.getConstant(Offset, SrcVT)),
4339                           NULL, 0);
4340       Chain = Value.getValue(1);
4341       Chain = DAG.getStore(Chain, Value,
4342                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4343                                        DAG.getConstant(Offset, DstVT)),
4344                            NULL, 0);
4345       BytesLeft -= 2;
4346       Offset += 2;
4347     }
4348
4349     if (BytesLeft == 1) {
4350       Value = DAG.getLoad(MVT::i8, Chain,
4351                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4352                                       DAG.getConstant(Offset, SrcVT)),
4353                           NULL, 0);
4354       Chain = Value.getValue(1);
4355       Chain = DAG.getStore(Chain, Value,
4356                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4357                                        DAG.getConstant(Offset, DstVT)),
4358                            NULL, 0);
4359     }
4360   }
4361
4362   return Chain;
4363 }
4364
4365 SDOperand
4366 X86TargetLowering::LowerREADCYCLCECOUNTER(SDOperand Op, SelectionDAG &DAG) {
4367   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4368   SDOperand TheOp = Op.getOperand(0);
4369   SDOperand rd = DAG.getNode(X86ISD::RDTSC_DAG, Tys, &TheOp, 1);
4370   if (Subtarget->is64Bit()) {
4371     SDOperand Copy1 = DAG.getCopyFromReg(rd, X86::RAX, MVT::i64, rd.getValue(1));
4372     SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::RDX,
4373                                          MVT::i64, Copy1.getValue(2));
4374     SDOperand Tmp = DAG.getNode(ISD::SHL, MVT::i64, Copy2,
4375                                 DAG.getConstant(32, MVT::i8));
4376     SDOperand Ops[] = {
4377       DAG.getNode(ISD::OR, MVT::i64, Copy1, Tmp), Copy2.getValue(1)
4378     };
4379
4380     Tys = DAG.getVTList(MVT::i64, MVT::Other);
4381     return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2);
4382   }
4383
4384   SDOperand Copy1 = DAG.getCopyFromReg(rd, X86::EAX, MVT::i32, rd.getValue(1));
4385   SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::EDX,
4386                                        MVT::i32, Copy1.getValue(2));
4387   SDOperand Ops[] = { Copy1, Copy2, Copy2.getValue(1) };
4388   Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
4389   return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 3);
4390 }
4391
4392 SDOperand X86TargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG) {
4393   SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
4394
4395   if (!Subtarget->is64Bit()) {
4396     // vastart just stores the address of the VarArgsFrameIndex slot into the
4397     // memory location argument.
4398     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4399     return DAG.getStore(Op.getOperand(0), FR,Op.getOperand(1), SV->getValue(),
4400                         SV->getOffset());
4401   }
4402
4403   // __va_list_tag:
4404   //   gp_offset         (0 - 6 * 8)
4405   //   fp_offset         (48 - 48 + 8 * 16)
4406   //   overflow_arg_area (point to parameters coming in memory).
4407   //   reg_save_area
4408   SmallVector<SDOperand, 8> MemOps;
4409   SDOperand FIN = Op.getOperand(1);
4410   // Store gp_offset
4411   SDOperand Store = DAG.getStore(Op.getOperand(0),
4412                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
4413                                  FIN, SV->getValue(), SV->getOffset());
4414   MemOps.push_back(Store);
4415
4416   // Store fp_offset
4417   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4418                     DAG.getConstant(4, getPointerTy()));
4419   Store = DAG.getStore(Op.getOperand(0),
4420                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
4421                        FIN, SV->getValue(), SV->getOffset());
4422   MemOps.push_back(Store);
4423
4424   // Store ptr to overflow_arg_area
4425   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4426                     DAG.getConstant(4, getPointerTy()));
4427   SDOperand OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4428   Store = DAG.getStore(Op.getOperand(0), OVFIN, FIN, SV->getValue(),
4429                        SV->getOffset());
4430   MemOps.push_back(Store);
4431
4432   // Store ptr to reg_save_area.
4433   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4434                     DAG.getConstant(8, getPointerTy()));
4435   SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
4436   Store = DAG.getStore(Op.getOperand(0), RSFIN, FIN, SV->getValue(),
4437                        SV->getOffset());
4438   MemOps.push_back(Store);
4439   return DAG.getNode(ISD::TokenFactor, MVT::Other, &MemOps[0], MemOps.size());
4440 }
4441
4442 SDOperand
4443 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
4444   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getValue();
4445   switch (IntNo) {
4446   default: return SDOperand();    // Don't custom lower most intrinsics.
4447     // Comparison intrinsics.
4448   case Intrinsic::x86_sse_comieq_ss:
4449   case Intrinsic::x86_sse_comilt_ss:
4450   case Intrinsic::x86_sse_comile_ss:
4451   case Intrinsic::x86_sse_comigt_ss:
4452   case Intrinsic::x86_sse_comige_ss:
4453   case Intrinsic::x86_sse_comineq_ss:
4454   case Intrinsic::x86_sse_ucomieq_ss:
4455   case Intrinsic::x86_sse_ucomilt_ss:
4456   case Intrinsic::x86_sse_ucomile_ss:
4457   case Intrinsic::x86_sse_ucomigt_ss:
4458   case Intrinsic::x86_sse_ucomige_ss:
4459   case Intrinsic::x86_sse_ucomineq_ss:
4460   case Intrinsic::x86_sse2_comieq_sd:
4461   case Intrinsic::x86_sse2_comilt_sd:
4462   case Intrinsic::x86_sse2_comile_sd:
4463   case Intrinsic::x86_sse2_comigt_sd:
4464   case Intrinsic::x86_sse2_comige_sd:
4465   case Intrinsic::x86_sse2_comineq_sd:
4466   case Intrinsic::x86_sse2_ucomieq_sd:
4467   case Intrinsic::x86_sse2_ucomilt_sd:
4468   case Intrinsic::x86_sse2_ucomile_sd:
4469   case Intrinsic::x86_sse2_ucomigt_sd:
4470   case Intrinsic::x86_sse2_ucomige_sd:
4471   case Intrinsic::x86_sse2_ucomineq_sd: {
4472     unsigned Opc = 0;
4473     ISD::CondCode CC = ISD::SETCC_INVALID;
4474     switch (IntNo) {
4475     default: break;
4476     case Intrinsic::x86_sse_comieq_ss:
4477     case Intrinsic::x86_sse2_comieq_sd:
4478       Opc = X86ISD::COMI;
4479       CC = ISD::SETEQ;
4480       break;
4481     case Intrinsic::x86_sse_comilt_ss:
4482     case Intrinsic::x86_sse2_comilt_sd:
4483       Opc = X86ISD::COMI;
4484       CC = ISD::SETLT;
4485       break;
4486     case Intrinsic::x86_sse_comile_ss:
4487     case Intrinsic::x86_sse2_comile_sd:
4488       Opc = X86ISD::COMI;
4489       CC = ISD::SETLE;
4490       break;
4491     case Intrinsic::x86_sse_comigt_ss:
4492     case Intrinsic::x86_sse2_comigt_sd:
4493       Opc = X86ISD::COMI;
4494       CC = ISD::SETGT;
4495       break;
4496     case Intrinsic::x86_sse_comige_ss:
4497     case Intrinsic::x86_sse2_comige_sd:
4498       Opc = X86ISD::COMI;
4499       CC = ISD::SETGE;
4500       break;
4501     case Intrinsic::x86_sse_comineq_ss:
4502     case Intrinsic::x86_sse2_comineq_sd:
4503       Opc = X86ISD::COMI;
4504       CC = ISD::SETNE;
4505       break;
4506     case Intrinsic::x86_sse_ucomieq_ss:
4507     case Intrinsic::x86_sse2_ucomieq_sd:
4508       Opc = X86ISD::UCOMI;
4509       CC = ISD::SETEQ;
4510       break;
4511     case Intrinsic::x86_sse_ucomilt_ss:
4512     case Intrinsic::x86_sse2_ucomilt_sd:
4513       Opc = X86ISD::UCOMI;
4514       CC = ISD::SETLT;
4515       break;
4516     case Intrinsic::x86_sse_ucomile_ss:
4517     case Intrinsic::x86_sse2_ucomile_sd:
4518       Opc = X86ISD::UCOMI;
4519       CC = ISD::SETLE;
4520       break;
4521     case Intrinsic::x86_sse_ucomigt_ss:
4522     case Intrinsic::x86_sse2_ucomigt_sd:
4523       Opc = X86ISD::UCOMI;
4524       CC = ISD::SETGT;
4525       break;
4526     case Intrinsic::x86_sse_ucomige_ss:
4527     case Intrinsic::x86_sse2_ucomige_sd:
4528       Opc = X86ISD::UCOMI;
4529       CC = ISD::SETGE;
4530       break;
4531     case Intrinsic::x86_sse_ucomineq_ss:
4532     case Intrinsic::x86_sse2_ucomineq_sd:
4533       Opc = X86ISD::UCOMI;
4534       CC = ISD::SETNE;
4535       break;
4536     }
4537
4538     unsigned X86CC;
4539     SDOperand LHS = Op.getOperand(1);
4540     SDOperand RHS = Op.getOperand(2);
4541     translateX86CC(CC, true, X86CC, LHS, RHS, DAG);
4542
4543     const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
4544     SDOperand Ops1[] = { DAG.getEntryNode(), LHS, RHS };
4545     SDOperand Cond = DAG.getNode(Opc, VTs, 2, Ops1, 3);
4546     VTs = DAG.getNodeValueTypes(MVT::i8, MVT::Flag);
4547     SDOperand Ops2[] = { DAG.getConstant(X86CC, MVT::i8), Cond };
4548     SDOperand SetCC = DAG.getNode(X86ISD::SETCC, VTs, 2, Ops2, 2);
4549     return DAG.getNode(ISD::ANY_EXTEND, MVT::i32, SetCC);
4550   }
4551   }
4552 }
4553
4554 SDOperand X86TargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
4555   // Depths > 0 not supported yet!
4556   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4557     return SDOperand();
4558
4559   // Just load the return address
4560   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4561   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
4562 }
4563
4564 SDOperand X86TargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
4565   // Depths > 0 not supported yet!
4566   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4567     return SDOperand();
4568
4569   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4570   return DAG.getNode(ISD::SUB, getPointerTy(), RetAddrFI,
4571                      DAG.getConstant(4, getPointerTy()));
4572 }
4573
4574 /// LowerOperation - Provide custom lowering hooks for some operations.
4575 ///
4576 SDOperand X86TargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
4577   switch (Op.getOpcode()) {
4578   default: assert(0 && "Should not custom lower this!");
4579   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4580   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4581   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4582   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
4583   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4584   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4585   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4586   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
4587   case ISD::SHL_PARTS:
4588   case ISD::SRA_PARTS:
4589   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
4590   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4591   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
4592   case ISD::FABS:               return LowerFABS(Op, DAG);
4593   case ISD::FNEG:               return LowerFNEG(Op, DAG);
4594   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
4595   case ISD::SETCC:              return LowerSETCC(Op, DAG, DAG.getEntryNode());
4596   case ISD::SELECT:             return LowerSELECT(Op, DAG);
4597   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
4598   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4599   case ISD::CALL:               return LowerCALL(Op, DAG);
4600   case ISD::RET:                return LowerRET(Op, DAG);
4601   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
4602   case ISD::MEMSET:             return LowerMEMSET(Op, DAG);
4603   case ISD::MEMCPY:             return LowerMEMCPY(Op, DAG);
4604   case ISD::READCYCLECOUNTER:   return LowerREADCYCLCECOUNTER(Op, DAG);
4605   case ISD::VASTART:            return LowerVASTART(Op, DAG);
4606   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4607   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4608   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4609   }
4610   return SDOperand();
4611 }
4612
4613 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
4614   switch (Opcode) {
4615   default: return NULL;
4616   case X86ISD::SHLD:               return "X86ISD::SHLD";
4617   case X86ISD::SHRD:               return "X86ISD::SHRD";
4618   case X86ISD::FAND:               return "X86ISD::FAND";
4619   case X86ISD::FOR:                return "X86ISD::FOR";
4620   case X86ISD::FXOR:               return "X86ISD::FXOR";
4621   case X86ISD::FSRL:               return "X86ISD::FSRL";
4622   case X86ISD::FILD:               return "X86ISD::FILD";
4623   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
4624   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
4625   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
4626   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
4627   case X86ISD::FLD:                return "X86ISD::FLD";
4628   case X86ISD::FST:                return "X86ISD::FST";
4629   case X86ISD::FP_GET_RESULT:      return "X86ISD::FP_GET_RESULT";
4630   case X86ISD::FP_SET_RESULT:      return "X86ISD::FP_SET_RESULT";
4631   case X86ISD::CALL:               return "X86ISD::CALL";
4632   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
4633   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
4634   case X86ISD::CMP:                return "X86ISD::CMP";
4635   case X86ISD::COMI:               return "X86ISD::COMI";
4636   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
4637   case X86ISD::SETCC:              return "X86ISD::SETCC";
4638   case X86ISD::CMOV:               return "X86ISD::CMOV";
4639   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
4640   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
4641   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
4642   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
4643   case X86ISD::LOAD_PACK:          return "X86ISD::LOAD_PACK";
4644   case X86ISD::LOAD_UA:            return "X86ISD::LOAD_UA";
4645   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
4646   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
4647   case X86ISD::S2VEC:              return "X86ISD::S2VEC";
4648   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
4649   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
4650   case X86ISD::FMAX:               return "X86ISD::FMAX";
4651   case X86ISD::FMIN:               return "X86ISD::FMIN";
4652   }
4653 }
4654
4655 /// isLegalAddressImmediate - Return true if the integer value or
4656 /// GlobalValue can be used as the offset of the target addressing mode.
4657 bool X86TargetLowering::isLegalAddressImmediate(int64_t V) const {
4658   // X86 allows a sign-extended 32-bit immediate field.
4659   return (V > -(1LL << 32) && V < (1LL << 32)-1);
4660 }
4661
4662 bool X86TargetLowering::isLegalAddressImmediate(GlobalValue *GV) const {
4663   // In 64-bit mode, GV is 64-bit so it won't fit in the 32-bit displacement
4664   // field unless we are in small code model.
4665   if (Subtarget->is64Bit() &&
4666       getTargetMachine().getCodeModel() != CodeModel::Small)
4667     return false;
4668
4669   return (!Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false));
4670 }
4671
4672 /// isShuffleMaskLegal - Targets can use this to indicate that they only
4673 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
4674 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
4675 /// are assumed to be legal.
4676 bool
4677 X86TargetLowering::isShuffleMaskLegal(SDOperand Mask, MVT::ValueType VT) const {
4678   // Only do shuffles on 128-bit vector types for now.
4679   if (MVT::getSizeInBits(VT) == 64) return false;
4680   return (Mask.Val->getNumOperands() <= 4 ||
4681           isSplatMask(Mask.Val)  ||
4682           isPSHUFHW_PSHUFLWMask(Mask.Val) ||
4683           X86::isUNPCKLMask(Mask.Val) ||
4684           X86::isUNPCKL_v_undef_Mask(Mask.Val) ||
4685           X86::isUNPCKHMask(Mask.Val));
4686 }
4687
4688 bool X86TargetLowering::isVectorClearMaskLegal(std::vector<SDOperand> &BVOps,
4689                                                MVT::ValueType EVT,
4690                                                SelectionDAG &DAG) const {
4691   unsigned NumElts = BVOps.size();
4692   // Only do shuffles on 128-bit vector types for now.
4693   if (MVT::getSizeInBits(EVT) * NumElts == 64) return false;
4694   if (NumElts == 2) return true;
4695   if (NumElts == 4) {
4696     return (isMOVLMask(&BVOps[0], 4)  ||
4697             isCommutedMOVL(&BVOps[0], 4, true) ||
4698             isSHUFPMask(&BVOps[0], 4) ||
4699             isCommutedSHUFP(&BVOps[0], 4));
4700   }
4701   return false;
4702 }
4703
4704 //===----------------------------------------------------------------------===//
4705 //                           X86 Scheduler Hooks
4706 //===----------------------------------------------------------------------===//
4707
4708 MachineBasicBlock *
4709 X86TargetLowering::InsertAtEndOfBasicBlock(MachineInstr *MI,
4710                                            MachineBasicBlock *BB) {
4711   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4712   switch (MI->getOpcode()) {
4713   default: assert(false && "Unexpected instr type to insert");
4714   case X86::CMOV_FR32:
4715   case X86::CMOV_FR64:
4716   case X86::CMOV_V4F32:
4717   case X86::CMOV_V2F64:
4718   case X86::CMOV_V2I64: {
4719     // To "insert" a SELECT_CC instruction, we actually have to insert the
4720     // diamond control-flow pattern.  The incoming instruction knows the
4721     // destination vreg to set, the condition code register to branch on, the
4722     // true/false values to select between, and a branch opcode to use.
4723     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4724     ilist<MachineBasicBlock>::iterator It = BB;
4725     ++It;
4726
4727     //  thisMBB:
4728     //  ...
4729     //   TrueVal = ...
4730     //   cmpTY ccX, r1, r2
4731     //   bCC copy1MBB
4732     //   fallthrough --> copy0MBB
4733     MachineBasicBlock *thisMBB = BB;
4734     MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
4735     MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
4736     unsigned Opc =
4737       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
4738     BuildMI(BB, TII->get(Opc)).addMBB(sinkMBB);
4739     MachineFunction *F = BB->getParent();
4740     F->getBasicBlockList().insert(It, copy0MBB);
4741     F->getBasicBlockList().insert(It, sinkMBB);
4742     // Update machine-CFG edges by first adding all successors of the current
4743     // block to the new block which will contain the Phi node for the select.
4744     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
4745         e = BB->succ_end(); i != e; ++i)
4746       sinkMBB->addSuccessor(*i);
4747     // Next, remove all successors of the current block, and add the true
4748     // and fallthrough blocks as its successors.
4749     while(!BB->succ_empty())
4750       BB->removeSuccessor(BB->succ_begin());
4751     BB->addSuccessor(copy0MBB);
4752     BB->addSuccessor(sinkMBB);
4753
4754     //  copy0MBB:
4755     //   %FalseValue = ...
4756     //   # fallthrough to sinkMBB
4757     BB = copy0MBB;
4758
4759     // Update machine-CFG edges
4760     BB->addSuccessor(sinkMBB);
4761
4762     //  sinkMBB:
4763     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4764     //  ...
4765     BB = sinkMBB;
4766     BuildMI(BB, TII->get(X86::PHI), MI->getOperand(0).getReg())
4767       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4768       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4769
4770     delete MI;   // The pseudo instruction is gone now.
4771     return BB;
4772   }
4773
4774   case X86::FP_TO_INT16_IN_MEM:
4775   case X86::FP_TO_INT32_IN_MEM:
4776   case X86::FP_TO_INT64_IN_MEM: {
4777     // Change the floating point control register to use "round towards zero"
4778     // mode when truncating to an integer value.
4779     MachineFunction *F = BB->getParent();
4780     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
4781     addFrameReference(BuildMI(BB, TII->get(X86::FNSTCW16m)), CWFrameIdx);
4782
4783     // Load the old value of the high byte of the control word...
4784     unsigned OldCW =
4785       F->getSSARegMap()->createVirtualRegister(X86::GR16RegisterClass);
4786     addFrameReference(BuildMI(BB, TII->get(X86::MOV16rm), OldCW), CWFrameIdx);
4787
4788     // Set the high part to be round to zero...
4789     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mi)), CWFrameIdx)
4790       .addImm(0xC7F);
4791
4792     // Reload the modified control word now...
4793     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
4794
4795     // Restore the memory image of control word to original value
4796     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mr)), CWFrameIdx)
4797       .addReg(OldCW);
4798
4799     // Get the X86 opcode to use.
4800     unsigned Opc;
4801     switch (MI->getOpcode()) {
4802     default: assert(0 && "illegal opcode!");
4803     case X86::FP_TO_INT16_IN_MEM: Opc = X86::FpIST16m; break;
4804     case X86::FP_TO_INT32_IN_MEM: Opc = X86::FpIST32m; break;
4805     case X86::FP_TO_INT64_IN_MEM: Opc = X86::FpIST64m; break;
4806     }
4807
4808     X86AddressMode AM;
4809     MachineOperand &Op = MI->getOperand(0);
4810     if (Op.isRegister()) {
4811       AM.BaseType = X86AddressMode::RegBase;
4812       AM.Base.Reg = Op.getReg();
4813     } else {
4814       AM.BaseType = X86AddressMode::FrameIndexBase;
4815       AM.Base.FrameIndex = Op.getFrameIndex();
4816     }
4817     Op = MI->getOperand(1);
4818     if (Op.isImmediate())
4819       AM.Scale = Op.getImm();
4820     Op = MI->getOperand(2);
4821     if (Op.isImmediate())
4822       AM.IndexReg = Op.getImm();
4823     Op = MI->getOperand(3);
4824     if (Op.isGlobalAddress()) {
4825       AM.GV = Op.getGlobal();
4826     } else {
4827       AM.Disp = Op.getImm();
4828     }
4829     addFullAddress(BuildMI(BB, TII->get(Opc)), AM)
4830                       .addReg(MI->getOperand(4).getReg());
4831
4832     // Reload the original control word now.
4833     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
4834
4835     delete MI;   // The pseudo instruction is gone now.
4836     return BB;
4837   }
4838   }
4839 }
4840
4841 //===----------------------------------------------------------------------===//
4842 //                           X86 Optimization Hooks
4843 //===----------------------------------------------------------------------===//
4844
4845 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
4846                                                        uint64_t Mask,
4847                                                        uint64_t &KnownZero,
4848                                                        uint64_t &KnownOne,
4849                                                        unsigned Depth) const {
4850   unsigned Opc = Op.getOpcode();
4851   assert((Opc >= ISD::BUILTIN_OP_END ||
4852           Opc == ISD::INTRINSIC_WO_CHAIN ||
4853           Opc == ISD::INTRINSIC_W_CHAIN ||
4854           Opc == ISD::INTRINSIC_VOID) &&
4855          "Should use MaskedValueIsZero if you don't know whether Op"
4856          " is a target node!");
4857
4858   KnownZero = KnownOne = 0;   // Don't know anything.
4859   switch (Opc) {
4860   default: break;
4861   case X86ISD::SETCC:
4862     KnownZero |= (MVT::getIntVTBitMask(Op.getValueType()) ^ 1ULL);
4863     break;
4864   }
4865 }
4866
4867 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4868 /// element of the result of the vector shuffle.
4869 static SDOperand getShuffleScalarElt(SDNode *N, unsigned i, SelectionDAG &DAG) {
4870   MVT::ValueType VT = N->getValueType(0);
4871   SDOperand PermMask = N->getOperand(2);
4872   unsigned NumElems = PermMask.getNumOperands();
4873   SDOperand V = (i < NumElems) ? N->getOperand(0) : N->getOperand(1);
4874   i %= NumElems;
4875   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4876     return (i == 0)
4877       ? V.getOperand(0) : DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(VT));
4878   } else if (V.getOpcode() == ISD::VECTOR_SHUFFLE) {
4879     SDOperand Idx = PermMask.getOperand(i);
4880     if (Idx.getOpcode() == ISD::UNDEF)
4881       return DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(VT));
4882     return getShuffleScalarElt(V.Val,cast<ConstantSDNode>(Idx)->getValue(),DAG);
4883   }
4884   return SDOperand();
4885 }
4886
4887 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
4888 /// node is a GlobalAddress + an offset.
4889 static bool isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) {
4890   unsigned Opc = N->getOpcode();
4891   if (Opc == X86ISD::Wrapper) {
4892     if (dyn_cast<GlobalAddressSDNode>(N->getOperand(0))) {
4893       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
4894       return true;
4895     }
4896   } else if (Opc == ISD::ADD) {
4897     SDOperand N1 = N->getOperand(0);
4898     SDOperand N2 = N->getOperand(1);
4899     if (isGAPlusOffset(N1.Val, GA, Offset)) {
4900       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
4901       if (V) {
4902         Offset += V->getSignExtended();
4903         return true;
4904       }
4905     } else if (isGAPlusOffset(N2.Val, GA, Offset)) {
4906       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
4907       if (V) {
4908         Offset += V->getSignExtended();
4909         return true;
4910       }
4911     }
4912   }
4913   return false;
4914 }
4915
4916 /// isConsecutiveLoad - Returns true if N is loading from an address of Base
4917 /// + Dist * Size.
4918 static bool isConsecutiveLoad(SDNode *N, SDNode *Base, int Dist, int Size,
4919                               MachineFrameInfo *MFI) {
4920   if (N->getOperand(0).Val != Base->getOperand(0).Val)
4921     return false;
4922
4923   SDOperand Loc = N->getOperand(1);
4924   SDOperand BaseLoc = Base->getOperand(1);
4925   if (Loc.getOpcode() == ISD::FrameIndex) {
4926     if (BaseLoc.getOpcode() != ISD::FrameIndex)
4927       return false;
4928     int FI  = dyn_cast<FrameIndexSDNode>(Loc)->getIndex();
4929     int BFI = dyn_cast<FrameIndexSDNode>(BaseLoc)->getIndex();
4930     int FS  = MFI->getObjectSize(FI);
4931     int BFS = MFI->getObjectSize(BFI);
4932     if (FS != BFS || FS != Size) return false;
4933     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Size);
4934   } else {
4935     GlobalValue *GV1 = NULL;
4936     GlobalValue *GV2 = NULL;
4937     int64_t Offset1 = 0;
4938     int64_t Offset2 = 0;
4939     bool isGA1 = isGAPlusOffset(Loc.Val, GV1, Offset1);
4940     bool isGA2 = isGAPlusOffset(BaseLoc.Val, GV2, Offset2);
4941     if (isGA1 && isGA2 && GV1 == GV2)
4942       return Offset1 == (Offset2 + Dist*Size);
4943   }
4944
4945   return false;
4946 }
4947
4948 static bool isBaseAlignment16(SDNode *Base, MachineFrameInfo *MFI,
4949                               const X86Subtarget *Subtarget) {
4950   GlobalValue *GV;
4951   int64_t Offset;
4952   if (isGAPlusOffset(Base, GV, Offset))
4953     return (GV->getAlignment() >= 16 && (Offset % 16) == 0);
4954   else {
4955     assert(Base->getOpcode() == ISD::FrameIndex && "Unexpected base node!");
4956     int BFI = dyn_cast<FrameIndexSDNode>(Base)->getIndex();
4957     if (BFI < 0)
4958       // Fixed objects do not specify alignment, however the offsets are known.
4959       return ((Subtarget->getStackAlignment() % 16) == 0 &&
4960               (MFI->getObjectOffset(BFI) % 16) == 0);
4961     else
4962       return MFI->getObjectAlignment(BFI) >= 16;
4963   }
4964   return false;
4965 }
4966
4967
4968 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
4969 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
4970 /// if the load addresses are consecutive, non-overlapping, and in the right
4971 /// order.
4972 static SDOperand PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
4973                                        const X86Subtarget *Subtarget) {
4974   MachineFunction &MF = DAG.getMachineFunction();
4975   MachineFrameInfo *MFI = MF.getFrameInfo();
4976   MVT::ValueType VT = N->getValueType(0);
4977   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
4978   SDOperand PermMask = N->getOperand(2);
4979   int NumElems = (int)PermMask.getNumOperands();
4980   SDNode *Base = NULL;
4981   for (int i = 0; i < NumElems; ++i) {
4982     SDOperand Idx = PermMask.getOperand(i);
4983     if (Idx.getOpcode() == ISD::UNDEF) {
4984       if (!Base) return SDOperand();
4985     } else {
4986       SDOperand Arg =
4987         getShuffleScalarElt(N, cast<ConstantSDNode>(Idx)->getValue(), DAG);
4988       if (!Arg.Val || !ISD::isNON_EXTLoad(Arg.Val))
4989         return SDOperand();
4990       if (!Base)
4991         Base = Arg.Val;
4992       else if (!isConsecutiveLoad(Arg.Val, Base,
4993                                   i, MVT::getSizeInBits(EVT)/8,MFI))
4994         return SDOperand();
4995     }
4996   }
4997
4998   bool isAlign16 = isBaseAlignment16(Base->getOperand(1).Val, MFI, Subtarget);
4999   if (isAlign16) {
5000     LoadSDNode *LD = cast<LoadSDNode>(Base);
5001     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
5002                        LD->getSrcValueOffset());
5003   } else {
5004     // Just use movups, it's shorter.
5005     SDVTList Tys = DAG.getVTList(MVT::v4f32, MVT::Other);
5006     SmallVector<SDOperand, 3> Ops;
5007     Ops.push_back(Base->getOperand(0));
5008     Ops.push_back(Base->getOperand(1));
5009     Ops.push_back(Base->getOperand(2));
5010     return DAG.getNode(ISD::BIT_CONVERT, VT,
5011                        DAG.getNode(X86ISD::LOAD_UA, Tys, &Ops[0], Ops.size()));
5012   }
5013 }
5014
5015 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
5016 static SDOperand PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
5017                                       const X86Subtarget *Subtarget) {
5018   SDOperand Cond = N->getOperand(0);
5019
5020   // If we have SSE[12] support, try to form min/max nodes.
5021   if (Subtarget->hasSSE2() &&
5022       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
5023     if (Cond.getOpcode() == ISD::SETCC) {
5024       // Get the LHS/RHS of the select.
5025       SDOperand LHS = N->getOperand(1);
5026       SDOperand RHS = N->getOperand(2);
5027       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
5028
5029       unsigned Opcode = 0;
5030       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
5031         switch (CC) {
5032         default: break;
5033         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
5034         case ISD::SETULE:
5035         case ISD::SETLE:
5036           if (!UnsafeFPMath) break;
5037           // FALL THROUGH.
5038         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
5039         case ISD::SETLT:
5040           Opcode = X86ISD::FMIN;
5041           break;
5042
5043         case ISD::SETOGT: // (X > Y) ? X : Y -> max
5044         case ISD::SETUGT:
5045         case ISD::SETGT:
5046           if (!UnsafeFPMath) break;
5047           // FALL THROUGH.
5048         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
5049         case ISD::SETGE:
5050           Opcode = X86ISD::FMAX;
5051           break;
5052         }
5053       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
5054         switch (CC) {
5055         default: break;
5056         case ISD::SETOGT: // (X > Y) ? Y : X -> min
5057         case ISD::SETUGT:
5058         case ISD::SETGT:
5059           if (!UnsafeFPMath) break;
5060           // FALL THROUGH.
5061         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
5062         case ISD::SETGE:
5063           Opcode = X86ISD::FMIN;
5064           break;
5065
5066         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
5067         case ISD::SETULE:
5068         case ISD::SETLE:
5069           if (!UnsafeFPMath) break;
5070           // FALL THROUGH.
5071         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
5072         case ISD::SETLT:
5073           Opcode = X86ISD::FMAX;
5074           break;
5075         }
5076       }
5077
5078       if (Opcode)
5079         return DAG.getNode(Opcode, N->getValueType(0), LHS, RHS);
5080     }
5081
5082   }
5083
5084   return SDOperand();
5085 }
5086
5087
5088 SDOperand X86TargetLowering::PerformDAGCombine(SDNode *N,
5089                                                DAGCombinerInfo &DCI) const {
5090   SelectionDAG &DAG = DCI.DAG;
5091   switch (N->getOpcode()) {
5092   default: break;
5093   case ISD::VECTOR_SHUFFLE:
5094     return PerformShuffleCombine(N, DAG, Subtarget);
5095   case ISD::SELECT:
5096     return PerformSELECTCombine(N, DAG, Subtarget);
5097   }
5098
5099   return SDOperand();
5100 }
5101
5102 //===----------------------------------------------------------------------===//
5103 //                           X86 Inline Assembly Support
5104 //===----------------------------------------------------------------------===//
5105
5106 /// getConstraintType - Given a constraint letter, return the type of
5107 /// constraint it is for this target.
5108 X86TargetLowering::ConstraintType
5109 X86TargetLowering::getConstraintType(char ConstraintLetter) const {
5110   switch (ConstraintLetter) {
5111   case 'A':
5112   case 'r':
5113   case 'R':
5114   case 'l':
5115   case 'q':
5116   case 'Q':
5117   case 'x':
5118   case 'Y':
5119     return C_RegisterClass;
5120   default: return TargetLowering::getConstraintType(ConstraintLetter);
5121   }
5122 }
5123
5124 /// isOperandValidForConstraint - Return the specified operand (possibly
5125 /// modified) if the specified SDOperand is valid for the specified target
5126 /// constraint letter, otherwise return null.
5127 SDOperand X86TargetLowering::
5128 isOperandValidForConstraint(SDOperand Op, char Constraint, SelectionDAG &DAG) {
5129   switch (Constraint) {
5130   default: break;
5131   case 'i':
5132     // Literal immediates are always ok.
5133     if (isa<ConstantSDNode>(Op)) return Op;
5134
5135     // If we are in non-pic codegen mode, we allow the address of a global to
5136     // be used with 'i'.
5137     if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op)) {
5138       if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
5139         return SDOperand(0, 0);
5140
5141       if (GA->getOpcode() != ISD::TargetGlobalAddress)
5142         Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5143                                         GA->getOffset());
5144       return Op;
5145     }
5146
5147     // Otherwise, not valid for this mode.
5148     return SDOperand(0, 0);
5149   }
5150   return TargetLowering::isOperandValidForConstraint(Op, Constraint, DAG);
5151 }
5152
5153
5154 std::vector<unsigned> X86TargetLowering::
5155 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5156                                   MVT::ValueType VT) const {
5157   if (Constraint.size() == 1) {
5158     // FIXME: not handling fp-stack yet!
5159     // FIXME: not handling MMX registers yet ('y' constraint).
5160     switch (Constraint[0]) {      // GCC X86 Constraint Letters
5161     default: break;  // Unknown constraint letter
5162     case 'A':   // EAX/EDX
5163       if (VT == MVT::i32 || VT == MVT::i64)
5164         return make_vector<unsigned>(X86::EAX, X86::EDX, 0);
5165       break;
5166     case 'r':   // GENERAL_REGS
5167     case 'R':   // LEGACY_REGS
5168       if (VT == MVT::i64 && Subtarget->is64Bit())
5169         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
5170                                      X86::RSI, X86::RDI, X86::RBP, X86::RSP,
5171                                      X86::R8,  X86::R9,  X86::R10, X86::R11,
5172                                      X86::R12, X86::R13, X86::R14, X86::R15, 0);
5173       if (VT == MVT::i32)
5174         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
5175                                      X86::ESI, X86::EDI, X86::EBP, X86::ESP, 0);
5176       else if (VT == MVT::i16)
5177         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX,
5178                                      X86::SI, X86::DI, X86::BP, X86::SP, 0);
5179       else if (VT == MVT::i8)
5180         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
5181       break;
5182     case 'l':   // INDEX_REGS
5183       if (VT == MVT::i32)
5184         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
5185                                      X86::ESI, X86::EDI, X86::EBP, 0);
5186       else if (VT == MVT::i16)
5187         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX,
5188                                      X86::SI, X86::DI, X86::BP, 0);
5189       else if (VT == MVT::i8)
5190         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
5191       break;
5192     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
5193     case 'Q':   // Q_REGS
5194       if (VT == MVT::i32)
5195         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
5196       else if (VT == MVT::i16)
5197         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
5198       else if (VT == MVT::i8)
5199         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
5200         break;
5201     case 'x':   // SSE_REGS if SSE1 allowed
5202       if (Subtarget->hasSSE1())
5203         return make_vector<unsigned>(X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
5204                                      X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7,
5205                                      0);
5206       return std::vector<unsigned>();
5207     case 'Y':   // SSE_REGS if SSE2 allowed
5208       if (Subtarget->hasSSE2())
5209         return make_vector<unsigned>(X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
5210                                      X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7,
5211                                      0);
5212       return std::vector<unsigned>();
5213     }
5214   }
5215
5216   return std::vector<unsigned>();
5217 }
5218
5219 std::pair<unsigned, const TargetRegisterClass*>
5220 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5221                                                 MVT::ValueType VT) const {
5222   // Use the default implementation in TargetLowering to convert the register
5223   // constraint into a member of a register class.
5224   std::pair<unsigned, const TargetRegisterClass*> Res;
5225   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5226
5227   // Not found as a standard register?
5228   if (Res.second == 0) {
5229     // GCC calls "st(0)" just plain "st".
5230     if (StringsEqualNoCase("{st}", Constraint)) {
5231       Res.first = X86::ST0;
5232       Res.second = X86::RSTRegisterClass;
5233     }
5234
5235     return Res;
5236   }
5237
5238   // Otherwise, check to see if this is a register class of the wrong value
5239   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
5240   // turn into {ax},{dx}.
5241   if (Res.second->hasType(VT))
5242     return Res;   // Correct type already, nothing to do.
5243
5244   // All of the single-register GCC register classes map their values onto
5245   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
5246   // really want an 8-bit or 32-bit register, map to the appropriate register
5247   // class and return the appropriate register.
5248   if (Res.second != X86::GR16RegisterClass)
5249     return Res;
5250
5251   if (VT == MVT::i8) {
5252     unsigned DestReg = 0;
5253     switch (Res.first) {
5254     default: break;
5255     case X86::AX: DestReg = X86::AL; break;
5256     case X86::DX: DestReg = X86::DL; break;
5257     case X86::CX: DestReg = X86::CL; break;
5258     case X86::BX: DestReg = X86::BL; break;
5259     }
5260     if (DestReg) {
5261       Res.first = DestReg;
5262       Res.second = Res.second = X86::GR8RegisterClass;
5263     }
5264   } else if (VT == MVT::i32) {
5265     unsigned DestReg = 0;
5266     switch (Res.first) {
5267     default: break;
5268     case X86::AX: DestReg = X86::EAX; break;
5269     case X86::DX: DestReg = X86::EDX; break;
5270     case X86::CX: DestReg = X86::ECX; break;
5271     case X86::BX: DestReg = X86::EBX; break;
5272     case X86::SI: DestReg = X86::ESI; break;
5273     case X86::DI: DestReg = X86::EDI; break;
5274     case X86::BP: DestReg = X86::EBP; break;
5275     case X86::SP: DestReg = X86::ESP; break;
5276     }
5277     if (DestReg) {
5278       Res.first = DestReg;
5279       Res.second = Res.second = X86::GR32RegisterClass;
5280     }
5281   } else if (VT == MVT::i64) {
5282     unsigned DestReg = 0;
5283     switch (Res.first) {
5284     default: break;
5285     case X86::AX: DestReg = X86::RAX; break;
5286     case X86::DX: DestReg = X86::RDX; break;
5287     case X86::CX: DestReg = X86::RCX; break;
5288     case X86::BX: DestReg = X86::RBX; break;
5289     case X86::SI: DestReg = X86::RSI; break;
5290     case X86::DI: DestReg = X86::RDI; break;
5291     case X86::BP: DestReg = X86::RBP; break;
5292     case X86::SP: DestReg = X86::RSP; break;
5293     }
5294     if (DestReg) {
5295       Res.first = DestReg;
5296       Res.second = Res.second = X86::GR64RegisterClass;
5297     }
5298   }
5299
5300   return Res;
5301 }