lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86ShuffleDecode.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/PseudoSourceValue.h"
  38 #include "llvm/MC/MCAsmInfo.h"
  39 #include "llvm/MC/MCContext.h"
  40 #include "llvm/MC/MCExpr.h"
  41 #include "llvm/MC/MCSymbol.h"
  42 #include "llvm/ADT/BitVector.h"
  43 #include "llvm/ADT/SmallSet.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/ADT/StringExtras.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/Dwarf.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 using namespace llvm;
  54 using namespace dwarf;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57
  58 static cl::opt<bool>
  59 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  60
  61 // Forward declarations.
  62 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  63                        SDValue V2);
  64
  65 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  66
  67   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  68
  69   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  70     if (is64Bit) return new X8664_MachoTargetObjectFile();
  71     return new TargetLoweringObjectFileMachO();
  72   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  73     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  74     return new X8632_ELFTargetObjectFile(TM);
  75   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  76     return new TargetLoweringObjectFileCOFF();
  77   }
  78   llvm_unreachable("unknown subtarget type");
  79 }
  80
  81 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  82   : TargetLowering(TM, createTLOF(TM)) {
  83   Subtarget = &TM.getSubtarget<X86Subtarget>();
  84   X86ScalarSSEf64 = Subtarget->hasSSE2();
  85   X86ScalarSSEf32 = Subtarget->hasSSE1();
  86   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  87
  88   RegInfo = TM.getRegisterInfo();
  89   TD = getTargetData();
  90
  91   // Set up the TargetLowering object.
  92
  93   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  94   setShiftAmountType(MVT::i8);
  95   setBooleanContents(ZeroOrOneBooleanContent);
  96   setSchedulingPreference(Sched::RegPressure);
  97   setStackPointerRegisterToSaveRestore(X86StackPtr);
  98
  99   if (Subtarget->isTargetDarwin()) {
 100     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 101     setUseUnderscoreSetJmp(false);
 102     setUseUnderscoreLongJmp(false);
 103   } else if (Subtarget->isTargetMingw()) {
 104     // MS runtime is weird: it exports _setjmp, but longjmp!
 105     setUseUnderscoreSetJmp(true);
 106     setUseUnderscoreLongJmp(false);
 107   } else {
 108     setUseUnderscoreSetJmp(true);
 109     setUseUnderscoreLongJmp(true);
 110   }
 111
 112   // Set up the register classes.
 113   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 114   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 115   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 116   if (Subtarget->is64Bit())
 117     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 118
 119   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 120
 121   // We don't accept any truncstore of integer registers.
 122   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 126   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 127   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 128
 129   // SETOEQ and SETUNE require checking two conditions.
 130   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 136
 137   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 138   // operation.
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 142
 143   if (Subtarget->is64Bit()) {
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 146   } else if (!UseSoftFloat) {
 147     // We have an algorithm for SSE2->double, and we turn this into a
 148     // 64-bit FILD followed by conditional FADD for other targets.
 149     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 150     // We have an algorithm for SSE2, and we turn this into a 64-bit
 151     // FILD for other targets.
 152     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 153   }
 154
 155   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 156   // this operation.
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 158   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 159
 160   if (!UseSoftFloat) {
 161     // SSE has no i16 to fp conversion, only i32
 162     if (X86ScalarSSEf32) {
 163       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 164       // f32 and f64 cases are Legal, f80 case is not
 165       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 166     } else {
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 168       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 169     }
 170   } else {
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 172     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 173   }
 174
 175   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 176   // are Legal, f80 is custom lowered.
 177   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 178   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 179
 180   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 181   // this operation.
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 183   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 184
 185   if (X86ScalarSSEf32) {
 186     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 187     // f32 and f64 cases are Legal, f80 case is not
 188     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 189   } else {
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 191     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 192   }
 193
 194   // Handle FP_TO_UINT by promoting the destination to a larger signed
 195   // conversion.
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 199
 200   if (Subtarget->is64Bit()) {
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 202     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 203   } else if (!UseSoftFloat) {
 204     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 205       // Expand FP_TO_UINT into a select.
 206       // FIXME: We would like to use a Custom expander here eventually to do
 207       // the optimal thing for SSE vs. the default expansion in the legalizer.
 208       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 209     else
 210       // With SSE3 we can use fisttpll to convert to a signed i64; without
 211       // SSE, we're stuck with a fistpll.
 212       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 213   }
 214
 215   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 216   if (!X86ScalarSSEf64) {
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 218     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 219     if (Subtarget->is64Bit()) {
 220       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 221       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 222       if (Subtarget->hasMMX() && !DisableMMX)
 223         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 224       else
 225         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 226     }
 227   }
 228
 229   // Scalar integer divide and remainder are lowered to use operations that
 230   // produce two results, to match the available instructions. This exposes
 231   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 232   // into a single instruction.
 233   //
 234   // Scalar integer multiply-high is also lowered to use two-result
 235   // operations, to match the available instructions. However, plain multiply
 236   // (low) operations are left as Legal, as there are single-result
 237   // instructions for this in x86. Using the two-result multiply instructions
 238   // when both high and low results are needed must be arranged by dagcombine.
 239   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 240   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 241   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 243   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 245   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 246   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 247   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 249   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 251   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 252   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 253   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 255   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 257   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 258   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 259   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 261   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 262   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 263
 264   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 265   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 266   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 267   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 268   if (Subtarget->is64Bit())
 269     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 273   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 277   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 278
 279   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 280   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 282   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 283   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 285   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 286   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 287   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 288   if (Subtarget->is64Bit()) {
 289     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 290     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 291     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 292   }
 293
 294   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 295   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 296
 297   // These should be promoted to a larger select which is supported.
 298   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 299   // X86 wants to expand cmov itself.
 300   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 301   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 311   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 312   if (Subtarget->is64Bit()) {
 313     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 314     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 315   }
 316   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 317
 318   // Darwin ABI issue.
 319   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 320   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 322   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 323   if (Subtarget->is64Bit())
 324     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 325   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 326   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 327   if (Subtarget->is64Bit()) {
 328     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 329     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 330     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 331     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 332     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 333   }
 334   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 335   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 337   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 338   if (Subtarget->is64Bit()) {
 339     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 341     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasSSE1())
 345     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 346
 347   // We may not have a libcall for MEMBARRIER so we should lower this.
 348   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 349
 350   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 351   // Locked instructions, in turn, have implicit fence semantics (all memory
 352   // operations are flushed before issuing the locked instruction, and they
 353   // are not buffered), so we can fold away the common pattern of
 354   // fence-atomic-fence.
 355   setShouldFoldAtomicFences(true);
 356
 357   // Expand certain atomics
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 361   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 362
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 366   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 367
 368   if (!Subtarget->is64Bit()) {
 369     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 375     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 376   }
 377
 378   // FIXME - use subtarget debug flags
 379   if (!Subtarget->isTargetDarwin() &&
 380       !Subtarget->isTargetELF() &&
 381       !Subtarget->isTargetCygMing()) {
 382     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 383   }
 384
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 387   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 388   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 389   if (Subtarget->is64Bit()) {
 390     setExceptionPointerRegister(X86::RAX);
 391     setExceptionSelectorRegister(X86::RDX);
 392   } else {
 393     setExceptionPointerRegister(X86::EAX);
 394     setExceptionSelectorRegister(X86::EDX);
 395   }
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 397   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 398
 399   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 400
 401   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 402
 403   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 404   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 405   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 406   if (Subtarget->is64Bit()) {
 407     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 408     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 409   } else {
 410     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 411     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 412   }
 413
 414   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 415   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 416   if (Subtarget->is64Bit())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 418   if (Subtarget->isTargetCygMing())
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 420   else
 421     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 422
 423   if (!UseSoftFloat && X86ScalarSSEf64) {
 424     // f32 and f64 use SSE.
 425     // Set up the FP register classes.
 426     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 427     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 428
 429     // Use ANDPD to simulate FABS.
 430     setOperationAction(ISD::FABS , MVT::f64, Custom);
 431     setOperationAction(ISD::FABS , MVT::f32, Custom);
 432
 433     // Use XORP to simulate FNEG.
 434     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 435     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 436
 437     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 439     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 440
 441     // We don't support sin/cos/fmod
 442     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 444     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 445     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 446
 447     // Expand FP immediates into loads from the stack, except for the special
 448     // cases we handle.
 449     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 450     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 451   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 452     // Use SSE for f32, x87 for f64.
 453     // Set up the FP register classes.
 454     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 455     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 456
 457     // Use ANDPS to simulate FABS.
 458     setOperationAction(ISD::FABS , MVT::f32, Custom);
 459
 460     // Use XORP to simulate FNEG.
 461     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 462
 463     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 464
 465     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 467     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 468
 469     // We don't support sin/cos/fmod
 470     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 471     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 472
 473     // Special cases we handle for FP constants.
 474     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 475     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 476     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 477     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 478     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 479
 480     if (!UnsafeFPMath) {
 481       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 482       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 483     }
 484   } else if (!UseSoftFloat) {
 485     // f32 and f64 in x87.
 486     // Set up the FP register classes.
 487     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 488     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 489
 490     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 491     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 493     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 494
 495     if (!UnsafeFPMath) {
 496       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 497       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 498     }
 499     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 500     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 501     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 502     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 503     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 504     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 505     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 506     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 507   }
 508
 509   // Long double always uses X87.
 510   if (!UseSoftFloat) {
 511     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 512     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 513     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 514     {
 515       bool ignored;
 516       APFloat TmpFlt(+0.0);
 517       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 518                      &ignored);
 519       addLegalFPImmediate(TmpFlt);  // FLD0
 520       TmpFlt.changeSign();
 521       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 522       APFloat TmpFlt2(+1.0);
 523       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 524                       &ignored);
 525       addLegalFPImmediate(TmpFlt2);  // FLD1
 526       TmpFlt2.changeSign();
 527       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 528     }
 529
 530     if (!UnsafeFPMath) {
 531       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 532       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 533     }
 534   }
 535
 536   // Always use a library call for pow.
 537   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 539   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 540
 541   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 543   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 545   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 546
 547   // First set operation action for all vector types to either promote
 548   // (for widening) or expand (for scalarization). Then we will selectively
 549   // turn on ones that can be effectively codegen'd.
 550   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 551        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 552     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 568     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 601     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 605     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 606          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 607       setTruncStoreAction((MVT::SimpleValueType)VT,
 608                           (MVT::SimpleValueType)InnerVT, Expand);
 609     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 612   }
 613
 614   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 615   // with -msoft-float, disable use of MMX as well.
 616   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 617     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 618     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 619     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 620
 621     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 622
 623     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 624     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 625     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 626     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 627
 628     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 629     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 630     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 631     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 632
 633     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 634     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 635
 636     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 637     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 638     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 639     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 640     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 641     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 642     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 643
 644     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 645     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 646     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 647     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 648     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 649     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 650     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 651
 652     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 653     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 654     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 655     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 656     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 657     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 658     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 659
 660     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 661     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 662     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 663     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 664     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 665     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 666     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 667
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 671     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 672
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 676     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 677
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 679     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 680     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 681
 682     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 683
 684     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 686     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 687     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 690     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 691
 692     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 695       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 696       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 697     }
 698   }
 699
 700   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 701     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 702
 703     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 706     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 707     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 708     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 709     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 711     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 712     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 713     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 714     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 715   }
 716
 717   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 718     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 719
 720     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 721     // registers cannot be used even for integer operations.
 722     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 724     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 725     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 726
 727     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 729     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 730     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 731     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 732     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 734     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 735     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 736     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 737     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 740     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 741     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 742     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 743
 744     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 746     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 747     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 748
 749     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 750     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 752     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 753     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 754
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 760
 761     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 762     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 763       EVT VT = (MVT::SimpleValueType)i;
 764       // Do not attempt to custom lower non-power-of-2 vectors
 765       if (!isPowerOf2_32(VT.getVectorNumElements()))
 766         continue;
 767       // Do not attempt to custom lower non-128-bit vectors
 768       if (!VT.is128BitVector())
 769         continue;
 770       setOperationAction(ISD::BUILD_VECTOR,
 771                          VT.getSimpleVT().SimpleTy, Custom);
 772       setOperationAction(ISD::VECTOR_SHUFFLE,
 773                          VT.getSimpleVT().SimpleTy, Custom);
 774       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 775                          VT.getSimpleVT().SimpleTy, Custom);
 776     }
 777
 778     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 779     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 780     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 781     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 782     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 783     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 784
 785     if (Subtarget->is64Bit()) {
 786       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 787       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 788     }
 789
 790     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 791     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 792       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 793       EVT VT = SVT;
 794
 795       // Do not attempt to promote non-128-bit vectors
 796       if (!VT.is128BitVector())
 797         continue;
 798
 799       setOperationAction(ISD::AND,    SVT, Promote);
 800       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 801       setOperationAction(ISD::OR,     SVT, Promote);
 802       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 803       setOperationAction(ISD::XOR,    SVT, Promote);
 804       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 805       setOperationAction(ISD::LOAD,   SVT, Promote);
 806       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 807       setOperationAction(ISD::SELECT, SVT, Promote);
 808       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 809     }
 810
 811     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 812
 813     // Custom lower v2i64 and v2f64 selects.
 814     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 815     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 816     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 817     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 818
 819     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 820     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 821     if (!DisableMMX && Subtarget->hasMMX()) {
 822       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 823       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 824     }
 825   }
 826
 827   if (Subtarget->hasSSE41()) {
 828     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 829     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 830     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 831     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 832     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 833     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 834     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 835     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 836     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 837     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 838
 839     // FIXME: Do we need to handle scalar-to-vector here?
 840     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 841
 842     // Can turn SHL into an integer multiply.
 843     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 844     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 845
 846     // i8 and i16 vectors are custom , because the source register and source
 847     // source memory operand types are not the same width.  f32 vectors are
 848     // custom since the immediate controlling the insert encodes additional
 849     // information.
 850     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 851     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 852     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 853     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 854
 855     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 856     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 857     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 858     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 859
 860     if (Subtarget->is64Bit()) {
 861       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 862       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 863     }
 864   }
 865
 866   if (Subtarget->hasSSE42()) {
 867     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 868   }
 869
 870   if (!UseSoftFloat && Subtarget->hasAVX()) {
 871     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 872     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 873     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 874     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 875     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 876
 877     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 879     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 880     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 881     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 882     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 883     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 884     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 885     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 886     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 887     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 888     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 889     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 890     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 891     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 892
 893     // Operations to consider commented out -v16i16 v32i8
 894     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 895     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 896     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 897     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 898     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 899     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 900     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 901     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 902     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 903     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 904     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 905     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 906     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 907     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 908
 909     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 910     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 911     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 912     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 913
 914     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 915     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 916     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 917     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 918     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 919
 920     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 921     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 922     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 923     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 924     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 925     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 926
 927 #if 0
 928     // Not sure we want to do this since there are no 256-bit integer
 929     // operations in AVX
 930
 931     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 932     // This includes 256-bit vectors
 933     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 934       EVT VT = (MVT::SimpleValueType)i;
 935
 936       // Do not attempt to custom lower non-power-of-2 vectors
 937       if (!isPowerOf2_32(VT.getVectorNumElements()))
 938         continue;
 939
 940       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 941       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 942       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 943     }
 944
 945     if (Subtarget->is64Bit()) {
 946       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 947       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 948     }
 949 #endif
 950
 951 #if 0
 952     // Not sure we want to do this since there are no 256-bit integer
 953     // operations in AVX
 954
 955     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 956     // Including 256-bit vectors
 957     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 958       EVT VT = (MVT::SimpleValueType)i;
 959
 960       if (!VT.is256BitVector()) {
 961         continue;
 962       }
 963       setOperationAction(ISD::AND,    VT, Promote);
 964       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 965       setOperationAction(ISD::OR,     VT, Promote);
 966       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 967       setOperationAction(ISD::XOR,    VT, Promote);
 968       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 969       setOperationAction(ISD::LOAD,   VT, Promote);
 970       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 971       setOperationAction(ISD::SELECT, VT, Promote);
 972       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 973     }
 974
 975     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 976 #endif
 977   }
 978
 979   // We want to custom lower some of our intrinsics.
 980   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 981
 982   // Add/Sub/Mul with overflow operations are custom lowered.
 983   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 984   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 985   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 986   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 987   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 988
 989   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 990   // handle type legalization for these operations here.
 991   //
 992   // FIXME: We really should do custom legalization for addition and
 993   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 994   // than generic legalization for 64-bit multiplication-with-overflow, though.
 995   if (Subtarget->is64Bit()) {
 996     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 997     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 998     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 999     setOperationAction(ISD::USUBO, MVT::i64, Custom);
1000     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1001   }
1002
1003   if (!Subtarget->is64Bit()) {
1004     // These libcalls are not available in 32-bit.
1005     setLibcallName(RTLIB::SHL_I128, 0);
1006     setLibcallName(RTLIB::SRL_I128, 0);
1007     setLibcallName(RTLIB::SRA_I128, 0);
1008   }
1009
1010   // We have target-specific dag combine patterns for the following nodes:
1011   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1012   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1013   setTargetDAGCombine(ISD::BUILD_VECTOR);
1014   setTargetDAGCombine(ISD::SELECT);
1015   setTargetDAGCombine(ISD::SHL);
1016   setTargetDAGCombine(ISD::SRA);
1017   setTargetDAGCombine(ISD::SRL);
1018   setTargetDAGCombine(ISD::OR);
1019   setTargetDAGCombine(ISD::STORE);
1020   setTargetDAGCombine(ISD::ZERO_EXTEND);
1021   if (Subtarget->is64Bit())
1022     setTargetDAGCombine(ISD::MUL);
1023
1024   computeRegisterProperties();
1025
1026   // FIXME: These should be based on subtarget info. Plus, the values should
1027   // be smaller when we are in optimizing for size mode.
1028   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1029   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1030   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1031   setPrefLoopAlignment(16);
1032   benefitFromCodePlacementOpt = true;
1033 }
1034
1035
1036 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1037   return MVT::i8;
1038 }
1039
1040
1041 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1042 /// the desired ByVal argument alignment.
1043 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1044   if (MaxAlign == 16)
1045     return;
1046   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1047     if (VTy->getBitWidth() == 128)
1048       MaxAlign = 16;
1049   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1050     unsigned EltAlign = 0;
1051     getMaxByValAlign(ATy->getElementType(), EltAlign);
1052     if (EltAlign > MaxAlign)
1053       MaxAlign = EltAlign;
1054   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1055     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1056       unsigned EltAlign = 0;
1057       getMaxByValAlign(STy->getElementType(i), EltAlign);
1058       if (EltAlign > MaxAlign)
1059         MaxAlign = EltAlign;
1060       if (MaxAlign == 16)
1061         break;
1062     }
1063   }
1064   return;
1065 }
1066
1067 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1068 /// function arguments in the caller parameter area. For X86, aggregates
1069 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1070 /// are at 4-byte boundaries.
1071 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1072   if (Subtarget->is64Bit()) {
1073     // Max of 8 and alignment of type.
1074     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1075     if (TyAlign > 8)
1076       return TyAlign;
1077     return 8;
1078   }
1079
1080   unsigned Align = 4;
1081   if (Subtarget->hasSSE1())
1082     getMaxByValAlign(Ty, Align);
1083   return Align;
1084 }
1085
1086 /// getOptimalMemOpType - Returns the target specific optimal type for load
1087 /// and store operations as a result of memset, memcpy, and memmove
1088 /// lowering. If DstAlign is zero that means it's safe to destination
1089 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1090 /// means there isn't a need to check it against alignment requirement,
1091 /// probably because the source does not need to be loaded. If
1092 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1093 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1094 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1095 /// constant so it does not need to be loaded.
1096 /// It returns EVT::Other if the type should be determined using generic
1097 /// target-independent logic.
1098 EVT
1099 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1100                                        unsigned DstAlign, unsigned SrcAlign,
1101                                        bool NonScalarIntSafe,
1102                                        bool MemcpyStrSrc,
1103                                        MachineFunction &MF) const {
1104   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1105   // linux.  This is because the stack realignment code can't handle certain
1106   // cases like PR2962.  This should be removed when PR2962 is fixed.
1107   const Function *F = MF.getFunction();
1108   if (NonScalarIntSafe &&
1109       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1110     if (Size >= 16 &&
1111         (Subtarget->isUnalignedMemAccessFast() ||
1112          ((DstAlign == 0 || DstAlign >= 16) &&
1113           (SrcAlign == 0 || SrcAlign >= 16))) &&
1114         Subtarget->getStackAlignment() >= 16) {
1115       if (Subtarget->hasSSE2())
1116         return MVT::v4i32;
1117       if (Subtarget->hasSSE1())
1118         return MVT::v4f32;
1119     } else if (!MemcpyStrSrc && Size >= 8 &&
1120                !Subtarget->is64Bit() &&
1121                Subtarget->getStackAlignment() >= 8 &&
1122                Subtarget->hasSSE2()) {
1123       // Do not use f64 to lower memcpy if source is string constant. It's
1124       // better to use i32 to avoid the loads.
1125       return MVT::f64;
1126     }
1127   }
1128   if (Subtarget->is64Bit() && Size >= 8)
1129     return MVT::i64;
1130   return MVT::i32;
1131 }
1132
1133 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1134 /// current function.  The returned value is a member of the
1135 /// MachineJumpTableInfo::JTEntryKind enum.
1136 unsigned X86TargetLowering::getJumpTableEncoding() const {
1137   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1138   // symbol.
1139   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1140       Subtarget->isPICStyleGOT())
1141     return MachineJumpTableInfo::EK_Custom32;
1142
1143   // Otherwise, use the normal jump table encoding heuristics.
1144   return TargetLowering::getJumpTableEncoding();
1145 }
1146
1147 /// getPICBaseSymbol - Return the X86-32 PIC base.
1148 MCSymbol *
1149 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1150                                     MCContext &Ctx) const {
1151   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1152   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1153                                Twine(MF->getFunctionNumber())+"$pb");
1154 }
1155
1156
1157 const MCExpr *
1158 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1159                                              const MachineBasicBlock *MBB,
1160                                              unsigned uid,MCContext &Ctx) const{
1161   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1162          Subtarget->isPICStyleGOT());
1163   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1164   // entries.
1165   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1166                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1167 }
1168
1169 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1170 /// jumptable.
1171 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1172                                                     SelectionDAG &DAG) const {
1173   if (!Subtarget->is64Bit())
1174     // This doesn't have DebugLoc associated with it, but is not really the
1175     // same as a Register.
1176     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1177   return Table;
1178 }
1179
1180 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1181 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1182 /// MCExpr.
1183 const MCExpr *X86TargetLowering::
1184 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1185                              MCContext &Ctx) const {
1186   // X86-64 uses RIP relative addressing based on the jump table label.
1187   if (Subtarget->isPICStyleRIPRel())
1188     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1189
1190   // Otherwise, the reference is relative to the PIC base.
1191   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1192 }
1193
1194 /// getFunctionAlignment - Return the Log2 alignment of this function.
1195 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1196   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1197 }
1198
1199 std::pair<const TargetRegisterClass*, uint8_t>
1200 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1201   const TargetRegisterClass *RRC = 0;
1202   uint8_t Cost = 1;
1203   switch (VT.getSimpleVT().SimpleTy) {
1204   default:
1205     return TargetLowering::findRepresentativeClass(VT);
1206   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1207     RRC = (Subtarget->is64Bit()
1208            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1209     break;
1210   case MVT::v8i8: case MVT::v4i16:
1211   case MVT::v2i32: case MVT::v1i64:
1212     RRC = X86::VR64RegisterClass;
1213     break;
1214   case MVT::f32: case MVT::f64:
1215   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1216   case MVT::v4f32: case MVT::v2f64:
1217   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1218   case MVT::v4f64:
1219     RRC = X86::VR128RegisterClass;
1220     break;
1221   }
1222   return std::make_pair(RRC, Cost);
1223 }
1224
1225 unsigned
1226 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1227                                        MachineFunction &MF) const {
1228   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1229   switch (RC->getID()) {
1230   default:
1231     return 0;
1232   case X86::GR32RegClassID:
1233     return 4 - FPDiff;
1234   case X86::GR64RegClassID:
1235     return 8 - FPDiff;
1236   case X86::VR128RegClassID:
1237     return Subtarget->is64Bit() ? 10 : 4;
1238   case X86::VR64RegClassID:
1239     return 4;
1240   }
1241 }
1242
1243 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1244                                                unsigned &Offset) const {
1245   if (!Subtarget->isTargetLinux())
1246     return false;
1247
1248   if (Subtarget->is64Bit()) {
1249     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1250     Offset = 0x28;
1251     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1252       AddressSpace = 256;
1253     else
1254       AddressSpace = 257;
1255   } else {
1256     // %gs:0x14 on i386
1257     Offset = 0x14;
1258     AddressSpace = 256;
1259   }
1260   return true;
1261 }
1262
1263
1264 //===----------------------------------------------------------------------===//
1265 //               Return Value Calling Convention Implementation
1266 //===----------------------------------------------------------------------===//
1267
1268 #include "X86GenCallingConv.inc"
1269
1270 bool
1271 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1272                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1273                         LLVMContext &Context) const {
1274   SmallVector<CCValAssign, 16> RVLocs;
1275   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1276                  RVLocs, Context);
1277   return CCInfo.CheckReturn(Outs, RetCC_X86);
1278 }
1279
1280 SDValue
1281 X86TargetLowering::LowerReturn(SDValue Chain,
1282                                CallingConv::ID CallConv, bool isVarArg,
1283                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1284                                const SmallVectorImpl<SDValue> &OutVals,
1285                                DebugLoc dl, SelectionDAG &DAG) const {
1286   MachineFunction &MF = DAG.getMachineFunction();
1287   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1288
1289   SmallVector<CCValAssign, 16> RVLocs;
1290   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1291                  RVLocs, *DAG.getContext());
1292   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1293
1294   // Add the regs to the liveout set for the function.
1295   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1296   for (unsigned i = 0; i != RVLocs.size(); ++i)
1297     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1298       MRI.addLiveOut(RVLocs[i].getLocReg());
1299
1300   SDValue Flag;
1301
1302   SmallVector<SDValue, 6> RetOps;
1303   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1304   // Operand #1 = Bytes To Pop
1305   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1306                    MVT::i16));
1307
1308   // Copy the result values into the output registers.
1309   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1310     CCValAssign &VA = RVLocs[i];
1311     assert(VA.isRegLoc() && "Can only return in registers!");
1312     SDValue ValToCopy = OutVals[i];
1313     EVT ValVT = ValToCopy.getValueType();
1314
1315     // If this is x86-64, and we disabled SSE, we can't return FP values
1316     if ((ValVT == MVT::f32 || ValVT == MVT::f64) &&
1317         (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1318       report_fatal_error("SSE register return with SSE disabled");
1319     }
1320     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1321     // llvm-gcc has never done it right and no one has noticed, so this
1322     // should be OK for now.
1323     if (ValVT == MVT::f64 &&
1324         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1325       report_fatal_error("SSE2 register return with SSE2 disabled");
1326
1327     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1328     // the RET instruction and handled by the FP Stackifier.
1329     if (VA.getLocReg() == X86::ST0 ||
1330         VA.getLocReg() == X86::ST1) {
1331       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1332       // change the value to the FP stack register class.
1333       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1334         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1335       RetOps.push_back(ValToCopy);
1336       // Don't emit a copytoreg.
1337       continue;
1338     }
1339
1340     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1341     // which is returned in RAX / RDX.
1342     if (Subtarget->is64Bit()) {
1343       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1344         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1345         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1346           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1347                                   ValToCopy);
1348
1349           // If we don't have SSE2 available, convert to v4f32 so the generated
1350           // register is legal.
1351           if (!Subtarget->hasSSE2())
1352             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1353         }
1354       }
1355     }
1356
1357     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1358     Flag = Chain.getValue(1);
1359   }
1360
1361   // The x86-64 ABI for returning structs by value requires that we copy
1362   // the sret argument into %rax for the return. We saved the argument into
1363   // a virtual register in the entry block, so now we copy the value out
1364   // and into %rax.
1365   if (Subtarget->is64Bit() &&
1366       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1367     MachineFunction &MF = DAG.getMachineFunction();
1368     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1369     unsigned Reg = FuncInfo->getSRetReturnReg();
1370     assert(Reg &&
1371            "SRetReturnReg should have been set in LowerFormalArguments().");
1372     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1373
1374     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1375     Flag = Chain.getValue(1);
1376
1377     // RAX now acts like a return value.
1378     MRI.addLiveOut(X86::RAX);
1379   }
1380
1381   RetOps[0] = Chain;  // Update chain.
1382
1383   // Add the flag if we have it.
1384   if (Flag.getNode())
1385     RetOps.push_back(Flag);
1386
1387   return DAG.getNode(X86ISD::RET_FLAG, dl,
1388                      MVT::Other, &RetOps[0], RetOps.size());
1389 }
1390
1391 /// LowerCallResult - Lower the result values of a call into the
1392 /// appropriate copies out of appropriate physical registers.
1393 ///
1394 SDValue
1395 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1396                                    CallingConv::ID CallConv, bool isVarArg,
1397                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1398                                    DebugLoc dl, SelectionDAG &DAG,
1399                                    SmallVectorImpl<SDValue> &InVals) const {
1400
1401   // Assign locations to each value returned by this call.
1402   SmallVector<CCValAssign, 16> RVLocs;
1403   bool Is64Bit = Subtarget->is64Bit();
1404   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1405                  RVLocs, *DAG.getContext());
1406   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1407
1408   // Copy all of the result registers out of their specified physreg.
1409   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1410     CCValAssign &VA = RVLocs[i];
1411     EVT CopyVT = VA.getValVT();
1412
1413     // If this is x86-64, and we disabled SSE, we can't return FP values
1414     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1415         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1416       report_fatal_error("SSE register return with SSE disabled");
1417     }
1418
1419     SDValue Val;
1420
1421     // If this is a call to a function that returns an fp value on the floating
1422     // point stack, we must guarantee the the value is popped from the stack, so
1423     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1424     // if the return value is not used. We use the FpGET_ST0 instructions
1425     // instead.
1426     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1427       // If we prefer to use the value in xmm registers, copy it out as f80 and
1428       // use a truncate to move it from fp stack reg to xmm reg.
1429       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1430       bool isST0 = VA.getLocReg() == X86::ST0;
1431       unsigned Opc = 0;
1432       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1433       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1434       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1435       SDValue Ops[] = { Chain, InFlag };
1436       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1437                                          Ops, 2), 1);
1438       Val = Chain.getValue(0);
1439
1440       // Round the f80 to the right size, which also moves it to the appropriate
1441       // xmm register.
1442       if (CopyVT != VA.getValVT())
1443         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1444                           // This truncation won't change the value.
1445                           DAG.getIntPtrConstant(1));
1446     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1447       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1448       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1449         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1450                                    MVT::v2i64, InFlag).getValue(1);
1451         Val = Chain.getValue(0);
1452         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1453                           Val, DAG.getConstant(0, MVT::i64));
1454       } else {
1455         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1456                                    MVT::i64, InFlag).getValue(1);
1457         Val = Chain.getValue(0);
1458       }
1459       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1460     } else {
1461       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1462                                  CopyVT, InFlag).getValue(1);
1463       Val = Chain.getValue(0);
1464     }
1465     InFlag = Chain.getValue(2);
1466     InVals.push_back(Val);
1467   }
1468
1469   return Chain;
1470 }
1471
1472
1473 //===----------------------------------------------------------------------===//
1474 //                C & StdCall & Fast Calling Convention implementation
1475 //===----------------------------------------------------------------------===//
1476 //  StdCall calling convention seems to be standard for many Windows' API
1477 //  routines and around. It differs from C calling convention just a little:
1478 //  callee should clean up the stack, not caller. Symbols should be also
1479 //  decorated in some fancy way :) It doesn't support any vector arguments.
1480 //  For info on fast calling convention see Fast Calling Convention (tail call)
1481 //  implementation LowerX86_32FastCCCallTo.
1482
1483 /// CallIsStructReturn - Determines whether a call uses struct return
1484 /// semantics.
1485 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1486   if (Outs.empty())
1487     return false;
1488
1489   return Outs[0].Flags.isSRet();
1490 }
1491
1492 /// ArgsAreStructReturn - Determines whether a function uses struct
1493 /// return semantics.
1494 static bool
1495 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1496   if (Ins.empty())
1497     return false;
1498
1499   return Ins[0].Flags.isSRet();
1500 }
1501
1502 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1503 /// given CallingConvention value.
1504 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1505   if (Subtarget->is64Bit()) {
1506     if (CC == CallingConv::GHC)
1507       return CC_X86_64_GHC;
1508     else if (Subtarget->isTargetWin64())
1509       return CC_X86_Win64_C;
1510     else
1511       return CC_X86_64_C;
1512   }
1513
1514   if (CC == CallingConv::X86_FastCall)
1515     return CC_X86_32_FastCall;
1516   else if (CC == CallingConv::X86_ThisCall)
1517     return CC_X86_32_ThisCall;
1518   else if (CC == CallingConv::Fast)
1519     return CC_X86_32_FastCC;
1520   else if (CC == CallingConv::GHC)
1521     return CC_X86_32_GHC;
1522   else
1523     return CC_X86_32_C;
1524 }
1525
1526 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1527 /// by "Src" to address "Dst" with size and alignment information specified by
1528 /// the specific parameter attribute. The copy will be passed as a byval
1529 /// function parameter.
1530 static SDValue
1531 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1532                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1533                           DebugLoc dl) {
1534   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1535   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1536                        /*isVolatile*/false, /*AlwaysInline=*/true,
1537                        NULL, 0, NULL, 0);
1538 }
1539
1540 /// IsTailCallConvention - Return true if the calling convention is one that
1541 /// supports tail call optimization.
1542 static bool IsTailCallConvention(CallingConv::ID CC) {
1543   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1544 }
1545
1546 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1547 /// a tailcall target by changing its ABI.
1548 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1549   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1550 }
1551
1552 SDValue
1553 X86TargetLowering::LowerMemArgument(SDValue Chain,
1554                                     CallingConv::ID CallConv,
1555                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1556                                     DebugLoc dl, SelectionDAG &DAG,
1557                                     const CCValAssign &VA,
1558                                     MachineFrameInfo *MFI,
1559                                     unsigned i) const {
1560   // Create the nodes corresponding to a load from this parameter slot.
1561   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1562   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1563   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1564   EVT ValVT;
1565
1566   // If value is passed by pointer we have address passed instead of the value
1567   // itself.
1568   if (VA.getLocInfo() == CCValAssign::Indirect)
1569     ValVT = VA.getLocVT();
1570   else
1571     ValVT = VA.getValVT();
1572
1573   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1574   // changed with more analysis.
1575   // In case of tail call optimization mark all arguments mutable. Since they
1576   // could be overwritten by lowering of arguments in case of a tail call.
1577   if (Flags.isByVal()) {
1578     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1579                                     VA.getLocMemOffset(), isImmutable);
1580     return DAG.getFrameIndex(FI, getPointerTy());
1581   } else {
1582     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1583                                     VA.getLocMemOffset(), isImmutable);
1584     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1585     return DAG.getLoad(ValVT, dl, Chain, FIN,
1586                        PseudoSourceValue::getFixedStack(FI), 0,
1587                        false, false, 0);
1588   }
1589 }
1590
1591 SDValue
1592 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1593                                         CallingConv::ID CallConv,
1594                                         bool isVarArg,
1595                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1596                                         DebugLoc dl,
1597                                         SelectionDAG &DAG,
1598                                         SmallVectorImpl<SDValue> &InVals)
1599                                           const {
1600   MachineFunction &MF = DAG.getMachineFunction();
1601   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1602
1603   const Function* Fn = MF.getFunction();
1604   if (Fn->hasExternalLinkage() &&
1605       Subtarget->isTargetCygMing() &&
1606       Fn->getName() == "main")
1607     FuncInfo->setForceFramePointer(true);
1608
1609   MachineFrameInfo *MFI = MF.getFrameInfo();
1610   bool Is64Bit = Subtarget->is64Bit();
1611   bool IsWin64 = Subtarget->isTargetWin64();
1612
1613   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1614          "Var args not supported with calling convention fastcc or ghc");
1615
1616   // Assign locations to all of the incoming arguments.
1617   SmallVector<CCValAssign, 16> ArgLocs;
1618   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1619                  ArgLocs, *DAG.getContext());
1620   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1621
1622   unsigned LastVal = ~0U;
1623   SDValue ArgValue;
1624   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1625     CCValAssign &VA = ArgLocs[i];
1626     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1627     // places.
1628     assert(VA.getValNo() != LastVal &&
1629            "Don't support value assigned to multiple locs yet");
1630     LastVal = VA.getValNo();
1631
1632     if (VA.isRegLoc()) {
1633       EVT RegVT = VA.getLocVT();
1634       TargetRegisterClass *RC = NULL;
1635       if (RegVT == MVT::i32)
1636         RC = X86::GR32RegisterClass;
1637       else if (Is64Bit && RegVT == MVT::i64)
1638         RC = X86::GR64RegisterClass;
1639       else if (RegVT == MVT::f32)
1640         RC = X86::FR32RegisterClass;
1641       else if (RegVT == MVT::f64)
1642         RC = X86::FR64RegisterClass;
1643       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1644         RC = X86::VR256RegisterClass;
1645       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1646         RC = X86::VR128RegisterClass;
1647       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1648         RC = X86::VR64RegisterClass;
1649       else
1650         llvm_unreachable("Unknown argument type!");
1651
1652       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1653       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1654
1655       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1656       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1657       // right size.
1658       if (VA.getLocInfo() == CCValAssign::SExt)
1659         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1660                                DAG.getValueType(VA.getValVT()));
1661       else if (VA.getLocInfo() == CCValAssign::ZExt)
1662         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1663                                DAG.getValueType(VA.getValVT()));
1664       else if (VA.getLocInfo() == CCValAssign::BCvt)
1665         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1666
1667       if (VA.isExtInLoc()) {
1668         // Handle MMX values passed in XMM regs.
1669         if (RegVT.isVector()) {
1670           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1671                                  ArgValue, DAG.getConstant(0, MVT::i64));
1672           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1673         } else
1674           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1675       }
1676     } else {
1677       assert(VA.isMemLoc());
1678       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1679     }
1680
1681     // If value is passed via pointer - do a load.
1682     if (VA.getLocInfo() == CCValAssign::Indirect)
1683       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1684                              false, false, 0);
1685
1686     InVals.push_back(ArgValue);
1687   }
1688
1689   // The x86-64 ABI for returning structs by value requires that we copy
1690   // the sret argument into %rax for the return. Save the argument into
1691   // a virtual register so that we can access it from the return points.
1692   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1693     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1694     unsigned Reg = FuncInfo->getSRetReturnReg();
1695     if (!Reg) {
1696       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1697       FuncInfo->setSRetReturnReg(Reg);
1698     }
1699     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1700     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1701   }
1702
1703   unsigned StackSize = CCInfo.getNextStackOffset();
1704   // Align stack specially for tail calls.
1705   if (FuncIsMadeTailCallSafe(CallConv))
1706     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1707
1708   // If the function takes variable number of arguments, make a frame index for
1709   // the start of the first vararg value... for expansion of llvm.va_start.
1710   if (isVarArg) {
1711     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1712                     CallConv != CallingConv::X86_ThisCall)) {
1713       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1714     }
1715     if (Is64Bit) {
1716       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1717
1718       // FIXME: We should really autogenerate these arrays
1719       static const unsigned GPR64ArgRegsWin64[] = {
1720         X86::RCX, X86::RDX, X86::R8,  X86::R9
1721       };
1722       static const unsigned XMMArgRegsWin64[] = {
1723         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1724       };
1725       static const unsigned GPR64ArgRegs64Bit[] = {
1726         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1727       };
1728       static const unsigned XMMArgRegs64Bit[] = {
1729         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1730         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1731       };
1732       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1733
1734       if (IsWin64) {
1735         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1736         GPR64ArgRegs = GPR64ArgRegsWin64;
1737         XMMArgRegs = XMMArgRegsWin64;
1738       } else {
1739         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1740         GPR64ArgRegs = GPR64ArgRegs64Bit;
1741         XMMArgRegs = XMMArgRegs64Bit;
1742       }
1743       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1744                                                        TotalNumIntRegs);
1745       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1746                                                        TotalNumXMMRegs);
1747
1748       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1749       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1750              "SSE register cannot be used when SSE is disabled!");
1751       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1752              "SSE register cannot be used when SSE is disabled!");
1753       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1754         // Kernel mode asks for SSE to be disabled, so don't push them
1755         // on the stack.
1756         TotalNumXMMRegs = 0;
1757
1758       // For X86-64, if there are vararg parameters that are passed via
1759       // registers, then we must store them to their spots on the stack so they
1760       // may be loaded by deferencing the result of va_next.
1761       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1762       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1763       FuncInfo->setRegSaveFrameIndex(
1764         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1765                                false));
1766
1767       // Store the integer parameter registers.
1768       SmallVector<SDValue, 8> MemOps;
1769       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1770                                         getPointerTy());
1771       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1772       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1773         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1774                                   DAG.getIntPtrConstant(Offset));
1775         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1776                                      X86::GR64RegisterClass);
1777         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1778         SDValue Store =
1779           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1780                        PseudoSourceValue::getFixedStack(
1781                          FuncInfo->getRegSaveFrameIndex()),
1782                        Offset, false, false, 0);
1783         MemOps.push_back(Store);
1784         Offset += 8;
1785       }
1786
1787       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1788         // Now store the XMM (fp + vector) parameter registers.
1789         SmallVector<SDValue, 11> SaveXMMOps;
1790         SaveXMMOps.push_back(Chain);
1791
1792         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1793         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1794         SaveXMMOps.push_back(ALVal);
1795
1796         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1797                                FuncInfo->getRegSaveFrameIndex()));
1798         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1799                                FuncInfo->getVarArgsFPOffset()));
1800
1801         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1802           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1803                                        X86::VR128RegisterClass);
1804           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1805           SaveXMMOps.push_back(Val);
1806         }
1807         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1808                                      MVT::Other,
1809                                      &SaveXMMOps[0], SaveXMMOps.size()));
1810       }
1811
1812       if (!MemOps.empty())
1813         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1814                             &MemOps[0], MemOps.size());
1815     }
1816   }
1817
1818   // Some CCs need callee pop.
1819   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1820     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1821   } else {
1822     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1823     // If this is an sret function, the return should pop the hidden pointer.
1824     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1825       FuncInfo->setBytesToPopOnReturn(4);
1826   }
1827
1828   if (!Is64Bit) {
1829     // RegSaveFrameIndex is X86-64 only.
1830     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1831     if (CallConv == CallingConv::X86_FastCall ||
1832         CallConv == CallingConv::X86_ThisCall)
1833       // fastcc functions can't have varargs.
1834       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1835   }
1836
1837   return Chain;
1838 }
1839
1840 SDValue
1841 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1842                                     SDValue StackPtr, SDValue Arg,
1843                                     DebugLoc dl, SelectionDAG &DAG,
1844                                     const CCValAssign &VA,
1845                                     ISD::ArgFlagsTy Flags) const {
1846   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1847   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1848   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1849   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1850   if (Flags.isByVal()) {
1851     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1852   }
1853   return DAG.getStore(Chain, dl, Arg, PtrOff,
1854                       PseudoSourceValue::getStack(), LocMemOffset,
1855                       false, false, 0);
1856 }
1857
1858 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1859 /// optimization is performed and it is required.
1860 SDValue
1861 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1862                                            SDValue &OutRetAddr, SDValue Chain,
1863                                            bool IsTailCall, bool Is64Bit,
1864                                            int FPDiff, DebugLoc dl) const {
1865   // Adjust the Return address stack slot.
1866   EVT VT = getPointerTy();
1867   OutRetAddr = getReturnAddressFrameIndex(DAG);
1868
1869   // Load the "old" Return address.
1870   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1871   return SDValue(OutRetAddr.getNode(), 1);
1872 }
1873
1874 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1875 /// optimization is performed and it is required (FPDiff!=0).
1876 static SDValue
1877 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1878                          SDValue Chain, SDValue RetAddrFrIdx,
1879                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1880   // Store the return address to the appropriate stack slot.
1881   if (!FPDiff) return Chain;
1882   // Calculate the new stack slot for the return address.
1883   int SlotSize = Is64Bit ? 8 : 4;
1884   int NewReturnAddrFI =
1885     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1886   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1887   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1888   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1889                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1890                        false, false, 0);
1891   return Chain;
1892 }
1893
1894 SDValue
1895 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1896                              CallingConv::ID CallConv, bool isVarArg,
1897                              bool &isTailCall,
1898                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1899                              const SmallVectorImpl<SDValue> &OutVals,
1900                              const SmallVectorImpl<ISD::InputArg> &Ins,
1901                              DebugLoc dl, SelectionDAG &DAG,
1902                              SmallVectorImpl<SDValue> &InVals) const {
1903   MachineFunction &MF = DAG.getMachineFunction();
1904   bool Is64Bit        = Subtarget->is64Bit();
1905   bool IsStructRet    = CallIsStructReturn(Outs);
1906   bool IsSibcall      = false;
1907
1908   if (isTailCall) {
1909     // Check if it's really possible to do a tail call.
1910     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1911                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1912                                                    Outs, OutVals, Ins, DAG);
1913
1914     // Sibcalls are automatically detected tailcalls which do not require
1915     // ABI changes.
1916     if (!GuaranteedTailCallOpt && isTailCall)
1917       IsSibcall = true;
1918
1919     if (isTailCall)
1920       ++NumTailCalls;
1921   }
1922
1923   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1924          "Var args not supported with calling convention fastcc or ghc");
1925
1926   // Analyze operands of the call, assigning locations to each operand.
1927   SmallVector<CCValAssign, 16> ArgLocs;
1928   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1929                  ArgLocs, *DAG.getContext());
1930   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1931
1932   // Get a count of how many bytes are to be pushed on the stack.
1933   unsigned NumBytes = CCInfo.getNextStackOffset();
1934   if (IsSibcall)
1935     // This is a sibcall. The memory operands are available in caller's
1936     // own caller's stack.
1937     NumBytes = 0;
1938   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1939     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1940
1941   int FPDiff = 0;
1942   if (isTailCall && !IsSibcall) {
1943     // Lower arguments at fp - stackoffset + fpdiff.
1944     unsigned NumBytesCallerPushed =
1945       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1946     FPDiff = NumBytesCallerPushed - NumBytes;
1947
1948     // Set the delta of movement of the returnaddr stackslot.
1949     // But only set if delta is greater than previous delta.
1950     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1951       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1952   }
1953
1954   if (!IsSibcall)
1955     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1956
1957   SDValue RetAddrFrIdx;
1958   // Load return adress for tail calls.
1959   if (isTailCall && FPDiff)
1960     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1961                                     Is64Bit, FPDiff, dl);
1962
1963   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1964   SmallVector<SDValue, 8> MemOpChains;
1965   SDValue StackPtr;
1966
1967   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1968   // of tail call optimization arguments are handle later.
1969   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1970     CCValAssign &VA = ArgLocs[i];
1971     EVT RegVT = VA.getLocVT();
1972     SDValue Arg = OutVals[i];
1973     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1974     bool isByVal = Flags.isByVal();
1975
1976     // Promote the value if needed.
1977     switch (VA.getLocInfo()) {
1978     default: llvm_unreachable("Unknown loc info!");
1979     case CCValAssign::Full: break;
1980     case CCValAssign::SExt:
1981       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1982       break;
1983     case CCValAssign::ZExt:
1984       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1985       break;
1986     case CCValAssign::AExt:
1987       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1988         // Special case: passing MMX values in XMM registers.
1989         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1990         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1991         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1992       } else
1993         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1994       break;
1995     case CCValAssign::BCvt:
1996       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1997       break;
1998     case CCValAssign::Indirect: {
1999       // Store the argument.
2000       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2001       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2002       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2003                            PseudoSourceValue::getFixedStack(FI), 0,
2004                            false, false, 0);
2005       Arg = SpillSlot;
2006       break;
2007     }
2008     }
2009
2010     if (VA.isRegLoc()) {
2011       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2012       if (isVarArg && Subtarget->isTargetWin64()) {
2013         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2014         // shadow reg if callee is a varargs function.
2015         unsigned ShadowReg = 0;
2016         switch (VA.getLocReg()) {
2017         case X86::XMM0: ShadowReg = X86::RCX; break;
2018         case X86::XMM1: ShadowReg = X86::RDX; break;
2019         case X86::XMM2: ShadowReg = X86::R8; break;
2020         case X86::XMM3: ShadowReg = X86::R9; break;
2021         }
2022         if (ShadowReg)
2023           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2024       }
2025     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2026       assert(VA.isMemLoc());
2027       if (StackPtr.getNode() == 0)
2028         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2029       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2030                                              dl, DAG, VA, Flags));
2031     }
2032   }
2033
2034   if (!MemOpChains.empty())
2035     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2036                         &MemOpChains[0], MemOpChains.size());
2037
2038   // Build a sequence of copy-to-reg nodes chained together with token chain
2039   // and flag operands which copy the outgoing args into registers.
2040   SDValue InFlag;
2041   // Tail call byval lowering might overwrite argument registers so in case of
2042   // tail call optimization the copies to registers are lowered later.
2043   if (!isTailCall)
2044     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2045       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2046                                RegsToPass[i].second, InFlag);
2047       InFlag = Chain.getValue(1);
2048     }
2049
2050   if (Subtarget->isPICStyleGOT()) {
2051     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2052     // GOT pointer.
2053     if (!isTailCall) {
2054       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2055                                DAG.getNode(X86ISD::GlobalBaseReg,
2056                                            DebugLoc(), getPointerTy()),
2057                                InFlag);
2058       InFlag = Chain.getValue(1);
2059     } else {
2060       // If we are tail calling and generating PIC/GOT style code load the
2061       // address of the callee into ECX. The value in ecx is used as target of
2062       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2063       // for tail calls on PIC/GOT architectures. Normally we would just put the
2064       // address of GOT into ebx and then call target@PLT. But for tail calls
2065       // ebx would be restored (since ebx is callee saved) before jumping to the
2066       // target@PLT.
2067
2068       // Note: The actual moving to ECX is done further down.
2069       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2070       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2071           !G->getGlobal()->hasProtectedVisibility())
2072         Callee = LowerGlobalAddress(Callee, DAG);
2073       else if (isa<ExternalSymbolSDNode>(Callee))
2074         Callee = LowerExternalSymbol(Callee, DAG);
2075     }
2076   }
2077
2078   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2079     // From AMD64 ABI document:
2080     // For calls that may call functions that use varargs or stdargs
2081     // (prototype-less calls or calls to functions containing ellipsis (...) in
2082     // the declaration) %al is used as hidden argument to specify the number
2083     // of SSE registers used. The contents of %al do not need to match exactly
2084     // the number of registers, but must be an ubound on the number of SSE
2085     // registers used and is in the range 0 - 8 inclusive.
2086
2087     // Count the number of XMM registers allocated.
2088     static const unsigned XMMArgRegs[] = {
2089       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2090       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2091     };
2092     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2093     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2094            && "SSE registers cannot be used when SSE is disabled");
2095
2096     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2097                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2098     InFlag = Chain.getValue(1);
2099   }
2100
2101
2102   // For tail calls lower the arguments to the 'real' stack slot.
2103   if (isTailCall) {
2104     // Force all the incoming stack arguments to be loaded from the stack
2105     // before any new outgoing arguments are stored to the stack, because the
2106     // outgoing stack slots may alias the incoming argument stack slots, and
2107     // the alias isn't otherwise explicit. This is slightly more conservative
2108     // than necessary, because it means that each store effectively depends
2109     // on every argument instead of just those arguments it would clobber.
2110     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2111
2112     SmallVector<SDValue, 8> MemOpChains2;
2113     SDValue FIN;
2114     int FI = 0;
2115     // Do not flag preceeding copytoreg stuff together with the following stuff.
2116     InFlag = SDValue();
2117     if (GuaranteedTailCallOpt) {
2118       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2119         CCValAssign &VA = ArgLocs[i];
2120         if (VA.isRegLoc())
2121           continue;
2122         assert(VA.isMemLoc());
2123         SDValue Arg = OutVals[i];
2124         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2125         // Create frame index.
2126         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2127         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2128         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2129         FIN = DAG.getFrameIndex(FI, getPointerTy());
2130
2131         if (Flags.isByVal()) {
2132           // Copy relative to framepointer.
2133           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2134           if (StackPtr.getNode() == 0)
2135             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2136                                           getPointerTy());
2137           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2138
2139           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2140                                                            ArgChain,
2141                                                            Flags, DAG, dl));
2142         } else {
2143           // Store relative to framepointer.
2144           MemOpChains2.push_back(
2145             DAG.getStore(ArgChain, dl, Arg, FIN,
2146                          PseudoSourceValue::getFixedStack(FI), 0,
2147                          false, false, 0));
2148         }
2149       }
2150     }
2151
2152     if (!MemOpChains2.empty())
2153       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2154                           &MemOpChains2[0], MemOpChains2.size());
2155
2156     // Copy arguments to their registers.
2157     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2158       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2159                                RegsToPass[i].second, InFlag);
2160       InFlag = Chain.getValue(1);
2161     }
2162     InFlag =SDValue();
2163
2164     // Store the return address to the appropriate stack slot.
2165     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2166                                      FPDiff, dl);
2167   }
2168
2169   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2170     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2171     // In the 64-bit large code model, we have to make all calls
2172     // through a register, since the call instruction's 32-bit
2173     // pc-relative offset may not be large enough to hold the whole
2174     // address.
2175   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2176     // If the callee is a GlobalAddress node (quite common, every direct call
2177     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2178     // it.
2179
2180     // We should use extra load for direct calls to dllimported functions in
2181     // non-JIT mode.
2182     const GlobalValue *GV = G->getGlobal();
2183     if (!GV->hasDLLImportLinkage()) {
2184       unsigned char OpFlags = 0;
2185
2186       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2187       // external symbols most go through the PLT in PIC mode.  If the symbol
2188       // has hidden or protected visibility, or if it is static or local, then
2189       // we don't need to use the PLT - we can directly call it.
2190       if (Subtarget->isTargetELF() &&
2191           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2192           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2193         OpFlags = X86II::MO_PLT;
2194       } else if (Subtarget->isPICStyleStubAny() &&
2195                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2196                Subtarget->getDarwinVers() < 9) {
2197         // PC-relative references to external symbols should go through $stub,
2198         // unless we're building with the leopard linker or later, which
2199         // automatically synthesizes these stubs.
2200         OpFlags = X86II::MO_DARWIN_STUB;
2201       }
2202
2203       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2204                                           G->getOffset(), OpFlags);
2205     }
2206   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2207     unsigned char OpFlags = 0;
2208
2209     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2210     // symbols should go through the PLT.
2211     if (Subtarget->isTargetELF() &&
2212         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2213       OpFlags = X86II::MO_PLT;
2214     } else if (Subtarget->isPICStyleStubAny() &&
2215              Subtarget->getDarwinVers() < 9) {
2216       // PC-relative references to external symbols should go through $stub,
2217       // unless we're building with the leopard linker or later, which
2218       // automatically synthesizes these stubs.
2219       OpFlags = X86II::MO_DARWIN_STUB;
2220     }
2221
2222     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2223                                          OpFlags);
2224   }
2225
2226   // Returns a chain & a flag for retval copy to use.
2227   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2228   SmallVector<SDValue, 8> Ops;
2229
2230   if (!IsSibcall && isTailCall) {
2231     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2232                            DAG.getIntPtrConstant(0, true), InFlag);
2233     InFlag = Chain.getValue(1);
2234   }
2235
2236   Ops.push_back(Chain);
2237   Ops.push_back(Callee);
2238
2239   if (isTailCall)
2240     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2241
2242   // Add argument registers to the end of the list so that they are known live
2243   // into the call.
2244   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2245     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2246                                   RegsToPass[i].second.getValueType()));
2247
2248   // Add an implicit use GOT pointer in EBX.
2249   if (!isTailCall && Subtarget->isPICStyleGOT())
2250     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2251
2252   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2253   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2254     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2255
2256   if (InFlag.getNode())
2257     Ops.push_back(InFlag);
2258
2259   if (isTailCall) {
2260     // We used to do:
2261     //// If this is the first return lowered for this function, add the regs
2262     //// to the liveout set for the function.
2263     // This isn't right, although it's probably harmless on x86; liveouts
2264     // should be computed from returns not tail calls.  Consider a void
2265     // function making a tail call to a function returning int.
2266     return DAG.getNode(X86ISD::TC_RETURN, dl,
2267                        NodeTys, &Ops[0], Ops.size());
2268   }
2269
2270   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2271   InFlag = Chain.getValue(1);
2272
2273   // Create the CALLSEQ_END node.
2274   unsigned NumBytesForCalleeToPush;
2275   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2276     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2277   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2278     // If this is a call to a struct-return function, the callee
2279     // pops the hidden struct pointer, so we have to push it back.
2280     // This is common for Darwin/X86, Linux & Mingw32 targets.
2281     NumBytesForCalleeToPush = 4;
2282   else
2283     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2284
2285   // Returns a flag for retval copy to use.
2286   if (!IsSibcall) {
2287     Chain = DAG.getCALLSEQ_END(Chain,
2288                                DAG.getIntPtrConstant(NumBytes, true),
2289                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2290                                                      true),
2291                                InFlag);
2292     InFlag = Chain.getValue(1);
2293   }
2294
2295   // Handle result values, copying them out of physregs into vregs that we
2296   // return.
2297   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2298                          Ins, dl, DAG, InVals);
2299 }
2300
2301
2302 //===----------------------------------------------------------------------===//
2303 //                Fast Calling Convention (tail call) implementation
2304 //===----------------------------------------------------------------------===//
2305
2306 //  Like std call, callee cleans arguments, convention except that ECX is
2307 //  reserved for storing the tail called function address. Only 2 registers are
2308 //  free for argument passing (inreg). Tail call optimization is performed
2309 //  provided:
2310 //                * tailcallopt is enabled
2311 //                * caller/callee are fastcc
2312 //  On X86_64 architecture with GOT-style position independent code only local
2313 //  (within module) calls are supported at the moment.
2314 //  To keep the stack aligned according to platform abi the function
2315 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2316 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2317 //  If a tail called function callee has more arguments than the caller the
2318 //  caller needs to make sure that there is room to move the RETADDR to. This is
2319 //  achieved by reserving an area the size of the argument delta right after the
2320 //  original REtADDR, but before the saved framepointer or the spilled registers
2321 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2322 //  stack layout:
2323 //    arg1
2324 //    arg2
2325 //    RETADDR
2326 //    [ new RETADDR
2327 //      move area ]
2328 //    (possible EBP)
2329 //    ESI
2330 //    EDI
2331 //    local1 ..
2332
2333 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2334 /// for a 16 byte align requirement.
2335 unsigned
2336 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2337                                                SelectionDAG& DAG) const {
2338   MachineFunction &MF = DAG.getMachineFunction();
2339   const TargetMachine &TM = MF.getTarget();
2340   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2341   unsigned StackAlignment = TFI.getStackAlignment();
2342   uint64_t AlignMask = StackAlignment - 1;
2343   int64_t Offset = StackSize;
2344   uint64_t SlotSize = TD->getPointerSize();
2345   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2346     // Number smaller than 12 so just add the difference.
2347     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2348   } else {
2349     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2350     Offset = ((~AlignMask) & Offset) + StackAlignment +
2351       (StackAlignment-SlotSize);
2352   }
2353   return Offset;
2354 }
2355
2356 /// MatchingStackOffset - Return true if the given stack call argument is
2357 /// already available in the same position (relatively) of the caller's
2358 /// incoming argument stack.
2359 static
2360 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2361                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2362                          const X86InstrInfo *TII) {
2363   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2364   int FI = INT_MAX;
2365   if (Arg.getOpcode() == ISD::CopyFromReg) {
2366     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2367     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2368       return false;
2369     MachineInstr *Def = MRI->getVRegDef(VR);
2370     if (!Def)
2371       return false;
2372     if (!Flags.isByVal()) {
2373       if (!TII->isLoadFromStackSlot(Def, FI))
2374         return false;
2375     } else {
2376       unsigned Opcode = Def->getOpcode();
2377       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2378           Def->getOperand(1).isFI()) {
2379         FI = Def->getOperand(1).getIndex();
2380         Bytes = Flags.getByValSize();
2381       } else
2382         return false;
2383     }
2384   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2385     if (Flags.isByVal())
2386       // ByVal argument is passed in as a pointer but it's now being
2387       // dereferenced. e.g.
2388       // define @foo(%struct.X* %A) {
2389       //   tail call @bar(%struct.X* byval %A)
2390       // }
2391       return false;
2392     SDValue Ptr = Ld->getBasePtr();
2393     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2394     if (!FINode)
2395       return false;
2396     FI = FINode->getIndex();
2397   } else
2398     return false;
2399
2400   assert(FI != INT_MAX);
2401   if (!MFI->isFixedObjectIndex(FI))
2402     return false;
2403   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2404 }
2405
2406 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2407 /// for tail call optimization. Targets which want to do tail call
2408 /// optimization should implement this function.
2409 bool
2410 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2411                                                      CallingConv::ID CalleeCC,
2412                                                      bool isVarArg,
2413                                                      bool isCalleeStructRet,
2414                                                      bool isCallerStructRet,
2415                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2416                                     const SmallVectorImpl<SDValue> &OutVals,
2417                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2418                                                      SelectionDAG& DAG) const {
2419   if (!IsTailCallConvention(CalleeCC) &&
2420       CalleeCC != CallingConv::C)
2421     return false;
2422
2423   // If -tailcallopt is specified, make fastcc functions tail-callable.
2424   const MachineFunction &MF = DAG.getMachineFunction();
2425   const Function *CallerF = DAG.getMachineFunction().getFunction();
2426   CallingConv::ID CallerCC = CallerF->getCallingConv();
2427   bool CCMatch = CallerCC == CalleeCC;
2428
2429   if (GuaranteedTailCallOpt) {
2430     if (IsTailCallConvention(CalleeCC) && CCMatch)
2431       return true;
2432     return false;
2433   }
2434
2435   // Look for obvious safe cases to perform tail call optimization that do not
2436   // require ABI changes. This is what gcc calls sibcall.
2437
2438   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2439   // emit a special epilogue.
2440   if (RegInfo->needsStackRealignment(MF))
2441     return false;
2442
2443   // Do not sibcall optimize vararg calls unless the call site is not passing
2444   // any arguments.
2445   if (isVarArg && !Outs.empty())
2446     return false;
2447
2448   // Also avoid sibcall optimization if either caller or callee uses struct
2449   // return semantics.
2450   if (isCalleeStructRet || isCallerStructRet)
2451     return false;
2452
2453   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2454   // Therefore if it's not used by the call it is not safe to optimize this into
2455   // a sibcall.
2456   bool Unused = false;
2457   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2458     if (!Ins[i].Used) {
2459       Unused = true;
2460       break;
2461     }
2462   }
2463   if (Unused) {
2464     SmallVector<CCValAssign, 16> RVLocs;
2465     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2466                    RVLocs, *DAG.getContext());
2467     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2468     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2469       CCValAssign &VA = RVLocs[i];
2470       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2471         return false;
2472     }
2473   }
2474
2475   // If the calling conventions do not match, then we'd better make sure the
2476   // results are returned in the same way as what the caller expects.
2477   if (!CCMatch) {
2478     SmallVector<CCValAssign, 16> RVLocs1;
2479     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2480                     RVLocs1, *DAG.getContext());
2481     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2482
2483     SmallVector<CCValAssign, 16> RVLocs2;
2484     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2485                     RVLocs2, *DAG.getContext());
2486     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2487
2488     if (RVLocs1.size() != RVLocs2.size())
2489       return false;
2490     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2491       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2492         return false;
2493       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2494         return false;
2495       if (RVLocs1[i].isRegLoc()) {
2496         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2497           return false;
2498       } else {
2499         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2500           return false;
2501       }
2502     }
2503   }
2504
2505   // If the callee takes no arguments then go on to check the results of the
2506   // call.
2507   if (!Outs.empty()) {
2508     // Check if stack adjustment is needed. For now, do not do this if any
2509     // argument is passed on the stack.
2510     SmallVector<CCValAssign, 16> ArgLocs;
2511     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2512                    ArgLocs, *DAG.getContext());
2513     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2514     if (CCInfo.getNextStackOffset()) {
2515       MachineFunction &MF = DAG.getMachineFunction();
2516       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2517         return false;
2518       if (Subtarget->isTargetWin64())
2519         // Win64 ABI has additional complications.
2520         return false;
2521
2522       // Check if the arguments are already laid out in the right way as
2523       // the caller's fixed stack objects.
2524       MachineFrameInfo *MFI = MF.getFrameInfo();
2525       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2526       const X86InstrInfo *TII =
2527         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2528       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2529         CCValAssign &VA = ArgLocs[i];
2530         SDValue Arg = OutVals[i];
2531         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2532         if (VA.getLocInfo() == CCValAssign::Indirect)
2533           return false;
2534         if (!VA.isRegLoc()) {
2535           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2536                                    MFI, MRI, TII))
2537             return false;
2538         }
2539       }
2540     }
2541
2542     // If the tailcall address may be in a register, then make sure it's
2543     // possible to register allocate for it. In 32-bit, the call address can
2544     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2545     // callee-saved registers are restored. These happen to be the same
2546     // registers used to pass 'inreg' arguments so watch out for those.
2547     if (!Subtarget->is64Bit() &&
2548         !isa<GlobalAddressSDNode>(Callee) &&
2549         !isa<ExternalSymbolSDNode>(Callee)) {
2550       unsigned NumInRegs = 0;
2551       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2552         CCValAssign &VA = ArgLocs[i];
2553         if (!VA.isRegLoc())
2554           continue;
2555         unsigned Reg = VA.getLocReg();
2556         switch (Reg) {
2557         default: break;
2558         case X86::EAX: case X86::EDX: case X86::ECX:
2559           if (++NumInRegs == 3)
2560             return false;
2561           break;
2562         }
2563       }
2564     }
2565   }
2566
2567   return true;
2568 }
2569
2570 FastISel *
2571 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2572   return X86::createFastISel(funcInfo);
2573 }
2574
2575
2576 //===----------------------------------------------------------------------===//
2577 //                           Other Lowering Hooks
2578 //===----------------------------------------------------------------------===//
2579
2580 static bool MayFoldLoad(SDValue Op) {
2581   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2582 }
2583
2584 static bool MayFoldIntoStore(SDValue Op) {
2585   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2586 }
2587
2588 static bool isTargetShuffle(unsigned Opcode) {
2589   switch(Opcode) {
2590   default: return false;
2591   case X86ISD::PSHUFD:
2592   case X86ISD::PSHUFHW:
2593   case X86ISD::PSHUFLW:
2594   case X86ISD::SHUFPD:
2595   case X86ISD::PALIGN:
2596   case X86ISD::SHUFPS:
2597   case X86ISD::MOVLHPS:
2598   case X86ISD::MOVLHPD:
2599   case X86ISD::MOVHLPS:
2600   case X86ISD::MOVLPS:
2601   case X86ISD::MOVLPD:
2602   case X86ISD::MOVSHDUP:
2603   case X86ISD::MOVSLDUP:
2604   case X86ISD::MOVSS:
2605   case X86ISD::MOVSD:
2606   case X86ISD::UNPCKLPS:
2607   case X86ISD::UNPCKLPD:
2608   case X86ISD::PUNPCKLWD:
2609   case X86ISD::PUNPCKLBW:
2610   case X86ISD::PUNPCKLDQ:
2611   case X86ISD::PUNPCKLQDQ:
2612   case X86ISD::UNPCKHPS:
2613   case X86ISD::UNPCKHPD:
2614   case X86ISD::PUNPCKHWD:
2615   case X86ISD::PUNPCKHBW:
2616   case X86ISD::PUNPCKHDQ:
2617   case X86ISD::PUNPCKHQDQ:
2618     return true;
2619   }
2620   return false;
2621 }
2622
2623 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2624                                                SDValue V1, SelectionDAG &DAG) {
2625   switch(Opc) {
2626   default: llvm_unreachable("Unknown x86 shuffle node");
2627   case X86ISD::MOVSHDUP:
2628   case X86ISD::MOVSLDUP:
2629     return DAG.getNode(Opc, dl, VT, V1);
2630   }
2631
2632   return SDValue();
2633 }
2634
2635 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2636                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2637   switch(Opc) {
2638   default: llvm_unreachable("Unknown x86 shuffle node");
2639   case X86ISD::PSHUFD:
2640   case X86ISD::PSHUFHW:
2641   case X86ISD::PSHUFLW:
2642     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2643   }
2644
2645   return SDValue();
2646 }
2647
2648 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2649                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2650   switch(Opc) {
2651   default: llvm_unreachable("Unknown x86 shuffle node");
2652   case X86ISD::PALIGN:
2653   case X86ISD::SHUFPD:
2654   case X86ISD::SHUFPS:
2655     return DAG.getNode(Opc, dl, VT, V1, V2,
2656                        DAG.getConstant(TargetMask, MVT::i8));
2657   }
2658   return SDValue();
2659 }
2660
2661 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2662                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2663   switch(Opc) {
2664   default: llvm_unreachable("Unknown x86 shuffle node");
2665   case X86ISD::MOVLHPS:
2666   case X86ISD::MOVLHPD:
2667   case X86ISD::MOVHLPS:
2668   case X86ISD::MOVLPS:
2669   case X86ISD::MOVLPD:
2670   case X86ISD::MOVSS:
2671   case X86ISD::MOVSD:
2672   case X86ISD::UNPCKLPS:
2673   case X86ISD::UNPCKLPD:
2674   case X86ISD::PUNPCKLWD:
2675   case X86ISD::PUNPCKLBW:
2676   case X86ISD::PUNPCKLDQ:
2677   case X86ISD::PUNPCKLQDQ:
2678   case X86ISD::UNPCKHPS:
2679   case X86ISD::UNPCKHPD:
2680   case X86ISD::PUNPCKHWD:
2681   case X86ISD::PUNPCKHBW:
2682   case X86ISD::PUNPCKHDQ:
2683   case X86ISD::PUNPCKHQDQ:
2684     return DAG.getNode(Opc, dl, VT, V1, V2);
2685   }
2686   return SDValue();
2687 }
2688
2689 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2690   MachineFunction &MF = DAG.getMachineFunction();
2691   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2692   int ReturnAddrIndex = FuncInfo->getRAIndex();
2693
2694   if (ReturnAddrIndex == 0) {
2695     // Set up a frame object for the return address.
2696     uint64_t SlotSize = TD->getPointerSize();
2697     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2698                                                            false);
2699     FuncInfo->setRAIndex(ReturnAddrIndex);
2700   }
2701
2702   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2703 }
2704
2705
2706 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2707                                        bool hasSymbolicDisplacement) {
2708   // Offset should fit into 32 bit immediate field.
2709   if (!isInt<32>(Offset))
2710     return false;
2711
2712   // If we don't have a symbolic displacement - we don't have any extra
2713   // restrictions.
2714   if (!hasSymbolicDisplacement)
2715     return true;
2716
2717   // FIXME: Some tweaks might be needed for medium code model.
2718   if (M != CodeModel::Small && M != CodeModel::Kernel)
2719     return false;
2720
2721   // For small code model we assume that latest object is 16MB before end of 31
2722   // bits boundary. We may also accept pretty large negative constants knowing
2723   // that all objects are in the positive half of address space.
2724   if (M == CodeModel::Small && Offset < 16*1024*1024)
2725     return true;
2726
2727   // For kernel code model we know that all object resist in the negative half
2728   // of 32bits address space. We may not accept negative offsets, since they may
2729   // be just off and we may accept pretty large positive ones.
2730   if (M == CodeModel::Kernel && Offset > 0)
2731     return true;
2732
2733   return false;
2734 }
2735
2736 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2737 /// specific condition code, returning the condition code and the LHS/RHS of the
2738 /// comparison to make.
2739 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2740                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2741   if (!isFP) {
2742     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2743       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2744         // X > -1   -> X == 0, jump !sign.
2745         RHS = DAG.getConstant(0, RHS.getValueType());
2746         return X86::COND_NS;
2747       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2748         // X < 0   -> X == 0, jump on sign.
2749         return X86::COND_S;
2750       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2751         // X < 1   -> X <= 0
2752         RHS = DAG.getConstant(0, RHS.getValueType());
2753         return X86::COND_LE;
2754       }
2755     }
2756
2757     switch (SetCCOpcode) {
2758     default: llvm_unreachable("Invalid integer condition!");
2759     case ISD::SETEQ:  return X86::COND_E;
2760     case ISD::SETGT:  return X86::COND_G;
2761     case ISD::SETGE:  return X86::COND_GE;
2762     case ISD::SETLT:  return X86::COND_L;
2763     case ISD::SETLE:  return X86::COND_LE;
2764     case ISD::SETNE:  return X86::COND_NE;
2765     case ISD::SETULT: return X86::COND_B;
2766     case ISD::SETUGT: return X86::COND_A;
2767     case ISD::SETULE: return X86::COND_BE;
2768     case ISD::SETUGE: return X86::COND_AE;
2769     }
2770   }
2771
2772   // First determine if it is required or is profitable to flip the operands.
2773
2774   // If LHS is a foldable load, but RHS is not, flip the condition.
2775   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2776       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2777     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2778     std::swap(LHS, RHS);
2779   }
2780
2781   switch (SetCCOpcode) {
2782   default: break;
2783   case ISD::SETOLT:
2784   case ISD::SETOLE:
2785   case ISD::SETUGT:
2786   case ISD::SETUGE:
2787     std::swap(LHS, RHS);
2788     break;
2789   }
2790
2791   // On a floating point condition, the flags are set as follows:
2792   // ZF  PF  CF   op
2793   //  0 | 0 | 0 | X > Y
2794   //  0 | 0 | 1 | X < Y
2795   //  1 | 0 | 0 | X == Y
2796   //  1 | 1 | 1 | unordered
2797   switch (SetCCOpcode) {
2798   default: llvm_unreachable("Condcode should be pre-legalized away");
2799   case ISD::SETUEQ:
2800   case ISD::SETEQ:   return X86::COND_E;
2801   case ISD::SETOLT:              // flipped
2802   case ISD::SETOGT:
2803   case ISD::SETGT:   return X86::COND_A;
2804   case ISD::SETOLE:              // flipped
2805   case ISD::SETOGE:
2806   case ISD::SETGE:   return X86::COND_AE;
2807   case ISD::SETUGT:              // flipped
2808   case ISD::SETULT:
2809   case ISD::SETLT:   return X86::COND_B;
2810   case ISD::SETUGE:              // flipped
2811   case ISD::SETULE:
2812   case ISD::SETLE:   return X86::COND_BE;
2813   case ISD::SETONE:
2814   case ISD::SETNE:   return X86::COND_NE;
2815   case ISD::SETUO:   return X86::COND_P;
2816   case ISD::SETO:    return X86::COND_NP;
2817   case ISD::SETOEQ:
2818   case ISD::SETUNE:  return X86::COND_INVALID;
2819   }
2820 }
2821
2822 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2823 /// code. Current x86 isa includes the following FP cmov instructions:
2824 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2825 static bool hasFPCMov(unsigned X86CC) {
2826   switch (X86CC) {
2827   default:
2828     return false;
2829   case X86::COND_B:
2830   case X86::COND_BE:
2831   case X86::COND_E:
2832   case X86::COND_P:
2833   case X86::COND_A:
2834   case X86::COND_AE:
2835   case X86::COND_NE:
2836   case X86::COND_NP:
2837     return true;
2838   }
2839 }
2840
2841 /// isFPImmLegal - Returns true if the target can instruction select the
2842 /// specified FP immediate natively. If false, the legalizer will
2843 /// materialize the FP immediate as a load from a constant pool.
2844 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2845   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2846     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2847       return true;
2848   }
2849   return false;
2850 }
2851
2852 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2853 /// the specified range (L, H].
2854 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2855   return (Val < 0) || (Val >= Low && Val < Hi);
2856 }
2857
2858 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2859 /// specified value.
2860 static bool isUndefOrEqual(int Val, int CmpVal) {
2861   if (Val < 0 || Val == CmpVal)
2862     return true;
2863   return false;
2864 }
2865
2866 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2867 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2868 /// the second operand.
2869 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2870   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2871     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2872   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2873     return (Mask[0] < 2 && Mask[1] < 2);
2874   return false;
2875 }
2876
2877 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2878   SmallVector<int, 8> M;
2879   N->getMask(M);
2880   return ::isPSHUFDMask(M, N->getValueType(0));
2881 }
2882
2883 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2884 /// is suitable for input to PSHUFHW.
2885 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2886   if (VT != MVT::v8i16)
2887     return false;
2888
2889   // Lower quadword copied in order or undef.
2890   for (int i = 0; i != 4; ++i)
2891     if (Mask[i] >= 0 && Mask[i] != i)
2892       return false;
2893
2894   // Upper quadword shuffled.
2895   for (int i = 4; i != 8; ++i)
2896     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2897       return false;
2898
2899   return true;
2900 }
2901
2902 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2903   SmallVector<int, 8> M;
2904   N->getMask(M);
2905   return ::isPSHUFHWMask(M, N->getValueType(0));
2906 }
2907
2908 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2909 /// is suitable for input to PSHUFLW.
2910 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2911   if (VT != MVT::v8i16)
2912     return false;
2913
2914   // Upper quadword copied in order.
2915   for (int i = 4; i != 8; ++i)
2916     if (Mask[i] >= 0 && Mask[i] != i)
2917       return false;
2918
2919   // Lower quadword shuffled.
2920   for (int i = 0; i != 4; ++i)
2921     if (Mask[i] >= 4)
2922       return false;
2923
2924   return true;
2925 }
2926
2927 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2928   SmallVector<int, 8> M;
2929   N->getMask(M);
2930   return ::isPSHUFLWMask(M, N->getValueType(0));
2931 }
2932
2933 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2934 /// is suitable for input to PALIGNR.
2935 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2936                           bool hasSSSE3) {
2937   int i, e = VT.getVectorNumElements();
2938
2939   // Do not handle v2i64 / v2f64 shuffles with palignr.
2940   if (e < 4 || !hasSSSE3)
2941     return false;
2942
2943   for (i = 0; i != e; ++i)
2944     if (Mask[i] >= 0)
2945       break;
2946
2947   // All undef, not a palignr.
2948   if (i == e)
2949     return false;
2950
2951   // Determine if it's ok to perform a palignr with only the LHS, since we
2952   // don't have access to the actual shuffle elements to see if RHS is undef.
2953   bool Unary = Mask[i] < (int)e;
2954   bool NeedsUnary = false;
2955
2956   int s = Mask[i] - i;
2957
2958   // Check the rest of the elements to see if they are consecutive.
2959   for (++i; i != e; ++i) {
2960     int m = Mask[i];
2961     if (m < 0)
2962       continue;
2963
2964     Unary = Unary && (m < (int)e);
2965     NeedsUnary = NeedsUnary || (m < s);
2966
2967     if (NeedsUnary && !Unary)
2968       return false;
2969     if (Unary && m != ((s+i) & (e-1)))
2970       return false;
2971     if (!Unary && m != (s+i))
2972       return false;
2973   }
2974   return true;
2975 }
2976
2977 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2978   SmallVector<int, 8> M;
2979   N->getMask(M);
2980   return ::isPALIGNRMask(M, N->getValueType(0), true);
2981 }
2982
2983 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2984 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2985 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2986   int NumElems = VT.getVectorNumElements();
2987   if (NumElems != 2 && NumElems != 4)
2988     return false;
2989
2990   int Half = NumElems / 2;
2991   for (int i = 0; i < Half; ++i)
2992     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2993       return false;
2994   for (int i = Half; i < NumElems; ++i)
2995     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2996       return false;
2997
2998   return true;
2999 }
3000
3001 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
3002   SmallVector<int, 8> M;
3003   N->getMask(M);
3004   return ::isSHUFPMask(M, N->getValueType(0));
3005 }
3006
3007 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3008 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3009 /// half elements to come from vector 1 (which would equal the dest.) and
3010 /// the upper half to come from vector 2.
3011 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3012   int NumElems = VT.getVectorNumElements();
3013
3014   if (NumElems != 2 && NumElems != 4)
3015     return false;
3016
3017   int Half = NumElems / 2;
3018   for (int i = 0; i < Half; ++i)
3019     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3020       return false;
3021   for (int i = Half; i < NumElems; ++i)
3022     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3023       return false;
3024   return true;
3025 }
3026
3027 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3028   SmallVector<int, 8> M;
3029   N->getMask(M);
3030   return isCommutedSHUFPMask(M, N->getValueType(0));
3031 }
3032
3033 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3034 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3035 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3036   if (N->getValueType(0).getVectorNumElements() != 4)
3037     return false;
3038
3039   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3040   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3041          isUndefOrEqual(N->getMaskElt(1), 7) &&
3042          isUndefOrEqual(N->getMaskElt(2), 2) &&
3043          isUndefOrEqual(N->getMaskElt(3), 3);
3044 }
3045
3046 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3047 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3048 /// <2, 3, 2, 3>
3049 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3050   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3051
3052   if (NumElems != 4)
3053     return false;
3054
3055   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3056   isUndefOrEqual(N->getMaskElt(1), 3) &&
3057   isUndefOrEqual(N->getMaskElt(2), 2) &&
3058   isUndefOrEqual(N->getMaskElt(3), 3);
3059 }
3060
3061 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3062 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3063 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3064   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3065
3066   if (NumElems != 2 && NumElems != 4)
3067     return false;
3068
3069   for (unsigned i = 0; i < NumElems/2; ++i)
3070     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3071       return false;
3072
3073   for (unsigned i = NumElems/2; i < NumElems; ++i)
3074     if (!isUndefOrEqual(N->getMaskElt(i), i))
3075       return false;
3076
3077   return true;
3078 }
3079
3080 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3081 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3082 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3083   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3084
3085   if (NumElems != 2 && NumElems != 4)
3086     return false;
3087
3088   for (unsigned i = 0; i < NumElems/2; ++i)
3089     if (!isUndefOrEqual(N->getMaskElt(i), i))
3090       return false;
3091
3092   for (unsigned i = 0; i < NumElems/2; ++i)
3093     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3094       return false;
3095
3096   return true;
3097 }
3098
3099 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3100 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3101 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3102                          bool V2IsSplat = false) {
3103   int NumElts = VT.getVectorNumElements();
3104   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3105     return false;
3106
3107   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3108     int BitI  = Mask[i];
3109     int BitI1 = Mask[i+1];
3110     if (!isUndefOrEqual(BitI, j))
3111       return false;
3112     if (V2IsSplat) {
3113       if (!isUndefOrEqual(BitI1, NumElts))
3114         return false;
3115     } else {
3116       if (!isUndefOrEqual(BitI1, j + NumElts))
3117         return false;
3118     }
3119   }
3120   return true;
3121 }
3122
3123 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3124   SmallVector<int, 8> M;
3125   N->getMask(M);
3126   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3127 }
3128
3129 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3130 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3131 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3132                          bool V2IsSplat = false) {
3133   int NumElts = VT.getVectorNumElements();
3134   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3135     return false;
3136
3137   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3138     int BitI  = Mask[i];
3139     int BitI1 = Mask[i+1];
3140     if (!isUndefOrEqual(BitI, j + NumElts/2))
3141       return false;
3142     if (V2IsSplat) {
3143       if (isUndefOrEqual(BitI1, NumElts))
3144         return false;
3145     } else {
3146       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3147         return false;
3148     }
3149   }
3150   return true;
3151 }
3152
3153 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3154   SmallVector<int, 8> M;
3155   N->getMask(M);
3156   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3157 }
3158
3159 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3160 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3161 /// <0, 0, 1, 1>
3162 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3163   int NumElems = VT.getVectorNumElements();
3164   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3165     return false;
3166
3167   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3168     int BitI  = Mask[i];
3169     int BitI1 = Mask[i+1];
3170     if (!isUndefOrEqual(BitI, j))
3171       return false;
3172     if (!isUndefOrEqual(BitI1, j))
3173       return false;
3174   }
3175   return true;
3176 }
3177
3178 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3179   SmallVector<int, 8> M;
3180   N->getMask(M);
3181   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3182 }
3183
3184 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3185 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3186 /// <2, 2, 3, 3>
3187 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3188   int NumElems = VT.getVectorNumElements();
3189   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3190     return false;
3191
3192   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3193     int BitI  = Mask[i];
3194     int BitI1 = Mask[i+1];
3195     if (!isUndefOrEqual(BitI, j))
3196       return false;
3197     if (!isUndefOrEqual(BitI1, j))
3198       return false;
3199   }
3200   return true;
3201 }
3202
3203 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3204   SmallVector<int, 8> M;
3205   N->getMask(M);
3206   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3207 }
3208
3209 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3210 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3211 /// MOVSD, and MOVD, i.e. setting the lowest element.
3212 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3213   if (VT.getVectorElementType().getSizeInBits() < 32)
3214     return false;
3215
3216   int NumElts = VT.getVectorNumElements();
3217
3218   if (!isUndefOrEqual(Mask[0], NumElts))
3219     return false;
3220
3221   for (int i = 1; i < NumElts; ++i)
3222     if (!isUndefOrEqual(Mask[i], i))
3223       return false;
3224
3225   return true;
3226 }
3227
3228 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3229   SmallVector<int, 8> M;
3230   N->getMask(M);
3231   return ::isMOVLMask(M, N->getValueType(0));
3232 }
3233
3234 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3235 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3236 /// element of vector 2 and the other elements to come from vector 1 in order.
3237 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3238                                bool V2IsSplat = false, bool V2IsUndef = false) {
3239   int NumOps = VT.getVectorNumElements();
3240   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3241     return false;
3242
3243   if (!isUndefOrEqual(Mask[0], 0))
3244     return false;
3245
3246   for (int i = 1; i < NumOps; ++i)
3247     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3248           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3249           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3250       return false;
3251
3252   return true;
3253 }
3254
3255 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3256                            bool V2IsUndef = false) {
3257   SmallVector<int, 8> M;
3258   N->getMask(M);
3259   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3260 }
3261
3262 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3263 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3264 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3265   if (N->getValueType(0).getVectorNumElements() != 4)
3266     return false;
3267
3268   // Expect 1, 1, 3, 3
3269   for (unsigned i = 0; i < 2; ++i) {
3270     int Elt = N->getMaskElt(i);
3271     if (Elt >= 0 && Elt != 1)
3272       return false;
3273   }
3274
3275   bool HasHi = false;
3276   for (unsigned i = 2; i < 4; ++i) {
3277     int Elt = N->getMaskElt(i);
3278     if (Elt >= 0 && Elt != 3)
3279       return false;
3280     if (Elt == 3)
3281       HasHi = true;
3282   }
3283   // Don't use movshdup if it can be done with a shufps.
3284   // FIXME: verify that matching u, u, 3, 3 is what we want.
3285   return HasHi;
3286 }
3287
3288 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3289 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3290 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3291   if (N->getValueType(0).getVectorNumElements() != 4)
3292     return false;
3293
3294   // Expect 0, 0, 2, 2
3295   for (unsigned i = 0; i < 2; ++i)
3296     if (N->getMaskElt(i) > 0)
3297       return false;
3298
3299   bool HasHi = false;
3300   for (unsigned i = 2; i < 4; ++i) {
3301     int Elt = N->getMaskElt(i);
3302     if (Elt >= 0 && Elt != 2)
3303       return false;
3304     if (Elt == 2)
3305       HasHi = true;
3306   }
3307   // Don't use movsldup if it can be done with a shufps.
3308   return HasHi;
3309 }
3310
3311 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3312 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3313 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3314   int e = N->getValueType(0).getVectorNumElements() / 2;
3315
3316   for (int i = 0; i < e; ++i)
3317     if (!isUndefOrEqual(N->getMaskElt(i), i))
3318       return false;
3319   for (int i = 0; i < e; ++i)
3320     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3321       return false;
3322   return true;
3323 }
3324
3325 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3326 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3327 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3328   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3329   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3330
3331   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3332   unsigned Mask = 0;
3333   for (int i = 0; i < NumOperands; ++i) {
3334     int Val = SVOp->getMaskElt(NumOperands-i-1);
3335     if (Val < 0) Val = 0;
3336     if (Val >= NumOperands) Val -= NumOperands;
3337     Mask |= Val;
3338     if (i != NumOperands - 1)
3339       Mask <<= Shift;
3340   }
3341   return Mask;
3342 }
3343
3344 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3345 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3346 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3347   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3348   unsigned Mask = 0;
3349   // 8 nodes, but we only care about the last 4.
3350   for (unsigned i = 7; i >= 4; --i) {
3351     int Val = SVOp->getMaskElt(i);
3352     if (Val >= 0)
3353       Mask |= (Val - 4);
3354     if (i != 4)
3355       Mask <<= 2;
3356   }
3357   return Mask;
3358 }
3359
3360 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3361 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3362 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3363   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3364   unsigned Mask = 0;
3365   // 8 nodes, but we only care about the first 4.
3366   for (int i = 3; i >= 0; --i) {
3367     int Val = SVOp->getMaskElt(i);
3368     if (Val >= 0)
3369       Mask |= Val;
3370     if (i != 0)
3371       Mask <<= 2;
3372   }
3373   return Mask;
3374 }
3375
3376 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3377 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3378 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3379   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3380   EVT VVT = N->getValueType(0);
3381   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3382   int Val = 0;
3383
3384   unsigned i, e;
3385   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3386     Val = SVOp->getMaskElt(i);
3387     if (Val >= 0)
3388       break;
3389   }
3390   return (Val - i) * EltSize;
3391 }
3392
3393 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3394 /// constant +0.0.
3395 bool X86::isZeroNode(SDValue Elt) {
3396   return ((isa<ConstantSDNode>(Elt) &&
3397            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3398           (isa<ConstantFPSDNode>(Elt) &&
3399            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3400 }
3401
3402 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3403 /// their permute mask.
3404 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3405                                     SelectionDAG &DAG) {
3406   EVT VT = SVOp->getValueType(0);
3407   unsigned NumElems = VT.getVectorNumElements();
3408   SmallVector<int, 8> MaskVec;
3409
3410   for (unsigned i = 0; i != NumElems; ++i) {
3411     int idx = SVOp->getMaskElt(i);
3412     if (idx < 0)
3413       MaskVec.push_back(idx);
3414     else if (idx < (int)NumElems)
3415       MaskVec.push_back(idx + NumElems);
3416     else
3417       MaskVec.push_back(idx - NumElems);
3418   }
3419   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3420                               SVOp->getOperand(0), &MaskVec[0]);
3421 }
3422
3423 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3424 /// the two vector operands have swapped position.
3425 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3426   unsigned NumElems = VT.getVectorNumElements();
3427   for (unsigned i = 0; i != NumElems; ++i) {
3428     int idx = Mask[i];
3429     if (idx < 0)
3430       continue;
3431     else if (idx < (int)NumElems)
3432       Mask[i] = idx + NumElems;
3433     else
3434       Mask[i] = idx - NumElems;
3435   }
3436 }
3437
3438 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3439 /// match movhlps. The lower half elements should come from upper half of
3440 /// V1 (and in order), and the upper half elements should come from the upper
3441 /// half of V2 (and in order).
3442 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3443   if (Op->getValueType(0).getVectorNumElements() != 4)
3444     return false;
3445   for (unsigned i = 0, e = 2; i != e; ++i)
3446     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3447       return false;
3448   for (unsigned i = 2; i != 4; ++i)
3449     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3450       return false;
3451   return true;
3452 }
3453
3454 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3455 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3456 /// required.
3457 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3458   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3459     return false;
3460   N = N->getOperand(0).getNode();
3461   if (!ISD::isNON_EXTLoad(N))
3462     return false;
3463   if (LD)
3464     *LD = cast<LoadSDNode>(N);
3465   return true;
3466 }
3467
3468 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3469 /// match movlp{s|d}. The lower half elements should come from lower half of
3470 /// V1 (and in order), and the upper half elements should come from the upper
3471 /// half of V2 (and in order). And since V1 will become the source of the
3472 /// MOVLP, it must be either a vector load or a scalar load to vector.
3473 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3474                                ShuffleVectorSDNode *Op) {
3475   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3476     return false;
3477   // Is V2 is a vector load, don't do this transformation. We will try to use
3478   // load folding shufps op.
3479   if (ISD::isNON_EXTLoad(V2))
3480     return false;
3481
3482   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3483
3484   if (NumElems != 2 && NumElems != 4)
3485     return false;
3486   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3487     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3488       return false;
3489   for (unsigned i = NumElems/2; i != NumElems; ++i)
3490     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3491       return false;
3492   return true;
3493 }
3494
3495 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3496 /// all the same.
3497 static bool isSplatVector(SDNode *N) {
3498   if (N->getOpcode() != ISD::BUILD_VECTOR)
3499     return false;
3500
3501   SDValue SplatValue = N->getOperand(0);
3502   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3503     if (N->getOperand(i) != SplatValue)
3504       return false;
3505   return true;
3506 }
3507
3508 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3509 /// to an zero vector.
3510 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3511 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3512   SDValue V1 = N->getOperand(0);
3513   SDValue V2 = N->getOperand(1);
3514   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3515   for (unsigned i = 0; i != NumElems; ++i) {
3516     int Idx = N->getMaskElt(i);
3517     if (Idx >= (int)NumElems) {
3518       unsigned Opc = V2.getOpcode();
3519       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3520         continue;
3521       if (Opc != ISD::BUILD_VECTOR ||
3522           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3523         return false;
3524     } else if (Idx >= 0) {
3525       unsigned Opc = V1.getOpcode();
3526       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3527         continue;
3528       if (Opc != ISD::BUILD_VECTOR ||
3529           !X86::isZeroNode(V1.getOperand(Idx)))
3530         return false;
3531     }
3532   }
3533   return true;
3534 }
3535
3536 /// getZeroVector - Returns a vector of specified type with all zero elements.
3537 ///
3538 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3539                              DebugLoc dl) {
3540   assert(VT.isVector() && "Expected a vector type");
3541
3542   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted
3543   // to their dest type. This ensures they get CSE'd.
3544   SDValue Vec;
3545   if (VT.getSizeInBits() == 64) { // MMX
3546     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3547     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3548   } else if (VT.getSizeInBits() == 128) {
3549     if (HasSSE2) {  // SSE2
3550       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3551       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3552     } else { // SSE1
3553       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3554       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3555     }
3556   } else if (VT.getSizeInBits() == 256) { // AVX
3557     // 256-bit logic and arithmetic instructions in AVX are
3558     // all floating-point, no support for integer ops. Default
3559     // to emitting fp zeroed vectors then.
3560     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3561     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3562     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3563   }
3564   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3565 }
3566
3567 /// getOnesVector - Returns a vector of specified type with all bits set.
3568 ///
3569 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3570   assert(VT.isVector() && "Expected a vector type");
3571
3572   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3573   // type.  This ensures they get CSE'd.
3574   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3575   SDValue Vec;
3576   if (VT.getSizeInBits() == 64) // MMX
3577     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3578   else // SSE
3579     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3580   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3581 }
3582
3583
3584 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3585 /// that point to V2 points to its first element.
3586 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3587   EVT VT = SVOp->getValueType(0);
3588   unsigned NumElems = VT.getVectorNumElements();
3589
3590   bool Changed = false;
3591   SmallVector<int, 8> MaskVec;
3592   SVOp->getMask(MaskVec);
3593
3594   for (unsigned i = 0; i != NumElems; ++i) {
3595     if (MaskVec[i] > (int)NumElems) {
3596       MaskVec[i] = NumElems;
3597       Changed = true;
3598     }
3599   }
3600   if (Changed)
3601     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3602                                 SVOp->getOperand(1), &MaskVec[0]);
3603   return SDValue(SVOp, 0);
3604 }
3605
3606 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3607 /// operation of specified width.
3608 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3609                        SDValue V2) {
3610   unsigned NumElems = VT.getVectorNumElements();
3611   SmallVector<int, 8> Mask;
3612   Mask.push_back(NumElems);
3613   for (unsigned i = 1; i != NumElems; ++i)
3614     Mask.push_back(i);
3615   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3616 }
3617
3618 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3619 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3620                           SDValue V2) {
3621   unsigned NumElems = VT.getVectorNumElements();
3622   SmallVector<int, 8> Mask;
3623   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3624     Mask.push_back(i);
3625     Mask.push_back(i + NumElems);
3626   }
3627   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3628 }
3629
3630 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3631 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3632                           SDValue V2) {
3633   unsigned NumElems = VT.getVectorNumElements();
3634   unsigned Half = NumElems/2;
3635   SmallVector<int, 8> Mask;
3636   for (unsigned i = 0; i != Half; ++i) {
3637     Mask.push_back(i + Half);
3638     Mask.push_back(i + NumElems + Half);
3639   }
3640   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3641 }
3642
3643 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3644 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3645   if (SV->getValueType(0).getVectorNumElements() <= 4)
3646     return SDValue(SV, 0);
3647
3648   EVT PVT = MVT::v4f32;
3649   EVT VT = SV->getValueType(0);
3650   DebugLoc dl = SV->getDebugLoc();
3651   SDValue V1 = SV->getOperand(0);
3652   int NumElems = VT.getVectorNumElements();
3653   int EltNo = SV->getSplatIndex();
3654
3655   // unpack elements to the correct location
3656   while (NumElems > 4) {
3657     if (EltNo < NumElems/2) {
3658       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3659     } else {
3660       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3661       EltNo -= NumElems/2;
3662     }
3663     NumElems >>= 1;
3664   }
3665
3666   // Perform the splat.
3667   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3668   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3669   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3670   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3671 }
3672
3673 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3674 /// vector of zero or undef vector.  This produces a shuffle where the low
3675 /// element of V2 is swizzled into the zero/undef vector, landing at element
3676 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3677 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3678                                              bool isZero, bool HasSSE2,
3679                                              SelectionDAG &DAG) {
3680   EVT VT = V2.getValueType();
3681   SDValue V1 = isZero
3682     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3683   unsigned NumElems = VT.getVectorNumElements();
3684   SmallVector<int, 16> MaskVec;
3685   for (unsigned i = 0; i != NumElems; ++i)
3686     // If this is the insertion idx, put the low elt of V2 here.
3687     MaskVec.push_back(i == Idx ? NumElems : i);
3688   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3689 }
3690
3691 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3692 /// element of the result of the vector shuffle.
3693 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
3694                             unsigned Depth) {
3695   if (Depth == 6)
3696     return SDValue();  // Limit search depth.
3697
3698   SDValue V = SDValue(N, 0);
3699   EVT VT = V.getValueType();
3700   unsigned Opcode = V.getOpcode();
3701
3702   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3703   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3704     Index = SV->getMaskElt(Index);
3705
3706     if (Index < 0)
3707       return DAG.getUNDEF(VT.getVectorElementType());
3708
3709     int NumElems = VT.getVectorNumElements();
3710     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3711     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
3712   }
3713
3714   // Recurse into target specific vector shuffles to find scalars.
3715   if (isTargetShuffle(Opcode)) {
3716     int NumElems = VT.getVectorNumElements();
3717     SmallVector<unsigned, 16> ShuffleMask;
3718     SDValue ImmN;
3719
3720     switch(Opcode) {
3721     case X86ISD::SHUFPS:
3722     case X86ISD::SHUFPD:
3723       ImmN = N->getOperand(N->getNumOperands()-1);
3724       DecodeSHUFPSMask(NumElems,
3725                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
3726                        ShuffleMask);
3727       break;
3728     case X86ISD::PUNPCKHBW:
3729     case X86ISD::PUNPCKHWD:
3730     case X86ISD::PUNPCKHDQ:
3731     case X86ISD::PUNPCKHQDQ:
3732       DecodePUNPCKHMask(NumElems, ShuffleMask);
3733       break;
3734     case X86ISD::UNPCKHPS:
3735     case X86ISD::UNPCKHPD:
3736       DecodeUNPCKHPMask(NumElems, ShuffleMask);
3737       break;
3738     case X86ISD::PUNPCKLBW:
3739     case X86ISD::PUNPCKLWD:
3740     case X86ISD::PUNPCKLDQ:
3741     case X86ISD::PUNPCKLQDQ:
3742       DecodePUNPCKLMask(NumElems, ShuffleMask);
3743       break;
3744     case X86ISD::UNPCKLPS:
3745     case X86ISD::UNPCKLPD:
3746       DecodeUNPCKLPMask(NumElems, ShuffleMask);
3747       break;
3748     case X86ISD::MOVHLPS:
3749       DecodeMOVHLPSMask(NumElems, ShuffleMask);
3750       break;
3751     case X86ISD::MOVLHPS:
3752       DecodeMOVLHPSMask(NumElems, ShuffleMask);
3753       break;
3754     case X86ISD::PSHUFD:
3755       ImmN = N->getOperand(N->getNumOperands()-1);
3756       DecodePSHUFMask(NumElems,
3757                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
3758                       ShuffleMask);
3759       break;
3760     case X86ISD::PSHUFHW:
3761       ImmN = N->getOperand(N->getNumOperands()-1);
3762       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3763                         ShuffleMask);
3764       break;
3765     case X86ISD::PSHUFLW:
3766       ImmN = N->getOperand(N->getNumOperands()-1);
3767       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3768                         ShuffleMask);
3769       break;
3770     case X86ISD::MOVSS:
3771     case X86ISD::MOVSD: {
3772       // The index 0 always comes from the first element of the second source,
3773       // this is why MOVSS and MOVSD are used in the first place. The other
3774       // elements come from the other positions of the first source vector.
3775       unsigned OpNum = (Index == 0) ? 1 : 0;
3776       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
3777                                  Depth+1);
3778     }
3779     default:
3780       assert("not implemented for target shuffle node");
3781       return SDValue();
3782     }
3783
3784     Index = ShuffleMask[Index];
3785     if (Index < 0)
3786       return DAG.getUNDEF(VT.getVectorElementType());
3787
3788     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
3789     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
3790                                Depth+1);
3791   }
3792
3793   // Actual nodes that may contain scalar elements
3794   if (Opcode == ISD::BIT_CONVERT) {
3795     V = V.getOperand(0);
3796     EVT SrcVT = V.getValueType();
3797     unsigned NumElems = VT.getVectorNumElements();
3798
3799     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
3800       return SDValue();
3801   }
3802
3803   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3804     return (Index == 0) ? V.getOperand(0)
3805                           : DAG.getUNDEF(VT.getVectorElementType());
3806
3807   if (V.getOpcode() == ISD::BUILD_VECTOR)
3808     return V.getOperand(Index);
3809
3810   return SDValue();
3811 }
3812
3813 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3814 /// shuffle operation which come from a consecutively from a zero. The
3815 /// search can start in two diferent directions, from left or right.
3816 static
3817 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3818                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3819   int i = 0;
3820
3821   while (i < NumElems) {
3822     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3823     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
3824     if (!(Elt.getNode() &&
3825          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3826       break;
3827     ++i;
3828   }
3829
3830   return i;
3831 }
3832
3833 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3834 /// MaskE correspond consecutively to elements from one of the vector operands,
3835 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3836 static
3837 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3838                               int OpIdx, int NumElems, unsigned &OpNum) {
3839   bool SeenV1 = false;
3840   bool SeenV2 = false;
3841
3842   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3843     int Idx = SVOp->getMaskElt(i);
3844     // Ignore undef indicies
3845     if (Idx < 0)
3846       continue;
3847
3848     if (Idx < NumElems)
3849       SeenV1 = true;
3850     else
3851       SeenV2 = true;
3852
3853     // Only accept consecutive elements from the same vector
3854     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3855       return false;
3856   }
3857
3858   OpNum = SeenV1 ? 0 : 1;
3859   return true;
3860 }
3861
3862 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3863 /// logical left shift of a vector.
3864 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3865                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3866   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3867   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3868               false /* check zeros from right */, DAG);
3869   unsigned OpSrc;
3870
3871   if (!NumZeros)
3872     return false;
3873
3874   // Considering the elements in the mask that are not consecutive zeros,
3875   // check if they consecutively come from only one of the source vectors.
3876   //
3877   //               V1 = {X, A, B, C}     0
3878   //                         \  \  \    /
3879   //   vector_shuffle V1, V2 <1, 2, 3, X>
3880   //
3881   if (!isShuffleMaskConsecutive(SVOp,
3882             0,                   // Mask Start Index
3883             NumElems-NumZeros-1, // Mask End Index
3884             NumZeros,            // Where to start looking in the src vector
3885             NumElems,            // Number of elements in vector
3886             OpSrc))              // Which source operand ?
3887     return false;
3888
3889   isLeft = false;
3890   ShAmt = NumZeros;
3891   ShVal = SVOp->getOperand(OpSrc);
3892   return true;
3893 }
3894
3895 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3896 /// logical left shift of a vector.
3897 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3898                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3899   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3900   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3901               true /* check zeros from left */, DAG);
3902   unsigned OpSrc;
3903
3904   if (!NumZeros)
3905     return false;
3906
3907   // Considering the elements in the mask that are not consecutive zeros,
3908   // check if they consecutively come from only one of the source vectors.
3909   //
3910   //                           0    { A, B, X, X } = V2
3911   //                          / \    /  /
3912   //   vector_shuffle V1, V2 <X, X, 4, 5>
3913   //
3914   if (!isShuffleMaskConsecutive(SVOp,
3915             NumZeros,     // Mask Start Index
3916             NumElems-1,   // Mask End Index
3917             0,            // Where to start looking in the src vector
3918             NumElems,     // Number of elements in vector
3919             OpSrc))       // Which source operand ?
3920     return false;
3921
3922   isLeft = true;
3923   ShAmt = NumZeros;
3924   ShVal = SVOp->getOperand(OpSrc);
3925   return true;
3926 }
3927
3928 /// isVectorShift - Returns true if the shuffle can be implemented as a
3929 /// logical left or right shift of a vector.
3930 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3931                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3932   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3933       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3934     return true;
3935
3936   return false;
3937 }
3938
3939 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3940 ///
3941 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3942                                        unsigned NumNonZero, unsigned NumZero,
3943                                        SelectionDAG &DAG,
3944                                        const TargetLowering &TLI) {
3945   if (NumNonZero > 8)
3946     return SDValue();
3947
3948   DebugLoc dl = Op.getDebugLoc();
3949   SDValue V(0, 0);
3950   bool First = true;
3951   for (unsigned i = 0; i < 16; ++i) {
3952     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3953     if (ThisIsNonZero && First) {
3954       if (NumZero)
3955         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3956       else
3957         V = DAG.getUNDEF(MVT::v8i16);
3958       First = false;
3959     }
3960
3961     if ((i & 1) != 0) {
3962       SDValue ThisElt(0, 0), LastElt(0, 0);
3963       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3964       if (LastIsNonZero) {
3965         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3966                               MVT::i16, Op.getOperand(i-1));
3967       }
3968       if (ThisIsNonZero) {
3969         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3970         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3971                               ThisElt, DAG.getConstant(8, MVT::i8));
3972         if (LastIsNonZero)
3973           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3974       } else
3975         ThisElt = LastElt;
3976
3977       if (ThisElt.getNode())
3978         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3979                         DAG.getIntPtrConstant(i/2));
3980     }
3981   }
3982
3983   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3984 }
3985
3986 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3987 ///
3988 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3989                                      unsigned NumNonZero, unsigned NumZero,
3990                                      SelectionDAG &DAG,
3991                                      const TargetLowering &TLI) {
3992   if (NumNonZero > 4)
3993     return SDValue();
3994
3995   DebugLoc dl = Op.getDebugLoc();
3996   SDValue V(0, 0);
3997   bool First = true;
3998   for (unsigned i = 0; i < 8; ++i) {
3999     bool isNonZero = (NonZeros & (1 << i)) != 0;
4000     if (isNonZero) {
4001       if (First) {
4002         if (NumZero)
4003           V = getZeroVector(MVT::v8i16, true, DAG, dl);
4004         else
4005           V = DAG.getUNDEF(MVT::v8i16);
4006         First = false;
4007       }
4008       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4009                       MVT::v8i16, V, Op.getOperand(i),
4010                       DAG.getIntPtrConstant(i));
4011     }
4012   }
4013
4014   return V;
4015 }
4016
4017 /// getVShift - Return a vector logical shift node.
4018 ///
4019 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4020                          unsigned NumBits, SelectionDAG &DAG,
4021                          const TargetLowering &TLI, DebugLoc dl) {
4022   bool isMMX = VT.getSizeInBits() == 64;
4023   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
4024   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4025   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
4026   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4027                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4028                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
4029 }
4030
4031 SDValue
4032 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4033                                           SelectionDAG &DAG) const {
4034
4035   // Check if the scalar load can be widened into a vector load. And if
4036   // the address is "base + cst" see if the cst can be "absorbed" into
4037   // the shuffle mask.
4038   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4039     SDValue Ptr = LD->getBasePtr();
4040     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4041       return SDValue();
4042     EVT PVT = LD->getValueType(0);
4043     if (PVT != MVT::i32 && PVT != MVT::f32)
4044       return SDValue();
4045
4046     int FI = -1;
4047     int64_t Offset = 0;
4048     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4049       FI = FINode->getIndex();
4050       Offset = 0;
4051     } else if (Ptr.getOpcode() == ISD::ADD &&
4052                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
4053                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4054       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4055       Offset = Ptr.getConstantOperandVal(1);
4056       Ptr = Ptr.getOperand(0);
4057     } else {
4058       return SDValue();
4059     }
4060
4061     SDValue Chain = LD->getChain();
4062     // Make sure the stack object alignment is at least 16.
4063     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4064     if (DAG.InferPtrAlignment(Ptr) < 16) {
4065       if (MFI->isFixedObjectIndex(FI)) {
4066         // Can't change the alignment. FIXME: It's possible to compute
4067         // the exact stack offset and reference FI + adjust offset instead.
4068         // If someone *really* cares about this. That's the way to implement it.
4069         return SDValue();
4070       } else {
4071         MFI->setObjectAlignment(FI, 16);
4072       }
4073     }
4074
4075     // (Offset % 16) must be multiple of 4. Then address is then
4076     // Ptr + (Offset & ~15).
4077     if (Offset < 0)
4078       return SDValue();
4079     if ((Offset % 16) & 3)
4080       return SDValue();
4081     int64_t StartOffset = Offset & ~15;
4082     if (StartOffset)
4083       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4084                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4085
4086     int EltNo = (Offset - StartOffset) >> 2;
4087     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4088     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4089     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
4090                              false, false, 0);
4091     // Canonicalize it to a v4i32 shuffle.
4092     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
4093     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4094                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4095                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
4096   }
4097
4098   return SDValue();
4099 }
4100
4101 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4102 /// vector of type 'VT', see if the elements can be replaced by a single large
4103 /// load which has the same value as a build_vector whose operands are 'elts'.
4104 ///
4105 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4106 ///
4107 /// FIXME: we'd also like to handle the case where the last elements are zero
4108 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4109 /// There's even a handy isZeroNode for that purpose.
4110 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4111                                         DebugLoc &dl, SelectionDAG &DAG) {
4112   EVT EltVT = VT.getVectorElementType();
4113   unsigned NumElems = Elts.size();
4114
4115   LoadSDNode *LDBase = NULL;
4116   unsigned LastLoadedElt = -1U;
4117
4118   // For each element in the initializer, see if we've found a load or an undef.
4119   // If we don't find an initial load element, or later load elements are
4120   // non-consecutive, bail out.
4121   for (unsigned i = 0; i < NumElems; ++i) {
4122     SDValue Elt = Elts[i];
4123
4124     if (!Elt.getNode() ||
4125         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4126       return SDValue();
4127     if (!LDBase) {
4128       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4129         return SDValue();
4130       LDBase = cast<LoadSDNode>(Elt.getNode());
4131       LastLoadedElt = i;
4132       continue;
4133     }
4134     if (Elt.getOpcode() == ISD::UNDEF)
4135       continue;
4136
4137     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4138     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4139       return SDValue();
4140     LastLoadedElt = i;
4141   }
4142
4143   // If we have found an entire vector of loads and undefs, then return a large
4144   // load of the entire vector width starting at the base pointer.  If we found
4145   // consecutive loads for the low half, generate a vzext_load node.
4146   if (LastLoadedElt == NumElems - 1) {
4147     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4148       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4149                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4150                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4151     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4152                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4153                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4154                        LDBase->getAlignment());
4155   } else if (NumElems == 4 && LastLoadedElt == 1) {
4156     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4157     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4158     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
4159     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
4160   }
4161   return SDValue();
4162 }
4163
4164 SDValue
4165 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4166   DebugLoc dl = Op.getDebugLoc();
4167   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4168   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4169   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4170   // is present, so AllOnes is ignored.
4171   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4172       (Op.getValueType().getSizeInBits() != 256 &&
4173        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4174     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
4175     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4176     // eliminated on x86-32 hosts.
4177     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
4178       return Op;
4179
4180     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4181       return getOnesVector(Op.getValueType(), DAG, dl);
4182     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4183   }
4184
4185   EVT VT = Op.getValueType();
4186   EVT ExtVT = VT.getVectorElementType();
4187   unsigned EVTBits = ExtVT.getSizeInBits();
4188
4189   unsigned NumElems = Op.getNumOperands();
4190   unsigned NumZero  = 0;
4191   unsigned NumNonZero = 0;
4192   unsigned NonZeros = 0;
4193   bool IsAllConstants = true;
4194   SmallSet<SDValue, 8> Values;
4195   for (unsigned i = 0; i < NumElems; ++i) {
4196     SDValue Elt = Op.getOperand(i);
4197     if (Elt.getOpcode() == ISD::UNDEF)
4198       continue;
4199     Values.insert(Elt);
4200     if (Elt.getOpcode() != ISD::Constant &&
4201         Elt.getOpcode() != ISD::ConstantFP)
4202       IsAllConstants = false;
4203     if (X86::isZeroNode(Elt))
4204       NumZero++;
4205     else {
4206       NonZeros |= (1 << i);
4207       NumNonZero++;
4208     }
4209   }
4210
4211   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4212   if (NumNonZero == 0)
4213     return DAG.getUNDEF(VT);
4214
4215   // Special case for single non-zero, non-undef, element.
4216   if (NumNonZero == 1) {
4217     unsigned Idx = CountTrailingZeros_32(NonZeros);
4218     SDValue Item = Op.getOperand(Idx);
4219
4220     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4221     // the value are obviously zero, truncate the value to i32 and do the
4222     // insertion that way.  Only do this if the value is non-constant or if the
4223     // value is a constant being inserted into element 0.  It is cheaper to do
4224     // a constant pool load than it is to do a movd + shuffle.
4225     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4226         (!IsAllConstants || Idx == 0)) {
4227       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4228         // Handle MMX and SSE both.
4229         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
4230         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
4231
4232         // Truncate the value (which may itself be a constant) to i32, and
4233         // convert it to a vector with movd (S2V+shuffle to zero extend).
4234         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4235         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4236         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4237                                            Subtarget->hasSSE2(), DAG);
4238
4239         // Now we have our 32-bit value zero extended in the low element of
4240         // a vector.  If Idx != 0, swizzle it into place.
4241         if (Idx != 0) {
4242           SmallVector<int, 4> Mask;
4243           Mask.push_back(Idx);
4244           for (unsigned i = 1; i != VecElts; ++i)
4245             Mask.push_back(i);
4246           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4247                                       DAG.getUNDEF(Item.getValueType()),
4248                                       &Mask[0]);
4249         }
4250         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4251       }
4252     }
4253
4254     // If we have a constant or non-constant insertion into the low element of
4255     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4256     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4257     // depending on what the source datatype is.
4258     if (Idx == 0) {
4259       if (NumZero == 0) {
4260         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4261       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4262           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4263         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4264         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4265         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4266                                            DAG);
4267       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4268         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4269         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
4270         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4271         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4272                                            Subtarget->hasSSE2(), DAG);
4273         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4274       }
4275     }
4276
4277     // Is it a vector logical left shift?
4278     if (NumElems == 2 && Idx == 1 &&
4279         X86::isZeroNode(Op.getOperand(0)) &&
4280         !X86::isZeroNode(Op.getOperand(1))) {
4281       unsigned NumBits = VT.getSizeInBits();
4282       return getVShift(true, VT,
4283                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4284                                    VT, Op.getOperand(1)),
4285                        NumBits/2, DAG, *this, dl);
4286     }
4287
4288     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4289       return SDValue();
4290
4291     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4292     // is a non-constant being inserted into an element other than the low one,
4293     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4294     // movd/movss) to move this into the low element, then shuffle it into
4295     // place.
4296     if (EVTBits == 32) {
4297       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4298
4299       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4300       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4301                                          Subtarget->hasSSE2(), DAG);
4302       SmallVector<int, 8> MaskVec;
4303       for (unsigned i = 0; i < NumElems; i++)
4304         MaskVec.push_back(i == Idx ? 0 : 1);
4305       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4306     }
4307   }
4308
4309   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4310   if (Values.size() == 1) {
4311     if (EVTBits == 32) {
4312       // Instead of a shuffle like this:
4313       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4314       // Check if it's possible to issue this instead.
4315       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4316       unsigned Idx = CountTrailingZeros_32(NonZeros);
4317       SDValue Item = Op.getOperand(Idx);
4318       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4319         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4320     }
4321     return SDValue();
4322   }
4323
4324   // A vector full of immediates; various special cases are already
4325   // handled, so this is best done with a single constant-pool load.
4326   if (IsAllConstants)
4327     return SDValue();
4328
4329   // Let legalizer expand 2-wide build_vectors.
4330   if (EVTBits == 64) {
4331     if (NumNonZero == 1) {
4332       // One half is zero or undef.
4333       unsigned Idx = CountTrailingZeros_32(NonZeros);
4334       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4335                                  Op.getOperand(Idx));
4336       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4337                                          Subtarget->hasSSE2(), DAG);
4338     }
4339     return SDValue();
4340   }
4341
4342   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4343   if (EVTBits == 8 && NumElems == 16) {
4344     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4345                                         *this);
4346     if (V.getNode()) return V;
4347   }
4348
4349   if (EVTBits == 16 && NumElems == 8) {
4350     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4351                                       *this);
4352     if (V.getNode()) return V;
4353   }
4354
4355   // If element VT is == 32 bits, turn it into a number of shuffles.
4356   SmallVector<SDValue, 8> V;
4357   V.resize(NumElems);
4358   if (NumElems == 4 && NumZero > 0) {
4359     for (unsigned i = 0; i < 4; ++i) {
4360       bool isZero = !(NonZeros & (1 << i));
4361       if (isZero)
4362         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4363       else
4364         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4365     }
4366
4367     for (unsigned i = 0; i < 2; ++i) {
4368       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4369         default: break;
4370         case 0:
4371           V[i] = V[i*2];  // Must be a zero vector.
4372           break;
4373         case 1:
4374           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4375           break;
4376         case 2:
4377           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4378           break;
4379         case 3:
4380           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4381           break;
4382       }
4383     }
4384
4385     SmallVector<int, 8> MaskVec;
4386     bool Reverse = (NonZeros & 0x3) == 2;
4387     for (unsigned i = 0; i < 2; ++i)
4388       MaskVec.push_back(Reverse ? 1-i : i);
4389     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4390     for (unsigned i = 0; i < 2; ++i)
4391       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4392     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4393   }
4394
4395   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4396     // Check for a build vector of consecutive loads.
4397     for (unsigned i = 0; i < NumElems; ++i)
4398       V[i] = Op.getOperand(i);
4399
4400     // Check for elements which are consecutive loads.
4401     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4402     if (LD.getNode())
4403       return LD;
4404
4405     // For SSE 4.1, use insertps to put the high elements into the low element.
4406     if (getSubtarget()->hasSSE41()) {
4407       SDValue Result;
4408       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4409         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4410       else
4411         Result = DAG.getUNDEF(VT);
4412
4413       for (unsigned i = 1; i < NumElems; ++i) {
4414         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4415         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4416                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4417       }
4418       return Result;
4419     }
4420
4421     // Otherwise, expand into a number of unpckl*, start by extending each of
4422     // our (non-undef) elements to the full vector width with the element in the
4423     // bottom slot of the vector (which generates no code for SSE).
4424     for (unsigned i = 0; i < NumElems; ++i) {
4425       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4426         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4427       else
4428         V[i] = DAG.getUNDEF(VT);
4429     }
4430
4431     // Next, we iteratively mix elements, e.g. for v4f32:
4432     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4433     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4434     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4435     unsigned EltStride = NumElems >> 1;
4436     while (EltStride != 0) {
4437       for (unsigned i = 0; i < EltStride; ++i) {
4438         // If V[i+EltStride] is undef and this is the first round of mixing,
4439         // then it is safe to just drop this shuffle: V[i] is already in the
4440         // right place, the one element (since it's the first round) being
4441         // inserted as undef can be dropped.  This isn't safe for successive
4442         // rounds because they will permute elements within both vectors.
4443         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4444             EltStride == NumElems/2)
4445           continue;
4446
4447         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4448       }
4449       EltStride >>= 1;
4450     }
4451     return V[0];
4452   }
4453   return SDValue();
4454 }
4455
4456 SDValue
4457 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4458   // We support concatenate two MMX registers and place them in a MMX
4459   // register.  This is better than doing a stack convert.
4460   DebugLoc dl = Op.getDebugLoc();
4461   EVT ResVT = Op.getValueType();
4462   assert(Op.getNumOperands() == 2);
4463   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4464          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4465   int Mask[2];
4466   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4467   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4468   InVec = Op.getOperand(1);
4469   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4470     unsigned NumElts = ResVT.getVectorNumElements();
4471     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4472     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4473                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4474   } else {
4475     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4476     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4477     Mask[0] = 0; Mask[1] = 2;
4478     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4479   }
4480   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4481 }
4482
4483 // v8i16 shuffles - Prefer shuffles in the following order:
4484 // 1. [all]   pshuflw, pshufhw, optional move
4485 // 2. [ssse3] 1 x pshufb
4486 // 3. [ssse3] 2 x pshufb + 1 x por
4487 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4488 SDValue
4489 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4490                                             SelectionDAG &DAG) const {
4491   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4492   SDValue V1 = SVOp->getOperand(0);
4493   SDValue V2 = SVOp->getOperand(1);
4494   DebugLoc dl = SVOp->getDebugLoc();
4495   SmallVector<int, 8> MaskVals;
4496
4497   // Determine if more than 1 of the words in each of the low and high quadwords
4498   // of the result come from the same quadword of one of the two inputs.  Undef
4499   // mask values count as coming from any quadword, for better codegen.
4500   SmallVector<unsigned, 4> LoQuad(4);
4501   SmallVector<unsigned, 4> HiQuad(4);
4502   BitVector InputQuads(4);
4503   for (unsigned i = 0; i < 8; ++i) {
4504     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4505     int EltIdx = SVOp->getMaskElt(i);
4506     MaskVals.push_back(EltIdx);
4507     if (EltIdx < 0) {
4508       ++Quad[0];
4509       ++Quad[1];
4510       ++Quad[2];
4511       ++Quad[3];
4512       continue;
4513     }
4514     ++Quad[EltIdx / 4];
4515     InputQuads.set(EltIdx / 4);
4516   }
4517
4518   int BestLoQuad = -1;
4519   unsigned MaxQuad = 1;
4520   for (unsigned i = 0; i < 4; ++i) {
4521     if (LoQuad[i] > MaxQuad) {
4522       BestLoQuad = i;
4523       MaxQuad = LoQuad[i];
4524     }
4525   }
4526
4527   int BestHiQuad = -1;
4528   MaxQuad = 1;
4529   for (unsigned i = 0; i < 4; ++i) {
4530     if (HiQuad[i] > MaxQuad) {
4531       BestHiQuad = i;
4532       MaxQuad = HiQuad[i];
4533     }
4534   }
4535
4536   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4537   // of the two input vectors, shuffle them into one input vector so only a
4538   // single pshufb instruction is necessary. If There are more than 2 input
4539   // quads, disable the next transformation since it does not help SSSE3.
4540   bool V1Used = InputQuads[0] || InputQuads[1];
4541   bool V2Used = InputQuads[2] || InputQuads[3];
4542   if (Subtarget->hasSSSE3()) {
4543     if (InputQuads.count() == 2 && V1Used && V2Used) {
4544       BestLoQuad = InputQuads.find_first();
4545       BestHiQuad = InputQuads.find_next(BestLoQuad);
4546     }
4547     if (InputQuads.count() > 2) {
4548       BestLoQuad = -1;
4549       BestHiQuad = -1;
4550     }
4551   }
4552
4553   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4554   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4555   // words from all 4 input quadwords.
4556   SDValue NewV;
4557   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4558     SmallVector<int, 8> MaskV;
4559     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4560     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4561     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4562                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4563                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4564     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4565
4566     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4567     // source words for the shuffle, to aid later transformations.
4568     bool AllWordsInNewV = true;
4569     bool InOrder[2] = { true, true };
4570     for (unsigned i = 0; i != 8; ++i) {
4571       int idx = MaskVals[i];
4572       if (idx != (int)i)
4573         InOrder[i/4] = false;
4574       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4575         continue;
4576       AllWordsInNewV = false;
4577       break;
4578     }
4579
4580     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4581     if (AllWordsInNewV) {
4582       for (int i = 0; i != 8; ++i) {
4583         int idx = MaskVals[i];
4584         if (idx < 0)
4585           continue;
4586         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4587         if ((idx != i) && idx < 4)
4588           pshufhw = false;
4589         if ((idx != i) && idx > 3)
4590           pshuflw = false;
4591       }
4592       V1 = NewV;
4593       V2Used = false;
4594       BestLoQuad = 0;
4595       BestHiQuad = 1;
4596     }
4597
4598     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4599     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4600     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4601       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4602       unsigned TargetMask = 0;
4603       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4604                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4605       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4606                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4607       V1 = NewV.getOperand(0);
4608       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4609     }
4610   }
4611
4612   // If we have SSSE3, and all words of the result are from 1 input vector,
4613   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4614   // is present, fall back to case 4.
4615   if (Subtarget->hasSSSE3()) {
4616     SmallVector<SDValue,16> pshufbMask;
4617
4618     // If we have elements from both input vectors, set the high bit of the
4619     // shuffle mask element to zero out elements that come from V2 in the V1
4620     // mask, and elements that come from V1 in the V2 mask, so that the two
4621     // results can be OR'd together.
4622     bool TwoInputs = V1Used && V2Used;
4623     for (unsigned i = 0; i != 8; ++i) {
4624       int EltIdx = MaskVals[i] * 2;
4625       if (TwoInputs && (EltIdx >= 16)) {
4626         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4627         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4628         continue;
4629       }
4630       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4631       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4632     }
4633     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4634     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4635                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4636                                  MVT::v16i8, &pshufbMask[0], 16));
4637     if (!TwoInputs)
4638       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4639
4640     // Calculate the shuffle mask for the second input, shuffle it, and
4641     // OR it with the first shuffled input.
4642     pshufbMask.clear();
4643     for (unsigned i = 0; i != 8; ++i) {
4644       int EltIdx = MaskVals[i] * 2;
4645       if (EltIdx < 16) {
4646         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4647         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4648         continue;
4649       }
4650       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4651       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4652     }
4653     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4654     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4655                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4656                                  MVT::v16i8, &pshufbMask[0], 16));
4657     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4658     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4659   }
4660
4661   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4662   // and update MaskVals with new element order.
4663   BitVector InOrder(8);
4664   if (BestLoQuad >= 0) {
4665     SmallVector<int, 8> MaskV;
4666     for (int i = 0; i != 4; ++i) {
4667       int idx = MaskVals[i];
4668       if (idx < 0) {
4669         MaskV.push_back(-1);
4670         InOrder.set(i);
4671       } else if ((idx / 4) == BestLoQuad) {
4672         MaskV.push_back(idx & 3);
4673         InOrder.set(i);
4674       } else {
4675         MaskV.push_back(-1);
4676       }
4677     }
4678     for (unsigned i = 4; i != 8; ++i)
4679       MaskV.push_back(i);
4680     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4681                                 &MaskV[0]);
4682
4683     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4684       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4685                                NewV.getOperand(0),
4686                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4687                                DAG);
4688   }
4689
4690   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4691   // and update MaskVals with the new element order.
4692   if (BestHiQuad >= 0) {
4693     SmallVector<int, 8> MaskV;
4694     for (unsigned i = 0; i != 4; ++i)
4695       MaskV.push_back(i);
4696     for (unsigned i = 4; i != 8; ++i) {
4697       int idx = MaskVals[i];
4698       if (idx < 0) {
4699         MaskV.push_back(-1);
4700         InOrder.set(i);
4701       } else if ((idx / 4) == BestHiQuad) {
4702         MaskV.push_back((idx & 3) + 4);
4703         InOrder.set(i);
4704       } else {
4705         MaskV.push_back(-1);
4706       }
4707     }
4708     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4709                                 &MaskV[0]);
4710
4711     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4712       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4713                               NewV.getOperand(0),
4714                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4715                               DAG);
4716   }
4717
4718   // In case BestHi & BestLo were both -1, which means each quadword has a word
4719   // from each of the four input quadwords, calculate the InOrder bitvector now
4720   // before falling through to the insert/extract cleanup.
4721   if (BestLoQuad == -1 && BestHiQuad == -1) {
4722     NewV = V1;
4723     for (int i = 0; i != 8; ++i)
4724       if (MaskVals[i] < 0 || MaskVals[i] == i)
4725         InOrder.set(i);
4726   }
4727
4728   // The other elements are put in the right place using pextrw and pinsrw.
4729   for (unsigned i = 0; i != 8; ++i) {
4730     if (InOrder[i])
4731       continue;
4732     int EltIdx = MaskVals[i];
4733     if (EltIdx < 0)
4734       continue;
4735     SDValue ExtOp = (EltIdx < 8)
4736     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4737                   DAG.getIntPtrConstant(EltIdx))
4738     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4739                   DAG.getIntPtrConstant(EltIdx - 8));
4740     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4741                        DAG.getIntPtrConstant(i));
4742   }
4743   return NewV;
4744 }
4745
4746 // v16i8 shuffles - Prefer shuffles in the following order:
4747 // 1. [ssse3] 1 x pshufb
4748 // 2. [ssse3] 2 x pshufb + 1 x por
4749 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4750 static
4751 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4752                                  SelectionDAG &DAG,
4753                                  const X86TargetLowering &TLI) {
4754   SDValue V1 = SVOp->getOperand(0);
4755   SDValue V2 = SVOp->getOperand(1);
4756   DebugLoc dl = SVOp->getDebugLoc();
4757   SmallVector<int, 16> MaskVals;
4758   SVOp->getMask(MaskVals);
4759
4760   // If we have SSSE3, case 1 is generated when all result bytes come from
4761   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4762   // present, fall back to case 3.
4763   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4764   bool V1Only = true;
4765   bool V2Only = true;
4766   for (unsigned i = 0; i < 16; ++i) {
4767     int EltIdx = MaskVals[i];
4768     if (EltIdx < 0)
4769       continue;
4770     if (EltIdx < 16)
4771       V2Only = false;
4772     else
4773       V1Only = false;
4774   }
4775
4776   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4777   if (TLI.getSubtarget()->hasSSSE3()) {
4778     SmallVector<SDValue,16> pshufbMask;
4779
4780     // If all result elements are from one input vector, then only translate
4781     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4782     //
4783     // Otherwise, we have elements from both input vectors, and must zero out
4784     // elements that come from V2 in the first mask, and V1 in the second mask
4785     // so that we can OR them together.
4786     bool TwoInputs = !(V1Only || V2Only);
4787     for (unsigned i = 0; i != 16; ++i) {
4788       int EltIdx = MaskVals[i];
4789       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4790         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4791         continue;
4792       }
4793       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4794     }
4795     // If all the elements are from V2, assign it to V1 and return after
4796     // building the first pshufb.
4797     if (V2Only)
4798       V1 = V2;
4799     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4800                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4801                                  MVT::v16i8, &pshufbMask[0], 16));
4802     if (!TwoInputs)
4803       return V1;
4804
4805     // Calculate the shuffle mask for the second input, shuffle it, and
4806     // OR it with the first shuffled input.
4807     pshufbMask.clear();
4808     for (unsigned i = 0; i != 16; ++i) {
4809       int EltIdx = MaskVals[i];
4810       if (EltIdx < 16) {
4811         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4812         continue;
4813       }
4814       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4815     }
4816     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4817                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4818                                  MVT::v16i8, &pshufbMask[0], 16));
4819     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4820   }
4821
4822   // No SSSE3 - Calculate in place words and then fix all out of place words
4823   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4824   // the 16 different words that comprise the two doublequadword input vectors.
4825   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4826   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4827   SDValue NewV = V2Only ? V2 : V1;
4828   for (int i = 0; i != 8; ++i) {
4829     int Elt0 = MaskVals[i*2];
4830     int Elt1 = MaskVals[i*2+1];
4831
4832     // This word of the result is all undef, skip it.
4833     if (Elt0 < 0 && Elt1 < 0)
4834       continue;
4835
4836     // This word of the result is already in the correct place, skip it.
4837     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4838       continue;
4839     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4840       continue;
4841
4842     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4843     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4844     SDValue InsElt;
4845
4846     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4847     // using a single extract together, load it and store it.
4848     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4849       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4850                            DAG.getIntPtrConstant(Elt1 / 2));
4851       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4852                         DAG.getIntPtrConstant(i));
4853       continue;
4854     }
4855
4856     // If Elt1 is defined, extract it from the appropriate source.  If the
4857     // source byte is not also odd, shift the extracted word left 8 bits
4858     // otherwise clear the bottom 8 bits if we need to do an or.
4859     if (Elt1 >= 0) {
4860       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4861                            DAG.getIntPtrConstant(Elt1 / 2));
4862       if ((Elt1 & 1) == 0)
4863         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4864                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4865       else if (Elt0 >= 0)
4866         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4867                              DAG.getConstant(0xFF00, MVT::i16));
4868     }
4869     // If Elt0 is defined, extract it from the appropriate source.  If the
4870     // source byte is not also even, shift the extracted word right 8 bits. If
4871     // Elt1 was also defined, OR the extracted values together before
4872     // inserting them in the result.
4873     if (Elt0 >= 0) {
4874       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4875                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4876       if ((Elt0 & 1) != 0)
4877         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4878                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4879       else if (Elt1 >= 0)
4880         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4881                              DAG.getConstant(0x00FF, MVT::i16));
4882       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4883                          : InsElt0;
4884     }
4885     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4886                        DAG.getIntPtrConstant(i));
4887   }
4888   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4889 }
4890
4891 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4892 /// ones, or rewriting v4i32 / v2i32 as 2 wide ones if possible. This can be
4893 /// done when every pair / quad of shuffle mask elements point to elements in
4894 /// the right sequence. e.g.
4895 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4896 static
4897 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4898                                  SelectionDAG &DAG,
4899                                  const TargetLowering &TLI, DebugLoc dl) {
4900   EVT VT = SVOp->getValueType(0);
4901   SDValue V1 = SVOp->getOperand(0);
4902   SDValue V2 = SVOp->getOperand(1);
4903   unsigned NumElems = VT.getVectorNumElements();
4904   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4905   EVT MaskVT = (NewWidth == 4) ? MVT::v4i16 : MVT::v2i32;
4906   EVT NewVT = MaskVT;
4907   switch (VT.getSimpleVT().SimpleTy) {
4908   default: assert(false && "Unexpected!");
4909   case MVT::v4f32: NewVT = MVT::v2f64; break;
4910   case MVT::v4i32: NewVT = MVT::v2i64; break;
4911   case MVT::v8i16: NewVT = MVT::v4i32; break;
4912   case MVT::v16i8: NewVT = MVT::v4i32; break;
4913   }
4914
4915   if (NewWidth == 2) {
4916     if (VT.isInteger())
4917       NewVT = MVT::v2i64;
4918     else
4919       NewVT = MVT::v2f64;
4920   }
4921   int Scale = NumElems / NewWidth;
4922   SmallVector<int, 8> MaskVec;
4923   for (unsigned i = 0; i < NumElems; i += Scale) {
4924     int StartIdx = -1;
4925     for (int j = 0; j < Scale; ++j) {
4926       int EltIdx = SVOp->getMaskElt(i+j);
4927       if (EltIdx < 0)
4928         continue;
4929       if (StartIdx == -1)
4930         StartIdx = EltIdx - (EltIdx % Scale);
4931       if (EltIdx != StartIdx + j)
4932         return SDValue();
4933     }
4934     if (StartIdx == -1)
4935       MaskVec.push_back(-1);
4936     else
4937       MaskVec.push_back(StartIdx / Scale);
4938   }
4939
4940   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4941   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4942   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4943 }
4944
4945 /// getVZextMovL - Return a zero-extending vector move low node.
4946 ///
4947 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4948                             SDValue SrcOp, SelectionDAG &DAG,
4949                             const X86Subtarget *Subtarget, DebugLoc dl) {
4950   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4951     LoadSDNode *LD = NULL;
4952     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4953       LD = dyn_cast<LoadSDNode>(SrcOp);
4954     if (!LD) {
4955       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4956       // instead.
4957       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4958       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4959           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4960           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4961           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4962         // PR2108
4963         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4964         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4965                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4966                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4967                                                    OpVT,
4968                                                    SrcOp.getOperand(0)
4969                                                           .getOperand(0))));
4970       }
4971     }
4972   }
4973
4974   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4975                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4976                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4977                                              OpVT, SrcOp)));
4978 }
4979
4980 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4981 /// shuffles.
4982 static SDValue
4983 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4984   SDValue V1 = SVOp->getOperand(0);
4985   SDValue V2 = SVOp->getOperand(1);
4986   DebugLoc dl = SVOp->getDebugLoc();
4987   EVT VT = SVOp->getValueType(0);
4988
4989   SmallVector<std::pair<int, int>, 8> Locs;
4990   Locs.resize(4);
4991   SmallVector<int, 8> Mask1(4U, -1);
4992   SmallVector<int, 8> PermMask;
4993   SVOp->getMask(PermMask);
4994
4995   unsigned NumHi = 0;
4996   unsigned NumLo = 0;
4997   for (unsigned i = 0; i != 4; ++i) {
4998     int Idx = PermMask[i];
4999     if (Idx < 0) {
5000       Locs[i] = std::make_pair(-1, -1);
5001     } else {
5002       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
5003       if (Idx < 4) {
5004         Locs[i] = std::make_pair(0, NumLo);
5005         Mask1[NumLo] = Idx;
5006         NumLo++;
5007       } else {
5008         Locs[i] = std::make_pair(1, NumHi);
5009         if (2+NumHi < 4)
5010           Mask1[2+NumHi] = Idx;
5011         NumHi++;
5012       }
5013     }
5014   }
5015
5016   if (NumLo <= 2 && NumHi <= 2) {
5017     // If no more than two elements come from either vector. This can be
5018     // implemented with two shuffles. First shuffle gather the elements.
5019     // The second shuffle, which takes the first shuffle as both of its
5020     // vector operands, put the elements into the right order.
5021     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5022
5023     SmallVector<int, 8> Mask2(4U, -1);
5024
5025     for (unsigned i = 0; i != 4; ++i) {
5026       if (Locs[i].first == -1)
5027         continue;
5028       else {
5029         unsigned Idx = (i < 2) ? 0 : 4;
5030         Idx += Locs[i].first * 2 + Locs[i].second;
5031         Mask2[i] = Idx;
5032       }
5033     }
5034
5035     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
5036   } else if (NumLo == 3 || NumHi == 3) {
5037     // Otherwise, we must have three elements from one vector, call it X, and
5038     // one element from the other, call it Y.  First, use a shufps to build an
5039     // intermediate vector with the one element from Y and the element from X
5040     // that will be in the same half in the final destination (the indexes don't
5041     // matter). Then, use a shufps to build the final vector, taking the half
5042     // containing the element from Y from the intermediate, and the other half
5043     // from X.
5044     if (NumHi == 3) {
5045       // Normalize it so the 3 elements come from V1.
5046       CommuteVectorShuffleMask(PermMask, VT);
5047       std::swap(V1, V2);
5048     }
5049
5050     // Find the element from V2.
5051     unsigned HiIndex;
5052     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5053       int Val = PermMask[HiIndex];
5054       if (Val < 0)
5055         continue;
5056       if (Val >= 4)
5057         break;
5058     }
5059
5060     Mask1[0] = PermMask[HiIndex];
5061     Mask1[1] = -1;
5062     Mask1[2] = PermMask[HiIndex^1];
5063     Mask1[3] = -1;
5064     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5065
5066     if (HiIndex >= 2) {
5067       Mask1[0] = PermMask[0];
5068       Mask1[1] = PermMask[1];
5069       Mask1[2] = HiIndex & 1 ? 6 : 4;
5070       Mask1[3] = HiIndex & 1 ? 4 : 6;
5071       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5072     } else {
5073       Mask1[0] = HiIndex & 1 ? 2 : 0;
5074       Mask1[1] = HiIndex & 1 ? 0 : 2;
5075       Mask1[2] = PermMask[2];
5076       Mask1[3] = PermMask[3];
5077       if (Mask1[2] >= 0)
5078         Mask1[2] += 4;
5079       if (Mask1[3] >= 0)
5080         Mask1[3] += 4;
5081       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5082     }
5083   }
5084
5085   // Break it into (shuffle shuffle_hi, shuffle_lo).
5086   Locs.clear();
5087   SmallVector<int,8> LoMask(4U, -1);
5088   SmallVector<int,8> HiMask(4U, -1);
5089
5090   SmallVector<int,8> *MaskPtr = &LoMask;
5091   unsigned MaskIdx = 0;
5092   unsigned LoIdx = 0;
5093   unsigned HiIdx = 2;
5094   for (unsigned i = 0; i != 4; ++i) {
5095     if (i == 2) {
5096       MaskPtr = &HiMask;
5097       MaskIdx = 1;
5098       LoIdx = 0;
5099       HiIdx = 2;
5100     }
5101     int Idx = PermMask[i];
5102     if (Idx < 0) {
5103       Locs[i] = std::make_pair(-1, -1);
5104     } else if (Idx < 4) {
5105       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5106       (*MaskPtr)[LoIdx] = Idx;
5107       LoIdx++;
5108     } else {
5109       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5110       (*MaskPtr)[HiIdx] = Idx;
5111       HiIdx++;
5112     }
5113   }
5114
5115   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5116   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5117   SmallVector<int, 8> MaskOps;
5118   for (unsigned i = 0; i != 4; ++i) {
5119     if (Locs[i].first == -1) {
5120       MaskOps.push_back(-1);
5121     } else {
5122       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5123       MaskOps.push_back(Idx);
5124     }
5125   }
5126   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5127 }
5128
5129 static bool MayFoldVectorLoad(SDValue V) {
5130   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5131     V = V.getOperand(0);
5132   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5133     V = V.getOperand(0);
5134   if (MayFoldLoad(V))
5135     return true;
5136   return false;
5137 }
5138
5139 static
5140 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5141                         bool HasSSE2) {
5142   SDValue V1 = Op.getOperand(0);
5143   SDValue V2 = Op.getOperand(1);
5144   EVT VT = Op.getValueType();
5145
5146   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5147
5148   if (HasSSE2 && VT == MVT::v2f64)
5149     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5150
5151   // v4f32 or v4i32
5152   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5153 }
5154
5155 static
5156 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5157   SDValue V1 = Op.getOperand(0);
5158   SDValue V2 = Op.getOperand(1);
5159   EVT VT = Op.getValueType();
5160
5161   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5162          "unsupported shuffle type");
5163
5164   if (V2.getOpcode() == ISD::UNDEF)
5165     V2 = V1;
5166
5167   // v4i32 or v4f32
5168   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5169 }
5170
5171 static
5172 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5173   SDValue V1 = Op.getOperand(0);
5174   SDValue V2 = Op.getOperand(1);
5175   EVT VT = Op.getValueType();
5176   unsigned NumElems = VT.getVectorNumElements();
5177
5178   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5179   // operand of these instructions is only memory, so check if there's a
5180   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5181   // same masks.
5182   bool CanFoldLoad = false;
5183
5184   // Trivial case, when V2 comes from a load.
5185   if (MayFoldVectorLoad(V2))
5186     CanFoldLoad = true;
5187
5188   // When V1 is a load, it can be folded later into a store in isel, example:
5189   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5190   //    turns into:
5191   //  (MOVLPSmr addr:$src1, VR128:$src2)
5192   // So, recognize this potential and also use MOVLPS or MOVLPD
5193   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5194     CanFoldLoad = true;
5195
5196   if (CanFoldLoad) {
5197     if (HasSSE2 && NumElems == 2)
5198       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5199
5200     if (NumElems == 4)
5201       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5202   }
5203
5204   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5205   // movl and movlp will both match v2i64, but v2i64 is never matched by
5206   // movl earlier because we make it strict to avoid messing with the movlp load
5207   // folding logic (see the code above getMOVLP call). Match it here then,
5208   // this is horrible, but will stay like this until we move all shuffle
5209   // matching to x86 specific nodes. Note that for the 1st condition all
5210   // types are matched with movsd.
5211   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5212     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5213   else if (HasSSE2)
5214     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5215
5216
5217   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5218
5219   // Invert the operand order and use SHUFPS to match it.
5220   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5221                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5222 }
5223
5224 static inline unsigned getUNPCKLOpcode(EVT VT) {
5225   switch(VT.getSimpleVT().SimpleTy) {
5226   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5227   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5228   case MVT::v4f32: return X86ISD::UNPCKLPS;
5229   case MVT::v2f64: return X86ISD::UNPCKLPD;
5230   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5231   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5232   default:
5233     llvm_unreachable("Unknow type for unpckl");
5234   }
5235   return 0;
5236 }
5237
5238 static inline unsigned getUNPCKHOpcode(EVT VT) {
5239   switch(VT.getSimpleVT().SimpleTy) {
5240   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5241   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5242   case MVT::v4f32: return X86ISD::UNPCKHPS;
5243   case MVT::v2f64: return X86ISD::UNPCKHPD;
5244   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5245   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5246   default:
5247     llvm_unreachable("Unknow type for unpckh");
5248   }
5249   return 0;
5250 }
5251
5252 SDValue
5253 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5254   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5255   SDValue V1 = Op.getOperand(0);
5256   SDValue V2 = Op.getOperand(1);
5257   EVT VT = Op.getValueType();
5258   DebugLoc dl = Op.getDebugLoc();
5259   unsigned NumElems = VT.getVectorNumElements();
5260   bool isMMX = VT.getSizeInBits() == 64;
5261   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5262   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5263   bool V1IsSplat = false;
5264   bool V2IsSplat = false;
5265   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5266   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5267   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
5268   MachineFunction &MF = DAG.getMachineFunction();
5269   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5270
5271   if (isZeroShuffle(SVOp))
5272     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5273
5274   // FIXME: this is somehow handled during isel by MMX pattern fragments. Remove
5275   // the check or come up with another solution when all MMX move to intrinsics,
5276   // but don't allow this to be considered legal, we don't want vector_shuffle
5277   // operations to be matched during isel anymore.
5278   if (isMMX && SVOp->isSplat())
5279     return Op;
5280
5281   // Promote splats to v4f32.
5282   if (SVOp->isSplat())
5283     return PromoteSplat(SVOp, DAG);
5284
5285   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5286   // do it!
5287   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5288     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5289     if (NewOp.getNode())
5290       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5291                          LowerVECTOR_SHUFFLE(NewOp, DAG));
5292   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5293     // FIXME: Figure out a cleaner way to do this.
5294     // Try to make use of movq to zero out the top part.
5295     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5296       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5297       if (NewOp.getNode()) {
5298         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5299           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5300                               DAG, Subtarget, dl);
5301       }
5302     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5303       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5304       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5305         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5306                             DAG, Subtarget, dl);
5307     }
5308   }
5309
5310   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
5311   // unpckh_undef). Only use pshufd if speed is more important than size.
5312   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
5313     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5314       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5315   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
5316     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5317       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5318
5319   if (X86::isPSHUFDMask(SVOp)) {
5320     // The actual implementation will match the mask in the if above and then
5321     // during isel it can match several different instructions, not only pshufd
5322     // as its name says, sad but true, emulate the behavior for now...
5323     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5324         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5325
5326     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5327
5328     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5329       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5330
5331     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5332       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5333                                   TargetMask, DAG);
5334
5335     if (VT == MVT::v4f32)
5336       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5337                                   TargetMask, DAG);
5338   }
5339
5340   // Check if this can be converted into a logical shift.
5341   bool isLeft = false;
5342   unsigned ShAmt = 0;
5343   SDValue ShVal;
5344   bool isShift = getSubtarget()->hasSSE2() &&
5345     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5346   if (isShift && ShVal.hasOneUse()) {
5347     // If the shifted value has multiple uses, it may be cheaper to use
5348     // v_set0 + movlhps or movhlps, etc.
5349     EVT EltVT = VT.getVectorElementType();
5350     ShAmt *= EltVT.getSizeInBits();
5351     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5352   }
5353
5354   if (X86::isMOVLMask(SVOp)) {
5355     if (V1IsUndef)
5356       return V2;
5357     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5358       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5359     if (!isMMX && !X86::isMOVLPMask(SVOp)) {
5360       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5361         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5362
5363       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5364         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5365     }
5366   }
5367
5368   // FIXME: fold these into legal mask.
5369   if (!isMMX) {
5370     if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5371       return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5372
5373     if (X86::isMOVHLPSMask(SVOp))
5374       return getMOVHighToLow(Op, dl, DAG);
5375
5376     if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5377       return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5378
5379     if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5380       return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5381
5382     if (X86::isMOVLPMask(SVOp))
5383       return getMOVLP(Op, dl, DAG, HasSSE2);
5384   }
5385
5386   if (ShouldXformToMOVHLPS(SVOp) ||
5387       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5388     return CommuteVectorShuffle(SVOp, DAG);
5389
5390   if (isShift) {
5391     // No better options. Use a vshl / vsrl.
5392     EVT EltVT = VT.getVectorElementType();
5393     ShAmt *= EltVT.getSizeInBits();
5394     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5395   }
5396
5397   bool Commuted = false;
5398   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5399   // 1,1,1,1 -> v8i16 though.
5400   V1IsSplat = isSplatVector(V1.getNode());
5401   V2IsSplat = isSplatVector(V2.getNode());
5402
5403   // Canonicalize the splat or undef, if present, to be on the RHS.
5404   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5405     Op = CommuteVectorShuffle(SVOp, DAG);
5406     SVOp = cast<ShuffleVectorSDNode>(Op);
5407     V1 = SVOp->getOperand(0);
5408     V2 = SVOp->getOperand(1);
5409     std::swap(V1IsSplat, V2IsSplat);
5410     std::swap(V1IsUndef, V2IsUndef);
5411     Commuted = true;
5412   }
5413
5414   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5415     // Shuffling low element of v1 into undef, just return v1.
5416     if (V2IsUndef)
5417       return V1;
5418     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5419     // the instruction selector will not match, so get a canonical MOVL with
5420     // swapped operands to undo the commute.
5421     return getMOVL(DAG, dl, VT, V2, V1);
5422   }
5423
5424   if (X86::isUNPCKLMask(SVOp))
5425     return (isMMX) ?
5426       Op : getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
5427
5428   if (X86::isUNPCKHMask(SVOp))
5429     return (isMMX) ?
5430       Op : getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
5431
5432   if (V2IsSplat) {
5433     // Normalize mask so all entries that point to V2 points to its first
5434     // element then try to match unpck{h|l} again. If match, return a
5435     // new vector_shuffle with the corrected mask.
5436     SDValue NewMask = NormalizeMask(SVOp, DAG);
5437     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5438     if (NSVOp != SVOp) {
5439       if (X86::isUNPCKLMask(NSVOp, true)) {
5440         return NewMask;
5441       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5442         return NewMask;
5443       }
5444     }
5445   }
5446
5447   if (Commuted) {
5448     // Commute is back and try unpck* again.
5449     // FIXME: this seems wrong.
5450     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5451     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5452
5453     if (X86::isUNPCKLMask(NewSVOp))
5454       return (isMMX) ?
5455         NewOp : getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
5456
5457     if (X86::isUNPCKHMask(NewSVOp))
5458       return (isMMX) ?
5459         NewOp : getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
5460   }
5461
5462   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
5463
5464   // Normalize the node to match x86 shuffle ops if needed
5465   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5466     return CommuteVectorShuffle(SVOp, DAG);
5467
5468   // The checks below are all present in isShuffleMaskLegal, but they are
5469   // inlined here right now to enable us to directly emit target specific
5470   // nodes, and remove one by one until they don't return Op anymore.
5471   SmallVector<int, 16> M;
5472   SVOp->getMask(M);
5473
5474   if (isPALIGNRMask(M, VT, HasSSSE3))
5475     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
5476                                 X86::getShufflePALIGNRImmediate(SVOp),
5477                                 DAG);
5478
5479   // Only a few shuffle masks are handled for 64-bit vectors (MMX), and
5480   // 64-bit vectors which made to this point can't be handled, they are
5481   // expanded.
5482   if (isMMX)
5483     return SDValue();
5484
5485   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
5486       SVOp->getSplatIndex() == 0 && V2IsUndef) {
5487     if (VT == MVT::v2f64)
5488       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
5489     if (VT == MVT::v2i64)
5490       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
5491   }
5492
5493   if (isPSHUFHWMask(M, VT))
5494     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
5495                                 X86::getShufflePSHUFHWImmediate(SVOp),
5496                                 DAG);
5497
5498   if (isPSHUFLWMask(M, VT))
5499     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
5500                                 X86::getShufflePSHUFLWImmediate(SVOp),
5501                                 DAG);
5502
5503   if (isSHUFPMask(M, VT)) {
5504     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5505     if (VT == MVT::v4f32 || VT == MVT::v4i32)
5506       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
5507                                   TargetMask, DAG);
5508     if (VT == MVT::v2f64 || VT == MVT::v2i64)
5509       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
5510                                   TargetMask, DAG);
5511   }
5512
5513   if (X86::isUNPCKL_v_undef_Mask(SVOp))
5514     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5515       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5516   if (X86::isUNPCKH_v_undef_Mask(SVOp))
5517     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5518       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5519
5520   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5521   if (VT == MVT::v8i16) {
5522     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5523     if (NewOp.getNode())
5524       return NewOp;
5525   }
5526
5527   if (VT == MVT::v16i8) {
5528     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5529     if (NewOp.getNode())
5530       return NewOp;
5531   }
5532
5533   // Handle all 4 wide cases with a number of shuffles except for MMX.
5534   if (NumElems == 4 && !isMMX)
5535     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5536
5537   return SDValue();
5538 }
5539
5540 SDValue
5541 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5542                                                 SelectionDAG &DAG) const {
5543   EVT VT = Op.getValueType();
5544   DebugLoc dl = Op.getDebugLoc();
5545   if (VT.getSizeInBits() == 8) {
5546     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5547                                     Op.getOperand(0), Op.getOperand(1));
5548     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5549                                     DAG.getValueType(VT));
5550     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5551   } else if (VT.getSizeInBits() == 16) {
5552     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5553     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5554     if (Idx == 0)
5555       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5556                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5557                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5558                                                  MVT::v4i32,
5559                                                  Op.getOperand(0)),
5560                                      Op.getOperand(1)));
5561     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5562                                     Op.getOperand(0), Op.getOperand(1));
5563     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5564                                     DAG.getValueType(VT));
5565     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5566   } else if (VT == MVT::f32) {
5567     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5568     // the result back to FR32 register. It's only worth matching if the
5569     // result has a single use which is a store or a bitcast to i32.  And in
5570     // the case of a store, it's not worth it if the index is a constant 0,
5571     // because a MOVSSmr can be used instead, which is smaller and faster.
5572     if (!Op.hasOneUse())
5573       return SDValue();
5574     SDNode *User = *Op.getNode()->use_begin();
5575     if ((User->getOpcode() != ISD::STORE ||
5576          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5577           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5578         (User->getOpcode() != ISD::BIT_CONVERT ||
5579          User->getValueType(0) != MVT::i32))
5580       return SDValue();
5581     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5582                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5583                                               Op.getOperand(0)),
5584                                               Op.getOperand(1));
5585     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5586   } else if (VT == MVT::i32) {
5587     // ExtractPS works with constant index.
5588     if (isa<ConstantSDNode>(Op.getOperand(1)))
5589       return Op;
5590   }
5591   return SDValue();
5592 }
5593
5594
5595 SDValue
5596 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5597                                            SelectionDAG &DAG) const {
5598   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5599     return SDValue();
5600
5601   if (Subtarget->hasSSE41()) {
5602     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5603     if (Res.getNode())
5604       return Res;
5605   }
5606
5607   EVT VT = Op.getValueType();
5608   DebugLoc dl = Op.getDebugLoc();
5609   // TODO: handle v16i8.
5610   if (VT.getSizeInBits() == 16) {
5611     SDValue Vec = Op.getOperand(0);
5612     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5613     if (Idx == 0)
5614       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5615                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5616                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5617                                                  MVT::v4i32, Vec),
5618                                      Op.getOperand(1)));
5619     // Transform it so it match pextrw which produces a 32-bit result.
5620     EVT EltVT = MVT::i32;
5621     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5622                                     Op.getOperand(0), Op.getOperand(1));
5623     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5624                                     DAG.getValueType(VT));
5625     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5626   } else if (VT.getSizeInBits() == 32) {
5627     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5628     if (Idx == 0)
5629       return Op;
5630
5631     // SHUFPS the element to the lowest double word, then movss.
5632     int Mask[4] = { Idx, -1, -1, -1 };
5633     EVT VVT = Op.getOperand(0).getValueType();
5634     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5635                                        DAG.getUNDEF(VVT), Mask);
5636     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5637                        DAG.getIntPtrConstant(0));
5638   } else if (VT.getSizeInBits() == 64) {
5639     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5640     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5641     //        to match extract_elt for f64.
5642     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5643     if (Idx == 0)
5644       return Op;
5645
5646     // UNPCKHPD the element to the lowest double word, then movsd.
5647     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5648     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5649     int Mask[2] = { 1, -1 };
5650     EVT VVT = Op.getOperand(0).getValueType();
5651     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5652                                        DAG.getUNDEF(VVT), Mask);
5653     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5654                        DAG.getIntPtrConstant(0));
5655   }
5656
5657   return SDValue();
5658 }
5659
5660 SDValue
5661 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5662                                                SelectionDAG &DAG) const {
5663   EVT VT = Op.getValueType();
5664   EVT EltVT = VT.getVectorElementType();
5665   DebugLoc dl = Op.getDebugLoc();
5666
5667   SDValue N0 = Op.getOperand(0);
5668   SDValue N1 = Op.getOperand(1);
5669   SDValue N2 = Op.getOperand(2);
5670
5671   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5672       isa<ConstantSDNode>(N2)) {
5673     unsigned Opc;
5674     if (VT == MVT::v8i16)
5675       Opc = X86ISD::PINSRW;
5676     else if (VT == MVT::v4i16)
5677       Opc = X86ISD::MMX_PINSRW;
5678     else if (VT == MVT::v16i8)
5679       Opc = X86ISD::PINSRB;
5680     else
5681       Opc = X86ISD::PINSRB;
5682
5683     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5684     // argument.
5685     if (N1.getValueType() != MVT::i32)
5686       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5687     if (N2.getValueType() != MVT::i32)
5688       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5689     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5690   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5691     // Bits [7:6] of the constant are the source select.  This will always be
5692     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5693     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5694     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5695     // Bits [5:4] of the constant are the destination select.  This is the
5696     //  value of the incoming immediate.
5697     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5698     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5699     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5700     // Create this as a scalar to vector..
5701     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5702     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5703   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5704     // PINSR* works with constant index.
5705     return Op;
5706   }
5707   return SDValue();
5708 }
5709
5710 SDValue
5711 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5712   EVT VT = Op.getValueType();
5713   EVT EltVT = VT.getVectorElementType();
5714
5715   if (Subtarget->hasSSE41())
5716     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5717
5718   if (EltVT == MVT::i8)
5719     return SDValue();
5720
5721   DebugLoc dl = Op.getDebugLoc();
5722   SDValue N0 = Op.getOperand(0);
5723   SDValue N1 = Op.getOperand(1);
5724   SDValue N2 = Op.getOperand(2);
5725
5726   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5727     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5728     // as its second argument.
5729     if (N1.getValueType() != MVT::i32)
5730       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5731     if (N2.getValueType() != MVT::i32)
5732       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5733     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5734                        dl, VT, N0, N1, N2);
5735   }
5736   return SDValue();
5737 }
5738
5739 SDValue
5740 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5741   DebugLoc dl = Op.getDebugLoc();
5742
5743   if (Op.getValueType() == MVT::v1i64 &&
5744       Op.getOperand(0).getValueType() == MVT::i64)
5745     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5746
5747   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5748   EVT VT = MVT::v2i32;
5749   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5750   default: break;
5751   case MVT::v16i8:
5752   case MVT::v8i16:
5753     VT = MVT::v4i32;
5754     break;
5755   }
5756   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5757                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5758 }
5759
5760 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5761 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5762 // one of the above mentioned nodes. It has to be wrapped because otherwise
5763 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5764 // be used to form addressing mode. These wrapped nodes will be selected
5765 // into MOV32ri.
5766 SDValue
5767 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5768   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5769
5770   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5771   // global base reg.
5772   unsigned char OpFlag = 0;
5773   unsigned WrapperKind = X86ISD::Wrapper;
5774   CodeModel::Model M = getTargetMachine().getCodeModel();
5775
5776   if (Subtarget->isPICStyleRIPRel() &&
5777       (M == CodeModel::Small || M == CodeModel::Kernel))
5778     WrapperKind = X86ISD::WrapperRIP;
5779   else if (Subtarget->isPICStyleGOT())
5780     OpFlag = X86II::MO_GOTOFF;
5781   else if (Subtarget->isPICStyleStubPIC())
5782     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5783
5784   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5785                                              CP->getAlignment(),
5786                                              CP->getOffset(), OpFlag);
5787   DebugLoc DL = CP->getDebugLoc();
5788   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5789   // With PIC, the address is actually $g + Offset.
5790   if (OpFlag) {
5791     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5792                          DAG.getNode(X86ISD::GlobalBaseReg,
5793                                      DebugLoc(), getPointerTy()),
5794                          Result);
5795   }
5796
5797   return Result;
5798 }
5799
5800 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5801   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5802
5803   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5804   // global base reg.
5805   unsigned char OpFlag = 0;
5806   unsigned WrapperKind = X86ISD::Wrapper;
5807   CodeModel::Model M = getTargetMachine().getCodeModel();
5808
5809   if (Subtarget->isPICStyleRIPRel() &&
5810       (M == CodeModel::Small || M == CodeModel::Kernel))
5811     WrapperKind = X86ISD::WrapperRIP;
5812   else if (Subtarget->isPICStyleGOT())
5813     OpFlag = X86II::MO_GOTOFF;
5814   else if (Subtarget->isPICStyleStubPIC())
5815     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5816
5817   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5818                                           OpFlag);
5819   DebugLoc DL = JT->getDebugLoc();
5820   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5821
5822   // With PIC, the address is actually $g + Offset.
5823   if (OpFlag) {
5824     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5825                          DAG.getNode(X86ISD::GlobalBaseReg,
5826                                      DebugLoc(), getPointerTy()),
5827                          Result);
5828   }
5829
5830   return Result;
5831 }
5832
5833 SDValue
5834 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5835   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5836
5837   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5838   // global base reg.
5839   unsigned char OpFlag = 0;
5840   unsigned WrapperKind = X86ISD::Wrapper;
5841   CodeModel::Model M = getTargetMachine().getCodeModel();
5842
5843   if (Subtarget->isPICStyleRIPRel() &&
5844       (M == CodeModel::Small || M == CodeModel::Kernel))
5845     WrapperKind = X86ISD::WrapperRIP;
5846   else if (Subtarget->isPICStyleGOT())
5847     OpFlag = X86II::MO_GOTOFF;
5848   else if (Subtarget->isPICStyleStubPIC())
5849     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5850
5851   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5852
5853   DebugLoc DL = Op.getDebugLoc();
5854   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5855
5856
5857   // With PIC, the address is actually $g + Offset.
5858   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5859       !Subtarget->is64Bit()) {
5860     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5861                          DAG.getNode(X86ISD::GlobalBaseReg,
5862                                      DebugLoc(), getPointerTy()),
5863                          Result);
5864   }
5865
5866   return Result;
5867 }
5868
5869 SDValue
5870 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5871   // Create the TargetBlockAddressAddress node.
5872   unsigned char OpFlags =
5873     Subtarget->ClassifyBlockAddressReference();
5874   CodeModel::Model M = getTargetMachine().getCodeModel();
5875   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5876   DebugLoc dl = Op.getDebugLoc();
5877   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5878                                        /*isTarget=*/true, OpFlags);
5879
5880   if (Subtarget->isPICStyleRIPRel() &&
5881       (M == CodeModel::Small || M == CodeModel::Kernel))
5882     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5883   else
5884     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5885
5886   // With PIC, the address is actually $g + Offset.
5887   if (isGlobalRelativeToPICBase(OpFlags)) {
5888     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5889                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5890                          Result);
5891   }
5892
5893   return Result;
5894 }
5895
5896 SDValue
5897 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5898                                       int64_t Offset,
5899                                       SelectionDAG &DAG) const {
5900   // Create the TargetGlobalAddress node, folding in the constant
5901   // offset if it is legal.
5902   unsigned char OpFlags =
5903     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5904   CodeModel::Model M = getTargetMachine().getCodeModel();
5905   SDValue Result;
5906   if (OpFlags == X86II::MO_NO_FLAG &&
5907       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5908     // A direct static reference to a global.
5909     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5910     Offset = 0;
5911   } else {
5912     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
5913   }
5914
5915   if (Subtarget->isPICStyleRIPRel() &&
5916       (M == CodeModel::Small || M == CodeModel::Kernel))
5917     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5918   else
5919     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5920
5921   // With PIC, the address is actually $g + Offset.
5922   if (isGlobalRelativeToPICBase(OpFlags)) {
5923     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5924                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5925                          Result);
5926   }
5927
5928   // For globals that require a load from a stub to get the address, emit the
5929   // load.
5930   if (isGlobalStubReference(OpFlags))
5931     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5932                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5933
5934   // If there was a non-zero offset that we didn't fold, create an explicit
5935   // addition for it.
5936   if (Offset != 0)
5937     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5938                          DAG.getConstant(Offset, getPointerTy()));
5939
5940   return Result;
5941 }
5942
5943 SDValue
5944 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5945   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5946   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5947   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5948 }
5949
5950 static SDValue
5951 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5952            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5953            unsigned char OperandFlags) {
5954   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5955   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5956   DebugLoc dl = GA->getDebugLoc();
5957   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5958                                            GA->getValueType(0),
5959                                            GA->getOffset(),
5960                                            OperandFlags);
5961   if (InFlag) {
5962     SDValue Ops[] = { Chain,  TGA, *InFlag };
5963     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5964   } else {
5965     SDValue Ops[]  = { Chain, TGA };
5966     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5967   }
5968
5969   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5970   MFI->setAdjustsStack(true);
5971
5972   SDValue Flag = Chain.getValue(1);
5973   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5974 }
5975
5976 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5977 static SDValue
5978 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5979                                 const EVT PtrVT) {
5980   SDValue InFlag;
5981   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5982   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5983                                      DAG.getNode(X86ISD::GlobalBaseReg,
5984                                                  DebugLoc(), PtrVT), InFlag);
5985   InFlag = Chain.getValue(1);
5986
5987   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5988 }
5989
5990 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5991 static SDValue
5992 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5993                                 const EVT PtrVT) {
5994   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5995                     X86::RAX, X86II::MO_TLSGD);
5996 }
5997
5998 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5999 // "local exec" model.
6000 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6001                                    const EVT PtrVT, TLSModel::Model model,
6002                                    bool is64Bit) {
6003   DebugLoc dl = GA->getDebugLoc();
6004   // Get the Thread Pointer
6005   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
6006                              DebugLoc(), PtrVT,
6007                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
6008                                              MVT::i32));
6009
6010   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
6011                                       NULL, 0, false, false, 0);
6012
6013   unsigned char OperandFlags = 0;
6014   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6015   // initialexec.
6016   unsigned WrapperKind = X86ISD::Wrapper;
6017   if (model == TLSModel::LocalExec) {
6018     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6019   } else if (is64Bit) {
6020     assert(model == TLSModel::InitialExec);
6021     OperandFlags = X86II::MO_GOTTPOFF;
6022     WrapperKind = X86ISD::WrapperRIP;
6023   } else {
6024     assert(model == TLSModel::InitialExec);
6025     OperandFlags = X86II::MO_INDNTPOFF;
6026   }
6027
6028   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6029   // exec)
6030   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6031                                            GA->getValueType(0),
6032                                            GA->getOffset(), OperandFlags);
6033   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6034
6035   if (model == TLSModel::InitialExec)
6036     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6037                          PseudoSourceValue::getGOT(), 0, false, false, 0);
6038
6039   // The address of the thread local variable is the add of the thread
6040   // pointer with the offset of the variable.
6041   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6042 }
6043
6044 SDValue
6045 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6046
6047   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6048   const GlobalValue *GV = GA->getGlobal();
6049
6050   if (Subtarget->isTargetELF()) {
6051     // TODO: implement the "local dynamic" model
6052     // TODO: implement the "initial exec"model for pic executables
6053
6054     // If GV is an alias then use the aliasee for determining
6055     // thread-localness.
6056     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6057       GV = GA->resolveAliasedGlobal(false);
6058
6059     TLSModel::Model model
6060       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6061
6062     switch (model) {
6063       case TLSModel::GeneralDynamic:
6064       case TLSModel::LocalDynamic: // not implemented
6065         if (Subtarget->is64Bit())
6066           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6067         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6068
6069       case TLSModel::InitialExec:
6070       case TLSModel::LocalExec:
6071         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6072                                    Subtarget->is64Bit());
6073     }
6074   } else if (Subtarget->isTargetDarwin()) {
6075     // Darwin only has one model of TLS.  Lower to that.
6076     unsigned char OpFlag = 0;
6077     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6078                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6079
6080     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6081     // global base reg.
6082     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6083                   !Subtarget->is64Bit();
6084     if (PIC32)
6085       OpFlag = X86II::MO_TLVP_PIC_BASE;
6086     else
6087       OpFlag = X86II::MO_TLVP;
6088     DebugLoc DL = Op.getDebugLoc();
6089     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6090                                                 getPointerTy(),
6091                                                 GA->getOffset(), OpFlag);
6092     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6093
6094     // With PIC32, the address is actually $g + Offset.
6095     if (PIC32)
6096       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6097                            DAG.getNode(X86ISD::GlobalBaseReg,
6098                                        DebugLoc(), getPointerTy()),
6099                            Offset);
6100
6101     // Lowering the machine isd will make sure everything is in the right
6102     // location.
6103     SDValue Args[] = { Offset };
6104     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
6105
6106     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6107     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6108     MFI->setAdjustsStack(true);
6109
6110     // And our return value (tls address) is in the standard call return value
6111     // location.
6112     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6113     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6114   }
6115
6116   assert(false &&
6117          "TLS not implemented for this target.");
6118
6119   llvm_unreachable("Unreachable");
6120   return SDValue();
6121 }
6122
6123
6124 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
6125 /// take a 2 x i32 value to shift plus a shift amount.
6126 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
6127   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6128   EVT VT = Op.getValueType();
6129   unsigned VTBits = VT.getSizeInBits();
6130   DebugLoc dl = Op.getDebugLoc();
6131   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6132   SDValue ShOpLo = Op.getOperand(0);
6133   SDValue ShOpHi = Op.getOperand(1);
6134   SDValue ShAmt  = Op.getOperand(2);
6135   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6136                                      DAG.getConstant(VTBits - 1, MVT::i8))
6137                        : DAG.getConstant(0, VT);
6138
6139   SDValue Tmp2, Tmp3;
6140   if (Op.getOpcode() == ISD::SHL_PARTS) {
6141     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6142     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6143   } else {
6144     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6145     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6146   }
6147
6148   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6149                                 DAG.getConstant(VTBits, MVT::i8));
6150   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6151                              AndNode, DAG.getConstant(0, MVT::i8));
6152
6153   SDValue Hi, Lo;
6154   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6155   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6156   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6157
6158   if (Op.getOpcode() == ISD::SHL_PARTS) {
6159     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6160     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6161   } else {
6162     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6163     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6164   }
6165
6166   SDValue Ops[2] = { Lo, Hi };
6167   return DAG.getMergeValues(Ops, 2, dl);
6168 }
6169
6170 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6171                                            SelectionDAG &DAG) const {
6172   EVT SrcVT = Op.getOperand(0).getValueType();
6173
6174   if (SrcVT.isVector()) {
6175     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
6176       return Op;
6177     }
6178     return SDValue();
6179   }
6180
6181   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6182          "Unknown SINT_TO_FP to lower!");
6183
6184   // These are really Legal; return the operand so the caller accepts it as
6185   // Legal.
6186   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6187     return Op;
6188   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6189       Subtarget->is64Bit()) {
6190     return Op;
6191   }
6192
6193   DebugLoc dl = Op.getDebugLoc();
6194   unsigned Size = SrcVT.getSizeInBits()/8;
6195   MachineFunction &MF = DAG.getMachineFunction();
6196   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6197   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6198   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6199                                StackSlot,
6200                                PseudoSourceValue::getFixedStack(SSFI), 0,
6201                                false, false, 0);
6202   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6203 }
6204
6205 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6206                                      SDValue StackSlot,
6207                                      SelectionDAG &DAG) const {
6208   // Build the FILD
6209   DebugLoc dl = Op.getDebugLoc();
6210   SDVTList Tys;
6211   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6212   if (useSSE)
6213     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
6214   else
6215     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6216   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6217   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
6218                                Tys, Ops, array_lengthof(Ops));
6219
6220   if (useSSE) {
6221     Chain = Result.getValue(1);
6222     SDValue InFlag = Result.getValue(2);
6223
6224     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6225     // shouldn't be necessary except that RFP cannot be live across
6226     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6227     MachineFunction &MF = DAG.getMachineFunction();
6228     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
6229     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6230     Tys = DAG.getVTList(MVT::Other);
6231     SDValue Ops[] = {
6232       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6233     };
6234     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
6235     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
6236                          PseudoSourceValue::getFixedStack(SSFI), 0,
6237                          false, false, 0);
6238   }
6239
6240   return Result;
6241 }
6242
6243 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6244 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6245                                                SelectionDAG &DAG) const {
6246   // This algorithm is not obvious. Here it is in C code, more or less:
6247   /*
6248     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6249       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6250       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6251
6252       // Copy ints to xmm registers.
6253       __m128i xh = _mm_cvtsi32_si128( hi );
6254       __m128i xl = _mm_cvtsi32_si128( lo );
6255
6256       // Combine into low half of a single xmm register.
6257       __m128i x = _mm_unpacklo_epi32( xh, xl );
6258       __m128d d;
6259       double sd;
6260
6261       // Merge in appropriate exponents to give the integer bits the right
6262       // magnitude.
6263       x = _mm_unpacklo_epi32( x, exp );
6264
6265       // Subtract away the biases to deal with the IEEE-754 double precision
6266       // implicit 1.
6267       d = _mm_sub_pd( (__m128d) x, bias );
6268
6269       // All conversions up to here are exact. The correctly rounded result is
6270       // calculated using the current rounding mode using the following
6271       // horizontal add.
6272       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6273       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6274                                 // store doesn't really need to be here (except
6275                                 // maybe to zero the other double)
6276       return sd;
6277     }
6278   */
6279
6280   DebugLoc dl = Op.getDebugLoc();
6281   LLVMContext *Context = DAG.getContext();
6282
6283   // Build some magic constants.
6284   std::vector<Constant*> CV0;
6285   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6286   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6287   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6288   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6289   Constant *C0 = ConstantVector::get(CV0);
6290   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6291
6292   std::vector<Constant*> CV1;
6293   CV1.push_back(
6294     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6295   CV1.push_back(
6296     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6297   Constant *C1 = ConstantVector::get(CV1);
6298   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6299
6300   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6301                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6302                                         Op.getOperand(0),
6303                                         DAG.getIntPtrConstant(1)));
6304   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6305                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6306                                         Op.getOperand(0),
6307                                         DAG.getIntPtrConstant(0)));
6308   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6309   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6310                               PseudoSourceValue::getConstantPool(), 0,
6311                               false, false, 16);
6312   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6313   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
6314   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6315                               PseudoSourceValue::getConstantPool(), 0,
6316                               false, false, 16);
6317   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6318
6319   // Add the halves; easiest way is to swap them into another reg first.
6320   int ShufMask[2] = { 1, -1 };
6321   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6322                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6323   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6324   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6325                      DAG.getIntPtrConstant(0));
6326 }
6327
6328 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6329 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6330                                                SelectionDAG &DAG) const {
6331   DebugLoc dl = Op.getDebugLoc();
6332   // FP constant to bias correct the final result.
6333   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6334                                    MVT::f64);
6335
6336   // Load the 32-bit value into an XMM register.
6337   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6338                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6339                                          Op.getOperand(0),
6340                                          DAG.getIntPtrConstant(0)));
6341
6342   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6343                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6344                      DAG.getIntPtrConstant(0));
6345
6346   // Or the load with the bias.
6347   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6348                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6349                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6350                                                    MVT::v2f64, Load)),
6351                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6352                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6353                                                    MVT::v2f64, Bias)));
6354   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6355                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6356                    DAG.getIntPtrConstant(0));
6357
6358   // Subtract the bias.
6359   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6360
6361   // Handle final rounding.
6362   EVT DestVT = Op.getValueType();
6363
6364   if (DestVT.bitsLT(MVT::f64)) {
6365     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6366                        DAG.getIntPtrConstant(0));
6367   } else if (DestVT.bitsGT(MVT::f64)) {
6368     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6369   }
6370
6371   // Handle final rounding.
6372   return Sub;
6373 }
6374
6375 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6376                                            SelectionDAG &DAG) const {
6377   SDValue N0 = Op.getOperand(0);
6378   DebugLoc dl = Op.getDebugLoc();
6379
6380   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6381   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6382   // the optimization here.
6383   if (DAG.SignBitIsZero(N0))
6384     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6385
6386   EVT SrcVT = N0.getValueType();
6387   EVT DstVT = Op.getValueType();
6388   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6389     return LowerUINT_TO_FP_i64(Op, DAG);
6390   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6391     return LowerUINT_TO_FP_i32(Op, DAG);
6392
6393   // Make a 64-bit buffer, and use it to build an FILD.
6394   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6395   if (SrcVT == MVT::i32) {
6396     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6397     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6398                                      getPointerTy(), StackSlot, WordOff);
6399     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6400                                   StackSlot, NULL, 0, false, false, 0);
6401     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6402                                   OffsetSlot, NULL, 0, false, false, 0);
6403     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6404     return Fild;
6405   }
6406
6407   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6408   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6409                                 StackSlot, NULL, 0, false, false, 0);
6410   // For i64 source, we need to add the appropriate power of 2 if the input
6411   // was negative.  This is the same as the optimization in
6412   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6413   // we must be careful to do the computation in x87 extended precision, not
6414   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6415   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6416   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6417   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
6418
6419   APInt FF(32, 0x5F800000ULL);
6420
6421   // Check whether the sign bit is set.
6422   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6423                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6424                                  ISD::SETLT);
6425
6426   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6427   SDValue FudgePtr = DAG.getConstantPool(
6428                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6429                                          getPointerTy());
6430
6431   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6432   SDValue Zero = DAG.getIntPtrConstant(0);
6433   SDValue Four = DAG.getIntPtrConstant(4);
6434   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6435                                Zero, Four);
6436   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6437
6438   // Load the value out, extending it from f32 to f80.
6439   // FIXME: Avoid the extend by constructing the right constant pool?
6440   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6441                                  FudgePtr, PseudoSourceValue::getConstantPool(),
6442                                  0, MVT::f32, false, false, 4);
6443   // Extend everything to 80 bits to force it to be done on x87.
6444   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6445   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6446 }
6447
6448 std::pair<SDValue,SDValue> X86TargetLowering::
6449 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6450   DebugLoc dl = Op.getDebugLoc();
6451
6452   EVT DstTy = Op.getValueType();
6453
6454   if (!IsSigned) {
6455     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6456     DstTy = MVT::i64;
6457   }
6458
6459   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6460          DstTy.getSimpleVT() >= MVT::i16 &&
6461          "Unknown FP_TO_SINT to lower!");
6462
6463   // These are really Legal.
6464   if (DstTy == MVT::i32 &&
6465       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6466     return std::make_pair(SDValue(), SDValue());
6467   if (Subtarget->is64Bit() &&
6468       DstTy == MVT::i64 &&
6469       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6470     return std::make_pair(SDValue(), SDValue());
6471
6472   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6473   // stack slot.
6474   MachineFunction &MF = DAG.getMachineFunction();
6475   unsigned MemSize = DstTy.getSizeInBits()/8;
6476   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6477   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6478
6479   unsigned Opc;
6480   switch (DstTy.getSimpleVT().SimpleTy) {
6481   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6482   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6483   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6484   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6485   }
6486
6487   SDValue Chain = DAG.getEntryNode();
6488   SDValue Value = Op.getOperand(0);
6489   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
6490     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6491     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
6492                          PseudoSourceValue::getFixedStack(SSFI), 0,
6493                          false, false, 0);
6494     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6495     SDValue Ops[] = {
6496       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
6497     };
6498     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
6499     Chain = Value.getValue(1);
6500     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6501     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6502   }
6503
6504   // Build the FP_TO_INT*_IN_MEM
6505   SDValue Ops[] = { Chain, Value, StackSlot };
6506   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
6507
6508   return std::make_pair(FIST, StackSlot);
6509 }
6510
6511 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6512                                            SelectionDAG &DAG) const {
6513   if (Op.getValueType().isVector()) {
6514     if (Op.getValueType() == MVT::v2i32 &&
6515         Op.getOperand(0).getValueType() == MVT::v2f64) {
6516       return Op;
6517     }
6518     return SDValue();
6519   }
6520
6521   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6522   SDValue FIST = Vals.first, StackSlot = Vals.second;
6523   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6524   if (FIST.getNode() == 0) return Op;
6525
6526   // Load the result.
6527   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6528                      FIST, StackSlot, NULL, 0, false, false, 0);
6529 }
6530
6531 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6532                                            SelectionDAG &DAG) const {
6533   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6534   SDValue FIST = Vals.first, StackSlot = Vals.second;
6535   assert(FIST.getNode() && "Unexpected failure");
6536
6537   // Load the result.
6538   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6539                      FIST, StackSlot, NULL, 0, false, false, 0);
6540 }
6541
6542 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6543                                      SelectionDAG &DAG) const {
6544   LLVMContext *Context = DAG.getContext();
6545   DebugLoc dl = Op.getDebugLoc();
6546   EVT VT = Op.getValueType();
6547   EVT EltVT = VT;
6548   if (VT.isVector())
6549     EltVT = VT.getVectorElementType();
6550   std::vector<Constant*> CV;
6551   if (EltVT == MVT::f64) {
6552     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6553     CV.push_back(C);
6554     CV.push_back(C);
6555   } else {
6556     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6557     CV.push_back(C);
6558     CV.push_back(C);
6559     CV.push_back(C);
6560     CV.push_back(C);
6561   }
6562   Constant *C = ConstantVector::get(CV);
6563   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6564   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6565                              PseudoSourceValue::getConstantPool(), 0,
6566                              false, false, 16);
6567   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6568 }
6569
6570 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6571   LLVMContext *Context = DAG.getContext();
6572   DebugLoc dl = Op.getDebugLoc();
6573   EVT VT = Op.getValueType();
6574   EVT EltVT = VT;
6575   if (VT.isVector())
6576     EltVT = VT.getVectorElementType();
6577   std::vector<Constant*> CV;
6578   if (EltVT == MVT::f64) {
6579     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6580     CV.push_back(C);
6581     CV.push_back(C);
6582   } else {
6583     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6584     CV.push_back(C);
6585     CV.push_back(C);
6586     CV.push_back(C);
6587     CV.push_back(C);
6588   }
6589   Constant *C = ConstantVector::get(CV);
6590   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6591   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6592                              PseudoSourceValue::getConstantPool(), 0,
6593                              false, false, 16);
6594   if (VT.isVector()) {
6595     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6596                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6597                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6598                                 Op.getOperand(0)),
6599                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6600   } else {
6601     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6602   }
6603 }
6604
6605 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6606   LLVMContext *Context = DAG.getContext();
6607   SDValue Op0 = Op.getOperand(0);
6608   SDValue Op1 = Op.getOperand(1);
6609   DebugLoc dl = Op.getDebugLoc();
6610   EVT VT = Op.getValueType();
6611   EVT SrcVT = Op1.getValueType();
6612
6613   // If second operand is smaller, extend it first.
6614   if (SrcVT.bitsLT(VT)) {
6615     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6616     SrcVT = VT;
6617   }
6618   // And if it is bigger, shrink it first.
6619   if (SrcVT.bitsGT(VT)) {
6620     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6621     SrcVT = VT;
6622   }
6623
6624   // At this point the operands and the result should have the same
6625   // type, and that won't be f80 since that is not custom lowered.
6626
6627   // First get the sign bit of second operand.
6628   std::vector<Constant*> CV;
6629   if (SrcVT == MVT::f64) {
6630     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6631     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6632   } else {
6633     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6634     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6635     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6636     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6637   }
6638   Constant *C = ConstantVector::get(CV);
6639   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6640   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6641                               PseudoSourceValue::getConstantPool(), 0,
6642                               false, false, 16);
6643   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6644
6645   // Shift sign bit right or left if the two operands have different types.
6646   if (SrcVT.bitsGT(VT)) {
6647     // Op0 is MVT::f32, Op1 is MVT::f64.
6648     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6649     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6650                           DAG.getConstant(32, MVT::i32));
6651     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6652     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6653                           DAG.getIntPtrConstant(0));
6654   }
6655
6656   // Clear first operand sign bit.
6657   CV.clear();
6658   if (VT == MVT::f64) {
6659     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6660     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6661   } else {
6662     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6663     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6664     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6665     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6666   }
6667   C = ConstantVector::get(CV);
6668   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6669   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6670                               PseudoSourceValue::getConstantPool(), 0,
6671                               false, false, 16);
6672   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6673
6674   // Or the value with the sign bit.
6675   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6676 }
6677
6678 /// Emit nodes that will be selected as "test Op0,Op0", or something
6679 /// equivalent.
6680 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6681                                     SelectionDAG &DAG) const {
6682   DebugLoc dl = Op.getDebugLoc();
6683
6684   // CF and OF aren't always set the way we want. Determine which
6685   // of these we need.
6686   bool NeedCF = false;
6687   bool NeedOF = false;
6688   switch (X86CC) {
6689   default: break;
6690   case X86::COND_A: case X86::COND_AE:
6691   case X86::COND_B: case X86::COND_BE:
6692     NeedCF = true;
6693     break;
6694   case X86::COND_G: case X86::COND_GE:
6695   case X86::COND_L: case X86::COND_LE:
6696   case X86::COND_O: case X86::COND_NO:
6697     NeedOF = true;
6698     break;
6699   }
6700
6701   // See if we can use the EFLAGS value from the operand instead of
6702   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6703   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6704   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6705     // Emit a CMP with 0, which is the TEST pattern.
6706     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6707                        DAG.getConstant(0, Op.getValueType()));
6708
6709   unsigned Opcode = 0;
6710   unsigned NumOperands = 0;
6711   switch (Op.getNode()->getOpcode()) {
6712   case ISD::ADD:
6713     // Due to an isel shortcoming, be conservative if this add is likely to be
6714     // selected as part of a load-modify-store instruction. When the root node
6715     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6716     // uses of other nodes in the match, such as the ADD in this case. This
6717     // leads to the ADD being left around and reselected, with the result being
6718     // two adds in the output.  Alas, even if none our users are stores, that
6719     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6720     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6721     // climbing the DAG back to the root, and it doesn't seem to be worth the
6722     // effort.
6723     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6724            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6725       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6726         goto default_case;
6727
6728     if (ConstantSDNode *C =
6729         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6730       // An add of one will be selected as an INC.
6731       if (C->getAPIntValue() == 1) {
6732         Opcode = X86ISD::INC;
6733         NumOperands = 1;
6734         break;
6735       }
6736
6737       // An add of negative one (subtract of one) will be selected as a DEC.
6738       if (C->getAPIntValue().isAllOnesValue()) {
6739         Opcode = X86ISD::DEC;
6740         NumOperands = 1;
6741         break;
6742       }
6743     }
6744
6745     // Otherwise use a regular EFLAGS-setting add.
6746     Opcode = X86ISD::ADD;
6747     NumOperands = 2;
6748     break;
6749   case ISD::AND: {
6750     // If the primary and result isn't used, don't bother using X86ISD::AND,
6751     // because a TEST instruction will be better.
6752     bool NonFlagUse = false;
6753     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6754            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6755       SDNode *User = *UI;
6756       unsigned UOpNo = UI.getOperandNo();
6757       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6758         // Look pass truncate.
6759         UOpNo = User->use_begin().getOperandNo();
6760         User = *User->use_begin();
6761       }
6762
6763       if (User->getOpcode() != ISD::BRCOND &&
6764           User->getOpcode() != ISD::SETCC &&
6765           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6766         NonFlagUse = true;
6767         break;
6768       }
6769     }
6770
6771     if (!NonFlagUse)
6772       break;
6773   }
6774     // FALL THROUGH
6775   case ISD::SUB:
6776   case ISD::OR:
6777   case ISD::XOR:
6778     // Due to the ISEL shortcoming noted above, be conservative if this op is
6779     // likely to be selected as part of a load-modify-store instruction.
6780     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6781            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6782       if (UI->getOpcode() == ISD::STORE)
6783         goto default_case;
6784
6785     // Otherwise use a regular EFLAGS-setting instruction.
6786     switch (Op.getNode()->getOpcode()) {
6787     default: llvm_unreachable("unexpected operator!");
6788     case ISD::SUB: Opcode = X86ISD::SUB; break;
6789     case ISD::OR:  Opcode = X86ISD::OR;  break;
6790     case ISD::XOR: Opcode = X86ISD::XOR; break;
6791     case ISD::AND: Opcode = X86ISD::AND; break;
6792     }
6793
6794     NumOperands = 2;
6795     break;
6796   case X86ISD::ADD:
6797   case X86ISD::SUB:
6798   case X86ISD::INC:
6799   case X86ISD::DEC:
6800   case X86ISD::OR:
6801   case X86ISD::XOR:
6802   case X86ISD::AND:
6803     return SDValue(Op.getNode(), 1);
6804   default:
6805   default_case:
6806     break;
6807   }
6808
6809   if (Opcode == 0)
6810     // Emit a CMP with 0, which is the TEST pattern.
6811     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6812                        DAG.getConstant(0, Op.getValueType()));
6813
6814   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6815   SmallVector<SDValue, 4> Ops;
6816   for (unsigned i = 0; i != NumOperands; ++i)
6817     Ops.push_back(Op.getOperand(i));
6818
6819   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6820   DAG.ReplaceAllUsesWith(Op, New);
6821   return SDValue(New.getNode(), 1);
6822 }
6823
6824 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6825 /// equivalent.
6826 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6827                                    SelectionDAG &DAG) const {
6828   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6829     if (C->getAPIntValue() == 0)
6830       return EmitTest(Op0, X86CC, DAG);
6831
6832   DebugLoc dl = Op0.getDebugLoc();
6833   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6834 }
6835
6836 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6837 /// if it's possible.
6838 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6839                                      DebugLoc dl, SelectionDAG &DAG) const {
6840   SDValue Op0 = And.getOperand(0);
6841   SDValue Op1 = And.getOperand(1);
6842   if (Op0.getOpcode() == ISD::TRUNCATE)
6843     Op0 = Op0.getOperand(0);
6844   if (Op1.getOpcode() == ISD::TRUNCATE)
6845     Op1 = Op1.getOperand(0);
6846
6847   SDValue LHS, RHS;
6848   if (Op1.getOpcode() == ISD::SHL)
6849     std::swap(Op0, Op1);
6850   if (Op0.getOpcode() == ISD::SHL) {
6851     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6852       if (And00C->getZExtValue() == 1) {
6853         // If we looked past a truncate, check that it's only truncating away
6854         // known zeros.
6855         unsigned BitWidth = Op0.getValueSizeInBits();
6856         unsigned AndBitWidth = And.getValueSizeInBits();
6857         if (BitWidth > AndBitWidth) {
6858           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6859           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6860           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6861             return SDValue();
6862         }
6863         LHS = Op1;
6864         RHS = Op0.getOperand(1);
6865       }
6866   } else if (Op1.getOpcode() == ISD::Constant) {
6867     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6868     SDValue AndLHS = Op0;
6869     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6870       LHS = AndLHS.getOperand(0);
6871       RHS = AndLHS.getOperand(1);
6872     }
6873   }
6874
6875   if (LHS.getNode()) {
6876     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6877     // instruction.  Since the shift amount is in-range-or-undefined, we know
6878     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6879     // the encoding for the i16 version is larger than the i32 version.
6880     // Also promote i16 to i32 for performance / code size reason.
6881     if (LHS.getValueType() == MVT::i8 ||
6882         LHS.getValueType() == MVT::i16)
6883       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6884
6885     // If the operand types disagree, extend the shift amount to match.  Since
6886     // BT ignores high bits (like shifts) we can use anyextend.
6887     if (LHS.getValueType() != RHS.getValueType())
6888       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6889
6890     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6891     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6892     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6893                        DAG.getConstant(Cond, MVT::i8), BT);
6894   }
6895
6896   return SDValue();
6897 }
6898
6899 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6900   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6901   SDValue Op0 = Op.getOperand(0);
6902   SDValue Op1 = Op.getOperand(1);
6903   DebugLoc dl = Op.getDebugLoc();
6904   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6905
6906   // Optimize to BT if possible.
6907   // Lower (X & (1 << N)) == 0 to BT(X, N).
6908   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6909   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6910   if (Op0.getOpcode() == ISD::AND &&
6911       Op0.hasOneUse() &&
6912       Op1.getOpcode() == ISD::Constant &&
6913       cast<ConstantSDNode>(Op1)->isNullValue() &&
6914       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6915     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6916     if (NewSetCC.getNode())
6917       return NewSetCC;
6918   }
6919
6920   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6921   if (Op0.getOpcode() == X86ISD::SETCC &&
6922       Op1.getOpcode() == ISD::Constant &&
6923       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6924        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6925       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6926     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6927     bool Invert = (CC == ISD::SETNE) ^
6928       cast<ConstantSDNode>(Op1)->isNullValue();
6929     if (Invert)
6930       CCode = X86::GetOppositeBranchCondition(CCode);
6931     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6932                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6933   }
6934
6935   bool isFP = Op1.getValueType().isFloatingPoint();
6936   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6937   if (X86CC == X86::COND_INVALID)
6938     return SDValue();
6939
6940   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6941
6942   // Use sbb x, x to materialize carry bit into a GPR.
6943   if (X86CC == X86::COND_B)
6944     return DAG.getNode(ISD::AND, dl, MVT::i8,
6945                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6946                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6947                        DAG.getConstant(1, MVT::i8));
6948
6949   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6950                      DAG.getConstant(X86CC, MVT::i8), Cond);
6951 }
6952
6953 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6954   SDValue Cond;
6955   SDValue Op0 = Op.getOperand(0);
6956   SDValue Op1 = Op.getOperand(1);
6957   SDValue CC = Op.getOperand(2);
6958   EVT VT = Op.getValueType();
6959   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6960   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6961   DebugLoc dl = Op.getDebugLoc();
6962
6963   if (isFP) {
6964     unsigned SSECC = 8;
6965     EVT VT0 = Op0.getValueType();
6966     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6967     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6968     bool Swap = false;
6969
6970     switch (SetCCOpcode) {
6971     default: break;
6972     case ISD::SETOEQ:
6973     case ISD::SETEQ:  SSECC = 0; break;
6974     case ISD::SETOGT:
6975     case ISD::SETGT: Swap = true; // Fallthrough
6976     case ISD::SETLT:
6977     case ISD::SETOLT: SSECC = 1; break;
6978     case ISD::SETOGE:
6979     case ISD::SETGE: Swap = true; // Fallthrough
6980     case ISD::SETLE:
6981     case ISD::SETOLE: SSECC = 2; break;
6982     case ISD::SETUO:  SSECC = 3; break;
6983     case ISD::SETUNE:
6984     case ISD::SETNE:  SSECC = 4; break;
6985     case ISD::SETULE: Swap = true;
6986     case ISD::SETUGE: SSECC = 5; break;
6987     case ISD::SETULT: Swap = true;
6988     case ISD::SETUGT: SSECC = 6; break;
6989     case ISD::SETO:   SSECC = 7; break;
6990     }
6991     if (Swap)
6992       std::swap(Op0, Op1);
6993
6994     // In the two special cases we can't handle, emit two comparisons.
6995     if (SSECC == 8) {
6996       if (SetCCOpcode == ISD::SETUEQ) {
6997         SDValue UNORD, EQ;
6998         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6999         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7000         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7001       }
7002       else if (SetCCOpcode == ISD::SETONE) {
7003         SDValue ORD, NEQ;
7004         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7005         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7006         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7007       }
7008       llvm_unreachable("Illegal FP comparison");
7009     }
7010     // Handle all other FP comparisons here.
7011     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7012   }
7013
7014   // We are handling one of the integer comparisons here.  Since SSE only has
7015   // GT and EQ comparisons for integer, swapping operands and multiple
7016   // operations may be required for some comparisons.
7017   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7018   bool Swap = false, Invert = false, FlipSigns = false;
7019
7020   switch (VT.getSimpleVT().SimpleTy) {
7021   default: break;
7022   case MVT::v8i8:
7023   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7024   case MVT::v4i16:
7025   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7026   case MVT::v2i32:
7027   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7028   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7029   }
7030
7031   switch (SetCCOpcode) {
7032   default: break;
7033   case ISD::SETNE:  Invert = true;
7034   case ISD::SETEQ:  Opc = EQOpc; break;
7035   case ISD::SETLT:  Swap = true;
7036   case ISD::SETGT:  Opc = GTOpc; break;
7037   case ISD::SETGE:  Swap = true;
7038   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7039   case ISD::SETULT: Swap = true;
7040   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7041   case ISD::SETUGE: Swap = true;
7042   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7043   }
7044   if (Swap)
7045     std::swap(Op0, Op1);
7046
7047   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7048   // bits of the inputs before performing those operations.
7049   if (FlipSigns) {
7050     EVT EltVT = VT.getVectorElementType();
7051     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7052                                       EltVT);
7053     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7054     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7055                                     SignBits.size());
7056     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7057     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7058   }
7059
7060   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7061
7062   // If the logical-not of the result is required, perform that now.
7063   if (Invert)
7064     Result = DAG.getNOT(dl, Result, VT);
7065
7066   return Result;
7067 }
7068
7069 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7070 static bool isX86LogicalCmp(SDValue Op) {
7071   unsigned Opc = Op.getNode()->getOpcode();
7072   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7073     return true;
7074   if (Op.getResNo() == 1 &&
7075       (Opc == X86ISD::ADD ||
7076        Opc == X86ISD::SUB ||
7077        Opc == X86ISD::SMUL ||
7078        Opc == X86ISD::UMUL ||
7079        Opc == X86ISD::INC ||
7080        Opc == X86ISD::DEC ||
7081        Opc == X86ISD::OR ||
7082        Opc == X86ISD::XOR ||
7083        Opc == X86ISD::AND))
7084     return true;
7085
7086   return false;
7087 }
7088
7089 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7090   bool addTest = true;
7091   SDValue Cond  = Op.getOperand(0);
7092   DebugLoc dl = Op.getDebugLoc();
7093   SDValue CC;
7094
7095   if (Cond.getOpcode() == ISD::SETCC) {
7096     SDValue NewCond = LowerSETCC(Cond, DAG);
7097     if (NewCond.getNode())
7098       Cond = NewCond;
7099   }
7100
7101   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
7102   SDValue Op1 = Op.getOperand(1);
7103   SDValue Op2 = Op.getOperand(2);
7104   if (Cond.getOpcode() == X86ISD::SETCC &&
7105       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
7106     SDValue Cmp = Cond.getOperand(1);
7107     if (Cmp.getOpcode() == X86ISD::CMP) {
7108       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
7109       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7110       ConstantSDNode *RHSC =
7111         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
7112       if (N1C && N1C->isAllOnesValue() &&
7113           N2C && N2C->isNullValue() &&
7114           RHSC && RHSC->isNullValue()) {
7115         SDValue CmpOp0 = Cmp.getOperand(0);
7116         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7117                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7118         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
7119                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7120       }
7121     }
7122   }
7123
7124   // Look pass (and (setcc_carry (cmp ...)), 1).
7125   if (Cond.getOpcode() == ISD::AND &&
7126       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7127     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7128     if (C && C->getAPIntValue() == 1)
7129       Cond = Cond.getOperand(0);
7130   }
7131
7132   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7133   // setting operand in place of the X86ISD::SETCC.
7134   if (Cond.getOpcode() == X86ISD::SETCC ||
7135       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7136     CC = Cond.getOperand(0);
7137
7138     SDValue Cmp = Cond.getOperand(1);
7139     unsigned Opc = Cmp.getOpcode();
7140     EVT VT = Op.getValueType();
7141
7142     bool IllegalFPCMov = false;
7143     if (VT.isFloatingPoint() && !VT.isVector() &&
7144         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7145       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7146
7147     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7148         Opc == X86ISD::BT) { // FIXME
7149       Cond = Cmp;
7150       addTest = false;
7151     }
7152   }
7153
7154   if (addTest) {
7155     // Look pass the truncate.
7156     if (Cond.getOpcode() == ISD::TRUNCATE)
7157       Cond = Cond.getOperand(0);
7158
7159     // We know the result of AND is compared against zero. Try to match
7160     // it to BT.
7161     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7162       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7163       if (NewSetCC.getNode()) {
7164         CC = NewSetCC.getOperand(0);
7165         Cond = NewSetCC.getOperand(1);
7166         addTest = false;
7167       }
7168     }
7169   }
7170
7171   if (addTest) {
7172     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7173     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7174   }
7175
7176   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7177   // condition is true.
7178   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
7179   SDValue Ops[] = { Op2, Op1, CC, Cond };
7180   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
7181 }
7182
7183 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7184 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7185 // from the AND / OR.
7186 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7187   Opc = Op.getOpcode();
7188   if (Opc != ISD::OR && Opc != ISD::AND)
7189     return false;
7190   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7191           Op.getOperand(0).hasOneUse() &&
7192           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7193           Op.getOperand(1).hasOneUse());
7194 }
7195
7196 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7197 // 1 and that the SETCC node has a single use.
7198 static bool isXor1OfSetCC(SDValue Op) {
7199   if (Op.getOpcode() != ISD::XOR)
7200     return false;
7201   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7202   if (N1C && N1C->getAPIntValue() == 1) {
7203     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7204       Op.getOperand(0).hasOneUse();
7205   }
7206   return false;
7207 }
7208
7209 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7210   bool addTest = true;
7211   SDValue Chain = Op.getOperand(0);
7212   SDValue Cond  = Op.getOperand(1);
7213   SDValue Dest  = Op.getOperand(2);
7214   DebugLoc dl = Op.getDebugLoc();
7215   SDValue CC;
7216
7217   if (Cond.getOpcode() == ISD::SETCC) {
7218     SDValue NewCond = LowerSETCC(Cond, DAG);
7219     if (NewCond.getNode())
7220       Cond = NewCond;
7221   }
7222 #if 0
7223   // FIXME: LowerXALUO doesn't handle these!!
7224   else if (Cond.getOpcode() == X86ISD::ADD  ||
7225            Cond.getOpcode() == X86ISD::SUB  ||
7226            Cond.getOpcode() == X86ISD::SMUL ||
7227            Cond.getOpcode() == X86ISD::UMUL)
7228     Cond = LowerXALUO(Cond, DAG);
7229 #endif
7230
7231   // Look pass (and (setcc_carry (cmp ...)), 1).
7232   if (Cond.getOpcode() == ISD::AND &&
7233       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7234     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7235     if (C && C->getAPIntValue() == 1)
7236       Cond = Cond.getOperand(0);
7237   }
7238
7239   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7240   // setting operand in place of the X86ISD::SETCC.
7241   if (Cond.getOpcode() == X86ISD::SETCC ||
7242       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7243     CC = Cond.getOperand(0);
7244
7245     SDValue Cmp = Cond.getOperand(1);
7246     unsigned Opc = Cmp.getOpcode();
7247     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7248     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7249       Cond = Cmp;
7250       addTest = false;
7251     } else {
7252       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7253       default: break;
7254       case X86::COND_O:
7255       case X86::COND_B:
7256         // These can only come from an arithmetic instruction with overflow,
7257         // e.g. SADDO, UADDO.
7258         Cond = Cond.getNode()->getOperand(1);
7259         addTest = false;
7260         break;
7261       }
7262     }
7263   } else {
7264     unsigned CondOpc;
7265     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7266       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7267       if (CondOpc == ISD::OR) {
7268         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7269         // two branches instead of an explicit OR instruction with a
7270         // separate test.
7271         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7272             isX86LogicalCmp(Cmp)) {
7273           CC = Cond.getOperand(0).getOperand(0);
7274           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7275                               Chain, Dest, CC, Cmp);
7276           CC = Cond.getOperand(1).getOperand(0);
7277           Cond = Cmp;
7278           addTest = false;
7279         }
7280       } else { // ISD::AND
7281         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7282         // two branches instead of an explicit AND instruction with a
7283         // separate test. However, we only do this if this block doesn't
7284         // have a fall-through edge, because this requires an explicit
7285         // jmp when the condition is false.
7286         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7287             isX86LogicalCmp(Cmp) &&
7288             Op.getNode()->hasOneUse()) {
7289           X86::CondCode CCode =
7290             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7291           CCode = X86::GetOppositeBranchCondition(CCode);
7292           CC = DAG.getConstant(CCode, MVT::i8);
7293           SDNode *User = *Op.getNode()->use_begin();
7294           // Look for an unconditional branch following this conditional branch.
7295           // We need this because we need to reverse the successors in order
7296           // to implement FCMP_OEQ.
7297           if (User->getOpcode() == ISD::BR) {
7298             SDValue FalseBB = User->getOperand(1);
7299             SDNode *NewBR =
7300               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7301             assert(NewBR == User);
7302             (void)NewBR;
7303             Dest = FalseBB;
7304
7305             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7306                                 Chain, Dest, CC, Cmp);
7307             X86::CondCode CCode =
7308               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7309             CCode = X86::GetOppositeBranchCondition(CCode);
7310             CC = DAG.getConstant(CCode, MVT::i8);
7311             Cond = Cmp;
7312             addTest = false;
7313           }
7314         }
7315       }
7316     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7317       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7318       // It should be transformed during dag combiner except when the condition
7319       // is set by a arithmetics with overflow node.
7320       X86::CondCode CCode =
7321         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7322       CCode = X86::GetOppositeBranchCondition(CCode);
7323       CC = DAG.getConstant(CCode, MVT::i8);
7324       Cond = Cond.getOperand(0).getOperand(1);
7325       addTest = false;
7326     }
7327   }
7328
7329   if (addTest) {
7330     // Look pass the truncate.
7331     if (Cond.getOpcode() == ISD::TRUNCATE)
7332       Cond = Cond.getOperand(0);
7333
7334     // We know the result of AND is compared against zero. Try to match
7335     // it to BT.
7336     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7337       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7338       if (NewSetCC.getNode()) {
7339         CC = NewSetCC.getOperand(0);
7340         Cond = NewSetCC.getOperand(1);
7341         addTest = false;
7342       }
7343     }
7344   }
7345
7346   if (addTest) {
7347     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7348     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7349   }
7350   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7351                      Chain, Dest, CC, Cond);
7352 }
7353
7354
7355 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7356 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7357 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7358 // that the guard pages used by the OS virtual memory manager are allocated in
7359 // correct sequence.
7360 SDValue
7361 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7362                                            SelectionDAG &DAG) const {
7363   assert(Subtarget->isTargetCygMing() &&
7364          "This should be used only on Cygwin/Mingw targets");
7365   DebugLoc dl = Op.getDebugLoc();
7366
7367   // Get the inputs.
7368   SDValue Chain = Op.getOperand(0);
7369   SDValue Size  = Op.getOperand(1);
7370   // FIXME: Ensure alignment here
7371
7372   SDValue Flag;
7373
7374   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7375
7376   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7377   Flag = Chain.getValue(1);
7378
7379   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7380
7381   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
7382   Flag = Chain.getValue(1);
7383
7384   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7385
7386   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7387   return DAG.getMergeValues(Ops1, 2, dl);
7388 }
7389
7390 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7391   MachineFunction &MF = DAG.getMachineFunction();
7392   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7393
7394   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7395   DebugLoc dl = Op.getDebugLoc();
7396
7397   if (!Subtarget->is64Bit()) {
7398     // vastart just stores the address of the VarArgsFrameIndex slot into the
7399     // memory location argument.
7400     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7401                                    getPointerTy());
7402     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
7403                         false, false, 0);
7404   }
7405
7406   // __va_list_tag:
7407   //   gp_offset         (0 - 6 * 8)
7408   //   fp_offset         (48 - 48 + 8 * 16)
7409   //   overflow_arg_area (point to parameters coming in memory).
7410   //   reg_save_area
7411   SmallVector<SDValue, 8> MemOps;
7412   SDValue FIN = Op.getOperand(1);
7413   // Store gp_offset
7414   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
7415                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7416                                                MVT::i32),
7417                                FIN, SV, 0, false, false, 0);
7418   MemOps.push_back(Store);
7419
7420   // Store fp_offset
7421   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7422                     FIN, DAG.getIntPtrConstant(4));
7423   Store = DAG.getStore(Op.getOperand(0), dl,
7424                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7425                                        MVT::i32),
7426                        FIN, SV, 4, false, false, 0);
7427   MemOps.push_back(Store);
7428
7429   // Store ptr to overflow_arg_area
7430   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7431                     FIN, DAG.getIntPtrConstant(4));
7432   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7433                                     getPointerTy());
7434   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 8,
7435                        false, false, 0);
7436   MemOps.push_back(Store);
7437
7438   // Store ptr to reg_save_area.
7439   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7440                     FIN, DAG.getIntPtrConstant(8));
7441   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7442                                     getPointerTy());
7443   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 16,
7444                        false, false, 0);
7445   MemOps.push_back(Store);
7446   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
7447                      &MemOps[0], MemOps.size());
7448 }
7449
7450 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7451   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7452   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
7453
7454   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
7455   return SDValue();
7456 }
7457
7458 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7459   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7460   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7461   SDValue Chain = Op.getOperand(0);
7462   SDValue DstPtr = Op.getOperand(1);
7463   SDValue SrcPtr = Op.getOperand(2);
7464   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7465   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7466   DebugLoc dl = Op.getDebugLoc();
7467
7468   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
7469                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7470                        false, DstSV, 0, SrcSV, 0);
7471 }
7472
7473 SDValue
7474 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7475   DebugLoc dl = Op.getDebugLoc();
7476   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7477   switch (IntNo) {
7478   default: return SDValue();    // Don't custom lower most intrinsics.
7479   // Comparison intrinsics.
7480   case Intrinsic::x86_sse_comieq_ss:
7481   case Intrinsic::x86_sse_comilt_ss:
7482   case Intrinsic::x86_sse_comile_ss:
7483   case Intrinsic::x86_sse_comigt_ss:
7484   case Intrinsic::x86_sse_comige_ss:
7485   case Intrinsic::x86_sse_comineq_ss:
7486   case Intrinsic::x86_sse_ucomieq_ss:
7487   case Intrinsic::x86_sse_ucomilt_ss:
7488   case Intrinsic::x86_sse_ucomile_ss:
7489   case Intrinsic::x86_sse_ucomigt_ss:
7490   case Intrinsic::x86_sse_ucomige_ss:
7491   case Intrinsic::x86_sse_ucomineq_ss:
7492   case Intrinsic::x86_sse2_comieq_sd:
7493   case Intrinsic::x86_sse2_comilt_sd:
7494   case Intrinsic::x86_sse2_comile_sd:
7495   case Intrinsic::x86_sse2_comigt_sd:
7496   case Intrinsic::x86_sse2_comige_sd:
7497   case Intrinsic::x86_sse2_comineq_sd:
7498   case Intrinsic::x86_sse2_ucomieq_sd:
7499   case Intrinsic::x86_sse2_ucomilt_sd:
7500   case Intrinsic::x86_sse2_ucomile_sd:
7501   case Intrinsic::x86_sse2_ucomigt_sd:
7502   case Intrinsic::x86_sse2_ucomige_sd:
7503   case Intrinsic::x86_sse2_ucomineq_sd: {
7504     unsigned Opc = 0;
7505     ISD::CondCode CC = ISD::SETCC_INVALID;
7506     switch (IntNo) {
7507     default: break;
7508     case Intrinsic::x86_sse_comieq_ss:
7509     case Intrinsic::x86_sse2_comieq_sd:
7510       Opc = X86ISD::COMI;
7511       CC = ISD::SETEQ;
7512       break;
7513     case Intrinsic::x86_sse_comilt_ss:
7514     case Intrinsic::x86_sse2_comilt_sd:
7515       Opc = X86ISD::COMI;
7516       CC = ISD::SETLT;
7517       break;
7518     case Intrinsic::x86_sse_comile_ss:
7519     case Intrinsic::x86_sse2_comile_sd:
7520       Opc = X86ISD::COMI;
7521       CC = ISD::SETLE;
7522       break;
7523     case Intrinsic::x86_sse_comigt_ss:
7524     case Intrinsic::x86_sse2_comigt_sd:
7525       Opc = X86ISD::COMI;
7526       CC = ISD::SETGT;
7527       break;
7528     case Intrinsic::x86_sse_comige_ss:
7529     case Intrinsic::x86_sse2_comige_sd:
7530       Opc = X86ISD::COMI;
7531       CC = ISD::SETGE;
7532       break;
7533     case Intrinsic::x86_sse_comineq_ss:
7534     case Intrinsic::x86_sse2_comineq_sd:
7535       Opc = X86ISD::COMI;
7536       CC = ISD::SETNE;
7537       break;
7538     case Intrinsic::x86_sse_ucomieq_ss:
7539     case Intrinsic::x86_sse2_ucomieq_sd:
7540       Opc = X86ISD::UCOMI;
7541       CC = ISD::SETEQ;
7542       break;
7543     case Intrinsic::x86_sse_ucomilt_ss:
7544     case Intrinsic::x86_sse2_ucomilt_sd:
7545       Opc = X86ISD::UCOMI;
7546       CC = ISD::SETLT;
7547       break;
7548     case Intrinsic::x86_sse_ucomile_ss:
7549     case Intrinsic::x86_sse2_ucomile_sd:
7550       Opc = X86ISD::UCOMI;
7551       CC = ISD::SETLE;
7552       break;
7553     case Intrinsic::x86_sse_ucomigt_ss:
7554     case Intrinsic::x86_sse2_ucomigt_sd:
7555       Opc = X86ISD::UCOMI;
7556       CC = ISD::SETGT;
7557       break;
7558     case Intrinsic::x86_sse_ucomige_ss:
7559     case Intrinsic::x86_sse2_ucomige_sd:
7560       Opc = X86ISD::UCOMI;
7561       CC = ISD::SETGE;
7562       break;
7563     case Intrinsic::x86_sse_ucomineq_ss:
7564     case Intrinsic::x86_sse2_ucomineq_sd:
7565       Opc = X86ISD::UCOMI;
7566       CC = ISD::SETNE;
7567       break;
7568     }
7569
7570     SDValue LHS = Op.getOperand(1);
7571     SDValue RHS = Op.getOperand(2);
7572     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7573     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7574     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7575     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7576                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7577     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7578   }
7579   // ptest and testp intrinsics. The intrinsic these come from are designed to
7580   // return an integer value, not just an instruction so lower it to the ptest
7581   // or testp pattern and a setcc for the result.
7582   case Intrinsic::x86_sse41_ptestz:
7583   case Intrinsic::x86_sse41_ptestc:
7584   case Intrinsic::x86_sse41_ptestnzc:
7585   case Intrinsic::x86_avx_ptestz_256:
7586   case Intrinsic::x86_avx_ptestc_256:
7587   case Intrinsic::x86_avx_ptestnzc_256:
7588   case Intrinsic::x86_avx_vtestz_ps:
7589   case Intrinsic::x86_avx_vtestc_ps:
7590   case Intrinsic::x86_avx_vtestnzc_ps:
7591   case Intrinsic::x86_avx_vtestz_pd:
7592   case Intrinsic::x86_avx_vtestc_pd:
7593   case Intrinsic::x86_avx_vtestnzc_pd:
7594   case Intrinsic::x86_avx_vtestz_ps_256:
7595   case Intrinsic::x86_avx_vtestc_ps_256:
7596   case Intrinsic::x86_avx_vtestnzc_ps_256:
7597   case Intrinsic::x86_avx_vtestz_pd_256:
7598   case Intrinsic::x86_avx_vtestc_pd_256:
7599   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7600     bool IsTestPacked = false;
7601     unsigned X86CC = 0;
7602     switch (IntNo) {
7603     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7604     case Intrinsic::x86_avx_vtestz_ps:
7605     case Intrinsic::x86_avx_vtestz_pd:
7606     case Intrinsic::x86_avx_vtestz_ps_256:
7607     case Intrinsic::x86_avx_vtestz_pd_256:
7608       IsTestPacked = true; // Fallthrough
7609     case Intrinsic::x86_sse41_ptestz:
7610     case Intrinsic::x86_avx_ptestz_256:
7611       // ZF = 1
7612       X86CC = X86::COND_E;
7613       break;
7614     case Intrinsic::x86_avx_vtestc_ps:
7615     case Intrinsic::x86_avx_vtestc_pd:
7616     case Intrinsic::x86_avx_vtestc_ps_256:
7617     case Intrinsic::x86_avx_vtestc_pd_256:
7618       IsTestPacked = true; // Fallthrough
7619     case Intrinsic::x86_sse41_ptestc:
7620     case Intrinsic::x86_avx_ptestc_256:
7621       // CF = 1
7622       X86CC = X86::COND_B;
7623       break;
7624     case Intrinsic::x86_avx_vtestnzc_ps:
7625     case Intrinsic::x86_avx_vtestnzc_pd:
7626     case Intrinsic::x86_avx_vtestnzc_ps_256:
7627     case Intrinsic::x86_avx_vtestnzc_pd_256:
7628       IsTestPacked = true; // Fallthrough
7629     case Intrinsic::x86_sse41_ptestnzc:
7630     case Intrinsic::x86_avx_ptestnzc_256:
7631       // ZF and CF = 0
7632       X86CC = X86::COND_A;
7633       break;
7634     }
7635
7636     SDValue LHS = Op.getOperand(1);
7637     SDValue RHS = Op.getOperand(2);
7638     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7639     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7640     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7641     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7642     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7643   }
7644
7645   // Fix vector shift instructions where the last operand is a non-immediate
7646   // i32 value.
7647   case Intrinsic::x86_sse2_pslli_w:
7648   case Intrinsic::x86_sse2_pslli_d:
7649   case Intrinsic::x86_sse2_pslli_q:
7650   case Intrinsic::x86_sse2_psrli_w:
7651   case Intrinsic::x86_sse2_psrli_d:
7652   case Intrinsic::x86_sse2_psrli_q:
7653   case Intrinsic::x86_sse2_psrai_w:
7654   case Intrinsic::x86_sse2_psrai_d:
7655   case Intrinsic::x86_mmx_pslli_w:
7656   case Intrinsic::x86_mmx_pslli_d:
7657   case Intrinsic::x86_mmx_pslli_q:
7658   case Intrinsic::x86_mmx_psrli_w:
7659   case Intrinsic::x86_mmx_psrli_d:
7660   case Intrinsic::x86_mmx_psrli_q:
7661   case Intrinsic::x86_mmx_psrai_w:
7662   case Intrinsic::x86_mmx_psrai_d: {
7663     SDValue ShAmt = Op.getOperand(2);
7664     if (isa<ConstantSDNode>(ShAmt))
7665       return SDValue();
7666
7667     unsigned NewIntNo = 0;
7668     EVT ShAmtVT = MVT::v4i32;
7669     switch (IntNo) {
7670     case Intrinsic::x86_sse2_pslli_w:
7671       NewIntNo = Intrinsic::x86_sse2_psll_w;
7672       break;
7673     case Intrinsic::x86_sse2_pslli_d:
7674       NewIntNo = Intrinsic::x86_sse2_psll_d;
7675       break;
7676     case Intrinsic::x86_sse2_pslli_q:
7677       NewIntNo = Intrinsic::x86_sse2_psll_q;
7678       break;
7679     case Intrinsic::x86_sse2_psrli_w:
7680       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7681       break;
7682     case Intrinsic::x86_sse2_psrli_d:
7683       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7684       break;
7685     case Intrinsic::x86_sse2_psrli_q:
7686       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7687       break;
7688     case Intrinsic::x86_sse2_psrai_w:
7689       NewIntNo = Intrinsic::x86_sse2_psra_w;
7690       break;
7691     case Intrinsic::x86_sse2_psrai_d:
7692       NewIntNo = Intrinsic::x86_sse2_psra_d;
7693       break;
7694     default: {
7695       ShAmtVT = MVT::v2i32;
7696       switch (IntNo) {
7697       case Intrinsic::x86_mmx_pslli_w:
7698         NewIntNo = Intrinsic::x86_mmx_psll_w;
7699         break;
7700       case Intrinsic::x86_mmx_pslli_d:
7701         NewIntNo = Intrinsic::x86_mmx_psll_d;
7702         break;
7703       case Intrinsic::x86_mmx_pslli_q:
7704         NewIntNo = Intrinsic::x86_mmx_psll_q;
7705         break;
7706       case Intrinsic::x86_mmx_psrli_w:
7707         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7708         break;
7709       case Intrinsic::x86_mmx_psrli_d:
7710         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7711         break;
7712       case Intrinsic::x86_mmx_psrli_q:
7713         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7714         break;
7715       case Intrinsic::x86_mmx_psrai_w:
7716         NewIntNo = Intrinsic::x86_mmx_psra_w;
7717         break;
7718       case Intrinsic::x86_mmx_psrai_d:
7719         NewIntNo = Intrinsic::x86_mmx_psra_d;
7720         break;
7721       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7722       }
7723       break;
7724     }
7725     }
7726
7727     // The vector shift intrinsics with scalars uses 32b shift amounts but
7728     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7729     // to be zero.
7730     SDValue ShOps[4];
7731     ShOps[0] = ShAmt;
7732     ShOps[1] = DAG.getConstant(0, MVT::i32);
7733     if (ShAmtVT == MVT::v4i32) {
7734       ShOps[2] = DAG.getUNDEF(MVT::i32);
7735       ShOps[3] = DAG.getUNDEF(MVT::i32);
7736       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7737     } else {
7738       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7739     }
7740
7741     EVT VT = Op.getValueType();
7742     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7743     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7744                        DAG.getConstant(NewIntNo, MVT::i32),
7745                        Op.getOperand(1), ShAmt);
7746   }
7747   }
7748 }
7749
7750 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7751                                            SelectionDAG &DAG) const {
7752   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7753   MFI->setReturnAddressIsTaken(true);
7754
7755   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7756   DebugLoc dl = Op.getDebugLoc();
7757
7758   if (Depth > 0) {
7759     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7760     SDValue Offset =
7761       DAG.getConstant(TD->getPointerSize(),
7762                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7763     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7764                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7765                                    FrameAddr, Offset),
7766                        NULL, 0, false, false, 0);
7767   }
7768
7769   // Just load the return address.
7770   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7771   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7772                      RetAddrFI, NULL, 0, false, false, 0);
7773 }
7774
7775 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7776   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7777   MFI->setFrameAddressIsTaken(true);
7778
7779   EVT VT = Op.getValueType();
7780   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7781   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7782   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7783   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7784   while (Depth--)
7785     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7786                             false, false, 0);
7787   return FrameAddr;
7788 }
7789
7790 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7791                                                      SelectionDAG &DAG) const {
7792   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7793 }
7794
7795 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7796   MachineFunction &MF = DAG.getMachineFunction();
7797   SDValue Chain     = Op.getOperand(0);
7798   SDValue Offset    = Op.getOperand(1);
7799   SDValue Handler   = Op.getOperand(2);
7800   DebugLoc dl       = Op.getDebugLoc();
7801
7802   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7803                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7804                                      getPointerTy());
7805   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7806
7807   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7808                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7809   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7810   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7811   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7812   MF.getRegInfo().addLiveOut(StoreAddrReg);
7813
7814   return DAG.getNode(X86ISD::EH_RETURN, dl,
7815                      MVT::Other,
7816                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7817 }
7818
7819 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7820                                              SelectionDAG &DAG) const {
7821   SDValue Root = Op.getOperand(0);
7822   SDValue Trmp = Op.getOperand(1); // trampoline
7823   SDValue FPtr = Op.getOperand(2); // nested function
7824   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7825   DebugLoc dl  = Op.getDebugLoc();
7826
7827   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7828
7829   if (Subtarget->is64Bit()) {
7830     SDValue OutChains[6];
7831
7832     // Large code-model.
7833     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7834     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7835
7836     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7837     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7838
7839     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7840
7841     // Load the pointer to the nested function into R11.
7842     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7843     SDValue Addr = Trmp;
7844     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7845                                 Addr, TrmpAddr, 0, false, false, 0);
7846
7847     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7848                        DAG.getConstant(2, MVT::i64));
7849     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7850                                 false, false, 2);
7851
7852     // Load the 'nest' parameter value into R10.
7853     // R10 is specified in X86CallingConv.td
7854     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7855     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7856                        DAG.getConstant(10, MVT::i64));
7857     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7858                                 Addr, TrmpAddr, 10, false, false, 0);
7859
7860     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7861                        DAG.getConstant(12, MVT::i64));
7862     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7863                                 false, false, 2);
7864
7865     // Jump to the nested function.
7866     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7867     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7868                        DAG.getConstant(20, MVT::i64));
7869     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7870                                 Addr, TrmpAddr, 20, false, false, 0);
7871
7872     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7873     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7874                        DAG.getConstant(22, MVT::i64));
7875     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7876                                 TrmpAddr, 22, false, false, 0);
7877
7878     SDValue Ops[] =
7879       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7880     return DAG.getMergeValues(Ops, 2, dl);
7881   } else {
7882     const Function *Func =
7883       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7884     CallingConv::ID CC = Func->getCallingConv();
7885     unsigned NestReg;
7886
7887     switch (CC) {
7888     default:
7889       llvm_unreachable("Unsupported calling convention");
7890     case CallingConv::C:
7891     case CallingConv::X86_StdCall: {
7892       // Pass 'nest' parameter in ECX.
7893       // Must be kept in sync with X86CallingConv.td
7894       NestReg = X86::ECX;
7895
7896       // Check that ECX wasn't needed by an 'inreg' parameter.
7897       const FunctionType *FTy = Func->getFunctionType();
7898       const AttrListPtr &Attrs = Func->getAttributes();
7899
7900       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7901         unsigned InRegCount = 0;
7902         unsigned Idx = 1;
7903
7904         for (FunctionType::param_iterator I = FTy->param_begin(),
7905              E = FTy->param_end(); I != E; ++I, ++Idx)
7906           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7907             // FIXME: should only count parameters that are lowered to integers.
7908             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7909
7910         if (InRegCount > 2) {
7911           report_fatal_error("Nest register in use - reduce number of inreg"
7912                              " parameters!");
7913         }
7914       }
7915       break;
7916     }
7917     case CallingConv::X86_FastCall:
7918     case CallingConv::X86_ThisCall:
7919     case CallingConv::Fast:
7920       // Pass 'nest' parameter in EAX.
7921       // Must be kept in sync with X86CallingConv.td
7922       NestReg = X86::EAX;
7923       break;
7924     }
7925
7926     SDValue OutChains[4];
7927     SDValue Addr, Disp;
7928
7929     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7930                        DAG.getConstant(10, MVT::i32));
7931     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7932
7933     // This is storing the opcode for MOV32ri.
7934     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7935     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7936     OutChains[0] = DAG.getStore(Root, dl,
7937                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7938                                 Trmp, TrmpAddr, 0, false, false, 0);
7939
7940     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7941                        DAG.getConstant(1, MVT::i32));
7942     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7943                                 false, false, 1);
7944
7945     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7946     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7947                        DAG.getConstant(5, MVT::i32));
7948     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7949                                 TrmpAddr, 5, false, false, 1);
7950
7951     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7952                        DAG.getConstant(6, MVT::i32));
7953     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7954                                 false, false, 1);
7955
7956     SDValue Ops[] =
7957       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7958     return DAG.getMergeValues(Ops, 2, dl);
7959   }
7960 }
7961
7962 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7963                                             SelectionDAG &DAG) const {
7964   /*
7965    The rounding mode is in bits 11:10 of FPSR, and has the following
7966    settings:
7967      00 Round to nearest
7968      01 Round to -inf
7969      10 Round to +inf
7970      11 Round to 0
7971
7972   FLT_ROUNDS, on the other hand, expects the following:
7973     -1 Undefined
7974      0 Round to 0
7975      1 Round to nearest
7976      2 Round to +inf
7977      3 Round to -inf
7978
7979   To perform the conversion, we do:
7980     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7981   */
7982
7983   MachineFunction &MF = DAG.getMachineFunction();
7984   const TargetMachine &TM = MF.getTarget();
7985   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7986   unsigned StackAlignment = TFI.getStackAlignment();
7987   EVT VT = Op.getValueType();
7988   DebugLoc dl = Op.getDebugLoc();
7989
7990   // Save FP Control Word to stack slot
7991   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7992   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7993
7994   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7995                               DAG.getEntryNode(), StackSlot);
7996
7997   // Load FP Control Word from stack slot
7998   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7999                             false, false, 0);
8000
8001   // Transform as necessary
8002   SDValue CWD1 =
8003     DAG.getNode(ISD::SRL, dl, MVT::i16,
8004                 DAG.getNode(ISD::AND, dl, MVT::i16,
8005                             CWD, DAG.getConstant(0x800, MVT::i16)),
8006                 DAG.getConstant(11, MVT::i8));
8007   SDValue CWD2 =
8008     DAG.getNode(ISD::SRL, dl, MVT::i16,
8009                 DAG.getNode(ISD::AND, dl, MVT::i16,
8010                             CWD, DAG.getConstant(0x400, MVT::i16)),
8011                 DAG.getConstant(9, MVT::i8));
8012
8013   SDValue RetVal =
8014     DAG.getNode(ISD::AND, dl, MVT::i16,
8015                 DAG.getNode(ISD::ADD, dl, MVT::i16,
8016                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
8017                             DAG.getConstant(1, MVT::i16)),
8018                 DAG.getConstant(3, MVT::i16));
8019
8020
8021   return DAG.getNode((VT.getSizeInBits() < 16 ?
8022                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
8023 }
8024
8025 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
8026   EVT VT = Op.getValueType();
8027   EVT OpVT = VT;
8028   unsigned NumBits = VT.getSizeInBits();
8029   DebugLoc dl = Op.getDebugLoc();
8030
8031   Op = Op.getOperand(0);
8032   if (VT == MVT::i8) {
8033     // Zero extend to i32 since there is not an i8 bsr.
8034     OpVT = MVT::i32;
8035     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8036   }
8037
8038   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
8039   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8040   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
8041
8042   // If src is zero (i.e. bsr sets ZF), returns NumBits.
8043   SDValue Ops[] = {
8044     Op,
8045     DAG.getConstant(NumBits+NumBits-1, OpVT),
8046     DAG.getConstant(X86::COND_E, MVT::i8),
8047     Op.getValue(1)
8048   };
8049   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8050
8051   // Finally xor with NumBits-1.
8052   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
8053
8054   if (VT == MVT::i8)
8055     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8056   return Op;
8057 }
8058
8059 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
8060   EVT VT = Op.getValueType();
8061   EVT OpVT = VT;
8062   unsigned NumBits = VT.getSizeInBits();
8063   DebugLoc dl = Op.getDebugLoc();
8064
8065   Op = Op.getOperand(0);
8066   if (VT == MVT::i8) {
8067     OpVT = MVT::i32;
8068     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8069   }
8070
8071   // Issue a bsf (scan bits forward) which also sets EFLAGS.
8072   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8073   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
8074
8075   // If src is zero (i.e. bsf sets ZF), returns NumBits.
8076   SDValue Ops[] = {
8077     Op,
8078     DAG.getConstant(NumBits, OpVT),
8079     DAG.getConstant(X86::COND_E, MVT::i8),
8080     Op.getValue(1)
8081   };
8082   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8083
8084   if (VT == MVT::i8)
8085     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8086   return Op;
8087 }
8088
8089 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
8090   EVT VT = Op.getValueType();
8091   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
8092   DebugLoc dl = Op.getDebugLoc();
8093
8094   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
8095   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
8096   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
8097   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
8098   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
8099   //
8100   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
8101   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
8102   //  return AloBlo + AloBhi + AhiBlo;
8103
8104   SDValue A = Op.getOperand(0);
8105   SDValue B = Op.getOperand(1);
8106
8107   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8108                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8109                        A, DAG.getConstant(32, MVT::i32));
8110   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8111                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8112                        B, DAG.getConstant(32, MVT::i32));
8113   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8114                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8115                        A, B);
8116   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8117                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8118                        A, Bhi);
8119   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8120                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8121                        Ahi, B);
8122   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8123                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8124                        AloBhi, DAG.getConstant(32, MVT::i32));
8125   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8126                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8127                        AhiBlo, DAG.getConstant(32, MVT::i32));
8128   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8129   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8130   return Res;
8131 }
8132
8133 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
8134   EVT VT = Op.getValueType();
8135   DebugLoc dl = Op.getDebugLoc();
8136   SDValue R = Op.getOperand(0);
8137
8138   LLVMContext *Context = DAG.getContext();
8139
8140   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
8141
8142   if (VT == MVT::v4i32) {
8143     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8144                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8145                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
8146
8147     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
8148
8149     std::vector<Constant*> CV(4, CI);
8150     Constant *C = ConstantVector::get(CV);
8151     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8152     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8153                                  PseudoSourceValue::getConstantPool(), 0,
8154                                  false, false, 16);
8155
8156     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8157     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
8158     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8159     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8160   }
8161   if (VT == MVT::v16i8) {
8162     // a = a << 5;
8163     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8164                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8165                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8166
8167     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8168     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8169
8170     std::vector<Constant*> CVM1(16, CM1);
8171     std::vector<Constant*> CVM2(16, CM2);
8172     Constant *C = ConstantVector::get(CVM1);
8173     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8174     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8175                             PseudoSourceValue::getConstantPool(), 0,
8176                             false, false, 16);
8177
8178     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8179     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8180     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8181                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8182                     DAG.getConstant(4, MVT::i32));
8183     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8184                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8185                     R, M, Op);
8186     // a += a
8187     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8188
8189     C = ConstantVector::get(CVM2);
8190     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8191     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8192                     PseudoSourceValue::getConstantPool(), 0, false, false, 16);
8193
8194     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8195     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8196     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8197                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8198                     DAG.getConstant(2, MVT::i32));
8199     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8200                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8201                     R, M, Op);
8202     // a += a
8203     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8204
8205     // return pblendv(r, r+r, a);
8206     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8207                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8208                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8209     return R;
8210   }
8211   return SDValue();
8212 }
8213
8214 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8215   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8216   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8217   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8218   // has only one use.
8219   SDNode *N = Op.getNode();
8220   SDValue LHS = N->getOperand(0);
8221   SDValue RHS = N->getOperand(1);
8222   unsigned BaseOp = 0;
8223   unsigned Cond = 0;
8224   DebugLoc dl = Op.getDebugLoc();
8225
8226   switch (Op.getOpcode()) {
8227   default: llvm_unreachable("Unknown ovf instruction!");
8228   case ISD::SADDO:
8229     // A subtract of one will be selected as a INC. Note that INC doesn't
8230     // set CF, so we can't do this for UADDO.
8231     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8232       if (C->getAPIntValue() == 1) {
8233         BaseOp = X86ISD::INC;
8234         Cond = X86::COND_O;
8235         break;
8236       }
8237     BaseOp = X86ISD::ADD;
8238     Cond = X86::COND_O;
8239     break;
8240   case ISD::UADDO:
8241     BaseOp = X86ISD::ADD;
8242     Cond = X86::COND_B;
8243     break;
8244   case ISD::SSUBO:
8245     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8246     // set CF, so we can't do this for USUBO.
8247     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8248       if (C->getAPIntValue() == 1) {
8249         BaseOp = X86ISD::DEC;
8250         Cond = X86::COND_O;
8251         break;
8252       }
8253     BaseOp = X86ISD::SUB;
8254     Cond = X86::COND_O;
8255     break;
8256   case ISD::USUBO:
8257     BaseOp = X86ISD::SUB;
8258     Cond = X86::COND_B;
8259     break;
8260   case ISD::SMULO:
8261     BaseOp = X86ISD::SMUL;
8262     Cond = X86::COND_O;
8263     break;
8264   case ISD::UMULO:
8265     BaseOp = X86ISD::UMUL;
8266     Cond = X86::COND_B;
8267     break;
8268   }
8269
8270   // Also sets EFLAGS.
8271   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8272   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
8273
8274   SDValue SetCC =
8275     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
8276                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
8277
8278   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8279   return Sum;
8280 }
8281
8282 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8283   DebugLoc dl = Op.getDebugLoc();
8284
8285   if (!Subtarget->hasSSE2()) {
8286     SDValue Chain = Op.getOperand(0);
8287     SDValue Zero = DAG.getConstant(0,
8288                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8289     SDValue Ops[] = {
8290       DAG.getRegister(X86::ESP, MVT::i32), // Base
8291       DAG.getTargetConstant(1, MVT::i8),   // Scale
8292       DAG.getRegister(0, MVT::i32),        // Index
8293       DAG.getTargetConstant(0, MVT::i32),  // Disp
8294       DAG.getRegister(0, MVT::i32),        // Segment.
8295       Zero,
8296       Chain
8297     };
8298     SDNode *Res =
8299       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8300                           array_lengthof(Ops));
8301     return SDValue(Res, 0);
8302   }
8303
8304   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8305   if (!isDev)
8306     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8307
8308   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8309   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8310   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8311   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8312
8313   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8314   if (!Op1 && !Op2 && !Op3 && Op4)
8315     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8316
8317   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8318   if (Op1 && !Op2 && !Op3 && !Op4)
8319     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8320
8321   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8322   //           (MFENCE)>;
8323   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8324 }
8325
8326 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8327   EVT T = Op.getValueType();
8328   DebugLoc dl = Op.getDebugLoc();
8329   unsigned Reg = 0;
8330   unsigned size = 0;
8331   switch(T.getSimpleVT().SimpleTy) {
8332   default:
8333     assert(false && "Invalid value type!");
8334   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8335   case MVT::i16: Reg = X86::AX;  size = 2; break;
8336   case MVT::i32: Reg = X86::EAX; size = 4; break;
8337   case MVT::i64:
8338     assert(Subtarget->is64Bit() && "Node not type legal!");
8339     Reg = X86::RAX; size = 8;
8340     break;
8341   }
8342   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
8343                                     Op.getOperand(2), SDValue());
8344   SDValue Ops[] = { cpIn.getValue(0),
8345                     Op.getOperand(1),
8346                     Op.getOperand(3),
8347                     DAG.getTargetConstant(size, MVT::i8),
8348                     cpIn.getValue(1) };
8349   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8350   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
8351   SDValue cpOut =
8352     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
8353   return cpOut;
8354 }
8355
8356 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8357                                                  SelectionDAG &DAG) const {
8358   assert(Subtarget->is64Bit() && "Result not type legalized?");
8359   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8360   SDValue TheChain = Op.getOperand(0);
8361   DebugLoc dl = Op.getDebugLoc();
8362   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8363   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8364   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8365                                    rax.getValue(2));
8366   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8367                             DAG.getConstant(32, MVT::i8));
8368   SDValue Ops[] = {
8369     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8370     rdx.getValue(1)
8371   };
8372   return DAG.getMergeValues(Ops, 2, dl);
8373 }
8374
8375 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8376                                             SelectionDAG &DAG) const {
8377   EVT SrcVT = Op.getOperand(0).getValueType();
8378   EVT DstVT = Op.getValueType();
8379   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8380           Subtarget->hasMMX() && !DisableMMX) &&
8381          "Unexpected custom BIT_CONVERT");
8382   assert((DstVT == MVT::i64 ||
8383           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8384          "Unexpected custom BIT_CONVERT");
8385   // i64 <=> MMX conversions are Legal.
8386   if (SrcVT==MVT::i64 && DstVT.isVector())
8387     return Op;
8388   if (DstVT==MVT::i64 && SrcVT.isVector())
8389     return Op;
8390   // MMX <=> MMX conversions are Legal.
8391   if (SrcVT.isVector() && DstVT.isVector())
8392     return Op;
8393   // All other conversions need to be expanded.
8394   return SDValue();
8395 }
8396 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8397   SDNode *Node = Op.getNode();
8398   DebugLoc dl = Node->getDebugLoc();
8399   EVT T = Node->getValueType(0);
8400   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8401                               DAG.getConstant(0, T), Node->getOperand(2));
8402   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8403                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8404                        Node->getOperand(0),
8405                        Node->getOperand(1), negOp,
8406                        cast<AtomicSDNode>(Node)->getSrcValue(),
8407                        cast<AtomicSDNode>(Node)->getAlignment());
8408 }
8409
8410 /// LowerOperation - Provide custom lowering hooks for some operations.
8411 ///
8412 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8413   switch (Op.getOpcode()) {
8414   default: llvm_unreachable("Should not custom lower this!");
8415   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8416   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8417   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8418   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8419   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8420   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8421   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8422   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8423   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8424   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8425   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8426   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8427   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8428   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8429   case ISD::SHL_PARTS:
8430   case ISD::SRA_PARTS:
8431   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8432   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8433   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8434   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8435   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8436   case ISD::FABS:               return LowerFABS(Op, DAG);
8437   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8438   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8439   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8440   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8441   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8442   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8443   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8444   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8445   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8446   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8447   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8448   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8449   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8450   case ISD::FRAME_TO_ARGS_OFFSET:
8451                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8452   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8453   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8454   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8455   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8456   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8457   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8458   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8459   case ISD::SHL:                return LowerSHL(Op, DAG);
8460   case ISD::SADDO:
8461   case ISD::UADDO:
8462   case ISD::SSUBO:
8463   case ISD::USUBO:
8464   case ISD::SMULO:
8465   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8466   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8467   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8468   }
8469 }
8470
8471 void X86TargetLowering::
8472 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8473                         SelectionDAG &DAG, unsigned NewOp) const {
8474   EVT T = Node->getValueType(0);
8475   DebugLoc dl = Node->getDebugLoc();
8476   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8477
8478   SDValue Chain = Node->getOperand(0);
8479   SDValue In1 = Node->getOperand(1);
8480   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8481                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8482   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8483                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8484   SDValue Ops[] = { Chain, In1, In2L, In2H };
8485   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8486   SDValue Result =
8487     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8488                             cast<MemSDNode>(Node)->getMemOperand());
8489   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8490   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8491   Results.push_back(Result.getValue(2));
8492 }
8493
8494 /// ReplaceNodeResults - Replace a node with an illegal result type
8495 /// with a new node built out of custom code.
8496 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8497                                            SmallVectorImpl<SDValue>&Results,
8498                                            SelectionDAG &DAG) const {
8499   DebugLoc dl = N->getDebugLoc();
8500   switch (N->getOpcode()) {
8501   default:
8502     assert(false && "Do not know how to custom type legalize this operation!");
8503     return;
8504   case ISD::FP_TO_SINT: {
8505     std::pair<SDValue,SDValue> Vals =
8506         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8507     SDValue FIST = Vals.first, StackSlot = Vals.second;
8508     if (FIST.getNode() != 0) {
8509       EVT VT = N->getValueType(0);
8510       // Return a load from the stack slot.
8511       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
8512                                     false, false, 0));
8513     }
8514     return;
8515   }
8516   case ISD::READCYCLECOUNTER: {
8517     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8518     SDValue TheChain = N->getOperand(0);
8519     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8520     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8521                                      rd.getValue(1));
8522     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8523                                      eax.getValue(2));
8524     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8525     SDValue Ops[] = { eax, edx };
8526     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8527     Results.push_back(edx.getValue(1));
8528     return;
8529   }
8530   case ISD::ATOMIC_CMP_SWAP: {
8531     EVT T = N->getValueType(0);
8532     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8533     SDValue cpInL, cpInH;
8534     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8535                         DAG.getConstant(0, MVT::i32));
8536     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8537                         DAG.getConstant(1, MVT::i32));
8538     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8539     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8540                              cpInL.getValue(1));
8541     SDValue swapInL, swapInH;
8542     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8543                           DAG.getConstant(0, MVT::i32));
8544     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8545                           DAG.getConstant(1, MVT::i32));
8546     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8547                                cpInH.getValue(1));
8548     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8549                                swapInL.getValue(1));
8550     SDValue Ops[] = { swapInH.getValue(0),
8551                       N->getOperand(1),
8552                       swapInH.getValue(1) };
8553     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8554     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
8555     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8556                                         MVT::i32, Result.getValue(1));
8557     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8558                                         MVT::i32, cpOutL.getValue(2));
8559     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8560     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8561     Results.push_back(cpOutH.getValue(1));
8562     return;
8563   }
8564   case ISD::ATOMIC_LOAD_ADD:
8565     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8566     return;
8567   case ISD::ATOMIC_LOAD_AND:
8568     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8569     return;
8570   case ISD::ATOMIC_LOAD_NAND:
8571     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8572     return;
8573   case ISD::ATOMIC_LOAD_OR:
8574     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8575     return;
8576   case ISD::ATOMIC_LOAD_SUB:
8577     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8578     return;
8579   case ISD::ATOMIC_LOAD_XOR:
8580     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8581     return;
8582   case ISD::ATOMIC_SWAP:
8583     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8584     return;
8585   }
8586 }
8587
8588 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8589   switch (Opcode) {
8590   default: return NULL;
8591   case X86ISD::BSF:                return "X86ISD::BSF";
8592   case X86ISD::BSR:                return "X86ISD::BSR";
8593   case X86ISD::SHLD:               return "X86ISD::SHLD";
8594   case X86ISD::SHRD:               return "X86ISD::SHRD";
8595   case X86ISD::FAND:               return "X86ISD::FAND";
8596   case X86ISD::FOR:                return "X86ISD::FOR";
8597   case X86ISD::FXOR:               return "X86ISD::FXOR";
8598   case X86ISD::FSRL:               return "X86ISD::FSRL";
8599   case X86ISD::FILD:               return "X86ISD::FILD";
8600   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8601   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8602   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8603   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8604   case X86ISD::FLD:                return "X86ISD::FLD";
8605   case X86ISD::FST:                return "X86ISD::FST";
8606   case X86ISD::CALL:               return "X86ISD::CALL";
8607   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8608   case X86ISD::BT:                 return "X86ISD::BT";
8609   case X86ISD::CMP:                return "X86ISD::CMP";
8610   case X86ISD::COMI:               return "X86ISD::COMI";
8611   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8612   case X86ISD::SETCC:              return "X86ISD::SETCC";
8613   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8614   case X86ISD::CMOV:               return "X86ISD::CMOV";
8615   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8616   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8617   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8618   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8619   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8620   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8621   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8622   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8623   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8624   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8625   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8626   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8627   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
8628   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8629   case X86ISD::FMAX:               return "X86ISD::FMAX";
8630   case X86ISD::FMIN:               return "X86ISD::FMIN";
8631   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8632   case X86ISD::FRCP:               return "X86ISD::FRCP";
8633   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8634   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8635   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
8636   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8637   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8638   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8639   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8640   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8641   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8642   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8643   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8644   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8645   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8646   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8647   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8648   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8649   case X86ISD::VSHL:               return "X86ISD::VSHL";
8650   case X86ISD::VSRL:               return "X86ISD::VSRL";
8651   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8652   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8653   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8654   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8655   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8656   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8657   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8658   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8659   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8660   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8661   case X86ISD::ADD:                return "X86ISD::ADD";
8662   case X86ISD::SUB:                return "X86ISD::SUB";
8663   case X86ISD::SMUL:               return "X86ISD::SMUL";
8664   case X86ISD::UMUL:               return "X86ISD::UMUL";
8665   case X86ISD::INC:                return "X86ISD::INC";
8666   case X86ISD::DEC:                return "X86ISD::DEC";
8667   case X86ISD::OR:                 return "X86ISD::OR";
8668   case X86ISD::XOR:                return "X86ISD::XOR";
8669   case X86ISD::AND:                return "X86ISD::AND";
8670   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8671   case X86ISD::PTEST:              return "X86ISD::PTEST";
8672   case X86ISD::TESTP:              return "X86ISD::TESTP";
8673   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8674   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8675   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8676   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8677   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8678   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8679   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8680   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8681   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8682   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8683   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8684   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8685   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8686   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8687   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8688   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8689   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8690   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8691   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8692   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8693   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8694   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8695   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8696   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8697   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8698   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8699   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8700   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8701   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8702   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8703   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8704   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8705   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8706   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8707   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8708   }
8709 }
8710
8711 // isLegalAddressingMode - Return true if the addressing mode represented
8712 // by AM is legal for this target, for a load/store of the specified type.
8713 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8714                                               const Type *Ty) const {
8715   // X86 supports extremely general addressing modes.
8716   CodeModel::Model M = getTargetMachine().getCodeModel();
8717   Reloc::Model R = getTargetMachine().getRelocationModel();
8718
8719   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8720   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8721     return false;
8722
8723   if (AM.BaseGV) {
8724     unsigned GVFlags =
8725       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8726
8727     // If a reference to this global requires an extra load, we can't fold it.
8728     if (isGlobalStubReference(GVFlags))
8729       return false;
8730
8731     // If BaseGV requires a register for the PIC base, we cannot also have a
8732     // BaseReg specified.
8733     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8734       return false;
8735
8736     // If lower 4G is not available, then we must use rip-relative addressing.
8737     if ((M != CodeModel::Small || R != Reloc::Static) &&
8738         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8739       return false;
8740   }
8741
8742   switch (AM.Scale) {
8743   case 0:
8744   case 1:
8745   case 2:
8746   case 4:
8747   case 8:
8748     // These scales always work.
8749     break;
8750   case 3:
8751   case 5:
8752   case 9:
8753     // These scales are formed with basereg+scalereg.  Only accept if there is
8754     // no basereg yet.
8755     if (AM.HasBaseReg)
8756       return false;
8757     break;
8758   default:  // Other stuff never works.
8759     return false;
8760   }
8761
8762   return true;
8763 }
8764
8765
8766 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8767   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8768     return false;
8769   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8770   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8771   if (NumBits1 <= NumBits2)
8772     return false;
8773   return true;
8774 }
8775
8776 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8777   if (!VT1.isInteger() || !VT2.isInteger())
8778     return false;
8779   unsigned NumBits1 = VT1.getSizeInBits();
8780   unsigned NumBits2 = VT2.getSizeInBits();
8781   if (NumBits1 <= NumBits2)
8782     return false;
8783   return true;
8784 }
8785
8786 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8787   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8788   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8789 }
8790
8791 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8792   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8793   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8794 }
8795
8796 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8797   // i16 instructions are longer (0x66 prefix) and potentially slower.
8798   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8799 }
8800
8801 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8802 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8803 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8804 /// are assumed to be legal.
8805 bool
8806 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8807                                       EVT VT) const {
8808   // Very little shuffling can be done for 64-bit vectors right now.
8809   if (VT.getSizeInBits() == 64)
8810     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8811
8812   // FIXME: pshufb, blends, shifts.
8813   return (VT.getVectorNumElements() == 2 ||
8814           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8815           isMOVLMask(M, VT) ||
8816           isSHUFPMask(M, VT) ||
8817           isPSHUFDMask(M, VT) ||
8818           isPSHUFHWMask(M, VT) ||
8819           isPSHUFLWMask(M, VT) ||
8820           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8821           isUNPCKLMask(M, VT) ||
8822           isUNPCKHMask(M, VT) ||
8823           isUNPCKL_v_undef_Mask(M, VT) ||
8824           isUNPCKH_v_undef_Mask(M, VT));
8825 }
8826
8827 bool
8828 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
8829                                           EVT VT) const {
8830   unsigned NumElts = VT.getVectorNumElements();
8831   // FIXME: This collection of masks seems suspect.
8832   if (NumElts == 2)
8833     return true;
8834   if (NumElts == 4 && VT.getSizeInBits() == 128) {
8835     return (isMOVLMask(Mask, VT)  ||
8836             isCommutedMOVLMask(Mask, VT, true) ||
8837             isSHUFPMask(Mask, VT) ||
8838             isCommutedSHUFPMask(Mask, VT));
8839   }
8840   return false;
8841 }
8842
8843 //===----------------------------------------------------------------------===//
8844 //                           X86 Scheduler Hooks
8845 //===----------------------------------------------------------------------===//
8846
8847 // private utility function
8848 MachineBasicBlock *
8849 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
8850                                                        MachineBasicBlock *MBB,
8851                                                        unsigned regOpc,
8852                                                        unsigned immOpc,
8853                                                        unsigned LoadOpc,
8854                                                        unsigned CXchgOpc,
8855                                                        unsigned notOpc,
8856                                                        unsigned EAXreg,
8857                                                        TargetRegisterClass *RC,
8858                                                        bool invSrc) const {
8859   // For the atomic bitwise operator, we generate
8860   //   thisMBB:
8861   //   newMBB:
8862   //     ld  t1 = [bitinstr.addr]
8863   //     op  t2 = t1, [bitinstr.val]
8864   //     mov EAX = t1
8865   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8866   //     bz  newMBB
8867   //     fallthrough -->nextMBB
8868   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8869   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8870   MachineFunction::iterator MBBIter = MBB;
8871   ++MBBIter;
8872
8873   /// First build the CFG
8874   MachineFunction *F = MBB->getParent();
8875   MachineBasicBlock *thisMBB = MBB;
8876   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8877   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8878   F->insert(MBBIter, newMBB);
8879   F->insert(MBBIter, nextMBB);
8880
8881   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8882   nextMBB->splice(nextMBB->begin(), thisMBB,
8883                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8884                   thisMBB->end());
8885   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8886
8887   // Update thisMBB to fall through to newMBB
8888   thisMBB->addSuccessor(newMBB);
8889
8890   // newMBB jumps to itself and fall through to nextMBB
8891   newMBB->addSuccessor(nextMBB);
8892   newMBB->addSuccessor(newMBB);
8893
8894   // Insert instructions into newMBB based on incoming instruction
8895   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8896          "unexpected number of operands");
8897   DebugLoc dl = bInstr->getDebugLoc();
8898   MachineOperand& destOper = bInstr->getOperand(0);
8899   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8900   int numArgs = bInstr->getNumOperands() - 1;
8901   for (int i=0; i < numArgs; ++i)
8902     argOpers[i] = &bInstr->getOperand(i+1);
8903
8904   // x86 address has 4 operands: base, index, scale, and displacement
8905   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8906   int valArgIndx = lastAddrIndx + 1;
8907
8908   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8909   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8910   for (int i=0; i <= lastAddrIndx; ++i)
8911     (*MIB).addOperand(*argOpers[i]);
8912
8913   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8914   if (invSrc) {
8915     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8916   }
8917   else
8918     tt = t1;
8919
8920   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8921   assert((argOpers[valArgIndx]->isReg() ||
8922           argOpers[valArgIndx]->isImm()) &&
8923          "invalid operand");
8924   if (argOpers[valArgIndx]->isReg())
8925     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8926   else
8927     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8928   MIB.addReg(tt);
8929   (*MIB).addOperand(*argOpers[valArgIndx]);
8930
8931   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
8932   MIB.addReg(t1);
8933
8934   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8935   for (int i=0; i <= lastAddrIndx; ++i)
8936     (*MIB).addOperand(*argOpers[i]);
8937   MIB.addReg(t2);
8938   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8939   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8940                     bInstr->memoperands_end());
8941
8942   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8943   MIB.addReg(EAXreg);
8944
8945   // insert branch
8946   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8947
8948   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8949   return nextMBB;
8950 }
8951
8952 // private utility function:  64 bit atomics on 32 bit host.
8953 MachineBasicBlock *
8954 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8955                                                        MachineBasicBlock *MBB,
8956                                                        unsigned regOpcL,
8957                                                        unsigned regOpcH,
8958                                                        unsigned immOpcL,
8959                                                        unsigned immOpcH,
8960                                                        bool invSrc) const {
8961   // For the atomic bitwise operator, we generate
8962   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8963   //     ld t1,t2 = [bitinstr.addr]
8964   //   newMBB:
8965   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8966   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8967   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8968   //     mov ECX, EBX <- t5, t6
8969   //     mov EAX, EDX <- t1, t2
8970   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8971   //     mov t3, t4 <- EAX, EDX
8972   //     bz  newMBB
8973   //     result in out1, out2
8974   //     fallthrough -->nextMBB
8975
8976   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8977   const unsigned LoadOpc = X86::MOV32rm;
8978   const unsigned NotOpc = X86::NOT32r;
8979   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8980   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8981   MachineFunction::iterator MBBIter = MBB;
8982   ++MBBIter;
8983
8984   /// First build the CFG
8985   MachineFunction *F = MBB->getParent();
8986   MachineBasicBlock *thisMBB = MBB;
8987   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8988   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8989   F->insert(MBBIter, newMBB);
8990   F->insert(MBBIter, nextMBB);
8991
8992   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8993   nextMBB->splice(nextMBB->begin(), thisMBB,
8994                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8995                   thisMBB->end());
8996   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8997
8998   // Update thisMBB to fall through to newMBB
8999   thisMBB->addSuccessor(newMBB);
9000
9001   // newMBB jumps to itself and fall through to nextMBB
9002   newMBB->addSuccessor(nextMBB);
9003   newMBB->addSuccessor(newMBB);
9004
9005   DebugLoc dl = bInstr->getDebugLoc();
9006   // Insert instructions into newMBB based on incoming instruction
9007   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
9008   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
9009          "unexpected number of operands");
9010   MachineOperand& dest1Oper = bInstr->getOperand(0);
9011   MachineOperand& dest2Oper = bInstr->getOperand(1);
9012   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9013   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
9014     argOpers[i] = &bInstr->getOperand(i+2);
9015
9016     // We use some of the operands multiple times, so conservatively just
9017     // clear any kill flags that might be present.
9018     if (argOpers[i]->isReg() && argOpers[i]->isUse())
9019       argOpers[i]->setIsKill(false);
9020   }
9021
9022   // x86 address has 5 operands: base, index, scale, displacement, and segment.
9023   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9024
9025   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9026   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
9027   for (int i=0; i <= lastAddrIndx; ++i)
9028     (*MIB).addOperand(*argOpers[i]);
9029   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9030   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
9031   // add 4 to displacement.
9032   for (int i=0; i <= lastAddrIndx-2; ++i)
9033     (*MIB).addOperand(*argOpers[i]);
9034   MachineOperand newOp3 = *(argOpers[3]);
9035   if (newOp3.isImm())
9036     newOp3.setImm(newOp3.getImm()+4);
9037   else
9038     newOp3.setOffset(newOp3.getOffset()+4);
9039   (*MIB).addOperand(newOp3);
9040   (*MIB).addOperand(*argOpers[lastAddrIndx]);
9041
9042   // t3/4 are defined later, at the bottom of the loop
9043   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
9044   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
9045   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
9046     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
9047   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
9048     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
9049
9050   // The subsequent operations should be using the destination registers of
9051   //the PHI instructions.
9052   if (invSrc) {
9053     t1 = F->getRegInfo().createVirtualRegister(RC);
9054     t2 = F->getRegInfo().createVirtualRegister(RC);
9055     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
9056     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
9057   } else {
9058     t1 = dest1Oper.getReg();
9059     t2 = dest2Oper.getReg();
9060   }
9061
9062   int valArgIndx = lastAddrIndx + 1;
9063   assert((argOpers[valArgIndx]->isReg() ||
9064           argOpers[valArgIndx]->isImm()) &&
9065          "invalid operand");
9066   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
9067   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
9068   if (argOpers[valArgIndx]->isReg())
9069     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
9070   else
9071     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
9072   if (regOpcL != X86::MOV32rr)
9073     MIB.addReg(t1);
9074   (*MIB).addOperand(*argOpers[valArgIndx]);
9075   assert(argOpers[valArgIndx + 1]->isReg() ==
9076          argOpers[valArgIndx]->isReg());
9077   assert(argOpers[valArgIndx + 1]->isImm() ==
9078          argOpers[valArgIndx]->isImm());
9079   if (argOpers[valArgIndx + 1]->isReg())
9080     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
9081   else
9082     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
9083   if (regOpcH != X86::MOV32rr)
9084     MIB.addReg(t2);
9085   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
9086
9087   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9088   MIB.addReg(t1);
9089   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
9090   MIB.addReg(t2);
9091
9092   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
9093   MIB.addReg(t5);
9094   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
9095   MIB.addReg(t6);
9096
9097   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
9098   for (int i=0; i <= lastAddrIndx; ++i)
9099     (*MIB).addOperand(*argOpers[i]);
9100
9101   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9102   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9103                     bInstr->memoperands_end());
9104
9105   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
9106   MIB.addReg(X86::EAX);
9107   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
9108   MIB.addReg(X86::EDX);
9109
9110   // insert branch
9111   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9112
9113   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9114   return nextMBB;
9115 }
9116
9117 // private utility function
9118 MachineBasicBlock *
9119 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
9120                                                       MachineBasicBlock *MBB,
9121                                                       unsigned cmovOpc) const {
9122   // For the atomic min/max operator, we generate
9123   //   thisMBB:
9124   //   newMBB:
9125   //     ld t1 = [min/max.addr]
9126   //     mov t2 = [min/max.val]
9127   //     cmp  t1, t2
9128   //     cmov[cond] t2 = t1
9129   //     mov EAX = t1
9130   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9131   //     bz   newMBB
9132   //     fallthrough -->nextMBB
9133   //
9134   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9135   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9136   MachineFunction::iterator MBBIter = MBB;
9137   ++MBBIter;
9138
9139   /// First build the CFG
9140   MachineFunction *F = MBB->getParent();
9141   MachineBasicBlock *thisMBB = MBB;
9142   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9143   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9144   F->insert(MBBIter, newMBB);
9145   F->insert(MBBIter, nextMBB);
9146
9147   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9148   nextMBB->splice(nextMBB->begin(), thisMBB,
9149                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9150                   thisMBB->end());
9151   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9152
9153   // Update thisMBB to fall through to newMBB
9154   thisMBB->addSuccessor(newMBB);
9155
9156   // newMBB jumps to newMBB and fall through to nextMBB
9157   newMBB->addSuccessor(nextMBB);
9158   newMBB->addSuccessor(newMBB);
9159
9160   DebugLoc dl = mInstr->getDebugLoc();
9161   // Insert instructions into newMBB based on incoming instruction
9162   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9163          "unexpected number of operands");
9164   MachineOperand& destOper = mInstr->getOperand(0);
9165   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9166   int numArgs = mInstr->getNumOperands() - 1;
9167   for (int i=0; i < numArgs; ++i)
9168     argOpers[i] = &mInstr->getOperand(i+1);
9169
9170   // x86 address has 4 operands: base, index, scale, and displacement
9171   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9172   int valArgIndx = lastAddrIndx + 1;
9173
9174   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9175   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9176   for (int i=0; i <= lastAddrIndx; ++i)
9177     (*MIB).addOperand(*argOpers[i]);
9178
9179   // We only support register and immediate values
9180   assert((argOpers[valArgIndx]->isReg() ||
9181           argOpers[valArgIndx]->isImm()) &&
9182          "invalid operand");
9183
9184   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9185   if (argOpers[valArgIndx]->isReg())
9186     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9187   else
9188     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9189   (*MIB).addOperand(*argOpers[valArgIndx]);
9190
9191   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9192   MIB.addReg(t1);
9193
9194   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9195   MIB.addReg(t1);
9196   MIB.addReg(t2);
9197
9198   // Generate movc
9199   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9200   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9201   MIB.addReg(t2);
9202   MIB.addReg(t1);
9203
9204   // Cmp and exchange if none has modified the memory location
9205   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9206   for (int i=0; i <= lastAddrIndx; ++i)
9207     (*MIB).addOperand(*argOpers[i]);
9208   MIB.addReg(t3);
9209   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9210   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9211                     mInstr->memoperands_end());
9212
9213   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9214   MIB.addReg(X86::EAX);
9215
9216   // insert branch
9217   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9218
9219   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9220   return nextMBB;
9221 }
9222
9223 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9224 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9225 // in the .td file.
9226 MachineBasicBlock *
9227 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
9228                             unsigned numArgs, bool memArg) const {
9229
9230   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
9231          "Target must have SSE4.2 or AVX features enabled");
9232
9233   DebugLoc dl = MI->getDebugLoc();
9234   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9235
9236   unsigned Opc;
9237
9238   if (!Subtarget->hasAVX()) {
9239     if (memArg)
9240       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
9241     else
9242       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
9243   } else {
9244     if (memArg)
9245       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
9246     else
9247       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
9248   }
9249
9250   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
9251
9252   for (unsigned i = 0; i < numArgs; ++i) {
9253     MachineOperand &Op = MI->getOperand(i+1);
9254
9255     if (!(Op.isReg() && Op.isImplicit()))
9256       MIB.addOperand(Op);
9257   }
9258
9259   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9260     .addReg(X86::XMM0);
9261
9262   MI->eraseFromParent();
9263
9264   return BB;
9265 }
9266
9267 MachineBasicBlock *
9268 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
9269                                                  MachineInstr *MI,
9270                                                  MachineBasicBlock *MBB) const {
9271   // Emit code to save XMM registers to the stack. The ABI says that the
9272   // number of registers to save is given in %al, so it's theoretically
9273   // possible to do an indirect jump trick to avoid saving all of them,
9274   // however this code takes a simpler approach and just executes all
9275   // of the stores if %al is non-zero. It's less code, and it's probably
9276   // easier on the hardware branch predictor, and stores aren't all that
9277   // expensive anyway.
9278
9279   // Create the new basic blocks. One block contains all the XMM stores,
9280   // and one block is the final destination regardless of whether any
9281   // stores were performed.
9282   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9283   MachineFunction *F = MBB->getParent();
9284   MachineFunction::iterator MBBIter = MBB;
9285   ++MBBIter;
9286   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9287   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9288   F->insert(MBBIter, XMMSaveMBB);
9289   F->insert(MBBIter, EndMBB);
9290
9291   // Transfer the remainder of MBB and its successor edges to EndMBB.
9292   EndMBB->splice(EndMBB->begin(), MBB,
9293                  llvm::next(MachineBasicBlock::iterator(MI)),
9294                  MBB->end());
9295   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9296
9297   // The original block will now fall through to the XMM save block.
9298   MBB->addSuccessor(XMMSaveMBB);
9299   // The XMMSaveMBB will fall through to the end block.
9300   XMMSaveMBB->addSuccessor(EndMBB);
9301
9302   // Now add the instructions.
9303   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9304   DebugLoc DL = MI->getDebugLoc();
9305
9306   unsigned CountReg = MI->getOperand(0).getReg();
9307   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9308   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9309
9310   if (!Subtarget->isTargetWin64()) {
9311     // If %al is 0, branch around the XMM save block.
9312     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9313     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9314     MBB->addSuccessor(EndMBB);
9315   }
9316
9317   // In the XMM save block, save all the XMM argument registers.
9318   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9319     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9320     MachineMemOperand *MMO =
9321       F->getMachineMemOperand(
9322         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
9323         MachineMemOperand::MOStore, Offset,
9324         /*Size=*/16, /*Align=*/16);
9325     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9326       .addFrameIndex(RegSaveFrameIndex)
9327       .addImm(/*Scale=*/1)
9328       .addReg(/*IndexReg=*/0)
9329       .addImm(/*Disp=*/Offset)
9330       .addReg(/*Segment=*/0)
9331       .addReg(MI->getOperand(i).getReg())
9332       .addMemOperand(MMO);
9333   }
9334
9335   MI->eraseFromParent();   // The pseudo instruction is gone now.
9336
9337   return EndMBB;
9338 }
9339
9340 MachineBasicBlock *
9341 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9342                                      MachineBasicBlock *BB) const {
9343   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9344   DebugLoc DL = MI->getDebugLoc();
9345
9346   // To "insert" a SELECT_CC instruction, we actually have to insert the
9347   // diamond control-flow pattern.  The incoming instruction knows the
9348   // destination vreg to set, the condition code register to branch on, the
9349   // true/false values to select between, and a branch opcode to use.
9350   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9351   MachineFunction::iterator It = BB;
9352   ++It;
9353
9354   //  thisMBB:
9355   //  ...
9356   //   TrueVal = ...
9357   //   cmpTY ccX, r1, r2
9358   //   bCC copy1MBB
9359   //   fallthrough --> copy0MBB
9360   MachineBasicBlock *thisMBB = BB;
9361   MachineFunction *F = BB->getParent();
9362   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9363   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9364   F->insert(It, copy0MBB);
9365   F->insert(It, sinkMBB);
9366
9367   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9368   // live into the sink and copy blocks.
9369   const MachineFunction *MF = BB->getParent();
9370   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9371   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9372
9373   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9374     const MachineOperand &MO = MI->getOperand(I);
9375     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9376     unsigned Reg = MO.getReg();
9377     if (Reg != X86::EFLAGS) continue;
9378     copy0MBB->addLiveIn(Reg);
9379     sinkMBB->addLiveIn(Reg);
9380   }
9381
9382   // Transfer the remainder of BB and its successor edges to sinkMBB.
9383   sinkMBB->splice(sinkMBB->begin(), BB,
9384                   llvm::next(MachineBasicBlock::iterator(MI)),
9385                   BB->end());
9386   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9387
9388   // Add the true and fallthrough blocks as its successors.
9389   BB->addSuccessor(copy0MBB);
9390   BB->addSuccessor(sinkMBB);
9391
9392   // Create the conditional branch instruction.
9393   unsigned Opc =
9394     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9395   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9396
9397   //  copy0MBB:
9398   //   %FalseValue = ...
9399   //   # fallthrough to sinkMBB
9400   copy0MBB->addSuccessor(sinkMBB);
9401
9402   //  sinkMBB:
9403   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9404   //  ...
9405   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9406           TII->get(X86::PHI), MI->getOperand(0).getReg())
9407     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9408     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9409
9410   MI->eraseFromParent();   // The pseudo instruction is gone now.
9411   return sinkMBB;
9412 }
9413
9414 MachineBasicBlock *
9415 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
9416                                           MachineBasicBlock *BB) const {
9417   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9418   DebugLoc DL = MI->getDebugLoc();
9419
9420   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9421   // non-trivial part is impdef of ESP.
9422   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9423   // mingw-w64.
9424
9425   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9426     .addExternalSymbol("_alloca")
9427     .addReg(X86::EAX, RegState::Implicit)
9428     .addReg(X86::ESP, RegState::Implicit)
9429     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9430     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9431     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9432
9433   MI->eraseFromParent();   // The pseudo instruction is gone now.
9434   return BB;
9435 }
9436
9437 MachineBasicBlock *
9438 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9439                                       MachineBasicBlock *BB) const {
9440   // This is pretty easy.  We're taking the value that we received from
9441   // our load from the relocation, sticking it in either RDI (x86-64)
9442   // or EAX and doing an indirect call.  The return value will then
9443   // be in the normal return register.
9444   const X86InstrInfo *TII
9445     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9446   DebugLoc DL = MI->getDebugLoc();
9447   MachineFunction *F = BB->getParent();
9448   bool IsWin64 = Subtarget->isTargetWin64();
9449
9450   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9451
9452   if (Subtarget->is64Bit()) {
9453     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9454                                       TII->get(X86::MOV64rm), X86::RDI)
9455     .addReg(X86::RIP)
9456     .addImm(0).addReg(0)
9457     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9458                       MI->getOperand(3).getTargetFlags())
9459     .addReg(0);
9460     MIB = BuildMI(*BB, MI, DL, TII->get(IsWin64 ? X86::WINCALL64m : X86::CALL64m));
9461     addDirectMem(MIB, X86::RDI);
9462   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9463     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9464                                       TII->get(X86::MOV32rm), X86::EAX)
9465     .addReg(0)
9466     .addImm(0).addReg(0)
9467     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9468                       MI->getOperand(3).getTargetFlags())
9469     .addReg(0);
9470     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9471     addDirectMem(MIB, X86::EAX);
9472   } else {
9473     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9474                                       TII->get(X86::MOV32rm), X86::EAX)
9475     .addReg(TII->getGlobalBaseReg(F))
9476     .addImm(0).addReg(0)
9477     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9478                       MI->getOperand(3).getTargetFlags())
9479     .addReg(0);
9480     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9481     addDirectMem(MIB, X86::EAX);
9482   }
9483
9484   MI->eraseFromParent(); // The pseudo instruction is gone now.
9485   return BB;
9486 }
9487
9488 MachineBasicBlock *
9489 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9490                                                MachineBasicBlock *BB) const {
9491   switch (MI->getOpcode()) {
9492   default: assert(false && "Unexpected instr type to insert");
9493   case X86::MINGW_ALLOCA:
9494     return EmitLoweredMingwAlloca(MI, BB);
9495   case X86::TLSCall_32:
9496   case X86::TLSCall_64:
9497     return EmitLoweredTLSCall(MI, BB);
9498   case X86::CMOV_GR8:
9499   case X86::CMOV_V1I64:
9500   case X86::CMOV_FR32:
9501   case X86::CMOV_FR64:
9502   case X86::CMOV_V4F32:
9503   case X86::CMOV_V2F64:
9504   case X86::CMOV_V2I64:
9505   case X86::CMOV_GR16:
9506   case X86::CMOV_GR32:
9507   case X86::CMOV_RFP32:
9508   case X86::CMOV_RFP64:
9509   case X86::CMOV_RFP80:
9510     return EmitLoweredSelect(MI, BB);
9511
9512   case X86::FP32_TO_INT16_IN_MEM:
9513   case X86::FP32_TO_INT32_IN_MEM:
9514   case X86::FP32_TO_INT64_IN_MEM:
9515   case X86::FP64_TO_INT16_IN_MEM:
9516   case X86::FP64_TO_INT32_IN_MEM:
9517   case X86::FP64_TO_INT64_IN_MEM:
9518   case X86::FP80_TO_INT16_IN_MEM:
9519   case X86::FP80_TO_INT32_IN_MEM:
9520   case X86::FP80_TO_INT64_IN_MEM: {
9521     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9522     DebugLoc DL = MI->getDebugLoc();
9523
9524     // Change the floating point control register to use "round towards zero"
9525     // mode when truncating to an integer value.
9526     MachineFunction *F = BB->getParent();
9527     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9528     addFrameReference(BuildMI(*BB, MI, DL,
9529                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9530
9531     // Load the old value of the high byte of the control word...
9532     unsigned OldCW =
9533       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9534     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9535                       CWFrameIdx);
9536
9537     // Set the high part to be round to zero...
9538     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9539       .addImm(0xC7F);
9540
9541     // Reload the modified control word now...
9542     addFrameReference(BuildMI(*BB, MI, DL,
9543                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9544
9545     // Restore the memory image of control word to original value
9546     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
9547       .addReg(OldCW);
9548
9549     // Get the X86 opcode to use.
9550     unsigned Opc;
9551     switch (MI->getOpcode()) {
9552     default: llvm_unreachable("illegal opcode!");
9553     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
9554     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
9555     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
9556     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
9557     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
9558     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
9559     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
9560     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
9561     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
9562     }
9563
9564     X86AddressMode AM;
9565     MachineOperand &Op = MI->getOperand(0);
9566     if (Op.isReg()) {
9567       AM.BaseType = X86AddressMode::RegBase;
9568       AM.Base.Reg = Op.getReg();
9569     } else {
9570       AM.BaseType = X86AddressMode::FrameIndexBase;
9571       AM.Base.FrameIndex = Op.getIndex();
9572     }
9573     Op = MI->getOperand(1);
9574     if (Op.isImm())
9575       AM.Scale = Op.getImm();
9576     Op = MI->getOperand(2);
9577     if (Op.isImm())
9578       AM.IndexReg = Op.getImm();
9579     Op = MI->getOperand(3);
9580     if (Op.isGlobal()) {
9581       AM.GV = Op.getGlobal();
9582     } else {
9583       AM.Disp = Op.getImm();
9584     }
9585     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
9586                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
9587
9588     // Reload the original control word now.
9589     addFrameReference(BuildMI(*BB, MI, DL,
9590                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9591
9592     MI->eraseFromParent();   // The pseudo instruction is gone now.
9593     return BB;
9594   }
9595     // String/text processing lowering.
9596   case X86::PCMPISTRM128REG:
9597   case X86::VPCMPISTRM128REG:
9598     return EmitPCMP(MI, BB, 3, false /* in-mem */);
9599   case X86::PCMPISTRM128MEM:
9600   case X86::VPCMPISTRM128MEM:
9601     return EmitPCMP(MI, BB, 3, true /* in-mem */);
9602   case X86::PCMPESTRM128REG:
9603   case X86::VPCMPESTRM128REG:
9604     return EmitPCMP(MI, BB, 5, false /* in mem */);
9605   case X86::PCMPESTRM128MEM:
9606   case X86::VPCMPESTRM128MEM:
9607     return EmitPCMP(MI, BB, 5, true /* in mem */);
9608
9609     // Atomic Lowering.
9610   case X86::ATOMAND32:
9611     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9612                                                X86::AND32ri, X86::MOV32rm,
9613                                                X86::LCMPXCHG32,
9614                                                X86::NOT32r, X86::EAX,
9615                                                X86::GR32RegisterClass);
9616   case X86::ATOMOR32:
9617     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
9618                                                X86::OR32ri, X86::MOV32rm,
9619                                                X86::LCMPXCHG32,
9620                                                X86::NOT32r, X86::EAX,
9621                                                X86::GR32RegisterClass);
9622   case X86::ATOMXOR32:
9623     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
9624                                                X86::XOR32ri, X86::MOV32rm,
9625                                                X86::LCMPXCHG32,
9626                                                X86::NOT32r, X86::EAX,
9627                                                X86::GR32RegisterClass);
9628   case X86::ATOMNAND32:
9629     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9630                                                X86::AND32ri, X86::MOV32rm,
9631                                                X86::LCMPXCHG32,
9632                                                X86::NOT32r, X86::EAX,
9633                                                X86::GR32RegisterClass, true);
9634   case X86::ATOMMIN32:
9635     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
9636   case X86::ATOMMAX32:
9637     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
9638   case X86::ATOMUMIN32:
9639     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
9640   case X86::ATOMUMAX32:
9641     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
9642
9643   case X86::ATOMAND16:
9644     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9645                                                X86::AND16ri, X86::MOV16rm,
9646                                                X86::LCMPXCHG16,
9647                                                X86::NOT16r, X86::AX,
9648                                                X86::GR16RegisterClass);
9649   case X86::ATOMOR16:
9650     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
9651                                                X86::OR16ri, X86::MOV16rm,
9652                                                X86::LCMPXCHG16,
9653                                                X86::NOT16r, X86::AX,
9654                                                X86::GR16RegisterClass);
9655   case X86::ATOMXOR16:
9656     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
9657                                                X86::XOR16ri, X86::MOV16rm,
9658                                                X86::LCMPXCHG16,
9659                                                X86::NOT16r, X86::AX,
9660                                                X86::GR16RegisterClass);
9661   case X86::ATOMNAND16:
9662     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9663                                                X86::AND16ri, X86::MOV16rm,
9664                                                X86::LCMPXCHG16,
9665                                                X86::NOT16r, X86::AX,
9666                                                X86::GR16RegisterClass, true);
9667   case X86::ATOMMIN16:
9668     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
9669   case X86::ATOMMAX16:
9670     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
9671   case X86::ATOMUMIN16:
9672     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
9673   case X86::ATOMUMAX16:
9674     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
9675
9676   case X86::ATOMAND8:
9677     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9678                                                X86::AND8ri, X86::MOV8rm,
9679                                                X86::LCMPXCHG8,
9680                                                X86::NOT8r, X86::AL,
9681                                                X86::GR8RegisterClass);
9682   case X86::ATOMOR8:
9683     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
9684                                                X86::OR8ri, X86::MOV8rm,
9685                                                X86::LCMPXCHG8,
9686                                                X86::NOT8r, X86::AL,
9687                                                X86::GR8RegisterClass);
9688   case X86::ATOMXOR8:
9689     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
9690                                                X86::XOR8ri, X86::MOV8rm,
9691                                                X86::LCMPXCHG8,
9692                                                X86::NOT8r, X86::AL,
9693                                                X86::GR8RegisterClass);
9694   case X86::ATOMNAND8:
9695     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9696                                                X86::AND8ri, X86::MOV8rm,
9697                                                X86::LCMPXCHG8,
9698                                                X86::NOT8r, X86::AL,
9699                                                X86::GR8RegisterClass, true);
9700   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
9701   // This group is for 64-bit host.
9702   case X86::ATOMAND64:
9703     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9704                                                X86::AND64ri32, X86::MOV64rm,
9705                                                X86::LCMPXCHG64,
9706                                                X86::NOT64r, X86::RAX,
9707                                                X86::GR64RegisterClass);
9708   case X86::ATOMOR64:
9709     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
9710                                                X86::OR64ri32, X86::MOV64rm,
9711                                                X86::LCMPXCHG64,
9712                                                X86::NOT64r, X86::RAX,
9713                                                X86::GR64RegisterClass);
9714   case X86::ATOMXOR64:
9715     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
9716                                                X86::XOR64ri32, X86::MOV64rm,
9717                                                X86::LCMPXCHG64,
9718                                                X86::NOT64r, X86::RAX,
9719                                                X86::GR64RegisterClass);
9720   case X86::ATOMNAND64:
9721     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9722                                                X86::AND64ri32, X86::MOV64rm,
9723                                                X86::LCMPXCHG64,
9724                                                X86::NOT64r, X86::RAX,
9725                                                X86::GR64RegisterClass, true);
9726   case X86::ATOMMIN64:
9727     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
9728   case X86::ATOMMAX64:
9729     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
9730   case X86::ATOMUMIN64:
9731     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
9732   case X86::ATOMUMAX64:
9733     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
9734
9735   // This group does 64-bit operations on a 32-bit host.
9736   case X86::ATOMAND6432:
9737     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9738                                                X86::AND32rr, X86::AND32rr,
9739                                                X86::AND32ri, X86::AND32ri,
9740                                                false);
9741   case X86::ATOMOR6432:
9742     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9743                                                X86::OR32rr, X86::OR32rr,
9744                                                X86::OR32ri, X86::OR32ri,
9745                                                false);
9746   case X86::ATOMXOR6432:
9747     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9748                                                X86::XOR32rr, X86::XOR32rr,
9749                                                X86::XOR32ri, X86::XOR32ri,
9750                                                false);
9751   case X86::ATOMNAND6432:
9752     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9753                                                X86::AND32rr, X86::AND32rr,
9754                                                X86::AND32ri, X86::AND32ri,
9755                                                true);
9756   case X86::ATOMADD6432:
9757     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9758                                                X86::ADD32rr, X86::ADC32rr,
9759                                                X86::ADD32ri, X86::ADC32ri,
9760                                                false);
9761   case X86::ATOMSUB6432:
9762     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9763                                                X86::SUB32rr, X86::SBB32rr,
9764                                                X86::SUB32ri, X86::SBB32ri,
9765                                                false);
9766   case X86::ATOMSWAP6432:
9767     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9768                                                X86::MOV32rr, X86::MOV32rr,
9769                                                X86::MOV32ri, X86::MOV32ri,
9770                                                false);
9771   case X86::VASTART_SAVE_XMM_REGS:
9772     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
9773   }
9774 }
9775
9776 //===----------------------------------------------------------------------===//
9777 //                           X86 Optimization Hooks
9778 //===----------------------------------------------------------------------===//
9779
9780 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9781                                                        const APInt &Mask,
9782                                                        APInt &KnownZero,
9783                                                        APInt &KnownOne,
9784                                                        const SelectionDAG &DAG,
9785                                                        unsigned Depth) const {
9786   unsigned Opc = Op.getOpcode();
9787   assert((Opc >= ISD::BUILTIN_OP_END ||
9788           Opc == ISD::INTRINSIC_WO_CHAIN ||
9789           Opc == ISD::INTRINSIC_W_CHAIN ||
9790           Opc == ISD::INTRINSIC_VOID) &&
9791          "Should use MaskedValueIsZero if you don't know whether Op"
9792          " is a target node!");
9793
9794   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
9795   switch (Opc) {
9796   default: break;
9797   case X86ISD::ADD:
9798   case X86ISD::SUB:
9799   case X86ISD::SMUL:
9800   case X86ISD::UMUL:
9801   case X86ISD::INC:
9802   case X86ISD::DEC:
9803   case X86ISD::OR:
9804   case X86ISD::XOR:
9805   case X86ISD::AND:
9806     // These nodes' second result is a boolean.
9807     if (Op.getResNo() == 0)
9808       break;
9809     // Fallthrough
9810   case X86ISD::SETCC:
9811     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
9812                                        Mask.getBitWidth() - 1);
9813     break;
9814   }
9815 }
9816
9817 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
9818 /// node is a GlobalAddress + offset.
9819 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
9820                                        const GlobalValue* &GA,
9821                                        int64_t &Offset) const {
9822   if (N->getOpcode() == X86ISD::Wrapper) {
9823     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
9824       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
9825       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
9826       return true;
9827     }
9828   }
9829   return TargetLowering::isGAPlusOffset(N, GA, Offset);
9830 }
9831
9832 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
9833 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
9834 /// if the load addresses are consecutive, non-overlapping, and in the right
9835 /// order.
9836 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
9837                                      const TargetLowering &TLI) {
9838   DebugLoc dl = N->getDebugLoc();
9839   EVT VT = N->getValueType(0);
9840
9841   if (VT.getSizeInBits() != 128)
9842     return SDValue();
9843
9844   SmallVector<SDValue, 16> Elts;
9845   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
9846     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
9847
9848   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
9849 }
9850
9851 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
9852 /// generation and convert it from being a bunch of shuffles and extracts
9853 /// to a simple store and scalar loads to extract the elements.
9854 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
9855                                                 const TargetLowering &TLI) {
9856   SDValue InputVector = N->getOperand(0);
9857
9858   // Only operate on vectors of 4 elements, where the alternative shuffling
9859   // gets to be more expensive.
9860   if (InputVector.getValueType() != MVT::v4i32)
9861     return SDValue();
9862
9863   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
9864   // single use which is a sign-extend or zero-extend, and all elements are
9865   // used.
9866   SmallVector<SDNode *, 4> Uses;
9867   unsigned ExtractedElements = 0;
9868   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
9869        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
9870     if (UI.getUse().getResNo() != InputVector.getResNo())
9871       return SDValue();
9872
9873     SDNode *Extract = *UI;
9874     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
9875       return SDValue();
9876
9877     if (Extract->getValueType(0) != MVT::i32)
9878       return SDValue();
9879     if (!Extract->hasOneUse())
9880       return SDValue();
9881     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
9882         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
9883       return SDValue();
9884     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
9885       return SDValue();
9886
9887     // Record which element was extracted.
9888     ExtractedElements |=
9889       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
9890
9891     Uses.push_back(Extract);
9892   }
9893
9894   // If not all the elements were used, this may not be worthwhile.
9895   if (ExtractedElements != 15)
9896     return SDValue();
9897
9898   // Ok, we've now decided to do the transformation.
9899   DebugLoc dl = InputVector.getDebugLoc();
9900
9901   // Store the value to a temporary stack slot.
9902   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9903   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL,
9904                             0, false, false, 0);
9905
9906   // Replace each use (extract) with a load of the appropriate element.
9907   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9908        UE = Uses.end(); UI != UE; ++UI) {
9909     SDNode *Extract = *UI;
9910
9911     // Compute the element's address.
9912     SDValue Idx = Extract->getOperand(1);
9913     unsigned EltSize =
9914         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9915     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9916     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9917
9918     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
9919                                      OffsetVal, StackPtr);
9920
9921     // Load the scalar.
9922     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
9923                                      ScalarAddr, NULL, 0, false, false, 0);
9924
9925     // Replace the exact with the load.
9926     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9927   }
9928
9929   // The replacement was made in place; don't return anything.
9930   return SDValue();
9931 }
9932
9933 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9934 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9935                                     const X86Subtarget *Subtarget) {
9936   DebugLoc DL = N->getDebugLoc();
9937   SDValue Cond = N->getOperand(0);
9938   // Get the LHS/RHS of the select.
9939   SDValue LHS = N->getOperand(1);
9940   SDValue RHS = N->getOperand(2);
9941
9942   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9943   // instructions match the semantics of the common C idiom x<y?x:y but not
9944   // x<=y?x:y, because of how they handle negative zero (which can be
9945   // ignored in unsafe-math mode).
9946   if (Subtarget->hasSSE2() &&
9947       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9948       Cond.getOpcode() == ISD::SETCC) {
9949     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9950
9951     unsigned Opcode = 0;
9952     // Check for x CC y ? x : y.
9953     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9954         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9955       switch (CC) {
9956       default: break;
9957       case ISD::SETULT:
9958         // Converting this to a min would handle NaNs incorrectly, and swapping
9959         // the operands would cause it to handle comparisons between positive
9960         // and negative zero incorrectly.
9961         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9962           if (!UnsafeFPMath &&
9963               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9964             break;
9965           std::swap(LHS, RHS);
9966         }
9967         Opcode = X86ISD::FMIN;
9968         break;
9969       case ISD::SETOLE:
9970         // Converting this to a min would handle comparisons between positive
9971         // and negative zero incorrectly.
9972         if (!UnsafeFPMath &&
9973             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9974           break;
9975         Opcode = X86ISD::FMIN;
9976         break;
9977       case ISD::SETULE:
9978         // Converting this to a min would handle both negative zeros and NaNs
9979         // incorrectly, but we can swap the operands to fix both.
9980         std::swap(LHS, RHS);
9981       case ISD::SETOLT:
9982       case ISD::SETLT:
9983       case ISD::SETLE:
9984         Opcode = X86ISD::FMIN;
9985         break;
9986
9987       case ISD::SETOGE:
9988         // Converting this to a max would handle comparisons between positive
9989         // and negative zero incorrectly.
9990         if (!UnsafeFPMath &&
9991             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9992           break;
9993         Opcode = X86ISD::FMAX;
9994         break;
9995       case ISD::SETUGT:
9996         // Converting this to a max would handle NaNs incorrectly, and swapping
9997         // the operands would cause it to handle comparisons between positive
9998         // and negative zero incorrectly.
9999         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10000           if (!UnsafeFPMath &&
10001               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10002             break;
10003           std::swap(LHS, RHS);
10004         }
10005         Opcode = X86ISD::FMAX;
10006         break;
10007       case ISD::SETUGE:
10008         // Converting this to a max would handle both negative zeros and NaNs
10009         // incorrectly, but we can swap the operands to fix both.
10010         std::swap(LHS, RHS);
10011       case ISD::SETOGT:
10012       case ISD::SETGT:
10013       case ISD::SETGE:
10014         Opcode = X86ISD::FMAX;
10015         break;
10016       }
10017     // Check for x CC y ? y : x -- a min/max with reversed arms.
10018     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
10019                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
10020       switch (CC) {
10021       default: break;
10022       case ISD::SETOGE:
10023         // Converting this to a min would handle comparisons between positive
10024         // and negative zero incorrectly, and swapping the operands would
10025         // cause it to handle NaNs incorrectly.
10026         if (!UnsafeFPMath &&
10027             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
10028           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10029             break;
10030           std::swap(LHS, RHS);
10031         }
10032         Opcode = X86ISD::FMIN;
10033         break;
10034       case ISD::SETUGT:
10035         // Converting this to a min would handle NaNs incorrectly.
10036         if (!UnsafeFPMath &&
10037             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
10038           break;
10039         Opcode = X86ISD::FMIN;
10040         break;
10041       case ISD::SETUGE:
10042         // Converting this to a min would handle both negative zeros and NaNs
10043         // incorrectly, but we can swap the operands to fix both.
10044         std::swap(LHS, RHS);
10045       case ISD::SETOGT:
10046       case ISD::SETGT:
10047       case ISD::SETGE:
10048         Opcode = X86ISD::FMIN;
10049         break;
10050
10051       case ISD::SETULT:
10052         // Converting this to a max would handle NaNs incorrectly.
10053         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10054           break;
10055         Opcode = X86ISD::FMAX;
10056         break;
10057       case ISD::SETOLE:
10058         // Converting this to a max would handle comparisons between positive
10059         // and negative zero incorrectly, and swapping the operands would
10060         // cause it to handle NaNs incorrectly.
10061         if (!UnsafeFPMath &&
10062             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
10063           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10064             break;
10065           std::swap(LHS, RHS);
10066         }
10067         Opcode = X86ISD::FMAX;
10068         break;
10069       case ISD::SETULE:
10070         // Converting this to a max would handle both negative zeros and NaNs
10071         // incorrectly, but we can swap the operands to fix both.
10072         std::swap(LHS, RHS);
10073       case ISD::SETOLT:
10074       case ISD::SETLT:
10075       case ISD::SETLE:
10076         Opcode = X86ISD::FMAX;
10077         break;
10078       }
10079     }
10080
10081     if (Opcode)
10082       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
10083   }
10084
10085   // If this is a select between two integer constants, try to do some
10086   // optimizations.
10087   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
10088     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
10089       // Don't do this for crazy integer types.
10090       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
10091         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
10092         // so that TrueC (the true value) is larger than FalseC.
10093         bool NeedsCondInvert = false;
10094
10095         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
10096             // Efficiently invertible.
10097             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
10098              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
10099               isa<ConstantSDNode>(Cond.getOperand(1))))) {
10100           NeedsCondInvert = true;
10101           std::swap(TrueC, FalseC);
10102         }
10103
10104         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
10105         if (FalseC->getAPIntValue() == 0 &&
10106             TrueC->getAPIntValue().isPowerOf2()) {
10107           if (NeedsCondInvert) // Invert the condition if needed.
10108             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10109                                DAG.getConstant(1, Cond.getValueType()));
10110
10111           // Zero extend the condition if needed.
10112           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
10113
10114           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10115           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
10116                              DAG.getConstant(ShAmt, MVT::i8));
10117         }
10118
10119         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
10120         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10121           if (NeedsCondInvert) // Invert the condition if needed.
10122             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10123                                DAG.getConstant(1, Cond.getValueType()));
10124
10125           // Zero extend the condition if needed.
10126           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10127                              FalseC->getValueType(0), Cond);
10128           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10129                              SDValue(FalseC, 0));
10130         }
10131
10132         // Optimize cases that will turn into an LEA instruction.  This requires
10133         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10134         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10135           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10136           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10137
10138           bool isFastMultiplier = false;
10139           if (Diff < 10) {
10140             switch ((unsigned char)Diff) {
10141               default: break;
10142               case 1:  // result = add base, cond
10143               case 2:  // result = lea base(    , cond*2)
10144               case 3:  // result = lea base(cond, cond*2)
10145               case 4:  // result = lea base(    , cond*4)
10146               case 5:  // result = lea base(cond, cond*4)
10147               case 8:  // result = lea base(    , cond*8)
10148               case 9:  // result = lea base(cond, cond*8)
10149                 isFastMultiplier = true;
10150                 break;
10151             }
10152           }
10153
10154           if (isFastMultiplier) {
10155             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10156             if (NeedsCondInvert) // Invert the condition if needed.
10157               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10158                                  DAG.getConstant(1, Cond.getValueType()));
10159
10160             // Zero extend the condition if needed.
10161             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10162                                Cond);
10163             // Scale the condition by the difference.
10164             if (Diff != 1)
10165               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10166                                  DAG.getConstant(Diff, Cond.getValueType()));
10167
10168             // Add the base if non-zero.
10169             if (FalseC->getAPIntValue() != 0)
10170               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10171                                  SDValue(FalseC, 0));
10172             return Cond;
10173           }
10174         }
10175       }
10176   }
10177
10178   return SDValue();
10179 }
10180
10181 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
10182 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
10183                                   TargetLowering::DAGCombinerInfo &DCI) {
10184   DebugLoc DL = N->getDebugLoc();
10185
10186   // If the flag operand isn't dead, don't touch this CMOV.
10187   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
10188     return SDValue();
10189
10190   // If this is a select between two integer constants, try to do some
10191   // optimizations.  Note that the operands are ordered the opposite of SELECT
10192   // operands.
10193   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
10194     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
10195       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
10196       // larger than FalseC (the false value).
10197       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
10198
10199       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
10200         CC = X86::GetOppositeBranchCondition(CC);
10201         std::swap(TrueC, FalseC);
10202       }
10203
10204       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
10205       // This is efficient for any integer data type (including i8/i16) and
10206       // shift amount.
10207       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
10208         SDValue Cond = N->getOperand(3);
10209         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10210                            DAG.getConstant(CC, MVT::i8), Cond);
10211
10212         // Zero extend the condition if needed.
10213         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
10214
10215         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10216         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
10217                            DAG.getConstant(ShAmt, MVT::i8));
10218         if (N->getNumValues() == 2)  // Dead flag value?
10219           return DCI.CombineTo(N, Cond, SDValue());
10220         return Cond;
10221       }
10222
10223       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
10224       // for any integer data type, including i8/i16.
10225       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10226         SDValue Cond = N->getOperand(3);
10227         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10228                            DAG.getConstant(CC, MVT::i8), Cond);
10229
10230         // Zero extend the condition if needed.
10231         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10232                            FalseC->getValueType(0), Cond);
10233         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10234                            SDValue(FalseC, 0));
10235
10236         if (N->getNumValues() == 2)  // Dead flag value?
10237           return DCI.CombineTo(N, Cond, SDValue());
10238         return Cond;
10239       }
10240
10241       // Optimize cases that will turn into an LEA instruction.  This requires
10242       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10243       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10244         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10245         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10246
10247         bool isFastMultiplier = false;
10248         if (Diff < 10) {
10249           switch ((unsigned char)Diff) {
10250           default: break;
10251           case 1:  // result = add base, cond
10252           case 2:  // result = lea base(    , cond*2)
10253           case 3:  // result = lea base(cond, cond*2)
10254           case 4:  // result = lea base(    , cond*4)
10255           case 5:  // result = lea base(cond, cond*4)
10256           case 8:  // result = lea base(    , cond*8)
10257           case 9:  // result = lea base(cond, cond*8)
10258             isFastMultiplier = true;
10259             break;
10260           }
10261         }
10262
10263         if (isFastMultiplier) {
10264           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10265           SDValue Cond = N->getOperand(3);
10266           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10267                              DAG.getConstant(CC, MVT::i8), Cond);
10268           // Zero extend the condition if needed.
10269           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10270                              Cond);
10271           // Scale the condition by the difference.
10272           if (Diff != 1)
10273             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10274                                DAG.getConstant(Diff, Cond.getValueType()));
10275
10276           // Add the base if non-zero.
10277           if (FalseC->getAPIntValue() != 0)
10278             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10279                                SDValue(FalseC, 0));
10280           if (N->getNumValues() == 2)  // Dead flag value?
10281             return DCI.CombineTo(N, Cond, SDValue());
10282           return Cond;
10283         }
10284       }
10285     }
10286   }
10287   return SDValue();
10288 }
10289
10290
10291 /// PerformMulCombine - Optimize a single multiply with constant into two
10292 /// in order to implement it with two cheaper instructions, e.g.
10293 /// LEA + SHL, LEA + LEA.
10294 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10295                                  TargetLowering::DAGCombinerInfo &DCI) {
10296   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10297     return SDValue();
10298
10299   EVT VT = N->getValueType(0);
10300   if (VT != MVT::i64)
10301     return SDValue();
10302
10303   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10304   if (!C)
10305     return SDValue();
10306   uint64_t MulAmt = C->getZExtValue();
10307   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10308     return SDValue();
10309
10310   uint64_t MulAmt1 = 0;
10311   uint64_t MulAmt2 = 0;
10312   if ((MulAmt % 9) == 0) {
10313     MulAmt1 = 9;
10314     MulAmt2 = MulAmt / 9;
10315   } else if ((MulAmt % 5) == 0) {
10316     MulAmt1 = 5;
10317     MulAmt2 = MulAmt / 5;
10318   } else if ((MulAmt % 3) == 0) {
10319     MulAmt1 = 3;
10320     MulAmt2 = MulAmt / 3;
10321   }
10322   if (MulAmt2 &&
10323       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10324     DebugLoc DL = N->getDebugLoc();
10325
10326     if (isPowerOf2_64(MulAmt2) &&
10327         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10328       // If second multiplifer is pow2, issue it first. We want the multiply by
10329       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10330       // is an add.
10331       std::swap(MulAmt1, MulAmt2);
10332
10333     SDValue NewMul;
10334     if (isPowerOf2_64(MulAmt1))
10335       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10336                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10337     else
10338       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10339                            DAG.getConstant(MulAmt1, VT));
10340
10341     if (isPowerOf2_64(MulAmt2))
10342       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10343                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10344     else
10345       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10346                            DAG.getConstant(MulAmt2, VT));
10347
10348     // Do not add new nodes to DAG combiner worklist.
10349     DCI.CombineTo(N, NewMul, false);
10350   }
10351   return SDValue();
10352 }
10353
10354 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10355   SDValue N0 = N->getOperand(0);
10356   SDValue N1 = N->getOperand(1);
10357   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10358   EVT VT = N0.getValueType();
10359
10360   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10361   // since the result of setcc_c is all zero's or all ones.
10362   if (N1C && N0.getOpcode() == ISD::AND &&
10363       N0.getOperand(1).getOpcode() == ISD::Constant) {
10364     SDValue N00 = N0.getOperand(0);
10365     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10366         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10367           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10368          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10369       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10370       APInt ShAmt = N1C->getAPIntValue();
10371       Mask = Mask.shl(ShAmt);
10372       if (Mask != 0)
10373         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10374                            N00, DAG.getConstant(Mask, VT));
10375     }
10376   }
10377
10378   return SDValue();
10379 }
10380
10381 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10382 ///                       when possible.
10383 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10384                                    const X86Subtarget *Subtarget) {
10385   EVT VT = N->getValueType(0);
10386   if (!VT.isVector() && VT.isInteger() &&
10387       N->getOpcode() == ISD::SHL)
10388     return PerformSHLCombine(N, DAG);
10389
10390   // On X86 with SSE2 support, we can transform this to a vector shift if
10391   // all elements are shifted by the same amount.  We can't do this in legalize
10392   // because the a constant vector is typically transformed to a constant pool
10393   // so we have no knowledge of the shift amount.
10394   if (!Subtarget->hasSSE2())
10395     return SDValue();
10396
10397   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10398     return SDValue();
10399
10400   SDValue ShAmtOp = N->getOperand(1);
10401   EVT EltVT = VT.getVectorElementType();
10402   DebugLoc DL = N->getDebugLoc();
10403   SDValue BaseShAmt = SDValue();
10404   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10405     unsigned NumElts = VT.getVectorNumElements();
10406     unsigned i = 0;
10407     for (; i != NumElts; ++i) {
10408       SDValue Arg = ShAmtOp.getOperand(i);
10409       if (Arg.getOpcode() == ISD::UNDEF) continue;
10410       BaseShAmt = Arg;
10411       break;
10412     }
10413     for (; i != NumElts; ++i) {
10414       SDValue Arg = ShAmtOp.getOperand(i);
10415       if (Arg.getOpcode() == ISD::UNDEF) continue;
10416       if (Arg != BaseShAmt) {
10417         return SDValue();
10418       }
10419     }
10420   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10421              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10422     SDValue InVec = ShAmtOp.getOperand(0);
10423     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10424       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10425       unsigned i = 0;
10426       for (; i != NumElts; ++i) {
10427         SDValue Arg = InVec.getOperand(i);
10428         if (Arg.getOpcode() == ISD::UNDEF) continue;
10429         BaseShAmt = Arg;
10430         break;
10431       }
10432     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10433        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10434          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10435          if (C->getZExtValue() == SplatIdx)
10436            BaseShAmt = InVec.getOperand(1);
10437        }
10438     }
10439     if (BaseShAmt.getNode() == 0)
10440       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10441                               DAG.getIntPtrConstant(0));
10442   } else
10443     return SDValue();
10444
10445   // The shift amount is an i32.
10446   if (EltVT.bitsGT(MVT::i32))
10447     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10448   else if (EltVT.bitsLT(MVT::i32))
10449     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10450
10451   // The shift amount is identical so we can do a vector shift.
10452   SDValue  ValOp = N->getOperand(0);
10453   switch (N->getOpcode()) {
10454   default:
10455     llvm_unreachable("Unknown shift opcode!");
10456     break;
10457   case ISD::SHL:
10458     if (VT == MVT::v2i64)
10459       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10460                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10461                          ValOp, BaseShAmt);
10462     if (VT == MVT::v4i32)
10463       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10464                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10465                          ValOp, BaseShAmt);
10466     if (VT == MVT::v8i16)
10467       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10468                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10469                          ValOp, BaseShAmt);
10470     break;
10471   case ISD::SRA:
10472     if (VT == MVT::v4i32)
10473       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10474                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10475                          ValOp, BaseShAmt);
10476     if (VT == MVT::v8i16)
10477       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10478                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10479                          ValOp, BaseShAmt);
10480     break;
10481   case ISD::SRL:
10482     if (VT == MVT::v2i64)
10483       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10484                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10485                          ValOp, BaseShAmt);
10486     if (VT == MVT::v4i32)
10487       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10488                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10489                          ValOp, BaseShAmt);
10490     if (VT ==  MVT::v8i16)
10491       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10492                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10493                          ValOp, BaseShAmt);
10494     break;
10495   }
10496   return SDValue();
10497 }
10498
10499 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10500                                 TargetLowering::DAGCombinerInfo &DCI,
10501                                 const X86Subtarget *Subtarget) {
10502   if (DCI.isBeforeLegalizeOps())
10503     return SDValue();
10504
10505   EVT VT = N->getValueType(0);
10506   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10507     return SDValue();
10508
10509   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10510   SDValue N0 = N->getOperand(0);
10511   SDValue N1 = N->getOperand(1);
10512   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10513     std::swap(N0, N1);
10514   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10515     return SDValue();
10516   if (!N0.hasOneUse() || !N1.hasOneUse())
10517     return SDValue();
10518
10519   SDValue ShAmt0 = N0.getOperand(1);
10520   if (ShAmt0.getValueType() != MVT::i8)
10521     return SDValue();
10522   SDValue ShAmt1 = N1.getOperand(1);
10523   if (ShAmt1.getValueType() != MVT::i8)
10524     return SDValue();
10525   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10526     ShAmt0 = ShAmt0.getOperand(0);
10527   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
10528     ShAmt1 = ShAmt1.getOperand(0);
10529
10530   DebugLoc DL = N->getDebugLoc();
10531   unsigned Opc = X86ISD::SHLD;
10532   SDValue Op0 = N0.getOperand(0);
10533   SDValue Op1 = N1.getOperand(0);
10534   if (ShAmt0.getOpcode() == ISD::SUB) {
10535     Opc = X86ISD::SHRD;
10536     std::swap(Op0, Op1);
10537     std::swap(ShAmt0, ShAmt1);
10538   }
10539
10540   unsigned Bits = VT.getSizeInBits();
10541   if (ShAmt1.getOpcode() == ISD::SUB) {
10542     SDValue Sum = ShAmt1.getOperand(0);
10543     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
10544       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
10545       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
10546         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
10547       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
10548         return DAG.getNode(Opc, DL, VT,
10549                            Op0, Op1,
10550                            DAG.getNode(ISD::TRUNCATE, DL,
10551                                        MVT::i8, ShAmt0));
10552     }
10553   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
10554     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
10555     if (ShAmt0C &&
10556         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
10557       return DAG.getNode(Opc, DL, VT,
10558                          N0.getOperand(0), N1.getOperand(0),
10559                          DAG.getNode(ISD::TRUNCATE, DL,
10560                                        MVT::i8, ShAmt0));
10561   }
10562
10563   return SDValue();
10564 }
10565
10566 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
10567 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
10568                                    const X86Subtarget *Subtarget) {
10569   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
10570   // the FP state in cases where an emms may be missing.
10571   // A preferable solution to the general problem is to figure out the right
10572   // places to insert EMMS.  This qualifies as a quick hack.
10573
10574   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
10575   StoreSDNode *St = cast<StoreSDNode>(N);
10576   EVT VT = St->getValue().getValueType();
10577   if (VT.getSizeInBits() != 64)
10578     return SDValue();
10579
10580   const Function *F = DAG.getMachineFunction().getFunction();
10581   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
10582   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
10583     && Subtarget->hasSSE2();
10584   if ((VT.isVector() ||
10585        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
10586       isa<LoadSDNode>(St->getValue()) &&
10587       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
10588       St->getChain().hasOneUse() && !St->isVolatile()) {
10589     SDNode* LdVal = St->getValue().getNode();
10590     LoadSDNode *Ld = 0;
10591     int TokenFactorIndex = -1;
10592     SmallVector<SDValue, 8> Ops;
10593     SDNode* ChainVal = St->getChain().getNode();
10594     // Must be a store of a load.  We currently handle two cases:  the load
10595     // is a direct child, and it's under an intervening TokenFactor.  It is
10596     // possible to dig deeper under nested TokenFactors.
10597     if (ChainVal == LdVal)
10598       Ld = cast<LoadSDNode>(St->getChain());
10599     else if (St->getValue().hasOneUse() &&
10600              ChainVal->getOpcode() == ISD::TokenFactor) {
10601       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
10602         if (ChainVal->getOperand(i).getNode() == LdVal) {
10603           TokenFactorIndex = i;
10604           Ld = cast<LoadSDNode>(St->getValue());
10605         } else
10606           Ops.push_back(ChainVal->getOperand(i));
10607       }
10608     }
10609
10610     if (!Ld || !ISD::isNormalLoad(Ld))
10611       return SDValue();
10612
10613     // If this is not the MMX case, i.e. we are just turning i64 load/store
10614     // into f64 load/store, avoid the transformation if there are multiple
10615     // uses of the loaded value.
10616     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
10617       return SDValue();
10618
10619     DebugLoc LdDL = Ld->getDebugLoc();
10620     DebugLoc StDL = N->getDebugLoc();
10621     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
10622     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
10623     // pair instead.
10624     if (Subtarget->is64Bit() || F64IsLegal) {
10625       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
10626       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
10627                                   Ld->getBasePtr(), Ld->getSrcValue(),
10628                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
10629                                   Ld->isNonTemporal(), Ld->getAlignment());
10630       SDValue NewChain = NewLd.getValue(1);
10631       if (TokenFactorIndex != -1) {
10632         Ops.push_back(NewChain);
10633         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10634                                Ops.size());
10635       }
10636       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
10637                           St->getSrcValue(), St->getSrcValueOffset(),
10638                           St->isVolatile(), St->isNonTemporal(),
10639                           St->getAlignment());
10640     }
10641
10642     // Otherwise, lower to two pairs of 32-bit loads / stores.
10643     SDValue LoAddr = Ld->getBasePtr();
10644     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
10645                                  DAG.getConstant(4, MVT::i32));
10646
10647     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
10648                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
10649                                Ld->isVolatile(), Ld->isNonTemporal(),
10650                                Ld->getAlignment());
10651     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
10652                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
10653                                Ld->isVolatile(), Ld->isNonTemporal(),
10654                                MinAlign(Ld->getAlignment(), 4));
10655
10656     SDValue NewChain = LoLd.getValue(1);
10657     if (TokenFactorIndex != -1) {
10658       Ops.push_back(LoLd);
10659       Ops.push_back(HiLd);
10660       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10661                              Ops.size());
10662     }
10663
10664     LoAddr = St->getBasePtr();
10665     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
10666                          DAG.getConstant(4, MVT::i32));
10667
10668     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
10669                                 St->getSrcValue(), St->getSrcValueOffset(),
10670                                 St->isVolatile(), St->isNonTemporal(),
10671                                 St->getAlignment());
10672     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
10673                                 St->getSrcValue(),
10674                                 St->getSrcValueOffset() + 4,
10675                                 St->isVolatile(),
10676                                 St->isNonTemporal(),
10677                                 MinAlign(St->getAlignment(), 4));
10678     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
10679   }
10680   return SDValue();
10681 }
10682
10683 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
10684 /// X86ISD::FXOR nodes.
10685 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
10686   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
10687   // F[X]OR(0.0, x) -> x
10688   // F[X]OR(x, 0.0) -> x
10689   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10690     if (C->getValueAPF().isPosZero())
10691       return N->getOperand(1);
10692   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10693     if (C->getValueAPF().isPosZero())
10694       return N->getOperand(0);
10695   return SDValue();
10696 }
10697
10698 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
10699 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
10700   // FAND(0.0, x) -> 0.0
10701   // FAND(x, 0.0) -> 0.0
10702   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10703     if (C->getValueAPF().isPosZero())
10704       return N->getOperand(0);
10705   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10706     if (C->getValueAPF().isPosZero())
10707       return N->getOperand(1);
10708   return SDValue();
10709 }
10710
10711 static SDValue PerformBTCombine(SDNode *N,
10712                                 SelectionDAG &DAG,
10713                                 TargetLowering::DAGCombinerInfo &DCI) {
10714   // BT ignores high bits in the bit index operand.
10715   SDValue Op1 = N->getOperand(1);
10716   if (Op1.hasOneUse()) {
10717     unsigned BitWidth = Op1.getValueSizeInBits();
10718     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
10719     APInt KnownZero, KnownOne;
10720     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
10721                                           !DCI.isBeforeLegalizeOps());
10722     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10723     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
10724         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
10725       DCI.CommitTargetLoweringOpt(TLO);
10726   }
10727   return SDValue();
10728 }
10729
10730 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
10731   SDValue Op = N->getOperand(0);
10732   if (Op.getOpcode() == ISD::BIT_CONVERT)
10733     Op = Op.getOperand(0);
10734   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
10735   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
10736       VT.getVectorElementType().getSizeInBits() ==
10737       OpVT.getVectorElementType().getSizeInBits()) {
10738     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
10739   }
10740   return SDValue();
10741 }
10742
10743 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
10744   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
10745   //           (and (i32 x86isd::setcc_carry), 1)
10746   // This eliminates the zext. This transformation is necessary because
10747   // ISD::SETCC is always legalized to i8.
10748   DebugLoc dl = N->getDebugLoc();
10749   SDValue N0 = N->getOperand(0);
10750   EVT VT = N->getValueType(0);
10751   if (N0.getOpcode() == ISD::AND &&
10752       N0.hasOneUse() &&
10753       N0.getOperand(0).hasOneUse()) {
10754     SDValue N00 = N0.getOperand(0);
10755     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
10756       return SDValue();
10757     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
10758     if (!C || C->getZExtValue() != 1)
10759       return SDValue();
10760     return DAG.getNode(ISD::AND, dl, VT,
10761                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
10762                                    N00.getOperand(0), N00.getOperand(1)),
10763                        DAG.getConstant(1, VT));
10764   }
10765
10766   return SDValue();
10767 }
10768
10769 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
10770                                              DAGCombinerInfo &DCI) const {
10771   SelectionDAG &DAG = DCI.DAG;
10772   switch (N->getOpcode()) {
10773   default: break;
10774   case ISD::EXTRACT_VECTOR_ELT:
10775                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
10776   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
10777   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
10778   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
10779   case ISD::SHL:
10780   case ISD::SRA:
10781   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
10782   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
10783   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
10784   case X86ISD::FXOR:
10785   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
10786   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
10787   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
10788   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
10789   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
10790   case X86ISD::SHUFPS:      // Handle all target specific shuffles
10791   case X86ISD::SHUFPD:
10792   case X86ISD::PALIGN:
10793   case X86ISD::PUNPCKHBW:
10794   case X86ISD::PUNPCKHWD:
10795   case X86ISD::PUNPCKHDQ:
10796   case X86ISD::PUNPCKHQDQ:
10797   case X86ISD::UNPCKHPS:
10798   case X86ISD::UNPCKHPD:
10799   case X86ISD::PUNPCKLBW:
10800   case X86ISD::PUNPCKLWD:
10801   case X86ISD::PUNPCKLDQ:
10802   case X86ISD::PUNPCKLQDQ:
10803   case X86ISD::UNPCKLPS:
10804   case X86ISD::UNPCKLPD:
10805   case X86ISD::MOVHLPS:
10806   case X86ISD::MOVLHPS:
10807   case X86ISD::PSHUFD:
10808   case X86ISD::PSHUFHW:
10809   case X86ISD::PSHUFLW:
10810   case X86ISD::MOVSS:
10811   case X86ISD::MOVSD:
10812   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
10813   }
10814
10815   return SDValue();
10816 }
10817
10818 /// isTypeDesirableForOp - Return true if the target has native support for
10819 /// the specified value type and it is 'desirable' to use the type for the
10820 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
10821 /// instruction encodings are longer and some i16 instructions are slow.
10822 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
10823   if (!isTypeLegal(VT))
10824     return false;
10825   if (VT != MVT::i16)
10826     return true;
10827
10828   switch (Opc) {
10829   default:
10830     return true;
10831   case ISD::LOAD:
10832   case ISD::SIGN_EXTEND:
10833   case ISD::ZERO_EXTEND:
10834   case ISD::ANY_EXTEND:
10835   case ISD::SHL:
10836   case ISD::SRL:
10837   case ISD::SUB:
10838   case ISD::ADD:
10839   case ISD::MUL:
10840   case ISD::AND:
10841   case ISD::OR:
10842   case ISD::XOR:
10843     return false;
10844   }
10845 }
10846
10847 /// IsDesirableToPromoteOp - This method query the target whether it is
10848 /// beneficial for dag combiner to promote the specified node. If true, it
10849 /// should return the desired promotion type by reference.
10850 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
10851   EVT VT = Op.getValueType();
10852   if (VT != MVT::i16)
10853     return false;
10854
10855   bool Promote = false;
10856   bool Commute = false;
10857   switch (Op.getOpcode()) {
10858   default: break;
10859   case ISD::LOAD: {
10860     LoadSDNode *LD = cast<LoadSDNode>(Op);
10861     // If the non-extending load has a single use and it's not live out, then it
10862     // might be folded.
10863     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
10864                                                      Op.hasOneUse()*/) {
10865       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
10866              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
10867         // The only case where we'd want to promote LOAD (rather then it being
10868         // promoted as an operand is when it's only use is liveout.
10869         if (UI->getOpcode() != ISD::CopyToReg)
10870           return false;
10871       }
10872     }
10873     Promote = true;
10874     break;
10875   }
10876   case ISD::SIGN_EXTEND:
10877   case ISD::ZERO_EXTEND:
10878   case ISD::ANY_EXTEND:
10879     Promote = true;
10880     break;
10881   case ISD::SHL:
10882   case ISD::SRL: {
10883     SDValue N0 = Op.getOperand(0);
10884     // Look out for (store (shl (load), x)).
10885     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
10886       return false;
10887     Promote = true;
10888     break;
10889   }
10890   case ISD::ADD:
10891   case ISD::MUL:
10892   case ISD::AND:
10893   case ISD::OR:
10894   case ISD::XOR:
10895     Commute = true;
10896     // fallthrough
10897   case ISD::SUB: {
10898     SDValue N0 = Op.getOperand(0);
10899     SDValue N1 = Op.getOperand(1);
10900     if (!Commute && MayFoldLoad(N1))
10901       return false;
10902     // Avoid disabling potential load folding opportunities.
10903     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
10904       return false;
10905     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
10906       return false;
10907     Promote = true;
10908   }
10909   }
10910
10911   PVT = MVT::i32;
10912   return Promote;
10913 }
10914
10915 //===----------------------------------------------------------------------===//
10916 //                           X86 Inline Assembly Support
10917 //===----------------------------------------------------------------------===//
10918
10919 static bool LowerToBSwap(CallInst *CI) {
10920   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10921   // we will turn this bswap into something that will be lowered to logical ops
10922   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10923   // so don't worry about this.
10924
10925   // Verify this is a simple bswap.
10926   if (CI->getNumArgOperands() != 1 ||
10927       CI->getType() != CI->getArgOperand(0)->getType() ||
10928       !CI->getType()->isIntegerTy())
10929     return false;
10930
10931   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10932   if (!Ty || Ty->getBitWidth() % 16 != 0)
10933     return false;
10934
10935   // Okay, we can do this xform, do so now.
10936   const Type *Tys[] = { Ty };
10937   Module *M = CI->getParent()->getParent()->getParent();
10938   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10939
10940   Value *Op = CI->getArgOperand(0);
10941   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10942
10943   CI->replaceAllUsesWith(Op);
10944   CI->eraseFromParent();
10945   return true;
10946 }
10947
10948 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10949   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10950   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10951
10952   std::string AsmStr = IA->getAsmString();
10953
10954   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10955   SmallVector<StringRef, 4> AsmPieces;
10956   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10957
10958   switch (AsmPieces.size()) {
10959   default: return false;
10960   case 1:
10961     AsmStr = AsmPieces[0];
10962     AsmPieces.clear();
10963     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10964
10965     // bswap $0
10966     if (AsmPieces.size() == 2 &&
10967         (AsmPieces[0] == "bswap" ||
10968          AsmPieces[0] == "bswapq" ||
10969          AsmPieces[0] == "bswapl") &&
10970         (AsmPieces[1] == "$0" ||
10971          AsmPieces[1] == "${0:q}")) {
10972       // No need to check constraints, nothing other than the equivalent of
10973       // "=r,0" would be valid here.
10974       return LowerToBSwap(CI);
10975     }
10976     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10977     if (CI->getType()->isIntegerTy(16) &&
10978         AsmPieces.size() == 3 &&
10979         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10980         AsmPieces[1] == "$$8," &&
10981         AsmPieces[2] == "${0:w}" &&
10982         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10983       AsmPieces.clear();
10984       const std::string &Constraints = IA->getConstraintString();
10985       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10986       std::sort(AsmPieces.begin(), AsmPieces.end());
10987       if (AsmPieces.size() == 4 &&
10988           AsmPieces[0] == "~{cc}" &&
10989           AsmPieces[1] == "~{dirflag}" &&
10990           AsmPieces[2] == "~{flags}" &&
10991           AsmPieces[3] == "~{fpsr}") {
10992         return LowerToBSwap(CI);
10993       }
10994     }
10995     break;
10996   case 3:
10997     if (CI->getType()->isIntegerTy(64) &&
10998         Constraints.size() >= 2 &&
10999         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
11000         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
11001       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
11002       SmallVector<StringRef, 4> Words;
11003       SplitString(AsmPieces[0], Words, " \t");
11004       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
11005         Words.clear();
11006         SplitString(AsmPieces[1], Words, " \t");
11007         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
11008           Words.clear();
11009           SplitString(AsmPieces[2], Words, " \t,");
11010           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
11011               Words[2] == "%edx") {
11012             return LowerToBSwap(CI);
11013           }
11014         }
11015       }
11016     }
11017     break;
11018   }
11019   return false;
11020 }
11021
11022
11023
11024 /// getConstraintType - Given a constraint letter, return the type of
11025 /// constraint it is for this target.
11026 X86TargetLowering::ConstraintType
11027 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
11028   if (Constraint.size() == 1) {
11029     switch (Constraint[0]) {
11030     case 'A':
11031       return C_Register;
11032     case 'f':
11033     case 'r':
11034     case 'R':
11035     case 'l':
11036     case 'q':
11037     case 'Q':
11038     case 'x':
11039     case 'y':
11040     case 'Y':
11041       return C_RegisterClass;
11042     case 'e':
11043     case 'Z':
11044       return C_Other;
11045     default:
11046       break;
11047     }
11048   }
11049   return TargetLowering::getConstraintType(Constraint);
11050 }
11051
11052 /// LowerXConstraint - try to replace an X constraint, which matches anything,
11053 /// with another that has more specific requirements based on the type of the
11054 /// corresponding operand.
11055 const char *X86TargetLowering::
11056 LowerXConstraint(EVT ConstraintVT) const {
11057   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
11058   // 'f' like normal targets.
11059   if (ConstraintVT.isFloatingPoint()) {
11060     if (Subtarget->hasSSE2())
11061       return "Y";
11062     if (Subtarget->hasSSE1())
11063       return "x";
11064   }
11065
11066   return TargetLowering::LowerXConstraint(ConstraintVT);
11067 }
11068
11069 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
11070 /// vector.  If it is invalid, don't add anything to Ops.
11071 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
11072                                                      char Constraint,
11073                                                      std::vector<SDValue>&Ops,
11074                                                      SelectionDAG &DAG) const {
11075   SDValue Result(0, 0);
11076
11077   switch (Constraint) {
11078   default: break;
11079   case 'I':
11080     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11081       if (C->getZExtValue() <= 31) {
11082         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11083         break;
11084       }
11085     }
11086     return;
11087   case 'J':
11088     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11089       if (C->getZExtValue() <= 63) {
11090         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11091         break;
11092       }
11093     }
11094     return;
11095   case 'K':
11096     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11097       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
11098         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11099         break;
11100       }
11101     }
11102     return;
11103   case 'N':
11104     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11105       if (C->getZExtValue() <= 255) {
11106         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11107         break;
11108       }
11109     }
11110     return;
11111   case 'e': {
11112     // 32-bit signed value
11113     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11114       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11115                                            C->getSExtValue())) {
11116         // Widen to 64 bits here to get it sign extended.
11117         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
11118         break;
11119       }
11120     // FIXME gcc accepts some relocatable values here too, but only in certain
11121     // memory models; it's complicated.
11122     }
11123     return;
11124   }
11125   case 'Z': {
11126     // 32-bit unsigned value
11127     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11128       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11129                                            C->getZExtValue())) {
11130         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11131         break;
11132       }
11133     }
11134     // FIXME gcc accepts some relocatable values here too, but only in certain
11135     // memory models; it's complicated.
11136     return;
11137   }
11138   case 'i': {
11139     // Literal immediates are always ok.
11140     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
11141       // Widen to 64 bits here to get it sign extended.
11142       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
11143       break;
11144     }
11145
11146     // In any sort of PIC mode addresses need to be computed at runtime by
11147     // adding in a register or some sort of table lookup.  These can't
11148     // be used as immediates.
11149     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
11150       return;
11151
11152     // If we are in non-pic codegen mode, we allow the address of a global (with
11153     // an optional displacement) to be used with 'i'.
11154     GlobalAddressSDNode *GA = 0;
11155     int64_t Offset = 0;
11156
11157     // Match either (GA), (GA+C), (GA+C1+C2), etc.
11158     while (1) {
11159       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
11160         Offset += GA->getOffset();
11161         break;
11162       } else if (Op.getOpcode() == ISD::ADD) {
11163         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11164           Offset += C->getZExtValue();
11165           Op = Op.getOperand(0);
11166           continue;
11167         }
11168       } else if (Op.getOpcode() == ISD::SUB) {
11169         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11170           Offset += -C->getZExtValue();
11171           Op = Op.getOperand(0);
11172           continue;
11173         }
11174       }
11175
11176       // Otherwise, this isn't something we can handle, reject it.
11177       return;
11178     }
11179
11180     const GlobalValue *GV = GA->getGlobal();
11181     // If we require an extra load to get this address, as in PIC mode, we
11182     // can't accept it.
11183     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
11184                                                         getTargetMachine())))
11185       return;
11186
11187     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
11188                                         GA->getValueType(0), Offset);
11189     break;
11190   }
11191   }
11192
11193   if (Result.getNode()) {
11194     Ops.push_back(Result);
11195     return;
11196   }
11197   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
11198 }
11199
11200 std::vector<unsigned> X86TargetLowering::
11201 getRegClassForInlineAsmConstraint(const std::string &Constraint,
11202                                   EVT VT) const {
11203   if (Constraint.size() == 1) {
11204     // FIXME: not handling fp-stack yet!
11205     switch (Constraint[0]) {      // GCC X86 Constraint Letters
11206     default: break;  // Unknown constraint letter
11207     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
11208       if (Subtarget->is64Bit()) {
11209         if (VT == MVT::i32)
11210           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
11211                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
11212                                        X86::R10D,X86::R11D,X86::R12D,
11213                                        X86::R13D,X86::R14D,X86::R15D,
11214                                        X86::EBP, X86::ESP, 0);
11215         else if (VT == MVT::i16)
11216           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
11217                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
11218                                        X86::R10W,X86::R11W,X86::R12W,
11219                                        X86::R13W,X86::R14W,X86::R15W,
11220                                        X86::BP,  X86::SP, 0);
11221         else if (VT == MVT::i8)
11222           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
11223                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
11224                                        X86::R10B,X86::R11B,X86::R12B,
11225                                        X86::R13B,X86::R14B,X86::R15B,
11226                                        X86::BPL, X86::SPL, 0);
11227
11228         else if (VT == MVT::i64)
11229           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
11230                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
11231                                        X86::R10, X86::R11, X86::R12,
11232                                        X86::R13, X86::R14, X86::R15,
11233                                        X86::RBP, X86::RSP, 0);
11234
11235         break;
11236       }
11237       // 32-bit fallthrough
11238     case 'Q':   // Q_REGS
11239       if (VT == MVT::i32)
11240         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
11241       else if (VT == MVT::i16)
11242         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
11243       else if (VT == MVT::i8)
11244         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
11245       else if (VT == MVT::i64)
11246         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
11247       break;
11248     }
11249   }
11250
11251   return std::vector<unsigned>();
11252 }
11253
11254 std::pair<unsigned, const TargetRegisterClass*>
11255 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
11256                                                 EVT VT) const {
11257   // First, see if this is a constraint that directly corresponds to an LLVM
11258   // register class.
11259   if (Constraint.size() == 1) {
11260     // GCC Constraint Letters
11261     switch (Constraint[0]) {
11262     default: break;
11263     case 'r':   // GENERAL_REGS
11264     case 'l':   // INDEX_REGS
11265       if (VT == MVT::i8)
11266         return std::make_pair(0U, X86::GR8RegisterClass);
11267       if (VT == MVT::i16)
11268         return std::make_pair(0U, X86::GR16RegisterClass);
11269       if (VT == MVT::i32 || !Subtarget->is64Bit())
11270         return std::make_pair(0U, X86::GR32RegisterClass);
11271       return std::make_pair(0U, X86::GR64RegisterClass);
11272     case 'R':   // LEGACY_REGS
11273       if (VT == MVT::i8)
11274         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
11275       if (VT == MVT::i16)
11276         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
11277       if (VT == MVT::i32 || !Subtarget->is64Bit())
11278         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
11279       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
11280     case 'f':  // FP Stack registers.
11281       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
11282       // value to the correct fpstack register class.
11283       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
11284         return std::make_pair(0U, X86::RFP32RegisterClass);
11285       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
11286         return std::make_pair(0U, X86::RFP64RegisterClass);
11287       return std::make_pair(0U, X86::RFP80RegisterClass);
11288     case 'y':   // MMX_REGS if MMX allowed.
11289       if (!Subtarget->hasMMX()) break;
11290       return std::make_pair(0U, X86::VR64RegisterClass);
11291     case 'Y':   // SSE_REGS if SSE2 allowed
11292       if (!Subtarget->hasSSE2()) break;
11293       // FALL THROUGH.
11294     case 'x':   // SSE_REGS if SSE1 allowed
11295       if (!Subtarget->hasSSE1()) break;
11296
11297       switch (VT.getSimpleVT().SimpleTy) {
11298       default: break;
11299       // Scalar SSE types.
11300       case MVT::f32:
11301       case MVT::i32:
11302         return std::make_pair(0U, X86::FR32RegisterClass);
11303       case MVT::f64:
11304       case MVT::i64:
11305         return std::make_pair(0U, X86::FR64RegisterClass);
11306       // Vector types.
11307       case MVT::v16i8:
11308       case MVT::v8i16:
11309       case MVT::v4i32:
11310       case MVT::v2i64:
11311       case MVT::v4f32:
11312       case MVT::v2f64:
11313         return std::make_pair(0U, X86::VR128RegisterClass);
11314       }
11315       break;
11316     }
11317   }
11318
11319   // Use the default implementation in TargetLowering to convert the register
11320   // constraint into a member of a register class.
11321   std::pair<unsigned, const TargetRegisterClass*> Res;
11322   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
11323
11324   // Not found as a standard register?
11325   if (Res.second == 0) {
11326     // Map st(0) -> st(7) -> ST0
11327     if (Constraint.size() == 7 && Constraint[0] == '{' &&
11328         tolower(Constraint[1]) == 's' &&
11329         tolower(Constraint[2]) == 't' &&
11330         Constraint[3] == '(' &&
11331         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
11332         Constraint[5] == ')' &&
11333         Constraint[6] == '}') {
11334
11335       Res.first = X86::ST0+Constraint[4]-'0';
11336       Res.second = X86::RFP80RegisterClass;
11337       return Res;
11338     }
11339
11340     // GCC allows "st(0)" to be called just plain "st".
11341     if (StringRef("{st}").equals_lower(Constraint)) {
11342       Res.first = X86::ST0;
11343       Res.second = X86::RFP80RegisterClass;
11344       return Res;
11345     }
11346
11347     // flags -> EFLAGS
11348     if (StringRef("{flags}").equals_lower(Constraint)) {
11349       Res.first = X86::EFLAGS;
11350       Res.second = X86::CCRRegisterClass;
11351       return Res;
11352     }
11353
11354     // 'A' means EAX + EDX.
11355     if (Constraint == "A") {
11356       Res.first = X86::EAX;
11357       Res.second = X86::GR32_ADRegisterClass;
11358       return Res;
11359     }
11360     return Res;
11361   }
11362
11363   // Otherwise, check to see if this is a register class of the wrong value
11364   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11365   // turn into {ax},{dx}.
11366   if (Res.second->hasType(VT))
11367     return Res;   // Correct type already, nothing to do.
11368
11369   // All of the single-register GCC register classes map their values onto
11370   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11371   // really want an 8-bit or 32-bit register, map to the appropriate register
11372   // class and return the appropriate register.
11373   if (Res.second == X86::GR16RegisterClass) {
11374     if (VT == MVT::i8) {
11375       unsigned DestReg = 0;
11376       switch (Res.first) {
11377       default: break;
11378       case X86::AX: DestReg = X86::AL; break;
11379       case X86::DX: DestReg = X86::DL; break;
11380       case X86::CX: DestReg = X86::CL; break;
11381       case X86::BX: DestReg = X86::BL; break;
11382       }
11383       if (DestReg) {
11384         Res.first = DestReg;
11385         Res.second = X86::GR8RegisterClass;
11386       }
11387     } else if (VT == MVT::i32) {
11388       unsigned DestReg = 0;
11389       switch (Res.first) {
11390       default: break;
11391       case X86::AX: DestReg = X86::EAX; break;
11392       case X86::DX: DestReg = X86::EDX; break;
11393       case X86::CX: DestReg = X86::ECX; break;
11394       case X86::BX: DestReg = X86::EBX; break;
11395       case X86::SI: DestReg = X86::ESI; break;
11396       case X86::DI: DestReg = X86::EDI; break;
11397       case X86::BP: DestReg = X86::EBP; break;
11398       case X86::SP: DestReg = X86::ESP; break;
11399       }
11400       if (DestReg) {
11401         Res.first = DestReg;
11402         Res.second = X86::GR32RegisterClass;
11403       }
11404     } else if (VT == MVT::i64) {
11405       unsigned DestReg = 0;
11406       switch (Res.first) {
11407       default: break;
11408       case X86::AX: DestReg = X86::RAX; break;
11409       case X86::DX: DestReg = X86::RDX; break;
11410       case X86::CX: DestReg = X86::RCX; break;
11411       case X86::BX: DestReg = X86::RBX; break;
11412       case X86::SI: DestReg = X86::RSI; break;
11413       case X86::DI: DestReg = X86::RDI; break;
11414       case X86::BP: DestReg = X86::RBP; break;
11415       case X86::SP: DestReg = X86::RSP; break;
11416       }
11417       if (DestReg) {
11418         Res.first = DestReg;
11419         Res.second = X86::GR64RegisterClass;
11420       }
11421     }
11422   } else if (Res.second == X86::FR32RegisterClass ||
11423              Res.second == X86::FR64RegisterClass ||
11424              Res.second == X86::VR128RegisterClass) {
11425     // Handle references to XMM physical registers that got mapped into the
11426     // wrong class.  This can happen with constraints like {xmm0} where the
11427     // target independent register mapper will just pick the first match it can
11428     // find, ignoring the required type.
11429     if (VT == MVT::f32)
11430       Res.second = X86::FR32RegisterClass;
11431     else if (VT == MVT::f64)
11432       Res.second = X86::FR64RegisterClass;
11433     else if (X86::VR128RegisterClass->hasType(VT))
11434       Res.second = X86::VR128RegisterClass;
11435   }
11436
11437   return Res;
11438 }