lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "Utils/X86ShuffleDecode.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/IntrinsicLowering.h"
  32 #include "llvm/CodeGen/MachineFrameInfo.h"
  33 #include "llvm/CodeGen/MachineFunction.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/CodeGen/MachineModuleInfo.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/MC/MCAsmInfo.h"
  40 #include "llvm/MC/MCContext.h"
  41 #include "llvm/MC/MCExpr.h"
  42 #include "llvm/MC/MCSymbol.h"
  43 #include "llvm/ADT/BitVector.h"
  44 #include "llvm/ADT/SmallSet.h"
  45 #include "llvm/ADT/Statistic.h"
  46 #include "llvm/ADT/StringExtras.h"
  47 #include "llvm/ADT/VectorExtras.h"
  48 #include "llvm/Support/CallSite.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/Dwarf.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 using namespace llvm;
  55 using namespace dwarf;
  56
  57 STATISTIC(NumTailCalls, "Number of tail calls");
  58
  59 // Forward declarations.
  60 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  61                        SDValue V2);
  62
  63 static SDValue Insert128BitVector(SDValue Result,
  64                                   SDValue Vec,
  65                                   SDValue Idx,
  66                                   SelectionDAG &DAG,
  67                                   DebugLoc dl);
  68
  69 static SDValue Extract128BitVector(SDValue Vec,
  70                                    SDValue Idx,
  71                                    SelectionDAG &DAG,
  72                                    DebugLoc dl);
  73
  74 static SDValue ConcatVectors(SDValue Lower, SDValue Upper, SelectionDAG &DAG);
  75
  76
  77 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
  78 /// sets things up to match to an AVX VEXTRACTF128 instruction or a
  79 /// simple subregister reference.  Idx is an index in the 128 bits we
  80 /// want.  It need not be aligned to a 128-bit bounday.  That makes
  81 /// lowering EXTRACT_VECTOR_ELT operations easier.
  82 static SDValue Extract128BitVector(SDValue Vec,
  83                                    SDValue Idx,
  84                                    SelectionDAG &DAG,
  85                                    DebugLoc dl) {
  86   EVT VT = Vec.getValueType();
  87   assert(VT.getSizeInBits() == 256 && "Unexpected vector size!");
  88
  89   EVT ElVT = VT.getVectorElementType();
  90
  91   int Factor = VT.getSizeInBits() / 128;
  92
  93   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(),
  94                                   ElVT,
  95                                   VT.getVectorNumElements() / Factor);
  96
  97   // Extract from UNDEF is UNDEF.
  98   if (Vec.getOpcode() == ISD::UNDEF)
  99     return DAG.getNode(ISD::UNDEF, dl, ResultVT);
 100
 101   if (isa<ConstantSDNode>(Idx)) {
 102     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
 103
 104     // Extract the relevant 128 bits.  Generate an EXTRACT_SUBVECTOR
 105     // we can match to VEXTRACTF128.
 106     unsigned ElemsPerChunk = 128 / ElVT.getSizeInBits();
 107
 108     // This is the index of the first element of the 128-bit chunk
 109     // we want.
 110     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / 128)
 111                                  * ElemsPerChunk);
 112
 113     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 114
 115     SDValue Result = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec,
 116                                  VecIdx);
 117
 118     return Result;
 119   }
 120
 121   return SDValue();
 122 }
 123
 124 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 125 /// sets things up to match to an AVX VINSERTF128 instruction or a
 126 /// simple superregister reference.  Idx is an index in the 128 bits
 127 /// we want.  It need not be aligned to a 128-bit bounday.  That makes
 128 /// lowering INSERT_VECTOR_ELT operations easier.
 129 static SDValue Insert128BitVector(SDValue Result,
 130                                   SDValue Vec,
 131                                   SDValue Idx,
 132                                   SelectionDAG &DAG,
 133                                   DebugLoc dl) {
 134   if (isa<ConstantSDNode>(Idx)) {
 135     EVT VT = Vec.getValueType();
 136     assert(VT.getSizeInBits() == 128 && "Unexpected vector size!");
 137
 138     EVT ElVT = VT.getVectorElementType();
 139
 140     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
 141
 142     EVT ResultVT = Result.getValueType();
 143
 144     // Insert the relevant 128 bits.
 145     unsigned ElemsPerChunk = 128 / ElVT.getSizeInBits();
 146
 147     // This is the index of the first element of the 128-bit chunk
 148     // we want.
 149     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / 128)
 150                                  * ElemsPerChunk);
 151
 152     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 153
 154     Result = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec,
 155                          VecIdx);
 156     return Result;
 157   }
 158
 159   return SDValue();
 160 }
 161
 162 /// Given two vectors, concat them.
 163 static SDValue ConcatVectors(SDValue Lower, SDValue Upper, SelectionDAG &DAG) {
 164   DebugLoc dl = Lower.getDebugLoc();
 165
 166   assert(Lower.getValueType() == Upper.getValueType() && "Mismatched vectors!");
 167
 168   EVT VT = EVT::getVectorVT(*DAG.getContext(),
 169                             Lower.getValueType().getVectorElementType(),
 170                             Lower.getValueType().getVectorNumElements() * 2);
 171
 172   // TODO: Generalize to arbitrary vector length (this assumes 256-bit vectors).
 173   assert(VT.getSizeInBits() == 256 && "Unsupported vector concat!");
 174
 175   // Insert the upper subvector.
 176   SDValue Vec = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT), Upper,
 177                                    DAG.getConstant(
 178                                      // This is half the length of the result
 179                                      // vector.  Start inserting the upper 128
 180                                      // bits here.
 181                                      Lower.getValueType().getVectorNumElements(),
 182                                      MVT::i32),
 183                                    DAG, dl);
 184
 185   // Insert the lower subvector.
 186   Vec = Insert128BitVector(Vec, Lower, DAG.getConstant(0, MVT::i32), DAG, dl);
 187   return Vec;
 188 }
 189
 190 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
 191   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 192   bool is64Bit = Subtarget->is64Bit();
 193
 194   if (Subtarget->isTargetEnvMacho()) {
 195     if (is64Bit)
 196       return new X8664_MachoTargetObjectFile();
 197     return new TargetLoweringObjectFileMachO();
 198   }
 199
 200   if (Subtarget->isTargetELF()) {
 201     if (is64Bit)
 202       return new X8664_ELFTargetObjectFile(TM);
 203     return new X8632_ELFTargetObjectFile(TM);
 204   }
 205   if (Subtarget->isTargetCOFF() && !Subtarget->isTargetEnvMacho())
 206     return new TargetLoweringObjectFileCOFF();
 207   llvm_unreachable("unknown subtarget type");
 208 }
 209
 210 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
 211   : TargetLowering(TM, createTLOF(TM)) {
 212   Subtarget = &TM.getSubtarget<X86Subtarget>();
 213   X86ScalarSSEf64 = Subtarget->hasXMMInt();
 214   X86ScalarSSEf32 = Subtarget->hasXMM();
 215   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
 216
 217   RegInfo = TM.getRegisterInfo();
 218   TD = getTargetData();
 219
 220   // Set up the TargetLowering object.
 221   static MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 222
 223   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 224   setBooleanContents(ZeroOrOneBooleanContent);
 225
 226   // For 64-bit since we have so many registers use the ILP scheduler, for
 227   // 32-bit code use the register pressure specific scheduling.
 228   if (Subtarget->is64Bit())
 229     setSchedulingPreference(Sched::ILP);
 230   else
 231     setSchedulingPreference(Sched::RegPressure);
 232   setStackPointerRegisterToSaveRestore(X86StackPtr);
 233
 234   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygMing()) {
 235     // Setup Windows compiler runtime calls.
 236     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 237     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 238     setLibcallName(RTLIB::FPTOUINT_F64_I64, "_ftol2");
 239     setLibcallName(RTLIB::FPTOUINT_F32_I64, "_ftol2");
 240     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 241     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 242     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::C);
 243     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::C);
 244   }
 245
 246   if (Subtarget->isTargetDarwin()) {
 247     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 248     setUseUnderscoreSetJmp(false);
 249     setUseUnderscoreLongJmp(false);
 250   } else if (Subtarget->isTargetMingw()) {
 251     // MS runtime is weird: it exports _setjmp, but longjmp!
 252     setUseUnderscoreSetJmp(true);
 253     setUseUnderscoreLongJmp(false);
 254   } else {
 255     setUseUnderscoreSetJmp(true);
 256     setUseUnderscoreLongJmp(true);
 257   }
 258
 259   // Set up the register classes.
 260   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 261   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 262   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 263   if (Subtarget->is64Bit())
 264     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 265
 266   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 267
 268   // We don't accept any truncstore of integer registers.
 269   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 270   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 271   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 272   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 273   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 274   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 275
 276   // SETOEQ and SETUNE require checking two conditions.
 277   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 278   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 279   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 280   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 281   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 282   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 283
 284   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 285   // operation.
 286   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 287   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 288   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 289
 290   if (Subtarget->is64Bit()) {
 291     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 292     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 293   } else if (!UseSoftFloat) {
 294     // We have an algorithm for SSE2->double, and we turn this into a
 295     // 64-bit FILD followed by conditional FADD for other targets.
 296     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 297     // We have an algorithm for SSE2, and we turn this into a 64-bit
 298     // FILD for other targets.
 299     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 300   }
 301
 302   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 303   // this operation.
 304   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 305   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 306
 307   if (!UseSoftFloat) {
 308     // SSE has no i16 to fp conversion, only i32
 309     if (X86ScalarSSEf32) {
 310       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 311       // f32 and f64 cases are Legal, f80 case is not
 312       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 313     } else {
 314       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 315       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 316     }
 317   } else {
 318     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 319     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 320   }
 321
 322   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 323   // are Legal, f80 is custom lowered.
 324   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 325   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 326
 327   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 328   // this operation.
 329   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 330   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 331
 332   if (X86ScalarSSEf32) {
 333     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 334     // f32 and f64 cases are Legal, f80 case is not
 335     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 336   } else {
 337     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 338     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 339   }
 340
 341   // Handle FP_TO_UINT by promoting the destination to a larger signed
 342   // conversion.
 343   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 344   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 345   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 346
 347   if (Subtarget->is64Bit()) {
 348     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 349     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 350   } else if (!UseSoftFloat) {
 351     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 352       // Expand FP_TO_UINT into a select.
 353       // FIXME: We would like to use a Custom expander here eventually to do
 354       // the optimal thing for SSE vs. the default expansion in the legalizer.
 355       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 356     else
 357       // With SSE3 we can use fisttpll to convert to a signed i64; without
 358       // SSE, we're stuck with a fistpll.
 359       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 360   }
 361
 362   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 363   if (!X86ScalarSSEf64) {
 364     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 365     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 366     if (Subtarget->is64Bit()) {
 367       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 368       // Without SSE, i64->f64 goes through memory.
 369       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 370     }
 371   }
 372
 373   // Scalar integer divide and remainder are lowered to use operations that
 374   // produce two results, to match the available instructions. This exposes
 375   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 376   // into a single instruction.
 377   //
 378   // Scalar integer multiply-high is also lowered to use two-result
 379   // operations, to match the available instructions. However, plain multiply
 380   // (low) operations are left as Legal, as there are single-result
 381   // instructions for this in x86. Using the two-result multiply instructions
 382   // when both high and low results are needed must be arranged by dagcombine.
 383   for (unsigned i = 0, e = 4; i != e; ++i) {
 384     MVT VT = IntVTs[i];
 385     setOperationAction(ISD::MULHS, VT, Expand);
 386     setOperationAction(ISD::MULHU, VT, Expand);
 387     setOperationAction(ISD::SDIV, VT, Expand);
 388     setOperationAction(ISD::UDIV, VT, Expand);
 389     setOperationAction(ISD::SREM, VT, Expand);
 390     setOperationAction(ISD::UREM, VT, Expand);
 391
 392     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 393     setOperationAction(ISD::ADDC, VT, Custom);
 394     setOperationAction(ISD::ADDE, VT, Custom);
 395     setOperationAction(ISD::SUBC, VT, Custom);
 396     setOperationAction(ISD::SUBE, VT, Custom);
 397   }
 398
 399   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 400   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 401   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 402   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 403   if (Subtarget->is64Bit())
 404     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 405   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 406   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 407   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 408   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 409   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 410   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 411   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 412   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 413
 414   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 415   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 416   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 417   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 418   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 419   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 420   if (Subtarget->is64Bit()) {
 421     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 422     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 423   }
 424
 425   if (Subtarget->hasPOPCNT()) {
 426     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 427   } else {
 428     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 429     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 430     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 431     if (Subtarget->is64Bit())
 432       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 433   }
 434
 435   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 436   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 437
 438   // These should be promoted to a larger select which is supported.
 439   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 440   // X86 wants to expand cmov itself.
 441   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 442   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 443   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 444   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 445   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 446   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 447   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 448   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 449   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 450   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 451   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 452   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 455     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 456   }
 457   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 458
 459   // Darwin ABI issue.
 460   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 461   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 462   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 463   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 464   if (Subtarget->is64Bit())
 465     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 466   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 467   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 468   if (Subtarget->is64Bit()) {
 469     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 470     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 471     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 472     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 473     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 474   }
 475   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 476   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 477   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 478   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 479   if (Subtarget->is64Bit()) {
 480     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 481     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 482     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 483   }
 484
 485   if (Subtarget->hasXMM())
 486     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 487
 488   // We may not have a libcall for MEMBARRIER so we should lower this.
 489   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 490
 491   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 492   // Locked instructions, in turn, have implicit fence semantics (all memory
 493   // operations are flushed before issuing the locked instruction, and they
 494   // are not buffered), so we can fold away the common pattern of
 495   // fence-atomic-fence.
 496   setShouldFoldAtomicFences(true);
 497
 498   // Expand certain atomics
 499   for (unsigned i = 0, e = 4; i != e; ++i) {
 500     MVT VT = IntVTs[i];
 501     setOperationAction(ISD::ATOMIC_CMP_SWAP, VT, Custom);
 502     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 503   }
 504
 505   if (!Subtarget->is64Bit()) {
 506     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 507     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 508     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 509     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 510     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 511     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 512     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 513   }
 514
 515   // FIXME - use subtarget debug flags
 516   if (!Subtarget->isTargetDarwin() &&
 517       !Subtarget->isTargetELF() &&
 518       !Subtarget->isTargetCygMing()) {
 519     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 520   }
 521
 522   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 523   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 524   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 525   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 526   if (Subtarget->is64Bit()) {
 527     setExceptionPointerRegister(X86::RAX);
 528     setExceptionSelectorRegister(X86::RDX);
 529   } else {
 530     setExceptionPointerRegister(X86::EAX);
 531     setExceptionSelectorRegister(X86::EDX);
 532   }
 533   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 534   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 535
 536   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 537
 538   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 539
 540   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 541   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 542   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 543   if (Subtarget->is64Bit()) {
 544     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 545     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 546   } else {
 547     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 548     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 549   }
 550
 551   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 552   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 553   setOperationAction(ISD::DYNAMIC_STACKALLOC,
 554                      (Subtarget->is64Bit() ? MVT::i64 : MVT::i32),
 555                      (Subtarget->isTargetCOFF()
 556                       && !Subtarget->isTargetEnvMacho()
 557                       ? Custom : Expand));
 558
 559   if (!UseSoftFloat && X86ScalarSSEf64) {
 560     // f32 and f64 use SSE.
 561     // Set up the FP register classes.
 562     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 563     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 564
 565     // Use ANDPD to simulate FABS.
 566     setOperationAction(ISD::FABS , MVT::f64, Custom);
 567     setOperationAction(ISD::FABS , MVT::f32, Custom);
 568
 569     // Use XORP to simulate FNEG.
 570     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 571     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 572
 573     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 574     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 575     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 576
 577     // We don't support sin/cos/fmod
 578     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 579     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 580     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 581     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 582
 583     // Expand FP immediates into loads from the stack, except for the special
 584     // cases we handle.
 585     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 586     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 587   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 588     // Use SSE for f32, x87 for f64.
 589     // Set up the FP register classes.
 590     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 591     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 592
 593     // Use ANDPS to simulate FABS.
 594     setOperationAction(ISD::FABS , MVT::f32, Custom);
 595
 596     // Use XORP to simulate FNEG.
 597     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 598
 599     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 600
 601     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 602     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 603     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 604
 605     // We don't support sin/cos/fmod
 606     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 607     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 608
 609     // Special cases we handle for FP constants.
 610     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 611     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 612     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 613     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 614     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 615
 616     if (!UnsafeFPMath) {
 617       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 618       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 619     }
 620   } else if (!UseSoftFloat) {
 621     // f32 and f64 in x87.
 622     // Set up the FP register classes.
 623     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 624     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 625
 626     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 627     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 628     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 629     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 630
 631     if (!UnsafeFPMath) {
 632       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 633       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 634     }
 635     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 636     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 637     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 638     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 639     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 640     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 641     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 642     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 643   }
 644
 645   // Long double always uses X87.
 646   if (!UseSoftFloat) {
 647     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 648     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 649     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 650     {
 651       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 652       addLegalFPImmediate(TmpFlt);  // FLD0
 653       TmpFlt.changeSign();
 654       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 655
 656       bool ignored;
 657       APFloat TmpFlt2(+1.0);
 658       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 659                       &ignored);
 660       addLegalFPImmediate(TmpFlt2);  // FLD1
 661       TmpFlt2.changeSign();
 662       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 663     }
 664
 665     if (!UnsafeFPMath) {
 666       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 667       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 668     }
 669   }
 670
 671   // Always use a library call for pow.
 672   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 673   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 674   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 675
 676   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 677   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 678   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 679   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 680   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 681
 682   // First set operation action for all vector types to either promote
 683   // (for widening) or expand (for scalarization). Then we will selectively
 684   // turn on ones that can be effectively codegen'd.
 685   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 686        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 687     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 688     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 689     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 690     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 691     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 692     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 693     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 694     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 695     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 696     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 697     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 698     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 699     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 700     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 701     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 702     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 703     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 704     setOperationAction(ISD::INSERT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 705     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 706     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 707     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 708     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 709     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 710     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 711     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 712     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 713     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 714     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 715     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 716     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 717     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 718     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 719     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 720     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 721     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 722     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 723     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 724     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 725     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 726     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 727     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 728     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 729     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 730     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 731     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 732     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 733     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 734     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 735     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 736     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 737     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 738     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 739     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 740     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 741     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 742          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 743       setTruncStoreAction((MVT::SimpleValueType)VT,
 744                           (MVT::SimpleValueType)InnerVT, Expand);
 745     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 746     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 747     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 748   }
 749
 750   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 751   // with -msoft-float, disable use of MMX as well.
 752   if (!UseSoftFloat && Subtarget->hasMMX()) {
 753     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass);
 754     // No operations on x86mmx supported, everything uses intrinsics.
 755   }
 756
 757   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 758   // into smaller operations.
 759   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 760   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 761   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 762   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 763   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 764   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 765   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 766   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 767   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 768   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 769   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 770   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 771   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 772   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 773   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 774   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 775   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 776   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 777   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 778   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 779   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 780   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 781   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 782   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 783   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 784   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 785   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 786   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 787   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 788
 789   if (!UseSoftFloat && Subtarget->hasXMM()) {
 790     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 791
 792     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 793     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 794     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 795     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 796     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 797     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 798     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 799     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 800     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 801     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 802     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 803     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 804   }
 805
 806   if (!UseSoftFloat && Subtarget->hasXMMInt()) {
 807     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 808
 809     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 810     // registers cannot be used even for integer operations.
 811     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 812     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 813     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 814     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 815
 816     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 817     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 818     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 819     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 820     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 821     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 824     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 825     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 826     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 830     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 831     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 832
 833     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 834     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 835     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 836     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 837
 838     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 839     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 840     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 843
 844     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 845     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 846     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 847     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 848     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 849
 850     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 851     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 852       EVT VT = (MVT::SimpleValueType)i;
 853       // Do not attempt to custom lower non-power-of-2 vectors
 854       if (!isPowerOf2_32(VT.getVectorNumElements()))
 855         continue;
 856       // Do not attempt to custom lower non-128-bit vectors
 857       if (!VT.is128BitVector())
 858         continue;
 859       setOperationAction(ISD::BUILD_VECTOR,
 860                          VT.getSimpleVT().SimpleTy, Custom);
 861       setOperationAction(ISD::VECTOR_SHUFFLE,
 862                          VT.getSimpleVT().SimpleTy, Custom);
 863       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 864                          VT.getSimpleVT().SimpleTy, Custom);
 865     }
 866
 867     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 868     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 869     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 870     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 871     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 872     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 873
 874     if (Subtarget->is64Bit()) {
 875       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 876       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 877     }
 878
 879     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 880     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 881       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 882       EVT VT = SVT;
 883
 884       // Do not attempt to promote non-128-bit vectors
 885       if (!VT.is128BitVector())
 886         continue;
 887
 888       setOperationAction(ISD::AND,    SVT, Promote);
 889       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 890       setOperationAction(ISD::OR,     SVT, Promote);
 891       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 892       setOperationAction(ISD::XOR,    SVT, Promote);
 893       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 894       setOperationAction(ISD::LOAD,   SVT, Promote);
 895       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 896       setOperationAction(ISD::SELECT, SVT, Promote);
 897       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 898     }
 899
 900     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 901
 902     // Custom lower v2i64 and v2f64 selects.
 903     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 904     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 905     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 906     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 907
 908     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 909     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 910   }
 911
 912   if (Subtarget->hasSSE41()) {
 913     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 914     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 915     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 916     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 917     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 918     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 919     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 920     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 921     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 922     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 923
 924     // FIXME: Do we need to handle scalar-to-vector here?
 925     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 926
 927     // Can turn SHL into an integer multiply.
 928     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 929     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 930
 931     // i8 and i16 vectors are custom , because the source register and source
 932     // source memory operand types are not the same width.  f32 vectors are
 933     // custom since the immediate controlling the insert encodes additional
 934     // information.
 935     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 936     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 937     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 938     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 939
 940     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 941     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 942     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 943     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 944
 945     if (Subtarget->is64Bit()) {
 946       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 947       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 948     }
 949   }
 950
 951   if (Subtarget->hasSSE2()) {
 952     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
 953     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
 954     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
 955
 956     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
 957     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
 958     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
 959
 960     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
 961     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
 962   }
 963
 964   if (Subtarget->hasSSE42())
 965     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 966
 967   if (!UseSoftFloat && Subtarget->hasAVX()) {
 968     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 969     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 970     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 971     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 972     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 973
 974     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 975     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 976     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 977     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 978
 979     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 980     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 981     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 982     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 983     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 984     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 985
 986     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 987     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 988     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 989     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 990     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 991     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 992
 993     // Custom lower build_vector, vector_shuffle, scalar_to_vector,
 994     // insert_vector_elt extract_subvector and extract_vector_elt for
 995     // 256-bit types.
 996     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 997          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE;
 998          ++i) {
 999       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
1000       // Do not attempt to custom lower non-256-bit vectors
1001       if (!isPowerOf2_32(MVT(VT).getVectorNumElements())
1002           || (MVT(VT).getSizeInBits() < 256))
1003         continue;
1004       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1005       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1006       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1007       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1008       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1009     }
1010     // Custom-lower insert_subvector and extract_subvector based on
1011     // the result type.
1012     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1013          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE;
1014          ++i) {
1015       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
1016       // Do not attempt to custom lower non-256-bit vectors
1017       if (!isPowerOf2_32(MVT(VT).getVectorNumElements()))
1018         continue;
1019
1020       if (MVT(VT).getSizeInBits() == 128) {
1021         setOperationAction(ISD::EXTRACT_SUBVECTOR,  VT, Custom);
1022       }
1023       else if (MVT(VT).getSizeInBits() == 256) {
1024         setOperationAction(ISD::INSERT_SUBVECTOR,  VT, Custom);
1025       }
1026     }
1027
1028     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1029     // Don't promote loads because we need them for VPERM vector index versions.
1030
1031     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1032          VT != (unsigned)MVT::LAST_VECTOR_VALUETYPE;
1033          VT++) {
1034       if (!isPowerOf2_32(MVT((MVT::SimpleValueType)VT).getVectorNumElements())
1035           || (MVT((MVT::SimpleValueType)VT).getSizeInBits() < 256))
1036         continue;
1037       setOperationAction(ISD::AND,    (MVT::SimpleValueType)VT, Promote);
1038       AddPromotedToType (ISD::AND,    (MVT::SimpleValueType)VT, MVT::v4i64);
1039       setOperationAction(ISD::OR,     (MVT::SimpleValueType)VT, Promote);
1040       AddPromotedToType (ISD::OR,     (MVT::SimpleValueType)VT, MVT::v4i64);
1041       setOperationAction(ISD::XOR,    (MVT::SimpleValueType)VT, Promote);
1042       AddPromotedToType (ISD::XOR,    (MVT::SimpleValueType)VT, MVT::v4i64);
1043       //setOperationAction(ISD::LOAD,   (MVT::SimpleValueType)VT, Promote);
1044       //AddPromotedToType (ISD::LOAD,   (MVT::SimpleValueType)VT, MVT::v4i64);
1045       setOperationAction(ISD::SELECT, (MVT::SimpleValueType)VT, Promote);
1046       AddPromotedToType (ISD::SELECT, (MVT::SimpleValueType)VT, MVT::v4i64);
1047     }
1048   }
1049
1050   // We want to custom lower some of our intrinsics.
1051   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1052
1053
1054   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1055   // handle type legalization for these operations here.
1056   //
1057   // FIXME: We really should do custom legalization for addition and
1058   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1059   // than generic legalization for 64-bit multiplication-with-overflow, though.
1060   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1061     // Add/Sub/Mul with overflow operations are custom lowered.
1062     MVT VT = IntVTs[i];
1063     setOperationAction(ISD::SADDO, VT, Custom);
1064     setOperationAction(ISD::UADDO, VT, Custom);
1065     setOperationAction(ISD::SSUBO, VT, Custom);
1066     setOperationAction(ISD::USUBO, VT, Custom);
1067     setOperationAction(ISD::SMULO, VT, Custom);
1068     setOperationAction(ISD::UMULO, VT, Custom);
1069   }
1070
1071   // There are no 8-bit 3-address imul/mul instructions
1072   setOperationAction(ISD::SMULO, MVT::i8, Expand);
1073   setOperationAction(ISD::UMULO, MVT::i8, Expand);
1074
1075   if (!Subtarget->is64Bit()) {
1076     // These libcalls are not available in 32-bit.
1077     setLibcallName(RTLIB::SHL_I128, 0);
1078     setLibcallName(RTLIB::SRL_I128, 0);
1079     setLibcallName(RTLIB::SRA_I128, 0);
1080   }
1081
1082   // We have target-specific dag combine patterns for the following nodes:
1083   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1084   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1085   setTargetDAGCombine(ISD::BUILD_VECTOR);
1086   setTargetDAGCombine(ISD::SELECT);
1087   setTargetDAGCombine(ISD::SHL);
1088   setTargetDAGCombine(ISD::SRA);
1089   setTargetDAGCombine(ISD::SRL);
1090   setTargetDAGCombine(ISD::OR);
1091   setTargetDAGCombine(ISD::AND);
1092   setTargetDAGCombine(ISD::ADD);
1093   setTargetDAGCombine(ISD::SUB);
1094   setTargetDAGCombine(ISD::STORE);
1095   setTargetDAGCombine(ISD::ZERO_EXTEND);
1096   if (Subtarget->is64Bit())
1097     setTargetDAGCombine(ISD::MUL);
1098
1099   computeRegisterProperties();
1100
1101   // On Darwin, -Os means optimize for size without hurting performance,
1102   // do not reduce the limit.
1103   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1104   maxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1105   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1106   maxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1107   maxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1108   maxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1109   setPrefLoopAlignment(16);
1110   benefitFromCodePlacementOpt = true;
1111
1112   setPrefFunctionAlignment(4);
1113 }
1114
1115
1116 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1117   return MVT::i8;
1118 }
1119
1120
1121 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1122 /// the desired ByVal argument alignment.
1123 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1124   if (MaxAlign == 16)
1125     return;
1126   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1127     if (VTy->getBitWidth() == 128)
1128       MaxAlign = 16;
1129   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1130     unsigned EltAlign = 0;
1131     getMaxByValAlign(ATy->getElementType(), EltAlign);
1132     if (EltAlign > MaxAlign)
1133       MaxAlign = EltAlign;
1134   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1135     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1136       unsigned EltAlign = 0;
1137       getMaxByValAlign(STy->getElementType(i), EltAlign);
1138       if (EltAlign > MaxAlign)
1139         MaxAlign = EltAlign;
1140       if (MaxAlign == 16)
1141         break;
1142     }
1143   }
1144   return;
1145 }
1146
1147 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1148 /// function arguments in the caller parameter area. For X86, aggregates
1149 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1150 /// are at 4-byte boundaries.
1151 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1152   if (Subtarget->is64Bit()) {
1153     // Max of 8 and alignment of type.
1154     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1155     if (TyAlign > 8)
1156       return TyAlign;
1157     return 8;
1158   }
1159
1160   unsigned Align = 4;
1161   if (Subtarget->hasXMM())
1162     getMaxByValAlign(Ty, Align);
1163   return Align;
1164 }
1165
1166 /// getOptimalMemOpType - Returns the target specific optimal type for load
1167 /// and store operations as a result of memset, memcpy, and memmove
1168 /// lowering. If DstAlign is zero that means it's safe to destination
1169 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1170 /// means there isn't a need to check it against alignment requirement,
1171 /// probably because the source does not need to be loaded. If
1172 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1173 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1174 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1175 /// constant so it does not need to be loaded.
1176 /// It returns EVT::Other if the type should be determined using generic
1177 /// target-independent logic.
1178 EVT
1179 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1180                                        unsigned DstAlign, unsigned SrcAlign,
1181                                        bool NonScalarIntSafe,
1182                                        bool MemcpyStrSrc,
1183                                        MachineFunction &MF) const {
1184   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1185   // linux.  This is because the stack realignment code can't handle certain
1186   // cases like PR2962.  This should be removed when PR2962 is fixed.
1187   const Function *F = MF.getFunction();
1188   if (NonScalarIntSafe &&
1189       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1190     if (Size >= 16 &&
1191         (Subtarget->isUnalignedMemAccessFast() ||
1192          ((DstAlign == 0 || DstAlign >= 16) &&
1193           (SrcAlign == 0 || SrcAlign >= 16))) &&
1194         Subtarget->getStackAlignment() >= 16) {
1195       if (Subtarget->hasSSE2())
1196         return MVT::v4i32;
1197       if (Subtarget->hasSSE1())
1198         return MVT::v4f32;
1199     } else if (!MemcpyStrSrc && Size >= 8 &&
1200                !Subtarget->is64Bit() &&
1201                Subtarget->getStackAlignment() >= 8 &&
1202                Subtarget->hasXMMInt()) {
1203       // Do not use f64 to lower memcpy if source is string constant. It's
1204       // better to use i32 to avoid the loads.
1205       return MVT::f64;
1206     }
1207   }
1208   if (Subtarget->is64Bit() && Size >= 8)
1209     return MVT::i64;
1210   return MVT::i32;
1211 }
1212
1213 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1214 /// current function.  The returned value is a member of the
1215 /// MachineJumpTableInfo::JTEntryKind enum.
1216 unsigned X86TargetLowering::getJumpTableEncoding() const {
1217   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1218   // symbol.
1219   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1220       Subtarget->isPICStyleGOT())
1221     return MachineJumpTableInfo::EK_Custom32;
1222
1223   // Otherwise, use the normal jump table encoding heuristics.
1224   return TargetLowering::getJumpTableEncoding();
1225 }
1226
1227 const MCExpr *
1228 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1229                                              const MachineBasicBlock *MBB,
1230                                              unsigned uid,MCContext &Ctx) const{
1231   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1232          Subtarget->isPICStyleGOT());
1233   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1234   // entries.
1235   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1236                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1237 }
1238
1239 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1240 /// jumptable.
1241 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1242                                                     SelectionDAG &DAG) const {
1243   if (!Subtarget->is64Bit())
1244     // This doesn't have DebugLoc associated with it, but is not really the
1245     // same as a Register.
1246     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1247   return Table;
1248 }
1249
1250 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1251 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1252 /// MCExpr.
1253 const MCExpr *X86TargetLowering::
1254 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1255                              MCContext &Ctx) const {
1256   // X86-64 uses RIP relative addressing based on the jump table label.
1257   if (Subtarget->isPICStyleRIPRel())
1258     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1259
1260   // Otherwise, the reference is relative to the PIC base.
1261   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1262 }
1263
1264 // FIXME: Why this routine is here? Move to RegInfo!
1265 std::pair<const TargetRegisterClass*, uint8_t>
1266 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1267   const TargetRegisterClass *RRC = 0;
1268   uint8_t Cost = 1;
1269   switch (VT.getSimpleVT().SimpleTy) {
1270   default:
1271     return TargetLowering::findRepresentativeClass(VT);
1272   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1273     RRC = (Subtarget->is64Bit()
1274            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1275     break;
1276   case MVT::x86mmx:
1277     RRC = X86::VR64RegisterClass;
1278     break;
1279   case MVT::f32: case MVT::f64:
1280   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1281   case MVT::v4f32: case MVT::v2f64:
1282   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1283   case MVT::v4f64:
1284     RRC = X86::VR128RegisterClass;
1285     break;
1286   }
1287   return std::make_pair(RRC, Cost);
1288 }
1289
1290 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1291                                                unsigned &Offset) const {
1292   if (!Subtarget->isTargetLinux())
1293     return false;
1294
1295   if (Subtarget->is64Bit()) {
1296     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1297     Offset = 0x28;
1298     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1299       AddressSpace = 256;
1300     else
1301       AddressSpace = 257;
1302   } else {
1303     // %gs:0x14 on i386
1304     Offset = 0x14;
1305     AddressSpace = 256;
1306   }
1307   return true;
1308 }
1309
1310
1311 //===----------------------------------------------------------------------===//
1312 //               Return Value Calling Convention Implementation
1313 //===----------------------------------------------------------------------===//
1314
1315 #include "X86GenCallingConv.inc"
1316
1317 bool
1318 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1319                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1320                         LLVMContext &Context) const {
1321   SmallVector<CCValAssign, 16> RVLocs;
1322   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1323                  RVLocs, Context);
1324   return CCInfo.CheckReturn(Outs, RetCC_X86);
1325 }
1326
1327 SDValue
1328 X86TargetLowering::LowerReturn(SDValue Chain,
1329                                CallingConv::ID CallConv, bool isVarArg,
1330                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1331                                const SmallVectorImpl<SDValue> &OutVals,
1332                                DebugLoc dl, SelectionDAG &DAG) const {
1333   MachineFunction &MF = DAG.getMachineFunction();
1334   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1335
1336   SmallVector<CCValAssign, 16> RVLocs;
1337   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1338                  RVLocs, *DAG.getContext());
1339   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1340
1341   // Add the regs to the liveout set for the function.
1342   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1343   for (unsigned i = 0; i != RVLocs.size(); ++i)
1344     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1345       MRI.addLiveOut(RVLocs[i].getLocReg());
1346
1347   SDValue Flag;
1348
1349   SmallVector<SDValue, 6> RetOps;
1350   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1351   // Operand #1 = Bytes To Pop
1352   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1353                    MVT::i16));
1354
1355   // Copy the result values into the output registers.
1356   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1357     CCValAssign &VA = RVLocs[i];
1358     assert(VA.isRegLoc() && "Can only return in registers!");
1359     SDValue ValToCopy = OutVals[i];
1360     EVT ValVT = ValToCopy.getValueType();
1361
1362     // If this is x86-64, and we disabled SSE, we can't return FP values,
1363     // or SSE or MMX vectors.
1364     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1365          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1366           (Subtarget->is64Bit() && !Subtarget->hasXMM())) {
1367       report_fatal_error("SSE register return with SSE disabled");
1368     }
1369     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1370     // llvm-gcc has never done it right and no one has noticed, so this
1371     // should be OK for now.
1372     if (ValVT == MVT::f64 &&
1373         (Subtarget->is64Bit() && !Subtarget->hasXMMInt()))
1374       report_fatal_error("SSE2 register return with SSE2 disabled");
1375
1376     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1377     // the RET instruction and handled by the FP Stackifier.
1378     if (VA.getLocReg() == X86::ST0 ||
1379         VA.getLocReg() == X86::ST1) {
1380       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1381       // change the value to the FP stack register class.
1382       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1383         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1384       RetOps.push_back(ValToCopy);
1385       // Don't emit a copytoreg.
1386       continue;
1387     }
1388
1389     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1390     // which is returned in RAX / RDX.
1391     if (Subtarget->is64Bit()) {
1392       if (ValVT == MVT::x86mmx) {
1393         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1394           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1395           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1396                                   ValToCopy);
1397           // If we don't have SSE2 available, convert to v4f32 so the generated
1398           // register is legal.
1399           if (!Subtarget->hasSSE2())
1400             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1401         }
1402       }
1403     }
1404
1405     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1406     Flag = Chain.getValue(1);
1407   }
1408
1409   // The x86-64 ABI for returning structs by value requires that we copy
1410   // the sret argument into %rax for the return. We saved the argument into
1411   // a virtual register in the entry block, so now we copy the value out
1412   // and into %rax.
1413   if (Subtarget->is64Bit() &&
1414       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1415     MachineFunction &MF = DAG.getMachineFunction();
1416     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1417     unsigned Reg = FuncInfo->getSRetReturnReg();
1418     assert(Reg &&
1419            "SRetReturnReg should have been set in LowerFormalArguments().");
1420     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1421
1422     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1423     Flag = Chain.getValue(1);
1424
1425     // RAX now acts like a return value.
1426     MRI.addLiveOut(X86::RAX);
1427   }
1428
1429   RetOps[0] = Chain;  // Update chain.
1430
1431   // Add the flag if we have it.
1432   if (Flag.getNode())
1433     RetOps.push_back(Flag);
1434
1435   return DAG.getNode(X86ISD::RET_FLAG, dl,
1436                      MVT::Other, &RetOps[0], RetOps.size());
1437 }
1438
1439 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N) const {
1440   if (N->getNumValues() != 1)
1441     return false;
1442   if (!N->hasNUsesOfValue(1, 0))
1443     return false;
1444
1445   SDNode *Copy = *N->use_begin();
1446   if (Copy->getOpcode() != ISD::CopyToReg &&
1447       Copy->getOpcode() != ISD::FP_EXTEND)
1448     return false;
1449
1450   bool HasRet = false;
1451   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1452        UI != UE; ++UI) {
1453     if (UI->getOpcode() != X86ISD::RET_FLAG)
1454       return false;
1455     HasRet = true;
1456   }
1457
1458   return HasRet;
1459 }
1460
1461 EVT
1462 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1463                                             ISD::NodeType ExtendKind) const {
1464   MVT ReturnMVT;
1465   // TODO: Is this also valid on 32-bit?
1466   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
1467     ReturnMVT = MVT::i8;
1468   else
1469     ReturnMVT = MVT::i32;
1470
1471   EVT MinVT = getRegisterType(Context, ReturnMVT);
1472   return VT.bitsLT(MinVT) ? MinVT : VT;
1473 }
1474
1475 /// LowerCallResult - Lower the result values of a call into the
1476 /// appropriate copies out of appropriate physical registers.
1477 ///
1478 SDValue
1479 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1480                                    CallingConv::ID CallConv, bool isVarArg,
1481                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1482                                    DebugLoc dl, SelectionDAG &DAG,
1483                                    SmallVectorImpl<SDValue> &InVals) const {
1484
1485   // Assign locations to each value returned by this call.
1486   SmallVector<CCValAssign, 16> RVLocs;
1487   bool Is64Bit = Subtarget->is64Bit();
1488   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1489                  RVLocs, *DAG.getContext());
1490   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1491
1492   // Copy all of the result registers out of their specified physreg.
1493   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1494     CCValAssign &VA = RVLocs[i];
1495     EVT CopyVT = VA.getValVT();
1496
1497     // If this is x86-64, and we disabled SSE, we can't return FP values
1498     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1499         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasXMM())) {
1500       report_fatal_error("SSE register return with SSE disabled");
1501     }
1502
1503     SDValue Val;
1504
1505     // If this is a call to a function that returns an fp value on the floating
1506     // point stack, we must guarantee the the value is popped from the stack, so
1507     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1508     // if the return value is not used. We use the FpGET_ST0 instructions
1509     // instead.
1510     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1511       // If we prefer to use the value in xmm registers, copy it out as f80 and
1512       // use a truncate to move it from fp stack reg to xmm reg.
1513       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1514       bool isST0 = VA.getLocReg() == X86::ST0;
1515       unsigned Opc = 0;
1516       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1517       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1518       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1519       SDValue Ops[] = { Chain, InFlag };
1520       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Glue,
1521                                          Ops, 2), 1);
1522       Val = Chain.getValue(0);
1523
1524       // Round the f80 to the right size, which also moves it to the appropriate
1525       // xmm register.
1526       if (CopyVT != VA.getValVT())
1527         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1528                           // This truncation won't change the value.
1529                           DAG.getIntPtrConstant(1));
1530     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1531       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1532       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1533         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1534                                    MVT::v2i64, InFlag).getValue(1);
1535         Val = Chain.getValue(0);
1536         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1537                           Val, DAG.getConstant(0, MVT::i64));
1538       } else {
1539         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1540                                    MVT::i64, InFlag).getValue(1);
1541         Val = Chain.getValue(0);
1542       }
1543       Val = DAG.getNode(ISD::BITCAST, dl, CopyVT, Val);
1544     } else {
1545       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1546                                  CopyVT, InFlag).getValue(1);
1547       Val = Chain.getValue(0);
1548     }
1549     InFlag = Chain.getValue(2);
1550     InVals.push_back(Val);
1551   }
1552
1553   return Chain;
1554 }
1555
1556
1557 //===----------------------------------------------------------------------===//
1558 //                C & StdCall & Fast Calling Convention implementation
1559 //===----------------------------------------------------------------------===//
1560 //  StdCall calling convention seems to be standard for many Windows' API
1561 //  routines and around. It differs from C calling convention just a little:
1562 //  callee should clean up the stack, not caller. Symbols should be also
1563 //  decorated in some fancy way :) It doesn't support any vector arguments.
1564 //  For info on fast calling convention see Fast Calling Convention (tail call)
1565 //  implementation LowerX86_32FastCCCallTo.
1566
1567 /// CallIsStructReturn - Determines whether a call uses struct return
1568 /// semantics.
1569 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1570   if (Outs.empty())
1571     return false;
1572
1573   return Outs[0].Flags.isSRet();
1574 }
1575
1576 /// ArgsAreStructReturn - Determines whether a function uses struct
1577 /// return semantics.
1578 static bool
1579 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1580   if (Ins.empty())
1581     return false;
1582
1583   return Ins[0].Flags.isSRet();
1584 }
1585
1586 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1587 /// by "Src" to address "Dst" with size and alignment information specified by
1588 /// the specific parameter attribute. The copy will be passed as a byval
1589 /// function parameter.
1590 static SDValue
1591 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1592                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1593                           DebugLoc dl) {
1594   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1595
1596   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1597                        /*isVolatile*/false, /*AlwaysInline=*/true,
1598                        MachinePointerInfo(), MachinePointerInfo());
1599 }
1600
1601 /// IsTailCallConvention - Return true if the calling convention is one that
1602 /// supports tail call optimization.
1603 static bool IsTailCallConvention(CallingConv::ID CC) {
1604   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1605 }
1606
1607 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
1608   if (!CI->isTailCall())
1609     return false;
1610
1611   CallSite CS(CI);
1612   CallingConv::ID CalleeCC = CS.getCallingConv();
1613   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1614     return false;
1615
1616   return true;
1617 }
1618
1619 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1620 /// a tailcall target by changing its ABI.
1621 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1622   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1623 }
1624
1625 SDValue
1626 X86TargetLowering::LowerMemArgument(SDValue Chain,
1627                                     CallingConv::ID CallConv,
1628                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1629                                     DebugLoc dl, SelectionDAG &DAG,
1630                                     const CCValAssign &VA,
1631                                     MachineFrameInfo *MFI,
1632                                     unsigned i) const {
1633   // Create the nodes corresponding to a load from this parameter slot.
1634   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1635   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1636   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1637   EVT ValVT;
1638
1639   // If value is passed by pointer we have address passed instead of the value
1640   // itself.
1641   if (VA.getLocInfo() == CCValAssign::Indirect)
1642     ValVT = VA.getLocVT();
1643   else
1644     ValVT = VA.getValVT();
1645
1646   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1647   // changed with more analysis.
1648   // In case of tail call optimization mark all arguments mutable. Since they
1649   // could be overwritten by lowering of arguments in case of a tail call.
1650   if (Flags.isByVal()) {
1651     unsigned Bytes = Flags.getByValSize();
1652     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
1653     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
1654     return DAG.getFrameIndex(FI, getPointerTy());
1655   } else {
1656     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1657                                     VA.getLocMemOffset(), isImmutable);
1658     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1659     return DAG.getLoad(ValVT, dl, Chain, FIN,
1660                        MachinePointerInfo::getFixedStack(FI),
1661                        false, false, 0);
1662   }
1663 }
1664
1665 SDValue
1666 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1667                                         CallingConv::ID CallConv,
1668                                         bool isVarArg,
1669                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1670                                         DebugLoc dl,
1671                                         SelectionDAG &DAG,
1672                                         SmallVectorImpl<SDValue> &InVals)
1673                                           const {
1674   MachineFunction &MF = DAG.getMachineFunction();
1675   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1676
1677   const Function* Fn = MF.getFunction();
1678   if (Fn->hasExternalLinkage() &&
1679       Subtarget->isTargetCygMing() &&
1680       Fn->getName() == "main")
1681     FuncInfo->setForceFramePointer(true);
1682
1683   MachineFrameInfo *MFI = MF.getFrameInfo();
1684   bool Is64Bit = Subtarget->is64Bit();
1685   bool IsWin64 = Subtarget->isTargetWin64();
1686
1687   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1688          "Var args not supported with calling convention fastcc or ghc");
1689
1690   // Assign locations to all of the incoming arguments.
1691   SmallVector<CCValAssign, 16> ArgLocs;
1692   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1693                  ArgLocs, *DAG.getContext());
1694
1695   // Allocate shadow area for Win64
1696   if (IsWin64) {
1697     CCInfo.AllocateStack(32, 8);
1698   }
1699
1700   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
1701
1702   unsigned LastVal = ~0U;
1703   SDValue ArgValue;
1704   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1705     CCValAssign &VA = ArgLocs[i];
1706     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1707     // places.
1708     assert(VA.getValNo() != LastVal &&
1709            "Don't support value assigned to multiple locs yet");
1710     LastVal = VA.getValNo();
1711
1712     if (VA.isRegLoc()) {
1713       EVT RegVT = VA.getLocVT();
1714       TargetRegisterClass *RC = NULL;
1715       if (RegVT == MVT::i32)
1716         RC = X86::GR32RegisterClass;
1717       else if (Is64Bit && RegVT == MVT::i64)
1718         RC = X86::GR64RegisterClass;
1719       else if (RegVT == MVT::f32)
1720         RC = X86::FR32RegisterClass;
1721       else if (RegVT == MVT::f64)
1722         RC = X86::FR64RegisterClass;
1723       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1724         RC = X86::VR256RegisterClass;
1725       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1726         RC = X86::VR128RegisterClass;
1727       else if (RegVT == MVT::x86mmx)
1728         RC = X86::VR64RegisterClass;
1729       else
1730         llvm_unreachable("Unknown argument type!");
1731
1732       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1733       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1734
1735       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1736       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1737       // right size.
1738       if (VA.getLocInfo() == CCValAssign::SExt)
1739         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1740                                DAG.getValueType(VA.getValVT()));
1741       else if (VA.getLocInfo() == CCValAssign::ZExt)
1742         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1743                                DAG.getValueType(VA.getValVT()));
1744       else if (VA.getLocInfo() == CCValAssign::BCvt)
1745         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
1746
1747       if (VA.isExtInLoc()) {
1748         // Handle MMX values passed in XMM regs.
1749         if (RegVT.isVector()) {
1750           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1751                                  ArgValue);
1752         } else
1753           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1754       }
1755     } else {
1756       assert(VA.isMemLoc());
1757       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1758     }
1759
1760     // If value is passed via pointer - do a load.
1761     if (VA.getLocInfo() == CCValAssign::Indirect)
1762       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1763                              MachinePointerInfo(), false, false, 0);
1764
1765     InVals.push_back(ArgValue);
1766   }
1767
1768   // The x86-64 ABI for returning structs by value requires that we copy
1769   // the sret argument into %rax for the return. Save the argument into
1770   // a virtual register so that we can access it from the return points.
1771   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1772     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1773     unsigned Reg = FuncInfo->getSRetReturnReg();
1774     if (!Reg) {
1775       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1776       FuncInfo->setSRetReturnReg(Reg);
1777     }
1778     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1779     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1780   }
1781
1782   unsigned StackSize = CCInfo.getNextStackOffset();
1783   // Align stack specially for tail calls.
1784   if (FuncIsMadeTailCallSafe(CallConv))
1785     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1786
1787   // If the function takes variable number of arguments, make a frame index for
1788   // the start of the first vararg value... for expansion of llvm.va_start.
1789   if (isVarArg) {
1790     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1791                     CallConv != CallingConv::X86_ThisCall)) {
1792       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1793     }
1794     if (Is64Bit) {
1795       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1796
1797       // FIXME: We should really autogenerate these arrays
1798       static const unsigned GPR64ArgRegsWin64[] = {
1799         X86::RCX, X86::RDX, X86::R8,  X86::R9
1800       };
1801       static const unsigned GPR64ArgRegs64Bit[] = {
1802         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1803       };
1804       static const unsigned XMMArgRegs64Bit[] = {
1805         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1806         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1807       };
1808       const unsigned *GPR64ArgRegs;
1809       unsigned NumXMMRegs = 0;
1810
1811       if (IsWin64) {
1812         // The XMM registers which might contain var arg parameters are shadowed
1813         // in their paired GPR.  So we only need to save the GPR to their home
1814         // slots.
1815         TotalNumIntRegs = 4;
1816         GPR64ArgRegs = GPR64ArgRegsWin64;
1817       } else {
1818         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1819         GPR64ArgRegs = GPR64ArgRegs64Bit;
1820
1821         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1822       }
1823       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1824                                                        TotalNumIntRegs);
1825
1826       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1827       assert(!(NumXMMRegs && !Subtarget->hasXMM()) &&
1828              "SSE register cannot be used when SSE is disabled!");
1829       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1830              "SSE register cannot be used when SSE is disabled!");
1831       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasXMM())
1832         // Kernel mode asks for SSE to be disabled, so don't push them
1833         // on the stack.
1834         TotalNumXMMRegs = 0;
1835
1836       if (IsWin64) {
1837         const TargetFrameLowering &TFI = *getTargetMachine().getFrameLowering();
1838         // Get to the caller-allocated home save location.  Add 8 to account
1839         // for the return address.
1840         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1841         FuncInfo->setRegSaveFrameIndex(
1842           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1843         // Fixup to set vararg frame on shadow area (4 x i64).
1844         if (NumIntRegs < 4)
1845           FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1846       } else {
1847         // For X86-64, if there are vararg parameters that are passed via
1848         // registers, then we must store them to their spots on the stack so they
1849         // may be loaded by deferencing the result of va_next.
1850         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1851         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1852         FuncInfo->setRegSaveFrameIndex(
1853           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1854                                false));
1855       }
1856
1857       // Store the integer parameter registers.
1858       SmallVector<SDValue, 8> MemOps;
1859       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1860                                         getPointerTy());
1861       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1862       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1863         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1864                                   DAG.getIntPtrConstant(Offset));
1865         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1866                                      X86::GR64RegisterClass);
1867         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1868         SDValue Store =
1869           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1870                        MachinePointerInfo::getFixedStack(
1871                          FuncInfo->getRegSaveFrameIndex(), Offset),
1872                        false, false, 0);
1873         MemOps.push_back(Store);
1874         Offset += 8;
1875       }
1876
1877       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1878         // Now store the XMM (fp + vector) parameter registers.
1879         SmallVector<SDValue, 11> SaveXMMOps;
1880         SaveXMMOps.push_back(Chain);
1881
1882         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1883         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1884         SaveXMMOps.push_back(ALVal);
1885
1886         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1887                                FuncInfo->getRegSaveFrameIndex()));
1888         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1889                                FuncInfo->getVarArgsFPOffset()));
1890
1891         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1892           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1893                                        X86::VR128RegisterClass);
1894           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1895           SaveXMMOps.push_back(Val);
1896         }
1897         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1898                                      MVT::Other,
1899                                      &SaveXMMOps[0], SaveXMMOps.size()));
1900       }
1901
1902       if (!MemOps.empty())
1903         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1904                             &MemOps[0], MemOps.size());
1905     }
1906   }
1907
1908   // Some CCs need callee pop.
1909   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1910     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1911   } else {
1912     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1913     // If this is an sret function, the return should pop the hidden pointer.
1914     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1915       FuncInfo->setBytesToPopOnReturn(4);
1916   }
1917
1918   if (!Is64Bit) {
1919     // RegSaveFrameIndex is X86-64 only.
1920     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1921     if (CallConv == CallingConv::X86_FastCall ||
1922         CallConv == CallingConv::X86_ThisCall)
1923       // fastcc functions can't have varargs.
1924       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1925   }
1926
1927   return Chain;
1928 }
1929
1930 SDValue
1931 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1932                                     SDValue StackPtr, SDValue Arg,
1933                                     DebugLoc dl, SelectionDAG &DAG,
1934                                     const CCValAssign &VA,
1935                                     ISD::ArgFlagsTy Flags) const {
1936   unsigned LocMemOffset = VA.getLocMemOffset();
1937   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1938   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1939   if (Flags.isByVal())
1940     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1941
1942   return DAG.getStore(Chain, dl, Arg, PtrOff,
1943                       MachinePointerInfo::getStack(LocMemOffset),
1944                       false, false, 0);
1945 }
1946
1947 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1948 /// optimization is performed and it is required.
1949 SDValue
1950 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1951                                            SDValue &OutRetAddr, SDValue Chain,
1952                                            bool IsTailCall, bool Is64Bit,
1953                                            int FPDiff, DebugLoc dl) const {
1954   // Adjust the Return address stack slot.
1955   EVT VT = getPointerTy();
1956   OutRetAddr = getReturnAddressFrameIndex(DAG);
1957
1958   // Load the "old" Return address.
1959   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1960                            false, false, 0);
1961   return SDValue(OutRetAddr.getNode(), 1);
1962 }
1963
1964 /// EmitTailCallStoreRetAddr - Emit a store of the return address if tail call
1965 /// optimization is performed and it is required (FPDiff!=0).
1966 static SDValue
1967 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1968                          SDValue Chain, SDValue RetAddrFrIdx,
1969                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1970   // Store the return address to the appropriate stack slot.
1971   if (!FPDiff) return Chain;
1972   // Calculate the new stack slot for the return address.
1973   int SlotSize = Is64Bit ? 8 : 4;
1974   int NewReturnAddrFI =
1975     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1976   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1977   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1978   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1979                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1980                        false, false, 0);
1981   return Chain;
1982 }
1983
1984 SDValue
1985 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1986                              CallingConv::ID CallConv, bool isVarArg,
1987                              bool &isTailCall,
1988                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1989                              const SmallVectorImpl<SDValue> &OutVals,
1990                              const SmallVectorImpl<ISD::InputArg> &Ins,
1991                              DebugLoc dl, SelectionDAG &DAG,
1992                              SmallVectorImpl<SDValue> &InVals) const {
1993   MachineFunction &MF = DAG.getMachineFunction();
1994   bool Is64Bit        = Subtarget->is64Bit();
1995   bool IsWin64        = Subtarget->isTargetWin64();
1996   bool IsStructRet    = CallIsStructReturn(Outs);
1997   bool IsSibcall      = false;
1998
1999   if (isTailCall) {
2000     // Check if it's really possible to do a tail call.
2001     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2002                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
2003                                                    Outs, OutVals, Ins, DAG);
2004
2005     // Sibcalls are automatically detected tailcalls which do not require
2006     // ABI changes.
2007     if (!GuaranteedTailCallOpt && isTailCall)
2008       IsSibcall = true;
2009
2010     if (isTailCall)
2011       ++NumTailCalls;
2012   }
2013
2014   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2015          "Var args not supported with calling convention fastcc or ghc");
2016
2017   // Analyze operands of the call, assigning locations to each operand.
2018   SmallVector<CCValAssign, 16> ArgLocs;
2019   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
2020                  ArgLocs, *DAG.getContext());
2021
2022   // Allocate shadow area for Win64
2023   if (IsWin64) {
2024     CCInfo.AllocateStack(32, 8);
2025   }
2026
2027   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2028
2029   // Get a count of how many bytes are to be pushed on the stack.
2030   unsigned NumBytes = CCInfo.getNextStackOffset();
2031   if (IsSibcall)
2032     // This is a sibcall. The memory operands are available in caller's
2033     // own caller's stack.
2034     NumBytes = 0;
2035   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
2036     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2037
2038   int FPDiff = 0;
2039   if (isTailCall && !IsSibcall) {
2040     // Lower arguments at fp - stackoffset + fpdiff.
2041     unsigned NumBytesCallerPushed =
2042       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
2043     FPDiff = NumBytesCallerPushed - NumBytes;
2044
2045     // Set the delta of movement of the returnaddr stackslot.
2046     // But only set if delta is greater than previous delta.
2047     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
2048       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
2049   }
2050
2051   if (!IsSibcall)
2052     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2053
2054   SDValue RetAddrFrIdx;
2055   // Load return address for tail calls.
2056   if (isTailCall && FPDiff)
2057     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2058                                     Is64Bit, FPDiff, dl);
2059
2060   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2061   SmallVector<SDValue, 8> MemOpChains;
2062   SDValue StackPtr;
2063
2064   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2065   // of tail call optimization arguments are handle later.
2066   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2067     CCValAssign &VA = ArgLocs[i];
2068     EVT RegVT = VA.getLocVT();
2069     SDValue Arg = OutVals[i];
2070     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2071     bool isByVal = Flags.isByVal();
2072
2073     // Promote the value if needed.
2074     switch (VA.getLocInfo()) {
2075     default: llvm_unreachable("Unknown loc info!");
2076     case CCValAssign::Full: break;
2077     case CCValAssign::SExt:
2078       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2079       break;
2080     case CCValAssign::ZExt:
2081       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2082       break;
2083     case CCValAssign::AExt:
2084       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
2085         // Special case: passing MMX values in XMM registers.
2086         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2087         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2088         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2089       } else
2090         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2091       break;
2092     case CCValAssign::BCvt:
2093       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2094       break;
2095     case CCValAssign::Indirect: {
2096       // Store the argument.
2097       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2098       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2099       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2100                            MachinePointerInfo::getFixedStack(FI),
2101                            false, false, 0);
2102       Arg = SpillSlot;
2103       break;
2104     }
2105     }
2106
2107     if (VA.isRegLoc()) {
2108       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2109       if (isVarArg && IsWin64) {
2110         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2111         // shadow reg if callee is a varargs function.
2112         unsigned ShadowReg = 0;
2113         switch (VA.getLocReg()) {
2114         case X86::XMM0: ShadowReg = X86::RCX; break;
2115         case X86::XMM1: ShadowReg = X86::RDX; break;
2116         case X86::XMM2: ShadowReg = X86::R8; break;
2117         case X86::XMM3: ShadowReg = X86::R9; break;
2118         }
2119         if (ShadowReg)
2120           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2121       }
2122     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2123       assert(VA.isMemLoc());
2124       if (StackPtr.getNode() == 0)
2125         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2126       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2127                                              dl, DAG, VA, Flags));
2128     }
2129   }
2130
2131   if (!MemOpChains.empty())
2132     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2133                         &MemOpChains[0], MemOpChains.size());
2134
2135   // Build a sequence of copy-to-reg nodes chained together with token chain
2136   // and flag operands which copy the outgoing args into registers.
2137   SDValue InFlag;
2138   // Tail call byval lowering might overwrite argument registers so in case of
2139   // tail call optimization the copies to registers are lowered later.
2140   if (!isTailCall)
2141     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2142       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2143                                RegsToPass[i].second, InFlag);
2144       InFlag = Chain.getValue(1);
2145     }
2146
2147   if (Subtarget->isPICStyleGOT()) {
2148     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2149     // GOT pointer.
2150     if (!isTailCall) {
2151       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2152                                DAG.getNode(X86ISD::GlobalBaseReg,
2153                                            DebugLoc(), getPointerTy()),
2154                                InFlag);
2155       InFlag = Chain.getValue(1);
2156     } else {
2157       // If we are tail calling and generating PIC/GOT style code load the
2158       // address of the callee into ECX. The value in ecx is used as target of
2159       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2160       // for tail calls on PIC/GOT architectures. Normally we would just put the
2161       // address of GOT into ebx and then call target@PLT. But for tail calls
2162       // ebx would be restored (since ebx is callee saved) before jumping to the
2163       // target@PLT.
2164
2165       // Note: The actual moving to ECX is done further down.
2166       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2167       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2168           !G->getGlobal()->hasProtectedVisibility())
2169         Callee = LowerGlobalAddress(Callee, DAG);
2170       else if (isa<ExternalSymbolSDNode>(Callee))
2171         Callee = LowerExternalSymbol(Callee, DAG);
2172     }
2173   }
2174
2175   if (Is64Bit && isVarArg && !IsWin64) {
2176     // From AMD64 ABI document:
2177     // For calls that may call functions that use varargs or stdargs
2178     // (prototype-less calls or calls to functions containing ellipsis (...) in
2179     // the declaration) %al is used as hidden argument to specify the number
2180     // of SSE registers used. The contents of %al do not need to match exactly
2181     // the number of registers, but must be an ubound on the number of SSE
2182     // registers used and is in the range 0 - 8 inclusive.
2183
2184     // Count the number of XMM registers allocated.
2185     static const unsigned XMMArgRegs[] = {
2186       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2187       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2188     };
2189     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2190     assert((Subtarget->hasXMM() || !NumXMMRegs)
2191            && "SSE registers cannot be used when SSE is disabled");
2192
2193     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2194                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2195     InFlag = Chain.getValue(1);
2196   }
2197
2198
2199   // For tail calls lower the arguments to the 'real' stack slot.
2200   if (isTailCall) {
2201     // Force all the incoming stack arguments to be loaded from the stack
2202     // before any new outgoing arguments are stored to the stack, because the
2203     // outgoing stack slots may alias the incoming argument stack slots, and
2204     // the alias isn't otherwise explicit. This is slightly more conservative
2205     // than necessary, because it means that each store effectively depends
2206     // on every argument instead of just those arguments it would clobber.
2207     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2208
2209     SmallVector<SDValue, 8> MemOpChains2;
2210     SDValue FIN;
2211     int FI = 0;
2212     // Do not flag preceding copytoreg stuff together with the following stuff.
2213     InFlag = SDValue();
2214     if (GuaranteedTailCallOpt) {
2215       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2216         CCValAssign &VA = ArgLocs[i];
2217         if (VA.isRegLoc())
2218           continue;
2219         assert(VA.isMemLoc());
2220         SDValue Arg = OutVals[i];
2221         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2222         // Create frame index.
2223         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2224         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2225         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2226         FIN = DAG.getFrameIndex(FI, getPointerTy());
2227
2228         if (Flags.isByVal()) {
2229           // Copy relative to framepointer.
2230           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2231           if (StackPtr.getNode() == 0)
2232             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2233                                           getPointerTy());
2234           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2235
2236           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2237                                                            ArgChain,
2238                                                            Flags, DAG, dl));
2239         } else {
2240           // Store relative to framepointer.
2241           MemOpChains2.push_back(
2242             DAG.getStore(ArgChain, dl, Arg, FIN,
2243                          MachinePointerInfo::getFixedStack(FI),
2244                          false, false, 0));
2245         }
2246       }
2247     }
2248
2249     if (!MemOpChains2.empty())
2250       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2251                           &MemOpChains2[0], MemOpChains2.size());
2252
2253     // Copy arguments to their registers.
2254     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2255       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2256                                RegsToPass[i].second, InFlag);
2257       InFlag = Chain.getValue(1);
2258     }
2259     InFlag =SDValue();
2260
2261     // Store the return address to the appropriate stack slot.
2262     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2263                                      FPDiff, dl);
2264   }
2265
2266   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2267     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2268     // In the 64-bit large code model, we have to make all calls
2269     // through a register, since the call instruction's 32-bit
2270     // pc-relative offset may not be large enough to hold the whole
2271     // address.
2272   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2273     // If the callee is a GlobalAddress node (quite common, every direct call
2274     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2275     // it.
2276
2277     // We should use extra load for direct calls to dllimported functions in
2278     // non-JIT mode.
2279     const GlobalValue *GV = G->getGlobal();
2280     if (!GV->hasDLLImportLinkage()) {
2281       unsigned char OpFlags = 0;
2282
2283       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2284       // external symbols most go through the PLT in PIC mode.  If the symbol
2285       // has hidden or protected visibility, or if it is static or local, then
2286       // we don't need to use the PLT - we can directly call it.
2287       if (Subtarget->isTargetELF() &&
2288           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2289           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2290         OpFlags = X86II::MO_PLT;
2291       } else if (Subtarget->isPICStyleStubAny() &&
2292                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2293                  (!Subtarget->getTargetTriple().isMacOSX() ||
2294                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2295         // PC-relative references to external symbols should go through $stub,
2296         // unless we're building with the leopard linker or later, which
2297         // automatically synthesizes these stubs.
2298         OpFlags = X86II::MO_DARWIN_STUB;
2299       }
2300
2301       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2302                                           G->getOffset(), OpFlags);
2303     }
2304   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2305     unsigned char OpFlags = 0;
2306
2307     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
2308     // external symbols should go through the PLT.
2309     if (Subtarget->isTargetELF() &&
2310         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2311       OpFlags = X86II::MO_PLT;
2312     } else if (Subtarget->isPICStyleStubAny() &&
2313                (!Subtarget->getTargetTriple().isMacOSX() ||
2314                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2315       // PC-relative references to external symbols should go through $stub,
2316       // unless we're building with the leopard linker or later, which
2317       // automatically synthesizes these stubs.
2318       OpFlags = X86II::MO_DARWIN_STUB;
2319     }
2320
2321     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2322                                          OpFlags);
2323   }
2324
2325   // Returns a chain & a flag for retval copy to use.
2326   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2327   SmallVector<SDValue, 8> Ops;
2328
2329   if (!IsSibcall && isTailCall) {
2330     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2331                            DAG.getIntPtrConstant(0, true), InFlag);
2332     InFlag = Chain.getValue(1);
2333   }
2334
2335   Ops.push_back(Chain);
2336   Ops.push_back(Callee);
2337
2338   if (isTailCall)
2339     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2340
2341   // Add argument registers to the end of the list so that they are known live
2342   // into the call.
2343   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2344     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2345                                   RegsToPass[i].second.getValueType()));
2346
2347   // Add an implicit use GOT pointer in EBX.
2348   if (!isTailCall && Subtarget->isPICStyleGOT())
2349     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2350
2351   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2352   if (Is64Bit && isVarArg && !IsWin64)
2353     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2354
2355   if (InFlag.getNode())
2356     Ops.push_back(InFlag);
2357
2358   if (isTailCall) {
2359     // We used to do:
2360     //// If this is the first return lowered for this function, add the regs
2361     //// to the liveout set for the function.
2362     // This isn't right, although it's probably harmless on x86; liveouts
2363     // should be computed from returns not tail calls.  Consider a void
2364     // function making a tail call to a function returning int.
2365     return DAG.getNode(X86ISD::TC_RETURN, dl,
2366                        NodeTys, &Ops[0], Ops.size());
2367   }
2368
2369   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2370   InFlag = Chain.getValue(1);
2371
2372   // Create the CALLSEQ_END node.
2373   unsigned NumBytesForCalleeToPush;
2374   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2375     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2376   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2377     // If this is a call to a struct-return function, the callee
2378     // pops the hidden struct pointer, so we have to push it back.
2379     // This is common for Darwin/X86, Linux & Mingw32 targets.
2380     NumBytesForCalleeToPush = 4;
2381   else
2382     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2383
2384   // Returns a flag for retval copy to use.
2385   if (!IsSibcall) {
2386     Chain = DAG.getCALLSEQ_END(Chain,
2387                                DAG.getIntPtrConstant(NumBytes, true),
2388                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2389                                                      true),
2390                                InFlag);
2391     InFlag = Chain.getValue(1);
2392   }
2393
2394   // Handle result values, copying them out of physregs into vregs that we
2395   // return.
2396   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2397                          Ins, dl, DAG, InVals);
2398 }
2399
2400
2401 //===----------------------------------------------------------------------===//
2402 //                Fast Calling Convention (tail call) implementation
2403 //===----------------------------------------------------------------------===//
2404
2405 //  Like std call, callee cleans arguments, convention except that ECX is
2406 //  reserved for storing the tail called function address. Only 2 registers are
2407 //  free for argument passing (inreg). Tail call optimization is performed
2408 //  provided:
2409 //                * tailcallopt is enabled
2410 //                * caller/callee are fastcc
2411 //  On X86_64 architecture with GOT-style position independent code only local
2412 //  (within module) calls are supported at the moment.
2413 //  To keep the stack aligned according to platform abi the function
2414 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2415 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2416 //  If a tail called function callee has more arguments than the caller the
2417 //  caller needs to make sure that there is room to move the RETADDR to. This is
2418 //  achieved by reserving an area the size of the argument delta right after the
2419 //  original REtADDR, but before the saved framepointer or the spilled registers
2420 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2421 //  stack layout:
2422 //    arg1
2423 //    arg2
2424 //    RETADDR
2425 //    [ new RETADDR
2426 //      move area ]
2427 //    (possible EBP)
2428 //    ESI
2429 //    EDI
2430 //    local1 ..
2431
2432 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2433 /// for a 16 byte align requirement.
2434 unsigned
2435 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2436                                                SelectionDAG& DAG) const {
2437   MachineFunction &MF = DAG.getMachineFunction();
2438   const TargetMachine &TM = MF.getTarget();
2439   const TargetFrameLowering &TFI = *TM.getFrameLowering();
2440   unsigned StackAlignment = TFI.getStackAlignment();
2441   uint64_t AlignMask = StackAlignment - 1;
2442   int64_t Offset = StackSize;
2443   uint64_t SlotSize = TD->getPointerSize();
2444   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2445     // Number smaller than 12 so just add the difference.
2446     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2447   } else {
2448     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2449     Offset = ((~AlignMask) & Offset) + StackAlignment +
2450       (StackAlignment-SlotSize);
2451   }
2452   return Offset;
2453 }
2454
2455 /// MatchingStackOffset - Return true if the given stack call argument is
2456 /// already available in the same position (relatively) of the caller's
2457 /// incoming argument stack.
2458 static
2459 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2460                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2461                          const X86InstrInfo *TII) {
2462   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2463   int FI = INT_MAX;
2464   if (Arg.getOpcode() == ISD::CopyFromReg) {
2465     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2466     if (!TargetRegisterInfo::isVirtualRegister(VR))
2467       return false;
2468     MachineInstr *Def = MRI->getVRegDef(VR);
2469     if (!Def)
2470       return false;
2471     if (!Flags.isByVal()) {
2472       if (!TII->isLoadFromStackSlot(Def, FI))
2473         return false;
2474     } else {
2475       unsigned Opcode = Def->getOpcode();
2476       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2477           Def->getOperand(1).isFI()) {
2478         FI = Def->getOperand(1).getIndex();
2479         Bytes = Flags.getByValSize();
2480       } else
2481         return false;
2482     }
2483   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2484     if (Flags.isByVal())
2485       // ByVal argument is passed in as a pointer but it's now being
2486       // dereferenced. e.g.
2487       // define @foo(%struct.X* %A) {
2488       //   tail call @bar(%struct.X* byval %A)
2489       // }
2490       return false;
2491     SDValue Ptr = Ld->getBasePtr();
2492     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2493     if (!FINode)
2494       return false;
2495     FI = FINode->getIndex();
2496   } else
2497     return false;
2498
2499   assert(FI != INT_MAX);
2500   if (!MFI->isFixedObjectIndex(FI))
2501     return false;
2502   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2503 }
2504
2505 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2506 /// for tail call optimization. Targets which want to do tail call
2507 /// optimization should implement this function.
2508 bool
2509 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2510                                                      CallingConv::ID CalleeCC,
2511                                                      bool isVarArg,
2512                                                      bool isCalleeStructRet,
2513                                                      bool isCallerStructRet,
2514                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2515                                     const SmallVectorImpl<SDValue> &OutVals,
2516                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2517                                                      SelectionDAG& DAG) const {
2518   if (!IsTailCallConvention(CalleeCC) &&
2519       CalleeCC != CallingConv::C)
2520     return false;
2521
2522   // If -tailcallopt is specified, make fastcc functions tail-callable.
2523   const MachineFunction &MF = DAG.getMachineFunction();
2524   const Function *CallerF = DAG.getMachineFunction().getFunction();
2525   CallingConv::ID CallerCC = CallerF->getCallingConv();
2526   bool CCMatch = CallerCC == CalleeCC;
2527
2528   if (GuaranteedTailCallOpt) {
2529     if (IsTailCallConvention(CalleeCC) && CCMatch)
2530       return true;
2531     return false;
2532   }
2533
2534   // Look for obvious safe cases to perform tail call optimization that do not
2535   // require ABI changes. This is what gcc calls sibcall.
2536
2537   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2538   // emit a special epilogue.
2539   if (RegInfo->needsStackRealignment(MF))
2540     return false;
2541
2542   // Do not sibcall optimize vararg calls unless the call site is not passing
2543   // any arguments.
2544   if (isVarArg && !Outs.empty())
2545     return false;
2546
2547   // Also avoid sibcall optimization if either caller or callee uses struct
2548   // return semantics.
2549   if (isCalleeStructRet || isCallerStructRet)
2550     return false;
2551
2552   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2553   // Therefore if it's not used by the call it is not safe to optimize this into
2554   // a sibcall.
2555   bool Unused = false;
2556   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2557     if (!Ins[i].Used) {
2558       Unused = true;
2559       break;
2560     }
2561   }
2562   if (Unused) {
2563     SmallVector<CCValAssign, 16> RVLocs;
2564     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2565                    RVLocs, *DAG.getContext());
2566     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2567     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2568       CCValAssign &VA = RVLocs[i];
2569       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2570         return false;
2571     }
2572   }
2573
2574   // If the calling conventions do not match, then we'd better make sure the
2575   // results are returned in the same way as what the caller expects.
2576   if (!CCMatch) {
2577     SmallVector<CCValAssign, 16> RVLocs1;
2578     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2579                     RVLocs1, *DAG.getContext());
2580     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2581
2582     SmallVector<CCValAssign, 16> RVLocs2;
2583     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2584                     RVLocs2, *DAG.getContext());
2585     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2586
2587     if (RVLocs1.size() != RVLocs2.size())
2588       return false;
2589     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2590       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2591         return false;
2592       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2593         return false;
2594       if (RVLocs1[i].isRegLoc()) {
2595         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2596           return false;
2597       } else {
2598         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2599           return false;
2600       }
2601     }
2602   }
2603
2604   // If the callee takes no arguments then go on to check the results of the
2605   // call.
2606   if (!Outs.empty()) {
2607     // Check if stack adjustment is needed. For now, do not do this if any
2608     // argument is passed on the stack.
2609     SmallVector<CCValAssign, 16> ArgLocs;
2610     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2611                    ArgLocs, *DAG.getContext());
2612
2613     // Allocate shadow area for Win64
2614     if (Subtarget->isTargetWin64()) {
2615       CCInfo.AllocateStack(32, 8);
2616     }
2617
2618     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2619     if (CCInfo.getNextStackOffset()) {
2620       MachineFunction &MF = DAG.getMachineFunction();
2621       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2622         return false;
2623
2624       // Check if the arguments are already laid out in the right way as
2625       // the caller's fixed stack objects.
2626       MachineFrameInfo *MFI = MF.getFrameInfo();
2627       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2628       const X86InstrInfo *TII =
2629         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2630       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2631         CCValAssign &VA = ArgLocs[i];
2632         SDValue Arg = OutVals[i];
2633         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2634         if (VA.getLocInfo() == CCValAssign::Indirect)
2635           return false;
2636         if (!VA.isRegLoc()) {
2637           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2638                                    MFI, MRI, TII))
2639             return false;
2640         }
2641       }
2642     }
2643
2644     // If the tailcall address may be in a register, then make sure it's
2645     // possible to register allocate for it. In 32-bit, the call address can
2646     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2647     // callee-saved registers are restored. These happen to be the same
2648     // registers used to pass 'inreg' arguments so watch out for those.
2649     if (!Subtarget->is64Bit() &&
2650         !isa<GlobalAddressSDNode>(Callee) &&
2651         !isa<ExternalSymbolSDNode>(Callee)) {
2652       unsigned NumInRegs = 0;
2653       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2654         CCValAssign &VA = ArgLocs[i];
2655         if (!VA.isRegLoc())
2656           continue;
2657         unsigned Reg = VA.getLocReg();
2658         switch (Reg) {
2659         default: break;
2660         case X86::EAX: case X86::EDX: case X86::ECX:
2661           if (++NumInRegs == 3)
2662             return false;
2663           break;
2664         }
2665       }
2666     }
2667   }
2668
2669   // An stdcall caller is expected to clean up its arguments; the callee
2670   // isn't going to do that.
2671   if (!CCMatch && CallerCC==CallingConv::X86_StdCall)
2672     return false;
2673
2674   return true;
2675 }
2676
2677 FastISel *
2678 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2679   return X86::createFastISel(funcInfo);
2680 }
2681
2682
2683 //===----------------------------------------------------------------------===//
2684 //                           Other Lowering Hooks
2685 //===----------------------------------------------------------------------===//
2686
2687 static bool MayFoldLoad(SDValue Op) {
2688   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2689 }
2690
2691 static bool MayFoldIntoStore(SDValue Op) {
2692   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2693 }
2694
2695 static bool isTargetShuffle(unsigned Opcode) {
2696   switch(Opcode) {
2697   default: return false;
2698   case X86ISD::PSHUFD:
2699   case X86ISD::PSHUFHW:
2700   case X86ISD::PSHUFLW:
2701   case X86ISD::SHUFPD:
2702   case X86ISD::PALIGN:
2703   case X86ISD::SHUFPS:
2704   case X86ISD::MOVLHPS:
2705   case X86ISD::MOVLHPD:
2706   case X86ISD::MOVHLPS:
2707   case X86ISD::MOVLPS:
2708   case X86ISD::MOVLPD:
2709   case X86ISD::MOVSHDUP:
2710   case X86ISD::MOVSLDUP:
2711   case X86ISD::MOVDDUP:
2712   case X86ISD::MOVSS:
2713   case X86ISD::MOVSD:
2714   case X86ISD::UNPCKLPS:
2715   case X86ISD::UNPCKLPD:
2716   case X86ISD::VUNPCKLPS:
2717   case X86ISD::VUNPCKLPD:
2718   case X86ISD::VUNPCKLPSY:
2719   case X86ISD::VUNPCKLPDY:
2720   case X86ISD::PUNPCKLWD:
2721   case X86ISD::PUNPCKLBW:
2722   case X86ISD::PUNPCKLDQ:
2723   case X86ISD::PUNPCKLQDQ:
2724   case X86ISD::UNPCKHPS:
2725   case X86ISD::UNPCKHPD:
2726   case X86ISD::PUNPCKHWD:
2727   case X86ISD::PUNPCKHBW:
2728   case X86ISD::PUNPCKHDQ:
2729   case X86ISD::PUNPCKHQDQ:
2730     return true;
2731   }
2732   return false;
2733 }
2734
2735 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2736                                                SDValue V1, SelectionDAG &DAG) {
2737   switch(Opc) {
2738   default: llvm_unreachable("Unknown x86 shuffle node");
2739   case X86ISD::MOVSHDUP:
2740   case X86ISD::MOVSLDUP:
2741   case X86ISD::MOVDDUP:
2742     return DAG.getNode(Opc, dl, VT, V1);
2743   }
2744
2745   return SDValue();
2746 }
2747
2748 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2749                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2750   switch(Opc) {
2751   default: llvm_unreachable("Unknown x86 shuffle node");
2752   case X86ISD::PSHUFD:
2753   case X86ISD::PSHUFHW:
2754   case X86ISD::PSHUFLW:
2755     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2756   }
2757
2758   return SDValue();
2759 }
2760
2761 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2762                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2763   switch(Opc) {
2764   default: llvm_unreachable("Unknown x86 shuffle node");
2765   case X86ISD::PALIGN:
2766   case X86ISD::SHUFPD:
2767   case X86ISD::SHUFPS:
2768     return DAG.getNode(Opc, dl, VT, V1, V2,
2769                        DAG.getConstant(TargetMask, MVT::i8));
2770   }
2771   return SDValue();
2772 }
2773
2774 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2775                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2776   switch(Opc) {
2777   default: llvm_unreachable("Unknown x86 shuffle node");
2778   case X86ISD::MOVLHPS:
2779   case X86ISD::MOVLHPD:
2780   case X86ISD::MOVHLPS:
2781   case X86ISD::MOVLPS:
2782   case X86ISD::MOVLPD:
2783   case X86ISD::MOVSS:
2784   case X86ISD::MOVSD:
2785   case X86ISD::UNPCKLPS:
2786   case X86ISD::UNPCKLPD:
2787   case X86ISD::VUNPCKLPS:
2788   case X86ISD::VUNPCKLPD:
2789   case X86ISD::VUNPCKLPSY:
2790   case X86ISD::VUNPCKLPDY:
2791   case X86ISD::PUNPCKLWD:
2792   case X86ISD::PUNPCKLBW:
2793   case X86ISD::PUNPCKLDQ:
2794   case X86ISD::PUNPCKLQDQ:
2795   case X86ISD::UNPCKHPS:
2796   case X86ISD::UNPCKHPD:
2797   case X86ISD::PUNPCKHWD:
2798   case X86ISD::PUNPCKHBW:
2799   case X86ISD::PUNPCKHDQ:
2800   case X86ISD::PUNPCKHQDQ:
2801     return DAG.getNode(Opc, dl, VT, V1, V2);
2802   }
2803   return SDValue();
2804 }
2805
2806 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2807   MachineFunction &MF = DAG.getMachineFunction();
2808   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2809   int ReturnAddrIndex = FuncInfo->getRAIndex();
2810
2811   if (ReturnAddrIndex == 0) {
2812     // Set up a frame object for the return address.
2813     uint64_t SlotSize = TD->getPointerSize();
2814     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2815                                                            false);
2816     FuncInfo->setRAIndex(ReturnAddrIndex);
2817   }
2818
2819   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2820 }
2821
2822
2823 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2824                                        bool hasSymbolicDisplacement) {
2825   // Offset should fit into 32 bit immediate field.
2826   if (!isInt<32>(Offset))
2827     return false;
2828
2829   // If we don't have a symbolic displacement - we don't have any extra
2830   // restrictions.
2831   if (!hasSymbolicDisplacement)
2832     return true;
2833
2834   // FIXME: Some tweaks might be needed for medium code model.
2835   if (M != CodeModel::Small && M != CodeModel::Kernel)
2836     return false;
2837
2838   // For small code model we assume that latest object is 16MB before end of 31
2839   // bits boundary. We may also accept pretty large negative constants knowing
2840   // that all objects are in the positive half of address space.
2841   if (M == CodeModel::Small && Offset < 16*1024*1024)
2842     return true;
2843
2844   // For kernel code model we know that all object resist in the negative half
2845   // of 32bits address space. We may not accept negative offsets, since they may
2846   // be just off and we may accept pretty large positive ones.
2847   if (M == CodeModel::Kernel && Offset > 0)
2848     return true;
2849
2850   return false;
2851 }
2852
2853 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2854 /// specific condition code, returning the condition code and the LHS/RHS of the
2855 /// comparison to make.
2856 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2857                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2858   if (!isFP) {
2859     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2860       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2861         // X > -1   -> X == 0, jump !sign.
2862         RHS = DAG.getConstant(0, RHS.getValueType());
2863         return X86::COND_NS;
2864       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2865         // X < 0   -> X == 0, jump on sign.
2866         return X86::COND_S;
2867       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2868         // X < 1   -> X <= 0
2869         RHS = DAG.getConstant(0, RHS.getValueType());
2870         return X86::COND_LE;
2871       }
2872     }
2873
2874     switch (SetCCOpcode) {
2875     default: llvm_unreachable("Invalid integer condition!");
2876     case ISD::SETEQ:  return X86::COND_E;
2877     case ISD::SETGT:  return X86::COND_G;
2878     case ISD::SETGE:  return X86::COND_GE;
2879     case ISD::SETLT:  return X86::COND_L;
2880     case ISD::SETLE:  return X86::COND_LE;
2881     case ISD::SETNE:  return X86::COND_NE;
2882     case ISD::SETULT: return X86::COND_B;
2883     case ISD::SETUGT: return X86::COND_A;
2884     case ISD::SETULE: return X86::COND_BE;
2885     case ISD::SETUGE: return X86::COND_AE;
2886     }
2887   }
2888
2889   // First determine if it is required or is profitable to flip the operands.
2890
2891   // If LHS is a foldable load, but RHS is not, flip the condition.
2892   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
2893       !ISD::isNON_EXTLoad(RHS.getNode())) {
2894     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2895     std::swap(LHS, RHS);
2896   }
2897
2898   switch (SetCCOpcode) {
2899   default: break;
2900   case ISD::SETOLT:
2901   case ISD::SETOLE:
2902   case ISD::SETUGT:
2903   case ISD::SETUGE:
2904     std::swap(LHS, RHS);
2905     break;
2906   }
2907
2908   // On a floating point condition, the flags are set as follows:
2909   // ZF  PF  CF   op
2910   //  0 | 0 | 0 | X > Y
2911   //  0 | 0 | 1 | X < Y
2912   //  1 | 0 | 0 | X == Y
2913   //  1 | 1 | 1 | unordered
2914   switch (SetCCOpcode) {
2915   default: llvm_unreachable("Condcode should be pre-legalized away");
2916   case ISD::SETUEQ:
2917   case ISD::SETEQ:   return X86::COND_E;
2918   case ISD::SETOLT:              // flipped
2919   case ISD::SETOGT:
2920   case ISD::SETGT:   return X86::COND_A;
2921   case ISD::SETOLE:              // flipped
2922   case ISD::SETOGE:
2923   case ISD::SETGE:   return X86::COND_AE;
2924   case ISD::SETUGT:              // flipped
2925   case ISD::SETULT:
2926   case ISD::SETLT:   return X86::COND_B;
2927   case ISD::SETUGE:              // flipped
2928   case ISD::SETULE:
2929   case ISD::SETLE:   return X86::COND_BE;
2930   case ISD::SETONE:
2931   case ISD::SETNE:   return X86::COND_NE;
2932   case ISD::SETUO:   return X86::COND_P;
2933   case ISD::SETO:    return X86::COND_NP;
2934   case ISD::SETOEQ:
2935   case ISD::SETUNE:  return X86::COND_INVALID;
2936   }
2937 }
2938
2939 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2940 /// code. Current x86 isa includes the following FP cmov instructions:
2941 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2942 static bool hasFPCMov(unsigned X86CC) {
2943   switch (X86CC) {
2944   default:
2945     return false;
2946   case X86::COND_B:
2947   case X86::COND_BE:
2948   case X86::COND_E:
2949   case X86::COND_P:
2950   case X86::COND_A:
2951   case X86::COND_AE:
2952   case X86::COND_NE:
2953   case X86::COND_NP:
2954     return true;
2955   }
2956 }
2957
2958 /// isFPImmLegal - Returns true if the target can instruction select the
2959 /// specified FP immediate natively. If false, the legalizer will
2960 /// materialize the FP immediate as a load from a constant pool.
2961 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2962   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2963     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2964       return true;
2965   }
2966   return false;
2967 }
2968
2969 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2970 /// the specified range (L, H].
2971 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2972   return (Val < 0) || (Val >= Low && Val < Hi);
2973 }
2974
2975 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2976 /// specified value.
2977 static bool isUndefOrEqual(int Val, int CmpVal) {
2978   if (Val < 0 || Val == CmpVal)
2979     return true;
2980   return false;
2981 }
2982
2983 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2984 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2985 /// the second operand.
2986 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2987   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
2988     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2989   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2990     return (Mask[0] < 2 && Mask[1] < 2);
2991   return false;
2992 }
2993
2994 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2995   SmallVector<int, 8> M;
2996   N->getMask(M);
2997   return ::isPSHUFDMask(M, N->getValueType(0));
2998 }
2999
3000 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
3001 /// is suitable for input to PSHUFHW.
3002 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3003   if (VT != MVT::v8i16)
3004     return false;
3005
3006   // Lower quadword copied in order or undef.
3007   for (int i = 0; i != 4; ++i)
3008     if (Mask[i] >= 0 && Mask[i] != i)
3009       return false;
3010
3011   // Upper quadword shuffled.
3012   for (int i = 4; i != 8; ++i)
3013     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
3014       return false;
3015
3016   return true;
3017 }
3018
3019 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
3020   SmallVector<int, 8> M;
3021   N->getMask(M);
3022   return ::isPSHUFHWMask(M, N->getValueType(0));
3023 }
3024
3025 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
3026 /// is suitable for input to PSHUFLW.
3027 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3028   if (VT != MVT::v8i16)
3029     return false;
3030
3031   // Upper quadword copied in order.
3032   for (int i = 4; i != 8; ++i)
3033     if (Mask[i] >= 0 && Mask[i] != i)
3034       return false;
3035
3036   // Lower quadword shuffled.
3037   for (int i = 0; i != 4; ++i)
3038     if (Mask[i] >= 4)
3039       return false;
3040
3041   return true;
3042 }
3043
3044 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
3045   SmallVector<int, 8> M;
3046   N->getMask(M);
3047   return ::isPSHUFLWMask(M, N->getValueType(0));
3048 }
3049
3050 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
3051 /// is suitable for input to PALIGNR.
3052 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
3053                           bool hasSSSE3) {
3054   int i, e = VT.getVectorNumElements();
3055
3056   // Do not handle v2i64 / v2f64 shuffles with palignr.
3057   if (e < 4 || !hasSSSE3)
3058     return false;
3059
3060   for (i = 0; i != e; ++i)
3061     if (Mask[i] >= 0)
3062       break;
3063
3064   // All undef, not a palignr.
3065   if (i == e)
3066     return false;
3067
3068   // Determine if it's ok to perform a palignr with only the LHS, since we
3069   // don't have access to the actual shuffle elements to see if RHS is undef.
3070   bool Unary = Mask[i] < (int)e;
3071   bool NeedsUnary = false;
3072
3073   int s = Mask[i] - i;
3074
3075   // Check the rest of the elements to see if they are consecutive.
3076   for (++i; i != e; ++i) {
3077     int m = Mask[i];
3078     if (m < 0)
3079       continue;
3080
3081     Unary = Unary && (m < (int)e);
3082     NeedsUnary = NeedsUnary || (m < s);
3083
3084     if (NeedsUnary && !Unary)
3085       return false;
3086     if (Unary && m != ((s+i) & (e-1)))
3087       return false;
3088     if (!Unary && m != (s+i))
3089       return false;
3090   }
3091   return true;
3092 }
3093
3094 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
3095   SmallVector<int, 8> M;
3096   N->getMask(M);
3097   return ::isPALIGNRMask(M, N->getValueType(0), true);
3098 }
3099
3100 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
3101 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
3102 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3103   int NumElems = VT.getVectorNumElements();
3104   if (NumElems != 2 && NumElems != 4)
3105     return false;
3106
3107   int Half = NumElems / 2;
3108   for (int i = 0; i < Half; ++i)
3109     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3110       return false;
3111   for (int i = Half; i < NumElems; ++i)
3112     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3113       return false;
3114
3115   return true;
3116 }
3117
3118 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
3119   SmallVector<int, 8> M;
3120   N->getMask(M);
3121   return ::isSHUFPMask(M, N->getValueType(0));
3122 }
3123
3124 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3125 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3126 /// half elements to come from vector 1 (which would equal the dest.) and
3127 /// the upper half to come from vector 2.
3128 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3129   int NumElems = VT.getVectorNumElements();
3130
3131   if (NumElems != 2 && NumElems != 4)
3132     return false;
3133
3134   int Half = NumElems / 2;
3135   for (int i = 0; i < Half; ++i)
3136     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3137       return false;
3138   for (int i = Half; i < NumElems; ++i)
3139     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3140       return false;
3141   return true;
3142 }
3143
3144 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3145   SmallVector<int, 8> M;
3146   N->getMask(M);
3147   return isCommutedSHUFPMask(M, N->getValueType(0));
3148 }
3149
3150 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3151 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3152 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3153   if (N->getValueType(0).getVectorNumElements() != 4)
3154     return false;
3155
3156   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3157   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3158          isUndefOrEqual(N->getMaskElt(1), 7) &&
3159          isUndefOrEqual(N->getMaskElt(2), 2) &&
3160          isUndefOrEqual(N->getMaskElt(3), 3);
3161 }
3162
3163 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3164 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3165 /// <2, 3, 2, 3>
3166 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3167   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3168
3169   if (NumElems != 4)
3170     return false;
3171
3172   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3173   isUndefOrEqual(N->getMaskElt(1), 3) &&
3174   isUndefOrEqual(N->getMaskElt(2), 2) &&
3175   isUndefOrEqual(N->getMaskElt(3), 3);
3176 }
3177
3178 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3179 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3180 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3181   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3182
3183   if (NumElems != 2 && NumElems != 4)
3184     return false;
3185
3186   for (unsigned i = 0; i < NumElems/2; ++i)
3187     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3188       return false;
3189
3190   for (unsigned i = NumElems/2; i < NumElems; ++i)
3191     if (!isUndefOrEqual(N->getMaskElt(i), i))
3192       return false;
3193
3194   return true;
3195 }
3196
3197 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3198 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3199 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3200   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3201
3202   if ((NumElems != 2 && NumElems != 4)
3203       || N->getValueType(0).getSizeInBits() > 128)
3204     return false;
3205
3206   for (unsigned i = 0; i < NumElems/2; ++i)
3207     if (!isUndefOrEqual(N->getMaskElt(i), i))
3208       return false;
3209
3210   for (unsigned i = 0; i < NumElems/2; ++i)
3211     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3212       return false;
3213
3214   return true;
3215 }
3216
3217 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3218 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3219 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3220                          bool V2IsSplat = false) {
3221   int NumElts = VT.getVectorNumElements();
3222   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3223     return false;
3224
3225   // Handle vector lengths > 128 bits.  Define a "section" as a set of
3226   // 128 bits.  AVX defines UNPCK* to operate independently on 128-bit
3227   // sections.
3228   unsigned NumSections = VT.getSizeInBits() / 128;
3229   if (NumSections == 0 ) NumSections = 1;  // Handle MMX
3230   unsigned NumSectionElts = NumElts / NumSections;
3231
3232   unsigned Start = 0;
3233   unsigned End = NumSectionElts;
3234   for (unsigned s = 0; s < NumSections; ++s) {
3235     for (unsigned i = Start, j = s * NumSectionElts;
3236          i != End;
3237          i += 2, ++j) {
3238       int BitI  = Mask[i];
3239       int BitI1 = Mask[i+1];
3240       if (!isUndefOrEqual(BitI, j))
3241         return false;
3242       if (V2IsSplat) {
3243         if (!isUndefOrEqual(BitI1, NumElts))
3244           return false;
3245       } else {
3246         if (!isUndefOrEqual(BitI1, j + NumElts))
3247           return false;
3248       }
3249     }
3250     // Process the next 128 bits.
3251     Start += NumSectionElts;
3252     End += NumSectionElts;
3253   }
3254
3255   return true;
3256 }
3257
3258 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3259   SmallVector<int, 8> M;
3260   N->getMask(M);
3261   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3262 }
3263
3264 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3265 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3266 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3267                          bool V2IsSplat = false) {
3268   int NumElts = VT.getVectorNumElements();
3269   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3270     return false;
3271
3272   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3273     int BitI  = Mask[i];
3274     int BitI1 = Mask[i+1];
3275     if (!isUndefOrEqual(BitI, j + NumElts/2))
3276       return false;
3277     if (V2IsSplat) {
3278       if (isUndefOrEqual(BitI1, NumElts))
3279         return false;
3280     } else {
3281       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3282         return false;
3283     }
3284   }
3285   return true;
3286 }
3287
3288 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3289   SmallVector<int, 8> M;
3290   N->getMask(M);
3291   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3292 }
3293
3294 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3295 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3296 /// <0, 0, 1, 1>
3297 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3298   int NumElems = VT.getVectorNumElements();
3299   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3300     return false;
3301
3302   // Handle vector lengths > 128 bits.  Define a "section" as a set of
3303   // 128 bits.  AVX defines UNPCK* to operate independently on 128-bit
3304   // sections.
3305   unsigned NumSections = VT.getSizeInBits() / 128;
3306   if (NumSections == 0 ) NumSections = 1;  // Handle MMX
3307   unsigned NumSectionElts = NumElems / NumSections;
3308
3309   for (unsigned s = 0; s < NumSections; ++s) {
3310     for (unsigned i = s * NumSectionElts, j = s * NumSectionElts;
3311          i != NumSectionElts * (s + 1);
3312          i += 2, ++j) {
3313       int BitI  = Mask[i];
3314       int BitI1 = Mask[i+1];
3315
3316       if (!isUndefOrEqual(BitI, j))
3317         return false;
3318       if (!isUndefOrEqual(BitI1, j))
3319         return false;
3320     }
3321   }
3322
3323   return true;
3324 }
3325
3326 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3327   SmallVector<int, 8> M;
3328   N->getMask(M);
3329   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3330 }
3331
3332 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3333 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3334 /// <2, 2, 3, 3>
3335 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3336   int NumElems = VT.getVectorNumElements();
3337   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3338     return false;
3339
3340   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3341     int BitI  = Mask[i];
3342     int BitI1 = Mask[i+1];
3343     if (!isUndefOrEqual(BitI, j))
3344       return false;
3345     if (!isUndefOrEqual(BitI1, j))
3346       return false;
3347   }
3348   return true;
3349 }
3350
3351 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3352   SmallVector<int, 8> M;
3353   N->getMask(M);
3354   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3355 }
3356
3357 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3358 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3359 /// MOVSD, and MOVD, i.e. setting the lowest element.
3360 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3361   if (VT.getVectorElementType().getSizeInBits() < 32)
3362     return false;
3363
3364   int NumElts = VT.getVectorNumElements();
3365
3366   if (!isUndefOrEqual(Mask[0], NumElts))
3367     return false;
3368
3369   for (int i = 1; i < NumElts; ++i)
3370     if (!isUndefOrEqual(Mask[i], i))
3371       return false;
3372
3373   return true;
3374 }
3375
3376 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3377   SmallVector<int, 8> M;
3378   N->getMask(M);
3379   return ::isMOVLMask(M, N->getValueType(0));
3380 }
3381
3382 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3383 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3384 /// element of vector 2 and the other elements to come from vector 1 in order.
3385 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3386                                bool V2IsSplat = false, bool V2IsUndef = false) {
3387   int NumOps = VT.getVectorNumElements();
3388   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3389     return false;
3390
3391   if (!isUndefOrEqual(Mask[0], 0))
3392     return false;
3393
3394   for (int i = 1; i < NumOps; ++i)
3395     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3396           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3397           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3398       return false;
3399
3400   return true;
3401 }
3402
3403 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3404                            bool V2IsUndef = false) {
3405   SmallVector<int, 8> M;
3406   N->getMask(M);
3407   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3408 }
3409
3410 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3411 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3412 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3413   if (N->getValueType(0).getVectorNumElements() != 4)
3414     return false;
3415
3416   // Expect 1, 1, 3, 3
3417   for (unsigned i = 0; i < 2; ++i) {
3418     int Elt = N->getMaskElt(i);
3419     if (Elt >= 0 && Elt != 1)
3420       return false;
3421   }
3422
3423   bool HasHi = false;
3424   for (unsigned i = 2; i < 4; ++i) {
3425     int Elt = N->getMaskElt(i);
3426     if (Elt >= 0 && Elt != 3)
3427       return false;
3428     if (Elt == 3)
3429       HasHi = true;
3430   }
3431   // Don't use movshdup if it can be done with a shufps.
3432   // FIXME: verify that matching u, u, 3, 3 is what we want.
3433   return HasHi;
3434 }
3435
3436 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3437 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3438 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3439   if (N->getValueType(0).getVectorNumElements() != 4)
3440     return false;
3441
3442   // Expect 0, 0, 2, 2
3443   for (unsigned i = 0; i < 2; ++i)
3444     if (N->getMaskElt(i) > 0)
3445       return false;
3446
3447   bool HasHi = false;
3448   for (unsigned i = 2; i < 4; ++i) {
3449     int Elt = N->getMaskElt(i);
3450     if (Elt >= 0 && Elt != 2)
3451       return false;
3452     if (Elt == 2)
3453       HasHi = true;
3454   }
3455   // Don't use movsldup if it can be done with a shufps.
3456   return HasHi;
3457 }
3458
3459 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3460 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3461 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3462   int e = N->getValueType(0).getVectorNumElements() / 2;
3463
3464   for (int i = 0; i < e; ++i)
3465     if (!isUndefOrEqual(N->getMaskElt(i), i))
3466       return false;
3467   for (int i = 0; i < e; ++i)
3468     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3469       return false;
3470   return true;
3471 }
3472
3473 /// isVEXTRACTF128Index - Return true if the specified
3474 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3475 /// suitable for input to VEXTRACTF128.
3476 bool X86::isVEXTRACTF128Index(SDNode *N) {
3477   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3478     return false;
3479
3480   // The index should be aligned on a 128-bit boundary.
3481   uint64_t Index =
3482     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3483
3484   unsigned VL = N->getValueType(0).getVectorNumElements();
3485   unsigned VBits = N->getValueType(0).getSizeInBits();
3486   unsigned ElSize = VBits / VL;
3487   bool Result = (Index * ElSize) % 128 == 0;
3488
3489   return Result;
3490 }
3491
3492 /// isVINSERTF128Index - Return true if the specified INSERT_SUBVECTOR
3493 /// operand specifies a subvector insert that is suitable for input to
3494 /// VINSERTF128.
3495 bool X86::isVINSERTF128Index(SDNode *N) {
3496   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3497     return false;
3498
3499   // The index should be aligned on a 128-bit boundary.
3500   uint64_t Index =
3501     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3502
3503   unsigned VL = N->getValueType(0).getVectorNumElements();
3504   unsigned VBits = N->getValueType(0).getSizeInBits();
3505   unsigned ElSize = VBits / VL;
3506   bool Result = (Index * ElSize) % 128 == 0;
3507
3508   return Result;
3509 }
3510
3511 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3512 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3513 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3514   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3515   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3516
3517   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3518   unsigned Mask = 0;
3519   for (int i = 0; i < NumOperands; ++i) {
3520     int Val = SVOp->getMaskElt(NumOperands-i-1);
3521     if (Val < 0) Val = 0;
3522     if (Val >= NumOperands) Val -= NumOperands;
3523     Mask |= Val;
3524     if (i != NumOperands - 1)
3525       Mask <<= Shift;
3526   }
3527   return Mask;
3528 }
3529
3530 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3531 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3532 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3533   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3534   unsigned Mask = 0;
3535   // 8 nodes, but we only care about the last 4.
3536   for (unsigned i = 7; i >= 4; --i) {
3537     int Val = SVOp->getMaskElt(i);
3538     if (Val >= 0)
3539       Mask |= (Val - 4);
3540     if (i != 4)
3541       Mask <<= 2;
3542   }
3543   return Mask;
3544 }
3545
3546 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3547 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3548 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3549   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3550   unsigned Mask = 0;
3551   // 8 nodes, but we only care about the first 4.
3552   for (int i = 3; i >= 0; --i) {
3553     int Val = SVOp->getMaskElt(i);
3554     if (Val >= 0)
3555       Mask |= Val;
3556     if (i != 0)
3557       Mask <<= 2;
3558   }
3559   return Mask;
3560 }
3561
3562 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3563 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3564 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3565   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3566   EVT VVT = N->getValueType(0);
3567   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3568   int Val = 0;
3569
3570   unsigned i, e;
3571   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3572     Val = SVOp->getMaskElt(i);
3573     if (Val >= 0)
3574       break;
3575   }
3576   return (Val - i) * EltSize;
3577 }
3578
3579 /// getExtractVEXTRACTF128Immediate - Return the appropriate immediate
3580 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3581 /// instructions.
3582 unsigned X86::getExtractVEXTRACTF128Immediate(SDNode *N) {
3583   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3584     llvm_unreachable("Illegal extract subvector for VEXTRACTF128");
3585
3586   uint64_t Index =
3587     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3588
3589   EVT VecVT = N->getOperand(0).getValueType();
3590   EVT ElVT = VecVT.getVectorElementType();
3591
3592   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3593
3594   return Index / NumElemsPerChunk;
3595 }
3596
3597 /// getInsertVINSERTF128Immediate - Return the appropriate immediate
3598 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
3599 /// instructions.
3600 unsigned X86::getInsertVINSERTF128Immediate(SDNode *N) {
3601   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3602     llvm_unreachable("Illegal insert subvector for VINSERTF128");
3603
3604   uint64_t Index =
3605     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3606
3607   EVT VecVT = N->getValueType(0);
3608   EVT ElVT = VecVT.getVectorElementType();
3609
3610   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3611
3612   return Index / NumElemsPerChunk;
3613 }
3614
3615 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3616 /// constant +0.0.
3617 bool X86::isZeroNode(SDValue Elt) {
3618   return ((isa<ConstantSDNode>(Elt) &&
3619            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3620           (isa<ConstantFPSDNode>(Elt) &&
3621            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3622 }
3623
3624 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3625 /// their permute mask.
3626 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3627                                     SelectionDAG &DAG) {
3628   EVT VT = SVOp->getValueType(0);
3629   unsigned NumElems = VT.getVectorNumElements();
3630   SmallVector<int, 8> MaskVec;
3631
3632   for (unsigned i = 0; i != NumElems; ++i) {
3633     int idx = SVOp->getMaskElt(i);
3634     if (idx < 0)
3635       MaskVec.push_back(idx);
3636     else if (idx < (int)NumElems)
3637       MaskVec.push_back(idx + NumElems);
3638     else
3639       MaskVec.push_back(idx - NumElems);
3640   }
3641   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3642                               SVOp->getOperand(0), &MaskVec[0]);
3643 }
3644
3645 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3646 /// the two vector operands have swapped position.
3647 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3648   unsigned NumElems = VT.getVectorNumElements();
3649   for (unsigned i = 0; i != NumElems; ++i) {
3650     int idx = Mask[i];
3651     if (idx < 0)
3652       continue;
3653     else if (idx < (int)NumElems)
3654       Mask[i] = idx + NumElems;
3655     else
3656       Mask[i] = idx - NumElems;
3657   }
3658 }
3659
3660 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3661 /// match movhlps. The lower half elements should come from upper half of
3662 /// V1 (and in order), and the upper half elements should come from the upper
3663 /// half of V2 (and in order).
3664 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3665   if (Op->getValueType(0).getVectorNumElements() != 4)
3666     return false;
3667   for (unsigned i = 0, e = 2; i != e; ++i)
3668     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3669       return false;
3670   for (unsigned i = 2; i != 4; ++i)
3671     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3672       return false;
3673   return true;
3674 }
3675
3676 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3677 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3678 /// required.
3679 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3680   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3681     return false;
3682   N = N->getOperand(0).getNode();
3683   if (!ISD::isNON_EXTLoad(N))
3684     return false;
3685   if (LD)
3686     *LD = cast<LoadSDNode>(N);
3687   return true;
3688 }
3689
3690 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3691 /// match movlp{s|d}. The lower half elements should come from lower half of
3692 /// V1 (and in order), and the upper half elements should come from the upper
3693 /// half of V2 (and in order). And since V1 will become the source of the
3694 /// MOVLP, it must be either a vector load or a scalar load to vector.
3695 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3696                                ShuffleVectorSDNode *Op) {
3697   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3698     return false;
3699   // Is V2 is a vector load, don't do this transformation. We will try to use
3700   // load folding shufps op.
3701   if (ISD::isNON_EXTLoad(V2))
3702     return false;
3703
3704   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3705
3706   if (NumElems != 2 && NumElems != 4)
3707     return false;
3708   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3709     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3710       return false;
3711   for (unsigned i = NumElems/2; i != NumElems; ++i)
3712     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3713       return false;
3714   return true;
3715 }
3716
3717 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3718 /// all the same.
3719 static bool isSplatVector(SDNode *N) {
3720   if (N->getOpcode() != ISD::BUILD_VECTOR)
3721     return false;
3722
3723   SDValue SplatValue = N->getOperand(0);
3724   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3725     if (N->getOperand(i) != SplatValue)
3726       return false;
3727   return true;
3728 }
3729
3730 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3731 /// to an zero vector.
3732 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3733 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3734   SDValue V1 = N->getOperand(0);
3735   SDValue V2 = N->getOperand(1);
3736   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3737   for (unsigned i = 0; i != NumElems; ++i) {
3738     int Idx = N->getMaskElt(i);
3739     if (Idx >= (int)NumElems) {
3740       unsigned Opc = V2.getOpcode();
3741       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3742         continue;
3743       if (Opc != ISD::BUILD_VECTOR ||
3744           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3745         return false;
3746     } else if (Idx >= 0) {
3747       unsigned Opc = V1.getOpcode();
3748       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3749         continue;
3750       if (Opc != ISD::BUILD_VECTOR ||
3751           !X86::isZeroNode(V1.getOperand(Idx)))
3752         return false;
3753     }
3754   }
3755   return true;
3756 }
3757
3758 /// getZeroVector - Returns a vector of specified type with all zero elements.
3759 ///
3760 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3761                              DebugLoc dl) {
3762   assert(VT.isVector() && "Expected a vector type");
3763
3764   // Always build SSE zero vectors as <4 x i32> bitcasted
3765   // to their dest type. This ensures they get CSE'd.
3766   SDValue Vec;
3767   if (VT.getSizeInBits() == 128) {  // SSE
3768     if (HasSSE2) {  // SSE2
3769       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3770       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3771     } else { // SSE1
3772       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3773       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3774     }
3775   } else if (VT.getSizeInBits() == 256) { // AVX
3776     // 256-bit logic and arithmetic instructions in AVX are
3777     // all floating-point, no support for integer ops. Default
3778     // to emitting fp zeroed vectors then.
3779     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3780     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3781     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3782   }
3783   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3784 }
3785
3786 /// getOnesVector - Returns a vector of specified type with all bits set.
3787 ///
3788 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3789   assert(VT.isVector() && "Expected a vector type");
3790
3791   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3792   // type.  This ensures they get CSE'd.
3793   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3794   SDValue Vec;
3795   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3796   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
3797 }
3798
3799
3800 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3801 /// that point to V2 points to its first element.
3802 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3803   EVT VT = SVOp->getValueType(0);
3804   unsigned NumElems = VT.getVectorNumElements();
3805
3806   bool Changed = false;
3807   SmallVector<int, 8> MaskVec;
3808   SVOp->getMask(MaskVec);
3809
3810   for (unsigned i = 0; i != NumElems; ++i) {
3811     if (MaskVec[i] > (int)NumElems) {
3812       MaskVec[i] = NumElems;
3813       Changed = true;
3814     }
3815   }
3816   if (Changed)
3817     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3818                                 SVOp->getOperand(1), &MaskVec[0]);
3819   return SDValue(SVOp, 0);
3820 }
3821
3822 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3823 /// operation of specified width.
3824 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3825                        SDValue V2) {
3826   unsigned NumElems = VT.getVectorNumElements();
3827   SmallVector<int, 8> Mask;
3828   Mask.push_back(NumElems);
3829   for (unsigned i = 1; i != NumElems; ++i)
3830     Mask.push_back(i);
3831   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3832 }
3833
3834 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3835 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3836                           SDValue V2) {
3837   unsigned NumElems = VT.getVectorNumElements();
3838   SmallVector<int, 8> Mask;
3839   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3840     Mask.push_back(i);
3841     Mask.push_back(i + NumElems);
3842   }
3843   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3844 }
3845
3846 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3847 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3848                           SDValue V2) {
3849   unsigned NumElems = VT.getVectorNumElements();
3850   unsigned Half = NumElems/2;
3851   SmallVector<int, 8> Mask;
3852   for (unsigned i = 0; i != Half; ++i) {
3853     Mask.push_back(i + Half);
3854     Mask.push_back(i + NumElems + Half);
3855   }
3856   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3857 }
3858
3859 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3860 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3861   EVT PVT = MVT::v4f32;
3862   EVT VT = SV->getValueType(0);
3863   DebugLoc dl = SV->getDebugLoc();
3864   SDValue V1 = SV->getOperand(0);
3865   int NumElems = VT.getVectorNumElements();
3866   int EltNo = SV->getSplatIndex();
3867
3868   // unpack elements to the correct location
3869   while (NumElems > 4) {
3870     if (EltNo < NumElems/2) {
3871       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3872     } else {
3873       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3874       EltNo -= NumElems/2;
3875     }
3876     NumElems >>= 1;
3877   }
3878
3879   // Perform the splat.
3880   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3881   V1 = DAG.getNode(ISD::BITCAST, dl, PVT, V1);
3882   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3883   return DAG.getNode(ISD::BITCAST, dl, VT, V1);
3884 }
3885
3886 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3887 /// vector of zero or undef vector.  This produces a shuffle where the low
3888 /// element of V2 is swizzled into the zero/undef vector, landing at element
3889 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3890 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3891                                              bool isZero, bool HasSSE2,
3892                                              SelectionDAG &DAG) {
3893   EVT VT = V2.getValueType();
3894   SDValue V1 = isZero
3895     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3896   unsigned NumElems = VT.getVectorNumElements();
3897   SmallVector<int, 16> MaskVec;
3898   for (unsigned i = 0; i != NumElems; ++i)
3899     // If this is the insertion idx, put the low elt of V2 here.
3900     MaskVec.push_back(i == Idx ? NumElems : i);
3901   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3902 }
3903
3904 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3905 /// element of the result of the vector shuffle.
3906 static SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
3907                                    unsigned Depth) {
3908   if (Depth == 6)
3909     return SDValue();  // Limit search depth.
3910
3911   SDValue V = SDValue(N, 0);
3912   EVT VT = V.getValueType();
3913   unsigned Opcode = V.getOpcode();
3914
3915   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3916   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3917     Index = SV->getMaskElt(Index);
3918
3919     if (Index < 0)
3920       return DAG.getUNDEF(VT.getVectorElementType());
3921
3922     int NumElems = VT.getVectorNumElements();
3923     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3924     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
3925   }
3926
3927   // Recurse into target specific vector shuffles to find scalars.
3928   if (isTargetShuffle(Opcode)) {
3929     int NumElems = VT.getVectorNumElements();
3930     SmallVector<unsigned, 16> ShuffleMask;
3931     SDValue ImmN;
3932
3933     switch(Opcode) {
3934     case X86ISD::SHUFPS:
3935     case X86ISD::SHUFPD:
3936       ImmN = N->getOperand(N->getNumOperands()-1);
3937       DecodeSHUFPSMask(NumElems,
3938                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
3939                        ShuffleMask);
3940       break;
3941     case X86ISD::PUNPCKHBW:
3942     case X86ISD::PUNPCKHWD:
3943     case X86ISD::PUNPCKHDQ:
3944     case X86ISD::PUNPCKHQDQ:
3945       DecodePUNPCKHMask(NumElems, ShuffleMask);
3946       break;
3947     case X86ISD::UNPCKHPS:
3948     case X86ISD::UNPCKHPD:
3949       DecodeUNPCKHPMask(NumElems, ShuffleMask);
3950       break;
3951     case X86ISD::PUNPCKLBW:
3952     case X86ISD::PUNPCKLWD:
3953     case X86ISD::PUNPCKLDQ:
3954     case X86ISD::PUNPCKLQDQ:
3955       DecodePUNPCKLMask(VT, ShuffleMask);
3956       break;
3957     case X86ISD::UNPCKLPS:
3958     case X86ISD::UNPCKLPD:
3959     case X86ISD::VUNPCKLPS:
3960     case X86ISD::VUNPCKLPD:
3961     case X86ISD::VUNPCKLPSY:
3962     case X86ISD::VUNPCKLPDY:
3963       DecodeUNPCKLPMask(VT, ShuffleMask);
3964       break;
3965     case X86ISD::MOVHLPS:
3966       DecodeMOVHLPSMask(NumElems, ShuffleMask);
3967       break;
3968     case X86ISD::MOVLHPS:
3969       DecodeMOVLHPSMask(NumElems, ShuffleMask);
3970       break;
3971     case X86ISD::PSHUFD:
3972       ImmN = N->getOperand(N->getNumOperands()-1);
3973       DecodePSHUFMask(NumElems,
3974                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
3975                       ShuffleMask);
3976       break;
3977     case X86ISD::PSHUFHW:
3978       ImmN = N->getOperand(N->getNumOperands()-1);
3979       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3980                         ShuffleMask);
3981       break;
3982     case X86ISD::PSHUFLW:
3983       ImmN = N->getOperand(N->getNumOperands()-1);
3984       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3985                         ShuffleMask);
3986       break;
3987     case X86ISD::MOVSS:
3988     case X86ISD::MOVSD: {
3989       // The index 0 always comes from the first element of the second source,
3990       // this is why MOVSS and MOVSD are used in the first place. The other
3991       // elements come from the other positions of the first source vector.
3992       unsigned OpNum = (Index == 0) ? 1 : 0;
3993       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
3994                                  Depth+1);
3995     }
3996     default:
3997       assert("not implemented for target shuffle node");
3998       return SDValue();
3999     }
4000
4001     Index = ShuffleMask[Index];
4002     if (Index < 0)
4003       return DAG.getUNDEF(VT.getVectorElementType());
4004
4005     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
4006     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
4007                                Depth+1);
4008   }
4009
4010   // Actual nodes that may contain scalar elements
4011   if (Opcode == ISD::BITCAST) {
4012     V = V.getOperand(0);
4013     EVT SrcVT = V.getValueType();
4014     unsigned NumElems = VT.getVectorNumElements();
4015
4016     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4017       return SDValue();
4018   }
4019
4020   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4021     return (Index == 0) ? V.getOperand(0)
4022                           : DAG.getUNDEF(VT.getVectorElementType());
4023
4024   if (V.getOpcode() == ISD::BUILD_VECTOR)
4025     return V.getOperand(Index);
4026
4027   return SDValue();
4028 }
4029
4030 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
4031 /// shuffle operation which come from a consecutively from a zero. The
4032 /// search can start in two different directions, from left or right.
4033 static
4034 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
4035                                   bool ZerosFromLeft, SelectionDAG &DAG) {
4036   int i = 0;
4037
4038   while (i < NumElems) {
4039     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
4040     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
4041     if (!(Elt.getNode() &&
4042          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
4043       break;
4044     ++i;
4045   }
4046
4047   return i;
4048 }
4049
4050 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
4051 /// MaskE correspond consecutively to elements from one of the vector operands,
4052 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
4053 static
4054 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
4055                               int OpIdx, int NumElems, unsigned &OpNum) {
4056   bool SeenV1 = false;
4057   bool SeenV2 = false;
4058
4059   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
4060     int Idx = SVOp->getMaskElt(i);
4061     // Ignore undef indicies
4062     if (Idx < 0)
4063       continue;
4064
4065     if (Idx < NumElems)
4066       SeenV1 = true;
4067     else
4068       SeenV2 = true;
4069
4070     // Only accept consecutive elements from the same vector
4071     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
4072       return false;
4073   }
4074
4075   OpNum = SeenV1 ? 0 : 1;
4076   return true;
4077 }
4078
4079 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
4080 /// logical left shift of a vector.
4081 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4082                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4083   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4084   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4085               false /* check zeros from right */, DAG);
4086   unsigned OpSrc;
4087
4088   if (!NumZeros)
4089     return false;
4090
4091   // Considering the elements in the mask that are not consecutive zeros,
4092   // check if they consecutively come from only one of the source vectors.
4093   //
4094   //               V1 = {X, A, B, C}     0
4095   //                         \  \  \    /
4096   //   vector_shuffle V1, V2 <1, 2, 3, X>
4097   //
4098   if (!isShuffleMaskConsecutive(SVOp,
4099             0,                   // Mask Start Index
4100             NumElems-NumZeros-1, // Mask End Index
4101             NumZeros,            // Where to start looking in the src vector
4102             NumElems,            // Number of elements in vector
4103             OpSrc))              // Which source operand ?
4104     return false;
4105
4106   isLeft = false;
4107   ShAmt = NumZeros;
4108   ShVal = SVOp->getOperand(OpSrc);
4109   return true;
4110 }
4111
4112 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
4113 /// logical left shift of a vector.
4114 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4115                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4116   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4117   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4118               true /* check zeros from left */, DAG);
4119   unsigned OpSrc;
4120
4121   if (!NumZeros)
4122     return false;
4123
4124   // Considering the elements in the mask that are not consecutive zeros,
4125   // check if they consecutively come from only one of the source vectors.
4126   //
4127   //                           0    { A, B, X, X } = V2
4128   //                          / \    /  /
4129   //   vector_shuffle V1, V2 <X, X, 4, 5>
4130   //
4131   if (!isShuffleMaskConsecutive(SVOp,
4132             NumZeros,     // Mask Start Index
4133             NumElems-1,   // Mask End Index
4134             0,            // Where to start looking in the src vector
4135             NumElems,     // Number of elements in vector
4136             OpSrc))       // Which source operand ?
4137     return false;
4138
4139   isLeft = true;
4140   ShAmt = NumZeros;
4141   ShVal = SVOp->getOperand(OpSrc);
4142   return true;
4143 }
4144
4145 /// isVectorShift - Returns true if the shuffle can be implemented as a
4146 /// logical left or right shift of a vector.
4147 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4148                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4149   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
4150       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
4151     return true;
4152
4153   return false;
4154 }
4155
4156 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4157 ///
4158 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4159                                        unsigned NumNonZero, unsigned NumZero,
4160                                        SelectionDAG &DAG,
4161                                        const TargetLowering &TLI) {
4162   if (NumNonZero > 8)
4163     return SDValue();
4164
4165   DebugLoc dl = Op.getDebugLoc();
4166   SDValue V(0, 0);
4167   bool First = true;
4168   for (unsigned i = 0; i < 16; ++i) {
4169     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4170     if (ThisIsNonZero && First) {
4171       if (NumZero)
4172         V = getZeroVector(MVT::v8i16, true, DAG, dl);
4173       else
4174         V = DAG.getUNDEF(MVT::v8i16);
4175       First = false;
4176     }
4177
4178     if ((i & 1) != 0) {
4179       SDValue ThisElt(0, 0), LastElt(0, 0);
4180       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4181       if (LastIsNonZero) {
4182         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4183                               MVT::i16, Op.getOperand(i-1));
4184       }
4185       if (ThisIsNonZero) {
4186         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4187         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4188                               ThisElt, DAG.getConstant(8, MVT::i8));
4189         if (LastIsNonZero)
4190           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4191       } else
4192         ThisElt = LastElt;
4193
4194       if (ThisElt.getNode())
4195         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4196                         DAG.getIntPtrConstant(i/2));
4197     }
4198   }
4199
4200   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4201 }
4202
4203 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4204 ///
4205 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4206                                      unsigned NumNonZero, unsigned NumZero,
4207                                      SelectionDAG &DAG,
4208                                      const TargetLowering &TLI) {
4209   if (NumNonZero > 4)
4210     return SDValue();
4211
4212   DebugLoc dl = Op.getDebugLoc();
4213   SDValue V(0, 0);
4214   bool First = true;
4215   for (unsigned i = 0; i < 8; ++i) {
4216     bool isNonZero = (NonZeros & (1 << i)) != 0;
4217     if (isNonZero) {
4218       if (First) {
4219         if (NumZero)
4220           V = getZeroVector(MVT::v8i16, true, DAG, dl);
4221         else
4222           V = DAG.getUNDEF(MVT::v8i16);
4223         First = false;
4224       }
4225       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4226                       MVT::v8i16, V, Op.getOperand(i),
4227                       DAG.getIntPtrConstant(i));
4228     }
4229   }
4230
4231   return V;
4232 }
4233
4234 /// getVShift - Return a vector logical shift node.
4235 ///
4236 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4237                          unsigned NumBits, SelectionDAG &DAG,
4238                          const TargetLowering &TLI, DebugLoc dl) {
4239   EVT ShVT = MVT::v2i64;
4240   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4241   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4242   return DAG.getNode(ISD::BITCAST, dl, VT,
4243                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4244                              DAG.getConstant(NumBits,
4245                                   TLI.getShiftAmountTy(SrcOp.getValueType()))));
4246 }
4247
4248 SDValue
4249 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4250                                           SelectionDAG &DAG) const {
4251
4252   // Check if the scalar load can be widened into a vector load. And if
4253   // the address is "base + cst" see if the cst can be "absorbed" into
4254   // the shuffle mask.
4255   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4256     SDValue Ptr = LD->getBasePtr();
4257     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4258       return SDValue();
4259     EVT PVT = LD->getValueType(0);
4260     if (PVT != MVT::i32 && PVT != MVT::f32)
4261       return SDValue();
4262
4263     int FI = -1;
4264     int64_t Offset = 0;
4265     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4266       FI = FINode->getIndex();
4267       Offset = 0;
4268     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4269                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4270       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4271       Offset = Ptr.getConstantOperandVal(1);
4272       Ptr = Ptr.getOperand(0);
4273     } else {
4274       return SDValue();
4275     }
4276
4277     SDValue Chain = LD->getChain();
4278     // Make sure the stack object alignment is at least 16.
4279     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4280     if (DAG.InferPtrAlignment(Ptr) < 16) {
4281       if (MFI->isFixedObjectIndex(FI)) {
4282         // Can't change the alignment. FIXME: It's possible to compute
4283         // the exact stack offset and reference FI + adjust offset instead.
4284         // If someone *really* cares about this. That's the way to implement it.
4285         return SDValue();
4286       } else {
4287         MFI->setObjectAlignment(FI, 16);
4288       }
4289     }
4290
4291     // (Offset % 16) must be multiple of 4. Then address is then
4292     // Ptr + (Offset & ~15).
4293     if (Offset < 0)
4294       return SDValue();
4295     if ((Offset % 16) & 3)
4296       return SDValue();
4297     int64_t StartOffset = Offset & ~15;
4298     if (StartOffset)
4299       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4300                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4301
4302     int EltNo = (Offset - StartOffset) >> 2;
4303     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4304     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4305     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,
4306                              LD->getPointerInfo().getWithOffset(StartOffset),
4307                              false, false, 0);
4308     // Canonicalize it to a v4i32 shuffle.
4309     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, V1);
4310     return DAG.getNode(ISD::BITCAST, dl, VT,
4311                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4312                                             DAG.getUNDEF(MVT::v4i32),&Mask[0]));
4313   }
4314
4315   return SDValue();
4316 }
4317
4318 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4319 /// vector of type 'VT', see if the elements can be replaced by a single large
4320 /// load which has the same value as a build_vector whose operands are 'elts'.
4321 ///
4322 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4323 ///
4324 /// FIXME: we'd also like to handle the case where the last elements are zero
4325 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4326 /// There's even a handy isZeroNode for that purpose.
4327 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4328                                         DebugLoc &DL, SelectionDAG &DAG) {
4329   EVT EltVT = VT.getVectorElementType();
4330   unsigned NumElems = Elts.size();
4331
4332   LoadSDNode *LDBase = NULL;
4333   unsigned LastLoadedElt = -1U;
4334
4335   // For each element in the initializer, see if we've found a load or an undef.
4336   // If we don't find an initial load element, or later load elements are
4337   // non-consecutive, bail out.
4338   for (unsigned i = 0; i < NumElems; ++i) {
4339     SDValue Elt = Elts[i];
4340
4341     if (!Elt.getNode() ||
4342         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4343       return SDValue();
4344     if (!LDBase) {
4345       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4346         return SDValue();
4347       LDBase = cast<LoadSDNode>(Elt.getNode());
4348       LastLoadedElt = i;
4349       continue;
4350     }
4351     if (Elt.getOpcode() == ISD::UNDEF)
4352       continue;
4353
4354     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4355     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4356       return SDValue();
4357     LastLoadedElt = i;
4358   }
4359
4360   // If we have found an entire vector of loads and undefs, then return a large
4361   // load of the entire vector width starting at the base pointer.  If we found
4362   // consecutive loads for the low half, generate a vzext_load node.
4363   if (LastLoadedElt == NumElems - 1) {
4364     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4365       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4366                          LDBase->getPointerInfo(),
4367                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4368     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4369                        LDBase->getPointerInfo(),
4370                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4371                        LDBase->getAlignment());
4372   } else if (NumElems == 4 && LastLoadedElt == 1) {
4373     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4374     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4375     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4376                                               Ops, 2, MVT::i32,
4377                                               LDBase->getMemOperand());
4378     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4379   }
4380   return SDValue();
4381 }
4382
4383 SDValue
4384 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4385   DebugLoc dl = Op.getDebugLoc();
4386
4387   EVT VT = Op.getValueType();
4388   EVT ExtVT = VT.getVectorElementType();
4389
4390   unsigned NumElems = Op.getNumOperands();
4391
4392   // For AVX-length vectors, build the individual 128-bit pieces and
4393   // use shuffles to put them in place.
4394   if (VT.getSizeInBits() > 256 &&
4395       Subtarget->hasAVX() &&
4396       !ISD::isBuildVectorAllZeros(Op.getNode())) {
4397     SmallVector<SDValue, 8> V;
4398     V.resize(NumElems);
4399     for (unsigned i = 0; i < NumElems; ++i) {
4400       V[i] = Op.getOperand(i);
4401     }
4402
4403     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
4404
4405     // Build the lower subvector.
4406     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[0], NumElems/2);
4407     // Build the upper subvector.
4408     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[NumElems / 2],
4409                                 NumElems/2);
4410
4411     return ConcatVectors(Lower, Upper, DAG);
4412   }
4413
4414   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4415   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4416   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4417   // is present, so AllOnes is ignored.
4418   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4419       (Op.getValueType().getSizeInBits() != 256 &&
4420        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4421     // Canonicalize this to <4 x i32> (SSE) to
4422     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4423     // eliminated on x86-32 hosts.
4424     if (Op.getValueType() == MVT::v4i32)
4425       return Op;
4426
4427     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4428       return getOnesVector(Op.getValueType(), DAG, dl);
4429     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4430   }
4431
4432   unsigned EVTBits = ExtVT.getSizeInBits();
4433
4434   unsigned NumZero  = 0;
4435   unsigned NumNonZero = 0;
4436   unsigned NonZeros = 0;
4437   bool IsAllConstants = true;
4438   SmallSet<SDValue, 8> Values;
4439   for (unsigned i = 0; i < NumElems; ++i) {
4440     SDValue Elt = Op.getOperand(i);
4441     if (Elt.getOpcode() == ISD::UNDEF)
4442       continue;
4443     Values.insert(Elt);
4444     if (Elt.getOpcode() != ISD::Constant &&
4445         Elt.getOpcode() != ISD::ConstantFP)
4446       IsAllConstants = false;
4447     if (X86::isZeroNode(Elt))
4448       NumZero++;
4449     else {
4450       NonZeros |= (1 << i);
4451       NumNonZero++;
4452     }
4453   }
4454
4455   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4456   if (NumNonZero == 0)
4457     return DAG.getUNDEF(VT);
4458
4459   // Special case for single non-zero, non-undef, element.
4460   if (NumNonZero == 1) {
4461     unsigned Idx = CountTrailingZeros_32(NonZeros);
4462     SDValue Item = Op.getOperand(Idx);
4463
4464     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4465     // the value are obviously zero, truncate the value to i32 and do the
4466     // insertion that way.  Only do this if the value is non-constant or if the
4467     // value is a constant being inserted into element 0.  It is cheaper to do
4468     // a constant pool load than it is to do a movd + shuffle.
4469     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4470         (!IsAllConstants || Idx == 0)) {
4471       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4472         // Handle SSE only.
4473         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
4474         EVT VecVT = MVT::v4i32;
4475         unsigned VecElts = 4;
4476
4477         // Truncate the value (which may itself be a constant) to i32, and
4478         // convert it to a vector with movd (S2V+shuffle to zero extend).
4479         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4480         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4481         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4482                                            Subtarget->hasSSE2(), DAG);
4483
4484         // Now we have our 32-bit value zero extended in the low element of
4485         // a vector.  If Idx != 0, swizzle it into place.
4486         if (Idx != 0) {
4487           SmallVector<int, 4> Mask;
4488           Mask.push_back(Idx);
4489           for (unsigned i = 1; i != VecElts; ++i)
4490             Mask.push_back(i);
4491           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4492                                       DAG.getUNDEF(Item.getValueType()),
4493                                       &Mask[0]);
4494         }
4495         return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Item);
4496       }
4497     }
4498
4499     // If we have a constant or non-constant insertion into the low element of
4500     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4501     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4502     // depending on what the source datatype is.
4503     if (Idx == 0) {
4504       if (NumZero == 0) {
4505         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4506       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4507           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4508         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4509         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4510         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4511                                            DAG);
4512       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4513         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4514         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
4515         EVT MiddleVT = MVT::v4i32;
4516         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4517         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4518                                            Subtarget->hasSSE2(), DAG);
4519         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
4520       }
4521     }
4522
4523     // Is it a vector logical left shift?
4524     if (NumElems == 2 && Idx == 1 &&
4525         X86::isZeroNode(Op.getOperand(0)) &&
4526         !X86::isZeroNode(Op.getOperand(1))) {
4527       unsigned NumBits = VT.getSizeInBits();
4528       return getVShift(true, VT,
4529                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4530                                    VT, Op.getOperand(1)),
4531                        NumBits/2, DAG, *this, dl);
4532     }
4533
4534     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4535       return SDValue();
4536
4537     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4538     // is a non-constant being inserted into an element other than the low one,
4539     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4540     // movd/movss) to move this into the low element, then shuffle it into
4541     // place.
4542     if (EVTBits == 32) {
4543       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4544
4545       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4546       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4547                                          Subtarget->hasSSE2(), DAG);
4548       SmallVector<int, 8> MaskVec;
4549       for (unsigned i = 0; i < NumElems; i++)
4550         MaskVec.push_back(i == Idx ? 0 : 1);
4551       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4552     }
4553   }
4554
4555   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4556   if (Values.size() == 1) {
4557     if (EVTBits == 32) {
4558       // Instead of a shuffle like this:
4559       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4560       // Check if it's possible to issue this instead.
4561       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4562       unsigned Idx = CountTrailingZeros_32(NonZeros);
4563       SDValue Item = Op.getOperand(Idx);
4564       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4565         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4566     }
4567     return SDValue();
4568   }
4569
4570   // A vector full of immediates; various special cases are already
4571   // handled, so this is best done with a single constant-pool load.
4572   if (IsAllConstants)
4573     return SDValue();
4574
4575   // Let legalizer expand 2-wide build_vectors.
4576   if (EVTBits == 64) {
4577     if (NumNonZero == 1) {
4578       // One half is zero or undef.
4579       unsigned Idx = CountTrailingZeros_32(NonZeros);
4580       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4581                                  Op.getOperand(Idx));
4582       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4583                                          Subtarget->hasSSE2(), DAG);
4584     }
4585     return SDValue();
4586   }
4587
4588   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4589   if (EVTBits == 8 && NumElems == 16) {
4590     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4591                                         *this);
4592     if (V.getNode()) return V;
4593   }
4594
4595   if (EVTBits == 16 && NumElems == 8) {
4596     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4597                                       *this);
4598     if (V.getNode()) return V;
4599   }
4600
4601   // If element VT is == 32 bits, turn it into a number of shuffles.
4602   SmallVector<SDValue, 8> V;
4603   V.resize(NumElems);
4604   if (NumElems == 4 && NumZero > 0) {
4605     for (unsigned i = 0; i < 4; ++i) {
4606       bool isZero = !(NonZeros & (1 << i));
4607       if (isZero)
4608         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4609       else
4610         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4611     }
4612
4613     for (unsigned i = 0; i < 2; ++i) {
4614       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4615         default: break;
4616         case 0:
4617           V[i] = V[i*2];  // Must be a zero vector.
4618           break;
4619         case 1:
4620           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4621           break;
4622         case 2:
4623           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4624           break;
4625         case 3:
4626           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4627           break;
4628       }
4629     }
4630
4631     SmallVector<int, 8> MaskVec;
4632     bool Reverse = (NonZeros & 0x3) == 2;
4633     for (unsigned i = 0; i < 2; ++i)
4634       MaskVec.push_back(Reverse ? 1-i : i);
4635     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4636     for (unsigned i = 0; i < 2; ++i)
4637       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4638     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4639   }
4640
4641   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4642     // Check for a build vector of consecutive loads.
4643     for (unsigned i = 0; i < NumElems; ++i)
4644       V[i] = Op.getOperand(i);
4645
4646     // Check for elements which are consecutive loads.
4647     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4648     if (LD.getNode())
4649       return LD;
4650
4651     // For SSE 4.1, use insertps to put the high elements into the low element.
4652     if (getSubtarget()->hasSSE41()) {
4653       SDValue Result;
4654       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4655         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4656       else
4657         Result = DAG.getUNDEF(VT);
4658
4659       for (unsigned i = 1; i < NumElems; ++i) {
4660         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4661         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4662                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4663       }
4664       return Result;
4665     }
4666
4667     // Otherwise, expand into a number of unpckl*, start by extending each of
4668     // our (non-undef) elements to the full vector width with the element in the
4669     // bottom slot of the vector (which generates no code for SSE).
4670     for (unsigned i = 0; i < NumElems; ++i) {
4671       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4672         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4673       else
4674         V[i] = DAG.getUNDEF(VT);
4675     }
4676
4677     // Next, we iteratively mix elements, e.g. for v4f32:
4678     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4679     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4680     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4681     unsigned EltStride = NumElems >> 1;
4682     while (EltStride != 0) {
4683       for (unsigned i = 0; i < EltStride; ++i) {
4684         // If V[i+EltStride] is undef and this is the first round of mixing,
4685         // then it is safe to just drop this shuffle: V[i] is already in the
4686         // right place, the one element (since it's the first round) being
4687         // inserted as undef can be dropped.  This isn't safe for successive
4688         // rounds because they will permute elements within both vectors.
4689         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4690             EltStride == NumElems/2)
4691           continue;
4692
4693         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4694       }
4695       EltStride >>= 1;
4696     }
4697     return V[0];
4698   }
4699   return SDValue();
4700 }
4701
4702 SDValue
4703 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4704   // We support concatenate two MMX registers and place them in a MMX
4705   // register.  This is better than doing a stack convert.
4706   DebugLoc dl = Op.getDebugLoc();
4707   EVT ResVT = Op.getValueType();
4708   assert(Op.getNumOperands() == 2);
4709   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4710          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4711   int Mask[2];
4712   SDValue InVec = DAG.getNode(ISD::BITCAST,dl, MVT::v1i64, Op.getOperand(0));
4713   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4714   InVec = Op.getOperand(1);
4715   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4716     unsigned NumElts = ResVT.getVectorNumElements();
4717     VecOp = DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
4718     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4719                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4720   } else {
4721     InVec = DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, InVec);
4722     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4723     Mask[0] = 0; Mask[1] = 2;
4724     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4725   }
4726   return DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
4727 }
4728
4729 // v8i16 shuffles - Prefer shuffles in the following order:
4730 // 1. [all]   pshuflw, pshufhw, optional move
4731 // 2. [ssse3] 1 x pshufb
4732 // 3. [ssse3] 2 x pshufb + 1 x por
4733 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4734 SDValue
4735 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4736                                             SelectionDAG &DAG) const {
4737   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4738   SDValue V1 = SVOp->getOperand(0);
4739   SDValue V2 = SVOp->getOperand(1);
4740   DebugLoc dl = SVOp->getDebugLoc();
4741   SmallVector<int, 8> MaskVals;
4742
4743   // Determine if more than 1 of the words in each of the low and high quadwords
4744   // of the result come from the same quadword of one of the two inputs.  Undef
4745   // mask values count as coming from any quadword, for better codegen.
4746   SmallVector<unsigned, 4> LoQuad(4);
4747   SmallVector<unsigned, 4> HiQuad(4);
4748   BitVector InputQuads(4);
4749   for (unsigned i = 0; i < 8; ++i) {
4750     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4751     int EltIdx = SVOp->getMaskElt(i);
4752     MaskVals.push_back(EltIdx);
4753     if (EltIdx < 0) {
4754       ++Quad[0];
4755       ++Quad[1];
4756       ++Quad[2];
4757       ++Quad[3];
4758       continue;
4759     }
4760     ++Quad[EltIdx / 4];
4761     InputQuads.set(EltIdx / 4);
4762   }
4763
4764   int BestLoQuad = -1;
4765   unsigned MaxQuad = 1;
4766   for (unsigned i = 0; i < 4; ++i) {
4767     if (LoQuad[i] > MaxQuad) {
4768       BestLoQuad = i;
4769       MaxQuad = LoQuad[i];
4770     }
4771   }
4772
4773   int BestHiQuad = -1;
4774   MaxQuad = 1;
4775   for (unsigned i = 0; i < 4; ++i) {
4776     if (HiQuad[i] > MaxQuad) {
4777       BestHiQuad = i;
4778       MaxQuad = HiQuad[i];
4779     }
4780   }
4781
4782   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4783   // of the two input vectors, shuffle them into one input vector so only a
4784   // single pshufb instruction is necessary. If There are more than 2 input
4785   // quads, disable the next transformation since it does not help SSSE3.
4786   bool V1Used = InputQuads[0] || InputQuads[1];
4787   bool V2Used = InputQuads[2] || InputQuads[3];
4788   if (Subtarget->hasSSSE3()) {
4789     if (InputQuads.count() == 2 && V1Used && V2Used) {
4790       BestLoQuad = InputQuads.find_first();
4791       BestHiQuad = InputQuads.find_next(BestLoQuad);
4792     }
4793     if (InputQuads.count() > 2) {
4794       BestLoQuad = -1;
4795       BestHiQuad = -1;
4796     }
4797   }
4798
4799   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4800   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4801   // words from all 4 input quadwords.
4802   SDValue NewV;
4803   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4804     SmallVector<int, 8> MaskV;
4805     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4806     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4807     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4808                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V1),
4809                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V2), &MaskV[0]);
4810     NewV = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, NewV);
4811
4812     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4813     // source words for the shuffle, to aid later transformations.
4814     bool AllWordsInNewV = true;
4815     bool InOrder[2] = { true, true };
4816     for (unsigned i = 0; i != 8; ++i) {
4817       int idx = MaskVals[i];
4818       if (idx != (int)i)
4819         InOrder[i/4] = false;
4820       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4821         continue;
4822       AllWordsInNewV = false;
4823       break;
4824     }
4825
4826     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4827     if (AllWordsInNewV) {
4828       for (int i = 0; i != 8; ++i) {
4829         int idx = MaskVals[i];
4830         if (idx < 0)
4831           continue;
4832         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4833         if ((idx != i) && idx < 4)
4834           pshufhw = false;
4835         if ((idx != i) && idx > 3)
4836           pshuflw = false;
4837       }
4838       V1 = NewV;
4839       V2Used = false;
4840       BestLoQuad = 0;
4841       BestHiQuad = 1;
4842     }
4843
4844     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4845     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4846     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4847       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4848       unsigned TargetMask = 0;
4849       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4850                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4851       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4852                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4853       V1 = NewV.getOperand(0);
4854       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4855     }
4856   }
4857
4858   // If we have SSSE3, and all words of the result are from 1 input vector,
4859   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4860   // is present, fall back to case 4.
4861   if (Subtarget->hasSSSE3()) {
4862     SmallVector<SDValue,16> pshufbMask;
4863
4864     // If we have elements from both input vectors, set the high bit of the
4865     // shuffle mask element to zero out elements that come from V2 in the V1
4866     // mask, and elements that come from V1 in the V2 mask, so that the two
4867     // results can be OR'd together.
4868     bool TwoInputs = V1Used && V2Used;
4869     for (unsigned i = 0; i != 8; ++i) {
4870       int EltIdx = MaskVals[i] * 2;
4871       if (TwoInputs && (EltIdx >= 16)) {
4872         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4873         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4874         continue;
4875       }
4876       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4877       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4878     }
4879     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V1);
4880     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4881                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4882                                  MVT::v16i8, &pshufbMask[0], 16));
4883     if (!TwoInputs)
4884       return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
4885
4886     // Calculate the shuffle mask for the second input, shuffle it, and
4887     // OR it with the first shuffled input.
4888     pshufbMask.clear();
4889     for (unsigned i = 0; i != 8; ++i) {
4890       int EltIdx = MaskVals[i] * 2;
4891       if (EltIdx < 16) {
4892         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4893         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4894         continue;
4895       }
4896       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4897       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4898     }
4899     V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V2);
4900     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4901                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4902                                  MVT::v16i8, &pshufbMask[0], 16));
4903     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4904     return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
4905   }
4906
4907   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4908   // and update MaskVals with new element order.
4909   BitVector InOrder(8);
4910   if (BestLoQuad >= 0) {
4911     SmallVector<int, 8> MaskV;
4912     for (int i = 0; i != 4; ++i) {
4913       int idx = MaskVals[i];
4914       if (idx < 0) {
4915         MaskV.push_back(-1);
4916         InOrder.set(i);
4917       } else if ((idx / 4) == BestLoQuad) {
4918         MaskV.push_back(idx & 3);
4919         InOrder.set(i);
4920       } else {
4921         MaskV.push_back(-1);
4922       }
4923     }
4924     for (unsigned i = 4; i != 8; ++i)
4925       MaskV.push_back(i);
4926     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4927                                 &MaskV[0]);
4928
4929     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4930       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4931                                NewV.getOperand(0),
4932                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4933                                DAG);
4934   }
4935
4936   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4937   // and update MaskVals with the new element order.
4938   if (BestHiQuad >= 0) {
4939     SmallVector<int, 8> MaskV;
4940     for (unsigned i = 0; i != 4; ++i)
4941       MaskV.push_back(i);
4942     for (unsigned i = 4; i != 8; ++i) {
4943       int idx = MaskVals[i];
4944       if (idx < 0) {
4945         MaskV.push_back(-1);
4946         InOrder.set(i);
4947       } else if ((idx / 4) == BestHiQuad) {
4948         MaskV.push_back((idx & 3) + 4);
4949         InOrder.set(i);
4950       } else {
4951         MaskV.push_back(-1);
4952       }
4953     }
4954     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4955                                 &MaskV[0]);
4956
4957     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4958       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4959                               NewV.getOperand(0),
4960                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4961                               DAG);
4962   }
4963
4964   // In case BestHi & BestLo were both -1, which means each quadword has a word
4965   // from each of the four input quadwords, calculate the InOrder bitvector now
4966   // before falling through to the insert/extract cleanup.
4967   if (BestLoQuad == -1 && BestHiQuad == -1) {
4968     NewV = V1;
4969     for (int i = 0; i != 8; ++i)
4970       if (MaskVals[i] < 0 || MaskVals[i] == i)
4971         InOrder.set(i);
4972   }
4973
4974   // The other elements are put in the right place using pextrw and pinsrw.
4975   for (unsigned i = 0; i != 8; ++i) {
4976     if (InOrder[i])
4977       continue;
4978     int EltIdx = MaskVals[i];
4979     if (EltIdx < 0)
4980       continue;
4981     SDValue ExtOp = (EltIdx < 8)
4982     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4983                   DAG.getIntPtrConstant(EltIdx))
4984     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4985                   DAG.getIntPtrConstant(EltIdx - 8));
4986     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4987                        DAG.getIntPtrConstant(i));
4988   }
4989   return NewV;
4990 }
4991
4992 // v16i8 shuffles - Prefer shuffles in the following order:
4993 // 1. [ssse3] 1 x pshufb
4994 // 2. [ssse3] 2 x pshufb + 1 x por
4995 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4996 static
4997 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4998                                  SelectionDAG &DAG,
4999                                  const X86TargetLowering &TLI) {
5000   SDValue V1 = SVOp->getOperand(0);
5001   SDValue V2 = SVOp->getOperand(1);
5002   DebugLoc dl = SVOp->getDebugLoc();
5003   SmallVector<int, 16> MaskVals;
5004   SVOp->getMask(MaskVals);
5005
5006   // If we have SSSE3, case 1 is generated when all result bytes come from
5007   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
5008   // present, fall back to case 3.
5009   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
5010   bool V1Only = true;
5011   bool V2Only = true;
5012   for (unsigned i = 0; i < 16; ++i) {
5013     int EltIdx = MaskVals[i];
5014     if (EltIdx < 0)
5015       continue;
5016     if (EltIdx < 16)
5017       V2Only = false;
5018     else
5019       V1Only = false;
5020   }
5021
5022   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
5023   if (TLI.getSubtarget()->hasSSSE3()) {
5024     SmallVector<SDValue,16> pshufbMask;
5025
5026     // If all result elements are from one input vector, then only translate
5027     // undef mask values to 0x80 (zero out result) in the pshufb mask.
5028     //
5029     // Otherwise, we have elements from both input vectors, and must zero out
5030     // elements that come from V2 in the first mask, and V1 in the second mask
5031     // so that we can OR them together.
5032     bool TwoInputs = !(V1Only || V2Only);
5033     for (unsigned i = 0; i != 16; ++i) {
5034       int EltIdx = MaskVals[i];
5035       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
5036         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5037         continue;
5038       }
5039       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
5040     }
5041     // If all the elements are from V2, assign it to V1 and return after
5042     // building the first pshufb.
5043     if (V2Only)
5044       V1 = V2;
5045     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5046                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5047                                  MVT::v16i8, &pshufbMask[0], 16));
5048     if (!TwoInputs)
5049       return V1;
5050
5051     // Calculate the shuffle mask for the second input, shuffle it, and
5052     // OR it with the first shuffled input.
5053     pshufbMask.clear();
5054     for (unsigned i = 0; i != 16; ++i) {
5055       int EltIdx = MaskVals[i];
5056       if (EltIdx < 16) {
5057         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5058         continue;
5059       }
5060       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5061     }
5062     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5063                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5064                                  MVT::v16i8, &pshufbMask[0], 16));
5065     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5066   }
5067
5068   // No SSSE3 - Calculate in place words and then fix all out of place words
5069   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
5070   // the 16 different words that comprise the two doublequadword input vectors.
5071   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5072   V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V2);
5073   SDValue NewV = V2Only ? V2 : V1;
5074   for (int i = 0; i != 8; ++i) {
5075     int Elt0 = MaskVals[i*2];
5076     int Elt1 = MaskVals[i*2+1];
5077
5078     // This word of the result is all undef, skip it.
5079     if (Elt0 < 0 && Elt1 < 0)
5080       continue;
5081
5082     // This word of the result is already in the correct place, skip it.
5083     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
5084       continue;
5085     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
5086       continue;
5087
5088     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
5089     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
5090     SDValue InsElt;
5091
5092     // If Elt0 and Elt1 are defined, are consecutive, and can be load
5093     // using a single extract together, load it and store it.
5094     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
5095       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5096                            DAG.getIntPtrConstant(Elt1 / 2));
5097       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5098                         DAG.getIntPtrConstant(i));
5099       continue;
5100     }
5101
5102     // If Elt1 is defined, extract it from the appropriate source.  If the
5103     // source byte is not also odd, shift the extracted word left 8 bits
5104     // otherwise clear the bottom 8 bits if we need to do an or.
5105     if (Elt1 >= 0) {
5106       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5107                            DAG.getIntPtrConstant(Elt1 / 2));
5108       if ((Elt1 & 1) == 0)
5109         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
5110                              DAG.getConstant(8,
5111                                   TLI.getShiftAmountTy(InsElt.getValueType())));
5112       else if (Elt0 >= 0)
5113         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
5114                              DAG.getConstant(0xFF00, MVT::i16));
5115     }
5116     // If Elt0 is defined, extract it from the appropriate source.  If the
5117     // source byte is not also even, shift the extracted word right 8 bits. If
5118     // Elt1 was also defined, OR the extracted values together before
5119     // inserting them in the result.
5120     if (Elt0 >= 0) {
5121       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
5122                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
5123       if ((Elt0 & 1) != 0)
5124         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
5125                               DAG.getConstant(8,
5126                                  TLI.getShiftAmountTy(InsElt0.getValueType())));
5127       else if (Elt1 >= 0)
5128         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
5129                              DAG.getConstant(0x00FF, MVT::i16));
5130       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
5131                          : InsElt0;
5132     }
5133     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5134                        DAG.getIntPtrConstant(i));
5135   }
5136   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, NewV);
5137 }
5138
5139 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
5140 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
5141 /// done when every pair / quad of shuffle mask elements point to elements in
5142 /// the right sequence. e.g.
5143 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
5144 static
5145 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
5146                                  SelectionDAG &DAG, DebugLoc dl) {
5147   EVT VT = SVOp->getValueType(0);
5148   SDValue V1 = SVOp->getOperand(0);
5149   SDValue V2 = SVOp->getOperand(1);
5150   unsigned NumElems = VT.getVectorNumElements();
5151   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
5152   EVT NewVT;
5153   switch (VT.getSimpleVT().SimpleTy) {
5154   default: assert(false && "Unexpected!");
5155   case MVT::v4f32: NewVT = MVT::v2f64; break;
5156   case MVT::v4i32: NewVT = MVT::v2i64; break;
5157   case MVT::v8i16: NewVT = MVT::v4i32; break;
5158   case MVT::v16i8: NewVT = MVT::v4i32; break;
5159   }
5160
5161   int Scale = NumElems / NewWidth;
5162   SmallVector<int, 8> MaskVec;
5163   for (unsigned i = 0; i < NumElems; i += Scale) {
5164     int StartIdx = -1;
5165     for (int j = 0; j < Scale; ++j) {
5166       int EltIdx = SVOp->getMaskElt(i+j);
5167       if (EltIdx < 0)
5168         continue;
5169       if (StartIdx == -1)
5170         StartIdx = EltIdx - (EltIdx % Scale);
5171       if (EltIdx != StartIdx + j)
5172         return SDValue();
5173     }
5174     if (StartIdx == -1)
5175       MaskVec.push_back(-1);
5176     else
5177       MaskVec.push_back(StartIdx / Scale);
5178   }
5179
5180   V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
5181   V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
5182   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
5183 }
5184
5185 /// getVZextMovL - Return a zero-extending vector move low node.
5186 ///
5187 static SDValue getVZextMovL(EVT VT, EVT OpVT,
5188                             SDValue SrcOp, SelectionDAG &DAG,
5189                             const X86Subtarget *Subtarget, DebugLoc dl) {
5190   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
5191     LoadSDNode *LD = NULL;
5192     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
5193       LD = dyn_cast<LoadSDNode>(SrcOp);
5194     if (!LD) {
5195       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
5196       // instead.
5197       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
5198       if ((ExtVT != MVT::i64 || Subtarget->is64Bit()) &&
5199           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
5200           SrcOp.getOperand(0).getOpcode() == ISD::BITCAST &&
5201           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
5202         // PR2108
5203         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
5204         return DAG.getNode(ISD::BITCAST, dl, VT,
5205                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5206                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5207                                                    OpVT,
5208                                                    SrcOp.getOperand(0)
5209                                                           .getOperand(0))));
5210       }
5211     }
5212   }
5213
5214   return DAG.getNode(ISD::BITCAST, dl, VT,
5215                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5216                                  DAG.getNode(ISD::BITCAST, dl,
5217                                              OpVT, SrcOp)));
5218 }
5219
5220 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
5221 /// shuffles.
5222 static SDValue
5223 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5224   SDValue V1 = SVOp->getOperand(0);
5225   SDValue V2 = SVOp->getOperand(1);
5226   DebugLoc dl = SVOp->getDebugLoc();
5227   EVT VT = SVOp->getValueType(0);
5228
5229   SmallVector<std::pair<int, int>, 8> Locs;
5230   Locs.resize(4);
5231   SmallVector<int, 8> Mask1(4U, -1);
5232   SmallVector<int, 8> PermMask;
5233   SVOp->getMask(PermMask);
5234
5235   unsigned NumHi = 0;
5236   unsigned NumLo = 0;
5237   for (unsigned i = 0; i != 4; ++i) {
5238     int Idx = PermMask[i];
5239     if (Idx < 0) {
5240       Locs[i] = std::make_pair(-1, -1);
5241     } else {
5242       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
5243       if (Idx < 4) {
5244         Locs[i] = std::make_pair(0, NumLo);
5245         Mask1[NumLo] = Idx;
5246         NumLo++;
5247       } else {
5248         Locs[i] = std::make_pair(1, NumHi);
5249         if (2+NumHi < 4)
5250           Mask1[2+NumHi] = Idx;
5251         NumHi++;
5252       }
5253     }
5254   }
5255
5256   if (NumLo <= 2 && NumHi <= 2) {
5257     // If no more than two elements come from either vector. This can be
5258     // implemented with two shuffles. First shuffle gather the elements.
5259     // The second shuffle, which takes the first shuffle as both of its
5260     // vector operands, put the elements into the right order.
5261     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5262
5263     SmallVector<int, 8> Mask2(4U, -1);
5264
5265     for (unsigned i = 0; i != 4; ++i) {
5266       if (Locs[i].first == -1)
5267         continue;
5268       else {
5269         unsigned Idx = (i < 2) ? 0 : 4;
5270         Idx += Locs[i].first * 2 + Locs[i].second;
5271         Mask2[i] = Idx;
5272       }
5273     }
5274
5275     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
5276   } else if (NumLo == 3 || NumHi == 3) {
5277     // Otherwise, we must have three elements from one vector, call it X, and
5278     // one element from the other, call it Y.  First, use a shufps to build an
5279     // intermediate vector with the one element from Y and the element from X
5280     // that will be in the same half in the final destination (the indexes don't
5281     // matter). Then, use a shufps to build the final vector, taking the half
5282     // containing the element from Y from the intermediate, and the other half
5283     // from X.
5284     if (NumHi == 3) {
5285       // Normalize it so the 3 elements come from V1.
5286       CommuteVectorShuffleMask(PermMask, VT);
5287       std::swap(V1, V2);
5288     }
5289
5290     // Find the element from V2.
5291     unsigned HiIndex;
5292     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5293       int Val = PermMask[HiIndex];
5294       if (Val < 0)
5295         continue;
5296       if (Val >= 4)
5297         break;
5298     }
5299
5300     Mask1[0] = PermMask[HiIndex];
5301     Mask1[1] = -1;
5302     Mask1[2] = PermMask[HiIndex^1];
5303     Mask1[3] = -1;
5304     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5305
5306     if (HiIndex >= 2) {
5307       Mask1[0] = PermMask[0];
5308       Mask1[1] = PermMask[1];
5309       Mask1[2] = HiIndex & 1 ? 6 : 4;
5310       Mask1[3] = HiIndex & 1 ? 4 : 6;
5311       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5312     } else {
5313       Mask1[0] = HiIndex & 1 ? 2 : 0;
5314       Mask1[1] = HiIndex & 1 ? 0 : 2;
5315       Mask1[2] = PermMask[2];
5316       Mask1[3] = PermMask[3];
5317       if (Mask1[2] >= 0)
5318         Mask1[2] += 4;
5319       if (Mask1[3] >= 0)
5320         Mask1[3] += 4;
5321       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5322     }
5323   }
5324
5325   // Break it into (shuffle shuffle_hi, shuffle_lo).
5326   Locs.clear();
5327   Locs.resize(4);
5328   SmallVector<int,8> LoMask(4U, -1);
5329   SmallVector<int,8> HiMask(4U, -1);
5330
5331   SmallVector<int,8> *MaskPtr = &LoMask;
5332   unsigned MaskIdx = 0;
5333   unsigned LoIdx = 0;
5334   unsigned HiIdx = 2;
5335   for (unsigned i = 0; i != 4; ++i) {
5336     if (i == 2) {
5337       MaskPtr = &HiMask;
5338       MaskIdx = 1;
5339       LoIdx = 0;
5340       HiIdx = 2;
5341     }
5342     int Idx = PermMask[i];
5343     if (Idx < 0) {
5344       Locs[i] = std::make_pair(-1, -1);
5345     } else if (Idx < 4) {
5346       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5347       (*MaskPtr)[LoIdx] = Idx;
5348       LoIdx++;
5349     } else {
5350       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5351       (*MaskPtr)[HiIdx] = Idx;
5352       HiIdx++;
5353     }
5354   }
5355
5356   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5357   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5358   SmallVector<int, 8> MaskOps;
5359   for (unsigned i = 0; i != 4; ++i) {
5360     if (Locs[i].first == -1) {
5361       MaskOps.push_back(-1);
5362     } else {
5363       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5364       MaskOps.push_back(Idx);
5365     }
5366   }
5367   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5368 }
5369
5370 static bool MayFoldVectorLoad(SDValue V) {
5371   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5372     V = V.getOperand(0);
5373   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5374     V = V.getOperand(0);
5375   if (MayFoldLoad(V))
5376     return true;
5377   return false;
5378 }
5379
5380 // FIXME: the version above should always be used. Since there's
5381 // a bug where several vector shuffles can't be folded because the
5382 // DAG is not updated during lowering and a node claims to have two
5383 // uses while it only has one, use this version, and let isel match
5384 // another instruction if the load really happens to have more than
5385 // one use. Remove this version after this bug get fixed.
5386 // rdar://8434668, PR8156
5387 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5388   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5389     V = V.getOperand(0);
5390   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5391     V = V.getOperand(0);
5392   if (ISD::isNormalLoad(V.getNode()))
5393     return true;
5394   return false;
5395 }
5396
5397 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5398 /// a vector extract, and if both can be later optimized into a single load.
5399 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5400 /// here because otherwise a target specific shuffle node is going to be
5401 /// emitted for this shuffle, and the optimization not done.
5402 /// FIXME: This is probably not the best approach, but fix the problem
5403 /// until the right path is decided.
5404 static
5405 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5406                                          const TargetLowering &TLI) {
5407   EVT VT = V.getValueType();
5408   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5409
5410   // Be sure that the vector shuffle is present in a pattern like this:
5411   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5412   if (!V.hasOneUse())
5413     return false;
5414
5415   SDNode *N = *V.getNode()->use_begin();
5416   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5417     return false;
5418
5419   SDValue EltNo = N->getOperand(1);
5420   if (!isa<ConstantSDNode>(EltNo))
5421     return false;
5422
5423   // If the bit convert changed the number of elements, it is unsafe
5424   // to examine the mask.
5425   bool HasShuffleIntoBitcast = false;
5426   if (V.getOpcode() == ISD::BITCAST) {
5427     EVT SrcVT = V.getOperand(0).getValueType();
5428     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5429       return false;
5430     V = V.getOperand(0);
5431     HasShuffleIntoBitcast = true;
5432   }
5433
5434   // Select the input vector, guarding against out of range extract vector.
5435   unsigned NumElems = VT.getVectorNumElements();
5436   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5437   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5438   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5439
5440   // Skip one more bit_convert if necessary
5441   if (V.getOpcode() == ISD::BITCAST)
5442     V = V.getOperand(0);
5443
5444   if (ISD::isNormalLoad(V.getNode())) {
5445     // Is the original load suitable?
5446     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5447
5448     // FIXME: avoid the multi-use bug that is preventing lots of
5449     // of foldings to be detected, this is still wrong of course, but
5450     // give the temporary desired behavior, and if it happens that
5451     // the load has real more uses, during isel it will not fold, and
5452     // will generate poor code.
5453     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5454       return false;
5455
5456     if (!HasShuffleIntoBitcast)
5457       return true;
5458
5459     // If there's a bitcast before the shuffle, check if the load type and
5460     // alignment is valid.
5461     unsigned Align = LN0->getAlignment();
5462     unsigned NewAlign =
5463       TLI.getTargetData()->getABITypeAlignment(
5464                                     VT.getTypeForEVT(*DAG.getContext()));
5465
5466     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5467       return false;
5468   }
5469
5470   return true;
5471 }
5472
5473 static
5474 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
5475   EVT VT = Op.getValueType();
5476
5477   // Canonizalize to v2f64.
5478   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, V1);
5479   return DAG.getNode(ISD::BITCAST, dl, VT,
5480                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
5481                                           V1, DAG));
5482 }
5483
5484 static
5485 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5486                         bool HasSSE2) {
5487   SDValue V1 = Op.getOperand(0);
5488   SDValue V2 = Op.getOperand(1);
5489   EVT VT = Op.getValueType();
5490
5491   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5492
5493   if (HasSSE2 && VT == MVT::v2f64)
5494     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5495
5496   // v4f32 or v4i32
5497   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5498 }
5499
5500 static
5501 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5502   SDValue V1 = Op.getOperand(0);
5503   SDValue V2 = Op.getOperand(1);
5504   EVT VT = Op.getValueType();
5505
5506   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5507          "unsupported shuffle type");
5508
5509   if (V2.getOpcode() == ISD::UNDEF)
5510     V2 = V1;
5511
5512   // v4i32 or v4f32
5513   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5514 }
5515
5516 static
5517 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5518   SDValue V1 = Op.getOperand(0);
5519   SDValue V2 = Op.getOperand(1);
5520   EVT VT = Op.getValueType();
5521   unsigned NumElems = VT.getVectorNumElements();
5522
5523   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5524   // operand of these instructions is only memory, so check if there's a
5525   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5526   // same masks.
5527   bool CanFoldLoad = false;
5528
5529   // Trivial case, when V2 comes from a load.
5530   if (MayFoldVectorLoad(V2))
5531     CanFoldLoad = true;
5532
5533   // When V1 is a load, it can be folded later into a store in isel, example:
5534   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5535   //    turns into:
5536   //  (MOVLPSmr addr:$src1, VR128:$src2)
5537   // So, recognize this potential and also use MOVLPS or MOVLPD
5538   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5539     CanFoldLoad = true;
5540
5541   // Both of them can't be memory operations though.
5542   if (MayFoldVectorLoad(V1) && MayFoldVectorLoad(V2))
5543     CanFoldLoad = false;
5544
5545   if (CanFoldLoad) {
5546     if (HasSSE2 && NumElems == 2)
5547       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5548
5549     if (NumElems == 4)
5550       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5551   }
5552
5553   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5554   // movl and movlp will both match v2i64, but v2i64 is never matched by
5555   // movl earlier because we make it strict to avoid messing with the movlp load
5556   // folding logic (see the code above getMOVLP call). Match it here then,
5557   // this is horrible, but will stay like this until we move all shuffle
5558   // matching to x86 specific nodes. Note that for the 1st condition all
5559   // types are matched with movsd.
5560   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5561     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5562   else if (HasSSE2)
5563     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5564
5565
5566   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5567
5568   // Invert the operand order and use SHUFPS to match it.
5569   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5570                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5571 }
5572
5573 static inline unsigned getUNPCKLOpcode(EVT VT, const X86Subtarget *Subtarget) {
5574   switch(VT.getSimpleVT().SimpleTy) {
5575   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5576   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5577   case MVT::v4f32:
5578     return Subtarget->hasAVX() ? X86ISD::VUNPCKLPS : X86ISD::UNPCKLPS;
5579   case MVT::v2f64:
5580     return Subtarget->hasAVX() ? X86ISD::VUNPCKLPD : X86ISD::UNPCKLPD;
5581   case MVT::v8f32: return X86ISD::VUNPCKLPSY;
5582   case MVT::v4f64: return X86ISD::VUNPCKLPDY;
5583   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5584   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5585   default:
5586     llvm_unreachable("Unknown type for unpckl");
5587   }
5588   return 0;
5589 }
5590
5591 static inline unsigned getUNPCKHOpcode(EVT VT) {
5592   switch(VT.getSimpleVT().SimpleTy) {
5593   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5594   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5595   case MVT::v4f32: return X86ISD::UNPCKHPS;
5596   case MVT::v2f64: return X86ISD::UNPCKHPD;
5597   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5598   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5599   default:
5600     llvm_unreachable("Unknown type for unpckh");
5601   }
5602   return 0;
5603 }
5604
5605 static
5606 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5607                                const TargetLowering &TLI,
5608                                const X86Subtarget *Subtarget) {
5609   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5610   EVT VT = Op.getValueType();
5611   DebugLoc dl = Op.getDebugLoc();
5612   SDValue V1 = Op.getOperand(0);
5613   SDValue V2 = Op.getOperand(1);
5614
5615   if (isZeroShuffle(SVOp))
5616     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5617
5618   // Handle splat operations
5619   if (SVOp->isSplat()) {
5620     // Special case, this is the only place now where it's
5621     // allowed to return a vector_shuffle operation without
5622     // using a target specific node, because *hopefully* it
5623     // will be optimized away by the dag combiner.
5624     if (VT.getVectorNumElements() <= 4 &&
5625         CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5626       return Op;
5627
5628     // Handle splats by matching through known masks
5629     if (VT.getVectorNumElements() <= 4)
5630       return SDValue();
5631
5632     // Canonicalize all of the remaining to v4f32.
5633     return PromoteSplat(SVOp, DAG);
5634   }
5635
5636   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5637   // do it!
5638   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5639     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5640     if (NewOp.getNode())
5641       return DAG.getNode(ISD::BITCAST, dl, VT, NewOp);
5642   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5643     // FIXME: Figure out a cleaner way to do this.
5644     // Try to make use of movq to zero out the top part.
5645     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5646       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5647       if (NewOp.getNode()) {
5648         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5649           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5650                               DAG, Subtarget, dl);
5651       }
5652     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5653       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5654       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5655         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5656                             DAG, Subtarget, dl);
5657     }
5658   }
5659   return SDValue();
5660 }
5661
5662 SDValue
5663 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5664   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5665   SDValue V1 = Op.getOperand(0);
5666   SDValue V2 = Op.getOperand(1);
5667   EVT VT = Op.getValueType();
5668   DebugLoc dl = Op.getDebugLoc();
5669   unsigned NumElems = VT.getVectorNumElements();
5670   bool isMMX = VT.getSizeInBits() == 64;
5671   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5672   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5673   bool V1IsSplat = false;
5674   bool V2IsSplat = false;
5675   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5676   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5677   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
5678   MachineFunction &MF = DAG.getMachineFunction();
5679   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5680
5681   // Shuffle operations on MMX not supported.
5682   if (isMMX)
5683     return Op;
5684
5685   // Vector shuffle lowering takes 3 steps:
5686   //
5687   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
5688   //    narrowing and commutation of operands should be handled.
5689   // 2) Matching of shuffles with known shuffle masks to x86 target specific
5690   //    shuffle nodes.
5691   // 3) Rewriting of unmatched masks into new generic shuffle operations,
5692   //    so the shuffle can be broken into other shuffles and the legalizer can
5693   //    try the lowering again.
5694   //
5695   // The general ideia is that no vector_shuffle operation should be left to
5696   // be matched during isel, all of them must be converted to a target specific
5697   // node here.
5698
5699   // Normalize the input vectors. Here splats, zeroed vectors, profitable
5700   // narrowing and commutation of operands should be handled. The actual code
5701   // doesn't include all of those, work in progress...
5702   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
5703   if (NewOp.getNode())
5704     return NewOp;
5705
5706   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
5707   // unpckh_undef). Only use pshufd if speed is more important than size.
5708   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
5709     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5710       return getTargetShuffleNode(getUNPCKLOpcode(VT, getSubtarget()), dl, VT, V1, V1, DAG);
5711   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
5712     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5713       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5714
5715   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
5716       RelaxedMayFoldVectorLoad(V1))
5717     return getMOVDDup(Op, dl, V1, DAG);
5718
5719   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
5720     return getMOVHighToLow(Op, dl, DAG);
5721
5722   // Use to match splats
5723   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
5724       (VT == MVT::v2f64 || VT == MVT::v2i64))
5725     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5726
5727   if (X86::isPSHUFDMask(SVOp)) {
5728     // The actual implementation will match the mask in the if above and then
5729     // during isel it can match several different instructions, not only pshufd
5730     // as its name says, sad but true, emulate the behavior for now...
5731     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5732         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5733
5734     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5735
5736     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5737       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5738
5739     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5740       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5741                                   TargetMask, DAG);
5742
5743     if (VT == MVT::v4f32)
5744       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5745                                   TargetMask, DAG);
5746   }
5747
5748   // Check if this can be converted into a logical shift.
5749   bool isLeft = false;
5750   unsigned ShAmt = 0;
5751   SDValue ShVal;
5752   bool isShift = getSubtarget()->hasSSE2() &&
5753     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5754   if (isShift && ShVal.hasOneUse()) {
5755     // If the shifted value has multiple uses, it may be cheaper to use
5756     // v_set0 + movlhps or movhlps, etc.
5757     EVT EltVT = VT.getVectorElementType();
5758     ShAmt *= EltVT.getSizeInBits();
5759     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5760   }
5761
5762   if (X86::isMOVLMask(SVOp)) {
5763     if (V1IsUndef)
5764       return V2;
5765     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5766       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5767     if (!X86::isMOVLPMask(SVOp)) {
5768       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5769         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5770
5771       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5772         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5773     }
5774   }
5775
5776   // FIXME: fold these into legal mask.
5777   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5778     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5779
5780   if (X86::isMOVHLPSMask(SVOp))
5781     return getMOVHighToLow(Op, dl, DAG);
5782
5783   if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5784     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5785
5786   if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5787     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5788
5789   if (X86::isMOVLPMask(SVOp))
5790     return getMOVLP(Op, dl, DAG, HasSSE2);
5791
5792   if (ShouldXformToMOVHLPS(SVOp) ||
5793       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5794     return CommuteVectorShuffle(SVOp, DAG);
5795
5796   if (isShift) {
5797     // No better options. Use a vshl / vsrl.
5798     EVT EltVT = VT.getVectorElementType();
5799     ShAmt *= EltVT.getSizeInBits();
5800     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5801   }
5802
5803   bool Commuted = false;
5804   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5805   // 1,1,1,1 -> v8i16 though.
5806   V1IsSplat = isSplatVector(V1.getNode());
5807   V2IsSplat = isSplatVector(V2.getNode());
5808
5809   // Canonicalize the splat or undef, if present, to be on the RHS.
5810   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5811     Op = CommuteVectorShuffle(SVOp, DAG);
5812     SVOp = cast<ShuffleVectorSDNode>(Op);
5813     V1 = SVOp->getOperand(0);
5814     V2 = SVOp->getOperand(1);
5815     std::swap(V1IsSplat, V2IsSplat);
5816     std::swap(V1IsUndef, V2IsUndef);
5817     Commuted = true;
5818   }
5819
5820   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5821     // Shuffling low element of v1 into undef, just return v1.
5822     if (V2IsUndef)
5823       return V1;
5824     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5825     // the instruction selector will not match, so get a canonical MOVL with
5826     // swapped operands to undo the commute.
5827     return getMOVL(DAG, dl, VT, V2, V1);
5828   }
5829
5830   if (X86::isUNPCKLMask(SVOp))
5831     return getTargetShuffleNode(getUNPCKLOpcode(VT, getSubtarget()),
5832                                 dl, VT, V1, V2, DAG);
5833
5834   if (X86::isUNPCKHMask(SVOp))
5835     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
5836
5837   if (V2IsSplat) {
5838     // Normalize mask so all entries that point to V2 points to its first
5839     // element then try to match unpck{h|l} again. If match, return a
5840     // new vector_shuffle with the corrected mask.
5841     SDValue NewMask = NormalizeMask(SVOp, DAG);
5842     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5843     if (NSVOp != SVOp) {
5844       if (X86::isUNPCKLMask(NSVOp, true)) {
5845         return NewMask;
5846       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5847         return NewMask;
5848       }
5849     }
5850   }
5851
5852   if (Commuted) {
5853     // Commute is back and try unpck* again.
5854     // FIXME: this seems wrong.
5855     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5856     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5857
5858     if (X86::isUNPCKLMask(NewSVOp))
5859       return getTargetShuffleNode(getUNPCKLOpcode(VT, getSubtarget()),
5860                                   dl, VT, V2, V1, DAG);
5861
5862     if (X86::isUNPCKHMask(NewSVOp))
5863       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
5864   }
5865
5866   // Normalize the node to match x86 shuffle ops if needed
5867   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5868     return CommuteVectorShuffle(SVOp, DAG);
5869
5870   // The checks below are all present in isShuffleMaskLegal, but they are
5871   // inlined here right now to enable us to directly emit target specific
5872   // nodes, and remove one by one until they don't return Op anymore.
5873   SmallVector<int, 16> M;
5874   SVOp->getMask(M);
5875
5876   if (isPALIGNRMask(M, VT, HasSSSE3))
5877     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
5878                                 X86::getShufflePALIGNRImmediate(SVOp),
5879                                 DAG);
5880
5881   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
5882       SVOp->getSplatIndex() == 0 && V2IsUndef) {
5883     if (VT == MVT::v2f64) {
5884       X86ISD::NodeType Opcode =
5885         getSubtarget()->hasAVX() ? X86ISD::VUNPCKLPD : X86ISD::UNPCKLPD;
5886       return getTargetShuffleNode(Opcode, dl, VT, V1, V1, DAG);
5887     }
5888     if (VT == MVT::v2i64)
5889       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
5890   }
5891
5892   if (isPSHUFHWMask(M, VT))
5893     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
5894                                 X86::getShufflePSHUFHWImmediate(SVOp),
5895                                 DAG);
5896
5897   if (isPSHUFLWMask(M, VT))
5898     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
5899                                 X86::getShufflePSHUFLWImmediate(SVOp),
5900                                 DAG);
5901
5902   if (isSHUFPMask(M, VT)) {
5903     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5904     if (VT == MVT::v4f32 || VT == MVT::v4i32)
5905       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
5906                                   TargetMask, DAG);
5907     if (VT == MVT::v2f64 || VT == MVT::v2i64)
5908       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
5909                                   TargetMask, DAG);
5910   }
5911
5912   if (X86::isUNPCKL_v_undef_Mask(SVOp))
5913     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5914       return getTargetShuffleNode(getUNPCKLOpcode(VT, getSubtarget()),
5915                                   dl, VT, V1, V1, DAG);
5916   if (X86::isUNPCKH_v_undef_Mask(SVOp))
5917     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5918       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5919
5920   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5921   if (VT == MVT::v8i16) {
5922     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5923     if (NewOp.getNode())
5924       return NewOp;
5925   }
5926
5927   if (VT == MVT::v16i8) {
5928     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5929     if (NewOp.getNode())
5930       return NewOp;
5931   }
5932
5933   // Handle all 4 wide cases with a number of shuffles.
5934   if (NumElems == 4)
5935     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5936
5937   return SDValue();
5938 }
5939
5940 SDValue
5941 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5942                                                 SelectionDAG &DAG) const {
5943   EVT VT = Op.getValueType();
5944   DebugLoc dl = Op.getDebugLoc();
5945   if (VT.getSizeInBits() == 8) {
5946     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5947                                     Op.getOperand(0), Op.getOperand(1));
5948     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5949                                     DAG.getValueType(VT));
5950     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5951   } else if (VT.getSizeInBits() == 16) {
5952     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5953     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5954     if (Idx == 0)
5955       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5956                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5957                                      DAG.getNode(ISD::BITCAST, dl,
5958                                                  MVT::v4i32,
5959                                                  Op.getOperand(0)),
5960                                      Op.getOperand(1)));
5961     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5962                                     Op.getOperand(0), Op.getOperand(1));
5963     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5964                                     DAG.getValueType(VT));
5965     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5966   } else if (VT == MVT::f32) {
5967     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5968     // the result back to FR32 register. It's only worth matching if the
5969     // result has a single use which is a store or a bitcast to i32.  And in
5970     // the case of a store, it's not worth it if the index is a constant 0,
5971     // because a MOVSSmr can be used instead, which is smaller and faster.
5972     if (!Op.hasOneUse())
5973       return SDValue();
5974     SDNode *User = *Op.getNode()->use_begin();
5975     if ((User->getOpcode() != ISD::STORE ||
5976          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5977           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5978         (User->getOpcode() != ISD::BITCAST ||
5979          User->getValueType(0) != MVT::i32))
5980       return SDValue();
5981     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5982                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
5983                                               Op.getOperand(0)),
5984                                               Op.getOperand(1));
5985     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
5986   } else if (VT == MVT::i32) {
5987     // ExtractPS works with constant index.
5988     if (isa<ConstantSDNode>(Op.getOperand(1)))
5989       return Op;
5990   }
5991   return SDValue();
5992 }
5993
5994
5995 SDValue
5996 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5997                                            SelectionDAG &DAG) const {
5998   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5999     return SDValue();
6000
6001   SDValue Vec = Op.getOperand(0);
6002   EVT VecVT = Vec.getValueType();
6003
6004   // If this is a 256-bit vector result, first extract the 128-bit
6005   // vector and then extract from the 128-bit vector.
6006   if (VecVT.getSizeInBits() > 128) {
6007     DebugLoc dl = Op.getNode()->getDebugLoc();
6008     unsigned NumElems = VecVT.getVectorNumElements();
6009     SDValue Idx = Op.getOperand(1);
6010
6011     if (!isa<ConstantSDNode>(Idx))
6012       return SDValue();
6013
6014     unsigned ExtractNumElems = NumElems / (VecVT.getSizeInBits() / 128);
6015     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
6016
6017     // Get the 128-bit vector.
6018     bool Upper = IdxVal >= ExtractNumElems;
6019     Vec = Extract128BitVector(Vec, Idx, DAG, dl);
6020
6021     // Extract from it.
6022     SDValue ScaledIdx = Idx;
6023     if (Upper)
6024       ScaledIdx = DAG.getNode(ISD::SUB, dl, Idx.getValueType(), Idx,
6025                               DAG.getConstant(ExtractNumElems,
6026                                               Idx.getValueType()));
6027     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
6028                        ScaledIdx);
6029   }
6030
6031   assert(Vec.getValueSizeInBits() <= 128 && "Unexpected vector length");
6032
6033   if (Subtarget->hasSSE41()) {
6034     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
6035     if (Res.getNode())
6036       return Res;
6037   }
6038
6039   EVT VT = Op.getValueType();
6040   DebugLoc dl = Op.getDebugLoc();
6041   // TODO: handle v16i8.
6042   if (VT.getSizeInBits() == 16) {
6043     SDValue Vec = Op.getOperand(0);
6044     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6045     if (Idx == 0)
6046       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6047                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6048                                      DAG.getNode(ISD::BITCAST, dl,
6049                                                  MVT::v4i32, Vec),
6050                                      Op.getOperand(1)));
6051     // Transform it so it match pextrw which produces a 32-bit result.
6052     EVT EltVT = MVT::i32;
6053     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
6054                                     Op.getOperand(0), Op.getOperand(1));
6055     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
6056                                     DAG.getValueType(VT));
6057     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6058   } else if (VT.getSizeInBits() == 32) {
6059     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6060     if (Idx == 0)
6061       return Op;
6062
6063     // SHUFPS the element to the lowest double word, then movss.
6064     int Mask[4] = { Idx, -1, -1, -1 };
6065     EVT VVT = Op.getOperand(0).getValueType();
6066     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6067                                        DAG.getUNDEF(VVT), Mask);
6068     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6069                        DAG.getIntPtrConstant(0));
6070   } else if (VT.getSizeInBits() == 64) {
6071     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
6072     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
6073     //        to match extract_elt for f64.
6074     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6075     if (Idx == 0)
6076       return Op;
6077
6078     // UNPCKHPD the element to the lowest double word, then movsd.
6079     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
6080     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
6081     int Mask[2] = { 1, -1 };
6082     EVT VVT = Op.getOperand(0).getValueType();
6083     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6084                                        DAG.getUNDEF(VVT), Mask);
6085     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6086                        DAG.getIntPtrConstant(0));
6087   }
6088
6089   return SDValue();
6090 }
6091
6092 SDValue
6093 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
6094                                                SelectionDAG &DAG) const {
6095   EVT VT = Op.getValueType();
6096   EVT EltVT = VT.getVectorElementType();
6097   DebugLoc dl = Op.getDebugLoc();
6098
6099   SDValue N0 = Op.getOperand(0);
6100   SDValue N1 = Op.getOperand(1);
6101   SDValue N2 = Op.getOperand(2);
6102
6103   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
6104       isa<ConstantSDNode>(N2)) {
6105     unsigned Opc;
6106     if (VT == MVT::v8i16)
6107       Opc = X86ISD::PINSRW;
6108     else if (VT == MVT::v16i8)
6109       Opc = X86ISD::PINSRB;
6110     else
6111       Opc = X86ISD::PINSRB;
6112
6113     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
6114     // argument.
6115     if (N1.getValueType() != MVT::i32)
6116       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6117     if (N2.getValueType() != MVT::i32)
6118       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6119     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
6120   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
6121     // Bits [7:6] of the constant are the source select.  This will always be
6122     //  zero here.  The DAG Combiner may combine an extract_elt index into these
6123     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
6124     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
6125     // Bits [5:4] of the constant are the destination select.  This is the
6126     //  value of the incoming immediate.
6127     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
6128     //   combine either bitwise AND or insert of float 0.0 to set these bits.
6129     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
6130     // Create this as a scalar to vector..
6131     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
6132     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
6133   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
6134     // PINSR* works with constant index.
6135     return Op;
6136   }
6137   return SDValue();
6138 }
6139
6140 SDValue
6141 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
6142   EVT VT = Op.getValueType();
6143   EVT EltVT = VT.getVectorElementType();
6144
6145   DebugLoc dl = Op.getDebugLoc();
6146   SDValue N0 = Op.getOperand(0);
6147   SDValue N1 = Op.getOperand(1);
6148   SDValue N2 = Op.getOperand(2);
6149
6150   // If this is a 256-bit vector result, first insert into a 128-bit
6151   // vector and then insert into the 256-bit vector.
6152   if (VT.getSizeInBits() > 128) {
6153     if (!isa<ConstantSDNode>(N2))
6154       return SDValue();
6155
6156     // Get the 128-bit vector.
6157     unsigned NumElems = VT.getVectorNumElements();
6158     unsigned IdxVal = cast<ConstantSDNode>(N2)->getZExtValue();
6159     bool Upper = IdxVal >= NumElems / 2;
6160
6161     SDValue SubN0 = Extract128BitVector(N0, N2, DAG, dl);
6162
6163     // Insert into it.
6164     SDValue ScaledN2 = N2;
6165     if (Upper)
6166       ScaledN2 = DAG.getNode(ISD::SUB, dl, N2.getValueType(), N2,
6167                              DAG.getConstant(NumElems /
6168                                              (VT.getSizeInBits() / 128),
6169                                              N2.getValueType()));
6170     Op = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, SubN0.getValueType(), SubN0,
6171                      N1, ScaledN2);
6172
6173     // Insert the 128-bit vector
6174     // FIXME: Why UNDEF?
6175     return Insert128BitVector(N0, Op, N2, DAG, dl);
6176   }
6177
6178   if (Subtarget->hasSSE41())
6179     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
6180
6181   if (EltVT == MVT::i8)
6182     return SDValue();
6183
6184   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
6185     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
6186     // as its second argument.
6187     if (N1.getValueType() != MVT::i32)
6188       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6189     if (N2.getValueType() != MVT::i32)
6190       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6191     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
6192   }
6193   return SDValue();
6194 }
6195
6196 SDValue
6197 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6198   LLVMContext *Context = DAG.getContext();
6199   DebugLoc dl = Op.getDebugLoc();
6200   EVT OpVT = Op.getValueType();
6201
6202   // If this is a 256-bit vector result, first insert into a 128-bit
6203   // vector and then insert into the 256-bit vector.
6204   if (OpVT.getSizeInBits() > 128) {
6205     // Insert into a 128-bit vector.
6206     EVT VT128 = EVT::getVectorVT(*Context,
6207                                  OpVT.getVectorElementType(),
6208                                  OpVT.getVectorNumElements() / 2);
6209
6210     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
6211
6212     // Insert the 128-bit vector.
6213     return Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, OpVT), Op,
6214                               DAG.getConstant(0, MVT::i32),
6215                               DAG, dl);
6216   }
6217
6218   if (Op.getValueType() == MVT::v1i64 &&
6219       Op.getOperand(0).getValueType() == MVT::i64)
6220     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
6221
6222   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
6223   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
6224          "Expected an SSE type!");
6225   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(),
6226                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
6227 }
6228
6229 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
6230 // a simple subregister reference or explicit instructions to grab
6231 // upper bits of a vector.
6232 SDValue
6233 X86TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6234   if (Subtarget->hasAVX()) {
6235     DebugLoc dl = Op.getNode()->getDebugLoc();
6236     SDValue Vec = Op.getNode()->getOperand(0);
6237     SDValue Idx = Op.getNode()->getOperand(1);
6238
6239     if (Op.getNode()->getValueType(0).getSizeInBits() == 128
6240         && Vec.getNode()->getValueType(0).getSizeInBits() == 256) {
6241         return Extract128BitVector(Vec, Idx, DAG, dl);
6242     }
6243   }
6244   return SDValue();
6245 }
6246
6247 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
6248 // simple superregister reference or explicit instructions to insert
6249 // the upper bits of a vector.
6250 SDValue
6251 X86TargetLowering::LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6252   if (Subtarget->hasAVX()) {
6253     DebugLoc dl = Op.getNode()->getDebugLoc();
6254     SDValue Vec = Op.getNode()->getOperand(0);
6255     SDValue SubVec = Op.getNode()->getOperand(1);
6256     SDValue Idx = Op.getNode()->getOperand(2);
6257
6258     if (Op.getNode()->getValueType(0).getSizeInBits() == 256
6259         && SubVec.getNode()->getValueType(0).getSizeInBits() == 128) {
6260       return Insert128BitVector(Vec, SubVec, Idx, DAG, dl);
6261     }
6262   }
6263   return SDValue();
6264 }
6265
6266 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
6267 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
6268 // one of the above mentioned nodes. It has to be wrapped because otherwise
6269 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
6270 // be used to form addressing mode. These wrapped nodes will be selected
6271 // into MOV32ri.
6272 SDValue
6273 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
6274   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
6275
6276   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6277   // global base reg.
6278   unsigned char OpFlag = 0;
6279   unsigned WrapperKind = X86ISD::Wrapper;
6280   CodeModel::Model M = getTargetMachine().getCodeModel();
6281
6282   if (Subtarget->isPICStyleRIPRel() &&
6283       (M == CodeModel::Small || M == CodeModel::Kernel))
6284     WrapperKind = X86ISD::WrapperRIP;
6285   else if (Subtarget->isPICStyleGOT())
6286     OpFlag = X86II::MO_GOTOFF;
6287   else if (Subtarget->isPICStyleStubPIC())
6288     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6289
6290   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
6291                                              CP->getAlignment(),
6292                                              CP->getOffset(), OpFlag);
6293   DebugLoc DL = CP->getDebugLoc();
6294   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6295   // With PIC, the address is actually $g + Offset.
6296   if (OpFlag) {
6297     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6298                          DAG.getNode(X86ISD::GlobalBaseReg,
6299                                      DebugLoc(), getPointerTy()),
6300                          Result);
6301   }
6302
6303   return Result;
6304 }
6305
6306 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
6307   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
6308
6309   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6310   // global base reg.
6311   unsigned char OpFlag = 0;
6312   unsigned WrapperKind = X86ISD::Wrapper;
6313   CodeModel::Model M = getTargetMachine().getCodeModel();
6314
6315   if (Subtarget->isPICStyleRIPRel() &&
6316       (M == CodeModel::Small || M == CodeModel::Kernel))
6317     WrapperKind = X86ISD::WrapperRIP;
6318   else if (Subtarget->isPICStyleGOT())
6319     OpFlag = X86II::MO_GOTOFF;
6320   else if (Subtarget->isPICStyleStubPIC())
6321     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6322
6323   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
6324                                           OpFlag);
6325   DebugLoc DL = JT->getDebugLoc();
6326   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6327
6328   // With PIC, the address is actually $g + Offset.
6329   if (OpFlag)
6330     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6331                          DAG.getNode(X86ISD::GlobalBaseReg,
6332                                      DebugLoc(), getPointerTy()),
6333                          Result);
6334
6335   return Result;
6336 }
6337
6338 SDValue
6339 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
6340   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
6341
6342   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6343   // global base reg.
6344   unsigned char OpFlag = 0;
6345   unsigned WrapperKind = X86ISD::Wrapper;
6346   CodeModel::Model M = getTargetMachine().getCodeModel();
6347
6348   if (Subtarget->isPICStyleRIPRel() &&
6349       (M == CodeModel::Small || M == CodeModel::Kernel))
6350     WrapperKind = X86ISD::WrapperRIP;
6351   else if (Subtarget->isPICStyleGOT())
6352     OpFlag = X86II::MO_GOTOFF;
6353   else if (Subtarget->isPICStyleStubPIC())
6354     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6355
6356   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
6357
6358   DebugLoc DL = Op.getDebugLoc();
6359   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6360
6361
6362   // With PIC, the address is actually $g + Offset.
6363   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
6364       !Subtarget->is64Bit()) {
6365     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6366                          DAG.getNode(X86ISD::GlobalBaseReg,
6367                                      DebugLoc(), getPointerTy()),
6368                          Result);
6369   }
6370
6371   return Result;
6372 }
6373
6374 SDValue
6375 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
6376   // Create the TargetBlockAddressAddress node.
6377   unsigned char OpFlags =
6378     Subtarget->ClassifyBlockAddressReference();
6379   CodeModel::Model M = getTargetMachine().getCodeModel();
6380   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
6381   DebugLoc dl = Op.getDebugLoc();
6382   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
6383                                        /*isTarget=*/true, OpFlags);
6384
6385   if (Subtarget->isPICStyleRIPRel() &&
6386       (M == CodeModel::Small || M == CodeModel::Kernel))
6387     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6388   else
6389     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6390
6391   // With PIC, the address is actually $g + Offset.
6392   if (isGlobalRelativeToPICBase(OpFlags)) {
6393     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6394                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6395                          Result);
6396   }
6397
6398   return Result;
6399 }
6400
6401 SDValue
6402 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
6403                                       int64_t Offset,
6404                                       SelectionDAG &DAG) const {
6405   // Create the TargetGlobalAddress node, folding in the constant
6406   // offset if it is legal.
6407   unsigned char OpFlags =
6408     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
6409   CodeModel::Model M = getTargetMachine().getCodeModel();
6410   SDValue Result;
6411   if (OpFlags == X86II::MO_NO_FLAG &&
6412       X86::isOffsetSuitableForCodeModel(Offset, M)) {
6413     // A direct static reference to a global.
6414     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
6415     Offset = 0;
6416   } else {
6417     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
6418   }
6419
6420   if (Subtarget->isPICStyleRIPRel() &&
6421       (M == CodeModel::Small || M == CodeModel::Kernel))
6422     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6423   else
6424     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6425
6426   // With PIC, the address is actually $g + Offset.
6427   if (isGlobalRelativeToPICBase(OpFlags)) {
6428     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6429                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6430                          Result);
6431   }
6432
6433   // For globals that require a load from a stub to get the address, emit the
6434   // load.
6435   if (isGlobalStubReference(OpFlags))
6436     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
6437                          MachinePointerInfo::getGOT(), false, false, 0);
6438
6439   // If there was a non-zero offset that we didn't fold, create an explicit
6440   // addition for it.
6441   if (Offset != 0)
6442     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6443                          DAG.getConstant(Offset, getPointerTy()));
6444
6445   return Result;
6446 }
6447
6448 SDValue
6449 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6450   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6451   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6452   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6453 }
6454
6455 static SDValue
6456 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6457            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6458            unsigned char OperandFlags) {
6459   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6460   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6461   DebugLoc dl = GA->getDebugLoc();
6462   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6463                                            GA->getValueType(0),
6464                                            GA->getOffset(),
6465                                            OperandFlags);
6466   if (InFlag) {
6467     SDValue Ops[] = { Chain,  TGA, *InFlag };
6468     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6469   } else {
6470     SDValue Ops[]  = { Chain, TGA };
6471     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6472   }
6473
6474   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6475   MFI->setAdjustsStack(true);
6476
6477   SDValue Flag = Chain.getValue(1);
6478   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6479 }
6480
6481 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6482 static SDValue
6483 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6484                                 const EVT PtrVT) {
6485   SDValue InFlag;
6486   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6487   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6488                                      DAG.getNode(X86ISD::GlobalBaseReg,
6489                                                  DebugLoc(), PtrVT), InFlag);
6490   InFlag = Chain.getValue(1);
6491
6492   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6493 }
6494
6495 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6496 static SDValue
6497 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6498                                 const EVT PtrVT) {
6499   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6500                     X86::RAX, X86II::MO_TLSGD);
6501 }
6502
6503 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6504 // "local exec" model.
6505 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6506                                    const EVT PtrVT, TLSModel::Model model,
6507                                    bool is64Bit) {
6508   DebugLoc dl = GA->getDebugLoc();
6509
6510   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
6511   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
6512                                                          is64Bit ? 257 : 256));
6513
6514   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
6515                                       DAG.getIntPtrConstant(0),
6516                                       MachinePointerInfo(Ptr), false, false, 0);
6517
6518   unsigned char OperandFlags = 0;
6519   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6520   // initialexec.
6521   unsigned WrapperKind = X86ISD::Wrapper;
6522   if (model == TLSModel::LocalExec) {
6523     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6524   } else if (is64Bit) {
6525     assert(model == TLSModel::InitialExec);
6526     OperandFlags = X86II::MO_GOTTPOFF;
6527     WrapperKind = X86ISD::WrapperRIP;
6528   } else {
6529     assert(model == TLSModel::InitialExec);
6530     OperandFlags = X86II::MO_INDNTPOFF;
6531   }
6532
6533   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6534   // exec)
6535   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6536                                            GA->getValueType(0),
6537                                            GA->getOffset(), OperandFlags);
6538   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6539
6540   if (model == TLSModel::InitialExec)
6541     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6542                          MachinePointerInfo::getGOT(), false, false, 0);
6543
6544   // The address of the thread local variable is the add of the thread
6545   // pointer with the offset of the variable.
6546   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6547 }
6548
6549 SDValue
6550 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6551
6552   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6553   const GlobalValue *GV = GA->getGlobal();
6554
6555   if (Subtarget->isTargetELF()) {
6556     // TODO: implement the "local dynamic" model
6557     // TODO: implement the "initial exec"model for pic executables
6558
6559     // If GV is an alias then use the aliasee for determining
6560     // thread-localness.
6561     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6562       GV = GA->resolveAliasedGlobal(false);
6563
6564     TLSModel::Model model
6565       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6566
6567     switch (model) {
6568       case TLSModel::GeneralDynamic:
6569       case TLSModel::LocalDynamic: // not implemented
6570         if (Subtarget->is64Bit())
6571           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6572         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6573
6574       case TLSModel::InitialExec:
6575       case TLSModel::LocalExec:
6576         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6577                                    Subtarget->is64Bit());
6578     }
6579   } else if (Subtarget->isTargetDarwin()) {
6580     // Darwin only has one model of TLS.  Lower to that.
6581     unsigned char OpFlag = 0;
6582     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6583                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6584
6585     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6586     // global base reg.
6587     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6588                   !Subtarget->is64Bit();
6589     if (PIC32)
6590       OpFlag = X86II::MO_TLVP_PIC_BASE;
6591     else
6592       OpFlag = X86II::MO_TLVP;
6593     DebugLoc DL = Op.getDebugLoc();
6594     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6595                                                 GA->getValueType(0),
6596                                                 GA->getOffset(), OpFlag);
6597     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6598
6599     // With PIC32, the address is actually $g + Offset.
6600     if (PIC32)
6601       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6602                            DAG.getNode(X86ISD::GlobalBaseReg,
6603                                        DebugLoc(), getPointerTy()),
6604                            Offset);
6605
6606     // Lowering the machine isd will make sure everything is in the right
6607     // location.
6608     SDValue Chain = DAG.getEntryNode();
6609     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
6610     SDValue Args[] = { Chain, Offset };
6611     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args, 2);
6612
6613     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6614     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6615     MFI->setAdjustsStack(true);
6616
6617     // And our return value (tls address) is in the standard call return value
6618     // location.
6619     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6620     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6621   }
6622
6623   assert(false &&
6624          "TLS not implemented for this target.");
6625
6626   llvm_unreachable("Unreachable");
6627   return SDValue();
6628 }
6629
6630
6631 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values and
6632 /// take a 2 x i32 value to shift plus a shift amount.
6633 SDValue X86TargetLowering::LowerShiftParts(SDValue Op, SelectionDAG &DAG) const {
6634   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6635   EVT VT = Op.getValueType();
6636   unsigned VTBits = VT.getSizeInBits();
6637   DebugLoc dl = Op.getDebugLoc();
6638   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6639   SDValue ShOpLo = Op.getOperand(0);
6640   SDValue ShOpHi = Op.getOperand(1);
6641   SDValue ShAmt  = Op.getOperand(2);
6642   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6643                                      DAG.getConstant(VTBits - 1, MVT::i8))
6644                        : DAG.getConstant(0, VT);
6645
6646   SDValue Tmp2, Tmp3;
6647   if (Op.getOpcode() == ISD::SHL_PARTS) {
6648     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6649     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6650   } else {
6651     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6652     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6653   }
6654
6655   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6656                                 DAG.getConstant(VTBits, MVT::i8));
6657   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6658                              AndNode, DAG.getConstant(0, MVT::i8));
6659
6660   SDValue Hi, Lo;
6661   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6662   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6663   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6664
6665   if (Op.getOpcode() == ISD::SHL_PARTS) {
6666     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6667     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6668   } else {
6669     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6670     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6671   }
6672
6673   SDValue Ops[2] = { Lo, Hi };
6674   return DAG.getMergeValues(Ops, 2, dl);
6675 }
6676
6677 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6678                                            SelectionDAG &DAG) const {
6679   EVT SrcVT = Op.getOperand(0).getValueType();
6680
6681   if (SrcVT.isVector())
6682     return SDValue();
6683
6684   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6685          "Unknown SINT_TO_FP to lower!");
6686
6687   // These are really Legal; return the operand so the caller accepts it as
6688   // Legal.
6689   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6690     return Op;
6691   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6692       Subtarget->is64Bit()) {
6693     return Op;
6694   }
6695
6696   DebugLoc dl = Op.getDebugLoc();
6697   unsigned Size = SrcVT.getSizeInBits()/8;
6698   MachineFunction &MF = DAG.getMachineFunction();
6699   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6700   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6701   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6702                                StackSlot,
6703                                MachinePointerInfo::getFixedStack(SSFI),
6704                                false, false, 0);
6705   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6706 }
6707
6708 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6709                                      SDValue StackSlot,
6710                                      SelectionDAG &DAG) const {
6711   // Build the FILD
6712   DebugLoc DL = Op.getDebugLoc();
6713   SDVTList Tys;
6714   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6715   if (useSSE)
6716     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
6717   else
6718     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6719
6720   unsigned ByteSize = SrcVT.getSizeInBits()/8;
6721
6722   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6723   MachineMemOperand *MMO =
6724     DAG.getMachineFunction()
6725     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6726                           MachineMemOperand::MOLoad, ByteSize, ByteSize);
6727
6728   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6729   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
6730                                            X86ISD::FILD, DL,
6731                                            Tys, Ops, array_lengthof(Ops),
6732                                            SrcVT, MMO);
6733
6734   if (useSSE) {
6735     Chain = Result.getValue(1);
6736     SDValue InFlag = Result.getValue(2);
6737
6738     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6739     // shouldn't be necessary except that RFP cannot be live across
6740     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6741     MachineFunction &MF = DAG.getMachineFunction();
6742     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
6743     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
6744     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6745     Tys = DAG.getVTList(MVT::Other);
6746     SDValue Ops[] = {
6747       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6748     };
6749     MachineMemOperand *MMO =
6750       DAG.getMachineFunction()
6751       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6752                             MachineMemOperand::MOStore, SSFISize, SSFISize);
6753
6754     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
6755                                     Ops, array_lengthof(Ops),
6756                                     Op.getValueType(), MMO);
6757     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
6758                          MachinePointerInfo::getFixedStack(SSFI),
6759                          false, false, 0);
6760   }
6761
6762   return Result;
6763 }
6764
6765 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6766 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6767                                                SelectionDAG &DAG) const {
6768   // This algorithm is not obvious. Here it is in C code, more or less:
6769   /*
6770     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6771       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6772       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6773
6774       // Copy ints to xmm registers.
6775       __m128i xh = _mm_cvtsi32_si128( hi );
6776       __m128i xl = _mm_cvtsi32_si128( lo );
6777
6778       // Combine into low half of a single xmm register.
6779       __m128i x = _mm_unpacklo_epi32( xh, xl );
6780       __m128d d;
6781       double sd;
6782
6783       // Merge in appropriate exponents to give the integer bits the right
6784       // magnitude.
6785       x = _mm_unpacklo_epi32( x, exp );
6786
6787       // Subtract away the biases to deal with the IEEE-754 double precision
6788       // implicit 1.
6789       d = _mm_sub_pd( (__m128d) x, bias );
6790
6791       // All conversions up to here are exact. The correctly rounded result is
6792       // calculated using the current rounding mode using the following
6793       // horizontal add.
6794       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6795       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6796                                 // store doesn't really need to be here (except
6797                                 // maybe to zero the other double)
6798       return sd;
6799     }
6800   */
6801
6802   DebugLoc dl = Op.getDebugLoc();
6803   LLVMContext *Context = DAG.getContext();
6804
6805   // Build some magic constants.
6806   std::vector<Constant*> CV0;
6807   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6808   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6809   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6810   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6811   Constant *C0 = ConstantVector::get(CV0);
6812   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6813
6814   std::vector<Constant*> CV1;
6815   CV1.push_back(
6816     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6817   CV1.push_back(
6818     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6819   Constant *C1 = ConstantVector::get(CV1);
6820   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6821
6822   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6823                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6824                                         Op.getOperand(0),
6825                                         DAG.getIntPtrConstant(1)));
6826   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6827                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6828                                         Op.getOperand(0),
6829                                         DAG.getIntPtrConstant(0)));
6830   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6831   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6832                               MachinePointerInfo::getConstantPool(),
6833                               false, false, 16);
6834   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6835   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck2);
6836   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6837                               MachinePointerInfo::getConstantPool(),
6838                               false, false, 16);
6839   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6840
6841   // Add the halves; easiest way is to swap them into another reg first.
6842   int ShufMask[2] = { 1, -1 };
6843   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6844                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6845   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6846   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6847                      DAG.getIntPtrConstant(0));
6848 }
6849
6850 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6851 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6852                                                SelectionDAG &DAG) const {
6853   DebugLoc dl = Op.getDebugLoc();
6854   // FP constant to bias correct the final result.
6855   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6856                                    MVT::f64);
6857
6858   // Load the 32-bit value into an XMM register.
6859   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6860                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6861                                          Op.getOperand(0),
6862                                          DAG.getIntPtrConstant(0)));
6863
6864   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6865                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
6866                      DAG.getIntPtrConstant(0));
6867
6868   // Or the load with the bias.
6869   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6870                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
6871                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6872                                                    MVT::v2f64, Load)),
6873                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
6874                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6875                                                    MVT::v2f64, Bias)));
6876   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6877                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
6878                    DAG.getIntPtrConstant(0));
6879
6880   // Subtract the bias.
6881   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6882
6883   // Handle final rounding.
6884   EVT DestVT = Op.getValueType();
6885
6886   if (DestVT.bitsLT(MVT::f64)) {
6887     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6888                        DAG.getIntPtrConstant(0));
6889   } else if (DestVT.bitsGT(MVT::f64)) {
6890     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6891   }
6892
6893   // Handle final rounding.
6894   return Sub;
6895 }
6896
6897 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6898                                            SelectionDAG &DAG) const {
6899   SDValue N0 = Op.getOperand(0);
6900   DebugLoc dl = Op.getDebugLoc();
6901
6902   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6903   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6904   // the optimization here.
6905   if (DAG.SignBitIsZero(N0))
6906     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6907
6908   EVT SrcVT = N0.getValueType();
6909   EVT DstVT = Op.getValueType();
6910   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6911     return LowerUINT_TO_FP_i64(Op, DAG);
6912   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6913     return LowerUINT_TO_FP_i32(Op, DAG);
6914
6915   // Make a 64-bit buffer, and use it to build an FILD.
6916   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6917   if (SrcVT == MVT::i32) {
6918     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6919     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6920                                      getPointerTy(), StackSlot, WordOff);
6921     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6922                                   StackSlot, MachinePointerInfo(),
6923                                   false, false, 0);
6924     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6925                                   OffsetSlot, MachinePointerInfo(),
6926                                   false, false, 0);
6927     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6928     return Fild;
6929   }
6930
6931   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6932   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6933                                 StackSlot, MachinePointerInfo(),
6934                                false, false, 0);
6935   // For i64 source, we need to add the appropriate power of 2 if the input
6936   // was negative.  This is the same as the optimization in
6937   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6938   // we must be careful to do the computation in x87 extended precision, not
6939   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6940   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6941   MachineMemOperand *MMO =
6942     DAG.getMachineFunction()
6943     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6944                           MachineMemOperand::MOLoad, 8, 8);
6945
6946   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6947   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6948   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
6949                                          MVT::i64, MMO);
6950
6951   APInt FF(32, 0x5F800000ULL);
6952
6953   // Check whether the sign bit is set.
6954   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6955                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6956                                  ISD::SETLT);
6957
6958   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6959   SDValue FudgePtr = DAG.getConstantPool(
6960                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6961                                          getPointerTy());
6962
6963   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6964   SDValue Zero = DAG.getIntPtrConstant(0);
6965   SDValue Four = DAG.getIntPtrConstant(4);
6966   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6967                                Zero, Four);
6968   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6969
6970   // Load the value out, extending it from f32 to f80.
6971   // FIXME: Avoid the extend by constructing the right constant pool?
6972   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
6973                                  FudgePtr, MachinePointerInfo::getConstantPool(),
6974                                  MVT::f32, false, false, 4);
6975   // Extend everything to 80 bits to force it to be done on x87.
6976   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6977   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6978 }
6979
6980 std::pair<SDValue,SDValue> X86TargetLowering::
6981 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6982   DebugLoc DL = Op.getDebugLoc();
6983
6984   EVT DstTy = Op.getValueType();
6985
6986   if (!IsSigned) {
6987     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6988     DstTy = MVT::i64;
6989   }
6990
6991   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6992          DstTy.getSimpleVT() >= MVT::i16 &&
6993          "Unknown FP_TO_SINT to lower!");
6994
6995   // These are really Legal.
6996   if (DstTy == MVT::i32 &&
6997       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6998     return std::make_pair(SDValue(), SDValue());
6999   if (Subtarget->is64Bit() &&
7000       DstTy == MVT::i64 &&
7001       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7002     return std::make_pair(SDValue(), SDValue());
7003
7004   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
7005   // stack slot.
7006   MachineFunction &MF = DAG.getMachineFunction();
7007   unsigned MemSize = DstTy.getSizeInBits()/8;
7008   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7009   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7010
7011
7012
7013   unsigned Opc;
7014   switch (DstTy.getSimpleVT().SimpleTy) {
7015   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
7016   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
7017   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
7018   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
7019   }
7020
7021   SDValue Chain = DAG.getEntryNode();
7022   SDValue Value = Op.getOperand(0);
7023   EVT TheVT = Op.getOperand(0).getValueType();
7024   if (isScalarFPTypeInSSEReg(TheVT)) {
7025     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
7026     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
7027                          MachinePointerInfo::getFixedStack(SSFI),
7028                          false, false, 0);
7029     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
7030     SDValue Ops[] = {
7031       Chain, StackSlot, DAG.getValueType(TheVT)
7032     };
7033
7034     MachineMemOperand *MMO =
7035       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7036                               MachineMemOperand::MOLoad, MemSize, MemSize);
7037     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
7038                                     DstTy, MMO);
7039     Chain = Value.getValue(1);
7040     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7041     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7042   }
7043
7044   MachineMemOperand *MMO =
7045     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7046                             MachineMemOperand::MOStore, MemSize, MemSize);
7047
7048   // Build the FP_TO_INT*_IN_MEM
7049   SDValue Ops[] = { Chain, Value, StackSlot };
7050   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
7051                                          Ops, 3, DstTy, MMO);
7052
7053   return std::make_pair(FIST, StackSlot);
7054 }
7055
7056 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
7057                                            SelectionDAG &DAG) const {
7058   if (Op.getValueType().isVector())
7059     return SDValue();
7060
7061   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
7062   SDValue FIST = Vals.first, StackSlot = Vals.second;
7063   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
7064   if (FIST.getNode() == 0) return Op;
7065
7066   // Load the result.
7067   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7068                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7069 }
7070
7071 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
7072                                            SelectionDAG &DAG) const {
7073   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
7074   SDValue FIST = Vals.first, StackSlot = Vals.second;
7075   assert(FIST.getNode() && "Unexpected failure");
7076
7077   // Load the result.
7078   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7079                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7080 }
7081
7082 SDValue X86TargetLowering::LowerFABS(SDValue Op,
7083                                      SelectionDAG &DAG) const {
7084   LLVMContext *Context = DAG.getContext();
7085   DebugLoc dl = Op.getDebugLoc();
7086   EVT VT = Op.getValueType();
7087   EVT EltVT = VT;
7088   if (VT.isVector())
7089     EltVT = VT.getVectorElementType();
7090   std::vector<Constant*> CV;
7091   if (EltVT == MVT::f64) {
7092     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
7093     CV.push_back(C);
7094     CV.push_back(C);
7095   } else {
7096     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
7097     CV.push_back(C);
7098     CV.push_back(C);
7099     CV.push_back(C);
7100     CV.push_back(C);
7101   }
7102   Constant *C = ConstantVector::get(CV);
7103   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7104   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7105                              MachinePointerInfo::getConstantPool(),
7106                              false, false, 16);
7107   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
7108 }
7109
7110 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
7111   LLVMContext *Context = DAG.getContext();
7112   DebugLoc dl = Op.getDebugLoc();
7113   EVT VT = Op.getValueType();
7114   EVT EltVT = VT;
7115   if (VT.isVector())
7116     EltVT = VT.getVectorElementType();
7117   std::vector<Constant*> CV;
7118   if (EltVT == MVT::f64) {
7119     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
7120     CV.push_back(C);
7121     CV.push_back(C);
7122   } else {
7123     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
7124     CV.push_back(C);
7125     CV.push_back(C);
7126     CV.push_back(C);
7127     CV.push_back(C);
7128   }
7129   Constant *C = ConstantVector::get(CV);
7130   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7131   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7132                              MachinePointerInfo::getConstantPool(),
7133                              false, false, 16);
7134   if (VT.isVector()) {
7135     return DAG.getNode(ISD::BITCAST, dl, VT,
7136                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
7137                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7138                                 Op.getOperand(0)),
7139                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, Mask)));
7140   } else {
7141     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
7142   }
7143 }
7144
7145 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
7146   LLVMContext *Context = DAG.getContext();
7147   SDValue Op0 = Op.getOperand(0);
7148   SDValue Op1 = Op.getOperand(1);
7149   DebugLoc dl = Op.getDebugLoc();
7150   EVT VT = Op.getValueType();
7151   EVT SrcVT = Op1.getValueType();
7152
7153   // If second operand is smaller, extend it first.
7154   if (SrcVT.bitsLT(VT)) {
7155     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
7156     SrcVT = VT;
7157   }
7158   // And if it is bigger, shrink it first.
7159   if (SrcVT.bitsGT(VT)) {
7160     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
7161     SrcVT = VT;
7162   }
7163
7164   // At this point the operands and the result should have the same
7165   // type, and that won't be f80 since that is not custom lowered.
7166
7167   // First get the sign bit of second operand.
7168   std::vector<Constant*> CV;
7169   if (SrcVT == MVT::f64) {
7170     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
7171     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7172   } else {
7173     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
7174     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7175     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7176     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7177   }
7178   Constant *C = ConstantVector::get(CV);
7179   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7180   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
7181                               MachinePointerInfo::getConstantPool(),
7182                               false, false, 16);
7183   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
7184
7185   // Shift sign bit right or left if the two operands have different types.
7186   if (SrcVT.bitsGT(VT)) {
7187     // Op0 is MVT::f32, Op1 is MVT::f64.
7188     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
7189     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
7190                           DAG.getConstant(32, MVT::i32));
7191     SignBit = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, SignBit);
7192     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
7193                           DAG.getIntPtrConstant(0));
7194   }
7195
7196   // Clear first operand sign bit.
7197   CV.clear();
7198   if (VT == MVT::f64) {
7199     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
7200     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7201   } else {
7202     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
7203     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7204     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7205     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7206   }
7207   C = ConstantVector::get(CV);
7208   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7209   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7210                               MachinePointerInfo::getConstantPool(),
7211                               false, false, 16);
7212   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
7213
7214   // Or the value with the sign bit.
7215   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
7216 }
7217
7218 /// Emit nodes that will be selected as "test Op0,Op0", or something
7219 /// equivalent.
7220 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
7221                                     SelectionDAG &DAG) const {
7222   DebugLoc dl = Op.getDebugLoc();
7223
7224   // CF and OF aren't always set the way we want. Determine which
7225   // of these we need.
7226   bool NeedCF = false;
7227   bool NeedOF = false;
7228   switch (X86CC) {
7229   default: break;
7230   case X86::COND_A: case X86::COND_AE:
7231   case X86::COND_B: case X86::COND_BE:
7232     NeedCF = true;
7233     break;
7234   case X86::COND_G: case X86::COND_GE:
7235   case X86::COND_L: case X86::COND_LE:
7236   case X86::COND_O: case X86::COND_NO:
7237     NeedOF = true;
7238     break;
7239   }
7240
7241   // See if we can use the EFLAGS value from the operand instead of
7242   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
7243   // we prove that the arithmetic won't overflow, we can't use OF or CF.
7244   if (Op.getResNo() != 0 || NeedOF || NeedCF)
7245     // Emit a CMP with 0, which is the TEST pattern.
7246     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7247                        DAG.getConstant(0, Op.getValueType()));
7248
7249   unsigned Opcode = 0;
7250   unsigned NumOperands = 0;
7251   switch (Op.getNode()->getOpcode()) {
7252   case ISD::ADD:
7253     // Due to an isel shortcoming, be conservative if this add is likely to be
7254     // selected as part of a load-modify-store instruction. When the root node
7255     // in a match is a store, isel doesn't know how to remap non-chain non-flag
7256     // uses of other nodes in the match, such as the ADD in this case. This
7257     // leads to the ADD being left around and reselected, with the result being
7258     // two adds in the output.  Alas, even if none our users are stores, that
7259     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
7260     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
7261     // climbing the DAG back to the root, and it doesn't seem to be worth the
7262     // effort.
7263     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7264            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7265       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
7266         goto default_case;
7267
7268     if (ConstantSDNode *C =
7269         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
7270       // An add of one will be selected as an INC.
7271       if (C->getAPIntValue() == 1) {
7272         Opcode = X86ISD::INC;
7273         NumOperands = 1;
7274         break;
7275       }
7276
7277       // An add of negative one (subtract of one) will be selected as a DEC.
7278       if (C->getAPIntValue().isAllOnesValue()) {
7279         Opcode = X86ISD::DEC;
7280         NumOperands = 1;
7281         break;
7282       }
7283     }
7284
7285     // Otherwise use a regular EFLAGS-setting add.
7286     Opcode = X86ISD::ADD;
7287     NumOperands = 2;
7288     break;
7289   case ISD::AND: {
7290     // If the primary and result isn't used, don't bother using X86ISD::AND,
7291     // because a TEST instruction will be better.
7292     bool NonFlagUse = false;
7293     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7294            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
7295       SDNode *User = *UI;
7296       unsigned UOpNo = UI.getOperandNo();
7297       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
7298         // Look pass truncate.
7299         UOpNo = User->use_begin().getOperandNo();
7300         User = *User->use_begin();
7301       }
7302
7303       if (User->getOpcode() != ISD::BRCOND &&
7304           User->getOpcode() != ISD::SETCC &&
7305           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
7306         NonFlagUse = true;
7307         break;
7308       }
7309     }
7310
7311     if (!NonFlagUse)
7312       break;
7313   }
7314     // FALL THROUGH
7315   case ISD::SUB:
7316   case ISD::OR:
7317   case ISD::XOR:
7318     // Due to the ISEL shortcoming noted above, be conservative if this op is
7319     // likely to be selected as part of a load-modify-store instruction.
7320     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7321            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7322       if (UI->getOpcode() == ISD::STORE)
7323         goto default_case;
7324
7325     // Otherwise use a regular EFLAGS-setting instruction.
7326     switch (Op.getNode()->getOpcode()) {
7327     default: llvm_unreachable("unexpected operator!");
7328     case ISD::SUB: Opcode = X86ISD::SUB; break;
7329     case ISD::OR:  Opcode = X86ISD::OR;  break;
7330     case ISD::XOR: Opcode = X86ISD::XOR; break;
7331     case ISD::AND: Opcode = X86ISD::AND; break;
7332     }
7333
7334     NumOperands = 2;
7335     break;
7336   case X86ISD::ADD:
7337   case X86ISD::SUB:
7338   case X86ISD::INC:
7339   case X86ISD::DEC:
7340   case X86ISD::OR:
7341   case X86ISD::XOR:
7342   case X86ISD::AND:
7343     return SDValue(Op.getNode(), 1);
7344   default:
7345   default_case:
7346     break;
7347   }
7348
7349   if (Opcode == 0)
7350     // Emit a CMP with 0, which is the TEST pattern.
7351     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7352                        DAG.getConstant(0, Op.getValueType()));
7353
7354   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
7355   SmallVector<SDValue, 4> Ops;
7356   for (unsigned i = 0; i != NumOperands; ++i)
7357     Ops.push_back(Op.getOperand(i));
7358
7359   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
7360   DAG.ReplaceAllUsesWith(Op, New);
7361   return SDValue(New.getNode(), 1);
7362 }
7363
7364 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
7365 /// equivalent.
7366 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
7367                                    SelectionDAG &DAG) const {
7368   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
7369     if (C->getAPIntValue() == 0)
7370       return EmitTest(Op0, X86CC, DAG);
7371
7372   DebugLoc dl = Op0.getDebugLoc();
7373   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
7374 }
7375
7376 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
7377 /// if it's possible.
7378 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
7379                                      DebugLoc dl, SelectionDAG &DAG) const {
7380   SDValue Op0 = And.getOperand(0);
7381   SDValue Op1 = And.getOperand(1);
7382   if (Op0.getOpcode() == ISD::TRUNCATE)
7383     Op0 = Op0.getOperand(0);
7384   if (Op1.getOpcode() == ISD::TRUNCATE)
7385     Op1 = Op1.getOperand(0);
7386
7387   SDValue LHS, RHS;
7388   if (Op1.getOpcode() == ISD::SHL)
7389     std::swap(Op0, Op1);
7390   if (Op0.getOpcode() == ISD::SHL) {
7391     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
7392       if (And00C->getZExtValue() == 1) {
7393         // If we looked past a truncate, check that it's only truncating away
7394         // known zeros.
7395         unsigned BitWidth = Op0.getValueSizeInBits();
7396         unsigned AndBitWidth = And.getValueSizeInBits();
7397         if (BitWidth > AndBitWidth) {
7398           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
7399           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
7400           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
7401             return SDValue();
7402         }
7403         LHS = Op1;
7404         RHS = Op0.getOperand(1);
7405       }
7406   } else if (Op1.getOpcode() == ISD::Constant) {
7407     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
7408     SDValue AndLHS = Op0;
7409     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
7410       LHS = AndLHS.getOperand(0);
7411       RHS = AndLHS.getOperand(1);
7412     }
7413   }
7414
7415   if (LHS.getNode()) {
7416     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
7417     // instruction.  Since the shift amount is in-range-or-undefined, we know
7418     // that doing a bittest on the i32 value is ok.  We extend to i32 because
7419     // the encoding for the i16 version is larger than the i32 version.
7420     // Also promote i16 to i32 for performance / code size reason.
7421     if (LHS.getValueType() == MVT::i8 ||
7422         LHS.getValueType() == MVT::i16)
7423       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
7424
7425     // If the operand types disagree, extend the shift amount to match.  Since
7426     // BT ignores high bits (like shifts) we can use anyextend.
7427     if (LHS.getValueType() != RHS.getValueType())
7428       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
7429
7430     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
7431     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
7432     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7433                        DAG.getConstant(Cond, MVT::i8), BT);
7434   }
7435
7436   return SDValue();
7437 }
7438
7439 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
7440   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
7441   SDValue Op0 = Op.getOperand(0);
7442   SDValue Op1 = Op.getOperand(1);
7443   DebugLoc dl = Op.getDebugLoc();
7444   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7445
7446   // Optimize to BT if possible.
7447   // Lower (X & (1 << N)) == 0 to BT(X, N).
7448   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7449   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7450   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
7451       Op1.getOpcode() == ISD::Constant &&
7452       cast<ConstantSDNode>(Op1)->isNullValue() &&
7453       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7454     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7455     if (NewSetCC.getNode())
7456       return NewSetCC;
7457   }
7458
7459   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
7460   // these.
7461   if (Op1.getOpcode() == ISD::Constant &&
7462       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7463        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7464       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7465
7466     // If the input is a setcc, then reuse the input setcc or use a new one with
7467     // the inverted condition.
7468     if (Op0.getOpcode() == X86ISD::SETCC) {
7469       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7470       bool Invert = (CC == ISD::SETNE) ^
7471         cast<ConstantSDNode>(Op1)->isNullValue();
7472       if (!Invert) return Op0;
7473
7474       CCode = X86::GetOppositeBranchCondition(CCode);
7475       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7476                          DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7477     }
7478   }
7479
7480   bool isFP = Op1.getValueType().isFloatingPoint();
7481   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7482   if (X86CC == X86::COND_INVALID)
7483     return SDValue();
7484
7485   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, DAG);
7486   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7487                      DAG.getConstant(X86CC, MVT::i8), EFLAGS);
7488 }
7489
7490 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7491   SDValue Cond;
7492   SDValue Op0 = Op.getOperand(0);
7493   SDValue Op1 = Op.getOperand(1);
7494   SDValue CC = Op.getOperand(2);
7495   EVT VT = Op.getValueType();
7496   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7497   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7498   DebugLoc dl = Op.getDebugLoc();
7499
7500   if (isFP) {
7501     unsigned SSECC = 8;
7502     EVT VT0 = Op0.getValueType();
7503     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7504     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7505     bool Swap = false;
7506
7507     switch (SetCCOpcode) {
7508     default: break;
7509     case ISD::SETOEQ:
7510     case ISD::SETEQ:  SSECC = 0; break;
7511     case ISD::SETOGT:
7512     case ISD::SETGT: Swap = true; // Fallthrough
7513     case ISD::SETLT:
7514     case ISD::SETOLT: SSECC = 1; break;
7515     case ISD::SETOGE:
7516     case ISD::SETGE: Swap = true; // Fallthrough
7517     case ISD::SETLE:
7518     case ISD::SETOLE: SSECC = 2; break;
7519     case ISD::SETUO:  SSECC = 3; break;
7520     case ISD::SETUNE:
7521     case ISD::SETNE:  SSECC = 4; break;
7522     case ISD::SETULE: Swap = true;
7523     case ISD::SETUGE: SSECC = 5; break;
7524     case ISD::SETULT: Swap = true;
7525     case ISD::SETUGT: SSECC = 6; break;
7526     case ISD::SETO:   SSECC = 7; break;
7527     }
7528     if (Swap)
7529       std::swap(Op0, Op1);
7530
7531     // In the two special cases we can't handle, emit two comparisons.
7532     if (SSECC == 8) {
7533       if (SetCCOpcode == ISD::SETUEQ) {
7534         SDValue UNORD, EQ;
7535         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7536         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7537         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7538       }
7539       else if (SetCCOpcode == ISD::SETONE) {
7540         SDValue ORD, NEQ;
7541         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7542         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7543         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7544       }
7545       llvm_unreachable("Illegal FP comparison");
7546     }
7547     // Handle all other FP comparisons here.
7548     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7549   }
7550
7551   // We are handling one of the integer comparisons here.  Since SSE only has
7552   // GT and EQ comparisons for integer, swapping operands and multiple
7553   // operations may be required for some comparisons.
7554   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7555   bool Swap = false, Invert = false, FlipSigns = false;
7556
7557   switch (VT.getSimpleVT().SimpleTy) {
7558   default: break;
7559   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7560   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7561   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7562   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7563   }
7564
7565   switch (SetCCOpcode) {
7566   default: break;
7567   case ISD::SETNE:  Invert = true;
7568   case ISD::SETEQ:  Opc = EQOpc; break;
7569   case ISD::SETLT:  Swap = true;
7570   case ISD::SETGT:  Opc = GTOpc; break;
7571   case ISD::SETGE:  Swap = true;
7572   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7573   case ISD::SETULT: Swap = true;
7574   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7575   case ISD::SETUGE: Swap = true;
7576   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7577   }
7578   if (Swap)
7579     std::swap(Op0, Op1);
7580
7581   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7582   // bits of the inputs before performing those operations.
7583   if (FlipSigns) {
7584     EVT EltVT = VT.getVectorElementType();
7585     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7586                                       EltVT);
7587     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7588     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7589                                     SignBits.size());
7590     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7591     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7592   }
7593
7594   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7595
7596   // If the logical-not of the result is required, perform that now.
7597   if (Invert)
7598     Result = DAG.getNOT(dl, Result, VT);
7599
7600   return Result;
7601 }
7602
7603 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7604 static bool isX86LogicalCmp(SDValue Op) {
7605   unsigned Opc = Op.getNode()->getOpcode();
7606   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7607     return true;
7608   if (Op.getResNo() == 1 &&
7609       (Opc == X86ISD::ADD ||
7610        Opc == X86ISD::SUB ||
7611        Opc == X86ISD::ADC ||
7612        Opc == X86ISD::SBB ||
7613        Opc == X86ISD::SMUL ||
7614        Opc == X86ISD::UMUL ||
7615        Opc == X86ISD::INC ||
7616        Opc == X86ISD::DEC ||
7617        Opc == X86ISD::OR ||
7618        Opc == X86ISD::XOR ||
7619        Opc == X86ISD::AND))
7620     return true;
7621
7622   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
7623     return true;
7624
7625   return false;
7626 }
7627
7628 static bool isZero(SDValue V) {
7629   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
7630   return C && C->isNullValue();
7631 }
7632
7633 static bool isAllOnes(SDValue V) {
7634   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
7635   return C && C->isAllOnesValue();
7636 }
7637
7638 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7639   bool addTest = true;
7640   SDValue Cond  = Op.getOperand(0);
7641   SDValue Op1 = Op.getOperand(1);
7642   SDValue Op2 = Op.getOperand(2);
7643   DebugLoc DL = Op.getDebugLoc();
7644   SDValue CC;
7645
7646   if (Cond.getOpcode() == ISD::SETCC) {
7647     SDValue NewCond = LowerSETCC(Cond, DAG);
7648     if (NewCond.getNode())
7649       Cond = NewCond;
7650   }
7651
7652   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
7653   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
7654   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
7655   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
7656   if (Cond.getOpcode() == X86ISD::SETCC &&
7657       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
7658       isZero(Cond.getOperand(1).getOperand(1))) {
7659     SDValue Cmp = Cond.getOperand(1);
7660
7661     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
7662
7663     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
7664         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
7665       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
7666
7667       SDValue CmpOp0 = Cmp.getOperand(0);
7668       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
7669                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7670
7671       SDValue Res =   // Res = 0 or -1.
7672         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
7673                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7674
7675       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
7676         Res = DAG.getNOT(DL, Res, Res.getValueType());
7677
7678       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7679       if (N2C == 0 || !N2C->isNullValue())
7680         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
7681       return Res;
7682     }
7683   }
7684
7685   // Look past (and (setcc_carry (cmp ...)), 1).
7686   if (Cond.getOpcode() == ISD::AND &&
7687       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7688     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7689     if (C && C->getAPIntValue() == 1)
7690       Cond = Cond.getOperand(0);
7691   }
7692
7693   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7694   // setting operand in place of the X86ISD::SETCC.
7695   if (Cond.getOpcode() == X86ISD::SETCC ||
7696       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7697     CC = Cond.getOperand(0);
7698
7699     SDValue Cmp = Cond.getOperand(1);
7700     unsigned Opc = Cmp.getOpcode();
7701     EVT VT = Op.getValueType();
7702
7703     bool IllegalFPCMov = false;
7704     if (VT.isFloatingPoint() && !VT.isVector() &&
7705         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7706       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7707
7708     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7709         Opc == X86ISD::BT) { // FIXME
7710       Cond = Cmp;
7711       addTest = false;
7712     }
7713   }
7714
7715   if (addTest) {
7716     // Look pass the truncate.
7717     if (Cond.getOpcode() == ISD::TRUNCATE)
7718       Cond = Cond.getOperand(0);
7719
7720     // We know the result of AND is compared against zero. Try to match
7721     // it to BT.
7722     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7723       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
7724       if (NewSetCC.getNode()) {
7725         CC = NewSetCC.getOperand(0);
7726         Cond = NewSetCC.getOperand(1);
7727         addTest = false;
7728       }
7729     }
7730   }
7731
7732   if (addTest) {
7733     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7734     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7735   }
7736
7737   // a <  b ? -1 :  0 -> RES = ~setcc_carry
7738   // a <  b ?  0 : -1 -> RES = setcc_carry
7739   // a >= b ? -1 :  0 -> RES = setcc_carry
7740   // a >= b ?  0 : -1 -> RES = ~setcc_carry
7741   if (Cond.getOpcode() == X86ISD::CMP) {
7742     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
7743
7744     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
7745         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
7746       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
7747                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
7748       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
7749         return DAG.getNOT(DL, Res, Res.getValueType());
7750       return Res;
7751     }
7752   }
7753
7754   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7755   // condition is true.
7756   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
7757   SDValue Ops[] = { Op2, Op1, CC, Cond };
7758   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops, array_lengthof(Ops));
7759 }
7760
7761 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7762 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7763 // from the AND / OR.
7764 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7765   Opc = Op.getOpcode();
7766   if (Opc != ISD::OR && Opc != ISD::AND)
7767     return false;
7768   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7769           Op.getOperand(0).hasOneUse() &&
7770           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7771           Op.getOperand(1).hasOneUse());
7772 }
7773
7774 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7775 // 1 and that the SETCC node has a single use.
7776 static bool isXor1OfSetCC(SDValue Op) {
7777   if (Op.getOpcode() != ISD::XOR)
7778     return false;
7779   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7780   if (N1C && N1C->getAPIntValue() == 1) {
7781     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7782       Op.getOperand(0).hasOneUse();
7783   }
7784   return false;
7785 }
7786
7787 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7788   bool addTest = true;
7789   SDValue Chain = Op.getOperand(0);
7790   SDValue Cond  = Op.getOperand(1);
7791   SDValue Dest  = Op.getOperand(2);
7792   DebugLoc dl = Op.getDebugLoc();
7793   SDValue CC;
7794
7795   if (Cond.getOpcode() == ISD::SETCC) {
7796     SDValue NewCond = LowerSETCC(Cond, DAG);
7797     if (NewCond.getNode())
7798       Cond = NewCond;
7799   }
7800 #if 0
7801   // FIXME: LowerXALUO doesn't handle these!!
7802   else if (Cond.getOpcode() == X86ISD::ADD  ||
7803            Cond.getOpcode() == X86ISD::SUB  ||
7804            Cond.getOpcode() == X86ISD::SMUL ||
7805            Cond.getOpcode() == X86ISD::UMUL)
7806     Cond = LowerXALUO(Cond, DAG);
7807 #endif
7808
7809   // Look pass (and (setcc_carry (cmp ...)), 1).
7810   if (Cond.getOpcode() == ISD::AND &&
7811       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7812     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7813     if (C && C->getAPIntValue() == 1)
7814       Cond = Cond.getOperand(0);
7815   }
7816
7817   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7818   // setting operand in place of the X86ISD::SETCC.
7819   if (Cond.getOpcode() == X86ISD::SETCC ||
7820       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7821     CC = Cond.getOperand(0);
7822
7823     SDValue Cmp = Cond.getOperand(1);
7824     unsigned Opc = Cmp.getOpcode();
7825     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7826     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7827       Cond = Cmp;
7828       addTest = false;
7829     } else {
7830       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7831       default: break;
7832       case X86::COND_O:
7833       case X86::COND_B:
7834         // These can only come from an arithmetic instruction with overflow,
7835         // e.g. SADDO, UADDO.
7836         Cond = Cond.getNode()->getOperand(1);
7837         addTest = false;
7838         break;
7839       }
7840     }
7841   } else {
7842     unsigned CondOpc;
7843     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7844       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7845       if (CondOpc == ISD::OR) {
7846         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7847         // two branches instead of an explicit OR instruction with a
7848         // separate test.
7849         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7850             isX86LogicalCmp(Cmp)) {
7851           CC = Cond.getOperand(0).getOperand(0);
7852           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7853                               Chain, Dest, CC, Cmp);
7854           CC = Cond.getOperand(1).getOperand(0);
7855           Cond = Cmp;
7856           addTest = false;
7857         }
7858       } else { // ISD::AND
7859         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7860         // two branches instead of an explicit AND instruction with a
7861         // separate test. However, we only do this if this block doesn't
7862         // have a fall-through edge, because this requires an explicit
7863         // jmp when the condition is false.
7864         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7865             isX86LogicalCmp(Cmp) &&
7866             Op.getNode()->hasOneUse()) {
7867           X86::CondCode CCode =
7868             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7869           CCode = X86::GetOppositeBranchCondition(CCode);
7870           CC = DAG.getConstant(CCode, MVT::i8);
7871           SDNode *User = *Op.getNode()->use_begin();
7872           // Look for an unconditional branch following this conditional branch.
7873           // We need this because we need to reverse the successors in order
7874           // to implement FCMP_OEQ.
7875           if (User->getOpcode() == ISD::BR) {
7876             SDValue FalseBB = User->getOperand(1);
7877             SDNode *NewBR =
7878               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7879             assert(NewBR == User);
7880             (void)NewBR;
7881             Dest = FalseBB;
7882
7883             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7884                                 Chain, Dest, CC, Cmp);
7885             X86::CondCode CCode =
7886               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7887             CCode = X86::GetOppositeBranchCondition(CCode);
7888             CC = DAG.getConstant(CCode, MVT::i8);
7889             Cond = Cmp;
7890             addTest = false;
7891           }
7892         }
7893       }
7894     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7895       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7896       // It should be transformed during dag combiner except when the condition
7897       // is set by a arithmetics with overflow node.
7898       X86::CondCode CCode =
7899         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7900       CCode = X86::GetOppositeBranchCondition(CCode);
7901       CC = DAG.getConstant(CCode, MVT::i8);
7902       Cond = Cond.getOperand(0).getOperand(1);
7903       addTest = false;
7904     }
7905   }
7906
7907   if (addTest) {
7908     // Look pass the truncate.
7909     if (Cond.getOpcode() == ISD::TRUNCATE)
7910       Cond = Cond.getOperand(0);
7911
7912     // We know the result of AND is compared against zero. Try to match
7913     // it to BT.
7914     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7915       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7916       if (NewSetCC.getNode()) {
7917         CC = NewSetCC.getOperand(0);
7918         Cond = NewSetCC.getOperand(1);
7919         addTest = false;
7920       }
7921     }
7922   }
7923
7924   if (addTest) {
7925     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7926     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7927   }
7928   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7929                      Chain, Dest, CC, Cond);
7930 }
7931
7932
7933 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7934 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7935 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7936 // that the guard pages used by the OS virtual memory manager are allocated in
7937 // correct sequence.
7938 SDValue
7939 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7940                                            SelectionDAG &DAG) const {
7941   assert((Subtarget->isTargetCygMing() || Subtarget->isTargetWindows()) &&
7942          "This should be used only on Windows targets");
7943   assert(!Subtarget->isTargetEnvMacho());
7944   DebugLoc dl = Op.getDebugLoc();
7945
7946   // Get the inputs.
7947   SDValue Chain = Op.getOperand(0);
7948   SDValue Size  = Op.getOperand(1);
7949   // FIXME: Ensure alignment here
7950
7951   SDValue Flag;
7952
7953   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7954   unsigned Reg = (Subtarget->is64Bit() ? X86::RAX : X86::EAX);
7955
7956   Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
7957   Flag = Chain.getValue(1);
7958
7959   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
7960
7961   Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
7962   Flag = Chain.getValue(1);
7963
7964   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7965
7966   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7967   return DAG.getMergeValues(Ops1, 2, dl);
7968 }
7969
7970 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7971   MachineFunction &MF = DAG.getMachineFunction();
7972   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7973
7974   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7975   DebugLoc DL = Op.getDebugLoc();
7976
7977   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
7978     // vastart just stores the address of the VarArgsFrameIndex slot into the
7979     // memory location argument.
7980     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7981                                    getPointerTy());
7982     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
7983                         MachinePointerInfo(SV), false, false, 0);
7984   }
7985
7986   // __va_list_tag:
7987   //   gp_offset         (0 - 6 * 8)
7988   //   fp_offset         (48 - 48 + 8 * 16)
7989   //   overflow_arg_area (point to parameters coming in memory).
7990   //   reg_save_area
7991   SmallVector<SDValue, 8> MemOps;
7992   SDValue FIN = Op.getOperand(1);
7993   // Store gp_offset
7994   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
7995                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7996                                                MVT::i32),
7997                                FIN, MachinePointerInfo(SV), false, false, 0);
7998   MemOps.push_back(Store);
7999
8000   // Store fp_offset
8001   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8002                     FIN, DAG.getIntPtrConstant(4));
8003   Store = DAG.getStore(Op.getOperand(0), DL,
8004                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
8005                                        MVT::i32),
8006                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
8007   MemOps.push_back(Store);
8008
8009   // Store ptr to overflow_arg_area
8010   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8011                     FIN, DAG.getIntPtrConstant(4));
8012   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8013                                     getPointerTy());
8014   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
8015                        MachinePointerInfo(SV, 8),
8016                        false, false, 0);
8017   MemOps.push_back(Store);
8018
8019   // Store ptr to reg_save_area.
8020   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8021                     FIN, DAG.getIntPtrConstant(8));
8022   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
8023                                     getPointerTy());
8024   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
8025                        MachinePointerInfo(SV, 16), false, false, 0);
8026   MemOps.push_back(Store);
8027   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
8028                      &MemOps[0], MemOps.size());
8029 }
8030
8031 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
8032   assert(Subtarget->is64Bit() &&
8033          "LowerVAARG only handles 64-bit va_arg!");
8034   assert((Subtarget->isTargetLinux() ||
8035           Subtarget->isTargetDarwin()) &&
8036           "Unhandled target in LowerVAARG");
8037   assert(Op.getNode()->getNumOperands() == 4);
8038   SDValue Chain = Op.getOperand(0);
8039   SDValue SrcPtr = Op.getOperand(1);
8040   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8041   unsigned Align = Op.getConstantOperandVal(3);
8042   DebugLoc dl = Op.getDebugLoc();
8043
8044   EVT ArgVT = Op.getNode()->getValueType(0);
8045   const Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
8046   uint32_t ArgSize = getTargetData()->getTypeAllocSize(ArgTy);
8047   uint8_t ArgMode;
8048
8049   // Decide which area this value should be read from.
8050   // TODO: Implement the AMD64 ABI in its entirety. This simple
8051   // selection mechanism works only for the basic types.
8052   if (ArgVT == MVT::f80) {
8053     llvm_unreachable("va_arg for f80 not yet implemented");
8054   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
8055     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
8056   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
8057     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
8058   } else {
8059     llvm_unreachable("Unhandled argument type in LowerVAARG");
8060   }
8061
8062   if (ArgMode == 2) {
8063     // Sanity Check: Make sure using fp_offset makes sense.
8064     assert(!UseSoftFloat &&
8065            !(DAG.getMachineFunction()
8066                 .getFunction()->hasFnAttr(Attribute::NoImplicitFloat)) &&
8067            Subtarget->hasXMM());
8068   }
8069
8070   // Insert VAARG_64 node into the DAG
8071   // VAARG_64 returns two values: Variable Argument Address, Chain
8072   SmallVector<SDValue, 11> InstOps;
8073   InstOps.push_back(Chain);
8074   InstOps.push_back(SrcPtr);
8075   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
8076   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
8077   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
8078   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
8079   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
8080                                           VTs, &InstOps[0], InstOps.size(),
8081                                           MVT::i64,
8082                                           MachinePointerInfo(SV),
8083                                           /*Align=*/0,
8084                                           /*Volatile=*/false,
8085                                           /*ReadMem=*/true,
8086                                           /*WriteMem=*/true);
8087   Chain = VAARG.getValue(1);
8088
8089   // Load the next argument and return it
8090   return DAG.getLoad(ArgVT, dl,
8091                      Chain,
8092                      VAARG,
8093                      MachinePointerInfo(),
8094                      false, false, 0);
8095 }
8096
8097 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
8098   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
8099   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
8100   SDValue Chain = Op.getOperand(0);
8101   SDValue DstPtr = Op.getOperand(1);
8102   SDValue SrcPtr = Op.getOperand(2);
8103   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
8104   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8105   DebugLoc DL = Op.getDebugLoc();
8106
8107   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
8108                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
8109                        false,
8110                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
8111 }
8112
8113 SDValue
8114 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
8115   DebugLoc dl = Op.getDebugLoc();
8116   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8117   switch (IntNo) {
8118   default: return SDValue();    // Don't custom lower most intrinsics.
8119   // Comparison intrinsics.
8120   case Intrinsic::x86_sse_comieq_ss:
8121   case Intrinsic::x86_sse_comilt_ss:
8122   case Intrinsic::x86_sse_comile_ss:
8123   case Intrinsic::x86_sse_comigt_ss:
8124   case Intrinsic::x86_sse_comige_ss:
8125   case Intrinsic::x86_sse_comineq_ss:
8126   case Intrinsic::x86_sse_ucomieq_ss:
8127   case Intrinsic::x86_sse_ucomilt_ss:
8128   case Intrinsic::x86_sse_ucomile_ss:
8129   case Intrinsic::x86_sse_ucomigt_ss:
8130   case Intrinsic::x86_sse_ucomige_ss:
8131   case Intrinsic::x86_sse_ucomineq_ss:
8132   case Intrinsic::x86_sse2_comieq_sd:
8133   case Intrinsic::x86_sse2_comilt_sd:
8134   case Intrinsic::x86_sse2_comile_sd:
8135   case Intrinsic::x86_sse2_comigt_sd:
8136   case Intrinsic::x86_sse2_comige_sd:
8137   case Intrinsic::x86_sse2_comineq_sd:
8138   case Intrinsic::x86_sse2_ucomieq_sd:
8139   case Intrinsic::x86_sse2_ucomilt_sd:
8140   case Intrinsic::x86_sse2_ucomile_sd:
8141   case Intrinsic::x86_sse2_ucomigt_sd:
8142   case Intrinsic::x86_sse2_ucomige_sd:
8143   case Intrinsic::x86_sse2_ucomineq_sd: {
8144     unsigned Opc = 0;
8145     ISD::CondCode CC = ISD::SETCC_INVALID;
8146     switch (IntNo) {
8147     default: break;
8148     case Intrinsic::x86_sse_comieq_ss:
8149     case Intrinsic::x86_sse2_comieq_sd:
8150       Opc = X86ISD::COMI;
8151       CC = ISD::SETEQ;
8152       break;
8153     case Intrinsic::x86_sse_comilt_ss:
8154     case Intrinsic::x86_sse2_comilt_sd:
8155       Opc = X86ISD::COMI;
8156       CC = ISD::SETLT;
8157       break;
8158     case Intrinsic::x86_sse_comile_ss:
8159     case Intrinsic::x86_sse2_comile_sd:
8160       Opc = X86ISD::COMI;
8161       CC = ISD::SETLE;
8162       break;
8163     case Intrinsic::x86_sse_comigt_ss:
8164     case Intrinsic::x86_sse2_comigt_sd:
8165       Opc = X86ISD::COMI;
8166       CC = ISD::SETGT;
8167       break;
8168     case Intrinsic::x86_sse_comige_ss:
8169     case Intrinsic::x86_sse2_comige_sd:
8170       Opc = X86ISD::COMI;
8171       CC = ISD::SETGE;
8172       break;
8173     case Intrinsic::x86_sse_comineq_ss:
8174     case Intrinsic::x86_sse2_comineq_sd:
8175       Opc = X86ISD::COMI;
8176       CC = ISD::SETNE;
8177       break;
8178     case Intrinsic::x86_sse_ucomieq_ss:
8179     case Intrinsic::x86_sse2_ucomieq_sd:
8180       Opc = X86ISD::UCOMI;
8181       CC = ISD::SETEQ;
8182       break;
8183     case Intrinsic::x86_sse_ucomilt_ss:
8184     case Intrinsic::x86_sse2_ucomilt_sd:
8185       Opc = X86ISD::UCOMI;
8186       CC = ISD::SETLT;
8187       break;
8188     case Intrinsic::x86_sse_ucomile_ss:
8189     case Intrinsic::x86_sse2_ucomile_sd:
8190       Opc = X86ISD::UCOMI;
8191       CC = ISD::SETLE;
8192       break;
8193     case Intrinsic::x86_sse_ucomigt_ss:
8194     case Intrinsic::x86_sse2_ucomigt_sd:
8195       Opc = X86ISD::UCOMI;
8196       CC = ISD::SETGT;
8197       break;
8198     case Intrinsic::x86_sse_ucomige_ss:
8199     case Intrinsic::x86_sse2_ucomige_sd:
8200       Opc = X86ISD::UCOMI;
8201       CC = ISD::SETGE;
8202       break;
8203     case Intrinsic::x86_sse_ucomineq_ss:
8204     case Intrinsic::x86_sse2_ucomineq_sd:
8205       Opc = X86ISD::UCOMI;
8206       CC = ISD::SETNE;
8207       break;
8208     }
8209
8210     SDValue LHS = Op.getOperand(1);
8211     SDValue RHS = Op.getOperand(2);
8212     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
8213     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
8214     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
8215     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8216                                 DAG.getConstant(X86CC, MVT::i8), Cond);
8217     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8218   }
8219   // ptest and testp intrinsics. The intrinsic these come from are designed to
8220   // return an integer value, not just an instruction so lower it to the ptest
8221   // or testp pattern and a setcc for the result.
8222   case Intrinsic::x86_sse41_ptestz:
8223   case Intrinsic::x86_sse41_ptestc:
8224   case Intrinsic::x86_sse41_ptestnzc:
8225   case Intrinsic::x86_avx_ptestz_256:
8226   case Intrinsic::x86_avx_ptestc_256:
8227   case Intrinsic::x86_avx_ptestnzc_256:
8228   case Intrinsic::x86_avx_vtestz_ps:
8229   case Intrinsic::x86_avx_vtestc_ps:
8230   case Intrinsic::x86_avx_vtestnzc_ps:
8231   case Intrinsic::x86_avx_vtestz_pd:
8232   case Intrinsic::x86_avx_vtestc_pd:
8233   case Intrinsic::x86_avx_vtestnzc_pd:
8234   case Intrinsic::x86_avx_vtestz_ps_256:
8235   case Intrinsic::x86_avx_vtestc_ps_256:
8236   case Intrinsic::x86_avx_vtestnzc_ps_256:
8237   case Intrinsic::x86_avx_vtestz_pd_256:
8238   case Intrinsic::x86_avx_vtestc_pd_256:
8239   case Intrinsic::x86_avx_vtestnzc_pd_256: {
8240     bool IsTestPacked = false;
8241     unsigned X86CC = 0;
8242     switch (IntNo) {
8243     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
8244     case Intrinsic::x86_avx_vtestz_ps:
8245     case Intrinsic::x86_avx_vtestz_pd:
8246     case Intrinsic::x86_avx_vtestz_ps_256:
8247     case Intrinsic::x86_avx_vtestz_pd_256:
8248       IsTestPacked = true; // Fallthrough
8249     case Intrinsic::x86_sse41_ptestz:
8250     case Intrinsic::x86_avx_ptestz_256:
8251       // ZF = 1
8252       X86CC = X86::COND_E;
8253       break;
8254     case Intrinsic::x86_avx_vtestc_ps:
8255     case Intrinsic::x86_avx_vtestc_pd:
8256     case Intrinsic::x86_avx_vtestc_ps_256:
8257     case Intrinsic::x86_avx_vtestc_pd_256:
8258       IsTestPacked = true; // Fallthrough
8259     case Intrinsic::x86_sse41_ptestc:
8260     case Intrinsic::x86_avx_ptestc_256:
8261       // CF = 1
8262       X86CC = X86::COND_B;
8263       break;
8264     case Intrinsic::x86_avx_vtestnzc_ps:
8265     case Intrinsic::x86_avx_vtestnzc_pd:
8266     case Intrinsic::x86_avx_vtestnzc_ps_256:
8267     case Intrinsic::x86_avx_vtestnzc_pd_256:
8268       IsTestPacked = true; // Fallthrough
8269     case Intrinsic::x86_sse41_ptestnzc:
8270     case Intrinsic::x86_avx_ptestnzc_256:
8271       // ZF and CF = 0
8272       X86CC = X86::COND_A;
8273       break;
8274     }
8275
8276     SDValue LHS = Op.getOperand(1);
8277     SDValue RHS = Op.getOperand(2);
8278     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
8279     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
8280     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
8281     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
8282     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8283   }
8284
8285   // Fix vector shift instructions where the last operand is a non-immediate
8286   // i32 value.
8287   case Intrinsic::x86_sse2_pslli_w:
8288   case Intrinsic::x86_sse2_pslli_d:
8289   case Intrinsic::x86_sse2_pslli_q:
8290   case Intrinsic::x86_sse2_psrli_w:
8291   case Intrinsic::x86_sse2_psrli_d:
8292   case Intrinsic::x86_sse2_psrli_q:
8293   case Intrinsic::x86_sse2_psrai_w:
8294   case Intrinsic::x86_sse2_psrai_d:
8295   case Intrinsic::x86_mmx_pslli_w:
8296   case Intrinsic::x86_mmx_pslli_d:
8297   case Intrinsic::x86_mmx_pslli_q:
8298   case Intrinsic::x86_mmx_psrli_w:
8299   case Intrinsic::x86_mmx_psrli_d:
8300   case Intrinsic::x86_mmx_psrli_q:
8301   case Intrinsic::x86_mmx_psrai_w:
8302   case Intrinsic::x86_mmx_psrai_d: {
8303     SDValue ShAmt = Op.getOperand(2);
8304     if (isa<ConstantSDNode>(ShAmt))
8305       return SDValue();
8306
8307     unsigned NewIntNo = 0;
8308     EVT ShAmtVT = MVT::v4i32;
8309     switch (IntNo) {
8310     case Intrinsic::x86_sse2_pslli_w:
8311       NewIntNo = Intrinsic::x86_sse2_psll_w;
8312       break;
8313     case Intrinsic::x86_sse2_pslli_d:
8314       NewIntNo = Intrinsic::x86_sse2_psll_d;
8315       break;
8316     case Intrinsic::x86_sse2_pslli_q:
8317       NewIntNo = Intrinsic::x86_sse2_psll_q;
8318       break;
8319     case Intrinsic::x86_sse2_psrli_w:
8320       NewIntNo = Intrinsic::x86_sse2_psrl_w;
8321       break;
8322     case Intrinsic::x86_sse2_psrli_d:
8323       NewIntNo = Intrinsic::x86_sse2_psrl_d;
8324       break;
8325     case Intrinsic::x86_sse2_psrli_q:
8326       NewIntNo = Intrinsic::x86_sse2_psrl_q;
8327       break;
8328     case Intrinsic::x86_sse2_psrai_w:
8329       NewIntNo = Intrinsic::x86_sse2_psra_w;
8330       break;
8331     case Intrinsic::x86_sse2_psrai_d:
8332       NewIntNo = Intrinsic::x86_sse2_psra_d;
8333       break;
8334     default: {
8335       ShAmtVT = MVT::v2i32;
8336       switch (IntNo) {
8337       case Intrinsic::x86_mmx_pslli_w:
8338         NewIntNo = Intrinsic::x86_mmx_psll_w;
8339         break;
8340       case Intrinsic::x86_mmx_pslli_d:
8341         NewIntNo = Intrinsic::x86_mmx_psll_d;
8342         break;
8343       case Intrinsic::x86_mmx_pslli_q:
8344         NewIntNo = Intrinsic::x86_mmx_psll_q;
8345         break;
8346       case Intrinsic::x86_mmx_psrli_w:
8347         NewIntNo = Intrinsic::x86_mmx_psrl_w;
8348         break;
8349       case Intrinsic::x86_mmx_psrli_d:
8350         NewIntNo = Intrinsic::x86_mmx_psrl_d;
8351         break;
8352       case Intrinsic::x86_mmx_psrli_q:
8353         NewIntNo = Intrinsic::x86_mmx_psrl_q;
8354         break;
8355       case Intrinsic::x86_mmx_psrai_w:
8356         NewIntNo = Intrinsic::x86_mmx_psra_w;
8357         break;
8358       case Intrinsic::x86_mmx_psrai_d:
8359         NewIntNo = Intrinsic::x86_mmx_psra_d;
8360         break;
8361       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
8362       }
8363       break;
8364     }
8365     }
8366
8367     // The vector shift intrinsics with scalars uses 32b shift amounts but
8368     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
8369     // to be zero.
8370     SDValue ShOps[4];
8371     ShOps[0] = ShAmt;
8372     ShOps[1] = DAG.getConstant(0, MVT::i32);
8373     if (ShAmtVT == MVT::v4i32) {
8374       ShOps[2] = DAG.getUNDEF(MVT::i32);
8375       ShOps[3] = DAG.getUNDEF(MVT::i32);
8376       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
8377     } else {
8378       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
8379 // FIXME this must be lowered to get rid of the invalid type.
8380     }
8381
8382     EVT VT = Op.getValueType();
8383     ShAmt = DAG.getNode(ISD::BITCAST, dl, VT, ShAmt);
8384     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8385                        DAG.getConstant(NewIntNo, MVT::i32),
8386                        Op.getOperand(1), ShAmt);
8387   }
8388   }
8389 }
8390
8391 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
8392                                            SelectionDAG &DAG) const {
8393   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8394   MFI->setReturnAddressIsTaken(true);
8395
8396   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8397   DebugLoc dl = Op.getDebugLoc();
8398
8399   if (Depth > 0) {
8400     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
8401     SDValue Offset =
8402       DAG.getConstant(TD->getPointerSize(),
8403                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8404     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8405                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
8406                                    FrameAddr, Offset),
8407                        MachinePointerInfo(), false, false, 0);
8408   }
8409
8410   // Just load the return address.
8411   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
8412   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
8413                      RetAddrFI, MachinePointerInfo(), false, false, 0);
8414 }
8415
8416 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
8417   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8418   MFI->setFrameAddressIsTaken(true);
8419
8420   EVT VT = Op.getValueType();
8421   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
8422   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8423   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
8424   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
8425   while (Depth--)
8426     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
8427                             MachinePointerInfo(),
8428                             false, false, 0);
8429   return FrameAddr;
8430 }
8431
8432 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
8433                                                      SelectionDAG &DAG) const {
8434   return DAG.getIntPtrConstant(2*TD->getPointerSize());
8435 }
8436
8437 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
8438   MachineFunction &MF = DAG.getMachineFunction();
8439   SDValue Chain     = Op.getOperand(0);
8440   SDValue Offset    = Op.getOperand(1);
8441   SDValue Handler   = Op.getOperand(2);
8442   DebugLoc dl       = Op.getDebugLoc();
8443
8444   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
8445                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
8446                                      getPointerTy());
8447   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
8448
8449   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
8450                                   DAG.getIntPtrConstant(TD->getPointerSize()));
8451   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
8452   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
8453                        false, false, 0);
8454   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
8455   MF.getRegInfo().addLiveOut(StoreAddrReg);
8456
8457   return DAG.getNode(X86ISD::EH_RETURN, dl,
8458                      MVT::Other,
8459                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
8460 }
8461
8462 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
8463                                              SelectionDAG &DAG) const {
8464   SDValue Root = Op.getOperand(0);
8465   SDValue Trmp = Op.getOperand(1); // trampoline
8466   SDValue FPtr = Op.getOperand(2); // nested function
8467   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
8468   DebugLoc dl  = Op.getDebugLoc();
8469
8470   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8471
8472   if (Subtarget->is64Bit()) {
8473     SDValue OutChains[6];
8474
8475     // Large code-model.
8476     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
8477     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
8478
8479     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
8480     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
8481
8482     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
8483
8484     // Load the pointer to the nested function into R11.
8485     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
8486     SDValue Addr = Trmp;
8487     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8488                                 Addr, MachinePointerInfo(TrmpAddr),
8489                                 false, false, 0);
8490
8491     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8492                        DAG.getConstant(2, MVT::i64));
8493     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
8494                                 MachinePointerInfo(TrmpAddr, 2),
8495                                 false, false, 2);
8496
8497     // Load the 'nest' parameter value into R10.
8498     // R10 is specified in X86CallingConv.td
8499     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
8500     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8501                        DAG.getConstant(10, MVT::i64));
8502     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8503                                 Addr, MachinePointerInfo(TrmpAddr, 10),
8504                                 false, false, 0);
8505
8506     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8507                        DAG.getConstant(12, MVT::i64));
8508     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
8509                                 MachinePointerInfo(TrmpAddr, 12),
8510                                 false, false, 2);
8511
8512     // Jump to the nested function.
8513     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
8514     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8515                        DAG.getConstant(20, MVT::i64));
8516     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8517                                 Addr, MachinePointerInfo(TrmpAddr, 20),
8518                                 false, false, 0);
8519
8520     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8521     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8522                        DAG.getConstant(22, MVT::i64));
8523     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8524                                 MachinePointerInfo(TrmpAddr, 22),
8525                                 false, false, 0);
8526
8527     SDValue Ops[] =
8528       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8529     return DAG.getMergeValues(Ops, 2, dl);
8530   } else {
8531     const Function *Func =
8532       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8533     CallingConv::ID CC = Func->getCallingConv();
8534     unsigned NestReg;
8535
8536     switch (CC) {
8537     default:
8538       llvm_unreachable("Unsupported calling convention");
8539     case CallingConv::C:
8540     case CallingConv::X86_StdCall: {
8541       // Pass 'nest' parameter in ECX.
8542       // Must be kept in sync with X86CallingConv.td
8543       NestReg = X86::ECX;
8544
8545       // Check that ECX wasn't needed by an 'inreg' parameter.
8546       const FunctionType *FTy = Func->getFunctionType();
8547       const AttrListPtr &Attrs = Func->getAttributes();
8548
8549       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8550         unsigned InRegCount = 0;
8551         unsigned Idx = 1;
8552
8553         for (FunctionType::param_iterator I = FTy->param_begin(),
8554              E = FTy->param_end(); I != E; ++I, ++Idx)
8555           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8556             // FIXME: should only count parameters that are lowered to integers.
8557             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8558
8559         if (InRegCount > 2) {
8560           report_fatal_error("Nest register in use - reduce number of inreg"
8561                              " parameters!");
8562         }
8563       }
8564       break;
8565     }
8566     case CallingConv::X86_FastCall:
8567     case CallingConv::X86_ThisCall:
8568     case CallingConv::Fast:
8569       // Pass 'nest' parameter in EAX.
8570       // Must be kept in sync with X86CallingConv.td
8571       NestReg = X86::EAX;
8572       break;
8573     }
8574
8575     SDValue OutChains[4];
8576     SDValue Addr, Disp;
8577
8578     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8579                        DAG.getConstant(10, MVT::i32));
8580     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8581
8582     // This is storing the opcode for MOV32ri.
8583     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8584     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
8585     OutChains[0] = DAG.getStore(Root, dl,
8586                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8587                                 Trmp, MachinePointerInfo(TrmpAddr),
8588                                 false, false, 0);
8589
8590     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8591                        DAG.getConstant(1, MVT::i32));
8592     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
8593                                 MachinePointerInfo(TrmpAddr, 1),
8594                                 false, false, 1);
8595
8596     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8597     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8598                        DAG.getConstant(5, MVT::i32));
8599     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
8600                                 MachinePointerInfo(TrmpAddr, 5),
8601                                 false, false, 1);
8602
8603     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8604                        DAG.getConstant(6, MVT::i32));
8605     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
8606                                 MachinePointerInfo(TrmpAddr, 6),
8607                                 false, false, 1);
8608
8609     SDValue Ops[] =
8610       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
8611     return DAG.getMergeValues(Ops, 2, dl);
8612   }
8613 }
8614
8615 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
8616                                             SelectionDAG &DAG) const {
8617   /*
8618    The rounding mode is in bits 11:10 of FPSR, and has the following
8619    settings:
8620      00 Round to nearest
8621      01 Round to -inf
8622      10 Round to +inf
8623      11 Round to 0
8624
8625   FLT_ROUNDS, on the other hand, expects the following:
8626     -1 Undefined
8627      0 Round to 0
8628      1 Round to nearest
8629      2 Round to +inf
8630      3 Round to -inf
8631
8632   To perform the conversion, we do:
8633     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
8634   */
8635
8636   MachineFunction &MF = DAG.getMachineFunction();
8637   const TargetMachine &TM = MF.getTarget();
8638   const TargetFrameLowering &TFI = *TM.getFrameLowering();
8639   unsigned StackAlignment = TFI.getStackAlignment();
8640   EVT VT = Op.getValueType();
8641   DebugLoc DL = Op.getDebugLoc();
8642
8643   // Save FP Control Word to stack slot
8644   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
8645   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
8646
8647
8648   MachineMemOperand *MMO =
8649    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
8650                            MachineMemOperand::MOStore, 2, 2);
8651
8652   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
8653   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
8654                                           DAG.getVTList(MVT::Other),
8655                                           Ops, 2, MVT::i16, MMO);
8656
8657   // Load FP Control Word from stack slot
8658   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
8659                             MachinePointerInfo(), false, false, 0);
8660
8661   // Transform as necessary
8662   SDValue CWD1 =
8663     DAG.getNode(ISD::SRL, DL, MVT::i16,
8664                 DAG.getNode(ISD::AND, DL, MVT::i16,
8665                             CWD, DAG.getConstant(0x800, MVT::i16)),
8666                 DAG.getConstant(11, MVT::i8));
8667   SDValue CWD2 =
8668     DAG.getNode(ISD::SRL, DL, MVT::i16,
8669                 DAG.getNode(ISD::AND, DL, MVT::i16,
8670                             CWD, DAG.getConstant(0x400, MVT::i16)),
8671                 DAG.getConstant(9, MVT::i8));
8672
8673   SDValue RetVal =
8674     DAG.getNode(ISD::AND, DL, MVT::i16,
8675                 DAG.getNode(ISD::ADD, DL, MVT::i16,
8676                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
8677                             DAG.getConstant(1, MVT::i16)),
8678                 DAG.getConstant(3, MVT::i16));
8679
8680
8681   return DAG.getNode((VT.getSizeInBits() < 16 ?
8682                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
8683 }
8684
8685 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
8686   EVT VT = Op.getValueType();
8687   EVT OpVT = VT;
8688   unsigned NumBits = VT.getSizeInBits();
8689   DebugLoc dl = Op.getDebugLoc();
8690
8691   Op = Op.getOperand(0);
8692   if (VT == MVT::i8) {
8693     // Zero extend to i32 since there is not an i8 bsr.
8694     OpVT = MVT::i32;
8695     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8696   }
8697
8698   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
8699   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8700   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
8701
8702   // If src is zero (i.e. bsr sets ZF), returns NumBits.
8703   SDValue Ops[] = {
8704     Op,
8705     DAG.getConstant(NumBits+NumBits-1, OpVT),
8706     DAG.getConstant(X86::COND_E, MVT::i8),
8707     Op.getValue(1)
8708   };
8709   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8710
8711   // Finally xor with NumBits-1.
8712   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
8713
8714   if (VT == MVT::i8)
8715     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8716   return Op;
8717 }
8718
8719 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
8720   EVT VT = Op.getValueType();
8721   EVT OpVT = VT;
8722   unsigned NumBits = VT.getSizeInBits();
8723   DebugLoc dl = Op.getDebugLoc();
8724
8725   Op = Op.getOperand(0);
8726   if (VT == MVT::i8) {
8727     OpVT = MVT::i32;
8728     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8729   }
8730
8731   // Issue a bsf (scan bits forward) which also sets EFLAGS.
8732   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8733   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
8734
8735   // If src is zero (i.e. bsf sets ZF), returns NumBits.
8736   SDValue Ops[] = {
8737     Op,
8738     DAG.getConstant(NumBits, OpVT),
8739     DAG.getConstant(X86::COND_E, MVT::i8),
8740     Op.getValue(1)
8741   };
8742   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8743
8744   if (VT == MVT::i8)
8745     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8746   return Op;
8747 }
8748
8749 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
8750   EVT VT = Op.getValueType();
8751   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
8752   DebugLoc dl = Op.getDebugLoc();
8753
8754   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
8755   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
8756   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
8757   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
8758   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
8759   //
8760   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
8761   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
8762   //  return AloBlo + AloBhi + AhiBlo;
8763
8764   SDValue A = Op.getOperand(0);
8765   SDValue B = Op.getOperand(1);
8766
8767   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8768                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8769                        A, DAG.getConstant(32, MVT::i32));
8770   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8771                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8772                        B, DAG.getConstant(32, MVT::i32));
8773   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8774                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8775                        A, B);
8776   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8777                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8778                        A, Bhi);
8779   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8780                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8781                        Ahi, B);
8782   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8783                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8784                        AloBhi, DAG.getConstant(32, MVT::i32));
8785   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8786                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8787                        AhiBlo, DAG.getConstant(32, MVT::i32));
8788   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8789   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8790   return Res;
8791 }
8792
8793 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
8794
8795   EVT VT = Op.getValueType();
8796   DebugLoc dl = Op.getDebugLoc();
8797   SDValue R = Op.getOperand(0);
8798   SDValue Amt = Op.getOperand(1);
8799
8800   LLVMContext *Context = DAG.getContext();
8801
8802   // Must have SSE2.
8803   if (!Subtarget->hasSSE2()) return SDValue();
8804
8805   // Optimize shl/srl/sra with constant shift amount.
8806   if (isSplatVector(Amt.getNode())) {
8807     SDValue SclrAmt = Amt->getOperand(0);
8808     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(SclrAmt)) {
8809       uint64_t ShiftAmt = C->getZExtValue();
8810
8811       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SHL)
8812        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8813                      DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8814                      R, DAG.getConstant(ShiftAmt, MVT::i32));
8815
8816       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SHL)
8817        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8818                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8819                      R, DAG.getConstant(ShiftAmt, MVT::i32));
8820
8821       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SHL)
8822        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8823                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8824                      R, DAG.getConstant(ShiftAmt, MVT::i32));
8825
8826       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SRL)
8827        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8828                      DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8829                      R, DAG.getConstant(ShiftAmt, MVT::i32));
8830
8831       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRL)
8832        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8833                      DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8834                      R, DAG.getConstant(ShiftAmt, MVT::i32));
8835
8836       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRL)
8837        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8838                      DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8839                      R, DAG.getConstant(ShiftAmt, MVT::i32));
8840
8841       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRA)
8842        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8843                      DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8844                      R, DAG.getConstant(ShiftAmt, MVT::i32));
8845
8846       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRA)
8847        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8848                      DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8849                      R, DAG.getConstant(ShiftAmt, MVT::i32));
8850     }
8851   }
8852
8853   // Lower SHL with variable shift amount.
8854   // Cannot lower SHL without SSE4.1 or later.
8855   if (!Subtarget->hasSSE41()) return SDValue();
8856
8857   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
8858     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8859                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8860                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
8861
8862     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
8863
8864     std::vector<Constant*> CV(4, CI);
8865     Constant *C = ConstantVector::get(CV);
8866     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8867     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8868                                  MachinePointerInfo::getConstantPool(),
8869                                  false, false, 16);
8870
8871     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8872     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
8873     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8874     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8875   }
8876   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
8877     // a = a << 5;
8878     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8879                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8880                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8881
8882     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8883     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8884
8885     std::vector<Constant*> CVM1(16, CM1);
8886     std::vector<Constant*> CVM2(16, CM2);
8887     Constant *C = ConstantVector::get(CVM1);
8888     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8889     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8890                             MachinePointerInfo::getConstantPool(),
8891                             false, false, 16);
8892
8893     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8894     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8895     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8896                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8897                     DAG.getConstant(4, MVT::i32));
8898     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
8899     // a += a
8900     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8901
8902     C = ConstantVector::get(CVM2);
8903     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8904     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8905                     MachinePointerInfo::getConstantPool(),
8906                     false, false, 16);
8907
8908     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8909     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8910     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8911                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8912                     DAG.getConstant(2, MVT::i32));
8913     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
8914     // a += a
8915     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8916
8917     // return pblendv(r, r+r, a);
8918     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT,
8919                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8920     return R;
8921   }
8922   return SDValue();
8923 }
8924
8925 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8926   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8927   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8928   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8929   // has only one use.
8930   SDNode *N = Op.getNode();
8931   SDValue LHS = N->getOperand(0);
8932   SDValue RHS = N->getOperand(1);
8933   unsigned BaseOp = 0;
8934   unsigned Cond = 0;
8935   DebugLoc DL = Op.getDebugLoc();
8936   switch (Op.getOpcode()) {
8937   default: llvm_unreachable("Unknown ovf instruction!");
8938   case ISD::SADDO:
8939     // A subtract of one will be selected as a INC. Note that INC doesn't
8940     // set CF, so we can't do this for UADDO.
8941     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
8942       if (C->isOne()) {
8943         BaseOp = X86ISD::INC;
8944         Cond = X86::COND_O;
8945         break;
8946       }
8947     BaseOp = X86ISD::ADD;
8948     Cond = X86::COND_O;
8949     break;
8950   case ISD::UADDO:
8951     BaseOp = X86ISD::ADD;
8952     Cond = X86::COND_B;
8953     break;
8954   case ISD::SSUBO:
8955     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8956     // set CF, so we can't do this for USUBO.
8957     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
8958       if (C->isOne()) {
8959         BaseOp = X86ISD::DEC;
8960         Cond = X86::COND_O;
8961         break;
8962       }
8963     BaseOp = X86ISD::SUB;
8964     Cond = X86::COND_O;
8965     break;
8966   case ISD::USUBO:
8967     BaseOp = X86ISD::SUB;
8968     Cond = X86::COND_B;
8969     break;
8970   case ISD::SMULO:
8971     BaseOp = X86ISD::SMUL;
8972     Cond = X86::COND_O;
8973     break;
8974   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
8975     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
8976                                  MVT::i32);
8977     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
8978
8979     SDValue SetCC =
8980       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8981                   DAG.getConstant(X86::COND_O, MVT::i32),
8982                   SDValue(Sum.getNode(), 2));
8983
8984     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8985     return Sum;
8986   }
8987   }
8988
8989   // Also sets EFLAGS.
8990   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8991   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
8992
8993   SDValue SetCC =
8994     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
8995                 DAG.getConstant(Cond, MVT::i32),
8996                 SDValue(Sum.getNode(), 1));
8997
8998   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8999   return Sum;
9000 }
9001
9002 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
9003   DebugLoc dl = Op.getDebugLoc();
9004
9005   if (!Subtarget->hasSSE2()) {
9006     SDValue Chain = Op.getOperand(0);
9007     SDValue Zero = DAG.getConstant(0,
9008                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
9009     SDValue Ops[] = {
9010       DAG.getRegister(X86::ESP, MVT::i32), // Base
9011       DAG.getTargetConstant(1, MVT::i8),   // Scale
9012       DAG.getRegister(0, MVT::i32),        // Index
9013       DAG.getTargetConstant(0, MVT::i32),  // Disp
9014       DAG.getRegister(0, MVT::i32),        // Segment.
9015       Zero,
9016       Chain
9017     };
9018     SDNode *Res =
9019       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
9020                           array_lengthof(Ops));
9021     return SDValue(Res, 0);
9022   }
9023
9024   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
9025   if (!isDev)
9026     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
9027
9028   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
9029   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
9030   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
9031   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
9032
9033   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
9034   if (!Op1 && !Op2 && !Op3 && Op4)
9035     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
9036
9037   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
9038   if (Op1 && !Op2 && !Op3 && !Op4)
9039     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
9040
9041   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
9042   //           (MFENCE)>;
9043   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
9044 }
9045
9046 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
9047   EVT T = Op.getValueType();
9048   DebugLoc DL = Op.getDebugLoc();
9049   unsigned Reg = 0;
9050   unsigned size = 0;
9051   switch(T.getSimpleVT().SimpleTy) {
9052   default:
9053     assert(false && "Invalid value type!");
9054   case MVT::i8:  Reg = X86::AL;  size = 1; break;
9055   case MVT::i16: Reg = X86::AX;  size = 2; break;
9056   case MVT::i32: Reg = X86::EAX; size = 4; break;
9057   case MVT::i64:
9058     assert(Subtarget->is64Bit() && "Node not type legal!");
9059     Reg = X86::RAX; size = 8;
9060     break;
9061   }
9062   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
9063                                     Op.getOperand(2), SDValue());
9064   SDValue Ops[] = { cpIn.getValue(0),
9065                     Op.getOperand(1),
9066                     Op.getOperand(3),
9067                     DAG.getTargetConstant(size, MVT::i8),
9068                     cpIn.getValue(1) };
9069   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9070   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
9071   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
9072                                            Ops, 5, T, MMO);
9073   SDValue cpOut =
9074     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
9075   return cpOut;
9076 }
9077
9078 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
9079                                                  SelectionDAG &DAG) const {
9080   assert(Subtarget->is64Bit() && "Result not type legalized?");
9081   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9082   SDValue TheChain = Op.getOperand(0);
9083   DebugLoc dl = Op.getDebugLoc();
9084   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9085   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
9086   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
9087                                    rax.getValue(2));
9088   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
9089                             DAG.getConstant(32, MVT::i8));
9090   SDValue Ops[] = {
9091     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
9092     rdx.getValue(1)
9093   };
9094   return DAG.getMergeValues(Ops, 2, dl);
9095 }
9096
9097 SDValue X86TargetLowering::LowerBITCAST(SDValue Op,
9098                                             SelectionDAG &DAG) const {
9099   EVT SrcVT = Op.getOperand(0).getValueType();
9100   EVT DstVT = Op.getValueType();
9101   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
9102          Subtarget->hasMMX() && "Unexpected custom BITCAST");
9103   assert((DstVT == MVT::i64 ||
9104           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
9105          "Unexpected custom BITCAST");
9106   // i64 <=> MMX conversions are Legal.
9107   if (SrcVT==MVT::i64 && DstVT.isVector())
9108     return Op;
9109   if (DstVT==MVT::i64 && SrcVT.isVector())
9110     return Op;
9111   // MMX <=> MMX conversions are Legal.
9112   if (SrcVT.isVector() && DstVT.isVector())
9113     return Op;
9114   // All other conversions need to be expanded.
9115   return SDValue();
9116 }
9117
9118 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
9119   SDNode *Node = Op.getNode();
9120   DebugLoc dl = Node->getDebugLoc();
9121   EVT T = Node->getValueType(0);
9122   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
9123                               DAG.getConstant(0, T), Node->getOperand(2));
9124   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
9125                        cast<AtomicSDNode>(Node)->getMemoryVT(),
9126                        Node->getOperand(0),
9127                        Node->getOperand(1), negOp,
9128                        cast<AtomicSDNode>(Node)->getSrcValue(),
9129                        cast<AtomicSDNode>(Node)->getAlignment());
9130 }
9131
9132 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
9133   EVT VT = Op.getNode()->getValueType(0);
9134
9135   // Let legalize expand this if it isn't a legal type yet.
9136   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
9137     return SDValue();
9138
9139   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
9140
9141   unsigned Opc;
9142   bool ExtraOp = false;
9143   switch (Op.getOpcode()) {
9144   default: assert(0 && "Invalid code");
9145   case ISD::ADDC: Opc = X86ISD::ADD; break;
9146   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
9147   case ISD::SUBC: Opc = X86ISD::SUB; break;
9148   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
9149   }
9150
9151   if (!ExtraOp)
9152     return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9153                        Op.getOperand(1));
9154   return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9155                      Op.getOperand(1), Op.getOperand(2));
9156 }
9157
9158 /// LowerOperation - Provide custom lowering hooks for some operations.
9159 ///
9160 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
9161   switch (Op.getOpcode()) {
9162   default: llvm_unreachable("Should not custom lower this!");
9163   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
9164   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
9165   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
9166   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
9167   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
9168   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
9169   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
9170   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
9171   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op, DAG);
9172   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, DAG);
9173   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
9174   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
9175   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
9176   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
9177   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
9178   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
9179   case ISD::SHL_PARTS:
9180   case ISD::SRA_PARTS:
9181   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
9182   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
9183   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
9184   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
9185   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
9186   case ISD::FABS:               return LowerFABS(Op, DAG);
9187   case ISD::FNEG:               return LowerFNEG(Op, DAG);
9188   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
9189   case ISD::SETCC:              return LowerSETCC(Op, DAG);
9190   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
9191   case ISD::SELECT:             return LowerSELECT(Op, DAG);
9192   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
9193   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
9194   case ISD::VASTART:            return LowerVASTART(Op, DAG);
9195   case ISD::VAARG:              return LowerVAARG(Op, DAG);
9196   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
9197   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
9198   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
9199   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
9200   case ISD::FRAME_TO_ARGS_OFFSET:
9201                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
9202   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
9203   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
9204   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
9205   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
9206   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
9207   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
9208   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
9209   case ISD::SRA:
9210   case ISD::SRL:
9211   case ISD::SHL:                return LowerShift(Op, DAG);
9212   case ISD::SADDO:
9213   case ISD::UADDO:
9214   case ISD::SSUBO:
9215   case ISD::USUBO:
9216   case ISD::SMULO:
9217   case ISD::UMULO:              return LowerXALUO(Op, DAG);
9218   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
9219   case ISD::BITCAST:            return LowerBITCAST(Op, DAG);
9220   case ISD::ADDC:
9221   case ISD::ADDE:
9222   case ISD::SUBC:
9223   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
9224   }
9225 }
9226
9227 void X86TargetLowering::
9228 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
9229                         SelectionDAG &DAG, unsigned NewOp) const {
9230   EVT T = Node->getValueType(0);
9231   DebugLoc dl = Node->getDebugLoc();
9232   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
9233
9234   SDValue Chain = Node->getOperand(0);
9235   SDValue In1 = Node->getOperand(1);
9236   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9237                              Node->getOperand(2), DAG.getIntPtrConstant(0));
9238   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9239                              Node->getOperand(2), DAG.getIntPtrConstant(1));
9240   SDValue Ops[] = { Chain, In1, In2L, In2H };
9241   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
9242   SDValue Result =
9243     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
9244                             cast<MemSDNode>(Node)->getMemOperand());
9245   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
9246   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9247   Results.push_back(Result.getValue(2));
9248 }
9249
9250 /// ReplaceNodeResults - Replace a node with an illegal result type
9251 /// with a new node built out of custom code.
9252 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
9253                                            SmallVectorImpl<SDValue>&Results,
9254                                            SelectionDAG &DAG) const {
9255   DebugLoc dl = N->getDebugLoc();
9256   switch (N->getOpcode()) {
9257   default:
9258     assert(false && "Do not know how to custom type legalize this operation!");
9259     return;
9260   case ISD::ADDC:
9261   case ISD::ADDE:
9262   case ISD::SUBC:
9263   case ISD::SUBE:
9264     // We don't want to expand or promote these.
9265     return;
9266   case ISD::FP_TO_SINT: {
9267     std::pair<SDValue,SDValue> Vals =
9268         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
9269     SDValue FIST = Vals.first, StackSlot = Vals.second;
9270     if (FIST.getNode() != 0) {
9271       EVT VT = N->getValueType(0);
9272       // Return a load from the stack slot.
9273       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
9274                                     MachinePointerInfo(), false, false, 0));
9275     }
9276     return;
9277   }
9278   case ISD::READCYCLECOUNTER: {
9279     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9280     SDValue TheChain = N->getOperand(0);
9281     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9282     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
9283                                      rd.getValue(1));
9284     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
9285                                      eax.getValue(2));
9286     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
9287     SDValue Ops[] = { eax, edx };
9288     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
9289     Results.push_back(edx.getValue(1));
9290     return;
9291   }
9292   case ISD::ATOMIC_CMP_SWAP: {
9293     EVT T = N->getValueType(0);
9294     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
9295     SDValue cpInL, cpInH;
9296     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
9297                         DAG.getConstant(0, MVT::i32));
9298     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
9299                         DAG.getConstant(1, MVT::i32));
9300     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
9301     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
9302                              cpInL.getValue(1));
9303     SDValue swapInL, swapInH;
9304     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
9305                           DAG.getConstant(0, MVT::i32));
9306     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
9307                           DAG.getConstant(1, MVT::i32));
9308     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
9309                                cpInH.getValue(1));
9310     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
9311                                swapInL.getValue(1));
9312     SDValue Ops[] = { swapInH.getValue(0),
9313                       N->getOperand(1),
9314                       swapInH.getValue(1) };
9315     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9316     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
9317     SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG8_DAG, dl, Tys,
9318                                              Ops, 3, T, MMO);
9319     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
9320                                         MVT::i32, Result.getValue(1));
9321     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
9322                                         MVT::i32, cpOutL.getValue(2));
9323     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
9324     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9325     Results.push_back(cpOutH.getValue(1));
9326     return;
9327   }
9328   case ISD::ATOMIC_LOAD_ADD:
9329     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
9330     return;
9331   case ISD::ATOMIC_LOAD_AND:
9332     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
9333     return;
9334   case ISD::ATOMIC_LOAD_NAND:
9335     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
9336     return;
9337   case ISD::ATOMIC_LOAD_OR:
9338     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
9339     return;
9340   case ISD::ATOMIC_LOAD_SUB:
9341     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
9342     return;
9343   case ISD::ATOMIC_LOAD_XOR:
9344     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
9345     return;
9346   case ISD::ATOMIC_SWAP:
9347     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
9348     return;
9349   }
9350 }
9351
9352 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
9353   switch (Opcode) {
9354   default: return NULL;
9355   case X86ISD::BSF:                return "X86ISD::BSF";
9356   case X86ISD::BSR:                return "X86ISD::BSR";
9357   case X86ISD::SHLD:               return "X86ISD::SHLD";
9358   case X86ISD::SHRD:               return "X86ISD::SHRD";
9359   case X86ISD::FAND:               return "X86ISD::FAND";
9360   case X86ISD::FOR:                return "X86ISD::FOR";
9361   case X86ISD::FXOR:               return "X86ISD::FXOR";
9362   case X86ISD::FSRL:               return "X86ISD::FSRL";
9363   case X86ISD::FILD:               return "X86ISD::FILD";
9364   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
9365   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
9366   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
9367   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
9368   case X86ISD::FLD:                return "X86ISD::FLD";
9369   case X86ISD::FST:                return "X86ISD::FST";
9370   case X86ISD::CALL:               return "X86ISD::CALL";
9371   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
9372   case X86ISD::BT:                 return "X86ISD::BT";
9373   case X86ISD::CMP:                return "X86ISD::CMP";
9374   case X86ISD::COMI:               return "X86ISD::COMI";
9375   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
9376   case X86ISD::SETCC:              return "X86ISD::SETCC";
9377   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
9378   case X86ISD::CMOV:               return "X86ISD::CMOV";
9379   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
9380   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
9381   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
9382   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
9383   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
9384   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
9385   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
9386   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
9387   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
9388   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
9389   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
9390   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
9391   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
9392   case X86ISD::PANDN:              return "X86ISD::PANDN";
9393   case X86ISD::PSIGNB:             return "X86ISD::PSIGNB";
9394   case X86ISD::PSIGNW:             return "X86ISD::PSIGNW";
9395   case X86ISD::PSIGND:             return "X86ISD::PSIGND";
9396   case X86ISD::PBLENDVB:           return "X86ISD::PBLENDVB";
9397   case X86ISD::FMAX:               return "X86ISD::FMAX";
9398   case X86ISD::FMIN:               return "X86ISD::FMIN";
9399   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
9400   case X86ISD::FRCP:               return "X86ISD::FRCP";
9401   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
9402   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
9403   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
9404   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
9405   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
9406   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
9407   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
9408   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
9409   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
9410   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
9411   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
9412   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
9413   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
9414   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
9415   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
9416   case X86ISD::VSHL:               return "X86ISD::VSHL";
9417   case X86ISD::VSRL:               return "X86ISD::VSRL";
9418   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
9419   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
9420   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
9421   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
9422   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
9423   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
9424   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
9425   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
9426   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
9427   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
9428   case X86ISD::ADD:                return "X86ISD::ADD";
9429   case X86ISD::SUB:                return "X86ISD::SUB";
9430   case X86ISD::ADC:                return "X86ISD::ADC";
9431   case X86ISD::SBB:                return "X86ISD::SBB";
9432   case X86ISD::SMUL:               return "X86ISD::SMUL";
9433   case X86ISD::UMUL:               return "X86ISD::UMUL";
9434   case X86ISD::INC:                return "X86ISD::INC";
9435   case X86ISD::DEC:                return "X86ISD::DEC";
9436   case X86ISD::OR:                 return "X86ISD::OR";
9437   case X86ISD::XOR:                return "X86ISD::XOR";
9438   case X86ISD::AND:                return "X86ISD::AND";
9439   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
9440   case X86ISD::PTEST:              return "X86ISD::PTEST";
9441   case X86ISD::TESTP:              return "X86ISD::TESTP";
9442   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
9443   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
9444   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
9445   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
9446   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
9447   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
9448   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
9449   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
9450   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
9451   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
9452   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
9453   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
9454   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
9455   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
9456   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
9457   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
9458   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
9459   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
9460   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
9461   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
9462   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
9463   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
9464   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
9465   case X86ISD::VUNPCKLPS:          return "X86ISD::VUNPCKLPS";
9466   case X86ISD::VUNPCKLPD:          return "X86ISD::VUNPCKLPD";
9467   case X86ISD::VUNPCKLPSY:         return "X86ISD::VUNPCKLPSY";
9468   case X86ISD::VUNPCKLPDY:         return "X86ISD::VUNPCKLPDY";
9469   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
9470   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
9471   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
9472   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
9473   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
9474   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
9475   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
9476   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
9477   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
9478   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
9479   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
9480   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
9481   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
9482   }
9483 }
9484
9485 // isLegalAddressingMode - Return true if the addressing mode represented
9486 // by AM is legal for this target, for a load/store of the specified type.
9487 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
9488                                               const Type *Ty) const {
9489   // X86 supports extremely general addressing modes.
9490   CodeModel::Model M = getTargetMachine().getCodeModel();
9491   Reloc::Model R = getTargetMachine().getRelocationModel();
9492
9493   // X86 allows a sign-extended 32-bit immediate field as a displacement.
9494   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
9495     return false;
9496
9497   if (AM.BaseGV) {
9498     unsigned GVFlags =
9499       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
9500
9501     // If a reference to this global requires an extra load, we can't fold it.
9502     if (isGlobalStubReference(GVFlags))
9503       return false;
9504
9505     // If BaseGV requires a register for the PIC base, we cannot also have a
9506     // BaseReg specified.
9507     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
9508       return false;
9509
9510     // If lower 4G is not available, then we must use rip-relative addressing.
9511     if ((M != CodeModel::Small || R != Reloc::Static) &&
9512         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
9513       return false;
9514   }
9515
9516   switch (AM.Scale) {
9517   case 0:
9518   case 1:
9519   case 2:
9520   case 4:
9521   case 8:
9522     // These scales always work.
9523     break;
9524   case 3:
9525   case 5:
9526   case 9:
9527     // These scales are formed with basereg+scalereg.  Only accept if there is
9528     // no basereg yet.
9529     if (AM.HasBaseReg)
9530       return false;
9531     break;
9532   default:  // Other stuff never works.
9533     return false;
9534   }
9535
9536   return true;
9537 }
9538
9539
9540 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
9541   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
9542     return false;
9543   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
9544   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
9545   if (NumBits1 <= NumBits2)
9546     return false;
9547   return true;
9548 }
9549
9550 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
9551   if (!VT1.isInteger() || !VT2.isInteger())
9552     return false;
9553   unsigned NumBits1 = VT1.getSizeInBits();
9554   unsigned NumBits2 = VT2.getSizeInBits();
9555   if (NumBits1 <= NumBits2)
9556     return false;
9557   return true;
9558 }
9559
9560 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
9561   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
9562   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
9563 }
9564
9565 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
9566   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
9567   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
9568 }
9569
9570 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
9571   // i16 instructions are longer (0x66 prefix) and potentially slower.
9572   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
9573 }
9574
9575 /// isShuffleMaskLegal - Targets can use this to indicate that they only
9576 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
9577 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
9578 /// are assumed to be legal.
9579 bool
9580 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
9581                                       EVT VT) const {
9582   // Very little shuffling can be done for 64-bit vectors right now.
9583   if (VT.getSizeInBits() == 64)
9584     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
9585
9586   // FIXME: pshufb, blends, shifts.
9587   return (VT.getVectorNumElements() == 2 ||
9588           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
9589           isMOVLMask(M, VT) ||
9590           isSHUFPMask(M, VT) ||
9591           isPSHUFDMask(M, VT) ||
9592           isPSHUFHWMask(M, VT) ||
9593           isPSHUFLWMask(M, VT) ||
9594           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
9595           isUNPCKLMask(M, VT) ||
9596           isUNPCKHMask(M, VT) ||
9597           isUNPCKL_v_undef_Mask(M, VT) ||
9598           isUNPCKH_v_undef_Mask(M, VT));
9599 }
9600
9601 bool
9602 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
9603                                           EVT VT) const {
9604   unsigned NumElts = VT.getVectorNumElements();
9605   // FIXME: This collection of masks seems suspect.
9606   if (NumElts == 2)
9607     return true;
9608   if (NumElts == 4 && VT.getSizeInBits() == 128) {
9609     return (isMOVLMask(Mask, VT)  ||
9610             isCommutedMOVLMask(Mask, VT, true) ||
9611             isSHUFPMask(Mask, VT) ||
9612             isCommutedSHUFPMask(Mask, VT));
9613   }
9614   return false;
9615 }
9616
9617 //===----------------------------------------------------------------------===//
9618 //                           X86 Scheduler Hooks
9619 //===----------------------------------------------------------------------===//
9620
9621 // private utility function
9622 MachineBasicBlock *
9623 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
9624                                                        MachineBasicBlock *MBB,
9625                                                        unsigned regOpc,
9626                                                        unsigned immOpc,
9627                                                        unsigned LoadOpc,
9628                                                        unsigned CXchgOpc,
9629                                                        unsigned notOpc,
9630                                                        unsigned EAXreg,
9631                                                        TargetRegisterClass *RC,
9632                                                        bool invSrc) const {
9633   // For the atomic bitwise operator, we generate
9634   //   thisMBB:
9635   //   newMBB:
9636   //     ld  t1 = [bitinstr.addr]
9637   //     op  t2 = t1, [bitinstr.val]
9638   //     mov EAX = t1
9639   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9640   //     bz  newMBB
9641   //     fallthrough -->nextMBB
9642   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9643   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9644   MachineFunction::iterator MBBIter = MBB;
9645   ++MBBIter;
9646
9647   /// First build the CFG
9648   MachineFunction *F = MBB->getParent();
9649   MachineBasicBlock *thisMBB = MBB;
9650   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9651   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9652   F->insert(MBBIter, newMBB);
9653   F->insert(MBBIter, nextMBB);
9654
9655   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9656   nextMBB->splice(nextMBB->begin(), thisMBB,
9657                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9658                   thisMBB->end());
9659   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9660
9661   // Update thisMBB to fall through to newMBB
9662   thisMBB->addSuccessor(newMBB);
9663
9664   // newMBB jumps to itself and fall through to nextMBB
9665   newMBB->addSuccessor(nextMBB);
9666   newMBB->addSuccessor(newMBB);
9667
9668   // Insert instructions into newMBB based on incoming instruction
9669   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9670          "unexpected number of operands");
9671   DebugLoc dl = bInstr->getDebugLoc();
9672   MachineOperand& destOper = bInstr->getOperand(0);
9673   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9674   int numArgs = bInstr->getNumOperands() - 1;
9675   for (int i=0; i < numArgs; ++i)
9676     argOpers[i] = &bInstr->getOperand(i+1);
9677
9678   // x86 address has 4 operands: base, index, scale, and displacement
9679   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9680   int valArgIndx = lastAddrIndx + 1;
9681
9682   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9683   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
9684   for (int i=0; i <= lastAddrIndx; ++i)
9685     (*MIB).addOperand(*argOpers[i]);
9686
9687   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
9688   if (invSrc) {
9689     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
9690   }
9691   else
9692     tt = t1;
9693
9694   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9695   assert((argOpers[valArgIndx]->isReg() ||
9696           argOpers[valArgIndx]->isImm()) &&
9697          "invalid operand");
9698   if (argOpers[valArgIndx]->isReg())
9699     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
9700   else
9701     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
9702   MIB.addReg(tt);
9703   (*MIB).addOperand(*argOpers[valArgIndx]);
9704
9705   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
9706   MIB.addReg(t1);
9707
9708   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
9709   for (int i=0; i <= lastAddrIndx; ++i)
9710     (*MIB).addOperand(*argOpers[i]);
9711   MIB.addReg(t2);
9712   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9713   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9714                     bInstr->memoperands_end());
9715
9716   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9717   MIB.addReg(EAXreg);
9718
9719   // insert branch
9720   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9721
9722   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9723   return nextMBB;
9724 }
9725
9726 // private utility function:  64 bit atomics on 32 bit host.
9727 MachineBasicBlock *
9728 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
9729                                                        MachineBasicBlock *MBB,
9730                                                        unsigned regOpcL,
9731                                                        unsigned regOpcH,
9732                                                        unsigned immOpcL,
9733                                                        unsigned immOpcH,
9734                                                        bool invSrc) const {
9735   // For the atomic bitwise operator, we generate
9736   //   thisMBB (instructions are in pairs, except cmpxchg8b)
9737   //     ld t1,t2 = [bitinstr.addr]
9738   //   newMBB:
9739   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
9740   //     op  t5, t6 <- out1, out2, [bitinstr.val]
9741   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
9742   //     mov ECX, EBX <- t5, t6
9743   //     mov EAX, EDX <- t1, t2
9744   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
9745   //     mov t3, t4 <- EAX, EDX
9746   //     bz  newMBB
9747   //     result in out1, out2
9748   //     fallthrough -->nextMBB
9749
9750   const TargetRegisterClass *RC = X86::GR32RegisterClass;
9751   const unsigned LoadOpc = X86::MOV32rm;
9752   const unsigned NotOpc = X86::NOT32r;
9753   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9754   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9755   MachineFunction::iterator MBBIter = MBB;
9756   ++MBBIter;
9757
9758   /// First build the CFG
9759   MachineFunction *F = MBB->getParent();
9760   MachineBasicBlock *thisMBB = MBB;
9761   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9762   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9763   F->insert(MBBIter, newMBB);
9764   F->insert(MBBIter, nextMBB);
9765
9766   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9767   nextMBB->splice(nextMBB->begin(), thisMBB,
9768                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9769                   thisMBB->end());
9770   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9771
9772   // Update thisMBB to fall through to newMBB
9773   thisMBB->addSuccessor(newMBB);
9774
9775   // newMBB jumps to itself and fall through to nextMBB
9776   newMBB->addSuccessor(nextMBB);
9777   newMBB->addSuccessor(newMBB);
9778
9779   DebugLoc dl = bInstr->getDebugLoc();
9780   // Insert instructions into newMBB based on incoming instruction
9781   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
9782   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
9783          "unexpected number of operands");
9784   MachineOperand& dest1Oper = bInstr->getOperand(0);
9785   MachineOperand& dest2Oper = bInstr->getOperand(1);
9786   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9787   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
9788     argOpers[i] = &bInstr->getOperand(i+2);
9789
9790     // We use some of the operands multiple times, so conservatively just
9791     // clear any kill flags that might be present.
9792     if (argOpers[i]->isReg() && argOpers[i]->isUse())
9793       argOpers[i]->setIsKill(false);
9794   }
9795
9796   // x86 address has 5 operands: base, index, scale, displacement, and segment.
9797   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9798
9799   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9800   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
9801   for (int i=0; i <= lastAddrIndx; ++i)
9802     (*MIB).addOperand(*argOpers[i]);
9803   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9804   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
9805   // add 4 to displacement.
9806   for (int i=0; i <= lastAddrIndx-2; ++i)
9807     (*MIB).addOperand(*argOpers[i]);
9808   MachineOperand newOp3 = *(argOpers[3]);
9809   if (newOp3.isImm())
9810     newOp3.setImm(newOp3.getImm()+4);
9811   else
9812     newOp3.setOffset(newOp3.getOffset()+4);
9813   (*MIB).addOperand(newOp3);
9814   (*MIB).addOperand(*argOpers[lastAddrIndx]);
9815
9816   // t3/4 are defined later, at the bottom of the loop
9817   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
9818   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
9819   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
9820     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
9821   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
9822     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
9823
9824   // The subsequent operations should be using the destination registers of
9825   //the PHI instructions.
9826   if (invSrc) {
9827     t1 = F->getRegInfo().createVirtualRegister(RC);
9828     t2 = F->getRegInfo().createVirtualRegister(RC);
9829     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
9830     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
9831   } else {
9832     t1 = dest1Oper.getReg();
9833     t2 = dest2Oper.getReg();
9834   }
9835
9836   int valArgIndx = lastAddrIndx + 1;
9837   assert((argOpers[valArgIndx]->isReg() ||
9838           argOpers[valArgIndx]->isImm()) &&
9839          "invalid operand");
9840   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
9841   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
9842   if (argOpers[valArgIndx]->isReg())
9843     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
9844   else
9845     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
9846   if (regOpcL != X86::MOV32rr)
9847     MIB.addReg(t1);
9848   (*MIB).addOperand(*argOpers[valArgIndx]);
9849   assert(argOpers[valArgIndx + 1]->isReg() ==
9850          argOpers[valArgIndx]->isReg());
9851   assert(argOpers[valArgIndx + 1]->isImm() ==
9852          argOpers[valArgIndx]->isImm());
9853   if (argOpers[valArgIndx + 1]->isReg())
9854     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
9855   else
9856     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
9857   if (regOpcH != X86::MOV32rr)
9858     MIB.addReg(t2);
9859   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
9860
9861   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9862   MIB.addReg(t1);
9863   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
9864   MIB.addReg(t2);
9865
9866   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
9867   MIB.addReg(t5);
9868   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
9869   MIB.addReg(t6);
9870
9871   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
9872   for (int i=0; i <= lastAddrIndx; ++i)
9873     (*MIB).addOperand(*argOpers[i]);
9874
9875   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9876   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9877                     bInstr->memoperands_end());
9878
9879   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
9880   MIB.addReg(X86::EAX);
9881   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
9882   MIB.addReg(X86::EDX);
9883
9884   // insert branch
9885   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9886
9887   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9888   return nextMBB;
9889 }
9890
9891 // private utility function
9892 MachineBasicBlock *
9893 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
9894                                                       MachineBasicBlock *MBB,
9895                                                       unsigned cmovOpc) const {
9896   // For the atomic min/max operator, we generate
9897   //   thisMBB:
9898   //   newMBB:
9899   //     ld t1 = [min/max.addr]
9900   //     mov t2 = [min/max.val]
9901   //     cmp  t1, t2
9902   //     cmov[cond] t2 = t1
9903   //     mov EAX = t1
9904   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9905   //     bz   newMBB
9906   //     fallthrough -->nextMBB
9907   //
9908   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9909   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9910   MachineFunction::iterator MBBIter = MBB;
9911   ++MBBIter;
9912
9913   /// First build the CFG
9914   MachineFunction *F = MBB->getParent();
9915   MachineBasicBlock *thisMBB = MBB;
9916   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9917   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9918   F->insert(MBBIter, newMBB);
9919   F->insert(MBBIter, nextMBB);
9920
9921   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9922   nextMBB->splice(nextMBB->begin(), thisMBB,
9923                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9924                   thisMBB->end());
9925   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9926
9927   // Update thisMBB to fall through to newMBB
9928   thisMBB->addSuccessor(newMBB);
9929
9930   // newMBB jumps to newMBB and fall through to nextMBB
9931   newMBB->addSuccessor(nextMBB);
9932   newMBB->addSuccessor(newMBB);
9933
9934   DebugLoc dl = mInstr->getDebugLoc();
9935   // Insert instructions into newMBB based on incoming instruction
9936   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9937          "unexpected number of operands");
9938   MachineOperand& destOper = mInstr->getOperand(0);
9939   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9940   int numArgs = mInstr->getNumOperands() - 1;
9941   for (int i=0; i < numArgs; ++i)
9942     argOpers[i] = &mInstr->getOperand(i+1);
9943
9944   // x86 address has 4 operands: base, index, scale, and displacement
9945   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9946   int valArgIndx = lastAddrIndx + 1;
9947
9948   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9949   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9950   for (int i=0; i <= lastAddrIndx; ++i)
9951     (*MIB).addOperand(*argOpers[i]);
9952
9953   // We only support register and immediate values
9954   assert((argOpers[valArgIndx]->isReg() ||
9955           argOpers[valArgIndx]->isImm()) &&
9956          "invalid operand");
9957
9958   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9959   if (argOpers[valArgIndx]->isReg())
9960     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9961   else
9962     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9963   (*MIB).addOperand(*argOpers[valArgIndx]);
9964
9965   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9966   MIB.addReg(t1);
9967
9968   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9969   MIB.addReg(t1);
9970   MIB.addReg(t2);
9971
9972   // Generate movc
9973   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9974   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9975   MIB.addReg(t2);
9976   MIB.addReg(t1);
9977
9978   // Cmp and exchange if none has modified the memory location
9979   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9980   for (int i=0; i <= lastAddrIndx; ++i)
9981     (*MIB).addOperand(*argOpers[i]);
9982   MIB.addReg(t3);
9983   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9984   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9985                     mInstr->memoperands_end());
9986
9987   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9988   MIB.addReg(X86::EAX);
9989
9990   // insert branch
9991   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9992
9993   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9994   return nextMBB;
9995 }
9996
9997 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9998 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9999 // in the .td file.
10000 MachineBasicBlock *
10001 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
10002                             unsigned numArgs, bool memArg) const {
10003   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
10004          "Target must have SSE4.2 or AVX features enabled");
10005
10006   DebugLoc dl = MI->getDebugLoc();
10007   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10008   unsigned Opc;
10009   if (!Subtarget->hasAVX()) {
10010     if (memArg)
10011       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
10012     else
10013       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
10014   } else {
10015     if (memArg)
10016       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
10017     else
10018       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
10019   }
10020
10021   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
10022   for (unsigned i = 0; i < numArgs; ++i) {
10023     MachineOperand &Op = MI->getOperand(i+1);
10024     if (!(Op.isReg() && Op.isImplicit()))
10025       MIB.addOperand(Op);
10026   }
10027   BuildMI(*BB, MI, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
10028     .addReg(X86::XMM0);
10029
10030   MI->eraseFromParent();
10031   return BB;
10032 }
10033
10034 MachineBasicBlock *
10035 X86TargetLowering::EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB) const {
10036   DebugLoc dl = MI->getDebugLoc();
10037   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10038
10039   // Address into RAX/EAX, other two args into ECX, EDX.
10040   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
10041   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
10042   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
10043   for (int i = 0; i < X86::AddrNumOperands; ++i)
10044     MIB.addOperand(MI->getOperand(i));
10045
10046   unsigned ValOps = X86::AddrNumOperands;
10047   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
10048     .addReg(MI->getOperand(ValOps).getReg());
10049   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
10050     .addReg(MI->getOperand(ValOps+1).getReg());
10051
10052   // The instruction doesn't actually take any operands though.
10053   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
10054
10055   MI->eraseFromParent(); // The pseudo is gone now.
10056   return BB;
10057 }
10058
10059 MachineBasicBlock *
10060 X86TargetLowering::EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const {
10061   DebugLoc dl = MI->getDebugLoc();
10062   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10063
10064   // First arg in ECX, the second in EAX.
10065   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
10066     .addReg(MI->getOperand(0).getReg());
10067   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EAX)
10068     .addReg(MI->getOperand(1).getReg());
10069
10070   // The instruction doesn't actually take any operands though.
10071   BuildMI(*BB, MI, dl, TII->get(X86::MWAITrr));
10072
10073   MI->eraseFromParent(); // The pseudo is gone now.
10074   return BB;
10075 }
10076
10077 MachineBasicBlock *
10078 X86TargetLowering::EmitVAARG64WithCustomInserter(
10079                    MachineInstr *MI,
10080                    MachineBasicBlock *MBB) const {
10081   // Emit va_arg instruction on X86-64.
10082
10083   // Operands to this pseudo-instruction:
10084   // 0  ) Output        : destination address (reg)
10085   // 1-5) Input         : va_list address (addr, i64mem)
10086   // 6  ) ArgSize       : Size (in bytes) of vararg type
10087   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
10088   // 8  ) Align         : Alignment of type
10089   // 9  ) EFLAGS (implicit-def)
10090
10091   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
10092   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
10093
10094   unsigned DestReg = MI->getOperand(0).getReg();
10095   MachineOperand &Base = MI->getOperand(1);
10096   MachineOperand &Scale = MI->getOperand(2);
10097   MachineOperand &Index = MI->getOperand(3);
10098   MachineOperand &Disp = MI->getOperand(4);
10099   MachineOperand &Segment = MI->getOperand(5);
10100   unsigned ArgSize = MI->getOperand(6).getImm();
10101   unsigned ArgMode = MI->getOperand(7).getImm();
10102   unsigned Align = MI->getOperand(8).getImm();
10103
10104   // Memory Reference
10105   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
10106   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
10107   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
10108
10109   // Machine Information
10110   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10111   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
10112   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
10113   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
10114   DebugLoc DL = MI->getDebugLoc();
10115
10116   // struct va_list {
10117   //   i32   gp_offset
10118   //   i32   fp_offset
10119   //   i64   overflow_area (address)
10120   //   i64   reg_save_area (address)
10121   // }
10122   // sizeof(va_list) = 24
10123   // alignment(va_list) = 8
10124
10125   unsigned TotalNumIntRegs = 6;
10126   unsigned TotalNumXMMRegs = 8;
10127   bool UseGPOffset = (ArgMode == 1);
10128   bool UseFPOffset = (ArgMode == 2);
10129   unsigned MaxOffset = TotalNumIntRegs * 8 +
10130                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
10131
10132   /* Align ArgSize to a multiple of 8 */
10133   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
10134   bool NeedsAlign = (Align > 8);
10135
10136   MachineBasicBlock *thisMBB = MBB;
10137   MachineBasicBlock *overflowMBB;
10138   MachineBasicBlock *offsetMBB;
10139   MachineBasicBlock *endMBB;
10140
10141   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
10142   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
10143   unsigned OffsetReg = 0;
10144
10145   if (!UseGPOffset && !UseFPOffset) {
10146     // If we only pull from the overflow region, we don't create a branch.
10147     // We don't need to alter control flow.
10148     OffsetDestReg = 0; // unused
10149     OverflowDestReg = DestReg;
10150
10151     offsetMBB = NULL;
10152     overflowMBB = thisMBB;
10153     endMBB = thisMBB;
10154   } else {
10155     // First emit code to check if gp_offset (or fp_offset) is below the bound.
10156     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
10157     // If not, pull from overflow_area. (branch to overflowMBB)
10158     //
10159     //       thisMBB
10160     //         |     .
10161     //         |        .
10162     //     offsetMBB   overflowMBB
10163     //         |        .
10164     //         |     .
10165     //        endMBB
10166
10167     // Registers for the PHI in endMBB
10168     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
10169     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
10170
10171     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10172     MachineFunction *MF = MBB->getParent();
10173     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10174     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10175     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10176
10177     MachineFunction::iterator MBBIter = MBB;
10178     ++MBBIter;
10179
10180     // Insert the new basic blocks
10181     MF->insert(MBBIter, offsetMBB);
10182     MF->insert(MBBIter, overflowMBB);
10183     MF->insert(MBBIter, endMBB);
10184
10185     // Transfer the remainder of MBB and its successor edges to endMBB.
10186     endMBB->splice(endMBB->begin(), thisMBB,
10187                     llvm::next(MachineBasicBlock::iterator(MI)),
10188                     thisMBB->end());
10189     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10190
10191     // Make offsetMBB and overflowMBB successors of thisMBB
10192     thisMBB->addSuccessor(offsetMBB);
10193     thisMBB->addSuccessor(overflowMBB);
10194
10195     // endMBB is a successor of both offsetMBB and overflowMBB
10196     offsetMBB->addSuccessor(endMBB);
10197     overflowMBB->addSuccessor(endMBB);
10198
10199     // Load the offset value into a register
10200     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10201     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
10202       .addOperand(Base)
10203       .addOperand(Scale)
10204       .addOperand(Index)
10205       .addDisp(Disp, UseFPOffset ? 4 : 0)
10206       .addOperand(Segment)
10207       .setMemRefs(MMOBegin, MMOEnd);
10208
10209     // Check if there is enough room left to pull this argument.
10210     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
10211       .addReg(OffsetReg)
10212       .addImm(MaxOffset + 8 - ArgSizeA8);
10213
10214     // Branch to "overflowMBB" if offset >= max
10215     // Fall through to "offsetMBB" otherwise
10216     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
10217       .addMBB(overflowMBB);
10218   }
10219
10220   // In offsetMBB, emit code to use the reg_save_area.
10221   if (offsetMBB) {
10222     assert(OffsetReg != 0);
10223
10224     // Read the reg_save_area address.
10225     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
10226     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
10227       .addOperand(Base)
10228       .addOperand(Scale)
10229       .addOperand(Index)
10230       .addDisp(Disp, 16)
10231       .addOperand(Segment)
10232       .setMemRefs(MMOBegin, MMOEnd);
10233
10234     // Zero-extend the offset
10235     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
10236       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
10237         .addImm(0)
10238         .addReg(OffsetReg)
10239         .addImm(X86::sub_32bit);
10240
10241     // Add the offset to the reg_save_area to get the final address.
10242     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
10243       .addReg(OffsetReg64)
10244       .addReg(RegSaveReg);
10245
10246     // Compute the offset for the next argument
10247     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10248     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
10249       .addReg(OffsetReg)
10250       .addImm(UseFPOffset ? 16 : 8);
10251
10252     // Store it back into the va_list.
10253     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
10254       .addOperand(Base)
10255       .addOperand(Scale)
10256       .addOperand(Index)
10257       .addDisp(Disp, UseFPOffset ? 4 : 0)
10258       .addOperand(Segment)
10259       .addReg(NextOffsetReg)
10260       .setMemRefs(MMOBegin, MMOEnd);
10261
10262     // Jump to endMBB
10263     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
10264       .addMBB(endMBB);
10265   }
10266
10267   //
10268   // Emit code to use overflow area
10269   //
10270
10271   // Load the overflow_area address into a register.
10272   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
10273   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
10274     .addOperand(Base)
10275     .addOperand(Scale)
10276     .addOperand(Index)
10277     .addDisp(Disp, 8)
10278     .addOperand(Segment)
10279     .setMemRefs(MMOBegin, MMOEnd);
10280
10281   // If we need to align it, do so. Otherwise, just copy the address
10282   // to OverflowDestReg.
10283   if (NeedsAlign) {
10284     // Align the overflow address
10285     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
10286     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
10287
10288     // aligned_addr = (addr + (align-1)) & ~(align-1)
10289     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
10290       .addReg(OverflowAddrReg)
10291       .addImm(Align-1);
10292
10293     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
10294       .addReg(TmpReg)
10295       .addImm(~(uint64_t)(Align-1));
10296   } else {
10297     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
10298       .addReg(OverflowAddrReg);
10299   }
10300
10301   // Compute the next overflow address after this argument.
10302   // (the overflow address should be kept 8-byte aligned)
10303   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
10304   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
10305     .addReg(OverflowDestReg)
10306     .addImm(ArgSizeA8);
10307
10308   // Store the new overflow address.
10309   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
10310     .addOperand(Base)
10311     .addOperand(Scale)
10312     .addOperand(Index)
10313     .addDisp(Disp, 8)
10314     .addOperand(Segment)
10315     .addReg(NextAddrReg)
10316     .setMemRefs(MMOBegin, MMOEnd);
10317
10318   // If we branched, emit the PHI to the front of endMBB.
10319   if (offsetMBB) {
10320     BuildMI(*endMBB, endMBB->begin(), DL,
10321             TII->get(X86::PHI), DestReg)
10322       .addReg(OffsetDestReg).addMBB(offsetMBB)
10323       .addReg(OverflowDestReg).addMBB(overflowMBB);
10324   }
10325
10326   // Erase the pseudo instruction
10327   MI->eraseFromParent();
10328
10329   return endMBB;
10330 }
10331
10332 MachineBasicBlock *
10333 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
10334                                                  MachineInstr *MI,
10335                                                  MachineBasicBlock *MBB) const {
10336   // Emit code to save XMM registers to the stack. The ABI says that the
10337   // number of registers to save is given in %al, so it's theoretically
10338   // possible to do an indirect jump trick to avoid saving all of them,
10339   // however this code takes a simpler approach and just executes all
10340   // of the stores if %al is non-zero. It's less code, and it's probably
10341   // easier on the hardware branch predictor, and stores aren't all that
10342   // expensive anyway.
10343
10344   // Create the new basic blocks. One block contains all the XMM stores,
10345   // and one block is the final destination regardless of whether any
10346   // stores were performed.
10347   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10348   MachineFunction *F = MBB->getParent();
10349   MachineFunction::iterator MBBIter = MBB;
10350   ++MBBIter;
10351   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
10352   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
10353   F->insert(MBBIter, XMMSaveMBB);
10354   F->insert(MBBIter, EndMBB);
10355
10356   // Transfer the remainder of MBB and its successor edges to EndMBB.
10357   EndMBB->splice(EndMBB->begin(), MBB,
10358                  llvm::next(MachineBasicBlock::iterator(MI)),
10359                  MBB->end());
10360   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
10361
10362   // The original block will now fall through to the XMM save block.
10363   MBB->addSuccessor(XMMSaveMBB);
10364   // The XMMSaveMBB will fall through to the end block.
10365   XMMSaveMBB->addSuccessor(EndMBB);
10366
10367   // Now add the instructions.
10368   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10369   DebugLoc DL = MI->getDebugLoc();
10370
10371   unsigned CountReg = MI->getOperand(0).getReg();
10372   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
10373   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
10374
10375   if (!Subtarget->isTargetWin64()) {
10376     // If %al is 0, branch around the XMM save block.
10377     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
10378     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
10379     MBB->addSuccessor(EndMBB);
10380   }
10381
10382   // In the XMM save block, save all the XMM argument registers.
10383   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
10384     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
10385     MachineMemOperand *MMO =
10386       F->getMachineMemOperand(
10387           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
10388         MachineMemOperand::MOStore,
10389         /*Size=*/16, /*Align=*/16);
10390     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
10391       .addFrameIndex(RegSaveFrameIndex)
10392       .addImm(/*Scale=*/1)
10393       .addReg(/*IndexReg=*/0)
10394       .addImm(/*Disp=*/Offset)
10395       .addReg(/*Segment=*/0)
10396       .addReg(MI->getOperand(i).getReg())
10397       .addMemOperand(MMO);
10398   }
10399
10400   MI->eraseFromParent();   // The pseudo instruction is gone now.
10401
10402   return EndMBB;
10403 }
10404
10405 MachineBasicBlock *
10406 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
10407                                      MachineBasicBlock *BB) const {
10408   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10409   DebugLoc DL = MI->getDebugLoc();
10410
10411   // To "insert" a SELECT_CC instruction, we actually have to insert the
10412   // diamond control-flow pattern.  The incoming instruction knows the
10413   // destination vreg to set, the condition code register to branch on, the
10414   // true/false values to select between, and a branch opcode to use.
10415   const BasicBlock *LLVM_BB = BB->getBasicBlock();
10416   MachineFunction::iterator It = BB;
10417   ++It;
10418
10419   //  thisMBB:
10420   //  ...
10421   //   TrueVal = ...
10422   //   cmpTY ccX, r1, r2
10423   //   bCC copy1MBB
10424   //   fallthrough --> copy0MBB
10425   MachineBasicBlock *thisMBB = BB;
10426   MachineFunction *F = BB->getParent();
10427   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
10428   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
10429   F->insert(It, copy0MBB);
10430   F->insert(It, sinkMBB);
10431
10432   // If the EFLAGS register isn't dead in the terminator, then claim that it's
10433   // live into the sink and copy blocks.
10434   const MachineFunction *MF = BB->getParent();
10435   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
10436   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
10437
10438   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
10439     const MachineOperand &MO = MI->getOperand(I);
10440     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
10441     unsigned Reg = MO.getReg();
10442     if (Reg != X86::EFLAGS) continue;
10443     copy0MBB->addLiveIn(Reg);
10444     sinkMBB->addLiveIn(Reg);
10445   }
10446
10447   // Transfer the remainder of BB and its successor edges to sinkMBB.
10448   sinkMBB->splice(sinkMBB->begin(), BB,
10449                   llvm::next(MachineBasicBlock::iterator(MI)),
10450                   BB->end());
10451   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
10452
10453   // Add the true and fallthrough blocks as its successors.
10454   BB->addSuccessor(copy0MBB);
10455   BB->addSuccessor(sinkMBB);
10456
10457   // Create the conditional branch instruction.
10458   unsigned Opc =
10459     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
10460   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
10461
10462   //  copy0MBB:
10463   //   %FalseValue = ...
10464   //   # fallthrough to sinkMBB
10465   copy0MBB->addSuccessor(sinkMBB);
10466
10467   //  sinkMBB:
10468   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
10469   //  ...
10470   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
10471           TII->get(X86::PHI), MI->getOperand(0).getReg())
10472     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
10473     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
10474
10475   MI->eraseFromParent();   // The pseudo instruction is gone now.
10476   return sinkMBB;
10477 }
10478
10479 MachineBasicBlock *
10480 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
10481                                           MachineBasicBlock *BB) const {
10482   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10483   DebugLoc DL = MI->getDebugLoc();
10484
10485   assert(!Subtarget->isTargetEnvMacho());
10486
10487   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
10488   // non-trivial part is impdef of ESP.
10489
10490   if (Subtarget->isTargetWin64()) {
10491     if (Subtarget->isTargetCygMing()) {
10492       // ___chkstk(Mingw64):
10493       // Clobbers R10, R11, RAX and EFLAGS.
10494       // Updates RSP.
10495       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
10496         .addExternalSymbol("___chkstk")
10497         .addReg(X86::RAX, RegState::Implicit)
10498         .addReg(X86::RSP, RegState::Implicit)
10499         .addReg(X86::RAX, RegState::Define | RegState::Implicit)
10500         .addReg(X86::RSP, RegState::Define | RegState::Implicit)
10501         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
10502     } else {
10503       // __chkstk(MSVCRT): does not update stack pointer.
10504       // Clobbers R10, R11 and EFLAGS.
10505       // FIXME: RAX(allocated size) might be reused and not killed.
10506       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
10507         .addExternalSymbol("__chkstk")
10508         .addReg(X86::RAX, RegState::Implicit)
10509         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
10510       // RAX has the offset to subtracted from RSP.
10511       BuildMI(*BB, MI, DL, TII->get(X86::SUB64rr), X86::RSP)
10512         .addReg(X86::RSP)
10513         .addReg(X86::RAX);
10514     }
10515   } else {
10516     const char *StackProbeSymbol =
10517       Subtarget->isTargetWindows() ? "_chkstk" : "_alloca";
10518
10519     BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
10520       .addExternalSymbol(StackProbeSymbol)
10521       .addReg(X86::EAX, RegState::Implicit)
10522       .addReg(X86::ESP, RegState::Implicit)
10523       .addReg(X86::EAX, RegState::Define | RegState::Implicit)
10524       .addReg(X86::ESP, RegState::Define | RegState::Implicit)
10525       .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
10526   }
10527
10528   MI->eraseFromParent();   // The pseudo instruction is gone now.
10529   return BB;
10530 }
10531
10532 MachineBasicBlock *
10533 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
10534                                       MachineBasicBlock *BB) const {
10535   // This is pretty easy.  We're taking the value that we received from
10536   // our load from the relocation, sticking it in either RDI (x86-64)
10537   // or EAX and doing an indirect call.  The return value will then
10538   // be in the normal return register.
10539   const X86InstrInfo *TII
10540     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
10541   DebugLoc DL = MI->getDebugLoc();
10542   MachineFunction *F = BB->getParent();
10543
10544   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
10545   assert(MI->getOperand(3).isGlobal() && "This should be a global");
10546
10547   if (Subtarget->is64Bit()) {
10548     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10549                                       TII->get(X86::MOV64rm), X86::RDI)
10550     .addReg(X86::RIP)
10551     .addImm(0).addReg(0)
10552     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10553                       MI->getOperand(3).getTargetFlags())
10554     .addReg(0);
10555     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
10556     addDirectMem(MIB, X86::RDI);
10557   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
10558     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10559                                       TII->get(X86::MOV32rm), X86::EAX)
10560     .addReg(0)
10561     .addImm(0).addReg(0)
10562     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10563                       MI->getOperand(3).getTargetFlags())
10564     .addReg(0);
10565     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
10566     addDirectMem(MIB, X86::EAX);
10567   } else {
10568     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
10569                                       TII->get(X86::MOV32rm), X86::EAX)
10570     .addReg(TII->getGlobalBaseReg(F))
10571     .addImm(0).addReg(0)
10572     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
10573                       MI->getOperand(3).getTargetFlags())
10574     .addReg(0);
10575     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
10576     addDirectMem(MIB, X86::EAX);
10577   }
10578
10579   MI->eraseFromParent(); // The pseudo instruction is gone now.
10580   return BB;
10581 }
10582
10583 MachineBasicBlock *
10584 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
10585                                                MachineBasicBlock *BB) const {
10586   switch (MI->getOpcode()) {
10587   default: assert(false && "Unexpected instr type to insert");
10588   case X86::TAILJMPd64:
10589   case X86::TAILJMPr64:
10590   case X86::TAILJMPm64:
10591     assert(!"TAILJMP64 would not be touched here.");
10592   case X86::TCRETURNdi64:
10593   case X86::TCRETURNri64:
10594   case X86::TCRETURNmi64:
10595     // Defs of TCRETURNxx64 has Win64's callee-saved registers, as subset.
10596     // On AMD64, additional defs should be added before register allocation.
10597     if (!Subtarget->isTargetWin64()) {
10598       MI->addRegisterDefined(X86::RSI);
10599       MI->addRegisterDefined(X86::RDI);
10600       MI->addRegisterDefined(X86::XMM6);
10601       MI->addRegisterDefined(X86::XMM7);
10602       MI->addRegisterDefined(X86::XMM8);
10603       MI->addRegisterDefined(X86::XMM9);
10604       MI->addRegisterDefined(X86::XMM10);
10605       MI->addRegisterDefined(X86::XMM11);
10606       MI->addRegisterDefined(X86::XMM12);
10607       MI->addRegisterDefined(X86::XMM13);
10608       MI->addRegisterDefined(X86::XMM14);
10609       MI->addRegisterDefined(X86::XMM15);
10610     }
10611     return BB;
10612   case X86::WIN_ALLOCA:
10613     return EmitLoweredWinAlloca(MI, BB);
10614   case X86::TLSCall_32:
10615   case X86::TLSCall_64:
10616     return EmitLoweredTLSCall(MI, BB);
10617   case X86::CMOV_GR8:
10618   case X86::CMOV_FR32:
10619   case X86::CMOV_FR64:
10620   case X86::CMOV_V4F32:
10621   case X86::CMOV_V2F64:
10622   case X86::CMOV_V2I64:
10623   case X86::CMOV_GR16:
10624   case X86::CMOV_GR32:
10625   case X86::CMOV_RFP32:
10626   case X86::CMOV_RFP64:
10627   case X86::CMOV_RFP80:
10628     return EmitLoweredSelect(MI, BB);
10629
10630   case X86::FP32_TO_INT16_IN_MEM:
10631   case X86::FP32_TO_INT32_IN_MEM:
10632   case X86::FP32_TO_INT64_IN_MEM:
10633   case X86::FP64_TO_INT16_IN_MEM:
10634   case X86::FP64_TO_INT32_IN_MEM:
10635   case X86::FP64_TO_INT64_IN_MEM:
10636   case X86::FP80_TO_INT16_IN_MEM:
10637   case X86::FP80_TO_INT32_IN_MEM:
10638   case X86::FP80_TO_INT64_IN_MEM: {
10639     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10640     DebugLoc DL = MI->getDebugLoc();
10641
10642     // Change the floating point control register to use "round towards zero"
10643     // mode when truncating to an integer value.
10644     MachineFunction *F = BB->getParent();
10645     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
10646     addFrameReference(BuildMI(*BB, MI, DL,
10647                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
10648
10649     // Load the old value of the high byte of the control word...
10650     unsigned OldCW =
10651       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
10652     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
10653                       CWFrameIdx);
10654
10655     // Set the high part to be round to zero...
10656     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
10657       .addImm(0xC7F);
10658
10659     // Reload the modified control word now...
10660     addFrameReference(BuildMI(*BB, MI, DL,
10661                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10662
10663     // Restore the memory image of control word to original value
10664     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
10665       .addReg(OldCW);
10666
10667     // Get the X86 opcode to use.
10668     unsigned Opc;
10669     switch (MI->getOpcode()) {
10670     default: llvm_unreachable("illegal opcode!");
10671     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
10672     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
10673     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
10674     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
10675     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
10676     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
10677     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
10678     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
10679     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
10680     }
10681
10682     X86AddressMode AM;
10683     MachineOperand &Op = MI->getOperand(0);
10684     if (Op.isReg()) {
10685       AM.BaseType = X86AddressMode::RegBase;
10686       AM.Base.Reg = Op.getReg();
10687     } else {
10688       AM.BaseType = X86AddressMode::FrameIndexBase;
10689       AM.Base.FrameIndex = Op.getIndex();
10690     }
10691     Op = MI->getOperand(1);
10692     if (Op.isImm())
10693       AM.Scale = Op.getImm();
10694     Op = MI->getOperand(2);
10695     if (Op.isImm())
10696       AM.IndexReg = Op.getImm();
10697     Op = MI->getOperand(3);
10698     if (Op.isGlobal()) {
10699       AM.GV = Op.getGlobal();
10700     } else {
10701       AM.Disp = Op.getImm();
10702     }
10703     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
10704                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
10705
10706     // Reload the original control word now.
10707     addFrameReference(BuildMI(*BB, MI, DL,
10708                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10709
10710     MI->eraseFromParent();   // The pseudo instruction is gone now.
10711     return BB;
10712   }
10713     // String/text processing lowering.
10714   case X86::PCMPISTRM128REG:
10715   case X86::VPCMPISTRM128REG:
10716     return EmitPCMP(MI, BB, 3, false /* in-mem */);
10717   case X86::PCMPISTRM128MEM:
10718   case X86::VPCMPISTRM128MEM:
10719     return EmitPCMP(MI, BB, 3, true /* in-mem */);
10720   case X86::PCMPESTRM128REG:
10721   case X86::VPCMPESTRM128REG:
10722     return EmitPCMP(MI, BB, 5, false /* in mem */);
10723   case X86::PCMPESTRM128MEM:
10724   case X86::VPCMPESTRM128MEM:
10725     return EmitPCMP(MI, BB, 5, true /* in mem */);
10726
10727     // Thread synchronization.
10728   case X86::MONITOR:
10729     return EmitMonitor(MI, BB);
10730   case X86::MWAIT:
10731     return EmitMwait(MI, BB);
10732
10733     // Atomic Lowering.
10734   case X86::ATOMAND32:
10735     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10736                                                X86::AND32ri, X86::MOV32rm,
10737                                                X86::LCMPXCHG32,
10738                                                X86::NOT32r, X86::EAX,
10739                                                X86::GR32RegisterClass);
10740   case X86::ATOMOR32:
10741     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
10742                                                X86::OR32ri, X86::MOV32rm,
10743                                                X86::LCMPXCHG32,
10744                                                X86::NOT32r, X86::EAX,
10745                                                X86::GR32RegisterClass);
10746   case X86::ATOMXOR32:
10747     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
10748                                                X86::XOR32ri, X86::MOV32rm,
10749                                                X86::LCMPXCHG32,
10750                                                X86::NOT32r, X86::EAX,
10751                                                X86::GR32RegisterClass);
10752   case X86::ATOMNAND32:
10753     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10754                                                X86::AND32ri, X86::MOV32rm,
10755                                                X86::LCMPXCHG32,
10756                                                X86::NOT32r, X86::EAX,
10757                                                X86::GR32RegisterClass, true);
10758   case X86::ATOMMIN32:
10759     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
10760   case X86::ATOMMAX32:
10761     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
10762   case X86::ATOMUMIN32:
10763     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
10764   case X86::ATOMUMAX32:
10765     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
10766
10767   case X86::ATOMAND16:
10768     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
10769                                                X86::AND16ri, X86::MOV16rm,
10770                                                X86::LCMPXCHG16,
10771                                                X86::NOT16r, X86::AX,
10772                                                X86::GR16RegisterClass);
10773   case X86::ATOMOR16:
10774     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
10775                                                X86::OR16ri, X86::MOV16rm,
10776                                                X86::LCMPXCHG16,
10777                                                X86::NOT16r, X86::AX,
10778                                                X86::GR16RegisterClass);
10779   case X86::ATOMXOR16:
10780     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
10781                                                X86::XOR16ri, X86::MOV16rm,
10782                                                X86::LCMPXCHG16,
10783                                                X86::NOT16r, X86::AX,
10784                                                X86::GR16RegisterClass);
10785   case X86::ATOMNAND16:
10786     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
10787                                                X86::AND16ri, X86::MOV16rm,
10788                                                X86::LCMPXCHG16,
10789                                                X86::NOT16r, X86::AX,
10790                                                X86::GR16RegisterClass, true);
10791   case X86::ATOMMIN16:
10792     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
10793   case X86::ATOMMAX16:
10794     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
10795   case X86::ATOMUMIN16:
10796     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
10797   case X86::ATOMUMAX16:
10798     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
10799
10800   case X86::ATOMAND8:
10801     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
10802                                                X86::AND8ri, X86::MOV8rm,
10803                                                X86::LCMPXCHG8,
10804                                                X86::NOT8r, X86::AL,
10805                                                X86::GR8RegisterClass);
10806   case X86::ATOMOR8:
10807     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
10808                                                X86::OR8ri, X86::MOV8rm,
10809                                                X86::LCMPXCHG8,
10810                                                X86::NOT8r, X86::AL,
10811                                                X86::GR8RegisterClass);
10812   case X86::ATOMXOR8:
10813     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
10814                                                X86::XOR8ri, X86::MOV8rm,
10815                                                X86::LCMPXCHG8,
10816                                                X86::NOT8r, X86::AL,
10817                                                X86::GR8RegisterClass);
10818   case X86::ATOMNAND8:
10819     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
10820                                                X86::AND8ri, X86::MOV8rm,
10821                                                X86::LCMPXCHG8,
10822                                                X86::NOT8r, X86::AL,
10823                                                X86::GR8RegisterClass, true);
10824   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
10825   // This group is for 64-bit host.
10826   case X86::ATOMAND64:
10827     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
10828                                                X86::AND64ri32, X86::MOV64rm,
10829                                                X86::LCMPXCHG64,
10830                                                X86::NOT64r, X86::RAX,
10831                                                X86::GR64RegisterClass);
10832   case X86::ATOMOR64:
10833     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
10834                                                X86::OR64ri32, X86::MOV64rm,
10835                                                X86::LCMPXCHG64,
10836                                                X86::NOT64r, X86::RAX,
10837                                                X86::GR64RegisterClass);
10838   case X86::ATOMXOR64:
10839     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
10840                                                X86::XOR64ri32, X86::MOV64rm,
10841                                                X86::LCMPXCHG64,
10842                                                X86::NOT64r, X86::RAX,
10843                                                X86::GR64RegisterClass);
10844   case X86::ATOMNAND64:
10845     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
10846                                                X86::AND64ri32, X86::MOV64rm,
10847                                                X86::LCMPXCHG64,
10848                                                X86::NOT64r, X86::RAX,
10849                                                X86::GR64RegisterClass, true);
10850   case X86::ATOMMIN64:
10851     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
10852   case X86::ATOMMAX64:
10853     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
10854   case X86::ATOMUMIN64:
10855     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
10856   case X86::ATOMUMAX64:
10857     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
10858
10859   // This group does 64-bit operations on a 32-bit host.
10860   case X86::ATOMAND6432:
10861     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10862                                                X86::AND32rr, X86::AND32rr,
10863                                                X86::AND32ri, X86::AND32ri,
10864                                                false);
10865   case X86::ATOMOR6432:
10866     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10867                                                X86::OR32rr, X86::OR32rr,
10868                                                X86::OR32ri, X86::OR32ri,
10869                                                false);
10870   case X86::ATOMXOR6432:
10871     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10872                                                X86::XOR32rr, X86::XOR32rr,
10873                                                X86::XOR32ri, X86::XOR32ri,
10874                                                false);
10875   case X86::ATOMNAND6432:
10876     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10877                                                X86::AND32rr, X86::AND32rr,
10878                                                X86::AND32ri, X86::AND32ri,
10879                                                true);
10880   case X86::ATOMADD6432:
10881     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10882                                                X86::ADD32rr, X86::ADC32rr,
10883                                                X86::ADD32ri, X86::ADC32ri,
10884                                                false);
10885   case X86::ATOMSUB6432:
10886     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10887                                                X86::SUB32rr, X86::SBB32rr,
10888                                                X86::SUB32ri, X86::SBB32ri,
10889                                                false);
10890   case X86::ATOMSWAP6432:
10891     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10892                                                X86::MOV32rr, X86::MOV32rr,
10893                                                X86::MOV32ri, X86::MOV32ri,
10894                                                false);
10895   case X86::VASTART_SAVE_XMM_REGS:
10896     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
10897
10898   case X86::VAARG_64:
10899     return EmitVAARG64WithCustomInserter(MI, BB);
10900   }
10901 }
10902
10903 //===----------------------------------------------------------------------===//
10904 //                           X86 Optimization Hooks
10905 //===----------------------------------------------------------------------===//
10906
10907 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
10908                                                        const APInt &Mask,
10909                                                        APInt &KnownZero,
10910                                                        APInt &KnownOne,
10911                                                        const SelectionDAG &DAG,
10912                                                        unsigned Depth) const {
10913   unsigned Opc = Op.getOpcode();
10914   assert((Opc >= ISD::BUILTIN_OP_END ||
10915           Opc == ISD::INTRINSIC_WO_CHAIN ||
10916           Opc == ISD::INTRINSIC_W_CHAIN ||
10917           Opc == ISD::INTRINSIC_VOID) &&
10918          "Should use MaskedValueIsZero if you don't know whether Op"
10919          " is a target node!");
10920
10921   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
10922   switch (Opc) {
10923   default: break;
10924   case X86ISD::ADD:
10925   case X86ISD::SUB:
10926   case X86ISD::ADC:
10927   case X86ISD::SBB:
10928   case X86ISD::SMUL:
10929   case X86ISD::UMUL:
10930   case X86ISD::INC:
10931   case X86ISD::DEC:
10932   case X86ISD::OR:
10933   case X86ISD::XOR:
10934   case X86ISD::AND:
10935     // These nodes' second result is a boolean.
10936     if (Op.getResNo() == 0)
10937       break;
10938     // Fallthrough
10939   case X86ISD::SETCC:
10940     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
10941                                        Mask.getBitWidth() - 1);
10942     break;
10943   }
10944 }
10945
10946 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
10947                                                          unsigned Depth) const {
10948   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
10949   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
10950     return Op.getValueType().getScalarType().getSizeInBits();
10951
10952   // Fallback case.
10953   return 1;
10954 }
10955
10956 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
10957 /// node is a GlobalAddress + offset.
10958 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
10959                                        const GlobalValue* &GA,
10960                                        int64_t &Offset) const {
10961   if (N->getOpcode() == X86ISD::Wrapper) {
10962     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
10963       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
10964       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
10965       return true;
10966     }
10967   }
10968   return TargetLowering::isGAPlusOffset(N, GA, Offset);
10969 }
10970
10971 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
10972 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
10973 /// if the load addresses are consecutive, non-overlapping, and in the right
10974 /// order.
10975 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
10976                                      TargetLowering::DAGCombinerInfo &DCI) {
10977   DebugLoc dl = N->getDebugLoc();
10978   EVT VT = N->getValueType(0);
10979
10980   if (VT.getSizeInBits() != 128)
10981     return SDValue();
10982
10983   // Don't create instructions with illegal types after legalize types has run.
10984   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10985   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
10986     return SDValue();
10987
10988   SmallVector<SDValue, 16> Elts;
10989   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
10990     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
10991
10992   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
10993 }
10994
10995 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
10996 /// generation and convert it from being a bunch of shuffles and extracts
10997 /// to a simple store and scalar loads to extract the elements.
10998 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
10999                                                 const TargetLowering &TLI) {
11000   SDValue InputVector = N->getOperand(0);
11001
11002   // Only operate on vectors of 4 elements, where the alternative shuffling
11003   // gets to be more expensive.
11004   if (InputVector.getValueType() != MVT::v4i32)
11005     return SDValue();
11006
11007   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
11008   // single use which is a sign-extend or zero-extend, and all elements are
11009   // used.
11010   SmallVector<SDNode *, 4> Uses;
11011   unsigned ExtractedElements = 0;
11012   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
11013        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
11014     if (UI.getUse().getResNo() != InputVector.getResNo())
11015       return SDValue();
11016
11017     SDNode *Extract = *UI;
11018     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
11019       return SDValue();
11020
11021     if (Extract->getValueType(0) != MVT::i32)
11022       return SDValue();
11023     if (!Extract->hasOneUse())
11024       return SDValue();
11025     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
11026         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
11027       return SDValue();
11028     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
11029       return SDValue();
11030
11031     // Record which element was extracted.
11032     ExtractedElements |=
11033       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
11034
11035     Uses.push_back(Extract);
11036   }
11037
11038   // If not all the elements were used, this may not be worthwhile.
11039   if (ExtractedElements != 15)
11040     return SDValue();
11041
11042   // Ok, we've now decided to do the transformation.
11043   DebugLoc dl = InputVector.getDebugLoc();
11044
11045   // Store the value to a temporary stack slot.
11046   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
11047   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
11048                             MachinePointerInfo(), false, false, 0);
11049
11050   // Replace each use (extract) with a load of the appropriate element.
11051   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
11052        UE = Uses.end(); UI != UE; ++UI) {
11053     SDNode *Extract = *UI;
11054
11055     // Compute the element's address.
11056     SDValue Idx = Extract->getOperand(1);
11057     unsigned EltSize =
11058         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
11059     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
11060     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
11061
11062     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
11063                                      StackPtr, OffsetVal);
11064
11065     // Load the scalar.
11066     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
11067                                      ScalarAddr, MachinePointerInfo(),
11068                                      false, false, 0);
11069
11070     // Replace the exact with the load.
11071     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
11072   }
11073
11074   // The replacement was made in place; don't return anything.
11075   return SDValue();
11076 }
11077
11078 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
11079 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
11080                                     const X86Subtarget *Subtarget) {
11081   DebugLoc DL = N->getDebugLoc();
11082   SDValue Cond = N->getOperand(0);
11083   // Get the LHS/RHS of the select.
11084   SDValue LHS = N->getOperand(1);
11085   SDValue RHS = N->getOperand(2);
11086
11087   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
11088   // instructions match the semantics of the common C idiom x<y?x:y but not
11089   // x<=y?x:y, because of how they handle negative zero (which can be
11090   // ignored in unsafe-math mode).
11091   if (Subtarget->hasSSE2() &&
11092       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
11093       Cond.getOpcode() == ISD::SETCC) {
11094     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
11095
11096     unsigned Opcode = 0;
11097     // Check for x CC y ? x : y.
11098     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
11099         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
11100       switch (CC) {
11101       default: break;
11102       case ISD::SETULT:
11103         // Converting this to a min would handle NaNs incorrectly, and swapping
11104         // the operands would cause it to handle comparisons between positive
11105         // and negative zero incorrectly.
11106         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
11107           if (!UnsafeFPMath &&
11108               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
11109             break;
11110           std::swap(LHS, RHS);
11111         }
11112         Opcode = X86ISD::FMIN;
11113         break;
11114       case ISD::SETOLE:
11115         // Converting this to a min would handle comparisons between positive
11116         // and negative zero incorrectly.
11117         if (!UnsafeFPMath &&
11118             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
11119           break;
11120         Opcode = X86ISD::FMIN;
11121         break;
11122       case ISD::SETULE:
11123         // Converting this to a min would handle both negative zeros and NaNs
11124         // incorrectly, but we can swap the operands to fix both.
11125         std::swap(LHS, RHS);
11126       case ISD::SETOLT:
11127       case ISD::SETLT:
11128       case ISD::SETLE:
11129         Opcode = X86ISD::FMIN;
11130         break;
11131
11132       case ISD::SETOGE:
11133         // Converting this to a max would handle comparisons between positive
11134         // and negative zero incorrectly.
11135         if (!UnsafeFPMath &&
11136             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
11137           break;
11138         Opcode = X86ISD::FMAX;
11139         break;
11140       case ISD::SETUGT:
11141         // Converting this to a max would handle NaNs incorrectly, and swapping
11142         // the operands would cause it to handle comparisons between positive
11143         // and negative zero incorrectly.
11144         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
11145           if (!UnsafeFPMath &&
11146               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
11147             break;
11148           std::swap(LHS, RHS);
11149         }
11150         Opcode = X86ISD::FMAX;
11151         break;
11152       case ISD::SETUGE:
11153         // Converting this to a max would handle both negative zeros and NaNs
11154         // incorrectly, but we can swap the operands to fix both.
11155         std::swap(LHS, RHS);
11156       case ISD::SETOGT:
11157       case ISD::SETGT:
11158       case ISD::SETGE:
11159         Opcode = X86ISD::FMAX;
11160         break;
11161       }
11162     // Check for x CC y ? y : x -- a min/max with reversed arms.
11163     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
11164                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
11165       switch (CC) {
11166       default: break;
11167       case ISD::SETOGE:
11168         // Converting this to a min would handle comparisons between positive
11169         // and negative zero incorrectly, and swapping the operands would
11170         // cause it to handle NaNs incorrectly.
11171         if (!UnsafeFPMath &&
11172             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
11173           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11174             break;
11175           std::swap(LHS, RHS);
11176         }
11177         Opcode = X86ISD::FMIN;
11178         break;
11179       case ISD::SETUGT:
11180         // Converting this to a min would handle NaNs incorrectly.
11181         if (!UnsafeFPMath &&
11182             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
11183           break;
11184         Opcode = X86ISD::FMIN;
11185         break;
11186       case ISD::SETUGE:
11187         // Converting this to a min would handle both negative zeros and NaNs
11188         // incorrectly, but we can swap the operands to fix both.
11189         std::swap(LHS, RHS);
11190       case ISD::SETOGT:
11191       case ISD::SETGT:
11192       case ISD::SETGE:
11193         Opcode = X86ISD::FMIN;
11194         break;
11195
11196       case ISD::SETULT:
11197         // Converting this to a max would handle NaNs incorrectly.
11198         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11199           break;
11200         Opcode = X86ISD::FMAX;
11201         break;
11202       case ISD::SETOLE:
11203         // Converting this to a max would handle comparisons between positive
11204         // and negative zero incorrectly, and swapping the operands would
11205         // cause it to handle NaNs incorrectly.
11206         if (!UnsafeFPMath &&
11207             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
11208           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
11209             break;
11210           std::swap(LHS, RHS);
11211         }
11212         Opcode = X86ISD::FMAX;
11213         break;
11214       case ISD::SETULE:
11215         // Converting this to a max would handle both negative zeros and NaNs
11216         // incorrectly, but we can swap the operands to fix both.
11217         std::swap(LHS, RHS);
11218       case ISD::SETOLT:
11219       case ISD::SETLT:
11220       case ISD::SETLE:
11221         Opcode = X86ISD::FMAX;
11222         break;
11223       }
11224     }
11225
11226     if (Opcode)
11227       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
11228   }
11229
11230   // If this is a select between two integer constants, try to do some
11231   // optimizations.
11232   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
11233     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
11234       // Don't do this for crazy integer types.
11235       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
11236         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
11237         // so that TrueC (the true value) is larger than FalseC.
11238         bool NeedsCondInvert = false;
11239
11240         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
11241             // Efficiently invertible.
11242             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
11243              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
11244               isa<ConstantSDNode>(Cond.getOperand(1))))) {
11245           NeedsCondInvert = true;
11246           std::swap(TrueC, FalseC);
11247         }
11248
11249         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
11250         if (FalseC->getAPIntValue() == 0 &&
11251             TrueC->getAPIntValue().isPowerOf2()) {
11252           if (NeedsCondInvert) // Invert the condition if needed.
11253             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11254                                DAG.getConstant(1, Cond.getValueType()));
11255
11256           // Zero extend the condition if needed.
11257           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
11258
11259           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
11260           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
11261                              DAG.getConstant(ShAmt, MVT::i8));
11262         }
11263
11264         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
11265         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
11266           if (NeedsCondInvert) // Invert the condition if needed.
11267             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11268                                DAG.getConstant(1, Cond.getValueType()));
11269
11270           // Zero extend the condition if needed.
11271           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
11272                              FalseC->getValueType(0), Cond);
11273           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11274                              SDValue(FalseC, 0));
11275         }
11276
11277         // Optimize cases that will turn into an LEA instruction.  This requires
11278         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
11279         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
11280           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
11281           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
11282
11283           bool isFastMultiplier = false;
11284           if (Diff < 10) {
11285             switch ((unsigned char)Diff) {
11286               default: break;
11287               case 1:  // result = add base, cond
11288               case 2:  // result = lea base(    , cond*2)
11289               case 3:  // result = lea base(cond, cond*2)
11290               case 4:  // result = lea base(    , cond*4)
11291               case 5:  // result = lea base(cond, cond*4)
11292               case 8:  // result = lea base(    , cond*8)
11293               case 9:  // result = lea base(cond, cond*8)
11294                 isFastMultiplier = true;
11295                 break;
11296             }
11297           }
11298
11299           if (isFastMultiplier) {
11300             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
11301             if (NeedsCondInvert) // Invert the condition if needed.
11302               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
11303                                  DAG.getConstant(1, Cond.getValueType()));
11304
11305             // Zero extend the condition if needed.
11306             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
11307                                Cond);
11308             // Scale the condition by the difference.
11309             if (Diff != 1)
11310               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
11311                                  DAG.getConstant(Diff, Cond.getValueType()));
11312
11313             // Add the base if non-zero.
11314             if (FalseC->getAPIntValue() != 0)
11315               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11316                                  SDValue(FalseC, 0));
11317             return Cond;
11318           }
11319         }
11320       }
11321   }
11322
11323   return SDValue();
11324 }
11325
11326 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
11327 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
11328                                   TargetLowering::DAGCombinerInfo &DCI) {
11329   DebugLoc DL = N->getDebugLoc();
11330
11331   // If the flag operand isn't dead, don't touch this CMOV.
11332   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
11333     return SDValue();
11334
11335   // If this is a select between two integer constants, try to do some
11336   // optimizations.  Note that the operands are ordered the opposite of SELECT
11337   // operands.
11338   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
11339     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
11340       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
11341       // larger than FalseC (the false value).
11342       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
11343
11344       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
11345         CC = X86::GetOppositeBranchCondition(CC);
11346         std::swap(TrueC, FalseC);
11347       }
11348
11349       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
11350       // This is efficient for any integer data type (including i8/i16) and
11351       // shift amount.
11352       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
11353         SDValue Cond = N->getOperand(3);
11354         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11355                            DAG.getConstant(CC, MVT::i8), Cond);
11356
11357         // Zero extend the condition if needed.
11358         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
11359
11360         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
11361         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
11362                            DAG.getConstant(ShAmt, MVT::i8));
11363         if (N->getNumValues() == 2)  // Dead flag value?
11364           return DCI.CombineTo(N, Cond, SDValue());
11365         return Cond;
11366       }
11367
11368       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
11369       // for any integer data type, including i8/i16.
11370       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
11371         SDValue Cond = N->getOperand(3);
11372         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11373                            DAG.getConstant(CC, MVT::i8), Cond);
11374
11375         // Zero extend the condition if needed.
11376         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
11377                            FalseC->getValueType(0), Cond);
11378         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11379                            SDValue(FalseC, 0));
11380
11381         if (N->getNumValues() == 2)  // Dead flag value?
11382           return DCI.CombineTo(N, Cond, SDValue());
11383         return Cond;
11384       }
11385
11386       // Optimize cases that will turn into an LEA instruction.  This requires
11387       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
11388       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
11389         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
11390         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
11391
11392         bool isFastMultiplier = false;
11393         if (Diff < 10) {
11394           switch ((unsigned char)Diff) {
11395           default: break;
11396           case 1:  // result = add base, cond
11397           case 2:  // result = lea base(    , cond*2)
11398           case 3:  // result = lea base(cond, cond*2)
11399           case 4:  // result = lea base(    , cond*4)
11400           case 5:  // result = lea base(cond, cond*4)
11401           case 8:  // result = lea base(    , cond*8)
11402           case 9:  // result = lea base(cond, cond*8)
11403             isFastMultiplier = true;
11404             break;
11405           }
11406         }
11407
11408         if (isFastMultiplier) {
11409           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
11410           SDValue Cond = N->getOperand(3);
11411           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
11412                              DAG.getConstant(CC, MVT::i8), Cond);
11413           // Zero extend the condition if needed.
11414           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
11415                              Cond);
11416           // Scale the condition by the difference.
11417           if (Diff != 1)
11418             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
11419                                DAG.getConstant(Diff, Cond.getValueType()));
11420
11421           // Add the base if non-zero.
11422           if (FalseC->getAPIntValue() != 0)
11423             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
11424                                SDValue(FalseC, 0));
11425           if (N->getNumValues() == 2)  // Dead flag value?
11426             return DCI.CombineTo(N, Cond, SDValue());
11427           return Cond;
11428         }
11429       }
11430     }
11431   }
11432   return SDValue();
11433 }
11434
11435
11436 /// PerformMulCombine - Optimize a single multiply with constant into two
11437 /// in order to implement it with two cheaper instructions, e.g.
11438 /// LEA + SHL, LEA + LEA.
11439 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
11440                                  TargetLowering::DAGCombinerInfo &DCI) {
11441   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
11442     return SDValue();
11443
11444   EVT VT = N->getValueType(0);
11445   if (VT != MVT::i64)
11446     return SDValue();
11447
11448   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
11449   if (!C)
11450     return SDValue();
11451   uint64_t MulAmt = C->getZExtValue();
11452   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
11453     return SDValue();
11454
11455   uint64_t MulAmt1 = 0;
11456   uint64_t MulAmt2 = 0;
11457   if ((MulAmt % 9) == 0) {
11458     MulAmt1 = 9;
11459     MulAmt2 = MulAmt / 9;
11460   } else if ((MulAmt % 5) == 0) {
11461     MulAmt1 = 5;
11462     MulAmt2 = MulAmt / 5;
11463   } else if ((MulAmt % 3) == 0) {
11464     MulAmt1 = 3;
11465     MulAmt2 = MulAmt / 3;
11466   }
11467   if (MulAmt2 &&
11468       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
11469     DebugLoc DL = N->getDebugLoc();
11470
11471     if (isPowerOf2_64(MulAmt2) &&
11472         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
11473       // If second multiplifer is pow2, issue it first. We want the multiply by
11474       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
11475       // is an add.
11476       std::swap(MulAmt1, MulAmt2);
11477
11478     SDValue NewMul;
11479     if (isPowerOf2_64(MulAmt1))
11480       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
11481                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
11482     else
11483       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
11484                            DAG.getConstant(MulAmt1, VT));
11485
11486     if (isPowerOf2_64(MulAmt2))
11487       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
11488                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
11489     else
11490       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
11491                            DAG.getConstant(MulAmt2, VT));
11492
11493     // Do not add new nodes to DAG combiner worklist.
11494     DCI.CombineTo(N, NewMul, false);
11495   }
11496   return SDValue();
11497 }
11498
11499 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
11500   SDValue N0 = N->getOperand(0);
11501   SDValue N1 = N->getOperand(1);
11502   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
11503   EVT VT = N0.getValueType();
11504
11505   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
11506   // since the result of setcc_c is all zero's or all ones.
11507   if (N1C && N0.getOpcode() == ISD::AND &&
11508       N0.getOperand(1).getOpcode() == ISD::Constant) {
11509     SDValue N00 = N0.getOperand(0);
11510     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
11511         ((N00.getOpcode() == ISD::ANY_EXTEND ||
11512           N00.getOpcode() == ISD::ZERO_EXTEND) &&
11513          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
11514       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
11515       APInt ShAmt = N1C->getAPIntValue();
11516       Mask = Mask.shl(ShAmt);
11517       if (Mask != 0)
11518         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
11519                            N00, DAG.getConstant(Mask, VT));
11520     }
11521   }
11522
11523   return SDValue();
11524 }
11525
11526 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
11527 ///                       when possible.
11528 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
11529                                    const X86Subtarget *Subtarget) {
11530   EVT VT = N->getValueType(0);
11531   if (!VT.isVector() && VT.isInteger() &&
11532       N->getOpcode() == ISD::SHL)
11533     return PerformSHLCombine(N, DAG);
11534
11535   // On X86 with SSE2 support, we can transform this to a vector shift if
11536   // all elements are shifted by the same amount.  We can't do this in legalize
11537   // because the a constant vector is typically transformed to a constant pool
11538   // so we have no knowledge of the shift amount.
11539   if (!Subtarget->hasSSE2())
11540     return SDValue();
11541
11542   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
11543     return SDValue();
11544
11545   SDValue ShAmtOp = N->getOperand(1);
11546   EVT EltVT = VT.getVectorElementType();
11547   DebugLoc DL = N->getDebugLoc();
11548   SDValue BaseShAmt = SDValue();
11549   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
11550     unsigned NumElts = VT.getVectorNumElements();
11551     unsigned i = 0;
11552     for (; i != NumElts; ++i) {
11553       SDValue Arg = ShAmtOp.getOperand(i);
11554       if (Arg.getOpcode() == ISD::UNDEF) continue;
11555       BaseShAmt = Arg;
11556       break;
11557     }
11558     for (; i != NumElts; ++i) {
11559       SDValue Arg = ShAmtOp.getOperand(i);
11560       if (Arg.getOpcode() == ISD::UNDEF) continue;
11561       if (Arg != BaseShAmt) {
11562         return SDValue();
11563       }
11564     }
11565   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
11566              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
11567     SDValue InVec = ShAmtOp.getOperand(0);
11568     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
11569       unsigned NumElts = InVec.getValueType().getVectorNumElements();
11570       unsigned i = 0;
11571       for (; i != NumElts; ++i) {
11572         SDValue Arg = InVec.getOperand(i);
11573         if (Arg.getOpcode() == ISD::UNDEF) continue;
11574         BaseShAmt = Arg;
11575         break;
11576       }
11577     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
11578        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
11579          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
11580          if (C->getZExtValue() == SplatIdx)
11581            BaseShAmt = InVec.getOperand(1);
11582        }
11583     }
11584     if (BaseShAmt.getNode() == 0)
11585       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
11586                               DAG.getIntPtrConstant(0));
11587   } else
11588     return SDValue();
11589
11590   // The shift amount is an i32.
11591   if (EltVT.bitsGT(MVT::i32))
11592     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
11593   else if (EltVT.bitsLT(MVT::i32))
11594     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
11595
11596   // The shift amount is identical so we can do a vector shift.
11597   SDValue  ValOp = N->getOperand(0);
11598   switch (N->getOpcode()) {
11599   default:
11600     llvm_unreachable("Unknown shift opcode!");
11601     break;
11602   case ISD::SHL:
11603     if (VT == MVT::v2i64)
11604       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11605                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
11606                          ValOp, BaseShAmt);
11607     if (VT == MVT::v4i32)
11608       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11609                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
11610                          ValOp, BaseShAmt);
11611     if (VT == MVT::v8i16)
11612       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11613                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
11614                          ValOp, BaseShAmt);
11615     break;
11616   case ISD::SRA:
11617     if (VT == MVT::v4i32)
11618       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11619                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
11620                          ValOp, BaseShAmt);
11621     if (VT == MVT::v8i16)
11622       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11623                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
11624                          ValOp, BaseShAmt);
11625     break;
11626   case ISD::SRL:
11627     if (VT == MVT::v2i64)
11628       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11629                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
11630                          ValOp, BaseShAmt);
11631     if (VT == MVT::v4i32)
11632       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11633                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
11634                          ValOp, BaseShAmt);
11635     if (VT ==  MVT::v8i16)
11636       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
11637                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
11638                          ValOp, BaseShAmt);
11639     break;
11640   }
11641   return SDValue();
11642 }
11643
11644
11645 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
11646                                  TargetLowering::DAGCombinerInfo &DCI,
11647                                  const X86Subtarget *Subtarget) {
11648   if (DCI.isBeforeLegalizeOps())
11649     return SDValue();
11650
11651   // Want to form PANDN nodes, in the hopes of then easily combining them with
11652   // OR and AND nodes to form PBLEND/PSIGN.
11653   EVT VT = N->getValueType(0);
11654   if (VT != MVT::v2i64)
11655     return SDValue();
11656
11657   SDValue N0 = N->getOperand(0);
11658   SDValue N1 = N->getOperand(1);
11659   DebugLoc DL = N->getDebugLoc();
11660
11661   // Check LHS for vnot
11662   if (N0.getOpcode() == ISD::XOR &&
11663       ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
11664     return DAG.getNode(X86ISD::PANDN, DL, VT, N0.getOperand(0), N1);
11665
11666   // Check RHS for vnot
11667   if (N1.getOpcode() == ISD::XOR &&
11668       ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
11669     return DAG.getNode(X86ISD::PANDN, DL, VT, N1.getOperand(0), N0);
11670
11671   return SDValue();
11672 }
11673
11674 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
11675                                 TargetLowering::DAGCombinerInfo &DCI,
11676                                 const X86Subtarget *Subtarget) {
11677   if (DCI.isBeforeLegalizeOps())
11678     return SDValue();
11679
11680   EVT VT = N->getValueType(0);
11681   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64 && VT != MVT::v2i64)
11682     return SDValue();
11683
11684   SDValue N0 = N->getOperand(0);
11685   SDValue N1 = N->getOperand(1);
11686
11687   // look for psign/blend
11688   if (Subtarget->hasSSSE3()) {
11689     if (VT == MVT::v2i64) {
11690       // Canonicalize pandn to RHS
11691       if (N0.getOpcode() == X86ISD::PANDN)
11692         std::swap(N0, N1);
11693       // or (and (m, x), (pandn m, y))
11694       if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::PANDN) {
11695         SDValue Mask = N1.getOperand(0);
11696         SDValue X    = N1.getOperand(1);
11697         SDValue Y;
11698         if (N0.getOperand(0) == Mask)
11699           Y = N0.getOperand(1);
11700         if (N0.getOperand(1) == Mask)
11701           Y = N0.getOperand(0);
11702
11703         // Check to see if the mask appeared in both the AND and PANDN and
11704         if (!Y.getNode())
11705           return SDValue();
11706
11707         // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
11708         if (Mask.getOpcode() != ISD::BITCAST ||
11709             X.getOpcode() != ISD::BITCAST ||
11710             Y.getOpcode() != ISD::BITCAST)
11711           return SDValue();
11712
11713         // Look through mask bitcast.
11714         Mask = Mask.getOperand(0);
11715         EVT MaskVT = Mask.getValueType();
11716
11717         // Validate that the Mask operand is a vector sra node.  The sra node
11718         // will be an intrinsic.
11719         if (Mask.getOpcode() != ISD::INTRINSIC_WO_CHAIN)
11720           return SDValue();
11721
11722         // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
11723         // there is no psrai.b
11724         switch (cast<ConstantSDNode>(Mask.getOperand(0))->getZExtValue()) {
11725         case Intrinsic::x86_sse2_psrai_w:
11726         case Intrinsic::x86_sse2_psrai_d:
11727           break;
11728         default: return SDValue();
11729         }
11730
11731         // Check that the SRA is all signbits.
11732         SDValue SraC = Mask.getOperand(2);
11733         unsigned SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
11734         unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
11735         if ((SraAmt + 1) != EltBits)
11736           return SDValue();
11737
11738         DebugLoc DL = N->getDebugLoc();
11739
11740         // Now we know we at least have a plendvb with the mask val.  See if
11741         // we can form a psignb/w/d.
11742         // psign = x.type == y.type == mask.type && y = sub(0, x);
11743         X = X.getOperand(0);
11744         Y = Y.getOperand(0);
11745         if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
11746             ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
11747             X.getValueType() == MaskVT && X.getValueType() == Y.getValueType()){
11748           unsigned Opc = 0;
11749           switch (EltBits) {
11750           case 8: Opc = X86ISD::PSIGNB; break;
11751           case 16: Opc = X86ISD::PSIGNW; break;
11752           case 32: Opc = X86ISD::PSIGND; break;
11753           default: break;
11754           }
11755           if (Opc) {
11756             SDValue Sign = DAG.getNode(Opc, DL, MaskVT, X, Mask.getOperand(1));
11757             return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Sign);
11758           }
11759         }
11760         // PBLENDVB only available on SSE 4.1
11761         if (!Subtarget->hasSSE41())
11762           return SDValue();
11763
11764         X = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, X);
11765         Y = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Y);
11766         Mask = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Mask);
11767         Mask = DAG.getNode(X86ISD::PBLENDVB, DL, MVT::v16i8, X, Y, Mask);
11768         return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Mask);
11769       }
11770     }
11771   }
11772
11773   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
11774   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
11775     std::swap(N0, N1);
11776   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
11777     return SDValue();
11778   if (!N0.hasOneUse() || !N1.hasOneUse())
11779     return SDValue();
11780
11781   SDValue ShAmt0 = N0.getOperand(1);
11782   if (ShAmt0.getValueType() != MVT::i8)
11783     return SDValue();
11784   SDValue ShAmt1 = N1.getOperand(1);
11785   if (ShAmt1.getValueType() != MVT::i8)
11786     return SDValue();
11787   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
11788     ShAmt0 = ShAmt0.getOperand(0);
11789   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
11790     ShAmt1 = ShAmt1.getOperand(0);
11791
11792   DebugLoc DL = N->getDebugLoc();
11793   unsigned Opc = X86ISD::SHLD;
11794   SDValue Op0 = N0.getOperand(0);
11795   SDValue Op1 = N1.getOperand(0);
11796   if (ShAmt0.getOpcode() == ISD::SUB) {
11797     Opc = X86ISD::SHRD;
11798     std::swap(Op0, Op1);
11799     std::swap(ShAmt0, ShAmt1);
11800   }
11801
11802   unsigned Bits = VT.getSizeInBits();
11803   if (ShAmt1.getOpcode() == ISD::SUB) {
11804     SDValue Sum = ShAmt1.getOperand(0);
11805     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
11806       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
11807       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
11808         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
11809       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
11810         return DAG.getNode(Opc, DL, VT,
11811                            Op0, Op1,
11812                            DAG.getNode(ISD::TRUNCATE, DL,
11813                                        MVT::i8, ShAmt0));
11814     }
11815   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
11816     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
11817     if (ShAmt0C &&
11818         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
11819       return DAG.getNode(Opc, DL, VT,
11820                          N0.getOperand(0), N1.getOperand(0),
11821                          DAG.getNode(ISD::TRUNCATE, DL,
11822                                        MVT::i8, ShAmt0));
11823   }
11824
11825   return SDValue();
11826 }
11827
11828 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
11829 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
11830                                    const X86Subtarget *Subtarget) {
11831   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
11832   // the FP state in cases where an emms may be missing.
11833   // A preferable solution to the general problem is to figure out the right
11834   // places to insert EMMS.  This qualifies as a quick hack.
11835
11836   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
11837   StoreSDNode *St = cast<StoreSDNode>(N);
11838   EVT VT = St->getValue().getValueType();
11839   if (VT.getSizeInBits() != 64)
11840     return SDValue();
11841
11842   const Function *F = DAG.getMachineFunction().getFunction();
11843   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
11844   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
11845     && Subtarget->hasSSE2();
11846   if ((VT.isVector() ||
11847        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
11848       isa<LoadSDNode>(St->getValue()) &&
11849       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
11850       St->getChain().hasOneUse() && !St->isVolatile()) {
11851     SDNode* LdVal = St->getValue().getNode();
11852     LoadSDNode *Ld = 0;
11853     int TokenFactorIndex = -1;
11854     SmallVector<SDValue, 8> Ops;
11855     SDNode* ChainVal = St->getChain().getNode();
11856     // Must be a store of a load.  We currently handle two cases:  the load
11857     // is a direct child, and it's under an intervening TokenFactor.  It is
11858     // possible to dig deeper under nested TokenFactors.
11859     if (ChainVal == LdVal)
11860       Ld = cast<LoadSDNode>(St->getChain());
11861     else if (St->getValue().hasOneUse() &&
11862              ChainVal->getOpcode() == ISD::TokenFactor) {
11863       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
11864         if (ChainVal->getOperand(i).getNode() == LdVal) {
11865           TokenFactorIndex = i;
11866           Ld = cast<LoadSDNode>(St->getValue());
11867         } else
11868           Ops.push_back(ChainVal->getOperand(i));
11869       }
11870     }
11871
11872     if (!Ld || !ISD::isNormalLoad(Ld))
11873       return SDValue();
11874
11875     // If this is not the MMX case, i.e. we are just turning i64 load/store
11876     // into f64 load/store, avoid the transformation if there are multiple
11877     // uses of the loaded value.
11878     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
11879       return SDValue();
11880
11881     DebugLoc LdDL = Ld->getDebugLoc();
11882     DebugLoc StDL = N->getDebugLoc();
11883     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
11884     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
11885     // pair instead.
11886     if (Subtarget->is64Bit() || F64IsLegal) {
11887       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
11888       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
11889                                   Ld->getPointerInfo(), Ld->isVolatile(),
11890                                   Ld->isNonTemporal(), Ld->getAlignment());
11891       SDValue NewChain = NewLd.getValue(1);
11892       if (TokenFactorIndex != -1) {
11893         Ops.push_back(NewChain);
11894         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
11895                                Ops.size());
11896       }
11897       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
11898                           St->getPointerInfo(),
11899                           St->isVolatile(), St->isNonTemporal(),
11900                           St->getAlignment());
11901     }
11902
11903     // Otherwise, lower to two pairs of 32-bit loads / stores.
11904     SDValue LoAddr = Ld->getBasePtr();
11905     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
11906                                  DAG.getConstant(4, MVT::i32));
11907
11908     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
11909                                Ld->getPointerInfo(),
11910                                Ld->isVolatile(), Ld->isNonTemporal(),
11911                                Ld->getAlignment());
11912     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
11913                                Ld->getPointerInfo().getWithOffset(4),
11914                                Ld->isVolatile(), Ld->isNonTemporal(),
11915                                MinAlign(Ld->getAlignment(), 4));
11916
11917     SDValue NewChain = LoLd.getValue(1);
11918     if (TokenFactorIndex != -1) {
11919       Ops.push_back(LoLd);
11920       Ops.push_back(HiLd);
11921       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
11922                              Ops.size());
11923     }
11924
11925     LoAddr = St->getBasePtr();
11926     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
11927                          DAG.getConstant(4, MVT::i32));
11928
11929     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
11930                                 St->getPointerInfo(),
11931                                 St->isVolatile(), St->isNonTemporal(),
11932                                 St->getAlignment());
11933     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
11934                                 St->getPointerInfo().getWithOffset(4),
11935                                 St->isVolatile(),
11936                                 St->isNonTemporal(),
11937                                 MinAlign(St->getAlignment(), 4));
11938     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
11939   }
11940   return SDValue();
11941 }
11942
11943 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
11944 /// X86ISD::FXOR nodes.
11945 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
11946   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
11947   // F[X]OR(0.0, x) -> x
11948   // F[X]OR(x, 0.0) -> x
11949   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
11950     if (C->getValueAPF().isPosZero())
11951       return N->getOperand(1);
11952   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
11953     if (C->getValueAPF().isPosZero())
11954       return N->getOperand(0);
11955   return SDValue();
11956 }
11957
11958 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
11959 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
11960   // FAND(0.0, x) -> 0.0
11961   // FAND(x, 0.0) -> 0.0
11962   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
11963     if (C->getValueAPF().isPosZero())
11964       return N->getOperand(0);
11965   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
11966     if (C->getValueAPF().isPosZero())
11967       return N->getOperand(1);
11968   return SDValue();
11969 }
11970
11971 static SDValue PerformBTCombine(SDNode *N,
11972                                 SelectionDAG &DAG,
11973                                 TargetLowering::DAGCombinerInfo &DCI) {
11974   // BT ignores high bits in the bit index operand.
11975   SDValue Op1 = N->getOperand(1);
11976   if (Op1.hasOneUse()) {
11977     unsigned BitWidth = Op1.getValueSizeInBits();
11978     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
11979     APInt KnownZero, KnownOne;
11980     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
11981                                           !DCI.isBeforeLegalizeOps());
11982     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11983     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
11984         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
11985       DCI.CommitTargetLoweringOpt(TLO);
11986   }
11987   return SDValue();
11988 }
11989
11990 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
11991   SDValue Op = N->getOperand(0);
11992   if (Op.getOpcode() == ISD::BITCAST)
11993     Op = Op.getOperand(0);
11994   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
11995   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
11996       VT.getVectorElementType().getSizeInBits() ==
11997       OpVT.getVectorElementType().getSizeInBits()) {
11998     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
11999   }
12000   return SDValue();
12001 }
12002
12003 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
12004   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
12005   //           (and (i32 x86isd::setcc_carry), 1)
12006   // This eliminates the zext. This transformation is necessary because
12007   // ISD::SETCC is always legalized to i8.
12008   DebugLoc dl = N->getDebugLoc();
12009   SDValue N0 = N->getOperand(0);
12010   EVT VT = N->getValueType(0);
12011   if (N0.getOpcode() == ISD::AND &&
12012       N0.hasOneUse() &&
12013       N0.getOperand(0).hasOneUse()) {
12014     SDValue N00 = N0.getOperand(0);
12015     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
12016       return SDValue();
12017     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
12018     if (!C || C->getZExtValue() != 1)
12019       return SDValue();
12020     return DAG.getNode(ISD::AND, dl, VT,
12021                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
12022                                    N00.getOperand(0), N00.getOperand(1)),
12023                        DAG.getConstant(1, VT));
12024   }
12025
12026   return SDValue();
12027 }
12028
12029 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
12030 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG) {
12031   unsigned X86CC = N->getConstantOperandVal(0);
12032   SDValue EFLAG = N->getOperand(1);
12033   DebugLoc DL = N->getDebugLoc();
12034
12035   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
12036   // a zext and produces an all-ones bit which is more useful than 0/1 in some
12037   // cases.
12038   if (X86CC == X86::COND_B)
12039     return DAG.getNode(ISD::AND, DL, MVT::i8,
12040                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
12041                                    DAG.getConstant(X86CC, MVT::i8), EFLAG),
12042                        DAG.getConstant(1, MVT::i8));
12043
12044   return SDValue();
12045 }
12046
12047 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
12048 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
12049                                  X86TargetLowering::DAGCombinerInfo &DCI) {
12050   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
12051   // the result is either zero or one (depending on the input carry bit).
12052   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
12053   if (X86::isZeroNode(N->getOperand(0)) &&
12054       X86::isZeroNode(N->getOperand(1)) &&
12055       // We don't have a good way to replace an EFLAGS use, so only do this when
12056       // dead right now.
12057       SDValue(N, 1).use_empty()) {
12058     DebugLoc DL = N->getDebugLoc();
12059     EVT VT = N->getValueType(0);
12060     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
12061     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
12062                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
12063                                            DAG.getConstant(X86::COND_B,MVT::i8),
12064                                            N->getOperand(2)),
12065                                DAG.getConstant(1, VT));
12066     return DCI.CombineTo(N, Res1, CarryOut);
12067   }
12068
12069   return SDValue();
12070 }
12071
12072 // fold (add Y, (sete  X, 0)) -> adc  0, Y
12073 //      (add Y, (setne X, 0)) -> sbb -1, Y
12074 //      (sub (sete  X, 0), Y) -> sbb  0, Y
12075 //      (sub (setne X, 0), Y) -> adc -1, Y
12076 static SDValue OptimizeConditonalInDecrement(SDNode *N, SelectionDAG &DAG) {
12077   DebugLoc DL = N->getDebugLoc();
12078
12079   // Look through ZExts.
12080   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
12081   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
12082     return SDValue();
12083
12084   SDValue SetCC = Ext.getOperand(0);
12085   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
12086     return SDValue();
12087
12088   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
12089   if (CC != X86::COND_E && CC != X86::COND_NE)
12090     return SDValue();
12091
12092   SDValue Cmp = SetCC.getOperand(1);
12093   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
12094       !X86::isZeroNode(Cmp.getOperand(1)) ||
12095       !Cmp.getOperand(0).getValueType().isInteger())
12096     return SDValue();
12097
12098   SDValue CmpOp0 = Cmp.getOperand(0);
12099   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
12100                                DAG.getConstant(1, CmpOp0.getValueType()));
12101
12102   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
12103   if (CC == X86::COND_NE)
12104     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
12105                        DL, OtherVal.getValueType(), OtherVal,
12106                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
12107   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
12108                      DL, OtherVal.getValueType(), OtherVal,
12109                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
12110 }
12111
12112 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
12113                                              DAGCombinerInfo &DCI) const {
12114   SelectionDAG &DAG = DCI.DAG;
12115   switch (N->getOpcode()) {
12116   default: break;
12117   case ISD::EXTRACT_VECTOR_ELT:
12118     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
12119   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
12120   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
12121   case ISD::ADD:
12122   case ISD::SUB:            return OptimizeConditonalInDecrement(N, DAG);
12123   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
12124   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
12125   case ISD::SHL:
12126   case ISD::SRA:
12127   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
12128   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
12129   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
12130   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
12131   case X86ISD::FXOR:
12132   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
12133   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
12134   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
12135   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
12136   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
12137   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG);
12138   case X86ISD::SHUFPS:      // Handle all target specific shuffles
12139   case X86ISD::SHUFPD:
12140   case X86ISD::PALIGN:
12141   case X86ISD::PUNPCKHBW:
12142   case X86ISD::PUNPCKHWD:
12143   case X86ISD::PUNPCKHDQ:
12144   case X86ISD::PUNPCKHQDQ:
12145   case X86ISD::UNPCKHPS:
12146   case X86ISD::UNPCKHPD:
12147   case X86ISD::PUNPCKLBW:
12148   case X86ISD::PUNPCKLWD:
12149   case X86ISD::PUNPCKLDQ:
12150   case X86ISD::PUNPCKLQDQ:
12151   case X86ISD::UNPCKLPS:
12152   case X86ISD::UNPCKLPD:
12153   case X86ISD::VUNPCKLPS:
12154   case X86ISD::VUNPCKLPD:
12155   case X86ISD::VUNPCKLPSY:
12156   case X86ISD::VUNPCKLPDY:
12157   case X86ISD::MOVHLPS:
12158   case X86ISD::MOVLHPS:
12159   case X86ISD::PSHUFD:
12160   case X86ISD::PSHUFHW:
12161   case X86ISD::PSHUFLW:
12162   case X86ISD::MOVSS:
12163   case X86ISD::MOVSD:
12164   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI);
12165   }
12166
12167   return SDValue();
12168 }
12169
12170 /// isTypeDesirableForOp - Return true if the target has native support for
12171 /// the specified value type and it is 'desirable' to use the type for the
12172 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
12173 /// instruction encodings are longer and some i16 instructions are slow.
12174 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
12175   if (!isTypeLegal(VT))
12176     return false;
12177   if (VT != MVT::i16)
12178     return true;
12179
12180   switch (Opc) {
12181   default:
12182     return true;
12183   case ISD::LOAD:
12184   case ISD::SIGN_EXTEND:
12185   case ISD::ZERO_EXTEND:
12186   case ISD::ANY_EXTEND:
12187   case ISD::SHL:
12188   case ISD::SRL:
12189   case ISD::SUB:
12190   case ISD::ADD:
12191   case ISD::MUL:
12192   case ISD::AND:
12193   case ISD::OR:
12194   case ISD::XOR:
12195     return false;
12196   }
12197 }
12198
12199 /// IsDesirableToPromoteOp - This method query the target whether it is
12200 /// beneficial for dag combiner to promote the specified node. If true, it
12201 /// should return the desired promotion type by reference.
12202 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
12203   EVT VT = Op.getValueType();
12204   if (VT != MVT::i16)
12205     return false;
12206
12207   bool Promote = false;
12208   bool Commute = false;
12209   switch (Op.getOpcode()) {
12210   default: break;
12211   case ISD::LOAD: {
12212     LoadSDNode *LD = cast<LoadSDNode>(Op);
12213     // If the non-extending load has a single use and it's not live out, then it
12214     // might be folded.
12215     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
12216                                                      Op.hasOneUse()*/) {
12217       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12218              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
12219         // The only case where we'd want to promote LOAD (rather then it being
12220         // promoted as an operand is when it's only use is liveout.
12221         if (UI->getOpcode() != ISD::CopyToReg)
12222           return false;
12223       }
12224     }
12225     Promote = true;
12226     break;
12227   }
12228   case ISD::SIGN_EXTEND:
12229   case ISD::ZERO_EXTEND:
12230   case ISD::ANY_EXTEND:
12231     Promote = true;
12232     break;
12233   case ISD::SHL:
12234   case ISD::SRL: {
12235     SDValue N0 = Op.getOperand(0);
12236     // Look out for (store (shl (load), x)).
12237     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
12238       return false;
12239     Promote = true;
12240     break;
12241   }
12242   case ISD::ADD:
12243   case ISD::MUL:
12244   case ISD::AND:
12245   case ISD::OR:
12246   case ISD::XOR:
12247     Commute = true;
12248     // fallthrough
12249   case ISD::SUB: {
12250     SDValue N0 = Op.getOperand(0);
12251     SDValue N1 = Op.getOperand(1);
12252     if (!Commute && MayFoldLoad(N1))
12253       return false;
12254     // Avoid disabling potential load folding opportunities.
12255     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
12256       return false;
12257     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
12258       return false;
12259     Promote = true;
12260   }
12261   }
12262
12263   PVT = MVT::i32;
12264   return Promote;
12265 }
12266
12267 //===----------------------------------------------------------------------===//
12268 //                           X86 Inline Assembly Support
12269 //===----------------------------------------------------------------------===//
12270
12271 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
12272   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
12273
12274   std::string AsmStr = IA->getAsmString();
12275
12276   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
12277   SmallVector<StringRef, 4> AsmPieces;
12278   SplitString(AsmStr, AsmPieces, ";\n");
12279
12280   switch (AsmPieces.size()) {
12281   default: return false;
12282   case 1:
12283     AsmStr = AsmPieces[0];
12284     AsmPieces.clear();
12285     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
12286
12287     // FIXME: this should verify that we are targeting a 486 or better.  If not,
12288     // we will turn this bswap into something that will be lowered to logical ops
12289     // instead of emitting the bswap asm.  For now, we don't support 486 or lower
12290     // so don't worry about this.
12291     // bswap $0
12292     if (AsmPieces.size() == 2 &&
12293         (AsmPieces[0] == "bswap" ||
12294          AsmPieces[0] == "bswapq" ||
12295          AsmPieces[0] == "bswapl") &&
12296         (AsmPieces[1] == "$0" ||
12297          AsmPieces[1] == "${0:q}")) {
12298       // No need to check constraints, nothing other than the equivalent of
12299       // "=r,0" would be valid here.
12300       const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12301       if (!Ty || Ty->getBitWidth() % 16 != 0)
12302         return false;
12303       return IntrinsicLowering::LowerToByteSwap(CI);
12304     }
12305     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
12306     if (CI->getType()->isIntegerTy(16) &&
12307         AsmPieces.size() == 3 &&
12308         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
12309         AsmPieces[1] == "$$8," &&
12310         AsmPieces[2] == "${0:w}" &&
12311         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
12312       AsmPieces.clear();
12313       const std::string &ConstraintsStr = IA->getConstraintString();
12314       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
12315       std::sort(AsmPieces.begin(), AsmPieces.end());
12316       if (AsmPieces.size() == 4 &&
12317           AsmPieces[0] == "~{cc}" &&
12318           AsmPieces[1] == "~{dirflag}" &&
12319           AsmPieces[2] == "~{flags}" &&
12320           AsmPieces[3] == "~{fpsr}") {
12321         const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12322         if (!Ty || Ty->getBitWidth() % 16 != 0)
12323           return false;
12324         return IntrinsicLowering::LowerToByteSwap(CI);
12325       }
12326     }
12327     break;
12328   case 3:
12329     if (CI->getType()->isIntegerTy(32) &&
12330         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
12331       SmallVector<StringRef, 4> Words;
12332       SplitString(AsmPieces[0], Words, " \t,");
12333       if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
12334           Words[2] == "${0:w}") {
12335         Words.clear();
12336         SplitString(AsmPieces[1], Words, " \t,");
12337         if (Words.size() == 3 && Words[0] == "rorl" && Words[1] == "$$16" &&
12338             Words[2] == "$0") {
12339           Words.clear();
12340           SplitString(AsmPieces[2], Words, " \t,");
12341           if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
12342               Words[2] == "${0:w}") {
12343             AsmPieces.clear();
12344             const std::string &ConstraintsStr = IA->getConstraintString();
12345             SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
12346             std::sort(AsmPieces.begin(), AsmPieces.end());
12347             if (AsmPieces.size() == 4 &&
12348                 AsmPieces[0] == "~{cc}" &&
12349                 AsmPieces[1] == "~{dirflag}" &&
12350                 AsmPieces[2] == "~{flags}" &&
12351                 AsmPieces[3] == "~{fpsr}") {
12352               const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12353               if (!Ty || Ty->getBitWidth() % 16 != 0)
12354                 return false;
12355               return IntrinsicLowering::LowerToByteSwap(CI);
12356             }
12357           }
12358         }
12359       }
12360     }
12361
12362     if (CI->getType()->isIntegerTy(64)) {
12363       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
12364       if (Constraints.size() >= 2 &&
12365           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
12366           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
12367         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
12368         SmallVector<StringRef, 4> Words;
12369         SplitString(AsmPieces[0], Words, " \t");
12370         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
12371           Words.clear();
12372           SplitString(AsmPieces[1], Words, " \t");
12373           if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
12374             Words.clear();
12375             SplitString(AsmPieces[2], Words, " \t,");
12376             if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
12377                 Words[2] == "%edx") {
12378               const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
12379               if (!Ty || Ty->getBitWidth() % 16 != 0)
12380                 return false;
12381               return IntrinsicLowering::LowerToByteSwap(CI);
12382             }
12383           }
12384         }
12385       }
12386     }
12387     break;
12388   }
12389   return false;
12390 }
12391
12392
12393
12394 /// getConstraintType - Given a constraint letter, return the type of
12395 /// constraint it is for this target.
12396 X86TargetLowering::ConstraintType
12397 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
12398   if (Constraint.size() == 1) {
12399     switch (Constraint[0]) {
12400     case 'R':
12401     case 'q':
12402     case 'Q':
12403     case 'f':
12404     case 't':
12405     case 'u':
12406     case 'y':
12407     case 'x':
12408     case 'Y':
12409       return C_RegisterClass;
12410     case 'a':
12411     case 'b':
12412     case 'c':
12413     case 'd':
12414     case 'S':
12415     case 'D':
12416     case 'A':
12417       return C_Register;
12418     case 'I':
12419     case 'J':
12420     case 'K':
12421     case 'L':
12422     case 'M':
12423     case 'N':
12424     case 'G':
12425     case 'C':
12426     case 'e':
12427     case 'Z':
12428       return C_Other;
12429     default:
12430       break;
12431     }
12432   }
12433   return TargetLowering::getConstraintType(Constraint);
12434 }
12435
12436 /// Examine constraint type and operand type and determine a weight value.
12437 /// This object must already have been set up with the operand type
12438 /// and the current alternative constraint selected.
12439 TargetLowering::ConstraintWeight
12440   X86TargetLowering::getSingleConstraintMatchWeight(
12441     AsmOperandInfo &info, const char *constraint) const {
12442   ConstraintWeight weight = CW_Invalid;
12443   Value *CallOperandVal = info.CallOperandVal;
12444     // If we don't have a value, we can't do a match,
12445     // but allow it at the lowest weight.
12446   if (CallOperandVal == NULL)
12447     return CW_Default;
12448   const Type *type = CallOperandVal->getType();
12449   // Look at the constraint type.
12450   switch (*constraint) {
12451   default:
12452     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
12453   case 'R':
12454   case 'q':
12455   case 'Q':
12456   case 'a':
12457   case 'b':
12458   case 'c':
12459   case 'd':
12460   case 'S':
12461   case 'D':
12462   case 'A':
12463     if (CallOperandVal->getType()->isIntegerTy())
12464       weight = CW_SpecificReg;
12465     break;
12466   case 'f':
12467   case 't':
12468   case 'u':
12469       if (type->isFloatingPointTy())
12470         weight = CW_SpecificReg;
12471       break;
12472   case 'y':
12473       if (type->isX86_MMXTy() && Subtarget->hasMMX())
12474         weight = CW_SpecificReg;
12475       break;
12476   case 'x':
12477   case 'Y':
12478     if ((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasXMM())
12479       weight = CW_Register;
12480     break;
12481   case 'I':
12482     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
12483       if (C->getZExtValue() <= 31)
12484         weight = CW_Constant;
12485     }
12486     break;
12487   case 'J':
12488     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12489       if (C->getZExtValue() <= 63)
12490         weight = CW_Constant;
12491     }
12492     break;
12493   case 'K':
12494     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12495       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
12496         weight = CW_Constant;
12497     }
12498     break;
12499   case 'L':
12500     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12501       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
12502         weight = CW_Constant;
12503     }
12504     break;
12505   case 'M':
12506     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12507       if (C->getZExtValue() <= 3)
12508         weight = CW_Constant;
12509     }
12510     break;
12511   case 'N':
12512     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12513       if (C->getZExtValue() <= 0xff)
12514         weight = CW_Constant;
12515     }
12516     break;
12517   case 'G':
12518   case 'C':
12519     if (dyn_cast<ConstantFP>(CallOperandVal)) {
12520       weight = CW_Constant;
12521     }
12522     break;
12523   case 'e':
12524     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12525       if ((C->getSExtValue() >= -0x80000000LL) &&
12526           (C->getSExtValue() <= 0x7fffffffLL))
12527         weight = CW_Constant;
12528     }
12529     break;
12530   case 'Z':
12531     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
12532       if (C->getZExtValue() <= 0xffffffff)
12533         weight = CW_Constant;
12534     }
12535     break;
12536   }
12537   return weight;
12538 }
12539
12540 /// LowerXConstraint - try to replace an X constraint, which matches anything,
12541 /// with another that has more specific requirements based on the type of the
12542 /// corresponding operand.
12543 const char *X86TargetLowering::
12544 LowerXConstraint(EVT ConstraintVT) const {
12545   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
12546   // 'f' like normal targets.
12547   if (ConstraintVT.isFloatingPoint()) {
12548     if (Subtarget->hasXMMInt())
12549       return "Y";
12550     if (Subtarget->hasXMM())
12551       return "x";
12552   }
12553
12554   return TargetLowering::LowerXConstraint(ConstraintVT);
12555 }
12556
12557 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
12558 /// vector.  If it is invalid, don't add anything to Ops.
12559 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
12560                                                      char Constraint,
12561                                                      std::vector<SDValue>&Ops,
12562                                                      SelectionDAG &DAG) const {
12563   SDValue Result(0, 0);
12564
12565   switch (Constraint) {
12566   default: break;
12567   case 'I':
12568     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12569       if (C->getZExtValue() <= 31) {
12570         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12571         break;
12572       }
12573     }
12574     return;
12575   case 'J':
12576     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12577       if (C->getZExtValue() <= 63) {
12578         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12579         break;
12580       }
12581     }
12582     return;
12583   case 'K':
12584     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12585       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
12586         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12587         break;
12588       }
12589     }
12590     return;
12591   case 'N':
12592     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12593       if (C->getZExtValue() <= 255) {
12594         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12595         break;
12596       }
12597     }
12598     return;
12599   case 'e': {
12600     // 32-bit signed value
12601     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12602       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
12603                                            C->getSExtValue())) {
12604         // Widen to 64 bits here to get it sign extended.
12605         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
12606         break;
12607       }
12608     // FIXME gcc accepts some relocatable values here too, but only in certain
12609     // memory models; it's complicated.
12610     }
12611     return;
12612   }
12613   case 'Z': {
12614     // 32-bit unsigned value
12615     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
12616       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
12617                                            C->getZExtValue())) {
12618         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
12619         break;
12620       }
12621     }
12622     // FIXME gcc accepts some relocatable values here too, but only in certain
12623     // memory models; it's complicated.
12624     return;
12625   }
12626   case 'i': {
12627     // Literal immediates are always ok.
12628     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
12629       // Widen to 64 bits here to get it sign extended.
12630       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
12631       break;
12632     }
12633
12634     // In any sort of PIC mode addresses need to be computed at runtime by
12635     // adding in a register or some sort of table lookup.  These can't
12636     // be used as immediates.
12637     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
12638       return;
12639
12640     // If we are in non-pic codegen mode, we allow the address of a global (with
12641     // an optional displacement) to be used with 'i'.
12642     GlobalAddressSDNode *GA = 0;
12643     int64_t Offset = 0;
12644
12645     // Match either (GA), (GA+C), (GA+C1+C2), etc.
12646     while (1) {
12647       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
12648         Offset += GA->getOffset();
12649         break;
12650       } else if (Op.getOpcode() == ISD::ADD) {
12651         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
12652           Offset += C->getZExtValue();
12653           Op = Op.getOperand(0);
12654           continue;
12655         }
12656       } else if (Op.getOpcode() == ISD::SUB) {
12657         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
12658           Offset += -C->getZExtValue();
12659           Op = Op.getOperand(0);
12660           continue;
12661         }
12662       }
12663
12664       // Otherwise, this isn't something we can handle, reject it.
12665       return;
12666     }
12667
12668     const GlobalValue *GV = GA->getGlobal();
12669     // If we require an extra load to get this address, as in PIC mode, we
12670     // can't accept it.
12671     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
12672                                                         getTargetMachine())))
12673       return;
12674
12675     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
12676                                         GA->getValueType(0), Offset);
12677     break;
12678   }
12679   }
12680
12681   if (Result.getNode()) {
12682     Ops.push_back(Result);
12683     return;
12684   }
12685   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
12686 }
12687
12688 std::vector<unsigned> X86TargetLowering::
12689 getRegClassForInlineAsmConstraint(const std::string &Constraint,
12690                                   EVT VT) const {
12691   if (Constraint.size() == 1) {
12692     // FIXME: not handling fp-stack yet!
12693     switch (Constraint[0]) {      // GCC X86 Constraint Letters
12694     default: break;  // Unknown constraint letter
12695     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
12696       if (Subtarget->is64Bit()) {
12697         if (VT == MVT::i32)
12698           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
12699                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
12700                                        X86::R10D,X86::R11D,X86::R12D,
12701                                        X86::R13D,X86::R14D,X86::R15D,
12702                                        X86::EBP, X86::ESP, 0);
12703         else if (VT == MVT::i16)
12704           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
12705                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
12706                                        X86::R10W,X86::R11W,X86::R12W,
12707                                        X86::R13W,X86::R14W,X86::R15W,
12708                                        X86::BP,  X86::SP, 0);
12709         else if (VT == MVT::i8)
12710           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
12711                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
12712                                        X86::R10B,X86::R11B,X86::R12B,
12713                                        X86::R13B,X86::R14B,X86::R15B,
12714                                        X86::BPL, X86::SPL, 0);
12715
12716         else if (VT == MVT::i64)
12717           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
12718                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
12719                                        X86::R10, X86::R11, X86::R12,
12720                                        X86::R13, X86::R14, X86::R15,
12721                                        X86::RBP, X86::RSP, 0);
12722
12723         break;
12724       }
12725       // 32-bit fallthrough
12726     case 'Q':   // Q_REGS
12727       if (VT == MVT::i32)
12728         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
12729       else if (VT == MVT::i16)
12730         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
12731       else if (VT == MVT::i8)
12732         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
12733       else if (VT == MVT::i64)
12734         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
12735       break;
12736     }
12737   }
12738
12739   return std::vector<unsigned>();
12740 }
12741
12742 std::pair<unsigned, const TargetRegisterClass*>
12743 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
12744                                                 EVT VT) const {
12745   // First, see if this is a constraint that directly corresponds to an LLVM
12746   // register class.
12747   if (Constraint.size() == 1) {
12748     // GCC Constraint Letters
12749     switch (Constraint[0]) {
12750     default: break;
12751     case 'r':   // GENERAL_REGS
12752     case 'l':   // INDEX_REGS
12753       if (VT == MVT::i8)
12754         return std::make_pair(0U, X86::GR8RegisterClass);
12755       if (VT == MVT::i16)
12756         return std::make_pair(0U, X86::GR16RegisterClass);
12757       if (VT == MVT::i32 || !Subtarget->is64Bit())
12758         return std::make_pair(0U, X86::GR32RegisterClass);
12759       return std::make_pair(0U, X86::GR64RegisterClass);
12760     case 'R':   // LEGACY_REGS
12761       if (VT == MVT::i8)
12762         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
12763       if (VT == MVT::i16)
12764         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
12765       if (VT == MVT::i32 || !Subtarget->is64Bit())
12766         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
12767       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
12768     case 'f':  // FP Stack registers.
12769       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
12770       // value to the correct fpstack register class.
12771       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
12772         return std::make_pair(0U, X86::RFP32RegisterClass);
12773       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
12774         return std::make_pair(0U, X86::RFP64RegisterClass);
12775       return std::make_pair(0U, X86::RFP80RegisterClass);
12776     case 'y':   // MMX_REGS if MMX allowed.
12777       if (!Subtarget->hasMMX()) break;
12778       return std::make_pair(0U, X86::VR64RegisterClass);
12779     case 'Y':   // SSE_REGS if SSE2 allowed
12780       if (!Subtarget->hasXMMInt()) break;
12781       // FALL THROUGH.
12782     case 'x':   // SSE_REGS if SSE1 allowed
12783       if (!Subtarget->hasXMM()) break;
12784
12785       switch (VT.getSimpleVT().SimpleTy) {
12786       default: break;
12787       // Scalar SSE types.
12788       case MVT::f32:
12789       case MVT::i32:
12790         return std::make_pair(0U, X86::FR32RegisterClass);
12791       case MVT::f64:
12792       case MVT::i64:
12793         return std::make_pair(0U, X86::FR64RegisterClass);
12794       // Vector types.
12795       case MVT::v16i8:
12796       case MVT::v8i16:
12797       case MVT::v4i32:
12798       case MVT::v2i64:
12799       case MVT::v4f32:
12800       case MVT::v2f64:
12801         return std::make_pair(0U, X86::VR128RegisterClass);
12802       }
12803       break;
12804     }
12805   }
12806
12807   // Use the default implementation in TargetLowering to convert the register
12808   // constraint into a member of a register class.
12809   std::pair<unsigned, const TargetRegisterClass*> Res;
12810   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
12811
12812   // Not found as a standard register?
12813   if (Res.second == 0) {
12814     // Map st(0) -> st(7) -> ST0
12815     if (Constraint.size() == 7 && Constraint[0] == '{' &&
12816         tolower(Constraint[1]) == 's' &&
12817         tolower(Constraint[2]) == 't' &&
12818         Constraint[3] == '(' &&
12819         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
12820         Constraint[5] == ')' &&
12821         Constraint[6] == '}') {
12822
12823       Res.first = X86::ST0+Constraint[4]-'0';
12824       Res.second = X86::RFP80RegisterClass;
12825       return Res;
12826     }
12827
12828     // GCC allows "st(0)" to be called just plain "st".
12829     if (StringRef("{st}").equals_lower(Constraint)) {
12830       Res.first = X86::ST0;
12831       Res.second = X86::RFP80RegisterClass;
12832       return Res;
12833     }
12834
12835     // flags -> EFLAGS
12836     if (StringRef("{flags}").equals_lower(Constraint)) {
12837       Res.first = X86::EFLAGS;
12838       Res.second = X86::CCRRegisterClass;
12839       return Res;
12840     }
12841
12842     // 'A' means EAX + EDX.
12843     if (Constraint == "A") {
12844       Res.first = X86::EAX;
12845       Res.second = X86::GR32_ADRegisterClass;
12846       return Res;
12847     }
12848     return Res;
12849   }
12850
12851   // Otherwise, check to see if this is a register class of the wrong value
12852   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
12853   // turn into {ax},{dx}.
12854   if (Res.second->hasType(VT))
12855     return Res;   // Correct type already, nothing to do.
12856
12857   // All of the single-register GCC register classes map their values onto
12858   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
12859   // really want an 8-bit or 32-bit register, map to the appropriate register
12860   // class and return the appropriate register.
12861   if (Res.second == X86::GR16RegisterClass) {
12862     if (VT == MVT::i8) {
12863       unsigned DestReg = 0;
12864       switch (Res.first) {
12865       default: break;
12866       case X86::AX: DestReg = X86::AL; break;
12867       case X86::DX: DestReg = X86::DL; break;
12868       case X86::CX: DestReg = X86::CL; break;
12869       case X86::BX: DestReg = X86::BL; break;
12870       }
12871       if (DestReg) {
12872         Res.first = DestReg;
12873         Res.second = X86::GR8RegisterClass;
12874       }
12875     } else if (VT == MVT::i32) {
12876       unsigned DestReg = 0;
12877       switch (Res.first) {
12878       default: break;
12879       case X86::AX: DestReg = X86::EAX; break;
12880       case X86::DX: DestReg = X86::EDX; break;
12881       case X86::CX: DestReg = X86::ECX; break;
12882       case X86::BX: DestReg = X86::EBX; break;
12883       case X86::SI: DestReg = X86::ESI; break;
12884       case X86::DI: DestReg = X86::EDI; break;
12885       case X86::BP: DestReg = X86::EBP; break;
12886       case X86::SP: DestReg = X86::ESP; break;
12887       }
12888       if (DestReg) {
12889         Res.first = DestReg;
12890         Res.second = X86::GR32RegisterClass;
12891       }
12892     } else if (VT == MVT::i64) {
12893       unsigned DestReg = 0;
12894       switch (Res.first) {
12895       default: break;
12896       case X86::AX: DestReg = X86::RAX; break;
12897       case X86::DX: DestReg = X86::RDX; break;
12898       case X86::CX: DestReg = X86::RCX; break;
12899       case X86::BX: DestReg = X86::RBX; break;
12900       case X86::SI: DestReg = X86::RSI; break;
12901       case X86::DI: DestReg = X86::RDI; break;
12902       case X86::BP: DestReg = X86::RBP; break;
12903       case X86::SP: DestReg = X86::RSP; break;
12904       }
12905       if (DestReg) {
12906         Res.first = DestReg;
12907         Res.second = X86::GR64RegisterClass;
12908       }
12909     }
12910   } else if (Res.second == X86::FR32RegisterClass ||
12911              Res.second == X86::FR64RegisterClass ||
12912              Res.second == X86::VR128RegisterClass) {
12913     // Handle references to XMM physical registers that got mapped into the
12914     // wrong class.  This can happen with constraints like {xmm0} where the
12915     // target independent register mapper will just pick the first match it can
12916     // find, ignoring the required type.
12917     if (VT == MVT::f32)
12918       Res.second = X86::FR32RegisterClass;
12919     else if (VT == MVT::f64)
12920       Res.second = X86::FR64RegisterClass;
12921     else if (X86::VR128RegisterClass->hasType(VT))
12922       Res.second = X86::VR128RegisterClass;
12923   }
12924
12925   return Res;
12926 }