- Make lowering of "add with overflow" customizable by back-ends.
[oota-llvm.git] / lib / Target / X86 / X86ISelLowering.cpp
1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file defines the interfaces that X86 uses to lower LLVM code into a
11 // selection DAG.
12 //
13 //===----------------------------------------------------------------------===//
14
15 #include "X86.h"
16 #include "X86InstrBuilder.h"
17 #include "X86ISelLowering.h"
18 #include "X86MachineFunctionInfo.h"
19 #include "X86TargetMachine.h"
20 #include "llvm/CallingConv.h"
21 #include "llvm/Constants.h"
22 #include "llvm/DerivedTypes.h"
23 #include "llvm/GlobalVariable.h"
24 #include "llvm/Function.h"
25 #include "llvm/Intrinsics.h"
26 #include "llvm/ADT/BitVector.h"
27 #include "llvm/ADT/VectorExtras.h"
28 #include "llvm/CodeGen/CallingConvLower.h"
29 #include "llvm/CodeGen/MachineFrameInfo.h"
30 #include "llvm/CodeGen/MachineFunction.h"
31 #include "llvm/CodeGen/MachineInstrBuilder.h"
32 #include "llvm/CodeGen/MachineModuleInfo.h"
33 #include "llvm/CodeGen/MachineRegisterInfo.h"
34 #include "llvm/CodeGen/PseudoSourceValue.h"
35 #include "llvm/CodeGen/SelectionDAG.h"
36 #include "llvm/Support/MathExtras.h"
37 #include "llvm/Support/Debug.h"
38 #include "llvm/Target/TargetOptions.h"
39 #include "llvm/ADT/SmallSet.h"
40 #include "llvm/ADT/StringExtras.h"
41 #include "llvm/Support/CommandLine.h"
42 using namespace llvm;
43
44 static cl::opt<bool>
45 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
46
47 // Forward declarations.
48 static SDValue getMOVLMask(unsigned NumElems, SelectionDAG &DAG);
49
50 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
51   : TargetLowering(TM) {
52   Subtarget = &TM.getSubtarget<X86Subtarget>();
53   X86ScalarSSEf64 = Subtarget->hasSSE2();
54   X86ScalarSSEf32 = Subtarget->hasSSE1();
55   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
56
57   bool Fast = false;
58
59   RegInfo = TM.getRegisterInfo();
60   TD = getTargetData();
61
62   // Set up the TargetLowering object.
63
64   // X86 is weird, it always uses i8 for shift amounts and setcc results.
65   setShiftAmountType(MVT::i8);
66   setBooleanContents(ZeroOrOneBooleanContent);
67   setSchedulingPreference(SchedulingForRegPressure);
68   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
69   setStackPointerRegisterToSaveRestore(X86StackPtr);
70
71   if (Subtarget->isTargetDarwin()) {
72     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
73     setUseUnderscoreSetJmp(false);
74     setUseUnderscoreLongJmp(false);
75   } else if (Subtarget->isTargetMingw()) {
76     // MS runtime is weird: it exports _setjmp, but longjmp!
77     setUseUnderscoreSetJmp(true);
78     setUseUnderscoreLongJmp(false);
79   } else {
80     setUseUnderscoreSetJmp(true);
81     setUseUnderscoreLongJmp(true);
82   }
83   
84   // Set up the register classes.
85   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
86   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
87   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
88   if (Subtarget->is64Bit())
89     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
90
91   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
92
93   // We don't accept any truncstore of integer registers.  
94   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
95   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
96   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
97   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
98   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
99   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
100
101   // SETOEQ and SETUNE require checking two conditions.
102   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
103   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
104   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
105   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
106   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
107   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
108
109   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
110   // operation.
111   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
112   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
113   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
114
115   if (Subtarget->is64Bit()) {
116     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
117     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
118   } else {
119     if (X86ScalarSSEf64) {
120       // We have an impenetrably clever algorithm for ui64->double only.
121       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
122       // If SSE i64 SINT_TO_FP is not available, expand i32 UINT_TO_FP.
123       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Expand);
124     } else
125       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
126   }
127
128   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
129   // this operation.
130   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
131   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
132   // SSE has no i16 to fp conversion, only i32
133   if (X86ScalarSSEf32) {
134     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
135     // f32 and f64 cases are Legal, f80 case is not
136     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
137   } else {
138     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
139     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
140   }
141
142   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
143   // are Legal, f80 is custom lowered.
144   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
145   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
146
147   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
148   // this operation.
149   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
150   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
151
152   if (X86ScalarSSEf32) {
153     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
154     // f32 and f64 cases are Legal, f80 case is not
155     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
156   } else {
157     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
158     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
159   }
160
161   // Handle FP_TO_UINT by promoting the destination to a larger signed
162   // conversion.
163   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
164   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
165   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
166
167   if (Subtarget->is64Bit()) {
168     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
169     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
170   } else {
171     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
172       // Expand FP_TO_UINT into a select.
173       // FIXME: We would like to use a Custom expander here eventually to do
174       // the optimal thing for SSE vs. the default expansion in the legalizer.
175       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
176     else
177       // With SSE3 we can use fisttpll to convert to a signed i64.
178       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
179   }
180
181   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
182   if (!X86ScalarSSEf64) {
183     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
184     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
185   }
186
187   // Scalar integer divide and remainder are lowered to use operations that
188   // produce two results, to match the available instructions. This exposes
189   // the two-result form to trivial CSE, which is able to combine x/y and x%y
190   // into a single instruction.
191   //
192   // Scalar integer multiply-high is also lowered to use two-result
193   // operations, to match the available instructions. However, plain multiply
194   // (low) operations are left as Legal, as there are single-result
195   // instructions for this in x86. Using the two-result multiply instructions
196   // when both high and low results are needed must be arranged by dagcombine.
197   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
198   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
199   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
200   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
201   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
202   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
203   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
204   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
205   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
206   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
207   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
208   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
209   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
210   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
211   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
212   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
213   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
214   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
215   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
216   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
217   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
218   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
219   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
220   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
221
222   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
223   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
224   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
225   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
226   if (Subtarget->is64Bit())
227     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
228   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
229   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
230   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
231   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
232   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
233   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
234   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
235   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
236   
237   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
238   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
239   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
240   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
241   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
242   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
243   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
244   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
245   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
246   if (Subtarget->is64Bit()) {
247     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
248     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
249     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
250   }
251
252   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
253   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
254
255   // These should be promoted to a larger select which is supported.
256   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
257   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
258   // X86 wants to expand cmov itself.
259   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
260   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
261   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
262   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
263   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
264   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
265   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
266   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
267   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
268   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
269   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
270   if (Subtarget->is64Bit()) {
271     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
272     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
273   }
274   // X86 ret instruction may pop stack.
275   setOperationAction(ISD::RET             , MVT::Other, Custom);
276   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
277
278   // Darwin ABI issue.
279   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
280   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
281   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
282   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
283   if (Subtarget->is64Bit())
284     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
285   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
286   if (Subtarget->is64Bit()) {
287     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
288     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
289     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
290     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
291   }
292   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
293   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
294   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
295   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
296   if (Subtarget->is64Bit()) {
297     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
298     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
299     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
300   }
301
302   if (Subtarget->hasSSE1())
303     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
304
305   if (!Subtarget->hasSSE2())
306     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
307
308   // Expand certain atomics
309   setOperationAction(ISD::ATOMIC_CMP_SWAP_8 , MVT::i8, Custom);
310   setOperationAction(ISD::ATOMIC_CMP_SWAP_16, MVT::i16, Custom);
311   setOperationAction(ISD::ATOMIC_CMP_SWAP_32, MVT::i32, Custom);
312   setOperationAction(ISD::ATOMIC_CMP_SWAP_64, MVT::i64, Custom);
313
314   setOperationAction(ISD::ATOMIC_LOAD_SUB_8 , MVT::i8, Custom);
315   setOperationAction(ISD::ATOMIC_LOAD_SUB_16, MVT::i16, Custom);
316   setOperationAction(ISD::ATOMIC_LOAD_SUB_32, MVT::i32, Custom);
317   setOperationAction(ISD::ATOMIC_LOAD_SUB_64, MVT::i64, Custom);
318
319   if (!Subtarget->is64Bit()) {
320     setOperationAction(ISD::ATOMIC_LOAD_ADD_64, MVT::i64, Custom);
321     setOperationAction(ISD::ATOMIC_LOAD_SUB_64, MVT::i64, Custom);
322     setOperationAction(ISD::ATOMIC_LOAD_AND_64, MVT::i64, Custom);
323     setOperationAction(ISD::ATOMIC_LOAD_OR_64, MVT::i64, Custom);
324     setOperationAction(ISD::ATOMIC_LOAD_XOR_64, MVT::i64, Custom);
325     setOperationAction(ISD::ATOMIC_LOAD_NAND_64, MVT::i64, Custom);
326     setOperationAction(ISD::ATOMIC_SWAP_64, MVT::i64, Custom);
327   }
328
329   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
330   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
331   // FIXME - use subtarget debug flags
332   if (!Subtarget->isTargetDarwin() &&
333       !Subtarget->isTargetELF() &&
334       !Subtarget->isTargetCygMing()) {
335     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
336     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
337   }
338
339   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
340   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
341   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
342   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
343   if (Subtarget->is64Bit()) {
344     setExceptionPointerRegister(X86::RAX);
345     setExceptionSelectorRegister(X86::RDX);
346   } else {
347     setExceptionPointerRegister(X86::EAX);
348     setExceptionSelectorRegister(X86::EDX);
349   }
350   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
351   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
352
353   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
354
355   setOperationAction(ISD::TRAP, MVT::Other, Legal);
356
357   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
358   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
359   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
360   if (Subtarget->is64Bit()) {
361     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
362     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
363   } else {
364     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
365     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
366   }
367
368   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
369   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
370   if (Subtarget->is64Bit())
371     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
372   if (Subtarget->isTargetCygMing())
373     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
374   else
375     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
376
377   if (X86ScalarSSEf64) {
378     // f32 and f64 use SSE.
379     // Set up the FP register classes.
380     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
381     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
382
383     // Use ANDPD to simulate FABS.
384     setOperationAction(ISD::FABS , MVT::f64, Custom);
385     setOperationAction(ISD::FABS , MVT::f32, Custom);
386
387     // Use XORP to simulate FNEG.
388     setOperationAction(ISD::FNEG , MVT::f64, Custom);
389     setOperationAction(ISD::FNEG , MVT::f32, Custom);
390
391     // Use ANDPD and ORPD to simulate FCOPYSIGN.
392     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
393     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
394
395     // We don't support sin/cos/fmod
396     setOperationAction(ISD::FSIN , MVT::f64, Expand);
397     setOperationAction(ISD::FCOS , MVT::f64, Expand);
398     setOperationAction(ISD::FSIN , MVT::f32, Expand);
399     setOperationAction(ISD::FCOS , MVT::f32, Expand);
400
401     // Expand FP immediates into loads from the stack, except for the special
402     // cases we handle.
403     addLegalFPImmediate(APFloat(+0.0)); // xorpd
404     addLegalFPImmediate(APFloat(+0.0f)); // xorps
405
406     // Floating truncations from f80 and extensions to f80 go through memory.
407     // If optimizing, we lie about this though and handle it in
408     // InstructionSelectPreprocess so that dagcombine2 can hack on these.
409     if (Fast) {
410       setConvertAction(MVT::f32, MVT::f80, Expand);
411       setConvertAction(MVT::f64, MVT::f80, Expand);
412       setConvertAction(MVT::f80, MVT::f32, Expand);
413       setConvertAction(MVT::f80, MVT::f64, Expand);
414     }
415   } else if (X86ScalarSSEf32) {
416     // Use SSE for f32, x87 for f64.
417     // Set up the FP register classes.
418     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
419     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
420
421     // Use ANDPS to simulate FABS.
422     setOperationAction(ISD::FABS , MVT::f32, Custom);
423
424     // Use XORP to simulate FNEG.
425     setOperationAction(ISD::FNEG , MVT::f32, Custom);
426
427     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
428
429     // Use ANDPS and ORPS to simulate FCOPYSIGN.
430     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
431     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
432
433     // We don't support sin/cos/fmod
434     setOperationAction(ISD::FSIN , MVT::f32, Expand);
435     setOperationAction(ISD::FCOS , MVT::f32, Expand);
436
437     // Special cases we handle for FP constants.
438     addLegalFPImmediate(APFloat(+0.0f)); // xorps
439     addLegalFPImmediate(APFloat(+0.0)); // FLD0
440     addLegalFPImmediate(APFloat(+1.0)); // FLD1
441     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
442     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
443
444     // SSE <-> X87 conversions go through memory.  If optimizing, we lie about
445     // this though and handle it in InstructionSelectPreprocess so that
446     // dagcombine2 can hack on these.
447     if (Fast) {
448       setConvertAction(MVT::f32, MVT::f64, Expand);
449       setConvertAction(MVT::f32, MVT::f80, Expand);
450       setConvertAction(MVT::f80, MVT::f32, Expand);    
451       setConvertAction(MVT::f64, MVT::f32, Expand);
452       // And x87->x87 truncations also.
453       setConvertAction(MVT::f80, MVT::f64, Expand);
454     }
455
456     if (!UnsafeFPMath) {
457       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
458       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
459     }
460   } else {
461     // f32 and f64 in x87.
462     // Set up the FP register classes.
463     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
464     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
465
466     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
467     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
468     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
469     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
470
471     // Floating truncations go through memory.  If optimizing, we lie about
472     // this though and handle it in InstructionSelectPreprocess so that
473     // dagcombine2 can hack on these.
474     if (Fast) {
475       setConvertAction(MVT::f80, MVT::f32, Expand);    
476       setConvertAction(MVT::f64, MVT::f32, Expand);
477       setConvertAction(MVT::f80, MVT::f64, Expand);
478     }
479
480     if (!UnsafeFPMath) {
481       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
482       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
483     }
484     addLegalFPImmediate(APFloat(+0.0)); // FLD0
485     addLegalFPImmediate(APFloat(+1.0)); // FLD1
486     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
487     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
488     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
489     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
490     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
491     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
492   }
493
494   // Long double always uses X87.
495   addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
496   setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
497   setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
498   {
499     bool ignored;
500     APFloat TmpFlt(+0.0);
501     TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
502                    &ignored);
503     addLegalFPImmediate(TmpFlt);  // FLD0
504     TmpFlt.changeSign();
505     addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
506     APFloat TmpFlt2(+1.0);
507     TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
508                     &ignored);
509     addLegalFPImmediate(TmpFlt2);  // FLD1
510     TmpFlt2.changeSign();
511     addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
512   }
513     
514   if (!UnsafeFPMath) {
515     setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
516     setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
517   }
518
519   // Always use a library call for pow.
520   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
521   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
522   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
523
524   setOperationAction(ISD::FLOG, MVT::f80, Expand);
525   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
526   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
527   setOperationAction(ISD::FEXP, MVT::f80, Expand);
528   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
529
530   // First set operation action for all vector types to either promote
531   // (for widening) or expand (for scalarization). Then we will selectively
532   // turn on ones that can be effectively codegen'd.
533   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
534        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
535     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
536     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
537     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
538     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
539     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
540     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
541     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
542     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
543     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
544     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
545     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
546     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
547     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
548     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
549     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
550     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
551     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
552     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
553     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
554     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
555     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
556     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
557     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
558     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
559     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
560     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
561     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
562     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
563     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
564     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
565     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
566     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
567     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
568     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
569     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
570     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
571     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
572     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
573     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
574     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
575     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
576     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
577     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
578   }
579
580   if (!DisableMMX && Subtarget->hasMMX()) {
581     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
582     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
583     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
584     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
585     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
586
587     // FIXME: add MMX packed arithmetics
588
589     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
590     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
591     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
592     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
593
594     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
595     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
596     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
597     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
598
599     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
600     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
601
602     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
603     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
604     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
605     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
606     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
607     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
608     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
609
610     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
611     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
612     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
613     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
614     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
615     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
616     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
617
618     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
619     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
620     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
621     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
622     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
623     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
624     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
625
626     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
627     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
628     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
629     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
630     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
631     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
632     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
633     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
634     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
635
636     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
637     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
638     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
639     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
640     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
641
642     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
643     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
644     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
645     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
646
647     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
648     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
649     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
650     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
651
652     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
653   }
654
655   if (Subtarget->hasSSE1()) {
656     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
657
658     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
659     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
660     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
661     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
662     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
663     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
664     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
665     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
666     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
667     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
668     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
669     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
670   }
671
672   if (Subtarget->hasSSE2()) {
673     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
674     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
675     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
676     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
677     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
678
679     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
680     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
681     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
682     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
683     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
684     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
685     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
686     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
687     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
688     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
689     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
690     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
691     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
692     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
693     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
694
695     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
696     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
697     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
698     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
699
700     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
701     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
702     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
703     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
704     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
705
706     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
707     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
708       MVT VT = (MVT::SimpleValueType)i;
709       // Do not attempt to custom lower non-power-of-2 vectors
710       if (!isPowerOf2_32(VT.getVectorNumElements()))
711         continue;
712       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
713       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
714       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
715     }
716     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
717     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
718     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
719     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
720     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
721     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
722     if (Subtarget->is64Bit()) {
723       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
724       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
725     }
726
727     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
728     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
729       setOperationAction(ISD::AND,    (MVT::SimpleValueType)VT, Promote);
730       AddPromotedToType (ISD::AND,    (MVT::SimpleValueType)VT, MVT::v2i64);
731       setOperationAction(ISD::OR,     (MVT::SimpleValueType)VT, Promote);
732       AddPromotedToType (ISD::OR,     (MVT::SimpleValueType)VT, MVT::v2i64);
733       setOperationAction(ISD::XOR,    (MVT::SimpleValueType)VT, Promote);
734       AddPromotedToType (ISD::XOR,    (MVT::SimpleValueType)VT, MVT::v2i64);
735       setOperationAction(ISD::LOAD,   (MVT::SimpleValueType)VT, Promote);
736       AddPromotedToType (ISD::LOAD,   (MVT::SimpleValueType)VT, MVT::v2i64);
737       setOperationAction(ISD::SELECT, (MVT::SimpleValueType)VT, Promote);
738       AddPromotedToType (ISD::SELECT, (MVT::SimpleValueType)VT, MVT::v2i64);
739     }
740
741     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
742
743     // Custom lower v2i64 and v2f64 selects.
744     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
745     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
746     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
747     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
748     
749   }
750   
751   if (Subtarget->hasSSE41()) {
752     // FIXME: Do we need to handle scalar-to-vector here?
753     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
754     setOperationAction(ISD::MUL,                MVT::v2i64, Legal);
755
756     // i8 and i16 vectors are custom , because the source register and source
757     // source memory operand types are not the same width.  f32 vectors are
758     // custom since the immediate controlling the insert encodes additional
759     // information.
760     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
761     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
762     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Legal);
763     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
764
765     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
766     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
767     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Legal);
768     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
769
770     if (Subtarget->is64Bit()) {
771       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
772       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
773     }
774   }
775
776   if (Subtarget->hasSSE42()) {
777     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
778   }
779   
780   // We want to custom lower some of our intrinsics.
781   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
782
783   // Add with overflow operations are custom lowered.
784   setOperationAction(ISD::SADDO, MVT::i32, Custom);
785   setOperationAction(ISD::SADDO, MVT::i64, Custom);
786   setOperationAction(ISD::UADDO, MVT::i32, Custom);
787   setOperationAction(ISD::UADDO, MVT::i64, Custom);
788
789   // We have target-specific dag combine patterns for the following nodes:
790   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
791   setTargetDAGCombine(ISD::BUILD_VECTOR);
792   setTargetDAGCombine(ISD::SELECT);
793   setTargetDAGCombine(ISD::STORE);
794
795   computeRegisterProperties();
796
797   // FIXME: These should be based on subtarget info. Plus, the values should
798   // be smaller when we are in optimizing for size mode.
799   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
800   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
801   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
802   allowUnalignedMemoryAccesses = true; // x86 supports it!
803   setPrefLoopAlignment(16);
804 }
805
806
807 MVT X86TargetLowering::getSetCCResultType(const SDValue &) const {
808   return MVT::i8;
809 }
810
811
812 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
813 /// the desired ByVal argument alignment.
814 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
815   if (MaxAlign == 16)
816     return;
817   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
818     if (VTy->getBitWidth() == 128)
819       MaxAlign = 16;
820   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
821     unsigned EltAlign = 0;
822     getMaxByValAlign(ATy->getElementType(), EltAlign);
823     if (EltAlign > MaxAlign)
824       MaxAlign = EltAlign;
825   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
826     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
827       unsigned EltAlign = 0;
828       getMaxByValAlign(STy->getElementType(i), EltAlign);
829       if (EltAlign > MaxAlign)
830         MaxAlign = EltAlign;
831       if (MaxAlign == 16)
832         break;
833     }
834   }
835   return;
836 }
837
838 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
839 /// function arguments in the caller parameter area. For X86, aggregates
840 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
841 /// are at 4-byte boundaries.
842 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
843   if (Subtarget->is64Bit()) {
844     // Max of 8 and alignment of type.
845     unsigned TyAlign = TD->getABITypeAlignment(Ty);
846     if (TyAlign > 8)
847       return TyAlign;
848     return 8;
849   }
850
851   unsigned Align = 4;
852   if (Subtarget->hasSSE1())
853     getMaxByValAlign(Ty, Align);
854   return Align;
855 }
856
857 /// getOptimalMemOpType - Returns the target specific optimal type for load
858 /// and store operations as a result of memset, memcpy, and memmove
859 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
860 /// determining it.
861 MVT
862 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
863                                        bool isSrcConst, bool isSrcStr) const {
864   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
865   // linux.  This is because the stack realignment code can't handle certain
866   // cases like PR2962.  This should be removed when PR2962 is fixed.
867   if (Subtarget->getStackAlignment() >= 16) {
868     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
869       return MVT::v4i32;
870     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
871       return MVT::v4f32;
872   }
873   if (Subtarget->is64Bit() && Size >= 8)
874     return MVT::i64;
875   return MVT::i32;
876 }
877
878
879 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
880 /// jumptable.
881 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
882                                                       SelectionDAG &DAG) const {
883   if (usesGlobalOffsetTable())
884     return DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, getPointerTy());
885   if (!Subtarget->isPICStyleRIPRel())
886     return DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy());
887   return Table;
888 }
889
890 //===----------------------------------------------------------------------===//
891 //               Return Value Calling Convention Implementation
892 //===----------------------------------------------------------------------===//
893
894 #include "X86GenCallingConv.inc"
895
896 /// LowerRET - Lower an ISD::RET node.
897 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
898   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
899   
900   SmallVector<CCValAssign, 16> RVLocs;
901   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
902   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
903   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
904   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
905     
906   // If this is the first return lowered for this function, add the regs to the
907   // liveout set for the function.
908   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
909     for (unsigned i = 0; i != RVLocs.size(); ++i)
910       if (RVLocs[i].isRegLoc())
911         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
912   }
913   SDValue Chain = Op.getOperand(0);
914   
915   // Handle tail call return.
916   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
917   if (Chain.getOpcode() == X86ISD::TAILCALL) {
918     SDValue TailCall = Chain;
919     SDValue TargetAddress = TailCall.getOperand(1);
920     SDValue StackAdjustment = TailCall.getOperand(2);
921     assert(((TargetAddress.getOpcode() == ISD::Register &&
922                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
923                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R9)) ||
924               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
925               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) && 
926              "Expecting an global address, external symbol, or register");
927     assert(StackAdjustment.getOpcode() == ISD::Constant &&
928            "Expecting a const value");
929
930     SmallVector<SDValue,8> Operands;
931     Operands.push_back(Chain.getOperand(0));
932     Operands.push_back(TargetAddress);
933     Operands.push_back(StackAdjustment);
934     // Copy registers used by the call. Last operand is a flag so it is not
935     // copied.
936     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
937       Operands.push_back(Chain.getOperand(i));
938     }
939     return DAG.getNode(X86ISD::TC_RETURN, MVT::Other, &Operands[0], 
940                        Operands.size());
941   }
942   
943   // Regular return.
944   SDValue Flag;
945
946   SmallVector<SDValue, 6> RetOps;
947   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
948   // Operand #1 = Bytes To Pop
949   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
950   
951   // Copy the result values into the output registers.
952   for (unsigned i = 0; i != RVLocs.size(); ++i) {
953     CCValAssign &VA = RVLocs[i];
954     assert(VA.isRegLoc() && "Can only return in registers!");
955     SDValue ValToCopy = Op.getOperand(i*2+1);
956     
957     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
958     // the RET instruction and handled by the FP Stackifier.
959     if (RVLocs[i].getLocReg() == X86::ST0 ||
960         RVLocs[i].getLocReg() == X86::ST1) {
961       // If this is a copy from an xmm register to ST(0), use an FPExtend to
962       // change the value to the FP stack register class.
963       if (isScalarFPTypeInSSEReg(RVLocs[i].getValVT()))
964         ValToCopy = DAG.getNode(ISD::FP_EXTEND, MVT::f80, ValToCopy);
965       RetOps.push_back(ValToCopy);
966       // Don't emit a copytoreg.
967       continue;
968     }
969
970     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), ValToCopy, Flag);
971     Flag = Chain.getValue(1);
972   }
973
974   // The x86-64 ABI for returning structs by value requires that we copy
975   // the sret argument into %rax for the return. We saved the argument into
976   // a virtual register in the entry block, so now we copy the value out
977   // and into %rax.
978   if (Subtarget->is64Bit() &&
979       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
980     MachineFunction &MF = DAG.getMachineFunction();
981     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
982     unsigned Reg = FuncInfo->getSRetReturnReg();
983     if (!Reg) {
984       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
985       FuncInfo->setSRetReturnReg(Reg);
986     }
987     SDValue Val = DAG.getCopyFromReg(Chain, Reg, getPointerTy());
988
989     Chain = DAG.getCopyToReg(Chain, X86::RAX, Val, Flag);
990     Flag = Chain.getValue(1);
991   }
992   
993   RetOps[0] = Chain;  // Update chain.
994
995   // Add the flag if we have it.
996   if (Flag.getNode())
997     RetOps.push_back(Flag);
998   
999   return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, &RetOps[0], RetOps.size());
1000 }
1001
1002
1003 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1004 /// appropriate copies out of appropriate physical registers.  This assumes that
1005 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1006 /// being lowered.  The returns a SDNode with the same number of values as the
1007 /// ISD::CALL.
1008 SDNode *X86TargetLowering::
1009 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall, 
1010                 unsigned CallingConv, SelectionDAG &DAG) {
1011   
1012   // Assign locations to each value returned by this call.
1013   SmallVector<CCValAssign, 16> RVLocs;
1014   bool isVarArg = TheCall->isVarArg();
1015   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
1016   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1017
1018   SmallVector<SDValue, 8> ResultVals;
1019   
1020   // Copy all of the result registers out of their specified physreg.
1021   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1022     MVT CopyVT = RVLocs[i].getValVT();
1023     
1024     // If this is a call to a function that returns an fp value on the floating
1025     // point stack, but where we prefer to use the value in xmm registers, copy
1026     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1027     if ((RVLocs[i].getLocReg() == X86::ST0 ||
1028          RVLocs[i].getLocReg() == X86::ST1) &&
1029         isScalarFPTypeInSSEReg(RVLocs[i].getValVT())) {
1030       CopyVT = MVT::f80;
1031     }
1032     
1033     Chain = DAG.getCopyFromReg(Chain, RVLocs[i].getLocReg(),
1034                                CopyVT, InFlag).getValue(1);
1035     SDValue Val = Chain.getValue(0);
1036     InFlag = Chain.getValue(2);
1037
1038     if (CopyVT != RVLocs[i].getValVT()) {
1039       // Round the F80 the right size, which also moves to the appropriate xmm
1040       // register.
1041       Val = DAG.getNode(ISD::FP_ROUND, RVLocs[i].getValVT(), Val,
1042                         // This truncation won't change the value.
1043                         DAG.getIntPtrConstant(1));
1044     }
1045     
1046     ResultVals.push_back(Val);
1047   }
1048
1049   // Merge everything together with a MERGE_VALUES node.
1050   ResultVals.push_back(Chain);
1051   return DAG.getMergeValues(TheCall->getVTList(), &ResultVals[0],
1052                             ResultVals.size()).getNode();
1053 }
1054
1055
1056 //===----------------------------------------------------------------------===//
1057 //                C & StdCall & Fast Calling Convention implementation
1058 //===----------------------------------------------------------------------===//
1059 //  StdCall calling convention seems to be standard for many Windows' API
1060 //  routines and around. It differs from C calling convention just a little:
1061 //  callee should clean up the stack, not caller. Symbols should be also
1062 //  decorated in some fancy way :) It doesn't support any vector arguments.
1063 //  For info on fast calling convention see Fast Calling Convention (tail call)
1064 //  implementation LowerX86_32FastCCCallTo.
1065
1066 /// AddLiveIn - This helper function adds the specified physical register to the
1067 /// MachineFunction as a live in value.  It also creates a corresponding virtual
1068 /// register for it.
1069 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
1070                           const TargetRegisterClass *RC) {
1071   assert(RC->contains(PReg) && "Not the correct regclass!");
1072   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
1073   MF.getRegInfo().addLiveIn(PReg, VReg);
1074   return VReg;
1075 }
1076
1077 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1078 /// semantics.
1079 static bool CallIsStructReturn(CallSDNode *TheCall) {
1080   unsigned NumOps = TheCall->getNumArgs();
1081   if (!NumOps)
1082     return false;
1083
1084   return TheCall->getArgFlags(0).isSRet();
1085 }
1086
1087 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1088 /// return semantics.
1089 static bool ArgsAreStructReturn(SDValue Op) {
1090   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1091   if (!NumArgs)
1092     return false;
1093
1094   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1095 }
1096
1097 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1098 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1099 /// calls.
1100 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1101   if (IsVarArg)
1102     return false;
1103
1104   switch (CallingConv) {
1105   default:
1106     return false;
1107   case CallingConv::X86_StdCall:
1108     return !Subtarget->is64Bit();
1109   case CallingConv::X86_FastCall:
1110     return !Subtarget->is64Bit();
1111   case CallingConv::Fast:
1112     return PerformTailCallOpt;
1113   }
1114 }
1115
1116 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1117 /// given CallingConvention value.
1118 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1119   if (Subtarget->is64Bit()) {
1120     if (Subtarget->isTargetWin64())
1121       return CC_X86_Win64_C;
1122     else if (CC == CallingConv::Fast && PerformTailCallOpt)
1123       return CC_X86_64_TailCall;
1124     else
1125       return CC_X86_64_C;
1126   }
1127
1128   if (CC == CallingConv::X86_FastCall)
1129     return CC_X86_32_FastCall;
1130   else if (CC == CallingConv::Fast)
1131     return CC_X86_32_FastCC;
1132   else
1133     return CC_X86_32_C;
1134 }
1135
1136 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1137 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1138 NameDecorationStyle
1139 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1140   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1141   if (CC == CallingConv::X86_FastCall)
1142     return FastCall;
1143   else if (CC == CallingConv::X86_StdCall)
1144     return StdCall;
1145   return None;
1146 }
1147
1148
1149 /// CallRequiresGOTInRegister - Check whether the call requires the GOT pointer
1150 /// in a register before calling.
1151 bool X86TargetLowering::CallRequiresGOTPtrInReg(bool Is64Bit, bool IsTailCall) {
1152   return !IsTailCall && !Is64Bit &&
1153     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1154     Subtarget->isPICStyleGOT();
1155 }
1156
1157 /// CallRequiresFnAddressInReg - Check whether the call requires the function
1158 /// address to be loaded in a register.
1159 bool 
1160 X86TargetLowering::CallRequiresFnAddressInReg(bool Is64Bit, bool IsTailCall) {
1161   return !Is64Bit && IsTailCall &&  
1162     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1163     Subtarget->isPICStyleGOT();
1164 }
1165
1166 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1167 /// by "Src" to address "Dst" with size and alignment information specified by
1168 /// the specific parameter attribute. The copy will be passed as a byval
1169 /// function parameter.
1170 static SDValue 
1171 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1172                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG) {
1173   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1174   return DAG.getMemcpy(Chain, Dst, Src, SizeNode, Flags.getByValAlign(),
1175                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1176 }
1177
1178 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1179                                               const CCValAssign &VA,
1180                                               MachineFrameInfo *MFI,
1181                                               unsigned CC,
1182                                               SDValue Root, unsigned i) {
1183   // Create the nodes corresponding to a load from this parameter slot.
1184   ISD::ArgFlagsTy Flags =
1185     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1186   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1187   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1188
1189   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1190   // changed with more analysis.  
1191   // In case of tail call optimization mark all arguments mutable. Since they
1192   // could be overwritten by lowering of arguments in case of a tail call.
1193   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1194                                   VA.getLocMemOffset(), isImmutable);
1195   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1196   if (Flags.isByVal())
1197     return FIN;
1198   return DAG.getLoad(VA.getValVT(), Root, FIN,
1199                      PseudoSourceValue::getFixedStack(FI), 0);
1200 }
1201
1202 SDValue
1203 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1204   MachineFunction &MF = DAG.getMachineFunction();
1205   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1206   
1207   const Function* Fn = MF.getFunction();
1208   if (Fn->hasExternalLinkage() &&
1209       Subtarget->isTargetCygMing() &&
1210       Fn->getName() == "main")
1211     FuncInfo->setForceFramePointer(true);
1212
1213   // Decorate the function name.
1214   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1215   
1216   MachineFrameInfo *MFI = MF.getFrameInfo();
1217   SDValue Root = Op.getOperand(0);
1218   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1219   unsigned CC = MF.getFunction()->getCallingConv();
1220   bool Is64Bit = Subtarget->is64Bit();
1221   bool IsWin64 = Subtarget->isTargetWin64();
1222
1223   assert(!(isVarArg && CC == CallingConv::Fast) &&
1224          "Var args not supported with calling convention fastcc");
1225
1226   // Assign locations to all of the incoming arguments.
1227   SmallVector<CCValAssign, 16> ArgLocs;
1228   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1229   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1230   
1231   SmallVector<SDValue, 8> ArgValues;
1232   unsigned LastVal = ~0U;
1233   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1234     CCValAssign &VA = ArgLocs[i];
1235     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1236     // places.
1237     assert(VA.getValNo() != LastVal &&
1238            "Don't support value assigned to multiple locs yet");
1239     LastVal = VA.getValNo();
1240     
1241     if (VA.isRegLoc()) {
1242       MVT RegVT = VA.getLocVT();
1243       TargetRegisterClass *RC;
1244       if (RegVT == MVT::i32)
1245         RC = X86::GR32RegisterClass;
1246       else if (Is64Bit && RegVT == MVT::i64)
1247         RC = X86::GR64RegisterClass;
1248       else if (RegVT == MVT::f32)
1249         RC = X86::FR32RegisterClass;
1250       else if (RegVT == MVT::f64)
1251         RC = X86::FR64RegisterClass;
1252       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1253         RC = X86::VR128RegisterClass;
1254       else if (RegVT.isVector()) {
1255         assert(RegVT.getSizeInBits() == 64);
1256         if (!Is64Bit)
1257           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1258         else {
1259           // Darwin calling convention passes MMX values in either GPRs or
1260           // XMMs in x86-64. Other targets pass them in memory.
1261           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1262             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1263             RegVT = MVT::v2i64;
1264           } else {
1265             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1266             RegVT = MVT::i64;
1267           }
1268         }
1269       } else {
1270         assert(0 && "Unknown argument type!");
1271       }
1272
1273       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
1274       SDValue ArgValue = DAG.getCopyFromReg(Root, Reg, RegVT);
1275       
1276       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1277       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1278       // right size.
1279       if (VA.getLocInfo() == CCValAssign::SExt)
1280         ArgValue = DAG.getNode(ISD::AssertSext, RegVT, ArgValue,
1281                                DAG.getValueType(VA.getValVT()));
1282       else if (VA.getLocInfo() == CCValAssign::ZExt)
1283         ArgValue = DAG.getNode(ISD::AssertZext, RegVT, ArgValue,
1284                                DAG.getValueType(VA.getValVT()));
1285       
1286       if (VA.getLocInfo() != CCValAssign::Full)
1287         ArgValue = DAG.getNode(ISD::TRUNCATE, VA.getValVT(), ArgValue);
1288       
1289       // Handle MMX values passed in GPRs.
1290       if (Is64Bit && RegVT != VA.getLocVT()) {
1291         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1292           ArgValue = DAG.getNode(ISD::BIT_CONVERT, VA.getLocVT(), ArgValue);
1293         else if (RC == X86::VR128RegisterClass) {
1294           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i64, ArgValue,
1295                                  DAG.getConstant(0, MVT::i64));
1296           ArgValue = DAG.getNode(ISD::BIT_CONVERT, VA.getLocVT(), ArgValue);
1297         }
1298       }
1299       
1300       ArgValues.push_back(ArgValue);
1301     } else {
1302       assert(VA.isMemLoc());
1303       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1304     }
1305   }
1306
1307   // The x86-64 ABI for returning structs by value requires that we copy
1308   // the sret argument into %rax for the return. Save the argument into
1309   // a virtual register so that we can access it from the return points.
1310   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1311     MachineFunction &MF = DAG.getMachineFunction();
1312     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1313     unsigned Reg = FuncInfo->getSRetReturnReg();
1314     if (!Reg) {
1315       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1316       FuncInfo->setSRetReturnReg(Reg);
1317     }
1318     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), Reg, ArgValues[0]);
1319     Root = DAG.getNode(ISD::TokenFactor, MVT::Other, Copy, Root);
1320   }
1321
1322   unsigned StackSize = CCInfo.getNextStackOffset();
1323   // align stack specially for tail calls
1324   if (PerformTailCallOpt && CC == CallingConv::Fast)
1325     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1326
1327   // If the function takes variable number of arguments, make a frame index for
1328   // the start of the first vararg value... for expansion of llvm.va_start.
1329   if (isVarArg) {
1330     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1331       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1332     }
1333     if (Is64Bit) {
1334       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1335
1336       // FIXME: We should really autogenerate these arrays
1337       static const unsigned GPR64ArgRegsWin64[] = {
1338         X86::RCX, X86::RDX, X86::R8,  X86::R9
1339       };
1340       static const unsigned XMMArgRegsWin64[] = {
1341         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1342       };
1343       static const unsigned GPR64ArgRegs64Bit[] = {
1344         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1345       };
1346       static const unsigned XMMArgRegs64Bit[] = {
1347         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1348         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1349       };
1350       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1351
1352       if (IsWin64) {
1353         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1354         GPR64ArgRegs = GPR64ArgRegsWin64;
1355         XMMArgRegs = XMMArgRegsWin64;
1356       } else {
1357         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1358         GPR64ArgRegs = GPR64ArgRegs64Bit;
1359         XMMArgRegs = XMMArgRegs64Bit;
1360       }
1361       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1362                                                        TotalNumIntRegs);
1363       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1364                                                        TotalNumXMMRegs);
1365
1366       // For X86-64, if there are vararg parameters that are passed via
1367       // registers, then we must store them to their spots on the stack so they
1368       // may be loaded by deferencing the result of va_next.
1369       VarArgsGPOffset = NumIntRegs * 8;
1370       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1371       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1372                                                  TotalNumXMMRegs * 16, 16);
1373
1374       // Store the integer parameter registers.
1375       SmallVector<SDValue, 8> MemOps;
1376       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1377       SDValue FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1378                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1379       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1380         unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1381                                   X86::GR64RegisterClass);
1382         SDValue Val = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1383         SDValue Store =
1384           DAG.getStore(Val.getValue(1), Val, FIN,
1385                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1386         MemOps.push_back(Store);
1387         FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1388                           DAG.getIntPtrConstant(8));
1389       }
1390
1391       // Now store the XMM (fp + vector) parameter registers.
1392       FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1393                         DAG.getIntPtrConstant(VarArgsFPOffset));
1394       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1395         unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1396                                   X86::VR128RegisterClass);
1397         SDValue Val = DAG.getCopyFromReg(Root, VReg, MVT::v4f32);
1398         SDValue Store =
1399           DAG.getStore(Val.getValue(1), Val, FIN,
1400                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1401         MemOps.push_back(Store);
1402         FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1403                           DAG.getIntPtrConstant(16));
1404       }
1405       if (!MemOps.empty())
1406           Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1407                              &MemOps[0], MemOps.size());
1408     }
1409   }
1410   
1411   ArgValues.push_back(Root);
1412
1413   // Some CCs need callee pop.
1414   if (IsCalleePop(isVarArg, CC)) {
1415     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1416     BytesCallerReserves = 0;
1417   } else {
1418     BytesToPopOnReturn  = 0; // Callee pops nothing.
1419     // If this is an sret function, the return should pop the hidden pointer.
1420     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1421       BytesToPopOnReturn = 4;  
1422     BytesCallerReserves = StackSize;
1423   }
1424
1425   if (!Is64Bit) {
1426     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1427     if (CC == CallingConv::X86_FastCall)
1428       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1429   }
1430
1431   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1432
1433   // Return the new list of results.
1434   return DAG.getMergeValues(Op.getNode()->getVTList(), &ArgValues[0],
1435                             ArgValues.size()).getValue(Op.getResNo());
1436 }
1437
1438 SDValue
1439 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1440                                     const SDValue &StackPtr,
1441                                     const CCValAssign &VA,
1442                                     SDValue Chain,
1443                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1444   unsigned LocMemOffset = VA.getLocMemOffset();
1445   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1446   PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1447   if (Flags.isByVal()) {
1448     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG);
1449   }
1450   return DAG.getStore(Chain, Arg, PtrOff,
1451                       PseudoSourceValue::getStack(), LocMemOffset);
1452 }
1453
1454 /// EmitTailCallLoadRetAddr - Emit a load of return adress if tail call
1455 /// optimization is performed and it is required.
1456 SDValue 
1457 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG, 
1458                                            SDValue &OutRetAddr,
1459                                            SDValue Chain, 
1460                                            bool IsTailCall, 
1461                                            bool Is64Bit, 
1462                                            int FPDiff) {
1463   if (!IsTailCall || FPDiff==0) return Chain;
1464
1465   // Adjust the Return address stack slot.
1466   MVT VT = getPointerTy();
1467   OutRetAddr = getReturnAddressFrameIndex(DAG);
1468   // Load the "old" Return address.
1469   OutRetAddr = DAG.getLoad(VT, Chain,OutRetAddr, NULL, 0);
1470   return SDValue(OutRetAddr.getNode(), 1);
1471 }
1472
1473 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1474 /// optimization is performed and it is required (FPDiff!=0).
1475 static SDValue 
1476 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF, 
1477                          SDValue Chain, SDValue RetAddrFrIdx,
1478                          bool Is64Bit, int FPDiff) {
1479   // Store the return address to the appropriate stack slot.
1480   if (!FPDiff) return Chain;
1481   // Calculate the new stack slot for the return address.
1482   int SlotSize = Is64Bit ? 8 : 4;
1483   int NewReturnAddrFI = 
1484     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1485   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1486   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1487   Chain = DAG.getStore(Chain, RetAddrFrIdx, NewRetAddrFrIdx, 
1488                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1489   return Chain;
1490 }
1491
1492 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1493   MachineFunction &MF = DAG.getMachineFunction();
1494   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1495   SDValue Chain       = TheCall->getChain();
1496   unsigned CC         = TheCall->getCallingConv();
1497   bool isVarArg       = TheCall->isVarArg();
1498   bool IsTailCall     = TheCall->isTailCall() &&
1499                         CC == CallingConv::Fast && PerformTailCallOpt;
1500   SDValue Callee      = TheCall->getCallee();
1501   bool Is64Bit        = Subtarget->is64Bit();
1502   bool IsStructRet    = CallIsStructReturn(TheCall);
1503
1504   assert(!(isVarArg && CC == CallingConv::Fast) &&
1505          "Var args not supported with calling convention fastcc");
1506
1507   // Analyze operands of the call, assigning locations to each operand.
1508   SmallVector<CCValAssign, 16> ArgLocs;
1509   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1510   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1511   
1512   // Get a count of how many bytes are to be pushed on the stack.
1513   unsigned NumBytes = CCInfo.getNextStackOffset();
1514   if (PerformTailCallOpt && CC == CallingConv::Fast)
1515     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1516
1517   int FPDiff = 0;
1518   if (IsTailCall) {
1519     // Lower arguments at fp - stackoffset + fpdiff.
1520     unsigned NumBytesCallerPushed = 
1521       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1522     FPDiff = NumBytesCallerPushed - NumBytes;
1523
1524     // Set the delta of movement of the returnaddr stackslot.
1525     // But only set if delta is greater than previous delta.
1526     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1527       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1528   }
1529
1530   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1531
1532   SDValue RetAddrFrIdx;
1533   // Load return adress for tail calls.
1534   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1535                                   FPDiff);
1536
1537   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1538   SmallVector<SDValue, 8> MemOpChains;
1539   SDValue StackPtr;
1540
1541   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1542   // of tail call optimization arguments are handle later.
1543   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1544     CCValAssign &VA = ArgLocs[i];
1545     SDValue Arg = TheCall->getArg(i);
1546     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1547     bool isByVal = Flags.isByVal();
1548   
1549     // Promote the value if needed.
1550     switch (VA.getLocInfo()) {
1551     default: assert(0 && "Unknown loc info!");
1552     case CCValAssign::Full: break;
1553     case CCValAssign::SExt:
1554       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1555       break;
1556     case CCValAssign::ZExt:
1557       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1558       break;
1559     case CCValAssign::AExt:
1560       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1561       break;
1562     }
1563     
1564     if (VA.isRegLoc()) {
1565       if (Is64Bit) {
1566         MVT RegVT = VA.getLocVT();
1567         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1568           switch (VA.getLocReg()) {
1569           default:
1570             break;
1571           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1572           case X86::R8: {
1573             // Special case: passing MMX values in GPR registers.
1574             Arg = DAG.getNode(ISD::BIT_CONVERT, MVT::i64, Arg);
1575             break;
1576           }
1577           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1578           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1579             // Special case: passing MMX values in XMM registers.
1580             Arg = DAG.getNode(ISD::BIT_CONVERT, MVT::i64, Arg);
1581             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2i64, Arg);
1582             Arg = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v2i64,
1583                               DAG.getNode(ISD::UNDEF, MVT::v2i64), Arg,
1584                               getMOVLMask(2, DAG));
1585             break;
1586           }
1587           }
1588       }
1589       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1590     } else {
1591       if (!IsTailCall || (IsTailCall && isByVal)) {
1592         assert(VA.isMemLoc());
1593         if (StackPtr.getNode() == 0)
1594           StackPtr = DAG.getCopyFromReg(Chain, X86StackPtr, getPointerTy());
1595         
1596         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1597                                                Chain, Arg, Flags));
1598       }
1599     }
1600   }
1601   
1602   if (!MemOpChains.empty())
1603     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1604                         &MemOpChains[0], MemOpChains.size());
1605
1606   // Build a sequence of copy-to-reg nodes chained together with token chain
1607   // and flag operands which copy the outgoing args into registers.
1608   SDValue InFlag;
1609   // Tail call byval lowering might overwrite argument registers so in case of
1610   // tail call optimization the copies to registers are lowered later.
1611   if (!IsTailCall)
1612     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1613       Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1614                                InFlag);
1615       InFlag = Chain.getValue(1);
1616     }
1617
1618   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1619   // GOT pointer.  
1620   if (CallRequiresGOTPtrInReg(Is64Bit, IsTailCall)) {
1621     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1622                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1623                              InFlag);
1624     InFlag = Chain.getValue(1);
1625   }
1626   // If we are tail calling and generating PIC/GOT style code load the address
1627   // of the callee into ecx. The value in ecx is used as target of the tail
1628   // jump. This is done to circumvent the ebx/callee-saved problem for tail
1629   // calls on PIC/GOT architectures. Normally we would just put the address of
1630   // GOT into ebx and then call target@PLT. But for tail callss ebx would be
1631   // restored (since ebx is callee saved) before jumping to the target@PLT.
1632   if (CallRequiresFnAddressInReg(Is64Bit, IsTailCall)) {
1633     // Note: The actual moving to ecx is done further down.
1634     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1635     if (G && !G->getGlobal()->hasHiddenVisibility() &&
1636         !G->getGlobal()->hasProtectedVisibility())
1637       Callee =  LowerGlobalAddress(Callee, DAG);
1638     else if (isa<ExternalSymbolSDNode>(Callee))
1639       Callee = LowerExternalSymbol(Callee,DAG);
1640   }
1641
1642   if (Is64Bit && isVarArg) {
1643     // From AMD64 ABI document:
1644     // For calls that may call functions that use varargs or stdargs
1645     // (prototype-less calls or calls to functions containing ellipsis (...) in
1646     // the declaration) %al is used as hidden argument to specify the number
1647     // of SSE registers used. The contents of %al do not need to match exactly
1648     // the number of registers, but must be an ubound on the number of SSE
1649     // registers used and is in the range 0 - 8 inclusive.
1650
1651     // FIXME: Verify this on Win64
1652     // Count the number of XMM registers allocated.
1653     static const unsigned XMMArgRegs[] = {
1654       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1655       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1656     };
1657     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1658     
1659     Chain = DAG.getCopyToReg(Chain, X86::AL,
1660                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1661     InFlag = Chain.getValue(1);
1662   }
1663
1664
1665   // For tail calls lower the arguments to the 'real' stack slot.
1666   if (IsTailCall) {
1667     SmallVector<SDValue, 8> MemOpChains2;
1668     SDValue FIN;
1669     int FI = 0;
1670     // Do not flag preceeding copytoreg stuff together with the following stuff.
1671     InFlag = SDValue();
1672     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1673       CCValAssign &VA = ArgLocs[i];
1674       if (!VA.isRegLoc()) {
1675         assert(VA.isMemLoc());
1676         SDValue Arg = TheCall->getArg(i);
1677         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1678         // Create frame index.
1679         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1680         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1681         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1682         FIN = DAG.getFrameIndex(FI, getPointerTy());
1683
1684         if (Flags.isByVal()) {
1685           // Copy relative to framepointer.
1686           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1687           if (StackPtr.getNode() == 0)
1688             StackPtr = DAG.getCopyFromReg(Chain, X86StackPtr, getPointerTy());
1689           Source = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, Source);
1690
1691           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1692                                                            Flags, DAG));
1693         } else {
1694           // Store relative to framepointer.
1695           MemOpChains2.push_back(
1696             DAG.getStore(Chain, Arg, FIN,
1697                          PseudoSourceValue::getFixedStack(FI), 0));
1698         }            
1699       }
1700     }
1701
1702     if (!MemOpChains2.empty())
1703       Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1704                           &MemOpChains2[0], MemOpChains2.size());
1705
1706     // Copy arguments to their registers.
1707     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1708       Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1709                                InFlag);
1710       InFlag = Chain.getValue(1);
1711     }
1712     InFlag =SDValue();
1713
1714     // Store the return address to the appropriate stack slot.
1715     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1716                                      FPDiff);
1717   }
1718
1719   // If the callee is a GlobalAddress node (quite common, every direct call is)
1720   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1721   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1722     // We should use extra load for direct calls to dllimported functions in
1723     // non-JIT mode.
1724     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1725                                         getTargetMachine(), true))
1726       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy(),
1727                                           G->getOffset());
1728   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1729     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1730   } else if (IsTailCall) {
1731     unsigned Opc = Is64Bit ? X86::R9 : X86::EAX;
1732
1733     Chain = DAG.getCopyToReg(Chain, 
1734                              DAG.getRegister(Opc, getPointerTy()), 
1735                              Callee,InFlag);
1736     Callee = DAG.getRegister(Opc, getPointerTy());
1737     // Add register as live out.
1738     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1739   }
1740  
1741   // Returns a chain & a flag for retval copy to use.
1742   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1743   SmallVector<SDValue, 8> Ops;
1744
1745   if (IsTailCall) {
1746     Ops.push_back(Chain);
1747     Ops.push_back(DAG.getIntPtrConstant(NumBytes, true));
1748     Ops.push_back(DAG.getIntPtrConstant(0, true));
1749     if (InFlag.getNode())
1750       Ops.push_back(InFlag);
1751     Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1752     InFlag = Chain.getValue(1);
1753  
1754     // Returns a chain & a flag for retval copy to use.
1755     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1756     Ops.clear();
1757   }
1758   
1759   Ops.push_back(Chain);
1760   Ops.push_back(Callee);
1761
1762   if (IsTailCall)
1763     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1764
1765   // Add argument registers to the end of the list so that they are known live
1766   // into the call.
1767   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1768     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1769                                   RegsToPass[i].second.getValueType()));
1770   
1771   // Add an implicit use GOT pointer in EBX.
1772   if (!IsTailCall && !Is64Bit &&
1773       getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1774       Subtarget->isPICStyleGOT())
1775     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1776
1777   // Add an implicit use of AL for x86 vararg functions.
1778   if (Is64Bit && isVarArg)
1779     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1780
1781   if (InFlag.getNode())
1782     Ops.push_back(InFlag);
1783
1784   if (IsTailCall) {
1785     assert(InFlag.getNode() && 
1786            "Flag must be set. Depend on flag being set in LowerRET");
1787     Chain = DAG.getNode(X86ISD::TAILCALL,
1788                         TheCall->getVTList(), &Ops[0], Ops.size());
1789       
1790     return SDValue(Chain.getNode(), Op.getResNo());
1791   }
1792
1793   Chain = DAG.getNode(X86ISD::CALL, NodeTys, &Ops[0], Ops.size());
1794   InFlag = Chain.getValue(1);
1795
1796   // Create the CALLSEQ_END node.
1797   unsigned NumBytesForCalleeToPush;
1798   if (IsCalleePop(isVarArg, CC))
1799     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
1800   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
1801     // If this is is a call to a struct-return function, the callee
1802     // pops the hidden struct pointer, so we have to push it back.
1803     // This is common for Darwin/X86, Linux & Mingw32 targets.
1804     NumBytesForCalleeToPush = 4;
1805   else
1806     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
1807   
1808   // Returns a flag for retval copy to use.
1809   Chain = DAG.getCALLSEQ_END(Chain,
1810                              DAG.getIntPtrConstant(NumBytes, true),
1811                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
1812                                                    true),
1813                              InFlag);
1814   InFlag = Chain.getValue(1);
1815
1816   // Handle result values, copying them out of physregs into vregs that we
1817   // return.
1818   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
1819                  Op.getResNo());
1820 }
1821
1822
1823 //===----------------------------------------------------------------------===//
1824 //                Fast Calling Convention (tail call) implementation
1825 //===----------------------------------------------------------------------===//
1826
1827 //  Like std call, callee cleans arguments, convention except that ECX is
1828 //  reserved for storing the tail called function address. Only 2 registers are
1829 //  free for argument passing (inreg). Tail call optimization is performed
1830 //  provided:
1831 //                * tailcallopt is enabled
1832 //                * caller/callee are fastcc
1833 //  On X86_64 architecture with GOT-style position independent code only local
1834 //  (within module) calls are supported at the moment.
1835 //  To keep the stack aligned according to platform abi the function
1836 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
1837 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
1838 //  If a tail called function callee has more arguments than the caller the
1839 //  caller needs to make sure that there is room to move the RETADDR to. This is
1840 //  achieved by reserving an area the size of the argument delta right after the
1841 //  original REtADDR, but before the saved framepointer or the spilled registers
1842 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
1843 //  stack layout:
1844 //    arg1
1845 //    arg2
1846 //    RETADDR
1847 //    [ new RETADDR 
1848 //      move area ]
1849 //    (possible EBP)
1850 //    ESI
1851 //    EDI
1852 //    local1 ..
1853
1854 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
1855 /// for a 16 byte align requirement.
1856 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize, 
1857                                                         SelectionDAG& DAG) {
1858   MachineFunction &MF = DAG.getMachineFunction();
1859   const TargetMachine &TM = MF.getTarget();
1860   const TargetFrameInfo &TFI = *TM.getFrameInfo();
1861   unsigned StackAlignment = TFI.getStackAlignment();
1862   uint64_t AlignMask = StackAlignment - 1; 
1863   int64_t Offset = StackSize;
1864   uint64_t SlotSize = TD->getPointerSize();
1865   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
1866     // Number smaller than 12 so just add the difference.
1867     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
1868   } else {
1869     // Mask out lower bits, add stackalignment once plus the 12 bytes.
1870     Offset = ((~AlignMask) & Offset) + StackAlignment + 
1871       (StackAlignment-SlotSize);
1872   }
1873   return Offset;
1874 }
1875
1876 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1877 /// following the call is a return. A function is eligible if caller/callee
1878 /// calling conventions match, currently only fastcc supports tail calls, and
1879 /// the function CALL is immediatly followed by a RET.
1880 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1881                                                       SDValue Ret,
1882                                                       SelectionDAG& DAG) const {
1883   if (!PerformTailCallOpt)
1884     return false;
1885
1886   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1887     MachineFunction &MF = DAG.getMachineFunction();
1888     unsigned CallerCC = MF.getFunction()->getCallingConv();
1889     unsigned CalleeCC= TheCall->getCallingConv();
1890     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1891       SDValue Callee = TheCall->getCallee();
1892       // On x86/32Bit PIC/GOT  tail calls are supported.
1893       if (getTargetMachine().getRelocationModel() != Reloc::PIC_ ||
1894           !Subtarget->isPICStyleGOT()|| !Subtarget->is64Bit())
1895         return true;
1896
1897       // Can only do local tail calls (in same module, hidden or protected) on
1898       // x86_64 PIC/GOT at the moment.
1899       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1900         return G->getGlobal()->hasHiddenVisibility()
1901             || G->getGlobal()->hasProtectedVisibility();
1902     }
1903   }
1904
1905   return false;
1906 }
1907
1908 FastISel *
1909 X86TargetLowering::createFastISel(MachineFunction &mf,
1910                                   MachineModuleInfo *mmo,
1911                                   DenseMap<const Value *, unsigned> &vm,
1912                                   DenseMap<const BasicBlock *,
1913                                            MachineBasicBlock *> &bm,
1914                                   DenseMap<const AllocaInst *, int> &am
1915 #ifndef NDEBUG
1916                                   , SmallSet<Instruction*, 8> &cil
1917 #endif
1918                                   ) {
1919   return X86::createFastISel(mf, mmo, vm, bm, am
1920 #ifndef NDEBUG
1921                              , cil
1922 #endif
1923                              );
1924 }
1925
1926
1927 //===----------------------------------------------------------------------===//
1928 //                           Other Lowering Hooks
1929 //===----------------------------------------------------------------------===//
1930
1931
1932 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
1933   MachineFunction &MF = DAG.getMachineFunction();
1934   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1935   int ReturnAddrIndex = FuncInfo->getRAIndex();
1936   uint64_t SlotSize = TD->getPointerSize();
1937
1938   if (ReturnAddrIndex == 0) {
1939     // Set up a frame object for the return address.
1940     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
1941     FuncInfo->setRAIndex(ReturnAddrIndex);
1942   }
1943
1944   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
1945 }
1946
1947
1948 /// translateX86CC - do a one to one translation of a ISD::CondCode to the X86
1949 /// specific condition code. It returns a false if it cannot do a direct
1950 /// translation. X86CC is the translated CondCode.  LHS/RHS are modified as
1951 /// needed.
1952 static bool translateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
1953                            unsigned &X86CC, SDValue &LHS, SDValue &RHS,
1954                            SelectionDAG &DAG) {
1955   X86CC = X86::COND_INVALID;
1956   if (!isFP) {
1957     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
1958       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
1959         // X > -1   -> X == 0, jump !sign.
1960         RHS = DAG.getConstant(0, RHS.getValueType());
1961         X86CC = X86::COND_NS;
1962         return true;
1963       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
1964         // X < 0   -> X == 0, jump on sign.
1965         X86CC = X86::COND_S;
1966         return true;
1967       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
1968         // X < 1   -> X <= 0
1969         RHS = DAG.getConstant(0, RHS.getValueType());
1970         X86CC = X86::COND_LE;
1971         return true;
1972       }
1973     }
1974
1975     switch (SetCCOpcode) {
1976     default: break;
1977     case ISD::SETEQ:  X86CC = X86::COND_E;  break;
1978     case ISD::SETGT:  X86CC = X86::COND_G;  break;
1979     case ISD::SETGE:  X86CC = X86::COND_GE; break;
1980     case ISD::SETLT:  X86CC = X86::COND_L;  break;
1981     case ISD::SETLE:  X86CC = X86::COND_LE; break;
1982     case ISD::SETNE:  X86CC = X86::COND_NE; break;
1983     case ISD::SETULT: X86CC = X86::COND_B;  break;
1984     case ISD::SETUGT: X86CC = X86::COND_A;  break;
1985     case ISD::SETULE: X86CC = X86::COND_BE; break;
1986     case ISD::SETUGE: X86CC = X86::COND_AE; break;
1987     }
1988   } else {
1989     // First determine if it is required or is profitable to flip the operands.
1990
1991     // If LHS is a foldable load, but RHS is not, flip the condition.
1992     if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
1993         !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
1994       SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
1995       std::swap(LHS, RHS);
1996     }
1997
1998     switch (SetCCOpcode) {
1999     default: break;
2000     case ISD::SETOLT:
2001     case ISD::SETOLE:
2002     case ISD::SETUGT:
2003     case ISD::SETUGE:
2004       std::swap(LHS, RHS);
2005       break;
2006     }
2007
2008     // On a floating point condition, the flags are set as follows:
2009     // ZF  PF  CF   op
2010     //  0 | 0 | 0 | X > Y
2011     //  0 | 0 | 1 | X < Y
2012     //  1 | 0 | 0 | X == Y
2013     //  1 | 1 | 1 | unordered
2014     switch (SetCCOpcode) {
2015     default: break;
2016     case ISD::SETUEQ:
2017     case ISD::SETEQ:
2018       X86CC = X86::COND_E;
2019       break;
2020     case ISD::SETOLT:              // flipped
2021     case ISD::SETOGT:
2022     case ISD::SETGT:
2023       X86CC = X86::COND_A;
2024       break;
2025     case ISD::SETOLE:              // flipped
2026     case ISD::SETOGE:
2027     case ISD::SETGE:
2028       X86CC = X86::COND_AE;
2029       break;
2030     case ISD::SETUGT:              // flipped
2031     case ISD::SETULT:
2032     case ISD::SETLT:
2033       X86CC = X86::COND_B;
2034       break;
2035     case ISD::SETUGE:              // flipped
2036     case ISD::SETULE:
2037     case ISD::SETLE:
2038       X86CC = X86::COND_BE;
2039       break;
2040     case ISD::SETONE:
2041     case ISD::SETNE:
2042       X86CC = X86::COND_NE;
2043       break;
2044     case ISD::SETUO:
2045       X86CC = X86::COND_P;
2046       break;
2047     case ISD::SETO:
2048       X86CC = X86::COND_NP;
2049       break;
2050     }
2051   }
2052
2053   return X86CC != X86::COND_INVALID;
2054 }
2055
2056 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2057 /// code. Current x86 isa includes the following FP cmov instructions:
2058 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2059 static bool hasFPCMov(unsigned X86CC) {
2060   switch (X86CC) {
2061   default:
2062     return false;
2063   case X86::COND_B:
2064   case X86::COND_BE:
2065   case X86::COND_E:
2066   case X86::COND_P:
2067   case X86::COND_A:
2068   case X86::COND_AE:
2069   case X86::COND_NE:
2070   case X86::COND_NP:
2071     return true;
2072   }
2073 }
2074
2075 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2076 /// true if Op is undef or if its value falls within the specified range (L, H].
2077 static bool isUndefOrInRange(SDValue Op, unsigned Low, unsigned Hi) {
2078   if (Op.getOpcode() == ISD::UNDEF)
2079     return true;
2080
2081   unsigned Val = cast<ConstantSDNode>(Op)->getZExtValue();
2082   return (Val >= Low && Val < Hi);
2083 }
2084
2085 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2086 /// true if Op is undef or if its value equal to the specified value.
2087 static bool isUndefOrEqual(SDValue Op, unsigned Val) {
2088   if (Op.getOpcode() == ISD::UNDEF)
2089     return true;
2090   return cast<ConstantSDNode>(Op)->getZExtValue() == Val;
2091 }
2092
2093 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2094 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2095 bool X86::isPSHUFDMask(SDNode *N) {
2096   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2097
2098   if (N->getNumOperands() != 2 && N->getNumOperands() != 4)
2099     return false;
2100
2101   // Check if the value doesn't reference the second vector.
2102   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2103     SDValue Arg = N->getOperand(i);
2104     if (Arg.getOpcode() == ISD::UNDEF) continue;
2105     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2106     if (cast<ConstantSDNode>(Arg)->getZExtValue() >= e)
2107       return false;
2108   }
2109
2110   return true;
2111 }
2112
2113 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2114 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2115 bool X86::isPSHUFHWMask(SDNode *N) {
2116   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2117
2118   if (N->getNumOperands() != 8)
2119     return false;
2120
2121   // Lower quadword copied in order.
2122   for (unsigned i = 0; i != 4; ++i) {
2123     SDValue Arg = N->getOperand(i);
2124     if (Arg.getOpcode() == ISD::UNDEF) continue;
2125     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2126     if (cast<ConstantSDNode>(Arg)->getZExtValue() != i)
2127       return false;
2128   }
2129
2130   // Upper quadword shuffled.
2131   for (unsigned i = 4; i != 8; ++i) {
2132     SDValue Arg = N->getOperand(i);
2133     if (Arg.getOpcode() == ISD::UNDEF) continue;
2134     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2135     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2136     if (Val < 4 || Val > 7)
2137       return false;
2138   }
2139
2140   return true;
2141 }
2142
2143 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2144 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2145 bool X86::isPSHUFLWMask(SDNode *N) {
2146   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2147
2148   if (N->getNumOperands() != 8)
2149     return false;
2150
2151   // Upper quadword copied in order.
2152   for (unsigned i = 4; i != 8; ++i)
2153     if (!isUndefOrEqual(N->getOperand(i), i))
2154       return false;
2155
2156   // Lower quadword shuffled.
2157   for (unsigned i = 0; i != 4; ++i)
2158     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2159       return false;
2160
2161   return true;
2162 }
2163
2164 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2165 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2166 static bool isSHUFPMask(SDOperandPtr Elems, unsigned NumElems) {
2167   if (NumElems != 2 && NumElems != 4) return false;
2168
2169   unsigned Half = NumElems / 2;
2170   for (unsigned i = 0; i < Half; ++i)
2171     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2172       return false;
2173   for (unsigned i = Half; i < NumElems; ++i)
2174     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2175       return false;
2176
2177   return true;
2178 }
2179
2180 bool X86::isSHUFPMask(SDNode *N) {
2181   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2182   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2183 }
2184
2185 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2186 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2187 /// half elements to come from vector 1 (which would equal the dest.) and
2188 /// the upper half to come from vector 2.
2189 static bool isCommutedSHUFP(SDOperandPtr Ops, unsigned NumOps) {
2190   if (NumOps != 2 && NumOps != 4) return false;
2191
2192   unsigned Half = NumOps / 2;
2193   for (unsigned i = 0; i < Half; ++i)
2194     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2195       return false;
2196   for (unsigned i = Half; i < NumOps; ++i)
2197     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2198       return false;
2199   return true;
2200 }
2201
2202 static bool isCommutedSHUFP(SDNode *N) {
2203   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2204   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2205 }
2206
2207 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2208 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2209 bool X86::isMOVHLPSMask(SDNode *N) {
2210   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2211
2212   if (N->getNumOperands() != 4)
2213     return false;
2214
2215   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2216   return isUndefOrEqual(N->getOperand(0), 6) &&
2217          isUndefOrEqual(N->getOperand(1), 7) &&
2218          isUndefOrEqual(N->getOperand(2), 2) &&
2219          isUndefOrEqual(N->getOperand(3), 3);
2220 }
2221
2222 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2223 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2224 /// <2, 3, 2, 3>
2225 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2226   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2227
2228   if (N->getNumOperands() != 4)
2229     return false;
2230
2231   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2232   return isUndefOrEqual(N->getOperand(0), 2) &&
2233          isUndefOrEqual(N->getOperand(1), 3) &&
2234          isUndefOrEqual(N->getOperand(2), 2) &&
2235          isUndefOrEqual(N->getOperand(3), 3);
2236 }
2237
2238 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2239 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2240 bool X86::isMOVLPMask(SDNode *N) {
2241   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2242
2243   unsigned NumElems = N->getNumOperands();
2244   if (NumElems != 2 && NumElems != 4)
2245     return false;
2246
2247   for (unsigned i = 0; i < NumElems/2; ++i)
2248     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2249       return false;
2250
2251   for (unsigned i = NumElems/2; i < NumElems; ++i)
2252     if (!isUndefOrEqual(N->getOperand(i), i))
2253       return false;
2254
2255   return true;
2256 }
2257
2258 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2259 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2260 /// and MOVLHPS.
2261 bool X86::isMOVHPMask(SDNode *N) {
2262   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2263
2264   unsigned NumElems = N->getNumOperands();
2265   if (NumElems != 2 && NumElems != 4)
2266     return false;
2267
2268   for (unsigned i = 0; i < NumElems/2; ++i)
2269     if (!isUndefOrEqual(N->getOperand(i), i))
2270       return false;
2271
2272   for (unsigned i = 0; i < NumElems/2; ++i) {
2273     SDValue Arg = N->getOperand(i + NumElems/2);
2274     if (!isUndefOrEqual(Arg, i + NumElems))
2275       return false;
2276   }
2277
2278   return true;
2279 }
2280
2281 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2282 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2283 bool static isUNPCKLMask(SDOperandPtr Elts, unsigned NumElts,
2284                          bool V2IsSplat = false) {
2285   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2286     return false;
2287
2288   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2289     SDValue BitI  = Elts[i];
2290     SDValue BitI1 = Elts[i+1];
2291     if (!isUndefOrEqual(BitI, j))
2292       return false;
2293     if (V2IsSplat) {
2294       if (isUndefOrEqual(BitI1, NumElts))
2295         return false;
2296     } else {
2297       if (!isUndefOrEqual(BitI1, j + NumElts))
2298         return false;
2299     }
2300   }
2301
2302   return true;
2303 }
2304
2305 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2306   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2307   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2308 }
2309
2310 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2311 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2312 bool static isUNPCKHMask(SDOperandPtr Elts, unsigned NumElts,
2313                          bool V2IsSplat = false) {
2314   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2315     return false;
2316
2317   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2318     SDValue BitI  = Elts[i];
2319     SDValue BitI1 = Elts[i+1];
2320     if (!isUndefOrEqual(BitI, j + NumElts/2))
2321       return false;
2322     if (V2IsSplat) {
2323       if (isUndefOrEqual(BitI1, NumElts))
2324         return false;
2325     } else {
2326       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2327         return false;
2328     }
2329   }
2330
2331   return true;
2332 }
2333
2334 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2335   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2336   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2337 }
2338
2339 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2340 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2341 /// <0, 0, 1, 1>
2342 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2343   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2344
2345   unsigned NumElems = N->getNumOperands();
2346   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2347     return false;
2348
2349   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2350     SDValue BitI  = N->getOperand(i);
2351     SDValue BitI1 = N->getOperand(i+1);
2352
2353     if (!isUndefOrEqual(BitI, j))
2354       return false;
2355     if (!isUndefOrEqual(BitI1, j))
2356       return false;
2357   }
2358
2359   return true;
2360 }
2361
2362 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2363 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2364 /// <2, 2, 3, 3>
2365 bool X86::isUNPCKH_v_undef_Mask(SDNode *N) {
2366   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2367
2368   unsigned NumElems = N->getNumOperands();
2369   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2370     return false;
2371
2372   for (unsigned i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2373     SDValue BitI  = N->getOperand(i);
2374     SDValue BitI1 = N->getOperand(i + 1);
2375
2376     if (!isUndefOrEqual(BitI, j))
2377       return false;
2378     if (!isUndefOrEqual(BitI1, j))
2379       return false;
2380   }
2381
2382   return true;
2383 }
2384
2385 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2386 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2387 /// MOVSD, and MOVD, i.e. setting the lowest element.
2388 static bool isMOVLMask(SDOperandPtr Elts, unsigned NumElts) {
2389   if (NumElts != 2 && NumElts != 4)
2390     return false;
2391
2392   if (!isUndefOrEqual(Elts[0], NumElts))
2393     return false;
2394
2395   for (unsigned i = 1; i < NumElts; ++i) {
2396     if (!isUndefOrEqual(Elts[i], i))
2397       return false;
2398   }
2399
2400   return true;
2401 }
2402
2403 bool X86::isMOVLMask(SDNode *N) {
2404   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2405   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2406 }
2407
2408 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2409 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2410 /// element of vector 2 and the other elements to come from vector 1 in order.
2411 static bool isCommutedMOVL(SDOperandPtr Ops, unsigned NumOps,
2412                            bool V2IsSplat = false,
2413                            bool V2IsUndef = false) {
2414   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2415     return false;
2416
2417   if (!isUndefOrEqual(Ops[0], 0))
2418     return false;
2419
2420   for (unsigned i = 1; i < NumOps; ++i) {
2421     SDValue Arg = Ops[i];
2422     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2423           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2424           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2425       return false;
2426   }
2427
2428   return true;
2429 }
2430
2431 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2432                            bool V2IsUndef = false) {
2433   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2434   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2435                         V2IsSplat, V2IsUndef);
2436 }
2437
2438 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2439 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2440 bool X86::isMOVSHDUPMask(SDNode *N) {
2441   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2442
2443   if (N->getNumOperands() != 4)
2444     return false;
2445
2446   // Expect 1, 1, 3, 3
2447   for (unsigned i = 0; i < 2; ++i) {
2448     SDValue Arg = N->getOperand(i);
2449     if (Arg.getOpcode() == ISD::UNDEF) continue;
2450     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2451     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2452     if (Val != 1) return false;
2453   }
2454
2455   bool HasHi = false;
2456   for (unsigned i = 2; i < 4; ++i) {
2457     SDValue Arg = N->getOperand(i);
2458     if (Arg.getOpcode() == ISD::UNDEF) continue;
2459     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2460     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2461     if (Val != 3) return false;
2462     HasHi = true;
2463   }
2464
2465   // Don't use movshdup if it can be done with a shufps.
2466   return HasHi;
2467 }
2468
2469 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2470 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2471 bool X86::isMOVSLDUPMask(SDNode *N) {
2472   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2473
2474   if (N->getNumOperands() != 4)
2475     return false;
2476
2477   // Expect 0, 0, 2, 2
2478   for (unsigned i = 0; i < 2; ++i) {
2479     SDValue Arg = N->getOperand(i);
2480     if (Arg.getOpcode() == ISD::UNDEF) continue;
2481     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2482     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2483     if (Val != 0) return false;
2484   }
2485
2486   bool HasHi = false;
2487   for (unsigned i = 2; i < 4; ++i) {
2488     SDValue Arg = N->getOperand(i);
2489     if (Arg.getOpcode() == ISD::UNDEF) continue;
2490     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2491     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2492     if (Val != 2) return false;
2493     HasHi = true;
2494   }
2495
2496   // Don't use movshdup if it can be done with a shufps.
2497   return HasHi;
2498 }
2499
2500 /// isIdentityMask - Return true if the specified VECTOR_SHUFFLE operand
2501 /// specifies a identity operation on the LHS or RHS.
2502 static bool isIdentityMask(SDNode *N, bool RHS = false) {
2503   unsigned NumElems = N->getNumOperands();
2504   for (unsigned i = 0; i < NumElems; ++i)
2505     if (!isUndefOrEqual(N->getOperand(i), i + (RHS ? NumElems : 0)))
2506       return false;
2507   return true;
2508 }
2509
2510 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2511 /// a splat of a single element.
2512 static bool isSplatMask(SDNode *N) {
2513   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2514
2515   // This is a splat operation if each element of the permute is the same, and
2516   // if the value doesn't reference the second vector.
2517   unsigned NumElems = N->getNumOperands();
2518   SDValue ElementBase;
2519   unsigned i = 0;
2520   for (; i != NumElems; ++i) {
2521     SDValue Elt = N->getOperand(i);
2522     if (isa<ConstantSDNode>(Elt)) {
2523       ElementBase = Elt;
2524       break;
2525     }
2526   }
2527
2528   if (!ElementBase.getNode())
2529     return false;
2530
2531   for (; i != NumElems; ++i) {
2532     SDValue Arg = N->getOperand(i);
2533     if (Arg.getOpcode() == ISD::UNDEF) continue;
2534     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2535     if (Arg != ElementBase) return false;
2536   }
2537
2538   // Make sure it is a splat of the first vector operand.
2539   return cast<ConstantSDNode>(ElementBase)->getZExtValue() < NumElems;
2540 }
2541
2542 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2543 /// a splat of a single element and it's a 2 or 4 element mask.
2544 bool X86::isSplatMask(SDNode *N) {
2545   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2546
2547   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2548   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2549     return false;
2550   return ::isSplatMask(N);
2551 }
2552
2553 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2554 /// specifies a splat of zero element.
2555 bool X86::isSplatLoMask(SDNode *N) {
2556   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2557
2558   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2559     if (!isUndefOrEqual(N->getOperand(i), 0))
2560       return false;
2561   return true;
2562 }
2563
2564 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2565 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2566 bool X86::isMOVDDUPMask(SDNode *N) {
2567   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2568
2569   unsigned e = N->getNumOperands() / 2;
2570   for (unsigned i = 0; i < e; ++i)
2571     if (!isUndefOrEqual(N->getOperand(i), i))
2572       return false;
2573   for (unsigned i = 0; i < e; ++i)
2574     if (!isUndefOrEqual(N->getOperand(e+i), i))
2575       return false;
2576   return true;
2577 }
2578
2579 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2580 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2581 /// instructions.
2582 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2583   unsigned NumOperands = N->getNumOperands();
2584   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2585   unsigned Mask = 0;
2586   for (unsigned i = 0; i < NumOperands; ++i) {
2587     unsigned Val = 0;
2588     SDValue Arg = N->getOperand(NumOperands-i-1);
2589     if (Arg.getOpcode() != ISD::UNDEF)
2590       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2591     if (Val >= NumOperands) Val -= NumOperands;
2592     Mask |= Val;
2593     if (i != NumOperands - 1)
2594       Mask <<= Shift;
2595   }
2596
2597   return Mask;
2598 }
2599
2600 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2601 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2602 /// instructions.
2603 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2604   unsigned Mask = 0;
2605   // 8 nodes, but we only care about the last 4.
2606   for (unsigned i = 7; i >= 4; --i) {
2607     unsigned Val = 0;
2608     SDValue Arg = N->getOperand(i);
2609     if (Arg.getOpcode() != ISD::UNDEF)
2610       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2611     Mask |= (Val - 4);
2612     if (i != 4)
2613       Mask <<= 2;
2614   }
2615
2616   return Mask;
2617 }
2618
2619 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2620 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2621 /// instructions.
2622 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2623   unsigned Mask = 0;
2624   // 8 nodes, but we only care about the first 4.
2625   for (int i = 3; i >= 0; --i) {
2626     unsigned Val = 0;
2627     SDValue Arg = N->getOperand(i);
2628     if (Arg.getOpcode() != ISD::UNDEF)
2629       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2630     Mask |= Val;
2631     if (i != 0)
2632       Mask <<= 2;
2633   }
2634
2635   return Mask;
2636 }
2637
2638 /// isPSHUFHW_PSHUFLWMask - true if the specified VECTOR_SHUFFLE operand
2639 /// specifies a 8 element shuffle that can be broken into a pair of
2640 /// PSHUFHW and PSHUFLW.
2641 static bool isPSHUFHW_PSHUFLWMask(SDNode *N) {
2642   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2643
2644   if (N->getNumOperands() != 8)
2645     return false;
2646
2647   // Lower quadword shuffled.
2648   for (unsigned i = 0; i != 4; ++i) {
2649     SDValue Arg = N->getOperand(i);
2650     if (Arg.getOpcode() == ISD::UNDEF) continue;
2651     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2652     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2653     if (Val >= 4)
2654       return false;
2655   }
2656
2657   // Upper quadword shuffled.
2658   for (unsigned i = 4; i != 8; ++i) {
2659     SDValue Arg = N->getOperand(i);
2660     if (Arg.getOpcode() == ISD::UNDEF) continue;
2661     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2662     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2663     if (Val < 4 || Val > 7)
2664       return false;
2665   }
2666
2667   return true;
2668 }
2669
2670 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as
2671 /// values in ther permute mask.
2672 static SDValue CommuteVectorShuffle(SDValue Op, SDValue &V1,
2673                                       SDValue &V2, SDValue &Mask,
2674                                       SelectionDAG &DAG) {
2675   MVT VT = Op.getValueType();
2676   MVT MaskVT = Mask.getValueType();
2677   MVT EltVT = MaskVT.getVectorElementType();
2678   unsigned NumElems = Mask.getNumOperands();
2679   SmallVector<SDValue, 8> MaskVec;
2680
2681   for (unsigned i = 0; i != NumElems; ++i) {
2682     SDValue Arg = Mask.getOperand(i);
2683     if (Arg.getOpcode() == ISD::UNDEF) {
2684       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2685       continue;
2686     }
2687     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2688     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2689     if (Val < NumElems)
2690       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2691     else
2692       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2693   }
2694
2695   std::swap(V1, V2);
2696   Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], NumElems);
2697   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2698 }
2699
2700 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2701 /// the two vector operands have swapped position.
2702 static
2703 SDValue CommuteVectorShuffleMask(SDValue Mask, SelectionDAG &DAG) {
2704   MVT MaskVT = Mask.getValueType();
2705   MVT EltVT = MaskVT.getVectorElementType();
2706   unsigned NumElems = Mask.getNumOperands();
2707   SmallVector<SDValue, 8> MaskVec;
2708   for (unsigned i = 0; i != NumElems; ++i) {
2709     SDValue Arg = Mask.getOperand(i);
2710     if (Arg.getOpcode() == ISD::UNDEF) {
2711       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2712       continue;
2713     }
2714     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2715     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2716     if (Val < NumElems)
2717       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2718     else
2719       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2720   }
2721   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], NumElems);
2722 }
2723
2724
2725 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2726 /// match movhlps. The lower half elements should come from upper half of
2727 /// V1 (and in order), and the upper half elements should come from the upper
2728 /// half of V2 (and in order).
2729 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2730   unsigned NumElems = Mask->getNumOperands();
2731   if (NumElems != 4)
2732     return false;
2733   for (unsigned i = 0, e = 2; i != e; ++i)
2734     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2735       return false;
2736   for (unsigned i = 2; i != 4; ++i)
2737     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2738       return false;
2739   return true;
2740 }
2741
2742 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2743 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2744 /// required.
2745 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2746   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2747     return false;
2748   N = N->getOperand(0).getNode();
2749   if (!ISD::isNON_EXTLoad(N))
2750     return false;
2751   if (LD)
2752     *LD = cast<LoadSDNode>(N);
2753   return true;
2754 }
2755
2756 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2757 /// match movlp{s|d}. The lower half elements should come from lower half of
2758 /// V1 (and in order), and the upper half elements should come from the upper
2759 /// half of V2 (and in order). And since V1 will become the source of the
2760 /// MOVLP, it must be either a vector load or a scalar load to vector.
2761 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2762   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2763     return false;
2764   // Is V2 is a vector load, don't do this transformation. We will try to use
2765   // load folding shufps op.
2766   if (ISD::isNON_EXTLoad(V2))
2767     return false;
2768
2769   unsigned NumElems = Mask->getNumOperands();
2770   if (NumElems != 2 && NumElems != 4)
2771     return false;
2772   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2773     if (!isUndefOrEqual(Mask->getOperand(i), i))
2774       return false;
2775   for (unsigned i = NumElems/2; i != NumElems; ++i)
2776     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2777       return false;
2778   return true;
2779 }
2780
2781 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2782 /// all the same.
2783 static bool isSplatVector(SDNode *N) {
2784   if (N->getOpcode() != ISD::BUILD_VECTOR)
2785     return false;
2786
2787   SDValue SplatValue = N->getOperand(0);
2788   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2789     if (N->getOperand(i) != SplatValue)
2790       return false;
2791   return true;
2792 }
2793
2794 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2795 /// to an undef.
2796 static bool isUndefShuffle(SDNode *N) {
2797   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2798     return false;
2799
2800   SDValue V1 = N->getOperand(0);
2801   SDValue V2 = N->getOperand(1);
2802   SDValue Mask = N->getOperand(2);
2803   unsigned NumElems = Mask.getNumOperands();
2804   for (unsigned i = 0; i != NumElems; ++i) {
2805     SDValue Arg = Mask.getOperand(i);
2806     if (Arg.getOpcode() != ISD::UNDEF) {
2807       unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2808       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2809         return false;
2810       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2811         return false;
2812     }
2813   }
2814   return true;
2815 }
2816
2817 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2818 /// constant +0.0.
2819 static inline bool isZeroNode(SDValue Elt) {
2820   return ((isa<ConstantSDNode>(Elt) &&
2821            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2822           (isa<ConstantFPSDNode>(Elt) &&
2823            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2824 }
2825
2826 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2827 /// to an zero vector.
2828 static bool isZeroShuffle(SDNode *N) {
2829   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2830     return false;
2831
2832   SDValue V1 = N->getOperand(0);
2833   SDValue V2 = N->getOperand(1);
2834   SDValue Mask = N->getOperand(2);
2835   unsigned NumElems = Mask.getNumOperands();
2836   for (unsigned i = 0; i != NumElems; ++i) {
2837     SDValue Arg = Mask.getOperand(i);
2838     if (Arg.getOpcode() == ISD::UNDEF)
2839       continue;
2840     
2841     unsigned Idx = cast<ConstantSDNode>(Arg)->getZExtValue();
2842     if (Idx < NumElems) {
2843       unsigned Opc = V1.getNode()->getOpcode();
2844       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2845         continue;
2846       if (Opc != ISD::BUILD_VECTOR ||
2847           !isZeroNode(V1.getNode()->getOperand(Idx)))
2848         return false;
2849     } else if (Idx >= NumElems) {
2850       unsigned Opc = V2.getNode()->getOpcode();
2851       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2852         continue;
2853       if (Opc != ISD::BUILD_VECTOR ||
2854           !isZeroNode(V2.getNode()->getOperand(Idx - NumElems)))
2855         return false;
2856     }
2857   }
2858   return true;
2859 }
2860
2861 /// getZeroVector - Returns a vector of specified type with all zero elements.
2862 ///
2863 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG) {
2864   assert(VT.isVector() && "Expected a vector type");
2865   
2866   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2867   // type.  This ensures they get CSE'd.
2868   SDValue Vec;
2869   if (VT.getSizeInBits() == 64) { // MMX
2870     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2871     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, Cst, Cst);
2872   } else if (HasSSE2) {  // SSE2
2873     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2874     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Cst, Cst, Cst, Cst);
2875   } else { // SSE1
2876     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2877     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4f32, Cst, Cst, Cst, Cst);
2878   }
2879   return DAG.getNode(ISD::BIT_CONVERT, VT, Vec);
2880 }
2881
2882 /// getOnesVector - Returns a vector of specified type with all bits set.
2883 ///
2884 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG) {
2885   assert(VT.isVector() && "Expected a vector type");
2886   
2887   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2888   // type.  This ensures they get CSE'd.
2889   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2890   SDValue Vec;
2891   if (VT.getSizeInBits() == 64)  // MMX
2892     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, Cst, Cst);
2893   else                                              // SSE
2894     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Cst, Cst, Cst, Cst);
2895   return DAG.getNode(ISD::BIT_CONVERT, VT, Vec);
2896 }
2897
2898
2899 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2900 /// that point to V2 points to its first element.
2901 static SDValue NormalizeMask(SDValue Mask, SelectionDAG &DAG) {
2902   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2903
2904   bool Changed = false;
2905   SmallVector<SDValue, 8> MaskVec;
2906   unsigned NumElems = Mask.getNumOperands();
2907   for (unsigned i = 0; i != NumElems; ++i) {
2908     SDValue Arg = Mask.getOperand(i);
2909     if (Arg.getOpcode() != ISD::UNDEF) {
2910       unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2911       if (Val > NumElems) {
2912         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2913         Changed = true;
2914       }
2915     }
2916     MaskVec.push_back(Arg);
2917   }
2918
2919   if (Changed)
2920     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getValueType(),
2921                        &MaskVec[0], MaskVec.size());
2922   return Mask;
2923 }
2924
2925 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2926 /// operation of specified width.
2927 static SDValue getMOVLMask(unsigned NumElems, SelectionDAG &DAG) {
2928   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2929   MVT BaseVT = MaskVT.getVectorElementType();
2930
2931   SmallVector<SDValue, 8> MaskVec;
2932   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2933   for (unsigned i = 1; i != NumElems; ++i)
2934     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2935   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2936 }
2937
2938 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2939 /// of specified width.
2940 static SDValue getUnpacklMask(unsigned NumElems, SelectionDAG &DAG) {
2941   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2942   MVT BaseVT = MaskVT.getVectorElementType();
2943   SmallVector<SDValue, 8> MaskVec;
2944   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2945     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
2946     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
2947   }
2948   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2949 }
2950
2951 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
2952 /// of specified width.
2953 static SDValue getUnpackhMask(unsigned NumElems, SelectionDAG &DAG) {
2954   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2955   MVT BaseVT = MaskVT.getVectorElementType();
2956   unsigned Half = NumElems/2;
2957   SmallVector<SDValue, 8> MaskVec;
2958   for (unsigned i = 0; i != Half; ++i) {
2959     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
2960     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
2961   }
2962   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2963 }
2964
2965 /// getSwapEltZeroMask - Returns a vector_shuffle mask for a shuffle that swaps
2966 /// element #0 of a vector with the specified index, leaving the rest of the
2967 /// elements in place.
2968 static SDValue getSwapEltZeroMask(unsigned NumElems, unsigned DestElt,
2969                                    SelectionDAG &DAG) {
2970   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2971   MVT BaseVT = MaskVT.getVectorElementType();
2972   SmallVector<SDValue, 8> MaskVec;
2973   // Element #0 of the result gets the elt we are replacing.
2974   MaskVec.push_back(DAG.getConstant(DestElt, BaseVT));
2975   for (unsigned i = 1; i != NumElems; ++i)
2976     MaskVec.push_back(DAG.getConstant(i == DestElt ? 0 : i, BaseVT));
2977   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2978 }
2979
2980 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2981 static SDValue PromoteSplat(SDValue Op, SelectionDAG &DAG, bool HasSSE2) {
2982   MVT PVT = HasSSE2 ? MVT::v4i32 : MVT::v4f32;
2983   MVT VT = Op.getValueType();
2984   if (PVT == VT)
2985     return Op;
2986   SDValue V1 = Op.getOperand(0);
2987   SDValue Mask = Op.getOperand(2);
2988   unsigned NumElems = Mask.getNumOperands();
2989   // Special handling of v4f32 -> v4i32.
2990   if (VT != MVT::v4f32) {
2991     Mask = getUnpacklMask(NumElems, DAG);
2992     while (NumElems > 4) {
2993       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1, Mask);
2994       NumElems >>= 1;
2995     }
2996     Mask = getZeroVector(MVT::v4i32, true, DAG);
2997   }
2998
2999   V1 = DAG.getNode(ISD::BIT_CONVERT, PVT, V1);
3000   SDValue Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, PVT, V1,
3001                                   DAG.getNode(ISD::UNDEF, PVT), Mask);
3002   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
3003 }
3004
3005 /// isVectorLoad - Returns true if the node is a vector load, a scalar
3006 /// load that's promoted to vector, or a load bitcasted.
3007 static bool isVectorLoad(SDValue Op) {
3008   assert(Op.getValueType().isVector() && "Expected a vector type");
3009   if (Op.getOpcode() == ISD::SCALAR_TO_VECTOR ||
3010       Op.getOpcode() == ISD::BIT_CONVERT) {
3011     return isa<LoadSDNode>(Op.getOperand(0));
3012   }
3013   return isa<LoadSDNode>(Op);
3014 }
3015
3016
3017 /// CanonicalizeMovddup - Cannonicalize movddup shuffle to v2f64.
3018 ///
3019 static SDValue CanonicalizeMovddup(SDValue Op, SDValue V1, SDValue Mask,
3020                                    SelectionDAG &DAG, bool HasSSE3) {
3021   // If we have sse3 and shuffle has more than one use or input is a load, then
3022   // use movddup. Otherwise, use movlhps.
3023   bool UseMovddup = HasSSE3 && (!Op.hasOneUse() || isVectorLoad(V1));
3024   MVT PVT = UseMovddup ? MVT::v2f64 : MVT::v4f32;
3025   MVT VT = Op.getValueType();
3026   if (VT == PVT)
3027     return Op;
3028   unsigned NumElems = PVT.getVectorNumElements();
3029   if (NumElems == 2) {
3030     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3031     Mask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, Cst, Cst);
3032   } else {
3033     assert(NumElems == 4);
3034     SDValue Cst0 = DAG.getTargetConstant(0, MVT::i32);
3035     SDValue Cst1 = DAG.getTargetConstant(1, MVT::i32);
3036     Mask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Cst0, Cst1, Cst0, Cst1);
3037   }
3038
3039   V1 = DAG.getNode(ISD::BIT_CONVERT, PVT, V1);
3040   SDValue Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, PVT, V1,
3041                                 DAG.getNode(ISD::UNDEF, PVT), Mask);
3042   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
3043 }
3044
3045 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3046 /// vector of zero or undef vector.  This produces a shuffle where the low
3047 /// element of V2 is swizzled into the zero/undef vector, landing at element
3048 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3049 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3050                                              bool isZero, bool HasSSE2,
3051                                              SelectionDAG &DAG) {
3052   MVT VT = V2.getValueType();
3053   SDValue V1 = isZero
3054     ? getZeroVector(VT, HasSSE2, DAG) : DAG.getNode(ISD::UNDEF, VT);
3055   unsigned NumElems = V2.getValueType().getVectorNumElements();
3056   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3057   MVT EVT = MaskVT.getVectorElementType();
3058   SmallVector<SDValue, 16> MaskVec;
3059   for (unsigned i = 0; i != NumElems; ++i)
3060     if (i == Idx)  // If this is the insertion idx, put the low elt of V2 here.
3061       MaskVec.push_back(DAG.getConstant(NumElems, EVT));
3062     else
3063       MaskVec.push_back(DAG.getConstant(i, EVT));
3064   SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3065                                &MaskVec[0], MaskVec.size());
3066   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3067 }
3068
3069 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3070 /// a shuffle that is zero.
3071 static
3072 unsigned getNumOfConsecutiveZeros(SDValue Op, SDValue Mask,
3073                                   unsigned NumElems, bool Low,
3074                                   SelectionDAG &DAG) {
3075   unsigned NumZeros = 0;
3076   for (unsigned i = 0; i < NumElems; ++i) {
3077     unsigned Index = Low ? i : NumElems-i-1;
3078     SDValue Idx = Mask.getOperand(Index);
3079     if (Idx.getOpcode() == ISD::UNDEF) {
3080       ++NumZeros;
3081       continue;
3082     }
3083     SDValue Elt = DAG.getShuffleScalarElt(Op.getNode(), Index);
3084     if (Elt.getNode() && isZeroNode(Elt))
3085       ++NumZeros;
3086     else
3087       break;
3088   }
3089   return NumZeros;
3090 }
3091
3092 /// isVectorShift - Returns true if the shuffle can be implemented as a
3093 /// logical left or right shift of a vector.
3094 static bool isVectorShift(SDValue Op, SDValue Mask, SelectionDAG &DAG,
3095                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3096   unsigned NumElems = Mask.getNumOperands();
3097
3098   isLeft = true;
3099   unsigned NumZeros= getNumOfConsecutiveZeros(Op, Mask, NumElems, true, DAG);
3100   if (!NumZeros) {
3101     isLeft = false;
3102     NumZeros = getNumOfConsecutiveZeros(Op, Mask, NumElems, false, DAG);
3103     if (!NumZeros)
3104       return false;
3105   }
3106
3107   bool SeenV1 = false;
3108   bool SeenV2 = false;
3109   for (unsigned i = NumZeros; i < NumElems; ++i) {
3110     unsigned Val = isLeft ? (i - NumZeros) : i;
3111     SDValue Idx = Mask.getOperand(isLeft ? i : (i - NumZeros));
3112     if (Idx.getOpcode() == ISD::UNDEF)
3113       continue;
3114     unsigned Index = cast<ConstantSDNode>(Idx)->getZExtValue();
3115     if (Index < NumElems)
3116       SeenV1 = true;
3117     else {
3118       Index -= NumElems;
3119       SeenV2 = true;
3120     }
3121     if (Index != Val)
3122       return false;
3123   }
3124   if (SeenV1 && SeenV2)
3125     return false;
3126
3127   ShVal = SeenV1 ? Op.getOperand(0) : Op.getOperand(1);
3128   ShAmt = NumZeros;
3129   return true;
3130 }
3131
3132
3133 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3134 ///
3135 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3136                                        unsigned NumNonZero, unsigned NumZero,
3137                                        SelectionDAG &DAG, TargetLowering &TLI) {
3138   if (NumNonZero > 8)
3139     return SDValue();
3140
3141   SDValue V(0, 0);
3142   bool First = true;
3143   for (unsigned i = 0; i < 16; ++i) {
3144     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3145     if (ThisIsNonZero && First) {
3146       if (NumZero)
3147         V = getZeroVector(MVT::v8i16, true, DAG);
3148       else
3149         V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
3150       First = false;
3151     }
3152
3153     if ((i & 1) != 0) {
3154       SDValue ThisElt(0, 0), LastElt(0, 0);
3155       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3156       if (LastIsNonZero) {
3157         LastElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i-1));
3158       }
3159       if (ThisIsNonZero) {
3160         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i));
3161         ThisElt = DAG.getNode(ISD::SHL, MVT::i16,
3162                               ThisElt, DAG.getConstant(8, MVT::i8));
3163         if (LastIsNonZero)
3164           ThisElt = DAG.getNode(ISD::OR, MVT::i16, ThisElt, LastElt);
3165       } else
3166         ThisElt = LastElt;
3167
3168       if (ThisElt.getNode())
3169         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, ThisElt,
3170                         DAG.getIntPtrConstant(i/2));
3171     }
3172   }
3173
3174   return DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, V);
3175 }
3176
3177 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3178 ///
3179 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3180                                        unsigned NumNonZero, unsigned NumZero,
3181                                        SelectionDAG &DAG, TargetLowering &TLI) {
3182   if (NumNonZero > 4)
3183     return SDValue();
3184
3185   SDValue V(0, 0);
3186   bool First = true;
3187   for (unsigned i = 0; i < 8; ++i) {
3188     bool isNonZero = (NonZeros & (1 << i)) != 0;
3189     if (isNonZero) {
3190       if (First) {
3191         if (NumZero)
3192           V = getZeroVector(MVT::v8i16, true, DAG);
3193         else
3194           V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
3195         First = false;
3196       }
3197       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, Op.getOperand(i),
3198                       DAG.getIntPtrConstant(i));
3199     }
3200   }
3201
3202   return V;
3203 }
3204
3205 /// getVShift - Return a vector logical shift node.
3206 ///
3207 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3208                            unsigned NumBits, SelectionDAG &DAG,
3209                            const TargetLowering &TLI) {
3210   bool isMMX = VT.getSizeInBits() == 64;
3211   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3212   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3213   SrcOp = DAG.getNode(ISD::BIT_CONVERT, ShVT, SrcOp);
3214   return DAG.getNode(ISD::BIT_CONVERT, VT,
3215                      DAG.getNode(Opc, ShVT, SrcOp,
3216                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3217 }
3218
3219 SDValue
3220 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3221   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3222   if (ISD::isBuildVectorAllZeros(Op.getNode())
3223       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3224     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3225     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3226     // eliminated on x86-32 hosts.
3227     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3228       return Op;
3229
3230     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3231       return getOnesVector(Op.getValueType(), DAG);
3232     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG);
3233   }
3234
3235   MVT VT = Op.getValueType();
3236   MVT EVT = VT.getVectorElementType();
3237   unsigned EVTBits = EVT.getSizeInBits();
3238
3239   unsigned NumElems = Op.getNumOperands();
3240   unsigned NumZero  = 0;
3241   unsigned NumNonZero = 0;
3242   unsigned NonZeros = 0;
3243   bool IsAllConstants = true;
3244   SmallSet<SDValue, 8> Values;
3245   for (unsigned i = 0; i < NumElems; ++i) {
3246     SDValue Elt = Op.getOperand(i);
3247     if (Elt.getOpcode() == ISD::UNDEF)
3248       continue;
3249     Values.insert(Elt);
3250     if (Elt.getOpcode() != ISD::Constant &&
3251         Elt.getOpcode() != ISD::ConstantFP)
3252       IsAllConstants = false;
3253     if (isZeroNode(Elt))
3254       NumZero++;
3255     else {
3256       NonZeros |= (1 << i);
3257       NumNonZero++;
3258     }
3259   }
3260
3261   if (NumNonZero == 0) {
3262     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3263     return DAG.getNode(ISD::UNDEF, VT);
3264   }
3265
3266   // Special case for single non-zero, non-undef, element.
3267   if (NumNonZero == 1 && NumElems <= 4) {
3268     unsigned Idx = CountTrailingZeros_32(NonZeros);
3269     SDValue Item = Op.getOperand(Idx);
3270     
3271     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3272     // the value are obviously zero, truncate the value to i32 and do the
3273     // insertion that way.  Only do this if the value is non-constant or if the
3274     // value is a constant being inserted into element 0.  It is cheaper to do
3275     // a constant pool load than it is to do a movd + shuffle.
3276     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3277         (!IsAllConstants || Idx == 0)) {
3278       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3279         // Handle MMX and SSE both.
3280         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3281         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3282         
3283         // Truncate the value (which may itself be a constant) to i32, and
3284         // convert it to a vector with movd (S2V+shuffle to zero extend).
3285         Item = DAG.getNode(ISD::TRUNCATE, MVT::i32, Item);
3286         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VecVT, Item);
3287         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3288                                            Subtarget->hasSSE2(), DAG);
3289         
3290         // Now we have our 32-bit value zero extended in the low element of
3291         // a vector.  If Idx != 0, swizzle it into place.
3292         if (Idx != 0) {
3293           SDValue Ops[] = { 
3294             Item, DAG.getNode(ISD::UNDEF, Item.getValueType()),
3295             getSwapEltZeroMask(VecElts, Idx, DAG)
3296           };
3297           Item = DAG.getNode(ISD::VECTOR_SHUFFLE, VecVT, Ops, 3);
3298         }
3299         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Item);
3300       }
3301     }
3302     
3303     // If we have a constant or non-constant insertion into the low element of
3304     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3305     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3306     // depending on what the source datatype is.  Because we can only get here
3307     // when NumElems <= 4, this only needs to handle i32/f32/i64/f64.
3308     if (Idx == 0 &&
3309         // Don't do this for i64 values on x86-32.
3310         (EVT != MVT::i64 || Subtarget->is64Bit())) {
3311       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
3312       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3313       return getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3314                                          Subtarget->hasSSE2(), DAG);
3315     }
3316
3317     // Is it a vector logical left shift?
3318     if (NumElems == 2 && Idx == 1 &&
3319         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3320       unsigned NumBits = VT.getSizeInBits();
3321       return getVShift(true, VT,
3322                        DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(1)),
3323                        NumBits/2, DAG, *this);
3324     }
3325     
3326     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3327       return SDValue();
3328
3329     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3330     // is a non-constant being inserted into an element other than the low one,
3331     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3332     // movd/movss) to move this into the low element, then shuffle it into
3333     // place.
3334     if (EVTBits == 32) {
3335       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
3336       
3337       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3338       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3339                                          Subtarget->hasSSE2(), DAG);
3340       MVT MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
3341       MVT MaskEVT = MaskVT.getVectorElementType();
3342       SmallVector<SDValue, 8> MaskVec;
3343       for (unsigned i = 0; i < NumElems; i++)
3344         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
3345       SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3346                                    &MaskVec[0], MaskVec.size());
3347       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, Item,
3348                          DAG.getNode(ISD::UNDEF, VT), Mask);
3349     }
3350   }
3351
3352   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3353   if (Values.size() == 1)
3354     return SDValue();
3355   
3356   // A vector full of immediates; various special cases are already
3357   // handled, so this is best done with a single constant-pool load.
3358   if (IsAllConstants)
3359     return SDValue();
3360
3361   // Let legalizer expand 2-wide build_vectors.
3362   if (EVTBits == 64) {
3363     if (NumNonZero == 1) {
3364       // One half is zero or undef.
3365       unsigned Idx = CountTrailingZeros_32(NonZeros);
3366       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT,
3367                                  Op.getOperand(Idx));
3368       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3369                                          Subtarget->hasSSE2(), DAG);
3370     }
3371     return SDValue();
3372   }
3373
3374   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3375   if (EVTBits == 8 && NumElems == 16) {
3376     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3377                                         *this);
3378     if (V.getNode()) return V;
3379   }
3380
3381   if (EVTBits == 16 && NumElems == 8) {
3382     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3383                                         *this);
3384     if (V.getNode()) return V;
3385   }
3386
3387   // If element VT is == 32 bits, turn it into a number of shuffles.
3388   SmallVector<SDValue, 8> V;
3389   V.resize(NumElems);
3390   if (NumElems == 4 && NumZero > 0) {
3391     for (unsigned i = 0; i < 4; ++i) {
3392       bool isZero = !(NonZeros & (1 << i));
3393       if (isZero)
3394         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG);
3395       else
3396         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3397     }
3398
3399     for (unsigned i = 0; i < 2; ++i) {
3400       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3401         default: break;
3402         case 0:
3403           V[i] = V[i*2];  // Must be a zero vector.
3404           break;
3405         case 1:
3406           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2+1], V[i*2],
3407                              getMOVLMask(NumElems, DAG));
3408           break;
3409         case 2:
3410           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3411                              getMOVLMask(NumElems, DAG));
3412           break;
3413         case 3:
3414           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3415                              getUnpacklMask(NumElems, DAG));
3416           break;
3417       }
3418     }
3419
3420     MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3421     MVT EVT = MaskVT.getVectorElementType();
3422     SmallVector<SDValue, 8> MaskVec;
3423     bool Reverse = (NonZeros & 0x3) == 2;
3424     for (unsigned i = 0; i < 2; ++i)
3425       if (Reverse)
3426         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3427       else
3428         MaskVec.push_back(DAG.getConstant(i, EVT));
3429     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3430     for (unsigned i = 0; i < 2; ++i)
3431       if (Reverse)
3432         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3433       else
3434         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3435     SDValue ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3436                                      &MaskVec[0], MaskVec.size());
3437     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[0], V[1], ShufMask);
3438   }
3439
3440   if (Values.size() > 2) {
3441     // Expand into a number of unpckl*.
3442     // e.g. for v4f32
3443     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3444     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3445     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3446     SDValue UnpckMask = getUnpacklMask(NumElems, DAG);
3447     for (unsigned i = 0; i < NumElems; ++i)
3448       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3449     NumElems >>= 1;
3450     while (NumElems != 0) {
3451       for (unsigned i = 0; i < NumElems; ++i)
3452         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i], V[i + NumElems],
3453                            UnpckMask);
3454       NumElems >>= 1;
3455     }
3456     return V[0];
3457   }
3458
3459   return SDValue();
3460 }
3461
3462 static
3463 SDValue LowerVECTOR_SHUFFLEv8i16(SDValue V1, SDValue V2,
3464                                  SDValue PermMask, SelectionDAG &DAG,
3465                                  TargetLowering &TLI) {
3466   SDValue NewV;
3467   MVT MaskVT = MVT::getIntVectorWithNumElements(8);
3468   MVT MaskEVT = MaskVT.getVectorElementType();
3469   MVT PtrVT = TLI.getPointerTy();
3470   SmallVector<SDValue, 8> MaskElts(PermMask.getNode()->op_begin(),
3471                                    PermMask.getNode()->op_end());
3472
3473   // First record which half of which vector the low elements come from.
3474   SmallVector<unsigned, 4> LowQuad(4);
3475   for (unsigned i = 0; i < 4; ++i) {
3476     SDValue Elt = MaskElts[i];
3477     if (Elt.getOpcode() == ISD::UNDEF)
3478       continue;
3479     unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3480     int QuadIdx = EltIdx / 4;
3481     ++LowQuad[QuadIdx];
3482   }
3483
3484   int BestLowQuad = -1;
3485   unsigned MaxQuad = 1;
3486   for (unsigned i = 0; i < 4; ++i) {
3487     if (LowQuad[i] > MaxQuad) {
3488       BestLowQuad = i;
3489       MaxQuad = LowQuad[i];
3490     }
3491   }
3492
3493   // Record which half of which vector the high elements come from.
3494   SmallVector<unsigned, 4> HighQuad(4);
3495   for (unsigned i = 4; i < 8; ++i) {
3496     SDValue Elt = MaskElts[i];
3497     if (Elt.getOpcode() == ISD::UNDEF)
3498       continue;
3499     unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3500     int QuadIdx = EltIdx / 4;
3501     ++HighQuad[QuadIdx];
3502   }
3503
3504   int BestHighQuad = -1;
3505   MaxQuad = 1;
3506   for (unsigned i = 0; i < 4; ++i) {
3507     if (HighQuad[i] > MaxQuad) {
3508       BestHighQuad = i;
3509       MaxQuad = HighQuad[i];
3510     }
3511   }
3512
3513   // If it's possible to sort parts of either half with PSHUF{H|L}W, then do it.
3514   if (BestLowQuad != -1 || BestHighQuad != -1) {
3515     // First sort the 4 chunks in order using shufpd.
3516     SmallVector<SDValue, 8> MaskVec;
3517
3518     if (BestLowQuad != -1)
3519       MaskVec.push_back(DAG.getConstant(BestLowQuad, MVT::i32));
3520     else
3521       MaskVec.push_back(DAG.getConstant(0, MVT::i32));
3522
3523     if (BestHighQuad != -1)
3524       MaskVec.push_back(DAG.getConstant(BestHighQuad, MVT::i32));
3525     else
3526       MaskVec.push_back(DAG.getConstant(1, MVT::i32));
3527
3528     SDValue Mask= DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, &MaskVec[0],2);
3529     NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v2i64,
3530                        DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, V1),
3531                        DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, V2), Mask);
3532     NewV = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, NewV);
3533
3534     // Now sort high and low parts separately.
3535     BitVector InOrder(8);
3536     if (BestLowQuad != -1) {
3537       // Sort lower half in order using PSHUFLW.
3538       MaskVec.clear();
3539       bool AnyOutOrder = false;
3540
3541       for (unsigned i = 0; i != 4; ++i) {
3542         SDValue Elt = MaskElts[i];
3543         if (Elt.getOpcode() == ISD::UNDEF) {
3544           MaskVec.push_back(Elt);
3545           InOrder.set(i);
3546         } else {
3547           unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3548           if (EltIdx != i)
3549             AnyOutOrder = true;
3550
3551           MaskVec.push_back(DAG.getConstant(EltIdx % 4, MaskEVT));
3552
3553           // If this element is in the right place after this shuffle, then
3554           // remember it.
3555           if ((int)(EltIdx / 4) == BestLowQuad)
3556             InOrder.set(i);
3557         }
3558       }
3559       if (AnyOutOrder) {
3560         for (unsigned i = 4; i != 8; ++i)
3561           MaskVec.push_back(DAG.getConstant(i, MaskEVT));
3562         SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], 8);
3563         NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v8i16, NewV, NewV, Mask);
3564       }
3565     }
3566
3567     if (BestHighQuad != -1) {
3568       // Sort high half in order using PSHUFHW if possible.
3569       MaskVec.clear();
3570
3571       for (unsigned i = 0; i != 4; ++i)
3572         MaskVec.push_back(DAG.getConstant(i, MaskEVT));
3573
3574       bool AnyOutOrder = false;
3575       for (unsigned i = 4; i != 8; ++i) {
3576         SDValue Elt = MaskElts[i];
3577         if (Elt.getOpcode() == ISD::UNDEF) {
3578           MaskVec.push_back(Elt);
3579           InOrder.set(i);
3580         } else {
3581           unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3582           if (EltIdx != i)
3583             AnyOutOrder = true;
3584
3585           MaskVec.push_back(DAG.getConstant((EltIdx % 4) + 4, MaskEVT));
3586
3587           // If this element is in the right place after this shuffle, then
3588           // remember it.
3589           if ((int)(EltIdx / 4) == BestHighQuad)
3590             InOrder.set(i);
3591         }
3592       }
3593
3594       if (AnyOutOrder) {
3595         SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], 8);
3596         NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v8i16, NewV, NewV, Mask);
3597       }
3598     }
3599
3600     // The other elements are put in the right place using pextrw and pinsrw.
3601     for (unsigned i = 0; i != 8; ++i) {
3602       if (InOrder[i])
3603         continue;
3604       SDValue Elt = MaskElts[i];
3605       if (Elt.getOpcode() == ISD::UNDEF)
3606         continue;
3607       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3608       SDValue ExtOp = (EltIdx < 8)
3609         ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i16, V1,
3610                       DAG.getConstant(EltIdx, PtrVT))
3611         : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i16, V2,
3612                       DAG.getConstant(EltIdx - 8, PtrVT));
3613       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, NewV, ExtOp,
3614                          DAG.getConstant(i, PtrVT));
3615     }
3616
3617     return NewV;
3618   }
3619
3620   // PSHUF{H|L}W are not used. Lower into extracts and inserts but try to use as
3621   // few as possible. First, let's find out how many elements are already in the
3622   // right order.
3623   unsigned V1InOrder = 0;
3624   unsigned V1FromV1 = 0;
3625   unsigned V2InOrder = 0;
3626   unsigned V2FromV2 = 0;
3627   SmallVector<SDValue, 8> V1Elts;
3628   SmallVector<SDValue, 8> V2Elts;
3629   for (unsigned i = 0; i < 8; ++i) {
3630     SDValue Elt = MaskElts[i];
3631     if (Elt.getOpcode() == ISD::UNDEF) {
3632       V1Elts.push_back(Elt);
3633       V2Elts.push_back(Elt);
3634       ++V1InOrder;
3635       ++V2InOrder;
3636       continue;
3637     }
3638     unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3639     if (EltIdx == i) {
3640       V1Elts.push_back(Elt);
3641       V2Elts.push_back(DAG.getConstant(i+8, MaskEVT));
3642       ++V1InOrder;
3643     } else if (EltIdx == i+8) {
3644       V1Elts.push_back(Elt);
3645       V2Elts.push_back(DAG.getConstant(i, MaskEVT));
3646       ++V2InOrder;
3647     } else if (EltIdx < 8) {
3648       V1Elts.push_back(Elt);
3649       ++V1FromV1;
3650     } else {
3651       V2Elts.push_back(DAG.getConstant(EltIdx-8, MaskEVT));
3652       ++V2FromV2;
3653     }
3654   }
3655
3656   if (V2InOrder > V1InOrder) {
3657     PermMask = CommuteVectorShuffleMask(PermMask, DAG);
3658     std::swap(V1, V2);
3659     std::swap(V1Elts, V2Elts);
3660     std::swap(V1FromV1, V2FromV2);
3661   }
3662
3663   if ((V1FromV1 + V1InOrder) != 8) {
3664     // Some elements are from V2.
3665     if (V1FromV1) {
3666       // If there are elements that are from V1 but out of place,
3667       // then first sort them in place
3668       SmallVector<SDValue, 8> MaskVec;
3669       for (unsigned i = 0; i < 8; ++i) {
3670         SDValue Elt = V1Elts[i];
3671         if (Elt.getOpcode() == ISD::UNDEF) {
3672           MaskVec.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3673           continue;
3674         }
3675         unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3676         if (EltIdx >= 8)
3677           MaskVec.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3678         else
3679           MaskVec.push_back(DAG.getConstant(EltIdx, MaskEVT));
3680       }
3681       SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], 8);
3682       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v8i16, V1, V1, Mask);
3683     }
3684
3685     NewV = V1;
3686     for (unsigned i = 0; i < 8; ++i) {
3687       SDValue Elt = V1Elts[i];
3688       if (Elt.getOpcode() == ISD::UNDEF)
3689         continue;
3690       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3691       if (EltIdx < 8)
3692         continue;
3693       SDValue ExtOp = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i16, V2,
3694                                     DAG.getConstant(EltIdx - 8, PtrVT));
3695       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, NewV, ExtOp,
3696                          DAG.getConstant(i, PtrVT));
3697     }
3698     return NewV;
3699   } else {
3700     // All elements are from V1.
3701     NewV = V1;
3702     for (unsigned i = 0; i < 8; ++i) {
3703       SDValue Elt = V1Elts[i];
3704       if (Elt.getOpcode() == ISD::UNDEF)
3705         continue;
3706       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3707       SDValue ExtOp = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i16, V1,
3708                                     DAG.getConstant(EltIdx, PtrVT));
3709       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, NewV, ExtOp,
3710                          DAG.getConstant(i, PtrVT));
3711     }
3712     return NewV;
3713   }
3714 }
3715
3716 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3717 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3718 /// done when every pair / quad of shuffle mask elements point to elements in
3719 /// the right sequence. e.g.
3720 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3721 static
3722 SDValue RewriteAsNarrowerShuffle(SDValue V1, SDValue V2,
3723                                 MVT VT,
3724                                 SDValue PermMask, SelectionDAG &DAG,
3725                                 TargetLowering &TLI) {
3726   unsigned NumElems = PermMask.getNumOperands();
3727   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3728   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3729   MVT MaskEltVT = MaskVT.getVectorElementType();
3730   MVT NewVT = MaskVT;
3731   switch (VT.getSimpleVT()) {
3732   default: assert(false && "Unexpected!");
3733   case MVT::v4f32: NewVT = MVT::v2f64; break;
3734   case MVT::v4i32: NewVT = MVT::v2i64; break;
3735   case MVT::v8i16: NewVT = MVT::v4i32; break;
3736   case MVT::v16i8: NewVT = MVT::v4i32; break;
3737   }
3738
3739   if (NewWidth == 2) {
3740     if (VT.isInteger())
3741       NewVT = MVT::v2i64;
3742     else
3743       NewVT = MVT::v2f64;
3744   }
3745   unsigned Scale = NumElems / NewWidth;
3746   SmallVector<SDValue, 8> MaskVec;
3747   for (unsigned i = 0; i < NumElems; i += Scale) {
3748     unsigned StartIdx = ~0U;
3749     for (unsigned j = 0; j < Scale; ++j) {
3750       SDValue Elt = PermMask.getOperand(i+j);
3751       if (Elt.getOpcode() == ISD::UNDEF)
3752         continue;
3753       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3754       if (StartIdx == ~0U)
3755         StartIdx = EltIdx - (EltIdx % Scale);
3756       if (EltIdx != StartIdx + j)
3757         return SDValue();
3758     }
3759     if (StartIdx == ~0U)
3760       MaskVec.push_back(DAG.getNode(ISD::UNDEF, MaskEltVT));
3761     else
3762       MaskVec.push_back(DAG.getConstant(StartIdx / Scale, MaskEltVT));
3763   }
3764
3765   V1 = DAG.getNode(ISD::BIT_CONVERT, NewVT, V1);
3766   V2 = DAG.getNode(ISD::BIT_CONVERT, NewVT, V2);
3767   return DAG.getNode(ISD::VECTOR_SHUFFLE, NewVT, V1, V2,
3768                      DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3769                                  &MaskVec[0], MaskVec.size()));
3770 }
3771
3772 /// getVZextMovL - Return a zero-extending vector move low node.
3773 ///
3774 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3775                               SDValue SrcOp, SelectionDAG &DAG,
3776                               const X86Subtarget *Subtarget) {
3777   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3778     LoadSDNode *LD = NULL;
3779     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3780       LD = dyn_cast<LoadSDNode>(SrcOp);
3781     if (!LD) {
3782       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3783       // instead.
3784       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3785       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3786           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3787           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3788           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3789         // PR2108
3790         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3791         return DAG.getNode(ISD::BIT_CONVERT, VT,
3792                            DAG.getNode(X86ISD::VZEXT_MOVL, OpVT,
3793                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, OpVT,
3794                                                    SrcOp.getOperand(0)
3795                                                           .getOperand(0))));
3796       }
3797     }
3798   }
3799
3800   return DAG.getNode(ISD::BIT_CONVERT, VT,
3801                      DAG.getNode(X86ISD::VZEXT_MOVL, OpVT,
3802                                  DAG.getNode(ISD::BIT_CONVERT, OpVT, SrcOp)));
3803 }
3804
3805 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3806 /// shuffles.
3807 static SDValue
3808 LowerVECTOR_SHUFFLE_4wide(SDValue V1, SDValue V2,
3809                           SDValue PermMask, MVT VT, SelectionDAG &DAG) {
3810   MVT MaskVT = PermMask.getValueType();
3811   MVT MaskEVT = MaskVT.getVectorElementType();
3812   SmallVector<std::pair<int, int>, 8> Locs;
3813   Locs.resize(4);
3814   SmallVector<SDValue, 8> Mask1(4, DAG.getNode(ISD::UNDEF, MaskEVT));
3815   unsigned NumHi = 0;
3816   unsigned NumLo = 0;
3817   for (unsigned i = 0; i != 4; ++i) {
3818     SDValue Elt = PermMask.getOperand(i);
3819     if (Elt.getOpcode() == ISD::UNDEF) {
3820       Locs[i] = std::make_pair(-1, -1);
3821     } else {
3822       unsigned Val = cast<ConstantSDNode>(Elt)->getZExtValue();
3823       assert(Val < 8 && "Invalid VECTOR_SHUFFLE index!");
3824       if (Val < 4) {
3825         Locs[i] = std::make_pair(0, NumLo);
3826         Mask1[NumLo] = Elt;
3827         NumLo++;
3828       } else {
3829         Locs[i] = std::make_pair(1, NumHi);
3830         if (2+NumHi < 4)
3831           Mask1[2+NumHi] = Elt;
3832         NumHi++;
3833       }
3834     }
3835   }
3836
3837   if (NumLo <= 2 && NumHi <= 2) {
3838     // If no more than two elements come from either vector. This can be
3839     // implemented with two shuffles. First shuffle gather the elements.
3840     // The second shuffle, which takes the first shuffle as both of its
3841     // vector operands, put the elements into the right order.
3842     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3843                      DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3844                                  &Mask1[0], Mask1.size()));
3845
3846     SmallVector<SDValue, 8> Mask2(4, DAG.getNode(ISD::UNDEF, MaskEVT));
3847     for (unsigned i = 0; i != 4; ++i) {
3848       if (Locs[i].first == -1)
3849         continue;
3850       else {
3851         unsigned Idx = (i < 2) ? 0 : 4;
3852         Idx += Locs[i].first * 2 + Locs[i].second;
3853         Mask2[i] = DAG.getConstant(Idx, MaskEVT);
3854       }
3855     }
3856
3857     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1,
3858                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3859                                    &Mask2[0], Mask2.size()));
3860   } else if (NumLo == 3 || NumHi == 3) {
3861     // Otherwise, we must have three elements from one vector, call it X, and
3862     // one element from the other, call it Y.  First, use a shufps to build an
3863     // intermediate vector with the one element from Y and the element from X
3864     // that will be in the same half in the final destination (the indexes don't
3865     // matter). Then, use a shufps to build the final vector, taking the half
3866     // containing the element from Y from the intermediate, and the other half
3867     // from X.
3868     if (NumHi == 3) {
3869       // Normalize it so the 3 elements come from V1.
3870       PermMask = CommuteVectorShuffleMask(PermMask, DAG);
3871       std::swap(V1, V2);
3872     }
3873
3874     // Find the element from V2.
3875     unsigned HiIndex;
3876     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3877       SDValue Elt = PermMask.getOperand(HiIndex);
3878       if (Elt.getOpcode() == ISD::UNDEF)
3879         continue;
3880       unsigned Val = cast<ConstantSDNode>(Elt)->getZExtValue();
3881       if (Val >= 4)
3882         break;
3883     }
3884
3885     Mask1[0] = PermMask.getOperand(HiIndex);
3886     Mask1[1] = DAG.getNode(ISD::UNDEF, MaskEVT);
3887     Mask1[2] = PermMask.getOperand(HiIndex^1);
3888     Mask1[3] = DAG.getNode(ISD::UNDEF, MaskEVT);
3889     V2 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3890                      DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &Mask1[0], 4));
3891
3892     if (HiIndex >= 2) {
3893       Mask1[0] = PermMask.getOperand(0);
3894       Mask1[1] = PermMask.getOperand(1);
3895       Mask1[2] = DAG.getConstant(HiIndex & 1 ? 6 : 4, MaskEVT);
3896       Mask1[3] = DAG.getConstant(HiIndex & 1 ? 4 : 6, MaskEVT);
3897       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3898                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &Mask1[0], 4));
3899     } else {
3900       Mask1[0] = DAG.getConstant(HiIndex & 1 ? 2 : 0, MaskEVT);
3901       Mask1[1] = DAG.getConstant(HiIndex & 1 ? 0 : 2, MaskEVT);
3902       Mask1[2] = PermMask.getOperand(2);
3903       Mask1[3] = PermMask.getOperand(3);
3904       if (Mask1[2].getOpcode() != ISD::UNDEF)
3905         Mask1[2] =
3906           DAG.getConstant(cast<ConstantSDNode>(Mask1[2])->getZExtValue()+4,
3907                           MaskEVT);
3908       if (Mask1[3].getOpcode() != ISD::UNDEF)
3909         Mask1[3] =
3910           DAG.getConstant(cast<ConstantSDNode>(Mask1[3])->getZExtValue()+4,
3911                           MaskEVT);
3912       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V2, V1,
3913                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &Mask1[0], 4));
3914     }
3915   }
3916
3917   // Break it into (shuffle shuffle_hi, shuffle_lo).
3918   Locs.clear();
3919   SmallVector<SDValue,8> LoMask(4, DAG.getNode(ISD::UNDEF, MaskEVT));
3920   SmallVector<SDValue,8> HiMask(4, DAG.getNode(ISD::UNDEF, MaskEVT));
3921   SmallVector<SDValue,8> *MaskPtr = &LoMask;
3922   unsigned MaskIdx = 0;
3923   unsigned LoIdx = 0;
3924   unsigned HiIdx = 2;
3925   for (unsigned i = 0; i != 4; ++i) {
3926     if (i == 2) {
3927       MaskPtr = &HiMask;
3928       MaskIdx = 1;
3929       LoIdx = 0;
3930       HiIdx = 2;
3931     }
3932     SDValue Elt = PermMask.getOperand(i);
3933     if (Elt.getOpcode() == ISD::UNDEF) {
3934       Locs[i] = std::make_pair(-1, -1);
3935     } else if (cast<ConstantSDNode>(Elt)->getZExtValue() < 4) {
3936       Locs[i] = std::make_pair(MaskIdx, LoIdx);
3937       (*MaskPtr)[LoIdx] = Elt;
3938       LoIdx++;
3939     } else {
3940       Locs[i] = std::make_pair(MaskIdx, HiIdx);
3941       (*MaskPtr)[HiIdx] = Elt;
3942       HiIdx++;
3943     }
3944   }
3945
3946   SDValue LoShuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3947                                     DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3948                                                 &LoMask[0], LoMask.size()));
3949   SDValue HiShuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3950                                     DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3951                                                 &HiMask[0], HiMask.size()));
3952   SmallVector<SDValue, 8> MaskOps;
3953   for (unsigned i = 0; i != 4; ++i) {
3954     if (Locs[i].first == -1) {
3955       MaskOps.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3956     } else {
3957       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
3958       MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
3959     }
3960   }
3961   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, LoShuffle, HiShuffle,
3962                      DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3963                                  &MaskOps[0], MaskOps.size()));
3964 }
3965
3966 SDValue
3967 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3968   SDValue V1 = Op.getOperand(0);
3969   SDValue V2 = Op.getOperand(1);
3970   SDValue PermMask = Op.getOperand(2);
3971   MVT VT = Op.getValueType();
3972   unsigned NumElems = PermMask.getNumOperands();
3973   bool isMMX = VT.getSizeInBits() == 64;
3974   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
3975   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
3976   bool V1IsSplat = false;
3977   bool V2IsSplat = false;
3978
3979   if (isUndefShuffle(Op.getNode()))
3980     return DAG.getNode(ISD::UNDEF, VT);
3981
3982   if (isZeroShuffle(Op.getNode()))
3983     return getZeroVector(VT, Subtarget->hasSSE2(), DAG);
3984
3985   if (isIdentityMask(PermMask.getNode()))
3986     return V1;
3987   else if (isIdentityMask(PermMask.getNode(), true))
3988     return V2;
3989
3990   // Canonicalize movddup shuffles.
3991   if (V2IsUndef && Subtarget->hasSSE2() &&
3992       VT.getSizeInBits() == 128 &&
3993       X86::isMOVDDUPMask(PermMask.getNode()))
3994     return CanonicalizeMovddup(Op, V1, PermMask, DAG, Subtarget->hasSSE3());
3995
3996   if (isSplatMask(PermMask.getNode())) {
3997     if (isMMX || NumElems < 4) return Op;
3998     // Promote it to a v4{if}32 splat.
3999     return PromoteSplat(Op, DAG, Subtarget->hasSSE2());
4000   }
4001
4002   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4003   // do it!
4004   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4005     SDValue NewOp= RewriteAsNarrowerShuffle(V1, V2, VT, PermMask, DAG, *this);
4006     if (NewOp.getNode())
4007       return DAG.getNode(ISD::BIT_CONVERT, VT, LowerVECTOR_SHUFFLE(NewOp, DAG));
4008   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4009     // FIXME: Figure out a cleaner way to do this.
4010     // Try to make use of movq to zero out the top part.
4011     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4012       SDValue NewOp = RewriteAsNarrowerShuffle(V1, V2, VT, PermMask,
4013                                                  DAG, *this);
4014       if (NewOp.getNode()) {
4015         SDValue NewV1 = NewOp.getOperand(0);
4016         SDValue NewV2 = NewOp.getOperand(1);
4017         SDValue NewMask = NewOp.getOperand(2);
4018         if (isCommutedMOVL(NewMask.getNode(), true, false)) {
4019           NewOp = CommuteVectorShuffle(NewOp, NewV1, NewV2, NewMask, DAG);
4020           return getVZextMovL(VT, NewOp.getValueType(), NewV2, DAG, Subtarget);
4021         }
4022       }
4023     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4024       SDValue NewOp= RewriteAsNarrowerShuffle(V1, V2, VT, PermMask,
4025                                                 DAG, *this);
4026       if (NewOp.getNode() && X86::isMOVLMask(NewOp.getOperand(2).getNode()))
4027         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4028                              DAG, Subtarget);
4029     }
4030   }
4031
4032   // Check if this can be converted into a logical shift.
4033   bool isLeft = false;
4034   unsigned ShAmt = 0;
4035   SDValue ShVal;
4036   bool isShift = isVectorShift(Op, PermMask, DAG, isLeft, ShVal, ShAmt);
4037   if (isShift && ShVal.hasOneUse()) {
4038     // If the shifted value has multiple uses, it may be cheaper to use 
4039     // v_set0 + movlhps or movhlps, etc.
4040     MVT EVT = VT.getVectorElementType();
4041     ShAmt *= EVT.getSizeInBits();
4042     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this);
4043   }
4044
4045   if (X86::isMOVLMask(PermMask.getNode())) {
4046     if (V1IsUndef)
4047       return V2;
4048     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4049       return getVZextMovL(VT, VT, V2, DAG, Subtarget);
4050     if (!isMMX)
4051       return Op;
4052   }
4053
4054   if (!isMMX && (X86::isMOVSHDUPMask(PermMask.getNode()) ||
4055                  X86::isMOVSLDUPMask(PermMask.getNode()) ||
4056                  X86::isMOVHLPSMask(PermMask.getNode()) ||
4057                  X86::isMOVHPMask(PermMask.getNode()) ||
4058                  X86::isMOVLPMask(PermMask.getNode())))
4059     return Op;
4060
4061   if (ShouldXformToMOVHLPS(PermMask.getNode()) ||
4062       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), PermMask.getNode()))
4063     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4064
4065   if (isShift) {
4066     // No better options. Use a vshl / vsrl.
4067     MVT EVT = VT.getVectorElementType();
4068     ShAmt *= EVT.getSizeInBits();
4069     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this);
4070   }
4071
4072   bool Commuted = false;
4073   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4074   // 1,1,1,1 -> v8i16 though.
4075   V1IsSplat = isSplatVector(V1.getNode());
4076   V2IsSplat = isSplatVector(V2.getNode());
4077   
4078   // Canonicalize the splat or undef, if present, to be on the RHS.
4079   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4080     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4081     std::swap(V1IsSplat, V2IsSplat);
4082     std::swap(V1IsUndef, V2IsUndef);
4083     Commuted = true;
4084   }
4085
4086   // FIXME: Figure out a cleaner way to do this.
4087   if (isCommutedMOVL(PermMask.getNode(), V2IsSplat, V2IsUndef)) {
4088     if (V2IsUndef) return V1;
4089     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4090     if (V2IsSplat) {
4091       // V2 is a splat, so the mask may be malformed. That is, it may point
4092       // to any V2 element. The instruction selectior won't like this. Get
4093       // a corrected mask and commute to form a proper MOVS{S|D}.
4094       SDValue NewMask = getMOVLMask(NumElems, DAG);
4095       if (NewMask.getNode() != PermMask.getNode())
4096         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
4097     }
4098     return Op;
4099   }
4100
4101   if (X86::isUNPCKL_v_undef_Mask(PermMask.getNode()) ||
4102       X86::isUNPCKH_v_undef_Mask(PermMask.getNode()) ||
4103       X86::isUNPCKLMask(PermMask.getNode()) ||
4104       X86::isUNPCKHMask(PermMask.getNode()))
4105     return Op;
4106
4107   if (V2IsSplat) {
4108     // Normalize mask so all entries that point to V2 points to its first
4109     // element then try to match unpck{h|l} again. If match, return a
4110     // new vector_shuffle with the corrected mask.
4111     SDValue NewMask = NormalizeMask(PermMask, DAG);
4112     if (NewMask.getNode() != PermMask.getNode()) {
4113       if (X86::isUNPCKLMask(PermMask.getNode(), true)) {
4114         SDValue NewMask = getUnpacklMask(NumElems, DAG);
4115         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
4116       } else if (X86::isUNPCKHMask(PermMask.getNode(), true)) {
4117         SDValue NewMask = getUnpackhMask(NumElems, DAG);
4118         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
4119       }
4120     }
4121   }
4122
4123   // Normalize the node to match x86 shuffle ops if needed
4124   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.getNode()))
4125       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4126
4127   if (Commuted) {
4128     // Commute is back and try unpck* again.
4129     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4130     if (X86::isUNPCKL_v_undef_Mask(PermMask.getNode()) ||
4131         X86::isUNPCKH_v_undef_Mask(PermMask.getNode()) ||
4132         X86::isUNPCKLMask(PermMask.getNode()) ||
4133         X86::isUNPCKHMask(PermMask.getNode()))
4134       return Op;
4135   }
4136
4137   // Try PSHUF* first, then SHUFP*.
4138   // MMX doesn't have PSHUFD but it does have PSHUFW. While it's theoretically
4139   // possible to shuffle a v2i32 using PSHUFW, that's not yet implemented.
4140   if (isMMX && NumElems == 4 && X86::isPSHUFDMask(PermMask.getNode())) {
4141     if (V2.getOpcode() != ISD::UNDEF)
4142       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
4143                          DAG.getNode(ISD::UNDEF, VT), PermMask);
4144     return Op;
4145   }
4146
4147   if (!isMMX) {
4148     if (Subtarget->hasSSE2() &&
4149         (X86::isPSHUFDMask(PermMask.getNode()) ||
4150          X86::isPSHUFHWMask(PermMask.getNode()) ||
4151          X86::isPSHUFLWMask(PermMask.getNode()))) {
4152       MVT RVT = VT;
4153       if (VT == MVT::v4f32) {
4154         RVT = MVT::v4i32;
4155         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, RVT,
4156                          DAG.getNode(ISD::BIT_CONVERT, RVT, V1),
4157                          DAG.getNode(ISD::UNDEF, RVT), PermMask);
4158       } else if (V2.getOpcode() != ISD::UNDEF)
4159         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, RVT, V1,
4160                          DAG.getNode(ISD::UNDEF, RVT), PermMask);
4161       if (RVT != VT)
4162         Op = DAG.getNode(ISD::BIT_CONVERT, VT, Op);
4163       return Op;
4164     }
4165
4166     // Binary or unary shufps.
4167     if (X86::isSHUFPMask(PermMask.getNode()) ||
4168         (V2.getOpcode() == ISD::UNDEF && X86::isPSHUFDMask(PermMask.getNode())))
4169       return Op;
4170   }
4171
4172   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4173   if (VT == MVT::v8i16) {
4174     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(V1, V2, PermMask, DAG, *this);
4175     if (NewOp.getNode())
4176       return NewOp;
4177   }
4178
4179   // Handle all 4 wide cases with a number of shuffles except for MMX.
4180   if (NumElems == 4 && !isMMX)
4181     return LowerVECTOR_SHUFFLE_4wide(V1, V2, PermMask, VT, DAG);
4182
4183   return SDValue();
4184 }
4185
4186 SDValue
4187 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4188                                                 SelectionDAG &DAG) {
4189   MVT VT = Op.getValueType();
4190   if (VT.getSizeInBits() == 8) {
4191     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, MVT::i32,
4192                                     Op.getOperand(0), Op.getOperand(1));
4193     SDValue Assert  = DAG.getNode(ISD::AssertZext, MVT::i32, Extract,
4194                                     DAG.getValueType(VT));
4195     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
4196   } else if (VT.getSizeInBits() == 16) {
4197     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, MVT::i32,
4198                                     Op.getOperand(0), Op.getOperand(1));
4199     SDValue Assert  = DAG.getNode(ISD::AssertZext, MVT::i32, Extract,
4200                                     DAG.getValueType(VT));
4201     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
4202   } else if (VT == MVT::f32) {
4203     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4204     // the result back to FR32 register. It's only worth matching if the
4205     // result has a single use which is a store or a bitcast to i32.  And in
4206     // the case of a store, it's not worth it if the index is a constant 0,
4207     // because a MOVSSmr can be used instead, which is smaller and faster.
4208     if (!Op.hasOneUse())
4209       return SDValue();
4210     SDNode *User = *Op.getNode()->use_begin();
4211     if ((User->getOpcode() != ISD::STORE ||
4212          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4213           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4214         (User->getOpcode() != ISD::BIT_CONVERT ||
4215          User->getValueType(0) != MVT::i32))
4216       return SDValue();
4217     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32,
4218                     DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, Op.getOperand(0)),
4219                                     Op.getOperand(1));
4220     return DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Extract);
4221   }
4222   return SDValue();
4223 }
4224
4225
4226 SDValue
4227 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4228   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4229     return SDValue();
4230
4231   if (Subtarget->hasSSE41()) {
4232     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4233     if (Res.getNode())
4234       return Res;
4235   }
4236
4237   MVT VT = Op.getValueType();
4238   // TODO: handle v16i8.
4239   if (VT.getSizeInBits() == 16) {
4240     SDValue Vec = Op.getOperand(0);
4241     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4242     if (Idx == 0)
4243       return DAG.getNode(ISD::TRUNCATE, MVT::i16,
4244                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32,
4245                                  DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, Vec),
4246                                      Op.getOperand(1)));
4247     // Transform it so it match pextrw which produces a 32-bit result.
4248     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4249     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, EVT,
4250                                     Op.getOperand(0), Op.getOperand(1));
4251     SDValue Assert  = DAG.getNode(ISD::AssertZext, EVT, Extract,
4252                                     DAG.getValueType(VT));
4253     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
4254   } else if (VT.getSizeInBits() == 32) {
4255     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4256     if (Idx == 0)
4257       return Op;
4258     // SHUFPS the element to the lowest double word, then movss.
4259     MVT MaskVT = MVT::getIntVectorWithNumElements(4);
4260     SmallVector<SDValue, 8> IdxVec;
4261     IdxVec.
4262       push_back(DAG.getConstant(Idx, MaskVT.getVectorElementType()));
4263     IdxVec.
4264       push_back(DAG.getNode(ISD::UNDEF, MaskVT.getVectorElementType()));
4265     IdxVec.
4266       push_back(DAG.getNode(ISD::UNDEF, MaskVT.getVectorElementType()));
4267     IdxVec.
4268       push_back(DAG.getNode(ISD::UNDEF, MaskVT.getVectorElementType()));
4269     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
4270                                  &IdxVec[0], IdxVec.size());
4271     SDValue Vec = Op.getOperand(0);
4272     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
4273                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
4274     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
4275                        DAG.getIntPtrConstant(0));
4276   } else if (VT.getSizeInBits() == 64) {
4277     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4278     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4279     //        to match extract_elt for f64.
4280     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4281     if (Idx == 0)
4282       return Op;
4283
4284     // UNPCKHPD the element to the lowest double word, then movsd.
4285     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4286     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4287     MVT MaskVT = MVT::getIntVectorWithNumElements(2);
4288     SmallVector<SDValue, 8> IdxVec;
4289     IdxVec.push_back(DAG.getConstant(1, MaskVT.getVectorElementType()));
4290     IdxVec.
4291       push_back(DAG.getNode(ISD::UNDEF, MaskVT.getVectorElementType()));
4292     SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
4293                                  &IdxVec[0], IdxVec.size());
4294     SDValue Vec = Op.getOperand(0);
4295     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
4296                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
4297     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
4298                        DAG.getIntPtrConstant(0));
4299   }
4300
4301   return SDValue();
4302 }
4303
4304 SDValue
4305 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4306   MVT VT = Op.getValueType();
4307   MVT EVT = VT.getVectorElementType();
4308
4309   SDValue N0 = Op.getOperand(0);
4310   SDValue N1 = Op.getOperand(1);
4311   SDValue N2 = Op.getOperand(2);
4312
4313   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4314       isa<ConstantSDNode>(N2)) {
4315     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4316                                                   : X86ISD::PINSRW;
4317     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4318     // argument.
4319     if (N1.getValueType() != MVT::i32)
4320       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
4321     if (N2.getValueType() != MVT::i32)
4322       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4323     return DAG.getNode(Opc, VT, N0, N1, N2);
4324   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4325     // Bits [7:6] of the constant are the source select.  This will always be
4326     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4327     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4328     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4329     // Bits [5:4] of the constant are the destination select.  This is the 
4330     //  value of the incoming immediate.
4331     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may 
4332     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4333     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4334     return DAG.getNode(X86ISD::INSERTPS, VT, N0, N1, N2);
4335   }
4336   return SDValue();
4337 }
4338
4339 SDValue
4340 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4341   MVT VT = Op.getValueType();
4342   MVT EVT = VT.getVectorElementType();
4343
4344   if (Subtarget->hasSSE41())
4345     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4346
4347   if (EVT == MVT::i8)
4348     return SDValue();
4349
4350   SDValue N0 = Op.getOperand(0);
4351   SDValue N1 = Op.getOperand(1);
4352   SDValue N2 = Op.getOperand(2);
4353
4354   if (EVT.getSizeInBits() == 16) {
4355     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4356     // as its second argument.
4357     if (N1.getValueType() != MVT::i32)
4358       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
4359     if (N2.getValueType() != MVT::i32)
4360       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4361     return DAG.getNode(X86ISD::PINSRW, VT, N0, N1, N2);
4362   }
4363   return SDValue();
4364 }
4365
4366 SDValue
4367 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4368   if (Op.getValueType() == MVT::v2f32)
4369     return DAG.getNode(ISD::BIT_CONVERT, MVT::v2f32,
4370                        DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2i32,
4371                                    DAG.getNode(ISD::BIT_CONVERT, MVT::i32,
4372                                                Op.getOperand(0))));
4373
4374   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, Op.getOperand(0));
4375   MVT VT = MVT::v2i32;
4376   switch (Op.getValueType().getSimpleVT()) {
4377   default: break;
4378   case MVT::v16i8:
4379   case MVT::v8i16:
4380     VT = MVT::v4i32;
4381     break;
4382   }
4383   return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(),
4384                      DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, AnyExt));
4385 }
4386
4387 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4388 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4389 // one of the above mentioned nodes. It has to be wrapped because otherwise
4390 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4391 // be used to form addressing mode. These wrapped nodes will be selected
4392 // into MOV32ri.
4393 SDValue
4394 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4395   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4396   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(),
4397                                                getPointerTy(),
4398                                                CP->getAlignment());
4399   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4400   // With PIC, the address is actually $g + Offset.
4401   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4402       !Subtarget->isPICStyleRIPRel()) {
4403     Result = DAG.getNode(ISD::ADD, getPointerTy(),
4404                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4405                          Result);
4406   }
4407
4408   return Result;
4409 }
4410
4411 SDValue
4412 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV,
4413                                       int64_t Offset,
4414                                       SelectionDAG &DAG) const {
4415   bool IsPic = getTargetMachine().getRelocationModel() == Reloc::PIC_;
4416   bool ExtraLoadRequired =
4417     Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false);
4418
4419   // Create the TargetGlobalAddress node, folding in the constant
4420   // offset if it is legal.
4421   SDValue Result;
4422   if (!IsPic && !ExtraLoadRequired && isInt32(Offset)) {
4423     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4424     Offset = 0;
4425   } else
4426     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0);
4427   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4428
4429   // With PIC, the address is actually $g + Offset.
4430   if (IsPic && !Subtarget->isPICStyleRIPRel()) {
4431     Result = DAG.getNode(ISD::ADD, getPointerTy(),
4432                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4433                          Result);
4434   }
4435   
4436   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
4437   // load the value at address GV, not the value of GV itself. This means that
4438   // the GlobalAddress must be in the base or index register of the address, not
4439   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
4440   // The same applies for external symbols during PIC codegen
4441   if (ExtraLoadRequired)
4442     Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), Result,
4443                          PseudoSourceValue::getGOT(), 0);
4444
4445   // If there was a non-zero offset that we didn't fold, create an explicit
4446   // addition for it.
4447   if (Offset != 0)
4448     Result = DAG.getNode(ISD::ADD, getPointerTy(), Result,
4449                          DAG.getConstant(Offset, getPointerTy()));
4450
4451   return Result;
4452 }
4453
4454 SDValue
4455 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4456   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4457   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4458   return LowerGlobalAddress(GV, Offset, DAG);
4459 }
4460
4461 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4462 static SDValue
4463 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4464                                 const MVT PtrVT) {
4465   SDValue InFlag;
4466   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), X86::EBX,
4467                                      DAG.getNode(X86ISD::GlobalBaseReg,
4468                                                  PtrVT), InFlag);
4469   InFlag = Chain.getValue(1);
4470
4471   // emit leal symbol@TLSGD(,%ebx,1), %eax
4472   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
4473   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4474                                              GA->getValueType(0),
4475                                              GA->getOffset());
4476   SDValue Ops[] = { Chain,  TGA, InFlag };
4477   SDValue Result = DAG.getNode(X86ISD::TLSADDR, NodeTys, Ops, 3);
4478   InFlag = Result.getValue(2);
4479   Chain = Result.getValue(1);
4480
4481   // call ___tls_get_addr. This function receives its argument in
4482   // the register EAX.
4483   Chain = DAG.getCopyToReg(Chain, X86::EAX, Result, InFlag);
4484   InFlag = Chain.getValue(1);
4485
4486   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4487   SDValue Ops1[] = { Chain,
4488                       DAG.getTargetExternalSymbol("___tls_get_addr",
4489                                                   PtrVT),
4490                       DAG.getRegister(X86::EAX, PtrVT),
4491                       DAG.getRegister(X86::EBX, PtrVT),
4492                       InFlag };
4493   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops1, 5);
4494   InFlag = Chain.getValue(1);
4495
4496   return DAG.getCopyFromReg(Chain, X86::EAX, PtrVT, InFlag);
4497 }
4498
4499 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4500 static SDValue
4501 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4502                                 const MVT PtrVT) {
4503   SDValue InFlag, Chain;
4504
4505   // emit leaq symbol@TLSGD(%rip), %rdi
4506   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
4507   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4508                                              GA->getValueType(0),
4509                                              GA->getOffset());
4510   SDValue Ops[]  = { DAG.getEntryNode(), TGA};
4511   SDValue Result = DAG.getNode(X86ISD::TLSADDR, NodeTys, Ops, 2);
4512   Chain  = Result.getValue(1);
4513   InFlag = Result.getValue(2);
4514
4515   // call __tls_get_addr. This function receives its argument in
4516   // the register RDI.
4517   Chain = DAG.getCopyToReg(Chain, X86::RDI, Result, InFlag);
4518   InFlag = Chain.getValue(1);
4519
4520   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4521   SDValue Ops1[] = { Chain,
4522                       DAG.getTargetExternalSymbol("__tls_get_addr",
4523                                                   PtrVT),
4524                       DAG.getRegister(X86::RDI, PtrVT),
4525                       InFlag };
4526   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops1, 4);
4527   InFlag = Chain.getValue(1);
4528
4529   return DAG.getCopyFromReg(Chain, X86::RAX, PtrVT, InFlag);
4530 }
4531
4532 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4533 // "local exec" model.
4534 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4535                                      const MVT PtrVT) {
4536   // Get the Thread Pointer
4537   SDValue ThreadPointer = DAG.getNode(X86ISD::THREAD_POINTER, PtrVT);
4538   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4539   // exec)
4540   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4541                                              GA->getValueType(0),
4542                                              GA->getOffset());
4543   SDValue Offset = DAG.getNode(X86ISD::Wrapper, PtrVT, TGA);
4544
4545   if (GA->getGlobal()->isDeclaration()) // initial exec TLS model
4546     Offset = DAG.getLoad(PtrVT, DAG.getEntryNode(), Offset,
4547                          PseudoSourceValue::getGOT(), 0);
4548
4549   // The address of the thread local variable is the add of the thread
4550   // pointer with the offset of the variable.
4551   return DAG.getNode(ISD::ADD, PtrVT, ThreadPointer, Offset);
4552 }
4553
4554 SDValue
4555 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4556   // TODO: implement the "local dynamic" model
4557   // TODO: implement the "initial exec"model for pic executables
4558   assert(Subtarget->isTargetELF() &&
4559          "TLS not implemented for non-ELF targets");
4560   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4561   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
4562   // otherwise use the "Local Exec"TLS Model
4563   if (Subtarget->is64Bit()) {
4564     return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4565   } else {
4566     if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
4567       return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4568     else
4569       return LowerToTLSExecModel(GA, DAG, getPointerTy());
4570   }
4571 }
4572
4573 SDValue
4574 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4575   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4576   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
4577   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4578   // With PIC, the address is actually $g + Offset.
4579   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4580       !Subtarget->isPICStyleRIPRel()) {
4581     Result = DAG.getNode(ISD::ADD, getPointerTy(),
4582                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4583                          Result);
4584   }
4585
4586   return Result;
4587 }
4588
4589 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4590   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4591   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
4592   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
4593   // With PIC, the address is actually $g + Offset.
4594   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4595       !Subtarget->isPICStyleRIPRel()) {
4596     Result = DAG.getNode(ISD::ADD, getPointerTy(),
4597                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
4598                          Result);
4599   }
4600
4601   return Result;
4602 }
4603
4604 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4605 /// take a 2 x i32 value to shift plus a shift amount. 
4606 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4607   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4608   MVT VT = Op.getValueType();
4609   unsigned VTBits = VT.getSizeInBits();
4610   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4611   SDValue ShOpLo = Op.getOperand(0);
4612   SDValue ShOpHi = Op.getOperand(1);
4613   SDValue ShAmt  = Op.getOperand(2);
4614   SDValue Tmp1 = isSRA ?
4615     DAG.getNode(ISD::SRA, VT, ShOpHi, DAG.getConstant(VTBits - 1, MVT::i8)) :
4616     DAG.getConstant(0, VT);
4617
4618   SDValue Tmp2, Tmp3;
4619   if (Op.getOpcode() == ISD::SHL_PARTS) {
4620     Tmp2 = DAG.getNode(X86ISD::SHLD, VT, ShOpHi, ShOpLo, ShAmt);
4621     Tmp3 = DAG.getNode(ISD::SHL, VT, ShOpLo, ShAmt);
4622   } else {
4623     Tmp2 = DAG.getNode(X86ISD::SHRD, VT, ShOpLo, ShOpHi, ShAmt);
4624     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, VT, ShOpHi, ShAmt);
4625   }
4626
4627   SDValue AndNode = DAG.getNode(ISD::AND, MVT::i8, ShAmt,
4628                                   DAG.getConstant(VTBits, MVT::i8));
4629   SDValue Cond = DAG.getNode(X86ISD::CMP, VT,
4630                                AndNode, DAG.getConstant(0, MVT::i8));
4631
4632   SDValue Hi, Lo;
4633   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4634   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4635   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4636
4637   if (Op.getOpcode() == ISD::SHL_PARTS) {
4638     Hi = DAG.getNode(X86ISD::CMOV, VT, Ops0, 4);
4639     Lo = DAG.getNode(X86ISD::CMOV, VT, Ops1, 4);
4640   } else {
4641     Lo = DAG.getNode(X86ISD::CMOV, VT, Ops0, 4);
4642     Hi = DAG.getNode(X86ISD::CMOV, VT, Ops1, 4);
4643   }
4644
4645   SDValue Ops[2] = { Lo, Hi };
4646   return DAG.getMergeValues(Ops, 2);
4647 }
4648
4649 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4650   MVT SrcVT = Op.getOperand(0).getValueType();
4651   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4652          "Unknown SINT_TO_FP to lower!");
4653   
4654   // These are really Legal; caller falls through into that case.
4655   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4656     return SDValue();
4657   if (SrcVT == MVT::i64 && Op.getValueType() != MVT::f80 && 
4658       Subtarget->is64Bit())
4659     return SDValue();
4660   
4661   unsigned Size = SrcVT.getSizeInBits()/8;
4662   MachineFunction &MF = DAG.getMachineFunction();
4663   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4664   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4665   SDValue Chain = DAG.getStore(DAG.getEntryNode(), Op.getOperand(0),
4666                                  StackSlot,
4667                                  PseudoSourceValue::getFixedStack(SSFI), 0);
4668
4669   // Build the FILD
4670   SDVTList Tys;
4671   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4672   if (useSSE)
4673     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4674   else
4675     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4676   SmallVector<SDValue, 8> Ops;
4677   Ops.push_back(Chain);
4678   Ops.push_back(StackSlot);
4679   Ops.push_back(DAG.getValueType(SrcVT));
4680   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD,
4681                                  Tys, &Ops[0], Ops.size());
4682
4683   if (useSSE) {
4684     Chain = Result.getValue(1);
4685     SDValue InFlag = Result.getValue(2);
4686
4687     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4688     // shouldn't be necessary except that RFP cannot be live across
4689     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4690     MachineFunction &MF = DAG.getMachineFunction();
4691     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4692     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4693     Tys = DAG.getVTList(MVT::Other);
4694     SmallVector<SDValue, 8> Ops;
4695     Ops.push_back(Chain);
4696     Ops.push_back(Result);
4697     Ops.push_back(StackSlot);
4698     Ops.push_back(DAG.getValueType(Op.getValueType()));
4699     Ops.push_back(InFlag);
4700     Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
4701     Result = DAG.getLoad(Op.getValueType(), Chain, StackSlot,
4702                          PseudoSourceValue::getFixedStack(SSFI), 0);
4703   }
4704
4705   return Result;
4706 }
4707
4708 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4709   MVT SrcVT = Op.getOperand(0).getValueType();
4710   assert(SrcVT.getSimpleVT() == MVT::i64 && "Unknown UINT_TO_FP to lower!");
4711   
4712   // We only handle SSE2 f64 target here; caller can handle the rest.
4713   if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
4714     return SDValue();
4715   
4716   // This algorithm is not obvious.  Here it is in C code, more or less:
4717 /*
4718  double uint64_to_double( uint32_t hi, uint32_t lo )
4719   {
4720     static const __m128i exp = { 0x4330000045300000ULL, 0 };
4721     static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4722
4723     // copy ints to xmm registers
4724     __m128i xh = _mm_cvtsi32_si128( hi );
4725     __m128i xl = _mm_cvtsi32_si128( lo );
4726
4727     // combine into low half of a single xmm register
4728     __m128i x = _mm_unpacklo_epi32( xh, xl );
4729     __m128d d;
4730     double sd;
4731
4732     // merge in appropriate exponents to give the integer bits the 
4733     // right magnitude
4734     x = _mm_unpacklo_epi32( x, exp );
4735
4736     // subtract away the biases to deal with the IEEE-754 double precision
4737     // implicit 1
4738     d = _mm_sub_pd( (__m128d) x, bias );
4739
4740     // All conversions up to here are exact. The correctly rounded result is 
4741     // calculated using the
4742     // current rounding mode using the following horizontal add.
4743     d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4744     _mm_store_sd( &sd, d );   //since we are returning doubles in XMM, this
4745     // store doesn't really need to be here (except maybe to zero the other
4746     // double)
4747     return sd;
4748   }
4749 */
4750
4751   // Build some magic constants.
4752   std::vector<Constant*>CV0;
4753   CV0.push_back(ConstantInt::get(APInt(32, 0x45300000)));
4754   CV0.push_back(ConstantInt::get(APInt(32, 0x43300000)));
4755   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4756   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4757   Constant *C0 = ConstantVector::get(CV0);
4758   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 4);
4759
4760   std::vector<Constant*>CV1;
4761   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4530000000000000ULL))));
4762   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4330000000000000ULL))));
4763   Constant *C1 = ConstantVector::get(CV1);
4764   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 4);
4765
4766   SmallVector<SDValue, 4> MaskVec;
4767   MaskVec.push_back(DAG.getConstant(0, MVT::i32));
4768   MaskVec.push_back(DAG.getConstant(4, MVT::i32));
4769   MaskVec.push_back(DAG.getConstant(1, MVT::i32));
4770   MaskVec.push_back(DAG.getConstant(5, MVT::i32));
4771   SDValue UnpcklMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, &MaskVec[0],
4772                                    MaskVec.size());
4773   SmallVector<SDValue, 4> MaskVec2;
4774   MaskVec2.push_back(DAG.getConstant(1, MVT::i32));
4775   MaskVec2.push_back(DAG.getConstant(0, MVT::i32));
4776   SDValue ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, &MaskVec2[0],
4777                                  MaskVec2.size());
4778
4779   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4i32,
4780                             DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32,
4781                                         Op.getOperand(0),
4782                                         DAG.getIntPtrConstant(1)));
4783   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4i32,
4784                             DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32,
4785                                         Op.getOperand(0),
4786                                         DAG.getIntPtrConstant(0)));
4787   SDValue Unpck1 = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v4i32,
4788                                 XR1, XR2, UnpcklMask);
4789   SDValue CLod0 = DAG.getLoad(MVT::v4i32, DAG.getEntryNode(), CPIdx0,
4790                          PseudoSourceValue::getConstantPool(), 0, false, 16);
4791   SDValue Unpck2 = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v4i32,
4792                                 Unpck1, CLod0, UnpcklMask);
4793   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, MVT::v2f64, Unpck2);
4794   SDValue CLod1 = DAG.getLoad(MVT::v2f64, CLod0.getValue(1), CPIdx1,
4795                          PseudoSourceValue::getConstantPool(), 0, false, 16);
4796   SDValue Sub = DAG.getNode(ISD::FSUB, MVT::v2f64, XR2F, CLod1);
4797   // Add the halves; easiest way is to swap them into another reg first.
4798   SDValue Shuf = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v2f64,
4799                              Sub, Sub, ShufMask);
4800   SDValue Add = DAG.getNode(ISD::FADD, MVT::v2f64, Shuf, Sub);
4801   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::f64, Add,
4802                      DAG.getIntPtrConstant(0));
4803 }
4804
4805 std::pair<SDValue,SDValue> X86TargetLowering::
4806 FP_TO_SINTHelper(SDValue Op, SelectionDAG &DAG) {
4807   assert(Op.getValueType().getSimpleVT() <= MVT::i64 &&
4808          Op.getValueType().getSimpleVT() >= MVT::i16 &&
4809          "Unknown FP_TO_SINT to lower!");
4810
4811   // These are really Legal.
4812   if (Op.getValueType() == MVT::i32 && 
4813       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
4814     return std::make_pair(SDValue(), SDValue());
4815   if (Subtarget->is64Bit() &&
4816       Op.getValueType() == MVT::i64 &&
4817       Op.getOperand(0).getValueType() != MVT::f80)
4818     return std::make_pair(SDValue(), SDValue());
4819
4820   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
4821   // stack slot.
4822   MachineFunction &MF = DAG.getMachineFunction();
4823   unsigned MemSize = Op.getValueType().getSizeInBits()/8;
4824   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
4825   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4826   unsigned Opc;
4827   switch (Op.getValueType().getSimpleVT()) {
4828   default: assert(0 && "Invalid FP_TO_SINT to lower!");
4829   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
4830   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
4831   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
4832   }
4833
4834   SDValue Chain = DAG.getEntryNode();
4835   SDValue Value = Op.getOperand(0);
4836   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
4837     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
4838     Chain = DAG.getStore(Chain, Value, StackSlot,
4839                          PseudoSourceValue::getFixedStack(SSFI), 0);
4840     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
4841     SDValue Ops[] = {
4842       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
4843     };
4844     Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
4845     Chain = Value.getValue(1);
4846     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
4847     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4848   }
4849
4850   // Build the FP_TO_INT*_IN_MEM
4851   SDValue Ops[] = { Chain, Value, StackSlot };
4852   SDValue FIST = DAG.getNode(Opc, MVT::Other, Ops, 3);
4853
4854   return std::make_pair(FIST, StackSlot);
4855 }
4856
4857 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
4858   std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(Op, DAG);
4859   SDValue FIST = Vals.first, StackSlot = Vals.second;
4860   if (FIST.getNode() == 0) return SDValue();
4861   
4862   // Load the result.
4863   return DAG.getLoad(Op.getValueType(), FIST, StackSlot, NULL, 0);
4864 }
4865
4866 SDNode *X86TargetLowering::ExpandFP_TO_SINT(SDNode *N, SelectionDAG &DAG) {
4867   std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(SDValue(N, 0), DAG);
4868   SDValue FIST = Vals.first, StackSlot = Vals.second;
4869   if (FIST.getNode() == 0) return 0;
4870
4871   MVT VT = N->getValueType(0);
4872
4873   // Return a load from the stack slot.
4874   SDValue Res = DAG.getLoad(VT, FIST, StackSlot, NULL, 0);
4875
4876   // Use MERGE_VALUES to drop the chain result value and get a node with one
4877   // result.  This requires turning off getMergeValues simplification, since
4878   // otherwise it will give us Res back.
4879   return DAG.getMergeValues(&Res, 1, false).getNode();
4880 }
4881
4882 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
4883   MVT VT = Op.getValueType();
4884   MVT EltVT = VT;
4885   if (VT.isVector())
4886     EltVT = VT.getVectorElementType();
4887   std::vector<Constant*> CV;
4888   if (EltVT == MVT::f64) {
4889     Constant *C = ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63))));
4890     CV.push_back(C);
4891     CV.push_back(C);
4892   } else {
4893     Constant *C = ConstantFP::get(APFloat(APInt(32, ~(1U << 31))));
4894     CV.push_back(C);
4895     CV.push_back(C);
4896     CV.push_back(C);
4897     CV.push_back(C);
4898   }
4899   Constant *C = ConstantVector::get(CV);
4900   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4901   SDValue Mask = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx,
4902                                PseudoSourceValue::getConstantPool(), 0,
4903                                false, 16);
4904   return DAG.getNode(X86ISD::FAND, VT, Op.getOperand(0), Mask);
4905 }
4906
4907 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
4908   MVT VT = Op.getValueType();
4909   MVT EltVT = VT;
4910   unsigned EltNum = 1;
4911   if (VT.isVector()) {
4912     EltVT = VT.getVectorElementType();
4913     EltNum = VT.getVectorNumElements();
4914   }
4915   std::vector<Constant*> CV;
4916   if (EltVT == MVT::f64) {
4917     Constant *C = ConstantFP::get(APFloat(APInt(64, 1ULL << 63)));
4918     CV.push_back(C);
4919     CV.push_back(C);
4920   } else {
4921     Constant *C = ConstantFP::get(APFloat(APInt(32, 1U << 31)));
4922     CV.push_back(C);
4923     CV.push_back(C);
4924     CV.push_back(C);
4925     CV.push_back(C);
4926   }
4927   Constant *C = ConstantVector::get(CV);
4928   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4929   SDValue Mask = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx,
4930                                PseudoSourceValue::getConstantPool(), 0,
4931                                false, 16);
4932   if (VT.isVector()) {
4933     return DAG.getNode(ISD::BIT_CONVERT, VT,
4934                        DAG.getNode(ISD::XOR, MVT::v2i64,
4935                     DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, Op.getOperand(0)),
4936                     DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, Mask)));
4937   } else {
4938     return DAG.getNode(X86ISD::FXOR, VT, Op.getOperand(0), Mask);
4939   }
4940 }
4941
4942 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
4943   SDValue Op0 = Op.getOperand(0);
4944   SDValue Op1 = Op.getOperand(1);
4945   MVT VT = Op.getValueType();
4946   MVT SrcVT = Op1.getValueType();
4947
4948   // If second operand is smaller, extend it first.
4949   if (SrcVT.bitsLT(VT)) {
4950     Op1 = DAG.getNode(ISD::FP_EXTEND, VT, Op1);
4951     SrcVT = VT;
4952   }
4953   // And if it is bigger, shrink it first.
4954   if (SrcVT.bitsGT(VT)) {
4955     Op1 = DAG.getNode(ISD::FP_ROUND, VT, Op1, DAG.getIntPtrConstant(1));
4956     SrcVT = VT;
4957   }
4958
4959   // At this point the operands and the result should have the same
4960   // type, and that won't be f80 since that is not custom lowered.
4961
4962   // First get the sign bit of second operand.
4963   std::vector<Constant*> CV;
4964   if (SrcVT == MVT::f64) {
4965     CV.push_back(ConstantFP::get(APFloat(APInt(64, 1ULL << 63))));
4966     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
4967   } else {
4968     CV.push_back(ConstantFP::get(APFloat(APInt(32, 1U << 31))));
4969     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4970     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4971     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4972   }
4973   Constant *C = ConstantVector::get(CV);
4974   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4975   SDValue Mask1 = DAG.getLoad(SrcVT, DAG.getEntryNode(), CPIdx,
4976                                 PseudoSourceValue::getConstantPool(), 0,
4977                                 false, 16);
4978   SDValue SignBit = DAG.getNode(X86ISD::FAND, SrcVT, Op1, Mask1);
4979
4980   // Shift sign bit right or left if the two operands have different types.
4981   if (SrcVT.bitsGT(VT)) {
4982     // Op0 is MVT::f32, Op1 is MVT::f64.
4983     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2f64, SignBit);
4984     SignBit = DAG.getNode(X86ISD::FSRL, MVT::v2f64, SignBit,
4985                           DAG.getConstant(32, MVT::i32));
4986     SignBit = DAG.getNode(ISD::BIT_CONVERT, MVT::v4f32, SignBit);
4987     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::f32, SignBit,
4988                           DAG.getIntPtrConstant(0));
4989   }
4990
4991   // Clear first operand sign bit.
4992   CV.clear();
4993   if (VT == MVT::f64) {
4994     CV.push_back(ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63)))));
4995     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
4996   } else {
4997     CV.push_back(ConstantFP::get(APFloat(APInt(32, ~(1U << 31)))));
4998     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
4999     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5000     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5001   }
5002   C = ConstantVector::get(CV);
5003   CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
5004   SDValue Mask2 = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx,
5005                                 PseudoSourceValue::getConstantPool(), 0,
5006                                 false, 16);
5007   SDValue Val = DAG.getNode(X86ISD::FAND, VT, Op0, Mask2);
5008
5009   // Or the value with the sign bit.
5010   return DAG.getNode(X86ISD::FOR, VT, Val, SignBit);
5011 }
5012
5013 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5014   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5015   SDValue Cond;
5016   SDValue Op0 = Op.getOperand(0);
5017   SDValue Op1 = Op.getOperand(1);
5018   SDValue CC = Op.getOperand(2);
5019   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5020   unsigned X86CC;
5021
5022   if (translateX86CC(cast<CondCodeSDNode>(CC)->get(), isFP, X86CC,
5023                      Op0, Op1, DAG)) {
5024     Cond = DAG.getNode(X86ISD::CMP, MVT::i32, Op0, Op1);
5025     return DAG.getNode(X86ISD::SETCC, MVT::i8,
5026                        DAG.getConstant(X86CC, MVT::i8), Cond);
5027   }
5028
5029   assert(0 && "Illegal SetCC!");
5030   return SDValue();
5031 }
5032
5033 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5034   SDValue Cond;
5035   SDValue Op0 = Op.getOperand(0);
5036   SDValue Op1 = Op.getOperand(1);
5037   SDValue CC = Op.getOperand(2);
5038   MVT VT = Op.getValueType();
5039   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5040   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5041
5042   if (isFP) {
5043     unsigned SSECC = 8;
5044     MVT VT0 = Op0.getValueType();
5045     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5046     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5047     bool Swap = false;
5048
5049     switch (SetCCOpcode) {
5050     default: break;
5051     case ISD::SETOEQ:
5052     case ISD::SETEQ:  SSECC = 0; break;
5053     case ISD::SETOGT: 
5054     case ISD::SETGT: Swap = true; // Fallthrough
5055     case ISD::SETLT:
5056     case ISD::SETOLT: SSECC = 1; break;
5057     case ISD::SETOGE:
5058     case ISD::SETGE: Swap = true; // Fallthrough
5059     case ISD::SETLE:
5060     case ISD::SETOLE: SSECC = 2; break;
5061     case ISD::SETUO:  SSECC = 3; break;
5062     case ISD::SETUNE:
5063     case ISD::SETNE:  SSECC = 4; break;
5064     case ISD::SETULE: Swap = true;
5065     case ISD::SETUGE: SSECC = 5; break;
5066     case ISD::SETULT: Swap = true;
5067     case ISD::SETUGT: SSECC = 6; break;
5068     case ISD::SETO:   SSECC = 7; break;
5069     }
5070     if (Swap)
5071       std::swap(Op0, Op1);
5072
5073     // In the two special cases we can't handle, emit two comparisons.
5074     if (SSECC == 8) {
5075       if (SetCCOpcode == ISD::SETUEQ) {
5076         SDValue UNORD, EQ;
5077         UNORD = DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5078         EQ = DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5079         return DAG.getNode(ISD::OR, VT, UNORD, EQ);
5080       }
5081       else if (SetCCOpcode == ISD::SETONE) {
5082         SDValue ORD, NEQ;
5083         ORD = DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5084         NEQ = DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5085         return DAG.getNode(ISD::AND, VT, ORD, NEQ);
5086       }
5087       assert(0 && "Illegal FP comparison");
5088     }
5089     // Handle all other FP comparisons here.
5090     return DAG.getNode(Opc, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5091   }
5092   
5093   // We are handling one of the integer comparisons here.  Since SSE only has
5094   // GT and EQ comparisons for integer, swapping operands and multiple
5095   // operations may be required for some comparisons.
5096   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5097   bool Swap = false, Invert = false, FlipSigns = false;
5098   
5099   switch (VT.getSimpleVT()) {
5100   default: break;
5101   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5102   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5103   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5104   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5105   }
5106   
5107   switch (SetCCOpcode) {
5108   default: break;
5109   case ISD::SETNE:  Invert = true;
5110   case ISD::SETEQ:  Opc = EQOpc; break;
5111   case ISD::SETLT:  Swap = true;
5112   case ISD::SETGT:  Opc = GTOpc; break;
5113   case ISD::SETGE:  Swap = true;
5114   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5115   case ISD::SETULT: Swap = true;
5116   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5117   case ISD::SETUGE: Swap = true;
5118   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5119   }
5120   if (Swap)
5121     std::swap(Op0, Op1);
5122   
5123   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5124   // bits of the inputs before performing those operations.
5125   if (FlipSigns) {
5126     MVT EltVT = VT.getVectorElementType();
5127     SDValue SignBit = DAG.getConstant(EltVT.getIntegerVTSignBit(), EltVT);
5128     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5129     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, VT, &SignBits[0],
5130                                     SignBits.size());
5131     Op0 = DAG.getNode(ISD::XOR, VT, Op0, SignVec);
5132     Op1 = DAG.getNode(ISD::XOR, VT, Op1, SignVec);
5133   }
5134   
5135   SDValue Result = DAG.getNode(Opc, VT, Op0, Op1);
5136
5137   // If the logical-not of the result is required, perform that now.
5138   if (Invert) {
5139     MVT EltVT = VT.getVectorElementType();
5140     SDValue NegOne = DAG.getConstant(EltVT.getIntegerVTBitMask(), EltVT);
5141     std::vector<SDValue> NegOnes(VT.getVectorNumElements(), NegOne);
5142     SDValue NegOneV = DAG.getNode(ISD::BUILD_VECTOR, VT, &NegOnes[0],
5143                                     NegOnes.size());
5144     Result = DAG.getNode(ISD::XOR, VT, Result, NegOneV);
5145   }
5146   return Result;
5147 }
5148
5149 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5150   bool addTest = true;
5151   SDValue Cond  = Op.getOperand(0);
5152   SDValue CC;
5153
5154   if (Cond.getOpcode() == ISD::SETCC)
5155     Cond = LowerSETCC(Cond, DAG);
5156
5157   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5158   // setting operand in place of the X86ISD::SETCC.
5159   if (Cond.getOpcode() == X86ISD::SETCC) {
5160     CC = Cond.getOperand(0);
5161
5162     SDValue Cmp = Cond.getOperand(1);
5163     unsigned Opc = Cmp.getOpcode();
5164     MVT VT = Op.getValueType();
5165     
5166     bool IllegalFPCMov = false;
5167     if (VT.isFloatingPoint() && !VT.isVector() &&
5168         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5169       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5170     
5171     if ((Opc == X86ISD::CMP ||
5172          Opc == X86ISD::COMI ||
5173          Opc == X86ISD::UCOMI) && !IllegalFPCMov) {
5174       Cond = Cmp;
5175       addTest = false;
5176     }
5177   }
5178
5179   if (addTest) {
5180     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5181     Cond= DAG.getNode(X86ISD::CMP, MVT::i32, Cond, DAG.getConstant(0, MVT::i8));
5182   }
5183
5184   const MVT *VTs = DAG.getNodeValueTypes(Op.getValueType(),
5185                                                     MVT::Flag);
5186   SmallVector<SDValue, 4> Ops;
5187   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5188   // condition is true.
5189   Ops.push_back(Op.getOperand(2));
5190   Ops.push_back(Op.getOperand(1));
5191   Ops.push_back(CC);
5192   Ops.push_back(Cond);
5193   return DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
5194 }
5195
5196 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5197   bool addTest = true;
5198   SDValue Chain = Op.getOperand(0);
5199   SDValue Cond  = Op.getOperand(1);
5200   SDValue Dest  = Op.getOperand(2);
5201   SDValue CC;
5202
5203   if (Cond.getOpcode() == ISD::SETCC)
5204     Cond = LowerSETCC(Cond, DAG);
5205
5206   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5207   // setting operand in place of the X86ISD::SETCC.
5208   if (Cond.getOpcode() == X86ISD::SETCC) {
5209     CC = Cond.getOperand(0);
5210
5211     SDValue Cmp = Cond.getOperand(1);
5212     unsigned Opc = Cmp.getOpcode();
5213     if (Opc == X86ISD::CMP ||
5214         Opc == X86ISD::COMI ||
5215         Opc == X86ISD::UCOMI) {
5216       Cond = Cmp;
5217       addTest = false;
5218     }
5219   // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5220   // two branches instead of an explicit OR instruction with a
5221   // separate test.
5222   } else if (Cond.getOpcode() == ISD::OR &&
5223              Cond.hasOneUse() &&
5224              Cond.getOperand(0).getOpcode() == X86ISD::SETCC &&
5225              Cond.getOperand(0).hasOneUse() &&
5226              Cond.getOperand(1).getOpcode() == X86ISD::SETCC &&
5227              Cond.getOperand(1).hasOneUse()) {
5228     SDValue Cmp = Cond.getOperand(0).getOperand(1);
5229     unsigned Opc = Cmp.getOpcode();
5230     if (Cmp == Cond.getOperand(1).getOperand(1) &&
5231         (Opc == X86ISD::CMP ||
5232          Opc == X86ISD::COMI ||
5233          Opc == X86ISD::UCOMI)) {
5234       CC = Cond.getOperand(0).getOperand(0);
5235       Chain = DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
5236                           Chain, Dest, CC, Cmp);
5237       CC = Cond.getOperand(1).getOperand(0);
5238       Cond = Cmp;
5239       addTest = false;
5240     }
5241   // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5242   // two branches instead of an explicit AND instruction with a
5243   // separate test. However, we only do this if this block doesn't
5244   // have a fall-through edge, because this requires an explicit
5245   // jmp when the condition is false.
5246   } else if (Cond.getOpcode() == ISD::AND &&
5247              Cond.hasOneUse() &&
5248              Cond.getOperand(0).getOpcode() == X86ISD::SETCC &&
5249              Cond.getOperand(0).hasOneUse() &&
5250              Cond.getOperand(1).getOpcode() == X86ISD::SETCC &&
5251              Cond.getOperand(1).hasOneUse()) {
5252     SDValue Cmp = Cond.getOperand(0).getOperand(1);
5253     unsigned Opc = Cmp.getOpcode();
5254     if (Cmp == Cond.getOperand(1).getOperand(1) &&
5255         (Opc == X86ISD::CMP ||
5256          Opc == X86ISD::COMI ||
5257          Opc == X86ISD::UCOMI) &&
5258         Op.getNode()->hasOneUse()) {
5259       X86::CondCode CCode =
5260         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5261       CCode = X86::GetOppositeBranchCondition(CCode);
5262       CC = DAG.getConstant(CCode, MVT::i8);
5263       SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5264       // Look for an unconditional branch following this conditional branch.
5265       // We need this because we need to reverse the successors in order
5266       // to implement FCMP_OEQ.
5267       if (User.getOpcode() == ISD::BR) {
5268         SDValue FalseBB = User.getOperand(1);
5269         SDValue NewBR =
5270           DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5271         assert(NewBR == User);
5272         Dest = FalseBB;
5273
5274         Chain = DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
5275                             Chain, Dest, CC, Cmp);
5276         X86::CondCode CCode =
5277           (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5278         CCode = X86::GetOppositeBranchCondition(CCode);
5279         CC = DAG.getConstant(CCode, MVT::i8);
5280         Cond = Cmp;
5281         addTest = false;
5282       }
5283     }
5284   }
5285
5286   if (addTest) {
5287     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5288     Cond= DAG.getNode(X86ISD::CMP, MVT::i32, Cond, DAG.getConstant(0, MVT::i8));
5289   }
5290   return DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
5291                      Chain, Dest, CC, Cond);
5292 }
5293
5294
5295 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5296 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5297 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5298 // that the guard pages used by the OS virtual memory manager are allocated in
5299 // correct sequence.
5300 SDValue
5301 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5302                                            SelectionDAG &DAG) {
5303   assert(Subtarget->isTargetCygMing() &&
5304          "This should be used only on Cygwin/Mingw targets");
5305
5306   // Get the inputs.
5307   SDValue Chain = Op.getOperand(0);
5308   SDValue Size  = Op.getOperand(1);
5309   // FIXME: Ensure alignment here
5310
5311   SDValue Flag;
5312
5313   MVT IntPtr = getPointerTy();
5314   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5315
5316   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5317
5318   Chain = DAG.getCopyToReg(Chain, X86::EAX, Size, Flag);
5319   Flag = Chain.getValue(1);
5320
5321   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5322   SDValue Ops[] = { Chain,
5323                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5324                       DAG.getRegister(X86::EAX, IntPtr),
5325                       DAG.getRegister(X86StackPtr, SPTy),
5326                       Flag };
5327   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops, 5);
5328   Flag = Chain.getValue(1);
5329
5330   Chain = DAG.getCALLSEQ_END(Chain,
5331                              DAG.getIntPtrConstant(0, true),
5332                              DAG.getIntPtrConstant(0, true),
5333                              Flag);
5334
5335   Chain = DAG.getCopyFromReg(Chain, X86StackPtr, SPTy).getValue(1);
5336
5337   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5338   return DAG.getMergeValues(Ops1, 2);
5339 }
5340
5341 SDValue
5342 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG,
5343                                            SDValue Chain,
5344                                            SDValue Dst, SDValue Src,
5345                                            SDValue Size, unsigned Align,
5346                                            const Value *DstSV,
5347                                            uint64_t DstSVOff) {
5348   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5349
5350   // If not DWORD aligned or size is more than the threshold, call the library.
5351   // The libc version is likely to be faster for these cases. It can use the
5352   // address value and run time information about the CPU.
5353   if ((Align & 3) != 0 ||
5354       !ConstantSize ||
5355       ConstantSize->getZExtValue() >
5356         getSubtarget()->getMaxInlineSizeThreshold()) {
5357     SDValue InFlag(0, 0);
5358
5359     // Check to see if there is a specialized entry-point for memory zeroing.
5360     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5361
5362     if (const char *bzeroEntry =  V &&
5363         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5364       MVT IntPtr = getPointerTy();
5365       const Type *IntPtrTy = TD->getIntPtrType();
5366       TargetLowering::ArgListTy Args; 
5367       TargetLowering::ArgListEntry Entry;
5368       Entry.Node = Dst;
5369       Entry.Ty = IntPtrTy;
5370       Args.push_back(Entry);
5371       Entry.Node = Size;
5372       Args.push_back(Entry);
5373       std::pair<SDValue,SDValue> CallResult =
5374         LowerCallTo(Chain, Type::VoidTy, false, false, false, false, 
5375                     CallingConv::C, false, 
5376                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG);
5377       return CallResult.second;
5378     }
5379
5380     // Otherwise have the target-independent code call memset.
5381     return SDValue();
5382   }
5383
5384   uint64_t SizeVal = ConstantSize->getZExtValue();
5385   SDValue InFlag(0, 0);
5386   MVT AVT;
5387   SDValue Count;
5388   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5389   unsigned BytesLeft = 0;
5390   bool TwoRepStos = false;
5391   if (ValC) {
5392     unsigned ValReg;
5393     uint64_t Val = ValC->getZExtValue() & 255;
5394
5395     // If the value is a constant, then we can potentially use larger sets.
5396     switch (Align & 3) {
5397     case 2:   // WORD aligned
5398       AVT = MVT::i16;
5399       ValReg = X86::AX;
5400       Val = (Val << 8) | Val;
5401       break;
5402     case 0:  // DWORD aligned
5403       AVT = MVT::i32;
5404       ValReg = X86::EAX;
5405       Val = (Val << 8)  | Val;
5406       Val = (Val << 16) | Val;
5407       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5408         AVT = MVT::i64;
5409         ValReg = X86::RAX;
5410         Val = (Val << 32) | Val;
5411       }
5412       break;
5413     default:  // Byte aligned
5414       AVT = MVT::i8;
5415       ValReg = X86::AL;
5416       Count = DAG.getIntPtrConstant(SizeVal);
5417       break;
5418     }
5419
5420     if (AVT.bitsGT(MVT::i8)) {
5421       unsigned UBytes = AVT.getSizeInBits() / 8;
5422       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5423       BytesLeft = SizeVal % UBytes;
5424     }
5425
5426     Chain  = DAG.getCopyToReg(Chain, ValReg, DAG.getConstant(Val, AVT),
5427                               InFlag);
5428     InFlag = Chain.getValue(1);
5429   } else {
5430     AVT = MVT::i8;
5431     Count  = DAG.getIntPtrConstant(SizeVal);
5432     Chain  = DAG.getCopyToReg(Chain, X86::AL, Src, InFlag);
5433     InFlag = Chain.getValue(1);
5434   }
5435
5436   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
5437                             Count, InFlag);
5438   InFlag = Chain.getValue(1);
5439   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
5440                             Dst, InFlag);
5441   InFlag = Chain.getValue(1);
5442
5443   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5444   SmallVector<SDValue, 8> Ops;
5445   Ops.push_back(Chain);
5446   Ops.push_back(DAG.getValueType(AVT));
5447   Ops.push_back(InFlag);
5448   Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
5449
5450   if (TwoRepStos) {
5451     InFlag = Chain.getValue(1);
5452     Count  = Size;
5453     MVT CVT = Count.getValueType();
5454     SDValue Left = DAG.getNode(ISD::AND, CVT, Count,
5455                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5456     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
5457                               Left, InFlag);
5458     InFlag = Chain.getValue(1);
5459     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5460     Ops.clear();
5461     Ops.push_back(Chain);
5462     Ops.push_back(DAG.getValueType(MVT::i8));
5463     Ops.push_back(InFlag);
5464     Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
5465   } else if (BytesLeft) {
5466     // Handle the last 1 - 7 bytes.
5467     unsigned Offset = SizeVal - BytesLeft;
5468     MVT AddrVT = Dst.getValueType();
5469     MVT SizeVT = Size.getValueType();
5470
5471     Chain = DAG.getMemset(Chain,
5472                           DAG.getNode(ISD::ADD, AddrVT, Dst,
5473                                       DAG.getConstant(Offset, AddrVT)),
5474                           Src,
5475                           DAG.getConstant(BytesLeft, SizeVT),
5476                           Align, DstSV, DstSVOff + Offset);
5477   }
5478
5479   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5480   return Chain;
5481 }
5482
5483 SDValue
5484 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG,
5485                                       SDValue Chain, SDValue Dst, SDValue Src,
5486                                       SDValue Size, unsigned Align,
5487                                       bool AlwaysInline,
5488                                       const Value *DstSV, uint64_t DstSVOff,
5489                                       const Value *SrcSV, uint64_t SrcSVOff) {  
5490   // This requires the copy size to be a constant, preferrably
5491   // within a subtarget-specific limit.
5492   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5493   if (!ConstantSize)
5494     return SDValue();
5495   uint64_t SizeVal = ConstantSize->getZExtValue();
5496   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5497     return SDValue();
5498
5499   /// If not DWORD aligned, call the library.
5500   if ((Align & 3) != 0)
5501     return SDValue();
5502
5503   // DWORD aligned
5504   MVT AVT = MVT::i32;
5505   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5506     AVT = MVT::i64;
5507
5508   unsigned UBytes = AVT.getSizeInBits() / 8;
5509   unsigned CountVal = SizeVal / UBytes;
5510   SDValue Count = DAG.getIntPtrConstant(CountVal);
5511   unsigned BytesLeft = SizeVal % UBytes;
5512
5513   SDValue InFlag(0, 0);
5514   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
5515                             Count, InFlag);
5516   InFlag = Chain.getValue(1);
5517   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
5518                             Dst, InFlag);
5519   InFlag = Chain.getValue(1);
5520   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RSI : X86::ESI,
5521                             Src, InFlag);
5522   InFlag = Chain.getValue(1);
5523
5524   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5525   SmallVector<SDValue, 8> Ops;
5526   Ops.push_back(Chain);
5527   Ops.push_back(DAG.getValueType(AVT));
5528   Ops.push_back(InFlag);
5529   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
5530
5531   SmallVector<SDValue, 4> Results;
5532   Results.push_back(RepMovs);
5533   if (BytesLeft) {
5534     // Handle the last 1 - 7 bytes.
5535     unsigned Offset = SizeVal - BytesLeft;
5536     MVT DstVT = Dst.getValueType();
5537     MVT SrcVT = Src.getValueType();
5538     MVT SizeVT = Size.getValueType();
5539     Results.push_back(DAG.getMemcpy(Chain,
5540                                     DAG.getNode(ISD::ADD, DstVT, Dst,
5541                                                 DAG.getConstant(Offset, DstVT)),
5542                                     DAG.getNode(ISD::ADD, SrcVT, Src,
5543                                                 DAG.getConstant(Offset, SrcVT)),
5544                                     DAG.getConstant(BytesLeft, SizeVT),
5545                                     Align, AlwaysInline,
5546                                     DstSV, DstSVOff + Offset,
5547                                     SrcSV, SrcSVOff + Offset));
5548   }
5549
5550   return DAG.getNode(ISD::TokenFactor, MVT::Other, &Results[0], Results.size());
5551 }
5552
5553 /// Expand the result of: i64,outchain = READCYCLECOUNTER inchain
5554 SDNode *X86TargetLowering::ExpandREADCYCLECOUNTER(SDNode *N, SelectionDAG &DAG){
5555   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5556   SDValue TheChain = N->getOperand(0);
5557   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, Tys, &TheChain, 1);
5558   if (Subtarget->is64Bit()) {
5559     SDValue rax = DAG.getCopyFromReg(rd, X86::RAX, MVT::i64, rd.getValue(1));
5560     SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), X86::RDX,
5561                                        MVT::i64, rax.getValue(2));
5562     SDValue Tmp = DAG.getNode(ISD::SHL, MVT::i64, rdx,
5563                                 DAG.getConstant(32, MVT::i8));
5564     SDValue Ops[] = {
5565       DAG.getNode(ISD::OR, MVT::i64, rax, Tmp), rdx.getValue(1)
5566     };
5567     
5568     return DAG.getMergeValues(Ops, 2).getNode();
5569   }
5570   
5571   SDValue eax = DAG.getCopyFromReg(rd, X86::EAX, MVT::i32, rd.getValue(1));
5572   SDValue edx = DAG.getCopyFromReg(eax.getValue(1), X86::EDX,
5573                                        MVT::i32, eax.getValue(2));
5574   // Use a buildpair to merge the two 32-bit values into a 64-bit one. 
5575   SDValue Ops[] = { eax, edx };
5576   Ops[0] = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Ops, 2);
5577
5578   // Use a MERGE_VALUES to return the value and chain.
5579   Ops[1] = edx.getValue(1);
5580   return DAG.getMergeValues(Ops, 2).getNode();
5581 }
5582
5583 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
5584   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
5585
5586   if (!Subtarget->is64Bit()) {
5587     // vastart just stores the address of the VarArgsFrameIndex slot into the
5588     // memory location argument.
5589     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
5590     return DAG.getStore(Op.getOperand(0), FR,Op.getOperand(1), SV, 0);
5591   }
5592
5593   // __va_list_tag:
5594   //   gp_offset         (0 - 6 * 8)
5595   //   fp_offset         (48 - 48 + 8 * 16)
5596   //   overflow_arg_area (point to parameters coming in memory).
5597   //   reg_save_area
5598   SmallVector<SDValue, 8> MemOps;
5599   SDValue FIN = Op.getOperand(1);
5600   // Store gp_offset
5601   SDValue Store = DAG.getStore(Op.getOperand(0),
5602                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
5603                                  FIN, SV, 0);
5604   MemOps.push_back(Store);
5605
5606   // Store fp_offset
5607   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN, DAG.getIntPtrConstant(4));
5608   Store = DAG.getStore(Op.getOperand(0),
5609                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
5610                        FIN, SV, 0);
5611   MemOps.push_back(Store);
5612
5613   // Store ptr to overflow_arg_area
5614   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN, DAG.getIntPtrConstant(4));
5615   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
5616   Store = DAG.getStore(Op.getOperand(0), OVFIN, FIN, SV, 0);
5617   MemOps.push_back(Store);
5618
5619   // Store ptr to reg_save_area.
5620   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN, DAG.getIntPtrConstant(8));
5621   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
5622   Store = DAG.getStore(Op.getOperand(0), RSFIN, FIN, SV, 0);
5623   MemOps.push_back(Store);
5624   return DAG.getNode(ISD::TokenFactor, MVT::Other, &MemOps[0], MemOps.size());
5625 }
5626
5627 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
5628   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
5629   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
5630   SDValue Chain = Op.getOperand(0);
5631   SDValue SrcPtr = Op.getOperand(1);
5632   SDValue SrcSV = Op.getOperand(2);
5633
5634   assert(0 && "VAArgInst is not yet implemented for x86-64!");
5635   abort();
5636   return SDValue();
5637 }
5638
5639 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
5640   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
5641   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
5642   SDValue Chain = Op.getOperand(0);
5643   SDValue DstPtr = Op.getOperand(1);
5644   SDValue SrcPtr = Op.getOperand(2);
5645   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
5646   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
5647
5648   return DAG.getMemcpy(Chain, DstPtr, SrcPtr,
5649                        DAG.getIntPtrConstant(24), 8, false,
5650                        DstSV, 0, SrcSV, 0);
5651 }
5652
5653 SDValue
5654 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
5655   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5656   switch (IntNo) {
5657   default: return SDValue();    // Don't custom lower most intrinsics.
5658   // Comparison intrinsics.
5659   case Intrinsic::x86_sse_comieq_ss:
5660   case Intrinsic::x86_sse_comilt_ss:
5661   case Intrinsic::x86_sse_comile_ss:
5662   case Intrinsic::x86_sse_comigt_ss:
5663   case Intrinsic::x86_sse_comige_ss:
5664   case Intrinsic::x86_sse_comineq_ss:
5665   case Intrinsic::x86_sse_ucomieq_ss:
5666   case Intrinsic::x86_sse_ucomilt_ss:
5667   case Intrinsic::x86_sse_ucomile_ss:
5668   case Intrinsic::x86_sse_ucomigt_ss:
5669   case Intrinsic::x86_sse_ucomige_ss:
5670   case Intrinsic::x86_sse_ucomineq_ss:
5671   case Intrinsic::x86_sse2_comieq_sd:
5672   case Intrinsic::x86_sse2_comilt_sd:
5673   case Intrinsic::x86_sse2_comile_sd:
5674   case Intrinsic::x86_sse2_comigt_sd:
5675   case Intrinsic::x86_sse2_comige_sd:
5676   case Intrinsic::x86_sse2_comineq_sd:
5677   case Intrinsic::x86_sse2_ucomieq_sd:
5678   case Intrinsic::x86_sse2_ucomilt_sd:
5679   case Intrinsic::x86_sse2_ucomile_sd:
5680   case Intrinsic::x86_sse2_ucomigt_sd:
5681   case Intrinsic::x86_sse2_ucomige_sd:
5682   case Intrinsic::x86_sse2_ucomineq_sd: {
5683     unsigned Opc = 0;
5684     ISD::CondCode CC = ISD::SETCC_INVALID;
5685     switch (IntNo) {
5686     default: break;
5687     case Intrinsic::x86_sse_comieq_ss:
5688     case Intrinsic::x86_sse2_comieq_sd:
5689       Opc = X86ISD::COMI;
5690       CC = ISD::SETEQ;
5691       break;
5692     case Intrinsic::x86_sse_comilt_ss:
5693     case Intrinsic::x86_sse2_comilt_sd:
5694       Opc = X86ISD::COMI;
5695       CC = ISD::SETLT;
5696       break;
5697     case Intrinsic::x86_sse_comile_ss:
5698     case Intrinsic::x86_sse2_comile_sd:
5699       Opc = X86ISD::COMI;
5700       CC = ISD::SETLE;
5701       break;
5702     case Intrinsic::x86_sse_comigt_ss:
5703     case Intrinsic::x86_sse2_comigt_sd:
5704       Opc = X86ISD::COMI;
5705       CC = ISD::SETGT;
5706       break;
5707     case Intrinsic::x86_sse_comige_ss:
5708     case Intrinsic::x86_sse2_comige_sd:
5709       Opc = X86ISD::COMI;
5710       CC = ISD::SETGE;
5711       break;
5712     case Intrinsic::x86_sse_comineq_ss:
5713     case Intrinsic::x86_sse2_comineq_sd:
5714       Opc = X86ISD::COMI;
5715       CC = ISD::SETNE;
5716       break;
5717     case Intrinsic::x86_sse_ucomieq_ss:
5718     case Intrinsic::x86_sse2_ucomieq_sd:
5719       Opc = X86ISD::UCOMI;
5720       CC = ISD::SETEQ;
5721       break;
5722     case Intrinsic::x86_sse_ucomilt_ss:
5723     case Intrinsic::x86_sse2_ucomilt_sd:
5724       Opc = X86ISD::UCOMI;
5725       CC = ISD::SETLT;
5726       break;
5727     case Intrinsic::x86_sse_ucomile_ss:
5728     case Intrinsic::x86_sse2_ucomile_sd:
5729       Opc = X86ISD::UCOMI;
5730       CC = ISD::SETLE;
5731       break;
5732     case Intrinsic::x86_sse_ucomigt_ss:
5733     case Intrinsic::x86_sse2_ucomigt_sd:
5734       Opc = X86ISD::UCOMI;
5735       CC = ISD::SETGT;
5736       break;
5737     case Intrinsic::x86_sse_ucomige_ss:
5738     case Intrinsic::x86_sse2_ucomige_sd:
5739       Opc = X86ISD::UCOMI;
5740       CC = ISD::SETGE;
5741       break;
5742     case Intrinsic::x86_sse_ucomineq_ss:
5743     case Intrinsic::x86_sse2_ucomineq_sd:
5744       Opc = X86ISD::UCOMI;
5745       CC = ISD::SETNE;
5746       break;
5747     }
5748
5749     unsigned X86CC;
5750     SDValue LHS = Op.getOperand(1);
5751     SDValue RHS = Op.getOperand(2);
5752     translateX86CC(CC, true, X86CC, LHS, RHS, DAG);
5753
5754     SDValue Cond = DAG.getNode(Opc, MVT::i32, LHS, RHS);
5755     SDValue SetCC = DAG.getNode(X86ISD::SETCC, MVT::i8,
5756                                 DAG.getConstant(X86CC, MVT::i8), Cond);
5757     return DAG.getNode(ISD::ZERO_EXTEND, MVT::i32, SetCC);
5758   }
5759
5760   // Fix vector shift instructions where the last operand is a non-immediate
5761   // i32 value.
5762   case Intrinsic::x86_sse2_pslli_w:
5763   case Intrinsic::x86_sse2_pslli_d:
5764   case Intrinsic::x86_sse2_pslli_q:
5765   case Intrinsic::x86_sse2_psrli_w:
5766   case Intrinsic::x86_sse2_psrli_d:
5767   case Intrinsic::x86_sse2_psrli_q:
5768   case Intrinsic::x86_sse2_psrai_w:
5769   case Intrinsic::x86_sse2_psrai_d:
5770   case Intrinsic::x86_mmx_pslli_w:
5771   case Intrinsic::x86_mmx_pslli_d:
5772   case Intrinsic::x86_mmx_pslli_q:
5773   case Intrinsic::x86_mmx_psrli_w:
5774   case Intrinsic::x86_mmx_psrli_d:
5775   case Intrinsic::x86_mmx_psrli_q:
5776   case Intrinsic::x86_mmx_psrai_w:
5777   case Intrinsic::x86_mmx_psrai_d: {
5778     SDValue ShAmt = Op.getOperand(2);
5779     if (isa<ConstantSDNode>(ShAmt))
5780       return SDValue();
5781
5782     unsigned NewIntNo = 0;
5783     MVT ShAmtVT = MVT::v4i32;
5784     switch (IntNo) {
5785     case Intrinsic::x86_sse2_pslli_w:
5786       NewIntNo = Intrinsic::x86_sse2_psll_w;
5787       break;
5788     case Intrinsic::x86_sse2_pslli_d:
5789       NewIntNo = Intrinsic::x86_sse2_psll_d;
5790       break;
5791     case Intrinsic::x86_sse2_pslli_q:
5792       NewIntNo = Intrinsic::x86_sse2_psll_q;
5793       break;
5794     case Intrinsic::x86_sse2_psrli_w:
5795       NewIntNo = Intrinsic::x86_sse2_psrl_w;
5796       break;
5797     case Intrinsic::x86_sse2_psrli_d:
5798       NewIntNo = Intrinsic::x86_sse2_psrl_d;
5799       break;
5800     case Intrinsic::x86_sse2_psrli_q:
5801       NewIntNo = Intrinsic::x86_sse2_psrl_q;
5802       break;
5803     case Intrinsic::x86_sse2_psrai_w:
5804       NewIntNo = Intrinsic::x86_sse2_psra_w;
5805       break;
5806     case Intrinsic::x86_sse2_psrai_d:
5807       NewIntNo = Intrinsic::x86_sse2_psra_d;
5808       break;
5809     default: {
5810       ShAmtVT = MVT::v2i32;
5811       switch (IntNo) {
5812       case Intrinsic::x86_mmx_pslli_w:
5813         NewIntNo = Intrinsic::x86_mmx_psll_w;
5814         break;
5815       case Intrinsic::x86_mmx_pslli_d:
5816         NewIntNo = Intrinsic::x86_mmx_psll_d;
5817         break;
5818       case Intrinsic::x86_mmx_pslli_q:
5819         NewIntNo = Intrinsic::x86_mmx_psll_q;
5820         break;
5821       case Intrinsic::x86_mmx_psrli_w:
5822         NewIntNo = Intrinsic::x86_mmx_psrl_w;
5823         break;
5824       case Intrinsic::x86_mmx_psrli_d:
5825         NewIntNo = Intrinsic::x86_mmx_psrl_d;
5826         break;
5827       case Intrinsic::x86_mmx_psrli_q:
5828         NewIntNo = Intrinsic::x86_mmx_psrl_q;
5829         break;
5830       case Intrinsic::x86_mmx_psrai_w:
5831         NewIntNo = Intrinsic::x86_mmx_psra_w;
5832         break;
5833       case Intrinsic::x86_mmx_psrai_d:
5834         NewIntNo = Intrinsic::x86_mmx_psra_d;
5835         break;
5836       default: abort();  // Can't reach here.
5837       }
5838       break;
5839     }
5840     }
5841     MVT VT = Op.getValueType();
5842     ShAmt = DAG.getNode(ISD::BIT_CONVERT, VT,
5843                         DAG.getNode(ISD::SCALAR_TO_VECTOR, ShAmtVT, ShAmt));
5844     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, VT,
5845                        DAG.getConstant(NewIntNo, MVT::i32),
5846                        Op.getOperand(1), ShAmt);
5847   }
5848   }
5849 }
5850
5851 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
5852   // Depths > 0 not supported yet!
5853   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
5854     return SDValue();
5855   
5856   // Just load the return address
5857   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
5858   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
5859 }
5860
5861 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
5862   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5863   MFI->setFrameAddressIsTaken(true);
5864   MVT VT = Op.getValueType();
5865   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5866   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
5867   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), FrameReg, VT);
5868   while (Depth--)
5869     FrameAddr = DAG.getLoad(VT, DAG.getEntryNode(), FrameAddr, NULL, 0);
5870   return FrameAddr;
5871 }
5872
5873 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
5874                                                      SelectionDAG &DAG) {
5875   return DAG.getIntPtrConstant(2*TD->getPointerSize());
5876 }
5877
5878 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
5879 {
5880   MachineFunction &MF = DAG.getMachineFunction();
5881   SDValue Chain     = Op.getOperand(0);
5882   SDValue Offset    = Op.getOperand(1);
5883   SDValue Handler   = Op.getOperand(2);
5884
5885   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
5886                                   getPointerTy());
5887   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
5888
5889   SDValue StoreAddr = DAG.getNode(ISD::SUB, getPointerTy(), Frame,
5890                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
5891   StoreAddr = DAG.getNode(ISD::ADD, getPointerTy(), StoreAddr, Offset);
5892   Chain = DAG.getStore(Chain, Handler, StoreAddr, NULL, 0);
5893   Chain = DAG.getCopyToReg(Chain, StoreAddrReg, StoreAddr);
5894   MF.getRegInfo().addLiveOut(StoreAddrReg);
5895
5896   return DAG.getNode(X86ISD::EH_RETURN,
5897                      MVT::Other,
5898                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
5899 }
5900
5901 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
5902                                              SelectionDAG &DAG) {
5903   SDValue Root = Op.getOperand(0);
5904   SDValue Trmp = Op.getOperand(1); // trampoline
5905   SDValue FPtr = Op.getOperand(2); // nested function
5906   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
5907
5908   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
5909
5910   const X86InstrInfo *TII =
5911     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
5912
5913   if (Subtarget->is64Bit()) {
5914     SDValue OutChains[6];
5915
5916     // Large code-model.
5917
5918     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
5919     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
5920
5921     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
5922     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
5923
5924     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
5925
5926     // Load the pointer to the nested function into R11.
5927     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
5928     SDValue Addr = Trmp;
5929     OutChains[0] = DAG.getStore(Root, DAG.getConstant(OpCode, MVT::i16), Addr,
5930                                 TrmpAddr, 0);
5931
5932     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(2, MVT::i64));
5933     OutChains[1] = DAG.getStore(Root, FPtr, Addr, TrmpAddr, 2, false, 2);
5934
5935     // Load the 'nest' parameter value into R10.
5936     // R10 is specified in X86CallingConv.td
5937     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
5938     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(10, MVT::i64));
5939     OutChains[2] = DAG.getStore(Root, DAG.getConstant(OpCode, MVT::i16), Addr,
5940                                 TrmpAddr, 10);
5941
5942     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(12, MVT::i64));
5943     OutChains[3] = DAG.getStore(Root, Nest, Addr, TrmpAddr, 12, false, 2);
5944
5945     // Jump to the nested function.
5946     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
5947     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(20, MVT::i64));
5948     OutChains[4] = DAG.getStore(Root, DAG.getConstant(OpCode, MVT::i16), Addr,
5949                                 TrmpAddr, 20);
5950
5951     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
5952     Addr = DAG.getNode(ISD::ADD, MVT::i64, Trmp, DAG.getConstant(22, MVT::i64));
5953     OutChains[5] = DAG.getStore(Root, DAG.getConstant(ModRM, MVT::i8), Addr,
5954                                 TrmpAddr, 22);
5955
5956     SDValue Ops[] =
5957       { Trmp, DAG.getNode(ISD::TokenFactor, MVT::Other, OutChains, 6) };
5958     return DAG.getMergeValues(Ops, 2);
5959   } else {
5960     const Function *Func =
5961       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
5962     unsigned CC = Func->getCallingConv();
5963     unsigned NestReg;
5964
5965     switch (CC) {
5966     default:
5967       assert(0 && "Unsupported calling convention");
5968     case CallingConv::C:
5969     case CallingConv::X86_StdCall: {
5970       // Pass 'nest' parameter in ECX.
5971       // Must be kept in sync with X86CallingConv.td
5972       NestReg = X86::ECX;
5973
5974       // Check that ECX wasn't needed by an 'inreg' parameter.
5975       const FunctionType *FTy = Func->getFunctionType();
5976       const AttrListPtr &Attrs = Func->getAttributes();
5977
5978       if (!Attrs.isEmpty() && !Func->isVarArg()) {
5979         unsigned InRegCount = 0;
5980         unsigned Idx = 1;
5981
5982         for (FunctionType::param_iterator I = FTy->param_begin(),
5983              E = FTy->param_end(); I != E; ++I, ++Idx)
5984           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
5985             // FIXME: should only count parameters that are lowered to integers.
5986             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
5987
5988         if (InRegCount > 2) {
5989           cerr << "Nest register in use - reduce number of inreg parameters!\n";
5990           abort();
5991         }
5992       }
5993       break;
5994     }
5995     case CallingConv::X86_FastCall:
5996     case CallingConv::Fast:
5997       // Pass 'nest' parameter in EAX.
5998       // Must be kept in sync with X86CallingConv.td
5999       NestReg = X86::EAX;
6000       break;
6001     }
6002
6003     SDValue OutChains[4];
6004     SDValue Addr, Disp;
6005
6006     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(10, MVT::i32));
6007     Disp = DAG.getNode(ISD::SUB, MVT::i32, FPtr, Addr);
6008
6009     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6010     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6011     OutChains[0] = DAG.getStore(Root, DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6012                                 Trmp, TrmpAddr, 0);
6013
6014     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(1, MVT::i32));
6015     OutChains[1] = DAG.getStore(Root, Nest, Addr, TrmpAddr, 1, false, 1);
6016
6017     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6018     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(5, MVT::i32));
6019     OutChains[2] = DAG.getStore(Root, DAG.getConstant(JMP, MVT::i8), Addr,
6020                                 TrmpAddr, 5, false, 1);
6021
6022     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(6, MVT::i32));
6023     OutChains[3] = DAG.getStore(Root, Disp, Addr, TrmpAddr, 6, false, 1);
6024
6025     SDValue Ops[] =
6026       { Trmp, DAG.getNode(ISD::TokenFactor, MVT::Other, OutChains, 4) };
6027     return DAG.getMergeValues(Ops, 2);
6028   }
6029 }
6030
6031 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6032   /*
6033    The rounding mode is in bits 11:10 of FPSR, and has the following
6034    settings:
6035      00 Round to nearest
6036      01 Round to -inf
6037      10 Round to +inf
6038      11 Round to 0
6039
6040   FLT_ROUNDS, on the other hand, expects the following:
6041     -1 Undefined
6042      0 Round to 0
6043      1 Round to nearest
6044      2 Round to +inf
6045      3 Round to -inf
6046
6047   To perform the conversion, we do:
6048     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6049   */
6050
6051   MachineFunction &MF = DAG.getMachineFunction();
6052   const TargetMachine &TM = MF.getTarget();
6053   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6054   unsigned StackAlignment = TFI.getStackAlignment();
6055   MVT VT = Op.getValueType();
6056
6057   // Save FP Control Word to stack slot
6058   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6059   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6060
6061   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, MVT::Other,
6062                               DAG.getEntryNode(), StackSlot);
6063
6064   // Load FP Control Word from stack slot
6065   SDValue CWD = DAG.getLoad(MVT::i16, Chain, StackSlot, NULL, 0);
6066
6067   // Transform as necessary
6068   SDValue CWD1 =
6069     DAG.getNode(ISD::SRL, MVT::i16,
6070                 DAG.getNode(ISD::AND, MVT::i16,
6071                             CWD, DAG.getConstant(0x800, MVT::i16)),
6072                 DAG.getConstant(11, MVT::i8));
6073   SDValue CWD2 =
6074     DAG.getNode(ISD::SRL, MVT::i16,
6075                 DAG.getNode(ISD::AND, MVT::i16,
6076                             CWD, DAG.getConstant(0x400, MVT::i16)),
6077                 DAG.getConstant(9, MVT::i8));
6078
6079   SDValue RetVal =
6080     DAG.getNode(ISD::AND, MVT::i16,
6081                 DAG.getNode(ISD::ADD, MVT::i16,
6082                             DAG.getNode(ISD::OR, MVT::i16, CWD1, CWD2),
6083                             DAG.getConstant(1, MVT::i16)),
6084                 DAG.getConstant(3, MVT::i16));
6085
6086
6087   return DAG.getNode((VT.getSizeInBits() < 16 ?
6088                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
6089 }
6090
6091 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6092   MVT VT = Op.getValueType();
6093   MVT OpVT = VT;
6094   unsigned NumBits = VT.getSizeInBits();
6095
6096   Op = Op.getOperand(0);
6097   if (VT == MVT::i8) {
6098     // Zero extend to i32 since there is not an i8 bsr.
6099     OpVT = MVT::i32;
6100     Op = DAG.getNode(ISD::ZERO_EXTEND, OpVT, Op);
6101   }
6102
6103   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6104   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6105   Op = DAG.getNode(X86ISD::BSR, VTs, Op);
6106
6107   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6108   SmallVector<SDValue, 4> Ops;
6109   Ops.push_back(Op);
6110   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6111   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6112   Ops.push_back(Op.getValue(1));
6113   Op = DAG.getNode(X86ISD::CMOV, OpVT, &Ops[0], 4);
6114
6115   // Finally xor with NumBits-1.
6116   Op = DAG.getNode(ISD::XOR, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6117
6118   if (VT == MVT::i8)
6119     Op = DAG.getNode(ISD::TRUNCATE, MVT::i8, Op);
6120   return Op;
6121 }
6122
6123 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6124   MVT VT = Op.getValueType();
6125   MVT OpVT = VT;
6126   unsigned NumBits = VT.getSizeInBits();
6127
6128   Op = Op.getOperand(0);
6129   if (VT == MVT::i8) {
6130     OpVT = MVT::i32;
6131     Op = DAG.getNode(ISD::ZERO_EXTEND, OpVT, Op);
6132   }
6133
6134   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6135   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6136   Op = DAG.getNode(X86ISD::BSF, VTs, Op);
6137
6138   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6139   SmallVector<SDValue, 4> Ops;
6140   Ops.push_back(Op);
6141   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6142   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6143   Ops.push_back(Op.getValue(1));
6144   Op = DAG.getNode(X86ISD::CMOV, OpVT, &Ops[0], 4);
6145
6146   if (VT == MVT::i8)
6147     Op = DAG.getNode(ISD::TRUNCATE, MVT::i8, Op);
6148   return Op;
6149 }
6150
6151 SDValue X86TargetLowering::LowerXADDO(SDValue Op, SelectionDAG &DAG,
6152                                       ISD::NodeType NTy) {
6153   return SDValue();
6154 }
6155
6156 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6157   MVT T = Op.getValueType();
6158   unsigned Reg = 0;
6159   unsigned size = 0;
6160   switch(T.getSimpleVT()) {
6161   default:
6162     assert(false && "Invalid value type!");
6163   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6164   case MVT::i16: Reg = X86::AX;  size = 2; break;
6165   case MVT::i32: Reg = X86::EAX; size = 4; break;
6166   case MVT::i64: 
6167     if (Subtarget->is64Bit()) {
6168       Reg = X86::RAX; size = 8;
6169     } else //Should go away when LegalizeType stuff lands
6170       return SDValue(ExpandATOMIC_CMP_SWAP(Op.getNode(), DAG), 0);
6171     break;
6172   };
6173   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), Reg,
6174                                     Op.getOperand(2), SDValue());
6175   SDValue Ops[] = { cpIn.getValue(0),
6176                     Op.getOperand(1),
6177                     Op.getOperand(3),
6178                     DAG.getTargetConstant(size, MVT::i8),
6179                     cpIn.getValue(1) };
6180   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6181   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, Tys, Ops, 5);
6182   SDValue cpOut = 
6183     DAG.getCopyFromReg(Result.getValue(0), Reg, T, Result.getValue(1));
6184   return cpOut;
6185 }
6186
6187 SDNode* X86TargetLowering::ExpandATOMIC_CMP_SWAP(SDNode* Op,
6188                                                  SelectionDAG &DAG) {
6189   MVT T = Op->getValueType(0);
6190   assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6191   SDValue cpInL, cpInH;
6192   cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Op->getOperand(2),
6193                       DAG.getConstant(0, MVT::i32));
6194   cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Op->getOperand(2),
6195                       DAG.getConstant(1, MVT::i32));
6196   cpInL = DAG.getCopyToReg(Op->getOperand(0), X86::EAX,
6197                            cpInL, SDValue());
6198   cpInH = DAG.getCopyToReg(cpInL.getValue(0), X86::EDX,
6199                            cpInH, cpInL.getValue(1));
6200   SDValue swapInL, swapInH;
6201   swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Op->getOperand(3),
6202                         DAG.getConstant(0, MVT::i32));
6203   swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Op->getOperand(3),
6204                         DAG.getConstant(1, MVT::i32));
6205   swapInL = DAG.getCopyToReg(cpInH.getValue(0), X86::EBX,
6206                              swapInL, cpInH.getValue(1));
6207   swapInH = DAG.getCopyToReg(swapInL.getValue(0), X86::ECX,
6208                              swapInH, swapInL.getValue(1));
6209   SDValue Ops[] = { swapInH.getValue(0),
6210                     Op->getOperand(1),
6211                     swapInH.getValue(1) };
6212   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6213   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, Tys, Ops, 3);
6214   SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), X86::EAX, MVT::i32, 
6215                                         Result.getValue(1));
6216   SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), X86::EDX, MVT::i32, 
6217                                         cpOutL.getValue(2));
6218   SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6219   SDValue ResultVal = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, OpsF, 2);
6220   SDValue Vals[2] = { ResultVal, cpOutH.getValue(1) };
6221   return DAG.getMergeValues(Vals, 2).getNode();
6222 }
6223
6224 SDValue X86TargetLowering::LowerATOMIC_BINARY_64(SDValue Op,
6225                                                  SelectionDAG &DAG,
6226                                                  unsigned NewOp) {
6227   SDNode *Node = Op.getNode();
6228   MVT T = Node->getValueType(0);
6229   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6230   
6231   SDValue Chain = Node->getOperand(0);
6232   SDValue In1 = Node->getOperand(1);
6233   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32,
6234                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6235   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32,
6236                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6237   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6238   // have a MemOperand.  Pass the info through as a normal operand.
6239   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6240   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6241   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6242   SDValue Result = DAG.getNode(NewOp, Tys, Ops, 5);
6243   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6244   SDValue ResultVal = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, OpsF, 2);
6245   SDValue Vals[2] = { ResultVal, Result.getValue(2) };
6246   return SDValue(DAG.getMergeValues(Vals, 2).getNode(), 0);
6247 }
6248
6249 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6250   SDNode *Node = Op.getNode();
6251   MVT T = Node->getValueType(0);
6252   SDValue negOp = DAG.getNode(ISD::SUB, T,
6253                                 DAG.getConstant(0, T), Node->getOperand(2));
6254   return DAG.getAtomic((Op.getOpcode()==ISD::ATOMIC_LOAD_SUB_8 ? 
6255                                         ISD::ATOMIC_LOAD_ADD_8 :
6256                         Op.getOpcode()==ISD::ATOMIC_LOAD_SUB_16 ? 
6257                                         ISD::ATOMIC_LOAD_ADD_16 :
6258                         Op.getOpcode()==ISD::ATOMIC_LOAD_SUB_32 ? 
6259                                         ISD::ATOMIC_LOAD_ADD_32 :
6260                                         ISD::ATOMIC_LOAD_ADD_64),
6261                        Node->getOperand(0),
6262                        Node->getOperand(1), negOp,
6263                        cast<AtomicSDNode>(Node)->getSrcValue(),
6264                        cast<AtomicSDNode>(Node)->getAlignment());
6265 }
6266
6267 /// LowerOperation - Provide custom lowering hooks for some operations.
6268 ///
6269 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6270   switch (Op.getOpcode()) {
6271   default: assert(0 && "Should not custom lower this!");
6272   case ISD::ATOMIC_CMP_SWAP_8:
6273   case ISD::ATOMIC_CMP_SWAP_16:
6274   case ISD::ATOMIC_CMP_SWAP_32:
6275   case ISD::ATOMIC_CMP_SWAP_64: return LowerCMP_SWAP(Op,DAG);
6276   case ISD::ATOMIC_LOAD_SUB_8:
6277   case ISD::ATOMIC_LOAD_SUB_16:
6278   case ISD::ATOMIC_LOAD_SUB_32: return LowerLOAD_SUB(Op,DAG);
6279   case ISD::ATOMIC_LOAD_SUB_64: return (Subtarget->is64Bit()) ?
6280                                         LowerLOAD_SUB(Op,DAG) :
6281                                         LowerATOMIC_BINARY_64(Op,DAG,
6282                                         X86ISD::ATOMSUB64_DAG);
6283   case ISD::ATOMIC_LOAD_AND_64: return LowerATOMIC_BINARY_64(Op,DAG,
6284                                         X86ISD::ATOMAND64_DAG);
6285   case ISD::ATOMIC_LOAD_OR_64:  return LowerATOMIC_BINARY_64(Op, DAG,
6286                                         X86ISD::ATOMOR64_DAG);
6287   case ISD::ATOMIC_LOAD_XOR_64: return LowerATOMIC_BINARY_64(Op,DAG,
6288                                         X86ISD::ATOMXOR64_DAG);
6289   case ISD::ATOMIC_LOAD_NAND_64:return LowerATOMIC_BINARY_64(Op,DAG,
6290                                         X86ISD::ATOMNAND64_DAG);
6291   case ISD::ATOMIC_LOAD_ADD_64: return LowerATOMIC_BINARY_64(Op,DAG,
6292                                         X86ISD::ATOMADD64_DAG);
6293   case ISD::ATOMIC_SWAP_64:     return LowerATOMIC_BINARY_64(Op,DAG,
6294                                         X86ISD::ATOMSWAP64_DAG);
6295   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6296   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6297   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6298   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6299   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6300   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6301   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6302   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6303   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6304   case ISD::SHL_PARTS:
6305   case ISD::SRA_PARTS:
6306   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6307   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6308   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6309   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6310   case ISD::FABS:               return LowerFABS(Op, DAG);
6311   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6312   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6313   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6314   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6315   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6316   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6317   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6318   case ISD::CALL:               return LowerCALL(Op, DAG);
6319   case ISD::RET:                return LowerRET(Op, DAG);
6320   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6321   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6322   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6323   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6324   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6325   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6326   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6327   case ISD::FRAME_TO_ARGS_OFFSET:
6328                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6329   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6330   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6331   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6332   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6333   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6334   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6335   case ISD::SADDO:              return LowerXADDO(Op, DAG, ISD::SADDO);
6336   case ISD::UADDO:              return LowerXADDO(Op, DAG, ISD::UADDO);
6337       
6338   // FIXME: REMOVE THIS WHEN LegalizeDAGTypes lands.
6339   case ISD::READCYCLECOUNTER:
6340     return SDValue(ExpandREADCYCLECOUNTER(Op.getNode(), DAG), 0);
6341   }
6342 }
6343
6344 /// ReplaceNodeResults - Replace a node with an illegal result type
6345 /// with a new node built out of custom code.
6346 SDNode *X86TargetLowering::ReplaceNodeResults(SDNode *N, SelectionDAG &DAG) {
6347   switch (N->getOpcode()) {
6348   default:
6349     return X86TargetLowering::LowerOperation(SDValue (N, 0), DAG).getNode();
6350   case ISD::FP_TO_SINT:         return ExpandFP_TO_SINT(N, DAG);
6351   case ISD::READCYCLECOUNTER:   return ExpandREADCYCLECOUNTER(N, DAG);
6352   case ISD::ATOMIC_CMP_SWAP_64: return ExpandATOMIC_CMP_SWAP(N, DAG);
6353   }
6354 }
6355
6356 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
6357   switch (Opcode) {
6358   default: return NULL;
6359   case X86ISD::BSF:                return "X86ISD::BSF";
6360   case X86ISD::BSR:                return "X86ISD::BSR";
6361   case X86ISD::SHLD:               return "X86ISD::SHLD";
6362   case X86ISD::SHRD:               return "X86ISD::SHRD";
6363   case X86ISD::FAND:               return "X86ISD::FAND";
6364   case X86ISD::FOR:                return "X86ISD::FOR";
6365   case X86ISD::FXOR:               return "X86ISD::FXOR";
6366   case X86ISD::FSRL:               return "X86ISD::FSRL";
6367   case X86ISD::FILD:               return "X86ISD::FILD";
6368   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
6369   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
6370   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
6371   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
6372   case X86ISD::FLD:                return "X86ISD::FLD";
6373   case X86ISD::FST:                return "X86ISD::FST";
6374   case X86ISD::CALL:               return "X86ISD::CALL";
6375   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
6376   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
6377   case X86ISD::CMP:                return "X86ISD::CMP";
6378   case X86ISD::COMI:               return "X86ISD::COMI";
6379   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
6380   case X86ISD::SETCC:              return "X86ISD::SETCC";
6381   case X86ISD::CMOV:               return "X86ISD::CMOV";
6382   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
6383   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
6384   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
6385   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
6386   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
6387   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
6388   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
6389   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
6390   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
6391   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
6392   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
6393   case X86ISD::FMAX:               return "X86ISD::FMAX";
6394   case X86ISD::FMIN:               return "X86ISD::FMIN";
6395   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
6396   case X86ISD::FRCP:               return "X86ISD::FRCP";
6397   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
6398   case X86ISD::THREAD_POINTER:     return "X86ISD::THREAD_POINTER";
6399   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
6400   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
6401   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
6402   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
6403   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
6404   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
6405   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
6406   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
6407   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
6408   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
6409   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
6410   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
6411   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
6412   case X86ISD::VSHL:               return "X86ISD::VSHL";
6413   case X86ISD::VSRL:               return "X86ISD::VSRL";
6414   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
6415   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
6416   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
6417   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
6418   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
6419   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
6420   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
6421   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
6422   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
6423   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
6424   }
6425 }
6426
6427 // isLegalAddressingMode - Return true if the addressing mode represented
6428 // by AM is legal for this target, for a load/store of the specified type.
6429 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM, 
6430                                               const Type *Ty) const {
6431   // X86 supports extremely general addressing modes.
6432   
6433   // X86 allows a sign-extended 32-bit immediate field as a displacement.
6434   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
6435     return false;
6436   
6437   if (AM.BaseGV) {
6438     // We can only fold this if we don't need an extra load.
6439     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine(), false))
6440       return false;
6441
6442     // X86-64 only supports addr of globals in small code model.
6443     if (Subtarget->is64Bit()) {
6444       if (getTargetMachine().getCodeModel() != CodeModel::Small)
6445         return false;
6446       // If lower 4G is not available, then we must use rip-relative addressing.
6447       if (AM.BaseOffs || AM.Scale > 1)
6448         return false;
6449     }
6450   }
6451   
6452   switch (AM.Scale) {
6453   case 0:
6454   case 1:
6455   case 2:
6456   case 4:
6457   case 8:
6458     // These scales always work.
6459     break;
6460   case 3:
6461   case 5:
6462   case 9:
6463     // These scales are formed with basereg+scalereg.  Only accept if there is
6464     // no basereg yet.
6465     if (AM.HasBaseReg)
6466       return false;
6467     break;
6468   default:  // Other stuff never works.
6469     return false;
6470   }
6471   
6472   return true;
6473 }
6474
6475
6476 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
6477   if (!Ty1->isInteger() || !Ty2->isInteger())
6478     return false;
6479   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6480   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6481   if (NumBits1 <= NumBits2)
6482     return false;
6483   return Subtarget->is64Bit() || NumBits1 < 64;
6484 }
6485
6486 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
6487   if (!VT1.isInteger() || !VT2.isInteger())
6488     return false;
6489   unsigned NumBits1 = VT1.getSizeInBits();
6490   unsigned NumBits2 = VT2.getSizeInBits();
6491   if (NumBits1 <= NumBits2)
6492     return false;
6493   return Subtarget->is64Bit() || NumBits1 < 64;
6494 }
6495
6496 /// isShuffleMaskLegal - Targets can use this to indicate that they only
6497 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
6498 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
6499 /// are assumed to be legal.
6500 bool
6501 X86TargetLowering::isShuffleMaskLegal(SDValue Mask, MVT VT) const {
6502   // Only do shuffles on 128-bit vector types for now.
6503   if (VT.getSizeInBits() == 64) return false;
6504   return (Mask.getNode()->getNumOperands() <= 4 ||
6505           isIdentityMask(Mask.getNode()) ||
6506           isIdentityMask(Mask.getNode(), true) ||
6507           isSplatMask(Mask.getNode())  ||
6508           isPSHUFHW_PSHUFLWMask(Mask.getNode()) ||
6509           X86::isUNPCKLMask(Mask.getNode()) ||
6510           X86::isUNPCKHMask(Mask.getNode()) ||
6511           X86::isUNPCKL_v_undef_Mask(Mask.getNode()) ||
6512           X86::isUNPCKH_v_undef_Mask(Mask.getNode()));
6513 }
6514
6515 bool
6516 X86TargetLowering::isVectorClearMaskLegal(const std::vector<SDValue> &BVOps,
6517                                           MVT EVT, SelectionDAG &DAG) const {
6518   unsigned NumElts = BVOps.size();
6519   // Only do shuffles on 128-bit vector types for now.
6520   if (EVT.getSizeInBits() * NumElts == 64) return false;
6521   if (NumElts == 2) return true;
6522   if (NumElts == 4) {
6523     return (isMOVLMask(&BVOps[0], 4)  ||
6524             isCommutedMOVL(&BVOps[0], 4, true) ||
6525             isSHUFPMask(&BVOps[0], 4) || 
6526             isCommutedSHUFP(&BVOps[0], 4));
6527   }
6528   return false;
6529 }
6530
6531 //===----------------------------------------------------------------------===//
6532 //                           X86 Scheduler Hooks
6533 //===----------------------------------------------------------------------===//
6534
6535 // private utility function
6536 MachineBasicBlock *
6537 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
6538                                                        MachineBasicBlock *MBB,
6539                                                        unsigned regOpc,
6540                                                        unsigned immOpc,
6541                                                        unsigned LoadOpc,
6542                                                        unsigned CXchgOpc,
6543                                                        unsigned copyOpc,
6544                                                        unsigned notOpc,
6545                                                        unsigned EAXreg,
6546                                                        TargetRegisterClass *RC,
6547                                                        bool invSrc) {
6548   // For the atomic bitwise operator, we generate
6549   //   thisMBB:
6550   //   newMBB:
6551   //     ld  t1 = [bitinstr.addr]
6552   //     op  t2 = t1, [bitinstr.val]
6553   //     mov EAX = t1
6554   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
6555   //     bz  newMBB
6556   //     fallthrough -->nextMBB
6557   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6558   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
6559   MachineFunction::iterator MBBIter = MBB;
6560   ++MBBIter;
6561   
6562   /// First build the CFG
6563   MachineFunction *F = MBB->getParent();
6564   MachineBasicBlock *thisMBB = MBB;
6565   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
6566   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
6567   F->insert(MBBIter, newMBB);
6568   F->insert(MBBIter, nextMBB);
6569   
6570   // Move all successors to thisMBB to nextMBB
6571   nextMBB->transferSuccessors(thisMBB);
6572     
6573   // Update thisMBB to fall through to newMBB
6574   thisMBB->addSuccessor(newMBB);
6575   
6576   // newMBB jumps to itself and fall through to nextMBB
6577   newMBB->addSuccessor(nextMBB);
6578   newMBB->addSuccessor(newMBB);
6579   
6580   // Insert instructions into newMBB based on incoming instruction
6581   assert(bInstr->getNumOperands() < 8 && "unexpected number of operands");
6582   MachineOperand& destOper = bInstr->getOperand(0);
6583   MachineOperand* argOpers[6];
6584   int numArgs = bInstr->getNumOperands() - 1;
6585   for (int i=0; i < numArgs; ++i)
6586     argOpers[i] = &bInstr->getOperand(i+1);
6587
6588   // x86 address has 4 operands: base, index, scale, and displacement
6589   int lastAddrIndx = 3; // [0,3]
6590   int valArgIndx = 4;
6591   
6592   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
6593   MachineInstrBuilder MIB = BuildMI(newMBB, TII->get(LoadOpc), t1);
6594   for (int i=0; i <= lastAddrIndx; ++i)
6595     (*MIB).addOperand(*argOpers[i]);
6596
6597   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
6598   if (invSrc) {
6599     MIB = BuildMI(newMBB, TII->get(notOpc), tt).addReg(t1);
6600   }
6601   else 
6602     tt = t1;
6603
6604   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
6605   assert((argOpers[valArgIndx]->isReg() ||
6606           argOpers[valArgIndx]->isImm()) &&
6607          "invalid operand");
6608   if (argOpers[valArgIndx]->isReg())
6609     MIB = BuildMI(newMBB, TII->get(regOpc), t2);
6610   else
6611     MIB = BuildMI(newMBB, TII->get(immOpc), t2);
6612   MIB.addReg(tt);
6613   (*MIB).addOperand(*argOpers[valArgIndx]);
6614
6615   MIB = BuildMI(newMBB, TII->get(copyOpc), EAXreg);
6616   MIB.addReg(t1);
6617   
6618   MIB = BuildMI(newMBB, TII->get(CXchgOpc));
6619   for (int i=0; i <= lastAddrIndx; ++i)
6620     (*MIB).addOperand(*argOpers[i]);
6621   MIB.addReg(t2);
6622   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
6623   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
6624
6625   MIB = BuildMI(newMBB, TII->get(copyOpc), destOper.getReg());
6626   MIB.addReg(EAXreg);
6627   
6628   // insert branch
6629   BuildMI(newMBB, TII->get(X86::JNE)).addMBB(newMBB);
6630
6631   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
6632   return nextMBB;
6633 }
6634
6635 // private utility function:  64 bit atomics on 32 bit host.
6636 MachineBasicBlock *
6637 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
6638                                                        MachineBasicBlock *MBB,
6639                                                        unsigned regOpcL,
6640                                                        unsigned regOpcH,
6641                                                        unsigned immOpcL,
6642                                                        unsigned immOpcH,
6643                                                        bool invSrc) {
6644   // For the atomic bitwise operator, we generate
6645   //   thisMBB (instructions are in pairs, except cmpxchg8b)
6646   //     ld t1,t2 = [bitinstr.addr]
6647   //   newMBB:
6648   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
6649   //     op  t5, t6 <- out1, out2, [bitinstr.val]
6650   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
6651   //     mov ECX, EBX <- t5, t6
6652   //     mov EAX, EDX <- t1, t2
6653   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
6654   //     mov t3, t4 <- EAX, EDX
6655   //     bz  newMBB
6656   //     result in out1, out2
6657   //     fallthrough -->nextMBB
6658
6659   const TargetRegisterClass *RC = X86::GR32RegisterClass;
6660   const unsigned LoadOpc = X86::MOV32rm;
6661   const unsigned copyOpc = X86::MOV32rr;
6662   const unsigned NotOpc = X86::NOT32r;
6663   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6664   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
6665   MachineFunction::iterator MBBIter = MBB;
6666   ++MBBIter;
6667   
6668   /// First build the CFG
6669   MachineFunction *F = MBB->getParent();
6670   MachineBasicBlock *thisMBB = MBB;
6671   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
6672   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
6673   F->insert(MBBIter, newMBB);
6674   F->insert(MBBIter, nextMBB);
6675   
6676   // Move all successors to thisMBB to nextMBB
6677   nextMBB->transferSuccessors(thisMBB);
6678     
6679   // Update thisMBB to fall through to newMBB
6680   thisMBB->addSuccessor(newMBB);
6681   
6682   // newMBB jumps to itself and fall through to nextMBB
6683   newMBB->addSuccessor(nextMBB);
6684   newMBB->addSuccessor(newMBB);
6685   
6686   // Insert instructions into newMBB based on incoming instruction
6687   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
6688   assert(bInstr->getNumOperands() < 18 && "unexpected number of operands");
6689   MachineOperand& dest1Oper = bInstr->getOperand(0);
6690   MachineOperand& dest2Oper = bInstr->getOperand(1);
6691   MachineOperand* argOpers[6];
6692   for (int i=0; i < 6; ++i)
6693     argOpers[i] = &bInstr->getOperand(i+2);
6694
6695   // x86 address has 4 operands: base, index, scale, and displacement
6696   int lastAddrIndx = 3; // [0,3]
6697   
6698   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
6699   MachineInstrBuilder MIB = BuildMI(thisMBB, TII->get(LoadOpc), t1);
6700   for (int i=0; i <= lastAddrIndx; ++i)
6701     (*MIB).addOperand(*argOpers[i]);
6702   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
6703   MIB = BuildMI(thisMBB, TII->get(LoadOpc), t2);
6704   // add 4 to displacement.
6705   for (int i=0; i <= lastAddrIndx-1; ++i)
6706     (*MIB).addOperand(*argOpers[i]);
6707   MachineOperand newOp3 = *(argOpers[3]);
6708   if (newOp3.isImm())
6709     newOp3.setImm(newOp3.getImm()+4);
6710   else
6711     newOp3.setOffset(newOp3.getOffset()+4);
6712   (*MIB).addOperand(newOp3);
6713
6714   // t3/4 are defined later, at the bottom of the loop
6715   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
6716   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
6717   BuildMI(newMBB, TII->get(X86::PHI), dest1Oper.getReg())
6718     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
6719   BuildMI(newMBB, TII->get(X86::PHI), dest2Oper.getReg())
6720     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
6721
6722   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
6723   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
6724   if (invSrc) {  
6725     MIB = BuildMI(newMBB, TII->get(NotOpc), tt1).addReg(t1);
6726     MIB = BuildMI(newMBB, TII->get(NotOpc), tt2).addReg(t2);
6727   } else {
6728     tt1 = t1;
6729     tt2 = t2;
6730   }
6731
6732   assert((argOpers[4]->isReg() || argOpers[4]->isImm()) &&
6733          "invalid operand");
6734   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
6735   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
6736   if (argOpers[4]->isReg())
6737     MIB = BuildMI(newMBB, TII->get(regOpcL), t5);
6738   else
6739     MIB = BuildMI(newMBB, TII->get(immOpcL), t5);
6740   if (regOpcL != X86::MOV32rr)
6741     MIB.addReg(tt1);
6742   (*MIB).addOperand(*argOpers[4]);
6743   assert(argOpers[5]->isReg() == argOpers[4]->isReg());
6744   assert(argOpers[5]->isImm() == argOpers[4]->isImm());
6745   if (argOpers[5]->isReg())
6746     MIB = BuildMI(newMBB, TII->get(regOpcH), t6);
6747   else
6748     MIB = BuildMI(newMBB, TII->get(immOpcH), t6);
6749   if (regOpcH != X86::MOV32rr)
6750     MIB.addReg(tt2);
6751   (*MIB).addOperand(*argOpers[5]);
6752
6753   MIB = BuildMI(newMBB, TII->get(copyOpc), X86::EAX);
6754   MIB.addReg(t1);
6755   MIB = BuildMI(newMBB, TII->get(copyOpc), X86::EDX);
6756   MIB.addReg(t2);
6757
6758   MIB = BuildMI(newMBB, TII->get(copyOpc), X86::EBX);
6759   MIB.addReg(t5);
6760   MIB = BuildMI(newMBB, TII->get(copyOpc), X86::ECX);
6761   MIB.addReg(t6);
6762   
6763   MIB = BuildMI(newMBB, TII->get(X86::LCMPXCHG8B));
6764   for (int i=0; i <= lastAddrIndx; ++i)
6765     (*MIB).addOperand(*argOpers[i]);
6766
6767   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
6768   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
6769
6770   MIB = BuildMI(newMBB, TII->get(copyOpc), t3);
6771   MIB.addReg(X86::EAX);
6772   MIB = BuildMI(newMBB, TII->get(copyOpc), t4);
6773   MIB.addReg(X86::EDX);
6774   
6775   // insert branch
6776   BuildMI(newMBB, TII->get(X86::JNE)).addMBB(newMBB);
6777
6778   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
6779   return nextMBB;
6780 }
6781
6782 // private utility function
6783 MachineBasicBlock *
6784 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
6785                                                       MachineBasicBlock *MBB,
6786                                                       unsigned cmovOpc) {
6787   // For the atomic min/max operator, we generate
6788   //   thisMBB:
6789   //   newMBB:
6790   //     ld t1 = [min/max.addr]
6791   //     mov t2 = [min/max.val] 
6792   //     cmp  t1, t2
6793   //     cmov[cond] t2 = t1
6794   //     mov EAX = t1
6795   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
6796   //     bz   newMBB
6797   //     fallthrough -->nextMBB
6798   //
6799   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6800   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
6801   MachineFunction::iterator MBBIter = MBB;
6802   ++MBBIter;
6803   
6804   /// First build the CFG
6805   MachineFunction *F = MBB->getParent();
6806   MachineBasicBlock *thisMBB = MBB;
6807   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
6808   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
6809   F->insert(MBBIter, newMBB);
6810   F->insert(MBBIter, nextMBB);
6811   
6812   // Move all successors to thisMBB to nextMBB
6813   nextMBB->transferSuccessors(thisMBB);
6814   
6815   // Update thisMBB to fall through to newMBB
6816   thisMBB->addSuccessor(newMBB);
6817   
6818   // newMBB jumps to newMBB and fall through to nextMBB
6819   newMBB->addSuccessor(nextMBB);
6820   newMBB->addSuccessor(newMBB);
6821   
6822   // Insert instructions into newMBB based on incoming instruction
6823   assert(mInstr->getNumOperands() < 8 && "unexpected number of operands");
6824   MachineOperand& destOper = mInstr->getOperand(0);
6825   MachineOperand* argOpers[6];
6826   int numArgs = mInstr->getNumOperands() - 1;
6827   for (int i=0; i < numArgs; ++i)
6828     argOpers[i] = &mInstr->getOperand(i+1);
6829   
6830   // x86 address has 4 operands: base, index, scale, and displacement
6831   int lastAddrIndx = 3; // [0,3]
6832   int valArgIndx = 4;
6833   
6834   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
6835   MachineInstrBuilder MIB = BuildMI(newMBB, TII->get(X86::MOV32rm), t1);
6836   for (int i=0; i <= lastAddrIndx; ++i)
6837     (*MIB).addOperand(*argOpers[i]);
6838
6839   // We only support register and immediate values
6840   assert((argOpers[valArgIndx]->isReg() ||
6841           argOpers[valArgIndx]->isImm()) &&
6842          "invalid operand");
6843   
6844   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);  
6845   if (argOpers[valArgIndx]->isReg())
6846     MIB = BuildMI(newMBB, TII->get(X86::MOV32rr), t2);
6847   else 
6848     MIB = BuildMI(newMBB, TII->get(X86::MOV32rr), t2);
6849   (*MIB).addOperand(*argOpers[valArgIndx]);
6850
6851   MIB = BuildMI(newMBB, TII->get(X86::MOV32rr), X86::EAX);
6852   MIB.addReg(t1);
6853
6854   MIB = BuildMI(newMBB, TII->get(X86::CMP32rr));
6855   MIB.addReg(t1);
6856   MIB.addReg(t2);
6857
6858   // Generate movc
6859   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
6860   MIB = BuildMI(newMBB, TII->get(cmovOpc),t3);
6861   MIB.addReg(t2);
6862   MIB.addReg(t1);
6863
6864   // Cmp and exchange if none has modified the memory location
6865   MIB = BuildMI(newMBB, TII->get(X86::LCMPXCHG32));
6866   for (int i=0; i <= lastAddrIndx; ++i)
6867     (*MIB).addOperand(*argOpers[i]);
6868   MIB.addReg(t3);
6869   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
6870   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
6871   
6872   MIB = BuildMI(newMBB, TII->get(X86::MOV32rr), destOper.getReg());
6873   MIB.addReg(X86::EAX);
6874   
6875   // insert branch
6876   BuildMI(newMBB, TII->get(X86::JNE)).addMBB(newMBB);
6877
6878   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
6879   return nextMBB;
6880 }
6881
6882
6883 MachineBasicBlock *
6884 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
6885                                                MachineBasicBlock *BB) {
6886   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6887   switch (MI->getOpcode()) {
6888   default: assert(false && "Unexpected instr type to insert");
6889   case X86::CMOV_FR32:
6890   case X86::CMOV_FR64:
6891   case X86::CMOV_V4F32:
6892   case X86::CMOV_V2F64:
6893   case X86::CMOV_V2I64: {
6894     // To "insert" a SELECT_CC instruction, we actually have to insert the
6895     // diamond control-flow pattern.  The incoming instruction knows the
6896     // destination vreg to set, the condition code register to branch on, the
6897     // true/false values to select between, and a branch opcode to use.
6898     const BasicBlock *LLVM_BB = BB->getBasicBlock();
6899     MachineFunction::iterator It = BB;
6900     ++It;
6901
6902     //  thisMBB:
6903     //  ...
6904     //   TrueVal = ...
6905     //   cmpTY ccX, r1, r2
6906     //   bCC copy1MBB
6907     //   fallthrough --> copy0MBB
6908     MachineBasicBlock *thisMBB = BB;
6909     MachineFunction *F = BB->getParent();
6910     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
6911     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
6912     unsigned Opc =
6913       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
6914     BuildMI(BB, TII->get(Opc)).addMBB(sinkMBB);
6915     F->insert(It, copy0MBB);
6916     F->insert(It, sinkMBB);
6917     // Update machine-CFG edges by transferring all successors of the current
6918     // block to the new block which will contain the Phi node for the select.
6919     sinkMBB->transferSuccessors(BB);
6920
6921     // Add the true and fallthrough blocks as its successors.
6922     BB->addSuccessor(copy0MBB);
6923     BB->addSuccessor(sinkMBB);
6924
6925     //  copy0MBB:
6926     //   %FalseValue = ...
6927     //   # fallthrough to sinkMBB
6928     BB = copy0MBB;
6929
6930     // Update machine-CFG edges
6931     BB->addSuccessor(sinkMBB);
6932
6933     //  sinkMBB:
6934     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
6935     //  ...
6936     BB = sinkMBB;
6937     BuildMI(BB, TII->get(X86::PHI), MI->getOperand(0).getReg())
6938       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
6939       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
6940
6941     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
6942     return BB;
6943   }
6944
6945   case X86::FP32_TO_INT16_IN_MEM:
6946   case X86::FP32_TO_INT32_IN_MEM:
6947   case X86::FP32_TO_INT64_IN_MEM:
6948   case X86::FP64_TO_INT16_IN_MEM:
6949   case X86::FP64_TO_INT32_IN_MEM:
6950   case X86::FP64_TO_INT64_IN_MEM:
6951   case X86::FP80_TO_INT16_IN_MEM:
6952   case X86::FP80_TO_INT32_IN_MEM:
6953   case X86::FP80_TO_INT64_IN_MEM: {
6954     // Change the floating point control register to use "round towards zero"
6955     // mode when truncating to an integer value.
6956     MachineFunction *F = BB->getParent();
6957     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
6958     addFrameReference(BuildMI(BB, TII->get(X86::FNSTCW16m)), CWFrameIdx);
6959
6960     // Load the old value of the high byte of the control word...
6961     unsigned OldCW =
6962       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
6963     addFrameReference(BuildMI(BB, TII->get(X86::MOV16rm), OldCW), CWFrameIdx);
6964
6965     // Set the high part to be round to zero...
6966     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mi)), CWFrameIdx)
6967       .addImm(0xC7F);
6968
6969     // Reload the modified control word now...
6970     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
6971
6972     // Restore the memory image of control word to original value
6973     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mr)), CWFrameIdx)
6974       .addReg(OldCW);
6975
6976     // Get the X86 opcode to use.
6977     unsigned Opc;
6978     switch (MI->getOpcode()) {
6979     default: assert(0 && "illegal opcode!");
6980     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
6981     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
6982     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
6983     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
6984     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
6985     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
6986     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
6987     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
6988     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
6989     }
6990
6991     X86AddressMode AM;
6992     MachineOperand &Op = MI->getOperand(0);
6993     if (Op.isReg()) {
6994       AM.BaseType = X86AddressMode::RegBase;
6995       AM.Base.Reg = Op.getReg();
6996     } else {
6997       AM.BaseType = X86AddressMode::FrameIndexBase;
6998       AM.Base.FrameIndex = Op.getIndex();
6999     }
7000     Op = MI->getOperand(1);
7001     if (Op.isImm())
7002       AM.Scale = Op.getImm();
7003     Op = MI->getOperand(2);
7004     if (Op.isImm())
7005       AM.IndexReg = Op.getImm();
7006     Op = MI->getOperand(3);
7007     if (Op.isGlobal()) {
7008       AM.GV = Op.getGlobal();
7009     } else {
7010       AM.Disp = Op.getImm();
7011     }
7012     addFullAddress(BuildMI(BB, TII->get(Opc)), AM)
7013                       .addReg(MI->getOperand(4).getReg());
7014
7015     // Reload the original control word now.
7016     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
7017
7018     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7019     return BB;
7020   }
7021   case X86::ATOMAND32:
7022     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7023                                                X86::AND32ri, X86::MOV32rm, 
7024                                                X86::LCMPXCHG32, X86::MOV32rr,
7025                                                X86::NOT32r, X86::EAX,
7026                                                X86::GR32RegisterClass);
7027   case X86::ATOMOR32:
7028     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr, 
7029                                                X86::OR32ri, X86::MOV32rm, 
7030                                                X86::LCMPXCHG32, X86::MOV32rr,
7031                                                X86::NOT32r, X86::EAX,
7032                                                X86::GR32RegisterClass);
7033   case X86::ATOMXOR32:
7034     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7035                                                X86::XOR32ri, X86::MOV32rm, 
7036                                                X86::LCMPXCHG32, X86::MOV32rr,
7037                                                X86::NOT32r, X86::EAX,
7038                                                X86::GR32RegisterClass);
7039   case X86::ATOMNAND32:
7040     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7041                                                X86::AND32ri, X86::MOV32rm,
7042                                                X86::LCMPXCHG32, X86::MOV32rr,
7043                                                X86::NOT32r, X86::EAX,
7044                                                X86::GR32RegisterClass, true);
7045   case X86::ATOMMIN32:
7046     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7047   case X86::ATOMMAX32:
7048     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7049   case X86::ATOMUMIN32:
7050     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7051   case X86::ATOMUMAX32:
7052     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7053
7054   case X86::ATOMAND16:
7055     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7056                                                X86::AND16ri, X86::MOV16rm,
7057                                                X86::LCMPXCHG16, X86::MOV16rr,
7058                                                X86::NOT16r, X86::AX,
7059                                                X86::GR16RegisterClass);
7060   case X86::ATOMOR16:
7061     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr, 
7062                                                X86::OR16ri, X86::MOV16rm,
7063                                                X86::LCMPXCHG16, X86::MOV16rr,
7064                                                X86::NOT16r, X86::AX,
7065                                                X86::GR16RegisterClass);
7066   case X86::ATOMXOR16:
7067     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7068                                                X86::XOR16ri, X86::MOV16rm,
7069                                                X86::LCMPXCHG16, X86::MOV16rr,
7070                                                X86::NOT16r, X86::AX,
7071                                                X86::GR16RegisterClass);
7072   case X86::ATOMNAND16:
7073     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7074                                                X86::AND16ri, X86::MOV16rm,
7075                                                X86::LCMPXCHG16, X86::MOV16rr,
7076                                                X86::NOT16r, X86::AX,
7077                                                X86::GR16RegisterClass, true);
7078   case X86::ATOMMIN16:
7079     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7080   case X86::ATOMMAX16:
7081     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7082   case X86::ATOMUMIN16:
7083     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7084   case X86::ATOMUMAX16:
7085     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7086
7087   case X86::ATOMAND8:
7088     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7089                                                X86::AND8ri, X86::MOV8rm,
7090                                                X86::LCMPXCHG8, X86::MOV8rr,
7091                                                X86::NOT8r, X86::AL,
7092                                                X86::GR8RegisterClass);
7093   case X86::ATOMOR8:
7094     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr, 
7095                                                X86::OR8ri, X86::MOV8rm,
7096                                                X86::LCMPXCHG8, X86::MOV8rr,
7097                                                X86::NOT8r, X86::AL,
7098                                                X86::GR8RegisterClass);
7099   case X86::ATOMXOR8:
7100     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7101                                                X86::XOR8ri, X86::MOV8rm,
7102                                                X86::LCMPXCHG8, X86::MOV8rr,
7103                                                X86::NOT8r, X86::AL,
7104                                                X86::GR8RegisterClass);
7105   case X86::ATOMNAND8:
7106     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7107                                                X86::AND8ri, X86::MOV8rm,
7108                                                X86::LCMPXCHG8, X86::MOV8rr,
7109                                                X86::NOT8r, X86::AL,
7110                                                X86::GR8RegisterClass, true);
7111   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7112   // This group is for 64-bit host.
7113   case X86::ATOMAND64:
7114     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7115                                                X86::AND64ri32, X86::MOV64rm, 
7116                                                X86::LCMPXCHG64, X86::MOV64rr,
7117                                                X86::NOT64r, X86::RAX,
7118                                                X86::GR64RegisterClass);
7119   case X86::ATOMOR64:
7120     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr, 
7121                                                X86::OR64ri32, X86::MOV64rm, 
7122                                                X86::LCMPXCHG64, X86::MOV64rr,
7123                                                X86::NOT64r, X86::RAX,
7124                                                X86::GR64RegisterClass);
7125   case X86::ATOMXOR64:
7126     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7127                                                X86::XOR64ri32, X86::MOV64rm, 
7128                                                X86::LCMPXCHG64, X86::MOV64rr,
7129                                                X86::NOT64r, X86::RAX,
7130                                                X86::GR64RegisterClass);
7131   case X86::ATOMNAND64:
7132     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7133                                                X86::AND64ri32, X86::MOV64rm,
7134                                                X86::LCMPXCHG64, X86::MOV64rr,
7135                                                X86::NOT64r, X86::RAX,
7136                                                X86::GR64RegisterClass, true);
7137   case X86::ATOMMIN64:
7138     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7139   case X86::ATOMMAX64:
7140     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7141   case X86::ATOMUMIN64:
7142     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7143   case X86::ATOMUMAX64:
7144     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7145
7146   // This group does 64-bit operations on a 32-bit host.
7147   case X86::ATOMAND6432:
7148     return EmitAtomicBit6432WithCustomInserter(MI, BB, 
7149                                                X86::AND32rr, X86::AND32rr,
7150                                                X86::AND32ri, X86::AND32ri,
7151                                                false);
7152   case X86::ATOMOR6432:
7153     return EmitAtomicBit6432WithCustomInserter(MI, BB, 
7154                                                X86::OR32rr, X86::OR32rr,
7155                                                X86::OR32ri, X86::OR32ri,
7156                                                false);
7157   case X86::ATOMXOR6432:
7158     return EmitAtomicBit6432WithCustomInserter(MI, BB, 
7159                                                X86::XOR32rr, X86::XOR32rr,
7160                                                X86::XOR32ri, X86::XOR32ri,
7161                                                false);
7162   case X86::ATOMNAND6432:
7163     return EmitAtomicBit6432WithCustomInserter(MI, BB, 
7164                                                X86::AND32rr, X86::AND32rr,
7165                                                X86::AND32ri, X86::AND32ri,
7166                                                true);
7167   case X86::ATOMADD6432:
7168     return EmitAtomicBit6432WithCustomInserter(MI, BB, 
7169                                                X86::ADD32rr, X86::ADC32rr,
7170                                                X86::ADD32ri, X86::ADC32ri,
7171                                                false);
7172   case X86::ATOMSUB6432:
7173     return EmitAtomicBit6432WithCustomInserter(MI, BB, 
7174                                                X86::SUB32rr, X86::SBB32rr,
7175                                                X86::SUB32ri, X86::SBB32ri,
7176                                                false);
7177   case X86::ATOMSWAP6432:
7178     return EmitAtomicBit6432WithCustomInserter(MI, BB, 
7179                                                X86::MOV32rr, X86::MOV32rr,
7180                                                X86::MOV32ri, X86::MOV32ri,
7181                                                false);
7182   }
7183 }
7184
7185 //===----------------------------------------------------------------------===//
7186 //                           X86 Optimization Hooks
7187 //===----------------------------------------------------------------------===//
7188
7189 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7190                                                        const APInt &Mask,
7191                                                        APInt &KnownZero,
7192                                                        APInt &KnownOne,
7193                                                        const SelectionDAG &DAG,
7194                                                        unsigned Depth) const {
7195   unsigned Opc = Op.getOpcode();
7196   assert((Opc >= ISD::BUILTIN_OP_END ||
7197           Opc == ISD::INTRINSIC_WO_CHAIN ||
7198           Opc == ISD::INTRINSIC_W_CHAIN ||
7199           Opc == ISD::INTRINSIC_VOID) &&
7200          "Should use MaskedValueIsZero if you don't know whether Op"
7201          " is a target node!");
7202
7203   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7204   switch (Opc) {
7205   default: break;
7206   case X86ISD::SETCC:
7207     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7208                                        Mask.getBitWidth() - 1);
7209     break;
7210   }
7211 }
7212
7213 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7214 /// node is a GlobalAddress + offset.
7215 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7216                                        GlobalValue* &GA, int64_t &Offset) const{
7217   if (N->getOpcode() == X86ISD::Wrapper) {
7218     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7219       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7220       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7221       return true;
7222     }
7223   }
7224   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7225 }
7226
7227 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7228                                const TargetLowering &TLI) {
7229   GlobalValue *GV;
7230   int64_t Offset = 0;
7231   if (TLI.isGAPlusOffset(Base, GV, Offset))
7232     return (GV->getAlignment() >= N && (Offset % N) == 0);
7233   // DAG combine handles the stack object case.
7234   return false;
7235 }
7236
7237 static bool EltsFromConsecutiveLoads(SDNode *N, SDValue PermMask,
7238                                      unsigned NumElems, MVT EVT,
7239                                      SDNode *&Base,
7240                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7241                                      const TargetLowering &TLI) {
7242   Base = NULL;
7243   for (unsigned i = 0; i < NumElems; ++i) {
7244     SDValue Idx = PermMask.getOperand(i);
7245     if (Idx.getOpcode() == ISD::UNDEF) {
7246       if (!Base)
7247         return false;
7248       continue;
7249     }
7250
7251     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7252     if (!Elt.getNode() ||
7253         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7254       return false;
7255     if (!Base) {
7256       Base = Elt.getNode();
7257       if (Base->getOpcode() == ISD::UNDEF)
7258         return false;
7259       continue;
7260     }
7261     if (Elt.getOpcode() == ISD::UNDEF)
7262       continue;
7263
7264     if (!TLI.isConsecutiveLoad(Elt.getNode(), Base,
7265                                EVT.getSizeInBits()/8, i, MFI))
7266       return false;
7267   }
7268   return true;
7269 }
7270
7271 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7272 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7273 /// if the load addresses are consecutive, non-overlapping, and in the right
7274 /// order.
7275 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7276                                        const TargetLowering &TLI) {
7277   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7278   MVT VT = N->getValueType(0);
7279   MVT EVT = VT.getVectorElementType();
7280   SDValue PermMask = N->getOperand(2);
7281   unsigned NumElems = PermMask.getNumOperands();
7282   SDNode *Base = NULL;
7283   if (!EltsFromConsecutiveLoads(N, PermMask, NumElems, EVT, Base,
7284                                 DAG, MFI, TLI))
7285     return SDValue();
7286
7287   LoadSDNode *LD = cast<LoadSDNode>(Base);
7288   if (isBaseAlignmentOfN(16, Base->getOperand(1).getNode(), TLI))
7289     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
7290                        LD->getSrcValueOffset(), LD->isVolatile());
7291   return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
7292                      LD->getSrcValueOffset(), LD->isVolatile(),
7293                      LD->getAlignment());
7294 }
7295
7296 /// PerformBuildVectorCombine - build_vector 0,(load i64 / f64) -> movq / movsd.
7297 static SDValue PerformBuildVectorCombine(SDNode *N, SelectionDAG &DAG,
7298                                          const X86Subtarget *Subtarget,
7299                                          const TargetLowering &TLI) {
7300   unsigned NumOps = N->getNumOperands();
7301
7302   // Ignore single operand BUILD_VECTOR.
7303   if (NumOps == 1)
7304     return SDValue();
7305
7306   MVT VT = N->getValueType(0);
7307   MVT EVT = VT.getVectorElementType();
7308   if ((EVT != MVT::i64 && EVT != MVT::f64) || Subtarget->is64Bit())
7309     // We are looking for load i64 and zero extend. We want to transform
7310     // it before legalizer has a chance to expand it. Also look for i64
7311     // BUILD_PAIR bit casted to f64.
7312     return SDValue();
7313   // This must be an insertion into a zero vector.
7314   SDValue HighElt = N->getOperand(1);
7315   if (!isZeroNode(HighElt))
7316     return SDValue();
7317
7318   // Value must be a load.
7319   SDNode *Base = N->getOperand(0).getNode();
7320   if (!isa<LoadSDNode>(Base)) {
7321     if (Base->getOpcode() != ISD::BIT_CONVERT)
7322       return SDValue();
7323     Base = Base->getOperand(0).getNode();
7324     if (!isa<LoadSDNode>(Base))
7325       return SDValue();
7326   }
7327
7328   // Transform it into VZEXT_LOAD addr.
7329   LoadSDNode *LD = cast<LoadSDNode>(Base);
7330   
7331   // Load must not be an extload.
7332   if (LD->getExtensionType() != ISD::NON_EXTLOAD)
7333     return SDValue();
7334   
7335   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
7336   SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
7337   SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, Tys, Ops, 2);
7338   DAG.ReplaceAllUsesOfValueWith(SDValue(Base, 1), ResNode.getValue(1));
7339   return ResNode;
7340 }                                           
7341
7342 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
7343 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
7344                                       const X86Subtarget *Subtarget) {
7345   SDValue Cond = N->getOperand(0);
7346
7347   // If we have SSE[12] support, try to form min/max nodes.
7348   if (Subtarget->hasSSE2() &&
7349       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
7350     if (Cond.getOpcode() == ISD::SETCC) {
7351       // Get the LHS/RHS of the select.
7352       SDValue LHS = N->getOperand(1);
7353       SDValue RHS = N->getOperand(2);
7354       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
7355
7356       unsigned Opcode = 0;
7357       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
7358         switch (CC) {
7359         default: break;
7360         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
7361         case ISD::SETULE:
7362         case ISD::SETLE:
7363           if (!UnsafeFPMath) break;
7364           // FALL THROUGH.
7365         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
7366         case ISD::SETLT:
7367           Opcode = X86ISD::FMIN;
7368           break;
7369
7370         case ISD::SETOGT: // (X > Y) ? X : Y -> max
7371         case ISD::SETUGT:
7372         case ISD::SETGT:
7373           if (!UnsafeFPMath) break;
7374           // FALL THROUGH.
7375         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
7376         case ISD::SETGE:
7377           Opcode = X86ISD::FMAX;
7378           break;
7379         }
7380       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
7381         switch (CC) {
7382         default: break;
7383         case ISD::SETOGT: // (X > Y) ? Y : X -> min
7384         case ISD::SETUGT:
7385         case ISD::SETGT:
7386           if (!UnsafeFPMath) break;
7387           // FALL THROUGH.
7388         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
7389         case ISD::SETGE:
7390           Opcode = X86ISD::FMIN;
7391           break;
7392
7393         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
7394         case ISD::SETULE:
7395         case ISD::SETLE:
7396           if (!UnsafeFPMath) break;
7397           // FALL THROUGH.
7398         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
7399         case ISD::SETLT:
7400           Opcode = X86ISD::FMAX;
7401           break;
7402         }
7403       }
7404
7405       if (Opcode)
7406         return DAG.getNode(Opcode, N->getValueType(0), LHS, RHS);
7407     }
7408
7409   }
7410
7411   return SDValue();
7412 }
7413
7414 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
7415 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
7416                                      const X86Subtarget *Subtarget) {
7417   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
7418   // the FP state in cases where an emms may be missing.
7419   // A preferable solution to the general problem is to figure out the right
7420   // places to insert EMMS.  This qualifies as a quick hack.
7421   StoreSDNode *St = cast<StoreSDNode>(N);
7422   if (St->getValue().getValueType().isVector() &&
7423       St->getValue().getValueType().getSizeInBits() == 64 &&
7424       isa<LoadSDNode>(St->getValue()) &&
7425       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
7426       St->getChain().hasOneUse() && !St->isVolatile()) {
7427     SDNode* LdVal = St->getValue().getNode();
7428     LoadSDNode *Ld = 0;
7429     int TokenFactorIndex = -1;
7430     SmallVector<SDValue, 8> Ops;
7431     SDNode* ChainVal = St->getChain().getNode();
7432     // Must be a store of a load.  We currently handle two cases:  the load
7433     // is a direct child, and it's under an intervening TokenFactor.  It is
7434     // possible to dig deeper under nested TokenFactors.
7435     if (ChainVal == LdVal)
7436       Ld = cast<LoadSDNode>(St->getChain());
7437     else if (St->getValue().hasOneUse() &&
7438              ChainVal->getOpcode() == ISD::TokenFactor) {
7439       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
7440         if (ChainVal->getOperand(i).getNode() == LdVal) {
7441           TokenFactorIndex = i;
7442           Ld = cast<LoadSDNode>(St->getValue());
7443         } else
7444           Ops.push_back(ChainVal->getOperand(i));
7445       }
7446     }
7447     if (Ld) {
7448       // If we are a 64-bit capable x86, lower to a single movq load/store pair.
7449       if (Subtarget->is64Bit()) {
7450         SDValue NewLd = DAG.getLoad(MVT::i64, Ld->getChain(), 
7451                                       Ld->getBasePtr(), Ld->getSrcValue(), 
7452                                       Ld->getSrcValueOffset(), Ld->isVolatile(),
7453                                       Ld->getAlignment());
7454         SDValue NewChain = NewLd.getValue(1);
7455         if (TokenFactorIndex != -1) {
7456           Ops.push_back(NewChain);
7457           NewChain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Ops[0], 
7458                                  Ops.size());
7459         }
7460         return DAG.getStore(NewChain, NewLd, St->getBasePtr(),
7461                             St->getSrcValue(), St->getSrcValueOffset(),
7462                             St->isVolatile(), St->getAlignment());
7463       }
7464
7465       // Otherwise, lower to two 32-bit copies.
7466       SDValue LoAddr = Ld->getBasePtr();
7467       SDValue HiAddr = DAG.getNode(ISD::ADD, MVT::i32, LoAddr,
7468                                      DAG.getConstant(4, MVT::i32));
7469
7470       SDValue LoLd = DAG.getLoad(MVT::i32, Ld->getChain(), LoAddr,
7471                                    Ld->getSrcValue(), Ld->getSrcValueOffset(),
7472                                    Ld->isVolatile(), Ld->getAlignment());
7473       SDValue HiLd = DAG.getLoad(MVT::i32, Ld->getChain(), HiAddr,
7474                                    Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
7475                                    Ld->isVolatile(), 
7476                                    MinAlign(Ld->getAlignment(), 4));
7477
7478       SDValue NewChain = LoLd.getValue(1);
7479       if (TokenFactorIndex != -1) {
7480         Ops.push_back(LoLd);
7481         Ops.push_back(HiLd);
7482         NewChain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Ops[0], 
7483                                Ops.size());
7484       }
7485
7486       LoAddr = St->getBasePtr();
7487       HiAddr = DAG.getNode(ISD::ADD, MVT::i32, LoAddr,
7488                            DAG.getConstant(4, MVT::i32));
7489
7490       SDValue LoSt = DAG.getStore(NewChain, LoLd, LoAddr,
7491                           St->getSrcValue(), St->getSrcValueOffset(),
7492                           St->isVolatile(), St->getAlignment());
7493       SDValue HiSt = DAG.getStore(NewChain, HiLd, HiAddr,
7494                                     St->getSrcValue(),
7495                                     St->getSrcValueOffset() + 4,
7496                                     St->isVolatile(), 
7497                                     MinAlign(St->getAlignment(), 4));
7498       return DAG.getNode(ISD::TokenFactor, MVT::Other, LoSt, HiSt);
7499     }
7500   }
7501   return SDValue();
7502 }
7503
7504 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
7505 /// X86ISD::FXOR nodes.
7506 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
7507   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
7508   // F[X]OR(0.0, x) -> x
7509   // F[X]OR(x, 0.0) -> x
7510   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
7511     if (C->getValueAPF().isPosZero())
7512       return N->getOperand(1);
7513   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
7514     if (C->getValueAPF().isPosZero())
7515       return N->getOperand(0);
7516   return SDValue();
7517 }
7518
7519 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
7520 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
7521   // FAND(0.0, x) -> 0.0
7522   // FAND(x, 0.0) -> 0.0
7523   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
7524     if (C->getValueAPF().isPosZero())
7525       return N->getOperand(0);
7526   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
7527     if (C->getValueAPF().isPosZero())
7528       return N->getOperand(1);
7529   return SDValue();
7530 }
7531
7532
7533 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
7534                                              DAGCombinerInfo &DCI) const {
7535   SelectionDAG &DAG = DCI.DAG;
7536   switch (N->getOpcode()) {
7537   default: break;
7538   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
7539   case ISD::BUILD_VECTOR:
7540     return PerformBuildVectorCombine(N, DAG, Subtarget, *this);
7541   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
7542   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
7543   case X86ISD::FXOR:
7544   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
7545   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
7546   }
7547
7548   return SDValue();
7549 }
7550
7551 //===----------------------------------------------------------------------===//
7552 //                           X86 Inline Assembly Support
7553 //===----------------------------------------------------------------------===//
7554
7555 /// getConstraintType - Given a constraint letter, return the type of
7556 /// constraint it is for this target.
7557 X86TargetLowering::ConstraintType
7558 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
7559   if (Constraint.size() == 1) {
7560     switch (Constraint[0]) {
7561     case 'A':
7562       return C_Register;
7563     case 'f':
7564     case 'r':
7565     case 'R':
7566     case 'l':
7567     case 'q':
7568     case 'Q':
7569     case 'x':
7570     case 'y':
7571     case 'Y':
7572       return C_RegisterClass;
7573     default:
7574       break;
7575     }
7576   }
7577   return TargetLowering::getConstraintType(Constraint);
7578 }
7579
7580 /// LowerXConstraint - try to replace an X constraint, which matches anything,
7581 /// with another that has more specific requirements based on the type of the
7582 /// corresponding operand.
7583 const char *X86TargetLowering::
7584 LowerXConstraint(MVT ConstraintVT) const {
7585   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
7586   // 'f' like normal targets.
7587   if (ConstraintVT.isFloatingPoint()) {
7588     if (Subtarget->hasSSE2())
7589       return "Y";
7590     if (Subtarget->hasSSE1())
7591       return "x";
7592   }
7593   
7594   return TargetLowering::LowerXConstraint(ConstraintVT);
7595 }
7596
7597 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
7598 /// vector.  If it is invalid, don't add anything to Ops.
7599 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
7600                                                      char Constraint,
7601                                                      bool hasMemory,
7602                                                      std::vector<SDValue>&Ops,
7603                                                      SelectionDAG &DAG) const {
7604   SDValue Result(0, 0);
7605   
7606   switch (Constraint) {
7607   default: break;
7608   case 'I':
7609     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
7610       if (C->getZExtValue() <= 31) {
7611         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
7612         break;
7613       }
7614     }
7615     return;
7616   case 'J':
7617     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
7618       if (C->getZExtValue() <= 63) {
7619         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
7620         break;
7621       }
7622     }
7623     return;
7624   case 'N':
7625     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
7626       if (C->getZExtValue() <= 255) {
7627         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
7628         break;
7629       }
7630     }
7631     return;
7632   case 'i': {
7633     // Literal immediates are always ok.
7634     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
7635       Result = DAG.getTargetConstant(CST->getZExtValue(), Op.getValueType());
7636       break;
7637     }
7638
7639     // If we are in non-pic codegen mode, we allow the address of a global (with
7640     // an optional displacement) to be used with 'i'.
7641     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
7642     int64_t Offset = 0;
7643     
7644     // Match either (GA) or (GA+C)
7645     if (GA) {
7646       Offset = GA->getOffset();
7647     } else if (Op.getOpcode() == ISD::ADD) {
7648       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7649       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
7650       if (C && GA) {
7651         Offset = GA->getOffset()+C->getZExtValue();
7652       } else {
7653         C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7654         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
7655         if (C && GA)
7656           Offset = GA->getOffset()+C->getZExtValue();
7657         else
7658           C = 0, GA = 0;
7659       }
7660     }
7661     
7662     if (GA) {
7663       if (hasMemory) 
7664         Op = LowerGlobalAddress(GA->getGlobal(), Offset, DAG);
7665       else
7666         Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
7667                                         Offset);
7668       Result = Op;
7669       break;
7670     }
7671
7672     // Otherwise, not valid for this mode.
7673     return;
7674   }
7675   }
7676   
7677   if (Result.getNode()) {
7678     Ops.push_back(Result);
7679     return;
7680   }
7681   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
7682                                                       Ops, DAG);
7683 }
7684
7685 std::vector<unsigned> X86TargetLowering::
7686 getRegClassForInlineAsmConstraint(const std::string &Constraint,
7687                                   MVT VT) const {
7688   if (Constraint.size() == 1) {
7689     // FIXME: not handling fp-stack yet!
7690     switch (Constraint[0]) {      // GCC X86 Constraint Letters
7691     default: break;  // Unknown constraint letter
7692     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
7693     case 'Q':   // Q_REGS
7694       if (VT == MVT::i32)
7695         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
7696       else if (VT == MVT::i16)
7697         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
7698       else if (VT == MVT::i8)
7699         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
7700       else if (VT == MVT::i64)
7701         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
7702       break;
7703     }
7704   }
7705
7706   return std::vector<unsigned>();
7707 }
7708
7709 std::pair<unsigned, const TargetRegisterClass*>
7710 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
7711                                                 MVT VT) const {
7712   // First, see if this is a constraint that directly corresponds to an LLVM
7713   // register class.
7714   if (Constraint.size() == 1) {
7715     // GCC Constraint Letters
7716     switch (Constraint[0]) {
7717     default: break;
7718     case 'r':   // GENERAL_REGS
7719     case 'R':   // LEGACY_REGS
7720     case 'l':   // INDEX_REGS
7721       if (VT == MVT::i8)
7722         return std::make_pair(0U, X86::GR8RegisterClass);
7723       if (VT == MVT::i16)
7724         return std::make_pair(0U, X86::GR16RegisterClass);
7725       if (VT == MVT::i32 || !Subtarget->is64Bit())
7726         return std::make_pair(0U, X86::GR32RegisterClass);  
7727       return std::make_pair(0U, X86::GR64RegisterClass);
7728     case 'f':  // FP Stack registers.
7729       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
7730       // value to the correct fpstack register class.
7731       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
7732         return std::make_pair(0U, X86::RFP32RegisterClass);
7733       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
7734         return std::make_pair(0U, X86::RFP64RegisterClass);
7735       return std::make_pair(0U, X86::RFP80RegisterClass);
7736     case 'y':   // MMX_REGS if MMX allowed.
7737       if (!Subtarget->hasMMX()) break;
7738       return std::make_pair(0U, X86::VR64RegisterClass);
7739     case 'Y':   // SSE_REGS if SSE2 allowed
7740       if (!Subtarget->hasSSE2()) break;
7741       // FALL THROUGH.
7742     case 'x':   // SSE_REGS if SSE1 allowed
7743       if (!Subtarget->hasSSE1()) break;
7744
7745       switch (VT.getSimpleVT()) {
7746       default: break;
7747       // Scalar SSE types.
7748       case MVT::f32:
7749       case MVT::i32:
7750         return std::make_pair(0U, X86::FR32RegisterClass);
7751       case MVT::f64:
7752       case MVT::i64:
7753         return std::make_pair(0U, X86::FR64RegisterClass);
7754       // Vector types.
7755       case MVT::v16i8:
7756       case MVT::v8i16:
7757       case MVT::v4i32:
7758       case MVT::v2i64:
7759       case MVT::v4f32:
7760       case MVT::v2f64:
7761         return std::make_pair(0U, X86::VR128RegisterClass);
7762       }
7763       break;
7764     }
7765   }
7766   
7767   // Use the default implementation in TargetLowering to convert the register
7768   // constraint into a member of a register class.
7769   std::pair<unsigned, const TargetRegisterClass*> Res;
7770   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
7771
7772   // Not found as a standard register?
7773   if (Res.second == 0) {
7774     // GCC calls "st(0)" just plain "st".
7775     if (StringsEqualNoCase("{st}", Constraint)) {
7776       Res.first = X86::ST0;
7777       Res.second = X86::RFP80RegisterClass;
7778     }
7779     // 'A' means EAX + EDX.
7780     if (Constraint == "A") {
7781       Res.first = X86::EAX;
7782       Res.second = X86::GRADRegisterClass;
7783     }
7784     return Res;
7785   }
7786
7787   // Otherwise, check to see if this is a register class of the wrong value
7788   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
7789   // turn into {ax},{dx}.
7790   if (Res.second->hasType(VT))
7791     return Res;   // Correct type already, nothing to do.
7792
7793   // All of the single-register GCC register classes map their values onto
7794   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
7795   // really want an 8-bit or 32-bit register, map to the appropriate register
7796   // class and return the appropriate register.
7797   if (Res.second == X86::GR16RegisterClass) {
7798     if (VT == MVT::i8) {
7799       unsigned DestReg = 0;
7800       switch (Res.first) {
7801       default: break;
7802       case X86::AX: DestReg = X86::AL; break;
7803       case X86::DX: DestReg = X86::DL; break;
7804       case X86::CX: DestReg = X86::CL; break;
7805       case X86::BX: DestReg = X86::BL; break;
7806       }
7807       if (DestReg) {
7808         Res.first = DestReg;
7809         Res.second = Res.second = X86::GR8RegisterClass;
7810       }
7811     } else if (VT == MVT::i32) {
7812       unsigned DestReg = 0;
7813       switch (Res.first) {
7814       default: break;
7815       case X86::AX: DestReg = X86::EAX; break;
7816       case X86::DX: DestReg = X86::EDX; break;
7817       case X86::CX: DestReg = X86::ECX; break;
7818       case X86::BX: DestReg = X86::EBX; break;
7819       case X86::SI: DestReg = X86::ESI; break;
7820       case X86::DI: DestReg = X86::EDI; break;
7821       case X86::BP: DestReg = X86::EBP; break;
7822       case X86::SP: DestReg = X86::ESP; break;
7823       }
7824       if (DestReg) {
7825         Res.first = DestReg;
7826         Res.second = Res.second = X86::GR32RegisterClass;
7827       }
7828     } else if (VT == MVT::i64) {
7829       unsigned DestReg = 0;
7830       switch (Res.first) {
7831       default: break;
7832       case X86::AX: DestReg = X86::RAX; break;
7833       case X86::DX: DestReg = X86::RDX; break;
7834       case X86::CX: DestReg = X86::RCX; break;
7835       case X86::BX: DestReg = X86::RBX; break;
7836       case X86::SI: DestReg = X86::RSI; break;
7837       case X86::DI: DestReg = X86::RDI; break;
7838       case X86::BP: DestReg = X86::RBP; break;
7839       case X86::SP: DestReg = X86::RSP; break;
7840       }
7841       if (DestReg) {
7842         Res.first = DestReg;
7843         Res.second = Res.second = X86::GR64RegisterClass;
7844       }
7845     }
7846   } else if (Res.second == X86::FR32RegisterClass ||
7847              Res.second == X86::FR64RegisterClass ||
7848              Res.second == X86::VR128RegisterClass) {
7849     // Handle references to XMM physical registers that got mapped into the
7850     // wrong class.  This can happen with constraints like {xmm0} where the
7851     // target independent register mapper will just pick the first match it can
7852     // find, ignoring the required type.
7853     if (VT == MVT::f32)
7854       Res.second = X86::FR32RegisterClass;
7855     else if (VT == MVT::f64)
7856       Res.second = X86::FR64RegisterClass;
7857     else if (X86::VR128RegisterClass->hasType(VT))
7858       Res.second = X86::VR128RegisterClass;
7859   }
7860
7861   return Res;
7862 }
7863
7864 //===----------------------------------------------------------------------===//
7865 //                           X86 Widen vector type
7866 //===----------------------------------------------------------------------===//
7867
7868 /// getWidenVectorType: given a vector type, returns the type to widen
7869 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
7870 /// If there is no vector type that we want to widen to, returns MVT::Other
7871 /// When and where to widen is target dependent based on the cost of
7872 /// scalarizing vs using the wider vector type.
7873
7874 MVT X86TargetLowering::getWidenVectorType(MVT VT) {
7875   assert(VT.isVector());
7876   if (isTypeLegal(VT))
7877     return VT;
7878   
7879   // TODO: In computeRegisterProperty, we can compute the list of legal vector
7880   //       type based on element type.  This would speed up our search (though
7881   //       it may not be worth it since the size of the list is relatively
7882   //       small).
7883   MVT EltVT = VT.getVectorElementType();
7884   unsigned NElts = VT.getVectorNumElements();
7885   
7886   // On X86, it make sense to widen any vector wider than 1
7887   if (NElts <= 1)
7888     return MVT::Other;
7889   
7890   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE; 
7891        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
7892     MVT SVT = (MVT::SimpleValueType)nVT;
7893     
7894     if (isTypeLegal(SVT) && 
7895         SVT.getVectorElementType() == EltVT && 
7896         SVT.getVectorNumElements() > NElts)
7897       return SVT;
7898   }
7899   return MVT::Other;
7900 }