lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/GlobalAlias.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/ADT/BitVector.h"
  27 #include "llvm/ADT/VectorExtras.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineFunction.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineModuleInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/PseudoSourceValue.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/SmallSet.h"
  39 #include "llvm/ADT/StringExtras.h"
  40 #include "llvm/Support/CommandLine.h"
  41 #include "llvm/Support/raw_ostream.h"
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  46
  47 // Forward declarations.
  48 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
  49                        SDValue V2);
  50
  51 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  52   : TargetLowering(TM) {
  53   Subtarget = &TM.getSubtarget<X86Subtarget>();
  54   X86ScalarSSEf64 = Subtarget->hasSSE2();
  55   X86ScalarSSEf32 = Subtarget->hasSSE1();
  56   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  57
  58   RegInfo = TM.getRegisterInfo();
  59   TD = getTargetData();
  60
  61   // Set up the TargetLowering object.
  62
  63   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  64   setShiftAmountType(MVT::i8);
  65   setBooleanContents(ZeroOrOneBooleanContent);
  66   setSchedulingPreference(SchedulingForRegPressure);
  67   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  68   setStackPointerRegisterToSaveRestore(X86StackPtr);
  69
  70   if (Subtarget->isTargetDarwin()) {
  71     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  72     setUseUnderscoreSetJmp(false);
  73     setUseUnderscoreLongJmp(false);
  74   } else if (Subtarget->isTargetMingw()) {
  75     // MS runtime is weird: it exports _setjmp, but longjmp!
  76     setUseUnderscoreSetJmp(true);
  77     setUseUnderscoreLongJmp(false);
  78   } else {
  79     setUseUnderscoreSetJmp(true);
  80     setUseUnderscoreLongJmp(true);
  81   }
  82
  83   // Set up the register classes.
  84   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  85   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  86   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  87   if (Subtarget->is64Bit())
  88     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  89
  90   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  91
  92   // We don't accept any truncstore of integer registers.
  93   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
  94   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
  95   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
  96   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
  97   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
  98   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
  99
 100   // SETOEQ and SETUNE require checking two conditions.
 101   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 102   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 103   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 104   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 105   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 106   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 107
 108   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 109   // operation.
 110   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 111   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 112   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 113
 114   if (Subtarget->is64Bit()) {
 115     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 116     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 117   } else if (!UseSoftFloat) {
 118     if (X86ScalarSSEf64) {
 119       // We have an impenetrably clever algorithm for ui64->double only.
 120       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 121     }
 122     // We have an algorithm for SSE2, and we turn this into a 64-bit
 123     // FILD for other targets.
 124     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 125   }
 126
 127   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 128   // this operation.
 129   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 130   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 131
 132   if (!UseSoftFloat) {
 133     // SSE has no i16 to fp conversion, only i32
 134     if (X86ScalarSSEf32) {
 135       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 136       // f32 and f64 cases are Legal, f80 case is not
 137       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 138     } else {
 139       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 140       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 141     }
 142   } else {
 143     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 144     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 145   }
 146
 147   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 148   // are Legal, f80 is custom lowered.
 149   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 150   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 151
 152   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 153   // this operation.
 154   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 155   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 156
 157   if (X86ScalarSSEf32) {
 158     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 159     // f32 and f64 cases are Legal, f80 case is not
 160     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 161   } else {
 162     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 163     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 164   }
 165
 166   // Handle FP_TO_UINT by promoting the destination to a larger signed
 167   // conversion.
 168   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 169   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 170   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 171
 172   if (Subtarget->is64Bit()) {
 173     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 174     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 175   } else if (!UseSoftFloat) {
 176     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 177       // Expand FP_TO_UINT into a select.
 178       // FIXME: We would like to use a Custom expander here eventually to do
 179       // the optimal thing for SSE vs. the default expansion in the legalizer.
 180       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 181     else
 182       // With SSE3 we can use fisttpll to convert to a signed i64; without
 183       // SSE, we're stuck with a fistpll.
 184       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 185   }
 186
 187   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 188   if (!X86ScalarSSEf64) {
 189     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 190     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 191   }
 192
 193   // Scalar integer divide and remainder are lowered to use operations that
 194   // produce two results, to match the available instructions. This exposes
 195   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 196   // into a single instruction.
 197   //
 198   // Scalar integer multiply-high is also lowered to use two-result
 199   // operations, to match the available instructions. However, plain multiply
 200   // (low) operations are left as Legal, as there are single-result
 201   // instructions for this in x86. Using the two-result multiply instructions
 202   // when both high and low results are needed must be arranged by dagcombine.
 203   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 204   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 205   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 206   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 207   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 208   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 209   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 210   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 211   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 212   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 213   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 214   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 215   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 216   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 217   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 218   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 219   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 220   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 221   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 222   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 223   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 224   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 225   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 226   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 227
 228   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 229   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 230   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 231   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 232   if (Subtarget->is64Bit())
 233     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 234   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 235   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 236   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 237   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 238   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 239   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 240   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 241   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 242
 243   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 244   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 245   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 246   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 247   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 248   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 249   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 250   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 251   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 252   if (Subtarget->is64Bit()) {
 253     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 254     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 255     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 256   }
 257
 258   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 259   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 260
 261   // These should be promoted to a larger select which is supported.
 262   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 263   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 264   // X86 wants to expand cmov itself.
 265   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 266   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 267   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 268   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 269   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 270   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 271   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 272   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 273   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 274   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 275   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 276   if (Subtarget->is64Bit()) {
 277     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 278     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 279   }
 280   // X86 ret instruction may pop stack.
 281   setOperationAction(ISD::RET             , MVT::Other, Custom);
 282   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 283
 284   // Darwin ABI issue.
 285   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 286   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 287   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 288   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 289   if (Subtarget->is64Bit())
 290     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 291   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 292   if (Subtarget->is64Bit()) {
 293     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 294     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 295     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 296     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 297   }
 298   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 299   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 300   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 301   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 302   if (Subtarget->is64Bit()) {
 303     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 304     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 305     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 306   }
 307
 308   if (Subtarget->hasSSE1())
 309     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 310
 311   if (!Subtarget->hasSSE2())
 312     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 313
 314   // Expand certain atomics
 315   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 316   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 317   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 318   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 319
 320   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 321   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 322   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 323   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 324
 325   if (!Subtarget->is64Bit()) {
 326     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 327     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 328     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 329     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 330     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 331     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 332     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 333   }
 334
 335   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 336   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 337   // FIXME - use subtarget debug flags
 338   if (!Subtarget->isTargetDarwin() &&
 339       !Subtarget->isTargetELF() &&
 340       !Subtarget->isTargetCygMing()) {
 341     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 342     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 343   }
 344
 345   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 346   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 347   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 348   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 349   if (Subtarget->is64Bit()) {
 350     setExceptionPointerRegister(X86::RAX);
 351     setExceptionSelectorRegister(X86::RDX);
 352   } else {
 353     setExceptionPointerRegister(X86::EAX);
 354     setExceptionSelectorRegister(X86::EDX);
 355   }
 356   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 357   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 358
 359   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 360
 361   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 362
 363   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 364   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 365   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 366   if (Subtarget->is64Bit()) {
 367     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 368     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 369   } else {
 370     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 371     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 372   }
 373
 374   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 375   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 376   if (Subtarget->is64Bit())
 377     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 378   if (Subtarget->isTargetCygMing())
 379     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 380   else
 381     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 382
 383   if (!UseSoftFloat && X86ScalarSSEf64) {
 384     // f32 and f64 use SSE.
 385     // Set up the FP register classes.
 386     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 387     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 388
 389     // Use ANDPD to simulate FABS.
 390     setOperationAction(ISD::FABS , MVT::f64, Custom);
 391     setOperationAction(ISD::FABS , MVT::f32, Custom);
 392
 393     // Use XORP to simulate FNEG.
 394     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 395     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 396
 397     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 398     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 399     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 400
 401     // We don't support sin/cos/fmod
 402     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 403     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 404     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 405     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 406
 407     // Expand FP immediates into loads from the stack, except for the special
 408     // cases we handle.
 409     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 410     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 411   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 412     // Use SSE for f32, x87 for f64.
 413     // Set up the FP register classes.
 414     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 415     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 416
 417     // Use ANDPS to simulate FABS.
 418     setOperationAction(ISD::FABS , MVT::f32, Custom);
 419
 420     // Use XORP to simulate FNEG.
 421     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 422
 423     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 424
 425     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 426     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 427     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 428
 429     // We don't support sin/cos/fmod
 430     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 431     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 432
 433     // Special cases we handle for FP constants.
 434     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 435     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 436     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 437     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 438     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 439
 440     if (!UnsafeFPMath) {
 441       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 442       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 443     }
 444   } else if (!UseSoftFloat) {
 445     // f32 and f64 in x87.
 446     // Set up the FP register classes.
 447     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 448     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 449
 450     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 451     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 452     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 453     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 454
 455     if (!UnsafeFPMath) {
 456       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 457       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 458     }
 459     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 460     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 461     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 462     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 463     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 464     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 465     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 466     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 467   }
 468
 469   // Long double always uses X87.
 470   if (!UseSoftFloat) {
 471     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 472     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 473     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 474     {
 475       bool ignored;
 476       APFloat TmpFlt(+0.0);
 477       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 478                      &ignored);
 479       addLegalFPImmediate(TmpFlt);  // FLD0
 480       TmpFlt.changeSign();
 481       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 482       APFloat TmpFlt2(+1.0);
 483       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 484                       &ignored);
 485       addLegalFPImmediate(TmpFlt2);  // FLD1
 486       TmpFlt2.changeSign();
 487       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 488     }
 489
 490     if (!UnsafeFPMath) {
 491       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 492       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 493     }
 494   }
 495
 496   // Always use a library call for pow.
 497   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 498   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 499   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 500
 501   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 502   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 503   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 504   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 505   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 506
 507   // First set operation action for all vector types to either promote
 508   // (for widening) or expand (for scalarization). Then we will selectively
 509   // turn on ones that can be effectively codegen'd.
 510   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 511        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 512     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 513     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 514     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 515     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 516     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 517     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 518     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 519     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 520     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 521     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 522     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 523     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 524     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 525     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 526     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 527     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 528     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 529     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 530     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 531     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 532     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 533     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 534     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 535     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 536     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 537     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 538     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 542     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 543     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 544     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 545     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 560   }
 561
 562   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 563   // with -msoft-float, disable use of MMX as well.
 564   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 565     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 566     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 567     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 568     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 569     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 570
 571     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 572     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 573     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 574     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 575
 576     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 577     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 578     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 579     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 580
 581     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 582     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 583
 584     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 585     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 586     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 587     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 588     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 589     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 590     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 591
 592     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 593     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 594     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 595     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 596     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 597     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 598     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 599
 600     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 601     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 602     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 603     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 604     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 605     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 606     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 607
 608     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 609     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 610     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 611     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 612     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 613     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 614     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 615     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 616     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 617
 618     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 619     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 620     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 621     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 622     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 623
 624     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 625     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 626     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 627     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 628
 629     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 630     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 631     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 632     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 633
 634     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 635
 636     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 637     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 638     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 639     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 640     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 641     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 642   }
 643
 644   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 645     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 646
 647     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 648     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 649     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 650     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 651     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 652     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 653     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 654     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 655     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 656     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 657     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 658     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 659   }
 660
 661   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 662     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 663
 664     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 665     // registers cannot be used even for integer operations.
 666     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 667     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 668     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 669     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 670
 671     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 672     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 673     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 674     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 675     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 676     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 677     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 678     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 679     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 680     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 681     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 682     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 683     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 684     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 685     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 686     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 687
 688     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 690     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 691     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 692
 693     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 694     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 695     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 696     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 697     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 698
 699     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 700     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 701       MVT VT = (MVT::SimpleValueType)i;
 702       // Do not attempt to custom lower non-power-of-2 vectors
 703       if (!isPowerOf2_32(VT.getVectorNumElements()))
 704         continue;
 705       // Do not attempt to custom lower non-128-bit vectors
 706       if (!VT.is128BitVector())
 707         continue;
 708       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 709       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 710       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 711     }
 712
 713     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 714     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 715     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 716     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 717     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 718     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 719
 720     if (Subtarget->is64Bit()) {
 721       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 722       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 723     }
 724
 725     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 726     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 727       MVT VT = (MVT::SimpleValueType)i;
 728
 729       // Do not attempt to promote non-128-bit vectors
 730       if (!VT.is128BitVector()) {
 731         continue;
 732       }
 733       setOperationAction(ISD::AND,    VT, Promote);
 734       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 735       setOperationAction(ISD::OR,     VT, Promote);
 736       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 737       setOperationAction(ISD::XOR,    VT, Promote);
 738       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 739       setOperationAction(ISD::LOAD,   VT, Promote);
 740       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 741       setOperationAction(ISD::SELECT, VT, Promote);
 742       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 743     }
 744
 745     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 746
 747     // Custom lower v2i64 and v2f64 selects.
 748     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 749     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 750     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 751     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 752
 753     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 754     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 755     if (!DisableMMX && Subtarget->hasMMX()) {
 756       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 757       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 758     }
 759   }
 760
 761   if (Subtarget->hasSSE41()) {
 762     // FIXME: Do we need to handle scalar-to-vector here?
 763     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 764
 765     // i8 and i16 vectors are custom , because the source register and source
 766     // source memory operand types are not the same width.  f32 vectors are
 767     // custom since the immediate controlling the insert encodes additional
 768     // information.
 769     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 770     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 771     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 772     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 773
 774     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 775     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 776     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 777     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 778
 779     if (Subtarget->is64Bit()) {
 780       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 781       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 782     }
 783   }
 784
 785   if (Subtarget->hasSSE42()) {
 786     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 787   }
 788
 789   if (!UseSoftFloat && Subtarget->hasAVX()) {
 790     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 791     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 792     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 793     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 794
 795     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 796     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 797     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 798     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 799     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 800     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 801     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 802     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 803     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 804     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 805     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 806     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 807     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 808     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 809     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 810
 811     // Operations to consider commented out -v16i16 v32i8
 812     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 813     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 814     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 815     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 816     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 817     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 818     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 819     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 820     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 821     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 822     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 823     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 824     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 825     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 826
 827     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 828     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 829     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 830     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 831
 832     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 833     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 834     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 835     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 836     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 837
 838     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 839     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 840     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 841     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 843     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 844
 845 #if 0
 846     // Not sure we want to do this since there are no 256-bit integer
 847     // operations in AVX
 848
 849     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 850     // This includes 256-bit vectors
 851     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 852       MVT VT = (MVT::SimpleValueType)i;
 853
 854       // Do not attempt to custom lower non-power-of-2 vectors
 855       if (!isPowerOf2_32(VT.getVectorNumElements()))
 856         continue;
 857
 858       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 859       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 860       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 861     }
 862
 863     if (Subtarget->is64Bit()) {
 864       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 865       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 866     }
 867 #endif
 868
 869 #if 0
 870     // Not sure we want to do this since there are no 256-bit integer
 871     // operations in AVX
 872
 873     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 874     // Including 256-bit vectors
 875     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 876       MVT VT = (MVT::SimpleValueType)i;
 877
 878       if (!VT.is256BitVector()) {
 879         continue;
 880       }
 881       setOperationAction(ISD::AND,    VT, Promote);
 882       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 883       setOperationAction(ISD::OR,     VT, Promote);
 884       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 885       setOperationAction(ISD::XOR,    VT, Promote);
 886       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 887       setOperationAction(ISD::LOAD,   VT, Promote);
 888       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 889       setOperationAction(ISD::SELECT, VT, Promote);
 890       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 891     }
 892
 893     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 894 #endif
 895   }
 896
 897   // We want to custom lower some of our intrinsics.
 898   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 899
 900   // Add/Sub/Mul with overflow operations are custom lowered.
 901   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 902   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 903   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 904   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 905   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 906   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 907   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 908   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 909   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 910   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 911
 912   if (!Subtarget->is64Bit()) {
 913     // These libcalls are not available in 32-bit.
 914     setLibcallName(RTLIB::SHL_I128, 0);
 915     setLibcallName(RTLIB::SRL_I128, 0);
 916     setLibcallName(RTLIB::SRA_I128, 0);
 917   }
 918
 919   // We have target-specific dag combine patterns for the following nodes:
 920   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 921   setTargetDAGCombine(ISD::BUILD_VECTOR);
 922   setTargetDAGCombine(ISD::SELECT);
 923   setTargetDAGCombine(ISD::SHL);
 924   setTargetDAGCombine(ISD::SRA);
 925   setTargetDAGCombine(ISD::SRL);
 926   setTargetDAGCombine(ISD::STORE);
 927   setTargetDAGCombine(ISD::MEMBARRIER);
 928   if (Subtarget->is64Bit())
 929     setTargetDAGCombine(ISD::MUL);
 930
 931   computeRegisterProperties();
 932
 933   // FIXME: These should be based on subtarget info. Plus, the values should
 934   // be smaller when we are in optimizing for size mode.
 935   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 936   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 937   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 938   allowUnalignedMemoryAccesses = true; // x86 supports it!
 939   setPrefLoopAlignment(16);
 940   benefitFromCodePlacementOpt = true;
 941 }
 942
 943
 944 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
 945   return MVT::i8;
 946 }
 947
 948
 949 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 950 /// the desired ByVal argument alignment.
 951 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 952   if (MaxAlign == 16)
 953     return;
 954   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 955     if (VTy->getBitWidth() == 128)
 956       MaxAlign = 16;
 957   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 958     unsigned EltAlign = 0;
 959     getMaxByValAlign(ATy->getElementType(), EltAlign);
 960     if (EltAlign > MaxAlign)
 961       MaxAlign = EltAlign;
 962   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 963     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 964       unsigned EltAlign = 0;
 965       getMaxByValAlign(STy->getElementType(i), EltAlign);
 966       if (EltAlign > MaxAlign)
 967         MaxAlign = EltAlign;
 968       if (MaxAlign == 16)
 969         break;
 970     }
 971   }
 972   return;
 973 }
 974
 975 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 976 /// function arguments in the caller parameter area. For X86, aggregates
 977 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 978 /// are at 4-byte boundaries.
 979 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 980   if (Subtarget->is64Bit()) {
 981     // Max of 8 and alignment of type.
 982     unsigned TyAlign = TD->getABITypeAlignment(Ty);
 983     if (TyAlign > 8)
 984       return TyAlign;
 985     return 8;
 986   }
 987
 988   unsigned Align = 4;
 989   if (Subtarget->hasSSE1())
 990     getMaxByValAlign(Ty, Align);
 991   return Align;
 992 }
 993
 994 /// getOptimalMemOpType - Returns the target specific optimal type for load
 995 /// and store operations as a result of memset, memcpy, and memmove
 996 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 997 /// determining it.
 998 MVT
 999 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1000                                        bool isSrcConst, bool isSrcStr,
1001                                        SelectionDAG &DAG) const {
1002   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1003   // linux.  This is because the stack realignment code can't handle certain
1004   // cases like PR2962.  This should be removed when PR2962 is fixed.
1005   const Function *F = DAG.getMachineFunction().getFunction();
1006   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1007   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1008     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1009       return MVT::v4i32;
1010     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1011       return MVT::v4f32;
1012   }
1013   if (Subtarget->is64Bit() && Size >= 8)
1014     return MVT::i64;
1015   return MVT::i32;
1016 }
1017
1018 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1019 /// jumptable.
1020 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1021                                                       SelectionDAG &DAG) const {
1022   if (usesGlobalOffsetTable())
1023     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1024   if (!Subtarget->is64Bit())
1025     // This doesn't have DebugLoc associated with it, but is not really the
1026     // same as a Register.
1027     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1028                        getPointerTy());
1029   return Table;
1030 }
1031
1032 /// getFunctionAlignment - Return the Log2 alignment of this function.
1033 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1034   return F->hasFnAttr(Attribute::OptimizeForSize) ? 1 : 4;
1035 }
1036
1037 //===----------------------------------------------------------------------===//
1038 //               Return Value Calling Convention Implementation
1039 //===----------------------------------------------------------------------===//
1040
1041 #include "X86GenCallingConv.inc"
1042
1043 /// LowerRET - Lower an ISD::RET node.
1044 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
1045   DebugLoc dl = Op.getDebugLoc();
1046   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
1047
1048   SmallVector<CCValAssign, 16> RVLocs;
1049   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1050   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1051   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs, DAG.getContext());
1052   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
1053
1054   // If this is the first return lowered for this function, add the regs to the
1055   // liveout set for the function.
1056   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1057     for (unsigned i = 0; i != RVLocs.size(); ++i)
1058       if (RVLocs[i].isRegLoc())
1059         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1060   }
1061   SDValue Chain = Op.getOperand(0);
1062
1063   // Handle tail call return.
1064   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
1065   if (Chain.getOpcode() == X86ISD::TAILCALL) {
1066     SDValue TailCall = Chain;
1067     SDValue TargetAddress = TailCall.getOperand(1);
1068     SDValue StackAdjustment = TailCall.getOperand(2);
1069     assert(((TargetAddress.getOpcode() == ISD::Register &&
1070                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
1071                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R11)) ||
1072               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
1073               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
1074              "Expecting an global address, external symbol, or register");
1075     assert(StackAdjustment.getOpcode() == ISD::Constant &&
1076            "Expecting a const value");
1077
1078     SmallVector<SDValue,8> Operands;
1079     Operands.push_back(Chain.getOperand(0));
1080     Operands.push_back(TargetAddress);
1081     Operands.push_back(StackAdjustment);
1082     // Copy registers used by the call. Last operand is a flag so it is not
1083     // copied.
1084     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
1085       Operands.push_back(Chain.getOperand(i));
1086     }
1087     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0],
1088                        Operands.size());
1089   }
1090
1091   // Regular return.
1092   SDValue Flag;
1093
1094   SmallVector<SDValue, 6> RetOps;
1095   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1096   // Operand #1 = Bytes To Pop
1097   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
1098
1099   // Copy the result values into the output registers.
1100   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1101     CCValAssign &VA = RVLocs[i];
1102     assert(VA.isRegLoc() && "Can only return in registers!");
1103     SDValue ValToCopy = Op.getOperand(i*2+1);
1104
1105     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1106     // the RET instruction and handled by the FP Stackifier.
1107     if (VA.getLocReg() == X86::ST0 ||
1108         VA.getLocReg() == X86::ST1) {
1109       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1110       // change the value to the FP stack register class.
1111       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1112         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1113       RetOps.push_back(ValToCopy);
1114       // Don't emit a copytoreg.
1115       continue;
1116     }
1117
1118     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1119     // which is returned in RAX / RDX.
1120     if (Subtarget->is64Bit()) {
1121       MVT ValVT = ValToCopy.getValueType();
1122       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1123         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1124         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1125           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1126       }
1127     }
1128
1129     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1130     Flag = Chain.getValue(1);
1131   }
1132
1133   // The x86-64 ABI for returning structs by value requires that we copy
1134   // the sret argument into %rax for the return. We saved the argument into
1135   // a virtual register in the entry block, so now we copy the value out
1136   // and into %rax.
1137   if (Subtarget->is64Bit() &&
1138       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1139     MachineFunction &MF = DAG.getMachineFunction();
1140     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1141     unsigned Reg = FuncInfo->getSRetReturnReg();
1142     if (!Reg) {
1143       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1144       FuncInfo->setSRetReturnReg(Reg);
1145     }
1146     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1147
1148     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1149     Flag = Chain.getValue(1);
1150   }
1151
1152   RetOps[0] = Chain;  // Update chain.
1153
1154   // Add the flag if we have it.
1155   if (Flag.getNode())
1156     RetOps.push_back(Flag);
1157
1158   return DAG.getNode(X86ISD::RET_FLAG, dl,
1159                      MVT::Other, &RetOps[0], RetOps.size());
1160 }
1161
1162
1163 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1164 /// appropriate copies out of appropriate physical registers.  This assumes that
1165 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1166 /// being lowered.  The returns a SDNode with the same number of values as the
1167 /// ISD::CALL.
1168 SDNode *X86TargetLowering::
1169 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1170                 unsigned CallingConv, SelectionDAG &DAG) {
1171
1172   DebugLoc dl = TheCall->getDebugLoc();
1173   // Assign locations to each value returned by this call.
1174   SmallVector<CCValAssign, 16> RVLocs;
1175   bool isVarArg = TheCall->isVarArg();
1176   bool Is64Bit = Subtarget->is64Bit();
1177   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(),
1178                  RVLocs, DAG.getContext());
1179   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1180
1181   SmallVector<SDValue, 8> ResultVals;
1182
1183   // Copy all of the result registers out of their specified physreg.
1184   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1185     CCValAssign &VA = RVLocs[i];
1186     MVT CopyVT = VA.getValVT();
1187
1188     // If this is x86-64, and we disabled SSE, we can't return FP values
1189     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1190         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1191       llvm_report_error("SSE register return with SSE disabled");
1192     }
1193
1194     // If this is a call to a function that returns an fp value on the floating
1195     // point stack, but where we prefer to use the value in xmm registers, copy
1196     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1197     if ((VA.getLocReg() == X86::ST0 ||
1198          VA.getLocReg() == X86::ST1) &&
1199         isScalarFPTypeInSSEReg(VA.getValVT())) {
1200       CopyVT = MVT::f80;
1201     }
1202
1203     SDValue Val;
1204     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1205       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1206       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1207         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1208                                    MVT::v2i64, InFlag).getValue(1);
1209         Val = Chain.getValue(0);
1210         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1211                           Val, DAG.getConstant(0, MVT::i64));
1212       } else {
1213         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1214                                    MVT::i64, InFlag).getValue(1);
1215         Val = Chain.getValue(0);
1216       }
1217       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1218     } else {
1219       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1220                                  CopyVT, InFlag).getValue(1);
1221       Val = Chain.getValue(0);
1222     }
1223     InFlag = Chain.getValue(2);
1224
1225     if (CopyVT != VA.getValVT()) {
1226       // Round the F80 the right size, which also moves to the appropriate xmm
1227       // register.
1228       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1229                         // This truncation won't change the value.
1230                         DAG.getIntPtrConstant(1));
1231     }
1232
1233     ResultVals.push_back(Val);
1234   }
1235
1236   // Merge everything together with a MERGE_VALUES node.
1237   ResultVals.push_back(Chain);
1238   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1239                      &ResultVals[0], ResultVals.size()).getNode();
1240 }
1241
1242
1243 //===----------------------------------------------------------------------===//
1244 //                C & StdCall & Fast Calling Convention implementation
1245 //===----------------------------------------------------------------------===//
1246 //  StdCall calling convention seems to be standard for many Windows' API
1247 //  routines and around. It differs from C calling convention just a little:
1248 //  callee should clean up the stack, not caller. Symbols should be also
1249 //  decorated in some fancy way :) It doesn't support any vector arguments.
1250 //  For info on fast calling convention see Fast Calling Convention (tail call)
1251 //  implementation LowerX86_32FastCCCallTo.
1252
1253 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1254 /// semantics.
1255 static bool CallIsStructReturn(CallSDNode *TheCall) {
1256   unsigned NumOps = TheCall->getNumArgs();
1257   if (!NumOps)
1258     return false;
1259
1260   return TheCall->getArgFlags(0).isSRet();
1261 }
1262
1263 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1264 /// return semantics.
1265 static bool ArgsAreStructReturn(SDValue Op) {
1266   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1267   if (!NumArgs)
1268     return false;
1269
1270   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1271 }
1272
1273 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1274 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1275 /// calls.
1276 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1277   if (IsVarArg)
1278     return false;
1279
1280   switch (CallingConv) {
1281   default:
1282     return false;
1283   case CallingConv::X86_StdCall:
1284     return !Subtarget->is64Bit();
1285   case CallingConv::X86_FastCall:
1286     return !Subtarget->is64Bit();
1287   case CallingConv::Fast:
1288     return PerformTailCallOpt;
1289   }
1290 }
1291
1292 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1293 /// given CallingConvention value.
1294 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1295   if (Subtarget->is64Bit()) {
1296     if (Subtarget->isTargetWin64())
1297       return CC_X86_Win64_C;
1298     else
1299       return CC_X86_64_C;
1300   }
1301
1302   if (CC == CallingConv::X86_FastCall)
1303     return CC_X86_32_FastCall;
1304   else if (CC == CallingConv::Fast)
1305     return CC_X86_32_FastCC;
1306   else
1307     return CC_X86_32_C;
1308 }
1309
1310 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1311 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1312 NameDecorationStyle
1313 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1314   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1315   if (CC == CallingConv::X86_FastCall)
1316     return FastCall;
1317   else if (CC == CallingConv::X86_StdCall)
1318     return StdCall;
1319   return None;
1320 }
1321
1322
1323 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1324 /// by "Src" to address "Dst" with size and alignment information specified by
1325 /// the specific parameter attribute. The copy will be passed as a byval
1326 /// function parameter.
1327 static SDValue
1328 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1329                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1330                           DebugLoc dl) {
1331   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1332   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1333                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1334 }
1335
1336 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1337                                               const CCValAssign &VA,
1338                                               MachineFrameInfo *MFI,
1339                                               unsigned CC,
1340                                               SDValue Root, unsigned i) {
1341   // Create the nodes corresponding to a load from this parameter slot.
1342   ISD::ArgFlagsTy Flags =
1343     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1344   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1345   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1346
1347   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1348   // changed with more analysis.
1349   // In case of tail call optimization mark all arguments mutable. Since they
1350   // could be overwritten by lowering of arguments in case of a tail call.
1351   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1352                                   VA.getLocMemOffset(), isImmutable);
1353   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1354   if (Flags.isByVal())
1355     return FIN;
1356   return DAG.getLoad(VA.getValVT(), Op.getDebugLoc(), Root, FIN,
1357                      PseudoSourceValue::getFixedStack(FI), 0);
1358 }
1359
1360 SDValue
1361 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1362   MachineFunction &MF = DAG.getMachineFunction();
1363   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1364   DebugLoc dl = Op.getDebugLoc();
1365
1366   const Function* Fn = MF.getFunction();
1367   if (Fn->hasExternalLinkage() &&
1368       Subtarget->isTargetCygMing() &&
1369       Fn->getName() == "main")
1370     FuncInfo->setForceFramePointer(true);
1371
1372   // Decorate the function name.
1373   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1374
1375   MachineFrameInfo *MFI = MF.getFrameInfo();
1376   SDValue Root = Op.getOperand(0);
1377   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1378   unsigned CC = MF.getFunction()->getCallingConv();
1379   bool Is64Bit = Subtarget->is64Bit();
1380   bool IsWin64 = Subtarget->isTargetWin64();
1381
1382   assert(!(isVarArg && CC == CallingConv::Fast) &&
1383          "Var args not supported with calling convention fastcc");
1384
1385   // Assign locations to all of the incoming arguments.
1386   SmallVector<CCValAssign, 16> ArgLocs;
1387   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs, DAG.getContext());
1388   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1389
1390   SmallVector<SDValue, 8> ArgValues;
1391   unsigned LastVal = ~0U;
1392   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1393     CCValAssign &VA = ArgLocs[i];
1394     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1395     // places.
1396     assert(VA.getValNo() != LastVal &&
1397            "Don't support value assigned to multiple locs yet");
1398     LastVal = VA.getValNo();
1399
1400     if (VA.isRegLoc()) {
1401       MVT RegVT = VA.getLocVT();
1402       TargetRegisterClass *RC = NULL;
1403       if (RegVT == MVT::i32)
1404         RC = X86::GR32RegisterClass;
1405       else if (Is64Bit && RegVT == MVT::i64)
1406         RC = X86::GR64RegisterClass;
1407       else if (RegVT == MVT::f32)
1408         RC = X86::FR32RegisterClass;
1409       else if (RegVT == MVT::f64)
1410         RC = X86::FR64RegisterClass;
1411       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1412         RC = X86::VR128RegisterClass;
1413       else if (RegVT.isVector()) {
1414         assert(RegVT.getSizeInBits() == 64);
1415         if (!Is64Bit)
1416           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1417         else {
1418           // Darwin calling convention passes MMX values in either GPRs or
1419           // XMMs in x86-64. Other targets pass them in memory.
1420           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1421             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1422             RegVT = MVT::v2i64;
1423           } else {
1424             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1425             RegVT = MVT::i64;
1426           }
1427         }
1428       } else {
1429         assert(0 && "Unknown argument type!");
1430       }
1431
1432       unsigned Reg = DAG.getMachineFunction().addLiveIn(VA.getLocReg(), RC);
1433       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1434
1435       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1436       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1437       // right size.
1438       if (VA.getLocInfo() == CCValAssign::SExt)
1439         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1440                                DAG.getValueType(VA.getValVT()));
1441       else if (VA.getLocInfo() == CCValAssign::ZExt)
1442         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1443                                DAG.getValueType(VA.getValVT()));
1444
1445       if (VA.getLocInfo() != CCValAssign::Full)
1446         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1447
1448       // Handle MMX values passed in GPRs.
1449       if (Is64Bit && RegVT != VA.getLocVT()) {
1450         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1451           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1452         else if (RC == X86::VR128RegisterClass) {
1453           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1454                                  ArgValue, DAG.getConstant(0, MVT::i64));
1455           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1456         }
1457       }
1458
1459       ArgValues.push_back(ArgValue);
1460     } else {
1461       assert(VA.isMemLoc());
1462       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1463     }
1464   }
1465
1466   // The x86-64 ABI for returning structs by value requires that we copy
1467   // the sret argument into %rax for the return. Save the argument into
1468   // a virtual register so that we can access it from the return points.
1469   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1470     MachineFunction &MF = DAG.getMachineFunction();
1471     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1472     unsigned Reg = FuncInfo->getSRetReturnReg();
1473     if (!Reg) {
1474       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1475       FuncInfo->setSRetReturnReg(Reg);
1476     }
1477     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1478     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1479   }
1480
1481   unsigned StackSize = CCInfo.getNextStackOffset();
1482   // align stack specially for tail calls
1483   if (PerformTailCallOpt && CC == CallingConv::Fast)
1484     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1485
1486   // If the function takes variable number of arguments, make a frame index for
1487   // the start of the first vararg value... for expansion of llvm.va_start.
1488   if (isVarArg) {
1489     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1490       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1491     }
1492     if (Is64Bit) {
1493       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1494
1495       // FIXME: We should really autogenerate these arrays
1496       static const unsigned GPR64ArgRegsWin64[] = {
1497         X86::RCX, X86::RDX, X86::R8,  X86::R9
1498       };
1499       static const unsigned XMMArgRegsWin64[] = {
1500         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1501       };
1502       static const unsigned GPR64ArgRegs64Bit[] = {
1503         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1504       };
1505       static const unsigned XMMArgRegs64Bit[] = {
1506         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1507         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1508       };
1509       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1510
1511       if (IsWin64) {
1512         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1513         GPR64ArgRegs = GPR64ArgRegsWin64;
1514         XMMArgRegs = XMMArgRegsWin64;
1515       } else {
1516         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1517         GPR64ArgRegs = GPR64ArgRegs64Bit;
1518         XMMArgRegs = XMMArgRegs64Bit;
1519       }
1520       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1521                                                        TotalNumIntRegs);
1522       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1523                                                        TotalNumXMMRegs);
1524
1525       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1526       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1527              "SSE register cannot be used when SSE is disabled!");
1528       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1529              "SSE register cannot be used when SSE is disabled!");
1530       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1531         // Kernel mode asks for SSE to be disabled, so don't push them
1532         // on the stack.
1533         TotalNumXMMRegs = 0;
1534
1535       // For X86-64, if there are vararg parameters that are passed via
1536       // registers, then we must store them to their spots on the stack so they
1537       // may be loaded by deferencing the result of va_next.
1538       VarArgsGPOffset = NumIntRegs * 8;
1539       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1540       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1541                                                  TotalNumXMMRegs * 16, 16);
1542
1543       // Store the integer parameter registers.
1544       SmallVector<SDValue, 8> MemOps;
1545       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1546       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1547                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1548       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1549         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1550                                      X86::GR64RegisterClass);
1551         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1552         SDValue Store =
1553           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1554                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1555         MemOps.push_back(Store);
1556         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1557                           DAG.getIntPtrConstant(8));
1558       }
1559
1560       // Now store the XMM (fp + vector) parameter registers.
1561       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1562                         DAG.getIntPtrConstant(VarArgsFPOffset));
1563       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1564         unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1565                                      X86::VR128RegisterClass);
1566         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1567         SDValue Store =
1568           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1569                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1570         MemOps.push_back(Store);
1571         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1572                           DAG.getIntPtrConstant(16));
1573       }
1574       if (!MemOps.empty())
1575           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1576                              &MemOps[0], MemOps.size());
1577     }
1578   }
1579
1580   ArgValues.push_back(Root);
1581
1582   // Some CCs need callee pop.
1583   if (IsCalleePop(isVarArg, CC)) {
1584     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1585     BytesCallerReserves = 0;
1586   } else {
1587     BytesToPopOnReturn  = 0; // Callee pops nothing.
1588     // If this is an sret function, the return should pop the hidden pointer.
1589     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1590       BytesToPopOnReturn = 4;
1591     BytesCallerReserves = StackSize;
1592   }
1593
1594   if (!Is64Bit) {
1595     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1596     if (CC == CallingConv::X86_FastCall)
1597       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1598   }
1599
1600   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1601
1602   // Return the new list of results.
1603   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1604                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1605 }
1606
1607 SDValue
1608 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1609                                     const SDValue &StackPtr,
1610                                     const CCValAssign &VA,
1611                                     SDValue Chain,
1612                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1613   DebugLoc dl = TheCall->getDebugLoc();
1614   unsigned LocMemOffset = VA.getLocMemOffset();
1615   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1616   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1617   if (Flags.isByVal()) {
1618     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1619   }
1620   return DAG.getStore(Chain, dl, Arg, PtrOff,
1621                       PseudoSourceValue::getStack(), LocMemOffset);
1622 }
1623
1624 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1625 /// optimization is performed and it is required.
1626 SDValue
1627 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1628                                            SDValue &OutRetAddr,
1629                                            SDValue Chain,
1630                                            bool IsTailCall,
1631                                            bool Is64Bit,
1632                                            int FPDiff,
1633                                            DebugLoc dl) {
1634   if (!IsTailCall || FPDiff==0) return Chain;
1635
1636   // Adjust the Return address stack slot.
1637   MVT VT = getPointerTy();
1638   OutRetAddr = getReturnAddressFrameIndex(DAG);
1639
1640   // Load the "old" Return address.
1641   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1642   return SDValue(OutRetAddr.getNode(), 1);
1643 }
1644
1645 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1646 /// optimization is performed and it is required (FPDiff!=0).
1647 static SDValue
1648 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1649                          SDValue Chain, SDValue RetAddrFrIdx,
1650                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1651   // Store the return address to the appropriate stack slot.
1652   if (!FPDiff) return Chain;
1653   // Calculate the new stack slot for the return address.
1654   int SlotSize = Is64Bit ? 8 : 4;
1655   int NewReturnAddrFI =
1656     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1657   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1658   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1659   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1660                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1661   return Chain;
1662 }
1663
1664 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1665   MachineFunction &MF = DAG.getMachineFunction();
1666   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1667   SDValue Chain       = TheCall->getChain();
1668   unsigned CC         = TheCall->getCallingConv();
1669   bool isVarArg       = TheCall->isVarArg();
1670   bool IsTailCall     = TheCall->isTailCall() &&
1671                         CC == CallingConv::Fast && PerformTailCallOpt;
1672   SDValue Callee      = TheCall->getCallee();
1673   bool Is64Bit        = Subtarget->is64Bit();
1674   bool IsStructRet    = CallIsStructReturn(TheCall);
1675   DebugLoc dl         = TheCall->getDebugLoc();
1676
1677   assert(!(isVarArg && CC == CallingConv::Fast) &&
1678          "Var args not supported with calling convention fastcc");
1679
1680   // Analyze operands of the call, assigning locations to each operand.
1681   SmallVector<CCValAssign, 16> ArgLocs;
1682   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs, DAG.getContext());
1683   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1684
1685   // Get a count of how many bytes are to be pushed on the stack.
1686   unsigned NumBytes = CCInfo.getNextStackOffset();
1687   if (PerformTailCallOpt && CC == CallingConv::Fast)
1688     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1689
1690   int FPDiff = 0;
1691   if (IsTailCall) {
1692     // Lower arguments at fp - stackoffset + fpdiff.
1693     unsigned NumBytesCallerPushed =
1694       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1695     FPDiff = NumBytesCallerPushed - NumBytes;
1696
1697     // Set the delta of movement of the returnaddr stackslot.
1698     // But only set if delta is greater than previous delta.
1699     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1700       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1701   }
1702
1703   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1704
1705   SDValue RetAddrFrIdx;
1706   // Load return adress for tail calls.
1707   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1708                                   FPDiff, dl);
1709
1710   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1711   SmallVector<SDValue, 8> MemOpChains;
1712   SDValue StackPtr;
1713
1714   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1715   // of tail call optimization arguments are handle later.
1716   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1717     CCValAssign &VA = ArgLocs[i];
1718     SDValue Arg = TheCall->getArg(i);
1719     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1720     bool isByVal = Flags.isByVal();
1721
1722     // Promote the value if needed.
1723     switch (VA.getLocInfo()) {
1724     default: assert(0 && "Unknown loc info!");
1725     case CCValAssign::Full: break;
1726     case CCValAssign::SExt:
1727       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1728       break;
1729     case CCValAssign::ZExt:
1730       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1731       break;
1732     case CCValAssign::AExt:
1733       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1734       break;
1735     }
1736
1737     if (VA.isRegLoc()) {
1738       if (Is64Bit) {
1739         MVT RegVT = VA.getLocVT();
1740         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1741           switch (VA.getLocReg()) {
1742           default:
1743             break;
1744           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1745           case X86::R8: {
1746             // Special case: passing MMX values in GPR registers.
1747             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1748             break;
1749           }
1750           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1751           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1752             // Special case: passing MMX values in XMM registers.
1753             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1754             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1755             Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1756             break;
1757           }
1758           }
1759       }
1760       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1761     } else {
1762       if (!IsTailCall || (IsTailCall && isByVal)) {
1763         assert(VA.isMemLoc());
1764         if (StackPtr.getNode() == 0)
1765           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1766
1767         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1768                                                Chain, Arg, Flags));
1769       }
1770     }
1771   }
1772
1773   if (!MemOpChains.empty())
1774     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1775                         &MemOpChains[0], MemOpChains.size());
1776
1777   // Build a sequence of copy-to-reg nodes chained together with token chain
1778   // and flag operands which copy the outgoing args into registers.
1779   SDValue InFlag;
1780   // Tail call byval lowering might overwrite argument registers so in case of
1781   // tail call optimization the copies to registers are lowered later.
1782   if (!IsTailCall)
1783     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1784       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1785                                RegsToPass[i].second, InFlag);
1786       InFlag = Chain.getValue(1);
1787     }
1788
1789
1790   if (Subtarget->isPICStyleGOT()) {
1791     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1792     // GOT pointer.
1793     if (!IsTailCall) {
1794       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1795                                DAG.getNode(X86ISD::GlobalBaseReg,
1796                                            DebugLoc::getUnknownLoc(),
1797                                            getPointerTy()),
1798                                InFlag);
1799       InFlag = Chain.getValue(1);
1800     } else {
1801       // If we are tail calling and generating PIC/GOT style code load the
1802       // address of the callee into ECX. The value in ecx is used as target of
1803       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1804       // for tail calls on PIC/GOT architectures. Normally we would just put the
1805       // address of GOT into ebx and then call target@PLT. But for tail calls
1806       // ebx would be restored (since ebx is callee saved) before jumping to the
1807       // target@PLT.
1808
1809       // Note: The actual moving to ECX is done further down.
1810       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1811       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1812           !G->getGlobal()->hasProtectedVisibility())
1813         Callee = LowerGlobalAddress(Callee, DAG);
1814       else if (isa<ExternalSymbolSDNode>(Callee))
1815         Callee = LowerExternalSymbol(Callee, DAG);
1816     }
1817   }
1818
1819   if (Is64Bit && isVarArg) {
1820     // From AMD64 ABI document:
1821     // For calls that may call functions that use varargs or stdargs
1822     // (prototype-less calls or calls to functions containing ellipsis (...) in
1823     // the declaration) %al is used as hidden argument to specify the number
1824     // of SSE registers used. The contents of %al do not need to match exactly
1825     // the number of registers, but must be an ubound on the number of SSE
1826     // registers used and is in the range 0 - 8 inclusive.
1827
1828     // FIXME: Verify this on Win64
1829     // Count the number of XMM registers allocated.
1830     static const unsigned XMMArgRegs[] = {
1831       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1832       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1833     };
1834     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1835     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1836            && "SSE registers cannot be used when SSE is disabled");
1837
1838     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1839                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1840     InFlag = Chain.getValue(1);
1841   }
1842
1843
1844   // For tail calls lower the arguments to the 'real' stack slot.
1845   if (IsTailCall) {
1846     SmallVector<SDValue, 8> MemOpChains2;
1847     SDValue FIN;
1848     int FI = 0;
1849     // Do not flag preceeding copytoreg stuff together with the following stuff.
1850     InFlag = SDValue();
1851     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1852       CCValAssign &VA = ArgLocs[i];
1853       if (!VA.isRegLoc()) {
1854         assert(VA.isMemLoc());
1855         SDValue Arg = TheCall->getArg(i);
1856         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1857         // Create frame index.
1858         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1859         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1860         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1861         FIN = DAG.getFrameIndex(FI, getPointerTy());
1862
1863         if (Flags.isByVal()) {
1864           // Copy relative to framepointer.
1865           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1866           if (StackPtr.getNode() == 0)
1867             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1868                                           getPointerTy());
1869           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1870
1871           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1872                                                            Flags, DAG, dl));
1873         } else {
1874           // Store relative to framepointer.
1875           MemOpChains2.push_back(
1876             DAG.getStore(Chain, dl, Arg, FIN,
1877                          PseudoSourceValue::getFixedStack(FI), 0));
1878         }
1879       }
1880     }
1881
1882     if (!MemOpChains2.empty())
1883       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1884                           &MemOpChains2[0], MemOpChains2.size());
1885
1886     // Copy arguments to their registers.
1887     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1888       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1889                                RegsToPass[i].second, InFlag);
1890       InFlag = Chain.getValue(1);
1891     }
1892     InFlag =SDValue();
1893
1894     // Store the return address to the appropriate stack slot.
1895     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1896                                      FPDiff, dl);
1897   }
1898
1899   // If the callee is a GlobalAddress node (quite common, every direct call is)
1900   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1901   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1902     // We should use extra load for direct calls to dllimported functions in
1903     // non-JIT mode.
1904     GlobalValue *GV = G->getGlobal();
1905     if (!GV->hasDLLImportLinkage()) {
1906       unsigned char OpFlags = 0;
1907
1908       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1909       // external symbols most go through the PLT in PIC mode.  If the symbol
1910       // has hidden or protected visibility, or if it is static or local, then
1911       // we don't need to use the PLT - we can directly call it.
1912       if (Subtarget->isTargetELF() &&
1913           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1914           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1915         OpFlags = X86II::MO_PLT;
1916       } else if (Subtarget->isPICStyleStub() &&
1917                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1918                Subtarget->getDarwinVers() < 9) {
1919         // PC-relative references to external symbols should go through $stub,
1920         // unless we're building with the leopard linker or later, which
1921         // automatically synthesizes these stubs.
1922         OpFlags = X86II::MO_DARWIN_STUB;
1923       }
1924
1925       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1926                                           G->getOffset(), OpFlags);
1927     }
1928   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1929     unsigned char OpFlags = 0;
1930
1931     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
1932     // symbols should go through the PLT.
1933     if (Subtarget->isTargetELF() &&
1934         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1935       OpFlags = X86II::MO_PLT;
1936     } else if (Subtarget->isPICStyleStub() &&
1937              Subtarget->getDarwinVers() < 9) {
1938       // PC-relative references to external symbols should go through $stub,
1939       // unless we're building with the leopard linker or later, which
1940       // automatically synthesizes these stubs.
1941       OpFlags = X86II::MO_DARWIN_STUB;
1942     }
1943
1944     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
1945                                          OpFlags);
1946   } else if (IsTailCall) {
1947     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
1948
1949     Chain = DAG.getCopyToReg(Chain,  dl,
1950                              DAG.getRegister(Opc, getPointerTy()),
1951                              Callee,InFlag);
1952     Callee = DAG.getRegister(Opc, getPointerTy());
1953     // Add register as live out.
1954     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1955   }
1956
1957   // Returns a chain & a flag for retval copy to use.
1958   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1959   SmallVector<SDValue, 8> Ops;
1960
1961   if (IsTailCall) {
1962     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1963                            DAG.getIntPtrConstant(0, true), InFlag);
1964     InFlag = Chain.getValue(1);
1965
1966     // Returns a chain & a flag for retval copy to use.
1967     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1968     Ops.clear();
1969   }
1970
1971   Ops.push_back(Chain);
1972   Ops.push_back(Callee);
1973
1974   if (IsTailCall)
1975     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1976
1977   // Add argument registers to the end of the list so that they are known live
1978   // into the call.
1979   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1980     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1981                                   RegsToPass[i].second.getValueType()));
1982
1983   // Add an implicit use GOT pointer in EBX.
1984   if (!IsTailCall && Subtarget->isPICStyleGOT())
1985     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1986
1987   // Add an implicit use of AL for x86 vararg functions.
1988   if (Is64Bit && isVarArg)
1989     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1990
1991   if (InFlag.getNode())
1992     Ops.push_back(InFlag);
1993
1994   if (IsTailCall) {
1995     assert(InFlag.getNode() &&
1996            "Flag must be set. Depend on flag being set in LowerRET");
1997     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
1998                         TheCall->getVTList(), &Ops[0], Ops.size());
1999
2000     return SDValue(Chain.getNode(), Op.getResNo());
2001   }
2002
2003   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2004   InFlag = Chain.getValue(1);
2005
2006   // Create the CALLSEQ_END node.
2007   unsigned NumBytesForCalleeToPush;
2008   if (IsCalleePop(isVarArg, CC))
2009     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2010   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
2011     // If this is is a call to a struct-return function, the callee
2012     // pops the hidden struct pointer, so we have to push it back.
2013     // This is common for Darwin/X86, Linux & Mingw32 targets.
2014     NumBytesForCalleeToPush = 4;
2015   else
2016     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2017
2018   // Returns a flag for retval copy to use.
2019   Chain = DAG.getCALLSEQ_END(Chain,
2020                              DAG.getIntPtrConstant(NumBytes, true),
2021                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2022                                                    true),
2023                              InFlag);
2024   InFlag = Chain.getValue(1);
2025
2026   // Handle result values, copying them out of physregs into vregs that we
2027   // return.
2028   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
2029                  Op.getResNo());
2030 }
2031
2032
2033 //===----------------------------------------------------------------------===//
2034 //                Fast Calling Convention (tail call) implementation
2035 //===----------------------------------------------------------------------===//
2036
2037 //  Like std call, callee cleans arguments, convention except that ECX is
2038 //  reserved for storing the tail called function address. Only 2 registers are
2039 //  free for argument passing (inreg). Tail call optimization is performed
2040 //  provided:
2041 //                * tailcallopt is enabled
2042 //                * caller/callee are fastcc
2043 //  On X86_64 architecture with GOT-style position independent code only local
2044 //  (within module) calls are supported at the moment.
2045 //  To keep the stack aligned according to platform abi the function
2046 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2047 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2048 //  If a tail called function callee has more arguments than the caller the
2049 //  caller needs to make sure that there is room to move the RETADDR to. This is
2050 //  achieved by reserving an area the size of the argument delta right after the
2051 //  original REtADDR, but before the saved framepointer or the spilled registers
2052 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2053 //  stack layout:
2054 //    arg1
2055 //    arg2
2056 //    RETADDR
2057 //    [ new RETADDR
2058 //      move area ]
2059 //    (possible EBP)
2060 //    ESI
2061 //    EDI
2062 //    local1 ..
2063
2064 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2065 /// for a 16 byte align requirement.
2066 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2067                                                         SelectionDAG& DAG) {
2068   MachineFunction &MF = DAG.getMachineFunction();
2069   const TargetMachine &TM = MF.getTarget();
2070   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2071   unsigned StackAlignment = TFI.getStackAlignment();
2072   uint64_t AlignMask = StackAlignment - 1;
2073   int64_t Offset = StackSize;
2074   uint64_t SlotSize = TD->getPointerSize();
2075   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2076     // Number smaller than 12 so just add the difference.
2077     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2078   } else {
2079     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2080     Offset = ((~AlignMask) & Offset) + StackAlignment +
2081       (StackAlignment-SlotSize);
2082   }
2083   return Offset;
2084 }
2085
2086 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
2087 /// following the call is a return. A function is eligible if caller/callee
2088 /// calling conventions match, currently only fastcc supports tail calls, and
2089 /// the function CALL is immediatly followed by a RET.
2090 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
2091                                                       SDValue Ret,
2092                                                       SelectionDAG& DAG) const {
2093   if (!PerformTailCallOpt)
2094     return false;
2095
2096   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
2097     unsigned CallerCC =
2098       DAG.getMachineFunction().getFunction()->getCallingConv();
2099     unsigned CalleeCC = TheCall->getCallingConv();
2100     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC)
2101       return true;
2102   }
2103
2104   return false;
2105 }
2106
2107 FastISel *
2108 X86TargetLowering::createFastISel(MachineFunction &mf,
2109                                   MachineModuleInfo *mmo,
2110                                   DwarfWriter *dw,
2111                                   DenseMap<const Value *, unsigned> &vm,
2112                                   DenseMap<const BasicBlock *,
2113                                            MachineBasicBlock *> &bm,
2114                                   DenseMap<const AllocaInst *, int> &am
2115 #ifndef NDEBUG
2116                                   , SmallSet<Instruction*, 8> &cil
2117 #endif
2118                                   ) {
2119   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2120 #ifndef NDEBUG
2121                              , cil
2122 #endif
2123                              );
2124 }
2125
2126
2127 //===----------------------------------------------------------------------===//
2128 //                           Other Lowering Hooks
2129 //===----------------------------------------------------------------------===//
2130
2131
2132 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2133   MachineFunction &MF = DAG.getMachineFunction();
2134   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2135   int ReturnAddrIndex = FuncInfo->getRAIndex();
2136
2137   if (ReturnAddrIndex == 0) {
2138     // Set up a frame object for the return address.
2139     uint64_t SlotSize = TD->getPointerSize();
2140     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2141     FuncInfo->setRAIndex(ReturnAddrIndex);
2142   }
2143
2144   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2145 }
2146
2147
2148 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2149 /// specific condition code, returning the condition code and the LHS/RHS of the
2150 /// comparison to make.
2151 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2152                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2153   if (!isFP) {
2154     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2155       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2156         // X > -1   -> X == 0, jump !sign.
2157         RHS = DAG.getConstant(0, RHS.getValueType());
2158         return X86::COND_NS;
2159       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2160         // X < 0   -> X == 0, jump on sign.
2161         return X86::COND_S;
2162       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2163         // X < 1   -> X <= 0
2164         RHS = DAG.getConstant(0, RHS.getValueType());
2165         return X86::COND_LE;
2166       }
2167     }
2168
2169     switch (SetCCOpcode) {
2170     default: assert(0 && "Invalid integer condition!");
2171     case ISD::SETEQ:  return X86::COND_E;
2172     case ISD::SETGT:  return X86::COND_G;
2173     case ISD::SETGE:  return X86::COND_GE;
2174     case ISD::SETLT:  return X86::COND_L;
2175     case ISD::SETLE:  return X86::COND_LE;
2176     case ISD::SETNE:  return X86::COND_NE;
2177     case ISD::SETULT: return X86::COND_B;
2178     case ISD::SETUGT: return X86::COND_A;
2179     case ISD::SETULE: return X86::COND_BE;
2180     case ISD::SETUGE: return X86::COND_AE;
2181     }
2182   }
2183
2184   // First determine if it is required or is profitable to flip the operands.
2185
2186   // If LHS is a foldable load, but RHS is not, flip the condition.
2187   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2188       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2189     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2190     std::swap(LHS, RHS);
2191   }
2192
2193   switch (SetCCOpcode) {
2194   default: break;
2195   case ISD::SETOLT:
2196   case ISD::SETOLE:
2197   case ISD::SETUGT:
2198   case ISD::SETUGE:
2199     std::swap(LHS, RHS);
2200     break;
2201   }
2202
2203   // On a floating point condition, the flags are set as follows:
2204   // ZF  PF  CF   op
2205   //  0 | 0 | 0 | X > Y
2206   //  0 | 0 | 1 | X < Y
2207   //  1 | 0 | 0 | X == Y
2208   //  1 | 1 | 1 | unordered
2209   switch (SetCCOpcode) {
2210   default: assert(0 && "Condcode should be pre-legalized away");
2211   case ISD::SETUEQ:
2212   case ISD::SETEQ:   return X86::COND_E;
2213   case ISD::SETOLT:              // flipped
2214   case ISD::SETOGT:
2215   case ISD::SETGT:   return X86::COND_A;
2216   case ISD::SETOLE:              // flipped
2217   case ISD::SETOGE:
2218   case ISD::SETGE:   return X86::COND_AE;
2219   case ISD::SETUGT:              // flipped
2220   case ISD::SETULT:
2221   case ISD::SETLT:   return X86::COND_B;
2222   case ISD::SETUGE:              // flipped
2223   case ISD::SETULE:
2224   case ISD::SETLE:   return X86::COND_BE;
2225   case ISD::SETONE:
2226   case ISD::SETNE:   return X86::COND_NE;
2227   case ISD::SETUO:   return X86::COND_P;
2228   case ISD::SETO:    return X86::COND_NP;
2229   }
2230 }
2231
2232 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2233 /// code. Current x86 isa includes the following FP cmov instructions:
2234 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2235 static bool hasFPCMov(unsigned X86CC) {
2236   switch (X86CC) {
2237   default:
2238     return false;
2239   case X86::COND_B:
2240   case X86::COND_BE:
2241   case X86::COND_E:
2242   case X86::COND_P:
2243   case X86::COND_A:
2244   case X86::COND_AE:
2245   case X86::COND_NE:
2246   case X86::COND_NP:
2247     return true;
2248   }
2249 }
2250
2251 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2252 /// the specified range (L, H].
2253 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2254   return (Val < 0) || (Val >= Low && Val < Hi);
2255 }
2256
2257 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2258 /// specified value.
2259 static bool isUndefOrEqual(int Val, int CmpVal) {
2260   if (Val < 0 || Val == CmpVal)
2261     return true;
2262   return false;
2263 }
2264
2265 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2266 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2267 /// the second operand.
2268 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2269   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2270     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2271   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2272     return (Mask[0] < 2 && Mask[1] < 2);
2273   return false;
2274 }
2275
2276 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2277   SmallVector<int, 8> M;
2278   N->getMask(M);
2279   return ::isPSHUFDMask(M, N->getValueType(0));
2280 }
2281
2282 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2283 /// is suitable for input to PSHUFHW.
2284 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2285   if (VT != MVT::v8i16)
2286     return false;
2287
2288   // Lower quadword copied in order or undef.
2289   for (int i = 0; i != 4; ++i)
2290     if (Mask[i] >= 0 && Mask[i] != i)
2291       return false;
2292
2293   // Upper quadword shuffled.
2294   for (int i = 4; i != 8; ++i)
2295     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2296       return false;
2297
2298   return true;
2299 }
2300
2301 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2302   SmallVector<int, 8> M;
2303   N->getMask(M);
2304   return ::isPSHUFHWMask(M, N->getValueType(0));
2305 }
2306
2307 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2308 /// is suitable for input to PSHUFLW.
2309 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2310   if (VT != MVT::v8i16)
2311     return false;
2312
2313   // Upper quadword copied in order.
2314   for (int i = 4; i != 8; ++i)
2315     if (Mask[i] >= 0 && Mask[i] != i)
2316       return false;
2317
2318   // Lower quadword shuffled.
2319   for (int i = 0; i != 4; ++i)
2320     if (Mask[i] >= 4)
2321       return false;
2322
2323   return true;
2324 }
2325
2326 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2327   SmallVector<int, 8> M;
2328   N->getMask(M);
2329   return ::isPSHUFLWMask(M, N->getValueType(0));
2330 }
2331
2332 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2333 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2334 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2335   int NumElems = VT.getVectorNumElements();
2336   if (NumElems != 2 && NumElems != 4)
2337     return false;
2338
2339   int Half = NumElems / 2;
2340   for (int i = 0; i < Half; ++i)
2341     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2342       return false;
2343   for (int i = Half; i < NumElems; ++i)
2344     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2345       return false;
2346
2347   return true;
2348 }
2349
2350 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2351   SmallVector<int, 8> M;
2352   N->getMask(M);
2353   return ::isSHUFPMask(M, N->getValueType(0));
2354 }
2355
2356 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2357 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2358 /// half elements to come from vector 1 (which would equal the dest.) and
2359 /// the upper half to come from vector 2.
2360 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2361   int NumElems = VT.getVectorNumElements();
2362
2363   if (NumElems != 2 && NumElems != 4)
2364     return false;
2365
2366   int Half = NumElems / 2;
2367   for (int i = 0; i < Half; ++i)
2368     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2369       return false;
2370   for (int i = Half; i < NumElems; ++i)
2371     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2372       return false;
2373   return true;
2374 }
2375
2376 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2377   SmallVector<int, 8> M;
2378   N->getMask(M);
2379   return isCommutedSHUFPMask(M, N->getValueType(0));
2380 }
2381
2382 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2383 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2384 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2385   if (N->getValueType(0).getVectorNumElements() != 4)
2386     return false;
2387
2388   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2389   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2390          isUndefOrEqual(N->getMaskElt(1), 7) &&
2391          isUndefOrEqual(N->getMaskElt(2), 2) &&
2392          isUndefOrEqual(N->getMaskElt(3), 3);
2393 }
2394
2395 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2396 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2397 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2398   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2399
2400   if (NumElems != 2 && NumElems != 4)
2401     return false;
2402
2403   for (unsigned i = 0; i < NumElems/2; ++i)
2404     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2405       return false;
2406
2407   for (unsigned i = NumElems/2; i < NumElems; ++i)
2408     if (!isUndefOrEqual(N->getMaskElt(i), i))
2409       return false;
2410
2411   return true;
2412 }
2413
2414 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2415 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2416 /// and MOVLHPS.
2417 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2418   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2419
2420   if (NumElems != 2 && NumElems != 4)
2421     return false;
2422
2423   for (unsigned i = 0; i < NumElems/2; ++i)
2424     if (!isUndefOrEqual(N->getMaskElt(i), i))
2425       return false;
2426
2427   for (unsigned i = 0; i < NumElems/2; ++i)
2428     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2429       return false;
2430
2431   return true;
2432 }
2433
2434 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2435 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2436 /// <2, 3, 2, 3>
2437 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2438   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2439
2440   if (NumElems != 4)
2441     return false;
2442
2443   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2444          isUndefOrEqual(N->getMaskElt(1), 3) &&
2445          isUndefOrEqual(N->getMaskElt(2), 2) &&
2446          isUndefOrEqual(N->getMaskElt(3), 3);
2447 }
2448
2449 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2450 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2451 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2452                          bool V2IsSplat = false) {
2453   int NumElts = VT.getVectorNumElements();
2454   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2455     return false;
2456
2457   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2458     int BitI  = Mask[i];
2459     int BitI1 = Mask[i+1];
2460     if (!isUndefOrEqual(BitI, j))
2461       return false;
2462     if (V2IsSplat) {
2463       if (!isUndefOrEqual(BitI1, NumElts))
2464         return false;
2465     } else {
2466       if (!isUndefOrEqual(BitI1, j + NumElts))
2467         return false;
2468     }
2469   }
2470   return true;
2471 }
2472
2473 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2474   SmallVector<int, 8> M;
2475   N->getMask(M);
2476   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2477 }
2478
2479 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2480 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2481 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, MVT VT,
2482                          bool V2IsSplat = false) {
2483   int NumElts = VT.getVectorNumElements();
2484   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2485     return false;
2486
2487   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2488     int BitI  = Mask[i];
2489     int BitI1 = Mask[i+1];
2490     if (!isUndefOrEqual(BitI, j + NumElts/2))
2491       return false;
2492     if (V2IsSplat) {
2493       if (isUndefOrEqual(BitI1, NumElts))
2494         return false;
2495     } else {
2496       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2497         return false;
2498     }
2499   }
2500   return true;
2501 }
2502
2503 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2504   SmallVector<int, 8> M;
2505   N->getMask(M);
2506   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2507 }
2508
2509 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2510 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2511 /// <0, 0, 1, 1>
2512 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2513   int NumElems = VT.getVectorNumElements();
2514   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2515     return false;
2516
2517   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2518     int BitI  = Mask[i];
2519     int BitI1 = Mask[i+1];
2520     if (!isUndefOrEqual(BitI, j))
2521       return false;
2522     if (!isUndefOrEqual(BitI1, j))
2523       return false;
2524   }
2525   return true;
2526 }
2527
2528 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2529   SmallVector<int, 8> M;
2530   N->getMask(M);
2531   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2532 }
2533
2534 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2535 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2536 /// <2, 2, 3, 3>
2537 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2538   int NumElems = VT.getVectorNumElements();
2539   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2540     return false;
2541
2542   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2543     int BitI  = Mask[i];
2544     int BitI1 = Mask[i+1];
2545     if (!isUndefOrEqual(BitI, j))
2546       return false;
2547     if (!isUndefOrEqual(BitI1, j))
2548       return false;
2549   }
2550   return true;
2551 }
2552
2553 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2554   SmallVector<int, 8> M;
2555   N->getMask(M);
2556   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2557 }
2558
2559 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2560 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2561 /// MOVSD, and MOVD, i.e. setting the lowest element.
2562 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2563   if (VT.getVectorElementType().getSizeInBits() < 32)
2564     return false;
2565
2566   int NumElts = VT.getVectorNumElements();
2567
2568   if (!isUndefOrEqual(Mask[0], NumElts))
2569     return false;
2570
2571   for (int i = 1; i < NumElts; ++i)
2572     if (!isUndefOrEqual(Mask[i], i))
2573       return false;
2574
2575   return true;
2576 }
2577
2578 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2579   SmallVector<int, 8> M;
2580   N->getMask(M);
2581   return ::isMOVLMask(M, N->getValueType(0));
2582 }
2583
2584 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2585 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2586 /// element of vector 2 and the other elements to come from vector 1 in order.
2587 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2588                                bool V2IsSplat = false, bool V2IsUndef = false) {
2589   int NumOps = VT.getVectorNumElements();
2590   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2591     return false;
2592
2593   if (!isUndefOrEqual(Mask[0], 0))
2594     return false;
2595
2596   for (int i = 1; i < NumOps; ++i)
2597     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2598           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2599           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2600       return false;
2601
2602   return true;
2603 }
2604
2605 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2606                            bool V2IsUndef = false) {
2607   SmallVector<int, 8> M;
2608   N->getMask(M);
2609   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2610 }
2611
2612 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2613 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2614 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2615   if (N->getValueType(0).getVectorNumElements() != 4)
2616     return false;
2617
2618   // Expect 1, 1, 3, 3
2619   for (unsigned i = 0; i < 2; ++i) {
2620     int Elt = N->getMaskElt(i);
2621     if (Elt >= 0 && Elt != 1)
2622       return false;
2623   }
2624
2625   bool HasHi = false;
2626   for (unsigned i = 2; i < 4; ++i) {
2627     int Elt = N->getMaskElt(i);
2628     if (Elt >= 0 && Elt != 3)
2629       return false;
2630     if (Elt == 3)
2631       HasHi = true;
2632   }
2633   // Don't use movshdup if it can be done with a shufps.
2634   // FIXME: verify that matching u, u, 3, 3 is what we want.
2635   return HasHi;
2636 }
2637
2638 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2639 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2640 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2641   if (N->getValueType(0).getVectorNumElements() != 4)
2642     return false;
2643
2644   // Expect 0, 0, 2, 2
2645   for (unsigned i = 0; i < 2; ++i)
2646     if (N->getMaskElt(i) > 0)
2647       return false;
2648
2649   bool HasHi = false;
2650   for (unsigned i = 2; i < 4; ++i) {
2651     int Elt = N->getMaskElt(i);
2652     if (Elt >= 0 && Elt != 2)
2653       return false;
2654     if (Elt == 2)
2655       HasHi = true;
2656   }
2657   // Don't use movsldup if it can be done with a shufps.
2658   return HasHi;
2659 }
2660
2661 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2662 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2663 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2664   int e = N->getValueType(0).getVectorNumElements() / 2;
2665
2666   for (int i = 0; i < e; ++i)
2667     if (!isUndefOrEqual(N->getMaskElt(i), i))
2668       return false;
2669   for (int i = 0; i < e; ++i)
2670     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2671       return false;
2672   return true;
2673 }
2674
2675 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2676 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2677 /// instructions.
2678 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2679   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2680   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2681
2682   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2683   unsigned Mask = 0;
2684   for (int i = 0; i < NumOperands; ++i) {
2685     int Val = SVOp->getMaskElt(NumOperands-i-1);
2686     if (Val < 0) Val = 0;
2687     if (Val >= NumOperands) Val -= NumOperands;
2688     Mask |= Val;
2689     if (i != NumOperands - 1)
2690       Mask <<= Shift;
2691   }
2692   return Mask;
2693 }
2694
2695 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2696 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2697 /// instructions.
2698 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2699   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2700   unsigned Mask = 0;
2701   // 8 nodes, but we only care about the last 4.
2702   for (unsigned i = 7; i >= 4; --i) {
2703     int Val = SVOp->getMaskElt(i);
2704     if (Val >= 0)
2705       Mask |= (Val - 4);
2706     if (i != 4)
2707       Mask <<= 2;
2708   }
2709   return Mask;
2710 }
2711
2712 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2713 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2714 /// instructions.
2715 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2716   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2717   unsigned Mask = 0;
2718   // 8 nodes, but we only care about the first 4.
2719   for (int i = 3; i >= 0; --i) {
2720     int Val = SVOp->getMaskElt(i);
2721     if (Val >= 0)
2722       Mask |= Val;
2723     if (i != 0)
2724       Mask <<= 2;
2725   }
2726   return Mask;
2727 }
2728
2729 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2730 /// their permute mask.
2731 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2732                                     SelectionDAG &DAG) {
2733   MVT VT = SVOp->getValueType(0);
2734   unsigned NumElems = VT.getVectorNumElements();
2735   SmallVector<int, 8> MaskVec;
2736
2737   for (unsigned i = 0; i != NumElems; ++i) {
2738     int idx = SVOp->getMaskElt(i);
2739     if (idx < 0)
2740       MaskVec.push_back(idx);
2741     else if (idx < (int)NumElems)
2742       MaskVec.push_back(idx + NumElems);
2743     else
2744       MaskVec.push_back(idx - NumElems);
2745   }
2746   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2747                               SVOp->getOperand(0), &MaskVec[0]);
2748 }
2749
2750 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2751 /// the two vector operands have swapped position.
2752 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, MVT VT) {
2753   unsigned NumElems = VT.getVectorNumElements();
2754   for (unsigned i = 0; i != NumElems; ++i) {
2755     int idx = Mask[i];
2756     if (idx < 0)
2757       continue;
2758     else if (idx < (int)NumElems)
2759       Mask[i] = idx + NumElems;
2760     else
2761       Mask[i] = idx - NumElems;
2762   }
2763 }
2764
2765 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2766 /// match movhlps. The lower half elements should come from upper half of
2767 /// V1 (and in order), and the upper half elements should come from the upper
2768 /// half of V2 (and in order).
2769 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2770   if (Op->getValueType(0).getVectorNumElements() != 4)
2771     return false;
2772   for (unsigned i = 0, e = 2; i != e; ++i)
2773     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2774       return false;
2775   for (unsigned i = 2; i != 4; ++i)
2776     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2777       return false;
2778   return true;
2779 }
2780
2781 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2782 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2783 /// required.
2784 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2785   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2786     return false;
2787   N = N->getOperand(0).getNode();
2788   if (!ISD::isNON_EXTLoad(N))
2789     return false;
2790   if (LD)
2791     *LD = cast<LoadSDNode>(N);
2792   return true;
2793 }
2794
2795 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2796 /// match movlp{s|d}. The lower half elements should come from lower half of
2797 /// V1 (and in order), and the upper half elements should come from the upper
2798 /// half of V2 (and in order). And since V1 will become the source of the
2799 /// MOVLP, it must be either a vector load or a scalar load to vector.
2800 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2801                                ShuffleVectorSDNode *Op) {
2802   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2803     return false;
2804   // Is V2 is a vector load, don't do this transformation. We will try to use
2805   // load folding shufps op.
2806   if (ISD::isNON_EXTLoad(V2))
2807     return false;
2808
2809   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2810
2811   if (NumElems != 2 && NumElems != 4)
2812     return false;
2813   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2814     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2815       return false;
2816   for (unsigned i = NumElems/2; i != NumElems; ++i)
2817     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2818       return false;
2819   return true;
2820 }
2821
2822 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2823 /// all the same.
2824 static bool isSplatVector(SDNode *N) {
2825   if (N->getOpcode() != ISD::BUILD_VECTOR)
2826     return false;
2827
2828   SDValue SplatValue = N->getOperand(0);
2829   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2830     if (N->getOperand(i) != SplatValue)
2831       return false;
2832   return true;
2833 }
2834
2835 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2836 /// constant +0.0.
2837 static inline bool isZeroNode(SDValue Elt) {
2838   return ((isa<ConstantSDNode>(Elt) &&
2839            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2840           (isa<ConstantFPSDNode>(Elt) &&
2841            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2842 }
2843
2844 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2845 /// to an zero vector.
2846 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2847 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2848   SDValue V1 = N->getOperand(0);
2849   SDValue V2 = N->getOperand(1);
2850   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2851   for (unsigned i = 0; i != NumElems; ++i) {
2852     int Idx = N->getMaskElt(i);
2853     if (Idx >= (int)NumElems) {
2854       unsigned Opc = V2.getOpcode();
2855       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2856         continue;
2857       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V2.getOperand(Idx-NumElems)))
2858         return false;
2859     } else if (Idx >= 0) {
2860       unsigned Opc = V1.getOpcode();
2861       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2862         continue;
2863       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V1.getOperand(Idx)))
2864         return false;
2865     }
2866   }
2867   return true;
2868 }
2869
2870 /// getZeroVector - Returns a vector of specified type with all zero elements.
2871 ///
2872 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2873                              DebugLoc dl) {
2874   assert(VT.isVector() && "Expected a vector type");
2875
2876   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2877   // type.  This ensures they get CSE'd.
2878   SDValue Vec;
2879   if (VT.getSizeInBits() == 64) { // MMX
2880     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2881     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2882   } else if (HasSSE2) {  // SSE2
2883     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2884     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2885   } else { // SSE1
2886     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2887     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2888   }
2889   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2890 }
2891
2892 /// getOnesVector - Returns a vector of specified type with all bits set.
2893 ///
2894 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2895   assert(VT.isVector() && "Expected a vector type");
2896
2897   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2898   // type.  This ensures they get CSE'd.
2899   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2900   SDValue Vec;
2901   if (VT.getSizeInBits() == 64)  // MMX
2902     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2903   else                                              // SSE
2904     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2905   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2906 }
2907
2908
2909 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2910 /// that point to V2 points to its first element.
2911 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
2912   MVT VT = SVOp->getValueType(0);
2913   unsigned NumElems = VT.getVectorNumElements();
2914
2915   bool Changed = false;
2916   SmallVector<int, 8> MaskVec;
2917   SVOp->getMask(MaskVec);
2918
2919   for (unsigned i = 0; i != NumElems; ++i) {
2920     if (MaskVec[i] > (int)NumElems) {
2921       MaskVec[i] = NumElems;
2922       Changed = true;
2923     }
2924   }
2925   if (Changed)
2926     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
2927                                 SVOp->getOperand(1), &MaskVec[0]);
2928   return SDValue(SVOp, 0);
2929 }
2930
2931 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2932 /// operation of specified width.
2933 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2934                        SDValue V2) {
2935   unsigned NumElems = VT.getVectorNumElements();
2936   SmallVector<int, 8> Mask;
2937   Mask.push_back(NumElems);
2938   for (unsigned i = 1; i != NumElems; ++i)
2939     Mask.push_back(i);
2940   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2941 }
2942
2943 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
2944 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2945                           SDValue V2) {
2946   unsigned NumElems = VT.getVectorNumElements();
2947   SmallVector<int, 8> Mask;
2948   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2949     Mask.push_back(i);
2950     Mask.push_back(i + NumElems);
2951   }
2952   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2953 }
2954
2955 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
2956 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2957                           SDValue V2) {
2958   unsigned NumElems = VT.getVectorNumElements();
2959   unsigned Half = NumElems/2;
2960   SmallVector<int, 8> Mask;
2961   for (unsigned i = 0; i != Half; ++i) {
2962     Mask.push_back(i + Half);
2963     Mask.push_back(i + NumElems + Half);
2964   }
2965   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2966 }
2967
2968 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2969 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
2970                             bool HasSSE2) {
2971   if (SV->getValueType(0).getVectorNumElements() <= 4)
2972     return SDValue(SV, 0);
2973
2974   MVT PVT = MVT::v4f32;
2975   MVT VT = SV->getValueType(0);
2976   DebugLoc dl = SV->getDebugLoc();
2977   SDValue V1 = SV->getOperand(0);
2978   int NumElems = VT.getVectorNumElements();
2979   int EltNo = SV->getSplatIndex();
2980
2981   // unpack elements to the correct location
2982   while (NumElems > 4) {
2983     if (EltNo < NumElems/2) {
2984       V1 = getUnpackl(DAG, dl, VT, V1, V1);
2985     } else {
2986       V1 = getUnpackh(DAG, dl, VT, V1, V1);
2987       EltNo -= NumElems/2;
2988     }
2989     NumElems >>= 1;
2990   }
2991
2992   // Perform the splat.
2993   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
2994   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
2995   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
2996   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
2997 }
2998
2999 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3000 /// vector of zero or undef vector.  This produces a shuffle where the low
3001 /// element of V2 is swizzled into the zero/undef vector, landing at element
3002 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3003 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3004                                              bool isZero, bool HasSSE2,
3005                                              SelectionDAG &DAG) {
3006   MVT VT = V2.getValueType();
3007   SDValue V1 = isZero
3008     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3009   unsigned NumElems = VT.getVectorNumElements();
3010   SmallVector<int, 16> MaskVec;
3011   for (unsigned i = 0; i != NumElems; ++i)
3012     // If this is the insertion idx, put the low elt of V2 here.
3013     MaskVec.push_back(i == Idx ? NumElems : i);
3014   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3015 }
3016
3017 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3018 /// a shuffle that is zero.
3019 static
3020 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3021                                   bool Low, SelectionDAG &DAG) {
3022   unsigned NumZeros = 0;
3023   for (int i = 0; i < NumElems; ++i) {
3024     unsigned Index = Low ? i : NumElems-i-1;
3025     int Idx = SVOp->getMaskElt(Index);
3026     if (Idx < 0) {
3027       ++NumZeros;
3028       continue;
3029     }
3030     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3031     if (Elt.getNode() && isZeroNode(Elt))
3032       ++NumZeros;
3033     else
3034       break;
3035   }
3036   return NumZeros;
3037 }
3038
3039 /// isVectorShift - Returns true if the shuffle can be implemented as a
3040 /// logical left or right shift of a vector.
3041 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3042 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3043                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3044   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3045
3046   isLeft = true;
3047   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3048   if (!NumZeros) {
3049     isLeft = false;
3050     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3051     if (!NumZeros)
3052       return false;
3053   }
3054   bool SeenV1 = false;
3055   bool SeenV2 = false;
3056   for (int i = NumZeros; i < NumElems; ++i) {
3057     int Val = isLeft ? (i - NumZeros) : i;
3058     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3059     if (Idx < 0)
3060       continue;
3061     if (Idx < NumElems)
3062       SeenV1 = true;
3063     else {
3064       Idx -= NumElems;
3065       SeenV2 = true;
3066     }
3067     if (Idx != Val)
3068       return false;
3069   }
3070   if (SeenV1 && SeenV2)
3071     return false;
3072
3073   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3074   ShAmt = NumZeros;
3075   return true;
3076 }
3077
3078
3079 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3080 ///
3081 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3082                                        unsigned NumNonZero, unsigned NumZero,
3083                                        SelectionDAG &DAG, TargetLowering &TLI) {
3084   if (NumNonZero > 8)
3085     return SDValue();
3086
3087   DebugLoc dl = Op.getDebugLoc();
3088   SDValue V(0, 0);
3089   bool First = true;
3090   for (unsigned i = 0; i < 16; ++i) {
3091     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3092     if (ThisIsNonZero && First) {
3093       if (NumZero)
3094         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3095       else
3096         V = DAG.getUNDEF(MVT::v8i16);
3097       First = false;
3098     }
3099
3100     if ((i & 1) != 0) {
3101       SDValue ThisElt(0, 0), LastElt(0, 0);
3102       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3103       if (LastIsNonZero) {
3104         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3105                               MVT::i16, Op.getOperand(i-1));
3106       }
3107       if (ThisIsNonZero) {
3108         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3109         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3110                               ThisElt, DAG.getConstant(8, MVT::i8));
3111         if (LastIsNonZero)
3112           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3113       } else
3114         ThisElt = LastElt;
3115
3116       if (ThisElt.getNode())
3117         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3118                         DAG.getIntPtrConstant(i/2));
3119     }
3120   }
3121
3122   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3123 }
3124
3125 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3126 ///
3127 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3128                                        unsigned NumNonZero, unsigned NumZero,
3129                                        SelectionDAG &DAG, TargetLowering &TLI) {
3130   if (NumNonZero > 4)
3131     return SDValue();
3132
3133   DebugLoc dl = Op.getDebugLoc();
3134   SDValue V(0, 0);
3135   bool First = true;
3136   for (unsigned i = 0; i < 8; ++i) {
3137     bool isNonZero = (NonZeros & (1 << i)) != 0;
3138     if (isNonZero) {
3139       if (First) {
3140         if (NumZero)
3141           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3142         else
3143           V = DAG.getUNDEF(MVT::v8i16);
3144         First = false;
3145       }
3146       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3147                       MVT::v8i16, V, Op.getOperand(i),
3148                       DAG.getIntPtrConstant(i));
3149     }
3150   }
3151
3152   return V;
3153 }
3154
3155 /// getVShift - Return a vector logical shift node.
3156 ///
3157 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3158                          unsigned NumBits, SelectionDAG &DAG,
3159                          const TargetLowering &TLI, DebugLoc dl) {
3160   bool isMMX = VT.getSizeInBits() == 64;
3161   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3162   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3163   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3164   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3165                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3166                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3167 }
3168
3169 SDValue
3170 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3171   DebugLoc dl = Op.getDebugLoc();
3172   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3173   if (ISD::isBuildVectorAllZeros(Op.getNode())
3174       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3175     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3176     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3177     // eliminated on x86-32 hosts.
3178     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3179       return Op;
3180
3181     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3182       return getOnesVector(Op.getValueType(), DAG, dl);
3183     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3184   }
3185
3186   MVT VT = Op.getValueType();
3187   MVT EVT = VT.getVectorElementType();
3188   unsigned EVTBits = EVT.getSizeInBits();
3189
3190   unsigned NumElems = Op.getNumOperands();
3191   unsigned NumZero  = 0;
3192   unsigned NumNonZero = 0;
3193   unsigned NonZeros = 0;
3194   bool IsAllConstants = true;
3195   SmallSet<SDValue, 8> Values;
3196   for (unsigned i = 0; i < NumElems; ++i) {
3197     SDValue Elt = Op.getOperand(i);
3198     if (Elt.getOpcode() == ISD::UNDEF)
3199       continue;
3200     Values.insert(Elt);
3201     if (Elt.getOpcode() != ISD::Constant &&
3202         Elt.getOpcode() != ISD::ConstantFP)
3203       IsAllConstants = false;
3204     if (isZeroNode(Elt))
3205       NumZero++;
3206     else {
3207       NonZeros |= (1 << i);
3208       NumNonZero++;
3209     }
3210   }
3211
3212   if (NumNonZero == 0) {
3213     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3214     return DAG.getUNDEF(VT);
3215   }
3216
3217   // Special case for single non-zero, non-undef, element.
3218   if (NumNonZero == 1) {
3219     unsigned Idx = CountTrailingZeros_32(NonZeros);
3220     SDValue Item = Op.getOperand(Idx);
3221
3222     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3223     // the value are obviously zero, truncate the value to i32 and do the
3224     // insertion that way.  Only do this if the value is non-constant or if the
3225     // value is a constant being inserted into element 0.  It is cheaper to do
3226     // a constant pool load than it is to do a movd + shuffle.
3227     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3228         (!IsAllConstants || Idx == 0)) {
3229       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3230         // Handle MMX and SSE both.
3231         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3232         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3233
3234         // Truncate the value (which may itself be a constant) to i32, and
3235         // convert it to a vector with movd (S2V+shuffle to zero extend).
3236         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3237         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3238         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3239                                            Subtarget->hasSSE2(), DAG);
3240
3241         // Now we have our 32-bit value zero extended in the low element of
3242         // a vector.  If Idx != 0, swizzle it into place.
3243         if (Idx != 0) {
3244           SmallVector<int, 4> Mask;
3245           Mask.push_back(Idx);
3246           for (unsigned i = 1; i != VecElts; ++i)
3247             Mask.push_back(i);
3248           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3249                                       DAG.getUNDEF(Item.getValueType()),
3250                                       &Mask[0]);
3251         }
3252         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3253       }
3254     }
3255
3256     // If we have a constant or non-constant insertion into the low element of
3257     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3258     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3259     // depending on what the source datatype is.
3260     if (Idx == 0) {
3261       if (NumZero == 0) {
3262         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3263       } else if (EVT == MVT::i32 || EVT == MVT::f32 || EVT == MVT::f64 ||
3264           (EVT == MVT::i64 && Subtarget->is64Bit())) {
3265         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3266         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3267         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3268                                            DAG);
3269       } else if (EVT == MVT::i16 || EVT == MVT::i8) {
3270         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3271         MVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3272         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3273         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3274                                            Subtarget->hasSSE2(), DAG);
3275         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3276       }
3277     }
3278
3279     // Is it a vector logical left shift?
3280     if (NumElems == 2 && Idx == 1 &&
3281         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3282       unsigned NumBits = VT.getSizeInBits();
3283       return getVShift(true, VT,
3284                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3285                                    VT, Op.getOperand(1)),
3286                        NumBits/2, DAG, *this, dl);
3287     }
3288
3289     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3290       return SDValue();
3291
3292     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3293     // is a non-constant being inserted into an element other than the low one,
3294     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3295     // movd/movss) to move this into the low element, then shuffle it into
3296     // place.
3297     if (EVTBits == 32) {
3298       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3299
3300       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3301       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3302                                          Subtarget->hasSSE2(), DAG);
3303       SmallVector<int, 8> MaskVec;
3304       for (unsigned i = 0; i < NumElems; i++)
3305         MaskVec.push_back(i == Idx ? 0 : 1);
3306       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3307     }
3308   }
3309
3310   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3311   if (Values.size() == 1)
3312     return SDValue();
3313
3314   // A vector full of immediates; various special cases are already
3315   // handled, so this is best done with a single constant-pool load.
3316   if (IsAllConstants)
3317     return SDValue();
3318
3319   // Let legalizer expand 2-wide build_vectors.
3320   if (EVTBits == 64) {
3321     if (NumNonZero == 1) {
3322       // One half is zero or undef.
3323       unsigned Idx = CountTrailingZeros_32(NonZeros);
3324       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3325                                  Op.getOperand(Idx));
3326       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3327                                          Subtarget->hasSSE2(), DAG);
3328     }
3329     return SDValue();
3330   }
3331
3332   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3333   if (EVTBits == 8 && NumElems == 16) {
3334     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3335                                         *this);
3336     if (V.getNode()) return V;
3337   }
3338
3339   if (EVTBits == 16 && NumElems == 8) {
3340     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3341                                         *this);
3342     if (V.getNode()) return V;
3343   }
3344
3345   // If element VT is == 32 bits, turn it into a number of shuffles.
3346   SmallVector<SDValue, 8> V;
3347   V.resize(NumElems);
3348   if (NumElems == 4 && NumZero > 0) {
3349     for (unsigned i = 0; i < 4; ++i) {
3350       bool isZero = !(NonZeros & (1 << i));
3351       if (isZero)
3352         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3353       else
3354         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3355     }
3356
3357     for (unsigned i = 0; i < 2; ++i) {
3358       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3359         default: break;
3360         case 0:
3361           V[i] = V[i*2];  // Must be a zero vector.
3362           break;
3363         case 1:
3364           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3365           break;
3366         case 2:
3367           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3368           break;
3369         case 3:
3370           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3371           break;
3372       }
3373     }
3374
3375     SmallVector<int, 8> MaskVec;
3376     bool Reverse = (NonZeros & 0x3) == 2;
3377     for (unsigned i = 0; i < 2; ++i)
3378       MaskVec.push_back(Reverse ? 1-i : i);
3379     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3380     for (unsigned i = 0; i < 2; ++i)
3381       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3382     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3383   }
3384
3385   if (Values.size() > 2) {
3386     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3387     // values to be inserted is equal to the number of elements, in which case
3388     // use the unpack code below in the hopes of matching the consecutive elts
3389     // load merge pattern for shuffles.
3390     // FIXME: We could probably just check that here directly.
3391     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3392         getSubtarget()->hasSSE41()) {
3393       V[0] = DAG.getUNDEF(VT);
3394       for (unsigned i = 0; i < NumElems; ++i)
3395         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3396           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3397                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3398       return V[0];
3399     }
3400     // Expand into a number of unpckl*.
3401     // e.g. for v4f32
3402     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3403     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3404     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3405     for (unsigned i = 0; i < NumElems; ++i)
3406       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3407     NumElems >>= 1;
3408     while (NumElems != 0) {
3409       for (unsigned i = 0; i < NumElems; ++i)
3410         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3411       NumElems >>= 1;
3412     }
3413     return V[0];
3414   }
3415
3416   return SDValue();
3417 }
3418
3419 // v8i16 shuffles - Prefer shuffles in the following order:
3420 // 1. [all]   pshuflw, pshufhw, optional move
3421 // 2. [ssse3] 1 x pshufb
3422 // 3. [ssse3] 2 x pshufb + 1 x por
3423 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3424 static
3425 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3426                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3427   SDValue V1 = SVOp->getOperand(0);
3428   SDValue V2 = SVOp->getOperand(1);
3429   DebugLoc dl = SVOp->getDebugLoc();
3430   SmallVector<int, 8> MaskVals;
3431
3432   // Determine if more than 1 of the words in each of the low and high quadwords
3433   // of the result come from the same quadword of one of the two inputs.  Undef
3434   // mask values count as coming from any quadword, for better codegen.
3435   SmallVector<unsigned, 4> LoQuad(4);
3436   SmallVector<unsigned, 4> HiQuad(4);
3437   BitVector InputQuads(4);
3438   for (unsigned i = 0; i < 8; ++i) {
3439     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3440     int EltIdx = SVOp->getMaskElt(i);
3441     MaskVals.push_back(EltIdx);
3442     if (EltIdx < 0) {
3443       ++Quad[0];
3444       ++Quad[1];
3445       ++Quad[2];
3446       ++Quad[3];
3447       continue;
3448     }
3449     ++Quad[EltIdx / 4];
3450     InputQuads.set(EltIdx / 4);
3451   }
3452
3453   int BestLoQuad = -1;
3454   unsigned MaxQuad = 1;
3455   for (unsigned i = 0; i < 4; ++i) {
3456     if (LoQuad[i] > MaxQuad) {
3457       BestLoQuad = i;
3458       MaxQuad = LoQuad[i];
3459     }
3460   }
3461
3462   int BestHiQuad = -1;
3463   MaxQuad = 1;
3464   for (unsigned i = 0; i < 4; ++i) {
3465     if (HiQuad[i] > MaxQuad) {
3466       BestHiQuad = i;
3467       MaxQuad = HiQuad[i];
3468     }
3469   }
3470
3471   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3472   // of the two input vectors, shuffle them into one input vector so only a
3473   // single pshufb instruction is necessary. If There are more than 2 input
3474   // quads, disable the next transformation since it does not help SSSE3.
3475   bool V1Used = InputQuads[0] || InputQuads[1];
3476   bool V2Used = InputQuads[2] || InputQuads[3];
3477   if (TLI.getSubtarget()->hasSSSE3()) {
3478     if (InputQuads.count() == 2 && V1Used && V2Used) {
3479       BestLoQuad = InputQuads.find_first();
3480       BestHiQuad = InputQuads.find_next(BestLoQuad);
3481     }
3482     if (InputQuads.count() > 2) {
3483       BestLoQuad = -1;
3484       BestHiQuad = -1;
3485     }
3486   }
3487
3488   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3489   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3490   // words from all 4 input quadwords.
3491   SDValue NewV;
3492   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3493     SmallVector<int, 8> MaskV;
3494     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3495     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3496     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3497                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3498                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3499     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3500
3501     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3502     // source words for the shuffle, to aid later transformations.
3503     bool AllWordsInNewV = true;
3504     bool InOrder[2] = { true, true };
3505     for (unsigned i = 0; i != 8; ++i) {
3506       int idx = MaskVals[i];
3507       if (idx != (int)i)
3508         InOrder[i/4] = false;
3509       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3510         continue;
3511       AllWordsInNewV = false;
3512       break;
3513     }
3514
3515     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3516     if (AllWordsInNewV) {
3517       for (int i = 0; i != 8; ++i) {
3518         int idx = MaskVals[i];
3519         if (idx < 0)
3520           continue;
3521         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3522         if ((idx != i) && idx < 4)
3523           pshufhw = false;
3524         if ((idx != i) && idx > 3)
3525           pshuflw = false;
3526       }
3527       V1 = NewV;
3528       V2Used = false;
3529       BestLoQuad = 0;
3530       BestHiQuad = 1;
3531     }
3532
3533     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3534     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3535     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3536       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3537                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3538     }
3539   }
3540
3541   // If we have SSSE3, and all words of the result are from 1 input vector,
3542   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3543   // is present, fall back to case 4.
3544   if (TLI.getSubtarget()->hasSSSE3()) {
3545     SmallVector<SDValue,16> pshufbMask;
3546
3547     // If we have elements from both input vectors, set the high bit of the
3548     // shuffle mask element to zero out elements that come from V2 in the V1
3549     // mask, and elements that come from V1 in the V2 mask, so that the two
3550     // results can be OR'd together.
3551     bool TwoInputs = V1Used && V2Used;
3552     for (unsigned i = 0; i != 8; ++i) {
3553       int EltIdx = MaskVals[i] * 2;
3554       if (TwoInputs && (EltIdx >= 16)) {
3555         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3556         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3557         continue;
3558       }
3559       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3560       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3561     }
3562     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3563     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3564                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3565                                  MVT::v16i8, &pshufbMask[0], 16));
3566     if (!TwoInputs)
3567       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3568
3569     // Calculate the shuffle mask for the second input, shuffle it, and
3570     // OR it with the first shuffled input.
3571     pshufbMask.clear();
3572     for (unsigned i = 0; i != 8; ++i) {
3573       int EltIdx = MaskVals[i] * 2;
3574       if (EltIdx < 16) {
3575         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3576         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3577         continue;
3578       }
3579       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3580       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3581     }
3582     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3583     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3584                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3585                                  MVT::v16i8, &pshufbMask[0], 16));
3586     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3587     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3588   }
3589
3590   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3591   // and update MaskVals with new element order.
3592   BitVector InOrder(8);
3593   if (BestLoQuad >= 0) {
3594     SmallVector<int, 8> MaskV;
3595     for (int i = 0; i != 4; ++i) {
3596       int idx = MaskVals[i];
3597       if (idx < 0) {
3598         MaskV.push_back(-1);
3599         InOrder.set(i);
3600       } else if ((idx / 4) == BestLoQuad) {
3601         MaskV.push_back(idx & 3);
3602         InOrder.set(i);
3603       } else {
3604         MaskV.push_back(-1);
3605       }
3606     }
3607     for (unsigned i = 4; i != 8; ++i)
3608       MaskV.push_back(i);
3609     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3610                                 &MaskV[0]);
3611   }
3612
3613   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3614   // and update MaskVals with the new element order.
3615   if (BestHiQuad >= 0) {
3616     SmallVector<int, 8> MaskV;
3617     for (unsigned i = 0; i != 4; ++i)
3618       MaskV.push_back(i);
3619     for (unsigned i = 4; i != 8; ++i) {
3620       int idx = MaskVals[i];
3621       if (idx < 0) {
3622         MaskV.push_back(-1);
3623         InOrder.set(i);
3624       } else if ((idx / 4) == BestHiQuad) {
3625         MaskV.push_back((idx & 3) + 4);
3626         InOrder.set(i);
3627       } else {
3628         MaskV.push_back(-1);
3629       }
3630     }
3631     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3632                                 &MaskV[0]);
3633   }
3634
3635   // In case BestHi & BestLo were both -1, which means each quadword has a word
3636   // from each of the four input quadwords, calculate the InOrder bitvector now
3637   // before falling through to the insert/extract cleanup.
3638   if (BestLoQuad == -1 && BestHiQuad == -1) {
3639     NewV = V1;
3640     for (int i = 0; i != 8; ++i)
3641       if (MaskVals[i] < 0 || MaskVals[i] == i)
3642         InOrder.set(i);
3643   }
3644
3645   // The other elements are put in the right place using pextrw and pinsrw.
3646   for (unsigned i = 0; i != 8; ++i) {
3647     if (InOrder[i])
3648       continue;
3649     int EltIdx = MaskVals[i];
3650     if (EltIdx < 0)
3651       continue;
3652     SDValue ExtOp = (EltIdx < 8)
3653     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3654                   DAG.getIntPtrConstant(EltIdx))
3655     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3656                   DAG.getIntPtrConstant(EltIdx - 8));
3657     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3658                        DAG.getIntPtrConstant(i));
3659   }
3660   return NewV;
3661 }
3662
3663 // v16i8 shuffles - Prefer shuffles in the following order:
3664 // 1. [ssse3] 1 x pshufb
3665 // 2. [ssse3] 2 x pshufb + 1 x por
3666 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3667 static
3668 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3669                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3670   SDValue V1 = SVOp->getOperand(0);
3671   SDValue V2 = SVOp->getOperand(1);
3672   DebugLoc dl = SVOp->getDebugLoc();
3673   SmallVector<int, 16> MaskVals;
3674   SVOp->getMask(MaskVals);
3675
3676   // If we have SSSE3, case 1 is generated when all result bytes come from
3677   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3678   // present, fall back to case 3.
3679   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3680   bool V1Only = true;
3681   bool V2Only = true;
3682   for (unsigned i = 0; i < 16; ++i) {
3683     int EltIdx = MaskVals[i];
3684     if (EltIdx < 0)
3685       continue;
3686     if (EltIdx < 16)
3687       V2Only = false;
3688     else
3689       V1Only = false;
3690   }
3691
3692   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3693   if (TLI.getSubtarget()->hasSSSE3()) {
3694     SmallVector<SDValue,16> pshufbMask;
3695
3696     // If all result elements are from one input vector, then only translate
3697     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3698     //
3699     // Otherwise, we have elements from both input vectors, and must zero out
3700     // elements that come from V2 in the first mask, and V1 in the second mask
3701     // so that we can OR them together.
3702     bool TwoInputs = !(V1Only || V2Only);
3703     for (unsigned i = 0; i != 16; ++i) {
3704       int EltIdx = MaskVals[i];
3705       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3706         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3707         continue;
3708       }
3709       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3710     }
3711     // If all the elements are from V2, assign it to V1 and return after
3712     // building the first pshufb.
3713     if (V2Only)
3714       V1 = V2;
3715     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3716                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3717                                  MVT::v16i8, &pshufbMask[0], 16));
3718     if (!TwoInputs)
3719       return V1;
3720
3721     // Calculate the shuffle mask for the second input, shuffle it, and
3722     // OR it with the first shuffled input.
3723     pshufbMask.clear();
3724     for (unsigned i = 0; i != 16; ++i) {
3725       int EltIdx = MaskVals[i];
3726       if (EltIdx < 16) {
3727         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3728         continue;
3729       }
3730       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3731     }
3732     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3733                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3734                                  MVT::v16i8, &pshufbMask[0], 16));
3735     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3736   }
3737
3738   // No SSSE3 - Calculate in place words and then fix all out of place words
3739   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3740   // the 16 different words that comprise the two doublequadword input vectors.
3741   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3742   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3743   SDValue NewV = V2Only ? V2 : V1;
3744   for (int i = 0; i != 8; ++i) {
3745     int Elt0 = MaskVals[i*2];
3746     int Elt1 = MaskVals[i*2+1];
3747
3748     // This word of the result is all undef, skip it.
3749     if (Elt0 < 0 && Elt1 < 0)
3750       continue;
3751
3752     // This word of the result is already in the correct place, skip it.
3753     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3754       continue;
3755     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3756       continue;
3757
3758     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3759     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3760     SDValue InsElt;
3761
3762     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3763     // using a single extract together, load it and store it.
3764     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3765       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3766                            DAG.getIntPtrConstant(Elt1 / 2));
3767       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3768                         DAG.getIntPtrConstant(i));
3769       continue;
3770     }
3771
3772     // If Elt1 is defined, extract it from the appropriate source.  If the
3773     // source byte is not also odd, shift the extracted word left 8 bits
3774     // otherwise clear the bottom 8 bits if we need to do an or.
3775     if (Elt1 >= 0) {
3776       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3777                            DAG.getIntPtrConstant(Elt1 / 2));
3778       if ((Elt1 & 1) == 0)
3779         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3780                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3781       else if (Elt0 >= 0)
3782         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3783                              DAG.getConstant(0xFF00, MVT::i16));
3784     }
3785     // If Elt0 is defined, extract it from the appropriate source.  If the
3786     // source byte is not also even, shift the extracted word right 8 bits. If
3787     // Elt1 was also defined, OR the extracted values together before
3788     // inserting them in the result.
3789     if (Elt0 >= 0) {
3790       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3791                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3792       if ((Elt0 & 1) != 0)
3793         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3794                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3795       else if (Elt1 >= 0)
3796         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3797                              DAG.getConstant(0x00FF, MVT::i16));
3798       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3799                          : InsElt0;
3800     }
3801     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3802                        DAG.getIntPtrConstant(i));
3803   }
3804   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3805 }
3806
3807 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3808 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3809 /// done when every pair / quad of shuffle mask elements point to elements in
3810 /// the right sequence. e.g.
3811 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3812 static
3813 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3814                                  SelectionDAG &DAG,
3815                                  TargetLowering &TLI, DebugLoc dl) {
3816   MVT VT = SVOp->getValueType(0);
3817   SDValue V1 = SVOp->getOperand(0);
3818   SDValue V2 = SVOp->getOperand(1);
3819   unsigned NumElems = VT.getVectorNumElements();
3820   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3821   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3822   MVT MaskEltVT = MaskVT.getVectorElementType();
3823   MVT NewVT = MaskVT;
3824   switch (VT.getSimpleVT()) {
3825   default: assert(false && "Unexpected!");
3826   case MVT::v4f32: NewVT = MVT::v2f64; break;
3827   case MVT::v4i32: NewVT = MVT::v2i64; break;
3828   case MVT::v8i16: NewVT = MVT::v4i32; break;
3829   case MVT::v16i8: NewVT = MVT::v4i32; break;
3830   }
3831
3832   if (NewWidth == 2) {
3833     if (VT.isInteger())
3834       NewVT = MVT::v2i64;
3835     else
3836       NewVT = MVT::v2f64;
3837   }
3838   int Scale = NumElems / NewWidth;
3839   SmallVector<int, 8> MaskVec;
3840   for (unsigned i = 0; i < NumElems; i += Scale) {
3841     int StartIdx = -1;
3842     for (int j = 0; j < Scale; ++j) {
3843       int EltIdx = SVOp->getMaskElt(i+j);
3844       if (EltIdx < 0)
3845         continue;
3846       if (StartIdx == -1)
3847         StartIdx = EltIdx - (EltIdx % Scale);
3848       if (EltIdx != StartIdx + j)
3849         return SDValue();
3850     }
3851     if (StartIdx == -1)
3852       MaskVec.push_back(-1);
3853     else
3854       MaskVec.push_back(StartIdx / Scale);
3855   }
3856
3857   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3858   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3859   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3860 }
3861
3862 /// getVZextMovL - Return a zero-extending vector move low node.
3863 ///
3864 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3865                             SDValue SrcOp, SelectionDAG &DAG,
3866                             const X86Subtarget *Subtarget, DebugLoc dl) {
3867   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3868     LoadSDNode *LD = NULL;
3869     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3870       LD = dyn_cast<LoadSDNode>(SrcOp);
3871     if (!LD) {
3872       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3873       // instead.
3874       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3875       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3876           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3877           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3878           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3879         // PR2108
3880         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3881         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3882                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3883                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3884                                                    OpVT,
3885                                                    SrcOp.getOperand(0)
3886                                                           .getOperand(0))));
3887       }
3888     }
3889   }
3890
3891   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3892                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3893                                  DAG.getNode(ISD::BIT_CONVERT, dl,
3894                                              OpVT, SrcOp)));
3895 }
3896
3897 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3898 /// shuffles.
3899 static SDValue
3900 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3901   SDValue V1 = SVOp->getOperand(0);
3902   SDValue V2 = SVOp->getOperand(1);
3903   DebugLoc dl = SVOp->getDebugLoc();
3904   MVT VT = SVOp->getValueType(0);
3905
3906   SmallVector<std::pair<int, int>, 8> Locs;
3907   Locs.resize(4);
3908   SmallVector<int, 8> Mask1(4U, -1);
3909   SmallVector<int, 8> PermMask;
3910   SVOp->getMask(PermMask);
3911
3912   unsigned NumHi = 0;
3913   unsigned NumLo = 0;
3914   for (unsigned i = 0; i != 4; ++i) {
3915     int Idx = PermMask[i];
3916     if (Idx < 0) {
3917       Locs[i] = std::make_pair(-1, -1);
3918     } else {
3919       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
3920       if (Idx < 4) {
3921         Locs[i] = std::make_pair(0, NumLo);
3922         Mask1[NumLo] = Idx;
3923         NumLo++;
3924       } else {
3925         Locs[i] = std::make_pair(1, NumHi);
3926         if (2+NumHi < 4)
3927           Mask1[2+NumHi] = Idx;
3928         NumHi++;
3929       }
3930     }
3931   }
3932
3933   if (NumLo <= 2 && NumHi <= 2) {
3934     // If no more than two elements come from either vector. This can be
3935     // implemented with two shuffles. First shuffle gather the elements.
3936     // The second shuffle, which takes the first shuffle as both of its
3937     // vector operands, put the elements into the right order.
3938     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3939
3940     SmallVector<int, 8> Mask2(4U, -1);
3941
3942     for (unsigned i = 0; i != 4; ++i) {
3943       if (Locs[i].first == -1)
3944         continue;
3945       else {
3946         unsigned Idx = (i < 2) ? 0 : 4;
3947         Idx += Locs[i].first * 2 + Locs[i].second;
3948         Mask2[i] = Idx;
3949       }
3950     }
3951
3952     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
3953   } else if (NumLo == 3 || NumHi == 3) {
3954     // Otherwise, we must have three elements from one vector, call it X, and
3955     // one element from the other, call it Y.  First, use a shufps to build an
3956     // intermediate vector with the one element from Y and the element from X
3957     // that will be in the same half in the final destination (the indexes don't
3958     // matter). Then, use a shufps to build the final vector, taking the half
3959     // containing the element from Y from the intermediate, and the other half
3960     // from X.
3961     if (NumHi == 3) {
3962       // Normalize it so the 3 elements come from V1.
3963       CommuteVectorShuffleMask(PermMask, VT);
3964       std::swap(V1, V2);
3965     }
3966
3967     // Find the element from V2.
3968     unsigned HiIndex;
3969     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3970       int Val = PermMask[HiIndex];
3971       if (Val < 0)
3972         continue;
3973       if (Val >= 4)
3974         break;
3975     }
3976
3977     Mask1[0] = PermMask[HiIndex];
3978     Mask1[1] = -1;
3979     Mask1[2] = PermMask[HiIndex^1];
3980     Mask1[3] = -1;
3981     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3982
3983     if (HiIndex >= 2) {
3984       Mask1[0] = PermMask[0];
3985       Mask1[1] = PermMask[1];
3986       Mask1[2] = HiIndex & 1 ? 6 : 4;
3987       Mask1[3] = HiIndex & 1 ? 4 : 6;
3988       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3989     } else {
3990       Mask1[0] = HiIndex & 1 ? 2 : 0;
3991       Mask1[1] = HiIndex & 1 ? 0 : 2;
3992       Mask1[2] = PermMask[2];
3993       Mask1[3] = PermMask[3];
3994       if (Mask1[2] >= 0)
3995         Mask1[2] += 4;
3996       if (Mask1[3] >= 0)
3997         Mask1[3] += 4;
3998       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
3999     }
4000   }
4001
4002   // Break it into (shuffle shuffle_hi, shuffle_lo).
4003   Locs.clear();
4004   SmallVector<int,8> LoMask(4U, -1);
4005   SmallVector<int,8> HiMask(4U, -1);
4006
4007   SmallVector<int,8> *MaskPtr = &LoMask;
4008   unsigned MaskIdx = 0;
4009   unsigned LoIdx = 0;
4010   unsigned HiIdx = 2;
4011   for (unsigned i = 0; i != 4; ++i) {
4012     if (i == 2) {
4013       MaskPtr = &HiMask;
4014       MaskIdx = 1;
4015       LoIdx = 0;
4016       HiIdx = 2;
4017     }
4018     int Idx = PermMask[i];
4019     if (Idx < 0) {
4020       Locs[i] = std::make_pair(-1, -1);
4021     } else if (Idx < 4) {
4022       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4023       (*MaskPtr)[LoIdx] = Idx;
4024       LoIdx++;
4025     } else {
4026       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4027       (*MaskPtr)[HiIdx] = Idx;
4028       HiIdx++;
4029     }
4030   }
4031
4032   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4033   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4034   SmallVector<int, 8> MaskOps;
4035   for (unsigned i = 0; i != 4; ++i) {
4036     if (Locs[i].first == -1) {
4037       MaskOps.push_back(-1);
4038     } else {
4039       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4040       MaskOps.push_back(Idx);
4041     }
4042   }
4043   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4044 }
4045
4046 SDValue
4047 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4048   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4049   SDValue V1 = Op.getOperand(0);
4050   SDValue V2 = Op.getOperand(1);
4051   MVT VT = Op.getValueType();
4052   DebugLoc dl = Op.getDebugLoc();
4053   unsigned NumElems = VT.getVectorNumElements();
4054   bool isMMX = VT.getSizeInBits() == 64;
4055   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4056   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4057   bool V1IsSplat = false;
4058   bool V2IsSplat = false;
4059
4060   if (isZeroShuffle(SVOp))
4061     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4062
4063   // Promote splats to v4f32.
4064   if (SVOp->isSplat()) {
4065     if (isMMX || NumElems < 4)
4066       return Op;
4067     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4068   }
4069
4070   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4071   // do it!
4072   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4073     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4074     if (NewOp.getNode())
4075       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4076                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4077   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4078     // FIXME: Figure out a cleaner way to do this.
4079     // Try to make use of movq to zero out the top part.
4080     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4081       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4082       if (NewOp.getNode()) {
4083         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4084           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4085                               DAG, Subtarget, dl);
4086       }
4087     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4088       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4089       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4090         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4091                             DAG, Subtarget, dl);
4092     }
4093   }
4094
4095   if (X86::isPSHUFDMask(SVOp))
4096     return Op;
4097
4098   // Check if this can be converted into a logical shift.
4099   bool isLeft = false;
4100   unsigned ShAmt = 0;
4101   SDValue ShVal;
4102   bool isShift = getSubtarget()->hasSSE2() &&
4103   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4104   if (isShift && ShVal.hasOneUse()) {
4105     // If the shifted value has multiple uses, it may be cheaper to use
4106     // v_set0 + movlhps or movhlps, etc.
4107     MVT EVT = VT.getVectorElementType();
4108     ShAmt *= EVT.getSizeInBits();
4109     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4110   }
4111
4112   if (X86::isMOVLMask(SVOp)) {
4113     if (V1IsUndef)
4114       return V2;
4115     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4116       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4117     if (!isMMX)
4118       return Op;
4119   }
4120
4121   // FIXME: fold these into legal mask.
4122   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4123                  X86::isMOVSLDUPMask(SVOp) ||
4124                  X86::isMOVHLPSMask(SVOp) ||
4125                  X86::isMOVHPMask(SVOp) ||
4126                  X86::isMOVLPMask(SVOp)))
4127     return Op;
4128
4129   if (ShouldXformToMOVHLPS(SVOp) ||
4130       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4131     return CommuteVectorShuffle(SVOp, DAG);
4132
4133   if (isShift) {
4134     // No better options. Use a vshl / vsrl.
4135     MVT EVT = VT.getVectorElementType();
4136     ShAmt *= EVT.getSizeInBits();
4137     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4138   }
4139
4140   bool Commuted = false;
4141   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4142   // 1,1,1,1 -> v8i16 though.
4143   V1IsSplat = isSplatVector(V1.getNode());
4144   V2IsSplat = isSplatVector(V2.getNode());
4145
4146   // Canonicalize the splat or undef, if present, to be on the RHS.
4147   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4148     Op = CommuteVectorShuffle(SVOp, DAG);
4149     SVOp = cast<ShuffleVectorSDNode>(Op);
4150     V1 = SVOp->getOperand(0);
4151     V2 = SVOp->getOperand(1);
4152     std::swap(V1IsSplat, V2IsSplat);
4153     std::swap(V1IsUndef, V2IsUndef);
4154     Commuted = true;
4155   }
4156
4157   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4158     // Shuffling low element of v1 into undef, just return v1.
4159     if (V2IsUndef)
4160       return V1;
4161     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4162     // the instruction selector will not match, so get a canonical MOVL with
4163     // swapped operands to undo the commute.
4164     return getMOVL(DAG, dl, VT, V2, V1);
4165   }
4166
4167   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4168       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4169       X86::isUNPCKLMask(SVOp) ||
4170       X86::isUNPCKHMask(SVOp))
4171     return Op;
4172
4173   if (V2IsSplat) {
4174     // Normalize mask so all entries that point to V2 points to its first
4175     // element then try to match unpck{h|l} again. If match, return a
4176     // new vector_shuffle with the corrected mask.
4177     SDValue NewMask = NormalizeMask(SVOp, DAG);
4178     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4179     if (NSVOp != SVOp) {
4180       if (X86::isUNPCKLMask(NSVOp, true)) {
4181         return NewMask;
4182       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4183         return NewMask;
4184       }
4185     }
4186   }
4187
4188   if (Commuted) {
4189     // Commute is back and try unpck* again.
4190     // FIXME: this seems wrong.
4191     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4192     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4193     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4194         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4195         X86::isUNPCKLMask(NewSVOp) ||
4196         X86::isUNPCKHMask(NewSVOp))
4197       return NewOp;
4198   }
4199
4200   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4201
4202   // Normalize the node to match x86 shuffle ops if needed
4203   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4204     return CommuteVectorShuffle(SVOp, DAG);
4205
4206   // Check for legal shuffle and return?
4207   SmallVector<int, 16> PermMask;
4208   SVOp->getMask(PermMask);
4209   if (isShuffleMaskLegal(PermMask, VT))
4210     return Op;
4211
4212   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4213   if (VT == MVT::v8i16) {
4214     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4215     if (NewOp.getNode())
4216       return NewOp;
4217   }
4218
4219   if (VT == MVT::v16i8) {
4220     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4221     if (NewOp.getNode())
4222       return NewOp;
4223   }
4224
4225   // Handle all 4 wide cases with a number of shuffles except for MMX.
4226   if (NumElems == 4 && !isMMX)
4227     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4228
4229   return SDValue();
4230 }
4231
4232 SDValue
4233 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4234                                                 SelectionDAG &DAG) {
4235   MVT VT = Op.getValueType();
4236   DebugLoc dl = Op.getDebugLoc();
4237   if (VT.getSizeInBits() == 8) {
4238     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4239                                     Op.getOperand(0), Op.getOperand(1));
4240     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4241                                     DAG.getValueType(VT));
4242     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4243   } else if (VT.getSizeInBits() == 16) {
4244     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4245     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4246     if (Idx == 0)
4247       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4248                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4249                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4250                                                  MVT::v4i32,
4251                                                  Op.getOperand(0)),
4252                                      Op.getOperand(1)));
4253     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4254                                     Op.getOperand(0), Op.getOperand(1));
4255     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4256                                     DAG.getValueType(VT));
4257     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4258   } else if (VT == MVT::f32) {
4259     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4260     // the result back to FR32 register. It's only worth matching if the
4261     // result has a single use which is a store or a bitcast to i32.  And in
4262     // the case of a store, it's not worth it if the index is a constant 0,
4263     // because a MOVSSmr can be used instead, which is smaller and faster.
4264     if (!Op.hasOneUse())
4265       return SDValue();
4266     SDNode *User = *Op.getNode()->use_begin();
4267     if ((User->getOpcode() != ISD::STORE ||
4268          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4269           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4270         (User->getOpcode() != ISD::BIT_CONVERT ||
4271          User->getValueType(0) != MVT::i32))
4272       return SDValue();
4273     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4274                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4275                                               Op.getOperand(0)),
4276                                               Op.getOperand(1));
4277     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4278   } else if (VT == MVT::i32) {
4279     // ExtractPS works with constant index.
4280     if (isa<ConstantSDNode>(Op.getOperand(1)))
4281       return Op;
4282   }
4283   return SDValue();
4284 }
4285
4286
4287 SDValue
4288 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4289   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4290     return SDValue();
4291
4292   if (Subtarget->hasSSE41()) {
4293     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4294     if (Res.getNode())
4295       return Res;
4296   }
4297
4298   MVT VT = Op.getValueType();
4299   DebugLoc dl = Op.getDebugLoc();
4300   // TODO: handle v16i8.
4301   if (VT.getSizeInBits() == 16) {
4302     SDValue Vec = Op.getOperand(0);
4303     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4304     if (Idx == 0)
4305       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4306                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4307                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4308                                                  MVT::v4i32, Vec),
4309                                      Op.getOperand(1)));
4310     // Transform it so it match pextrw which produces a 32-bit result.
4311     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4312     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4313                                     Op.getOperand(0), Op.getOperand(1));
4314     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4315                                     DAG.getValueType(VT));
4316     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4317   } else if (VT.getSizeInBits() == 32) {
4318     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4319     if (Idx == 0)
4320       return Op;
4321
4322     // SHUFPS the element to the lowest double word, then movss.
4323     int Mask[4] = { Idx, -1, -1, -1 };
4324     MVT VVT = Op.getOperand(0).getValueType();
4325     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4326                                        DAG.getUNDEF(VVT), Mask);
4327     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4328                        DAG.getIntPtrConstant(0));
4329   } else if (VT.getSizeInBits() == 64) {
4330     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4331     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4332     //        to match extract_elt for f64.
4333     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4334     if (Idx == 0)
4335       return Op;
4336
4337     // UNPCKHPD the element to the lowest double word, then movsd.
4338     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4339     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4340     int Mask[2] = { 1, -1 };
4341     MVT VVT = Op.getOperand(0).getValueType();
4342     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4343                                        DAG.getUNDEF(VVT), Mask);
4344     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4345                        DAG.getIntPtrConstant(0));
4346   }
4347
4348   return SDValue();
4349 }
4350
4351 SDValue
4352 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4353   MVT VT = Op.getValueType();
4354   MVT EVT = VT.getVectorElementType();
4355   DebugLoc dl = Op.getDebugLoc();
4356
4357   SDValue N0 = Op.getOperand(0);
4358   SDValue N1 = Op.getOperand(1);
4359   SDValue N2 = Op.getOperand(2);
4360
4361   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4362       isa<ConstantSDNode>(N2)) {
4363     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4364                                               : X86ISD::PINSRW;
4365     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4366     // argument.
4367     if (N1.getValueType() != MVT::i32)
4368       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4369     if (N2.getValueType() != MVT::i32)
4370       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4371     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4372   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4373     // Bits [7:6] of the constant are the source select.  This will always be
4374     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4375     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4376     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4377     // Bits [5:4] of the constant are the destination select.  This is the
4378     //  value of the incoming immediate.
4379     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4380     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4381     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4382     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4383   } else if (EVT == MVT::i32) {
4384     // InsertPS works with constant index.
4385     if (isa<ConstantSDNode>(N2))
4386       return Op;
4387   }
4388   return SDValue();
4389 }
4390
4391 SDValue
4392 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4393   MVT VT = Op.getValueType();
4394   MVT EVT = VT.getVectorElementType();
4395
4396   if (Subtarget->hasSSE41())
4397     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4398
4399   if (EVT == MVT::i8)
4400     return SDValue();
4401
4402   DebugLoc dl = Op.getDebugLoc();
4403   SDValue N0 = Op.getOperand(0);
4404   SDValue N1 = Op.getOperand(1);
4405   SDValue N2 = Op.getOperand(2);
4406
4407   if (EVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4408     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4409     // as its second argument.
4410     if (N1.getValueType() != MVT::i32)
4411       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4412     if (N2.getValueType() != MVT::i32)
4413       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4414     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4415   }
4416   return SDValue();
4417 }
4418
4419 SDValue
4420 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4421   DebugLoc dl = Op.getDebugLoc();
4422   if (Op.getValueType() == MVT::v2f32)
4423     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4424                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4425                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4426                                                Op.getOperand(0))));
4427
4428   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4429   MVT VT = MVT::v2i32;
4430   switch (Op.getValueType().getSimpleVT()) {
4431   default: break;
4432   case MVT::v16i8:
4433   case MVT::v8i16:
4434     VT = MVT::v4i32;
4435     break;
4436   }
4437   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4438                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4439 }
4440
4441 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4442 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4443 // one of the above mentioned nodes. It has to be wrapped because otherwise
4444 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4445 // be used to form addressing mode. These wrapped nodes will be selected
4446 // into MOV32ri.
4447 SDValue
4448 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4449   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4450
4451   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4452   // global base reg.
4453   unsigned char OpFlag = 0;
4454   unsigned WrapperKind = X86ISD::Wrapper;
4455
4456   if (Subtarget->is64Bit() &&
4457       getTargetMachine().getCodeModel() == CodeModel::Small) {
4458     WrapperKind = X86ISD::WrapperRIP;
4459   } else if (Subtarget->isPICStyleGOT()) {
4460     OpFlag = X86II::MO_GOTOFF;
4461   } else if (Subtarget->isPICStyleStub() &&
4462              getTargetMachine().getRelocationModel() == Reloc::PIC_) {
4463     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4464   }
4465
4466   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4467                                              CP->getAlignment(),
4468                                              CP->getOffset(), OpFlag);
4469   DebugLoc DL = CP->getDebugLoc();
4470   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4471   // With PIC, the address is actually $g + Offset.
4472   if (OpFlag) {
4473     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4474                          DAG.getNode(X86ISD::GlobalBaseReg,
4475                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4476                          Result);
4477   }
4478
4479   return Result;
4480 }
4481
4482 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4483   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4484
4485   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4486   // global base reg.
4487   unsigned char OpFlag = 0;
4488   unsigned WrapperKind = X86ISD::Wrapper;
4489
4490   if (Subtarget->is64Bit()) {
4491     WrapperKind = X86ISD::WrapperRIP;
4492   } else if (Subtarget->isPICStyleGOT()) {
4493     OpFlag = X86II::MO_GOTOFF;
4494   } else if (Subtarget->isPICStyleStub() &&
4495              getTargetMachine().getRelocationModel() == Reloc::PIC_) {
4496     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4497   }
4498
4499   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4500                                           OpFlag);
4501   DebugLoc DL = JT->getDebugLoc();
4502   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4503
4504   // With PIC, the address is actually $g + Offset.
4505   if (OpFlag) {
4506     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4507                          DAG.getNode(X86ISD::GlobalBaseReg,
4508                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4509                          Result);
4510   }
4511
4512   return Result;
4513 }
4514
4515 SDValue
4516 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4517   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4518
4519   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4520   // global base reg.
4521   unsigned char OpFlag = 0;
4522   unsigned WrapperKind = X86ISD::Wrapper;
4523   if (Subtarget->is64Bit()) {
4524     WrapperKind = X86ISD::WrapperRIP;
4525   } else if (Subtarget->isPICStyleGOT()) {
4526     OpFlag = X86II::MO_GOTOFF;
4527   } else if (Subtarget->isPICStyleStub() &&
4528              getTargetMachine().getRelocationModel() == Reloc::PIC_) {
4529     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4530   }
4531
4532   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4533
4534   DebugLoc DL = Op.getDebugLoc();
4535   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4536
4537
4538   // With PIC, the address is actually $g + Offset.
4539   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4540       !Subtarget->is64Bit()) {
4541     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4542                          DAG.getNode(X86ISD::GlobalBaseReg,
4543                                      DebugLoc::getUnknownLoc(),
4544                                      getPointerTy()),
4545                          Result);
4546   }
4547
4548   return Result;
4549 }
4550
4551 SDValue
4552 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4553                                       int64_t Offset,
4554                                       SelectionDAG &DAG) const {
4555   bool IsPIC = getTargetMachine().getRelocationModel() == Reloc::PIC_;
4556   bool ExtraLoadRequired =
4557     Subtarget->GVRequiresExtraLoad(GV, getTargetMachine());
4558
4559   // Create the TargetGlobalAddress node, folding in the constant
4560   // offset if it is legal.
4561   SDValue Result;
4562   if (!IsPIC && !ExtraLoadRequired && isInt32(Offset)) {
4563     // A direct static reference to a global.
4564     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4565     Offset = 0;
4566   } else {
4567     unsigned char OpFlags = 0;
4568
4569     if (GV->hasDLLImportLinkage())
4570       OpFlags = X86II::MO_DLLIMPORT;
4571     else if (Subtarget->isPICStyleRIPRel()) {
4572       if (ExtraLoadRequired)
4573         OpFlags = X86II::MO_GOTPCREL;
4574     } else if (Subtarget->isPICStyleGOT()) {
4575       if (ExtraLoadRequired)
4576         OpFlags = X86II::MO_GOT;
4577       else
4578         OpFlags = X86II::MO_GOTOFF;
4579     } else if (Subtarget->isPICStyleStub()) {
4580       // In darwin, we have multiple different stub types, and we have both PIC
4581       // and -mdynamic-no-pic.  Determine whether we have a stub reference
4582       // and/or whether the reference is relative to the PIC base or not.
4583
4584       // Link-once, declaration, or Weakly-linked global variables need
4585       // non-lazily-resolved stubs.
4586       if (!ExtraLoadRequired) {
4587         // Not a stub reference.
4588         OpFlags = IsPIC ? X86II::MO_PIC_BASE_OFFSET : 0;
4589       } else if (!GV->hasHiddenVisibility()) {
4590         // Non-hidden $non_lazy_ptr reference.
4591         OpFlags = IsPIC ? X86II::MO_DARWIN_NONLAZY_PIC_BASE :
4592                           X86II::MO_DARWIN_NONLAZY;
4593       } else {
4594         // Hidden $non_lazy_ptr reference.
4595         OpFlags = IsPIC ? X86II::MO_DARWIN_HIDDEN_NONLAZY_PIC_BASE :
4596                           X86II::MO_DARWIN_HIDDEN_NONLAZY;
4597       }
4598     }
4599
4600     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4601   }
4602
4603   if (Subtarget->is64Bit() &&
4604       getTargetMachine().getCodeModel() == CodeModel::Small)
4605     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4606   else
4607     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4608
4609   // With PIC, the address is actually $g + Offset.
4610   if (IsPIC && !Subtarget->is64Bit()) {
4611     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4612                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4613                          Result);
4614   }
4615
4616   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
4617   // load the value at address GV, not the value of GV itself. This means that
4618   // the GlobalAddress must be in the base or index register of the address, not
4619   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
4620   // The same applies for external symbols during PIC codegen
4621   if (ExtraLoadRequired)
4622     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4623                          PseudoSourceValue::getGOT(), 0);
4624
4625   // If there was a non-zero offset that we didn't fold, create an explicit
4626   // addition for it.
4627   if (Offset != 0)
4628     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4629                          DAG.getConstant(Offset, getPointerTy()));
4630
4631   return Result;
4632 }
4633
4634 SDValue
4635 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4636   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4637   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4638   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4639 }
4640
4641 static SDValue
4642 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4643            SDValue *InFlag, const MVT PtrVT, unsigned ReturnReg,
4644            unsigned char OperandFlags) {
4645   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4646   DebugLoc dl = GA->getDebugLoc();
4647   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4648                                            GA->getValueType(0),
4649                                            GA->getOffset(),
4650                                            OperandFlags);
4651   if (InFlag) {
4652     SDValue Ops[] = { Chain,  TGA, *InFlag };
4653     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4654   } else {
4655     SDValue Ops[]  = { Chain, TGA };
4656     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4657   }
4658   SDValue Flag = Chain.getValue(1);
4659   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4660 }
4661
4662 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4663 static SDValue
4664 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4665                                 const MVT PtrVT) {
4666   SDValue InFlag;
4667   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4668   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4669                                      DAG.getNode(X86ISD::GlobalBaseReg,
4670                                                  DebugLoc::getUnknownLoc(),
4671                                                  PtrVT), InFlag);
4672   InFlag = Chain.getValue(1);
4673
4674   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4675 }
4676
4677 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4678 static SDValue
4679 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4680                                 const MVT PtrVT) {
4681   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4682                     X86::RAX, X86II::MO_TLSGD);
4683 }
4684
4685 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4686 // "local exec" model.
4687 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4688                                    const MVT PtrVT, TLSModel::Model model,
4689                                    bool is64Bit) {
4690   DebugLoc dl = GA->getDebugLoc();
4691   // Get the Thread Pointer
4692   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4693                              DebugLoc::getUnknownLoc(), PtrVT,
4694                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4695                                              MVT::i32));
4696
4697   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4698                                       NULL, 0);
4699
4700   unsigned char OperandFlags = 0;
4701   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4702   // initialexec.
4703   unsigned WrapperKind = X86ISD::Wrapper;
4704   if (model == TLSModel::LocalExec) {
4705     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4706   } else if (is64Bit) {
4707     assert(model == TLSModel::InitialExec);
4708     OperandFlags = X86II::MO_GOTTPOFF;
4709     WrapperKind = X86ISD::WrapperRIP;
4710   } else {
4711     assert(model == TLSModel::InitialExec);
4712     OperandFlags = X86II::MO_INDNTPOFF;
4713   }
4714
4715   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4716   // exec)
4717   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4718                                            GA->getOffset(), OperandFlags);
4719   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4720
4721   if (model == TLSModel::InitialExec)
4722     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4723                          PseudoSourceValue::getGOT(), 0);
4724
4725   // The address of the thread local variable is the add of the thread
4726   // pointer with the offset of the variable.
4727   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4728 }
4729
4730 SDValue
4731 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4732   // TODO: implement the "local dynamic" model
4733   // TODO: implement the "initial exec"model for pic executables
4734   assert(Subtarget->isTargetELF() &&
4735          "TLS not implemented for non-ELF targets");
4736   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4737   const GlobalValue *GV = GA->getGlobal();
4738
4739   // If GV is an alias then use the aliasee for determining
4740   // thread-localness.
4741   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4742     GV = GA->resolveAliasedGlobal(false);
4743
4744   TLSModel::Model model = getTLSModel(GV,
4745                                       getTargetMachine().getRelocationModel());
4746
4747   switch (model) {
4748   case TLSModel::GeneralDynamic:
4749   case TLSModel::LocalDynamic: // not implemented
4750     if (Subtarget->is64Bit())
4751       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4752     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4753
4754   case TLSModel::InitialExec:
4755   case TLSModel::LocalExec:
4756     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4757                                Subtarget->is64Bit());
4758   }
4759
4760   assert(0 && "Unreachable");
4761   return SDValue();
4762 }
4763
4764
4765 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4766 /// take a 2 x i32 value to shift plus a shift amount.
4767 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4768   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4769   MVT VT = Op.getValueType();
4770   unsigned VTBits = VT.getSizeInBits();
4771   DebugLoc dl = Op.getDebugLoc();
4772   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4773   SDValue ShOpLo = Op.getOperand(0);
4774   SDValue ShOpHi = Op.getOperand(1);
4775   SDValue ShAmt  = Op.getOperand(2);
4776   SDValue Tmp1 = isSRA ?
4777     DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4778                 DAG.getConstant(VTBits - 1, MVT::i8)) :
4779     DAG.getConstant(0, VT);
4780
4781   SDValue Tmp2, Tmp3;
4782   if (Op.getOpcode() == ISD::SHL_PARTS) {
4783     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4784     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4785   } else {
4786     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4787     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4788   }
4789
4790   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4791                                   DAG.getConstant(VTBits, MVT::i8));
4792   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4793                                AndNode, DAG.getConstant(0, MVT::i8));
4794
4795   SDValue Hi, Lo;
4796   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4797   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4798   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4799
4800   if (Op.getOpcode() == ISD::SHL_PARTS) {
4801     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4802     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4803   } else {
4804     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4805     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4806   }
4807
4808   SDValue Ops[2] = { Lo, Hi };
4809   return DAG.getMergeValues(Ops, 2, dl);
4810 }
4811
4812 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4813   MVT SrcVT = Op.getOperand(0).getValueType();
4814
4815   if (SrcVT.isVector()) {
4816     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4817       return Op;
4818     }
4819     return SDValue();
4820   }
4821
4822   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4823          "Unknown SINT_TO_FP to lower!");
4824
4825   // These are really Legal; return the operand so the caller accepts it as
4826   // Legal.
4827   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4828     return Op;
4829   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4830       Subtarget->is64Bit()) {
4831     return Op;
4832   }
4833
4834   DebugLoc dl = Op.getDebugLoc();
4835   unsigned Size = SrcVT.getSizeInBits()/8;
4836   MachineFunction &MF = DAG.getMachineFunction();
4837   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4838   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4839   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4840                                StackSlot,
4841                                PseudoSourceValue::getFixedStack(SSFI), 0);
4842   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4843 }
4844
4845 SDValue X86TargetLowering::BuildFILD(SDValue Op, MVT SrcVT, SDValue Chain,
4846                                      SDValue StackSlot,
4847                                      SelectionDAG &DAG) {
4848   // Build the FILD
4849   DebugLoc dl = Op.getDebugLoc();
4850   SDVTList Tys;
4851   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4852   if (useSSE)
4853     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4854   else
4855     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4856   SmallVector<SDValue, 8> Ops;
4857   Ops.push_back(Chain);
4858   Ops.push_back(StackSlot);
4859   Ops.push_back(DAG.getValueType(SrcVT));
4860   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4861                                  Tys, &Ops[0], Ops.size());
4862
4863   if (useSSE) {
4864     Chain = Result.getValue(1);
4865     SDValue InFlag = Result.getValue(2);
4866
4867     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4868     // shouldn't be necessary except that RFP cannot be live across
4869     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4870     MachineFunction &MF = DAG.getMachineFunction();
4871     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4872     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4873     Tys = DAG.getVTList(MVT::Other);
4874     SmallVector<SDValue, 8> Ops;
4875     Ops.push_back(Chain);
4876     Ops.push_back(Result);
4877     Ops.push_back(StackSlot);
4878     Ops.push_back(DAG.getValueType(Op.getValueType()));
4879     Ops.push_back(InFlag);
4880     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4881     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4882                          PseudoSourceValue::getFixedStack(SSFI), 0);
4883   }
4884
4885   return Result;
4886 }
4887
4888 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4889 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4890   // This algorithm is not obvious. Here it is in C code, more or less:
4891   /*
4892     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4893       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4894       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4895
4896       // Copy ints to xmm registers.
4897       __m128i xh = _mm_cvtsi32_si128( hi );
4898       __m128i xl = _mm_cvtsi32_si128( lo );
4899
4900       // Combine into low half of a single xmm register.
4901       __m128i x = _mm_unpacklo_epi32( xh, xl );
4902       __m128d d;
4903       double sd;
4904
4905       // Merge in appropriate exponents to give the integer bits the right
4906       // magnitude.
4907       x = _mm_unpacklo_epi32( x, exp );
4908
4909       // Subtract away the biases to deal with the IEEE-754 double precision
4910       // implicit 1.
4911       d = _mm_sub_pd( (__m128d) x, bias );
4912
4913       // All conversions up to here are exact. The correctly rounded result is
4914       // calculated using the current rounding mode using the following
4915       // horizontal add.
4916       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4917       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4918                                 // store doesn't really need to be here (except
4919                                 // maybe to zero the other double)
4920       return sd;
4921     }
4922   */
4923
4924   DebugLoc dl = Op.getDebugLoc();
4925
4926   // Build some magic constants.
4927   std::vector<Constant*> CV0;
4928   CV0.push_back(ConstantInt::get(APInt(32, 0x45300000)));
4929   CV0.push_back(ConstantInt::get(APInt(32, 0x43300000)));
4930   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4931   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4932   Constant *C0 = ConstantVector::get(CV0);
4933   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
4934
4935   std::vector<Constant*> CV1;
4936   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4530000000000000ULL))));
4937   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4330000000000000ULL))));
4938   Constant *C1 = ConstantVector::get(CV1);
4939   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
4940
4941   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4942                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4943                                         Op.getOperand(0),
4944                                         DAG.getIntPtrConstant(1)));
4945   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4946                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4947                                         Op.getOperand(0),
4948                                         DAG.getIntPtrConstant(0)));
4949   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
4950   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4951                               PseudoSourceValue::getConstantPool(), 0,
4952                               false, 16);
4953   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
4954   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4955   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4956                               PseudoSourceValue::getConstantPool(), 0,
4957                               false, 16);
4958   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4959
4960   // Add the halves; easiest way is to swap them into another reg first.
4961   int ShufMask[2] = { 1, -1 };
4962   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
4963                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
4964   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4965   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4966                      DAG.getIntPtrConstant(0));
4967 }
4968
4969 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
4970 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
4971   DebugLoc dl = Op.getDebugLoc();
4972   // FP constant to bias correct the final result.
4973   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
4974                                    MVT::f64);
4975
4976   // Load the 32-bit value into an XMM register.
4977   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4978                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4979                                          Op.getOperand(0),
4980                                          DAG.getIntPtrConstant(0)));
4981
4982   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4983                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
4984                      DAG.getIntPtrConstant(0));
4985
4986   // Or the load with the bias.
4987   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
4988                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4989                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4990                                                    MVT::v2f64, Load)),
4991                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4992                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4993                                                    MVT::v2f64, Bias)));
4994   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4995                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
4996                    DAG.getIntPtrConstant(0));
4997
4998   // Subtract the bias.
4999   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5000
5001   // Handle final rounding.
5002   MVT DestVT = Op.getValueType();
5003
5004   if (DestVT.bitsLT(MVT::f64)) {
5005     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5006                        DAG.getIntPtrConstant(0));
5007   } else if (DestVT.bitsGT(MVT::f64)) {
5008     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5009   }
5010
5011   // Handle final rounding.
5012   return Sub;
5013 }
5014
5015 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5016   SDValue N0 = Op.getOperand(0);
5017   DebugLoc dl = Op.getDebugLoc();
5018
5019   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5020   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5021   // the optimization here.
5022   if (DAG.SignBitIsZero(N0))
5023     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5024
5025   MVT SrcVT = N0.getValueType();
5026   if (SrcVT == MVT::i64) {
5027     // We only handle SSE2 f64 target here; caller can expand the rest.
5028     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5029       return SDValue();
5030
5031     return LowerUINT_TO_FP_i64(Op, DAG);
5032   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5033     return LowerUINT_TO_FP_i32(Op, DAG);
5034   }
5035
5036   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5037
5038   // Make a 64-bit buffer, and use it to build an FILD.
5039   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5040   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5041   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5042                                    getPointerTy(), StackSlot, WordOff);
5043   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5044                                 StackSlot, NULL, 0);
5045   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5046                                 OffsetSlot, NULL, 0);
5047   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5048 }
5049
5050 std::pair<SDValue,SDValue> X86TargetLowering::
5051 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5052   DebugLoc dl = Op.getDebugLoc();
5053
5054   MVT DstTy = Op.getValueType();
5055
5056   if (!IsSigned) {
5057     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5058     DstTy = MVT::i64;
5059   }
5060
5061   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5062          DstTy.getSimpleVT() >= MVT::i16 &&
5063          "Unknown FP_TO_SINT to lower!");
5064
5065   // These are really Legal.
5066   if (DstTy == MVT::i32 &&
5067       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5068     return std::make_pair(SDValue(), SDValue());
5069   if (Subtarget->is64Bit() &&
5070       DstTy == MVT::i64 &&
5071       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5072     return std::make_pair(SDValue(), SDValue());
5073
5074   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5075   // stack slot.
5076   MachineFunction &MF = DAG.getMachineFunction();
5077   unsigned MemSize = DstTy.getSizeInBits()/8;
5078   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5079   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5080
5081   unsigned Opc;
5082   switch (DstTy.getSimpleVT()) {
5083   default: assert(0 && "Invalid FP_TO_SINT to lower!");
5084   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5085   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5086   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5087   }
5088
5089   SDValue Chain = DAG.getEntryNode();
5090   SDValue Value = Op.getOperand(0);
5091   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5092     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5093     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5094                          PseudoSourceValue::getFixedStack(SSFI), 0);
5095     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5096     SDValue Ops[] = {
5097       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5098     };
5099     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5100     Chain = Value.getValue(1);
5101     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5102     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5103   }
5104
5105   // Build the FP_TO_INT*_IN_MEM
5106   SDValue Ops[] = { Chain, Value, StackSlot };
5107   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5108
5109   return std::make_pair(FIST, StackSlot);
5110 }
5111
5112 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5113   if (Op.getValueType().isVector()) {
5114     if (Op.getValueType() == MVT::v2i32 &&
5115         Op.getOperand(0).getValueType() == MVT::v2f64) {
5116       return Op;
5117     }
5118     return SDValue();
5119   }
5120
5121   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5122   SDValue FIST = Vals.first, StackSlot = Vals.second;
5123   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5124   if (FIST.getNode() == 0) return Op;
5125
5126   // Load the result.
5127   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5128                      FIST, StackSlot, NULL, 0);
5129 }
5130
5131 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5132   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5133   SDValue FIST = Vals.first, StackSlot = Vals.second;
5134   assert(FIST.getNode() && "Unexpected failure");
5135
5136   // Load the result.
5137   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5138                      FIST, StackSlot, NULL, 0);
5139 }
5140
5141 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5142   DebugLoc dl = Op.getDebugLoc();
5143   MVT VT = Op.getValueType();
5144   MVT EltVT = VT;
5145   if (VT.isVector())
5146     EltVT = VT.getVectorElementType();
5147   std::vector<Constant*> CV;
5148   if (EltVT == MVT::f64) {
5149     Constant *C = ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63))));
5150     CV.push_back(C);
5151     CV.push_back(C);
5152   } else {
5153     Constant *C = ConstantFP::get(APFloat(APInt(32, ~(1U << 31))));
5154     CV.push_back(C);
5155     CV.push_back(C);
5156     CV.push_back(C);
5157     CV.push_back(C);
5158   }
5159   Constant *C = ConstantVector::get(CV);
5160   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5161   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5162                                PseudoSourceValue::getConstantPool(), 0,
5163                                false, 16);
5164   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5165 }
5166
5167 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5168   DebugLoc dl = Op.getDebugLoc();
5169   MVT VT = Op.getValueType();
5170   MVT EltVT = VT;
5171   unsigned EltNum = 1;
5172   if (VT.isVector()) {
5173     EltVT = VT.getVectorElementType();
5174     EltNum = VT.getVectorNumElements();
5175   }
5176   std::vector<Constant*> CV;
5177   if (EltVT == MVT::f64) {
5178     Constant *C = ConstantFP::get(APFloat(APInt(64, 1ULL << 63)));
5179     CV.push_back(C);
5180     CV.push_back(C);
5181   } else {
5182     Constant *C = ConstantFP::get(APFloat(APInt(32, 1U << 31)));
5183     CV.push_back(C);
5184     CV.push_back(C);
5185     CV.push_back(C);
5186     CV.push_back(C);
5187   }
5188   Constant *C = ConstantVector::get(CV);
5189   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5190   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5191                                PseudoSourceValue::getConstantPool(), 0,
5192                                false, 16);
5193   if (VT.isVector()) {
5194     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5195                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5196                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5197                                 Op.getOperand(0)),
5198                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5199   } else {
5200     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5201   }
5202 }
5203
5204 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5205   SDValue Op0 = Op.getOperand(0);
5206   SDValue Op1 = Op.getOperand(1);
5207   DebugLoc dl = Op.getDebugLoc();
5208   MVT VT = Op.getValueType();
5209   MVT SrcVT = Op1.getValueType();
5210
5211   // If second operand is smaller, extend it first.
5212   if (SrcVT.bitsLT(VT)) {
5213     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5214     SrcVT = VT;
5215   }
5216   // And if it is bigger, shrink it first.
5217   if (SrcVT.bitsGT(VT)) {
5218     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5219     SrcVT = VT;
5220   }
5221
5222   // At this point the operands and the result should have the same
5223   // type, and that won't be f80 since that is not custom lowered.
5224
5225   // First get the sign bit of second operand.
5226   std::vector<Constant*> CV;
5227   if (SrcVT == MVT::f64) {
5228     CV.push_back(ConstantFP::get(APFloat(APInt(64, 1ULL << 63))));
5229     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5230   } else {
5231     CV.push_back(ConstantFP::get(APFloat(APInt(32, 1U << 31))));
5232     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5233     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5234     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5235   }
5236   Constant *C = ConstantVector::get(CV);
5237   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5238   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5239                                 PseudoSourceValue::getConstantPool(), 0,
5240                                 false, 16);
5241   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5242
5243   // Shift sign bit right or left if the two operands have different types.
5244   if (SrcVT.bitsGT(VT)) {
5245     // Op0 is MVT::f32, Op1 is MVT::f64.
5246     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5247     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5248                           DAG.getConstant(32, MVT::i32));
5249     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5250     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5251                           DAG.getIntPtrConstant(0));
5252   }
5253
5254   // Clear first operand sign bit.
5255   CV.clear();
5256   if (VT == MVT::f64) {
5257     CV.push_back(ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63)))));
5258     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5259   } else {
5260     CV.push_back(ConstantFP::get(APFloat(APInt(32, ~(1U << 31)))));
5261     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5262     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5263     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5264   }
5265   C = ConstantVector::get(CV);
5266   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5267   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5268                                 PseudoSourceValue::getConstantPool(), 0,
5269                                 false, 16);
5270   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5271
5272   // Or the value with the sign bit.
5273   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5274 }
5275
5276 /// Emit nodes that will be selected as "test Op0,Op0", or something
5277 /// equivalent.
5278 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5279                                     SelectionDAG &DAG) {
5280   DebugLoc dl = Op.getDebugLoc();
5281
5282   // CF and OF aren't always set the way we want. Determine which
5283   // of these we need.
5284   bool NeedCF = false;
5285   bool NeedOF = false;
5286   switch (X86CC) {
5287   case X86::COND_A: case X86::COND_AE:
5288   case X86::COND_B: case X86::COND_BE:
5289     NeedCF = true;
5290     break;
5291   case X86::COND_G: case X86::COND_GE:
5292   case X86::COND_L: case X86::COND_LE:
5293   case X86::COND_O: case X86::COND_NO:
5294     NeedOF = true;
5295     break;
5296   default: break;
5297   }
5298
5299   // See if we can use the EFLAGS value from the operand instead of
5300   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5301   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5302   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5303     unsigned Opcode = 0;
5304     unsigned NumOperands = 0;
5305     switch (Op.getNode()->getOpcode()) {
5306     case ISD::ADD:
5307       // Due to an isel shortcoming, be conservative if this add is likely to
5308       // be selected as part of a load-modify-store instruction. When the root
5309       // node in a match is a store, isel doesn't know how to remap non-chain
5310       // non-flag uses of other nodes in the match, such as the ADD in this
5311       // case. This leads to the ADD being left around and reselected, with
5312       // the result being two adds in the output.
5313       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5314            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5315         if (UI->getOpcode() == ISD::STORE)
5316           goto default_case;
5317       if (ConstantSDNode *C =
5318             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5319         // An add of one will be selected as an INC.
5320         if (C->getAPIntValue() == 1) {
5321           Opcode = X86ISD::INC;
5322           NumOperands = 1;
5323           break;
5324         }
5325         // An add of negative one (subtract of one) will be selected as a DEC.
5326         if (C->getAPIntValue().isAllOnesValue()) {
5327           Opcode = X86ISD::DEC;
5328           NumOperands = 1;
5329           break;
5330         }
5331       }
5332       // Otherwise use a regular EFLAGS-setting add.
5333       Opcode = X86ISD::ADD;
5334       NumOperands = 2;
5335       break;
5336     case ISD::SUB:
5337       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5338       // likely to be selected as part of a load-modify-store instruction.
5339       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5340            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5341         if (UI->getOpcode() == ISD::STORE)
5342           goto default_case;
5343       // Otherwise use a regular EFLAGS-setting sub.
5344       Opcode = X86ISD::SUB;
5345       NumOperands = 2;
5346       break;
5347     case X86ISD::ADD:
5348     case X86ISD::SUB:
5349     case X86ISD::INC:
5350     case X86ISD::DEC:
5351       return SDValue(Op.getNode(), 1);
5352     default:
5353     default_case:
5354       break;
5355     }
5356     if (Opcode != 0) {
5357       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5358       SmallVector<SDValue, 4> Ops;
5359       for (unsigned i = 0; i != NumOperands; ++i)
5360         Ops.push_back(Op.getOperand(i));
5361       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5362       DAG.ReplaceAllUsesWith(Op, New);
5363       return SDValue(New.getNode(), 1);
5364     }
5365   }
5366
5367   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5368   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5369                      DAG.getConstant(0, Op.getValueType()));
5370 }
5371
5372 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5373 /// equivalent.
5374 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5375                                    SelectionDAG &DAG) {
5376   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5377     if (C->getAPIntValue() == 0)
5378       return EmitTest(Op0, X86CC, DAG);
5379
5380   DebugLoc dl = Op0.getDebugLoc();
5381   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5382 }
5383
5384 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5385   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5386   SDValue Op0 = Op.getOperand(0);
5387   SDValue Op1 = Op.getOperand(1);
5388   DebugLoc dl = Op.getDebugLoc();
5389   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5390
5391   // Lower (X & (1 << N)) == 0 to BT(X, N).
5392   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5393   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5394   if (Op0.getOpcode() == ISD::AND &&
5395       Op0.hasOneUse() &&
5396       Op1.getOpcode() == ISD::Constant &&
5397       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5398       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5399     SDValue LHS, RHS;
5400     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5401       if (ConstantSDNode *Op010C =
5402             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5403         if (Op010C->getZExtValue() == 1) {
5404           LHS = Op0.getOperand(0);
5405           RHS = Op0.getOperand(1).getOperand(1);
5406         }
5407     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5408       if (ConstantSDNode *Op000C =
5409             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5410         if (Op000C->getZExtValue() == 1) {
5411           LHS = Op0.getOperand(1);
5412           RHS = Op0.getOperand(0).getOperand(1);
5413         }
5414     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5415       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5416       SDValue AndLHS = Op0.getOperand(0);
5417       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5418         LHS = AndLHS.getOperand(0);
5419         RHS = AndLHS.getOperand(1);
5420       }
5421     }
5422
5423     if (LHS.getNode()) {
5424       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5425       // instruction.  Since the shift amount is in-range-or-undefined, we know
5426       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5427       // the encoding for the i16 version is larger than the i32 version.
5428       if (LHS.getValueType() == MVT::i8)
5429         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5430
5431       // If the operand types disagree, extend the shift amount to match.  Since
5432       // BT ignores high bits (like shifts) we can use anyextend.
5433       if (LHS.getValueType() != RHS.getValueType())
5434         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5435
5436       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5437       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5438       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5439                          DAG.getConstant(Cond, MVT::i8), BT);
5440     }
5441   }
5442
5443   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5444   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5445
5446   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5447   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5448                      DAG.getConstant(X86CC, MVT::i8), Cond);
5449 }
5450
5451 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5452   SDValue Cond;
5453   SDValue Op0 = Op.getOperand(0);
5454   SDValue Op1 = Op.getOperand(1);
5455   SDValue CC = Op.getOperand(2);
5456   MVT VT = Op.getValueType();
5457   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5458   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5459   DebugLoc dl = Op.getDebugLoc();
5460
5461   if (isFP) {
5462     unsigned SSECC = 8;
5463     MVT VT0 = Op0.getValueType();
5464     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5465     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5466     bool Swap = false;
5467
5468     switch (SetCCOpcode) {
5469     default: break;
5470     case ISD::SETOEQ:
5471     case ISD::SETEQ:  SSECC = 0; break;
5472     case ISD::SETOGT:
5473     case ISD::SETGT: Swap = true; // Fallthrough
5474     case ISD::SETLT:
5475     case ISD::SETOLT: SSECC = 1; break;
5476     case ISD::SETOGE:
5477     case ISD::SETGE: Swap = true; // Fallthrough
5478     case ISD::SETLE:
5479     case ISD::SETOLE: SSECC = 2; break;
5480     case ISD::SETUO:  SSECC = 3; break;
5481     case ISD::SETUNE:
5482     case ISD::SETNE:  SSECC = 4; break;
5483     case ISD::SETULE: Swap = true;
5484     case ISD::SETUGE: SSECC = 5; break;
5485     case ISD::SETULT: Swap = true;
5486     case ISD::SETUGT: SSECC = 6; break;
5487     case ISD::SETO:   SSECC = 7; break;
5488     }
5489     if (Swap)
5490       std::swap(Op0, Op1);
5491
5492     // In the two special cases we can't handle, emit two comparisons.
5493     if (SSECC == 8) {
5494       if (SetCCOpcode == ISD::SETUEQ) {
5495         SDValue UNORD, EQ;
5496         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5497         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5498         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5499       }
5500       else if (SetCCOpcode == ISD::SETONE) {
5501         SDValue ORD, NEQ;
5502         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5503         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5504         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5505       }
5506       assert(0 && "Illegal FP comparison");
5507     }
5508     // Handle all other FP comparisons here.
5509     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5510   }
5511
5512   // We are handling one of the integer comparisons here.  Since SSE only has
5513   // GT and EQ comparisons for integer, swapping operands and multiple
5514   // operations may be required for some comparisons.
5515   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5516   bool Swap = false, Invert = false, FlipSigns = false;
5517
5518   switch (VT.getSimpleVT()) {
5519   default: break;
5520   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5521   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5522   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5523   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5524   }
5525
5526   switch (SetCCOpcode) {
5527   default: break;
5528   case ISD::SETNE:  Invert = true;
5529   case ISD::SETEQ:  Opc = EQOpc; break;
5530   case ISD::SETLT:  Swap = true;
5531   case ISD::SETGT:  Opc = GTOpc; break;
5532   case ISD::SETGE:  Swap = true;
5533   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5534   case ISD::SETULT: Swap = true;
5535   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5536   case ISD::SETUGE: Swap = true;
5537   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5538   }
5539   if (Swap)
5540     std::swap(Op0, Op1);
5541
5542   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5543   // bits of the inputs before performing those operations.
5544   if (FlipSigns) {
5545     MVT EltVT = VT.getVectorElementType();
5546     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5547                                       EltVT);
5548     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5549     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5550                                     SignBits.size());
5551     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5552     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5553   }
5554
5555   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5556
5557   // If the logical-not of the result is required, perform that now.
5558   if (Invert)
5559     Result = DAG.getNOT(dl, Result, VT);
5560
5561   return Result;
5562 }
5563
5564 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5565 static bool isX86LogicalCmp(SDValue Op) {
5566   unsigned Opc = Op.getNode()->getOpcode();
5567   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5568     return true;
5569   if (Op.getResNo() == 1 &&
5570       (Opc == X86ISD::ADD ||
5571        Opc == X86ISD::SUB ||
5572        Opc == X86ISD::SMUL ||
5573        Opc == X86ISD::UMUL ||
5574        Opc == X86ISD::INC ||
5575        Opc == X86ISD::DEC))
5576     return true;
5577
5578   return false;
5579 }
5580
5581 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5582   bool addTest = true;
5583   SDValue Cond  = Op.getOperand(0);
5584   DebugLoc dl = Op.getDebugLoc();
5585   SDValue CC;
5586
5587   if (Cond.getOpcode() == ISD::SETCC)
5588     Cond = LowerSETCC(Cond, DAG);
5589
5590   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5591   // setting operand in place of the X86ISD::SETCC.
5592   if (Cond.getOpcode() == X86ISD::SETCC) {
5593     CC = Cond.getOperand(0);
5594
5595     SDValue Cmp = Cond.getOperand(1);
5596     unsigned Opc = Cmp.getOpcode();
5597     MVT VT = Op.getValueType();
5598
5599     bool IllegalFPCMov = false;
5600     if (VT.isFloatingPoint() && !VT.isVector() &&
5601         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5602       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5603
5604     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5605         Opc == X86ISD::BT) { // FIXME
5606       Cond = Cmp;
5607       addTest = false;
5608     }
5609   }
5610
5611   if (addTest) {
5612     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5613     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5614   }
5615
5616   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5617   SmallVector<SDValue, 4> Ops;
5618   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5619   // condition is true.
5620   Ops.push_back(Op.getOperand(2));
5621   Ops.push_back(Op.getOperand(1));
5622   Ops.push_back(CC);
5623   Ops.push_back(Cond);
5624   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5625 }
5626
5627 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5628 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5629 // from the AND / OR.
5630 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5631   Opc = Op.getOpcode();
5632   if (Opc != ISD::OR && Opc != ISD::AND)
5633     return false;
5634   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5635           Op.getOperand(0).hasOneUse() &&
5636           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5637           Op.getOperand(1).hasOneUse());
5638 }
5639
5640 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5641 // 1 and that the SETCC node has a single use.
5642 static bool isXor1OfSetCC(SDValue Op) {
5643   if (Op.getOpcode() != ISD::XOR)
5644     return false;
5645   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5646   if (N1C && N1C->getAPIntValue() == 1) {
5647     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5648       Op.getOperand(0).hasOneUse();
5649   }
5650   return false;
5651 }
5652
5653 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5654   bool addTest = true;
5655   SDValue Chain = Op.getOperand(0);
5656   SDValue Cond  = Op.getOperand(1);
5657   SDValue Dest  = Op.getOperand(2);
5658   DebugLoc dl = Op.getDebugLoc();
5659   SDValue CC;
5660
5661   if (Cond.getOpcode() == ISD::SETCC)
5662     Cond = LowerSETCC(Cond, DAG);
5663 #if 0
5664   // FIXME: LowerXALUO doesn't handle these!!
5665   else if (Cond.getOpcode() == X86ISD::ADD  ||
5666            Cond.getOpcode() == X86ISD::SUB  ||
5667            Cond.getOpcode() == X86ISD::SMUL ||
5668            Cond.getOpcode() == X86ISD::UMUL)
5669     Cond = LowerXALUO(Cond, DAG);
5670 #endif
5671
5672   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5673   // setting operand in place of the X86ISD::SETCC.
5674   if (Cond.getOpcode() == X86ISD::SETCC) {
5675     CC = Cond.getOperand(0);
5676
5677     SDValue Cmp = Cond.getOperand(1);
5678     unsigned Opc = Cmp.getOpcode();
5679     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5680     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5681       Cond = Cmp;
5682       addTest = false;
5683     } else {
5684       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5685       default: break;
5686       case X86::COND_O:
5687       case X86::COND_B:
5688         // These can only come from an arithmetic instruction with overflow,
5689         // e.g. SADDO, UADDO.
5690         Cond = Cond.getNode()->getOperand(1);
5691         addTest = false;
5692         break;
5693       }
5694     }
5695   } else {
5696     unsigned CondOpc;
5697     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5698       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5699       if (CondOpc == ISD::OR) {
5700         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5701         // two branches instead of an explicit OR instruction with a
5702         // separate test.
5703         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5704             isX86LogicalCmp(Cmp)) {
5705           CC = Cond.getOperand(0).getOperand(0);
5706           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5707                               Chain, Dest, CC, Cmp);
5708           CC = Cond.getOperand(1).getOperand(0);
5709           Cond = Cmp;
5710           addTest = false;
5711         }
5712       } else { // ISD::AND
5713         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5714         // two branches instead of an explicit AND instruction with a
5715         // separate test. However, we only do this if this block doesn't
5716         // have a fall-through edge, because this requires an explicit
5717         // jmp when the condition is false.
5718         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5719             isX86LogicalCmp(Cmp) &&
5720             Op.getNode()->hasOneUse()) {
5721           X86::CondCode CCode =
5722             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5723           CCode = X86::GetOppositeBranchCondition(CCode);
5724           CC = DAG.getConstant(CCode, MVT::i8);
5725           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5726           // Look for an unconditional branch following this conditional branch.
5727           // We need this because we need to reverse the successors in order
5728           // to implement FCMP_OEQ.
5729           if (User.getOpcode() == ISD::BR) {
5730             SDValue FalseBB = User.getOperand(1);
5731             SDValue NewBR =
5732               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5733             assert(NewBR == User);
5734             Dest = FalseBB;
5735
5736             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5737                                 Chain, Dest, CC, Cmp);
5738             X86::CondCode CCode =
5739               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5740             CCode = X86::GetOppositeBranchCondition(CCode);
5741             CC = DAG.getConstant(CCode, MVT::i8);
5742             Cond = Cmp;
5743             addTest = false;
5744           }
5745         }
5746       }
5747     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5748       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5749       // It should be transformed during dag combiner except when the condition
5750       // is set by a arithmetics with overflow node.
5751       X86::CondCode CCode =
5752         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5753       CCode = X86::GetOppositeBranchCondition(CCode);
5754       CC = DAG.getConstant(CCode, MVT::i8);
5755       Cond = Cond.getOperand(0).getOperand(1);
5756       addTest = false;
5757     }
5758   }
5759
5760   if (addTest) {
5761     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5762     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5763   }
5764   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5765                      Chain, Dest, CC, Cond);
5766 }
5767
5768
5769 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5770 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5771 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5772 // that the guard pages used by the OS virtual memory manager are allocated in
5773 // correct sequence.
5774 SDValue
5775 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5776                                            SelectionDAG &DAG) {
5777   assert(Subtarget->isTargetCygMing() &&
5778          "This should be used only on Cygwin/Mingw targets");
5779   DebugLoc dl = Op.getDebugLoc();
5780
5781   // Get the inputs.
5782   SDValue Chain = Op.getOperand(0);
5783   SDValue Size  = Op.getOperand(1);
5784   // FIXME: Ensure alignment here
5785
5786   SDValue Flag;
5787
5788   MVT IntPtr = getPointerTy();
5789   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5790
5791   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5792
5793   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5794   Flag = Chain.getValue(1);
5795
5796   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5797   SDValue Ops[] = { Chain,
5798                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5799                       DAG.getRegister(X86::EAX, IntPtr),
5800                       DAG.getRegister(X86StackPtr, SPTy),
5801                       Flag };
5802   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5803   Flag = Chain.getValue(1);
5804
5805   Chain = DAG.getCALLSEQ_END(Chain,
5806                              DAG.getIntPtrConstant(0, true),
5807                              DAG.getIntPtrConstant(0, true),
5808                              Flag);
5809
5810   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5811
5812   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5813   return DAG.getMergeValues(Ops1, 2, dl);
5814 }
5815
5816 SDValue
5817 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5818                                            SDValue Chain,
5819                                            SDValue Dst, SDValue Src,
5820                                            SDValue Size, unsigned Align,
5821                                            const Value *DstSV,
5822                                            uint64_t DstSVOff) {
5823   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5824
5825   // If not DWORD aligned or size is more than the threshold, call the library.
5826   // The libc version is likely to be faster for these cases. It can use the
5827   // address value and run time information about the CPU.
5828   if ((Align & 3) != 0 ||
5829       !ConstantSize ||
5830       ConstantSize->getZExtValue() >
5831         getSubtarget()->getMaxInlineSizeThreshold()) {
5832     SDValue InFlag(0, 0);
5833
5834     // Check to see if there is a specialized entry-point for memory zeroing.
5835     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5836
5837     if (const char *bzeroEntry =  V &&
5838         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5839       MVT IntPtr = getPointerTy();
5840       const Type *IntPtrTy = TD->getIntPtrType();
5841       TargetLowering::ArgListTy Args;
5842       TargetLowering::ArgListEntry Entry;
5843       Entry.Node = Dst;
5844       Entry.Ty = IntPtrTy;
5845       Args.push_back(Entry);
5846       Entry.Node = Size;
5847       Args.push_back(Entry);
5848       std::pair<SDValue,SDValue> CallResult =
5849         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5850                     0, CallingConv::C, false,
5851                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5852       return CallResult.second;
5853     }
5854
5855     // Otherwise have the target-independent code call memset.
5856     return SDValue();
5857   }
5858
5859   uint64_t SizeVal = ConstantSize->getZExtValue();
5860   SDValue InFlag(0, 0);
5861   MVT AVT;
5862   SDValue Count;
5863   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5864   unsigned BytesLeft = 0;
5865   bool TwoRepStos = false;
5866   if (ValC) {
5867     unsigned ValReg;
5868     uint64_t Val = ValC->getZExtValue() & 255;
5869
5870     // If the value is a constant, then we can potentially use larger sets.
5871     switch (Align & 3) {
5872     case 2:   // WORD aligned
5873       AVT = MVT::i16;
5874       ValReg = X86::AX;
5875       Val = (Val << 8) | Val;
5876       break;
5877     case 0:  // DWORD aligned
5878       AVT = MVT::i32;
5879       ValReg = X86::EAX;
5880       Val = (Val << 8)  | Val;
5881       Val = (Val << 16) | Val;
5882       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5883         AVT = MVT::i64;
5884         ValReg = X86::RAX;
5885         Val = (Val << 32) | Val;
5886       }
5887       break;
5888     default:  // Byte aligned
5889       AVT = MVT::i8;
5890       ValReg = X86::AL;
5891       Count = DAG.getIntPtrConstant(SizeVal);
5892       break;
5893     }
5894
5895     if (AVT.bitsGT(MVT::i8)) {
5896       unsigned UBytes = AVT.getSizeInBits() / 8;
5897       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5898       BytesLeft = SizeVal % UBytes;
5899     }
5900
5901     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5902                               InFlag);
5903     InFlag = Chain.getValue(1);
5904   } else {
5905     AVT = MVT::i8;
5906     Count  = DAG.getIntPtrConstant(SizeVal);
5907     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5908     InFlag = Chain.getValue(1);
5909   }
5910
5911   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5912                                                               X86::ECX,
5913                             Count, InFlag);
5914   InFlag = Chain.getValue(1);
5915   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5916                                                               X86::EDI,
5917                             Dst, InFlag);
5918   InFlag = Chain.getValue(1);
5919
5920   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5921   SmallVector<SDValue, 8> Ops;
5922   Ops.push_back(Chain);
5923   Ops.push_back(DAG.getValueType(AVT));
5924   Ops.push_back(InFlag);
5925   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5926
5927   if (TwoRepStos) {
5928     InFlag = Chain.getValue(1);
5929     Count  = Size;
5930     MVT CVT = Count.getValueType();
5931     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5932                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5933     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
5934                                                              X86::ECX,
5935                               Left, InFlag);
5936     InFlag = Chain.getValue(1);
5937     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5938     Ops.clear();
5939     Ops.push_back(Chain);
5940     Ops.push_back(DAG.getValueType(MVT::i8));
5941     Ops.push_back(InFlag);
5942     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5943   } else if (BytesLeft) {
5944     // Handle the last 1 - 7 bytes.
5945     unsigned Offset = SizeVal - BytesLeft;
5946     MVT AddrVT = Dst.getValueType();
5947     MVT SizeVT = Size.getValueType();
5948
5949     Chain = DAG.getMemset(Chain, dl,
5950                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5951                                       DAG.getConstant(Offset, AddrVT)),
5952                           Src,
5953                           DAG.getConstant(BytesLeft, SizeVT),
5954                           Align, DstSV, DstSVOff + Offset);
5955   }
5956
5957   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5958   return Chain;
5959 }
5960
5961 SDValue
5962 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5963                                       SDValue Chain, SDValue Dst, SDValue Src,
5964                                       SDValue Size, unsigned Align,
5965                                       bool AlwaysInline,
5966                                       const Value *DstSV, uint64_t DstSVOff,
5967                                       const Value *SrcSV, uint64_t SrcSVOff) {
5968   // This requires the copy size to be a constant, preferrably
5969   // within a subtarget-specific limit.
5970   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5971   if (!ConstantSize)
5972     return SDValue();
5973   uint64_t SizeVal = ConstantSize->getZExtValue();
5974   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5975     return SDValue();
5976
5977   /// If not DWORD aligned, call the library.
5978   if ((Align & 3) != 0)
5979     return SDValue();
5980
5981   // DWORD aligned
5982   MVT AVT = MVT::i32;
5983   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5984     AVT = MVT::i64;
5985
5986   unsigned UBytes = AVT.getSizeInBits() / 8;
5987   unsigned CountVal = SizeVal / UBytes;
5988   SDValue Count = DAG.getIntPtrConstant(CountVal);
5989   unsigned BytesLeft = SizeVal % UBytes;
5990
5991   SDValue InFlag(0, 0);
5992   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5993                                                               X86::ECX,
5994                             Count, InFlag);
5995   InFlag = Chain.getValue(1);
5996   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5997                                                              X86::EDI,
5998                             Dst, InFlag);
5999   InFlag = Chain.getValue(1);
6000   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6001                                                               X86::ESI,
6002                             Src, InFlag);
6003   InFlag = Chain.getValue(1);
6004
6005   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6006   SmallVector<SDValue, 8> Ops;
6007   Ops.push_back(Chain);
6008   Ops.push_back(DAG.getValueType(AVT));
6009   Ops.push_back(InFlag);
6010   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
6011
6012   SmallVector<SDValue, 4> Results;
6013   Results.push_back(RepMovs);
6014   if (BytesLeft) {
6015     // Handle the last 1 - 7 bytes.
6016     unsigned Offset = SizeVal - BytesLeft;
6017     MVT DstVT = Dst.getValueType();
6018     MVT SrcVT = Src.getValueType();
6019     MVT SizeVT = Size.getValueType();
6020     Results.push_back(DAG.getMemcpy(Chain, dl,
6021                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6022                                                 DAG.getConstant(Offset, DstVT)),
6023                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6024                                                 DAG.getConstant(Offset, SrcVT)),
6025                                     DAG.getConstant(BytesLeft, SizeVT),
6026                                     Align, AlwaysInline,
6027                                     DstSV, DstSVOff + Offset,
6028                                     SrcSV, SrcSVOff + Offset));
6029   }
6030
6031   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6032                      &Results[0], Results.size());
6033 }
6034
6035 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6036   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6037   DebugLoc dl = Op.getDebugLoc();
6038
6039   if (!Subtarget->is64Bit()) {
6040     // vastart just stores the address of the VarArgsFrameIndex slot into the
6041     // memory location argument.
6042     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6043     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6044   }
6045
6046   // __va_list_tag:
6047   //   gp_offset         (0 - 6 * 8)
6048   //   fp_offset         (48 - 48 + 8 * 16)
6049   //   overflow_arg_area (point to parameters coming in memory).
6050   //   reg_save_area
6051   SmallVector<SDValue, 8> MemOps;
6052   SDValue FIN = Op.getOperand(1);
6053   // Store gp_offset
6054   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6055                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6056                                  FIN, SV, 0);
6057   MemOps.push_back(Store);
6058
6059   // Store fp_offset
6060   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6061                     FIN, DAG.getIntPtrConstant(4));
6062   Store = DAG.getStore(Op.getOperand(0), dl,
6063                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6064                        FIN, SV, 0);
6065   MemOps.push_back(Store);
6066
6067   // Store ptr to overflow_arg_area
6068   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6069                     FIN, DAG.getIntPtrConstant(4));
6070   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6071   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6072   MemOps.push_back(Store);
6073
6074   // Store ptr to reg_save_area.
6075   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6076                     FIN, DAG.getIntPtrConstant(8));
6077   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6078   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6079   MemOps.push_back(Store);
6080   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6081                      &MemOps[0], MemOps.size());
6082 }
6083
6084 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6085   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6086   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6087   SDValue Chain = Op.getOperand(0);
6088   SDValue SrcPtr = Op.getOperand(1);
6089   SDValue SrcSV = Op.getOperand(2);
6090
6091   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6092   return SDValue();
6093 }
6094
6095 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6096   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6097   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6098   SDValue Chain = Op.getOperand(0);
6099   SDValue DstPtr = Op.getOperand(1);
6100   SDValue SrcPtr = Op.getOperand(2);
6101   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6102   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6103   DebugLoc dl = Op.getDebugLoc();
6104
6105   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6106                        DAG.getIntPtrConstant(24), 8, false,
6107                        DstSV, 0, SrcSV, 0);
6108 }
6109
6110 SDValue
6111 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6112   DebugLoc dl = Op.getDebugLoc();
6113   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6114   switch (IntNo) {
6115   default: return SDValue();    // Don't custom lower most intrinsics.
6116   // Comparison intrinsics.
6117   case Intrinsic::x86_sse_comieq_ss:
6118   case Intrinsic::x86_sse_comilt_ss:
6119   case Intrinsic::x86_sse_comile_ss:
6120   case Intrinsic::x86_sse_comigt_ss:
6121   case Intrinsic::x86_sse_comige_ss:
6122   case Intrinsic::x86_sse_comineq_ss:
6123   case Intrinsic::x86_sse_ucomieq_ss:
6124   case Intrinsic::x86_sse_ucomilt_ss:
6125   case Intrinsic::x86_sse_ucomile_ss:
6126   case Intrinsic::x86_sse_ucomigt_ss:
6127   case Intrinsic::x86_sse_ucomige_ss:
6128   case Intrinsic::x86_sse_ucomineq_ss:
6129   case Intrinsic::x86_sse2_comieq_sd:
6130   case Intrinsic::x86_sse2_comilt_sd:
6131   case Intrinsic::x86_sse2_comile_sd:
6132   case Intrinsic::x86_sse2_comigt_sd:
6133   case Intrinsic::x86_sse2_comige_sd:
6134   case Intrinsic::x86_sse2_comineq_sd:
6135   case Intrinsic::x86_sse2_ucomieq_sd:
6136   case Intrinsic::x86_sse2_ucomilt_sd:
6137   case Intrinsic::x86_sse2_ucomile_sd:
6138   case Intrinsic::x86_sse2_ucomigt_sd:
6139   case Intrinsic::x86_sse2_ucomige_sd:
6140   case Intrinsic::x86_sse2_ucomineq_sd: {
6141     unsigned Opc = 0;
6142     ISD::CondCode CC = ISD::SETCC_INVALID;
6143     switch (IntNo) {
6144     default: break;
6145     case Intrinsic::x86_sse_comieq_ss:
6146     case Intrinsic::x86_sse2_comieq_sd:
6147       Opc = X86ISD::COMI;
6148       CC = ISD::SETEQ;
6149       break;
6150     case Intrinsic::x86_sse_comilt_ss:
6151     case Intrinsic::x86_sse2_comilt_sd:
6152       Opc = X86ISD::COMI;
6153       CC = ISD::SETLT;
6154       break;
6155     case Intrinsic::x86_sse_comile_ss:
6156     case Intrinsic::x86_sse2_comile_sd:
6157       Opc = X86ISD::COMI;
6158       CC = ISD::SETLE;
6159       break;
6160     case Intrinsic::x86_sse_comigt_ss:
6161     case Intrinsic::x86_sse2_comigt_sd:
6162       Opc = X86ISD::COMI;
6163       CC = ISD::SETGT;
6164       break;
6165     case Intrinsic::x86_sse_comige_ss:
6166     case Intrinsic::x86_sse2_comige_sd:
6167       Opc = X86ISD::COMI;
6168       CC = ISD::SETGE;
6169       break;
6170     case Intrinsic::x86_sse_comineq_ss:
6171     case Intrinsic::x86_sse2_comineq_sd:
6172       Opc = X86ISD::COMI;
6173       CC = ISD::SETNE;
6174       break;
6175     case Intrinsic::x86_sse_ucomieq_ss:
6176     case Intrinsic::x86_sse2_ucomieq_sd:
6177       Opc = X86ISD::UCOMI;
6178       CC = ISD::SETEQ;
6179       break;
6180     case Intrinsic::x86_sse_ucomilt_ss:
6181     case Intrinsic::x86_sse2_ucomilt_sd:
6182       Opc = X86ISD::UCOMI;
6183       CC = ISD::SETLT;
6184       break;
6185     case Intrinsic::x86_sse_ucomile_ss:
6186     case Intrinsic::x86_sse2_ucomile_sd:
6187       Opc = X86ISD::UCOMI;
6188       CC = ISD::SETLE;
6189       break;
6190     case Intrinsic::x86_sse_ucomigt_ss:
6191     case Intrinsic::x86_sse2_ucomigt_sd:
6192       Opc = X86ISD::UCOMI;
6193       CC = ISD::SETGT;
6194       break;
6195     case Intrinsic::x86_sse_ucomige_ss:
6196     case Intrinsic::x86_sse2_ucomige_sd:
6197       Opc = X86ISD::UCOMI;
6198       CC = ISD::SETGE;
6199       break;
6200     case Intrinsic::x86_sse_ucomineq_ss:
6201     case Intrinsic::x86_sse2_ucomineq_sd:
6202       Opc = X86ISD::UCOMI;
6203       CC = ISD::SETNE;
6204       break;
6205     }
6206
6207     SDValue LHS = Op.getOperand(1);
6208     SDValue RHS = Op.getOperand(2);
6209     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6210     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6211     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6212                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6213     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6214   }
6215
6216   // Fix vector shift instructions where the last operand is a non-immediate
6217   // i32 value.
6218   case Intrinsic::x86_sse2_pslli_w:
6219   case Intrinsic::x86_sse2_pslli_d:
6220   case Intrinsic::x86_sse2_pslli_q:
6221   case Intrinsic::x86_sse2_psrli_w:
6222   case Intrinsic::x86_sse2_psrli_d:
6223   case Intrinsic::x86_sse2_psrli_q:
6224   case Intrinsic::x86_sse2_psrai_w:
6225   case Intrinsic::x86_sse2_psrai_d:
6226   case Intrinsic::x86_mmx_pslli_w:
6227   case Intrinsic::x86_mmx_pslli_d:
6228   case Intrinsic::x86_mmx_pslli_q:
6229   case Intrinsic::x86_mmx_psrli_w:
6230   case Intrinsic::x86_mmx_psrli_d:
6231   case Intrinsic::x86_mmx_psrli_q:
6232   case Intrinsic::x86_mmx_psrai_w:
6233   case Intrinsic::x86_mmx_psrai_d: {
6234     SDValue ShAmt = Op.getOperand(2);
6235     if (isa<ConstantSDNode>(ShAmt))
6236       return SDValue();
6237
6238     unsigned NewIntNo = 0;
6239     MVT ShAmtVT = MVT::v4i32;
6240     switch (IntNo) {
6241     case Intrinsic::x86_sse2_pslli_w:
6242       NewIntNo = Intrinsic::x86_sse2_psll_w;
6243       break;
6244     case Intrinsic::x86_sse2_pslli_d:
6245       NewIntNo = Intrinsic::x86_sse2_psll_d;
6246       break;
6247     case Intrinsic::x86_sse2_pslli_q:
6248       NewIntNo = Intrinsic::x86_sse2_psll_q;
6249       break;
6250     case Intrinsic::x86_sse2_psrli_w:
6251       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6252       break;
6253     case Intrinsic::x86_sse2_psrli_d:
6254       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6255       break;
6256     case Intrinsic::x86_sse2_psrli_q:
6257       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6258       break;
6259     case Intrinsic::x86_sse2_psrai_w:
6260       NewIntNo = Intrinsic::x86_sse2_psra_w;
6261       break;
6262     case Intrinsic::x86_sse2_psrai_d:
6263       NewIntNo = Intrinsic::x86_sse2_psra_d;
6264       break;
6265     default: {
6266       ShAmtVT = MVT::v2i32;
6267       switch (IntNo) {
6268       case Intrinsic::x86_mmx_pslli_w:
6269         NewIntNo = Intrinsic::x86_mmx_psll_w;
6270         break;
6271       case Intrinsic::x86_mmx_pslli_d:
6272         NewIntNo = Intrinsic::x86_mmx_psll_d;
6273         break;
6274       case Intrinsic::x86_mmx_pslli_q:
6275         NewIntNo = Intrinsic::x86_mmx_psll_q;
6276         break;
6277       case Intrinsic::x86_mmx_psrli_w:
6278         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6279         break;
6280       case Intrinsic::x86_mmx_psrli_d:
6281         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6282         break;
6283       case Intrinsic::x86_mmx_psrli_q:
6284         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6285         break;
6286       case Intrinsic::x86_mmx_psrai_w:
6287         NewIntNo = Intrinsic::x86_mmx_psra_w;
6288         break;
6289       case Intrinsic::x86_mmx_psrai_d:
6290         NewIntNo = Intrinsic::x86_mmx_psra_d;
6291         break;
6292       default: LLVM_UNREACHABLE("Impossible intrinsic");  // Can't reach here.
6293       }
6294       break;
6295     }
6296     }
6297     MVT VT = Op.getValueType();
6298     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6299                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6300     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6301                        DAG.getConstant(NewIntNo, MVT::i32),
6302                        Op.getOperand(1), ShAmt);
6303   }
6304   }
6305 }
6306
6307 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6308   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6309   DebugLoc dl = Op.getDebugLoc();
6310
6311   if (Depth > 0) {
6312     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6313     SDValue Offset =
6314       DAG.getConstant(TD->getPointerSize(),
6315                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6316     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6317                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6318                                    FrameAddr, Offset),
6319                        NULL, 0);
6320   }
6321
6322   // Just load the return address.
6323   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6324   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6325                      RetAddrFI, NULL, 0);
6326 }
6327
6328 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6329   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6330   MFI->setFrameAddressIsTaken(true);
6331   MVT VT = Op.getValueType();
6332   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6333   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6334   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6335   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6336   while (Depth--)
6337     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6338   return FrameAddr;
6339 }
6340
6341 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6342                                                      SelectionDAG &DAG) {
6343   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6344 }
6345
6346 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6347 {
6348   MachineFunction &MF = DAG.getMachineFunction();
6349   SDValue Chain     = Op.getOperand(0);
6350   SDValue Offset    = Op.getOperand(1);
6351   SDValue Handler   = Op.getOperand(2);
6352   DebugLoc dl       = Op.getDebugLoc();
6353
6354   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6355                                   getPointerTy());
6356   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6357
6358   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6359                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6360   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6361   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6362   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6363   MF.getRegInfo().addLiveOut(StoreAddrReg);
6364
6365   return DAG.getNode(X86ISD::EH_RETURN, dl,
6366                      MVT::Other,
6367                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6368 }
6369
6370 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6371                                              SelectionDAG &DAG) {
6372   SDValue Root = Op.getOperand(0);
6373   SDValue Trmp = Op.getOperand(1); // trampoline
6374   SDValue FPtr = Op.getOperand(2); // nested function
6375   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6376   DebugLoc dl  = Op.getDebugLoc();
6377
6378   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6379
6380   const X86InstrInfo *TII =
6381     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6382
6383   if (Subtarget->is64Bit()) {
6384     SDValue OutChains[6];
6385
6386     // Large code-model.
6387
6388     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6389     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6390
6391     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6392     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6393
6394     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6395
6396     // Load the pointer to the nested function into R11.
6397     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6398     SDValue Addr = Trmp;
6399     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6400                                 Addr, TrmpAddr, 0);
6401
6402     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6403                        DAG.getConstant(2, MVT::i64));
6404     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6405
6406     // Load the 'nest' parameter value into R10.
6407     // R10 is specified in X86CallingConv.td
6408     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6409     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6410                        DAG.getConstant(10, MVT::i64));
6411     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6412                                 Addr, TrmpAddr, 10);
6413
6414     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6415                        DAG.getConstant(12, MVT::i64));
6416     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6417
6418     // Jump to the nested function.
6419     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6420     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6421                        DAG.getConstant(20, MVT::i64));
6422     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6423                                 Addr, TrmpAddr, 20);
6424
6425     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6426     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6427                        DAG.getConstant(22, MVT::i64));
6428     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6429                                 TrmpAddr, 22);
6430
6431     SDValue Ops[] =
6432       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6433     return DAG.getMergeValues(Ops, 2, dl);
6434   } else {
6435     const Function *Func =
6436       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6437     unsigned CC = Func->getCallingConv();
6438     unsigned NestReg;
6439
6440     switch (CC) {
6441     default:
6442       assert(0 && "Unsupported calling convention");
6443     case CallingConv::C:
6444     case CallingConv::X86_StdCall: {
6445       // Pass 'nest' parameter in ECX.
6446       // Must be kept in sync with X86CallingConv.td
6447       NestReg = X86::ECX;
6448
6449       // Check that ECX wasn't needed by an 'inreg' parameter.
6450       const FunctionType *FTy = Func->getFunctionType();
6451       const AttrListPtr &Attrs = Func->getAttributes();
6452
6453       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6454         unsigned InRegCount = 0;
6455         unsigned Idx = 1;
6456
6457         for (FunctionType::param_iterator I = FTy->param_begin(),
6458              E = FTy->param_end(); I != E; ++I, ++Idx)
6459           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6460             // FIXME: should only count parameters that are lowered to integers.
6461             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6462
6463         if (InRegCount > 2) {
6464           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6465         }
6466       }
6467       break;
6468     }
6469     case CallingConv::X86_FastCall:
6470     case CallingConv::Fast:
6471       // Pass 'nest' parameter in EAX.
6472       // Must be kept in sync with X86CallingConv.td
6473       NestReg = X86::EAX;
6474       break;
6475     }
6476
6477     SDValue OutChains[4];
6478     SDValue Addr, Disp;
6479
6480     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6481                        DAG.getConstant(10, MVT::i32));
6482     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6483
6484     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6485     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6486     OutChains[0] = DAG.getStore(Root, dl,
6487                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6488                                 Trmp, TrmpAddr, 0);
6489
6490     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6491                        DAG.getConstant(1, MVT::i32));
6492     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6493
6494     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6495     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6496                        DAG.getConstant(5, MVT::i32));
6497     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6498                                 TrmpAddr, 5, false, 1);
6499
6500     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6501                        DAG.getConstant(6, MVT::i32));
6502     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6503
6504     SDValue Ops[] =
6505       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6506     return DAG.getMergeValues(Ops, 2, dl);
6507   }
6508 }
6509
6510 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6511   /*
6512    The rounding mode is in bits 11:10 of FPSR, and has the following
6513    settings:
6514      00 Round to nearest
6515      01 Round to -inf
6516      10 Round to +inf
6517      11 Round to 0
6518
6519   FLT_ROUNDS, on the other hand, expects the following:
6520     -1 Undefined
6521      0 Round to 0
6522      1 Round to nearest
6523      2 Round to +inf
6524      3 Round to -inf
6525
6526   To perform the conversion, we do:
6527     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6528   */
6529
6530   MachineFunction &MF = DAG.getMachineFunction();
6531   const TargetMachine &TM = MF.getTarget();
6532   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6533   unsigned StackAlignment = TFI.getStackAlignment();
6534   MVT VT = Op.getValueType();
6535   DebugLoc dl = Op.getDebugLoc();
6536
6537   // Save FP Control Word to stack slot
6538   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6539   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6540
6541   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6542                               DAG.getEntryNode(), StackSlot);
6543
6544   // Load FP Control Word from stack slot
6545   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6546
6547   // Transform as necessary
6548   SDValue CWD1 =
6549     DAG.getNode(ISD::SRL, dl, MVT::i16,
6550                 DAG.getNode(ISD::AND, dl, MVT::i16,
6551                             CWD, DAG.getConstant(0x800, MVT::i16)),
6552                 DAG.getConstant(11, MVT::i8));
6553   SDValue CWD2 =
6554     DAG.getNode(ISD::SRL, dl, MVT::i16,
6555                 DAG.getNode(ISD::AND, dl, MVT::i16,
6556                             CWD, DAG.getConstant(0x400, MVT::i16)),
6557                 DAG.getConstant(9, MVT::i8));
6558
6559   SDValue RetVal =
6560     DAG.getNode(ISD::AND, dl, MVT::i16,
6561                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6562                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6563                             DAG.getConstant(1, MVT::i16)),
6564                 DAG.getConstant(3, MVT::i16));
6565
6566
6567   return DAG.getNode((VT.getSizeInBits() < 16 ?
6568                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6569 }
6570
6571 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6572   MVT VT = Op.getValueType();
6573   MVT OpVT = VT;
6574   unsigned NumBits = VT.getSizeInBits();
6575   DebugLoc dl = Op.getDebugLoc();
6576
6577   Op = Op.getOperand(0);
6578   if (VT == MVT::i8) {
6579     // Zero extend to i32 since there is not an i8 bsr.
6580     OpVT = MVT::i32;
6581     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6582   }
6583
6584   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6585   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6586   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6587
6588   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6589   SmallVector<SDValue, 4> Ops;
6590   Ops.push_back(Op);
6591   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6592   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6593   Ops.push_back(Op.getValue(1));
6594   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6595
6596   // Finally xor with NumBits-1.
6597   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6598
6599   if (VT == MVT::i8)
6600     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6601   return Op;
6602 }
6603
6604 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6605   MVT VT = Op.getValueType();
6606   MVT OpVT = VT;
6607   unsigned NumBits = VT.getSizeInBits();
6608   DebugLoc dl = Op.getDebugLoc();
6609
6610   Op = Op.getOperand(0);
6611   if (VT == MVT::i8) {
6612     OpVT = MVT::i32;
6613     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6614   }
6615
6616   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6617   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6618   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6619
6620   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6621   SmallVector<SDValue, 4> Ops;
6622   Ops.push_back(Op);
6623   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6624   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6625   Ops.push_back(Op.getValue(1));
6626   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6627
6628   if (VT == MVT::i8)
6629     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6630   return Op;
6631 }
6632
6633 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6634   MVT VT = Op.getValueType();
6635   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6636   DebugLoc dl = Op.getDebugLoc();
6637
6638   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6639   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6640   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6641   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6642   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6643   //
6644   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6645   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6646   //  return AloBlo + AloBhi + AhiBlo;
6647
6648   SDValue A = Op.getOperand(0);
6649   SDValue B = Op.getOperand(1);
6650
6651   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6652                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6653                        A, DAG.getConstant(32, MVT::i32));
6654   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6655                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6656                        B, DAG.getConstant(32, MVT::i32));
6657   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6658                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6659                        A, B);
6660   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6661                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6662                        A, Bhi);
6663   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6664                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6665                        Ahi, B);
6666   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6667                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6668                        AloBhi, DAG.getConstant(32, MVT::i32));
6669   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6670                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6671                        AhiBlo, DAG.getConstant(32, MVT::i32));
6672   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6673   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6674   return Res;
6675 }
6676
6677
6678 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6679   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6680   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6681   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6682   // has only one use.
6683   SDNode *N = Op.getNode();
6684   SDValue LHS = N->getOperand(0);
6685   SDValue RHS = N->getOperand(1);
6686   unsigned BaseOp = 0;
6687   unsigned Cond = 0;
6688   DebugLoc dl = Op.getDebugLoc();
6689
6690   switch (Op.getOpcode()) {
6691   default: assert(0 && "Unknown ovf instruction!");
6692   case ISD::SADDO:
6693     // A subtract of one will be selected as a INC. Note that INC doesn't
6694     // set CF, so we can't do this for UADDO.
6695     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6696       if (C->getAPIntValue() == 1) {
6697         BaseOp = X86ISD::INC;
6698         Cond = X86::COND_O;
6699         break;
6700       }
6701     BaseOp = X86ISD::ADD;
6702     Cond = X86::COND_O;
6703     break;
6704   case ISD::UADDO:
6705     BaseOp = X86ISD::ADD;
6706     Cond = X86::COND_B;
6707     break;
6708   case ISD::SSUBO:
6709     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6710     // set CF, so we can't do this for USUBO.
6711     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6712       if (C->getAPIntValue() == 1) {
6713         BaseOp = X86ISD::DEC;
6714         Cond = X86::COND_O;
6715         break;
6716       }
6717     BaseOp = X86ISD::SUB;
6718     Cond = X86::COND_O;
6719     break;
6720   case ISD::USUBO:
6721     BaseOp = X86ISD::SUB;
6722     Cond = X86::COND_B;
6723     break;
6724   case ISD::SMULO:
6725     BaseOp = X86ISD::SMUL;
6726     Cond = X86::COND_O;
6727     break;
6728   case ISD::UMULO:
6729     BaseOp = X86ISD::UMUL;
6730     Cond = X86::COND_B;
6731     break;
6732   }
6733
6734   // Also sets EFLAGS.
6735   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6736   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6737
6738   SDValue SetCC =
6739     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6740                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6741
6742   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6743   return Sum;
6744 }
6745
6746 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6747   MVT T = Op.getValueType();
6748   DebugLoc dl = Op.getDebugLoc();
6749   unsigned Reg = 0;
6750   unsigned size = 0;
6751   switch(T.getSimpleVT()) {
6752   default:
6753     assert(false && "Invalid value type!");
6754   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6755   case MVT::i16: Reg = X86::AX;  size = 2; break;
6756   case MVT::i32: Reg = X86::EAX; size = 4; break;
6757   case MVT::i64:
6758     assert(Subtarget->is64Bit() && "Node not type legal!");
6759     Reg = X86::RAX; size = 8;
6760     break;
6761   }
6762   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6763                                     Op.getOperand(2), SDValue());
6764   SDValue Ops[] = { cpIn.getValue(0),
6765                     Op.getOperand(1),
6766                     Op.getOperand(3),
6767                     DAG.getTargetConstant(size, MVT::i8),
6768                     cpIn.getValue(1) };
6769   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6770   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6771   SDValue cpOut =
6772     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6773   return cpOut;
6774 }
6775
6776 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6777                                                  SelectionDAG &DAG) {
6778   assert(Subtarget->is64Bit() && "Result not type legalized?");
6779   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6780   SDValue TheChain = Op.getOperand(0);
6781   DebugLoc dl = Op.getDebugLoc();
6782   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6783   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6784   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6785                                    rax.getValue(2));
6786   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6787                             DAG.getConstant(32, MVT::i8));
6788   SDValue Ops[] = {
6789     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6790     rdx.getValue(1)
6791   };
6792   return DAG.getMergeValues(Ops, 2, dl);
6793 }
6794
6795 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6796   SDNode *Node = Op.getNode();
6797   DebugLoc dl = Node->getDebugLoc();
6798   MVT T = Node->getValueType(0);
6799   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6800                               DAG.getConstant(0, T), Node->getOperand(2));
6801   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6802                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6803                        Node->getOperand(0),
6804                        Node->getOperand(1), negOp,
6805                        cast<AtomicSDNode>(Node)->getSrcValue(),
6806                        cast<AtomicSDNode>(Node)->getAlignment());
6807 }
6808
6809 /// LowerOperation - Provide custom lowering hooks for some operations.
6810 ///
6811 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6812   switch (Op.getOpcode()) {
6813   default: assert(0 && "Should not custom lower this!");
6814   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6815   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6816   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6817   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6818   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6819   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6820   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6821   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6822   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6823   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6824   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6825   case ISD::SHL_PARTS:
6826   case ISD::SRA_PARTS:
6827   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6828   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6829   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6830   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6831   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
6832   case ISD::FABS:               return LowerFABS(Op, DAG);
6833   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6834   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6835   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6836   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6837   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6838   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6839   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6840   case ISD::CALL:               return LowerCALL(Op, DAG);
6841   case ISD::RET:                return LowerRET(Op, DAG);
6842   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6843   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6844   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6845   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6846   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6847   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6848   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6849   case ISD::FRAME_TO_ARGS_OFFSET:
6850                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6851   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6852   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6853   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6854   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6855   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6856   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6857   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6858   case ISD::SADDO:
6859   case ISD::UADDO:
6860   case ISD::SSUBO:
6861   case ISD::USUBO:
6862   case ISD::SMULO:
6863   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6864   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6865   }
6866 }
6867
6868 void X86TargetLowering::
6869 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6870                         SelectionDAG &DAG, unsigned NewOp) {
6871   MVT T = Node->getValueType(0);
6872   DebugLoc dl = Node->getDebugLoc();
6873   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6874
6875   SDValue Chain = Node->getOperand(0);
6876   SDValue In1 = Node->getOperand(1);
6877   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6878                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6879   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6880                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6881   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6882   // have a MemOperand.  Pass the info through as a normal operand.
6883   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6884   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6885   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6886   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6887   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6888   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6889   Results.push_back(Result.getValue(2));
6890 }
6891
6892 /// ReplaceNodeResults - Replace a node with an illegal result type
6893 /// with a new node built out of custom code.
6894 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6895                                            SmallVectorImpl<SDValue>&Results,
6896                                            SelectionDAG &DAG) {
6897   DebugLoc dl = N->getDebugLoc();
6898   switch (N->getOpcode()) {
6899   default:
6900     assert(false && "Do not know how to custom type legalize this operation!");
6901     return;
6902   case ISD::FP_TO_SINT: {
6903     std::pair<SDValue,SDValue> Vals =
6904         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
6905     SDValue FIST = Vals.first, StackSlot = Vals.second;
6906     if (FIST.getNode() != 0) {
6907       MVT VT = N->getValueType(0);
6908       // Return a load from the stack slot.
6909       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6910     }
6911     return;
6912   }
6913   case ISD::READCYCLECOUNTER: {
6914     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6915     SDValue TheChain = N->getOperand(0);
6916     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6917     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
6918                                      rd.getValue(1));
6919     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6920                                      eax.getValue(2));
6921     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6922     SDValue Ops[] = { eax, edx };
6923     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6924     Results.push_back(edx.getValue(1));
6925     return;
6926   }
6927   case ISD::ATOMIC_CMP_SWAP: {
6928     MVT T = N->getValueType(0);
6929     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6930     SDValue cpInL, cpInH;
6931     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6932                         DAG.getConstant(0, MVT::i32));
6933     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6934                         DAG.getConstant(1, MVT::i32));
6935     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
6936     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
6937                              cpInL.getValue(1));
6938     SDValue swapInL, swapInH;
6939     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6940                           DAG.getConstant(0, MVT::i32));
6941     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6942                           DAG.getConstant(1, MVT::i32));
6943     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
6944                                cpInH.getValue(1));
6945     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
6946                                swapInL.getValue(1));
6947     SDValue Ops[] = { swapInH.getValue(0),
6948                       N->getOperand(1),
6949                       swapInH.getValue(1) };
6950     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6951     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
6952     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
6953                                         MVT::i32, Result.getValue(1));
6954     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
6955                                         MVT::i32, cpOutL.getValue(2));
6956     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6957     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6958     Results.push_back(cpOutH.getValue(1));
6959     return;
6960   }
6961   case ISD::ATOMIC_LOAD_ADD:
6962     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6963     return;
6964   case ISD::ATOMIC_LOAD_AND:
6965     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6966     return;
6967   case ISD::ATOMIC_LOAD_NAND:
6968     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6969     return;
6970   case ISD::ATOMIC_LOAD_OR:
6971     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6972     return;
6973   case ISD::ATOMIC_LOAD_SUB:
6974     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6975     return;
6976   case ISD::ATOMIC_LOAD_XOR:
6977     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
6978     return;
6979   case ISD::ATOMIC_SWAP:
6980     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
6981     return;
6982   }
6983 }
6984
6985 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
6986   switch (Opcode) {
6987   default: return NULL;
6988   case X86ISD::BSF:                return "X86ISD::BSF";
6989   case X86ISD::BSR:                return "X86ISD::BSR";
6990   case X86ISD::SHLD:               return "X86ISD::SHLD";
6991   case X86ISD::SHRD:               return "X86ISD::SHRD";
6992   case X86ISD::FAND:               return "X86ISD::FAND";
6993   case X86ISD::FOR:                return "X86ISD::FOR";
6994   case X86ISD::FXOR:               return "X86ISD::FXOR";
6995   case X86ISD::FSRL:               return "X86ISD::FSRL";
6996   case X86ISD::FILD:               return "X86ISD::FILD";
6997   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
6998   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
6999   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7000   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7001   case X86ISD::FLD:                return "X86ISD::FLD";
7002   case X86ISD::FST:                return "X86ISD::FST";
7003   case X86ISD::CALL:               return "X86ISD::CALL";
7004   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
7005   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7006   case X86ISD::BT:                 return "X86ISD::BT";
7007   case X86ISD::CMP:                return "X86ISD::CMP";
7008   case X86ISD::COMI:               return "X86ISD::COMI";
7009   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7010   case X86ISD::SETCC:              return "X86ISD::SETCC";
7011   case X86ISD::CMOV:               return "X86ISD::CMOV";
7012   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7013   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7014   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7015   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7016   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7017   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7018   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7019   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7020   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7021   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7022   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7023   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7024   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7025   case X86ISD::FMAX:               return "X86ISD::FMAX";
7026   case X86ISD::FMIN:               return "X86ISD::FMIN";
7027   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7028   case X86ISD::FRCP:               return "X86ISD::FRCP";
7029   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7030   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7031   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7032   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7033   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7034   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7035   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7036   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7037   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7038   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7039   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7040   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7041   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7042   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7043   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7044   case X86ISD::VSHL:               return "X86ISD::VSHL";
7045   case X86ISD::VSRL:               return "X86ISD::VSRL";
7046   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7047   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7048   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7049   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7050   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7051   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7052   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7053   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7054   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7055   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7056   case X86ISD::ADD:                return "X86ISD::ADD";
7057   case X86ISD::SUB:                return "X86ISD::SUB";
7058   case X86ISD::SMUL:               return "X86ISD::SMUL";
7059   case X86ISD::UMUL:               return "X86ISD::UMUL";
7060   case X86ISD::INC:                return "X86ISD::INC";
7061   case X86ISD::DEC:                return "X86ISD::DEC";
7062   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7063   }
7064 }
7065
7066 // isLegalAddressingMode - Return true if the addressing mode represented
7067 // by AM is legal for this target, for a load/store of the specified type.
7068 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7069                                               const Type *Ty) const {
7070   // X86 supports extremely general addressing modes.
7071
7072   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7073   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
7074     return false;
7075
7076   if (AM.BaseGV) {
7077     // We can only fold this if we don't need an extra load.
7078     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine()))
7079       return false;
7080     // If BaseGV requires a register, we cannot also have a BaseReg.
7081     if (Subtarget->GVRequiresRegister(AM.BaseGV, getTargetMachine()) &&
7082         AM.HasBaseReg)
7083       return false;
7084
7085     // X86-64 only supports addr of globals in small code model.
7086     if (Subtarget->is64Bit()) {
7087       if (getTargetMachine().getCodeModel() != CodeModel::Small)
7088         return false;
7089       // If lower 4G is not available, then we must use rip-relative addressing.
7090       if (AM.BaseOffs || AM.Scale > 1)
7091         return false;
7092     }
7093   }
7094
7095   switch (AM.Scale) {
7096   case 0:
7097   case 1:
7098   case 2:
7099   case 4:
7100   case 8:
7101     // These scales always work.
7102     break;
7103   case 3:
7104   case 5:
7105   case 9:
7106     // These scales are formed with basereg+scalereg.  Only accept if there is
7107     // no basereg yet.
7108     if (AM.HasBaseReg)
7109       return false;
7110     break;
7111   default:  // Other stuff never works.
7112     return false;
7113   }
7114
7115   return true;
7116 }
7117
7118
7119 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7120   if (!Ty1->isInteger() || !Ty2->isInteger())
7121     return false;
7122   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7123   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7124   if (NumBits1 <= NumBits2)
7125     return false;
7126   return Subtarget->is64Bit() || NumBits1 < 64;
7127 }
7128
7129 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
7130   if (!VT1.isInteger() || !VT2.isInteger())
7131     return false;
7132   unsigned NumBits1 = VT1.getSizeInBits();
7133   unsigned NumBits2 = VT2.getSizeInBits();
7134   if (NumBits1 <= NumBits2)
7135     return false;
7136   return Subtarget->is64Bit() || NumBits1 < 64;
7137 }
7138
7139 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7140   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7141   return Ty1 == Type::Int32Ty && Ty2 == Type::Int64Ty && Subtarget->is64Bit();
7142 }
7143
7144 bool X86TargetLowering::isZExtFree(MVT VT1, MVT VT2) const {
7145   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7146   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7147 }
7148
7149 bool X86TargetLowering::isNarrowingProfitable(MVT VT1, MVT VT2) const {
7150   // i16 instructions are longer (0x66 prefix) and potentially slower.
7151   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7152 }
7153
7154 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7155 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7156 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7157 /// are assumed to be legal.
7158 bool
7159 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7160                                       MVT VT) const {
7161   // Only do shuffles on 128-bit vector types for now.
7162   if (VT.getSizeInBits() == 64)
7163     return false;
7164
7165   // FIXME: pshufb, blends, palignr, shifts.
7166   return (VT.getVectorNumElements() == 2 ||
7167           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7168           isMOVLMask(M, VT) ||
7169           isSHUFPMask(M, VT) ||
7170           isPSHUFDMask(M, VT) ||
7171           isPSHUFHWMask(M, VT) ||
7172           isPSHUFLWMask(M, VT) ||
7173           isUNPCKLMask(M, VT) ||
7174           isUNPCKHMask(M, VT) ||
7175           isUNPCKL_v_undef_Mask(M, VT) ||
7176           isUNPCKH_v_undef_Mask(M, VT));
7177 }
7178
7179 bool
7180 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7181                                           MVT VT) const {
7182   unsigned NumElts = VT.getVectorNumElements();
7183   // FIXME: This collection of masks seems suspect.
7184   if (NumElts == 2)
7185     return true;
7186   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7187     return (isMOVLMask(Mask, VT)  ||
7188             isCommutedMOVLMask(Mask, VT, true) ||
7189             isSHUFPMask(Mask, VT) ||
7190             isCommutedSHUFPMask(Mask, VT));
7191   }
7192   return false;
7193 }
7194
7195 //===----------------------------------------------------------------------===//
7196 //                           X86 Scheduler Hooks
7197 //===----------------------------------------------------------------------===//
7198
7199 // private utility function
7200 MachineBasicBlock *
7201 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7202                                                        MachineBasicBlock *MBB,
7203                                                        unsigned regOpc,
7204                                                        unsigned immOpc,
7205                                                        unsigned LoadOpc,
7206                                                        unsigned CXchgOpc,
7207                                                        unsigned copyOpc,
7208                                                        unsigned notOpc,
7209                                                        unsigned EAXreg,
7210                                                        TargetRegisterClass *RC,
7211                                                        bool invSrc) const {
7212   // For the atomic bitwise operator, we generate
7213   //   thisMBB:
7214   //   newMBB:
7215   //     ld  t1 = [bitinstr.addr]
7216   //     op  t2 = t1, [bitinstr.val]
7217   //     mov EAX = t1
7218   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7219   //     bz  newMBB
7220   //     fallthrough -->nextMBB
7221   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7222   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7223   MachineFunction::iterator MBBIter = MBB;
7224   ++MBBIter;
7225
7226   /// First build the CFG
7227   MachineFunction *F = MBB->getParent();
7228   MachineBasicBlock *thisMBB = MBB;
7229   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7230   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7231   F->insert(MBBIter, newMBB);
7232   F->insert(MBBIter, nextMBB);
7233
7234   // Move all successors to thisMBB to nextMBB
7235   nextMBB->transferSuccessors(thisMBB);
7236
7237   // Update thisMBB to fall through to newMBB
7238   thisMBB->addSuccessor(newMBB);
7239
7240   // newMBB jumps to itself and fall through to nextMBB
7241   newMBB->addSuccessor(nextMBB);
7242   newMBB->addSuccessor(newMBB);
7243
7244   // Insert instructions into newMBB based on incoming instruction
7245   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7246          "unexpected number of operands");
7247   DebugLoc dl = bInstr->getDebugLoc();
7248   MachineOperand& destOper = bInstr->getOperand(0);
7249   MachineOperand* argOpers[2 + X86AddrNumOperands];
7250   int numArgs = bInstr->getNumOperands() - 1;
7251   for (int i=0; i < numArgs; ++i)
7252     argOpers[i] = &bInstr->getOperand(i+1);
7253
7254   // x86 address has 4 operands: base, index, scale, and displacement
7255   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7256   int valArgIndx = lastAddrIndx + 1;
7257
7258   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7259   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7260   for (int i=0; i <= lastAddrIndx; ++i)
7261     (*MIB).addOperand(*argOpers[i]);
7262
7263   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7264   if (invSrc) {
7265     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7266   }
7267   else
7268     tt = t1;
7269
7270   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7271   assert((argOpers[valArgIndx]->isReg() ||
7272           argOpers[valArgIndx]->isImm()) &&
7273          "invalid operand");
7274   if (argOpers[valArgIndx]->isReg())
7275     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7276   else
7277     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7278   MIB.addReg(tt);
7279   (*MIB).addOperand(*argOpers[valArgIndx]);
7280
7281   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7282   MIB.addReg(t1);
7283
7284   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7285   for (int i=0; i <= lastAddrIndx; ++i)
7286     (*MIB).addOperand(*argOpers[i]);
7287   MIB.addReg(t2);
7288   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7289   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7290
7291   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7292   MIB.addReg(EAXreg);
7293
7294   // insert branch
7295   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7296
7297   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7298   return nextMBB;
7299 }
7300
7301 // private utility function:  64 bit atomics on 32 bit host.
7302 MachineBasicBlock *
7303 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7304                                                        MachineBasicBlock *MBB,
7305                                                        unsigned regOpcL,
7306                                                        unsigned regOpcH,
7307                                                        unsigned immOpcL,
7308                                                        unsigned immOpcH,
7309                                                        bool invSrc) const {
7310   // For the atomic bitwise operator, we generate
7311   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7312   //     ld t1,t2 = [bitinstr.addr]
7313   //   newMBB:
7314   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7315   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7316   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7317   //     mov ECX, EBX <- t5, t6
7318   //     mov EAX, EDX <- t1, t2
7319   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7320   //     mov t3, t4 <- EAX, EDX
7321   //     bz  newMBB
7322   //     result in out1, out2
7323   //     fallthrough -->nextMBB
7324
7325   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7326   const unsigned LoadOpc = X86::MOV32rm;
7327   const unsigned copyOpc = X86::MOV32rr;
7328   const unsigned NotOpc = X86::NOT32r;
7329   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7330   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7331   MachineFunction::iterator MBBIter = MBB;
7332   ++MBBIter;
7333
7334   /// First build the CFG
7335   MachineFunction *F = MBB->getParent();
7336   MachineBasicBlock *thisMBB = MBB;
7337   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7338   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7339   F->insert(MBBIter, newMBB);
7340   F->insert(MBBIter, nextMBB);
7341
7342   // Move all successors to thisMBB to nextMBB
7343   nextMBB->transferSuccessors(thisMBB);
7344
7345   // Update thisMBB to fall through to newMBB
7346   thisMBB->addSuccessor(newMBB);
7347
7348   // newMBB jumps to itself and fall through to nextMBB
7349   newMBB->addSuccessor(nextMBB);
7350   newMBB->addSuccessor(newMBB);
7351
7352   DebugLoc dl = bInstr->getDebugLoc();
7353   // Insert instructions into newMBB based on incoming instruction
7354   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7355   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7356          "unexpected number of operands");
7357   MachineOperand& dest1Oper = bInstr->getOperand(0);
7358   MachineOperand& dest2Oper = bInstr->getOperand(1);
7359   MachineOperand* argOpers[2 + X86AddrNumOperands];
7360   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7361     argOpers[i] = &bInstr->getOperand(i+2);
7362
7363   // x86 address has 4 operands: base, index, scale, and displacement
7364   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7365
7366   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7367   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7368   for (int i=0; i <= lastAddrIndx; ++i)
7369     (*MIB).addOperand(*argOpers[i]);
7370   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7371   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7372   // add 4 to displacement.
7373   for (int i=0; i <= lastAddrIndx-2; ++i)
7374     (*MIB).addOperand(*argOpers[i]);
7375   MachineOperand newOp3 = *(argOpers[3]);
7376   if (newOp3.isImm())
7377     newOp3.setImm(newOp3.getImm()+4);
7378   else
7379     newOp3.setOffset(newOp3.getOffset()+4);
7380   (*MIB).addOperand(newOp3);
7381   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7382
7383   // t3/4 are defined later, at the bottom of the loop
7384   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7385   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7386   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7387     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7388   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7389     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7390
7391   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7392   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7393   if (invSrc) {
7394     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7395     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7396   } else {
7397     tt1 = t1;
7398     tt2 = t2;
7399   }
7400
7401   int valArgIndx = lastAddrIndx + 1;
7402   assert((argOpers[valArgIndx]->isReg() ||
7403           argOpers[valArgIndx]->isImm()) &&
7404          "invalid operand");
7405   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7406   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7407   if (argOpers[valArgIndx]->isReg())
7408     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7409   else
7410     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7411   if (regOpcL != X86::MOV32rr)
7412     MIB.addReg(tt1);
7413   (*MIB).addOperand(*argOpers[valArgIndx]);
7414   assert(argOpers[valArgIndx + 1]->isReg() ==
7415          argOpers[valArgIndx]->isReg());
7416   assert(argOpers[valArgIndx + 1]->isImm() ==
7417          argOpers[valArgIndx]->isImm());
7418   if (argOpers[valArgIndx + 1]->isReg())
7419     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7420   else
7421     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7422   if (regOpcH != X86::MOV32rr)
7423     MIB.addReg(tt2);
7424   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7425
7426   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7427   MIB.addReg(t1);
7428   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7429   MIB.addReg(t2);
7430
7431   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7432   MIB.addReg(t5);
7433   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7434   MIB.addReg(t6);
7435
7436   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7437   for (int i=0; i <= lastAddrIndx; ++i)
7438     (*MIB).addOperand(*argOpers[i]);
7439
7440   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7441   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7442
7443   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7444   MIB.addReg(X86::EAX);
7445   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7446   MIB.addReg(X86::EDX);
7447
7448   // insert branch
7449   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7450
7451   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7452   return nextMBB;
7453 }
7454
7455 // private utility function
7456 MachineBasicBlock *
7457 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7458                                                       MachineBasicBlock *MBB,
7459                                                       unsigned cmovOpc) const {
7460   // For the atomic min/max operator, we generate
7461   //   thisMBB:
7462   //   newMBB:
7463   //     ld t1 = [min/max.addr]
7464   //     mov t2 = [min/max.val]
7465   //     cmp  t1, t2
7466   //     cmov[cond] t2 = t1
7467   //     mov EAX = t1
7468   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7469   //     bz   newMBB
7470   //     fallthrough -->nextMBB
7471   //
7472   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7473   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7474   MachineFunction::iterator MBBIter = MBB;
7475   ++MBBIter;
7476
7477   /// First build the CFG
7478   MachineFunction *F = MBB->getParent();
7479   MachineBasicBlock *thisMBB = MBB;
7480   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7481   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7482   F->insert(MBBIter, newMBB);
7483   F->insert(MBBIter, nextMBB);
7484
7485   // Move all successors to thisMBB to nextMBB
7486   nextMBB->transferSuccessors(thisMBB);
7487
7488   // Update thisMBB to fall through to newMBB
7489   thisMBB->addSuccessor(newMBB);
7490
7491   // newMBB jumps to newMBB and fall through to nextMBB
7492   newMBB->addSuccessor(nextMBB);
7493   newMBB->addSuccessor(newMBB);
7494
7495   DebugLoc dl = mInstr->getDebugLoc();
7496   // Insert instructions into newMBB based on incoming instruction
7497   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7498          "unexpected number of operands");
7499   MachineOperand& destOper = mInstr->getOperand(0);
7500   MachineOperand* argOpers[2 + X86AddrNumOperands];
7501   int numArgs = mInstr->getNumOperands() - 1;
7502   for (int i=0; i < numArgs; ++i)
7503     argOpers[i] = &mInstr->getOperand(i+1);
7504
7505   // x86 address has 4 operands: base, index, scale, and displacement
7506   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7507   int valArgIndx = lastAddrIndx + 1;
7508
7509   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7510   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7511   for (int i=0; i <= lastAddrIndx; ++i)
7512     (*MIB).addOperand(*argOpers[i]);
7513
7514   // We only support register and immediate values
7515   assert((argOpers[valArgIndx]->isReg() ||
7516           argOpers[valArgIndx]->isImm()) &&
7517          "invalid operand");
7518
7519   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7520   if (argOpers[valArgIndx]->isReg())
7521     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7522   else
7523     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7524   (*MIB).addOperand(*argOpers[valArgIndx]);
7525
7526   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7527   MIB.addReg(t1);
7528
7529   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7530   MIB.addReg(t1);
7531   MIB.addReg(t2);
7532
7533   // Generate movc
7534   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7535   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7536   MIB.addReg(t2);
7537   MIB.addReg(t1);
7538
7539   // Cmp and exchange if none has modified the memory location
7540   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7541   for (int i=0; i <= lastAddrIndx; ++i)
7542     (*MIB).addOperand(*argOpers[i]);
7543   MIB.addReg(t3);
7544   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7545   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7546
7547   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7548   MIB.addReg(X86::EAX);
7549
7550   // insert branch
7551   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7552
7553   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7554   return nextMBB;
7555 }
7556
7557
7558 MachineBasicBlock *
7559 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7560                                                MachineBasicBlock *BB) const {
7561   DebugLoc dl = MI->getDebugLoc();
7562   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7563   switch (MI->getOpcode()) {
7564   default: assert(false && "Unexpected instr type to insert");
7565   case X86::CMOV_V1I64:
7566   case X86::CMOV_FR32:
7567   case X86::CMOV_FR64:
7568   case X86::CMOV_V4F32:
7569   case X86::CMOV_V2F64:
7570   case X86::CMOV_V2I64: {
7571     // To "insert" a SELECT_CC instruction, we actually have to insert the
7572     // diamond control-flow pattern.  The incoming instruction knows the
7573     // destination vreg to set, the condition code register to branch on, the
7574     // true/false values to select between, and a branch opcode to use.
7575     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7576     MachineFunction::iterator It = BB;
7577     ++It;
7578
7579     //  thisMBB:
7580     //  ...
7581     //   TrueVal = ...
7582     //   cmpTY ccX, r1, r2
7583     //   bCC copy1MBB
7584     //   fallthrough --> copy0MBB
7585     MachineBasicBlock *thisMBB = BB;
7586     MachineFunction *F = BB->getParent();
7587     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7588     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7589     unsigned Opc =
7590       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7591     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7592     F->insert(It, copy0MBB);
7593     F->insert(It, sinkMBB);
7594     // Update machine-CFG edges by transferring all successors of the current
7595     // block to the new block which will contain the Phi node for the select.
7596     sinkMBB->transferSuccessors(BB);
7597
7598     // Add the true and fallthrough blocks as its successors.
7599     BB->addSuccessor(copy0MBB);
7600     BB->addSuccessor(sinkMBB);
7601
7602     //  copy0MBB:
7603     //   %FalseValue = ...
7604     //   # fallthrough to sinkMBB
7605     BB = copy0MBB;
7606
7607     // Update machine-CFG edges
7608     BB->addSuccessor(sinkMBB);
7609
7610     //  sinkMBB:
7611     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7612     //  ...
7613     BB = sinkMBB;
7614     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7615       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7616       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7617
7618     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7619     return BB;
7620   }
7621
7622   case X86::FP32_TO_INT16_IN_MEM:
7623   case X86::FP32_TO_INT32_IN_MEM:
7624   case X86::FP32_TO_INT64_IN_MEM:
7625   case X86::FP64_TO_INT16_IN_MEM:
7626   case X86::FP64_TO_INT32_IN_MEM:
7627   case X86::FP64_TO_INT64_IN_MEM:
7628   case X86::FP80_TO_INT16_IN_MEM:
7629   case X86::FP80_TO_INT32_IN_MEM:
7630   case X86::FP80_TO_INT64_IN_MEM: {
7631     // Change the floating point control register to use "round towards zero"
7632     // mode when truncating to an integer value.
7633     MachineFunction *F = BB->getParent();
7634     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7635     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7636
7637     // Load the old value of the high byte of the control word...
7638     unsigned OldCW =
7639       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7640     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7641                       CWFrameIdx);
7642
7643     // Set the high part to be round to zero...
7644     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7645       .addImm(0xC7F);
7646
7647     // Reload the modified control word now...
7648     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7649
7650     // Restore the memory image of control word to original value
7651     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7652       .addReg(OldCW);
7653
7654     // Get the X86 opcode to use.
7655     unsigned Opc;
7656     switch (MI->getOpcode()) {
7657     default: assert(0 && "illegal opcode!");
7658     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7659     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7660     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7661     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7662     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7663     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7664     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7665     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7666     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7667     }
7668
7669     X86AddressMode AM;
7670     MachineOperand &Op = MI->getOperand(0);
7671     if (Op.isReg()) {
7672       AM.BaseType = X86AddressMode::RegBase;
7673       AM.Base.Reg = Op.getReg();
7674     } else {
7675       AM.BaseType = X86AddressMode::FrameIndexBase;
7676       AM.Base.FrameIndex = Op.getIndex();
7677     }
7678     Op = MI->getOperand(1);
7679     if (Op.isImm())
7680       AM.Scale = Op.getImm();
7681     Op = MI->getOperand(2);
7682     if (Op.isImm())
7683       AM.IndexReg = Op.getImm();
7684     Op = MI->getOperand(3);
7685     if (Op.isGlobal()) {
7686       AM.GV = Op.getGlobal();
7687     } else {
7688       AM.Disp = Op.getImm();
7689     }
7690     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7691                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7692
7693     // Reload the original control word now.
7694     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7695
7696     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7697     return BB;
7698   }
7699   case X86::ATOMAND32:
7700     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7701                                                X86::AND32ri, X86::MOV32rm,
7702                                                X86::LCMPXCHG32, X86::MOV32rr,
7703                                                X86::NOT32r, X86::EAX,
7704                                                X86::GR32RegisterClass);
7705   case X86::ATOMOR32:
7706     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7707                                                X86::OR32ri, X86::MOV32rm,
7708                                                X86::LCMPXCHG32, X86::MOV32rr,
7709                                                X86::NOT32r, X86::EAX,
7710                                                X86::GR32RegisterClass);
7711   case X86::ATOMXOR32:
7712     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7713                                                X86::XOR32ri, X86::MOV32rm,
7714                                                X86::LCMPXCHG32, X86::MOV32rr,
7715                                                X86::NOT32r, X86::EAX,
7716                                                X86::GR32RegisterClass);
7717   case X86::ATOMNAND32:
7718     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7719                                                X86::AND32ri, X86::MOV32rm,
7720                                                X86::LCMPXCHG32, X86::MOV32rr,
7721                                                X86::NOT32r, X86::EAX,
7722                                                X86::GR32RegisterClass, true);
7723   case X86::ATOMMIN32:
7724     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7725   case X86::ATOMMAX32:
7726     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7727   case X86::ATOMUMIN32:
7728     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7729   case X86::ATOMUMAX32:
7730     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7731
7732   case X86::ATOMAND16:
7733     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7734                                                X86::AND16ri, X86::MOV16rm,
7735                                                X86::LCMPXCHG16, X86::MOV16rr,
7736                                                X86::NOT16r, X86::AX,
7737                                                X86::GR16RegisterClass);
7738   case X86::ATOMOR16:
7739     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7740                                                X86::OR16ri, X86::MOV16rm,
7741                                                X86::LCMPXCHG16, X86::MOV16rr,
7742                                                X86::NOT16r, X86::AX,
7743                                                X86::GR16RegisterClass);
7744   case X86::ATOMXOR16:
7745     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7746                                                X86::XOR16ri, X86::MOV16rm,
7747                                                X86::LCMPXCHG16, X86::MOV16rr,
7748                                                X86::NOT16r, X86::AX,
7749                                                X86::GR16RegisterClass);
7750   case X86::ATOMNAND16:
7751     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7752                                                X86::AND16ri, X86::MOV16rm,
7753                                                X86::LCMPXCHG16, X86::MOV16rr,
7754                                                X86::NOT16r, X86::AX,
7755                                                X86::GR16RegisterClass, true);
7756   case X86::ATOMMIN16:
7757     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7758   case X86::ATOMMAX16:
7759     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7760   case X86::ATOMUMIN16:
7761     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7762   case X86::ATOMUMAX16:
7763     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7764
7765   case X86::ATOMAND8:
7766     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7767                                                X86::AND8ri, X86::MOV8rm,
7768                                                X86::LCMPXCHG8, X86::MOV8rr,
7769                                                X86::NOT8r, X86::AL,
7770                                                X86::GR8RegisterClass);
7771   case X86::ATOMOR8:
7772     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7773                                                X86::OR8ri, X86::MOV8rm,
7774                                                X86::LCMPXCHG8, X86::MOV8rr,
7775                                                X86::NOT8r, X86::AL,
7776                                                X86::GR8RegisterClass);
7777   case X86::ATOMXOR8:
7778     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7779                                                X86::XOR8ri, X86::MOV8rm,
7780                                                X86::LCMPXCHG8, X86::MOV8rr,
7781                                                X86::NOT8r, X86::AL,
7782                                                X86::GR8RegisterClass);
7783   case X86::ATOMNAND8:
7784     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7785                                                X86::AND8ri, X86::MOV8rm,
7786                                                X86::LCMPXCHG8, X86::MOV8rr,
7787                                                X86::NOT8r, X86::AL,
7788                                                X86::GR8RegisterClass, true);
7789   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7790   // This group is for 64-bit host.
7791   case X86::ATOMAND64:
7792     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7793                                                X86::AND64ri32, X86::MOV64rm,
7794                                                X86::LCMPXCHG64, X86::MOV64rr,
7795                                                X86::NOT64r, X86::RAX,
7796                                                X86::GR64RegisterClass);
7797   case X86::ATOMOR64:
7798     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7799                                                X86::OR64ri32, X86::MOV64rm,
7800                                                X86::LCMPXCHG64, X86::MOV64rr,
7801                                                X86::NOT64r, X86::RAX,
7802                                                X86::GR64RegisterClass);
7803   case X86::ATOMXOR64:
7804     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7805                                                X86::XOR64ri32, X86::MOV64rm,
7806                                                X86::LCMPXCHG64, X86::MOV64rr,
7807                                                X86::NOT64r, X86::RAX,
7808                                                X86::GR64RegisterClass);
7809   case X86::ATOMNAND64:
7810     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7811                                                X86::AND64ri32, X86::MOV64rm,
7812                                                X86::LCMPXCHG64, X86::MOV64rr,
7813                                                X86::NOT64r, X86::RAX,
7814                                                X86::GR64RegisterClass, true);
7815   case X86::ATOMMIN64:
7816     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7817   case X86::ATOMMAX64:
7818     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7819   case X86::ATOMUMIN64:
7820     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7821   case X86::ATOMUMAX64:
7822     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7823
7824   // This group does 64-bit operations on a 32-bit host.
7825   case X86::ATOMAND6432:
7826     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7827                                                X86::AND32rr, X86::AND32rr,
7828                                                X86::AND32ri, X86::AND32ri,
7829                                                false);
7830   case X86::ATOMOR6432:
7831     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7832                                                X86::OR32rr, X86::OR32rr,
7833                                                X86::OR32ri, X86::OR32ri,
7834                                                false);
7835   case X86::ATOMXOR6432:
7836     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7837                                                X86::XOR32rr, X86::XOR32rr,
7838                                                X86::XOR32ri, X86::XOR32ri,
7839                                                false);
7840   case X86::ATOMNAND6432:
7841     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7842                                                X86::AND32rr, X86::AND32rr,
7843                                                X86::AND32ri, X86::AND32ri,
7844                                                true);
7845   case X86::ATOMADD6432:
7846     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7847                                                X86::ADD32rr, X86::ADC32rr,
7848                                                X86::ADD32ri, X86::ADC32ri,
7849                                                false);
7850   case X86::ATOMSUB6432:
7851     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7852                                                X86::SUB32rr, X86::SBB32rr,
7853                                                X86::SUB32ri, X86::SBB32ri,
7854                                                false);
7855   case X86::ATOMSWAP6432:
7856     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7857                                                X86::MOV32rr, X86::MOV32rr,
7858                                                X86::MOV32ri, X86::MOV32ri,
7859                                                false);
7860   }
7861 }
7862
7863 //===----------------------------------------------------------------------===//
7864 //                           X86 Optimization Hooks
7865 //===----------------------------------------------------------------------===//
7866
7867 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7868                                                        const APInt &Mask,
7869                                                        APInt &KnownZero,
7870                                                        APInt &KnownOne,
7871                                                        const SelectionDAG &DAG,
7872                                                        unsigned Depth) const {
7873   unsigned Opc = Op.getOpcode();
7874   assert((Opc >= ISD::BUILTIN_OP_END ||
7875           Opc == ISD::INTRINSIC_WO_CHAIN ||
7876           Opc == ISD::INTRINSIC_W_CHAIN ||
7877           Opc == ISD::INTRINSIC_VOID) &&
7878          "Should use MaskedValueIsZero if you don't know whether Op"
7879          " is a target node!");
7880
7881   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7882   switch (Opc) {
7883   default: break;
7884   case X86ISD::ADD:
7885   case X86ISD::SUB:
7886   case X86ISD::SMUL:
7887   case X86ISD::UMUL:
7888   case X86ISD::INC:
7889   case X86ISD::DEC:
7890     // These nodes' second result is a boolean.
7891     if (Op.getResNo() == 0)
7892       break;
7893     // Fallthrough
7894   case X86ISD::SETCC:
7895     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7896                                        Mask.getBitWidth() - 1);
7897     break;
7898   }
7899 }
7900
7901 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7902 /// node is a GlobalAddress + offset.
7903 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7904                                        GlobalValue* &GA, int64_t &Offset) const{
7905   if (N->getOpcode() == X86ISD::Wrapper) {
7906     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7907       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7908       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7909       return true;
7910     }
7911   }
7912   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7913 }
7914
7915 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7916                                const TargetLowering &TLI) {
7917   GlobalValue *GV;
7918   int64_t Offset = 0;
7919   if (TLI.isGAPlusOffset(Base, GV, Offset))
7920     return (GV->getAlignment() >= N && (Offset % N) == 0);
7921   // DAG combine handles the stack object case.
7922   return false;
7923 }
7924
7925 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
7926                                      MVT EVT, LoadSDNode *&LDBase,
7927                                      unsigned &LastLoadedElt,
7928                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7929                                      const TargetLowering &TLI) {
7930   LDBase = NULL;
7931   LastLoadedElt = -1U;
7932   for (unsigned i = 0; i < NumElems; ++i) {
7933     if (N->getMaskElt(i) < 0) {
7934       if (!LDBase)
7935         return false;
7936       continue;
7937     }
7938
7939     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7940     if (!Elt.getNode() ||
7941         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7942       return false;
7943     if (!LDBase) {
7944       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
7945         return false;
7946       LDBase = cast<LoadSDNode>(Elt.getNode());
7947       LastLoadedElt = i;
7948       continue;
7949     }
7950     if (Elt.getOpcode() == ISD::UNDEF)
7951       continue;
7952
7953     LoadSDNode *LD = cast<LoadSDNode>(Elt);
7954     if (!TLI.isConsecutiveLoad(LD, LDBase, EVT.getSizeInBits()/8, i, MFI))
7955       return false;
7956     LastLoadedElt = i;
7957   }
7958   return true;
7959 }
7960
7961 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7962 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7963 /// if the load addresses are consecutive, non-overlapping, and in the right
7964 /// order.  In the case of v2i64, it will see if it can rewrite the
7965 /// shuffle to be an appropriate build vector so it can take advantage of
7966 // performBuildVectorCombine.
7967 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7968                                      const TargetLowering &TLI) {
7969   DebugLoc dl = N->getDebugLoc();
7970   MVT VT = N->getValueType(0);
7971   MVT EVT = VT.getVectorElementType();
7972   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
7973   unsigned NumElems = VT.getVectorNumElements();
7974
7975   if (VT.getSizeInBits() != 128)
7976     return SDValue();
7977
7978   // Try to combine a vector_shuffle into a 128-bit load.
7979   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7980   LoadSDNode *LD = NULL;
7981   unsigned LastLoadedElt;
7982   if (!EltsFromConsecutiveLoads(SVN, NumElems, EVT, LD, LastLoadedElt, DAG,
7983                                 MFI, TLI))
7984     return SDValue();
7985
7986   if (LastLoadedElt == NumElems - 1) {
7987     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
7988       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7989                          LD->getSrcValue(), LD->getSrcValueOffset(),
7990                          LD->isVolatile());
7991     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7992                        LD->getSrcValue(), LD->getSrcValueOffset(),
7993                        LD->isVolatile(), LD->getAlignment());
7994   } else if (NumElems == 4 && LastLoadedElt == 1) {
7995     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
7996     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
7997     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
7998     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
7999   }
8000   return SDValue();
8001 }
8002
8003 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8004 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8005                                     const X86Subtarget *Subtarget) {
8006   DebugLoc DL = N->getDebugLoc();
8007   SDValue Cond = N->getOperand(0);
8008   // Get the LHS/RHS of the select.
8009   SDValue LHS = N->getOperand(1);
8010   SDValue RHS = N->getOperand(2);
8011
8012   // If we have SSE[12] support, try to form min/max nodes.
8013   if (Subtarget->hasSSE2() &&
8014       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8015       Cond.getOpcode() == ISD::SETCC) {
8016     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8017
8018     unsigned Opcode = 0;
8019     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8020       switch (CC) {
8021       default: break;
8022       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
8023       case ISD::SETULE:
8024       case ISD::SETLE:
8025         if (!UnsafeFPMath) break;
8026         // FALL THROUGH.
8027       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
8028       case ISD::SETLT:
8029         Opcode = X86ISD::FMIN;
8030         break;
8031
8032       case ISD::SETOGT: // (X > Y) ? X : Y -> max
8033       case ISD::SETUGT:
8034       case ISD::SETGT:
8035         if (!UnsafeFPMath) break;
8036         // FALL THROUGH.
8037       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
8038       case ISD::SETGE:
8039         Opcode = X86ISD::FMAX;
8040         break;
8041       }
8042     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8043       switch (CC) {
8044       default: break;
8045       case ISD::SETOGT: // (X > Y) ? Y : X -> min
8046       case ISD::SETUGT:
8047       case ISD::SETGT:
8048         if (!UnsafeFPMath) break;
8049         // FALL THROUGH.
8050       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
8051       case ISD::SETGE:
8052         Opcode = X86ISD::FMIN;
8053         break;
8054
8055       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
8056       case ISD::SETULE:
8057       case ISD::SETLE:
8058         if (!UnsafeFPMath) break;
8059         // FALL THROUGH.
8060       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
8061       case ISD::SETLT:
8062         Opcode = X86ISD::FMAX;
8063         break;
8064       }
8065     }
8066
8067     if (Opcode)
8068       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8069   }
8070
8071   // If this is a select between two integer constants, try to do some
8072   // optimizations.
8073   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8074     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8075       // Don't do this for crazy integer types.
8076       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8077         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8078         // so that TrueC (the true value) is larger than FalseC.
8079         bool NeedsCondInvert = false;
8080
8081         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8082             // Efficiently invertible.
8083             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8084              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8085               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8086           NeedsCondInvert = true;
8087           std::swap(TrueC, FalseC);
8088         }
8089
8090         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8091         if (FalseC->getAPIntValue() == 0 &&
8092             TrueC->getAPIntValue().isPowerOf2()) {
8093           if (NeedsCondInvert) // Invert the condition if needed.
8094             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8095                                DAG.getConstant(1, Cond.getValueType()));
8096
8097           // Zero extend the condition if needed.
8098           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8099
8100           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8101           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8102                              DAG.getConstant(ShAmt, MVT::i8));
8103         }
8104
8105         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8106         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8107           if (NeedsCondInvert) // Invert the condition if needed.
8108             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8109                                DAG.getConstant(1, Cond.getValueType()));
8110
8111           // Zero extend the condition if needed.
8112           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8113                              FalseC->getValueType(0), Cond);
8114           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8115                              SDValue(FalseC, 0));
8116         }
8117
8118         // Optimize cases that will turn into an LEA instruction.  This requires
8119         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8120         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8121           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8122           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8123
8124           bool isFastMultiplier = false;
8125           if (Diff < 10) {
8126             switch ((unsigned char)Diff) {
8127               default: break;
8128               case 1:  // result = add base, cond
8129               case 2:  // result = lea base(    , cond*2)
8130               case 3:  // result = lea base(cond, cond*2)
8131               case 4:  // result = lea base(    , cond*4)
8132               case 5:  // result = lea base(cond, cond*4)
8133               case 8:  // result = lea base(    , cond*8)
8134               case 9:  // result = lea base(cond, cond*8)
8135                 isFastMultiplier = true;
8136                 break;
8137             }
8138           }
8139
8140           if (isFastMultiplier) {
8141             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8142             if (NeedsCondInvert) // Invert the condition if needed.
8143               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8144                                  DAG.getConstant(1, Cond.getValueType()));
8145
8146             // Zero extend the condition if needed.
8147             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8148                                Cond);
8149             // Scale the condition by the difference.
8150             if (Diff != 1)
8151               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8152                                  DAG.getConstant(Diff, Cond.getValueType()));
8153
8154             // Add the base if non-zero.
8155             if (FalseC->getAPIntValue() != 0)
8156               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8157                                  SDValue(FalseC, 0));
8158             return Cond;
8159           }
8160         }
8161       }
8162   }
8163
8164   return SDValue();
8165 }
8166
8167 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8168 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8169                                   TargetLowering::DAGCombinerInfo &DCI) {
8170   DebugLoc DL = N->getDebugLoc();
8171
8172   // If the flag operand isn't dead, don't touch this CMOV.
8173   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8174     return SDValue();
8175
8176   // If this is a select between two integer constants, try to do some
8177   // optimizations.  Note that the operands are ordered the opposite of SELECT
8178   // operands.
8179   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8180     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8181       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8182       // larger than FalseC (the false value).
8183       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8184
8185       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8186         CC = X86::GetOppositeBranchCondition(CC);
8187         std::swap(TrueC, FalseC);
8188       }
8189
8190       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8191       // This is efficient for any integer data type (including i8/i16) and
8192       // shift amount.
8193       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8194         SDValue Cond = N->getOperand(3);
8195         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8196                            DAG.getConstant(CC, MVT::i8), Cond);
8197
8198         // Zero extend the condition if needed.
8199         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8200
8201         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8202         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8203                            DAG.getConstant(ShAmt, MVT::i8));
8204         if (N->getNumValues() == 2)  // Dead flag value?
8205           return DCI.CombineTo(N, Cond, SDValue());
8206         return Cond;
8207       }
8208
8209       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8210       // for any integer data type, including i8/i16.
8211       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8212         SDValue Cond = N->getOperand(3);
8213         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8214                            DAG.getConstant(CC, MVT::i8), Cond);
8215
8216         // Zero extend the condition if needed.
8217         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8218                            FalseC->getValueType(0), Cond);
8219         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8220                            SDValue(FalseC, 0));
8221
8222         if (N->getNumValues() == 2)  // Dead flag value?
8223           return DCI.CombineTo(N, Cond, SDValue());
8224         return Cond;
8225       }
8226
8227       // Optimize cases that will turn into an LEA instruction.  This requires
8228       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8229       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8230         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8231         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8232
8233         bool isFastMultiplier = false;
8234         if (Diff < 10) {
8235           switch ((unsigned char)Diff) {
8236           default: break;
8237           case 1:  // result = add base, cond
8238           case 2:  // result = lea base(    , cond*2)
8239           case 3:  // result = lea base(cond, cond*2)
8240           case 4:  // result = lea base(    , cond*4)
8241           case 5:  // result = lea base(cond, cond*4)
8242           case 8:  // result = lea base(    , cond*8)
8243           case 9:  // result = lea base(cond, cond*8)
8244             isFastMultiplier = true;
8245             break;
8246           }
8247         }
8248
8249         if (isFastMultiplier) {
8250           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8251           SDValue Cond = N->getOperand(3);
8252           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8253                              DAG.getConstant(CC, MVT::i8), Cond);
8254           // Zero extend the condition if needed.
8255           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8256                              Cond);
8257           // Scale the condition by the difference.
8258           if (Diff != 1)
8259             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8260                                DAG.getConstant(Diff, Cond.getValueType()));
8261
8262           // Add the base if non-zero.
8263           if (FalseC->getAPIntValue() != 0)
8264             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8265                                SDValue(FalseC, 0));
8266           if (N->getNumValues() == 2)  // Dead flag value?
8267             return DCI.CombineTo(N, Cond, SDValue());
8268           return Cond;
8269         }
8270       }
8271     }
8272   }
8273   return SDValue();
8274 }
8275
8276
8277 /// PerformMulCombine - Optimize a single multiply with constant into two
8278 /// in order to implement it with two cheaper instructions, e.g.
8279 /// LEA + SHL, LEA + LEA.
8280 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8281                                  TargetLowering::DAGCombinerInfo &DCI) {
8282   if (DAG.getMachineFunction().
8283       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8284     return SDValue();
8285
8286   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8287     return SDValue();
8288
8289   MVT VT = N->getValueType(0);
8290   if (VT != MVT::i64)
8291     return SDValue();
8292
8293   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8294   if (!C)
8295     return SDValue();
8296   uint64_t MulAmt = C->getZExtValue();
8297   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8298     return SDValue();
8299
8300   uint64_t MulAmt1 = 0;
8301   uint64_t MulAmt2 = 0;
8302   if ((MulAmt % 9) == 0) {
8303     MulAmt1 = 9;
8304     MulAmt2 = MulAmt / 9;
8305   } else if ((MulAmt % 5) == 0) {
8306     MulAmt1 = 5;
8307     MulAmt2 = MulAmt / 5;
8308   } else if ((MulAmt % 3) == 0) {
8309     MulAmt1 = 3;
8310     MulAmt2 = MulAmt / 3;
8311   }
8312   if (MulAmt2 &&
8313       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8314     DebugLoc DL = N->getDebugLoc();
8315
8316     if (isPowerOf2_64(MulAmt2) &&
8317         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8318       // If second multiplifer is pow2, issue it first. We want the multiply by
8319       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8320       // is an add.
8321       std::swap(MulAmt1, MulAmt2);
8322
8323     SDValue NewMul;
8324     if (isPowerOf2_64(MulAmt1))
8325       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8326                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8327     else
8328       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8329                            DAG.getConstant(MulAmt1, VT));
8330
8331     if (isPowerOf2_64(MulAmt2))
8332       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8333                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8334     else
8335       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8336                            DAG.getConstant(MulAmt2, VT));
8337
8338     // Do not add new nodes to DAG combiner worklist.
8339     DCI.CombineTo(N, NewMul, false);
8340   }
8341   return SDValue();
8342 }
8343
8344
8345 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8346 ///                       when possible.
8347 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8348                                    const X86Subtarget *Subtarget) {
8349   // On X86 with SSE2 support, we can transform this to a vector shift if
8350   // all elements are shifted by the same amount.  We can't do this in legalize
8351   // because the a constant vector is typically transformed to a constant pool
8352   // so we have no knowledge of the shift amount.
8353   if (!Subtarget->hasSSE2())
8354     return SDValue();
8355
8356   MVT VT = N->getValueType(0);
8357   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8358     return SDValue();
8359
8360   SDValue ShAmtOp = N->getOperand(1);
8361   MVT EltVT = VT.getVectorElementType();
8362   DebugLoc DL = N->getDebugLoc();
8363   SDValue BaseShAmt;
8364   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8365     unsigned NumElts = VT.getVectorNumElements();
8366     unsigned i = 0;
8367     for (; i != NumElts; ++i) {
8368       SDValue Arg = ShAmtOp.getOperand(i);
8369       if (Arg.getOpcode() == ISD::UNDEF) continue;
8370       BaseShAmt = Arg;
8371       break;
8372     }
8373     for (; i != NumElts; ++i) {
8374       SDValue Arg = ShAmtOp.getOperand(i);
8375       if (Arg.getOpcode() == ISD::UNDEF) continue;
8376       if (Arg != BaseShAmt) {
8377         return SDValue();
8378       }
8379     }
8380   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8381              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8382     BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8383                             DAG.getIntPtrConstant(0));
8384   } else
8385     return SDValue();
8386
8387   if (EltVT.bitsGT(MVT::i32))
8388     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8389   else if (EltVT.bitsLT(MVT::i32))
8390     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, BaseShAmt);
8391
8392   // The shift amount is identical so we can do a vector shift.
8393   SDValue  ValOp = N->getOperand(0);
8394   switch (N->getOpcode()) {
8395   default:
8396     assert(0 && "Unknown shift opcode!");
8397     break;
8398   case ISD::SHL:
8399     if (VT == MVT::v2i64)
8400       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8401                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8402                          ValOp, BaseShAmt);
8403     if (VT == MVT::v4i32)
8404       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8405                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8406                          ValOp, BaseShAmt);
8407     if (VT == MVT::v8i16)
8408       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8409                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8410                          ValOp, BaseShAmt);
8411     break;
8412   case ISD::SRA:
8413     if (VT == MVT::v4i32)
8414       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8415                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8416                          ValOp, BaseShAmt);
8417     if (VT == MVT::v8i16)
8418       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8419                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8420                          ValOp, BaseShAmt);
8421     break;
8422   case ISD::SRL:
8423     if (VT == MVT::v2i64)
8424       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8425                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8426                          ValOp, BaseShAmt);
8427     if (VT == MVT::v4i32)
8428       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8429                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8430                          ValOp, BaseShAmt);
8431     if (VT ==  MVT::v8i16)
8432       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8433                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8434                          ValOp, BaseShAmt);
8435     break;
8436   }
8437   return SDValue();
8438 }
8439
8440 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8441 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8442                                    const X86Subtarget *Subtarget) {
8443   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8444   // the FP state in cases where an emms may be missing.
8445   // A preferable solution to the general problem is to figure out the right
8446   // places to insert EMMS.  This qualifies as a quick hack.
8447
8448   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8449   StoreSDNode *St = cast<StoreSDNode>(N);
8450   MVT VT = St->getValue().getValueType();
8451   if (VT.getSizeInBits() != 64)
8452     return SDValue();
8453
8454   const Function *F = DAG.getMachineFunction().getFunction();
8455   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8456   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8457     && Subtarget->hasSSE2();
8458   if ((VT.isVector() ||
8459        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8460       isa<LoadSDNode>(St->getValue()) &&
8461       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8462       St->getChain().hasOneUse() && !St->isVolatile()) {
8463     SDNode* LdVal = St->getValue().getNode();
8464     LoadSDNode *Ld = 0;
8465     int TokenFactorIndex = -1;
8466     SmallVector<SDValue, 8> Ops;
8467     SDNode* ChainVal = St->getChain().getNode();
8468     // Must be a store of a load.  We currently handle two cases:  the load
8469     // is a direct child, and it's under an intervening TokenFactor.  It is
8470     // possible to dig deeper under nested TokenFactors.
8471     if (ChainVal == LdVal)
8472       Ld = cast<LoadSDNode>(St->getChain());
8473     else if (St->getValue().hasOneUse() &&
8474              ChainVal->getOpcode() == ISD::TokenFactor) {
8475       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8476         if (ChainVal->getOperand(i).getNode() == LdVal) {
8477           TokenFactorIndex = i;
8478           Ld = cast<LoadSDNode>(St->getValue());
8479         } else
8480           Ops.push_back(ChainVal->getOperand(i));
8481       }
8482     }
8483
8484     if (!Ld || !ISD::isNormalLoad(Ld))
8485       return SDValue();
8486
8487     // If this is not the MMX case, i.e. we are just turning i64 load/store
8488     // into f64 load/store, avoid the transformation if there are multiple
8489     // uses of the loaded value.
8490     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8491       return SDValue();
8492
8493     DebugLoc LdDL = Ld->getDebugLoc();
8494     DebugLoc StDL = N->getDebugLoc();
8495     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8496     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8497     // pair instead.
8498     if (Subtarget->is64Bit() || F64IsLegal) {
8499       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8500       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8501                                   Ld->getBasePtr(), Ld->getSrcValue(),
8502                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8503                                   Ld->getAlignment());
8504       SDValue NewChain = NewLd.getValue(1);
8505       if (TokenFactorIndex != -1) {
8506         Ops.push_back(NewChain);
8507         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8508                                Ops.size());
8509       }
8510       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8511                           St->getSrcValue(), St->getSrcValueOffset(),
8512                           St->isVolatile(), St->getAlignment());
8513     }
8514
8515     // Otherwise, lower to two pairs of 32-bit loads / stores.
8516     SDValue LoAddr = Ld->getBasePtr();
8517     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8518                                  DAG.getConstant(4, MVT::i32));
8519
8520     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8521                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8522                                Ld->isVolatile(), Ld->getAlignment());
8523     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8524                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8525                                Ld->isVolatile(),
8526                                MinAlign(Ld->getAlignment(), 4));
8527
8528     SDValue NewChain = LoLd.getValue(1);
8529     if (TokenFactorIndex != -1) {
8530       Ops.push_back(LoLd);
8531       Ops.push_back(HiLd);
8532       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8533                              Ops.size());
8534     }
8535
8536     LoAddr = St->getBasePtr();
8537     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8538                          DAG.getConstant(4, MVT::i32));
8539
8540     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8541                                 St->getSrcValue(), St->getSrcValueOffset(),
8542                                 St->isVolatile(), St->getAlignment());
8543     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8544                                 St->getSrcValue(),
8545                                 St->getSrcValueOffset() + 4,
8546                                 St->isVolatile(),
8547                                 MinAlign(St->getAlignment(), 4));
8548     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8549   }
8550   return SDValue();
8551 }
8552
8553 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8554 /// X86ISD::FXOR nodes.
8555 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8556   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8557   // F[X]OR(0.0, x) -> x
8558   // F[X]OR(x, 0.0) -> x
8559   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8560     if (C->getValueAPF().isPosZero())
8561       return N->getOperand(1);
8562   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8563     if (C->getValueAPF().isPosZero())
8564       return N->getOperand(0);
8565   return SDValue();
8566 }
8567
8568 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8569 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8570   // FAND(0.0, x) -> 0.0
8571   // FAND(x, 0.0) -> 0.0
8572   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8573     if (C->getValueAPF().isPosZero())
8574       return N->getOperand(0);
8575   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8576     if (C->getValueAPF().isPosZero())
8577       return N->getOperand(1);
8578   return SDValue();
8579 }
8580
8581 static SDValue PerformBTCombine(SDNode *N,
8582                                 SelectionDAG &DAG,
8583                                 TargetLowering::DAGCombinerInfo &DCI) {
8584   // BT ignores high bits in the bit index operand.
8585   SDValue Op1 = N->getOperand(1);
8586   if (Op1.hasOneUse()) {
8587     unsigned BitWidth = Op1.getValueSizeInBits();
8588     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8589     APInt KnownZero, KnownOne;
8590     TargetLowering::TargetLoweringOpt TLO(DAG);
8591     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8592     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8593         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8594       DCI.CommitTargetLoweringOpt(TLO);
8595   }
8596   return SDValue();
8597 }
8598
8599 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
8600   SDValue Op = N->getOperand(0);
8601   if (Op.getOpcode() == ISD::BIT_CONVERT)
8602     Op = Op.getOperand(0);
8603   MVT VT = N->getValueType(0), OpVT = Op.getValueType();
8604   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
8605       VT.getVectorElementType().getSizeInBits() ==
8606       OpVT.getVectorElementType().getSizeInBits()) {
8607     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
8608   }
8609   return SDValue();
8610 }
8611
8612 // On X86 and X86-64, atomic operations are lowered to locked instructions.
8613 // Locked instructions, in turn, have implicit fence semantics (all memory
8614 // operations are flushed before issuing the locked instruction, and the
8615 // are not buffered), so we can fold away the common pattern of
8616 // fence-atomic-fence.
8617 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
8618   SDValue atomic = N->getOperand(0);
8619   switch (atomic.getOpcode()) {
8620     case ISD::ATOMIC_CMP_SWAP:
8621     case ISD::ATOMIC_SWAP:
8622     case ISD::ATOMIC_LOAD_ADD:
8623     case ISD::ATOMIC_LOAD_SUB:
8624     case ISD::ATOMIC_LOAD_AND:
8625     case ISD::ATOMIC_LOAD_OR:
8626     case ISD::ATOMIC_LOAD_XOR:
8627     case ISD::ATOMIC_LOAD_NAND:
8628     case ISD::ATOMIC_LOAD_MIN:
8629     case ISD::ATOMIC_LOAD_MAX:
8630     case ISD::ATOMIC_LOAD_UMIN:
8631     case ISD::ATOMIC_LOAD_UMAX:
8632       break;
8633     default:
8634       return SDValue();
8635   }
8636
8637   SDValue fence = atomic.getOperand(0);
8638   if (fence.getOpcode() != ISD::MEMBARRIER)
8639     return SDValue();
8640
8641   switch (atomic.getOpcode()) {
8642     case ISD::ATOMIC_CMP_SWAP:
8643       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8644                                     atomic.getOperand(1), atomic.getOperand(2),
8645                                     atomic.getOperand(3));
8646     case ISD::ATOMIC_SWAP:
8647     case ISD::ATOMIC_LOAD_ADD:
8648     case ISD::ATOMIC_LOAD_SUB:
8649     case ISD::ATOMIC_LOAD_AND:
8650     case ISD::ATOMIC_LOAD_OR:
8651     case ISD::ATOMIC_LOAD_XOR:
8652     case ISD::ATOMIC_LOAD_NAND:
8653     case ISD::ATOMIC_LOAD_MIN:
8654     case ISD::ATOMIC_LOAD_MAX:
8655     case ISD::ATOMIC_LOAD_UMIN:
8656     case ISD::ATOMIC_LOAD_UMAX:
8657       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8658                                     atomic.getOperand(1), atomic.getOperand(2));
8659     default:
8660       return SDValue();
8661   }
8662 }
8663
8664 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8665                                              DAGCombinerInfo &DCI) const {
8666   SelectionDAG &DAG = DCI.DAG;
8667   switch (N->getOpcode()) {
8668   default: break;
8669   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8670   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8671   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
8672   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
8673   case ISD::SHL:
8674   case ISD::SRA:
8675   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8676   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8677   case X86ISD::FXOR:
8678   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8679   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8680   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8681   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
8682   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
8683   }
8684
8685   return SDValue();
8686 }
8687
8688 //===----------------------------------------------------------------------===//
8689 //                           X86 Inline Assembly Support
8690 //===----------------------------------------------------------------------===//
8691
8692 /// getConstraintType - Given a constraint letter, return the type of
8693 /// constraint it is for this target.
8694 X86TargetLowering::ConstraintType
8695 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8696   if (Constraint.size() == 1) {
8697     switch (Constraint[0]) {
8698     case 'A':
8699       return C_Register;
8700     case 'f':
8701     case 'r':
8702     case 'R':
8703     case 'l':
8704     case 'q':
8705     case 'Q':
8706     case 'x':
8707     case 'y':
8708     case 'Y':
8709       return C_RegisterClass;
8710     case 'e':
8711     case 'Z':
8712       return C_Other;
8713     default:
8714       break;
8715     }
8716   }
8717   return TargetLowering::getConstraintType(Constraint);
8718 }
8719
8720 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8721 /// with another that has more specific requirements based on the type of the
8722 /// corresponding operand.
8723 const char *X86TargetLowering::
8724 LowerXConstraint(MVT ConstraintVT) const {
8725   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8726   // 'f' like normal targets.
8727   if (ConstraintVT.isFloatingPoint()) {
8728     if (Subtarget->hasSSE2())
8729       return "Y";
8730     if (Subtarget->hasSSE1())
8731       return "x";
8732   }
8733
8734   return TargetLowering::LowerXConstraint(ConstraintVT);
8735 }
8736
8737 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8738 /// vector.  If it is invalid, don't add anything to Ops.
8739 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8740                                                      char Constraint,
8741                                                      bool hasMemory,
8742                                                      std::vector<SDValue>&Ops,
8743                                                      SelectionDAG &DAG) const {
8744   SDValue Result(0, 0);
8745
8746   switch (Constraint) {
8747   default: break;
8748   case 'I':
8749     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8750       if (C->getZExtValue() <= 31) {
8751         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8752         break;
8753       }
8754     }
8755     return;
8756   case 'J':
8757     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8758       if (C->getZExtValue() <= 63) {
8759         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8760         break;
8761       }
8762     }
8763     return;
8764   case 'K':
8765     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8766       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
8767         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8768         break;
8769       }
8770     }
8771     return;
8772   case 'N':
8773     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8774       if (C->getZExtValue() <= 255) {
8775         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8776         break;
8777       }
8778     }
8779     return;
8780   case 'e': {
8781     // 32-bit signed value
8782     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8783       const ConstantInt *CI = C->getConstantIntValue();
8784       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8785         // Widen to 64 bits here to get it sign extended.
8786         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8787         break;
8788       }
8789     // FIXME gcc accepts some relocatable values here too, but only in certain
8790     // memory models; it's complicated.
8791     }
8792     return;
8793   }
8794   case 'Z': {
8795     // 32-bit unsigned value
8796     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8797       const ConstantInt *CI = C->getConstantIntValue();
8798       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8799         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8800         break;
8801       }
8802     }
8803     // FIXME gcc accepts some relocatable values here too, but only in certain
8804     // memory models; it's complicated.
8805     return;
8806   }
8807   case 'i': {
8808     // Literal immediates are always ok.
8809     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8810       // Widen to 64 bits here to get it sign extended.
8811       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8812       break;
8813     }
8814
8815     // If we are in non-pic codegen mode, we allow the address of a global (with
8816     // an optional displacement) to be used with 'i'.
8817     GlobalAddressSDNode *GA = 0;
8818     int64_t Offset = 0;
8819
8820     // Match either (GA), (GA+C), (GA+C1+C2), etc.
8821     while (1) {
8822       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
8823         Offset += GA->getOffset();
8824         break;
8825       } else if (Op.getOpcode() == ISD::ADD) {
8826         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8827           Offset += C->getZExtValue();
8828           Op = Op.getOperand(0);
8829           continue;
8830         }
8831       } else if (Op.getOpcode() == ISD::SUB) {
8832         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8833           Offset += -C->getZExtValue();
8834           Op = Op.getOperand(0);
8835           continue;
8836         }
8837       }
8838
8839       // Otherwise, this isn't something we can handle, reject it.
8840       return;
8841     }
8842
8843     // If we require an extra load to get this address, as in PIC mode, we
8844     // can't accept it.
8845     if (Subtarget->GVRequiresExtraLoad(GA->getGlobal(), getTargetMachine()))
8846       return;
8847
8848     if (hasMemory)
8849       Op = LowerGlobalAddress(GA->getGlobal(), Op.getDebugLoc(), Offset, DAG);
8850     else
8851       Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
8852                                       Offset);
8853     Result = Op;
8854     break;
8855   }
8856   }
8857
8858   if (Result.getNode()) {
8859     Ops.push_back(Result);
8860     return;
8861   }
8862   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8863                                                       Ops, DAG);
8864 }
8865
8866 std::vector<unsigned> X86TargetLowering::
8867 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8868                                   MVT VT) const {
8869   if (Constraint.size() == 1) {
8870     // FIXME: not handling fp-stack yet!
8871     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8872     default: break;  // Unknown constraint letter
8873     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
8874     case 'Q':   // Q_REGS
8875       if (VT == MVT::i32)
8876         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
8877       else if (VT == MVT::i16)
8878         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
8879       else if (VT == MVT::i8)
8880         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
8881       else if (VT == MVT::i64)
8882         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
8883       break;
8884     }
8885   }
8886
8887   return std::vector<unsigned>();
8888 }
8889
8890 std::pair<unsigned, const TargetRegisterClass*>
8891 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
8892                                                 MVT VT) const {
8893   // First, see if this is a constraint that directly corresponds to an LLVM
8894   // register class.
8895   if (Constraint.size() == 1) {
8896     // GCC Constraint Letters
8897     switch (Constraint[0]) {
8898     default: break;
8899     case 'r':   // GENERAL_REGS
8900     case 'R':   // LEGACY_REGS
8901     case 'l':   // INDEX_REGS
8902       if (VT == MVT::i8)
8903         return std::make_pair(0U, X86::GR8RegisterClass);
8904       if (VT == MVT::i16)
8905         return std::make_pair(0U, X86::GR16RegisterClass);
8906       if (VT == MVT::i32 || !Subtarget->is64Bit())
8907         return std::make_pair(0U, X86::GR32RegisterClass);
8908       return std::make_pair(0U, X86::GR64RegisterClass);
8909     case 'f':  // FP Stack registers.
8910       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
8911       // value to the correct fpstack register class.
8912       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
8913         return std::make_pair(0U, X86::RFP32RegisterClass);
8914       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
8915         return std::make_pair(0U, X86::RFP64RegisterClass);
8916       return std::make_pair(0U, X86::RFP80RegisterClass);
8917     case 'y':   // MMX_REGS if MMX allowed.
8918       if (!Subtarget->hasMMX()) break;
8919       return std::make_pair(0U, X86::VR64RegisterClass);
8920     case 'Y':   // SSE_REGS if SSE2 allowed
8921       if (!Subtarget->hasSSE2()) break;
8922       // FALL THROUGH.
8923     case 'x':   // SSE_REGS if SSE1 allowed
8924       if (!Subtarget->hasSSE1()) break;
8925
8926       switch (VT.getSimpleVT()) {
8927       default: break;
8928       // Scalar SSE types.
8929       case MVT::f32:
8930       case MVT::i32:
8931         return std::make_pair(0U, X86::FR32RegisterClass);
8932       case MVT::f64:
8933       case MVT::i64:
8934         return std::make_pair(0U, X86::FR64RegisterClass);
8935       // Vector types.
8936       case MVT::v16i8:
8937       case MVT::v8i16:
8938       case MVT::v4i32:
8939       case MVT::v2i64:
8940       case MVT::v4f32:
8941       case MVT::v2f64:
8942         return std::make_pair(0U, X86::VR128RegisterClass);
8943       }
8944       break;
8945     }
8946   }
8947
8948   // Use the default implementation in TargetLowering to convert the register
8949   // constraint into a member of a register class.
8950   std::pair<unsigned, const TargetRegisterClass*> Res;
8951   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
8952
8953   // Not found as a standard register?
8954   if (Res.second == 0) {
8955     // GCC calls "st(0)" just plain "st".
8956     if (StringsEqualNoCase("{st}", Constraint)) {
8957       Res.first = X86::ST0;
8958       Res.second = X86::RFP80RegisterClass;
8959     }
8960     // 'A' means EAX + EDX.
8961     if (Constraint == "A") {
8962       Res.first = X86::EAX;
8963       Res.second = X86::GRADRegisterClass;
8964     }
8965     return Res;
8966   }
8967
8968   // Otherwise, check to see if this is a register class of the wrong value
8969   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
8970   // turn into {ax},{dx}.
8971   if (Res.second->hasType(VT))
8972     return Res;   // Correct type already, nothing to do.
8973
8974   // All of the single-register GCC register classes map their values onto
8975   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
8976   // really want an 8-bit or 32-bit register, map to the appropriate register
8977   // class and return the appropriate register.
8978   if (Res.second == X86::GR16RegisterClass) {
8979     if (VT == MVT::i8) {
8980       unsigned DestReg = 0;
8981       switch (Res.first) {
8982       default: break;
8983       case X86::AX: DestReg = X86::AL; break;
8984       case X86::DX: DestReg = X86::DL; break;
8985       case X86::CX: DestReg = X86::CL; break;
8986       case X86::BX: DestReg = X86::BL; break;
8987       }
8988       if (DestReg) {
8989         Res.first = DestReg;
8990         Res.second = X86::GR8RegisterClass;
8991       }
8992     } else if (VT == MVT::i32) {
8993       unsigned DestReg = 0;
8994       switch (Res.first) {
8995       default: break;
8996       case X86::AX: DestReg = X86::EAX; break;
8997       case X86::DX: DestReg = X86::EDX; break;
8998       case X86::CX: DestReg = X86::ECX; break;
8999       case X86::BX: DestReg = X86::EBX; break;
9000       case X86::SI: DestReg = X86::ESI; break;
9001       case X86::DI: DestReg = X86::EDI; break;
9002       case X86::BP: DestReg = X86::EBP; break;
9003       case X86::SP: DestReg = X86::ESP; break;
9004       }
9005       if (DestReg) {
9006         Res.first = DestReg;
9007         Res.second = X86::GR32RegisterClass;
9008       }
9009     } else if (VT == MVT::i64) {
9010       unsigned DestReg = 0;
9011       switch (Res.first) {
9012       default: break;
9013       case X86::AX: DestReg = X86::RAX; break;
9014       case X86::DX: DestReg = X86::RDX; break;
9015       case X86::CX: DestReg = X86::RCX; break;
9016       case X86::BX: DestReg = X86::RBX; break;
9017       case X86::SI: DestReg = X86::RSI; break;
9018       case X86::DI: DestReg = X86::RDI; break;
9019       case X86::BP: DestReg = X86::RBP; break;
9020       case X86::SP: DestReg = X86::RSP; break;
9021       }
9022       if (DestReg) {
9023         Res.first = DestReg;
9024         Res.second = X86::GR64RegisterClass;
9025       }
9026     }
9027   } else if (Res.second == X86::FR32RegisterClass ||
9028              Res.second == X86::FR64RegisterClass ||
9029              Res.second == X86::VR128RegisterClass) {
9030     // Handle references to XMM physical registers that got mapped into the
9031     // wrong class.  This can happen with constraints like {xmm0} where the
9032     // target independent register mapper will just pick the first match it can
9033     // find, ignoring the required type.
9034     if (VT == MVT::f32)
9035       Res.second = X86::FR32RegisterClass;
9036     else if (VT == MVT::f64)
9037       Res.second = X86::FR64RegisterClass;
9038     else if (X86::VR128RegisterClass->hasType(VT))
9039       Res.second = X86::VR128RegisterClass;
9040   }
9041
9042   return Res;
9043 }
9044
9045 //===----------------------------------------------------------------------===//
9046 //                           X86 Widen vector type
9047 //===----------------------------------------------------------------------===//
9048
9049 /// getWidenVectorType: given a vector type, returns the type to widen
9050 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9051 /// If there is no vector type that we want to widen to, returns MVT::Other
9052 /// When and where to widen is target dependent based on the cost of
9053 /// scalarizing vs using the wider vector type.
9054
9055 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
9056   assert(VT.isVector());
9057   if (isTypeLegal(VT))
9058     return VT;
9059
9060   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9061   //       type based on element type.  This would speed up our search (though
9062   //       it may not be worth it since the size of the list is relatively
9063   //       small).
9064   MVT EltVT = VT.getVectorElementType();
9065   unsigned NElts = VT.getVectorNumElements();
9066
9067   // On X86, it make sense to widen any vector wider than 1
9068   if (NElts <= 1)
9069     return MVT::Other;
9070
9071   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9072        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9073     MVT SVT = (MVT::SimpleValueType)nVT;
9074
9075     if (isTypeLegal(SVT) &&
9076         SVT.getVectorElementType() == EltVT &&
9077         SVT.getVectorNumElements() > NElts)
9078       return SVT;
9079   }
9080   return MVT::Other;
9081 }