lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Intrinsics.h"
  25 #include "llvm/ADT/VectorExtras.h"
  26 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/CodeGen/SSARegMap.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/ADT/StringExtras.h"
  36 using namespace llvm;
  37
  38 // FIXME: temporary.
  39 static cl::opt<bool> EnableFastCC("enable-x86-fastcc", cl::Hidden,
  40                                   cl::desc("Enable fastcc on X86"));
  41 X86TargetLowering::X86TargetLowering(TargetMachine &TM)
  42   : TargetLowering(TM) {
  43   Subtarget = &TM.getSubtarget<X86Subtarget>();
  44   X86ScalarSSE = Subtarget->hasSSE2();
  45   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  46
  47   // Set up the TargetLowering object.
  48
  49   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  50   setShiftAmountType(MVT::i8);
  51   setSetCCResultType(MVT::i8);
  52   setSetCCResultContents(ZeroOrOneSetCCResult);
  53   setSchedulingPreference(SchedulingForRegPressure);
  54   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  55   setStackPointerRegisterToSaveRestore(X86StackPtr);
  56
  57   if (Subtarget->isTargetDarwin()) {
  58     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  59     setUseUnderscoreSetJmp(false);
  60     setUseUnderscoreLongJmp(false);
  61   } else if (Subtarget->isTargetMingw()) {
  62     // MS runtime is weird: it exports _setjmp, but longjmp!
  63     setUseUnderscoreSetJmp(true);
  64     setUseUnderscoreLongJmp(false);
  65   } else {
  66     setUseUnderscoreSetJmp(true);
  67     setUseUnderscoreLongJmp(true);
  68   }
  69
  70   // Add legal addressing mode scale values.
  71   addLegalAddressScale(8);
  72   addLegalAddressScale(4);
  73   addLegalAddressScale(2);
  74   // Enter the ones which require both scale + index last. These are more
  75   // expensive.
  76   addLegalAddressScale(9);
  77   addLegalAddressScale(5);
  78   addLegalAddressScale(3);
  79
  80   // Set up the register classes.
  81   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  82   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  83   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  84   if (Subtarget->is64Bit())
  85     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  86
  87   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Expand);
  88
  89   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
  90   // operation.
  91   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  92   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
  93   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
  94
  95   if (Subtarget->is64Bit()) {
  96     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
  97     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
  98   } else {
  99     if (X86ScalarSSE)
 100       // If SSE i64 SINT_TO_FP is not available, expand i32 UINT_TO_FP.
 101       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Expand);
 102     else
 103       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 104   }
 105
 106   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 107   // this operation.
 108   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 109   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 110   // SSE has no i16 to fp conversion, only i32
 111   if (X86ScalarSSE)
 112     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 113   else {
 114     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 115     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 116   }
 117
 118   if (!Subtarget->is64Bit()) {
 119     // Custom lower SINT_TO_FP and FP_TO_SINT from/to i64 in 32-bit mode.
 120     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 121     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 122   }
 123
 124   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 125   // this operation.
 126   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 127   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 128
 129   if (X86ScalarSSE) {
 130     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 131   } else {
 132     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 133     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 134   }
 135
 136   // Handle FP_TO_UINT by promoting the destination to a larger signed
 137   // conversion.
 138   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 139   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 140   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 144     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 145   } else {
 146     if (X86ScalarSSE && !Subtarget->hasSSE3())
 147       // Expand FP_TO_UINT into a select.
 148       // FIXME: We would like to use a Custom expander here eventually to do
 149       // the optimal thing for SSE vs. the default expansion in the legalizer.
 150       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 151     else
 152       // With SSE3 we can use fisttpll to convert to a signed i64.
 153       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 154   }
 155
 156   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 157   if (!X86ScalarSSE) {
 158     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 159     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 160   }
 161
 162   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 163   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 164   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 165   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 166   setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
 167   if (Subtarget->is64Bit())
 168     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Expand);
 169   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Expand);
 170   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Expand);
 171   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 172   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 173   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 174
 175   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 176   setOperationAction(ISD::CTTZ             , MVT::i8   , Expand);
 177   setOperationAction(ISD::CTLZ             , MVT::i8   , Expand);
 178   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 179   setOperationAction(ISD::CTTZ             , MVT::i16  , Expand);
 180   setOperationAction(ISD::CTLZ             , MVT::i16  , Expand);
 181   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 182   setOperationAction(ISD::CTTZ             , MVT::i32  , Expand);
 183   setOperationAction(ISD::CTLZ             , MVT::i32  , Expand);
 184   if (Subtarget->is64Bit()) {
 185     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 186     setOperationAction(ISD::CTTZ           , MVT::i64  , Expand);
 187     setOperationAction(ISD::CTLZ           , MVT::i64  , Expand);
 188   }
 189
 190   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 191   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 192
 193   // These should be promoted to a larger select which is supported.
 194   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 195   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 196   // X86 wants to expand cmov itself.
 197   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 198   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 199   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 200   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 201   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 202   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 203   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 204   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 205   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 206   if (Subtarget->is64Bit()) {
 207     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 208     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 209   }
 210   // X86 ret instruction may pop stack.
 211   setOperationAction(ISD::RET             , MVT::Other, Custom);
 212   // Darwin ABI issue.
 213   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 214   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 215   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 216   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 217   if (Subtarget->is64Bit()) {
 218     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 219     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 220     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 221     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 222   }
 223   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 224   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 225   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 226   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 227   // X86 wants to expand memset / memcpy itself.
 228   setOperationAction(ISD::MEMSET          , MVT::Other, Custom);
 229   setOperationAction(ISD::MEMCPY          , MVT::Other, Custom);
 230
 231   // We don't have line number support yet.
 232   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 233   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 234   // FIXME - use subtarget debug flags
 235   if (!Subtarget->isTargetDarwin() &&
 236       !Subtarget->isTargetELF() &&
 237       !Subtarget->isTargetCygMing())
 238     setOperationAction(ISD::LABEL, MVT::Other, Expand);
 239
 240   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 241   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 242
 243   // Use the default implementation.
 244   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 245   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 246   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 247   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 248   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 249   if (Subtarget->is64Bit())
 250     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 251   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Expand);
 252
 253   if (X86ScalarSSE) {
 254     // Set up the FP register classes.
 255     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 256     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 257
 258     // Use ANDPD to simulate FABS.
 259     setOperationAction(ISD::FABS , MVT::f64, Custom);
 260     setOperationAction(ISD::FABS , MVT::f32, Custom);
 261
 262     // Use XORP to simulate FNEG.
 263     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 264     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 265
 266     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 267     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 268     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 269
 270     // We don't support sin/cos/fmod
 271     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 272     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 273     setOperationAction(ISD::FREM , MVT::f64, Expand);
 274     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 275     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 276     setOperationAction(ISD::FREM , MVT::f32, Expand);
 277
 278     // Expand FP immediates into loads from the stack, except for the special
 279     // cases we handle.
 280     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 281     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 282     addLegalFPImmediate(+0.0); // xorps / xorpd
 283   } else {
 284     // Set up the FP register classes.
 285     addRegisterClass(MVT::f64, X86::RFPRegisterClass);
 286
 287     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 288     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 289     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 290
 291     if (!UnsafeFPMath) {
 292       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 293       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 294     }
 295
 296     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 297     addLegalFPImmediate(+0.0); // FLD0
 298     addLegalFPImmediate(+1.0); // FLD1
 299     addLegalFPImmediate(-0.0); // FLD0/FCHS
 300     addLegalFPImmediate(-1.0); // FLD1/FCHS
 301   }
 302
 303   // First set operation action for all vector types to expand. Then we
 304   // will selectively turn on ones that can be effectively codegen'd.
 305   for (unsigned VT = (unsigned)MVT::Vector + 1;
 306        VT != (unsigned)MVT::LAST_VALUETYPE; VT++) {
 307     setOperationAction(ISD::ADD , (MVT::ValueType)VT, Expand);
 308     setOperationAction(ISD::SUB , (MVT::ValueType)VT, Expand);
 309     setOperationAction(ISD::FADD, (MVT::ValueType)VT, Expand);
 310     setOperationAction(ISD::FSUB, (MVT::ValueType)VT, Expand);
 311     setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 312     setOperationAction(ISD::FMUL, (MVT::ValueType)VT, Expand);
 313     setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 314     setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 315     setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 316     setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 317     setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 318     setOperationAction(ISD::LOAD, (MVT::ValueType)VT, Expand);
 319     setOperationAction(ISD::VECTOR_SHUFFLE,     (MVT::ValueType)VT, Expand);
 320     setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 321     setOperationAction(ISD::INSERT_VECTOR_ELT,  (MVT::ValueType)VT, Expand);
 322   }
 323
 324   if (Subtarget->hasMMX()) {
 325     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 326     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 327     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 328
 329     // FIXME: add MMX packed arithmetics
 330     setOperationAction(ISD::BUILD_VECTOR,     MVT::v8i8,  Expand);
 331     setOperationAction(ISD::BUILD_VECTOR,     MVT::v4i16, Expand);
 332     setOperationAction(ISD::BUILD_VECTOR,     MVT::v2i32, Expand);
 333   }
 334
 335   if (Subtarget->hasSSE1()) {
 336     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 337
 338     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 339     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 340     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 341     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 342     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 343     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 344     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 345     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 346     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 347   }
 348
 349   if (Subtarget->hasSSE2()) {
 350     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 351     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 352     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 353     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 354     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 355
 356     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 357     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 358     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 359     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 360     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 361     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 362     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 363     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 364     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 365     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 366     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 367
 368     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 369     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 370     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 371     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 372     // Implement v4f32 insert_vector_elt in terms of SSE2 v8i16 ones.
 373     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 374
 375     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 376     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 377       setOperationAction(ISD::BUILD_VECTOR,        (MVT::ValueType)VT, Custom);
 378       setOperationAction(ISD::VECTOR_SHUFFLE,      (MVT::ValueType)VT, Custom);
 379       setOperationAction(ISD::EXTRACT_VECTOR_ELT,  (MVT::ValueType)VT, Custom);
 380     }
 381     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 382     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 383     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 384     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 385     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 386     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 387
 388     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 389     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 390       setOperationAction(ISD::AND,    (MVT::ValueType)VT, Promote);
 391       AddPromotedToType (ISD::AND,    (MVT::ValueType)VT, MVT::v2i64);
 392       setOperationAction(ISD::OR,     (MVT::ValueType)VT, Promote);
 393       AddPromotedToType (ISD::OR,     (MVT::ValueType)VT, MVT::v2i64);
 394       setOperationAction(ISD::XOR,    (MVT::ValueType)VT, Promote);
 395       AddPromotedToType (ISD::XOR,    (MVT::ValueType)VT, MVT::v2i64);
 396       setOperationAction(ISD::LOAD,   (MVT::ValueType)VT, Promote);
 397       AddPromotedToType (ISD::LOAD,   (MVT::ValueType)VT, MVT::v2i64);
 398       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 399       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v2i64);
 400     }
 401
 402     // Custom lower v2i64 and v2f64 selects.
 403     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 404     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 405     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 406     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 407   }
 408
 409   // We want to custom lower some of our intrinsics.
 410   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 411
 412   // We have target-specific dag combine patterns for the following nodes:
 413   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 414   setTargetDAGCombine(ISD::SELECT);
 415
 416   computeRegisterProperties();
 417
 418   // FIXME: These should be based on subtarget info. Plus, the values should
 419   // be smaller when we are in optimizing for size mode.
 420   maxStoresPerMemset = 16; // For %llvm.memset -> sequence of stores
 421   maxStoresPerMemcpy = 16; // For %llvm.memcpy -> sequence of stores
 422   maxStoresPerMemmove = 16; // For %llvm.memmove -> sequence of stores
 423   allowUnalignedMemoryAccesses = true; // x86 supports it!
 424 }
 425
 426
 427 //===----------------------------------------------------------------------===//
 428 //               Return Value Calling Convention Implementation
 429 //===----------------------------------------------------------------------===//
 430
 431 /// GetRetValueLocs - If we are returning a set of values with the specified
 432 /// value types, determine the set of registers each one will land in.  This
 433 /// sets one element of the ResultRegs array for each element in the VTs array.
 434 static void GetRetValueLocs(const MVT::ValueType *VTs, unsigned NumVTs,
 435                             unsigned *ResultRegs,
 436                             const X86Subtarget *Subtarget,
 437                             unsigned CallingConv) {
 438   if (NumVTs == 0) return;
 439
 440   if (NumVTs == 2) {
 441     ResultRegs[0] = VTs[0] == MVT::i64 ? X86::RAX : X86::EAX;
 442     ResultRegs[1] = VTs[1] == MVT::i64 ? X86::RDX : X86::EDX;
 443     return;
 444   }
 445
 446   // Otherwise, NumVTs is 1.
 447   MVT::ValueType ArgVT = VTs[0];
 448
 449   unsigned Reg;
 450   switch (ArgVT) {
 451   case MVT::i8:  Reg = X86::AL; break;
 452   case MVT::i16: Reg = X86::AX; break;
 453   case MVT::i32: Reg = X86::EAX; break;
 454   case MVT::i64: Reg = X86::RAX; break;
 455   case MVT::f32:
 456   case MVT::f64:
 457     if (Subtarget->is64Bit())
 458       Reg = X86::XMM0;         // FP values in X86-64 go in XMM0.
 459     else
 460       Reg = X86::ST0;          // FP values in X86-32 go in ST0.
 461     break;
 462   default:
 463     assert(MVT::isVector(ArgVT) && "Unknown return value type!");
 464     Reg = X86::XMM0; // Int/FP vector result -> XMM0.
 465     break;
 466   }
 467   ResultRegs[0] = Reg;
 468 }
 469
 470 /// LowerCallResult - Lower the result values of an ISD::CALL into the
 471 /// appropriate copies out of appropriate physical registers.  This assumes that
 472 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
 473 /// being lowered.  The returns a SDNode with the same number of values as the
 474 /// ISD::CALL.
 475 SDNode *X86TargetLowering::
 476 LowerCallResult(SDOperand Chain, SDOperand InFlag, SDNode *TheCall,
 477                 unsigned CallingConv, SelectionDAG &DAG) {
 478   SmallVector<SDOperand, 8> ResultVals;
 479
 480   // We support returning up to two registers.
 481   MVT::ValueType VTs[2];
 482   unsigned DestRegs[2];
 483   unsigned NumRegs = TheCall->getNumValues() - 1;
 484   assert(NumRegs <= 2 && "Can only return up to two regs!");
 485
 486   for (unsigned i = 0; i != NumRegs; ++i)
 487     VTs[i] = TheCall->getValueType(i);
 488
 489   // Determine which register each value should be copied into.
 490   GetRetValueLocs(VTs, NumRegs, DestRegs, Subtarget, CallingConv);
 491
 492   // Copy all of the result registers out of their specified physreg.
 493   if (NumRegs != 1 || DestRegs[0] != X86::ST0) {
 494     for (unsigned i = 0; i != NumRegs; ++i) {
 495       Chain = DAG.getCopyFromReg(Chain, DestRegs[i], VTs[i],
 496                                  InFlag).getValue(1);
 497       InFlag = Chain.getValue(2);
 498       ResultVals.push_back(Chain.getValue(0));
 499     }
 500   } else {
 501     // Copies from the FP stack are special, as ST0 isn't a valid register
 502     // before the fp stackifier runs.
 503
 504     // Copy ST0 into an RFP register with FP_GET_RESULT.
 505     SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
 506     SDOperand GROps[] = { Chain, InFlag };
 507     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys, GROps, 2);
 508     Chain  = RetVal.getValue(1);
 509     InFlag = RetVal.getValue(2);
 510
 511     // If we are using ScalarSSE, store ST(0) to the stack and reload it into
 512     // an XMM register.
 513     if (X86ScalarSSE) {
 514       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
 515       // shouldn't be necessary except that RFP cannot be live across
 516       // multiple blocks. When stackifier is fixed, they can be uncoupled.
 517       MachineFunction &MF = DAG.getMachineFunction();
 518       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
 519       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
 520       SDOperand Ops[] = {
 521         Chain, RetVal, StackSlot, DAG.getValueType(VTs[0]), InFlag
 522       };
 523       Chain = DAG.getNode(X86ISD::FST, MVT::Other, Ops, 5);
 524       RetVal = DAG.getLoad(VTs[0], Chain, StackSlot, NULL, 0);
 525       Chain = RetVal.getValue(1);
 526     }
 527
 528     if (VTs[0] == MVT::f32 && !X86ScalarSSE)
 529       // FIXME: we would really like to remember that this FP_ROUND
 530       // operation is okay to eliminate if we allow excess FP precision.
 531       RetVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, RetVal);
 532     ResultVals.push_back(RetVal);
 533   }
 534
 535   // Merge everything together with a MERGE_VALUES node.
 536   ResultVals.push_back(Chain);
 537   return DAG.getNode(ISD::MERGE_VALUES, TheCall->getVTList(),
 538                      &ResultVals[0], ResultVals.size()).Val;
 539 }
 540
 541
 542 //===----------------------------------------------------------------------===//
 543 //                C & StdCall Calling Convention implementation
 544 //===----------------------------------------------------------------------===//
 545 //  StdCall calling convention seems to be standard for many Windows' API
 546 //  routines and around. It differs from C calling convention just a little:
 547 //  callee should clean up the stack, not caller. Symbols should be also
 548 //  decorated in some fancy way :) It doesn't support any vector arguments.
 549
 550 /// AddLiveIn - This helper function adds the specified physical register to the
 551 /// MachineFunction as a live in value.  It also creates a corresponding virtual
 552 /// register for it.
 553 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
 554                           const TargetRegisterClass *RC) {
 555   assert(RC->contains(PReg) && "Not the correct regclass!");
 556   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
 557   MF.addLiveIn(PReg, VReg);
 558   return VReg;
 559 }
 560
 561 /// HowToPassArgument - Returns how an formal argument of the specified type
 562 /// should be passed. If it is through stack, returns the size of the stack
 563 /// slot; if it is through integer or XMM register, returns the number of
 564 /// integer or XMM registers are needed.
 565 static void
 566 HowToPassCallArgument(MVT::ValueType ObjectVT,
 567                       bool ArgInReg,
 568                       unsigned NumIntRegs, unsigned NumXMMRegs,
 569                       unsigned MaxNumIntRegs,
 570                       unsigned &ObjSize, unsigned &ObjIntRegs,
 571                       unsigned &ObjXMMRegs,
 572                       bool AllowVectors = true) {
 573   ObjSize = 0;
 574   ObjIntRegs = 0;
 575   ObjXMMRegs = 0;
 576
 577   if (MaxNumIntRegs>3) {
 578     // We don't have too much registers on ia32! :)
 579     MaxNumIntRegs = 3;
 580   }
 581
 582   switch (ObjectVT) {
 583   default: assert(0 && "Unhandled argument type!");
 584   case MVT::i8:
 585    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 586      ObjIntRegs = 1;
 587    else
 588      ObjSize = 1;
 589    break;
 590   case MVT::i16:
 591    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 592      ObjIntRegs = 1;
 593    else
 594      ObjSize = 2;
 595    break;
 596   case MVT::i32:
 597    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 598      ObjIntRegs = 1;
 599    else
 600      ObjSize = 4;
 601    break;
 602   case MVT::i64:
 603    if (ArgInReg && (NumIntRegs+2 <= MaxNumIntRegs)) {
 604      ObjIntRegs = 2;
 605    } else if (ArgInReg && (NumIntRegs+1 <= MaxNumIntRegs)) {
 606      ObjIntRegs = 1;
 607      ObjSize = 4;
 608    } else
 609      ObjSize = 8;
 610   case MVT::f32:
 611     ObjSize = 4;
 612     break;
 613   case MVT::f64:
 614     ObjSize = 8;
 615     break;
 616   case MVT::v16i8:
 617   case MVT::v8i16:
 618   case MVT::v4i32:
 619   case MVT::v2i64:
 620   case MVT::v4f32:
 621   case MVT::v2f64:
 622    if (AllowVectors) {
 623      if (NumXMMRegs < 4)
 624        ObjXMMRegs = 1;
 625      else
 626        ObjSize = 16;
 627      break;
 628    } else
 629      assert(0 && "Unhandled argument type [vector]!");
 630   }
 631 }
 632
 633 SDOperand X86TargetLowering::LowerCCCArguments(SDOperand Op, SelectionDAG &DAG,
 634                                                bool isStdCall) {
 635   unsigned NumArgs = Op.Val->getNumValues() - 1;
 636   MachineFunction &MF = DAG.getMachineFunction();
 637   MachineFrameInfo *MFI = MF.getFrameInfo();
 638   SDOperand Root = Op.getOperand(0);
 639   SmallVector<SDOperand, 8> ArgValues;
 640   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 641
 642   // Add DAG nodes to load the arguments...  On entry to a function on the X86,
 643   // the stack frame looks like this:
 644   //
 645   // [ESP] -- return address
 646   // [ESP + 4] -- first argument (leftmost lexically)
 647   // [ESP + 8] -- second argument, if first argument is <= 4 bytes in size
 648   //    ...
 649   //
 650   unsigned ArgOffset   = 0; // Frame mechanisms handle retaddr slot
 651   unsigned NumSRetBytes= 0; // How much bytes on stack used for struct return
 652   unsigned NumXMMRegs  = 0; // XMM regs used for parameter passing.
 653   unsigned NumIntRegs  = 0; // Integer regs used for parameter passing
 654
 655   static const unsigned XMMArgRegs[] = {
 656     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
 657   };
 658   static const unsigned GPRArgRegs[][3] = {
 659     { X86::AL,  X86::DL,  X86::CL  },
 660     { X86::AX,  X86::DX,  X86::CX  },
 661     { X86::EAX, X86::EDX, X86::ECX }
 662   };
 663   static const TargetRegisterClass* GPRClasses[3] = {
 664     X86::GR8RegisterClass, X86::GR16RegisterClass, X86::GR32RegisterClass
 665   };
 666
 667   // Handle regparm attribute
 668   SmallVector<bool, 8> ArgInRegs(NumArgs, false);
 669   SmallVector<bool, 8> SRetArgs(NumArgs, false);
 670   if (!isVarArg) {
 671     for (unsigned i = 0; i<NumArgs; ++i) {
 672       unsigned Flags = cast<ConstantSDNode>(Op.getOperand(3+i))->getValue();
 673       ArgInRegs[i]   = (Flags >> 1) & 1;
 674       SRetArgs[i]    = (Flags >> 2) & 1;
 675     }
 676   }
 677
 678   for (unsigned i = 0; i < NumArgs; ++i) {
 679     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
 680     unsigned ArgIncrement = 4;
 681     unsigned ObjSize = 0;
 682     unsigned ObjXMMRegs = 0;
 683     unsigned ObjIntRegs = 0;
 684     unsigned Reg = 0;
 685     SDOperand ArgValue;
 686
 687     HowToPassCallArgument(ObjectVT,
 688                           ArgInRegs[i],
 689                           NumIntRegs, NumXMMRegs, 3,
 690                           ObjSize, ObjIntRegs, ObjXMMRegs,
 691                           !isStdCall);
 692
 693     if (ObjSize > 4)
 694       ArgIncrement = ObjSize;
 695
 696     if (ObjIntRegs || ObjXMMRegs) {
 697       switch (ObjectVT) {
 698       default: assert(0 && "Unhandled argument type!");
 699       case MVT::i8:
 700       case MVT::i16:
 701       case MVT::i32: {
 702        unsigned RegToUse = GPRArgRegs[ObjectVT-MVT::i8][NumIntRegs];
 703        Reg = AddLiveIn(MF, RegToUse, GPRClasses[ObjectVT-MVT::i8]);
 704        ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
 705        break;
 706       }
 707       case MVT::v16i8:
 708       case MVT::v8i16:
 709       case MVT::v4i32:
 710       case MVT::v2i64:
 711       case MVT::v4f32:
 712       case MVT::v2f64:
 713        assert(!isStdCall && "Unhandled argument type!");
 714        Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], X86::VR128RegisterClass);
 715        ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
 716        break;
 717       }
 718       NumIntRegs += ObjIntRegs;
 719       NumXMMRegs += ObjXMMRegs;
 720     }
 721     if (ObjSize) {
 722       // XMM arguments have to be aligned on 16-byte boundary.
 723       if (ObjSize == 16)
 724         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 725       // Create the SelectionDAG nodes corresponding to a load from this
 726       // parameter.
 727       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 728       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
 729       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
 730
 731       ArgOffset += ArgIncrement;   // Move on to the next argument.
 732       if (SRetArgs[i])
 733         NumSRetBytes += ArgIncrement;
 734     }
 735
 736     ArgValues.push_back(ArgValue);
 737   }
 738
 739   ArgValues.push_back(Root);
 740
 741   // If the function takes variable number of arguments, make a frame index for
 742   // the start of the first vararg value... for expansion of llvm.va_start.
 743   if (isVarArg)
 744     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
 745
 746   if (isStdCall && !isVarArg) {
 747     BytesToPopOnReturn  = ArgOffset;    // Callee pops everything..
 748     BytesCallerReserves = 0;
 749   } else {
 750     BytesToPopOnReturn  = NumSRetBytes; // Callee pops hidden struct pointer.
 751     BytesCallerReserves = ArgOffset;
 752   }
 753
 754   RegSaveFrameIndex = 0xAAAAAAA;  // X86-64 only.
 755   ReturnAddrIndex = 0;            // No return address slot generated yet.
 756
 757
 758   MF.getInfo<X86FunctionInfo>()->setBytesToPopOnReturn(BytesToPopOnReturn);
 759
 760   // Return the new list of results.
 761   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
 762                      &ArgValues[0], ArgValues.size());
 763 }
 764
 765 SDOperand X86TargetLowering::LowerCCCCallTo(SDOperand Op, SelectionDAG &DAG,
 766                                             unsigned CC) {
 767   SDOperand Chain     = Op.getOperand(0);
 768   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 769   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
 770   SDOperand Callee    = Op.getOperand(4);
 771   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
 772
 773   static const unsigned XMMArgRegs[] = {
 774     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
 775   };
 776   static const unsigned GPR32ArgRegs[] = {
 777     X86::EAX, X86::EDX,  X86::ECX
 778   };
 779
 780   // Count how many bytes are to be pushed on the stack.
 781   unsigned NumBytes   = 0;
 782   // Keep track of the number of integer regs passed so far.
 783   unsigned NumIntRegs = 0;
 784   // Keep track of the number of XMM regs passed so far.
 785   unsigned NumXMMRegs = 0;
 786   // How much bytes on stack used for struct return
 787   unsigned NumSRetBytes= 0;
 788
 789   // Handle regparm attribute
 790   SmallVector<bool, 8> ArgInRegs(NumOps, false);
 791   SmallVector<bool, 8> SRetArgs(NumOps, false);
 792   for (unsigned i = 0; i<NumOps; ++i) {
 793     unsigned Flags =
 794       dyn_cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
 795     ArgInRegs[i] = (Flags >> 1) & 1;
 796     SRetArgs[i]  = (Flags >> 2) & 1;
 797   }
 798
 799   // Calculate stack frame size
 800   for (unsigned i = 0; i != NumOps; ++i) {
 801     SDOperand Arg = Op.getOperand(5+2*i);
 802     unsigned ArgIncrement = 4;
 803     unsigned ObjSize = 0;
 804     unsigned ObjIntRegs = 0;
 805     unsigned ObjXMMRegs = 0;
 806
 807     HowToPassCallArgument(Arg.getValueType(),
 808                           ArgInRegs[i],
 809                           NumIntRegs, NumXMMRegs, 3,
 810                           ObjSize, ObjIntRegs, ObjXMMRegs,
 811                           CC != CallingConv::X86_StdCall);
 812     if (ObjSize > 4)
 813       ArgIncrement = ObjSize;
 814
 815     NumIntRegs += ObjIntRegs;
 816     NumXMMRegs += ObjXMMRegs;
 817     if (ObjSize) {
 818       // XMM arguments have to be aligned on 16-byte boundary.
 819       if (ObjSize == 16)
 820         NumBytes = ((NumBytes + 15) / 16) * 16;
 821       NumBytes += ArgIncrement;
 822     }
 823   }
 824
 825   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
 826
 827   // Arguments go on the stack in reverse order, as specified by the ABI.
 828   unsigned ArgOffset = 0;
 829   NumXMMRegs = 0;
 830   NumIntRegs = 0;
 831   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
 832   SmallVector<SDOperand, 8> MemOpChains;
 833   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
 834   for (unsigned i = 0; i != NumOps; ++i) {
 835     SDOperand Arg = Op.getOperand(5+2*i);
 836     unsigned ArgIncrement = 4;
 837     unsigned ObjSize = 0;
 838     unsigned ObjIntRegs = 0;
 839     unsigned ObjXMMRegs = 0;
 840
 841     HowToPassCallArgument(Arg.getValueType(),
 842                           ArgInRegs[i],
 843                           NumIntRegs, NumXMMRegs, 3,
 844                           ObjSize, ObjIntRegs, ObjXMMRegs,
 845                           CC != CallingConv::X86_StdCall);
 846
 847     if (ObjSize > 4)
 848       ArgIncrement = ObjSize;
 849
 850     if (Arg.getValueType() == MVT::i8 || Arg.getValueType() == MVT::i16) {
 851       // Promote the integer to 32 bits.  If the input type is signed use a
 852       // sign extend, otherwise use a zero extend.
 853       unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
 854
 855       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 856       Arg = DAG.getNode(ExtOp, MVT::i32, Arg);
 857     }
 858
 859     if (ObjIntRegs || ObjXMMRegs) {
 860       switch (Arg.getValueType()) {
 861       default: assert(0 && "Unhandled argument type!");
 862       case MVT::i32:
 863        RegsToPass.push_back(std::make_pair(GPR32ArgRegs[NumIntRegs], Arg));
 864        break;
 865       case MVT::v16i8:
 866       case MVT::v8i16:
 867       case MVT::v4i32:
 868       case MVT::v2i64:
 869       case MVT::v4f32:
 870       case MVT::v2f64:
 871        RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
 872        break;
 873       }
 874
 875       NumIntRegs += ObjIntRegs;
 876       NumXMMRegs += ObjXMMRegs;
 877     }
 878     if (ObjSize) {
 879       // XMM arguments have to be aligned on 16-byte boundary.
 880       if (ObjSize == 16)
 881         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 882
 883       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 884       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
 885       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 886
 887       ArgOffset += ArgIncrement;   // Move on to the next argument.
 888       if (SRetArgs[i])
 889         NumSRetBytes += ArgIncrement;
 890     }
 891   }
 892
 893   // Sanity check: we haven't seen NumSRetBytes > 4
 894   assert((NumSRetBytes<=4) &&
 895          "Too much space for struct-return pointer requested");
 896
 897   if (!MemOpChains.empty())
 898     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 899                         &MemOpChains[0], MemOpChains.size());
 900
 901   // Build a sequence of copy-to-reg nodes chained together with token chain
 902   // and flag operands which copy the outgoing args into registers.
 903   SDOperand InFlag;
 904   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 905     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
 906                              InFlag);
 907     InFlag = Chain.getValue(1);
 908   }
 909
 910   // ELF / PIC requires GOT in the EBX register before function calls via PLT
 911   // GOT pointer.
 912   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
 913       Subtarget->isPICStyleGOT()) {
 914     Chain = DAG.getCopyToReg(Chain, X86::EBX,
 915                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
 916                              InFlag);
 917     InFlag = Chain.getValue(1);
 918   }
 919
 920   // If the callee is a GlobalAddress node (quite common, every direct call is)
 921   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 922   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 923     // We should use extra load for direct calls to dllimported functions in
 924     // non-JIT mode.
 925     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
 926                                         getTargetMachine(), true))
 927       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
 928   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
 929     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
 930
 931   // Returns a chain & a flag for retval copy to use.
 932   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
 933   SmallVector<SDOperand, 8> Ops;
 934   Ops.push_back(Chain);
 935   Ops.push_back(Callee);
 936
 937   // Add argument registers to the end of the list so that they are known live
 938   // into the call.
 939   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 940     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 941                                   RegsToPass[i].second.getValueType()));
 942
 943   // Add an implicit use GOT pointer in EBX.
 944   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
 945       Subtarget->isPICStyleGOT())
 946     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
 947
 948   if (InFlag.Val)
 949     Ops.push_back(InFlag);
 950
 951   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
 952                       NodeTys, &Ops[0], Ops.size());
 953   InFlag = Chain.getValue(1);
 954
 955   // Create the CALLSEQ_END node.
 956   unsigned NumBytesForCalleeToPush = 0;
 957
 958   if (CC == CallingConv::X86_StdCall) {
 959     if (isVarArg)
 960       NumBytesForCalleeToPush = NumSRetBytes;
 961     else
 962       NumBytesForCalleeToPush = NumBytes;
 963   } else {
 964     // If this is is a call to a struct-return function, the callee
 965     // pops the hidden struct pointer, so we have to push it back.
 966     // This is common for Darwin/X86, Linux & Mingw32 targets.
 967     NumBytesForCalleeToPush = NumSRetBytes;
 968   }
 969
 970   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
 971   Ops.clear();
 972   Ops.push_back(Chain);
 973   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
 974   Ops.push_back(DAG.getConstant(NumBytesForCalleeToPush, getPointerTy()));
 975   Ops.push_back(InFlag);
 976   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
 977   InFlag = Chain.getValue(1);
 978
 979   // Handle result values, copying them out of physregs into vregs that we
 980   // return.
 981   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
 982 }
 983
 984
 985 //===----------------------------------------------------------------------===//
 986 //                 X86-64 C Calling Convention implementation
 987 //===----------------------------------------------------------------------===//
 988
 989 /// HowToPassX86_64CCCArgument - Returns how an formal argument of the specified
 990 /// type should be passed. If it is through stack, returns the size of the stack
 991 /// slot; if it is through integer or XMM register, returns the number of
 992 /// integer or XMM registers are needed.
 993 static void
 994 HowToPassX86_64CCCArgument(MVT::ValueType ObjectVT,
 995                            unsigned NumIntRegs, unsigned NumXMMRegs,
 996                            unsigned &ObjSize, unsigned &ObjIntRegs,
 997                            unsigned &ObjXMMRegs) {
 998   ObjSize = 0;
 999   ObjIntRegs = 0;
1000   ObjXMMRegs = 0;
1001
1002   switch (ObjectVT) {
1003   default: assert(0 && "Unhandled argument type!");
1004   case MVT::i8:
1005   case MVT::i16:
1006   case MVT::i32:
1007   case MVT::i64:
1008     if (NumIntRegs < 6)
1009       ObjIntRegs = 1;
1010     else {
1011       switch (ObjectVT) {
1012       default: break;
1013       case MVT::i8:  ObjSize = 1; break;
1014       case MVT::i16: ObjSize = 2; break;
1015       case MVT::i32: ObjSize = 4; break;
1016       case MVT::i64: ObjSize = 8; break;
1017       }
1018     }
1019     break;
1020   case MVT::f32:
1021   case MVT::f64:
1022   case MVT::v16i8:
1023   case MVT::v8i16:
1024   case MVT::v4i32:
1025   case MVT::v2i64:
1026   case MVT::v4f32:
1027   case MVT::v2f64:
1028     if (NumXMMRegs < 8)
1029       ObjXMMRegs = 1;
1030     else {
1031       switch (ObjectVT) {
1032       default: break;
1033       case MVT::f32:  ObjSize = 4; break;
1034       case MVT::f64:  ObjSize = 8; break;
1035       case MVT::v16i8:
1036       case MVT::v8i16:
1037       case MVT::v4i32:
1038       case MVT::v2i64:
1039       case MVT::v4f32:
1040       case MVT::v2f64: ObjSize = 16; break;
1041     }
1042     break;
1043   }
1044   }
1045 }
1046
1047 SDOperand
1048 X86TargetLowering::LowerX86_64CCCArguments(SDOperand Op, SelectionDAG &DAG) {
1049   unsigned NumArgs = Op.Val->getNumValues() - 1;
1050   MachineFunction &MF = DAG.getMachineFunction();
1051   MachineFrameInfo *MFI = MF.getFrameInfo();
1052   SDOperand Root = Op.getOperand(0);
1053   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1054   SmallVector<SDOperand, 8> ArgValues;
1055
1056   // Add DAG nodes to load the arguments...  On entry to a function on the X86,
1057   // the stack frame looks like this:
1058   //
1059   // [RSP] -- return address
1060   // [RSP + 8] -- first nonreg argument (leftmost lexically)
1061   // [RSP +16] -- second nonreg argument, if 1st argument is <= 8 bytes in size
1062   //    ...
1063   //
1064   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
1065   unsigned NumIntRegs = 0;  // Int regs used for parameter passing.
1066   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1067
1068   static const unsigned GPR8ArgRegs[] = {
1069     X86::DIL, X86::SIL, X86::DL,  X86::CL,  X86::R8B, X86::R9B
1070   };
1071   static const unsigned GPR16ArgRegs[] = {
1072     X86::DI,  X86::SI,  X86::DX,  X86::CX,  X86::R8W, X86::R9W
1073   };
1074   static const unsigned GPR32ArgRegs[] = {
1075     X86::EDI, X86::ESI, X86::EDX, X86::ECX, X86::R8D, X86::R9D
1076   };
1077   static const unsigned GPR64ArgRegs[] = {
1078     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
1079   };
1080   static const unsigned XMMArgRegs[] = {
1081     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1082     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1083   };
1084
1085   for (unsigned i = 0; i < NumArgs; ++i) {
1086     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
1087     unsigned ArgIncrement = 8;
1088     unsigned ObjSize = 0;
1089     unsigned ObjIntRegs = 0;
1090     unsigned ObjXMMRegs = 0;
1091
1092     // FIXME: __int128 and long double support?
1093     HowToPassX86_64CCCArgument(ObjectVT, NumIntRegs, NumXMMRegs,
1094                                ObjSize, ObjIntRegs, ObjXMMRegs);
1095     if (ObjSize > 8)
1096       ArgIncrement = ObjSize;
1097
1098     unsigned Reg = 0;
1099     SDOperand ArgValue;
1100     if (ObjIntRegs || ObjXMMRegs) {
1101       switch (ObjectVT) {
1102       default: assert(0 && "Unhandled argument type!");
1103       case MVT::i8:
1104       case MVT::i16:
1105       case MVT::i32:
1106       case MVT::i64: {
1107         TargetRegisterClass *RC = NULL;
1108         switch (ObjectVT) {
1109         default: break;
1110         case MVT::i8:
1111           RC = X86::GR8RegisterClass;
1112           Reg = GPR8ArgRegs[NumIntRegs];
1113           break;
1114         case MVT::i16:
1115           RC = X86::GR16RegisterClass;
1116           Reg = GPR16ArgRegs[NumIntRegs];
1117           break;
1118         case MVT::i32:
1119           RC = X86::GR32RegisterClass;
1120           Reg = GPR32ArgRegs[NumIntRegs];
1121           break;
1122         case MVT::i64:
1123           RC = X86::GR64RegisterClass;
1124           Reg = GPR64ArgRegs[NumIntRegs];
1125           break;
1126         }
1127         Reg = AddLiveIn(MF, Reg, RC);
1128         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1129         break;
1130       }
1131       case MVT::f32:
1132       case MVT::f64:
1133       case MVT::v16i8:
1134       case MVT::v8i16:
1135       case MVT::v4i32:
1136       case MVT::v2i64:
1137       case MVT::v4f32:
1138       case MVT::v2f64: {
1139         TargetRegisterClass *RC= (ObjectVT == MVT::f32) ?
1140           X86::FR32RegisterClass : ((ObjectVT == MVT::f64) ?
1141                               X86::FR64RegisterClass : X86::VR128RegisterClass);
1142         Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], RC);
1143         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1144         break;
1145       }
1146       }
1147       NumIntRegs += ObjIntRegs;
1148       NumXMMRegs += ObjXMMRegs;
1149     } else if (ObjSize) {
1150       // XMM arguments have to be aligned on 16-byte boundary.
1151       if (ObjSize == 16)
1152         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1153       // Create the SelectionDAG nodes corresponding to a load from this
1154       // parameter.
1155       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
1156       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
1157       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
1158       ArgOffset += ArgIncrement;   // Move on to the next argument.
1159     }
1160
1161     ArgValues.push_back(ArgValue);
1162   }
1163
1164   // If the function takes variable number of arguments, make a frame index for
1165   // the start of the first vararg value... for expansion of llvm.va_start.
1166   if (isVarArg) {
1167     // For X86-64, if there are vararg parameters that are passed via
1168     // registers, then we must store them to their spots on the stack so they
1169     // may be loaded by deferencing the result of va_next.
1170     VarArgsGPOffset = NumIntRegs * 8;
1171     VarArgsFPOffset = 6 * 8 + NumXMMRegs * 16;
1172     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
1173     RegSaveFrameIndex = MFI->CreateStackObject(6 * 8 + 8 * 16, 16);
1174
1175     // Store the integer parameter registers.
1176     SmallVector<SDOperand, 8> MemOps;
1177     SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1178     SDOperand FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1179                               DAG.getConstant(VarArgsGPOffset, getPointerTy()));
1180     for (; NumIntRegs != 6; ++NumIntRegs) {
1181       unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1182                                 X86::GR64RegisterClass);
1183       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1184       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1185       MemOps.push_back(Store);
1186       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1187                         DAG.getConstant(8, getPointerTy()));
1188     }
1189
1190     // Now store the XMM (fp + vector) parameter registers.
1191     FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1192                       DAG.getConstant(VarArgsFPOffset, getPointerTy()));
1193     for (; NumXMMRegs != 8; ++NumXMMRegs) {
1194       unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1195                                 X86::VR128RegisterClass);
1196       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::v4f32);
1197       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1198       MemOps.push_back(Store);
1199       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1200                         DAG.getConstant(16, getPointerTy()));
1201     }
1202     if (!MemOps.empty())
1203         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1204                            &MemOps[0], MemOps.size());
1205   }
1206
1207   ArgValues.push_back(Root);
1208
1209   ReturnAddrIndex = 0;     // No return address slot generated yet.
1210   BytesToPopOnReturn = 0;  // Callee pops nothing.
1211   BytesCallerReserves = ArgOffset;
1212
1213   // Return the new list of results.
1214   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1215                      &ArgValues[0], ArgValues.size());
1216 }
1217
1218 SDOperand
1219 X86TargetLowering::LowerX86_64CCCCallTo(SDOperand Op, SelectionDAG &DAG,
1220                                         unsigned CC) {
1221   SDOperand Chain     = Op.getOperand(0);
1222   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1223   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1224   SDOperand Callee    = Op.getOperand(4);
1225   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1226
1227   // Count how many bytes are to be pushed on the stack.
1228   unsigned NumBytes = 0;
1229   unsigned NumIntRegs = 0;  // Int regs used for parameter passing.
1230   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1231
1232   static const unsigned GPR8ArgRegs[] = {
1233     X86::DIL, X86::SIL, X86::DL,  X86::CL,  X86::R8B, X86::R9B
1234   };
1235   static const unsigned GPR16ArgRegs[] = {
1236     X86::DI,  X86::SI,  X86::DX,  X86::CX,  X86::R8W, X86::R9W
1237   };
1238   static const unsigned GPR32ArgRegs[] = {
1239     X86::EDI, X86::ESI, X86::EDX, X86::ECX, X86::R8D, X86::R9D
1240   };
1241   static const unsigned GPR64ArgRegs[] = {
1242     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
1243   };
1244   static const unsigned XMMArgRegs[] = {
1245     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1246     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1247   };
1248
1249   for (unsigned i = 0; i != NumOps; ++i) {
1250     SDOperand Arg = Op.getOperand(5+2*i);
1251     MVT::ValueType ArgVT = Arg.getValueType();
1252
1253     switch (ArgVT) {
1254     default: assert(0 && "Unknown value type!");
1255     case MVT::i8:
1256     case MVT::i16:
1257     case MVT::i32:
1258     case MVT::i64:
1259       if (NumIntRegs < 6)
1260         ++NumIntRegs;
1261       else
1262         NumBytes += 8;
1263       break;
1264     case MVT::f32:
1265     case MVT::f64:
1266     case MVT::v16i8:
1267     case MVT::v8i16:
1268     case MVT::v4i32:
1269     case MVT::v2i64:
1270     case MVT::v4f32:
1271     case MVT::v2f64:
1272       if (NumXMMRegs < 8)
1273         NumXMMRegs++;
1274       else if (ArgVT == MVT::f32 || ArgVT == MVT::f64)
1275         NumBytes += 8;
1276       else {
1277         // XMM arguments have to be aligned on 16-byte boundary.
1278         NumBytes = ((NumBytes + 15) / 16) * 16;
1279         NumBytes += 16;
1280       }
1281       break;
1282     }
1283   }
1284
1285   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1286
1287   // Arguments go on the stack in reverse order, as specified by the ABI.
1288   unsigned ArgOffset = 0;
1289   NumIntRegs = 0;
1290   NumXMMRegs = 0;
1291   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1292   SmallVector<SDOperand, 8> MemOpChains;
1293   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
1294   for (unsigned i = 0; i != NumOps; ++i) {
1295     SDOperand Arg = Op.getOperand(5+2*i);
1296     MVT::ValueType ArgVT = Arg.getValueType();
1297
1298     switch (ArgVT) {
1299     default: assert(0 && "Unexpected ValueType for argument!");
1300     case MVT::i8:
1301     case MVT::i16:
1302     case MVT::i32:
1303     case MVT::i64:
1304       if (NumIntRegs < 6) {
1305         unsigned Reg = 0;
1306         switch (ArgVT) {
1307         default: break;
1308         case MVT::i8:  Reg = GPR8ArgRegs[NumIntRegs];  break;
1309         case MVT::i16: Reg = GPR16ArgRegs[NumIntRegs]; break;
1310         case MVT::i32: Reg = GPR32ArgRegs[NumIntRegs]; break;
1311         case MVT::i64: Reg = GPR64ArgRegs[NumIntRegs]; break;
1312         }
1313         RegsToPass.push_back(std::make_pair(Reg, Arg));
1314         ++NumIntRegs;
1315       } else {
1316         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1317         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1318         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1319         ArgOffset += 8;
1320       }
1321       break;
1322     case MVT::f32:
1323     case MVT::f64:
1324     case MVT::v16i8:
1325     case MVT::v8i16:
1326     case MVT::v4i32:
1327     case MVT::v2i64:
1328     case MVT::v4f32:
1329     case MVT::v2f64:
1330       if (NumXMMRegs < 8) {
1331         RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
1332         NumXMMRegs++;
1333       } else {
1334         if (ArgVT != MVT::f32 && ArgVT != MVT::f64) {
1335           // XMM arguments have to be aligned on 16-byte boundary.
1336           ArgOffset = ((ArgOffset + 15) / 16) * 16;
1337         }
1338         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1339         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1340         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1341         if (ArgVT == MVT::f32 || ArgVT == MVT::f64)
1342           ArgOffset += 8;
1343         else
1344           ArgOffset += 16;
1345       }
1346     }
1347   }
1348
1349   if (!MemOpChains.empty())
1350     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1351                         &MemOpChains[0], MemOpChains.size());
1352
1353   // Build a sequence of copy-to-reg nodes chained together with token chain
1354   // and flag operands which copy the outgoing args into registers.
1355   SDOperand InFlag;
1356   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1357     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1358                              InFlag);
1359     InFlag = Chain.getValue(1);
1360   }
1361
1362   if (isVarArg) {
1363     // From AMD64 ABI document:
1364     // For calls that may call functions that use varargs or stdargs
1365     // (prototype-less calls or calls to functions containing ellipsis (...) in
1366     // the declaration) %al is used as hidden argument to specify the number
1367     // of SSE registers used. The contents of %al do not need to match exactly
1368     // the number of registers, but must be an ubound on the number of SSE
1369     // registers used and is in the range 0 - 8 inclusive.
1370     Chain = DAG.getCopyToReg(Chain, X86::AL,
1371                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1372     InFlag = Chain.getValue(1);
1373   }
1374
1375   // If the callee is a GlobalAddress node (quite common, every direct call is)
1376   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1377   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1378     // We should use extra load for direct calls to dllimported functions in
1379     // non-JIT mode.
1380     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1381                                         getTargetMachine(), true))
1382       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1383   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1384     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1385
1386   // Returns a chain & a flag for retval copy to use.
1387   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1388   SmallVector<SDOperand, 8> Ops;
1389   Ops.push_back(Chain);
1390   Ops.push_back(Callee);
1391
1392   // Add argument registers to the end of the list so that they are known live
1393   // into the call.
1394   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1395     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1396                                   RegsToPass[i].second.getValueType()));
1397
1398   if (InFlag.Val)
1399     Ops.push_back(InFlag);
1400
1401   // FIXME: Do not generate X86ISD::TAILCALL for now.
1402   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1403                       NodeTys, &Ops[0], Ops.size());
1404   InFlag = Chain.getValue(1);
1405
1406   // Returns a flag for retval copy to use.
1407   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1408   Ops.clear();
1409   Ops.push_back(Chain);
1410   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1411   Ops.push_back(DAG.getConstant(0, getPointerTy()));
1412   Ops.push_back(InFlag);
1413   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1414   InFlag = Chain.getValue(1);
1415
1416   // Handle result values, copying them out of physregs into vregs that we
1417   // return.
1418   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
1419 }
1420
1421 //===----------------------------------------------------------------------===//
1422 //                 Fast & FastCall Calling Convention implementation
1423 //===----------------------------------------------------------------------===//
1424 //
1425 // The X86 'fast' calling convention passes up to two integer arguments in
1426 // registers (an appropriate portion of EAX/EDX), passes arguments in C order,
1427 // and requires that the callee pop its arguments off the stack (allowing proper
1428 // tail calls), and has the same return value conventions as C calling convs.
1429 //
1430 // This calling convention always arranges for the callee pop value to be 8n+4
1431 // bytes, which is needed for tail recursion elimination and stack alignment
1432 // reasons.
1433 //
1434 // Note that this can be enhanced in the future to pass fp vals in registers
1435 // (when we have a global fp allocator) and do other tricks.
1436 //
1437 //===----------------------------------------------------------------------===//
1438 // The X86 'fastcall' calling convention passes up to two integer arguments in
1439 // registers (an appropriate portion of ECX/EDX), passes arguments in C order,
1440 // and requires that the callee pop its arguments off the stack (allowing proper
1441 // tail calls), and has the same return value conventions as C calling convs.
1442 //
1443 // This calling convention always arranges for the callee pop value to be 8n+4
1444 // bytes, which is needed for tail recursion elimination and stack alignment
1445 // reasons.
1446
1447
1448 SDOperand
1449 X86TargetLowering::LowerFastCCArguments(SDOperand Op, SelectionDAG &DAG,
1450                                         bool isFastCall) {
1451   unsigned NumArgs = Op.Val->getNumValues()-1;
1452   MachineFunction &MF = DAG.getMachineFunction();
1453   MachineFrameInfo *MFI = MF.getFrameInfo();
1454   SDOperand Root = Op.getOperand(0);
1455   SmallVector<SDOperand, 8> ArgValues;
1456
1457   // Add DAG nodes to load the arguments...  On entry to a function the stack
1458   // frame looks like this:
1459   //
1460   // [ESP] -- return address
1461   // [ESP + 4] -- first nonreg argument (leftmost lexically)
1462   // [ESP + 8] -- second nonreg argument, if 1st argument is <= 4 bytes in size
1463   //    ...
1464   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
1465
1466   // Keep track of the number of integer regs passed so far.  This can be either
1467   // 0 (neither EAX/ECX or EDX used), 1 (EAX/ECX is used) or 2 (EAX/ECX and EDX
1468   // are both used).
1469   unsigned NumIntRegs = 0;
1470   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1471
1472   static const unsigned XMMArgRegs[] = {
1473     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1474   };
1475
1476   static const unsigned GPRArgRegs[][2][2] = {
1477     {{ X86::AL,  X86::DL },  { X86::CL,  X86::DL }},
1478     {{ X86::AX,  X86::DX },  { X86::CX,  X86::DX }},
1479     {{ X86::EAX, X86::EDX }, { X86::ECX,  X86::EDX }}
1480   };
1481
1482   static const TargetRegisterClass* GPRClasses[3] = {
1483     X86::GR8RegisterClass, X86::GR16RegisterClass, X86::GR32RegisterClass
1484   };
1485
1486   unsigned GPRInd = (isFastCall ? 1 : 0);
1487   for (unsigned i = 0; i < NumArgs; ++i) {
1488     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
1489     unsigned ArgIncrement = 4;
1490     unsigned ObjSize = 0;
1491     unsigned ObjXMMRegs = 0;
1492     unsigned ObjIntRegs = 0;
1493     unsigned Reg = 0;
1494     SDOperand ArgValue;
1495
1496     HowToPassCallArgument(ObjectVT,
1497                           true, // Use as much registers as possible
1498                           NumIntRegs, NumXMMRegs,
1499                           (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS),
1500                           ObjSize, ObjIntRegs, ObjXMMRegs,
1501                           !isFastCall);
1502
1503     if (ObjSize > 4)
1504       ArgIncrement = ObjSize;
1505
1506     if (ObjIntRegs || ObjXMMRegs) {
1507       switch (ObjectVT) {
1508       default: assert(0 && "Unhandled argument type!");
1509       case MVT::i8:
1510       case MVT::i16:
1511       case MVT::i32: {
1512         unsigned RegToUse = GPRArgRegs[ObjectVT-MVT::i8][GPRInd][NumIntRegs];
1513         Reg = AddLiveIn(MF, RegToUse, GPRClasses[ObjectVT-MVT::i8]);
1514         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1515         break;
1516       }
1517       case MVT::v16i8:
1518       case MVT::v8i16:
1519       case MVT::v4i32:
1520       case MVT::v2i64:
1521       case MVT::v4f32:
1522       case MVT::v2f64: {
1523         assert(!isFastCall && "Unhandled argument type!");
1524         Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], X86::VR128RegisterClass);
1525         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1526         break;
1527       }
1528       }
1529       NumIntRegs += ObjIntRegs;
1530       NumXMMRegs += ObjXMMRegs;
1531     }
1532     if (ObjSize) {
1533       // XMM arguments have to be aligned on 16-byte boundary.
1534       if (ObjSize == 16)
1535         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1536       // Create the SelectionDAG nodes corresponding to a load from this
1537       // parameter.
1538       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
1539       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
1540       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
1541
1542       ArgOffset += ArgIncrement;   // Move on to the next argument.
1543     }
1544
1545     ArgValues.push_back(ArgValue);
1546   }
1547
1548   ArgValues.push_back(Root);
1549
1550   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1551   // arguments and the arguments after the retaddr has been pushed are aligned.
1552   if ((ArgOffset & 7) == 0)
1553     ArgOffset += 4;
1554
1555   VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1556   RegSaveFrameIndex = 0xAAAAAAA;   // X86-64 only.
1557   ReturnAddrIndex = 0;             // No return address slot generated yet.
1558   BytesToPopOnReturn = ArgOffset;  // Callee pops all stack arguments.
1559   BytesCallerReserves = 0;
1560
1561   MF.getInfo<X86FunctionInfo>()->setBytesToPopOnReturn(BytesToPopOnReturn);
1562
1563   // Finally, inform the code generator which regs we return values in.
1564   switch (getValueType(MF.getFunction()->getReturnType())) {
1565   default: assert(0 && "Unknown type!");
1566   case MVT::isVoid: break;
1567   case MVT::i1:
1568   case MVT::i8:
1569   case MVT::i16:
1570   case MVT::i32:
1571     MF.addLiveOut(X86::EAX);
1572     break;
1573   case MVT::i64:
1574     MF.addLiveOut(X86::EAX);
1575     MF.addLiveOut(X86::EDX);
1576     break;
1577   case MVT::f32:
1578   case MVT::f64:
1579     MF.addLiveOut(X86::ST0);
1580     break;
1581   case MVT::v16i8:
1582   case MVT::v8i16:
1583   case MVT::v4i32:
1584   case MVT::v2i64:
1585   case MVT::v4f32:
1586   case MVT::v2f64:
1587     assert(!isFastCall && "Unknown result type");
1588     MF.addLiveOut(X86::XMM0);
1589     break;
1590   }
1591
1592   // Return the new list of results.
1593   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1594                      &ArgValues[0], ArgValues.size());
1595 }
1596
1597 SDOperand X86TargetLowering::LowerFastCCCallTo(SDOperand Op, SelectionDAG &DAG,
1598                                                unsigned CC) {
1599   SDOperand Chain     = Op.getOperand(0);
1600   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1601   SDOperand Callee    = Op.getOperand(4);
1602   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1603
1604   // Count how many bytes are to be pushed on the stack.
1605   unsigned NumBytes = 0;
1606
1607   // Keep track of the number of integer regs passed so far.  This can be either
1608   // 0 (neither EAX/ECX or EDX used), 1 (EAX/ECX is used) or 2 (EAX/ECX and EDX
1609   // are both used).
1610   unsigned NumIntRegs = 0;
1611   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1612
1613   static const unsigned GPRArgRegs[][2][2] = {
1614     {{ X86::AL,  X86::DL },  { X86::CL,  X86::DL }},
1615     {{ X86::AX,  X86::DX },  { X86::CX,  X86::DX }},
1616     {{ X86::EAX, X86::EDX }, { X86::ECX,  X86::EDX }}
1617   };
1618   static const unsigned XMMArgRegs[] = {
1619     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1620   };
1621
1622   bool isFastCall = CC == CallingConv::X86_FastCall;
1623   unsigned GPRInd = isFastCall ? 1 : 0;
1624   for (unsigned i = 0; i != NumOps; ++i) {
1625     SDOperand Arg = Op.getOperand(5+2*i);
1626
1627     switch (Arg.getValueType()) {
1628     default: assert(0 && "Unknown value type!");
1629     case MVT::i8:
1630     case MVT::i16:
1631     case MVT::i32: {
1632      unsigned MaxNumIntRegs = (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS);
1633      if (NumIntRegs < MaxNumIntRegs) {
1634        ++NumIntRegs;
1635        break;
1636      }
1637      } // Fall through
1638     case MVT::f32:
1639       NumBytes += 4;
1640       break;
1641     case MVT::f64:
1642       NumBytes += 8;
1643       break;
1644     case MVT::v16i8:
1645     case MVT::v8i16:
1646     case MVT::v4i32:
1647     case MVT::v2i64:
1648     case MVT::v4f32:
1649     case MVT::v2f64:
1650       assert(!isFastCall && "Unknown value type!");
1651       if (NumXMMRegs < 4)
1652         NumXMMRegs++;
1653       else {
1654         // XMM arguments have to be aligned on 16-byte boundary.
1655         NumBytes = ((NumBytes + 15) / 16) * 16;
1656         NumBytes += 16;
1657       }
1658       break;
1659     }
1660   }
1661
1662   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1663   // arguments and the arguments after the retaddr has been pushed are aligned.
1664   if ((NumBytes & 7) == 0)
1665     NumBytes += 4;
1666
1667   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1668
1669   // Arguments go on the stack in reverse order, as specified by the ABI.
1670   unsigned ArgOffset = 0;
1671   NumIntRegs = 0;
1672   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1673   SmallVector<SDOperand, 8> MemOpChains;
1674   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
1675   for (unsigned i = 0; i != NumOps; ++i) {
1676     SDOperand Arg = Op.getOperand(5+2*i);
1677
1678     switch (Arg.getValueType()) {
1679     default: assert(0 && "Unexpected ValueType for argument!");
1680     case MVT::i8:
1681     case MVT::i16:
1682     case MVT::i32: {
1683      unsigned MaxNumIntRegs = (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS);
1684      if (NumIntRegs < MaxNumIntRegs) {
1685        unsigned RegToUse =
1686          GPRArgRegs[Arg.getValueType()-MVT::i8][GPRInd][NumIntRegs];
1687        RegsToPass.push_back(std::make_pair(RegToUse, Arg));
1688        ++NumIntRegs;
1689        break;
1690      }
1691     } // Fall through
1692     case MVT::f32: {
1693       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1694       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1695       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1696       ArgOffset += 4;
1697       break;
1698     }
1699     case MVT::f64: {
1700       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1701       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1702       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1703       ArgOffset += 8;
1704       break;
1705     }
1706     case MVT::v16i8:
1707     case MVT::v8i16:
1708     case MVT::v4i32:
1709     case MVT::v2i64:
1710     case MVT::v4f32:
1711     case MVT::v2f64:
1712       assert(!isFastCall && "Unexpected ValueType for argument!");
1713       if (NumXMMRegs < 4) {
1714         RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
1715         NumXMMRegs++;
1716       } else {
1717         // XMM arguments have to be aligned on 16-byte boundary.
1718         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1719         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1720         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1721         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1722         ArgOffset += 16;
1723       }
1724       break;
1725     }
1726   }
1727
1728   if (!MemOpChains.empty())
1729     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1730                         &MemOpChains[0], MemOpChains.size());
1731
1732   // Build a sequence of copy-to-reg nodes chained together with token chain
1733   // and flag operands which copy the outgoing args into registers.
1734   SDOperand InFlag;
1735   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1736     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1737                              InFlag);
1738     InFlag = Chain.getValue(1);
1739   }
1740
1741   // If the callee is a GlobalAddress node (quite common, every direct call is)
1742   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1743   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1744     // We should use extra load for direct calls to dllimported functions in
1745     // non-JIT mode.
1746     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1747                                         getTargetMachine(), true))
1748       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1749   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1750     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1751
1752   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1753   // GOT pointer.
1754   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1755       Subtarget->isPICStyleGOT()) {
1756     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1757                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1758                              InFlag);
1759     InFlag = Chain.getValue(1);
1760   }
1761
1762   // Returns a chain & a flag for retval copy to use.
1763   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1764   SmallVector<SDOperand, 8> Ops;
1765   Ops.push_back(Chain);
1766   Ops.push_back(Callee);
1767
1768   // Add argument registers to the end of the list so that they are known live
1769   // into the call.
1770   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1771     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1772                                   RegsToPass[i].second.getValueType()));
1773
1774   // Add an implicit use GOT pointer in EBX.
1775   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1776       Subtarget->isPICStyleGOT())
1777     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1778
1779   if (InFlag.Val)
1780     Ops.push_back(InFlag);
1781
1782   // FIXME: Do not generate X86ISD::TAILCALL for now.
1783   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1784                       NodeTys, &Ops[0], Ops.size());
1785   InFlag = Chain.getValue(1);
1786
1787   // Returns a flag for retval copy to use.
1788   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1789   Ops.clear();
1790   Ops.push_back(Chain);
1791   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1792   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1793   Ops.push_back(InFlag);
1794   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1795   InFlag = Chain.getValue(1);
1796
1797   // Handle result values, copying them out of physregs into vregs that we
1798   // return.
1799   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
1800 }
1801
1802 SDOperand X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
1803   if (ReturnAddrIndex == 0) {
1804     // Set up a frame object for the return address.
1805     MachineFunction &MF = DAG.getMachineFunction();
1806     if (Subtarget->is64Bit())
1807       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(8, -8);
1808     else
1809       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(4, -4);
1810   }
1811
1812   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
1813 }
1814
1815
1816
1817 /// translateX86CC - do a one to one translation of a ISD::CondCode to the X86
1818 /// specific condition code. It returns a false if it cannot do a direct
1819 /// translation. X86CC is the translated CondCode.  LHS/RHS are modified as
1820 /// needed.
1821 static bool translateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
1822                            unsigned &X86CC, SDOperand &LHS, SDOperand &RHS,
1823                            SelectionDAG &DAG) {
1824   X86CC = X86::COND_INVALID;
1825   if (!isFP) {
1826     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
1827       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
1828         // X > -1   -> X == 0, jump !sign.
1829         RHS = DAG.getConstant(0, RHS.getValueType());
1830         X86CC = X86::COND_NS;
1831         return true;
1832       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
1833         // X < 0   -> X == 0, jump on sign.
1834         X86CC = X86::COND_S;
1835         return true;
1836       }
1837     }
1838
1839     switch (SetCCOpcode) {
1840     default: break;
1841     case ISD::SETEQ:  X86CC = X86::COND_E;  break;
1842     case ISD::SETGT:  X86CC = X86::COND_G;  break;
1843     case ISD::SETGE:  X86CC = X86::COND_GE; break;
1844     case ISD::SETLT:  X86CC = X86::COND_L;  break;
1845     case ISD::SETLE:  X86CC = X86::COND_LE; break;
1846     case ISD::SETNE:  X86CC = X86::COND_NE; break;
1847     case ISD::SETULT: X86CC = X86::COND_B;  break;
1848     case ISD::SETUGT: X86CC = X86::COND_A;  break;
1849     case ISD::SETULE: X86CC = X86::COND_BE; break;
1850     case ISD::SETUGE: X86CC = X86::COND_AE; break;
1851     }
1852   } else {
1853     // On a floating point condition, the flags are set as follows:
1854     // ZF  PF  CF   op
1855     //  0 | 0 | 0 | X > Y
1856     //  0 | 0 | 1 | X < Y
1857     //  1 | 0 | 0 | X == Y
1858     //  1 | 1 | 1 | unordered
1859     bool Flip = false;
1860     switch (SetCCOpcode) {
1861     default: break;
1862     case ISD::SETUEQ:
1863     case ISD::SETEQ: X86CC = X86::COND_E;  break;
1864     case ISD::SETOLT: Flip = true; // Fallthrough
1865     case ISD::SETOGT:
1866     case ISD::SETGT: X86CC = X86::COND_A;  break;
1867     case ISD::SETOLE: Flip = true; // Fallthrough
1868     case ISD::SETOGE:
1869     case ISD::SETGE: X86CC = X86::COND_AE; break;
1870     case ISD::SETUGT: Flip = true; // Fallthrough
1871     case ISD::SETULT:
1872     case ISD::SETLT: X86CC = X86::COND_B;  break;
1873     case ISD::SETUGE: Flip = true; // Fallthrough
1874     case ISD::SETULE:
1875     case ISD::SETLE: X86CC = X86::COND_BE; break;
1876     case ISD::SETONE:
1877     case ISD::SETNE: X86CC = X86::COND_NE; break;
1878     case ISD::SETUO: X86CC = X86::COND_P;  break;
1879     case ISD::SETO:  X86CC = X86::COND_NP; break;
1880     }
1881     if (Flip)
1882       std::swap(LHS, RHS);
1883   }
1884
1885   return X86CC != X86::COND_INVALID;
1886 }
1887
1888 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
1889 /// code. Current x86 isa includes the following FP cmov instructions:
1890 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
1891 static bool hasFPCMov(unsigned X86CC) {
1892   switch (X86CC) {
1893   default:
1894     return false;
1895   case X86::COND_B:
1896   case X86::COND_BE:
1897   case X86::COND_E:
1898   case X86::COND_P:
1899   case X86::COND_A:
1900   case X86::COND_AE:
1901   case X86::COND_NE:
1902   case X86::COND_NP:
1903     return true;
1904   }
1905 }
1906
1907 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
1908 /// true if Op is undef or if its value falls within the specified range (L, H].
1909 static bool isUndefOrInRange(SDOperand Op, unsigned Low, unsigned Hi) {
1910   if (Op.getOpcode() == ISD::UNDEF)
1911     return true;
1912
1913   unsigned Val = cast<ConstantSDNode>(Op)->getValue();
1914   return (Val >= Low && Val < Hi);
1915 }
1916
1917 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
1918 /// true if Op is undef or if its value equal to the specified value.
1919 static bool isUndefOrEqual(SDOperand Op, unsigned Val) {
1920   if (Op.getOpcode() == ISD::UNDEF)
1921     return true;
1922   return cast<ConstantSDNode>(Op)->getValue() == Val;
1923 }
1924
1925 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
1926 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
1927 bool X86::isPSHUFDMask(SDNode *N) {
1928   assert(N->getOpcode() == ISD::BUILD_VECTOR);
1929
1930   if (N->getNumOperands() != 4)
1931     return false;
1932
1933   // Check if the value doesn't reference the second vector.
1934   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1935     SDOperand Arg = N->getOperand(i);
1936     if (Arg.getOpcode() == ISD::UNDEF) continue;
1937     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
1938     if (cast<ConstantSDNode>(Arg)->getValue() >= 4)
1939       return false;
1940   }
1941
1942   return true;
1943 }
1944
1945 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
1946 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
1947 bool X86::isPSHUFHWMask(SDNode *N) {
1948   assert(N->getOpcode() == ISD::BUILD_VECTOR);
1949
1950   if (N->getNumOperands() != 8)
1951     return false;
1952
1953   // Lower quadword copied in order.
1954   for (unsigned i = 0; i != 4; ++i) {
1955     SDOperand Arg = N->getOperand(i);
1956     if (Arg.getOpcode() == ISD::UNDEF) continue;
1957     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
1958     if (cast<ConstantSDNode>(Arg)->getValue() != i)
1959       return false;
1960   }
1961
1962   // Upper quadword shuffled.
1963   for (unsigned i = 4; i != 8; ++i) {
1964     SDOperand Arg = N->getOperand(i);
1965     if (Arg.getOpcode() == ISD::UNDEF) continue;
1966     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
1967     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
1968     if (Val < 4 || Val > 7)
1969       return false;
1970   }
1971
1972   return true;
1973 }
1974
1975 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
1976 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
1977 bool X86::isPSHUFLWMask(SDNode *N) {
1978   assert(N->getOpcode() == ISD::BUILD_VECTOR);
1979
1980   if (N->getNumOperands() != 8)
1981     return false;
1982
1983   // Upper quadword copied in order.
1984   for (unsigned i = 4; i != 8; ++i)
1985     if (!isUndefOrEqual(N->getOperand(i), i))
1986       return false;
1987
1988   // Lower quadword shuffled.
1989   for (unsigned i = 0; i != 4; ++i)
1990     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
1991       return false;
1992
1993   return true;
1994 }
1995
1996 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
1997 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
1998 static bool isSHUFPMask(const SDOperand *Elems, unsigned NumElems) {
1999   if (NumElems != 2 && NumElems != 4) return false;
2000
2001   unsigned Half = NumElems / 2;
2002   for (unsigned i = 0; i < Half; ++i)
2003     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2004       return false;
2005   for (unsigned i = Half; i < NumElems; ++i)
2006     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2007       return false;
2008
2009   return true;
2010 }
2011
2012 bool X86::isSHUFPMask(SDNode *N) {
2013   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2014   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2015 }
2016
2017 /// isCommutedSHUFP - Returns true if the shuffle mask is except
2018 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2019 /// half elements to come from vector 1 (which would equal the dest.) and
2020 /// the upper half to come from vector 2.
2021 static bool isCommutedSHUFP(const SDOperand *Ops, unsigned NumOps) {
2022   if (NumOps != 2 && NumOps != 4) return false;
2023
2024   unsigned Half = NumOps / 2;
2025   for (unsigned i = 0; i < Half; ++i)
2026     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2027       return false;
2028   for (unsigned i = Half; i < NumOps; ++i)
2029     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2030       return false;
2031   return true;
2032 }
2033
2034 static bool isCommutedSHUFP(SDNode *N) {
2035   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2036   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2037 }
2038
2039 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2040 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2041 bool X86::isMOVHLPSMask(SDNode *N) {
2042   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2043
2044   if (N->getNumOperands() != 4)
2045     return false;
2046
2047   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2048   return isUndefOrEqual(N->getOperand(0), 6) &&
2049          isUndefOrEqual(N->getOperand(1), 7) &&
2050          isUndefOrEqual(N->getOperand(2), 2) &&
2051          isUndefOrEqual(N->getOperand(3), 3);
2052 }
2053
2054 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2055 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2056 /// <2, 3, 2, 3>
2057 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2058   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2059
2060   if (N->getNumOperands() != 4)
2061     return false;
2062
2063   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2064   return isUndefOrEqual(N->getOperand(0), 2) &&
2065          isUndefOrEqual(N->getOperand(1), 3) &&
2066          isUndefOrEqual(N->getOperand(2), 2) &&
2067          isUndefOrEqual(N->getOperand(3), 3);
2068 }
2069
2070 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2071 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2072 bool X86::isMOVLPMask(SDNode *N) {
2073   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2074
2075   unsigned NumElems = N->getNumOperands();
2076   if (NumElems != 2 && NumElems != 4)
2077     return false;
2078
2079   for (unsigned i = 0; i < NumElems/2; ++i)
2080     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2081       return false;
2082
2083   for (unsigned i = NumElems/2; i < NumElems; ++i)
2084     if (!isUndefOrEqual(N->getOperand(i), i))
2085       return false;
2086
2087   return true;
2088 }
2089
2090 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2091 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2092 /// and MOVLHPS.
2093 bool X86::isMOVHPMask(SDNode *N) {
2094   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2095
2096   unsigned NumElems = N->getNumOperands();
2097   if (NumElems != 2 && NumElems != 4)
2098     return false;
2099
2100   for (unsigned i = 0; i < NumElems/2; ++i)
2101     if (!isUndefOrEqual(N->getOperand(i), i))
2102       return false;
2103
2104   for (unsigned i = 0; i < NumElems/2; ++i) {
2105     SDOperand Arg = N->getOperand(i + NumElems/2);
2106     if (!isUndefOrEqual(Arg, i + NumElems))
2107       return false;
2108   }
2109
2110   return true;
2111 }
2112
2113 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2114 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2115 bool static isUNPCKLMask(const SDOperand *Elts, unsigned NumElts,
2116                          bool V2IsSplat = false) {
2117   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2118     return false;
2119
2120   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2121     SDOperand BitI  = Elts[i];
2122     SDOperand BitI1 = Elts[i+1];
2123     if (!isUndefOrEqual(BitI, j))
2124       return false;
2125     if (V2IsSplat) {
2126       if (isUndefOrEqual(BitI1, NumElts))
2127         return false;
2128     } else {
2129       if (!isUndefOrEqual(BitI1, j + NumElts))
2130         return false;
2131     }
2132   }
2133
2134   return true;
2135 }
2136
2137 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2138   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2139   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2140 }
2141
2142 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2143 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2144 bool static isUNPCKHMask(const SDOperand *Elts, unsigned NumElts,
2145                          bool V2IsSplat = false) {
2146   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2147     return false;
2148
2149   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2150     SDOperand BitI  = Elts[i];
2151     SDOperand BitI1 = Elts[i+1];
2152     if (!isUndefOrEqual(BitI, j + NumElts/2))
2153       return false;
2154     if (V2IsSplat) {
2155       if (isUndefOrEqual(BitI1, NumElts))
2156         return false;
2157     } else {
2158       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2159         return false;
2160     }
2161   }
2162
2163   return true;
2164 }
2165
2166 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2167   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2168   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2169 }
2170
2171 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2172 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2173 /// <0, 0, 1, 1>
2174 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2175   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2176
2177   unsigned NumElems = N->getNumOperands();
2178   if (NumElems != 4 && NumElems != 8 && NumElems != 16)
2179     return false;
2180
2181   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2182     SDOperand BitI  = N->getOperand(i);
2183     SDOperand BitI1 = N->getOperand(i+1);
2184
2185     if (!isUndefOrEqual(BitI, j))
2186       return false;
2187     if (!isUndefOrEqual(BitI1, j))
2188       return false;
2189   }
2190
2191   return true;
2192 }
2193
2194 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2195 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2196 /// MOVSD, and MOVD, i.e. setting the lowest element.
2197 static bool isMOVLMask(const SDOperand *Elts, unsigned NumElts) {
2198   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2199     return false;
2200
2201   if (!isUndefOrEqual(Elts[0], NumElts))
2202     return false;
2203
2204   for (unsigned i = 1; i < NumElts; ++i) {
2205     if (!isUndefOrEqual(Elts[i], i))
2206       return false;
2207   }
2208
2209   return true;
2210 }
2211
2212 bool X86::isMOVLMask(SDNode *N) {
2213   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2214   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2215 }
2216
2217 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2218 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2219 /// element of vector 2 and the other elements to come from vector 1 in order.
2220 static bool isCommutedMOVL(const SDOperand *Ops, unsigned NumOps,
2221                            bool V2IsSplat = false,
2222                            bool V2IsUndef = false) {
2223   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2224     return false;
2225
2226   if (!isUndefOrEqual(Ops[0], 0))
2227     return false;
2228
2229   for (unsigned i = 1; i < NumOps; ++i) {
2230     SDOperand Arg = Ops[i];
2231     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2232           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2233           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2234       return false;
2235   }
2236
2237   return true;
2238 }
2239
2240 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2241                            bool V2IsUndef = false) {
2242   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2243   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2244                         V2IsSplat, V2IsUndef);
2245 }
2246
2247 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2248 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2249 bool X86::isMOVSHDUPMask(SDNode *N) {
2250   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2251
2252   if (N->getNumOperands() != 4)
2253     return false;
2254
2255   // Expect 1, 1, 3, 3
2256   for (unsigned i = 0; i < 2; ++i) {
2257     SDOperand Arg = N->getOperand(i);
2258     if (Arg.getOpcode() == ISD::UNDEF) continue;
2259     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2260     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2261     if (Val != 1) return false;
2262   }
2263
2264   bool HasHi = false;
2265   for (unsigned i = 2; i < 4; ++i) {
2266     SDOperand Arg = N->getOperand(i);
2267     if (Arg.getOpcode() == ISD::UNDEF) continue;
2268     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2269     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2270     if (Val != 3) return false;
2271     HasHi = true;
2272   }
2273
2274   // Don't use movshdup if it can be done with a shufps.
2275   return HasHi;
2276 }
2277
2278 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2279 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2280 bool X86::isMOVSLDUPMask(SDNode *N) {
2281   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2282
2283   if (N->getNumOperands() != 4)
2284     return false;
2285
2286   // Expect 0, 0, 2, 2
2287   for (unsigned i = 0; i < 2; ++i) {
2288     SDOperand Arg = N->getOperand(i);
2289     if (Arg.getOpcode() == ISD::UNDEF) continue;
2290     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2291     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2292     if (Val != 0) return false;
2293   }
2294
2295   bool HasHi = false;
2296   for (unsigned i = 2; i < 4; ++i) {
2297     SDOperand Arg = N->getOperand(i);
2298     if (Arg.getOpcode() == ISD::UNDEF) continue;
2299     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2300     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2301     if (Val != 2) return false;
2302     HasHi = true;
2303   }
2304
2305   // Don't use movshdup if it can be done with a shufps.
2306   return HasHi;
2307 }
2308
2309 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2310 /// a splat of a single element.
2311 static bool isSplatMask(SDNode *N) {
2312   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2313
2314   // This is a splat operation if each element of the permute is the same, and
2315   // if the value doesn't reference the second vector.
2316   unsigned NumElems = N->getNumOperands();
2317   SDOperand ElementBase;
2318   unsigned i = 0;
2319   for (; i != NumElems; ++i) {
2320     SDOperand Elt = N->getOperand(i);
2321     if (isa<ConstantSDNode>(Elt)) {
2322       ElementBase = Elt;
2323       break;
2324     }
2325   }
2326
2327   if (!ElementBase.Val)
2328     return false;
2329
2330   for (; i != NumElems; ++i) {
2331     SDOperand Arg = N->getOperand(i);
2332     if (Arg.getOpcode() == ISD::UNDEF) continue;
2333     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2334     if (Arg != ElementBase) return false;
2335   }
2336
2337   // Make sure it is a splat of the first vector operand.
2338   return cast<ConstantSDNode>(ElementBase)->getValue() < NumElems;
2339 }
2340
2341 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2342 /// a splat of a single element and it's a 2 or 4 element mask.
2343 bool X86::isSplatMask(SDNode *N) {
2344   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2345
2346   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2347   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2348     return false;
2349   return ::isSplatMask(N);
2350 }
2351
2352 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2353 /// specifies a splat of zero element.
2354 bool X86::isSplatLoMask(SDNode *N) {
2355   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2356
2357   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2358     if (!isUndefOrEqual(N->getOperand(i), 0))
2359       return false;
2360   return true;
2361 }
2362
2363 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2364 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2365 /// instructions.
2366 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2367   unsigned NumOperands = N->getNumOperands();
2368   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2369   unsigned Mask = 0;
2370   for (unsigned i = 0; i < NumOperands; ++i) {
2371     unsigned Val = 0;
2372     SDOperand Arg = N->getOperand(NumOperands-i-1);
2373     if (Arg.getOpcode() != ISD::UNDEF)
2374       Val = cast<ConstantSDNode>(Arg)->getValue();
2375     if (Val >= NumOperands) Val -= NumOperands;
2376     Mask |= Val;
2377     if (i != NumOperands - 1)
2378       Mask <<= Shift;
2379   }
2380
2381   return Mask;
2382 }
2383
2384 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2385 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2386 /// instructions.
2387 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2388   unsigned Mask = 0;
2389   // 8 nodes, but we only care about the last 4.
2390   for (unsigned i = 7; i >= 4; --i) {
2391     unsigned Val = 0;
2392     SDOperand Arg = N->getOperand(i);
2393     if (Arg.getOpcode() != ISD::UNDEF)
2394       Val = cast<ConstantSDNode>(Arg)->getValue();
2395     Mask |= (Val - 4);
2396     if (i != 4)
2397       Mask <<= 2;
2398   }
2399
2400   return Mask;
2401 }
2402
2403 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2404 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2405 /// instructions.
2406 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2407   unsigned Mask = 0;
2408   // 8 nodes, but we only care about the first 4.
2409   for (int i = 3; i >= 0; --i) {
2410     unsigned Val = 0;
2411     SDOperand Arg = N->getOperand(i);
2412     if (Arg.getOpcode() != ISD::UNDEF)
2413       Val = cast<ConstantSDNode>(Arg)->getValue();
2414     Mask |= Val;
2415     if (i != 0)
2416       Mask <<= 2;
2417   }
2418
2419   return Mask;
2420 }
2421
2422 /// isPSHUFHW_PSHUFLWMask - true if the specified VECTOR_SHUFFLE operand
2423 /// specifies a 8 element shuffle that can be broken into a pair of
2424 /// PSHUFHW and PSHUFLW.
2425 static bool isPSHUFHW_PSHUFLWMask(SDNode *N) {
2426   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2427
2428   if (N->getNumOperands() != 8)
2429     return false;
2430
2431   // Lower quadword shuffled.
2432   for (unsigned i = 0; i != 4; ++i) {
2433     SDOperand Arg = N->getOperand(i);
2434     if (Arg.getOpcode() == ISD::UNDEF) continue;
2435     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2436     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2437     if (Val > 4)
2438       return false;
2439   }
2440
2441   // Upper quadword shuffled.
2442   for (unsigned i = 4; i != 8; ++i) {
2443     SDOperand Arg = N->getOperand(i);
2444     if (Arg.getOpcode() == ISD::UNDEF) continue;
2445     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2446     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2447     if (Val < 4 || Val > 7)
2448       return false;
2449   }
2450
2451   return true;
2452 }
2453
2454 /// CommuteVectorShuffle - Swap vector_shuffle operandsas well as
2455 /// values in ther permute mask.
2456 static SDOperand CommuteVectorShuffle(SDOperand Op, SDOperand &V1,
2457                                       SDOperand &V2, SDOperand &Mask,
2458                                       SelectionDAG &DAG) {
2459   MVT::ValueType VT = Op.getValueType();
2460   MVT::ValueType MaskVT = Mask.getValueType();
2461   MVT::ValueType EltVT = MVT::getVectorBaseType(MaskVT);
2462   unsigned NumElems = Mask.getNumOperands();
2463   SmallVector<SDOperand, 8> MaskVec;
2464
2465   for (unsigned i = 0; i != NumElems; ++i) {
2466     SDOperand Arg = Mask.getOperand(i);
2467     if (Arg.getOpcode() == ISD::UNDEF) {
2468       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2469       continue;
2470     }
2471     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2472     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2473     if (Val < NumElems)
2474       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2475     else
2476       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2477   }
2478
2479   std::swap(V1, V2);
2480   Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2481   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2482 }
2483
2484 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2485 /// match movhlps. The lower half elements should come from upper half of
2486 /// V1 (and in order), and the upper half elements should come from the upper
2487 /// half of V2 (and in order).
2488 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2489   unsigned NumElems = Mask->getNumOperands();
2490   if (NumElems != 4)
2491     return false;
2492   for (unsigned i = 0, e = 2; i != e; ++i)
2493     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2494       return false;
2495   for (unsigned i = 2; i != 4; ++i)
2496     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2497       return false;
2498   return true;
2499 }
2500
2501 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2502 /// is promoted to a vector.
2503 static inline bool isScalarLoadToVector(SDNode *N) {
2504   if (N->getOpcode() == ISD::SCALAR_TO_VECTOR) {
2505     N = N->getOperand(0).Val;
2506     return ISD::isNON_EXTLoad(N);
2507   }
2508   return false;
2509 }
2510
2511 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2512 /// match movlp{s|d}. The lower half elements should come from lower half of
2513 /// V1 (and in order), and the upper half elements should come from the upper
2514 /// half of V2 (and in order). And since V1 will become the source of the
2515 /// MOVLP, it must be either a vector load or a scalar load to vector.
2516 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2517   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2518     return false;
2519   // Is V2 is a vector load, don't do this transformation. We will try to use
2520   // load folding shufps op.
2521   if (ISD::isNON_EXTLoad(V2))
2522     return false;
2523
2524   unsigned NumElems = Mask->getNumOperands();
2525   if (NumElems != 2 && NumElems != 4)
2526     return false;
2527   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2528     if (!isUndefOrEqual(Mask->getOperand(i), i))
2529       return false;
2530   for (unsigned i = NumElems/2; i != NumElems; ++i)
2531     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2532       return false;
2533   return true;
2534 }
2535
2536 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2537 /// all the same.
2538 static bool isSplatVector(SDNode *N) {
2539   if (N->getOpcode() != ISD::BUILD_VECTOR)
2540     return false;
2541
2542   SDOperand SplatValue = N->getOperand(0);
2543   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2544     if (N->getOperand(i) != SplatValue)
2545       return false;
2546   return true;
2547 }
2548
2549 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2550 /// to an undef.
2551 static bool isUndefShuffle(SDNode *N) {
2552   if (N->getOpcode() != ISD::BUILD_VECTOR)
2553     return false;
2554
2555   SDOperand V1 = N->getOperand(0);
2556   SDOperand V2 = N->getOperand(1);
2557   SDOperand Mask = N->getOperand(2);
2558   unsigned NumElems = Mask.getNumOperands();
2559   for (unsigned i = 0; i != NumElems; ++i) {
2560     SDOperand Arg = Mask.getOperand(i);
2561     if (Arg.getOpcode() != ISD::UNDEF) {
2562       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2563       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2564         return false;
2565       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2566         return false;
2567     }
2568   }
2569   return true;
2570 }
2571
2572 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2573 /// that point to V2 points to its first element.
2574 static SDOperand NormalizeMask(SDOperand Mask, SelectionDAG &DAG) {
2575   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2576
2577   bool Changed = false;
2578   SmallVector<SDOperand, 8> MaskVec;
2579   unsigned NumElems = Mask.getNumOperands();
2580   for (unsigned i = 0; i != NumElems; ++i) {
2581     SDOperand Arg = Mask.getOperand(i);
2582     if (Arg.getOpcode() != ISD::UNDEF) {
2583       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2584       if (Val > NumElems) {
2585         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2586         Changed = true;
2587       }
2588     }
2589     MaskVec.push_back(Arg);
2590   }
2591
2592   if (Changed)
2593     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getValueType(),
2594                        &MaskVec[0], MaskVec.size());
2595   return Mask;
2596 }
2597
2598 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2599 /// operation of specified width.
2600 static SDOperand getMOVLMask(unsigned NumElems, SelectionDAG &DAG) {
2601   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2602   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2603
2604   SmallVector<SDOperand, 8> MaskVec;
2605   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2606   for (unsigned i = 1; i != NumElems; ++i)
2607     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2608   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2609 }
2610
2611 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2612 /// of specified width.
2613 static SDOperand getUnpacklMask(unsigned NumElems, SelectionDAG &DAG) {
2614   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2615   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2616   SmallVector<SDOperand, 8> MaskVec;
2617   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2618     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
2619     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
2620   }
2621   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2622 }
2623
2624 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
2625 /// of specified width.
2626 static SDOperand getUnpackhMask(unsigned NumElems, SelectionDAG &DAG) {
2627   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2628   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2629   unsigned Half = NumElems/2;
2630   SmallVector<SDOperand, 8> MaskVec;
2631   for (unsigned i = 0; i != Half; ++i) {
2632     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
2633     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
2634   }
2635   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2636 }
2637
2638 /// getZeroVector - Returns a vector of specified type with all zero elements.
2639 ///
2640 static SDOperand getZeroVector(MVT::ValueType VT, SelectionDAG &DAG) {
2641   assert(MVT::isVector(VT) && "Expected a vector type");
2642   unsigned NumElems = getVectorNumElements(VT);
2643   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
2644   bool isFP = MVT::isFloatingPoint(EVT);
2645   SDOperand Zero = isFP ? DAG.getConstantFP(0.0, EVT) : DAG.getConstant(0, EVT);
2646   SmallVector<SDOperand, 8> ZeroVec(NumElems, Zero);
2647   return DAG.getNode(ISD::BUILD_VECTOR, VT, &ZeroVec[0], ZeroVec.size());
2648 }
2649
2650 /// PromoteSplat - Promote a splat of v8i16 or v16i8 to v4i32.
2651 ///
2652 static SDOperand PromoteSplat(SDOperand Op, SelectionDAG &DAG) {
2653   SDOperand V1 = Op.getOperand(0);
2654   SDOperand Mask = Op.getOperand(2);
2655   MVT::ValueType VT = Op.getValueType();
2656   unsigned NumElems = Mask.getNumOperands();
2657   Mask = getUnpacklMask(NumElems, DAG);
2658   while (NumElems != 4) {
2659     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1, Mask);
2660     NumElems >>= 1;
2661   }
2662   V1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, V1);
2663
2664   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
2665   Mask = getZeroVector(MaskVT, DAG);
2666   SDOperand Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v4i32, V1,
2667                                   DAG.getNode(ISD::UNDEF, MVT::v4i32), Mask);
2668   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
2669 }
2670
2671 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2672 /// constant +0.0.
2673 static inline bool isZeroNode(SDOperand Elt) {
2674   return ((isa<ConstantSDNode>(Elt) &&
2675            cast<ConstantSDNode>(Elt)->getValue() == 0) ||
2676           (isa<ConstantFPSDNode>(Elt) &&
2677            cast<ConstantFPSDNode>(Elt)->isExactlyValue(0.0)));
2678 }
2679
2680 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
2681 /// vector and zero or undef vector.
2682 static SDOperand getShuffleVectorZeroOrUndef(SDOperand V2, MVT::ValueType VT,
2683                                              unsigned NumElems, unsigned Idx,
2684                                              bool isZero, SelectionDAG &DAG) {
2685   SDOperand V1 = isZero ? getZeroVector(VT, DAG) : DAG.getNode(ISD::UNDEF, VT);
2686   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2687   MVT::ValueType EVT = MVT::getVectorBaseType(MaskVT);
2688   SDOperand Zero = DAG.getConstant(0, EVT);
2689   SmallVector<SDOperand, 8> MaskVec(NumElems, Zero);
2690   MaskVec[Idx] = DAG.getConstant(NumElems, EVT);
2691   SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2692                                &MaskVec[0], MaskVec.size());
2693   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2694 }
2695
2696 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
2697 ///
2698 static SDOperand LowerBuildVectorv16i8(SDOperand Op, unsigned NonZeros,
2699                                        unsigned NumNonZero, unsigned NumZero,
2700                                        SelectionDAG &DAG, TargetLowering &TLI) {
2701   if (NumNonZero > 8)
2702     return SDOperand();
2703
2704   SDOperand V(0, 0);
2705   bool First = true;
2706   for (unsigned i = 0; i < 16; ++i) {
2707     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
2708     if (ThisIsNonZero && First) {
2709       if (NumZero)
2710         V = getZeroVector(MVT::v8i16, DAG);
2711       else
2712         V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
2713       First = false;
2714     }
2715
2716     if ((i & 1) != 0) {
2717       SDOperand ThisElt(0, 0), LastElt(0, 0);
2718       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
2719       if (LastIsNonZero) {
2720         LastElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i-1));
2721       }
2722       if (ThisIsNonZero) {
2723         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i));
2724         ThisElt = DAG.getNode(ISD::SHL, MVT::i16,
2725                               ThisElt, DAG.getConstant(8, MVT::i8));
2726         if (LastIsNonZero)
2727           ThisElt = DAG.getNode(ISD::OR, MVT::i16, ThisElt, LastElt);
2728       } else
2729         ThisElt = LastElt;
2730
2731       if (ThisElt.Val)
2732         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, ThisElt,
2733                         DAG.getConstant(i/2, TLI.getPointerTy()));
2734     }
2735   }
2736
2737   return DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, V);
2738 }
2739
2740 /// LowerBuildVectorv16i8 - Custom lower build_vector of v8i16.
2741 ///
2742 static SDOperand LowerBuildVectorv8i16(SDOperand Op, unsigned NonZeros,
2743                                        unsigned NumNonZero, unsigned NumZero,
2744                                        SelectionDAG &DAG, TargetLowering &TLI) {
2745   if (NumNonZero > 4)
2746     return SDOperand();
2747
2748   SDOperand V(0, 0);
2749   bool First = true;
2750   for (unsigned i = 0; i < 8; ++i) {
2751     bool isNonZero = (NonZeros & (1 << i)) != 0;
2752     if (isNonZero) {
2753       if (First) {
2754         if (NumZero)
2755           V = getZeroVector(MVT::v8i16, DAG);
2756         else
2757           V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
2758         First = false;
2759       }
2760       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, Op.getOperand(i),
2761                       DAG.getConstant(i, TLI.getPointerTy()));
2762     }
2763   }
2764
2765   return V;
2766 }
2767
2768 SDOperand
2769 X86TargetLowering::LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2770   // All zero's are handled with pxor.
2771   if (ISD::isBuildVectorAllZeros(Op.Val))
2772     return Op;
2773
2774   // All one's are handled with pcmpeqd.
2775   if (ISD::isBuildVectorAllOnes(Op.Val))
2776     return Op;
2777
2778   MVT::ValueType VT = Op.getValueType();
2779   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
2780   unsigned EVTBits = MVT::getSizeInBits(EVT);
2781
2782   unsigned NumElems = Op.getNumOperands();
2783   unsigned NumZero  = 0;
2784   unsigned NumNonZero = 0;
2785   unsigned NonZeros = 0;
2786   std::set<SDOperand> Values;
2787   for (unsigned i = 0; i < NumElems; ++i) {
2788     SDOperand Elt = Op.getOperand(i);
2789     if (Elt.getOpcode() != ISD::UNDEF) {
2790       Values.insert(Elt);
2791       if (isZeroNode(Elt))
2792         NumZero++;
2793       else {
2794         NonZeros |= (1 << i);
2795         NumNonZero++;
2796       }
2797     }
2798   }
2799
2800   if (NumNonZero == 0)
2801     // Must be a mix of zero and undef. Return a zero vector.
2802     return getZeroVector(VT, DAG);
2803
2804   // Splat is obviously ok. Let legalizer expand it to a shuffle.
2805   if (Values.size() == 1)
2806     return SDOperand();
2807
2808   // Special case for single non-zero element.
2809   if (NumNonZero == 1) {
2810     unsigned Idx = CountTrailingZeros_32(NonZeros);
2811     SDOperand Item = Op.getOperand(Idx);
2812     Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
2813     if (Idx == 0)
2814       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
2815       return getShuffleVectorZeroOrUndef(Item, VT, NumElems, Idx,
2816                                          NumZero > 0, DAG);
2817
2818     if (EVTBits == 32) {
2819       // Turn it into a shuffle of zero and zero-extended scalar to vector.
2820       Item = getShuffleVectorZeroOrUndef(Item, VT, NumElems, 0, NumZero > 0,
2821                                          DAG);
2822       MVT::ValueType MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
2823       MVT::ValueType MaskEVT = MVT::getVectorBaseType(MaskVT);
2824       SmallVector<SDOperand, 8> MaskVec;
2825       for (unsigned i = 0; i < NumElems; i++)
2826         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
2827       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2828                                    &MaskVec[0], MaskVec.size());
2829       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, Item,
2830                          DAG.getNode(ISD::UNDEF, VT), Mask);
2831     }
2832   }
2833
2834   // Let legalizer expand 2-wide build_vector's.
2835   if (EVTBits == 64)
2836     return SDOperand();
2837
2838   // If element VT is < 32 bits, convert it to inserts into a zero vector.
2839   if (EVTBits == 8) {
2840     SDOperand V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
2841                                         *this);
2842     if (V.Val) return V;
2843   }
2844
2845   if (EVTBits == 16) {
2846     SDOperand V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
2847                                         *this);
2848     if (V.Val) return V;
2849   }
2850
2851   // If element VT is == 32 bits, turn it into a number of shuffles.
2852   SmallVector<SDOperand, 8> V;
2853   V.resize(NumElems);
2854   if (NumElems == 4 && NumZero > 0) {
2855     for (unsigned i = 0; i < 4; ++i) {
2856       bool isZero = !(NonZeros & (1 << i));
2857       if (isZero)
2858         V[i] = getZeroVector(VT, DAG);
2859       else
2860         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
2861     }
2862
2863     for (unsigned i = 0; i < 2; ++i) {
2864       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
2865         default: break;
2866         case 0:
2867           V[i] = V[i*2];  // Must be a zero vector.
2868           break;
2869         case 1:
2870           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2+1], V[i*2],
2871                              getMOVLMask(NumElems, DAG));
2872           break;
2873         case 2:
2874           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
2875                              getMOVLMask(NumElems, DAG));
2876           break;
2877         case 3:
2878           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
2879                              getUnpacklMask(NumElems, DAG));
2880           break;
2881       }
2882     }
2883
2884     // Take advantage of the fact GR32 to VR128 scalar_to_vector (i.e. movd)
2885     // clears the upper bits.
2886     // FIXME: we can do the same for v4f32 case when we know both parts of
2887     // the lower half come from scalar_to_vector (loadf32). We should do
2888     // that in post legalizer dag combiner with target specific hooks.
2889     if (MVT::isInteger(EVT) && (NonZeros & (0x3 << 2)) == 0)
2890       return V[0];
2891     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2892     MVT::ValueType EVT = MVT::getVectorBaseType(MaskVT);
2893     SmallVector<SDOperand, 8> MaskVec;
2894     bool Reverse = (NonZeros & 0x3) == 2;
2895     for (unsigned i = 0; i < 2; ++i)
2896       if (Reverse)
2897         MaskVec.push_back(DAG.getConstant(1-i, EVT));
2898       else
2899         MaskVec.push_back(DAG.getConstant(i, EVT));
2900     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
2901     for (unsigned i = 0; i < 2; ++i)
2902       if (Reverse)
2903         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
2904       else
2905         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
2906     SDOperand ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2907                                      &MaskVec[0], MaskVec.size());
2908     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[0], V[1], ShufMask);
2909   }
2910
2911   if (Values.size() > 2) {
2912     // Expand into a number of unpckl*.
2913     // e.g. for v4f32
2914     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
2915     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
2916     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
2917     SDOperand UnpckMask = getUnpacklMask(NumElems, DAG);
2918     for (unsigned i = 0; i < NumElems; ++i)
2919       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
2920     NumElems >>= 1;
2921     while (NumElems != 0) {
2922       for (unsigned i = 0; i < NumElems; ++i)
2923         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i], V[i + NumElems],
2924                            UnpckMask);
2925       NumElems >>= 1;
2926     }
2927     return V[0];
2928   }
2929
2930   return SDOperand();
2931 }
2932
2933 SDOperand
2934 X86TargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
2935   SDOperand V1 = Op.getOperand(0);
2936   SDOperand V2 = Op.getOperand(1);
2937   SDOperand PermMask = Op.getOperand(2);
2938   MVT::ValueType VT = Op.getValueType();
2939   unsigned NumElems = PermMask.getNumOperands();
2940   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
2941   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
2942   bool V1IsSplat = false;
2943   bool V2IsSplat = false;
2944
2945   if (isUndefShuffle(Op.Val))
2946     return DAG.getNode(ISD::UNDEF, VT);
2947
2948   if (isSplatMask(PermMask.Val)) {
2949     if (NumElems <= 4) return Op;
2950     // Promote it to a v4i32 splat.
2951     return PromoteSplat(Op, DAG);
2952   }
2953
2954   if (X86::isMOVLMask(PermMask.Val))
2955     return (V1IsUndef) ? V2 : Op;
2956
2957   if (X86::isMOVSHDUPMask(PermMask.Val) ||
2958       X86::isMOVSLDUPMask(PermMask.Val) ||
2959       X86::isMOVHLPSMask(PermMask.Val) ||
2960       X86::isMOVHPMask(PermMask.Val) ||
2961       X86::isMOVLPMask(PermMask.Val))
2962     return Op;
2963
2964   if (ShouldXformToMOVHLPS(PermMask.Val) ||
2965       ShouldXformToMOVLP(V1.Val, V2.Val, PermMask.Val))
2966     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
2967
2968   bool Commuted = false;
2969   V1IsSplat = isSplatVector(V1.Val);
2970   V2IsSplat = isSplatVector(V2.Val);
2971   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
2972     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
2973     std::swap(V1IsSplat, V2IsSplat);
2974     std::swap(V1IsUndef, V2IsUndef);
2975     Commuted = true;
2976   }
2977
2978   if (isCommutedMOVL(PermMask.Val, V2IsSplat, V2IsUndef)) {
2979     if (V2IsUndef) return V1;
2980     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
2981     if (V2IsSplat) {
2982       // V2 is a splat, so the mask may be malformed. That is, it may point
2983       // to any V2 element. The instruction selectior won't like this. Get
2984       // a corrected mask and commute to form a proper MOVS{S|D}.
2985       SDOperand NewMask = getMOVLMask(NumElems, DAG);
2986       if (NewMask.Val != PermMask.Val)
2987         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
2988     }
2989     return Op;
2990   }
2991
2992   if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
2993       X86::isUNPCKLMask(PermMask.Val) ||
2994       X86::isUNPCKHMask(PermMask.Val))
2995     return Op;
2996
2997   if (V2IsSplat) {
2998     // Normalize mask so all entries that point to V2 points to its first
2999     // element then try to match unpck{h|l} again. If match, return a
3000     // new vector_shuffle with the corrected mask.
3001     SDOperand NewMask = NormalizeMask(PermMask, DAG);
3002     if (NewMask.Val != PermMask.Val) {
3003       if (X86::isUNPCKLMask(PermMask.Val, true)) {
3004         SDOperand NewMask = getUnpacklMask(NumElems, DAG);
3005         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3006       } else if (X86::isUNPCKHMask(PermMask.Val, true)) {
3007         SDOperand NewMask = getUnpackhMask(NumElems, DAG);
3008         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3009       }
3010     }
3011   }
3012
3013   // Normalize the node to match x86 shuffle ops if needed
3014   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.Val))
3015       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3016
3017   if (Commuted) {
3018     // Commute is back and try unpck* again.
3019     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3020     if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3021         X86::isUNPCKLMask(PermMask.Val) ||
3022         X86::isUNPCKHMask(PermMask.Val))
3023       return Op;
3024   }
3025
3026   // If VT is integer, try PSHUF* first, then SHUFP*.
3027   if (MVT::isInteger(VT)) {
3028     if (X86::isPSHUFDMask(PermMask.Val) ||
3029         X86::isPSHUFHWMask(PermMask.Val) ||
3030         X86::isPSHUFLWMask(PermMask.Val)) {
3031       if (V2.getOpcode() != ISD::UNDEF)
3032         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3033                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3034       return Op;
3035     }
3036
3037     if (X86::isSHUFPMask(PermMask.Val))
3038       return Op;
3039
3040     // Handle v8i16 shuffle high / low shuffle node pair.
3041     if (VT == MVT::v8i16 && isPSHUFHW_PSHUFLWMask(PermMask.Val)) {
3042       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3043       MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3044       SmallVector<SDOperand, 8> MaskVec;
3045       for (unsigned i = 0; i != 4; ++i)
3046         MaskVec.push_back(PermMask.getOperand(i));
3047       for (unsigned i = 4; i != 8; ++i)
3048         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3049       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3050                                    &MaskVec[0], MaskVec.size());
3051       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3052       MaskVec.clear();
3053       for (unsigned i = 0; i != 4; ++i)
3054         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3055       for (unsigned i = 4; i != 8; ++i)
3056         MaskVec.push_back(PermMask.getOperand(i));
3057       Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0],MaskVec.size());
3058       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3059     }
3060   } else {
3061     // Floating point cases in the other order.
3062     if (X86::isSHUFPMask(PermMask.Val))
3063       return Op;
3064     if (X86::isPSHUFDMask(PermMask.Val) ||
3065         X86::isPSHUFHWMask(PermMask.Val) ||
3066         X86::isPSHUFLWMask(PermMask.Val)) {
3067       if (V2.getOpcode() != ISD::UNDEF)
3068         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3069                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3070       return Op;
3071     }
3072   }
3073
3074   if (NumElems == 4) {
3075     MVT::ValueType MaskVT = PermMask.getValueType();
3076     MVT::ValueType MaskEVT = MVT::getVectorBaseType(MaskVT);
3077     SmallVector<std::pair<int, int>, 8> Locs;
3078     Locs.reserve(NumElems);
3079     SmallVector<SDOperand, 8> Mask1(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3080     SmallVector<SDOperand, 8> Mask2(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3081     unsigned NumHi = 0;
3082     unsigned NumLo = 0;
3083     // If no more than two elements come from either vector. This can be
3084     // implemented with two shuffles. First shuffle gather the elements.
3085     // The second shuffle, which takes the first shuffle as both of its
3086     // vector operands, put the elements into the right order.
3087     for (unsigned i = 0; i != NumElems; ++i) {
3088       SDOperand Elt = PermMask.getOperand(i);
3089       if (Elt.getOpcode() == ISD::UNDEF) {
3090         Locs[i] = std::make_pair(-1, -1);
3091       } else {
3092         unsigned Val = cast<ConstantSDNode>(Elt)->getValue();
3093         if (Val < NumElems) {
3094           Locs[i] = std::make_pair(0, NumLo);
3095           Mask1[NumLo] = Elt;
3096           NumLo++;
3097         } else {
3098           Locs[i] = std::make_pair(1, NumHi);
3099           if (2+NumHi < NumElems)
3100             Mask1[2+NumHi] = Elt;
3101           NumHi++;
3102         }
3103       }
3104     }
3105     if (NumLo <= 2 && NumHi <= 2) {
3106       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3107                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3108                                    &Mask1[0], Mask1.size()));
3109       for (unsigned i = 0; i != NumElems; ++i) {
3110         if (Locs[i].first == -1)
3111           continue;
3112         else {
3113           unsigned Idx = (i < NumElems/2) ? 0 : NumElems;
3114           Idx += Locs[i].first * (NumElems/2) + Locs[i].second;
3115           Mask2[i] = DAG.getConstant(Idx, MaskEVT);
3116         }
3117       }
3118
3119       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1,
3120                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3121                                      &Mask2[0], Mask2.size()));
3122     }
3123
3124     // Break it into (shuffle shuffle_hi, shuffle_lo).
3125     Locs.clear();
3126     SmallVector<SDOperand,8> LoMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3127     SmallVector<SDOperand,8> HiMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3128     SmallVector<SDOperand,8> *MaskPtr = &LoMask;
3129     unsigned MaskIdx = 0;
3130     unsigned LoIdx = 0;
3131     unsigned HiIdx = NumElems/2;
3132     for (unsigned i = 0; i != NumElems; ++i) {
3133       if (i == NumElems/2) {
3134         MaskPtr = &HiMask;
3135         MaskIdx = 1;
3136         LoIdx = 0;
3137         HiIdx = NumElems/2;
3138       }
3139       SDOperand Elt = PermMask.getOperand(i);
3140       if (Elt.getOpcode() == ISD::UNDEF) {
3141         Locs[i] = std::make_pair(-1, -1);
3142       } else if (cast<ConstantSDNode>(Elt)->getValue() < NumElems) {
3143         Locs[i] = std::make_pair(MaskIdx, LoIdx);
3144         (*MaskPtr)[LoIdx] = Elt;
3145         LoIdx++;
3146       } else {
3147         Locs[i] = std::make_pair(MaskIdx, HiIdx);
3148         (*MaskPtr)[HiIdx] = Elt;
3149         HiIdx++;
3150       }
3151     }
3152
3153     SDOperand LoShuffle =
3154       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3155                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3156                               &LoMask[0], LoMask.size()));
3157     SDOperand HiShuffle =
3158       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3159                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3160                               &HiMask[0], HiMask.size()));
3161     SmallVector<SDOperand, 8> MaskOps;
3162     for (unsigned i = 0; i != NumElems; ++i) {
3163       if (Locs[i].first == -1) {
3164         MaskOps.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3165       } else {
3166         unsigned Idx = Locs[i].first * NumElems + Locs[i].second;
3167         MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
3168       }
3169     }
3170     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, LoShuffle, HiShuffle,
3171                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3172                                    &MaskOps[0], MaskOps.size()));
3173   }
3174
3175   return SDOperand();
3176 }
3177
3178 SDOperand
3179 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3180   if (!isa<ConstantSDNode>(Op.getOperand(1)))
3181     return SDOperand();
3182
3183   MVT::ValueType VT = Op.getValueType();
3184   // TODO: handle v16i8.
3185   if (MVT::getSizeInBits(VT) == 16) {
3186     // Transform it so it match pextrw which produces a 32-bit result.
3187     MVT::ValueType EVT = (MVT::ValueType)(VT+1);
3188     SDOperand Extract = DAG.getNode(X86ISD::PEXTRW, EVT,
3189                                     Op.getOperand(0), Op.getOperand(1));
3190     SDOperand Assert  = DAG.getNode(ISD::AssertZext, EVT, Extract,
3191                                     DAG.getValueType(VT));
3192     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
3193   } else if (MVT::getSizeInBits(VT) == 32) {
3194     SDOperand Vec = Op.getOperand(0);
3195     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3196     if (Idx == 0)
3197       return Op;
3198     // SHUFPS the element to the lowest double word, then movss.
3199     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3200     SmallVector<SDOperand, 8> IdxVec;
3201     IdxVec.push_back(DAG.getConstant(Idx, MVT::getVectorBaseType(MaskVT)));
3202     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3203     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3204     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3205     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3206                                  &IdxVec[0], IdxVec.size());
3207     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3208                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3209     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3210                        DAG.getConstant(0, getPointerTy()));
3211   } else if (MVT::getSizeInBits(VT) == 64) {
3212     SDOperand Vec = Op.getOperand(0);
3213     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3214     if (Idx == 0)
3215       return Op;
3216
3217     // UNPCKHPD the element to the lowest double word, then movsd.
3218     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
3219     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
3220     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3221     SmallVector<SDOperand, 8> IdxVec;
3222     IdxVec.push_back(DAG.getConstant(1, MVT::getVectorBaseType(MaskVT)));
3223     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3224     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3225                                  &IdxVec[0], IdxVec.size());
3226     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3227                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3228     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3229                        DAG.getConstant(0, getPointerTy()));
3230   }
3231
3232   return SDOperand();
3233 }
3234
3235 SDOperand
3236 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3237   // Transform it so it match pinsrw which expects a 16-bit value in a GR32
3238   // as its second argument.
3239   MVT::ValueType VT = Op.getValueType();
3240   MVT::ValueType BaseVT = MVT::getVectorBaseType(VT);
3241   SDOperand N0 = Op.getOperand(0);
3242   SDOperand N1 = Op.getOperand(1);
3243   SDOperand N2 = Op.getOperand(2);
3244   if (MVT::getSizeInBits(BaseVT) == 16) {
3245     if (N1.getValueType() != MVT::i32)
3246       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
3247     if (N2.getValueType() != MVT::i32)
3248       N2 = DAG.getConstant(cast<ConstantSDNode>(N2)->getValue(), MVT::i32);
3249     return DAG.getNode(X86ISD::PINSRW, VT, N0, N1, N2);
3250   } else if (MVT::getSizeInBits(BaseVT) == 32) {
3251     unsigned Idx = cast<ConstantSDNode>(N2)->getValue();
3252     if (Idx == 0) {
3253       // Use a movss.
3254       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, N1);
3255       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3256       MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3257       SmallVector<SDOperand, 8> MaskVec;
3258       MaskVec.push_back(DAG.getConstant(4, BaseVT));
3259       for (unsigned i = 1; i <= 3; ++i)
3260         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3261       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, N0, N1,
3262                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3263                                      &MaskVec[0], MaskVec.size()));
3264     } else {
3265       // Use two pinsrw instructions to insert a 32 bit value.
3266       Idx <<= 1;
3267       if (MVT::isFloatingPoint(N1.getValueType())) {
3268         if (ISD::isNON_EXTLoad(N1.Val)) {
3269           // Just load directly from f32mem to GR32.
3270           LoadSDNode *LD = cast<LoadSDNode>(N1);
3271           N1 = DAG.getLoad(MVT::i32, LD->getChain(), LD->getBasePtr(),
3272                            LD->getSrcValue(), LD->getSrcValueOffset());
3273         } else {
3274           N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4f32, N1);
3275           N1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, N1);
3276           N1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32, N1,
3277                            DAG.getConstant(0, getPointerTy()));
3278         }
3279       }
3280       N0 = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, N0);
3281       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3282                        DAG.getConstant(Idx, getPointerTy()));
3283       N1 = DAG.getNode(ISD::SRL, MVT::i32, N1, DAG.getConstant(16, MVT::i8));
3284       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3285                        DAG.getConstant(Idx+1, getPointerTy()));
3286       return DAG.getNode(ISD::BIT_CONVERT, VT, N0);
3287     }
3288   }
3289
3290   return SDOperand();
3291 }
3292
3293 SDOperand
3294 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
3295   SDOperand AnyExt = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, Op.getOperand(0));
3296   return DAG.getNode(X86ISD::S2VEC, Op.getValueType(), AnyExt);
3297 }
3298
3299 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
3300 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
3301 // one of the above mentioned nodes. It has to be wrapped because otherwise
3302 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
3303 // be used to form addressing mode. These wrapped nodes will be selected
3304 // into MOV32ri.
3305 SDOperand
3306 X86TargetLowering::LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
3307   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3308   SDOperand Result = DAG.getTargetConstantPool(CP->getConstVal(),
3309                                                getPointerTy(),
3310                                                CP->getAlignment());
3311   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3312   // With PIC, the address is actually $g + Offset.
3313   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3314       !Subtarget->isPICStyleRIPRel()) {
3315     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3316                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3317                          Result);
3318   }
3319
3320   return Result;
3321 }
3322
3323 SDOperand
3324 X86TargetLowering::LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
3325   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3326   SDOperand Result = DAG.getTargetGlobalAddress(GV, getPointerTy());
3327   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3328   // With PIC, the address is actually $g + Offset.
3329   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3330       !Subtarget->isPICStyleRIPRel()) {
3331     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3332                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3333                          Result);
3334   }
3335
3336   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
3337   // load the value at address GV, not the value of GV itself. This means that
3338   // the GlobalAddress must be in the base or index register of the address, not
3339   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
3340   // The same applies for external symbols during PIC codegen
3341   if (Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false))
3342     Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), Result, NULL, 0);
3343
3344   return Result;
3345 }
3346
3347 SDOperand
3348 X86TargetLowering::LowerExternalSymbol(SDOperand Op, SelectionDAG &DAG) {
3349   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
3350   SDOperand Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
3351   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3352   // With PIC, the address is actually $g + Offset.
3353   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3354       !Subtarget->isPICStyleRIPRel()) {
3355     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3356                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3357                          Result);
3358   }
3359
3360   return Result;
3361 }
3362
3363 SDOperand X86TargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
3364   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3365   SDOperand Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
3366   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3367   // With PIC, the address is actually $g + Offset.
3368   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3369       !Subtarget->isPICStyleRIPRel()) {
3370     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3371                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3372                          Result);
3373   }
3374
3375   return Result;
3376 }
3377
3378 SDOperand X86TargetLowering::LowerShift(SDOperand Op, SelectionDAG &DAG) {
3379     assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
3380            "Not an i64 shift!");
3381     bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
3382     SDOperand ShOpLo = Op.getOperand(0);
3383     SDOperand ShOpHi = Op.getOperand(1);
3384     SDOperand ShAmt  = Op.getOperand(2);
3385     SDOperand Tmp1 = isSRA ?
3386       DAG.getNode(ISD::SRA, MVT::i32, ShOpHi, DAG.getConstant(31, MVT::i8)) :
3387       DAG.getConstant(0, MVT::i32);
3388
3389     SDOperand Tmp2, Tmp3;
3390     if (Op.getOpcode() == ISD::SHL_PARTS) {
3391       Tmp2 = DAG.getNode(X86ISD::SHLD, MVT::i32, ShOpHi, ShOpLo, ShAmt);
3392       Tmp3 = DAG.getNode(ISD::SHL, MVT::i32, ShOpLo, ShAmt);
3393     } else {
3394       Tmp2 = DAG.getNode(X86ISD::SHRD, MVT::i32, ShOpLo, ShOpHi, ShAmt);
3395       Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, MVT::i32, ShOpHi, ShAmt);
3396     }
3397
3398     const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3399     SDOperand AndNode = DAG.getNode(ISD::AND, MVT::i8, ShAmt,
3400                                     DAG.getConstant(32, MVT::i8));
3401     SDOperand COps[]={DAG.getEntryNode(), AndNode, DAG.getConstant(0, MVT::i8)};
3402     SDOperand InFlag = DAG.getNode(X86ISD::CMP, VTs, 2, COps, 3).getValue(1);
3403
3404     SDOperand Hi, Lo;
3405     SDOperand CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3406
3407     VTs = DAG.getNodeValueTypes(MVT::i32, MVT::Flag);
3408     SmallVector<SDOperand, 4> Ops;
3409     if (Op.getOpcode() == ISD::SHL_PARTS) {
3410       Ops.push_back(Tmp2);
3411       Ops.push_back(Tmp3);
3412       Ops.push_back(CC);
3413       Ops.push_back(InFlag);
3414       Hi = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3415       InFlag = Hi.getValue(1);
3416
3417       Ops.clear();
3418       Ops.push_back(Tmp3);
3419       Ops.push_back(Tmp1);
3420       Ops.push_back(CC);
3421       Ops.push_back(InFlag);
3422       Lo = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3423     } else {
3424       Ops.push_back(Tmp2);
3425       Ops.push_back(Tmp3);
3426       Ops.push_back(CC);
3427       Ops.push_back(InFlag);
3428       Lo = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3429       InFlag = Lo.getValue(1);
3430
3431       Ops.clear();
3432       Ops.push_back(Tmp3);
3433       Ops.push_back(Tmp1);
3434       Ops.push_back(CC);
3435       Ops.push_back(InFlag);
3436       Hi = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3437     }
3438
3439     VTs = DAG.getNodeValueTypes(MVT::i32, MVT::i32);
3440     Ops.clear();
3441     Ops.push_back(Lo);
3442     Ops.push_back(Hi);
3443     return DAG.getNode(ISD::MERGE_VALUES, VTs, 2, &Ops[0], Ops.size());
3444 }
3445
3446 SDOperand X86TargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
3447   assert(Op.getOperand(0).getValueType() <= MVT::i64 &&
3448          Op.getOperand(0).getValueType() >= MVT::i16 &&
3449          "Unknown SINT_TO_FP to lower!");
3450
3451   SDOperand Result;
3452   MVT::ValueType SrcVT = Op.getOperand(0).getValueType();
3453   unsigned Size = MVT::getSizeInBits(SrcVT)/8;
3454   MachineFunction &MF = DAG.getMachineFunction();
3455   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
3456   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3457   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Op.getOperand(0),
3458                                  StackSlot, NULL, 0);
3459
3460   // Build the FILD
3461   SDVTList Tys;
3462   if (X86ScalarSSE)
3463     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
3464   else
3465     Tys = DAG.getVTList(MVT::f64, MVT::Other);
3466   SmallVector<SDOperand, 8> Ops;
3467   Ops.push_back(Chain);
3468   Ops.push_back(StackSlot);
3469   Ops.push_back(DAG.getValueType(SrcVT));
3470   Result = DAG.getNode(X86ScalarSSE ? X86ISD::FILD_FLAG :X86ISD::FILD,
3471                        Tys, &Ops[0], Ops.size());
3472
3473   if (X86ScalarSSE) {
3474     Chain = Result.getValue(1);
3475     SDOperand InFlag = Result.getValue(2);
3476
3477     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
3478     // shouldn't be necessary except that RFP cannot be live across
3479     // multiple blocks. When stackifier is fixed, they can be uncoupled.
3480     MachineFunction &MF = DAG.getMachineFunction();
3481     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
3482     SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3483     Tys = DAG.getVTList(MVT::Other);
3484     SmallVector<SDOperand, 8> Ops;
3485     Ops.push_back(Chain);
3486     Ops.push_back(Result);
3487     Ops.push_back(StackSlot);
3488     Ops.push_back(DAG.getValueType(Op.getValueType()));
3489     Ops.push_back(InFlag);
3490     Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
3491     Result = DAG.getLoad(Op.getValueType(), Chain, StackSlot, NULL, 0);
3492   }
3493
3494   return Result;
3495 }
3496
3497 SDOperand X86TargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
3498   assert(Op.getValueType() <= MVT::i64 && Op.getValueType() >= MVT::i16 &&
3499          "Unknown FP_TO_SINT to lower!");
3500   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
3501   // stack slot.
3502   MachineFunction &MF = DAG.getMachineFunction();
3503   unsigned MemSize = MVT::getSizeInBits(Op.getValueType())/8;
3504   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3505   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3506
3507   unsigned Opc;
3508   switch (Op.getValueType()) {
3509     default: assert(0 && "Invalid FP_TO_SINT to lower!");
3510     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
3511     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
3512     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
3513   }
3514
3515   SDOperand Chain = DAG.getEntryNode();
3516   SDOperand Value = Op.getOperand(0);
3517   if (X86ScalarSSE) {
3518     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
3519     Chain = DAG.getStore(Chain, Value, StackSlot, NULL, 0);
3520     SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other);
3521     SDOperand Ops[] = {
3522       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
3523     };
3524     Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
3525     Chain = Value.getValue(1);
3526     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3527     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3528   }
3529
3530   // Build the FP_TO_INT*_IN_MEM
3531   SDOperand Ops[] = { Chain, Value, StackSlot };
3532   SDOperand FIST = DAG.getNode(Opc, MVT::Other, Ops, 3);
3533
3534   // Load the result.
3535   return DAG.getLoad(Op.getValueType(), FIST, StackSlot, NULL, 0);
3536 }
3537
3538 SDOperand X86TargetLowering::LowerFABS(SDOperand Op, SelectionDAG &DAG) {
3539   MVT::ValueType VT = Op.getValueType();
3540   const Type *OpNTy =  MVT::getTypeForValueType(VT);
3541   std::vector<Constant*> CV;
3542   if (VT == MVT::f64) {
3543     CV.push_back(ConstantFP::get(OpNTy, BitsToDouble(~(1ULL << 63))));
3544     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3545   } else {
3546     CV.push_back(ConstantFP::get(OpNTy, BitsToFloat(~(1U << 31))));
3547     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3548     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3549     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3550   }
3551   Constant *CS = ConstantStruct::get(CV);
3552   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3553   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
3554   SmallVector<SDOperand, 3> Ops;
3555   Ops.push_back(DAG.getEntryNode());
3556   Ops.push_back(CPIdx);
3557   Ops.push_back(DAG.getSrcValue(NULL));
3558   SDOperand Mask = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3559   return DAG.getNode(X86ISD::FAND, VT, Op.getOperand(0), Mask);
3560 }
3561
3562 SDOperand X86TargetLowering::LowerFNEG(SDOperand Op, SelectionDAG &DAG) {
3563   MVT::ValueType VT = Op.getValueType();
3564   const Type *OpNTy =  MVT::getTypeForValueType(VT);
3565   std::vector<Constant*> CV;
3566   if (VT == MVT::f64) {
3567     CV.push_back(ConstantFP::get(OpNTy, BitsToDouble(1ULL << 63)));
3568     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3569   } else {
3570     CV.push_back(ConstantFP::get(OpNTy, BitsToFloat(1U << 31)));
3571     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3572     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3573     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3574   }
3575   Constant *CS = ConstantStruct::get(CV);
3576   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3577   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
3578   SmallVector<SDOperand, 3> Ops;
3579   Ops.push_back(DAG.getEntryNode());
3580   Ops.push_back(CPIdx);
3581   Ops.push_back(DAG.getSrcValue(NULL));
3582   SDOperand Mask = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3583   return DAG.getNode(X86ISD::FXOR, VT, Op.getOperand(0), Mask);
3584 }
3585
3586 SDOperand X86TargetLowering::LowerFCOPYSIGN(SDOperand Op, SelectionDAG &DAG) {
3587   SDOperand Op0 = Op.getOperand(0);
3588   SDOperand Op1 = Op.getOperand(1);
3589   MVT::ValueType VT = Op.getValueType();
3590   MVT::ValueType SrcVT = Op1.getValueType();
3591   const Type *SrcTy =  MVT::getTypeForValueType(SrcVT);
3592
3593   // If second operand is smaller, extend it first.
3594   if (MVT::getSizeInBits(SrcVT) < MVT::getSizeInBits(VT)) {
3595     Op1 = DAG.getNode(ISD::FP_EXTEND, VT, Op1);
3596     SrcVT = VT;
3597   }
3598
3599   // First get the sign bit of second operand.
3600   std::vector<Constant*> CV;
3601   if (SrcVT == MVT::f64) {
3602     CV.push_back(ConstantFP::get(SrcTy, BitsToDouble(1ULL << 63)));
3603     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3604   } else {
3605     CV.push_back(ConstantFP::get(SrcTy, BitsToFloat(1U << 31)));
3606     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3607     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3608     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3609   }
3610   Constant *CS = ConstantStruct::get(CV);
3611   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3612   SDVTList Tys = DAG.getVTList(SrcVT, MVT::Other);
3613   SmallVector<SDOperand, 3> Ops;
3614   Ops.push_back(DAG.getEntryNode());
3615   Ops.push_back(CPIdx);
3616   Ops.push_back(DAG.getSrcValue(NULL));
3617   SDOperand Mask1 = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3618   SDOperand SignBit = DAG.getNode(X86ISD::FAND, SrcVT, Op1, Mask1);
3619
3620   // Shift sign bit right or left if the two operands have different types.
3621   if (MVT::getSizeInBits(SrcVT) > MVT::getSizeInBits(VT)) {
3622     // Op0 is MVT::f32, Op1 is MVT::f64.
3623     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2f64, SignBit);
3624     SignBit = DAG.getNode(X86ISD::FSRL, MVT::v2f64, SignBit,
3625                           DAG.getConstant(32, MVT::i32));
3626     SignBit = DAG.getNode(ISD::BIT_CONVERT, MVT::v4f32, SignBit);
3627     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::f32, SignBit,
3628                           DAG.getConstant(0, getPointerTy()));
3629   }
3630
3631   // Clear first operand sign bit.
3632   CV.clear();
3633   if (VT == MVT::f64) {
3634     CV.push_back(ConstantFP::get(SrcTy, BitsToDouble(~(1ULL << 63))));
3635     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3636   } else {
3637     CV.push_back(ConstantFP::get(SrcTy, BitsToFloat(~(1U << 31))));
3638     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3639     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3640     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3641   }
3642   CS = ConstantStruct::get(CV);
3643   CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3644   Tys = DAG.getVTList(VT, MVT::Other);
3645   Ops.clear();
3646   Ops.push_back(DAG.getEntryNode());
3647   Ops.push_back(CPIdx);
3648   Ops.push_back(DAG.getSrcValue(NULL));
3649   SDOperand Mask2 = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3650   SDOperand Val = DAG.getNode(X86ISD::FAND, VT, Op0, Mask2);
3651
3652   // Or the value with the sign bit.
3653   return DAG.getNode(X86ISD::FOR, VT, Val, SignBit);
3654 }
3655
3656 SDOperand X86TargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG,
3657                                         SDOperand Chain) {
3658   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
3659   SDOperand Cond;
3660   SDOperand Op0 = Op.getOperand(0);
3661   SDOperand Op1 = Op.getOperand(1);
3662   SDOperand CC = Op.getOperand(2);
3663   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
3664   const MVT::ValueType *VTs1 = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3665   const MVT::ValueType *VTs2 = DAG.getNodeValueTypes(MVT::i8, MVT::Flag);
3666   bool isFP = MVT::isFloatingPoint(Op.getOperand(1).getValueType());
3667   unsigned X86CC;
3668
3669   if (translateX86CC(cast<CondCodeSDNode>(CC)->get(), isFP, X86CC,
3670                      Op0, Op1, DAG)) {
3671     SDOperand Ops1[] = { Chain, Op0, Op1 };
3672     Cond = DAG.getNode(X86ISD::CMP, VTs1, 2, Ops1, 3).getValue(1);
3673     SDOperand Ops2[] = { DAG.getConstant(X86CC, MVT::i8), Cond };
3674     return DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3675   }
3676
3677   assert(isFP && "Illegal integer SetCC!");
3678
3679   SDOperand COps[] = { Chain, Op0, Op1 };
3680   Cond = DAG.getNode(X86ISD::CMP, VTs1, 2, COps, 3).getValue(1);
3681
3682   switch (SetCCOpcode) {
3683   default: assert(false && "Illegal floating point SetCC!");
3684   case ISD::SETOEQ: {  // !PF & ZF
3685     SDOperand Ops1[] = { DAG.getConstant(X86::COND_NP, MVT::i8), Cond };
3686     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops1, 2);
3687     SDOperand Ops2[] = { DAG.getConstant(X86::COND_E, MVT::i8),
3688                          Tmp1.getValue(1) };
3689     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3690     return DAG.getNode(ISD::AND, MVT::i8, Tmp1, Tmp2);
3691   }
3692   case ISD::SETUNE: {  // PF | !ZF
3693     SDOperand Ops1[] = { DAG.getConstant(X86::COND_P, MVT::i8), Cond };
3694     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops1, 2);
3695     SDOperand Ops2[] = { DAG.getConstant(X86::COND_NE, MVT::i8),
3696                          Tmp1.getValue(1) };
3697     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3698     return DAG.getNode(ISD::OR, MVT::i8, Tmp1, Tmp2);
3699   }
3700   }
3701 }
3702
3703 SDOperand X86TargetLowering::LowerSELECT(SDOperand Op, SelectionDAG &DAG) {
3704   bool addTest = true;
3705   SDOperand Chain = DAG.getEntryNode();
3706   SDOperand Cond  = Op.getOperand(0);
3707   SDOperand CC;
3708   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3709
3710   if (Cond.getOpcode() == ISD::SETCC)
3711     Cond = LowerSETCC(Cond, DAG, Chain);
3712
3713   if (Cond.getOpcode() == X86ISD::SETCC) {
3714     CC = Cond.getOperand(0);
3715
3716     // If condition flag is set by a X86ISD::CMP, then make a copy of it
3717     // (since flag operand cannot be shared). Use it as the condition setting
3718     // operand in place of the X86ISD::SETCC.
3719     // If the X86ISD::SETCC has more than one use, then perhaps it's better
3720     // to use a test instead of duplicating the X86ISD::CMP (for register
3721     // pressure reason)?
3722     SDOperand Cmp = Cond.getOperand(1);
3723     unsigned Opc = Cmp.getOpcode();
3724     bool IllegalFPCMov = !X86ScalarSSE &&
3725       MVT::isFloatingPoint(Op.getValueType()) &&
3726       !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
3727     if ((Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI) &&
3728         !IllegalFPCMov) {
3729       SDOperand Ops[] = { Chain, Cmp.getOperand(1), Cmp.getOperand(2) };
3730       Cond = DAG.getNode(Opc, VTs, 2, Ops, 3);
3731       addTest = false;
3732     }
3733   }
3734
3735   if (addTest) {
3736     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3737     SDOperand Ops[] = { Chain, Cond, DAG.getConstant(0, MVT::i8) };
3738     Cond = DAG.getNode(X86ISD::CMP, VTs, 2, Ops, 3);
3739   }
3740
3741   VTs = DAG.getNodeValueTypes(Op.getValueType(), MVT::Flag);
3742   SmallVector<SDOperand, 4> Ops;
3743   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
3744   // condition is true.
3745   Ops.push_back(Op.getOperand(2));
3746   Ops.push_back(Op.getOperand(1));
3747   Ops.push_back(CC);
3748   Ops.push_back(Cond.getValue(1));
3749   return DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3750 }
3751
3752 SDOperand X86TargetLowering::LowerBRCOND(SDOperand Op, SelectionDAG &DAG) {
3753   bool addTest = true;
3754   SDOperand Chain = Op.getOperand(0);
3755   SDOperand Cond  = Op.getOperand(1);
3756   SDOperand Dest  = Op.getOperand(2);
3757   SDOperand CC;
3758   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3759
3760   if (Cond.getOpcode() == ISD::SETCC)
3761     Cond = LowerSETCC(Cond, DAG, Chain);
3762
3763   if (Cond.getOpcode() == X86ISD::SETCC) {
3764     CC = Cond.getOperand(0);
3765
3766     // If condition flag is set by a X86ISD::CMP, then make a copy of it
3767     // (since flag operand cannot be shared). Use it as the condition setting
3768     // operand in place of the X86ISD::SETCC.
3769     // If the X86ISD::SETCC has more than one use, then perhaps it's better
3770     // to use a test instead of duplicating the X86ISD::CMP (for register
3771     // pressure reason)?
3772     SDOperand Cmp = Cond.getOperand(1);
3773     unsigned Opc = Cmp.getOpcode();
3774     if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI) {
3775       SDOperand Ops[] = { Chain, Cmp.getOperand(1), Cmp.getOperand(2) };
3776       Cond = DAG.getNode(Opc, VTs, 2, Ops, 3);
3777       addTest = false;
3778     }
3779   }
3780
3781   if (addTest) {
3782     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3783     SDOperand Ops[] = { Chain, Cond, DAG.getConstant(0, MVT::i8) };
3784     Cond = DAG.getNode(X86ISD::CMP, VTs, 2, Ops, 3);
3785   }
3786   return DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
3787                      Cond, Op.getOperand(2), CC, Cond.getValue(1));
3788 }
3789
3790 SDOperand X86TargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG) {
3791   unsigned CallingConv= cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3792
3793   if (Subtarget->is64Bit())
3794     return LowerX86_64CCCCallTo(Op, DAG, CallingConv);
3795   else
3796     switch (CallingConv) {
3797     default:
3798       assert(0 && "Unsupported calling convention");
3799     case CallingConv::Fast:
3800       if (EnableFastCC)
3801         return LowerFastCCCallTo(Op, DAG, CallingConv);
3802       // Falls through
3803     case CallingConv::C:
3804     case CallingConv::X86_StdCall:
3805       return LowerCCCCallTo(Op, DAG, CallingConv);
3806     case CallingConv::X86_FastCall:
3807       return LowerFastCCCallTo(Op, DAG, CallingConv);
3808     }
3809 }
3810
3811 SDOperand X86TargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG) {
3812   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
3813
3814   // Support up returning up to two registers.
3815   MVT::ValueType VTs[2];
3816   unsigned DestRegs[2];
3817   unsigned NumRegs = Op.getNumOperands() / 2;
3818   assert(NumRegs <= 2 && "Can only return up to two regs!");
3819
3820   for (unsigned i = 0; i != NumRegs; ++i)
3821     VTs[i] = Op.getOperand(i*2+1).getValueType();
3822
3823   // Determine which register each value should be copied into.
3824   GetRetValueLocs(VTs, NumRegs, DestRegs, Subtarget,
3825                   DAG.getMachineFunction().getFunction()->getCallingConv());
3826
3827   // If this is the first return lowered for this function, add the regs to the
3828   // liveout set for the function.
3829   if (DAG.getMachineFunction().liveout_empty()) {
3830     for (unsigned i = 0; i != NumRegs; ++i)
3831       DAG.getMachineFunction().addLiveOut(DestRegs[i]);
3832   }
3833
3834   SDOperand Chain = Op.getOperand(0);
3835   SDOperand Flag;
3836
3837   // Copy the result values into the output registers.
3838   if (NumRegs != 1 || DestRegs[0] != X86::ST0) {
3839     for (unsigned i = 0; i != NumRegs; ++i) {
3840       Chain = DAG.getCopyToReg(Chain, DestRegs[i], Op.getOperand(i*2+1), Flag);
3841       Flag = Chain.getValue(1);
3842     }
3843   } else {
3844     // We need to handle a destination of ST0 specially, because it isn't really
3845     // a register.
3846     SDOperand Value = Op.getOperand(1);
3847
3848     // If this is an FP return with ScalarSSE, we need to move the value from
3849     // an XMM register onto the fp-stack.
3850     if (X86ScalarSSE) {
3851       SDOperand MemLoc;
3852
3853       // If this is a load into a scalarsse value, don't store the loaded value
3854       // back to the stack, only to reload it: just replace the scalar-sse load.
3855       if (ISD::isNON_EXTLoad(Value.Val) &&
3856           (Chain == Value.getValue(1) || Chain == Value.getOperand(0))) {
3857         Chain  = Value.getOperand(0);
3858         MemLoc = Value.getOperand(1);
3859       } else {
3860         // Spill the value to memory and reload it into top of stack.
3861         unsigned Size = MVT::getSizeInBits(VTs[0])/8;
3862         MachineFunction &MF = DAG.getMachineFunction();
3863         int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
3864         MemLoc = DAG.getFrameIndex(SSFI, getPointerTy());
3865         Chain = DAG.getStore(Op.getOperand(0), Value, MemLoc, NULL, 0);
3866       }
3867       SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other);
3868       SDOperand Ops[] = { Chain, MemLoc, DAG.getValueType(VTs[0]) };
3869       Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
3870       Chain = Value.getValue(1);
3871     }
3872
3873     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
3874     SDOperand Ops[] = { Chain, Value };
3875     Chain = DAG.getNode(X86ISD::FP_SET_RESULT, Tys, Ops, 2);
3876     Flag = Chain.getValue(1);
3877   }
3878
3879   SDOperand BytesToPop = DAG.getConstant(getBytesToPopOnReturn(), MVT::i16);
3880   if (Flag.Val)
3881     return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Chain, BytesToPop, Flag);
3882   else
3883     return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Chain, BytesToPop);
3884 }
3885
3886 SDOperand
3887 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG) {
3888   MachineFunction &MF = DAG.getMachineFunction();
3889   const Function* Fn = MF.getFunction();
3890   if (Fn->hasExternalLinkage() &&
3891       Subtarget->isTargetCygMing() &&
3892       Fn->getName() == "main")
3893     MF.getInfo<X86FunctionInfo>()->setForceFramePointer(true);
3894
3895   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3896   if (Subtarget->is64Bit())
3897     return LowerX86_64CCCArguments(Op, DAG);
3898   else
3899     switch(CC) {
3900     default:
3901       assert(0 && "Unsupported calling convention");
3902     case CallingConv::Fast:
3903       if (EnableFastCC) {
3904         return LowerFastCCArguments(Op, DAG);
3905       }
3906       // Falls through
3907     case CallingConv::C:
3908       return LowerCCCArguments(Op, DAG);
3909     case CallingConv::X86_StdCall:
3910       MF.getInfo<X86FunctionInfo>()->setDecorationStyle(StdCall);
3911       return LowerCCCArguments(Op, DAG, true);
3912     case CallingConv::X86_FastCall:
3913       MF.getInfo<X86FunctionInfo>()->setDecorationStyle(FastCall);
3914       return LowerFastCCArguments(Op, DAG, true);
3915     }
3916 }
3917
3918 SDOperand X86TargetLowering::LowerMEMSET(SDOperand Op, SelectionDAG &DAG) {
3919   SDOperand InFlag(0, 0);
3920   SDOperand Chain = Op.getOperand(0);
3921   unsigned Align =
3922     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
3923   if (Align == 0) Align = 1;
3924
3925   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
3926   // If not DWORD aligned, call memset if size is less than the threshold.
3927   // It knows how to align to the right boundary first.
3928   if ((Align & 3) != 0 ||
3929       (I && I->getValue() < Subtarget->getMinRepStrSizeThreshold())) {
3930     MVT::ValueType IntPtr = getPointerTy();
3931     const Type *IntPtrTy = getTargetData()->getIntPtrType();
3932     TargetLowering::ArgListTy Args;
3933     TargetLowering::ArgListEntry Entry;
3934     Entry.Node = Op.getOperand(1);
3935     Entry.Ty = IntPtrTy;
3936     Entry.isSigned = false;
3937     Entry.isInReg = false;
3938     Entry.isSRet = false;
3939     Args.push_back(Entry);
3940     // Extend the unsigned i8 argument to be an int value for the call.
3941     Entry.Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i32, Op.getOperand(2));
3942     Entry.Ty = IntPtrTy;
3943     Entry.isSigned = false;
3944     Entry.isInReg = false;
3945     Entry.isSRet = false;
3946     Args.push_back(Entry);
3947     Entry.Node = Op.getOperand(3);
3948     Args.push_back(Entry);
3949     std::pair<SDOperand,SDOperand> CallResult =
3950       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
3951                   DAG.getExternalSymbol("memset", IntPtr), Args, DAG);
3952     return CallResult.second;
3953   }
3954
3955   MVT::ValueType AVT;
3956   SDOperand Count;
3957   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Op.getOperand(2));
3958   unsigned BytesLeft = 0;
3959   bool TwoRepStos = false;
3960   if (ValC) {
3961     unsigned ValReg;
3962     uint64_t Val = ValC->getValue() & 255;
3963
3964     // If the value is a constant, then we can potentially use larger sets.
3965     switch (Align & 3) {
3966       case 2:   // WORD aligned
3967         AVT = MVT::i16;
3968         ValReg = X86::AX;
3969         Val = (Val << 8) | Val;
3970         break;
3971       case 0:  // DWORD aligned
3972         AVT = MVT::i32;
3973         ValReg = X86::EAX;
3974         Val = (Val << 8)  | Val;
3975         Val = (Val << 16) | Val;
3976         if (Subtarget->is64Bit() && ((Align & 0xF) == 0)) {  // QWORD aligned
3977           AVT = MVT::i64;
3978           ValReg = X86::RAX;
3979           Val = (Val << 32) | Val;
3980         }
3981         break;
3982       default:  // Byte aligned
3983         AVT = MVT::i8;
3984         ValReg = X86::AL;
3985         Count = Op.getOperand(3);
3986         break;
3987     }
3988
3989     if (AVT > MVT::i8) {
3990       if (I) {
3991         unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
3992         Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
3993         BytesLeft = I->getValue() % UBytes;
3994       } else {
3995         assert(AVT >= MVT::i32 &&
3996                "Do not use rep;stos if not at least DWORD aligned");
3997         Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
3998                             Op.getOperand(3), DAG.getConstant(2, MVT::i8));
3999         TwoRepStos = true;
4000       }
4001     }
4002
4003     Chain  = DAG.getCopyToReg(Chain, ValReg, DAG.getConstant(Val, AVT),
4004                               InFlag);
4005     InFlag = Chain.getValue(1);
4006   } else {
4007     AVT = MVT::i8;
4008     Count  = Op.getOperand(3);
4009     Chain  = DAG.getCopyToReg(Chain, X86::AL, Op.getOperand(2), InFlag);
4010     InFlag = Chain.getValue(1);
4011   }
4012
4013   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4014                             Count, InFlag);
4015   InFlag = Chain.getValue(1);
4016   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4017                             Op.getOperand(1), InFlag);
4018   InFlag = Chain.getValue(1);
4019
4020   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4021   SmallVector<SDOperand, 8> Ops;
4022   Ops.push_back(Chain);
4023   Ops.push_back(DAG.getValueType(AVT));
4024   Ops.push_back(InFlag);
4025   Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4026
4027   if (TwoRepStos) {
4028     InFlag = Chain.getValue(1);
4029     Count = Op.getOperand(3);
4030     MVT::ValueType CVT = Count.getValueType();
4031     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4032                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4033     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4034                               Left, InFlag);
4035     InFlag = Chain.getValue(1);
4036     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4037     Ops.clear();
4038     Ops.push_back(Chain);
4039     Ops.push_back(DAG.getValueType(MVT::i8));
4040     Ops.push_back(InFlag);
4041     Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4042   } else if (BytesLeft) {
4043     // Issue stores for the last 1 - 7 bytes.
4044     SDOperand Value;
4045     unsigned Val = ValC->getValue() & 255;
4046     unsigned Offset = I->getValue() - BytesLeft;
4047     SDOperand DstAddr = Op.getOperand(1);
4048     MVT::ValueType AddrVT = DstAddr.getValueType();
4049     if (BytesLeft >= 4) {
4050       Val = (Val << 8)  | Val;
4051       Val = (Val << 16) | Val;
4052       Value = DAG.getConstant(Val, MVT::i32);
4053       Chain = DAG.getStore(Chain, Value,
4054                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4055                                        DAG.getConstant(Offset, AddrVT)),
4056                            NULL, 0);
4057       BytesLeft -= 4;
4058       Offset += 4;
4059     }
4060     if (BytesLeft >= 2) {
4061       Value = DAG.getConstant((Val << 8) | Val, MVT::i16);
4062       Chain = DAG.getStore(Chain, Value,
4063                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4064                                        DAG.getConstant(Offset, AddrVT)),
4065                            NULL, 0);
4066       BytesLeft -= 2;
4067       Offset += 2;
4068     }
4069     if (BytesLeft == 1) {
4070       Value = DAG.getConstant(Val, MVT::i8);
4071       Chain = DAG.getStore(Chain, Value,
4072                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4073                                        DAG.getConstant(Offset, AddrVT)),
4074                            NULL, 0);
4075     }
4076   }
4077
4078   return Chain;
4079 }
4080
4081 SDOperand X86TargetLowering::LowerMEMCPY(SDOperand Op, SelectionDAG &DAG) {
4082   SDOperand Chain = Op.getOperand(0);
4083   unsigned Align =
4084     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
4085   if (Align == 0) Align = 1;
4086
4087   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
4088   // If not DWORD aligned, call memcpy if size is less than the threshold.
4089   // It knows how to align to the right boundary first.
4090   if ((Align & 3) != 0 ||
4091       (I && I->getValue() < Subtarget->getMinRepStrSizeThreshold())) {
4092     MVT::ValueType IntPtr = getPointerTy();
4093     TargetLowering::ArgListTy Args;
4094     TargetLowering::ArgListEntry Entry;
4095     Entry.Ty = getTargetData()->getIntPtrType();
4096     Entry.isSigned = false;
4097     Entry.isInReg = false;
4098     Entry.isSRet = false;
4099     Entry.Node = Op.getOperand(1); Args.push_back(Entry);
4100     Entry.Node = Op.getOperand(2); Args.push_back(Entry);
4101     Entry.Node = Op.getOperand(3); Args.push_back(Entry);
4102     std::pair<SDOperand,SDOperand> CallResult =
4103       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
4104                   DAG.getExternalSymbol("memcpy", IntPtr), Args, DAG);
4105     return CallResult.second;
4106   }
4107
4108   MVT::ValueType AVT;
4109   SDOperand Count;
4110   unsigned BytesLeft = 0;
4111   bool TwoRepMovs = false;
4112   switch (Align & 3) {
4113     case 2:   // WORD aligned
4114       AVT = MVT::i16;
4115       break;
4116     case 0:  // DWORD aligned
4117       AVT = MVT::i32;
4118       if (Subtarget->is64Bit() && ((Align & 0xF) == 0))  // QWORD aligned
4119         AVT = MVT::i64;
4120       break;
4121     default:  // Byte aligned
4122       AVT = MVT::i8;
4123       Count = Op.getOperand(3);
4124       break;
4125   }
4126
4127   if (AVT > MVT::i8) {
4128     if (I) {
4129       unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4130       Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4131       BytesLeft = I->getValue() % UBytes;
4132     } else {
4133       assert(AVT >= MVT::i32 &&
4134              "Do not use rep;movs if not at least DWORD aligned");
4135       Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4136                           Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4137       TwoRepMovs = true;
4138     }
4139   }
4140
4141   SDOperand InFlag(0, 0);
4142   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4143                             Count, InFlag);
4144   InFlag = Chain.getValue(1);
4145   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4146                             Op.getOperand(1), InFlag);
4147   InFlag = Chain.getValue(1);
4148   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RSI : X86::ESI,
4149                             Op.getOperand(2), InFlag);
4150   InFlag = Chain.getValue(1);
4151
4152   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4153   SmallVector<SDOperand, 8> Ops;
4154   Ops.push_back(Chain);
4155   Ops.push_back(DAG.getValueType(AVT));
4156   Ops.push_back(InFlag);
4157   Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4158
4159   if (TwoRepMovs) {
4160     InFlag = Chain.getValue(1);
4161     Count = Op.getOperand(3);
4162     MVT::ValueType CVT = Count.getValueType();
4163     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4164                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4165     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4166                               Left, InFlag);
4167     InFlag = Chain.getValue(1);
4168     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4169     Ops.clear();
4170     Ops.push_back(Chain);
4171     Ops.push_back(DAG.getValueType(MVT::i8));
4172     Ops.push_back(InFlag);
4173     Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4174   } else if (BytesLeft) {
4175     // Issue loads and stores for the last 1 - 7 bytes.
4176     unsigned Offset = I->getValue() - BytesLeft;
4177     SDOperand DstAddr = Op.getOperand(1);
4178     MVT::ValueType DstVT = DstAddr.getValueType();
4179     SDOperand SrcAddr = Op.getOperand(2);
4180     MVT::ValueType SrcVT = SrcAddr.getValueType();
4181     SDOperand Value;
4182     if (BytesLeft >= 4) {
4183       Value = DAG.getLoad(MVT::i32, Chain,
4184                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4185                                       DAG.getConstant(Offset, SrcVT)),
4186                           NULL, 0);
4187       Chain = Value.getValue(1);
4188       Chain = DAG.getStore(Chain, Value,
4189                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4190                                        DAG.getConstant(Offset, DstVT)),
4191                            NULL, 0);
4192       BytesLeft -= 4;
4193       Offset += 4;
4194     }
4195     if (BytesLeft >= 2) {
4196       Value = DAG.getLoad(MVT::i16, Chain,
4197                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4198                                       DAG.getConstant(Offset, SrcVT)),
4199                           NULL, 0);
4200       Chain = Value.getValue(1);
4201       Chain = DAG.getStore(Chain, Value,
4202                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4203                                        DAG.getConstant(Offset, DstVT)),
4204                            NULL, 0);
4205       BytesLeft -= 2;
4206       Offset += 2;
4207     }
4208
4209     if (BytesLeft == 1) {
4210       Value = DAG.getLoad(MVT::i8, Chain,
4211                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4212                                       DAG.getConstant(Offset, SrcVT)),
4213                           NULL, 0);
4214       Chain = Value.getValue(1);
4215       Chain = DAG.getStore(Chain, Value,
4216                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4217                                        DAG.getConstant(Offset, DstVT)),
4218                            NULL, 0);
4219     }
4220   }
4221
4222   return Chain;
4223 }
4224
4225 SDOperand
4226 X86TargetLowering::LowerREADCYCLCECOUNTER(SDOperand Op, SelectionDAG &DAG) {
4227   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4228   SDOperand TheOp = Op.getOperand(0);
4229   SDOperand rd = DAG.getNode(X86ISD::RDTSC_DAG, Tys, &TheOp, 1);
4230   if (Subtarget->is64Bit()) {
4231     SDOperand Copy1 = DAG.getCopyFromReg(rd, X86::RAX, MVT::i64, rd.getValue(1));
4232     SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::RDX,
4233                                          MVT::i64, Copy1.getValue(2));
4234     SDOperand Tmp = DAG.getNode(ISD::SHL, MVT::i64, Copy2,
4235                                 DAG.getConstant(32, MVT::i8));
4236     SDOperand Ops[] = {
4237       DAG.getNode(ISD::OR, MVT::i64, Copy1, Tmp), Copy2.getValue(1)
4238     };
4239
4240     Tys = DAG.getVTList(MVT::i64, MVT::Other);
4241     return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2);
4242   }
4243
4244   SDOperand Copy1 = DAG.getCopyFromReg(rd, X86::EAX, MVT::i32, rd.getValue(1));
4245   SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::EDX,
4246                                        MVT::i32, Copy1.getValue(2));
4247   SDOperand Ops[] = { Copy1, Copy2, Copy2.getValue(1) };
4248   Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
4249   return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 3);
4250 }
4251
4252 SDOperand X86TargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG) {
4253   SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
4254
4255   if (!Subtarget->is64Bit()) {
4256     // vastart just stores the address of the VarArgsFrameIndex slot into the
4257     // memory location argument.
4258     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4259     return DAG.getStore(Op.getOperand(0), FR,Op.getOperand(1), SV->getValue(),
4260                         SV->getOffset());
4261   }
4262
4263   // __va_list_tag:
4264   //   gp_offset         (0 - 6 * 8)
4265   //   fp_offset         (48 - 48 + 8 * 16)
4266   //   overflow_arg_area (point to parameters coming in memory).
4267   //   reg_save_area
4268   SmallVector<SDOperand, 8> MemOps;
4269   SDOperand FIN = Op.getOperand(1);
4270   // Store gp_offset
4271   SDOperand Store = DAG.getStore(Op.getOperand(0),
4272                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
4273                                  FIN, SV->getValue(), SV->getOffset());
4274   MemOps.push_back(Store);
4275
4276   // Store fp_offset
4277   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4278                     DAG.getConstant(4, getPointerTy()));
4279   Store = DAG.getStore(Op.getOperand(0),
4280                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
4281                        FIN, SV->getValue(), SV->getOffset());
4282   MemOps.push_back(Store);
4283
4284   // Store ptr to overflow_arg_area
4285   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4286                     DAG.getConstant(4, getPointerTy()));
4287   SDOperand OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4288   Store = DAG.getStore(Op.getOperand(0), OVFIN, FIN, SV->getValue(),
4289                        SV->getOffset());
4290   MemOps.push_back(Store);
4291
4292   // Store ptr to reg_save_area.
4293   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4294                     DAG.getConstant(8, getPointerTy()));
4295   SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
4296   Store = DAG.getStore(Op.getOperand(0), RSFIN, FIN, SV->getValue(),
4297                        SV->getOffset());
4298   MemOps.push_back(Store);
4299   return DAG.getNode(ISD::TokenFactor, MVT::Other, &MemOps[0], MemOps.size());
4300 }
4301
4302 SDOperand
4303 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
4304   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getValue();
4305   switch (IntNo) {
4306   default: return SDOperand();    // Don't custom lower most intrinsics.
4307     // Comparison intrinsics.
4308   case Intrinsic::x86_sse_comieq_ss:
4309   case Intrinsic::x86_sse_comilt_ss:
4310   case Intrinsic::x86_sse_comile_ss:
4311   case Intrinsic::x86_sse_comigt_ss:
4312   case Intrinsic::x86_sse_comige_ss:
4313   case Intrinsic::x86_sse_comineq_ss:
4314   case Intrinsic::x86_sse_ucomieq_ss:
4315   case Intrinsic::x86_sse_ucomilt_ss:
4316   case Intrinsic::x86_sse_ucomile_ss:
4317   case Intrinsic::x86_sse_ucomigt_ss:
4318   case Intrinsic::x86_sse_ucomige_ss:
4319   case Intrinsic::x86_sse_ucomineq_ss:
4320   case Intrinsic::x86_sse2_comieq_sd:
4321   case Intrinsic::x86_sse2_comilt_sd:
4322   case Intrinsic::x86_sse2_comile_sd:
4323   case Intrinsic::x86_sse2_comigt_sd:
4324   case Intrinsic::x86_sse2_comige_sd:
4325   case Intrinsic::x86_sse2_comineq_sd:
4326   case Intrinsic::x86_sse2_ucomieq_sd:
4327   case Intrinsic::x86_sse2_ucomilt_sd:
4328   case Intrinsic::x86_sse2_ucomile_sd:
4329   case Intrinsic::x86_sse2_ucomigt_sd:
4330   case Intrinsic::x86_sse2_ucomige_sd:
4331   case Intrinsic::x86_sse2_ucomineq_sd: {
4332     unsigned Opc = 0;
4333     ISD::CondCode CC = ISD::SETCC_INVALID;
4334     switch (IntNo) {
4335     default: break;
4336     case Intrinsic::x86_sse_comieq_ss:
4337     case Intrinsic::x86_sse2_comieq_sd:
4338       Opc = X86ISD::COMI;
4339       CC = ISD::SETEQ;
4340       break;
4341     case Intrinsic::x86_sse_comilt_ss:
4342     case Intrinsic::x86_sse2_comilt_sd:
4343       Opc = X86ISD::COMI;
4344       CC = ISD::SETLT;
4345       break;
4346     case Intrinsic::x86_sse_comile_ss:
4347     case Intrinsic::x86_sse2_comile_sd:
4348       Opc = X86ISD::COMI;
4349       CC = ISD::SETLE;
4350       break;
4351     case Intrinsic::x86_sse_comigt_ss:
4352     case Intrinsic::x86_sse2_comigt_sd:
4353       Opc = X86ISD::COMI;
4354       CC = ISD::SETGT;
4355       break;
4356     case Intrinsic::x86_sse_comige_ss:
4357     case Intrinsic::x86_sse2_comige_sd:
4358       Opc = X86ISD::COMI;
4359       CC = ISD::SETGE;
4360       break;
4361     case Intrinsic::x86_sse_comineq_ss:
4362     case Intrinsic::x86_sse2_comineq_sd:
4363       Opc = X86ISD::COMI;
4364       CC = ISD::SETNE;
4365       break;
4366     case Intrinsic::x86_sse_ucomieq_ss:
4367     case Intrinsic::x86_sse2_ucomieq_sd:
4368       Opc = X86ISD::UCOMI;
4369       CC = ISD::SETEQ;
4370       break;
4371     case Intrinsic::x86_sse_ucomilt_ss:
4372     case Intrinsic::x86_sse2_ucomilt_sd:
4373       Opc = X86ISD::UCOMI;
4374       CC = ISD::SETLT;
4375       break;
4376     case Intrinsic::x86_sse_ucomile_ss:
4377     case Intrinsic::x86_sse2_ucomile_sd:
4378       Opc = X86ISD::UCOMI;
4379       CC = ISD::SETLE;
4380       break;
4381     case Intrinsic::x86_sse_ucomigt_ss:
4382     case Intrinsic::x86_sse2_ucomigt_sd:
4383       Opc = X86ISD::UCOMI;
4384       CC = ISD::SETGT;
4385       break;
4386     case Intrinsic::x86_sse_ucomige_ss:
4387     case Intrinsic::x86_sse2_ucomige_sd:
4388       Opc = X86ISD::UCOMI;
4389       CC = ISD::SETGE;
4390       break;
4391     case Intrinsic::x86_sse_ucomineq_ss:
4392     case Intrinsic::x86_sse2_ucomineq_sd:
4393       Opc = X86ISD::UCOMI;
4394       CC = ISD::SETNE;
4395       break;
4396     }
4397
4398     unsigned X86CC;
4399     SDOperand LHS = Op.getOperand(1);
4400     SDOperand RHS = Op.getOperand(2);
4401     translateX86CC(CC, true, X86CC, LHS, RHS, DAG);
4402
4403     const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
4404     SDOperand Ops1[] = { DAG.getEntryNode(), LHS, RHS };
4405     SDOperand Cond = DAG.getNode(Opc, VTs, 2, Ops1, 3);
4406     VTs = DAG.getNodeValueTypes(MVT::i8, MVT::Flag);
4407     SDOperand Ops2[] = { DAG.getConstant(X86CC, MVT::i8), Cond };
4408     SDOperand SetCC = DAG.getNode(X86ISD::SETCC, VTs, 2, Ops2, 2);
4409     return DAG.getNode(ISD::ANY_EXTEND, MVT::i32, SetCC);
4410   }
4411   }
4412 }
4413
4414 SDOperand X86TargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
4415   // Depths > 0 not supported yet!
4416   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4417     return SDOperand();
4418
4419   // Just load the return address
4420   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4421   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
4422 }
4423
4424 SDOperand X86TargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
4425   // Depths > 0 not supported yet!
4426   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4427     return SDOperand();
4428
4429   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4430   return DAG.getNode(ISD::SUB, getPointerTy(), RetAddrFI,
4431                      DAG.getConstant(4, getPointerTy()));
4432 }
4433
4434 /// LowerOperation - Provide custom lowering hooks for some operations.
4435 ///
4436 SDOperand X86TargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
4437   switch (Op.getOpcode()) {
4438   default: assert(0 && "Should not custom lower this!");
4439   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4440   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4441   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4442   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
4443   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4444   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4445   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4446   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
4447   case ISD::SHL_PARTS:
4448   case ISD::SRA_PARTS:
4449   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
4450   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4451   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
4452   case ISD::FABS:               return LowerFABS(Op, DAG);
4453   case ISD::FNEG:               return LowerFNEG(Op, DAG);
4454   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
4455   case ISD::SETCC:              return LowerSETCC(Op, DAG, DAG.getEntryNode());
4456   case ISD::SELECT:             return LowerSELECT(Op, DAG);
4457   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
4458   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4459   case ISD::CALL:               return LowerCALL(Op, DAG);
4460   case ISD::RET:                return LowerRET(Op, DAG);
4461   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
4462   case ISD::MEMSET:             return LowerMEMSET(Op, DAG);
4463   case ISD::MEMCPY:             return LowerMEMCPY(Op, DAG);
4464   case ISD::READCYCLECOUNTER:   return LowerREADCYCLCECOUNTER(Op, DAG);
4465   case ISD::VASTART:            return LowerVASTART(Op, DAG);
4466   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4467   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4468   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4469   }
4470   return SDOperand();
4471 }
4472
4473 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
4474   switch (Opcode) {
4475   default: return NULL;
4476   case X86ISD::SHLD:               return "X86ISD::SHLD";
4477   case X86ISD::SHRD:               return "X86ISD::SHRD";
4478   case X86ISD::FAND:               return "X86ISD::FAND";
4479   case X86ISD::FOR:                return "X86ISD::FOR";
4480   case X86ISD::FXOR:               return "X86ISD::FXOR";
4481   case X86ISD::FSRL:               return "X86ISD::FSRL";
4482   case X86ISD::FILD:               return "X86ISD::FILD";
4483   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
4484   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
4485   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
4486   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
4487   case X86ISD::FLD:                return "X86ISD::FLD";
4488   case X86ISD::FST:                return "X86ISD::FST";
4489   case X86ISD::FP_GET_RESULT:      return "X86ISD::FP_GET_RESULT";
4490   case X86ISD::FP_SET_RESULT:      return "X86ISD::FP_SET_RESULT";
4491   case X86ISD::CALL:               return "X86ISD::CALL";
4492   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
4493   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
4494   case X86ISD::CMP:                return "X86ISD::CMP";
4495   case X86ISD::COMI:               return "X86ISD::COMI";
4496   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
4497   case X86ISD::SETCC:              return "X86ISD::SETCC";
4498   case X86ISD::CMOV:               return "X86ISD::CMOV";
4499   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
4500   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
4501   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
4502   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
4503   case X86ISD::LOAD_PACK:          return "X86ISD::LOAD_PACK";
4504   case X86ISD::LOAD_UA:            return "X86ISD::LOAD_UA";
4505   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
4506   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
4507   case X86ISD::S2VEC:              return "X86ISD::S2VEC";
4508   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
4509   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
4510   case X86ISD::FMAX:               return "X86ISD::FMAX";
4511   case X86ISD::FMIN:               return "X86ISD::FMIN";
4512   }
4513 }
4514
4515 /// isLegalAddressImmediate - Return true if the integer value or
4516 /// GlobalValue can be used as the offset of the target addressing mode.
4517 bool X86TargetLowering::isLegalAddressImmediate(int64_t V) const {
4518   // X86 allows a sign-extended 32-bit immediate field.
4519   return (V > -(1LL << 32) && V < (1LL << 32)-1);
4520 }
4521
4522 bool X86TargetLowering::isLegalAddressImmediate(GlobalValue *GV) const {
4523   // In 64-bit mode, GV is 64-bit so it won't fit in the 32-bit displacement
4524   // field unless we are in small code model.
4525   if (Subtarget->is64Bit() &&
4526       getTargetMachine().getCodeModel() != CodeModel::Small)
4527     return false;
4528
4529   return (!Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false));
4530 }
4531
4532 /// isShuffleMaskLegal - Targets can use this to indicate that they only
4533 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
4534 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
4535 /// are assumed to be legal.
4536 bool
4537 X86TargetLowering::isShuffleMaskLegal(SDOperand Mask, MVT::ValueType VT) const {
4538   // Only do shuffles on 128-bit vector types for now.
4539   if (MVT::getSizeInBits(VT) == 64) return false;
4540   return (Mask.Val->getNumOperands() <= 4 ||
4541           isSplatMask(Mask.Val)  ||
4542           isPSHUFHW_PSHUFLWMask(Mask.Val) ||
4543           X86::isUNPCKLMask(Mask.Val) ||
4544           X86::isUNPCKL_v_undef_Mask(Mask.Val) ||
4545           X86::isUNPCKHMask(Mask.Val));
4546 }
4547
4548 bool X86TargetLowering::isVectorClearMaskLegal(std::vector<SDOperand> &BVOps,
4549                                                MVT::ValueType EVT,
4550                                                SelectionDAG &DAG) const {
4551   unsigned NumElts = BVOps.size();
4552   // Only do shuffles on 128-bit vector types for now.
4553   if (MVT::getSizeInBits(EVT) * NumElts == 64) return false;
4554   if (NumElts == 2) return true;
4555   if (NumElts == 4) {
4556     return (isMOVLMask(&BVOps[0], 4)  ||
4557             isCommutedMOVL(&BVOps[0], 4, true) ||
4558             isSHUFPMask(&BVOps[0], 4) ||
4559             isCommutedSHUFP(&BVOps[0], 4));
4560   }
4561   return false;
4562 }
4563
4564 //===----------------------------------------------------------------------===//
4565 //                           X86 Scheduler Hooks
4566 //===----------------------------------------------------------------------===//
4567
4568 MachineBasicBlock *
4569 X86TargetLowering::InsertAtEndOfBasicBlock(MachineInstr *MI,
4570                                            MachineBasicBlock *BB) {
4571   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4572   switch (MI->getOpcode()) {
4573   default: assert(false && "Unexpected instr type to insert");
4574   case X86::CMOV_FR32:
4575   case X86::CMOV_FR64:
4576   case X86::CMOV_V4F32:
4577   case X86::CMOV_V2F64:
4578   case X86::CMOV_V2I64: {
4579     // To "insert" a SELECT_CC instruction, we actually have to insert the
4580     // diamond control-flow pattern.  The incoming instruction knows the
4581     // destination vreg to set, the condition code register to branch on, the
4582     // true/false values to select between, and a branch opcode to use.
4583     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4584     ilist<MachineBasicBlock>::iterator It = BB;
4585     ++It;
4586
4587     //  thisMBB:
4588     //  ...
4589     //   TrueVal = ...
4590     //   cmpTY ccX, r1, r2
4591     //   bCC copy1MBB
4592     //   fallthrough --> copy0MBB
4593     MachineBasicBlock *thisMBB = BB;
4594     MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
4595     MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
4596     unsigned Opc =
4597       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
4598     BuildMI(BB, TII->get(Opc)).addMBB(sinkMBB);
4599     MachineFunction *F = BB->getParent();
4600     F->getBasicBlockList().insert(It, copy0MBB);
4601     F->getBasicBlockList().insert(It, sinkMBB);
4602     // Update machine-CFG edges by first adding all successors of the current
4603     // block to the new block which will contain the Phi node for the select.
4604     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
4605         e = BB->succ_end(); i != e; ++i)
4606       sinkMBB->addSuccessor(*i);
4607     // Next, remove all successors of the current block, and add the true
4608     // and fallthrough blocks as its successors.
4609     while(!BB->succ_empty())
4610       BB->removeSuccessor(BB->succ_begin());
4611     BB->addSuccessor(copy0MBB);
4612     BB->addSuccessor(sinkMBB);
4613
4614     //  copy0MBB:
4615     //   %FalseValue = ...
4616     //   # fallthrough to sinkMBB
4617     BB = copy0MBB;
4618
4619     // Update machine-CFG edges
4620     BB->addSuccessor(sinkMBB);
4621
4622     //  sinkMBB:
4623     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4624     //  ...
4625     BB = sinkMBB;
4626     BuildMI(BB, TII->get(X86::PHI), MI->getOperand(0).getReg())
4627       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4628       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4629
4630     delete MI;   // The pseudo instruction is gone now.
4631     return BB;
4632   }
4633
4634   case X86::FP_TO_INT16_IN_MEM:
4635   case X86::FP_TO_INT32_IN_MEM:
4636   case X86::FP_TO_INT64_IN_MEM: {
4637     // Change the floating point control register to use "round towards zero"
4638     // mode when truncating to an integer value.
4639     MachineFunction *F = BB->getParent();
4640     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
4641     addFrameReference(BuildMI(BB, TII->get(X86::FNSTCW16m)), CWFrameIdx);
4642
4643     // Load the old value of the high byte of the control word...
4644     unsigned OldCW =
4645       F->getSSARegMap()->createVirtualRegister(X86::GR16RegisterClass);
4646     addFrameReference(BuildMI(BB, TII->get(X86::MOV16rm), OldCW), CWFrameIdx);
4647
4648     // Set the high part to be round to zero...
4649     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mi)), CWFrameIdx)
4650       .addImm(0xC7F);
4651
4652     // Reload the modified control word now...
4653     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
4654
4655     // Restore the memory image of control word to original value
4656     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mr)), CWFrameIdx)
4657       .addReg(OldCW);
4658
4659     // Get the X86 opcode to use.
4660     unsigned Opc;
4661     switch (MI->getOpcode()) {
4662     default: assert(0 && "illegal opcode!");
4663     case X86::FP_TO_INT16_IN_MEM: Opc = X86::FpIST16m; break;
4664     case X86::FP_TO_INT32_IN_MEM: Opc = X86::FpIST32m; break;
4665     case X86::FP_TO_INT64_IN_MEM: Opc = X86::FpIST64m; break;
4666     }
4667
4668     X86AddressMode AM;
4669     MachineOperand &Op = MI->getOperand(0);
4670     if (Op.isRegister()) {
4671       AM.BaseType = X86AddressMode::RegBase;
4672       AM.Base.Reg = Op.getReg();
4673     } else {
4674       AM.BaseType = X86AddressMode::FrameIndexBase;
4675       AM.Base.FrameIndex = Op.getFrameIndex();
4676     }
4677     Op = MI->getOperand(1);
4678     if (Op.isImmediate())
4679       AM.Scale = Op.getImm();
4680     Op = MI->getOperand(2);
4681     if (Op.isImmediate())
4682       AM.IndexReg = Op.getImm();
4683     Op = MI->getOperand(3);
4684     if (Op.isGlobalAddress()) {
4685       AM.GV = Op.getGlobal();
4686     } else {
4687       AM.Disp = Op.getImm();
4688     }
4689     addFullAddress(BuildMI(BB, TII->get(Opc)), AM)
4690                       .addReg(MI->getOperand(4).getReg());
4691
4692     // Reload the original control word now.
4693     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
4694
4695     delete MI;   // The pseudo instruction is gone now.
4696     return BB;
4697   }
4698   }
4699 }
4700
4701 //===----------------------------------------------------------------------===//
4702 //                           X86 Optimization Hooks
4703 //===----------------------------------------------------------------------===//
4704
4705 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
4706                                                        uint64_t Mask,
4707                                                        uint64_t &KnownZero,
4708                                                        uint64_t &KnownOne,
4709                                                        unsigned Depth) const {
4710   unsigned Opc = Op.getOpcode();
4711   assert((Opc >= ISD::BUILTIN_OP_END ||
4712           Opc == ISD::INTRINSIC_WO_CHAIN ||
4713           Opc == ISD::INTRINSIC_W_CHAIN ||
4714           Opc == ISD::INTRINSIC_VOID) &&
4715          "Should use MaskedValueIsZero if you don't know whether Op"
4716          " is a target node!");
4717
4718   KnownZero = KnownOne = 0;   // Don't know anything.
4719   switch (Opc) {
4720   default: break;
4721   case X86ISD::SETCC:
4722     KnownZero |= (MVT::getIntVTBitMask(Op.getValueType()) ^ 1ULL);
4723     break;
4724   }
4725 }
4726
4727 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4728 /// element of the result of the vector shuffle.
4729 static SDOperand getShuffleScalarElt(SDNode *N, unsigned i, SelectionDAG &DAG) {
4730   MVT::ValueType VT = N->getValueType(0);
4731   SDOperand PermMask = N->getOperand(2);
4732   unsigned NumElems = PermMask.getNumOperands();
4733   SDOperand V = (i < NumElems) ? N->getOperand(0) : N->getOperand(1);
4734   i %= NumElems;
4735   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4736     return (i == 0)
4737       ? V.getOperand(0) : DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(VT));
4738   } else if (V.getOpcode() == ISD::VECTOR_SHUFFLE) {
4739     SDOperand Idx = PermMask.getOperand(i);
4740     if (Idx.getOpcode() == ISD::UNDEF)
4741       return DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(VT));
4742     return getShuffleScalarElt(V.Val,cast<ConstantSDNode>(Idx)->getValue(),DAG);
4743   }
4744   return SDOperand();
4745 }
4746
4747 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
4748 /// node is a GlobalAddress + an offset.
4749 static bool isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) {
4750   unsigned Opc = N->getOpcode();
4751   if (Opc == X86ISD::Wrapper) {
4752     if (dyn_cast<GlobalAddressSDNode>(N->getOperand(0))) {
4753       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
4754       return true;
4755     }
4756   } else if (Opc == ISD::ADD) {
4757     SDOperand N1 = N->getOperand(0);
4758     SDOperand N2 = N->getOperand(1);
4759     if (isGAPlusOffset(N1.Val, GA, Offset)) {
4760       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
4761       if (V) {
4762         Offset += V->getSignExtended();
4763         return true;
4764       }
4765     } else if (isGAPlusOffset(N2.Val, GA, Offset)) {
4766       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
4767       if (V) {
4768         Offset += V->getSignExtended();
4769         return true;
4770       }
4771     }
4772   }
4773   return false;
4774 }
4775
4776 /// isConsecutiveLoad - Returns true if N is loading from an address of Base
4777 /// + Dist * Size.
4778 static bool isConsecutiveLoad(SDNode *N, SDNode *Base, int Dist, int Size,
4779                               MachineFrameInfo *MFI) {
4780   if (N->getOperand(0).Val != Base->getOperand(0).Val)
4781     return false;
4782
4783   SDOperand Loc = N->getOperand(1);
4784   SDOperand BaseLoc = Base->getOperand(1);
4785   if (Loc.getOpcode() == ISD::FrameIndex) {
4786     if (BaseLoc.getOpcode() != ISD::FrameIndex)
4787       return false;
4788     int FI  = dyn_cast<FrameIndexSDNode>(Loc)->getIndex();
4789     int BFI = dyn_cast<FrameIndexSDNode>(BaseLoc)->getIndex();
4790     int FS  = MFI->getObjectSize(FI);
4791     int BFS = MFI->getObjectSize(BFI);
4792     if (FS != BFS || FS != Size) return false;
4793     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Size);
4794   } else {
4795     GlobalValue *GV1 = NULL;
4796     GlobalValue *GV2 = NULL;
4797     int64_t Offset1 = 0;
4798     int64_t Offset2 = 0;
4799     bool isGA1 = isGAPlusOffset(Loc.Val, GV1, Offset1);
4800     bool isGA2 = isGAPlusOffset(BaseLoc.Val, GV2, Offset2);
4801     if (isGA1 && isGA2 && GV1 == GV2)
4802       return Offset1 == (Offset2 + Dist*Size);
4803   }
4804
4805   return false;
4806 }
4807
4808 static bool isBaseAlignment16(SDNode *Base, MachineFrameInfo *MFI,
4809                               const X86Subtarget *Subtarget) {
4810   GlobalValue *GV;
4811   int64_t Offset;
4812   if (isGAPlusOffset(Base, GV, Offset))
4813     return (GV->getAlignment() >= 16 && (Offset % 16) == 0);
4814   else {
4815     assert(Base->getOpcode() == ISD::FrameIndex && "Unexpected base node!");
4816     int BFI = dyn_cast<FrameIndexSDNode>(Base)->getIndex();
4817     if (BFI < 0)
4818       // Fixed objects do not specify alignment, however the offsets are known.
4819       return ((Subtarget->getStackAlignment() % 16) == 0 &&
4820               (MFI->getObjectOffset(BFI) % 16) == 0);
4821     else
4822       return MFI->getObjectAlignment(BFI) >= 16;
4823   }
4824   return false;
4825 }
4826
4827
4828 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
4829 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
4830 /// if the load addresses are consecutive, non-overlapping, and in the right
4831 /// order.
4832 static SDOperand PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
4833                                        const X86Subtarget *Subtarget) {
4834   MachineFunction &MF = DAG.getMachineFunction();
4835   MachineFrameInfo *MFI = MF.getFrameInfo();
4836   MVT::ValueType VT = N->getValueType(0);
4837   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
4838   SDOperand PermMask = N->getOperand(2);
4839   int NumElems = (int)PermMask.getNumOperands();
4840   SDNode *Base = NULL;
4841   for (int i = 0; i < NumElems; ++i) {
4842     SDOperand Idx = PermMask.getOperand(i);
4843     if (Idx.getOpcode() == ISD::UNDEF) {
4844       if (!Base) return SDOperand();
4845     } else {
4846       SDOperand Arg =
4847         getShuffleScalarElt(N, cast<ConstantSDNode>(Idx)->getValue(), DAG);
4848       if (!Arg.Val || !ISD::isNON_EXTLoad(Arg.Val))
4849         return SDOperand();
4850       if (!Base)
4851         Base = Arg.Val;
4852       else if (!isConsecutiveLoad(Arg.Val, Base,
4853                                   i, MVT::getSizeInBits(EVT)/8,MFI))
4854         return SDOperand();
4855     }
4856   }
4857
4858   bool isAlign16 = isBaseAlignment16(Base->getOperand(1).Val, MFI, Subtarget);
4859   if (isAlign16) {
4860     LoadSDNode *LD = cast<LoadSDNode>(Base);
4861     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
4862                        LD->getSrcValueOffset());
4863   } else {
4864     // Just use movups, it's shorter.
4865     SDVTList Tys = DAG.getVTList(MVT::v4f32, MVT::Other);
4866     SmallVector<SDOperand, 3> Ops;
4867     Ops.push_back(Base->getOperand(0));
4868     Ops.push_back(Base->getOperand(1));
4869     Ops.push_back(Base->getOperand(2));
4870     return DAG.getNode(ISD::BIT_CONVERT, VT,
4871                        DAG.getNode(X86ISD::LOAD_UA, Tys, &Ops[0], Ops.size()));
4872   }
4873 }
4874
4875 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
4876 static SDOperand PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
4877                                       const X86Subtarget *Subtarget) {
4878   SDOperand Cond = N->getOperand(0);
4879
4880   // If we have SSE[12] support, try to form min/max nodes.
4881   if (Subtarget->hasSSE2() &&
4882       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
4883     if (Cond.getOpcode() == ISD::SETCC) {
4884       // Get the LHS/RHS of the select.
4885       SDOperand LHS = N->getOperand(1);
4886       SDOperand RHS = N->getOperand(2);
4887       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
4888
4889       unsigned Opcode = 0;
4890       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
4891         switch (CC) {
4892         default: break;
4893         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
4894         case ISD::SETULE:
4895         case ISD::SETLE:
4896           if (!UnsafeFPMath) break;
4897           // FALL THROUGH.
4898         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
4899         case ISD::SETLT:
4900           Opcode = X86ISD::FMIN;
4901           break;
4902
4903         case ISD::SETOGT: // (X > Y) ? X : Y -> max
4904         case ISD::SETUGT:
4905         case ISD::SETGT:
4906           if (!UnsafeFPMath) break;
4907           // FALL THROUGH.
4908         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
4909         case ISD::SETGE:
4910           Opcode = X86ISD::FMAX;
4911           break;
4912         }
4913       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
4914         switch (CC) {
4915         default: break;
4916         case ISD::SETOGT: // (X > Y) ? Y : X -> min
4917         case ISD::SETUGT:
4918         case ISD::SETGT:
4919           if (!UnsafeFPMath) break;
4920           // FALL THROUGH.
4921         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
4922         case ISD::SETGE:
4923           Opcode = X86ISD::FMIN;
4924           break;
4925
4926         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
4927         case ISD::SETULE:
4928         case ISD::SETLE:
4929           if (!UnsafeFPMath) break;
4930           // FALL THROUGH.
4931         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
4932         case ISD::SETLT:
4933           Opcode = X86ISD::FMAX;
4934           break;
4935         }
4936       }
4937
4938       if (Opcode)
4939         return DAG.getNode(Opcode, N->getValueType(0), LHS, RHS);
4940     }
4941
4942   }
4943
4944   return SDOperand();
4945 }
4946
4947
4948 SDOperand X86TargetLowering::PerformDAGCombine(SDNode *N,
4949                                                DAGCombinerInfo &DCI) const {
4950   SelectionDAG &DAG = DCI.DAG;
4951   switch (N->getOpcode()) {
4952   default: break;
4953   case ISD::VECTOR_SHUFFLE:
4954     return PerformShuffleCombine(N, DAG, Subtarget);
4955   case ISD::SELECT:
4956     return PerformSELECTCombine(N, DAG, Subtarget);
4957   }
4958
4959   return SDOperand();
4960 }
4961
4962 //===----------------------------------------------------------------------===//
4963 //                           X86 Inline Assembly Support
4964 //===----------------------------------------------------------------------===//
4965
4966 /// getConstraintType - Given a constraint letter, return the type of
4967 /// constraint it is for this target.
4968 X86TargetLowering::ConstraintType
4969 X86TargetLowering::getConstraintType(char ConstraintLetter) const {
4970   switch (ConstraintLetter) {
4971   case 'A':
4972   case 'r':
4973   case 'R':
4974   case 'l':
4975   case 'q':
4976   case 'Q':
4977   case 'x':
4978   case 'Y':
4979     return C_RegisterClass;
4980   default: return TargetLowering::getConstraintType(ConstraintLetter);
4981   }
4982 }
4983
4984 /// isOperandValidForConstraint - Return the specified operand (possibly
4985 /// modified) if the specified SDOperand is valid for the specified target
4986 /// constraint letter, otherwise return null.
4987 SDOperand X86TargetLowering::
4988 isOperandValidForConstraint(SDOperand Op, char Constraint, SelectionDAG &DAG) {
4989   switch (Constraint) {
4990   default: break;
4991   case 'i':
4992     // Literal immediates are always ok.
4993     if (isa<ConstantSDNode>(Op)) return Op;
4994
4995     // If we are in non-pic codegen mode, we allow the address of a global to
4996     // be used with 'i'.
4997     if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op)) {
4998       if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
4999         return SDOperand(0, 0);
5000
5001       if (GA->getOpcode() != ISD::TargetGlobalAddress)
5002         Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5003                                         GA->getOffset());
5004       return Op;
5005     }
5006
5007     // Otherwise, not valid for this mode.
5008     return SDOperand(0, 0);
5009   }
5010   return TargetLowering::isOperandValidForConstraint(Op, Constraint, DAG);
5011 }
5012
5013
5014 std::vector<unsigned> X86TargetLowering::
5015 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5016                                   MVT::ValueType VT) const {
5017   if (Constraint.size() == 1) {
5018     // FIXME: not handling fp-stack yet!
5019     // FIXME: not handling MMX registers yet ('y' constraint).
5020     switch (Constraint[0]) {      // GCC X86 Constraint Letters
5021     default: break;  // Unknown constraint letter
5022     case 'A':   // EAX/EDX
5023       if (VT == MVT::i32 || VT == MVT::i64)
5024         return make_vector<unsigned>(X86::EAX, X86::EDX, 0);
5025       break;
5026     case 'r':   // GENERAL_REGS
5027     case 'R':   // LEGACY_REGS
5028       if (VT == MVT::i64 && Subtarget->is64Bit())
5029         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
5030                                      X86::RSI, X86::RDI, X86::RBP, X86::RSP,
5031                                      X86::R8,  X86::R9,  X86::R10, X86::R11,
5032                                      X86::R12, X86::R13, X86::R14, X86::R15, 0);
5033       if (VT == MVT::i32)
5034         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
5035                                      X86::ESI, X86::EDI, X86::EBP, X86::ESP, 0);
5036       else if (VT == MVT::i16)
5037         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX,
5038                                      X86::SI, X86::DI, X86::BP, X86::SP, 0);
5039       else if (VT == MVT::i8)
5040         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
5041       break;
5042     case 'l':   // INDEX_REGS
5043       if (VT == MVT::i32)
5044         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
5045                                      X86::ESI, X86::EDI, X86::EBP, 0);
5046       else if (VT == MVT::i16)
5047         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX,
5048                                      X86::SI, X86::DI, X86::BP, 0);
5049       else if (VT == MVT::i8)
5050         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
5051       break;
5052     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
5053     case 'Q':   // Q_REGS
5054       if (VT == MVT::i32)
5055         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
5056       else if (VT == MVT::i16)
5057         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
5058       else if (VT == MVT::i8)
5059         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
5060         break;
5061     case 'x':   // SSE_REGS if SSE1 allowed
5062       if (Subtarget->hasSSE1())
5063         return make_vector<unsigned>(X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
5064                                      X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7,
5065                                      0);
5066       return std::vector<unsigned>();
5067     case 'Y':   // SSE_REGS if SSE2 allowed
5068       if (Subtarget->hasSSE2())
5069         return make_vector<unsigned>(X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
5070                                      X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7,
5071                                      0);
5072       return std::vector<unsigned>();
5073     }
5074   }
5075
5076   return std::vector<unsigned>();
5077 }
5078
5079 std::pair<unsigned, const TargetRegisterClass*>
5080 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5081                                                 MVT::ValueType VT) const {
5082   // Use the default implementation in TargetLowering to convert the register
5083   // constraint into a member of a register class.
5084   std::pair<unsigned, const TargetRegisterClass*> Res;
5085   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5086
5087   // Not found as a standard register?
5088   if (Res.second == 0) {
5089     // GCC calls "st(0)" just plain "st".
5090     if (StringsEqualNoCase("{st}", Constraint)) {
5091       Res.first = X86::ST0;
5092       Res.second = X86::RSTRegisterClass;
5093     }
5094
5095     return Res;
5096   }
5097
5098   // Otherwise, check to see if this is a register class of the wrong value
5099   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
5100   // turn into {ax},{dx}.
5101   if (Res.second->hasType(VT))
5102     return Res;   // Correct type already, nothing to do.
5103
5104   // All of the single-register GCC register classes map their values onto
5105   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
5106   // really want an 8-bit or 32-bit register, map to the appropriate register
5107   // class and return the appropriate register.
5108   if (Res.second != X86::GR16RegisterClass)
5109     return Res;
5110
5111   if (VT == MVT::i8) {
5112     unsigned DestReg = 0;
5113     switch (Res.first) {
5114     default: break;
5115     case X86::AX: DestReg = X86::AL; break;
5116     case X86::DX: DestReg = X86::DL; break;
5117     case X86::CX: DestReg = X86::CL; break;
5118     case X86::BX: DestReg = X86::BL; break;
5119     }
5120     if (DestReg) {
5121       Res.first = DestReg;
5122       Res.second = Res.second = X86::GR8RegisterClass;
5123     }
5124   } else if (VT == MVT::i32) {
5125     unsigned DestReg = 0;
5126     switch (Res.first) {
5127     default: break;
5128     case X86::AX: DestReg = X86::EAX; break;
5129     case X86::DX: DestReg = X86::EDX; break;
5130     case X86::CX: DestReg = X86::ECX; break;
5131     case X86::BX: DestReg = X86::EBX; break;
5132     case X86::SI: DestReg = X86::ESI; break;
5133     case X86::DI: DestReg = X86::EDI; break;
5134     case X86::BP: DestReg = X86::EBP; break;
5135     case X86::SP: DestReg = X86::ESP; break;
5136     }
5137     if (DestReg) {
5138       Res.first = DestReg;
5139       Res.second = Res.second = X86::GR32RegisterClass;
5140     }
5141   } else if (VT == MVT::i64) {
5142     unsigned DestReg = 0;
5143     switch (Res.first) {
5144     default: break;
5145     case X86::AX: DestReg = X86::RAX; break;
5146     case X86::DX: DestReg = X86::RDX; break;
5147     case X86::CX: DestReg = X86::RCX; break;
5148     case X86::BX: DestReg = X86::RBX; break;
5149     case X86::SI: DestReg = X86::RSI; break;
5150     case X86::DI: DestReg = X86::RDI; break;
5151     case X86::BP: DestReg = X86::RBP; break;
5152     case X86::SP: DestReg = X86::RSP; break;
5153     }
5154     if (DestReg) {
5155       Res.first = DestReg;
5156       Res.second = Res.second = X86::GR64RegisterClass;
5157     }
5158   }
5159
5160   return Res;
5161 }