lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Intrinsics.h"
  25 #include "llvm/ADT/VectorExtras.h"
  26 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/CodeGen/SSARegMap.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/ADT/StringExtras.h"
  36 using namespace llvm;
  37
  38 // FIXME: temporary.
  39 static cl::opt<bool> EnableFastCC("enable-x86-fastcc", cl::Hidden,
  40                                   cl::desc("Enable fastcc on X86"));
  41 X86TargetLowering::X86TargetLowering(TargetMachine &TM)
  42   : TargetLowering(TM) {
  43   Subtarget = &TM.getSubtarget<X86Subtarget>();
  44   X86ScalarSSE = Subtarget->hasSSE2();
  45   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  46
  47   // Set up the TargetLowering object.
  48
  49   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  50   setShiftAmountType(MVT::i8);
  51   setSetCCResultType(MVT::i8);
  52   setSetCCResultContents(ZeroOrOneSetCCResult);
  53   setSchedulingPreference(SchedulingForRegPressure);
  54   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  55   setStackPointerRegisterToSaveRestore(X86StackPtr);
  56
  57   if (Subtarget->isTargetDarwin()) {
  58     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  59     setUseUnderscoreSetJmp(false);
  60     setUseUnderscoreLongJmp(false);
  61   } else if (Subtarget->isTargetMingw()) {
  62     // MS runtime is weird: it exports _setjmp, but longjmp!
  63     setUseUnderscoreSetJmp(true);
  64     setUseUnderscoreLongJmp(false);
  65   } else {
  66     setUseUnderscoreSetJmp(true);
  67     setUseUnderscoreLongJmp(true);
  68   }
  69
  70   // Add legal addressing mode scale values.
  71   addLegalAddressScale(8);
  72   addLegalAddressScale(4);
  73   addLegalAddressScale(2);
  74   // Enter the ones which require both scale + index last. These are more
  75   // expensive.
  76   addLegalAddressScale(9);
  77   addLegalAddressScale(5);
  78   addLegalAddressScale(3);
  79
  80   // Set up the register classes.
  81   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  82   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  83   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  84   if (Subtarget->is64Bit())
  85     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  86
  87   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Expand);
  88
  89   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
  90   // operation.
  91   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  92   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
  93   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
  94
  95   if (Subtarget->is64Bit()) {
  96     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
  97     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
  98   } else {
  99     if (X86ScalarSSE)
 100       // If SSE i64 SINT_TO_FP is not available, expand i32 UINT_TO_FP.
 101       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Expand);
 102     else
 103       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 104   }
 105
 106   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 107   // this operation.
 108   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 109   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 110   // SSE has no i16 to fp conversion, only i32
 111   if (X86ScalarSSE)
 112     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 113   else {
 114     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 115     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 116   }
 117
 118   if (!Subtarget->is64Bit()) {
 119     // Custom lower SINT_TO_FP and FP_TO_SINT from/to i64 in 32-bit mode.
 120     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 121     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 122   }
 123
 124   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 125   // this operation.
 126   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 127   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 128
 129   if (X86ScalarSSE) {
 130     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 131   } else {
 132     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 133     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 134   }
 135
 136   // Handle FP_TO_UINT by promoting the destination to a larger signed
 137   // conversion.
 138   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 139   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 140   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 144     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 145   } else {
 146     if (X86ScalarSSE && !Subtarget->hasSSE3())
 147       // Expand FP_TO_UINT into a select.
 148       // FIXME: We would like to use a Custom expander here eventually to do
 149       // the optimal thing for SSE vs. the default expansion in the legalizer.
 150       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 151     else
 152       // With SSE3 we can use fisttpll to convert to a signed i64.
 153       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 154   }
 155
 156   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 157   if (!X86ScalarSSE) {
 158     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 159     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 160   }
 161
 162   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 163   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 164   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 165   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 166   setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
 167   if (Subtarget->is64Bit())
 168     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Expand);
 169   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Expand);
 170   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Expand);
 171   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 172   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 173   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 174
 175   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 176   setOperationAction(ISD::CTTZ             , MVT::i8   , Expand);
 177   setOperationAction(ISD::CTLZ             , MVT::i8   , Expand);
 178   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 179   setOperationAction(ISD::CTTZ             , MVT::i16  , Expand);
 180   setOperationAction(ISD::CTLZ             , MVT::i16  , Expand);
 181   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 182   setOperationAction(ISD::CTTZ             , MVT::i32  , Expand);
 183   setOperationAction(ISD::CTLZ             , MVT::i32  , Expand);
 184   if (Subtarget->is64Bit()) {
 185     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 186     setOperationAction(ISD::CTTZ           , MVT::i64  , Expand);
 187     setOperationAction(ISD::CTLZ           , MVT::i64  , Expand);
 188   }
 189
 190   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 191   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 192
 193   // These should be promoted to a larger select which is supported.
 194   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 195   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 196   // X86 wants to expand cmov itself.
 197   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 198   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 199   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 200   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 201   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 202   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 203   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 204   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 205   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 206   if (Subtarget->is64Bit()) {
 207     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 208     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 209   }
 210   // X86 ret instruction may pop stack.
 211   setOperationAction(ISD::RET             , MVT::Other, Custom);
 212   // Darwin ABI issue.
 213   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 214   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 215   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 216   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 217   if (Subtarget->is64Bit()) {
 218     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 219     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 220     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 221     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 222   }
 223   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 224   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 225   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 226   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 227   // X86 wants to expand memset / memcpy itself.
 228   setOperationAction(ISD::MEMSET          , MVT::Other, Custom);
 229   setOperationAction(ISD::MEMCPY          , MVT::Other, Custom);
 230
 231   // We don't have line number support yet.
 232   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 233   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 234   // FIXME - use subtarget debug flags
 235   if (!Subtarget->isTargetDarwin() &&
 236       !Subtarget->isTargetELF() &&
 237       !Subtarget->isTargetCygMing())
 238     setOperationAction(ISD::LABEL, MVT::Other, Expand);
 239
 240   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 241   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 242
 243   // Use the default implementation.
 244   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 245   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 246   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 247   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 248   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 249   if (Subtarget->is64Bit())
 250     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 251   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Expand);
 252
 253   if (X86ScalarSSE) {
 254     // Set up the FP register classes.
 255     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 256     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 257
 258     // Use ANDPD to simulate FABS.
 259     setOperationAction(ISD::FABS , MVT::f64, Custom);
 260     setOperationAction(ISD::FABS , MVT::f32, Custom);
 261
 262     // Use XORP to simulate FNEG.
 263     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 264     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 265
 266     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 267     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 268     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 269
 270     // We don't support sin/cos/fmod
 271     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 272     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 273     setOperationAction(ISD::FREM , MVT::f64, Expand);
 274     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 275     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 276     setOperationAction(ISD::FREM , MVT::f32, Expand);
 277
 278     // Expand FP immediates into loads from the stack, except for the special
 279     // cases we handle.
 280     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 281     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 282     addLegalFPImmediate(+0.0); // xorps / xorpd
 283   } else {
 284     // Set up the FP register classes.
 285     addRegisterClass(MVT::f64, X86::RFPRegisterClass);
 286
 287     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 288     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 289     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 290
 291     if (!UnsafeFPMath) {
 292       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 293       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 294     }
 295
 296     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 297     addLegalFPImmediate(+0.0); // FLD0
 298     addLegalFPImmediate(+1.0); // FLD1
 299     addLegalFPImmediate(-0.0); // FLD0/FCHS
 300     addLegalFPImmediate(-1.0); // FLD1/FCHS
 301   }
 302
 303   // First set operation action for all vector types to expand. Then we
 304   // will selectively turn on ones that can be effectively codegen'd.
 305   for (unsigned VT = (unsigned)MVT::Vector + 1;
 306        VT != (unsigned)MVT::LAST_VALUETYPE; VT++) {
 307     setOperationAction(ISD::ADD , (MVT::ValueType)VT, Expand);
 308     setOperationAction(ISD::SUB , (MVT::ValueType)VT, Expand);
 309     setOperationAction(ISD::FADD, (MVT::ValueType)VT, Expand);
 310     setOperationAction(ISD::FSUB, (MVT::ValueType)VT, Expand);
 311     setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 312     setOperationAction(ISD::FMUL, (MVT::ValueType)VT, Expand);
 313     setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 314     setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 315     setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 316     setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 317     setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 318     setOperationAction(ISD::LOAD, (MVT::ValueType)VT, Expand);
 319     setOperationAction(ISD::VECTOR_SHUFFLE,     (MVT::ValueType)VT, Expand);
 320     setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 321     setOperationAction(ISD::INSERT_VECTOR_ELT,  (MVT::ValueType)VT, Expand);
 322   }
 323
 324   if (Subtarget->hasMMX()) {
 325     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 326     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 327     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 328
 329     // FIXME: add MMX packed arithmetics
 330     setOperationAction(ISD::BUILD_VECTOR,     MVT::v8i8,  Expand);
 331     setOperationAction(ISD::BUILD_VECTOR,     MVT::v4i16, Expand);
 332     setOperationAction(ISD::BUILD_VECTOR,     MVT::v2i32, Expand);
 333   }
 334
 335   if (Subtarget->hasSSE1()) {
 336     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 337
 338     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 339     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 340     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 341     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 342     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 343     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 344     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 345     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 346     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 347   }
 348
 349   if (Subtarget->hasSSE2()) {
 350     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 351     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 352     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 353     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 354     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 355
 356     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 357     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 358     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 359     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 360     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 361     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 362     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 363     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 364     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 365     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 366     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 367
 368     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 369     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 370     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 371     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 372     // Implement v4f32 insert_vector_elt in terms of SSE2 v8i16 ones.
 373     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 374
 375     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 376     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 377       setOperationAction(ISD::BUILD_VECTOR,        (MVT::ValueType)VT, Custom);
 378       setOperationAction(ISD::VECTOR_SHUFFLE,      (MVT::ValueType)VT, Custom);
 379       setOperationAction(ISD::EXTRACT_VECTOR_ELT,  (MVT::ValueType)VT, Custom);
 380     }
 381     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 382     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 383     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 384     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 385     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 386     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 387
 388     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 389     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 390       setOperationAction(ISD::AND,    (MVT::ValueType)VT, Promote);
 391       AddPromotedToType (ISD::AND,    (MVT::ValueType)VT, MVT::v2i64);
 392       setOperationAction(ISD::OR,     (MVT::ValueType)VT, Promote);
 393       AddPromotedToType (ISD::OR,     (MVT::ValueType)VT, MVT::v2i64);
 394       setOperationAction(ISD::XOR,    (MVT::ValueType)VT, Promote);
 395       AddPromotedToType (ISD::XOR,    (MVT::ValueType)VT, MVT::v2i64);
 396       setOperationAction(ISD::LOAD,   (MVT::ValueType)VT, Promote);
 397       AddPromotedToType (ISD::LOAD,   (MVT::ValueType)VT, MVT::v2i64);
 398       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 399       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v2i64);
 400     }
 401
 402     // Custom lower v2i64 and v2f64 selects.
 403     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 404     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 405     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 406     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 407   }
 408
 409   // We want to custom lower some of our intrinsics.
 410   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 411
 412   // We have target-specific dag combine patterns for the following nodes:
 413   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 414   setTargetDAGCombine(ISD::SELECT);
 415
 416   computeRegisterProperties();
 417
 418   // FIXME: These should be based on subtarget info. Plus, the values should
 419   // be smaller when we are in optimizing for size mode.
 420   maxStoresPerMemset = 16; // For %llvm.memset -> sequence of stores
 421   maxStoresPerMemcpy = 16; // For %llvm.memcpy -> sequence of stores
 422   maxStoresPerMemmove = 16; // For %llvm.memmove -> sequence of stores
 423   allowUnalignedMemoryAccesses = true; // x86 supports it!
 424 }
 425
 426
 427 //===----------------------------------------------------------------------===//
 428 //               Return Value Calling Convention Implementation
 429 //===----------------------------------------------------------------------===//
 430
 431 /// GetRetValueLocs - If we are returning a set of values with the specified
 432 /// value types, determine the set of registers each one will land in.  This
 433 /// sets one element of the ResultRegs array for each element in the VTs array.
 434 static void GetRetValueLocs(const MVT::ValueType *VTs, unsigned NumVTs,
 435                             unsigned *ResultRegs,
 436                             const X86Subtarget *Subtarget,
 437                             unsigned CallingConv) {
 438   if (NumVTs == 0) return;
 439
 440   if (NumVTs == 2) {
 441     ResultRegs[0] = VTs[0] == MVT::i64 ? X86::RAX : X86::EAX;
 442     ResultRegs[1] = VTs[1] == MVT::i64 ? X86::RDX : X86::EDX;
 443     return;
 444   }
 445
 446   // Otherwise, NumVTs is 1.
 447   MVT::ValueType ArgVT = VTs[0];
 448
 449   if (MVT::isVector(ArgVT))        // Integer or FP vector result -> XMM0.
 450     ResultRegs[0] = X86::XMM0;
 451   else if (MVT::isFloatingPoint(ArgVT) && Subtarget->is64Bit())
 452     // FP values in X86-64 go in XMM0.
 453     ResultRegs[0] = X86::XMM0;
 454   else if (MVT::isFloatingPoint(ArgVT))
 455     // FP values in X86-32 go in ST0.
 456     ResultRegs[0] = X86::ST0;
 457   else {
 458     assert(MVT::isInteger(ArgVT) && "Unknown return value type!");
 459
 460     // Integer result -> EAX / RAX.
 461     // The C calling convention guarantees the return value has been
 462     // promoted to at least MVT::i32. The X86-64 ABI doesn't require the
 463     // value to be promoted MVT::i64. So we don't have to extend it to
 464     // 64-bit.
 465     ResultRegs[0] = (ArgVT == MVT::i64) ? X86::RAX : X86::EAX;
 466   }
 467 }
 468
 469
 470 //===----------------------------------------------------------------------===//
 471 //                C & StdCall Calling Convention implementation
 472 //===----------------------------------------------------------------------===//
 473 //  StdCall calling convention seems to be standard for many Windows' API
 474 //  routines and around. It differs from C calling convention just a little:
 475 //  callee should clean up the stack, not caller. Symbols should be also
 476 //  decorated in some fancy way :) It doesn't support any vector arguments.
 477
 478 /// AddLiveIn - This helper function adds the specified physical register to the
 479 /// MachineFunction as a live in value.  It also creates a corresponding virtual
 480 /// register for it.
 481 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
 482                           const TargetRegisterClass *RC) {
 483   assert(RC->contains(PReg) && "Not the correct regclass!");
 484   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
 485   MF.addLiveIn(PReg, VReg);
 486   return VReg;
 487 }
 488
 489 /// HowToPassArgument - Returns how an formal argument of the specified type
 490 /// should be passed. If it is through stack, returns the size of the stack
 491 /// slot; if it is through integer or XMM register, returns the number of
 492 /// integer or XMM registers are needed.
 493 static void
 494 HowToPassCallArgument(MVT::ValueType ObjectVT,
 495                       bool ArgInReg,
 496                       unsigned NumIntRegs, unsigned NumXMMRegs,
 497                       unsigned MaxNumIntRegs,
 498                       unsigned &ObjSize, unsigned &ObjIntRegs,
 499                       unsigned &ObjXMMRegs,
 500                       bool AllowVectors = true) {
 501   ObjSize = 0;
 502   ObjIntRegs = 0;
 503   ObjXMMRegs = 0;
 504
 505   if (MaxNumIntRegs>3) {
 506     // We don't have too much registers on ia32! :)
 507     MaxNumIntRegs = 3;
 508   }
 509
 510   switch (ObjectVT) {
 511   default: assert(0 && "Unhandled argument type!");
 512   case MVT::i8:
 513    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 514      ObjIntRegs = 1;
 515    else
 516      ObjSize = 1;
 517    break;
 518   case MVT::i16:
 519    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 520      ObjIntRegs = 1;
 521    else
 522      ObjSize = 2;
 523    break;
 524   case MVT::i32:
 525    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 526      ObjIntRegs = 1;
 527    else
 528      ObjSize = 4;
 529    break;
 530   case MVT::i64:
 531    if (ArgInReg && (NumIntRegs+2 <= MaxNumIntRegs)) {
 532      ObjIntRegs = 2;
 533    } else if (ArgInReg && (NumIntRegs+1 <= MaxNumIntRegs)) {
 534      ObjIntRegs = 1;
 535      ObjSize = 4;
 536    } else
 537      ObjSize = 8;
 538   case MVT::f32:
 539     ObjSize = 4;
 540     break;
 541   case MVT::f64:
 542     ObjSize = 8;
 543     break;
 544   case MVT::v16i8:
 545   case MVT::v8i16:
 546   case MVT::v4i32:
 547   case MVT::v2i64:
 548   case MVT::v4f32:
 549   case MVT::v2f64:
 550    if (AllowVectors) {
 551      if (NumXMMRegs < 4)
 552        ObjXMMRegs = 1;
 553      else
 554        ObjSize = 16;
 555      break;
 556    } else
 557      assert(0 && "Unhandled argument type [vector]!");
 558   }
 559 }
 560
 561 SDOperand X86TargetLowering::LowerCCCArguments(SDOperand Op, SelectionDAG &DAG,
 562                                                bool isStdCall) {
 563   unsigned NumArgs = Op.Val->getNumValues() - 1;
 564   MachineFunction &MF = DAG.getMachineFunction();
 565   MachineFrameInfo *MFI = MF.getFrameInfo();
 566   SDOperand Root = Op.getOperand(0);
 567   SmallVector<SDOperand, 8> ArgValues;
 568   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 569
 570   // Add DAG nodes to load the arguments...  On entry to a function on the X86,
 571   // the stack frame looks like this:
 572   //
 573   // [ESP] -- return address
 574   // [ESP + 4] -- first argument (leftmost lexically)
 575   // [ESP + 8] -- second argument, if first argument is <= 4 bytes in size
 576   //    ...
 577   //
 578   unsigned ArgOffset   = 0; // Frame mechanisms handle retaddr slot
 579   unsigned NumSRetBytes= 0; // How much bytes on stack used for struct return
 580   unsigned NumXMMRegs  = 0; // XMM regs used for parameter passing.
 581   unsigned NumIntRegs  = 0; // Integer regs used for parameter passing
 582
 583   static const unsigned XMMArgRegs[] = {
 584     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
 585   };
 586   static const unsigned GPRArgRegs[][3] = {
 587     { X86::AL,  X86::DL,  X86::CL  },
 588     { X86::AX,  X86::DX,  X86::CX  },
 589     { X86::EAX, X86::EDX, X86::ECX }
 590   };
 591   static const TargetRegisterClass* GPRClasses[3] = {
 592     X86::GR8RegisterClass, X86::GR16RegisterClass, X86::GR32RegisterClass
 593   };
 594
 595   // Handle regparm attribute
 596   SmallVector<bool, 8> ArgInRegs(NumArgs, false);
 597   SmallVector<bool, 8> SRetArgs(NumArgs, false);
 598   if (!isVarArg) {
 599     for (unsigned i = 0; i<NumArgs; ++i) {
 600       unsigned Flags = cast<ConstantSDNode>(Op.getOperand(3+i))->getValue();
 601       ArgInRegs[i]   = (Flags >> 1) & 1;
 602       SRetArgs[i]    = (Flags >> 2) & 1;
 603     }
 604   }
 605
 606   for (unsigned i = 0; i < NumArgs; ++i) {
 607     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
 608     unsigned ArgIncrement = 4;
 609     unsigned ObjSize = 0;
 610     unsigned ObjXMMRegs = 0;
 611     unsigned ObjIntRegs = 0;
 612     unsigned Reg = 0;
 613     SDOperand ArgValue;
 614
 615     HowToPassCallArgument(ObjectVT,
 616                           ArgInRegs[i],
 617                           NumIntRegs, NumXMMRegs, 3,
 618                           ObjSize, ObjIntRegs, ObjXMMRegs,
 619                           !isStdCall);
 620
 621     if (ObjSize > 4)
 622       ArgIncrement = ObjSize;
 623
 624     if (ObjIntRegs || ObjXMMRegs) {
 625       switch (ObjectVT) {
 626       default: assert(0 && "Unhandled argument type!");
 627       case MVT::i8:
 628       case MVT::i16:
 629       case MVT::i32: {
 630        unsigned RegToUse = GPRArgRegs[ObjectVT-MVT::i8][NumIntRegs];
 631        Reg = AddLiveIn(MF, RegToUse, GPRClasses[ObjectVT-MVT::i8]);
 632        ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
 633        break;
 634       }
 635       case MVT::v16i8:
 636       case MVT::v8i16:
 637       case MVT::v4i32:
 638       case MVT::v2i64:
 639       case MVT::v4f32:
 640       case MVT::v2f64:
 641        assert(!isStdCall && "Unhandled argument type!");
 642        Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], X86::VR128RegisterClass);
 643        ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
 644        break;
 645       }
 646       NumIntRegs += ObjIntRegs;
 647       NumXMMRegs += ObjXMMRegs;
 648     }
 649     if (ObjSize) {
 650       // XMM arguments have to be aligned on 16-byte boundary.
 651       if (ObjSize == 16)
 652         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 653       // Create the SelectionDAG nodes corresponding to a load from this
 654       // parameter.
 655       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 656       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
 657       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
 658
 659       ArgOffset += ArgIncrement;   // Move on to the next argument.
 660       if (SRetArgs[i])
 661         NumSRetBytes += ArgIncrement;
 662     }
 663
 664     ArgValues.push_back(ArgValue);
 665   }
 666
 667   ArgValues.push_back(Root);
 668
 669   // If the function takes variable number of arguments, make a frame index for
 670   // the start of the first vararg value... for expansion of llvm.va_start.
 671   if (isVarArg)
 672     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
 673
 674   if (isStdCall && !isVarArg) {
 675     BytesToPopOnReturn  = ArgOffset;    // Callee pops everything..
 676     BytesCallerReserves = 0;
 677   } else {
 678     BytesToPopOnReturn  = NumSRetBytes; // Callee pops hidden struct pointer.
 679     BytesCallerReserves = ArgOffset;
 680   }
 681
 682   RegSaveFrameIndex = 0xAAAAAAA;  // X86-64 only.
 683   ReturnAddrIndex = 0;            // No return address slot generated yet.
 684
 685
 686   MF.getInfo<X86FunctionInfo>()->setBytesToPopOnReturn(BytesToPopOnReturn);
 687
 688   // Return the new list of results.
 689   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
 690                      &ArgValues[0], ArgValues.size());
 691 }
 692
 693 SDOperand X86TargetLowering::LowerCCCCallTo(SDOperand Op, SelectionDAG &DAG,
 694                                             bool isStdCall) {
 695   SDOperand Chain     = Op.getOperand(0);
 696   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 697   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
 698   SDOperand Callee    = Op.getOperand(4);
 699   MVT::ValueType RetVT= Op.Val->getValueType(0);
 700   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
 701
 702   static const unsigned XMMArgRegs[] = {
 703     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
 704   };
 705   static const unsigned GPR32ArgRegs[] = {
 706     X86::EAX, X86::EDX,  X86::ECX
 707   };
 708
 709   // Count how many bytes are to be pushed on the stack.
 710   unsigned NumBytes   = 0;
 711   // Keep track of the number of integer regs passed so far.
 712   unsigned NumIntRegs = 0;
 713   // Keep track of the number of XMM regs passed so far.
 714   unsigned NumXMMRegs = 0;
 715   // How much bytes on stack used for struct return
 716   unsigned NumSRetBytes= 0;
 717
 718   // Handle regparm attribute
 719   SmallVector<bool, 8> ArgInRegs(NumOps, false);
 720   SmallVector<bool, 8> SRetArgs(NumOps, false);
 721   for (unsigned i = 0; i<NumOps; ++i) {
 722     unsigned Flags =
 723       dyn_cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
 724     ArgInRegs[i] = (Flags >> 1) & 1;
 725     SRetArgs[i]  = (Flags >> 2) & 1;
 726   }
 727
 728   // Calculate stack frame size
 729   for (unsigned i = 0; i != NumOps; ++i) {
 730     SDOperand Arg = Op.getOperand(5+2*i);
 731     unsigned ArgIncrement = 4;
 732     unsigned ObjSize = 0;
 733     unsigned ObjIntRegs = 0;
 734     unsigned ObjXMMRegs = 0;
 735
 736     HowToPassCallArgument(Arg.getValueType(),
 737                           ArgInRegs[i],
 738                           NumIntRegs, NumXMMRegs, 3,
 739                           ObjSize, ObjIntRegs, ObjXMMRegs,
 740                           !isStdCall);
 741     if (ObjSize > 4)
 742       ArgIncrement = ObjSize;
 743
 744     NumIntRegs += ObjIntRegs;
 745     NumXMMRegs += ObjXMMRegs;
 746     if (ObjSize) {
 747       // XMM arguments have to be aligned on 16-byte boundary.
 748       if (ObjSize == 16)
 749         NumBytes = ((NumBytes + 15) / 16) * 16;
 750       NumBytes += ArgIncrement;
 751     }
 752   }
 753
 754   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
 755
 756   // Arguments go on the stack in reverse order, as specified by the ABI.
 757   unsigned ArgOffset = 0;
 758   NumXMMRegs = 0;
 759   NumIntRegs = 0;
 760   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
 761   SmallVector<SDOperand, 8> MemOpChains;
 762   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
 763   for (unsigned i = 0; i != NumOps; ++i) {
 764     SDOperand Arg = Op.getOperand(5+2*i);
 765     unsigned ArgIncrement = 4;
 766     unsigned ObjSize = 0;
 767     unsigned ObjIntRegs = 0;
 768     unsigned ObjXMMRegs = 0;
 769
 770     HowToPassCallArgument(Arg.getValueType(),
 771                           ArgInRegs[i],
 772                           NumIntRegs, NumXMMRegs, 3,
 773                           ObjSize, ObjIntRegs, ObjXMMRegs,
 774                           !isStdCall);
 775
 776     if (ObjSize > 4)
 777       ArgIncrement = ObjSize;
 778
 779     if (Arg.getValueType() == MVT::i8 || Arg.getValueType() == MVT::i16) {
 780       // Promote the integer to 32 bits.  If the input type is signed use a
 781       // sign extend, otherwise use a zero extend.
 782       unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
 783
 784       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 785       Arg = DAG.getNode(ExtOp, MVT::i32, Arg);
 786     }
 787
 788     if (ObjIntRegs || ObjXMMRegs) {
 789       switch (Arg.getValueType()) {
 790       default: assert(0 && "Unhandled argument type!");
 791       case MVT::i32:
 792        RegsToPass.push_back(std::make_pair(GPR32ArgRegs[NumIntRegs], Arg));
 793        break;
 794       case MVT::v16i8:
 795       case MVT::v8i16:
 796       case MVT::v4i32:
 797       case MVT::v2i64:
 798       case MVT::v4f32:
 799       case MVT::v2f64:
 800        assert(!isStdCall && "Unhandled argument type!");
 801        RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
 802        break;
 803       }
 804
 805       NumIntRegs += ObjIntRegs;
 806       NumXMMRegs += ObjXMMRegs;
 807     }
 808     if (ObjSize) {
 809       // XMM arguments have to be aligned on 16-byte boundary.
 810       if (ObjSize == 16)
 811         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 812
 813       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 814       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
 815       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 816
 817       ArgOffset += ArgIncrement;   // Move on to the next argument.
 818       if (SRetArgs[i])
 819         NumSRetBytes += ArgIncrement;
 820     }
 821   }
 822
 823   // Sanity check: we haven't seen NumSRetBytes > 4
 824   assert((NumSRetBytes<=4) &&
 825          "Too much space for struct-return pointer requested");
 826
 827   if (!MemOpChains.empty())
 828     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 829                         &MemOpChains[0], MemOpChains.size());
 830
 831   // Build a sequence of copy-to-reg nodes chained together with token chain
 832   // and flag operands which copy the outgoing args into registers.
 833   SDOperand InFlag;
 834   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 835     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
 836                              InFlag);
 837     InFlag = Chain.getValue(1);
 838   }
 839
 840   // ELF / PIC requires GOT in the EBX register before function calls via PLT
 841   // GOT pointer.
 842   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
 843       Subtarget->isPICStyleGOT()) {
 844     Chain = DAG.getCopyToReg(Chain, X86::EBX,
 845                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
 846                              InFlag);
 847     InFlag = Chain.getValue(1);
 848   }
 849
 850   // If the callee is a GlobalAddress node (quite common, every direct call is)
 851   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 852   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 853     // We should use extra load for direct calls to dllimported functions in
 854     // non-JIT mode.
 855     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
 856                                         getTargetMachine(), true))
 857       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
 858   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
 859     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
 860
 861   // Returns a chain & a flag for retval copy to use.
 862   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
 863   SmallVector<SDOperand, 8> Ops;
 864   Ops.push_back(Chain);
 865   Ops.push_back(Callee);
 866
 867   // Add argument registers to the end of the list so that they are known live
 868   // into the call.
 869   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 870     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 871                                   RegsToPass[i].second.getValueType()));
 872
 873   // Add an implicit use GOT pointer in EBX.
 874   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
 875       Subtarget->isPICStyleGOT())
 876     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
 877
 878   if (InFlag.Val)
 879     Ops.push_back(InFlag);
 880
 881   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
 882                       NodeTys, &Ops[0], Ops.size());
 883   InFlag = Chain.getValue(1);
 884
 885   // Create the CALLSEQ_END node.
 886   unsigned NumBytesForCalleeToPush = 0;
 887
 888   if (isStdCall) {
 889     if (isVarArg) {
 890       NumBytesForCalleeToPush = NumSRetBytes;
 891     } else {
 892       NumBytesForCalleeToPush = NumBytes;
 893     }
 894   } else {
 895     // If this is is a call to a struct-return function, the callee
 896     // pops the hidden struct pointer, so we have to push it back.
 897     // This is common for Darwin/X86, Linux & Mingw32 targets.
 898     NumBytesForCalleeToPush = NumSRetBytes;
 899   }
 900
 901   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
 902   Ops.clear();
 903   Ops.push_back(Chain);
 904   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
 905   Ops.push_back(DAG.getConstant(NumBytesForCalleeToPush, getPointerTy()));
 906   Ops.push_back(InFlag);
 907   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
 908   if (RetVT != MVT::Other)
 909     InFlag = Chain.getValue(1);
 910
 911   SmallVector<SDOperand, 8> ResultVals;
 912   switch (RetVT) {
 913   default: assert(0 && "Unknown value type to return!");
 914   case MVT::Other:
 915     NodeTys = DAG.getVTList(MVT::Other);
 916     break;
 917   case MVT::i8:
 918     Chain = DAG.getCopyFromReg(Chain, X86::AL, MVT::i8, InFlag).getValue(1);
 919     ResultVals.push_back(Chain.getValue(0));
 920     NodeTys = DAG.getVTList(MVT::i8, MVT::Other);
 921     break;
 922   case MVT::i16:
 923     Chain = DAG.getCopyFromReg(Chain, X86::AX, MVT::i16, InFlag).getValue(1);
 924     ResultVals.push_back(Chain.getValue(0));
 925     NodeTys = DAG.getVTList(MVT::i16, MVT::Other);
 926     break;
 927   case MVT::i32:
 928     if (Op.Val->getValueType(1) == MVT::i32) {
 929       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
 930       ResultVals.push_back(Chain.getValue(0));
 931       Chain = DAG.getCopyFromReg(Chain, X86::EDX, MVT::i32,
 932                                  Chain.getValue(2)).getValue(1);
 933       ResultVals.push_back(Chain.getValue(0));
 934       NodeTys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
 935     } else {
 936       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
 937       ResultVals.push_back(Chain.getValue(0));
 938       NodeTys = DAG.getVTList(MVT::i32, MVT::Other);
 939     }
 940     break;
 941   case MVT::v16i8:
 942   case MVT::v8i16:
 943   case MVT::v4i32:
 944   case MVT::v2i64:
 945   case MVT::v4f32:
 946   case MVT::v2f64:
 947     assert(!isStdCall && "Unknown value type to return!");
 948     Chain = DAG.getCopyFromReg(Chain, X86::XMM0, RetVT, InFlag).getValue(1);
 949     ResultVals.push_back(Chain.getValue(0));
 950     NodeTys = DAG.getVTList(RetVT, MVT::Other);
 951     break;
 952   case MVT::f32:
 953   case MVT::f64: {
 954     SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
 955     SDOperand GROps[] = { Chain, InFlag };
 956     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys, GROps, 2);
 957     Chain  = RetVal.getValue(1);
 958     InFlag = RetVal.getValue(2);
 959     if (X86ScalarSSE) {
 960       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
 961       // shouldn't be necessary except that RFP cannot be live across
 962       // multiple blocks. When stackifier is fixed, they can be uncoupled.
 963       MachineFunction &MF = DAG.getMachineFunction();
 964       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
 965       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
 966       Tys = DAG.getVTList(MVT::Other);
 967       SDOperand Ops[] = {
 968         Chain, RetVal, StackSlot, DAG.getValueType(RetVT), InFlag
 969       };
 970       Chain = DAG.getNode(X86ISD::FST, Tys, Ops, 5);
 971       RetVal = DAG.getLoad(RetVT, Chain, StackSlot, NULL, 0);
 972       Chain = RetVal.getValue(1);
 973     }
 974
 975     if (RetVT == MVT::f32 && !X86ScalarSSE)
 976       // FIXME: we would really like to remember that this FP_ROUND
 977       // operation is okay to eliminate if we allow excess FP precision.
 978       RetVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, RetVal);
 979     ResultVals.push_back(RetVal);
 980     NodeTys = DAG.getVTList(RetVT, MVT::Other);
 981     break;
 982   }
 983   }
 984
 985   // Merge everything together with a MERGE_VALUES node.
 986   ResultVals.push_back(Chain);
 987   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
 988                               &ResultVals[0], ResultVals.size());
 989   return Res.getValue(Op.ResNo);
 990 }
 991
 992
 993 //===----------------------------------------------------------------------===//
 994 //                 X86-64 C Calling Convention implementation
 995 //===----------------------------------------------------------------------===//
 996
 997 /// HowToPassX86_64CCCArgument - Returns how an formal argument of the specified
 998 /// type should be passed. If it is through stack, returns the size of the stack
 999 /// slot; if it is through integer or XMM register, returns the number of
1000 /// integer or XMM registers are needed.
1001 static void
1002 HowToPassX86_64CCCArgument(MVT::ValueType ObjectVT,
1003                            unsigned NumIntRegs, unsigned NumXMMRegs,
1004                            unsigned &ObjSize, unsigned &ObjIntRegs,
1005                            unsigned &ObjXMMRegs) {
1006   ObjSize = 0;
1007   ObjIntRegs = 0;
1008   ObjXMMRegs = 0;
1009
1010   switch (ObjectVT) {
1011   default: assert(0 && "Unhandled argument type!");
1012   case MVT::i8:
1013   case MVT::i16:
1014   case MVT::i32:
1015   case MVT::i64:
1016     if (NumIntRegs < 6)
1017       ObjIntRegs = 1;
1018     else {
1019       switch (ObjectVT) {
1020       default: break;
1021       case MVT::i8:  ObjSize = 1; break;
1022       case MVT::i16: ObjSize = 2; break;
1023       case MVT::i32: ObjSize = 4; break;
1024       case MVT::i64: ObjSize = 8; break;
1025       }
1026     }
1027     break;
1028   case MVT::f32:
1029   case MVT::f64:
1030   case MVT::v16i8:
1031   case MVT::v8i16:
1032   case MVT::v4i32:
1033   case MVT::v2i64:
1034   case MVT::v4f32:
1035   case MVT::v2f64:
1036     if (NumXMMRegs < 8)
1037       ObjXMMRegs = 1;
1038     else {
1039       switch (ObjectVT) {
1040       default: break;
1041       case MVT::f32:  ObjSize = 4; break;
1042       case MVT::f64:  ObjSize = 8; break;
1043       case MVT::v16i8:
1044       case MVT::v8i16:
1045       case MVT::v4i32:
1046       case MVT::v2i64:
1047       case MVT::v4f32:
1048       case MVT::v2f64: ObjSize = 16; break;
1049     }
1050     break;
1051   }
1052   }
1053 }
1054
1055 SDOperand
1056 X86TargetLowering::LowerX86_64CCCArguments(SDOperand Op, SelectionDAG &DAG) {
1057   unsigned NumArgs = Op.Val->getNumValues() - 1;
1058   MachineFunction &MF = DAG.getMachineFunction();
1059   MachineFrameInfo *MFI = MF.getFrameInfo();
1060   SDOperand Root = Op.getOperand(0);
1061   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1062   SmallVector<SDOperand, 8> ArgValues;
1063
1064   // Add DAG nodes to load the arguments...  On entry to a function on the X86,
1065   // the stack frame looks like this:
1066   //
1067   // [RSP] -- return address
1068   // [RSP + 8] -- first nonreg argument (leftmost lexically)
1069   // [RSP +16] -- second nonreg argument, if 1st argument is <= 8 bytes in size
1070   //    ...
1071   //
1072   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
1073   unsigned NumIntRegs = 0;  // Int regs used for parameter passing.
1074   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1075
1076   static const unsigned GPR8ArgRegs[] = {
1077     X86::DIL, X86::SIL, X86::DL,  X86::CL,  X86::R8B, X86::R9B
1078   };
1079   static const unsigned GPR16ArgRegs[] = {
1080     X86::DI,  X86::SI,  X86::DX,  X86::CX,  X86::R8W, X86::R9W
1081   };
1082   static const unsigned GPR32ArgRegs[] = {
1083     X86::EDI, X86::ESI, X86::EDX, X86::ECX, X86::R8D, X86::R9D
1084   };
1085   static const unsigned GPR64ArgRegs[] = {
1086     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
1087   };
1088   static const unsigned XMMArgRegs[] = {
1089     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1090     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1091   };
1092
1093   for (unsigned i = 0; i < NumArgs; ++i) {
1094     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
1095     unsigned ArgIncrement = 8;
1096     unsigned ObjSize = 0;
1097     unsigned ObjIntRegs = 0;
1098     unsigned ObjXMMRegs = 0;
1099
1100     // FIXME: __int128 and long double support?
1101     HowToPassX86_64CCCArgument(ObjectVT, NumIntRegs, NumXMMRegs,
1102                                ObjSize, ObjIntRegs, ObjXMMRegs);
1103     if (ObjSize > 8)
1104       ArgIncrement = ObjSize;
1105
1106     unsigned Reg = 0;
1107     SDOperand ArgValue;
1108     if (ObjIntRegs || ObjXMMRegs) {
1109       switch (ObjectVT) {
1110       default: assert(0 && "Unhandled argument type!");
1111       case MVT::i8:
1112       case MVT::i16:
1113       case MVT::i32:
1114       case MVT::i64: {
1115         TargetRegisterClass *RC = NULL;
1116         switch (ObjectVT) {
1117         default: break;
1118         case MVT::i8:
1119           RC = X86::GR8RegisterClass;
1120           Reg = GPR8ArgRegs[NumIntRegs];
1121           break;
1122         case MVT::i16:
1123           RC = X86::GR16RegisterClass;
1124           Reg = GPR16ArgRegs[NumIntRegs];
1125           break;
1126         case MVT::i32:
1127           RC = X86::GR32RegisterClass;
1128           Reg = GPR32ArgRegs[NumIntRegs];
1129           break;
1130         case MVT::i64:
1131           RC = X86::GR64RegisterClass;
1132           Reg = GPR64ArgRegs[NumIntRegs];
1133           break;
1134         }
1135         Reg = AddLiveIn(MF, Reg, RC);
1136         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1137         break;
1138       }
1139       case MVT::f32:
1140       case MVT::f64:
1141       case MVT::v16i8:
1142       case MVT::v8i16:
1143       case MVT::v4i32:
1144       case MVT::v2i64:
1145       case MVT::v4f32:
1146       case MVT::v2f64: {
1147         TargetRegisterClass *RC= (ObjectVT == MVT::f32) ?
1148           X86::FR32RegisterClass : ((ObjectVT == MVT::f64) ?
1149                               X86::FR64RegisterClass : X86::VR128RegisterClass);
1150         Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], RC);
1151         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1152         break;
1153       }
1154       }
1155       NumIntRegs += ObjIntRegs;
1156       NumXMMRegs += ObjXMMRegs;
1157     } else if (ObjSize) {
1158       // XMM arguments have to be aligned on 16-byte boundary.
1159       if (ObjSize == 16)
1160         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1161       // Create the SelectionDAG nodes corresponding to a load from this
1162       // parameter.
1163       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
1164       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
1165       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
1166       ArgOffset += ArgIncrement;   // Move on to the next argument.
1167     }
1168
1169     ArgValues.push_back(ArgValue);
1170   }
1171
1172   // If the function takes variable number of arguments, make a frame index for
1173   // the start of the first vararg value... for expansion of llvm.va_start.
1174   if (isVarArg) {
1175     // For X86-64, if there are vararg parameters that are passed via
1176     // registers, then we must store them to their spots on the stack so they
1177     // may be loaded by deferencing the result of va_next.
1178     VarArgsGPOffset = NumIntRegs * 8;
1179     VarArgsFPOffset = 6 * 8 + NumXMMRegs * 16;
1180     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
1181     RegSaveFrameIndex = MFI->CreateStackObject(6 * 8 + 8 * 16, 16);
1182
1183     // Store the integer parameter registers.
1184     SmallVector<SDOperand, 8> MemOps;
1185     SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1186     SDOperand FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1187                               DAG.getConstant(VarArgsGPOffset, getPointerTy()));
1188     for (; NumIntRegs != 6; ++NumIntRegs) {
1189       unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1190                                 X86::GR64RegisterClass);
1191       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1192       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1193       MemOps.push_back(Store);
1194       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1195                         DAG.getConstant(8, getPointerTy()));
1196     }
1197
1198     // Now store the XMM (fp + vector) parameter registers.
1199     FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1200                       DAG.getConstant(VarArgsFPOffset, getPointerTy()));
1201     for (; NumXMMRegs != 8; ++NumXMMRegs) {
1202       unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1203                                 X86::VR128RegisterClass);
1204       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::v4f32);
1205       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1206       MemOps.push_back(Store);
1207       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1208                         DAG.getConstant(16, getPointerTy()));
1209     }
1210     if (!MemOps.empty())
1211         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1212                            &MemOps[0], MemOps.size());
1213   }
1214
1215   ArgValues.push_back(Root);
1216
1217   ReturnAddrIndex = 0;     // No return address slot generated yet.
1218   BytesToPopOnReturn = 0;  // Callee pops nothing.
1219   BytesCallerReserves = ArgOffset;
1220
1221   // Return the new list of results.
1222   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1223                      &ArgValues[0], ArgValues.size());
1224 }
1225
1226 SDOperand
1227 X86TargetLowering::LowerX86_64CCCCallTo(SDOperand Op, SelectionDAG &DAG) {
1228   SDOperand Chain     = Op.getOperand(0);
1229   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1230   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1231   SDOperand Callee    = Op.getOperand(4);
1232   MVT::ValueType RetVT= Op.Val->getValueType(0);
1233   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1234
1235   // Count how many bytes are to be pushed on the stack.
1236   unsigned NumBytes = 0;
1237   unsigned NumIntRegs = 0;  // Int regs used for parameter passing.
1238   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1239
1240   static const unsigned GPR8ArgRegs[] = {
1241     X86::DIL, X86::SIL, X86::DL,  X86::CL,  X86::R8B, X86::R9B
1242   };
1243   static const unsigned GPR16ArgRegs[] = {
1244     X86::DI,  X86::SI,  X86::DX,  X86::CX,  X86::R8W, X86::R9W
1245   };
1246   static const unsigned GPR32ArgRegs[] = {
1247     X86::EDI, X86::ESI, X86::EDX, X86::ECX, X86::R8D, X86::R9D
1248   };
1249   static const unsigned GPR64ArgRegs[] = {
1250     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
1251   };
1252   static const unsigned XMMArgRegs[] = {
1253     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1254     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1255   };
1256
1257   for (unsigned i = 0; i != NumOps; ++i) {
1258     SDOperand Arg = Op.getOperand(5+2*i);
1259     MVT::ValueType ArgVT = Arg.getValueType();
1260
1261     switch (ArgVT) {
1262     default: assert(0 && "Unknown value type!");
1263     case MVT::i8:
1264     case MVT::i16:
1265     case MVT::i32:
1266     case MVT::i64:
1267       if (NumIntRegs < 6)
1268         ++NumIntRegs;
1269       else
1270         NumBytes += 8;
1271       break;
1272     case MVT::f32:
1273     case MVT::f64:
1274     case MVT::v16i8:
1275     case MVT::v8i16:
1276     case MVT::v4i32:
1277     case MVT::v2i64:
1278     case MVT::v4f32:
1279     case MVT::v2f64:
1280       if (NumXMMRegs < 8)
1281         NumXMMRegs++;
1282       else if (ArgVT == MVT::f32 || ArgVT == MVT::f64)
1283         NumBytes += 8;
1284       else {
1285         // XMM arguments have to be aligned on 16-byte boundary.
1286         NumBytes = ((NumBytes + 15) / 16) * 16;
1287         NumBytes += 16;
1288       }
1289       break;
1290     }
1291   }
1292
1293   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1294
1295   // Arguments go on the stack in reverse order, as specified by the ABI.
1296   unsigned ArgOffset = 0;
1297   NumIntRegs = 0;
1298   NumXMMRegs = 0;
1299   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1300   SmallVector<SDOperand, 8> MemOpChains;
1301   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
1302   for (unsigned i = 0; i != NumOps; ++i) {
1303     SDOperand Arg = Op.getOperand(5+2*i);
1304     MVT::ValueType ArgVT = Arg.getValueType();
1305
1306     switch (ArgVT) {
1307     default: assert(0 && "Unexpected ValueType for argument!");
1308     case MVT::i8:
1309     case MVT::i16:
1310     case MVT::i32:
1311     case MVT::i64:
1312       if (NumIntRegs < 6) {
1313         unsigned Reg = 0;
1314         switch (ArgVT) {
1315         default: break;
1316         case MVT::i8:  Reg = GPR8ArgRegs[NumIntRegs];  break;
1317         case MVT::i16: Reg = GPR16ArgRegs[NumIntRegs]; break;
1318         case MVT::i32: Reg = GPR32ArgRegs[NumIntRegs]; break;
1319         case MVT::i64: Reg = GPR64ArgRegs[NumIntRegs]; break;
1320         }
1321         RegsToPass.push_back(std::make_pair(Reg, Arg));
1322         ++NumIntRegs;
1323       } else {
1324         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1325         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1326         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1327         ArgOffset += 8;
1328       }
1329       break;
1330     case MVT::f32:
1331     case MVT::f64:
1332     case MVT::v16i8:
1333     case MVT::v8i16:
1334     case MVT::v4i32:
1335     case MVT::v2i64:
1336     case MVT::v4f32:
1337     case MVT::v2f64:
1338       if (NumXMMRegs < 8) {
1339         RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
1340         NumXMMRegs++;
1341       } else {
1342         if (ArgVT != MVT::f32 && ArgVT != MVT::f64) {
1343           // XMM arguments have to be aligned on 16-byte boundary.
1344           ArgOffset = ((ArgOffset + 15) / 16) * 16;
1345         }
1346         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1347         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1348         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1349         if (ArgVT == MVT::f32 || ArgVT == MVT::f64)
1350           ArgOffset += 8;
1351         else
1352           ArgOffset += 16;
1353       }
1354     }
1355   }
1356
1357   if (!MemOpChains.empty())
1358     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1359                         &MemOpChains[0], MemOpChains.size());
1360
1361   // Build a sequence of copy-to-reg nodes chained together with token chain
1362   // and flag operands which copy the outgoing args into registers.
1363   SDOperand InFlag;
1364   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1365     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1366                              InFlag);
1367     InFlag = Chain.getValue(1);
1368   }
1369
1370   if (isVarArg) {
1371     // From AMD64 ABI document:
1372     // For calls that may call functions that use varargs or stdargs
1373     // (prototype-less calls or calls to functions containing ellipsis (...) in
1374     // the declaration) %al is used as hidden argument to specify the number
1375     // of SSE registers used. The contents of %al do not need to match exactly
1376     // the number of registers, but must be an ubound on the number of SSE
1377     // registers used and is in the range 0 - 8 inclusive.
1378     Chain = DAG.getCopyToReg(Chain, X86::AL,
1379                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1380     InFlag = Chain.getValue(1);
1381   }
1382
1383   // If the callee is a GlobalAddress node (quite common, every direct call is)
1384   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1385   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1386     // We should use extra load for direct calls to dllimported functions in
1387     // non-JIT mode.
1388     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1389                                         getTargetMachine(), true))
1390       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1391   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1392     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1393
1394   // Returns a chain & a flag for retval copy to use.
1395   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1396   SmallVector<SDOperand, 8> Ops;
1397   Ops.push_back(Chain);
1398   Ops.push_back(Callee);
1399
1400   // Add argument registers to the end of the list so that they are known live
1401   // into the call.
1402   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1403     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1404                                   RegsToPass[i].second.getValueType()));
1405
1406   if (InFlag.Val)
1407     Ops.push_back(InFlag);
1408
1409   // FIXME: Do not generate X86ISD::TAILCALL for now.
1410   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1411                       NodeTys, &Ops[0], Ops.size());
1412   InFlag = Chain.getValue(1);
1413
1414   // Returns a flag for retval copy to use.
1415   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1416   Ops.clear();
1417   Ops.push_back(Chain);
1418   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1419   Ops.push_back(DAG.getConstant(0, getPointerTy()));
1420   Ops.push_back(InFlag);
1421   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1422   if (RetVT != MVT::Other)
1423     InFlag = Chain.getValue(1);
1424
1425   SmallVector<SDOperand, 8> ResultVals;
1426   switch (RetVT) {
1427   default: assert(0 && "Unknown value type to return!");
1428   case MVT::Other:
1429     NodeTys = DAG.getVTList(MVT::Other);
1430     break;
1431   case MVT::i8:
1432     Chain = DAG.getCopyFromReg(Chain, X86::AL, MVT::i8, InFlag).getValue(1);
1433     ResultVals.push_back(Chain.getValue(0));
1434     NodeTys = DAG.getVTList(MVT::i8, MVT::Other);
1435     break;
1436   case MVT::i16:
1437     Chain = DAG.getCopyFromReg(Chain, X86::AX, MVT::i16, InFlag).getValue(1);
1438     ResultVals.push_back(Chain.getValue(0));
1439     NodeTys = DAG.getVTList(MVT::i16, MVT::Other);
1440     break;
1441   case MVT::i32:
1442     Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
1443     ResultVals.push_back(Chain.getValue(0));
1444     NodeTys = DAG.getVTList(MVT::i32, MVT::Other);
1445     break;
1446   case MVT::i64:
1447     if (Op.Val->getValueType(1) == MVT::i64) {
1448       // FIXME: __int128 support?
1449       Chain = DAG.getCopyFromReg(Chain, X86::RAX, MVT::i64, InFlag).getValue(1);
1450       ResultVals.push_back(Chain.getValue(0));
1451       Chain = DAG.getCopyFromReg(Chain, X86::RDX, MVT::i64,
1452                                  Chain.getValue(2)).getValue(1);
1453       ResultVals.push_back(Chain.getValue(0));
1454       NodeTys = DAG.getVTList(MVT::i64, MVT::i64, MVT::Other);
1455     } else {
1456       Chain = DAG.getCopyFromReg(Chain, X86::RAX, MVT::i64, InFlag).getValue(1);
1457       ResultVals.push_back(Chain.getValue(0));
1458       NodeTys = DAG.getVTList(MVT::i64, MVT::Other);
1459     }
1460     break;
1461   case MVT::f32:
1462   case MVT::f64:
1463   case MVT::v16i8:
1464   case MVT::v8i16:
1465   case MVT::v4i32:
1466   case MVT::v2i64:
1467   case MVT::v4f32:
1468   case MVT::v2f64:
1469     // FIXME: long double support?
1470     Chain = DAG.getCopyFromReg(Chain, X86::XMM0, RetVT, InFlag).getValue(1);
1471     ResultVals.push_back(Chain.getValue(0));
1472     NodeTys = DAG.getVTList(RetVT, MVT::Other);
1473     break;
1474   }
1475
1476   // Merge everything together with a MERGE_VALUES node.
1477   ResultVals.push_back(Chain);
1478   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
1479                               &ResultVals[0], ResultVals.size());
1480   return Res.getValue(Op.ResNo);
1481 }
1482
1483 //===----------------------------------------------------------------------===//
1484 //                 Fast & FastCall Calling Convention implementation
1485 //===----------------------------------------------------------------------===//
1486 //
1487 // The X86 'fast' calling convention passes up to two integer arguments in
1488 // registers (an appropriate portion of EAX/EDX), passes arguments in C order,
1489 // and requires that the callee pop its arguments off the stack (allowing proper
1490 // tail calls), and has the same return value conventions as C calling convs.
1491 //
1492 // This calling convention always arranges for the callee pop value to be 8n+4
1493 // bytes, which is needed for tail recursion elimination and stack alignment
1494 // reasons.
1495 //
1496 // Note that this can be enhanced in the future to pass fp vals in registers
1497 // (when we have a global fp allocator) and do other tricks.
1498 //
1499 //===----------------------------------------------------------------------===//
1500 // The X86 'fastcall' calling convention passes up to two integer arguments in
1501 // registers (an appropriate portion of ECX/EDX), passes arguments in C order,
1502 // and requires that the callee pop its arguments off the stack (allowing proper
1503 // tail calls), and has the same return value conventions as C calling convs.
1504 //
1505 // This calling convention always arranges for the callee pop value to be 8n+4
1506 // bytes, which is needed for tail recursion elimination and stack alignment
1507 // reasons.
1508
1509
1510 SDOperand
1511 X86TargetLowering::LowerFastCCArguments(SDOperand Op, SelectionDAG &DAG,
1512                                         bool isFastCall) {
1513   unsigned NumArgs = Op.Val->getNumValues()-1;
1514   MachineFunction &MF = DAG.getMachineFunction();
1515   MachineFrameInfo *MFI = MF.getFrameInfo();
1516   SDOperand Root = Op.getOperand(0);
1517   SmallVector<SDOperand, 8> ArgValues;
1518
1519   // Add DAG nodes to load the arguments...  On entry to a function the stack
1520   // frame looks like this:
1521   //
1522   // [ESP] -- return address
1523   // [ESP + 4] -- first nonreg argument (leftmost lexically)
1524   // [ESP + 8] -- second nonreg argument, if 1st argument is <= 4 bytes in size
1525   //    ...
1526   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
1527
1528   // Keep track of the number of integer regs passed so far.  This can be either
1529   // 0 (neither EAX/ECX or EDX used), 1 (EAX/ECX is used) or 2 (EAX/ECX and EDX
1530   // are both used).
1531   unsigned NumIntRegs = 0;
1532   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1533
1534   static const unsigned XMMArgRegs[] = {
1535     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1536   };
1537
1538   static const unsigned GPRArgRegs[][2][2] = {
1539     {{ X86::AL,  X86::DL },  { X86::CL,  X86::DL }},
1540     {{ X86::AX,  X86::DX },  { X86::CX,  X86::DX }},
1541     {{ X86::EAX, X86::EDX }, { X86::ECX,  X86::EDX }}
1542   };
1543
1544   static const TargetRegisterClass* GPRClasses[3] = {
1545     X86::GR8RegisterClass, X86::GR16RegisterClass, X86::GR32RegisterClass
1546   };
1547
1548   unsigned GPRInd = (isFastCall ? 1 : 0);
1549   for (unsigned i = 0; i < NumArgs; ++i) {
1550     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
1551     unsigned ArgIncrement = 4;
1552     unsigned ObjSize = 0;
1553     unsigned ObjXMMRegs = 0;
1554     unsigned ObjIntRegs = 0;
1555     unsigned Reg = 0;
1556     SDOperand ArgValue;
1557
1558     HowToPassCallArgument(ObjectVT,
1559                           true, // Use as much registers as possible
1560                           NumIntRegs, NumXMMRegs,
1561                           (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS),
1562                           ObjSize, ObjIntRegs, ObjXMMRegs,
1563                           !isFastCall);
1564
1565     if (ObjSize > 4)
1566       ArgIncrement = ObjSize;
1567
1568     if (ObjIntRegs || ObjXMMRegs) {
1569       switch (ObjectVT) {
1570       default: assert(0 && "Unhandled argument type!");
1571       case MVT::i8:
1572       case MVT::i16:
1573       case MVT::i32: {
1574         unsigned RegToUse = GPRArgRegs[ObjectVT-MVT::i8][GPRInd][NumIntRegs];
1575         Reg = AddLiveIn(MF, RegToUse, GPRClasses[ObjectVT-MVT::i8]);
1576         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1577         break;
1578       }
1579       case MVT::v16i8:
1580       case MVT::v8i16:
1581       case MVT::v4i32:
1582       case MVT::v2i64:
1583       case MVT::v4f32:
1584       case MVT::v2f64: {
1585         assert(!isFastCall && "Unhandled argument type!");
1586         Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], X86::VR128RegisterClass);
1587         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1588         break;
1589       }
1590       }
1591       NumIntRegs += ObjIntRegs;
1592       NumXMMRegs += ObjXMMRegs;
1593     }
1594     if (ObjSize) {
1595       // XMM arguments have to be aligned on 16-byte boundary.
1596       if (ObjSize == 16)
1597         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1598       // Create the SelectionDAG nodes corresponding to a load from this
1599       // parameter.
1600       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
1601       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
1602       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
1603
1604       ArgOffset += ArgIncrement;   // Move on to the next argument.
1605     }
1606
1607     ArgValues.push_back(ArgValue);
1608   }
1609
1610   ArgValues.push_back(Root);
1611
1612   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1613   // arguments and the arguments after the retaddr has been pushed are aligned.
1614   if ((ArgOffset & 7) == 0)
1615     ArgOffset += 4;
1616
1617   VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1618   RegSaveFrameIndex = 0xAAAAAAA;   // X86-64 only.
1619   ReturnAddrIndex = 0;             // No return address slot generated yet.
1620   BytesToPopOnReturn = ArgOffset;  // Callee pops all stack arguments.
1621   BytesCallerReserves = 0;
1622
1623   MF.getInfo<X86FunctionInfo>()->setBytesToPopOnReturn(BytesToPopOnReturn);
1624
1625   // Finally, inform the code generator which regs we return values in.
1626   switch (getValueType(MF.getFunction()->getReturnType())) {
1627   default: assert(0 && "Unknown type!");
1628   case MVT::isVoid: break;
1629   case MVT::i1:
1630   case MVT::i8:
1631   case MVT::i16:
1632   case MVT::i32:
1633     MF.addLiveOut(X86::EAX);
1634     break;
1635   case MVT::i64:
1636     MF.addLiveOut(X86::EAX);
1637     MF.addLiveOut(X86::EDX);
1638     break;
1639   case MVT::f32:
1640   case MVT::f64:
1641     MF.addLiveOut(X86::ST0);
1642     break;
1643   case MVT::v16i8:
1644   case MVT::v8i16:
1645   case MVT::v4i32:
1646   case MVT::v2i64:
1647   case MVT::v4f32:
1648   case MVT::v2f64:
1649     assert(!isFastCall && "Unknown result type");
1650     MF.addLiveOut(X86::XMM0);
1651     break;
1652   }
1653
1654   // Return the new list of results.
1655   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1656                      &ArgValues[0], ArgValues.size());
1657 }
1658
1659 SDOperand X86TargetLowering::LowerFastCCCallTo(SDOperand Op, SelectionDAG &DAG,
1660                                                bool isFastCall) {
1661   SDOperand Chain     = Op.getOperand(0);
1662   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1663   SDOperand Callee    = Op.getOperand(4);
1664   MVT::ValueType RetVT= Op.Val->getValueType(0);
1665   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1666
1667   // Count how many bytes are to be pushed on the stack.
1668   unsigned NumBytes = 0;
1669
1670   // Keep track of the number of integer regs passed so far.  This can be either
1671   // 0 (neither EAX/ECX or EDX used), 1 (EAX/ECX is used) or 2 (EAX/ECX and EDX
1672   // are both used).
1673   unsigned NumIntRegs = 0;
1674   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1675
1676   static const unsigned GPRArgRegs[][2][2] = {
1677     {{ X86::AL,  X86::DL },  { X86::CL,  X86::DL }},
1678     {{ X86::AX,  X86::DX },  { X86::CX,  X86::DX }},
1679     {{ X86::EAX, X86::EDX }, { X86::ECX,  X86::EDX }}
1680   };
1681   static const unsigned XMMArgRegs[] = {
1682     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1683   };
1684
1685   unsigned GPRInd = (isFastCall ? 1 : 0);
1686   for (unsigned i = 0; i != NumOps; ++i) {
1687     SDOperand Arg = Op.getOperand(5+2*i);
1688
1689     switch (Arg.getValueType()) {
1690     default: assert(0 && "Unknown value type!");
1691     case MVT::i8:
1692     case MVT::i16:
1693     case MVT::i32: {
1694      unsigned MaxNumIntRegs = (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS);
1695      if (NumIntRegs < MaxNumIntRegs) {
1696        ++NumIntRegs;
1697        break;
1698      }
1699      } // Fall through
1700     case MVT::f32:
1701       NumBytes += 4;
1702       break;
1703     case MVT::f64:
1704       NumBytes += 8;
1705       break;
1706     case MVT::v16i8:
1707     case MVT::v8i16:
1708     case MVT::v4i32:
1709     case MVT::v2i64:
1710     case MVT::v4f32:
1711     case MVT::v2f64:
1712       assert(!isFastCall && "Unknown value type!");
1713       if (NumXMMRegs < 4)
1714         NumXMMRegs++;
1715       else {
1716         // XMM arguments have to be aligned on 16-byte boundary.
1717         NumBytes = ((NumBytes + 15) / 16) * 16;
1718         NumBytes += 16;
1719       }
1720       break;
1721     }
1722   }
1723
1724   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1725   // arguments and the arguments after the retaddr has been pushed are aligned.
1726   if ((NumBytes & 7) == 0)
1727     NumBytes += 4;
1728
1729   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1730
1731   // Arguments go on the stack in reverse order, as specified by the ABI.
1732   unsigned ArgOffset = 0;
1733   NumIntRegs = 0;
1734   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1735   SmallVector<SDOperand, 8> MemOpChains;
1736   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
1737   for (unsigned i = 0; i != NumOps; ++i) {
1738     SDOperand Arg = Op.getOperand(5+2*i);
1739
1740     switch (Arg.getValueType()) {
1741     default: assert(0 && "Unexpected ValueType for argument!");
1742     case MVT::i8:
1743     case MVT::i16:
1744     case MVT::i32: {
1745      unsigned MaxNumIntRegs = (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS);
1746      if (NumIntRegs < MaxNumIntRegs) {
1747        unsigned RegToUse =
1748          GPRArgRegs[Arg.getValueType()-MVT::i8][GPRInd][NumIntRegs];
1749        RegsToPass.push_back(std::make_pair(RegToUse, Arg));
1750        ++NumIntRegs;
1751        break;
1752      }
1753     } // Fall through
1754     case MVT::f32: {
1755       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1756       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1757       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1758       ArgOffset += 4;
1759       break;
1760     }
1761     case MVT::f64: {
1762       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1763       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1764       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1765       ArgOffset += 8;
1766       break;
1767     }
1768     case MVT::v16i8:
1769     case MVT::v8i16:
1770     case MVT::v4i32:
1771     case MVT::v2i64:
1772     case MVT::v4f32:
1773     case MVT::v2f64:
1774       assert(!isFastCall && "Unexpected ValueType for argument!");
1775       if (NumXMMRegs < 4) {
1776         RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
1777         NumXMMRegs++;
1778       } else {
1779         // XMM arguments have to be aligned on 16-byte boundary.
1780         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1781         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1782         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1783         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1784         ArgOffset += 16;
1785       }
1786       break;
1787     }
1788   }
1789
1790   if (!MemOpChains.empty())
1791     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1792                         &MemOpChains[0], MemOpChains.size());
1793
1794   // Build a sequence of copy-to-reg nodes chained together with token chain
1795   // and flag operands which copy the outgoing args into registers.
1796   SDOperand InFlag;
1797   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1798     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1799                              InFlag);
1800     InFlag = Chain.getValue(1);
1801   }
1802
1803   // If the callee is a GlobalAddress node (quite common, every direct call is)
1804   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1805   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1806     // We should use extra load for direct calls to dllimported functions in
1807     // non-JIT mode.
1808     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1809                                         getTargetMachine(), true))
1810       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1811   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1812     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1813
1814   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1815   // GOT pointer.
1816   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1817       Subtarget->isPICStyleGOT()) {
1818     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1819                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1820                              InFlag);
1821     InFlag = Chain.getValue(1);
1822   }
1823
1824   // Returns a chain & a flag for retval copy to use.
1825   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1826   SmallVector<SDOperand, 8> Ops;
1827   Ops.push_back(Chain);
1828   Ops.push_back(Callee);
1829
1830   // Add argument registers to the end of the list so that they are known live
1831   // into the call.
1832   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1833     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1834                                   RegsToPass[i].second.getValueType()));
1835
1836   // Add an implicit use GOT pointer in EBX.
1837   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1838       Subtarget->isPICStyleGOT())
1839     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1840
1841   if (InFlag.Val)
1842     Ops.push_back(InFlag);
1843
1844   // FIXME: Do not generate X86ISD::TAILCALL for now.
1845   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1846                       NodeTys, &Ops[0], Ops.size());
1847   InFlag = Chain.getValue(1);
1848
1849   // Returns a flag for retval copy to use.
1850   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1851   Ops.clear();
1852   Ops.push_back(Chain);
1853   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1854   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1855   Ops.push_back(InFlag);
1856   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1857   if (RetVT != MVT::Other)
1858     InFlag = Chain.getValue(1);
1859
1860   SmallVector<SDOperand, 8> ResultVals;
1861   switch (RetVT) {
1862   default: assert(0 && "Unknown value type to return!");
1863   case MVT::Other:
1864     NodeTys = DAG.getVTList(MVT::Other);
1865     break;
1866   case MVT::i8:
1867     Chain = DAG.getCopyFromReg(Chain, X86::AL, MVT::i8, InFlag).getValue(1);
1868     ResultVals.push_back(Chain.getValue(0));
1869     NodeTys = DAG.getVTList(MVT::i8, MVT::Other);
1870     break;
1871   case MVT::i16:
1872     Chain = DAG.getCopyFromReg(Chain, X86::AX, MVT::i16, InFlag).getValue(1);
1873     ResultVals.push_back(Chain.getValue(0));
1874     NodeTys = DAG.getVTList(MVT::i16, MVT::Other);
1875     break;
1876   case MVT::i32:
1877     if (Op.Val->getValueType(1) == MVT::i32) {
1878       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
1879       ResultVals.push_back(Chain.getValue(0));
1880       Chain = DAG.getCopyFromReg(Chain, X86::EDX, MVT::i32,
1881                                  Chain.getValue(2)).getValue(1);
1882       ResultVals.push_back(Chain.getValue(0));
1883       NodeTys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
1884     } else {
1885       Chain = DAG.getCopyFromReg(Chain, X86::EAX, MVT::i32, InFlag).getValue(1);
1886       ResultVals.push_back(Chain.getValue(0));
1887       NodeTys = DAG.getVTList(MVT::i32, MVT::Other);
1888     }
1889     break;
1890   case MVT::v16i8:
1891   case MVT::v8i16:
1892   case MVT::v4i32:
1893   case MVT::v2i64:
1894   case MVT::v4f32:
1895   case MVT::v2f64:
1896    if (isFastCall) {
1897      assert(0 && "Unknown value type to return!");
1898    } else {
1899      Chain = DAG.getCopyFromReg(Chain, X86::XMM0, RetVT, InFlag).getValue(1);
1900      ResultVals.push_back(Chain.getValue(0));
1901      NodeTys = DAG.getVTList(RetVT, MVT::Other);
1902    }
1903    break;
1904   case MVT::f32:
1905   case MVT::f64: {
1906     SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
1907     SmallVector<SDOperand, 8> Ops;
1908     Ops.push_back(Chain);
1909     Ops.push_back(InFlag);
1910     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys,
1911                                    &Ops[0], Ops.size());
1912     Chain  = RetVal.getValue(1);
1913     InFlag = RetVal.getValue(2);
1914     if (X86ScalarSSE) {
1915       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
1916       // shouldn't be necessary except that RFP cannot be live across
1917       // multiple blocks. When stackifier is fixed, they can be uncoupled.
1918       MachineFunction &MF = DAG.getMachineFunction();
1919       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
1920       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
1921       Tys = DAG.getVTList(MVT::Other);
1922       Ops.clear();
1923       Ops.push_back(Chain);
1924       Ops.push_back(RetVal);
1925       Ops.push_back(StackSlot);
1926       Ops.push_back(DAG.getValueType(RetVT));
1927       Ops.push_back(InFlag);
1928       Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
1929       RetVal = DAG.getLoad(RetVT, Chain, StackSlot, NULL, 0);
1930       Chain = RetVal.getValue(1);
1931     }
1932
1933     if (RetVT == MVT::f32 && !X86ScalarSSE)
1934       // FIXME: we would really like to remember that this FP_ROUND
1935       // operation is okay to eliminate if we allow excess FP precision.
1936       RetVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, RetVal);
1937     ResultVals.push_back(RetVal);
1938     NodeTys = DAG.getVTList(RetVT, MVT::Other);
1939
1940     break;
1941   }
1942   }
1943
1944   // Merge everything together with a MERGE_VALUES node.
1945   ResultVals.push_back(Chain);
1946   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
1947                               &ResultVals[0], ResultVals.size());
1948   return Res.getValue(Op.ResNo);
1949 }
1950
1951 SDOperand X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
1952   if (ReturnAddrIndex == 0) {
1953     // Set up a frame object for the return address.
1954     MachineFunction &MF = DAG.getMachineFunction();
1955     if (Subtarget->is64Bit())
1956       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(8, -8);
1957     else
1958       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(4, -4);
1959   }
1960
1961   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
1962 }
1963
1964
1965
1966 /// translateX86CC - do a one to one translation of a ISD::CondCode to the X86
1967 /// specific condition code. It returns a false if it cannot do a direct
1968 /// translation. X86CC is the translated CondCode.  LHS/RHS are modified as
1969 /// needed.
1970 static bool translateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
1971                            unsigned &X86CC, SDOperand &LHS, SDOperand &RHS,
1972                            SelectionDAG &DAG) {
1973   X86CC = X86::COND_INVALID;
1974   if (!isFP) {
1975     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
1976       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
1977         // X > -1   -> X == 0, jump !sign.
1978         RHS = DAG.getConstant(0, RHS.getValueType());
1979         X86CC = X86::COND_NS;
1980         return true;
1981       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
1982         // X < 0   -> X == 0, jump on sign.
1983         X86CC = X86::COND_S;
1984         return true;
1985       }
1986     }
1987
1988     switch (SetCCOpcode) {
1989     default: break;
1990     case ISD::SETEQ:  X86CC = X86::COND_E;  break;
1991     case ISD::SETGT:  X86CC = X86::COND_G;  break;
1992     case ISD::SETGE:  X86CC = X86::COND_GE; break;
1993     case ISD::SETLT:  X86CC = X86::COND_L;  break;
1994     case ISD::SETLE:  X86CC = X86::COND_LE; break;
1995     case ISD::SETNE:  X86CC = X86::COND_NE; break;
1996     case ISD::SETULT: X86CC = X86::COND_B;  break;
1997     case ISD::SETUGT: X86CC = X86::COND_A;  break;
1998     case ISD::SETULE: X86CC = X86::COND_BE; break;
1999     case ISD::SETUGE: X86CC = X86::COND_AE; break;
2000     }
2001   } else {
2002     // On a floating point condition, the flags are set as follows:
2003     // ZF  PF  CF   op
2004     //  0 | 0 | 0 | X > Y
2005     //  0 | 0 | 1 | X < Y
2006     //  1 | 0 | 0 | X == Y
2007     //  1 | 1 | 1 | unordered
2008     bool Flip = false;
2009     switch (SetCCOpcode) {
2010     default: break;
2011     case ISD::SETUEQ:
2012     case ISD::SETEQ: X86CC = X86::COND_E;  break;
2013     case ISD::SETOLT: Flip = true; // Fallthrough
2014     case ISD::SETOGT:
2015     case ISD::SETGT: X86CC = X86::COND_A;  break;
2016     case ISD::SETOLE: Flip = true; // Fallthrough
2017     case ISD::SETOGE:
2018     case ISD::SETGE: X86CC = X86::COND_AE; break;
2019     case ISD::SETUGT: Flip = true; // Fallthrough
2020     case ISD::SETULT:
2021     case ISD::SETLT: X86CC = X86::COND_B;  break;
2022     case ISD::SETUGE: Flip = true; // Fallthrough
2023     case ISD::SETULE:
2024     case ISD::SETLE: X86CC = X86::COND_BE; break;
2025     case ISD::SETONE:
2026     case ISD::SETNE: X86CC = X86::COND_NE; break;
2027     case ISD::SETUO: X86CC = X86::COND_P;  break;
2028     case ISD::SETO:  X86CC = X86::COND_NP; break;
2029     }
2030     if (Flip)
2031       std::swap(LHS, RHS);
2032   }
2033
2034   return X86CC != X86::COND_INVALID;
2035 }
2036
2037 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2038 /// code. Current x86 isa includes the following FP cmov instructions:
2039 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2040 static bool hasFPCMov(unsigned X86CC) {
2041   switch (X86CC) {
2042   default:
2043     return false;
2044   case X86::COND_B:
2045   case X86::COND_BE:
2046   case X86::COND_E:
2047   case X86::COND_P:
2048   case X86::COND_A:
2049   case X86::COND_AE:
2050   case X86::COND_NE:
2051   case X86::COND_NP:
2052     return true;
2053   }
2054 }
2055
2056 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2057 /// true if Op is undef or if its value falls within the specified range (L, H].
2058 static bool isUndefOrInRange(SDOperand Op, unsigned Low, unsigned Hi) {
2059   if (Op.getOpcode() == ISD::UNDEF)
2060     return true;
2061
2062   unsigned Val = cast<ConstantSDNode>(Op)->getValue();
2063   return (Val >= Low && Val < Hi);
2064 }
2065
2066 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2067 /// true if Op is undef or if its value equal to the specified value.
2068 static bool isUndefOrEqual(SDOperand Op, unsigned Val) {
2069   if (Op.getOpcode() == ISD::UNDEF)
2070     return true;
2071   return cast<ConstantSDNode>(Op)->getValue() == Val;
2072 }
2073
2074 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2075 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2076 bool X86::isPSHUFDMask(SDNode *N) {
2077   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2078
2079   if (N->getNumOperands() != 4)
2080     return false;
2081
2082   // Check if the value doesn't reference the second vector.
2083   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2084     SDOperand Arg = N->getOperand(i);
2085     if (Arg.getOpcode() == ISD::UNDEF) continue;
2086     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2087     if (cast<ConstantSDNode>(Arg)->getValue() >= 4)
2088       return false;
2089   }
2090
2091   return true;
2092 }
2093
2094 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2095 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2096 bool X86::isPSHUFHWMask(SDNode *N) {
2097   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2098
2099   if (N->getNumOperands() != 8)
2100     return false;
2101
2102   // Lower quadword copied in order.
2103   for (unsigned i = 0; i != 4; ++i) {
2104     SDOperand Arg = N->getOperand(i);
2105     if (Arg.getOpcode() == ISD::UNDEF) continue;
2106     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2107     if (cast<ConstantSDNode>(Arg)->getValue() != i)
2108       return false;
2109   }
2110
2111   // Upper quadword shuffled.
2112   for (unsigned i = 4; i != 8; ++i) {
2113     SDOperand Arg = N->getOperand(i);
2114     if (Arg.getOpcode() == ISD::UNDEF) continue;
2115     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2116     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2117     if (Val < 4 || Val > 7)
2118       return false;
2119   }
2120
2121   return true;
2122 }
2123
2124 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2125 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2126 bool X86::isPSHUFLWMask(SDNode *N) {
2127   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2128
2129   if (N->getNumOperands() != 8)
2130     return false;
2131
2132   // Upper quadword copied in order.
2133   for (unsigned i = 4; i != 8; ++i)
2134     if (!isUndefOrEqual(N->getOperand(i), i))
2135       return false;
2136
2137   // Lower quadword shuffled.
2138   for (unsigned i = 0; i != 4; ++i)
2139     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2140       return false;
2141
2142   return true;
2143 }
2144
2145 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2146 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2147 static bool isSHUFPMask(const SDOperand *Elems, unsigned NumElems) {
2148   if (NumElems != 2 && NumElems != 4) return false;
2149
2150   unsigned Half = NumElems / 2;
2151   for (unsigned i = 0; i < Half; ++i)
2152     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2153       return false;
2154   for (unsigned i = Half; i < NumElems; ++i)
2155     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2156       return false;
2157
2158   return true;
2159 }
2160
2161 bool X86::isSHUFPMask(SDNode *N) {
2162   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2163   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2164 }
2165
2166 /// isCommutedSHUFP - Returns true if the shuffle mask is except
2167 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2168 /// half elements to come from vector 1 (which would equal the dest.) and
2169 /// the upper half to come from vector 2.
2170 static bool isCommutedSHUFP(const SDOperand *Ops, unsigned NumOps) {
2171   if (NumOps != 2 && NumOps != 4) return false;
2172
2173   unsigned Half = NumOps / 2;
2174   for (unsigned i = 0; i < Half; ++i)
2175     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2176       return false;
2177   for (unsigned i = Half; i < NumOps; ++i)
2178     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2179       return false;
2180   return true;
2181 }
2182
2183 static bool isCommutedSHUFP(SDNode *N) {
2184   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2185   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2186 }
2187
2188 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2189 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2190 bool X86::isMOVHLPSMask(SDNode *N) {
2191   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2192
2193   if (N->getNumOperands() != 4)
2194     return false;
2195
2196   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2197   return isUndefOrEqual(N->getOperand(0), 6) &&
2198          isUndefOrEqual(N->getOperand(1), 7) &&
2199          isUndefOrEqual(N->getOperand(2), 2) &&
2200          isUndefOrEqual(N->getOperand(3), 3);
2201 }
2202
2203 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2204 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2205 /// <2, 3, 2, 3>
2206 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2207   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2208
2209   if (N->getNumOperands() != 4)
2210     return false;
2211
2212   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2213   return isUndefOrEqual(N->getOperand(0), 2) &&
2214          isUndefOrEqual(N->getOperand(1), 3) &&
2215          isUndefOrEqual(N->getOperand(2), 2) &&
2216          isUndefOrEqual(N->getOperand(3), 3);
2217 }
2218
2219 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2220 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2221 bool X86::isMOVLPMask(SDNode *N) {
2222   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2223
2224   unsigned NumElems = N->getNumOperands();
2225   if (NumElems != 2 && NumElems != 4)
2226     return false;
2227
2228   for (unsigned i = 0; i < NumElems/2; ++i)
2229     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2230       return false;
2231
2232   for (unsigned i = NumElems/2; i < NumElems; ++i)
2233     if (!isUndefOrEqual(N->getOperand(i), i))
2234       return false;
2235
2236   return true;
2237 }
2238
2239 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2240 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2241 /// and MOVLHPS.
2242 bool X86::isMOVHPMask(SDNode *N) {
2243   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2244
2245   unsigned NumElems = N->getNumOperands();
2246   if (NumElems != 2 && NumElems != 4)
2247     return false;
2248
2249   for (unsigned i = 0; i < NumElems/2; ++i)
2250     if (!isUndefOrEqual(N->getOperand(i), i))
2251       return false;
2252
2253   for (unsigned i = 0; i < NumElems/2; ++i) {
2254     SDOperand Arg = N->getOperand(i + NumElems/2);
2255     if (!isUndefOrEqual(Arg, i + NumElems))
2256       return false;
2257   }
2258
2259   return true;
2260 }
2261
2262 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2263 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2264 bool static isUNPCKLMask(const SDOperand *Elts, unsigned NumElts,
2265                          bool V2IsSplat = false) {
2266   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2267     return false;
2268
2269   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2270     SDOperand BitI  = Elts[i];
2271     SDOperand BitI1 = Elts[i+1];
2272     if (!isUndefOrEqual(BitI, j))
2273       return false;
2274     if (V2IsSplat) {
2275       if (isUndefOrEqual(BitI1, NumElts))
2276         return false;
2277     } else {
2278       if (!isUndefOrEqual(BitI1, j + NumElts))
2279         return false;
2280     }
2281   }
2282
2283   return true;
2284 }
2285
2286 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2287   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2288   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2289 }
2290
2291 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2292 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2293 bool static isUNPCKHMask(const SDOperand *Elts, unsigned NumElts,
2294                          bool V2IsSplat = false) {
2295   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2296     return false;
2297
2298   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2299     SDOperand BitI  = Elts[i];
2300     SDOperand BitI1 = Elts[i+1];
2301     if (!isUndefOrEqual(BitI, j + NumElts/2))
2302       return false;
2303     if (V2IsSplat) {
2304       if (isUndefOrEqual(BitI1, NumElts))
2305         return false;
2306     } else {
2307       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2308         return false;
2309     }
2310   }
2311
2312   return true;
2313 }
2314
2315 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2316   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2317   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2318 }
2319
2320 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2321 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2322 /// <0, 0, 1, 1>
2323 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2324   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2325
2326   unsigned NumElems = N->getNumOperands();
2327   if (NumElems != 4 && NumElems != 8 && NumElems != 16)
2328     return false;
2329
2330   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2331     SDOperand BitI  = N->getOperand(i);
2332     SDOperand BitI1 = N->getOperand(i+1);
2333
2334     if (!isUndefOrEqual(BitI, j))
2335       return false;
2336     if (!isUndefOrEqual(BitI1, j))
2337       return false;
2338   }
2339
2340   return true;
2341 }
2342
2343 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2344 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2345 /// MOVSD, and MOVD, i.e. setting the lowest element.
2346 static bool isMOVLMask(const SDOperand *Elts, unsigned NumElts) {
2347   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2348     return false;
2349
2350   if (!isUndefOrEqual(Elts[0], NumElts))
2351     return false;
2352
2353   for (unsigned i = 1; i < NumElts; ++i) {
2354     if (!isUndefOrEqual(Elts[i], i))
2355       return false;
2356   }
2357
2358   return true;
2359 }
2360
2361 bool X86::isMOVLMask(SDNode *N) {
2362   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2363   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2364 }
2365
2366 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2367 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2368 /// element of vector 2 and the other elements to come from vector 1 in order.
2369 static bool isCommutedMOVL(const SDOperand *Ops, unsigned NumOps,
2370                            bool V2IsSplat = false,
2371                            bool V2IsUndef = false) {
2372   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2373     return false;
2374
2375   if (!isUndefOrEqual(Ops[0], 0))
2376     return false;
2377
2378   for (unsigned i = 1; i < NumOps; ++i) {
2379     SDOperand Arg = Ops[i];
2380     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2381           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2382           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2383       return false;
2384   }
2385
2386   return true;
2387 }
2388
2389 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2390                            bool V2IsUndef = false) {
2391   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2392   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2393                         V2IsSplat, V2IsUndef);
2394 }
2395
2396 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2397 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2398 bool X86::isMOVSHDUPMask(SDNode *N) {
2399   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2400
2401   if (N->getNumOperands() != 4)
2402     return false;
2403
2404   // Expect 1, 1, 3, 3
2405   for (unsigned i = 0; i < 2; ++i) {
2406     SDOperand Arg = N->getOperand(i);
2407     if (Arg.getOpcode() == ISD::UNDEF) continue;
2408     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2409     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2410     if (Val != 1) return false;
2411   }
2412
2413   bool HasHi = false;
2414   for (unsigned i = 2; i < 4; ++i) {
2415     SDOperand Arg = N->getOperand(i);
2416     if (Arg.getOpcode() == ISD::UNDEF) continue;
2417     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2418     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2419     if (Val != 3) return false;
2420     HasHi = true;
2421   }
2422
2423   // Don't use movshdup if it can be done with a shufps.
2424   return HasHi;
2425 }
2426
2427 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2428 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2429 bool X86::isMOVSLDUPMask(SDNode *N) {
2430   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2431
2432   if (N->getNumOperands() != 4)
2433     return false;
2434
2435   // Expect 0, 0, 2, 2
2436   for (unsigned i = 0; i < 2; ++i) {
2437     SDOperand Arg = N->getOperand(i);
2438     if (Arg.getOpcode() == ISD::UNDEF) continue;
2439     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2440     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2441     if (Val != 0) return false;
2442   }
2443
2444   bool HasHi = false;
2445   for (unsigned i = 2; i < 4; ++i) {
2446     SDOperand Arg = N->getOperand(i);
2447     if (Arg.getOpcode() == ISD::UNDEF) continue;
2448     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2449     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2450     if (Val != 2) return false;
2451     HasHi = true;
2452   }
2453
2454   // Don't use movshdup if it can be done with a shufps.
2455   return HasHi;
2456 }
2457
2458 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2459 /// a splat of a single element.
2460 static bool isSplatMask(SDNode *N) {
2461   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2462
2463   // This is a splat operation if each element of the permute is the same, and
2464   // if the value doesn't reference the second vector.
2465   unsigned NumElems = N->getNumOperands();
2466   SDOperand ElementBase;
2467   unsigned i = 0;
2468   for (; i != NumElems; ++i) {
2469     SDOperand Elt = N->getOperand(i);
2470     if (isa<ConstantSDNode>(Elt)) {
2471       ElementBase = Elt;
2472       break;
2473     }
2474   }
2475
2476   if (!ElementBase.Val)
2477     return false;
2478
2479   for (; i != NumElems; ++i) {
2480     SDOperand Arg = N->getOperand(i);
2481     if (Arg.getOpcode() == ISD::UNDEF) continue;
2482     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2483     if (Arg != ElementBase) return false;
2484   }
2485
2486   // Make sure it is a splat of the first vector operand.
2487   return cast<ConstantSDNode>(ElementBase)->getValue() < NumElems;
2488 }
2489
2490 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2491 /// a splat of a single element and it's a 2 or 4 element mask.
2492 bool X86::isSplatMask(SDNode *N) {
2493   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2494
2495   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2496   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2497     return false;
2498   return ::isSplatMask(N);
2499 }
2500
2501 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2502 /// specifies a splat of zero element.
2503 bool X86::isSplatLoMask(SDNode *N) {
2504   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2505
2506   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2507     if (!isUndefOrEqual(N->getOperand(i), 0))
2508       return false;
2509   return true;
2510 }
2511
2512 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2513 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2514 /// instructions.
2515 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2516   unsigned NumOperands = N->getNumOperands();
2517   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2518   unsigned Mask = 0;
2519   for (unsigned i = 0; i < NumOperands; ++i) {
2520     unsigned Val = 0;
2521     SDOperand Arg = N->getOperand(NumOperands-i-1);
2522     if (Arg.getOpcode() != ISD::UNDEF)
2523       Val = cast<ConstantSDNode>(Arg)->getValue();
2524     if (Val >= NumOperands) Val -= NumOperands;
2525     Mask |= Val;
2526     if (i != NumOperands - 1)
2527       Mask <<= Shift;
2528   }
2529
2530   return Mask;
2531 }
2532
2533 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2534 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2535 /// instructions.
2536 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2537   unsigned Mask = 0;
2538   // 8 nodes, but we only care about the last 4.
2539   for (unsigned i = 7; i >= 4; --i) {
2540     unsigned Val = 0;
2541     SDOperand Arg = N->getOperand(i);
2542     if (Arg.getOpcode() != ISD::UNDEF)
2543       Val = cast<ConstantSDNode>(Arg)->getValue();
2544     Mask |= (Val - 4);
2545     if (i != 4)
2546       Mask <<= 2;
2547   }
2548
2549   return Mask;
2550 }
2551
2552 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2553 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2554 /// instructions.
2555 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2556   unsigned Mask = 0;
2557   // 8 nodes, but we only care about the first 4.
2558   for (int i = 3; i >= 0; --i) {
2559     unsigned Val = 0;
2560     SDOperand Arg = N->getOperand(i);
2561     if (Arg.getOpcode() != ISD::UNDEF)
2562       Val = cast<ConstantSDNode>(Arg)->getValue();
2563     Mask |= Val;
2564     if (i != 0)
2565       Mask <<= 2;
2566   }
2567
2568   return Mask;
2569 }
2570
2571 /// isPSHUFHW_PSHUFLWMask - true if the specified VECTOR_SHUFFLE operand
2572 /// specifies a 8 element shuffle that can be broken into a pair of
2573 /// PSHUFHW and PSHUFLW.
2574 static bool isPSHUFHW_PSHUFLWMask(SDNode *N) {
2575   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2576
2577   if (N->getNumOperands() != 8)
2578     return false;
2579
2580   // Lower quadword shuffled.
2581   for (unsigned i = 0; i != 4; ++i) {
2582     SDOperand Arg = N->getOperand(i);
2583     if (Arg.getOpcode() == ISD::UNDEF) continue;
2584     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2585     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2586     if (Val > 4)
2587       return false;
2588   }
2589
2590   // Upper quadword shuffled.
2591   for (unsigned i = 4; i != 8; ++i) {
2592     SDOperand Arg = N->getOperand(i);
2593     if (Arg.getOpcode() == ISD::UNDEF) continue;
2594     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2595     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2596     if (Val < 4 || Val > 7)
2597       return false;
2598   }
2599
2600   return true;
2601 }
2602
2603 /// CommuteVectorShuffle - Swap vector_shuffle operandsas well as
2604 /// values in ther permute mask.
2605 static SDOperand CommuteVectorShuffle(SDOperand Op, SDOperand &V1,
2606                                       SDOperand &V2, SDOperand &Mask,
2607                                       SelectionDAG &DAG) {
2608   MVT::ValueType VT = Op.getValueType();
2609   MVT::ValueType MaskVT = Mask.getValueType();
2610   MVT::ValueType EltVT = MVT::getVectorBaseType(MaskVT);
2611   unsigned NumElems = Mask.getNumOperands();
2612   SmallVector<SDOperand, 8> MaskVec;
2613
2614   for (unsigned i = 0; i != NumElems; ++i) {
2615     SDOperand Arg = Mask.getOperand(i);
2616     if (Arg.getOpcode() == ISD::UNDEF) {
2617       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2618       continue;
2619     }
2620     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2621     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2622     if (Val < NumElems)
2623       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2624     else
2625       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2626   }
2627
2628   std::swap(V1, V2);
2629   Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2630   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2631 }
2632
2633 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2634 /// match movhlps. The lower half elements should come from upper half of
2635 /// V1 (and in order), and the upper half elements should come from the upper
2636 /// half of V2 (and in order).
2637 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2638   unsigned NumElems = Mask->getNumOperands();
2639   if (NumElems != 4)
2640     return false;
2641   for (unsigned i = 0, e = 2; i != e; ++i)
2642     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2643       return false;
2644   for (unsigned i = 2; i != 4; ++i)
2645     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2646       return false;
2647   return true;
2648 }
2649
2650 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2651 /// is promoted to a vector.
2652 static inline bool isScalarLoadToVector(SDNode *N) {
2653   if (N->getOpcode() == ISD::SCALAR_TO_VECTOR) {
2654     N = N->getOperand(0).Val;
2655     return ISD::isNON_EXTLoad(N);
2656   }
2657   return false;
2658 }
2659
2660 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2661 /// match movlp{s|d}. The lower half elements should come from lower half of
2662 /// V1 (and in order), and the upper half elements should come from the upper
2663 /// half of V2 (and in order). And since V1 will become the source of the
2664 /// MOVLP, it must be either a vector load or a scalar load to vector.
2665 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2666   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2667     return false;
2668   // Is V2 is a vector load, don't do this transformation. We will try to use
2669   // load folding shufps op.
2670   if (ISD::isNON_EXTLoad(V2))
2671     return false;
2672
2673   unsigned NumElems = Mask->getNumOperands();
2674   if (NumElems != 2 && NumElems != 4)
2675     return false;
2676   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2677     if (!isUndefOrEqual(Mask->getOperand(i), i))
2678       return false;
2679   for (unsigned i = NumElems/2; i != NumElems; ++i)
2680     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2681       return false;
2682   return true;
2683 }
2684
2685 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2686 /// all the same.
2687 static bool isSplatVector(SDNode *N) {
2688   if (N->getOpcode() != ISD::BUILD_VECTOR)
2689     return false;
2690
2691   SDOperand SplatValue = N->getOperand(0);
2692   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2693     if (N->getOperand(i) != SplatValue)
2694       return false;
2695   return true;
2696 }
2697
2698 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2699 /// to an undef.
2700 static bool isUndefShuffle(SDNode *N) {
2701   if (N->getOpcode() != ISD::BUILD_VECTOR)
2702     return false;
2703
2704   SDOperand V1 = N->getOperand(0);
2705   SDOperand V2 = N->getOperand(1);
2706   SDOperand Mask = N->getOperand(2);
2707   unsigned NumElems = Mask.getNumOperands();
2708   for (unsigned i = 0; i != NumElems; ++i) {
2709     SDOperand Arg = Mask.getOperand(i);
2710     if (Arg.getOpcode() != ISD::UNDEF) {
2711       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2712       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2713         return false;
2714       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2715         return false;
2716     }
2717   }
2718   return true;
2719 }
2720
2721 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2722 /// that point to V2 points to its first element.
2723 static SDOperand NormalizeMask(SDOperand Mask, SelectionDAG &DAG) {
2724   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2725
2726   bool Changed = false;
2727   SmallVector<SDOperand, 8> MaskVec;
2728   unsigned NumElems = Mask.getNumOperands();
2729   for (unsigned i = 0; i != NumElems; ++i) {
2730     SDOperand Arg = Mask.getOperand(i);
2731     if (Arg.getOpcode() != ISD::UNDEF) {
2732       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2733       if (Val > NumElems) {
2734         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2735         Changed = true;
2736       }
2737     }
2738     MaskVec.push_back(Arg);
2739   }
2740
2741   if (Changed)
2742     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getValueType(),
2743                        &MaskVec[0], MaskVec.size());
2744   return Mask;
2745 }
2746
2747 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2748 /// operation of specified width.
2749 static SDOperand getMOVLMask(unsigned NumElems, SelectionDAG &DAG) {
2750   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2751   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2752
2753   SmallVector<SDOperand, 8> MaskVec;
2754   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2755   for (unsigned i = 1; i != NumElems; ++i)
2756     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2757   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2758 }
2759
2760 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2761 /// of specified width.
2762 static SDOperand getUnpacklMask(unsigned NumElems, SelectionDAG &DAG) {
2763   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2764   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2765   SmallVector<SDOperand, 8> MaskVec;
2766   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2767     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
2768     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
2769   }
2770   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2771 }
2772
2773 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
2774 /// of specified width.
2775 static SDOperand getUnpackhMask(unsigned NumElems, SelectionDAG &DAG) {
2776   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2777   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2778   unsigned Half = NumElems/2;
2779   SmallVector<SDOperand, 8> MaskVec;
2780   for (unsigned i = 0; i != Half; ++i) {
2781     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
2782     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
2783   }
2784   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2785 }
2786
2787 /// getZeroVector - Returns a vector of specified type with all zero elements.
2788 ///
2789 static SDOperand getZeroVector(MVT::ValueType VT, SelectionDAG &DAG) {
2790   assert(MVT::isVector(VT) && "Expected a vector type");
2791   unsigned NumElems = getVectorNumElements(VT);
2792   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
2793   bool isFP = MVT::isFloatingPoint(EVT);
2794   SDOperand Zero = isFP ? DAG.getConstantFP(0.0, EVT) : DAG.getConstant(0, EVT);
2795   SmallVector<SDOperand, 8> ZeroVec(NumElems, Zero);
2796   return DAG.getNode(ISD::BUILD_VECTOR, VT, &ZeroVec[0], ZeroVec.size());
2797 }
2798
2799 /// PromoteSplat - Promote a splat of v8i16 or v16i8 to v4i32.
2800 ///
2801 static SDOperand PromoteSplat(SDOperand Op, SelectionDAG &DAG) {
2802   SDOperand V1 = Op.getOperand(0);
2803   SDOperand Mask = Op.getOperand(2);
2804   MVT::ValueType VT = Op.getValueType();
2805   unsigned NumElems = Mask.getNumOperands();
2806   Mask = getUnpacklMask(NumElems, DAG);
2807   while (NumElems != 4) {
2808     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1, Mask);
2809     NumElems >>= 1;
2810   }
2811   V1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, V1);
2812
2813   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
2814   Mask = getZeroVector(MaskVT, DAG);
2815   SDOperand Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v4i32, V1,
2816                                   DAG.getNode(ISD::UNDEF, MVT::v4i32), Mask);
2817   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
2818 }
2819
2820 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2821 /// constant +0.0.
2822 static inline bool isZeroNode(SDOperand Elt) {
2823   return ((isa<ConstantSDNode>(Elt) &&
2824            cast<ConstantSDNode>(Elt)->getValue() == 0) ||
2825           (isa<ConstantFPSDNode>(Elt) &&
2826            cast<ConstantFPSDNode>(Elt)->isExactlyValue(0.0)));
2827 }
2828
2829 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
2830 /// vector and zero or undef vector.
2831 static SDOperand getShuffleVectorZeroOrUndef(SDOperand V2, MVT::ValueType VT,
2832                                              unsigned NumElems, unsigned Idx,
2833                                              bool isZero, SelectionDAG &DAG) {
2834   SDOperand V1 = isZero ? getZeroVector(VT, DAG) : DAG.getNode(ISD::UNDEF, VT);
2835   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2836   MVT::ValueType EVT = MVT::getVectorBaseType(MaskVT);
2837   SDOperand Zero = DAG.getConstant(0, EVT);
2838   SmallVector<SDOperand, 8> MaskVec(NumElems, Zero);
2839   MaskVec[Idx] = DAG.getConstant(NumElems, EVT);
2840   SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2841                                &MaskVec[0], MaskVec.size());
2842   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2843 }
2844
2845 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
2846 ///
2847 static SDOperand LowerBuildVectorv16i8(SDOperand Op, unsigned NonZeros,
2848                                        unsigned NumNonZero, unsigned NumZero,
2849                                        SelectionDAG &DAG, TargetLowering &TLI) {
2850   if (NumNonZero > 8)
2851     return SDOperand();
2852
2853   SDOperand V(0, 0);
2854   bool First = true;
2855   for (unsigned i = 0; i < 16; ++i) {
2856     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
2857     if (ThisIsNonZero && First) {
2858       if (NumZero)
2859         V = getZeroVector(MVT::v8i16, DAG);
2860       else
2861         V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
2862       First = false;
2863     }
2864
2865     if ((i & 1) != 0) {
2866       SDOperand ThisElt(0, 0), LastElt(0, 0);
2867       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
2868       if (LastIsNonZero) {
2869         LastElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i-1));
2870       }
2871       if (ThisIsNonZero) {
2872         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i));
2873         ThisElt = DAG.getNode(ISD::SHL, MVT::i16,
2874                               ThisElt, DAG.getConstant(8, MVT::i8));
2875         if (LastIsNonZero)
2876           ThisElt = DAG.getNode(ISD::OR, MVT::i16, ThisElt, LastElt);
2877       } else
2878         ThisElt = LastElt;
2879
2880       if (ThisElt.Val)
2881         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, ThisElt,
2882                         DAG.getConstant(i/2, TLI.getPointerTy()));
2883     }
2884   }
2885
2886   return DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, V);
2887 }
2888
2889 /// LowerBuildVectorv16i8 - Custom lower build_vector of v8i16.
2890 ///
2891 static SDOperand LowerBuildVectorv8i16(SDOperand Op, unsigned NonZeros,
2892                                        unsigned NumNonZero, unsigned NumZero,
2893                                        SelectionDAG &DAG, TargetLowering &TLI) {
2894   if (NumNonZero > 4)
2895     return SDOperand();
2896
2897   SDOperand V(0, 0);
2898   bool First = true;
2899   for (unsigned i = 0; i < 8; ++i) {
2900     bool isNonZero = (NonZeros & (1 << i)) != 0;
2901     if (isNonZero) {
2902       if (First) {
2903         if (NumZero)
2904           V = getZeroVector(MVT::v8i16, DAG);
2905         else
2906           V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
2907         First = false;
2908       }
2909       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, Op.getOperand(i),
2910                       DAG.getConstant(i, TLI.getPointerTy()));
2911     }
2912   }
2913
2914   return V;
2915 }
2916
2917 SDOperand
2918 X86TargetLowering::LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2919   // All zero's are handled with pxor.
2920   if (ISD::isBuildVectorAllZeros(Op.Val))
2921     return Op;
2922
2923   // All one's are handled with pcmpeqd.
2924   if (ISD::isBuildVectorAllOnes(Op.Val))
2925     return Op;
2926
2927   MVT::ValueType VT = Op.getValueType();
2928   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
2929   unsigned EVTBits = MVT::getSizeInBits(EVT);
2930
2931   unsigned NumElems = Op.getNumOperands();
2932   unsigned NumZero  = 0;
2933   unsigned NumNonZero = 0;
2934   unsigned NonZeros = 0;
2935   std::set<SDOperand> Values;
2936   for (unsigned i = 0; i < NumElems; ++i) {
2937     SDOperand Elt = Op.getOperand(i);
2938     if (Elt.getOpcode() != ISD::UNDEF) {
2939       Values.insert(Elt);
2940       if (isZeroNode(Elt))
2941         NumZero++;
2942       else {
2943         NonZeros |= (1 << i);
2944         NumNonZero++;
2945       }
2946     }
2947   }
2948
2949   if (NumNonZero == 0)
2950     // Must be a mix of zero and undef. Return a zero vector.
2951     return getZeroVector(VT, DAG);
2952
2953   // Splat is obviously ok. Let legalizer expand it to a shuffle.
2954   if (Values.size() == 1)
2955     return SDOperand();
2956
2957   // Special case for single non-zero element.
2958   if (NumNonZero == 1) {
2959     unsigned Idx = CountTrailingZeros_32(NonZeros);
2960     SDOperand Item = Op.getOperand(Idx);
2961     Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
2962     if (Idx == 0)
2963       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
2964       return getShuffleVectorZeroOrUndef(Item, VT, NumElems, Idx,
2965                                          NumZero > 0, DAG);
2966
2967     if (EVTBits == 32) {
2968       // Turn it into a shuffle of zero and zero-extended scalar to vector.
2969       Item = getShuffleVectorZeroOrUndef(Item, VT, NumElems, 0, NumZero > 0,
2970                                          DAG);
2971       MVT::ValueType MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
2972       MVT::ValueType MaskEVT = MVT::getVectorBaseType(MaskVT);
2973       SmallVector<SDOperand, 8> MaskVec;
2974       for (unsigned i = 0; i < NumElems; i++)
2975         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
2976       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2977                                    &MaskVec[0], MaskVec.size());
2978       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, Item,
2979                          DAG.getNode(ISD::UNDEF, VT), Mask);
2980     }
2981   }
2982
2983   // Let legalizer expand 2-wide build_vector's.
2984   if (EVTBits == 64)
2985     return SDOperand();
2986
2987   // If element VT is < 32 bits, convert it to inserts into a zero vector.
2988   if (EVTBits == 8) {
2989     SDOperand V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
2990                                         *this);
2991     if (V.Val) return V;
2992   }
2993
2994   if (EVTBits == 16) {
2995     SDOperand V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
2996                                         *this);
2997     if (V.Val) return V;
2998   }
2999
3000   // If element VT is == 32 bits, turn it into a number of shuffles.
3001   SmallVector<SDOperand, 8> V;
3002   V.resize(NumElems);
3003   if (NumElems == 4 && NumZero > 0) {
3004     for (unsigned i = 0; i < 4; ++i) {
3005       bool isZero = !(NonZeros & (1 << i));
3006       if (isZero)
3007         V[i] = getZeroVector(VT, DAG);
3008       else
3009         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3010     }
3011
3012     for (unsigned i = 0; i < 2; ++i) {
3013       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3014         default: break;
3015         case 0:
3016           V[i] = V[i*2];  // Must be a zero vector.
3017           break;
3018         case 1:
3019           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2+1], V[i*2],
3020                              getMOVLMask(NumElems, DAG));
3021           break;
3022         case 2:
3023           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3024                              getMOVLMask(NumElems, DAG));
3025           break;
3026         case 3:
3027           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3028                              getUnpacklMask(NumElems, DAG));
3029           break;
3030       }
3031     }
3032
3033     // Take advantage of the fact GR32 to VR128 scalar_to_vector (i.e. movd)
3034     // clears the upper bits.
3035     // FIXME: we can do the same for v4f32 case when we know both parts of
3036     // the lower half come from scalar_to_vector (loadf32). We should do
3037     // that in post legalizer dag combiner with target specific hooks.
3038     if (MVT::isInteger(EVT) && (NonZeros & (0x3 << 2)) == 0)
3039       return V[0];
3040     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3041     MVT::ValueType EVT = MVT::getVectorBaseType(MaskVT);
3042     SmallVector<SDOperand, 8> MaskVec;
3043     bool Reverse = (NonZeros & 0x3) == 2;
3044     for (unsigned i = 0; i < 2; ++i)
3045       if (Reverse)
3046         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3047       else
3048         MaskVec.push_back(DAG.getConstant(i, EVT));
3049     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3050     for (unsigned i = 0; i < 2; ++i)
3051       if (Reverse)
3052         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3053       else
3054         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3055     SDOperand ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3056                                      &MaskVec[0], MaskVec.size());
3057     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[0], V[1], ShufMask);
3058   }
3059
3060   if (Values.size() > 2) {
3061     // Expand into a number of unpckl*.
3062     // e.g. for v4f32
3063     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3064     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3065     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3066     SDOperand UnpckMask = getUnpacklMask(NumElems, DAG);
3067     for (unsigned i = 0; i < NumElems; ++i)
3068       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3069     NumElems >>= 1;
3070     while (NumElems != 0) {
3071       for (unsigned i = 0; i < NumElems; ++i)
3072         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i], V[i + NumElems],
3073                            UnpckMask);
3074       NumElems >>= 1;
3075     }
3076     return V[0];
3077   }
3078
3079   return SDOperand();
3080 }
3081
3082 SDOperand
3083 X86TargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
3084   SDOperand V1 = Op.getOperand(0);
3085   SDOperand V2 = Op.getOperand(1);
3086   SDOperand PermMask = Op.getOperand(2);
3087   MVT::ValueType VT = Op.getValueType();
3088   unsigned NumElems = PermMask.getNumOperands();
3089   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
3090   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
3091   bool V1IsSplat = false;
3092   bool V2IsSplat = false;
3093
3094   if (isUndefShuffle(Op.Val))
3095     return DAG.getNode(ISD::UNDEF, VT);
3096
3097   if (isSplatMask(PermMask.Val)) {
3098     if (NumElems <= 4) return Op;
3099     // Promote it to a v4i32 splat.
3100     return PromoteSplat(Op, DAG);
3101   }
3102
3103   if (X86::isMOVLMask(PermMask.Val))
3104     return (V1IsUndef) ? V2 : Op;
3105
3106   if (X86::isMOVSHDUPMask(PermMask.Val) ||
3107       X86::isMOVSLDUPMask(PermMask.Val) ||
3108       X86::isMOVHLPSMask(PermMask.Val) ||
3109       X86::isMOVHPMask(PermMask.Val) ||
3110       X86::isMOVLPMask(PermMask.Val))
3111     return Op;
3112
3113   if (ShouldXformToMOVHLPS(PermMask.Val) ||
3114       ShouldXformToMOVLP(V1.Val, V2.Val, PermMask.Val))
3115     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3116
3117   bool Commuted = false;
3118   V1IsSplat = isSplatVector(V1.Val);
3119   V2IsSplat = isSplatVector(V2.Val);
3120   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
3121     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3122     std::swap(V1IsSplat, V2IsSplat);
3123     std::swap(V1IsUndef, V2IsUndef);
3124     Commuted = true;
3125   }
3126
3127   if (isCommutedMOVL(PermMask.Val, V2IsSplat, V2IsUndef)) {
3128     if (V2IsUndef) return V1;
3129     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3130     if (V2IsSplat) {
3131       // V2 is a splat, so the mask may be malformed. That is, it may point
3132       // to any V2 element. The instruction selectior won't like this. Get
3133       // a corrected mask and commute to form a proper MOVS{S|D}.
3134       SDOperand NewMask = getMOVLMask(NumElems, DAG);
3135       if (NewMask.Val != PermMask.Val)
3136         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3137     }
3138     return Op;
3139   }
3140
3141   if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3142       X86::isUNPCKLMask(PermMask.Val) ||
3143       X86::isUNPCKHMask(PermMask.Val))
3144     return Op;
3145
3146   if (V2IsSplat) {
3147     // Normalize mask so all entries that point to V2 points to its first
3148     // element then try to match unpck{h|l} again. If match, return a
3149     // new vector_shuffle with the corrected mask.
3150     SDOperand NewMask = NormalizeMask(PermMask, DAG);
3151     if (NewMask.Val != PermMask.Val) {
3152       if (X86::isUNPCKLMask(PermMask.Val, true)) {
3153         SDOperand NewMask = getUnpacklMask(NumElems, DAG);
3154         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3155       } else if (X86::isUNPCKHMask(PermMask.Val, true)) {
3156         SDOperand NewMask = getUnpackhMask(NumElems, DAG);
3157         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3158       }
3159     }
3160   }
3161
3162   // Normalize the node to match x86 shuffle ops if needed
3163   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.Val))
3164       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3165
3166   if (Commuted) {
3167     // Commute is back and try unpck* again.
3168     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3169     if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3170         X86::isUNPCKLMask(PermMask.Val) ||
3171         X86::isUNPCKHMask(PermMask.Val))
3172       return Op;
3173   }
3174
3175   // If VT is integer, try PSHUF* first, then SHUFP*.
3176   if (MVT::isInteger(VT)) {
3177     if (X86::isPSHUFDMask(PermMask.Val) ||
3178         X86::isPSHUFHWMask(PermMask.Val) ||
3179         X86::isPSHUFLWMask(PermMask.Val)) {
3180       if (V2.getOpcode() != ISD::UNDEF)
3181         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3182                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3183       return Op;
3184     }
3185
3186     if (X86::isSHUFPMask(PermMask.Val))
3187       return Op;
3188
3189     // Handle v8i16 shuffle high / low shuffle node pair.
3190     if (VT == MVT::v8i16 && isPSHUFHW_PSHUFLWMask(PermMask.Val)) {
3191       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3192       MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3193       SmallVector<SDOperand, 8> MaskVec;
3194       for (unsigned i = 0; i != 4; ++i)
3195         MaskVec.push_back(PermMask.getOperand(i));
3196       for (unsigned i = 4; i != 8; ++i)
3197         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3198       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3199                                    &MaskVec[0], MaskVec.size());
3200       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3201       MaskVec.clear();
3202       for (unsigned i = 0; i != 4; ++i)
3203         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3204       for (unsigned i = 4; i != 8; ++i)
3205         MaskVec.push_back(PermMask.getOperand(i));
3206       Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0],MaskVec.size());
3207       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3208     }
3209   } else {
3210     // Floating point cases in the other order.
3211     if (X86::isSHUFPMask(PermMask.Val))
3212       return Op;
3213     if (X86::isPSHUFDMask(PermMask.Val) ||
3214         X86::isPSHUFHWMask(PermMask.Val) ||
3215         X86::isPSHUFLWMask(PermMask.Val)) {
3216       if (V2.getOpcode() != ISD::UNDEF)
3217         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3218                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3219       return Op;
3220     }
3221   }
3222
3223   if (NumElems == 4) {
3224     MVT::ValueType MaskVT = PermMask.getValueType();
3225     MVT::ValueType MaskEVT = MVT::getVectorBaseType(MaskVT);
3226     SmallVector<std::pair<int, int>, 8> Locs;
3227     Locs.reserve(NumElems);
3228     SmallVector<SDOperand, 8> Mask1(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3229     SmallVector<SDOperand, 8> Mask2(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3230     unsigned NumHi = 0;
3231     unsigned NumLo = 0;
3232     // If no more than two elements come from either vector. This can be
3233     // implemented with two shuffles. First shuffle gather the elements.
3234     // The second shuffle, which takes the first shuffle as both of its
3235     // vector operands, put the elements into the right order.
3236     for (unsigned i = 0; i != NumElems; ++i) {
3237       SDOperand Elt = PermMask.getOperand(i);
3238       if (Elt.getOpcode() == ISD::UNDEF) {
3239         Locs[i] = std::make_pair(-1, -1);
3240       } else {
3241         unsigned Val = cast<ConstantSDNode>(Elt)->getValue();
3242         if (Val < NumElems) {
3243           Locs[i] = std::make_pair(0, NumLo);
3244           Mask1[NumLo] = Elt;
3245           NumLo++;
3246         } else {
3247           Locs[i] = std::make_pair(1, NumHi);
3248           if (2+NumHi < NumElems)
3249             Mask1[2+NumHi] = Elt;
3250           NumHi++;
3251         }
3252       }
3253     }
3254     if (NumLo <= 2 && NumHi <= 2) {
3255       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3256                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3257                                    &Mask1[0], Mask1.size()));
3258       for (unsigned i = 0; i != NumElems; ++i) {
3259         if (Locs[i].first == -1)
3260           continue;
3261         else {
3262           unsigned Idx = (i < NumElems/2) ? 0 : NumElems;
3263           Idx += Locs[i].first * (NumElems/2) + Locs[i].second;
3264           Mask2[i] = DAG.getConstant(Idx, MaskEVT);
3265         }
3266       }
3267
3268       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1,
3269                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3270                                      &Mask2[0], Mask2.size()));
3271     }
3272
3273     // Break it into (shuffle shuffle_hi, shuffle_lo).
3274     Locs.clear();
3275     SmallVector<SDOperand,8> LoMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3276     SmallVector<SDOperand,8> HiMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3277     SmallVector<SDOperand,8> *MaskPtr = &LoMask;
3278     unsigned MaskIdx = 0;
3279     unsigned LoIdx = 0;
3280     unsigned HiIdx = NumElems/2;
3281     for (unsigned i = 0; i != NumElems; ++i) {
3282       if (i == NumElems/2) {
3283         MaskPtr = &HiMask;
3284         MaskIdx = 1;
3285         LoIdx = 0;
3286         HiIdx = NumElems/2;
3287       }
3288       SDOperand Elt = PermMask.getOperand(i);
3289       if (Elt.getOpcode() == ISD::UNDEF) {
3290         Locs[i] = std::make_pair(-1, -1);
3291       } else if (cast<ConstantSDNode>(Elt)->getValue() < NumElems) {
3292         Locs[i] = std::make_pair(MaskIdx, LoIdx);
3293         (*MaskPtr)[LoIdx] = Elt;
3294         LoIdx++;
3295       } else {
3296         Locs[i] = std::make_pair(MaskIdx, HiIdx);
3297         (*MaskPtr)[HiIdx] = Elt;
3298         HiIdx++;
3299       }
3300     }
3301
3302     SDOperand LoShuffle =
3303       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3304                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3305                               &LoMask[0], LoMask.size()));
3306     SDOperand HiShuffle =
3307       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3308                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3309                               &HiMask[0], HiMask.size()));
3310     SmallVector<SDOperand, 8> MaskOps;
3311     for (unsigned i = 0; i != NumElems; ++i) {
3312       if (Locs[i].first == -1) {
3313         MaskOps.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3314       } else {
3315         unsigned Idx = Locs[i].first * NumElems + Locs[i].second;
3316         MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
3317       }
3318     }
3319     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, LoShuffle, HiShuffle,
3320                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3321                                    &MaskOps[0], MaskOps.size()));
3322   }
3323
3324   return SDOperand();
3325 }
3326
3327 SDOperand
3328 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3329   if (!isa<ConstantSDNode>(Op.getOperand(1)))
3330     return SDOperand();
3331
3332   MVT::ValueType VT = Op.getValueType();
3333   // TODO: handle v16i8.
3334   if (MVT::getSizeInBits(VT) == 16) {
3335     // Transform it so it match pextrw which produces a 32-bit result.
3336     MVT::ValueType EVT = (MVT::ValueType)(VT+1);
3337     SDOperand Extract = DAG.getNode(X86ISD::PEXTRW, EVT,
3338                                     Op.getOperand(0), Op.getOperand(1));
3339     SDOperand Assert  = DAG.getNode(ISD::AssertZext, EVT, Extract,
3340                                     DAG.getValueType(VT));
3341     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
3342   } else if (MVT::getSizeInBits(VT) == 32) {
3343     SDOperand Vec = Op.getOperand(0);
3344     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3345     if (Idx == 0)
3346       return Op;
3347     // SHUFPS the element to the lowest double word, then movss.
3348     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3349     SmallVector<SDOperand, 8> IdxVec;
3350     IdxVec.push_back(DAG.getConstant(Idx, MVT::getVectorBaseType(MaskVT)));
3351     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3352     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3353     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3354     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3355                                  &IdxVec[0], IdxVec.size());
3356     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3357                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3358     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3359                        DAG.getConstant(0, getPointerTy()));
3360   } else if (MVT::getSizeInBits(VT) == 64) {
3361     SDOperand Vec = Op.getOperand(0);
3362     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3363     if (Idx == 0)
3364       return Op;
3365
3366     // UNPCKHPD the element to the lowest double word, then movsd.
3367     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
3368     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
3369     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3370     SmallVector<SDOperand, 8> IdxVec;
3371     IdxVec.push_back(DAG.getConstant(1, MVT::getVectorBaseType(MaskVT)));
3372     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3373     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3374                                  &IdxVec[0], IdxVec.size());
3375     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3376                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3377     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3378                        DAG.getConstant(0, getPointerTy()));
3379   }
3380
3381   return SDOperand();
3382 }
3383
3384 SDOperand
3385 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3386   // Transform it so it match pinsrw which expects a 16-bit value in a GR32
3387   // as its second argument.
3388   MVT::ValueType VT = Op.getValueType();
3389   MVT::ValueType BaseVT = MVT::getVectorBaseType(VT);
3390   SDOperand N0 = Op.getOperand(0);
3391   SDOperand N1 = Op.getOperand(1);
3392   SDOperand N2 = Op.getOperand(2);
3393   if (MVT::getSizeInBits(BaseVT) == 16) {
3394     if (N1.getValueType() != MVT::i32)
3395       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
3396     if (N2.getValueType() != MVT::i32)
3397       N2 = DAG.getConstant(cast<ConstantSDNode>(N2)->getValue(), MVT::i32);
3398     return DAG.getNode(X86ISD::PINSRW, VT, N0, N1, N2);
3399   } else if (MVT::getSizeInBits(BaseVT) == 32) {
3400     unsigned Idx = cast<ConstantSDNode>(N2)->getValue();
3401     if (Idx == 0) {
3402       // Use a movss.
3403       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, N1);
3404       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3405       MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3406       SmallVector<SDOperand, 8> MaskVec;
3407       MaskVec.push_back(DAG.getConstant(4, BaseVT));
3408       for (unsigned i = 1; i <= 3; ++i)
3409         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3410       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, N0, N1,
3411                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3412                                      &MaskVec[0], MaskVec.size()));
3413     } else {
3414       // Use two pinsrw instructions to insert a 32 bit value.
3415       Idx <<= 1;
3416       if (MVT::isFloatingPoint(N1.getValueType())) {
3417         if (ISD::isNON_EXTLoad(N1.Val)) {
3418           // Just load directly from f32mem to GR32.
3419           LoadSDNode *LD = cast<LoadSDNode>(N1);
3420           N1 = DAG.getLoad(MVT::i32, LD->getChain(), LD->getBasePtr(),
3421                            LD->getSrcValue(), LD->getSrcValueOffset());
3422         } else {
3423           N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4f32, N1);
3424           N1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, N1);
3425           N1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32, N1,
3426                            DAG.getConstant(0, getPointerTy()));
3427         }
3428       }
3429       N0 = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, N0);
3430       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3431                        DAG.getConstant(Idx, getPointerTy()));
3432       N1 = DAG.getNode(ISD::SRL, MVT::i32, N1, DAG.getConstant(16, MVT::i8));
3433       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3434                        DAG.getConstant(Idx+1, getPointerTy()));
3435       return DAG.getNode(ISD::BIT_CONVERT, VT, N0);
3436     }
3437   }
3438
3439   return SDOperand();
3440 }
3441
3442 SDOperand
3443 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
3444   SDOperand AnyExt = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, Op.getOperand(0));
3445   return DAG.getNode(X86ISD::S2VEC, Op.getValueType(), AnyExt);
3446 }
3447
3448 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
3449 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
3450 // one of the above mentioned nodes. It has to be wrapped because otherwise
3451 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
3452 // be used to form addressing mode. These wrapped nodes will be selected
3453 // into MOV32ri.
3454 SDOperand
3455 X86TargetLowering::LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
3456   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3457   SDOperand Result = DAG.getTargetConstantPool(CP->getConstVal(),
3458                                                getPointerTy(),
3459                                                CP->getAlignment());
3460   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3461   // With PIC, the address is actually $g + Offset.
3462   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3463       !Subtarget->isPICStyleRIPRel()) {
3464     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3465                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3466                          Result);
3467   }
3468
3469   return Result;
3470 }
3471
3472 SDOperand
3473 X86TargetLowering::LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
3474   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3475   SDOperand Result = DAG.getTargetGlobalAddress(GV, getPointerTy());
3476   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3477   // With PIC, the address is actually $g + Offset.
3478   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3479       !Subtarget->isPICStyleRIPRel()) {
3480     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3481                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3482                          Result);
3483   }
3484
3485   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
3486   // load the value at address GV, not the value of GV itself. This means that
3487   // the GlobalAddress must be in the base or index register of the address, not
3488   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
3489   // The same applies for external symbols during PIC codegen
3490   if (Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false))
3491     Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), Result, NULL, 0);
3492
3493   return Result;
3494 }
3495
3496 SDOperand
3497 X86TargetLowering::LowerExternalSymbol(SDOperand Op, SelectionDAG &DAG) {
3498   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
3499   SDOperand Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
3500   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3501   // With PIC, the address is actually $g + Offset.
3502   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3503       !Subtarget->isPICStyleRIPRel()) {
3504     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3505                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3506                          Result);
3507   }
3508
3509   return Result;
3510 }
3511
3512 SDOperand X86TargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
3513   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3514   SDOperand Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
3515   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3516   // With PIC, the address is actually $g + Offset.
3517   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3518       !Subtarget->isPICStyleRIPRel()) {
3519     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3520                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3521                          Result);
3522   }
3523
3524   return Result;
3525 }
3526
3527 SDOperand X86TargetLowering::LowerShift(SDOperand Op, SelectionDAG &DAG) {
3528     assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
3529            "Not an i64 shift!");
3530     bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
3531     SDOperand ShOpLo = Op.getOperand(0);
3532     SDOperand ShOpHi = Op.getOperand(1);
3533     SDOperand ShAmt  = Op.getOperand(2);
3534     SDOperand Tmp1 = isSRA ?
3535       DAG.getNode(ISD::SRA, MVT::i32, ShOpHi, DAG.getConstant(31, MVT::i8)) :
3536       DAG.getConstant(0, MVT::i32);
3537
3538     SDOperand Tmp2, Tmp3;
3539     if (Op.getOpcode() == ISD::SHL_PARTS) {
3540       Tmp2 = DAG.getNode(X86ISD::SHLD, MVT::i32, ShOpHi, ShOpLo, ShAmt);
3541       Tmp3 = DAG.getNode(ISD::SHL, MVT::i32, ShOpLo, ShAmt);
3542     } else {
3543       Tmp2 = DAG.getNode(X86ISD::SHRD, MVT::i32, ShOpLo, ShOpHi, ShAmt);
3544       Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, MVT::i32, ShOpHi, ShAmt);
3545     }
3546
3547     const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3548     SDOperand AndNode = DAG.getNode(ISD::AND, MVT::i8, ShAmt,
3549                                     DAG.getConstant(32, MVT::i8));
3550     SDOperand COps[]={DAG.getEntryNode(), AndNode, DAG.getConstant(0, MVT::i8)};
3551     SDOperand InFlag = DAG.getNode(X86ISD::CMP, VTs, 2, COps, 3).getValue(1);
3552
3553     SDOperand Hi, Lo;
3554     SDOperand CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3555
3556     VTs = DAG.getNodeValueTypes(MVT::i32, MVT::Flag);
3557     SmallVector<SDOperand, 4> Ops;
3558     if (Op.getOpcode() == ISD::SHL_PARTS) {
3559       Ops.push_back(Tmp2);
3560       Ops.push_back(Tmp3);
3561       Ops.push_back(CC);
3562       Ops.push_back(InFlag);
3563       Hi = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3564       InFlag = Hi.getValue(1);
3565
3566       Ops.clear();
3567       Ops.push_back(Tmp3);
3568       Ops.push_back(Tmp1);
3569       Ops.push_back(CC);
3570       Ops.push_back(InFlag);
3571       Lo = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3572     } else {
3573       Ops.push_back(Tmp2);
3574       Ops.push_back(Tmp3);
3575       Ops.push_back(CC);
3576       Ops.push_back(InFlag);
3577       Lo = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3578       InFlag = Lo.getValue(1);
3579
3580       Ops.clear();
3581       Ops.push_back(Tmp3);
3582       Ops.push_back(Tmp1);
3583       Ops.push_back(CC);
3584       Ops.push_back(InFlag);
3585       Hi = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3586     }
3587
3588     VTs = DAG.getNodeValueTypes(MVT::i32, MVT::i32);
3589     Ops.clear();
3590     Ops.push_back(Lo);
3591     Ops.push_back(Hi);
3592     return DAG.getNode(ISD::MERGE_VALUES, VTs, 2, &Ops[0], Ops.size());
3593 }
3594
3595 SDOperand X86TargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
3596   assert(Op.getOperand(0).getValueType() <= MVT::i64 &&
3597          Op.getOperand(0).getValueType() >= MVT::i16 &&
3598          "Unknown SINT_TO_FP to lower!");
3599
3600   SDOperand Result;
3601   MVT::ValueType SrcVT = Op.getOperand(0).getValueType();
3602   unsigned Size = MVT::getSizeInBits(SrcVT)/8;
3603   MachineFunction &MF = DAG.getMachineFunction();
3604   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
3605   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3606   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Op.getOperand(0),
3607                                  StackSlot, NULL, 0);
3608
3609   // Build the FILD
3610   SDVTList Tys;
3611   if (X86ScalarSSE)
3612     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
3613   else
3614     Tys = DAG.getVTList(MVT::f64, MVT::Other);
3615   SmallVector<SDOperand, 8> Ops;
3616   Ops.push_back(Chain);
3617   Ops.push_back(StackSlot);
3618   Ops.push_back(DAG.getValueType(SrcVT));
3619   Result = DAG.getNode(X86ScalarSSE ? X86ISD::FILD_FLAG :X86ISD::FILD,
3620                        Tys, &Ops[0], Ops.size());
3621
3622   if (X86ScalarSSE) {
3623     Chain = Result.getValue(1);
3624     SDOperand InFlag = Result.getValue(2);
3625
3626     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
3627     // shouldn't be necessary except that RFP cannot be live across
3628     // multiple blocks. When stackifier is fixed, they can be uncoupled.
3629     MachineFunction &MF = DAG.getMachineFunction();
3630     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
3631     SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3632     Tys = DAG.getVTList(MVT::Other);
3633     SmallVector<SDOperand, 8> Ops;
3634     Ops.push_back(Chain);
3635     Ops.push_back(Result);
3636     Ops.push_back(StackSlot);
3637     Ops.push_back(DAG.getValueType(Op.getValueType()));
3638     Ops.push_back(InFlag);
3639     Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
3640     Result = DAG.getLoad(Op.getValueType(), Chain, StackSlot, NULL, 0);
3641   }
3642
3643   return Result;
3644 }
3645
3646 SDOperand X86TargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
3647   assert(Op.getValueType() <= MVT::i64 && Op.getValueType() >= MVT::i16 &&
3648          "Unknown FP_TO_SINT to lower!");
3649   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
3650   // stack slot.
3651   MachineFunction &MF = DAG.getMachineFunction();
3652   unsigned MemSize = MVT::getSizeInBits(Op.getValueType())/8;
3653   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3654   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3655
3656   unsigned Opc;
3657   switch (Op.getValueType()) {
3658     default: assert(0 && "Invalid FP_TO_SINT to lower!");
3659     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
3660     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
3661     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
3662   }
3663
3664   SDOperand Chain = DAG.getEntryNode();
3665   SDOperand Value = Op.getOperand(0);
3666   if (X86ScalarSSE) {
3667     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
3668     Chain = DAG.getStore(Chain, Value, StackSlot, NULL, 0);
3669     SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other);
3670     SDOperand Ops[] = {
3671       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
3672     };
3673     Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
3674     Chain = Value.getValue(1);
3675     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3676     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3677   }
3678
3679   // Build the FP_TO_INT*_IN_MEM
3680   SDOperand Ops[] = { Chain, Value, StackSlot };
3681   SDOperand FIST = DAG.getNode(Opc, MVT::Other, Ops, 3);
3682
3683   // Load the result.
3684   return DAG.getLoad(Op.getValueType(), FIST, StackSlot, NULL, 0);
3685 }
3686
3687 SDOperand X86TargetLowering::LowerFABS(SDOperand Op, SelectionDAG &DAG) {
3688   MVT::ValueType VT = Op.getValueType();
3689   const Type *OpNTy =  MVT::getTypeForValueType(VT);
3690   std::vector<Constant*> CV;
3691   if (VT == MVT::f64) {
3692     CV.push_back(ConstantFP::get(OpNTy, BitsToDouble(~(1ULL << 63))));
3693     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3694   } else {
3695     CV.push_back(ConstantFP::get(OpNTy, BitsToFloat(~(1U << 31))));
3696     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3697     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3698     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3699   }
3700   Constant *CS = ConstantStruct::get(CV);
3701   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3702   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
3703   SmallVector<SDOperand, 3> Ops;
3704   Ops.push_back(DAG.getEntryNode());
3705   Ops.push_back(CPIdx);
3706   Ops.push_back(DAG.getSrcValue(NULL));
3707   SDOperand Mask = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3708   return DAG.getNode(X86ISD::FAND, VT, Op.getOperand(0), Mask);
3709 }
3710
3711 SDOperand X86TargetLowering::LowerFNEG(SDOperand Op, SelectionDAG &DAG) {
3712   MVT::ValueType VT = Op.getValueType();
3713   const Type *OpNTy =  MVT::getTypeForValueType(VT);
3714   std::vector<Constant*> CV;
3715   if (VT == MVT::f64) {
3716     CV.push_back(ConstantFP::get(OpNTy, BitsToDouble(1ULL << 63)));
3717     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3718   } else {
3719     CV.push_back(ConstantFP::get(OpNTy, BitsToFloat(1U << 31)));
3720     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3721     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3722     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3723   }
3724   Constant *CS = ConstantStruct::get(CV);
3725   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3726   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
3727   SmallVector<SDOperand, 3> Ops;
3728   Ops.push_back(DAG.getEntryNode());
3729   Ops.push_back(CPIdx);
3730   Ops.push_back(DAG.getSrcValue(NULL));
3731   SDOperand Mask = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3732   return DAG.getNode(X86ISD::FXOR, VT, Op.getOperand(0), Mask);
3733 }
3734
3735 SDOperand X86TargetLowering::LowerFCOPYSIGN(SDOperand Op, SelectionDAG &DAG) {
3736   SDOperand Op0 = Op.getOperand(0);
3737   SDOperand Op1 = Op.getOperand(1);
3738   MVT::ValueType VT = Op.getValueType();
3739   MVT::ValueType SrcVT = Op1.getValueType();
3740   const Type *SrcTy =  MVT::getTypeForValueType(SrcVT);
3741
3742   // If second operand is smaller, extend it first.
3743   if (MVT::getSizeInBits(SrcVT) < MVT::getSizeInBits(VT)) {
3744     Op1 = DAG.getNode(ISD::FP_EXTEND, VT, Op1);
3745     SrcVT = VT;
3746   }
3747
3748   // First get the sign bit of second operand.
3749   std::vector<Constant*> CV;
3750   if (SrcVT == MVT::f64) {
3751     CV.push_back(ConstantFP::get(SrcTy, BitsToDouble(1ULL << 63)));
3752     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3753   } else {
3754     CV.push_back(ConstantFP::get(SrcTy, BitsToFloat(1U << 31)));
3755     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3756     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3757     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3758   }
3759   Constant *CS = ConstantStruct::get(CV);
3760   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3761   SDVTList Tys = DAG.getVTList(SrcVT, MVT::Other);
3762   SmallVector<SDOperand, 3> Ops;
3763   Ops.push_back(DAG.getEntryNode());
3764   Ops.push_back(CPIdx);
3765   Ops.push_back(DAG.getSrcValue(NULL));
3766   SDOperand Mask1 = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3767   SDOperand SignBit = DAG.getNode(X86ISD::FAND, SrcVT, Op1, Mask1);
3768
3769   // Shift sign bit right or left if the two operands have different types.
3770   if (MVT::getSizeInBits(SrcVT) > MVT::getSizeInBits(VT)) {
3771     // Op0 is MVT::f32, Op1 is MVT::f64.
3772     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2f64, SignBit);
3773     SignBit = DAG.getNode(X86ISD::FSRL, MVT::v2f64, SignBit,
3774                           DAG.getConstant(32, MVT::i32));
3775     SignBit = DAG.getNode(ISD::BIT_CONVERT, MVT::v4f32, SignBit);
3776     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::f32, SignBit,
3777                           DAG.getConstant(0, getPointerTy()));
3778   }
3779
3780   // Clear first operand sign bit.
3781   CV.clear();
3782   if (VT == MVT::f64) {
3783     CV.push_back(ConstantFP::get(SrcTy, BitsToDouble(~(1ULL << 63))));
3784     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3785   } else {
3786     CV.push_back(ConstantFP::get(SrcTy, BitsToFloat(~(1U << 31))));
3787     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3788     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3789     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3790   }
3791   CS = ConstantStruct::get(CV);
3792   CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3793   Tys = DAG.getVTList(VT, MVT::Other);
3794   Ops.clear();
3795   Ops.push_back(DAG.getEntryNode());
3796   Ops.push_back(CPIdx);
3797   Ops.push_back(DAG.getSrcValue(NULL));
3798   SDOperand Mask2 = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3799   SDOperand Val = DAG.getNode(X86ISD::FAND, VT, Op0, Mask2);
3800
3801   // Or the value with the sign bit.
3802   return DAG.getNode(X86ISD::FOR, VT, Val, SignBit);
3803 }
3804
3805 SDOperand X86TargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG,
3806                                         SDOperand Chain) {
3807   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
3808   SDOperand Cond;
3809   SDOperand Op0 = Op.getOperand(0);
3810   SDOperand Op1 = Op.getOperand(1);
3811   SDOperand CC = Op.getOperand(2);
3812   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
3813   const MVT::ValueType *VTs1 = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3814   const MVT::ValueType *VTs2 = DAG.getNodeValueTypes(MVT::i8, MVT::Flag);
3815   bool isFP = MVT::isFloatingPoint(Op.getOperand(1).getValueType());
3816   unsigned X86CC;
3817
3818   if (translateX86CC(cast<CondCodeSDNode>(CC)->get(), isFP, X86CC,
3819                      Op0, Op1, DAG)) {
3820     SDOperand Ops1[] = { Chain, Op0, Op1 };
3821     Cond = DAG.getNode(X86ISD::CMP, VTs1, 2, Ops1, 3).getValue(1);
3822     SDOperand Ops2[] = { DAG.getConstant(X86CC, MVT::i8), Cond };
3823     return DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3824   }
3825
3826   assert(isFP && "Illegal integer SetCC!");
3827
3828   SDOperand COps[] = { Chain, Op0, Op1 };
3829   Cond = DAG.getNode(X86ISD::CMP, VTs1, 2, COps, 3).getValue(1);
3830
3831   switch (SetCCOpcode) {
3832   default: assert(false && "Illegal floating point SetCC!");
3833   case ISD::SETOEQ: {  // !PF & ZF
3834     SDOperand Ops1[] = { DAG.getConstant(X86::COND_NP, MVT::i8), Cond };
3835     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops1, 2);
3836     SDOperand Ops2[] = { DAG.getConstant(X86::COND_E, MVT::i8),
3837                          Tmp1.getValue(1) };
3838     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3839     return DAG.getNode(ISD::AND, MVT::i8, Tmp1, Tmp2);
3840   }
3841   case ISD::SETUNE: {  // PF | !ZF
3842     SDOperand Ops1[] = { DAG.getConstant(X86::COND_P, MVT::i8), Cond };
3843     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops1, 2);
3844     SDOperand Ops2[] = { DAG.getConstant(X86::COND_NE, MVT::i8),
3845                          Tmp1.getValue(1) };
3846     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3847     return DAG.getNode(ISD::OR, MVT::i8, Tmp1, Tmp2);
3848   }
3849   }
3850 }
3851
3852 SDOperand X86TargetLowering::LowerSELECT(SDOperand Op, SelectionDAG &DAG) {
3853   bool addTest = true;
3854   SDOperand Chain = DAG.getEntryNode();
3855   SDOperand Cond  = Op.getOperand(0);
3856   SDOperand CC;
3857   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3858
3859   if (Cond.getOpcode() == ISD::SETCC)
3860     Cond = LowerSETCC(Cond, DAG, Chain);
3861
3862   if (Cond.getOpcode() == X86ISD::SETCC) {
3863     CC = Cond.getOperand(0);
3864
3865     // If condition flag is set by a X86ISD::CMP, then make a copy of it
3866     // (since flag operand cannot be shared). Use it as the condition setting
3867     // operand in place of the X86ISD::SETCC.
3868     // If the X86ISD::SETCC has more than one use, then perhaps it's better
3869     // to use a test instead of duplicating the X86ISD::CMP (for register
3870     // pressure reason)?
3871     SDOperand Cmp = Cond.getOperand(1);
3872     unsigned Opc = Cmp.getOpcode();
3873     bool IllegalFPCMov = !X86ScalarSSE &&
3874       MVT::isFloatingPoint(Op.getValueType()) &&
3875       !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
3876     if ((Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI) &&
3877         !IllegalFPCMov) {
3878       SDOperand Ops[] = { Chain, Cmp.getOperand(1), Cmp.getOperand(2) };
3879       Cond = DAG.getNode(Opc, VTs, 2, Ops, 3);
3880       addTest = false;
3881     }
3882   }
3883
3884   if (addTest) {
3885     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3886     SDOperand Ops[] = { Chain, Cond, DAG.getConstant(0, MVT::i8) };
3887     Cond = DAG.getNode(X86ISD::CMP, VTs, 2, Ops, 3);
3888   }
3889
3890   VTs = DAG.getNodeValueTypes(Op.getValueType(), MVT::Flag);
3891   SmallVector<SDOperand, 4> Ops;
3892   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
3893   // condition is true.
3894   Ops.push_back(Op.getOperand(2));
3895   Ops.push_back(Op.getOperand(1));
3896   Ops.push_back(CC);
3897   Ops.push_back(Cond.getValue(1));
3898   return DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3899 }
3900
3901 SDOperand X86TargetLowering::LowerBRCOND(SDOperand Op, SelectionDAG &DAG) {
3902   bool addTest = true;
3903   SDOperand Chain = Op.getOperand(0);
3904   SDOperand Cond  = Op.getOperand(1);
3905   SDOperand Dest  = Op.getOperand(2);
3906   SDOperand CC;
3907   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3908
3909   if (Cond.getOpcode() == ISD::SETCC)
3910     Cond = LowerSETCC(Cond, DAG, Chain);
3911
3912   if (Cond.getOpcode() == X86ISD::SETCC) {
3913     CC = Cond.getOperand(0);
3914
3915     // If condition flag is set by a X86ISD::CMP, then make a copy of it
3916     // (since flag operand cannot be shared). Use it as the condition setting
3917     // operand in place of the X86ISD::SETCC.
3918     // If the X86ISD::SETCC has more than one use, then perhaps it's better
3919     // to use a test instead of duplicating the X86ISD::CMP (for register
3920     // pressure reason)?
3921     SDOperand Cmp = Cond.getOperand(1);
3922     unsigned Opc = Cmp.getOpcode();
3923     if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI) {
3924       SDOperand Ops[] = { Chain, Cmp.getOperand(1), Cmp.getOperand(2) };
3925       Cond = DAG.getNode(Opc, VTs, 2, Ops, 3);
3926       addTest = false;
3927     }
3928   }
3929
3930   if (addTest) {
3931     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3932     SDOperand Ops[] = { Chain, Cond, DAG.getConstant(0, MVT::i8) };
3933     Cond = DAG.getNode(X86ISD::CMP, VTs, 2, Ops, 3);
3934   }
3935   return DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
3936                      Cond, Op.getOperand(2), CC, Cond.getValue(1));
3937 }
3938
3939 SDOperand X86TargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG) {
3940   unsigned CallingConv= cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3941
3942   if (Subtarget->is64Bit())
3943     return LowerX86_64CCCCallTo(Op, DAG);
3944   else
3945     switch (CallingConv) {
3946     default:
3947       assert(0 && "Unsupported calling convention");
3948     case CallingConv::Fast:
3949       if (EnableFastCC) {
3950         return LowerFastCCCallTo(Op, DAG);
3951       }
3952       // Falls through
3953     case CallingConv::C:
3954       return LowerCCCCallTo(Op, DAG);
3955     case CallingConv::X86_StdCall:
3956       return LowerCCCCallTo(Op, DAG, true);
3957     case CallingConv::X86_FastCall:
3958       return LowerFastCCCallTo(Op, DAG, true);
3959     }
3960 }
3961
3962 SDOperand X86TargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG) {
3963   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
3964
3965   // Support up returning up to two registers.
3966   MVT::ValueType VTs[2];
3967   unsigned DestRegs[2];
3968   unsigned NumRegs = Op.getNumOperands() / 2;
3969   assert(NumRegs <= 2 && "Can only return up to two regs!");
3970
3971   for (unsigned i = 0; i != NumRegs; ++i)
3972     VTs[i] = Op.getOperand(i*2+1).getValueType();
3973
3974   // Determine which register each value should be copied into.
3975   GetRetValueLocs(VTs, NumRegs, DestRegs, Subtarget,
3976                   DAG.getMachineFunction().getFunction()->getCallingConv());
3977
3978   // If this is the first return lowered for this function, add the regs to the
3979   // liveout set for the function.
3980   if (DAG.getMachineFunction().liveout_empty()) {
3981     for (unsigned i = 0; i != NumRegs; ++i)
3982       DAG.getMachineFunction().addLiveOut(DestRegs[i]);
3983   }
3984
3985   SDOperand Chain = Op.getOperand(0);
3986   SDOperand Flag;
3987
3988   // Copy the result values into the output registers.
3989   if (NumRegs != 1 || DestRegs[0] != X86::ST0) {
3990     for (unsigned i = 0; i != NumRegs; ++i) {
3991       Chain = DAG.getCopyToReg(Chain, DestRegs[i], Op.getOperand(i*2+1), Flag);
3992       Flag = Chain.getValue(1);
3993     }
3994   } else {
3995     // We need to handle a destination of ST0 specially, because it isn't really
3996     // a register.
3997     SDOperand Value = Op.getOperand(1);
3998
3999     // If this is an FP return with ScalarSSE, we need to move the value from
4000     // an XMM register onto the fp-stack.
4001     if (X86ScalarSSE) {
4002       SDOperand MemLoc;
4003
4004       // If this is a load into a scalarsse value, don't store the loaded value
4005       // back to the stack, only to reload it: just replace the scalar-sse load.
4006       if (ISD::isNON_EXTLoad(Value.Val) &&
4007           (Chain == Value.getValue(1) || Chain == Value.getOperand(0))) {
4008         Chain  = Value.getOperand(0);
4009         MemLoc = Value.getOperand(1);
4010       } else {
4011         // Spill the value to memory and reload it into top of stack.
4012         unsigned Size = MVT::getSizeInBits(VTs[0])/8;
4013         MachineFunction &MF = DAG.getMachineFunction();
4014         int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4015         MemLoc = DAG.getFrameIndex(SSFI, getPointerTy());
4016         Chain = DAG.getStore(Op.getOperand(0), Value, MemLoc, NULL, 0);
4017       }
4018       SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other);
4019       SDOperand Ops[] = { Chain, MemLoc, DAG.getValueType(VTs[0]) };
4020       Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
4021       Chain = Value.getValue(1);
4022     }
4023
4024     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4025     SDOperand Ops[] = { Chain, Value };
4026     Chain = DAG.getNode(X86ISD::FP_SET_RESULT, Tys, Ops, 2);
4027     Flag = Chain.getValue(1);
4028   }
4029
4030   SDOperand BytesToPop = DAG.getConstant(getBytesToPopOnReturn(), MVT::i16);
4031   if (Flag.Val)
4032     return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Chain, BytesToPop, Flag);
4033   else
4034     return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Chain, BytesToPop);
4035 }
4036
4037 SDOperand
4038 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG) {
4039   MachineFunction &MF = DAG.getMachineFunction();
4040   const Function* Fn = MF.getFunction();
4041   if (Fn->hasExternalLinkage() &&
4042       Subtarget->isTargetCygMing() &&
4043       Fn->getName() == "main")
4044     MF.getInfo<X86FunctionInfo>()->setForceFramePointer(true);
4045
4046   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
4047   if (Subtarget->is64Bit())
4048     return LowerX86_64CCCArguments(Op, DAG);
4049   else
4050     switch(CC) {
4051     default:
4052       assert(0 && "Unsupported calling convention");
4053     case CallingConv::Fast:
4054       if (EnableFastCC) {
4055         return LowerFastCCArguments(Op, DAG);
4056       }
4057       // Falls through
4058     case CallingConv::C:
4059       return LowerCCCArguments(Op, DAG);
4060     case CallingConv::X86_StdCall:
4061       MF.getInfo<X86FunctionInfo>()->setDecorationStyle(StdCall);
4062       return LowerCCCArguments(Op, DAG, true);
4063     case CallingConv::X86_FastCall:
4064       MF.getInfo<X86FunctionInfo>()->setDecorationStyle(FastCall);
4065       return LowerFastCCArguments(Op, DAG, true);
4066     }
4067 }
4068
4069 SDOperand X86TargetLowering::LowerMEMSET(SDOperand Op, SelectionDAG &DAG) {
4070   SDOperand InFlag(0, 0);
4071   SDOperand Chain = Op.getOperand(0);
4072   unsigned Align =
4073     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
4074   if (Align == 0) Align = 1;
4075
4076   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
4077   // If not DWORD aligned, call memset if size is less than the threshold.
4078   // It knows how to align to the right boundary first.
4079   if ((Align & 3) != 0 ||
4080       (I && I->getValue() < Subtarget->getMinRepStrSizeThreshold())) {
4081     MVT::ValueType IntPtr = getPointerTy();
4082     const Type *IntPtrTy = getTargetData()->getIntPtrType();
4083     TargetLowering::ArgListTy Args;
4084     TargetLowering::ArgListEntry Entry;
4085     Entry.Node = Op.getOperand(1);
4086     Entry.Ty = IntPtrTy;
4087     Entry.isSigned = false;
4088     Entry.isInReg = false;
4089     Entry.isSRet = false;
4090     Args.push_back(Entry);
4091     // Extend the unsigned i8 argument to be an int value for the call.
4092     Entry.Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i32, Op.getOperand(2));
4093     Entry.Ty = IntPtrTy;
4094     Entry.isSigned = false;
4095     Entry.isInReg = false;
4096     Entry.isSRet = false;
4097     Args.push_back(Entry);
4098     Entry.Node = Op.getOperand(3);
4099     Args.push_back(Entry);
4100     std::pair<SDOperand,SDOperand> CallResult =
4101       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
4102                   DAG.getExternalSymbol("memset", IntPtr), Args, DAG);
4103     return CallResult.second;
4104   }
4105
4106   MVT::ValueType AVT;
4107   SDOperand Count;
4108   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Op.getOperand(2));
4109   unsigned BytesLeft = 0;
4110   bool TwoRepStos = false;
4111   if (ValC) {
4112     unsigned ValReg;
4113     uint64_t Val = ValC->getValue() & 255;
4114
4115     // If the value is a constant, then we can potentially use larger sets.
4116     switch (Align & 3) {
4117       case 2:   // WORD aligned
4118         AVT = MVT::i16;
4119         ValReg = X86::AX;
4120         Val = (Val << 8) | Val;
4121         break;
4122       case 0:  // DWORD aligned
4123         AVT = MVT::i32;
4124         ValReg = X86::EAX;
4125         Val = (Val << 8)  | Val;
4126         Val = (Val << 16) | Val;
4127         if (Subtarget->is64Bit() && ((Align & 0xF) == 0)) {  // QWORD aligned
4128           AVT = MVT::i64;
4129           ValReg = X86::RAX;
4130           Val = (Val << 32) | Val;
4131         }
4132         break;
4133       default:  // Byte aligned
4134         AVT = MVT::i8;
4135         ValReg = X86::AL;
4136         Count = Op.getOperand(3);
4137         break;
4138     }
4139
4140     if (AVT > MVT::i8) {
4141       if (I) {
4142         unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4143         Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4144         BytesLeft = I->getValue() % UBytes;
4145       } else {
4146         assert(AVT >= MVT::i32 &&
4147                "Do not use rep;stos if not at least DWORD aligned");
4148         Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4149                             Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4150         TwoRepStos = true;
4151       }
4152     }
4153
4154     Chain  = DAG.getCopyToReg(Chain, ValReg, DAG.getConstant(Val, AVT),
4155                               InFlag);
4156     InFlag = Chain.getValue(1);
4157   } else {
4158     AVT = MVT::i8;
4159     Count  = Op.getOperand(3);
4160     Chain  = DAG.getCopyToReg(Chain, X86::AL, Op.getOperand(2), InFlag);
4161     InFlag = Chain.getValue(1);
4162   }
4163
4164   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4165                             Count, InFlag);
4166   InFlag = Chain.getValue(1);
4167   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4168                             Op.getOperand(1), InFlag);
4169   InFlag = Chain.getValue(1);
4170
4171   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4172   SmallVector<SDOperand, 8> Ops;
4173   Ops.push_back(Chain);
4174   Ops.push_back(DAG.getValueType(AVT));
4175   Ops.push_back(InFlag);
4176   Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4177
4178   if (TwoRepStos) {
4179     InFlag = Chain.getValue(1);
4180     Count = Op.getOperand(3);
4181     MVT::ValueType CVT = Count.getValueType();
4182     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4183                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4184     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4185                               Left, InFlag);
4186     InFlag = Chain.getValue(1);
4187     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4188     Ops.clear();
4189     Ops.push_back(Chain);
4190     Ops.push_back(DAG.getValueType(MVT::i8));
4191     Ops.push_back(InFlag);
4192     Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4193   } else if (BytesLeft) {
4194     // Issue stores for the last 1 - 7 bytes.
4195     SDOperand Value;
4196     unsigned Val = ValC->getValue() & 255;
4197     unsigned Offset = I->getValue() - BytesLeft;
4198     SDOperand DstAddr = Op.getOperand(1);
4199     MVT::ValueType AddrVT = DstAddr.getValueType();
4200     if (BytesLeft >= 4) {
4201       Val = (Val << 8)  | Val;
4202       Val = (Val << 16) | Val;
4203       Value = DAG.getConstant(Val, MVT::i32);
4204       Chain = DAG.getStore(Chain, Value,
4205                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4206                                        DAG.getConstant(Offset, AddrVT)),
4207                            NULL, 0);
4208       BytesLeft -= 4;
4209       Offset += 4;
4210     }
4211     if (BytesLeft >= 2) {
4212       Value = DAG.getConstant((Val << 8) | Val, MVT::i16);
4213       Chain = DAG.getStore(Chain, Value,
4214                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4215                                        DAG.getConstant(Offset, AddrVT)),
4216                            NULL, 0);
4217       BytesLeft -= 2;
4218       Offset += 2;
4219     }
4220     if (BytesLeft == 1) {
4221       Value = DAG.getConstant(Val, MVT::i8);
4222       Chain = DAG.getStore(Chain, Value,
4223                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4224                                        DAG.getConstant(Offset, AddrVT)),
4225                            NULL, 0);
4226     }
4227   }
4228
4229   return Chain;
4230 }
4231
4232 SDOperand X86TargetLowering::LowerMEMCPY(SDOperand Op, SelectionDAG &DAG) {
4233   SDOperand Chain = Op.getOperand(0);
4234   unsigned Align =
4235     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
4236   if (Align == 0) Align = 1;
4237
4238   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
4239   // If not DWORD aligned, call memcpy if size is less than the threshold.
4240   // It knows how to align to the right boundary first.
4241   if ((Align & 3) != 0 ||
4242       (I && I->getValue() < Subtarget->getMinRepStrSizeThreshold())) {
4243     MVT::ValueType IntPtr = getPointerTy();
4244     TargetLowering::ArgListTy Args;
4245     TargetLowering::ArgListEntry Entry;
4246     Entry.Ty = getTargetData()->getIntPtrType();
4247     Entry.isSigned = false;
4248     Entry.isInReg = false;
4249     Entry.isSRet = false;
4250     Entry.Node = Op.getOperand(1); Args.push_back(Entry);
4251     Entry.Node = Op.getOperand(2); Args.push_back(Entry);
4252     Entry.Node = Op.getOperand(3); Args.push_back(Entry);
4253     std::pair<SDOperand,SDOperand> CallResult =
4254       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
4255                   DAG.getExternalSymbol("memcpy", IntPtr), Args, DAG);
4256     return CallResult.second;
4257   }
4258
4259   MVT::ValueType AVT;
4260   SDOperand Count;
4261   unsigned BytesLeft = 0;
4262   bool TwoRepMovs = false;
4263   switch (Align & 3) {
4264     case 2:   // WORD aligned
4265       AVT = MVT::i16;
4266       break;
4267     case 0:  // DWORD aligned
4268       AVT = MVT::i32;
4269       if (Subtarget->is64Bit() && ((Align & 0xF) == 0))  // QWORD aligned
4270         AVT = MVT::i64;
4271       break;
4272     default:  // Byte aligned
4273       AVT = MVT::i8;
4274       Count = Op.getOperand(3);
4275       break;
4276   }
4277
4278   if (AVT > MVT::i8) {
4279     if (I) {
4280       unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4281       Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4282       BytesLeft = I->getValue() % UBytes;
4283     } else {
4284       assert(AVT >= MVT::i32 &&
4285              "Do not use rep;movs if not at least DWORD aligned");
4286       Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4287                           Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4288       TwoRepMovs = true;
4289     }
4290   }
4291
4292   SDOperand InFlag(0, 0);
4293   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4294                             Count, InFlag);
4295   InFlag = Chain.getValue(1);
4296   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4297                             Op.getOperand(1), InFlag);
4298   InFlag = Chain.getValue(1);
4299   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RSI : X86::ESI,
4300                             Op.getOperand(2), InFlag);
4301   InFlag = Chain.getValue(1);
4302
4303   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4304   SmallVector<SDOperand, 8> Ops;
4305   Ops.push_back(Chain);
4306   Ops.push_back(DAG.getValueType(AVT));
4307   Ops.push_back(InFlag);
4308   Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4309
4310   if (TwoRepMovs) {
4311     InFlag = Chain.getValue(1);
4312     Count = Op.getOperand(3);
4313     MVT::ValueType CVT = Count.getValueType();
4314     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4315                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4316     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4317                               Left, InFlag);
4318     InFlag = Chain.getValue(1);
4319     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4320     Ops.clear();
4321     Ops.push_back(Chain);
4322     Ops.push_back(DAG.getValueType(MVT::i8));
4323     Ops.push_back(InFlag);
4324     Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4325   } else if (BytesLeft) {
4326     // Issue loads and stores for the last 1 - 7 bytes.
4327     unsigned Offset = I->getValue() - BytesLeft;
4328     SDOperand DstAddr = Op.getOperand(1);
4329     MVT::ValueType DstVT = DstAddr.getValueType();
4330     SDOperand SrcAddr = Op.getOperand(2);
4331     MVT::ValueType SrcVT = SrcAddr.getValueType();
4332     SDOperand Value;
4333     if (BytesLeft >= 4) {
4334       Value = DAG.getLoad(MVT::i32, Chain,
4335                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4336                                       DAG.getConstant(Offset, SrcVT)),
4337                           NULL, 0);
4338       Chain = Value.getValue(1);
4339       Chain = DAG.getStore(Chain, Value,
4340                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4341                                        DAG.getConstant(Offset, DstVT)),
4342                            NULL, 0);
4343       BytesLeft -= 4;
4344       Offset += 4;
4345     }
4346     if (BytesLeft >= 2) {
4347       Value = DAG.getLoad(MVT::i16, Chain,
4348                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4349                                       DAG.getConstant(Offset, SrcVT)),
4350                           NULL, 0);
4351       Chain = Value.getValue(1);
4352       Chain = DAG.getStore(Chain, Value,
4353                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4354                                        DAG.getConstant(Offset, DstVT)),
4355                            NULL, 0);
4356       BytesLeft -= 2;
4357       Offset += 2;
4358     }
4359
4360     if (BytesLeft == 1) {
4361       Value = DAG.getLoad(MVT::i8, Chain,
4362                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4363                                       DAG.getConstant(Offset, SrcVT)),
4364                           NULL, 0);
4365       Chain = Value.getValue(1);
4366       Chain = DAG.getStore(Chain, Value,
4367                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4368                                        DAG.getConstant(Offset, DstVT)),
4369                            NULL, 0);
4370     }
4371   }
4372
4373   return Chain;
4374 }
4375
4376 SDOperand
4377 X86TargetLowering::LowerREADCYCLCECOUNTER(SDOperand Op, SelectionDAG &DAG) {
4378   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4379   SDOperand TheOp = Op.getOperand(0);
4380   SDOperand rd = DAG.getNode(X86ISD::RDTSC_DAG, Tys, &TheOp, 1);
4381   if (Subtarget->is64Bit()) {
4382     SDOperand Copy1 = DAG.getCopyFromReg(rd, X86::RAX, MVT::i64, rd.getValue(1));
4383     SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::RDX,
4384                                          MVT::i64, Copy1.getValue(2));
4385     SDOperand Tmp = DAG.getNode(ISD::SHL, MVT::i64, Copy2,
4386                                 DAG.getConstant(32, MVT::i8));
4387     SDOperand Ops[] = {
4388       DAG.getNode(ISD::OR, MVT::i64, Copy1, Tmp), Copy2.getValue(1)
4389     };
4390
4391     Tys = DAG.getVTList(MVT::i64, MVT::Other);
4392     return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2);
4393   }
4394
4395   SDOperand Copy1 = DAG.getCopyFromReg(rd, X86::EAX, MVT::i32, rd.getValue(1));
4396   SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::EDX,
4397                                        MVT::i32, Copy1.getValue(2));
4398   SDOperand Ops[] = { Copy1, Copy2, Copy2.getValue(1) };
4399   Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
4400   return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 3);
4401 }
4402
4403 SDOperand X86TargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG) {
4404   SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
4405
4406   if (!Subtarget->is64Bit()) {
4407     // vastart just stores the address of the VarArgsFrameIndex slot into the
4408     // memory location argument.
4409     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4410     return DAG.getStore(Op.getOperand(0), FR,Op.getOperand(1), SV->getValue(),
4411                         SV->getOffset());
4412   }
4413
4414   // __va_list_tag:
4415   //   gp_offset         (0 - 6 * 8)
4416   //   fp_offset         (48 - 48 + 8 * 16)
4417   //   overflow_arg_area (point to parameters coming in memory).
4418   //   reg_save_area
4419   SmallVector<SDOperand, 8> MemOps;
4420   SDOperand FIN = Op.getOperand(1);
4421   // Store gp_offset
4422   SDOperand Store = DAG.getStore(Op.getOperand(0),
4423                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
4424                                  FIN, SV->getValue(), SV->getOffset());
4425   MemOps.push_back(Store);
4426
4427   // Store fp_offset
4428   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4429                     DAG.getConstant(4, getPointerTy()));
4430   Store = DAG.getStore(Op.getOperand(0),
4431                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
4432                        FIN, SV->getValue(), SV->getOffset());
4433   MemOps.push_back(Store);
4434
4435   // Store ptr to overflow_arg_area
4436   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4437                     DAG.getConstant(4, getPointerTy()));
4438   SDOperand OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4439   Store = DAG.getStore(Op.getOperand(0), OVFIN, FIN, SV->getValue(),
4440                        SV->getOffset());
4441   MemOps.push_back(Store);
4442
4443   // Store ptr to reg_save_area.
4444   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4445                     DAG.getConstant(8, getPointerTy()));
4446   SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
4447   Store = DAG.getStore(Op.getOperand(0), RSFIN, FIN, SV->getValue(),
4448                        SV->getOffset());
4449   MemOps.push_back(Store);
4450   return DAG.getNode(ISD::TokenFactor, MVT::Other, &MemOps[0], MemOps.size());
4451 }
4452
4453 SDOperand
4454 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
4455   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getValue();
4456   switch (IntNo) {
4457   default: return SDOperand();    // Don't custom lower most intrinsics.
4458     // Comparison intrinsics.
4459   case Intrinsic::x86_sse_comieq_ss:
4460   case Intrinsic::x86_sse_comilt_ss:
4461   case Intrinsic::x86_sse_comile_ss:
4462   case Intrinsic::x86_sse_comigt_ss:
4463   case Intrinsic::x86_sse_comige_ss:
4464   case Intrinsic::x86_sse_comineq_ss:
4465   case Intrinsic::x86_sse_ucomieq_ss:
4466   case Intrinsic::x86_sse_ucomilt_ss:
4467   case Intrinsic::x86_sse_ucomile_ss:
4468   case Intrinsic::x86_sse_ucomigt_ss:
4469   case Intrinsic::x86_sse_ucomige_ss:
4470   case Intrinsic::x86_sse_ucomineq_ss:
4471   case Intrinsic::x86_sse2_comieq_sd:
4472   case Intrinsic::x86_sse2_comilt_sd:
4473   case Intrinsic::x86_sse2_comile_sd:
4474   case Intrinsic::x86_sse2_comigt_sd:
4475   case Intrinsic::x86_sse2_comige_sd:
4476   case Intrinsic::x86_sse2_comineq_sd:
4477   case Intrinsic::x86_sse2_ucomieq_sd:
4478   case Intrinsic::x86_sse2_ucomilt_sd:
4479   case Intrinsic::x86_sse2_ucomile_sd:
4480   case Intrinsic::x86_sse2_ucomigt_sd:
4481   case Intrinsic::x86_sse2_ucomige_sd:
4482   case Intrinsic::x86_sse2_ucomineq_sd: {
4483     unsigned Opc = 0;
4484     ISD::CondCode CC = ISD::SETCC_INVALID;
4485     switch (IntNo) {
4486     default: break;
4487     case Intrinsic::x86_sse_comieq_ss:
4488     case Intrinsic::x86_sse2_comieq_sd:
4489       Opc = X86ISD::COMI;
4490       CC = ISD::SETEQ;
4491       break;
4492     case Intrinsic::x86_sse_comilt_ss:
4493     case Intrinsic::x86_sse2_comilt_sd:
4494       Opc = X86ISD::COMI;
4495       CC = ISD::SETLT;
4496       break;
4497     case Intrinsic::x86_sse_comile_ss:
4498     case Intrinsic::x86_sse2_comile_sd:
4499       Opc = X86ISD::COMI;
4500       CC = ISD::SETLE;
4501       break;
4502     case Intrinsic::x86_sse_comigt_ss:
4503     case Intrinsic::x86_sse2_comigt_sd:
4504       Opc = X86ISD::COMI;
4505       CC = ISD::SETGT;
4506       break;
4507     case Intrinsic::x86_sse_comige_ss:
4508     case Intrinsic::x86_sse2_comige_sd:
4509       Opc = X86ISD::COMI;
4510       CC = ISD::SETGE;
4511       break;
4512     case Intrinsic::x86_sse_comineq_ss:
4513     case Intrinsic::x86_sse2_comineq_sd:
4514       Opc = X86ISD::COMI;
4515       CC = ISD::SETNE;
4516       break;
4517     case Intrinsic::x86_sse_ucomieq_ss:
4518     case Intrinsic::x86_sse2_ucomieq_sd:
4519       Opc = X86ISD::UCOMI;
4520       CC = ISD::SETEQ;
4521       break;
4522     case Intrinsic::x86_sse_ucomilt_ss:
4523     case Intrinsic::x86_sse2_ucomilt_sd:
4524       Opc = X86ISD::UCOMI;
4525       CC = ISD::SETLT;
4526       break;
4527     case Intrinsic::x86_sse_ucomile_ss:
4528     case Intrinsic::x86_sse2_ucomile_sd:
4529       Opc = X86ISD::UCOMI;
4530       CC = ISD::SETLE;
4531       break;
4532     case Intrinsic::x86_sse_ucomigt_ss:
4533     case Intrinsic::x86_sse2_ucomigt_sd:
4534       Opc = X86ISD::UCOMI;
4535       CC = ISD::SETGT;
4536       break;
4537     case Intrinsic::x86_sse_ucomige_ss:
4538     case Intrinsic::x86_sse2_ucomige_sd:
4539       Opc = X86ISD::UCOMI;
4540       CC = ISD::SETGE;
4541       break;
4542     case Intrinsic::x86_sse_ucomineq_ss:
4543     case Intrinsic::x86_sse2_ucomineq_sd:
4544       Opc = X86ISD::UCOMI;
4545       CC = ISD::SETNE;
4546       break;
4547     }
4548
4549     unsigned X86CC;
4550     SDOperand LHS = Op.getOperand(1);
4551     SDOperand RHS = Op.getOperand(2);
4552     translateX86CC(CC, true, X86CC, LHS, RHS, DAG);
4553
4554     const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
4555     SDOperand Ops1[] = { DAG.getEntryNode(), LHS, RHS };
4556     SDOperand Cond = DAG.getNode(Opc, VTs, 2, Ops1, 3);
4557     VTs = DAG.getNodeValueTypes(MVT::i8, MVT::Flag);
4558     SDOperand Ops2[] = { DAG.getConstant(X86CC, MVT::i8), Cond };
4559     SDOperand SetCC = DAG.getNode(X86ISD::SETCC, VTs, 2, Ops2, 2);
4560     return DAG.getNode(ISD::ANY_EXTEND, MVT::i32, SetCC);
4561   }
4562   }
4563 }
4564
4565 SDOperand X86TargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
4566   // Depths > 0 not supported yet!
4567   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4568     return SDOperand();
4569
4570   // Just load the return address
4571   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4572   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
4573 }
4574
4575 SDOperand X86TargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
4576   // Depths > 0 not supported yet!
4577   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4578     return SDOperand();
4579
4580   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4581   return DAG.getNode(ISD::SUB, getPointerTy(), RetAddrFI,
4582                      DAG.getConstant(4, getPointerTy()));
4583 }
4584
4585 /// LowerOperation - Provide custom lowering hooks for some operations.
4586 ///
4587 SDOperand X86TargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
4588   switch (Op.getOpcode()) {
4589   default: assert(0 && "Should not custom lower this!");
4590   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4591   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4592   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4593   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
4594   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4595   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4596   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4597   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
4598   case ISD::SHL_PARTS:
4599   case ISD::SRA_PARTS:
4600   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
4601   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4602   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
4603   case ISD::FABS:               return LowerFABS(Op, DAG);
4604   case ISD::FNEG:               return LowerFNEG(Op, DAG);
4605   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
4606   case ISD::SETCC:              return LowerSETCC(Op, DAG, DAG.getEntryNode());
4607   case ISD::SELECT:             return LowerSELECT(Op, DAG);
4608   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
4609   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4610   case ISD::CALL:               return LowerCALL(Op, DAG);
4611   case ISD::RET:                return LowerRET(Op, DAG);
4612   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
4613   case ISD::MEMSET:             return LowerMEMSET(Op, DAG);
4614   case ISD::MEMCPY:             return LowerMEMCPY(Op, DAG);
4615   case ISD::READCYCLECOUNTER:   return LowerREADCYCLCECOUNTER(Op, DAG);
4616   case ISD::VASTART:            return LowerVASTART(Op, DAG);
4617   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4618   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4619   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4620   }
4621   return SDOperand();
4622 }
4623
4624 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
4625   switch (Opcode) {
4626   default: return NULL;
4627   case X86ISD::SHLD:               return "X86ISD::SHLD";
4628   case X86ISD::SHRD:               return "X86ISD::SHRD";
4629   case X86ISD::FAND:               return "X86ISD::FAND";
4630   case X86ISD::FOR:                return "X86ISD::FOR";
4631   case X86ISD::FXOR:               return "X86ISD::FXOR";
4632   case X86ISD::FSRL:               return "X86ISD::FSRL";
4633   case X86ISD::FILD:               return "X86ISD::FILD";
4634   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
4635   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
4636   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
4637   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
4638   case X86ISD::FLD:                return "X86ISD::FLD";
4639   case X86ISD::FST:                return "X86ISD::FST";
4640   case X86ISD::FP_GET_RESULT:      return "X86ISD::FP_GET_RESULT";
4641   case X86ISD::FP_SET_RESULT:      return "X86ISD::FP_SET_RESULT";
4642   case X86ISD::CALL:               return "X86ISD::CALL";
4643   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
4644   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
4645   case X86ISD::CMP:                return "X86ISD::CMP";
4646   case X86ISD::COMI:               return "X86ISD::COMI";
4647   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
4648   case X86ISD::SETCC:              return "X86ISD::SETCC";
4649   case X86ISD::CMOV:               return "X86ISD::CMOV";
4650   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
4651   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
4652   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
4653   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
4654   case X86ISD::LOAD_PACK:          return "X86ISD::LOAD_PACK";
4655   case X86ISD::LOAD_UA:            return "X86ISD::LOAD_UA";
4656   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
4657   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
4658   case X86ISD::S2VEC:              return "X86ISD::S2VEC";
4659   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
4660   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
4661   case X86ISD::FMAX:               return "X86ISD::FMAX";
4662   case X86ISD::FMIN:               return "X86ISD::FMIN";
4663   }
4664 }
4665
4666 /// isLegalAddressImmediate - Return true if the integer value or
4667 /// GlobalValue can be used as the offset of the target addressing mode.
4668 bool X86TargetLowering::isLegalAddressImmediate(int64_t V) const {
4669   // X86 allows a sign-extended 32-bit immediate field.
4670   return (V > -(1LL << 32) && V < (1LL << 32)-1);
4671 }
4672
4673 bool X86TargetLowering::isLegalAddressImmediate(GlobalValue *GV) const {
4674   // In 64-bit mode, GV is 64-bit so it won't fit in the 32-bit displacement
4675   // field unless we are in small code model.
4676   if (Subtarget->is64Bit() &&
4677       getTargetMachine().getCodeModel() != CodeModel::Small)
4678     return false;
4679
4680   return (!Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false));
4681 }
4682
4683 /// isShuffleMaskLegal - Targets can use this to indicate that they only
4684 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
4685 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
4686 /// are assumed to be legal.
4687 bool
4688 X86TargetLowering::isShuffleMaskLegal(SDOperand Mask, MVT::ValueType VT) const {
4689   // Only do shuffles on 128-bit vector types for now.
4690   if (MVT::getSizeInBits(VT) == 64) return false;
4691   return (Mask.Val->getNumOperands() <= 4 ||
4692           isSplatMask(Mask.Val)  ||
4693           isPSHUFHW_PSHUFLWMask(Mask.Val) ||
4694           X86::isUNPCKLMask(Mask.Val) ||
4695           X86::isUNPCKL_v_undef_Mask(Mask.Val) ||
4696           X86::isUNPCKHMask(Mask.Val));
4697 }
4698
4699 bool X86TargetLowering::isVectorClearMaskLegal(std::vector<SDOperand> &BVOps,
4700                                                MVT::ValueType EVT,
4701                                                SelectionDAG &DAG) const {
4702   unsigned NumElts = BVOps.size();
4703   // Only do shuffles on 128-bit vector types for now.
4704   if (MVT::getSizeInBits(EVT) * NumElts == 64) return false;
4705   if (NumElts == 2) return true;
4706   if (NumElts == 4) {
4707     return (isMOVLMask(&BVOps[0], 4)  ||
4708             isCommutedMOVL(&BVOps[0], 4, true) ||
4709             isSHUFPMask(&BVOps[0], 4) ||
4710             isCommutedSHUFP(&BVOps[0], 4));
4711   }
4712   return false;
4713 }
4714
4715 //===----------------------------------------------------------------------===//
4716 //                           X86 Scheduler Hooks
4717 //===----------------------------------------------------------------------===//
4718
4719 MachineBasicBlock *
4720 X86TargetLowering::InsertAtEndOfBasicBlock(MachineInstr *MI,
4721                                            MachineBasicBlock *BB) {
4722   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4723   switch (MI->getOpcode()) {
4724   default: assert(false && "Unexpected instr type to insert");
4725   case X86::CMOV_FR32:
4726   case X86::CMOV_FR64:
4727   case X86::CMOV_V4F32:
4728   case X86::CMOV_V2F64:
4729   case X86::CMOV_V2I64: {
4730     // To "insert" a SELECT_CC instruction, we actually have to insert the
4731     // diamond control-flow pattern.  The incoming instruction knows the
4732     // destination vreg to set, the condition code register to branch on, the
4733     // true/false values to select between, and a branch opcode to use.
4734     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4735     ilist<MachineBasicBlock>::iterator It = BB;
4736     ++It;
4737
4738     //  thisMBB:
4739     //  ...
4740     //   TrueVal = ...
4741     //   cmpTY ccX, r1, r2
4742     //   bCC copy1MBB
4743     //   fallthrough --> copy0MBB
4744     MachineBasicBlock *thisMBB = BB;
4745     MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
4746     MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
4747     unsigned Opc =
4748       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
4749     BuildMI(BB, TII->get(Opc)).addMBB(sinkMBB);
4750     MachineFunction *F = BB->getParent();
4751     F->getBasicBlockList().insert(It, copy0MBB);
4752     F->getBasicBlockList().insert(It, sinkMBB);
4753     // Update machine-CFG edges by first adding all successors of the current
4754     // block to the new block which will contain the Phi node for the select.
4755     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
4756         e = BB->succ_end(); i != e; ++i)
4757       sinkMBB->addSuccessor(*i);
4758     // Next, remove all successors of the current block, and add the true
4759     // and fallthrough blocks as its successors.
4760     while(!BB->succ_empty())
4761       BB->removeSuccessor(BB->succ_begin());
4762     BB->addSuccessor(copy0MBB);
4763     BB->addSuccessor(sinkMBB);
4764
4765     //  copy0MBB:
4766     //   %FalseValue = ...
4767     //   # fallthrough to sinkMBB
4768     BB = copy0MBB;
4769
4770     // Update machine-CFG edges
4771     BB->addSuccessor(sinkMBB);
4772
4773     //  sinkMBB:
4774     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4775     //  ...
4776     BB = sinkMBB;
4777     BuildMI(BB, TII->get(X86::PHI), MI->getOperand(0).getReg())
4778       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4779       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4780
4781     delete MI;   // The pseudo instruction is gone now.
4782     return BB;
4783   }
4784
4785   case X86::FP_TO_INT16_IN_MEM:
4786   case X86::FP_TO_INT32_IN_MEM:
4787   case X86::FP_TO_INT64_IN_MEM: {
4788     // Change the floating point control register to use "round towards zero"
4789     // mode when truncating to an integer value.
4790     MachineFunction *F = BB->getParent();
4791     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
4792     addFrameReference(BuildMI(BB, TII->get(X86::FNSTCW16m)), CWFrameIdx);
4793
4794     // Load the old value of the high byte of the control word...
4795     unsigned OldCW =
4796       F->getSSARegMap()->createVirtualRegister(X86::GR16RegisterClass);
4797     addFrameReference(BuildMI(BB, TII->get(X86::MOV16rm), OldCW), CWFrameIdx);
4798
4799     // Set the high part to be round to zero...
4800     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mi)), CWFrameIdx)
4801       .addImm(0xC7F);
4802
4803     // Reload the modified control word now...
4804     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
4805
4806     // Restore the memory image of control word to original value
4807     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mr)), CWFrameIdx)
4808       .addReg(OldCW);
4809
4810     // Get the X86 opcode to use.
4811     unsigned Opc;
4812     switch (MI->getOpcode()) {
4813     default: assert(0 && "illegal opcode!");
4814     case X86::FP_TO_INT16_IN_MEM: Opc = X86::FpIST16m; break;
4815     case X86::FP_TO_INT32_IN_MEM: Opc = X86::FpIST32m; break;
4816     case X86::FP_TO_INT64_IN_MEM: Opc = X86::FpIST64m; break;
4817     }
4818
4819     X86AddressMode AM;
4820     MachineOperand &Op = MI->getOperand(0);
4821     if (Op.isRegister()) {
4822       AM.BaseType = X86AddressMode::RegBase;
4823       AM.Base.Reg = Op.getReg();
4824     } else {
4825       AM.BaseType = X86AddressMode::FrameIndexBase;
4826       AM.Base.FrameIndex = Op.getFrameIndex();
4827     }
4828     Op = MI->getOperand(1);
4829     if (Op.isImmediate())
4830       AM.Scale = Op.getImm();
4831     Op = MI->getOperand(2);
4832     if (Op.isImmediate())
4833       AM.IndexReg = Op.getImm();
4834     Op = MI->getOperand(3);
4835     if (Op.isGlobalAddress()) {
4836       AM.GV = Op.getGlobal();
4837     } else {
4838       AM.Disp = Op.getImm();
4839     }
4840     addFullAddress(BuildMI(BB, TII->get(Opc)), AM)
4841                       .addReg(MI->getOperand(4).getReg());
4842
4843     // Reload the original control word now.
4844     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
4845
4846     delete MI;   // The pseudo instruction is gone now.
4847     return BB;
4848   }
4849   }
4850 }
4851
4852 //===----------------------------------------------------------------------===//
4853 //                           X86 Optimization Hooks
4854 //===----------------------------------------------------------------------===//
4855
4856 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
4857                                                        uint64_t Mask,
4858                                                        uint64_t &KnownZero,
4859                                                        uint64_t &KnownOne,
4860                                                        unsigned Depth) const {
4861   unsigned Opc = Op.getOpcode();
4862   assert((Opc >= ISD::BUILTIN_OP_END ||
4863           Opc == ISD::INTRINSIC_WO_CHAIN ||
4864           Opc == ISD::INTRINSIC_W_CHAIN ||
4865           Opc == ISD::INTRINSIC_VOID) &&
4866          "Should use MaskedValueIsZero if you don't know whether Op"
4867          " is a target node!");
4868
4869   KnownZero = KnownOne = 0;   // Don't know anything.
4870   switch (Opc) {
4871   default: break;
4872   case X86ISD::SETCC:
4873     KnownZero |= (MVT::getIntVTBitMask(Op.getValueType()) ^ 1ULL);
4874     break;
4875   }
4876 }
4877
4878 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4879 /// element of the result of the vector shuffle.
4880 static SDOperand getShuffleScalarElt(SDNode *N, unsigned i, SelectionDAG &DAG) {
4881   MVT::ValueType VT = N->getValueType(0);
4882   SDOperand PermMask = N->getOperand(2);
4883   unsigned NumElems = PermMask.getNumOperands();
4884   SDOperand V = (i < NumElems) ? N->getOperand(0) : N->getOperand(1);
4885   i %= NumElems;
4886   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4887     return (i == 0)
4888       ? V.getOperand(0) : DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(VT));
4889   } else if (V.getOpcode() == ISD::VECTOR_SHUFFLE) {
4890     SDOperand Idx = PermMask.getOperand(i);
4891     if (Idx.getOpcode() == ISD::UNDEF)
4892       return DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(VT));
4893     return getShuffleScalarElt(V.Val,cast<ConstantSDNode>(Idx)->getValue(),DAG);
4894   }
4895   return SDOperand();
4896 }
4897
4898 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
4899 /// node is a GlobalAddress + an offset.
4900 static bool isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) {
4901   unsigned Opc = N->getOpcode();
4902   if (Opc == X86ISD::Wrapper) {
4903     if (dyn_cast<GlobalAddressSDNode>(N->getOperand(0))) {
4904       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
4905       return true;
4906     }
4907   } else if (Opc == ISD::ADD) {
4908     SDOperand N1 = N->getOperand(0);
4909     SDOperand N2 = N->getOperand(1);
4910     if (isGAPlusOffset(N1.Val, GA, Offset)) {
4911       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
4912       if (V) {
4913         Offset += V->getSignExtended();
4914         return true;
4915       }
4916     } else if (isGAPlusOffset(N2.Val, GA, Offset)) {
4917       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
4918       if (V) {
4919         Offset += V->getSignExtended();
4920         return true;
4921       }
4922     }
4923   }
4924   return false;
4925 }
4926
4927 /// isConsecutiveLoad - Returns true if N is loading from an address of Base
4928 /// + Dist * Size.
4929 static bool isConsecutiveLoad(SDNode *N, SDNode *Base, int Dist, int Size,
4930                               MachineFrameInfo *MFI) {
4931   if (N->getOperand(0).Val != Base->getOperand(0).Val)
4932     return false;
4933
4934   SDOperand Loc = N->getOperand(1);
4935   SDOperand BaseLoc = Base->getOperand(1);
4936   if (Loc.getOpcode() == ISD::FrameIndex) {
4937     if (BaseLoc.getOpcode() != ISD::FrameIndex)
4938       return false;
4939     int FI  = dyn_cast<FrameIndexSDNode>(Loc)->getIndex();
4940     int BFI = dyn_cast<FrameIndexSDNode>(BaseLoc)->getIndex();
4941     int FS  = MFI->getObjectSize(FI);
4942     int BFS = MFI->getObjectSize(BFI);
4943     if (FS != BFS || FS != Size) return false;
4944     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Size);
4945   } else {
4946     GlobalValue *GV1 = NULL;
4947     GlobalValue *GV2 = NULL;
4948     int64_t Offset1 = 0;
4949     int64_t Offset2 = 0;
4950     bool isGA1 = isGAPlusOffset(Loc.Val, GV1, Offset1);
4951     bool isGA2 = isGAPlusOffset(BaseLoc.Val, GV2, Offset2);
4952     if (isGA1 && isGA2 && GV1 == GV2)
4953       return Offset1 == (Offset2 + Dist*Size);
4954   }
4955
4956   return false;
4957 }
4958
4959 static bool isBaseAlignment16(SDNode *Base, MachineFrameInfo *MFI,
4960                               const X86Subtarget *Subtarget) {
4961   GlobalValue *GV;
4962   int64_t Offset;
4963   if (isGAPlusOffset(Base, GV, Offset))
4964     return (GV->getAlignment() >= 16 && (Offset % 16) == 0);
4965   else {
4966     assert(Base->getOpcode() == ISD::FrameIndex && "Unexpected base node!");
4967     int BFI = dyn_cast<FrameIndexSDNode>(Base)->getIndex();
4968     if (BFI < 0)
4969       // Fixed objects do not specify alignment, however the offsets are known.
4970       return ((Subtarget->getStackAlignment() % 16) == 0 &&
4971               (MFI->getObjectOffset(BFI) % 16) == 0);
4972     else
4973       return MFI->getObjectAlignment(BFI) >= 16;
4974   }
4975   return false;
4976 }
4977
4978
4979 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
4980 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
4981 /// if the load addresses are consecutive, non-overlapping, and in the right
4982 /// order.
4983 static SDOperand PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
4984                                        const X86Subtarget *Subtarget) {
4985   MachineFunction &MF = DAG.getMachineFunction();
4986   MachineFrameInfo *MFI = MF.getFrameInfo();
4987   MVT::ValueType VT = N->getValueType(0);
4988   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
4989   SDOperand PermMask = N->getOperand(2);
4990   int NumElems = (int)PermMask.getNumOperands();
4991   SDNode *Base = NULL;
4992   for (int i = 0; i < NumElems; ++i) {
4993     SDOperand Idx = PermMask.getOperand(i);
4994     if (Idx.getOpcode() == ISD::UNDEF) {
4995       if (!Base) return SDOperand();
4996     } else {
4997       SDOperand Arg =
4998         getShuffleScalarElt(N, cast<ConstantSDNode>(Idx)->getValue(), DAG);
4999       if (!Arg.Val || !ISD::isNON_EXTLoad(Arg.Val))
5000         return SDOperand();
5001       if (!Base)
5002         Base = Arg.Val;
5003       else if (!isConsecutiveLoad(Arg.Val, Base,
5004                                   i, MVT::getSizeInBits(EVT)/8,MFI))
5005         return SDOperand();
5006     }
5007   }
5008
5009   bool isAlign16 = isBaseAlignment16(Base->getOperand(1).Val, MFI, Subtarget);
5010   if (isAlign16) {
5011     LoadSDNode *LD = cast<LoadSDNode>(Base);
5012     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
5013                        LD->getSrcValueOffset());
5014   } else {
5015     // Just use movups, it's shorter.
5016     SDVTList Tys = DAG.getVTList(MVT::v4f32, MVT::Other);
5017     SmallVector<SDOperand, 3> Ops;
5018     Ops.push_back(Base->getOperand(0));
5019     Ops.push_back(Base->getOperand(1));
5020     Ops.push_back(Base->getOperand(2));
5021     return DAG.getNode(ISD::BIT_CONVERT, VT,
5022                        DAG.getNode(X86ISD::LOAD_UA, Tys, &Ops[0], Ops.size()));
5023   }
5024 }
5025
5026 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
5027 static SDOperand PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
5028                                       const X86Subtarget *Subtarget) {
5029   SDOperand Cond = N->getOperand(0);
5030
5031   // If we have SSE[12] support, try to form min/max nodes.
5032   if (Subtarget->hasSSE2() &&
5033       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
5034     if (Cond.getOpcode() == ISD::SETCC) {
5035       // Get the LHS/RHS of the select.
5036       SDOperand LHS = N->getOperand(1);
5037       SDOperand RHS = N->getOperand(2);
5038       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
5039
5040       unsigned Opcode = 0;
5041       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
5042         switch (CC) {
5043         default: break;
5044         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
5045         case ISD::SETULE:
5046         case ISD::SETLE:
5047           if (!UnsafeFPMath) break;
5048           // FALL THROUGH.
5049         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
5050         case ISD::SETLT:
5051           Opcode = X86ISD::FMIN;
5052           break;
5053
5054         case ISD::SETOGT: // (X > Y) ? X : Y -> max
5055         case ISD::SETUGT:
5056         case ISD::SETGT:
5057           if (!UnsafeFPMath) break;
5058           // FALL THROUGH.
5059         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
5060         case ISD::SETGE:
5061           Opcode = X86ISD::FMAX;
5062           break;
5063         }
5064       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
5065         switch (CC) {
5066         default: break;
5067         case ISD::SETOGT: // (X > Y) ? Y : X -> min
5068         case ISD::SETUGT:
5069         case ISD::SETGT:
5070           if (!UnsafeFPMath) break;
5071           // FALL THROUGH.
5072         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
5073         case ISD::SETGE:
5074           Opcode = X86ISD::FMIN;
5075           break;
5076
5077         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
5078         case ISD::SETULE:
5079         case ISD::SETLE:
5080           if (!UnsafeFPMath) break;
5081           // FALL THROUGH.
5082         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
5083         case ISD::SETLT:
5084           Opcode = X86ISD::FMAX;
5085           break;
5086         }
5087       }
5088
5089       if (Opcode)
5090         return DAG.getNode(Opcode, N->getValueType(0), LHS, RHS);
5091     }
5092
5093   }
5094
5095   return SDOperand();
5096 }
5097
5098
5099 SDOperand X86TargetLowering::PerformDAGCombine(SDNode *N,
5100                                                DAGCombinerInfo &DCI) const {
5101   SelectionDAG &DAG = DCI.DAG;
5102   switch (N->getOpcode()) {
5103   default: break;
5104   case ISD::VECTOR_SHUFFLE:
5105     return PerformShuffleCombine(N, DAG, Subtarget);
5106   case ISD::SELECT:
5107     return PerformSELECTCombine(N, DAG, Subtarget);
5108   }
5109
5110   return SDOperand();
5111 }
5112
5113 //===----------------------------------------------------------------------===//
5114 //                           X86 Inline Assembly Support
5115 //===----------------------------------------------------------------------===//
5116
5117 /// getConstraintType - Given a constraint letter, return the type of
5118 /// constraint it is for this target.
5119 X86TargetLowering::ConstraintType
5120 X86TargetLowering::getConstraintType(char ConstraintLetter) const {
5121   switch (ConstraintLetter) {
5122   case 'A':
5123   case 'r':
5124   case 'R':
5125   case 'l':
5126   case 'q':
5127   case 'Q':
5128   case 'x':
5129   case 'Y':
5130     return C_RegisterClass;
5131   default: return TargetLowering::getConstraintType(ConstraintLetter);
5132   }
5133 }
5134
5135 /// isOperandValidForConstraint - Return the specified operand (possibly
5136 /// modified) if the specified SDOperand is valid for the specified target
5137 /// constraint letter, otherwise return null.
5138 SDOperand X86TargetLowering::
5139 isOperandValidForConstraint(SDOperand Op, char Constraint, SelectionDAG &DAG) {
5140   switch (Constraint) {
5141   default: break;
5142   case 'i':
5143     // Literal immediates are always ok.
5144     if (isa<ConstantSDNode>(Op)) return Op;
5145
5146     // If we are in non-pic codegen mode, we allow the address of a global to
5147     // be used with 'i'.
5148     if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op)) {
5149       if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
5150         return SDOperand(0, 0);
5151
5152       if (GA->getOpcode() != ISD::TargetGlobalAddress)
5153         Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5154                                         GA->getOffset());
5155       return Op;
5156     }
5157
5158     // Otherwise, not valid for this mode.
5159     return SDOperand(0, 0);
5160   }
5161   return TargetLowering::isOperandValidForConstraint(Op, Constraint, DAG);
5162 }
5163
5164
5165 std::vector<unsigned> X86TargetLowering::
5166 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5167                                   MVT::ValueType VT) const {
5168   if (Constraint.size() == 1) {
5169     // FIXME: not handling fp-stack yet!
5170     // FIXME: not handling MMX registers yet ('y' constraint).
5171     switch (Constraint[0]) {      // GCC X86 Constraint Letters
5172     default: break;  // Unknown constraint letter
5173     case 'A':   // EAX/EDX
5174       if (VT == MVT::i32 || VT == MVT::i64)
5175         return make_vector<unsigned>(X86::EAX, X86::EDX, 0);
5176       break;
5177     case 'r':   // GENERAL_REGS
5178     case 'R':   // LEGACY_REGS
5179       if (VT == MVT::i64 && Subtarget->is64Bit())
5180         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
5181                                      X86::RSI, X86::RDI, X86::RBP, X86::RSP,
5182                                      X86::R8,  X86::R9,  X86::R10, X86::R11,
5183                                      X86::R12, X86::R13, X86::R14, X86::R15, 0);
5184       if (VT == MVT::i32)
5185         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
5186                                      X86::ESI, X86::EDI, X86::EBP, X86::ESP, 0);
5187       else if (VT == MVT::i16)
5188         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX,
5189                                      X86::SI, X86::DI, X86::BP, X86::SP, 0);
5190       else if (VT == MVT::i8)
5191         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
5192       break;
5193     case 'l':   // INDEX_REGS
5194       if (VT == MVT::i32)
5195         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
5196                                      X86::ESI, X86::EDI, X86::EBP, 0);
5197       else if (VT == MVT::i16)
5198         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX,
5199                                      X86::SI, X86::DI, X86::BP, 0);
5200       else if (VT == MVT::i8)
5201         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
5202       break;
5203     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
5204     case 'Q':   // Q_REGS
5205       if (VT == MVT::i32)
5206         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
5207       else if (VT == MVT::i16)
5208         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
5209       else if (VT == MVT::i8)
5210         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
5211         break;
5212     case 'x':   // SSE_REGS if SSE1 allowed
5213       if (Subtarget->hasSSE1())
5214         return make_vector<unsigned>(X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
5215                                      X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7,
5216                                      0);
5217       return std::vector<unsigned>();
5218     case 'Y':   // SSE_REGS if SSE2 allowed
5219       if (Subtarget->hasSSE2())
5220         return make_vector<unsigned>(X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
5221                                      X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7,
5222                                      0);
5223       return std::vector<unsigned>();
5224     }
5225   }
5226
5227   return std::vector<unsigned>();
5228 }
5229
5230 std::pair<unsigned, const TargetRegisterClass*>
5231 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5232                                                 MVT::ValueType VT) const {
5233   // Use the default implementation in TargetLowering to convert the register
5234   // constraint into a member of a register class.
5235   std::pair<unsigned, const TargetRegisterClass*> Res;
5236   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5237
5238   // Not found as a standard register?
5239   if (Res.second == 0) {
5240     // GCC calls "st(0)" just plain "st".
5241     if (StringsEqualNoCase("{st}", Constraint)) {
5242       Res.first = X86::ST0;
5243       Res.second = X86::RSTRegisterClass;
5244     }
5245
5246     return Res;
5247   }
5248
5249   // Otherwise, check to see if this is a register class of the wrong value
5250   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
5251   // turn into {ax},{dx}.
5252   if (Res.second->hasType(VT))
5253     return Res;   // Correct type already, nothing to do.
5254
5255   // All of the single-register GCC register classes map their values onto
5256   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
5257   // really want an 8-bit or 32-bit register, map to the appropriate register
5258   // class and return the appropriate register.
5259   if (Res.second != X86::GR16RegisterClass)
5260     return Res;
5261
5262   if (VT == MVT::i8) {
5263     unsigned DestReg = 0;
5264     switch (Res.first) {
5265     default: break;
5266     case X86::AX: DestReg = X86::AL; break;
5267     case X86::DX: DestReg = X86::DL; break;
5268     case X86::CX: DestReg = X86::CL; break;
5269     case X86::BX: DestReg = X86::BL; break;
5270     }
5271     if (DestReg) {
5272       Res.first = DestReg;
5273       Res.second = Res.second = X86::GR8RegisterClass;
5274     }
5275   } else if (VT == MVT::i32) {
5276     unsigned DestReg = 0;
5277     switch (Res.first) {
5278     default: break;
5279     case X86::AX: DestReg = X86::EAX; break;
5280     case X86::DX: DestReg = X86::EDX; break;
5281     case X86::CX: DestReg = X86::ECX; break;
5282     case X86::BX: DestReg = X86::EBX; break;
5283     case X86::SI: DestReg = X86::ESI; break;
5284     case X86::DI: DestReg = X86::EDI; break;
5285     case X86::BP: DestReg = X86::EBP; break;
5286     case X86::SP: DestReg = X86::ESP; break;
5287     }
5288     if (DestReg) {
5289       Res.first = DestReg;
5290       Res.second = Res.second = X86::GR32RegisterClass;
5291     }
5292   } else if (VT == MVT::i64) {
5293     unsigned DestReg = 0;
5294     switch (Res.first) {
5295     default: break;
5296     case X86::AX: DestReg = X86::RAX; break;
5297     case X86::DX: DestReg = X86::RDX; break;
5298     case X86::CX: DestReg = X86::RCX; break;
5299     case X86::BX: DestReg = X86::RBX; break;
5300     case X86::SI: DestReg = X86::RSI; break;
5301     case X86::DI: DestReg = X86::RDI; break;
5302     case X86::BP: DestReg = X86::RBP; break;
5303     case X86::SP: DestReg = X86::RSP; break;
5304     }
5305     if (DestReg) {
5306       Res.first = DestReg;
5307       Res.second = Res.second = X86::GR64RegisterClass;
5308     }
5309   }
5310
5311   return Res;
5312 }