lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Intrinsics.h"
  25 #include "llvm/ADT/VectorExtras.h"
  26 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/CodeGen/SSARegMap.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/ADT/StringExtras.h"
  36 using namespace llvm;
  37
  38 // FIXME: temporary.
  39 static cl::opt<bool> EnableFastCC("enable-x86-fastcc", cl::Hidden,
  40                                   cl::desc("Enable fastcc on X86"));
  41 X86TargetLowering::X86TargetLowering(TargetMachine &TM)
  42   : TargetLowering(TM) {
  43   Subtarget = &TM.getSubtarget<X86Subtarget>();
  44   X86ScalarSSE = Subtarget->hasSSE2();
  45   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  46
  47   // Set up the TargetLowering object.
  48
  49   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  50   setShiftAmountType(MVT::i8);
  51   setSetCCResultType(MVT::i8);
  52   setSetCCResultContents(ZeroOrOneSetCCResult);
  53   setSchedulingPreference(SchedulingForRegPressure);
  54   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  55   setStackPointerRegisterToSaveRestore(X86StackPtr);
  56
  57   if (Subtarget->isTargetDarwin()) {
  58     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  59     setUseUnderscoreSetJmp(false);
  60     setUseUnderscoreLongJmp(false);
  61   } else if (Subtarget->isTargetMingw()) {
  62     // MS runtime is weird: it exports _setjmp, but longjmp!
  63     setUseUnderscoreSetJmp(true);
  64     setUseUnderscoreLongJmp(false);
  65   } else {
  66     setUseUnderscoreSetJmp(true);
  67     setUseUnderscoreLongJmp(true);
  68   }
  69
  70   // Add legal addressing mode scale values.
  71   addLegalAddressScale(8);
  72   addLegalAddressScale(4);
  73   addLegalAddressScale(2);
  74   // Enter the ones which require both scale + index last. These are more
  75   // expensive.
  76   addLegalAddressScale(9);
  77   addLegalAddressScale(5);
  78   addLegalAddressScale(3);
  79
  80   // Set up the register classes.
  81   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  82   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  83   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  84   if (Subtarget->is64Bit())
  85     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  86
  87   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Expand);
  88
  89   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
  90   // operation.
  91   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  92   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
  93   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
  94
  95   if (Subtarget->is64Bit()) {
  96     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
  97     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
  98   } else {
  99     if (X86ScalarSSE)
 100       // If SSE i64 SINT_TO_FP is not available, expand i32 UINT_TO_FP.
 101       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Expand);
 102     else
 103       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 104   }
 105
 106   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 107   // this operation.
 108   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 109   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 110   // SSE has no i16 to fp conversion, only i32
 111   if (X86ScalarSSE)
 112     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 113   else {
 114     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 115     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 116   }
 117
 118   if (!Subtarget->is64Bit()) {
 119     // Custom lower SINT_TO_FP and FP_TO_SINT from/to i64 in 32-bit mode.
 120     setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 121     setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 122   }
 123
 124   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 125   // this operation.
 126   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 127   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 128
 129   if (X86ScalarSSE) {
 130     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 131   } else {
 132     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 133     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 134   }
 135
 136   // Handle FP_TO_UINT by promoting the destination to a larger signed
 137   // conversion.
 138   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 139   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 140   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 144     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 145   } else {
 146     if (X86ScalarSSE && !Subtarget->hasSSE3())
 147       // Expand FP_TO_UINT into a select.
 148       // FIXME: We would like to use a Custom expander here eventually to do
 149       // the optimal thing for SSE vs. the default expansion in the legalizer.
 150       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 151     else
 152       // With SSE3 we can use fisttpll to convert to a signed i64.
 153       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 154   }
 155
 156   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 157   if (!X86ScalarSSE) {
 158     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 159     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 160   }
 161
 162   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 163   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 164   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 165   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 166   setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
 167   if (Subtarget->is64Bit())
 168     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Expand);
 169   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Expand);
 170   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Expand);
 171   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 172   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 173   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 174
 175   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 176   setOperationAction(ISD::CTTZ             , MVT::i8   , Expand);
 177   setOperationAction(ISD::CTLZ             , MVT::i8   , Expand);
 178   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 179   setOperationAction(ISD::CTTZ             , MVT::i16  , Expand);
 180   setOperationAction(ISD::CTLZ             , MVT::i16  , Expand);
 181   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 182   setOperationAction(ISD::CTTZ             , MVT::i32  , Expand);
 183   setOperationAction(ISD::CTLZ             , MVT::i32  , Expand);
 184   if (Subtarget->is64Bit()) {
 185     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 186     setOperationAction(ISD::CTTZ           , MVT::i64  , Expand);
 187     setOperationAction(ISD::CTLZ           , MVT::i64  , Expand);
 188   }
 189
 190   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 191   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 192
 193   // These should be promoted to a larger select which is supported.
 194   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 195   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 196   // X86 wants to expand cmov itself.
 197   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 198   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 199   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 200   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 201   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 202   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 203   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 204   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 205   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 206   if (Subtarget->is64Bit()) {
 207     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 208     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 209   }
 210   // X86 ret instruction may pop stack.
 211   setOperationAction(ISD::RET             , MVT::Other, Custom);
 212   // Darwin ABI issue.
 213   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 214   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 215   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 216   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 217   if (Subtarget->is64Bit()) {
 218     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 219     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 220     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 221     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 222   }
 223   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 224   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 225   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 226   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 227   // X86 wants to expand memset / memcpy itself.
 228   setOperationAction(ISD::MEMSET          , MVT::Other, Custom);
 229   setOperationAction(ISD::MEMCPY          , MVT::Other, Custom);
 230
 231   // We don't have line number support yet.
 232   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 233   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 234   // FIXME - use subtarget debug flags
 235   if (!Subtarget->isTargetDarwin() &&
 236       !Subtarget->isTargetELF() &&
 237       !Subtarget->isTargetCygMing())
 238     setOperationAction(ISD::LABEL, MVT::Other, Expand);
 239
 240   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 241   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 242
 243   // Use the default implementation.
 244   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 245   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 246   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 247   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 248   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 249   if (Subtarget->is64Bit())
 250     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 251   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Expand);
 252
 253   if (X86ScalarSSE) {
 254     // Set up the FP register classes.
 255     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 256     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 257
 258     // Use ANDPD to simulate FABS.
 259     setOperationAction(ISD::FABS , MVT::f64, Custom);
 260     setOperationAction(ISD::FABS , MVT::f32, Custom);
 261
 262     // Use XORP to simulate FNEG.
 263     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 264     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 265
 266     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 267     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 268     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 269
 270     // We don't support sin/cos/fmod
 271     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 272     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 273     setOperationAction(ISD::FREM , MVT::f64, Expand);
 274     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 275     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 276     setOperationAction(ISD::FREM , MVT::f32, Expand);
 277
 278     // Expand FP immediates into loads from the stack, except for the special
 279     // cases we handle.
 280     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 281     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 282     addLegalFPImmediate(+0.0); // xorps / xorpd
 283   } else {
 284     // Set up the FP register classes.
 285     addRegisterClass(MVT::f64, X86::RFPRegisterClass);
 286
 287     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 288     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 289     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 290
 291     if (!UnsafeFPMath) {
 292       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 293       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 294     }
 295
 296     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 297     addLegalFPImmediate(+0.0); // FLD0
 298     addLegalFPImmediate(+1.0); // FLD1
 299     addLegalFPImmediate(-0.0); // FLD0/FCHS
 300     addLegalFPImmediate(-1.0); // FLD1/FCHS
 301   }
 302
 303   // First set operation action for all vector types to expand. Then we
 304   // will selectively turn on ones that can be effectively codegen'd.
 305   for (unsigned VT = (unsigned)MVT::Vector + 1;
 306        VT != (unsigned)MVT::LAST_VALUETYPE; VT++) {
 307     setOperationAction(ISD::ADD , (MVT::ValueType)VT, Expand);
 308     setOperationAction(ISD::SUB , (MVT::ValueType)VT, Expand);
 309     setOperationAction(ISD::FADD, (MVT::ValueType)VT, Expand);
 310     setOperationAction(ISD::FSUB, (MVT::ValueType)VT, Expand);
 311     setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 312     setOperationAction(ISD::FMUL, (MVT::ValueType)VT, Expand);
 313     setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 314     setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 315     setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 316     setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 317     setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 318     setOperationAction(ISD::LOAD, (MVT::ValueType)VT, Expand);
 319     setOperationAction(ISD::VECTOR_SHUFFLE,     (MVT::ValueType)VT, Expand);
 320     setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 321     setOperationAction(ISD::INSERT_VECTOR_ELT,  (MVT::ValueType)VT, Expand);
 322   }
 323
 324   if (Subtarget->hasMMX()) {
 325     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 326     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 327     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 328
 329     // FIXME: add MMX packed arithmetics
 330     setOperationAction(ISD::BUILD_VECTOR,     MVT::v8i8,  Expand);
 331     setOperationAction(ISD::BUILD_VECTOR,     MVT::v4i16, Expand);
 332     setOperationAction(ISD::BUILD_VECTOR,     MVT::v2i32, Expand);
 333   }
 334
 335   if (Subtarget->hasSSE1()) {
 336     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 337
 338     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 339     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 340     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 341     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 342     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 343     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 344     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 345     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 346     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 347   }
 348
 349   if (Subtarget->hasSSE2()) {
 350     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 351     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 352     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 353     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 354     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 355
 356     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 357     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 358     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 359     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 360     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 361     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 362     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 363     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 364     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 365     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 366     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 367
 368     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 369     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 370     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 371     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 372     // Implement v4f32 insert_vector_elt in terms of SSE2 v8i16 ones.
 373     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 374
 375     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 376     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 377       setOperationAction(ISD::BUILD_VECTOR,        (MVT::ValueType)VT, Custom);
 378       setOperationAction(ISD::VECTOR_SHUFFLE,      (MVT::ValueType)VT, Custom);
 379       setOperationAction(ISD::EXTRACT_VECTOR_ELT,  (MVT::ValueType)VT, Custom);
 380     }
 381     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 382     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 383     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 384     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 385     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 386     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 387
 388     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 389     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 390       setOperationAction(ISD::AND,    (MVT::ValueType)VT, Promote);
 391       AddPromotedToType (ISD::AND,    (MVT::ValueType)VT, MVT::v2i64);
 392       setOperationAction(ISD::OR,     (MVT::ValueType)VT, Promote);
 393       AddPromotedToType (ISD::OR,     (MVT::ValueType)VT, MVT::v2i64);
 394       setOperationAction(ISD::XOR,    (MVT::ValueType)VT, Promote);
 395       AddPromotedToType (ISD::XOR,    (MVT::ValueType)VT, MVT::v2i64);
 396       setOperationAction(ISD::LOAD,   (MVT::ValueType)VT, Promote);
 397       AddPromotedToType (ISD::LOAD,   (MVT::ValueType)VT, MVT::v2i64);
 398       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 399       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v2i64);
 400     }
 401
 402     // Custom lower v2i64 and v2f64 selects.
 403     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 404     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 405     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 406     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 407   }
 408
 409   // We want to custom lower some of our intrinsics.
 410   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 411
 412   // We have target-specific dag combine patterns for the following nodes:
 413   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 414   setTargetDAGCombine(ISD::SELECT);
 415
 416   computeRegisterProperties();
 417
 418   // FIXME: These should be based on subtarget info. Plus, the values should
 419   // be smaller when we are in optimizing for size mode.
 420   maxStoresPerMemset = 16; // For %llvm.memset -> sequence of stores
 421   maxStoresPerMemcpy = 16; // For %llvm.memcpy -> sequence of stores
 422   maxStoresPerMemmove = 16; // For %llvm.memmove -> sequence of stores
 423   allowUnalignedMemoryAccesses = true; // x86 supports it!
 424 }
 425
 426
 427 //===----------------------------------------------------------------------===//
 428 //               Return Value Calling Convention Implementation
 429 //===----------------------------------------------------------------------===//
 430
 431 /// GetRetValueLocs - If we are returning a set of values with the specified
 432 /// value types, determine the set of registers each one will land in.  This
 433 /// sets one element of the ResultRegs array for each element in the VTs array.
 434 static void GetRetValueLocs(const MVT::ValueType *VTs, unsigned NumVTs,
 435                             unsigned *ResultRegs,
 436                             const X86Subtarget *Subtarget,
 437                             unsigned CC) {
 438   if (NumVTs == 0) return;
 439
 440   if (NumVTs == 2) {
 441     ResultRegs[0] = VTs[0] == MVT::i64 ? X86::RAX : X86::EAX;
 442     ResultRegs[1] = VTs[1] == MVT::i64 ? X86::RDX : X86::EDX;
 443     return;
 444   }
 445
 446   // Otherwise, NumVTs is 1.
 447   MVT::ValueType ArgVT = VTs[0];
 448
 449   unsigned Reg;
 450   switch (ArgVT) {
 451   case MVT::i8:  Reg = X86::AL; break;
 452   case MVT::i16: Reg = X86::AX; break;
 453   case MVT::i32: Reg = X86::EAX; break;
 454   case MVT::i64: Reg = X86::RAX; break;
 455   case MVT::f32:
 456   case MVT::f64:
 457     if (Subtarget->is64Bit())
 458       Reg = X86::XMM0;         // FP values in X86-64 go in XMM0.
 459     else if (CC == CallingConv::Fast && Subtarget->hasSSE2())
 460       Reg = X86::XMM0;         // FP values in X86-32 with fastcc go in XMM0.
 461     else
 462       Reg = X86::ST0;          // FP values in X86-32 go in ST0.
 463     break;
 464   default:
 465     assert(MVT::isVector(ArgVT) && "Unknown return value type!");
 466     Reg = X86::XMM0; // Int/FP vector result -> XMM0.
 467     break;
 468   }
 469   ResultRegs[0] = Reg;
 470 }
 471
 472 /// LowerRET - Lower an ISD::RET node.
 473 SDOperand X86TargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG) {
 474   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
 475
 476   // Support up returning up to two registers.
 477   MVT::ValueType VTs[2];
 478   unsigned DestRegs[2];
 479   unsigned NumRegs = Op.getNumOperands() / 2;
 480   assert(NumRegs <= 2 && "Can only return up to two regs!");
 481
 482   for (unsigned i = 0; i != NumRegs; ++i)
 483     VTs[i] = Op.getOperand(i*2+1).getValueType();
 484
 485   // Determine which register each value should be copied into.
 486   GetRetValueLocs(VTs, NumRegs, DestRegs, Subtarget,
 487                   DAG.getMachineFunction().getFunction()->getCallingConv());
 488
 489   // If this is the first return lowered for this function, add the regs to the
 490   // liveout set for the function.
 491   if (DAG.getMachineFunction().liveout_empty()) {
 492     for (unsigned i = 0; i != NumRegs; ++i)
 493       DAG.getMachineFunction().addLiveOut(DestRegs[i]);
 494   }
 495
 496   SDOperand Chain = Op.getOperand(0);
 497   SDOperand Flag;
 498
 499   // Copy the result values into the output registers.
 500   if (NumRegs != 1 || DestRegs[0] != X86::ST0) {
 501     for (unsigned i = 0; i != NumRegs; ++i) {
 502       Chain = DAG.getCopyToReg(Chain, DestRegs[i], Op.getOperand(i*2+1), Flag);
 503       Flag = Chain.getValue(1);
 504     }
 505   } else {
 506     // We need to handle a destination of ST0 specially, because it isn't really
 507     // a register.
 508     SDOperand Value = Op.getOperand(1);
 509
 510     // If this is an FP return with ScalarSSE, we need to move the value from
 511     // an XMM register onto the fp-stack.
 512     if (X86ScalarSSE) {
 513       SDOperand MemLoc;
 514
 515       // If this is a load into a scalarsse value, don't store the loaded value
 516       // back to the stack, only to reload it: just replace the scalar-sse load.
 517       if (ISD::isNON_EXTLoad(Value.Val) &&
 518           (Chain == Value.getValue(1) || Chain == Value.getOperand(0))) {
 519         Chain  = Value.getOperand(0);
 520         MemLoc = Value.getOperand(1);
 521       } else {
 522         // Spill the value to memory and reload it into top of stack.
 523         unsigned Size = MVT::getSizeInBits(VTs[0])/8;
 524         MachineFunction &MF = DAG.getMachineFunction();
 525         int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
 526         MemLoc = DAG.getFrameIndex(SSFI, getPointerTy());
 527         Chain = DAG.getStore(Op.getOperand(0), Value, MemLoc, NULL, 0);
 528       }
 529       SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other);
 530       SDOperand Ops[] = { Chain, MemLoc, DAG.getValueType(VTs[0]) };
 531       Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
 532       Chain = Value.getValue(1);
 533     }
 534
 535     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
 536     SDOperand Ops[] = { Chain, Value };
 537     Chain = DAG.getNode(X86ISD::FP_SET_RESULT, Tys, Ops, 2);
 538     Flag = Chain.getValue(1);
 539   }
 540
 541   SDOperand BytesToPop = DAG.getConstant(getBytesToPopOnReturn(), MVT::i16);
 542   if (Flag.Val)
 543     return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Chain, BytesToPop, Flag);
 544   else
 545     return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Chain, BytesToPop);
 546 }
 547
 548
 549 /// LowerCallResult - Lower the result values of an ISD::CALL into the
 550 /// appropriate copies out of appropriate physical registers.  This assumes that
 551 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
 552 /// being lowered.  The returns a SDNode with the same number of values as the
 553 /// ISD::CALL.
 554 SDNode *X86TargetLowering::
 555 LowerCallResult(SDOperand Chain, SDOperand InFlag, SDNode *TheCall,
 556                 unsigned CallingConv, SelectionDAG &DAG) {
 557   SmallVector<SDOperand, 8> ResultVals;
 558
 559   // We support returning up to two registers.
 560   MVT::ValueType VTs[2];
 561   unsigned DestRegs[2];
 562   unsigned NumRegs = TheCall->getNumValues() - 1;
 563   assert(NumRegs <= 2 && "Can only return up to two regs!");
 564
 565   for (unsigned i = 0; i != NumRegs; ++i)
 566     VTs[i] = TheCall->getValueType(i);
 567
 568   // Determine which register each value should be copied into.
 569   GetRetValueLocs(VTs, NumRegs, DestRegs, Subtarget, CallingConv);
 570
 571   // Copy all of the result registers out of their specified physreg.
 572   if (NumRegs != 1 || DestRegs[0] != X86::ST0) {
 573     for (unsigned i = 0; i != NumRegs; ++i) {
 574       Chain = DAG.getCopyFromReg(Chain, DestRegs[i], VTs[i],
 575                                  InFlag).getValue(1);
 576       InFlag = Chain.getValue(2);
 577       ResultVals.push_back(Chain.getValue(0));
 578     }
 579   } else {
 580     // Copies from the FP stack are special, as ST0 isn't a valid register
 581     // before the fp stackifier runs.
 582
 583     // Copy ST0 into an RFP register with FP_GET_RESULT.
 584     SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
 585     SDOperand GROps[] = { Chain, InFlag };
 586     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys, GROps, 2);
 587     Chain  = RetVal.getValue(1);
 588     InFlag = RetVal.getValue(2);
 589
 590     // If we are using ScalarSSE, store ST(0) to the stack and reload it into
 591     // an XMM register.
 592     if (X86ScalarSSE) {
 593       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
 594       // shouldn't be necessary except that RFP cannot be live across
 595       // multiple blocks. When stackifier is fixed, they can be uncoupled.
 596       MachineFunction &MF = DAG.getMachineFunction();
 597       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
 598       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
 599       SDOperand Ops[] = {
 600         Chain, RetVal, StackSlot, DAG.getValueType(VTs[0]), InFlag
 601       };
 602       Chain = DAG.getNode(X86ISD::FST, MVT::Other, Ops, 5);
 603       RetVal = DAG.getLoad(VTs[0], Chain, StackSlot, NULL, 0);
 604       Chain = RetVal.getValue(1);
 605     }
 606
 607     if (VTs[0] == MVT::f32 && !X86ScalarSSE)
 608       // FIXME: we would really like to remember that this FP_ROUND
 609       // operation is okay to eliminate if we allow excess FP precision.
 610       RetVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, RetVal);
 611     ResultVals.push_back(RetVal);
 612   }
 613
 614   // Merge everything together with a MERGE_VALUES node.
 615   ResultVals.push_back(Chain);
 616   return DAG.getNode(ISD::MERGE_VALUES, TheCall->getVTList(),
 617                      &ResultVals[0], ResultVals.size()).Val;
 618 }
 619
 620
 621 //===----------------------------------------------------------------------===//
 622 //                C & StdCall Calling Convention implementation
 623 //===----------------------------------------------------------------------===//
 624 //  StdCall calling convention seems to be standard for many Windows' API
 625 //  routines and around. It differs from C calling convention just a little:
 626 //  callee should clean up the stack, not caller. Symbols should be also
 627 //  decorated in some fancy way :) It doesn't support any vector arguments.
 628
 629 /// AddLiveIn - This helper function adds the specified physical register to the
 630 /// MachineFunction as a live in value.  It also creates a corresponding virtual
 631 /// register for it.
 632 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
 633                           const TargetRegisterClass *RC) {
 634   assert(RC->contains(PReg) && "Not the correct regclass!");
 635   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
 636   MF.addLiveIn(PReg, VReg);
 637   return VReg;
 638 }
 639
 640 /// HowToPassArgument - Returns how an formal argument of the specified type
 641 /// should be passed. If it is through stack, returns the size of the stack
 642 /// slot; if it is through integer or XMM register, returns the number of
 643 /// integer or XMM registers are needed.
 644 static void
 645 HowToPassCallArgument(MVT::ValueType ObjectVT,
 646                       bool ArgInReg,
 647                       unsigned NumIntRegs, unsigned NumXMMRegs,
 648                       unsigned MaxNumIntRegs,
 649                       unsigned &ObjSize, unsigned &ObjIntRegs,
 650                       unsigned &ObjXMMRegs) {
 651   ObjSize = 0;
 652   ObjIntRegs = 0;
 653   ObjXMMRegs = 0;
 654
 655   if (MaxNumIntRegs>3) {
 656     // We don't have too much registers on ia32! :)
 657     MaxNumIntRegs = 3;
 658   }
 659
 660   switch (ObjectVT) {
 661   default: assert(0 && "Unhandled argument type!");
 662   case MVT::i8:
 663    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 664      ObjIntRegs = 1;
 665    else
 666      ObjSize = 1;
 667    break;
 668   case MVT::i16:
 669    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 670      ObjIntRegs = 1;
 671    else
 672      ObjSize = 2;
 673    break;
 674   case MVT::i32:
 675    if (ArgInReg && (NumIntRegs < MaxNumIntRegs))
 676      ObjIntRegs = 1;
 677    else
 678      ObjSize = 4;
 679    break;
 680   case MVT::i64:
 681    if (ArgInReg && (NumIntRegs+2 <= MaxNumIntRegs)) {
 682      ObjIntRegs = 2;
 683    } else if (ArgInReg && (NumIntRegs+1 <= MaxNumIntRegs)) {
 684      ObjIntRegs = 1;
 685      ObjSize = 4;
 686    } else
 687      ObjSize = 8;
 688   case MVT::f32:
 689     ObjSize = 4;
 690     break;
 691   case MVT::f64:
 692     ObjSize = 8;
 693     break;
 694   case MVT::v16i8:
 695   case MVT::v8i16:
 696   case MVT::v4i32:
 697   case MVT::v2i64:
 698   case MVT::v4f32:
 699   case MVT::v2f64:
 700     if (NumXMMRegs < 4)
 701       ObjXMMRegs = 1;
 702     else
 703       ObjSize = 16;
 704     break;
 705   }
 706 }
 707
 708 SDOperand X86TargetLowering::LowerCCCArguments(SDOperand Op, SelectionDAG &DAG,
 709                                                bool isStdCall) {
 710   unsigned NumArgs = Op.Val->getNumValues() - 1;
 711   MachineFunction &MF = DAG.getMachineFunction();
 712   MachineFrameInfo *MFI = MF.getFrameInfo();
 713   SDOperand Root = Op.getOperand(0);
 714   SmallVector<SDOperand, 8> ArgValues;
 715   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 716
 717   // Add DAG nodes to load the arguments...  On entry to a function on the X86,
 718   // the stack frame looks like this:
 719   //
 720   // [ESP] -- return address
 721   // [ESP + 4] -- first argument (leftmost lexically)
 722   // [ESP + 8] -- second argument, if first argument is <= 4 bytes in size
 723   //    ...
 724   //
 725   unsigned ArgOffset   = 0; // Frame mechanisms handle retaddr slot
 726   unsigned NumSRetBytes= 0; // How much bytes on stack used for struct return
 727   unsigned NumXMMRegs  = 0; // XMM regs used for parameter passing.
 728   unsigned NumIntRegs  = 0; // Integer regs used for parameter passing
 729
 730   static const unsigned XMMArgRegs[] = {
 731     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
 732   };
 733   static const unsigned GPRArgRegs[][3] = {
 734     { X86::AL,  X86::DL,  X86::CL  },
 735     { X86::AX,  X86::DX,  X86::CX  },
 736     { X86::EAX, X86::EDX, X86::ECX }
 737   };
 738   static const TargetRegisterClass* GPRClasses[3] = {
 739     X86::GR8RegisterClass, X86::GR16RegisterClass, X86::GR32RegisterClass
 740   };
 741
 742   // Handle regparm attribute
 743   SmallVector<bool, 8> ArgInRegs(NumArgs, false);
 744   SmallVector<bool, 8> SRetArgs(NumArgs, false);
 745   if (!isVarArg) {
 746     for (unsigned i = 0; i<NumArgs; ++i) {
 747       unsigned Flags = cast<ConstantSDNode>(Op.getOperand(3+i))->getValue();
 748       ArgInRegs[i]   = (Flags >> 1) & 1;
 749       SRetArgs[i]    = (Flags >> 2) & 1;
 750     }
 751   }
 752
 753   for (unsigned i = 0; i < NumArgs; ++i) {
 754     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
 755     unsigned ArgIncrement = 4;
 756     unsigned ObjSize = 0;
 757     unsigned ObjXMMRegs = 0;
 758     unsigned ObjIntRegs = 0;
 759     unsigned Reg = 0;
 760     SDOperand ArgValue;
 761
 762     HowToPassCallArgument(ObjectVT,
 763                           ArgInRegs[i],
 764                           NumIntRegs, NumXMMRegs, 3,
 765                           ObjSize, ObjIntRegs, ObjXMMRegs);
 766
 767     if (ObjSize > 4)
 768       ArgIncrement = ObjSize;
 769
 770     if (ObjIntRegs || ObjXMMRegs) {
 771       switch (ObjectVT) {
 772       default: assert(0 && "Unhandled argument type!");
 773       case MVT::i8:
 774       case MVT::i16:
 775       case MVT::i32: {
 776        unsigned RegToUse = GPRArgRegs[ObjectVT-MVT::i8][NumIntRegs];
 777        Reg = AddLiveIn(MF, RegToUse, GPRClasses[ObjectVT-MVT::i8]);
 778        ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
 779        break;
 780       }
 781       case MVT::v16i8:
 782       case MVT::v8i16:
 783       case MVT::v4i32:
 784       case MVT::v2i64:
 785       case MVT::v4f32:
 786       case MVT::v2f64:
 787        assert(!isStdCall && "Unhandled argument type!");
 788        Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], X86::VR128RegisterClass);
 789        ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
 790        break;
 791       }
 792       NumIntRegs += ObjIntRegs;
 793       NumXMMRegs += ObjXMMRegs;
 794     }
 795     if (ObjSize) {
 796       // XMM arguments have to be aligned on 16-byte boundary.
 797       if (ObjSize == 16)
 798         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 799       // Create the SelectionDAG nodes corresponding to a load from this
 800       // parameter.
 801       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 802       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
 803       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
 804
 805       ArgOffset += ArgIncrement;   // Move on to the next argument.
 806       if (SRetArgs[i])
 807         NumSRetBytes += ArgIncrement;
 808     }
 809
 810     ArgValues.push_back(ArgValue);
 811   }
 812
 813   ArgValues.push_back(Root);
 814
 815   // If the function takes variable number of arguments, make a frame index for
 816   // the start of the first vararg value... for expansion of llvm.va_start.
 817   if (isVarArg)
 818     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
 819
 820   if (isStdCall && !isVarArg) {
 821     BytesToPopOnReturn  = ArgOffset;    // Callee pops everything..
 822     BytesCallerReserves = 0;
 823   } else {
 824     BytesToPopOnReturn  = NumSRetBytes; // Callee pops hidden struct pointer.
 825     BytesCallerReserves = ArgOffset;
 826   }
 827
 828   RegSaveFrameIndex = 0xAAAAAAA;  // X86-64 only.
 829   ReturnAddrIndex = 0;            // No return address slot generated yet.
 830
 831
 832   MF.getInfo<X86FunctionInfo>()->setBytesToPopOnReturn(BytesToPopOnReturn);
 833
 834   // Return the new list of results.
 835   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
 836                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
 837 }
 838
 839 SDOperand X86TargetLowering::LowerCCCCallTo(SDOperand Op, SelectionDAG &DAG,
 840                                             unsigned CC) {
 841   SDOperand Chain     = Op.getOperand(0);
 842   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 843   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
 844   SDOperand Callee    = Op.getOperand(4);
 845   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
 846
 847   static const unsigned XMMArgRegs[] = {
 848     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
 849   };
 850   static const unsigned GPR32ArgRegs[] = {
 851     X86::EAX, X86::EDX,  X86::ECX
 852   };
 853
 854   // Count how many bytes are to be pushed on the stack.
 855   unsigned NumBytes   = 0;
 856   // Keep track of the number of integer regs passed so far.
 857   unsigned NumIntRegs = 0;
 858   // Keep track of the number of XMM regs passed so far.
 859   unsigned NumXMMRegs = 0;
 860   // How much bytes on stack used for struct return
 861   unsigned NumSRetBytes= 0;
 862
 863   // Handle regparm attribute
 864   SmallVector<bool, 8> ArgInRegs(NumOps, false);
 865   SmallVector<bool, 8> SRetArgs(NumOps, false);
 866   for (unsigned i = 0; i<NumOps; ++i) {
 867     unsigned Flags =
 868       dyn_cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
 869     ArgInRegs[i] = (Flags >> 1) & 1;
 870     SRetArgs[i]  = (Flags >> 2) & 1;
 871   }
 872
 873   // Calculate stack frame size
 874   for (unsigned i = 0; i != NumOps; ++i) {
 875     SDOperand Arg = Op.getOperand(5+2*i);
 876     unsigned ArgIncrement = 4;
 877     unsigned ObjSize = 0;
 878     unsigned ObjIntRegs = 0;
 879     unsigned ObjXMMRegs = 0;
 880
 881     HowToPassCallArgument(Arg.getValueType(),
 882                           ArgInRegs[i],
 883                           NumIntRegs, NumXMMRegs, 3,
 884                           ObjSize, ObjIntRegs, ObjXMMRegs);
 885     if (ObjSize > 4)
 886       ArgIncrement = ObjSize;
 887
 888     NumIntRegs += ObjIntRegs;
 889     NumXMMRegs += ObjXMMRegs;
 890     if (ObjSize) {
 891       // XMM arguments have to be aligned on 16-byte boundary.
 892       if (ObjSize == 16)
 893         NumBytes = ((NumBytes + 15) / 16) * 16;
 894       NumBytes += ArgIncrement;
 895     }
 896   }
 897
 898   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
 899
 900   // Arguments go on the stack in reverse order, as specified by the ABI.
 901   unsigned ArgOffset = 0;
 902   NumXMMRegs = 0;
 903   NumIntRegs = 0;
 904   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
 905   SmallVector<SDOperand, 8> MemOpChains;
 906   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
 907   for (unsigned i = 0; i != NumOps; ++i) {
 908     SDOperand Arg = Op.getOperand(5+2*i);
 909     unsigned ArgIncrement = 4;
 910     unsigned ObjSize = 0;
 911     unsigned ObjIntRegs = 0;
 912     unsigned ObjXMMRegs = 0;
 913
 914     HowToPassCallArgument(Arg.getValueType(),
 915                           ArgInRegs[i],
 916                           NumIntRegs, NumXMMRegs, 3,
 917                           ObjSize, ObjIntRegs, ObjXMMRegs);
 918
 919     if (ObjSize > 4)
 920       ArgIncrement = ObjSize;
 921
 922     if (Arg.getValueType() == MVT::i8 || Arg.getValueType() == MVT::i16) {
 923       // Promote the integer to 32 bits.  If the input type is signed use a
 924       // sign extend, otherwise use a zero extend.
 925       unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
 926
 927       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 928       Arg = DAG.getNode(ExtOp, MVT::i32, Arg);
 929     }
 930
 931     if (ObjIntRegs || ObjXMMRegs) {
 932       switch (Arg.getValueType()) {
 933       default: assert(0 && "Unhandled argument type!");
 934       case MVT::i32:
 935        RegsToPass.push_back(std::make_pair(GPR32ArgRegs[NumIntRegs], Arg));
 936        break;
 937       case MVT::v16i8:
 938       case MVT::v8i16:
 939       case MVT::v4i32:
 940       case MVT::v2i64:
 941       case MVT::v4f32:
 942       case MVT::v2f64:
 943        RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
 944        break;
 945       }
 946
 947       NumIntRegs += ObjIntRegs;
 948       NumXMMRegs += ObjXMMRegs;
 949     }
 950     if (ObjSize) {
 951       // XMM arguments have to be aligned on 16-byte boundary.
 952       if (ObjSize == 16)
 953         ArgOffset = ((ArgOffset + 15) / 16) * 16;
 954
 955       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 956       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
 957       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 958
 959       ArgOffset += ArgIncrement;   // Move on to the next argument.
 960       if (SRetArgs[i])
 961         NumSRetBytes += ArgIncrement;
 962     }
 963   }
 964
 965   // Sanity check: we haven't seen NumSRetBytes > 4
 966   assert((NumSRetBytes<=4) &&
 967          "Too much space for struct-return pointer requested");
 968
 969   if (!MemOpChains.empty())
 970     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 971                         &MemOpChains[0], MemOpChains.size());
 972
 973   // Build a sequence of copy-to-reg nodes chained together with token chain
 974   // and flag operands which copy the outgoing args into registers.
 975   SDOperand InFlag;
 976   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 977     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
 978                              InFlag);
 979     InFlag = Chain.getValue(1);
 980   }
 981
 982   // ELF / PIC requires GOT in the EBX register before function calls via PLT
 983   // GOT pointer.
 984   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
 985       Subtarget->isPICStyleGOT()) {
 986     Chain = DAG.getCopyToReg(Chain, X86::EBX,
 987                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
 988                              InFlag);
 989     InFlag = Chain.getValue(1);
 990   }
 991
 992   // If the callee is a GlobalAddress node (quite common, every direct call is)
 993   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 994   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 995     // We should use extra load for direct calls to dllimported functions in
 996     // non-JIT mode.
 997     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
 998                                         getTargetMachine(), true))
 999       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1000   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1001     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1002
1003   // Returns a chain & a flag for retval copy to use.
1004   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1005   SmallVector<SDOperand, 8> Ops;
1006   Ops.push_back(Chain);
1007   Ops.push_back(Callee);
1008
1009   // Add argument registers to the end of the list so that they are known live
1010   // into the call.
1011   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1012     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1013                                   RegsToPass[i].second.getValueType()));
1014
1015   // Add an implicit use GOT pointer in EBX.
1016   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1017       Subtarget->isPICStyleGOT())
1018     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1019
1020   if (InFlag.Val)
1021     Ops.push_back(InFlag);
1022
1023   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1024                       NodeTys, &Ops[0], Ops.size());
1025   InFlag = Chain.getValue(1);
1026
1027   // Create the CALLSEQ_END node.
1028   unsigned NumBytesForCalleeToPush = 0;
1029
1030   if (CC == CallingConv::X86_StdCall) {
1031     if (isVarArg)
1032       NumBytesForCalleeToPush = NumSRetBytes;
1033     else
1034       NumBytesForCalleeToPush = NumBytes;
1035   } else {
1036     // If this is is a call to a struct-return function, the callee
1037     // pops the hidden struct pointer, so we have to push it back.
1038     // This is common for Darwin/X86, Linux & Mingw32 targets.
1039     NumBytesForCalleeToPush = NumSRetBytes;
1040   }
1041
1042   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1043   Ops.clear();
1044   Ops.push_back(Chain);
1045   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1046   Ops.push_back(DAG.getConstant(NumBytesForCalleeToPush, getPointerTy()));
1047   Ops.push_back(InFlag);
1048   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1049   InFlag = Chain.getValue(1);
1050
1051   // Handle result values, copying them out of physregs into vregs that we
1052   // return.
1053   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
1054 }
1055
1056
1057 //===----------------------------------------------------------------------===//
1058 //                 X86-64 C Calling Convention implementation
1059 //===----------------------------------------------------------------------===//
1060
1061 class CallingConvState {
1062   uint32_t UsedRegs[(X86::NUM_TARGET_REGS+31)/32];
1063   unsigned StackOffset;
1064   const MRegisterInfo &MRI;
1065 public:
1066   CallingConvState(const MRegisterInfo &mri) : MRI(mri) {
1067     // No stack is used.
1068     StackOffset = 0;
1069
1070     UsedRegs.resize(MRI.getNumRegs());
1071     // No registers are used.
1072     memset(UsedRegs, 0, sizeof(UsedRegs));
1073   }
1074
1075   unsigned getNextStackOffset() const { return StackOffset; }
1076
1077   /// isAllocated - Return true if the specified register (or an alias) is
1078   /// allocated.
1079   bool isAllocated(unsigned Reg) const {
1080     return UsedRegs[Reg/32] & (1 << (Reg&31));
1081   }
1082
1083   /// getFirstUnallocated - Return the first unallocated register in the set, or
1084   /// NumRegs if they are all allocated.
1085   unsigned getFirstUnallocated(const unsigned *Regs, unsigned NumRegs) const {
1086     for (unsigned i = 0; i != NumRegs; ++i)
1087       if (!isAllocated(Regs[i]))
1088         return i;
1089     return NumRegs;
1090   }
1091
1092   /// AllocateReg - Attempt to allocate one of the specified registers.  If none
1093   /// are available, return zero.  Otherwise, return the first one available,
1094   /// marking it and any aliases as allocated.
1095   unsigned AllocateReg(const unsigned *Regs, unsigned NumRegs) {
1096     unsigned FirstUnalloc = getFirstUnallocated(Regs, NumRegs);
1097     if (FirstUnalloc == NumRegs)
1098       return 0;    // Didn't find the reg.
1099
1100     // Mark the register and any aliases as allocated.
1101     unsigned Reg = Regs[FirstUnalloc];
1102     MarkAllocated(Reg);
1103     if (const unsigned *RegAliases = MRI.getAliasSet(Reg))
1104       for (; *RegAliases; ++RegAliases)
1105         MarkAllocated(*RegAliases);
1106     return Reg;
1107   }
1108
1109   /// AllocateStack - Allocate a chunk of stack space with the specified size
1110   /// and alignment.
1111   unsigned AllocateStack(unsigned Size, unsigned Align) {
1112     assert(Align && ((Align-1) & Align) == 0); // Align is power of 2.
1113     StackOffset = ((StackOffset + Align-1) & ~(Align-1));
1114     unsigned Result = StackOffset;
1115     StackOffset += Size;
1116     return Result;
1117   }
1118 private:
1119   void MarkAllocated(unsigned Reg) {
1120     UsedRegs[Reg/32] |= 1 << (Reg&31);
1121   }
1122 };
1123
1124 /// X86_64_CCC_AssignArgument - Implement the X86-64 C Calling Convention.
1125 template<typename Client, typename DataTy>
1126 static void X86_64_CCC_AssignArgument(Client &C, CallingConvState &State,
1127                                       MVT::ValueType ArgVT, unsigned ArgFlags,
1128                                       DataTy Data) {
1129   MVT::ValueType LocVT = ArgVT;
1130   unsigned ExtendType = ISD::ANY_EXTEND;
1131
1132   // Promote the integer to 32 bits.  If the input type is signed use a
1133   // sign extend, otherwise use a zero extend.
1134   if (ArgVT == MVT::i8 || ArgVT == MVT::i16) {
1135     LocVT = MVT::i32;
1136     ExtendType = (ArgFlags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1137   }
1138
1139   // If this is a 32-bit value, assign to a 32-bit register if any are
1140   // available.
1141   if (LocVT == MVT::i32) {
1142     static const unsigned GPR32ArgRegs[] = {
1143       X86::EDI, X86::ESI, X86::EDX, X86::ECX, X86::R8D, X86::R9D
1144     };
1145     if (unsigned Reg = State.AllocateReg(GPR32ArgRegs, 6)) {
1146       C.AssignToReg(Data, Reg, ArgVT, LocVT, ExtendType);
1147       return;
1148     }
1149   }
1150
1151   // If this is a 64-bit value, assign to a 64-bit register if any are
1152   // available.
1153   if (LocVT == MVT::i64) {
1154     static const unsigned GPR64ArgRegs[] = {
1155       X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1156     };
1157     if (unsigned Reg = State.AllocateReg(GPR64ArgRegs, 6)) {
1158       C.AssignToReg(Data, Reg, ArgVT, LocVT, ExtendType);
1159       return;
1160     }
1161   }
1162
1163   // If this is a FP or vector type, assign to an XMM reg if any are
1164   // available.
1165   if (MVT::isVector(LocVT) || MVT::isFloatingPoint(LocVT)) {
1166     static const unsigned XMMArgRegs[] = {
1167       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1168       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1169     };
1170     if (unsigned Reg = State.AllocateReg(XMMArgRegs, 8)) {
1171       C.AssignToReg(Data, Reg, ArgVT, LocVT, ExtendType);
1172       return;
1173     }
1174   }
1175
1176   // Integer/FP values get stored in stack slots that are 8 bytes in size and
1177   // 8-byte aligned if there are no more registers to hold them.
1178   if (LocVT == MVT::i32 || LocVT == MVT::i64 ||
1179       LocVT == MVT::f32 || LocVT == MVT::f64) {
1180     unsigned Offset = State.AllocateStack(8, 8);
1181     C.AssignToStack(Data, Offset, ArgVT, LocVT, ExtendType);
1182     return;
1183   }
1184
1185   // Vectors get 16-byte stack slots that are 16-byte aligned.
1186   if (MVT::isVector(LocVT)) {
1187     unsigned Offset = State.AllocateStack(16, 16);
1188     C.AssignToStack(Data, Offset, ArgVT, LocVT, ExtendType);
1189     return;
1190   }
1191   assert(0 && "Unknown argument type!");
1192 }
1193
1194 class LowerArgumentsClient {
1195   SelectionDAG &DAG;
1196   X86TargetLowering &TLI;
1197   SmallVector<SDOperand, 8> &ArgValues;
1198   SDOperand Chain;
1199 public:
1200   LowerArgumentsClient(SelectionDAG &dag, X86TargetLowering &tli,
1201                        SmallVector<SDOperand, 8> &argvalues,
1202                        SDOperand chain)
1203     : DAG(dag), TLI(tli), ArgValues(argvalues), Chain(chain) {
1204
1205   }
1206
1207   void AssignToReg(SDOperand Arg, unsigned RegNo,
1208                    MVT::ValueType ArgVT, MVT::ValueType RegVT,
1209                    unsigned ExtendType) {
1210     TargetRegisterClass *RC = NULL;
1211     if (RegVT == MVT::i32)
1212       RC = X86::GR32RegisterClass;
1213     else if (RegVT == MVT::i64)
1214       RC = X86::GR64RegisterClass;
1215     else if (RegVT == MVT::f32)
1216       RC = X86::FR32RegisterClass;
1217     else if (RegVT == MVT::f64)
1218       RC = X86::FR64RegisterClass;
1219     else {
1220       RC = X86::VR128RegisterClass;
1221     }
1222
1223     SDOperand ArgValue = DAG.getCopyFromReg(Chain, RegNo, RegVT);
1224     AddLiveIn(DAG.getMachineFunction(), RegNo, RC);
1225
1226     // If this is an 8 or 16-bit value, it is really passed promoted to 32
1227     // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1228     // right size.
1229     if (ArgVT < RegVT) {
1230       if (ExtendType == ISD::SIGN_EXTEND) {
1231         ArgValue = DAG.getNode(ISD::AssertSext, RegVT, ArgValue,
1232                                DAG.getValueType(ArgVT));
1233       } else if (ExtendType == ISD::ZERO_EXTEND) {
1234         ArgValue = DAG.getNode(ISD::AssertZext, RegVT, ArgValue,
1235                                DAG.getValueType(ArgVT));
1236       }
1237       ArgValue = DAG.getNode(ISD::TRUNCATE, ArgVT, ArgValue);
1238     }
1239
1240     ArgValues.push_back(ArgValue);
1241   }
1242
1243   void AssignToStack(SDOperand Arg, unsigned Offset,
1244                      MVT::ValueType ArgVT, MVT::ValueType DestVT,
1245                      unsigned ExtendType) {
1246     // Create the SelectionDAG nodes corresponding to a load from this
1247     // parameter.
1248     MachineFunction &MF = DAG.getMachineFunction();
1249     MachineFrameInfo *MFI = MF.getFrameInfo();
1250     int FI = MFI->CreateFixedObject(MVT::getSizeInBits(ArgVT)/8, Offset);
1251     SDOperand FIN = DAG.getFrameIndex(FI, TLI.getPointerTy());
1252     ArgValues.push_back(DAG.getLoad(ArgVT, Chain, FIN, NULL, 0));
1253   }
1254 };
1255
1256 class LowerCallArgumentsClient {
1257   SelectionDAG &DAG;
1258   X86TargetLowering &TLI;
1259   SmallVector<std::pair<unsigned, SDOperand>, 8> &RegsToPass;
1260   SmallVector<SDOperand, 8> &MemOpChains;
1261   SDOperand Chain;
1262   SDOperand StackPtr;
1263 public:
1264   LowerCallArgumentsClient(SelectionDAG &dag, X86TargetLowering &tli,
1265                            SmallVector<std::pair<unsigned, SDOperand>, 8> &rtp,
1266                            SmallVector<SDOperand, 8> &moc,
1267                            SDOperand chain)
1268     : DAG(dag), TLI(tli), RegsToPass(rtp), MemOpChains(moc), Chain(chain) {
1269
1270   }
1271
1272   void AssignToReg(SDOperand Arg, unsigned RegNo,
1273                    MVT::ValueType ArgVT, MVT::ValueType RegVT,
1274                    unsigned ExtendType) {
1275     // If the argument has to be extended somehow before being passed, do so.
1276     if (ArgVT < RegVT)
1277       Arg = DAG.getNode(ExtendType, RegVT, Arg);
1278
1279     RegsToPass.push_back(std::make_pair(RegNo, Arg));
1280   }
1281
1282   void AssignToStack(SDOperand Arg, unsigned Offset,
1283                      MVT::ValueType ArgVT, MVT::ValueType DestVT,
1284                      unsigned ExtendType) {
1285     // If the argument has to be extended somehow before being stored, do so.
1286     if (ArgVT < DestVT)
1287       Arg = DAG.getNode(ExtendType, DestVT, Arg);
1288
1289     SDOperand SP = getSP();
1290     SDOperand PtrOff = DAG.getConstant(Offset, SP.getValueType());
1291     PtrOff = DAG.getNode(ISD::ADD, SP.getValueType(), SP, PtrOff);
1292     MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1293   }
1294 private:
1295   SDOperand getSP() {
1296     if (StackPtr.Val == 0) {
1297       MVT::ValueType PtrTy = TLI.getPointerTy();
1298       StackPtr = DAG.getRegister(TLI.getStackPtrReg(), PtrTy);
1299     }
1300     return StackPtr;
1301   }
1302 };
1303
1304 class EmptyArgumentsClient {
1305 public:
1306   EmptyArgumentsClient() {}
1307
1308   void AssignToReg(SDOperand Arg, unsigned RegNo,
1309                    MVT::ValueType ArgVT, MVT::ValueType RegVT,
1310                    unsigned ExtendType) {
1311   }
1312
1313   void AssignToStack(SDOperand Arg, unsigned Offset,
1314                      MVT::ValueType ArgVT, MVT::ValueType DestVT,
1315                      unsigned ExtendType) {
1316   }
1317 };
1318
1319
1320 SDOperand
1321 X86TargetLowering::LowerX86_64CCCArguments(SDOperand Op, SelectionDAG &DAG) {
1322   unsigned NumArgs = Op.Val->getNumValues() - 1;
1323   MachineFunction &MF = DAG.getMachineFunction();
1324   MachineFrameInfo *MFI = MF.getFrameInfo();
1325   SDOperand Root = Op.getOperand(0);
1326   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1327
1328   static const unsigned GPR64ArgRegs[] = {
1329     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
1330   };
1331   static const unsigned XMMArgRegs[] = {
1332     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1333     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1334   };
1335
1336   SmallVector<SDOperand, 8> ArgValues;
1337
1338
1339   CallingConvState CCState(*getTargetMachine().getRegisterInfo());
1340   LowerArgumentsClient Client(DAG, *this, ArgValues, Root);
1341
1342   for (unsigned i = 0; i != NumArgs; ++i) {
1343     MVT::ValueType ArgVT = Op.getValue(i).getValueType();
1344     unsigned ArgFlags = cast<ConstantSDNode>(Op.getOperand(3+i))->getValue();
1345
1346     X86_64_CCC_AssignArgument(Client, CCState, ArgVT, ArgFlags, SDOperand());
1347   }
1348
1349   unsigned StackSize = CCState.getNextStackOffset();
1350
1351   // If the function takes variable number of arguments, make a frame index for
1352   // the start of the first vararg value... for expansion of llvm.va_start.
1353   if (isVarArg) {
1354     unsigned NumIntRegs = CCState.getFirstUnallocated(GPR64ArgRegs, 6);
1355     unsigned NumXMMRegs = CCState.getFirstUnallocated(XMMArgRegs, 8);
1356
1357     // For X86-64, if there are vararg parameters that are passed via
1358     // registers, then we must store them to their spots on the stack so they
1359     // may be loaded by deferencing the result of va_next.
1360     VarArgsGPOffset = NumIntRegs * 8;
1361     VarArgsFPOffset = 6 * 8 + NumXMMRegs * 16;
1362     VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1363     RegSaveFrameIndex = MFI->CreateStackObject(6 * 8 + 8 * 16, 16);
1364
1365     // Store the integer parameter registers.
1366     SmallVector<SDOperand, 8> MemOps;
1367     SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1368     SDOperand FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1369                               DAG.getConstant(VarArgsGPOffset, getPointerTy()));
1370     for (; NumIntRegs != 6; ++NumIntRegs) {
1371       unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1372                                 X86::GR64RegisterClass);
1373       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1374       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1375       MemOps.push_back(Store);
1376       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1377                         DAG.getConstant(8, getPointerTy()));
1378     }
1379
1380     // Now store the XMM (fp + vector) parameter registers.
1381     FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1382                       DAG.getConstant(VarArgsFPOffset, getPointerTy()));
1383     for (; NumXMMRegs != 8; ++NumXMMRegs) {
1384       unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1385                                 X86::VR128RegisterClass);
1386       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::v4f32);
1387       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1388       MemOps.push_back(Store);
1389       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1390                         DAG.getConstant(16, getPointerTy()));
1391     }
1392     if (!MemOps.empty())
1393         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1394                            &MemOps[0], MemOps.size());
1395   }
1396
1397   ArgValues.push_back(Root);
1398
1399   ReturnAddrIndex = 0;     // No return address slot generated yet.
1400   BytesToPopOnReturn = 0;  // Callee pops nothing.
1401   BytesCallerReserves = StackSize;
1402
1403   // Return the new list of results.
1404   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1405                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
1406 }
1407
1408 SDOperand
1409 X86TargetLowering::LowerX86_64CCCCallTo(SDOperand Op, SelectionDAG &DAG,
1410                                         unsigned CC) {
1411   SDOperand Chain     = Op.getOperand(0);
1412   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1413   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1414   SDOperand Callee    = Op.getOperand(4);
1415   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1416
1417   // Count how many bytes are to be pushed on the stack.
1418   unsigned NumBytes = 0;
1419   {
1420     CallingConvState CCState(*getTargetMachine().getRegisterInfo());
1421     EmptyArgumentsClient Client;
1422
1423     for (unsigned i = 0; i != NumOps; ++i) {
1424       SDOperand Arg = Op.getOperand(5+2*i);
1425       MVT::ValueType ArgVT = Arg.getValueType();
1426       unsigned ArgFlags =
1427         cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1428       X86_64_CCC_AssignArgument(Client, CCState, ArgVT, ArgFlags, Arg);
1429     }
1430
1431     NumBytes = CCState.getNextStackOffset();
1432   }
1433
1434
1435   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1436
1437   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1438   SmallVector<SDOperand, 8> MemOpChains;
1439
1440   CallingConvState CCState(*getTargetMachine().getRegisterInfo());
1441   LowerCallArgumentsClient Client(DAG, *this, RegsToPass, MemOpChains, Chain);
1442
1443   for (unsigned i = 0; i != NumOps; ++i) {
1444     SDOperand Arg = Op.getOperand(5+2*i);
1445     MVT::ValueType ArgVT = Arg.getValueType();
1446     unsigned ArgFlags =
1447       cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1448     X86_64_CCC_AssignArgument(Client, CCState, ArgVT, ArgFlags, Arg);
1449   }
1450
1451   if (!MemOpChains.empty())
1452     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1453                         &MemOpChains[0], MemOpChains.size());
1454
1455   // Build a sequence of copy-to-reg nodes chained together with token chain
1456   // and flag operands which copy the outgoing args into registers.
1457   SDOperand InFlag;
1458   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1459     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1460                              InFlag);
1461     InFlag = Chain.getValue(1);
1462   }
1463
1464   if (isVarArg) {
1465     // From AMD64 ABI document:
1466     // For calls that may call functions that use varargs or stdargs
1467     // (prototype-less calls or calls to functions containing ellipsis (...) in
1468     // the declaration) %al is used as hidden argument to specify the number
1469     // of SSE registers used. The contents of %al do not need to match exactly
1470     // the number of registers, but must be an ubound on the number of SSE
1471     // registers used and is in the range 0 - 8 inclusive.
1472
1473     // Count the number of XMM registers allocated.
1474     static const unsigned XMMArgRegs[] = {
1475       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1476       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1477     };
1478     unsigned NumXMMRegs = CCState.getFirstUnallocated(XMMArgRegs, 8);
1479
1480     Chain = DAG.getCopyToReg(Chain, X86::AL,
1481                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1482     InFlag = Chain.getValue(1);
1483   }
1484
1485   // If the callee is a GlobalAddress node (quite common, every direct call is)
1486   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1487   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1488     // We should use extra load for direct calls to dllimported functions in
1489     // non-JIT mode.
1490     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1491                                         getTargetMachine(), true))
1492       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1493   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1494     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1495
1496   // Returns a chain & a flag for retval copy to use.
1497   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1498   SmallVector<SDOperand, 8> Ops;
1499   Ops.push_back(Chain);
1500   Ops.push_back(Callee);
1501
1502   // Add argument registers to the end of the list so that they are known live
1503   // into the call.
1504   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1505     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1506                                   RegsToPass[i].second.getValueType()));
1507
1508   if (InFlag.Val)
1509     Ops.push_back(InFlag);
1510
1511   // FIXME: Do not generate X86ISD::TAILCALL for now.
1512   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1513                       NodeTys, &Ops[0], Ops.size());
1514   InFlag = Chain.getValue(1);
1515
1516   // Returns a flag for retval copy to use.
1517   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1518   Ops.clear();
1519   Ops.push_back(Chain);
1520   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1521   Ops.push_back(DAG.getConstant(0, getPointerTy()));
1522   Ops.push_back(InFlag);
1523   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1524   InFlag = Chain.getValue(1);
1525
1526   // Handle result values, copying them out of physregs into vregs that we
1527   // return.
1528   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
1529 }
1530
1531 //===----------------------------------------------------------------------===//
1532 //                 Fast & FastCall Calling Convention implementation
1533 //===----------------------------------------------------------------------===//
1534 //
1535 // The X86 'fast' calling convention passes up to two integer arguments in
1536 // registers (an appropriate portion of EAX/EDX), passes arguments in C order,
1537 // and requires that the callee pop its arguments off the stack (allowing proper
1538 // tail calls), and has the same return value conventions as C calling convs.
1539 //
1540 // This calling convention always arranges for the callee pop value to be 8n+4
1541 // bytes, which is needed for tail recursion elimination and stack alignment
1542 // reasons.
1543 //
1544 // Note that this can be enhanced in the future to pass fp vals in registers
1545 // (when we have a global fp allocator) and do other tricks.
1546 //
1547 //===----------------------------------------------------------------------===//
1548 // The X86 'fastcall' calling convention passes up to two integer arguments in
1549 // registers (an appropriate portion of ECX/EDX), passes arguments in C order,
1550 // and requires that the callee pop its arguments off the stack (allowing proper
1551 // tail calls), and has the same return value conventions as C calling convs.
1552 //
1553 // This calling convention always arranges for the callee pop value to be 8n+4
1554 // bytes, which is needed for tail recursion elimination and stack alignment
1555 // reasons.
1556 SDOperand
1557 X86TargetLowering::LowerFastCCArguments(SDOperand Op, SelectionDAG &DAG,
1558                                         bool isFastCall) {
1559   unsigned NumArgs = Op.Val->getNumValues()-1;
1560   MachineFunction &MF = DAG.getMachineFunction();
1561   MachineFrameInfo *MFI = MF.getFrameInfo();
1562   SDOperand Root = Op.getOperand(0);
1563   SmallVector<SDOperand, 8> ArgValues;
1564
1565   // Add DAG nodes to load the arguments...  On entry to a function the stack
1566   // frame looks like this:
1567   //
1568   // [ESP] -- return address
1569   // [ESP + 4] -- first nonreg argument (leftmost lexically)
1570   // [ESP + 8] -- second nonreg argument, if 1st argument is <= 4 bytes in size
1571   //    ...
1572   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
1573
1574   // Keep track of the number of integer regs passed so far.  This can be either
1575   // 0 (neither EAX/ECX or EDX used), 1 (EAX/ECX is used) or 2 (EAX/ECX and EDX
1576   // are both used).
1577   unsigned NumIntRegs = 0;
1578   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1579
1580   static const unsigned XMMArgRegs[] = {
1581     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1582   };
1583
1584   static const unsigned GPRArgRegs[][2][2] = {
1585     {{ X86::AL,  X86::DL },  { X86::CL,  X86::DL }},
1586     {{ X86::AX,  X86::DX },  { X86::CX,  X86::DX }},
1587     {{ X86::EAX, X86::EDX }, { X86::ECX,  X86::EDX }}
1588   };
1589
1590   static const TargetRegisterClass* GPRClasses[3] = {
1591     X86::GR8RegisterClass, X86::GR16RegisterClass, X86::GR32RegisterClass
1592   };
1593
1594   unsigned GPRInd = (isFastCall ? 1 : 0);
1595   for (unsigned i = 0; i < NumArgs; ++i) {
1596     MVT::ValueType ObjectVT = Op.getValue(i).getValueType();
1597     unsigned ArgIncrement = 4;
1598     unsigned ObjSize = 0;
1599     unsigned ObjXMMRegs = 0;
1600     unsigned ObjIntRegs = 0;
1601     unsigned Reg = 0;
1602     SDOperand ArgValue;
1603
1604     HowToPassCallArgument(ObjectVT,
1605                           true, // Use as much registers as possible
1606                           NumIntRegs, NumXMMRegs,
1607                           (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS),
1608                           ObjSize, ObjIntRegs, ObjXMMRegs);
1609
1610     if (ObjSize > 4)
1611       ArgIncrement = ObjSize;
1612
1613     if (ObjIntRegs || ObjXMMRegs) {
1614       switch (ObjectVT) {
1615       default: assert(0 && "Unhandled argument type!");
1616       case MVT::i8:
1617       case MVT::i16:
1618       case MVT::i32: {
1619         unsigned RegToUse = GPRArgRegs[ObjectVT-MVT::i8][GPRInd][NumIntRegs];
1620         Reg = AddLiveIn(MF, RegToUse, GPRClasses[ObjectVT-MVT::i8]);
1621         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1622         break;
1623       }
1624       case MVT::v16i8:
1625       case MVT::v8i16:
1626       case MVT::v4i32:
1627       case MVT::v2i64:
1628       case MVT::v4f32:
1629       case MVT::v2f64: {
1630         assert(!isFastCall && "Unhandled argument type!");
1631         Reg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs], X86::VR128RegisterClass);
1632         ArgValue = DAG.getCopyFromReg(Root, Reg, ObjectVT);
1633         break;
1634       }
1635       }
1636       NumIntRegs += ObjIntRegs;
1637       NumXMMRegs += ObjXMMRegs;
1638     }
1639     if (ObjSize) {
1640       // XMM arguments have to be aligned on 16-byte boundary.
1641       if (ObjSize == 16)
1642         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1643       // Create the SelectionDAG nodes corresponding to a load from this
1644       // parameter.
1645       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
1646       SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
1647       ArgValue = DAG.getLoad(Op.Val->getValueType(i), Root, FIN, NULL, 0);
1648
1649       ArgOffset += ArgIncrement;   // Move on to the next argument.
1650     }
1651
1652     ArgValues.push_back(ArgValue);
1653   }
1654
1655   ArgValues.push_back(Root);
1656
1657   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1658   // arguments and the arguments after the retaddr has been pushed are aligned.
1659   if ((ArgOffset & 7) == 0)
1660     ArgOffset += 4;
1661
1662   VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1663   RegSaveFrameIndex = 0xAAAAAAA;   // X86-64 only.
1664   ReturnAddrIndex = 0;             // No return address slot generated yet.
1665   BytesToPopOnReturn = ArgOffset;  // Callee pops all stack arguments.
1666   BytesCallerReserves = 0;
1667
1668   MF.getInfo<X86FunctionInfo>()->setBytesToPopOnReturn(BytesToPopOnReturn);
1669
1670   // Finally, inform the code generator which regs we return values in.
1671   switch (getValueType(MF.getFunction()->getReturnType())) {
1672   default: assert(0 && "Unknown type!");
1673   case MVT::isVoid: break;
1674   case MVT::i1:
1675   case MVT::i8:
1676   case MVT::i16:
1677   case MVT::i32:
1678     MF.addLiveOut(X86::EAX);
1679     break;
1680   case MVT::i64:
1681     MF.addLiveOut(X86::EAX);
1682     MF.addLiveOut(X86::EDX);
1683     break;
1684   case MVT::f32:
1685   case MVT::f64:
1686     MF.addLiveOut(X86::ST0);
1687     break;
1688   case MVT::v16i8:
1689   case MVT::v8i16:
1690   case MVT::v4i32:
1691   case MVT::v2i64:
1692   case MVT::v4f32:
1693   case MVT::v2f64:
1694     assert(!isFastCall && "Unknown result type");
1695     MF.addLiveOut(X86::XMM0);
1696     break;
1697   }
1698
1699   // Return the new list of results.
1700   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1701                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
1702 }
1703
1704 SDOperand X86TargetLowering::LowerFastCCCallTo(SDOperand Op, SelectionDAG &DAG,
1705                                                unsigned CC) {
1706   SDOperand Chain     = Op.getOperand(0);
1707   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1708   SDOperand Callee    = Op.getOperand(4);
1709   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1710
1711   // Count how many bytes are to be pushed on the stack.
1712   unsigned NumBytes = 0;
1713
1714   // Keep track of the number of integer regs passed so far.  This can be either
1715   // 0 (neither EAX/ECX or EDX used), 1 (EAX/ECX is used) or 2 (EAX/ECX and EDX
1716   // are both used).
1717   unsigned NumIntRegs = 0;
1718   unsigned NumXMMRegs = 0;  // XMM regs used for parameter passing.
1719
1720   static const unsigned GPRArgRegs[][2][2] = {
1721     {{ X86::AL,  X86::DL },  { X86::CL,  X86::DL }},
1722     {{ X86::AX,  X86::DX },  { X86::CX,  X86::DX }},
1723     {{ X86::EAX, X86::EDX }, { X86::ECX,  X86::EDX }}
1724   };
1725   static const unsigned XMMArgRegs[] = {
1726     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1727   };
1728
1729   bool isFastCall = CC == CallingConv::X86_FastCall;
1730   unsigned GPRInd = isFastCall ? 1 : 0;
1731   for (unsigned i = 0; i != NumOps; ++i) {
1732     SDOperand Arg = Op.getOperand(5+2*i);
1733
1734     switch (Arg.getValueType()) {
1735     default: assert(0 && "Unknown value type!");
1736     case MVT::i8:
1737     case MVT::i16:
1738     case MVT::i32: {
1739      unsigned MaxNumIntRegs = (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS);
1740      if (NumIntRegs < MaxNumIntRegs) {
1741        ++NumIntRegs;
1742        break;
1743      }
1744      } // Fall through
1745     case MVT::f32:
1746       NumBytes += 4;
1747       break;
1748     case MVT::f64:
1749       NumBytes += 8;
1750       break;
1751     case MVT::v16i8:
1752     case MVT::v8i16:
1753     case MVT::v4i32:
1754     case MVT::v2i64:
1755     case MVT::v4f32:
1756     case MVT::v2f64:
1757       assert(!isFastCall && "Unknown value type!");
1758       if (NumXMMRegs < 4)
1759         NumXMMRegs++;
1760       else {
1761         // XMM arguments have to be aligned on 16-byte boundary.
1762         NumBytes = ((NumBytes + 15) / 16) * 16;
1763         NumBytes += 16;
1764       }
1765       break;
1766     }
1767   }
1768
1769   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1770   // arguments and the arguments after the retaddr has been pushed are aligned.
1771   if ((NumBytes & 7) == 0)
1772     NumBytes += 4;
1773
1774   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1775
1776   // Arguments go on the stack in reverse order, as specified by the ABI.
1777   unsigned ArgOffset = 0;
1778   NumIntRegs = 0;
1779   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1780   SmallVector<SDOperand, 8> MemOpChains;
1781   SDOperand StackPtr = DAG.getRegister(X86StackPtr, getPointerTy());
1782   for (unsigned i = 0; i != NumOps; ++i) {
1783     SDOperand Arg = Op.getOperand(5+2*i);
1784
1785     switch (Arg.getValueType()) {
1786     default: assert(0 && "Unexpected ValueType for argument!");
1787     case MVT::i8:
1788     case MVT::i16:
1789     case MVT::i32: {
1790      unsigned MaxNumIntRegs = (isFastCall ? 2 : FASTCC_NUM_INT_ARGS_INREGS);
1791      if (NumIntRegs < MaxNumIntRegs) {
1792        unsigned RegToUse =
1793          GPRArgRegs[Arg.getValueType()-MVT::i8][GPRInd][NumIntRegs];
1794        RegsToPass.push_back(std::make_pair(RegToUse, Arg));
1795        ++NumIntRegs;
1796        break;
1797      }
1798     } // Fall through
1799     case MVT::f32: {
1800       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1801       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1802       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1803       ArgOffset += 4;
1804       break;
1805     }
1806     case MVT::f64: {
1807       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1808       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1809       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1810       ArgOffset += 8;
1811       break;
1812     }
1813     case MVT::v16i8:
1814     case MVT::v8i16:
1815     case MVT::v4i32:
1816     case MVT::v2i64:
1817     case MVT::v4f32:
1818     case MVT::v2f64:
1819       assert(!isFastCall && "Unexpected ValueType for argument!");
1820       if (NumXMMRegs < 4) {
1821         RegsToPass.push_back(std::make_pair(XMMArgRegs[NumXMMRegs], Arg));
1822         NumXMMRegs++;
1823       } else {
1824         // XMM arguments have to be aligned on 16-byte boundary.
1825         ArgOffset = ((ArgOffset + 15) / 16) * 16;
1826         SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
1827         PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1828         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1829         ArgOffset += 16;
1830       }
1831       break;
1832     }
1833   }
1834
1835   if (!MemOpChains.empty())
1836     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1837                         &MemOpChains[0], MemOpChains.size());
1838
1839   // Build a sequence of copy-to-reg nodes chained together with token chain
1840   // and flag operands which copy the outgoing args into registers.
1841   SDOperand InFlag;
1842   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1843     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1844                              InFlag);
1845     InFlag = Chain.getValue(1);
1846   }
1847
1848   // If the callee is a GlobalAddress node (quite common, every direct call is)
1849   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1850   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1851     // We should use extra load for direct calls to dllimported functions in
1852     // non-JIT mode.
1853     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1854                                         getTargetMachine(), true))
1855       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1856   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1857     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1858
1859   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1860   // GOT pointer.
1861   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1862       Subtarget->isPICStyleGOT()) {
1863     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1864                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1865                              InFlag);
1866     InFlag = Chain.getValue(1);
1867   }
1868
1869   // Returns a chain & a flag for retval copy to use.
1870   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1871   SmallVector<SDOperand, 8> Ops;
1872   Ops.push_back(Chain);
1873   Ops.push_back(Callee);
1874
1875   // Add argument registers to the end of the list so that they are known live
1876   // into the call.
1877   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1878     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1879                                   RegsToPass[i].second.getValueType()));
1880
1881   // Add an implicit use GOT pointer in EBX.
1882   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1883       Subtarget->isPICStyleGOT())
1884     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1885
1886   if (InFlag.Val)
1887     Ops.push_back(InFlag);
1888
1889   // FIXME: Do not generate X86ISD::TAILCALL for now.
1890   Chain = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
1891                       NodeTys, &Ops[0], Ops.size());
1892   InFlag = Chain.getValue(1);
1893
1894   // Returns a flag for retval copy to use.
1895   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1896   Ops.clear();
1897   Ops.push_back(Chain);
1898   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1899   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1900   Ops.push_back(InFlag);
1901   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1902   InFlag = Chain.getValue(1);
1903
1904   // Handle result values, copying them out of physregs into vregs that we
1905   // return.
1906   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
1907 }
1908
1909 SDOperand X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
1910   if (ReturnAddrIndex == 0) {
1911     // Set up a frame object for the return address.
1912     MachineFunction &MF = DAG.getMachineFunction();
1913     if (Subtarget->is64Bit())
1914       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(8, -8);
1915     else
1916       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(4, -4);
1917   }
1918
1919   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
1920 }
1921
1922
1923
1924 /// translateX86CC - do a one to one translation of a ISD::CondCode to the X86
1925 /// specific condition code. It returns a false if it cannot do a direct
1926 /// translation. X86CC is the translated CondCode.  LHS/RHS are modified as
1927 /// needed.
1928 static bool translateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
1929                            unsigned &X86CC, SDOperand &LHS, SDOperand &RHS,
1930                            SelectionDAG &DAG) {
1931   X86CC = X86::COND_INVALID;
1932   if (!isFP) {
1933     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
1934       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
1935         // X > -1   -> X == 0, jump !sign.
1936         RHS = DAG.getConstant(0, RHS.getValueType());
1937         X86CC = X86::COND_NS;
1938         return true;
1939       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
1940         // X < 0   -> X == 0, jump on sign.
1941         X86CC = X86::COND_S;
1942         return true;
1943       }
1944     }
1945
1946     switch (SetCCOpcode) {
1947     default: break;
1948     case ISD::SETEQ:  X86CC = X86::COND_E;  break;
1949     case ISD::SETGT:  X86CC = X86::COND_G;  break;
1950     case ISD::SETGE:  X86CC = X86::COND_GE; break;
1951     case ISD::SETLT:  X86CC = X86::COND_L;  break;
1952     case ISD::SETLE:  X86CC = X86::COND_LE; break;
1953     case ISD::SETNE:  X86CC = X86::COND_NE; break;
1954     case ISD::SETULT: X86CC = X86::COND_B;  break;
1955     case ISD::SETUGT: X86CC = X86::COND_A;  break;
1956     case ISD::SETULE: X86CC = X86::COND_BE; break;
1957     case ISD::SETUGE: X86CC = X86::COND_AE; break;
1958     }
1959   } else {
1960     // On a floating point condition, the flags are set as follows:
1961     // ZF  PF  CF   op
1962     //  0 | 0 | 0 | X > Y
1963     //  0 | 0 | 1 | X < Y
1964     //  1 | 0 | 0 | X == Y
1965     //  1 | 1 | 1 | unordered
1966     bool Flip = false;
1967     switch (SetCCOpcode) {
1968     default: break;
1969     case ISD::SETUEQ:
1970     case ISD::SETEQ: X86CC = X86::COND_E;  break;
1971     case ISD::SETOLT: Flip = true; // Fallthrough
1972     case ISD::SETOGT:
1973     case ISD::SETGT: X86CC = X86::COND_A;  break;
1974     case ISD::SETOLE: Flip = true; // Fallthrough
1975     case ISD::SETOGE:
1976     case ISD::SETGE: X86CC = X86::COND_AE; break;
1977     case ISD::SETUGT: Flip = true; // Fallthrough
1978     case ISD::SETULT:
1979     case ISD::SETLT: X86CC = X86::COND_B;  break;
1980     case ISD::SETUGE: Flip = true; // Fallthrough
1981     case ISD::SETULE:
1982     case ISD::SETLE: X86CC = X86::COND_BE; break;
1983     case ISD::SETONE:
1984     case ISD::SETNE: X86CC = X86::COND_NE; break;
1985     case ISD::SETUO: X86CC = X86::COND_P;  break;
1986     case ISD::SETO:  X86CC = X86::COND_NP; break;
1987     }
1988     if (Flip)
1989       std::swap(LHS, RHS);
1990   }
1991
1992   return X86CC != X86::COND_INVALID;
1993 }
1994
1995 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
1996 /// code. Current x86 isa includes the following FP cmov instructions:
1997 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
1998 static bool hasFPCMov(unsigned X86CC) {
1999   switch (X86CC) {
2000   default:
2001     return false;
2002   case X86::COND_B:
2003   case X86::COND_BE:
2004   case X86::COND_E:
2005   case X86::COND_P:
2006   case X86::COND_A:
2007   case X86::COND_AE:
2008   case X86::COND_NE:
2009   case X86::COND_NP:
2010     return true;
2011   }
2012 }
2013
2014 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2015 /// true if Op is undef or if its value falls within the specified range (L, H].
2016 static bool isUndefOrInRange(SDOperand Op, unsigned Low, unsigned Hi) {
2017   if (Op.getOpcode() == ISD::UNDEF)
2018     return true;
2019
2020   unsigned Val = cast<ConstantSDNode>(Op)->getValue();
2021   return (Val >= Low && Val < Hi);
2022 }
2023
2024 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2025 /// true if Op is undef or if its value equal to the specified value.
2026 static bool isUndefOrEqual(SDOperand Op, unsigned Val) {
2027   if (Op.getOpcode() == ISD::UNDEF)
2028     return true;
2029   return cast<ConstantSDNode>(Op)->getValue() == Val;
2030 }
2031
2032 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2033 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2034 bool X86::isPSHUFDMask(SDNode *N) {
2035   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2036
2037   if (N->getNumOperands() != 4)
2038     return false;
2039
2040   // Check if the value doesn't reference the second vector.
2041   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2042     SDOperand Arg = N->getOperand(i);
2043     if (Arg.getOpcode() == ISD::UNDEF) continue;
2044     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2045     if (cast<ConstantSDNode>(Arg)->getValue() >= 4)
2046       return false;
2047   }
2048
2049   return true;
2050 }
2051
2052 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2053 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2054 bool X86::isPSHUFHWMask(SDNode *N) {
2055   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2056
2057   if (N->getNumOperands() != 8)
2058     return false;
2059
2060   // Lower quadword copied in order.
2061   for (unsigned i = 0; i != 4; ++i) {
2062     SDOperand Arg = N->getOperand(i);
2063     if (Arg.getOpcode() == ISD::UNDEF) continue;
2064     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2065     if (cast<ConstantSDNode>(Arg)->getValue() != i)
2066       return false;
2067   }
2068
2069   // Upper quadword shuffled.
2070   for (unsigned i = 4; i != 8; ++i) {
2071     SDOperand Arg = N->getOperand(i);
2072     if (Arg.getOpcode() == ISD::UNDEF) continue;
2073     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2074     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2075     if (Val < 4 || Val > 7)
2076       return false;
2077   }
2078
2079   return true;
2080 }
2081
2082 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2083 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2084 bool X86::isPSHUFLWMask(SDNode *N) {
2085   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2086
2087   if (N->getNumOperands() != 8)
2088     return false;
2089
2090   // Upper quadword copied in order.
2091   for (unsigned i = 4; i != 8; ++i)
2092     if (!isUndefOrEqual(N->getOperand(i), i))
2093       return false;
2094
2095   // Lower quadword shuffled.
2096   for (unsigned i = 0; i != 4; ++i)
2097     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2098       return false;
2099
2100   return true;
2101 }
2102
2103 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2104 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2105 static bool isSHUFPMask(const SDOperand *Elems, unsigned NumElems) {
2106   if (NumElems != 2 && NumElems != 4) return false;
2107
2108   unsigned Half = NumElems / 2;
2109   for (unsigned i = 0; i < Half; ++i)
2110     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2111       return false;
2112   for (unsigned i = Half; i < NumElems; ++i)
2113     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2114       return false;
2115
2116   return true;
2117 }
2118
2119 bool X86::isSHUFPMask(SDNode *N) {
2120   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2121   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2122 }
2123
2124 /// isCommutedSHUFP - Returns true if the shuffle mask is except
2125 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2126 /// half elements to come from vector 1 (which would equal the dest.) and
2127 /// the upper half to come from vector 2.
2128 static bool isCommutedSHUFP(const SDOperand *Ops, unsigned NumOps) {
2129   if (NumOps != 2 && NumOps != 4) return false;
2130
2131   unsigned Half = NumOps / 2;
2132   for (unsigned i = 0; i < Half; ++i)
2133     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2134       return false;
2135   for (unsigned i = Half; i < NumOps; ++i)
2136     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2137       return false;
2138   return true;
2139 }
2140
2141 static bool isCommutedSHUFP(SDNode *N) {
2142   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2143   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2144 }
2145
2146 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2147 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2148 bool X86::isMOVHLPSMask(SDNode *N) {
2149   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2150
2151   if (N->getNumOperands() != 4)
2152     return false;
2153
2154   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2155   return isUndefOrEqual(N->getOperand(0), 6) &&
2156          isUndefOrEqual(N->getOperand(1), 7) &&
2157          isUndefOrEqual(N->getOperand(2), 2) &&
2158          isUndefOrEqual(N->getOperand(3), 3);
2159 }
2160
2161 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2162 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2163 /// <2, 3, 2, 3>
2164 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2165   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2166
2167   if (N->getNumOperands() != 4)
2168     return false;
2169
2170   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2171   return isUndefOrEqual(N->getOperand(0), 2) &&
2172          isUndefOrEqual(N->getOperand(1), 3) &&
2173          isUndefOrEqual(N->getOperand(2), 2) &&
2174          isUndefOrEqual(N->getOperand(3), 3);
2175 }
2176
2177 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2178 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2179 bool X86::isMOVLPMask(SDNode *N) {
2180   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2181
2182   unsigned NumElems = N->getNumOperands();
2183   if (NumElems != 2 && NumElems != 4)
2184     return false;
2185
2186   for (unsigned i = 0; i < NumElems/2; ++i)
2187     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2188       return false;
2189
2190   for (unsigned i = NumElems/2; i < NumElems; ++i)
2191     if (!isUndefOrEqual(N->getOperand(i), i))
2192       return false;
2193
2194   return true;
2195 }
2196
2197 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2198 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2199 /// and MOVLHPS.
2200 bool X86::isMOVHPMask(SDNode *N) {
2201   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2202
2203   unsigned NumElems = N->getNumOperands();
2204   if (NumElems != 2 && NumElems != 4)
2205     return false;
2206
2207   for (unsigned i = 0; i < NumElems/2; ++i)
2208     if (!isUndefOrEqual(N->getOperand(i), i))
2209       return false;
2210
2211   for (unsigned i = 0; i < NumElems/2; ++i) {
2212     SDOperand Arg = N->getOperand(i + NumElems/2);
2213     if (!isUndefOrEqual(Arg, i + NumElems))
2214       return false;
2215   }
2216
2217   return true;
2218 }
2219
2220 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2221 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2222 bool static isUNPCKLMask(const SDOperand *Elts, unsigned NumElts,
2223                          bool V2IsSplat = false) {
2224   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2225     return false;
2226
2227   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2228     SDOperand BitI  = Elts[i];
2229     SDOperand BitI1 = Elts[i+1];
2230     if (!isUndefOrEqual(BitI, j))
2231       return false;
2232     if (V2IsSplat) {
2233       if (isUndefOrEqual(BitI1, NumElts))
2234         return false;
2235     } else {
2236       if (!isUndefOrEqual(BitI1, j + NumElts))
2237         return false;
2238     }
2239   }
2240
2241   return true;
2242 }
2243
2244 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2245   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2246   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2247 }
2248
2249 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2250 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2251 bool static isUNPCKHMask(const SDOperand *Elts, unsigned NumElts,
2252                          bool V2IsSplat = false) {
2253   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2254     return false;
2255
2256   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2257     SDOperand BitI  = Elts[i];
2258     SDOperand BitI1 = Elts[i+1];
2259     if (!isUndefOrEqual(BitI, j + NumElts/2))
2260       return false;
2261     if (V2IsSplat) {
2262       if (isUndefOrEqual(BitI1, NumElts))
2263         return false;
2264     } else {
2265       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2266         return false;
2267     }
2268   }
2269
2270   return true;
2271 }
2272
2273 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2274   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2275   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2276 }
2277
2278 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2279 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2280 /// <0, 0, 1, 1>
2281 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2282   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2283
2284   unsigned NumElems = N->getNumOperands();
2285   if (NumElems != 4 && NumElems != 8 && NumElems != 16)
2286     return false;
2287
2288   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2289     SDOperand BitI  = N->getOperand(i);
2290     SDOperand BitI1 = N->getOperand(i+1);
2291
2292     if (!isUndefOrEqual(BitI, j))
2293       return false;
2294     if (!isUndefOrEqual(BitI1, j))
2295       return false;
2296   }
2297
2298   return true;
2299 }
2300
2301 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2302 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2303 /// MOVSD, and MOVD, i.e. setting the lowest element.
2304 static bool isMOVLMask(const SDOperand *Elts, unsigned NumElts) {
2305   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2306     return false;
2307
2308   if (!isUndefOrEqual(Elts[0], NumElts))
2309     return false;
2310
2311   for (unsigned i = 1; i < NumElts; ++i) {
2312     if (!isUndefOrEqual(Elts[i], i))
2313       return false;
2314   }
2315
2316   return true;
2317 }
2318
2319 bool X86::isMOVLMask(SDNode *N) {
2320   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2321   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2322 }
2323
2324 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2325 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2326 /// element of vector 2 and the other elements to come from vector 1 in order.
2327 static bool isCommutedMOVL(const SDOperand *Ops, unsigned NumOps,
2328                            bool V2IsSplat = false,
2329                            bool V2IsUndef = false) {
2330   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2331     return false;
2332
2333   if (!isUndefOrEqual(Ops[0], 0))
2334     return false;
2335
2336   for (unsigned i = 1; i < NumOps; ++i) {
2337     SDOperand Arg = Ops[i];
2338     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2339           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2340           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2341       return false;
2342   }
2343
2344   return true;
2345 }
2346
2347 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2348                            bool V2IsUndef = false) {
2349   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2350   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2351                         V2IsSplat, V2IsUndef);
2352 }
2353
2354 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2355 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2356 bool X86::isMOVSHDUPMask(SDNode *N) {
2357   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2358
2359   if (N->getNumOperands() != 4)
2360     return false;
2361
2362   // Expect 1, 1, 3, 3
2363   for (unsigned i = 0; i < 2; ++i) {
2364     SDOperand Arg = N->getOperand(i);
2365     if (Arg.getOpcode() == ISD::UNDEF) continue;
2366     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2367     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2368     if (Val != 1) return false;
2369   }
2370
2371   bool HasHi = false;
2372   for (unsigned i = 2; i < 4; ++i) {
2373     SDOperand Arg = N->getOperand(i);
2374     if (Arg.getOpcode() == ISD::UNDEF) continue;
2375     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2376     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2377     if (Val != 3) return false;
2378     HasHi = true;
2379   }
2380
2381   // Don't use movshdup if it can be done with a shufps.
2382   return HasHi;
2383 }
2384
2385 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2386 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2387 bool X86::isMOVSLDUPMask(SDNode *N) {
2388   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2389
2390   if (N->getNumOperands() != 4)
2391     return false;
2392
2393   // Expect 0, 0, 2, 2
2394   for (unsigned i = 0; i < 2; ++i) {
2395     SDOperand Arg = N->getOperand(i);
2396     if (Arg.getOpcode() == ISD::UNDEF) continue;
2397     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2398     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2399     if (Val != 0) return false;
2400   }
2401
2402   bool HasHi = false;
2403   for (unsigned i = 2; i < 4; ++i) {
2404     SDOperand Arg = N->getOperand(i);
2405     if (Arg.getOpcode() == ISD::UNDEF) continue;
2406     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2407     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2408     if (Val != 2) return false;
2409     HasHi = true;
2410   }
2411
2412   // Don't use movshdup if it can be done with a shufps.
2413   return HasHi;
2414 }
2415
2416 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2417 /// a splat of a single element.
2418 static bool isSplatMask(SDNode *N) {
2419   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2420
2421   // This is a splat operation if each element of the permute is the same, and
2422   // if the value doesn't reference the second vector.
2423   unsigned NumElems = N->getNumOperands();
2424   SDOperand ElementBase;
2425   unsigned i = 0;
2426   for (; i != NumElems; ++i) {
2427     SDOperand Elt = N->getOperand(i);
2428     if (isa<ConstantSDNode>(Elt)) {
2429       ElementBase = Elt;
2430       break;
2431     }
2432   }
2433
2434   if (!ElementBase.Val)
2435     return false;
2436
2437   for (; i != NumElems; ++i) {
2438     SDOperand Arg = N->getOperand(i);
2439     if (Arg.getOpcode() == ISD::UNDEF) continue;
2440     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2441     if (Arg != ElementBase) return false;
2442   }
2443
2444   // Make sure it is a splat of the first vector operand.
2445   return cast<ConstantSDNode>(ElementBase)->getValue() < NumElems;
2446 }
2447
2448 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2449 /// a splat of a single element and it's a 2 or 4 element mask.
2450 bool X86::isSplatMask(SDNode *N) {
2451   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2452
2453   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2454   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2455     return false;
2456   return ::isSplatMask(N);
2457 }
2458
2459 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2460 /// specifies a splat of zero element.
2461 bool X86::isSplatLoMask(SDNode *N) {
2462   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2463
2464   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2465     if (!isUndefOrEqual(N->getOperand(i), 0))
2466       return false;
2467   return true;
2468 }
2469
2470 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2471 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2472 /// instructions.
2473 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2474   unsigned NumOperands = N->getNumOperands();
2475   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2476   unsigned Mask = 0;
2477   for (unsigned i = 0; i < NumOperands; ++i) {
2478     unsigned Val = 0;
2479     SDOperand Arg = N->getOperand(NumOperands-i-1);
2480     if (Arg.getOpcode() != ISD::UNDEF)
2481       Val = cast<ConstantSDNode>(Arg)->getValue();
2482     if (Val >= NumOperands) Val -= NumOperands;
2483     Mask |= Val;
2484     if (i != NumOperands - 1)
2485       Mask <<= Shift;
2486   }
2487
2488   return Mask;
2489 }
2490
2491 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2492 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2493 /// instructions.
2494 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2495   unsigned Mask = 0;
2496   // 8 nodes, but we only care about the last 4.
2497   for (unsigned i = 7; i >= 4; --i) {
2498     unsigned Val = 0;
2499     SDOperand Arg = N->getOperand(i);
2500     if (Arg.getOpcode() != ISD::UNDEF)
2501       Val = cast<ConstantSDNode>(Arg)->getValue();
2502     Mask |= (Val - 4);
2503     if (i != 4)
2504       Mask <<= 2;
2505   }
2506
2507   return Mask;
2508 }
2509
2510 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2511 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2512 /// instructions.
2513 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2514   unsigned Mask = 0;
2515   // 8 nodes, but we only care about the first 4.
2516   for (int i = 3; i >= 0; --i) {
2517     unsigned Val = 0;
2518     SDOperand Arg = N->getOperand(i);
2519     if (Arg.getOpcode() != ISD::UNDEF)
2520       Val = cast<ConstantSDNode>(Arg)->getValue();
2521     Mask |= Val;
2522     if (i != 0)
2523       Mask <<= 2;
2524   }
2525
2526   return Mask;
2527 }
2528
2529 /// isPSHUFHW_PSHUFLWMask - true if the specified VECTOR_SHUFFLE operand
2530 /// specifies a 8 element shuffle that can be broken into a pair of
2531 /// PSHUFHW and PSHUFLW.
2532 static bool isPSHUFHW_PSHUFLWMask(SDNode *N) {
2533   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2534
2535   if (N->getNumOperands() != 8)
2536     return false;
2537
2538   // Lower quadword shuffled.
2539   for (unsigned i = 0; i != 4; ++i) {
2540     SDOperand Arg = N->getOperand(i);
2541     if (Arg.getOpcode() == ISD::UNDEF) continue;
2542     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2543     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2544     if (Val > 4)
2545       return false;
2546   }
2547
2548   // Upper quadword shuffled.
2549   for (unsigned i = 4; i != 8; ++i) {
2550     SDOperand Arg = N->getOperand(i);
2551     if (Arg.getOpcode() == ISD::UNDEF) continue;
2552     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2553     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2554     if (Val < 4 || Val > 7)
2555       return false;
2556   }
2557
2558   return true;
2559 }
2560
2561 /// CommuteVectorShuffle - Swap vector_shuffle operandsas well as
2562 /// values in ther permute mask.
2563 static SDOperand CommuteVectorShuffle(SDOperand Op, SDOperand &V1,
2564                                       SDOperand &V2, SDOperand &Mask,
2565                                       SelectionDAG &DAG) {
2566   MVT::ValueType VT = Op.getValueType();
2567   MVT::ValueType MaskVT = Mask.getValueType();
2568   MVT::ValueType EltVT = MVT::getVectorBaseType(MaskVT);
2569   unsigned NumElems = Mask.getNumOperands();
2570   SmallVector<SDOperand, 8> MaskVec;
2571
2572   for (unsigned i = 0; i != NumElems; ++i) {
2573     SDOperand Arg = Mask.getOperand(i);
2574     if (Arg.getOpcode() == ISD::UNDEF) {
2575       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2576       continue;
2577     }
2578     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2579     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2580     if (Val < NumElems)
2581       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2582     else
2583       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2584   }
2585
2586   std::swap(V1, V2);
2587   Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2588   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2589 }
2590
2591 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2592 /// match movhlps. The lower half elements should come from upper half of
2593 /// V1 (and in order), and the upper half elements should come from the upper
2594 /// half of V2 (and in order).
2595 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2596   unsigned NumElems = Mask->getNumOperands();
2597   if (NumElems != 4)
2598     return false;
2599   for (unsigned i = 0, e = 2; i != e; ++i)
2600     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2601       return false;
2602   for (unsigned i = 2; i != 4; ++i)
2603     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2604       return false;
2605   return true;
2606 }
2607
2608 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2609 /// is promoted to a vector.
2610 static inline bool isScalarLoadToVector(SDNode *N) {
2611   if (N->getOpcode() == ISD::SCALAR_TO_VECTOR) {
2612     N = N->getOperand(0).Val;
2613     return ISD::isNON_EXTLoad(N);
2614   }
2615   return false;
2616 }
2617
2618 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2619 /// match movlp{s|d}. The lower half elements should come from lower half of
2620 /// V1 (and in order), and the upper half elements should come from the upper
2621 /// half of V2 (and in order). And since V1 will become the source of the
2622 /// MOVLP, it must be either a vector load or a scalar load to vector.
2623 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2624   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2625     return false;
2626   // Is V2 is a vector load, don't do this transformation. We will try to use
2627   // load folding shufps op.
2628   if (ISD::isNON_EXTLoad(V2))
2629     return false;
2630
2631   unsigned NumElems = Mask->getNumOperands();
2632   if (NumElems != 2 && NumElems != 4)
2633     return false;
2634   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2635     if (!isUndefOrEqual(Mask->getOperand(i), i))
2636       return false;
2637   for (unsigned i = NumElems/2; i != NumElems; ++i)
2638     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2639       return false;
2640   return true;
2641 }
2642
2643 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2644 /// all the same.
2645 static bool isSplatVector(SDNode *N) {
2646   if (N->getOpcode() != ISD::BUILD_VECTOR)
2647     return false;
2648
2649   SDOperand SplatValue = N->getOperand(0);
2650   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2651     if (N->getOperand(i) != SplatValue)
2652       return false;
2653   return true;
2654 }
2655
2656 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2657 /// to an undef.
2658 static bool isUndefShuffle(SDNode *N) {
2659   if (N->getOpcode() != ISD::BUILD_VECTOR)
2660     return false;
2661
2662   SDOperand V1 = N->getOperand(0);
2663   SDOperand V2 = N->getOperand(1);
2664   SDOperand Mask = N->getOperand(2);
2665   unsigned NumElems = Mask.getNumOperands();
2666   for (unsigned i = 0; i != NumElems; ++i) {
2667     SDOperand Arg = Mask.getOperand(i);
2668     if (Arg.getOpcode() != ISD::UNDEF) {
2669       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2670       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2671         return false;
2672       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2673         return false;
2674     }
2675   }
2676   return true;
2677 }
2678
2679 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2680 /// that point to V2 points to its first element.
2681 static SDOperand NormalizeMask(SDOperand Mask, SelectionDAG &DAG) {
2682   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2683
2684   bool Changed = false;
2685   SmallVector<SDOperand, 8> MaskVec;
2686   unsigned NumElems = Mask.getNumOperands();
2687   for (unsigned i = 0; i != NumElems; ++i) {
2688     SDOperand Arg = Mask.getOperand(i);
2689     if (Arg.getOpcode() != ISD::UNDEF) {
2690       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2691       if (Val > NumElems) {
2692         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2693         Changed = true;
2694       }
2695     }
2696     MaskVec.push_back(Arg);
2697   }
2698
2699   if (Changed)
2700     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getValueType(),
2701                        &MaskVec[0], MaskVec.size());
2702   return Mask;
2703 }
2704
2705 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2706 /// operation of specified width.
2707 static SDOperand getMOVLMask(unsigned NumElems, SelectionDAG &DAG) {
2708   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2709   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2710
2711   SmallVector<SDOperand, 8> MaskVec;
2712   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2713   for (unsigned i = 1; i != NumElems; ++i)
2714     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2715   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2716 }
2717
2718 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2719 /// of specified width.
2720 static SDOperand getUnpacklMask(unsigned NumElems, SelectionDAG &DAG) {
2721   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2722   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2723   SmallVector<SDOperand, 8> MaskVec;
2724   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2725     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
2726     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
2727   }
2728   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2729 }
2730
2731 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
2732 /// of specified width.
2733 static SDOperand getUnpackhMask(unsigned NumElems, SelectionDAG &DAG) {
2734   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2735   MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
2736   unsigned Half = NumElems/2;
2737   SmallVector<SDOperand, 8> MaskVec;
2738   for (unsigned i = 0; i != Half; ++i) {
2739     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
2740     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
2741   }
2742   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2743 }
2744
2745 /// getZeroVector - Returns a vector of specified type with all zero elements.
2746 ///
2747 static SDOperand getZeroVector(MVT::ValueType VT, SelectionDAG &DAG) {
2748   assert(MVT::isVector(VT) && "Expected a vector type");
2749   unsigned NumElems = getVectorNumElements(VT);
2750   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
2751   bool isFP = MVT::isFloatingPoint(EVT);
2752   SDOperand Zero = isFP ? DAG.getConstantFP(0.0, EVT) : DAG.getConstant(0, EVT);
2753   SmallVector<SDOperand, 8> ZeroVec(NumElems, Zero);
2754   return DAG.getNode(ISD::BUILD_VECTOR, VT, &ZeroVec[0], ZeroVec.size());
2755 }
2756
2757 /// PromoteSplat - Promote a splat of v8i16 or v16i8 to v4i32.
2758 ///
2759 static SDOperand PromoteSplat(SDOperand Op, SelectionDAG &DAG) {
2760   SDOperand V1 = Op.getOperand(0);
2761   SDOperand Mask = Op.getOperand(2);
2762   MVT::ValueType VT = Op.getValueType();
2763   unsigned NumElems = Mask.getNumOperands();
2764   Mask = getUnpacklMask(NumElems, DAG);
2765   while (NumElems != 4) {
2766     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1, Mask);
2767     NumElems >>= 1;
2768   }
2769   V1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, V1);
2770
2771   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
2772   Mask = getZeroVector(MaskVT, DAG);
2773   SDOperand Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v4i32, V1,
2774                                   DAG.getNode(ISD::UNDEF, MVT::v4i32), Mask);
2775   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
2776 }
2777
2778 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2779 /// constant +0.0.
2780 static inline bool isZeroNode(SDOperand Elt) {
2781   return ((isa<ConstantSDNode>(Elt) &&
2782            cast<ConstantSDNode>(Elt)->getValue() == 0) ||
2783           (isa<ConstantFPSDNode>(Elt) &&
2784            cast<ConstantFPSDNode>(Elt)->isExactlyValue(0.0)));
2785 }
2786
2787 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
2788 /// vector and zero or undef vector.
2789 static SDOperand getShuffleVectorZeroOrUndef(SDOperand V2, MVT::ValueType VT,
2790                                              unsigned NumElems, unsigned Idx,
2791                                              bool isZero, SelectionDAG &DAG) {
2792   SDOperand V1 = isZero ? getZeroVector(VT, DAG) : DAG.getNode(ISD::UNDEF, VT);
2793   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2794   MVT::ValueType EVT = MVT::getVectorBaseType(MaskVT);
2795   SDOperand Zero = DAG.getConstant(0, EVT);
2796   SmallVector<SDOperand, 8> MaskVec(NumElems, Zero);
2797   MaskVec[Idx] = DAG.getConstant(NumElems, EVT);
2798   SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2799                                &MaskVec[0], MaskVec.size());
2800   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2801 }
2802
2803 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
2804 ///
2805 static SDOperand LowerBuildVectorv16i8(SDOperand Op, unsigned NonZeros,
2806                                        unsigned NumNonZero, unsigned NumZero,
2807                                        SelectionDAG &DAG, TargetLowering &TLI) {
2808   if (NumNonZero > 8)
2809     return SDOperand();
2810
2811   SDOperand V(0, 0);
2812   bool First = true;
2813   for (unsigned i = 0; i < 16; ++i) {
2814     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
2815     if (ThisIsNonZero && First) {
2816       if (NumZero)
2817         V = getZeroVector(MVT::v8i16, DAG);
2818       else
2819         V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
2820       First = false;
2821     }
2822
2823     if ((i & 1) != 0) {
2824       SDOperand ThisElt(0, 0), LastElt(0, 0);
2825       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
2826       if (LastIsNonZero) {
2827         LastElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i-1));
2828       }
2829       if (ThisIsNonZero) {
2830         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i));
2831         ThisElt = DAG.getNode(ISD::SHL, MVT::i16,
2832                               ThisElt, DAG.getConstant(8, MVT::i8));
2833         if (LastIsNonZero)
2834           ThisElt = DAG.getNode(ISD::OR, MVT::i16, ThisElt, LastElt);
2835       } else
2836         ThisElt = LastElt;
2837
2838       if (ThisElt.Val)
2839         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, ThisElt,
2840                         DAG.getConstant(i/2, TLI.getPointerTy()));
2841     }
2842   }
2843
2844   return DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, V);
2845 }
2846
2847 /// LowerBuildVectorv16i8 - Custom lower build_vector of v8i16.
2848 ///
2849 static SDOperand LowerBuildVectorv8i16(SDOperand Op, unsigned NonZeros,
2850                                        unsigned NumNonZero, unsigned NumZero,
2851                                        SelectionDAG &DAG, TargetLowering &TLI) {
2852   if (NumNonZero > 4)
2853     return SDOperand();
2854
2855   SDOperand V(0, 0);
2856   bool First = true;
2857   for (unsigned i = 0; i < 8; ++i) {
2858     bool isNonZero = (NonZeros & (1 << i)) != 0;
2859     if (isNonZero) {
2860       if (First) {
2861         if (NumZero)
2862           V = getZeroVector(MVT::v8i16, DAG);
2863         else
2864           V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
2865         First = false;
2866       }
2867       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, Op.getOperand(i),
2868                       DAG.getConstant(i, TLI.getPointerTy()));
2869     }
2870   }
2871
2872   return V;
2873 }
2874
2875 SDOperand
2876 X86TargetLowering::LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2877   // All zero's are handled with pxor.
2878   if (ISD::isBuildVectorAllZeros(Op.Val))
2879     return Op;
2880
2881   // All one's are handled with pcmpeqd.
2882   if (ISD::isBuildVectorAllOnes(Op.Val))
2883     return Op;
2884
2885   MVT::ValueType VT = Op.getValueType();
2886   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
2887   unsigned EVTBits = MVT::getSizeInBits(EVT);
2888
2889   unsigned NumElems = Op.getNumOperands();
2890   unsigned NumZero  = 0;
2891   unsigned NumNonZero = 0;
2892   unsigned NonZeros = 0;
2893   std::set<SDOperand> Values;
2894   for (unsigned i = 0; i < NumElems; ++i) {
2895     SDOperand Elt = Op.getOperand(i);
2896     if (Elt.getOpcode() != ISD::UNDEF) {
2897       Values.insert(Elt);
2898       if (isZeroNode(Elt))
2899         NumZero++;
2900       else {
2901         NonZeros |= (1 << i);
2902         NumNonZero++;
2903       }
2904     }
2905   }
2906
2907   if (NumNonZero == 0)
2908     // Must be a mix of zero and undef. Return a zero vector.
2909     return getZeroVector(VT, DAG);
2910
2911   // Splat is obviously ok. Let legalizer expand it to a shuffle.
2912   if (Values.size() == 1)
2913     return SDOperand();
2914
2915   // Special case for single non-zero element.
2916   if (NumNonZero == 1) {
2917     unsigned Idx = CountTrailingZeros_32(NonZeros);
2918     SDOperand Item = Op.getOperand(Idx);
2919     Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
2920     if (Idx == 0)
2921       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
2922       return getShuffleVectorZeroOrUndef(Item, VT, NumElems, Idx,
2923                                          NumZero > 0, DAG);
2924
2925     if (EVTBits == 32) {
2926       // Turn it into a shuffle of zero and zero-extended scalar to vector.
2927       Item = getShuffleVectorZeroOrUndef(Item, VT, NumElems, 0, NumZero > 0,
2928                                          DAG);
2929       MVT::ValueType MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
2930       MVT::ValueType MaskEVT = MVT::getVectorBaseType(MaskVT);
2931       SmallVector<SDOperand, 8> MaskVec;
2932       for (unsigned i = 0; i < NumElems; i++)
2933         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
2934       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
2935                                    &MaskVec[0], MaskVec.size());
2936       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, Item,
2937                          DAG.getNode(ISD::UNDEF, VT), Mask);
2938     }
2939   }
2940
2941   // Let legalizer expand 2-wide build_vector's.
2942   if (EVTBits == 64)
2943     return SDOperand();
2944
2945   // If element VT is < 32 bits, convert it to inserts into a zero vector.
2946   if (EVTBits == 8) {
2947     SDOperand V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
2948                                         *this);
2949     if (V.Val) return V;
2950   }
2951
2952   if (EVTBits == 16) {
2953     SDOperand V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
2954                                         *this);
2955     if (V.Val) return V;
2956   }
2957
2958   // If element VT is == 32 bits, turn it into a number of shuffles.
2959   SmallVector<SDOperand, 8> V;
2960   V.resize(NumElems);
2961   if (NumElems == 4 && NumZero > 0) {
2962     for (unsigned i = 0; i < 4; ++i) {
2963       bool isZero = !(NonZeros & (1 << i));
2964       if (isZero)
2965         V[i] = getZeroVector(VT, DAG);
2966       else
2967         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
2968     }
2969
2970     for (unsigned i = 0; i < 2; ++i) {
2971       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
2972         default: break;
2973         case 0:
2974           V[i] = V[i*2];  // Must be a zero vector.
2975           break;
2976         case 1:
2977           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2+1], V[i*2],
2978                              getMOVLMask(NumElems, DAG));
2979           break;
2980         case 2:
2981           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
2982                              getMOVLMask(NumElems, DAG));
2983           break;
2984         case 3:
2985           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
2986                              getUnpacklMask(NumElems, DAG));
2987           break;
2988       }
2989     }
2990
2991     // Take advantage of the fact GR32 to VR128 scalar_to_vector (i.e. movd)
2992     // clears the upper bits.
2993     // FIXME: we can do the same for v4f32 case when we know both parts of
2994     // the lower half come from scalar_to_vector (loadf32). We should do
2995     // that in post legalizer dag combiner with target specific hooks.
2996     if (MVT::isInteger(EVT) && (NonZeros & (0x3 << 2)) == 0)
2997       return V[0];
2998     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2999     MVT::ValueType EVT = MVT::getVectorBaseType(MaskVT);
3000     SmallVector<SDOperand, 8> MaskVec;
3001     bool Reverse = (NonZeros & 0x3) == 2;
3002     for (unsigned i = 0; i < 2; ++i)
3003       if (Reverse)
3004         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3005       else
3006         MaskVec.push_back(DAG.getConstant(i, EVT));
3007     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3008     for (unsigned i = 0; i < 2; ++i)
3009       if (Reverse)
3010         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3011       else
3012         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3013     SDOperand ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3014                                      &MaskVec[0], MaskVec.size());
3015     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[0], V[1], ShufMask);
3016   }
3017
3018   if (Values.size() > 2) {
3019     // Expand into a number of unpckl*.
3020     // e.g. for v4f32
3021     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3022     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3023     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3024     SDOperand UnpckMask = getUnpacklMask(NumElems, DAG);
3025     for (unsigned i = 0; i < NumElems; ++i)
3026       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3027     NumElems >>= 1;
3028     while (NumElems != 0) {
3029       for (unsigned i = 0; i < NumElems; ++i)
3030         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i], V[i + NumElems],
3031                            UnpckMask);
3032       NumElems >>= 1;
3033     }
3034     return V[0];
3035   }
3036
3037   return SDOperand();
3038 }
3039
3040 SDOperand
3041 X86TargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
3042   SDOperand V1 = Op.getOperand(0);
3043   SDOperand V2 = Op.getOperand(1);
3044   SDOperand PermMask = Op.getOperand(2);
3045   MVT::ValueType VT = Op.getValueType();
3046   unsigned NumElems = PermMask.getNumOperands();
3047   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
3048   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
3049   bool V1IsSplat = false;
3050   bool V2IsSplat = false;
3051
3052   if (isUndefShuffle(Op.Val))
3053     return DAG.getNode(ISD::UNDEF, VT);
3054
3055   if (isSplatMask(PermMask.Val)) {
3056     if (NumElems <= 4) return Op;
3057     // Promote it to a v4i32 splat.
3058     return PromoteSplat(Op, DAG);
3059   }
3060
3061   if (X86::isMOVLMask(PermMask.Val))
3062     return (V1IsUndef) ? V2 : Op;
3063
3064   if (X86::isMOVSHDUPMask(PermMask.Val) ||
3065       X86::isMOVSLDUPMask(PermMask.Val) ||
3066       X86::isMOVHLPSMask(PermMask.Val) ||
3067       X86::isMOVHPMask(PermMask.Val) ||
3068       X86::isMOVLPMask(PermMask.Val))
3069     return Op;
3070
3071   if (ShouldXformToMOVHLPS(PermMask.Val) ||
3072       ShouldXformToMOVLP(V1.Val, V2.Val, PermMask.Val))
3073     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3074
3075   bool Commuted = false;
3076   V1IsSplat = isSplatVector(V1.Val);
3077   V2IsSplat = isSplatVector(V2.Val);
3078   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
3079     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3080     std::swap(V1IsSplat, V2IsSplat);
3081     std::swap(V1IsUndef, V2IsUndef);
3082     Commuted = true;
3083   }
3084
3085   if (isCommutedMOVL(PermMask.Val, V2IsSplat, V2IsUndef)) {
3086     if (V2IsUndef) return V1;
3087     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3088     if (V2IsSplat) {
3089       // V2 is a splat, so the mask may be malformed. That is, it may point
3090       // to any V2 element. The instruction selectior won't like this. Get
3091       // a corrected mask and commute to form a proper MOVS{S|D}.
3092       SDOperand NewMask = getMOVLMask(NumElems, DAG);
3093       if (NewMask.Val != PermMask.Val)
3094         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3095     }
3096     return Op;
3097   }
3098
3099   if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3100       X86::isUNPCKLMask(PermMask.Val) ||
3101       X86::isUNPCKHMask(PermMask.Val))
3102     return Op;
3103
3104   if (V2IsSplat) {
3105     // Normalize mask so all entries that point to V2 points to its first
3106     // element then try to match unpck{h|l} again. If match, return a
3107     // new vector_shuffle with the corrected mask.
3108     SDOperand NewMask = NormalizeMask(PermMask, DAG);
3109     if (NewMask.Val != PermMask.Val) {
3110       if (X86::isUNPCKLMask(PermMask.Val, true)) {
3111         SDOperand NewMask = getUnpacklMask(NumElems, DAG);
3112         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3113       } else if (X86::isUNPCKHMask(PermMask.Val, true)) {
3114         SDOperand NewMask = getUnpackhMask(NumElems, DAG);
3115         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3116       }
3117     }
3118   }
3119
3120   // Normalize the node to match x86 shuffle ops if needed
3121   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.Val))
3122       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3123
3124   if (Commuted) {
3125     // Commute is back and try unpck* again.
3126     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3127     if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3128         X86::isUNPCKLMask(PermMask.Val) ||
3129         X86::isUNPCKHMask(PermMask.Val))
3130       return Op;
3131   }
3132
3133   // If VT is integer, try PSHUF* first, then SHUFP*.
3134   if (MVT::isInteger(VT)) {
3135     if (X86::isPSHUFDMask(PermMask.Val) ||
3136         X86::isPSHUFHWMask(PermMask.Val) ||
3137         X86::isPSHUFLWMask(PermMask.Val)) {
3138       if (V2.getOpcode() != ISD::UNDEF)
3139         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3140                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3141       return Op;
3142     }
3143
3144     if (X86::isSHUFPMask(PermMask.Val))
3145       return Op;
3146
3147     // Handle v8i16 shuffle high / low shuffle node pair.
3148     if (VT == MVT::v8i16 && isPSHUFHW_PSHUFLWMask(PermMask.Val)) {
3149       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3150       MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3151       SmallVector<SDOperand, 8> MaskVec;
3152       for (unsigned i = 0; i != 4; ++i)
3153         MaskVec.push_back(PermMask.getOperand(i));
3154       for (unsigned i = 4; i != 8; ++i)
3155         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3156       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3157                                    &MaskVec[0], MaskVec.size());
3158       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3159       MaskVec.clear();
3160       for (unsigned i = 0; i != 4; ++i)
3161         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3162       for (unsigned i = 4; i != 8; ++i)
3163         MaskVec.push_back(PermMask.getOperand(i));
3164       Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0],MaskVec.size());
3165       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3166     }
3167   } else {
3168     // Floating point cases in the other order.
3169     if (X86::isSHUFPMask(PermMask.Val))
3170       return Op;
3171     if (X86::isPSHUFDMask(PermMask.Val) ||
3172         X86::isPSHUFHWMask(PermMask.Val) ||
3173         X86::isPSHUFLWMask(PermMask.Val)) {
3174       if (V2.getOpcode() != ISD::UNDEF)
3175         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3176                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3177       return Op;
3178     }
3179   }
3180
3181   if (NumElems == 4) {
3182     MVT::ValueType MaskVT = PermMask.getValueType();
3183     MVT::ValueType MaskEVT = MVT::getVectorBaseType(MaskVT);
3184     SmallVector<std::pair<int, int>, 8> Locs;
3185     Locs.reserve(NumElems);
3186     SmallVector<SDOperand, 8> Mask1(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3187     SmallVector<SDOperand, 8> Mask2(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3188     unsigned NumHi = 0;
3189     unsigned NumLo = 0;
3190     // If no more than two elements come from either vector. This can be
3191     // implemented with two shuffles. First shuffle gather the elements.
3192     // The second shuffle, which takes the first shuffle as both of its
3193     // vector operands, put the elements into the right order.
3194     for (unsigned i = 0; i != NumElems; ++i) {
3195       SDOperand Elt = PermMask.getOperand(i);
3196       if (Elt.getOpcode() == ISD::UNDEF) {
3197         Locs[i] = std::make_pair(-1, -1);
3198       } else {
3199         unsigned Val = cast<ConstantSDNode>(Elt)->getValue();
3200         if (Val < NumElems) {
3201           Locs[i] = std::make_pair(0, NumLo);
3202           Mask1[NumLo] = Elt;
3203           NumLo++;
3204         } else {
3205           Locs[i] = std::make_pair(1, NumHi);
3206           if (2+NumHi < NumElems)
3207             Mask1[2+NumHi] = Elt;
3208           NumHi++;
3209         }
3210       }
3211     }
3212     if (NumLo <= 2 && NumHi <= 2) {
3213       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3214                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3215                                    &Mask1[0], Mask1.size()));
3216       for (unsigned i = 0; i != NumElems; ++i) {
3217         if (Locs[i].first == -1)
3218           continue;
3219         else {
3220           unsigned Idx = (i < NumElems/2) ? 0 : NumElems;
3221           Idx += Locs[i].first * (NumElems/2) + Locs[i].second;
3222           Mask2[i] = DAG.getConstant(Idx, MaskEVT);
3223         }
3224       }
3225
3226       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1,
3227                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3228                                      &Mask2[0], Mask2.size()));
3229     }
3230
3231     // Break it into (shuffle shuffle_hi, shuffle_lo).
3232     Locs.clear();
3233     SmallVector<SDOperand,8> LoMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3234     SmallVector<SDOperand,8> HiMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3235     SmallVector<SDOperand,8> *MaskPtr = &LoMask;
3236     unsigned MaskIdx = 0;
3237     unsigned LoIdx = 0;
3238     unsigned HiIdx = NumElems/2;
3239     for (unsigned i = 0; i != NumElems; ++i) {
3240       if (i == NumElems/2) {
3241         MaskPtr = &HiMask;
3242         MaskIdx = 1;
3243         LoIdx = 0;
3244         HiIdx = NumElems/2;
3245       }
3246       SDOperand Elt = PermMask.getOperand(i);
3247       if (Elt.getOpcode() == ISD::UNDEF) {
3248         Locs[i] = std::make_pair(-1, -1);
3249       } else if (cast<ConstantSDNode>(Elt)->getValue() < NumElems) {
3250         Locs[i] = std::make_pair(MaskIdx, LoIdx);
3251         (*MaskPtr)[LoIdx] = Elt;
3252         LoIdx++;
3253       } else {
3254         Locs[i] = std::make_pair(MaskIdx, HiIdx);
3255         (*MaskPtr)[HiIdx] = Elt;
3256         HiIdx++;
3257       }
3258     }
3259
3260     SDOperand LoShuffle =
3261       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3262                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3263                               &LoMask[0], LoMask.size()));
3264     SDOperand HiShuffle =
3265       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3266                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3267                               &HiMask[0], HiMask.size()));
3268     SmallVector<SDOperand, 8> MaskOps;
3269     for (unsigned i = 0; i != NumElems; ++i) {
3270       if (Locs[i].first == -1) {
3271         MaskOps.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3272       } else {
3273         unsigned Idx = Locs[i].first * NumElems + Locs[i].second;
3274         MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
3275       }
3276     }
3277     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, LoShuffle, HiShuffle,
3278                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3279                                    &MaskOps[0], MaskOps.size()));
3280   }
3281
3282   return SDOperand();
3283 }
3284
3285 SDOperand
3286 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3287   if (!isa<ConstantSDNode>(Op.getOperand(1)))
3288     return SDOperand();
3289
3290   MVT::ValueType VT = Op.getValueType();
3291   // TODO: handle v16i8.
3292   if (MVT::getSizeInBits(VT) == 16) {
3293     // Transform it so it match pextrw which produces a 32-bit result.
3294     MVT::ValueType EVT = (MVT::ValueType)(VT+1);
3295     SDOperand Extract = DAG.getNode(X86ISD::PEXTRW, EVT,
3296                                     Op.getOperand(0), Op.getOperand(1));
3297     SDOperand Assert  = DAG.getNode(ISD::AssertZext, EVT, Extract,
3298                                     DAG.getValueType(VT));
3299     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
3300   } else if (MVT::getSizeInBits(VT) == 32) {
3301     SDOperand Vec = Op.getOperand(0);
3302     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3303     if (Idx == 0)
3304       return Op;
3305     // SHUFPS the element to the lowest double word, then movss.
3306     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3307     SmallVector<SDOperand, 8> IdxVec;
3308     IdxVec.push_back(DAG.getConstant(Idx, MVT::getVectorBaseType(MaskVT)));
3309     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3310     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3311     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3312     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3313                                  &IdxVec[0], IdxVec.size());
3314     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3315                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3316     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3317                        DAG.getConstant(0, getPointerTy()));
3318   } else if (MVT::getSizeInBits(VT) == 64) {
3319     SDOperand Vec = Op.getOperand(0);
3320     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3321     if (Idx == 0)
3322       return Op;
3323
3324     // UNPCKHPD the element to the lowest double word, then movsd.
3325     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
3326     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
3327     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3328     SmallVector<SDOperand, 8> IdxVec;
3329     IdxVec.push_back(DAG.getConstant(1, MVT::getVectorBaseType(MaskVT)));
3330     IdxVec.push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(MaskVT)));
3331     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3332                                  &IdxVec[0], IdxVec.size());
3333     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3334                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3335     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3336                        DAG.getConstant(0, getPointerTy()));
3337   }
3338
3339   return SDOperand();
3340 }
3341
3342 SDOperand
3343 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3344   // Transform it so it match pinsrw which expects a 16-bit value in a GR32
3345   // as its second argument.
3346   MVT::ValueType VT = Op.getValueType();
3347   MVT::ValueType BaseVT = MVT::getVectorBaseType(VT);
3348   SDOperand N0 = Op.getOperand(0);
3349   SDOperand N1 = Op.getOperand(1);
3350   SDOperand N2 = Op.getOperand(2);
3351   if (MVT::getSizeInBits(BaseVT) == 16) {
3352     if (N1.getValueType() != MVT::i32)
3353       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
3354     if (N2.getValueType() != MVT::i32)
3355       N2 = DAG.getConstant(cast<ConstantSDNode>(N2)->getValue(), MVT::i32);
3356     return DAG.getNode(X86ISD::PINSRW, VT, N0, N1, N2);
3357   } else if (MVT::getSizeInBits(BaseVT) == 32) {
3358     unsigned Idx = cast<ConstantSDNode>(N2)->getValue();
3359     if (Idx == 0) {
3360       // Use a movss.
3361       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, N1);
3362       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3363       MVT::ValueType BaseVT = MVT::getVectorBaseType(MaskVT);
3364       SmallVector<SDOperand, 8> MaskVec;
3365       MaskVec.push_back(DAG.getConstant(4, BaseVT));
3366       for (unsigned i = 1; i <= 3; ++i)
3367         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3368       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, N0, N1,
3369                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3370                                      &MaskVec[0], MaskVec.size()));
3371     } else {
3372       // Use two pinsrw instructions to insert a 32 bit value.
3373       Idx <<= 1;
3374       if (MVT::isFloatingPoint(N1.getValueType())) {
3375         if (ISD::isNON_EXTLoad(N1.Val)) {
3376           // Just load directly from f32mem to GR32.
3377           LoadSDNode *LD = cast<LoadSDNode>(N1);
3378           N1 = DAG.getLoad(MVT::i32, LD->getChain(), LD->getBasePtr(),
3379                            LD->getSrcValue(), LD->getSrcValueOffset());
3380         } else {
3381           N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4f32, N1);
3382           N1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, N1);
3383           N1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32, N1,
3384                            DAG.getConstant(0, getPointerTy()));
3385         }
3386       }
3387       N0 = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, N0);
3388       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3389                        DAG.getConstant(Idx, getPointerTy()));
3390       N1 = DAG.getNode(ISD::SRL, MVT::i32, N1, DAG.getConstant(16, MVT::i8));
3391       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3392                        DAG.getConstant(Idx+1, getPointerTy()));
3393       return DAG.getNode(ISD::BIT_CONVERT, VT, N0);
3394     }
3395   }
3396
3397   return SDOperand();
3398 }
3399
3400 SDOperand
3401 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
3402   SDOperand AnyExt = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, Op.getOperand(0));
3403   return DAG.getNode(X86ISD::S2VEC, Op.getValueType(), AnyExt);
3404 }
3405
3406 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
3407 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
3408 // one of the above mentioned nodes. It has to be wrapped because otherwise
3409 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
3410 // be used to form addressing mode. These wrapped nodes will be selected
3411 // into MOV32ri.
3412 SDOperand
3413 X86TargetLowering::LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
3414   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3415   SDOperand Result = DAG.getTargetConstantPool(CP->getConstVal(),
3416                                                getPointerTy(),
3417                                                CP->getAlignment());
3418   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3419   // With PIC, the address is actually $g + Offset.
3420   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3421       !Subtarget->isPICStyleRIPRel()) {
3422     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3423                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3424                          Result);
3425   }
3426
3427   return Result;
3428 }
3429
3430 SDOperand
3431 X86TargetLowering::LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
3432   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3433   SDOperand Result = DAG.getTargetGlobalAddress(GV, getPointerTy());
3434   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3435   // With PIC, the address is actually $g + Offset.
3436   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3437       !Subtarget->isPICStyleRIPRel()) {
3438     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3439                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3440                          Result);
3441   }
3442
3443   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
3444   // load the value at address GV, not the value of GV itself. This means that
3445   // the GlobalAddress must be in the base or index register of the address, not
3446   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
3447   // The same applies for external symbols during PIC codegen
3448   if (Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false))
3449     Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), Result, NULL, 0);
3450
3451   return Result;
3452 }
3453
3454 SDOperand
3455 X86TargetLowering::LowerExternalSymbol(SDOperand Op, SelectionDAG &DAG) {
3456   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
3457   SDOperand Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
3458   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3459   // With PIC, the address is actually $g + Offset.
3460   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3461       !Subtarget->isPICStyleRIPRel()) {
3462     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3463                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3464                          Result);
3465   }
3466
3467   return Result;
3468 }
3469
3470 SDOperand X86TargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
3471   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3472   SDOperand Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
3473   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3474   // With PIC, the address is actually $g + Offset.
3475   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3476       !Subtarget->isPICStyleRIPRel()) {
3477     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3478                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3479                          Result);
3480   }
3481
3482   return Result;
3483 }
3484
3485 SDOperand X86TargetLowering::LowerShift(SDOperand Op, SelectionDAG &DAG) {
3486     assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
3487            "Not an i64 shift!");
3488     bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
3489     SDOperand ShOpLo = Op.getOperand(0);
3490     SDOperand ShOpHi = Op.getOperand(1);
3491     SDOperand ShAmt  = Op.getOperand(2);
3492     SDOperand Tmp1 = isSRA ?
3493       DAG.getNode(ISD::SRA, MVT::i32, ShOpHi, DAG.getConstant(31, MVT::i8)) :
3494       DAG.getConstant(0, MVT::i32);
3495
3496     SDOperand Tmp2, Tmp3;
3497     if (Op.getOpcode() == ISD::SHL_PARTS) {
3498       Tmp2 = DAG.getNode(X86ISD::SHLD, MVT::i32, ShOpHi, ShOpLo, ShAmt);
3499       Tmp3 = DAG.getNode(ISD::SHL, MVT::i32, ShOpLo, ShAmt);
3500     } else {
3501       Tmp2 = DAG.getNode(X86ISD::SHRD, MVT::i32, ShOpLo, ShOpHi, ShAmt);
3502       Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, MVT::i32, ShOpHi, ShAmt);
3503     }
3504
3505     const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3506     SDOperand AndNode = DAG.getNode(ISD::AND, MVT::i8, ShAmt,
3507                                     DAG.getConstant(32, MVT::i8));
3508     SDOperand COps[]={DAG.getEntryNode(), AndNode, DAG.getConstant(0, MVT::i8)};
3509     SDOperand InFlag = DAG.getNode(X86ISD::CMP, VTs, 2, COps, 3).getValue(1);
3510
3511     SDOperand Hi, Lo;
3512     SDOperand CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3513
3514     VTs = DAG.getNodeValueTypes(MVT::i32, MVT::Flag);
3515     SmallVector<SDOperand, 4> Ops;
3516     if (Op.getOpcode() == ISD::SHL_PARTS) {
3517       Ops.push_back(Tmp2);
3518       Ops.push_back(Tmp3);
3519       Ops.push_back(CC);
3520       Ops.push_back(InFlag);
3521       Hi = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3522       InFlag = Hi.getValue(1);
3523
3524       Ops.clear();
3525       Ops.push_back(Tmp3);
3526       Ops.push_back(Tmp1);
3527       Ops.push_back(CC);
3528       Ops.push_back(InFlag);
3529       Lo = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3530     } else {
3531       Ops.push_back(Tmp2);
3532       Ops.push_back(Tmp3);
3533       Ops.push_back(CC);
3534       Ops.push_back(InFlag);
3535       Lo = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3536       InFlag = Lo.getValue(1);
3537
3538       Ops.clear();
3539       Ops.push_back(Tmp3);
3540       Ops.push_back(Tmp1);
3541       Ops.push_back(CC);
3542       Ops.push_back(InFlag);
3543       Hi = DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3544     }
3545
3546     VTs = DAG.getNodeValueTypes(MVT::i32, MVT::i32);
3547     Ops.clear();
3548     Ops.push_back(Lo);
3549     Ops.push_back(Hi);
3550     return DAG.getNode(ISD::MERGE_VALUES, VTs, 2, &Ops[0], Ops.size());
3551 }
3552
3553 SDOperand X86TargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
3554   assert(Op.getOperand(0).getValueType() <= MVT::i64 &&
3555          Op.getOperand(0).getValueType() >= MVT::i16 &&
3556          "Unknown SINT_TO_FP to lower!");
3557
3558   SDOperand Result;
3559   MVT::ValueType SrcVT = Op.getOperand(0).getValueType();
3560   unsigned Size = MVT::getSizeInBits(SrcVT)/8;
3561   MachineFunction &MF = DAG.getMachineFunction();
3562   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
3563   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3564   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Op.getOperand(0),
3565                                  StackSlot, NULL, 0);
3566
3567   // Build the FILD
3568   SDVTList Tys;
3569   if (X86ScalarSSE)
3570     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
3571   else
3572     Tys = DAG.getVTList(MVT::f64, MVT::Other);
3573   SmallVector<SDOperand, 8> Ops;
3574   Ops.push_back(Chain);
3575   Ops.push_back(StackSlot);
3576   Ops.push_back(DAG.getValueType(SrcVT));
3577   Result = DAG.getNode(X86ScalarSSE ? X86ISD::FILD_FLAG :X86ISD::FILD,
3578                        Tys, &Ops[0], Ops.size());
3579
3580   if (X86ScalarSSE) {
3581     Chain = Result.getValue(1);
3582     SDOperand InFlag = Result.getValue(2);
3583
3584     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
3585     // shouldn't be necessary except that RFP cannot be live across
3586     // multiple blocks. When stackifier is fixed, they can be uncoupled.
3587     MachineFunction &MF = DAG.getMachineFunction();
3588     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
3589     SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3590     Tys = DAG.getVTList(MVT::Other);
3591     SmallVector<SDOperand, 8> Ops;
3592     Ops.push_back(Chain);
3593     Ops.push_back(Result);
3594     Ops.push_back(StackSlot);
3595     Ops.push_back(DAG.getValueType(Op.getValueType()));
3596     Ops.push_back(InFlag);
3597     Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
3598     Result = DAG.getLoad(Op.getValueType(), Chain, StackSlot, NULL, 0);
3599   }
3600
3601   return Result;
3602 }
3603
3604 SDOperand X86TargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
3605   assert(Op.getValueType() <= MVT::i64 && Op.getValueType() >= MVT::i16 &&
3606          "Unknown FP_TO_SINT to lower!");
3607   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
3608   // stack slot.
3609   MachineFunction &MF = DAG.getMachineFunction();
3610   unsigned MemSize = MVT::getSizeInBits(Op.getValueType())/8;
3611   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3612   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3613
3614   unsigned Opc;
3615   switch (Op.getValueType()) {
3616     default: assert(0 && "Invalid FP_TO_SINT to lower!");
3617     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
3618     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
3619     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
3620   }
3621
3622   SDOperand Chain = DAG.getEntryNode();
3623   SDOperand Value = Op.getOperand(0);
3624   if (X86ScalarSSE) {
3625     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
3626     Chain = DAG.getStore(Chain, Value, StackSlot, NULL, 0);
3627     SDVTList Tys = DAG.getVTList(MVT::f64, MVT::Other);
3628     SDOperand Ops[] = {
3629       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
3630     };
3631     Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
3632     Chain = Value.getValue(1);
3633     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3634     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3635   }
3636
3637   // Build the FP_TO_INT*_IN_MEM
3638   SDOperand Ops[] = { Chain, Value, StackSlot };
3639   SDOperand FIST = DAG.getNode(Opc, MVT::Other, Ops, 3);
3640
3641   // Load the result.
3642   return DAG.getLoad(Op.getValueType(), FIST, StackSlot, NULL, 0);
3643 }
3644
3645 SDOperand X86TargetLowering::LowerFABS(SDOperand Op, SelectionDAG &DAG) {
3646   MVT::ValueType VT = Op.getValueType();
3647   const Type *OpNTy =  MVT::getTypeForValueType(VT);
3648   std::vector<Constant*> CV;
3649   if (VT == MVT::f64) {
3650     CV.push_back(ConstantFP::get(OpNTy, BitsToDouble(~(1ULL << 63))));
3651     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3652   } else {
3653     CV.push_back(ConstantFP::get(OpNTy, BitsToFloat(~(1U << 31))));
3654     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3655     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3656     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3657   }
3658   Constant *CS = ConstantStruct::get(CV);
3659   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3660   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
3661   SmallVector<SDOperand, 3> Ops;
3662   Ops.push_back(DAG.getEntryNode());
3663   Ops.push_back(CPIdx);
3664   Ops.push_back(DAG.getSrcValue(NULL));
3665   SDOperand Mask = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3666   return DAG.getNode(X86ISD::FAND, VT, Op.getOperand(0), Mask);
3667 }
3668
3669 SDOperand X86TargetLowering::LowerFNEG(SDOperand Op, SelectionDAG &DAG) {
3670   MVT::ValueType VT = Op.getValueType();
3671   const Type *OpNTy =  MVT::getTypeForValueType(VT);
3672   std::vector<Constant*> CV;
3673   if (VT == MVT::f64) {
3674     CV.push_back(ConstantFP::get(OpNTy, BitsToDouble(1ULL << 63)));
3675     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3676   } else {
3677     CV.push_back(ConstantFP::get(OpNTy, BitsToFloat(1U << 31)));
3678     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3679     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3680     CV.push_back(ConstantFP::get(OpNTy, 0.0));
3681   }
3682   Constant *CS = ConstantStruct::get(CV);
3683   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3684   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
3685   SmallVector<SDOperand, 3> Ops;
3686   Ops.push_back(DAG.getEntryNode());
3687   Ops.push_back(CPIdx);
3688   Ops.push_back(DAG.getSrcValue(NULL));
3689   SDOperand Mask = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3690   return DAG.getNode(X86ISD::FXOR, VT, Op.getOperand(0), Mask);
3691 }
3692
3693 SDOperand X86TargetLowering::LowerFCOPYSIGN(SDOperand Op, SelectionDAG &DAG) {
3694   SDOperand Op0 = Op.getOperand(0);
3695   SDOperand Op1 = Op.getOperand(1);
3696   MVT::ValueType VT = Op.getValueType();
3697   MVT::ValueType SrcVT = Op1.getValueType();
3698   const Type *SrcTy =  MVT::getTypeForValueType(SrcVT);
3699
3700   // If second operand is smaller, extend it first.
3701   if (MVT::getSizeInBits(SrcVT) < MVT::getSizeInBits(VT)) {
3702     Op1 = DAG.getNode(ISD::FP_EXTEND, VT, Op1);
3703     SrcVT = VT;
3704   }
3705
3706   // First get the sign bit of second operand.
3707   std::vector<Constant*> CV;
3708   if (SrcVT == MVT::f64) {
3709     CV.push_back(ConstantFP::get(SrcTy, BitsToDouble(1ULL << 63)));
3710     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3711   } else {
3712     CV.push_back(ConstantFP::get(SrcTy, BitsToFloat(1U << 31)));
3713     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3714     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3715     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3716   }
3717   Constant *CS = ConstantStruct::get(CV);
3718   SDOperand CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3719   SDVTList Tys = DAG.getVTList(SrcVT, MVT::Other);
3720   SmallVector<SDOperand, 3> Ops;
3721   Ops.push_back(DAG.getEntryNode());
3722   Ops.push_back(CPIdx);
3723   Ops.push_back(DAG.getSrcValue(NULL));
3724   SDOperand Mask1 = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3725   SDOperand SignBit = DAG.getNode(X86ISD::FAND, SrcVT, Op1, Mask1);
3726
3727   // Shift sign bit right or left if the two operands have different types.
3728   if (MVT::getSizeInBits(SrcVT) > MVT::getSizeInBits(VT)) {
3729     // Op0 is MVT::f32, Op1 is MVT::f64.
3730     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2f64, SignBit);
3731     SignBit = DAG.getNode(X86ISD::FSRL, MVT::v2f64, SignBit,
3732                           DAG.getConstant(32, MVT::i32));
3733     SignBit = DAG.getNode(ISD::BIT_CONVERT, MVT::v4f32, SignBit);
3734     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::f32, SignBit,
3735                           DAG.getConstant(0, getPointerTy()));
3736   }
3737
3738   // Clear first operand sign bit.
3739   CV.clear();
3740   if (VT == MVT::f64) {
3741     CV.push_back(ConstantFP::get(SrcTy, BitsToDouble(~(1ULL << 63))));
3742     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3743   } else {
3744     CV.push_back(ConstantFP::get(SrcTy, BitsToFloat(~(1U << 31))));
3745     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3746     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3747     CV.push_back(ConstantFP::get(SrcTy, 0.0));
3748   }
3749   CS = ConstantStruct::get(CV);
3750   CPIdx = DAG.getConstantPool(CS, getPointerTy(), 4);
3751   Tys = DAG.getVTList(VT, MVT::Other);
3752   Ops.clear();
3753   Ops.push_back(DAG.getEntryNode());
3754   Ops.push_back(CPIdx);
3755   Ops.push_back(DAG.getSrcValue(NULL));
3756   SDOperand Mask2 = DAG.getNode(X86ISD::LOAD_PACK, Tys, &Ops[0], Ops.size());
3757   SDOperand Val = DAG.getNode(X86ISD::FAND, VT, Op0, Mask2);
3758
3759   // Or the value with the sign bit.
3760   return DAG.getNode(X86ISD::FOR, VT, Val, SignBit);
3761 }
3762
3763 SDOperand X86TargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG,
3764                                         SDOperand Chain) {
3765   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
3766   SDOperand Cond;
3767   SDOperand Op0 = Op.getOperand(0);
3768   SDOperand Op1 = Op.getOperand(1);
3769   SDOperand CC = Op.getOperand(2);
3770   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
3771   const MVT::ValueType *VTs1 = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3772   const MVT::ValueType *VTs2 = DAG.getNodeValueTypes(MVT::i8, MVT::Flag);
3773   bool isFP = MVT::isFloatingPoint(Op.getOperand(1).getValueType());
3774   unsigned X86CC;
3775
3776   if (translateX86CC(cast<CondCodeSDNode>(CC)->get(), isFP, X86CC,
3777                      Op0, Op1, DAG)) {
3778     SDOperand Ops1[] = { Chain, Op0, Op1 };
3779     Cond = DAG.getNode(X86ISD::CMP, VTs1, 2, Ops1, 3).getValue(1);
3780     SDOperand Ops2[] = { DAG.getConstant(X86CC, MVT::i8), Cond };
3781     return DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3782   }
3783
3784   assert(isFP && "Illegal integer SetCC!");
3785
3786   SDOperand COps[] = { Chain, Op0, Op1 };
3787   Cond = DAG.getNode(X86ISD::CMP, VTs1, 2, COps, 3).getValue(1);
3788
3789   switch (SetCCOpcode) {
3790   default: assert(false && "Illegal floating point SetCC!");
3791   case ISD::SETOEQ: {  // !PF & ZF
3792     SDOperand Ops1[] = { DAG.getConstant(X86::COND_NP, MVT::i8), Cond };
3793     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops1, 2);
3794     SDOperand Ops2[] = { DAG.getConstant(X86::COND_E, MVT::i8),
3795                          Tmp1.getValue(1) };
3796     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3797     return DAG.getNode(ISD::AND, MVT::i8, Tmp1, Tmp2);
3798   }
3799   case ISD::SETUNE: {  // PF | !ZF
3800     SDOperand Ops1[] = { DAG.getConstant(X86::COND_P, MVT::i8), Cond };
3801     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops1, 2);
3802     SDOperand Ops2[] = { DAG.getConstant(X86::COND_NE, MVT::i8),
3803                          Tmp1.getValue(1) };
3804     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, VTs2, 2, Ops2, 2);
3805     return DAG.getNode(ISD::OR, MVT::i8, Tmp1, Tmp2);
3806   }
3807   }
3808 }
3809
3810 SDOperand X86TargetLowering::LowerSELECT(SDOperand Op, SelectionDAG &DAG) {
3811   bool addTest = true;
3812   SDOperand Chain = DAG.getEntryNode();
3813   SDOperand Cond  = Op.getOperand(0);
3814   SDOperand CC;
3815   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3816
3817   if (Cond.getOpcode() == ISD::SETCC)
3818     Cond = LowerSETCC(Cond, DAG, Chain);
3819
3820   if (Cond.getOpcode() == X86ISD::SETCC) {
3821     CC = Cond.getOperand(0);
3822
3823     // If condition flag is set by a X86ISD::CMP, then make a copy of it
3824     // (since flag operand cannot be shared). Use it as the condition setting
3825     // operand in place of the X86ISD::SETCC.
3826     // If the X86ISD::SETCC has more than one use, then perhaps it's better
3827     // to use a test instead of duplicating the X86ISD::CMP (for register
3828     // pressure reason)?
3829     SDOperand Cmp = Cond.getOperand(1);
3830     unsigned Opc = Cmp.getOpcode();
3831     bool IllegalFPCMov = !X86ScalarSSE &&
3832       MVT::isFloatingPoint(Op.getValueType()) &&
3833       !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
3834     if ((Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI) &&
3835         !IllegalFPCMov) {
3836       SDOperand Ops[] = { Chain, Cmp.getOperand(1), Cmp.getOperand(2) };
3837       Cond = DAG.getNode(Opc, VTs, 2, Ops, 3);
3838       addTest = false;
3839     }
3840   }
3841
3842   if (addTest) {
3843     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3844     SDOperand Ops[] = { Chain, Cond, DAG.getConstant(0, MVT::i8) };
3845     Cond = DAG.getNode(X86ISD::CMP, VTs, 2, Ops, 3);
3846   }
3847
3848   VTs = DAG.getNodeValueTypes(Op.getValueType(), MVT::Flag);
3849   SmallVector<SDOperand, 4> Ops;
3850   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
3851   // condition is true.
3852   Ops.push_back(Op.getOperand(2));
3853   Ops.push_back(Op.getOperand(1));
3854   Ops.push_back(CC);
3855   Ops.push_back(Cond.getValue(1));
3856   return DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
3857 }
3858
3859 SDOperand X86TargetLowering::LowerBRCOND(SDOperand Op, SelectionDAG &DAG) {
3860   bool addTest = true;
3861   SDOperand Chain = Op.getOperand(0);
3862   SDOperand Cond  = Op.getOperand(1);
3863   SDOperand Dest  = Op.getOperand(2);
3864   SDOperand CC;
3865   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3866
3867   if (Cond.getOpcode() == ISD::SETCC)
3868     Cond = LowerSETCC(Cond, DAG, Chain);
3869
3870   if (Cond.getOpcode() == X86ISD::SETCC) {
3871     CC = Cond.getOperand(0);
3872
3873     // If condition flag is set by a X86ISD::CMP, then make a copy of it
3874     // (since flag operand cannot be shared). Use it as the condition setting
3875     // operand in place of the X86ISD::SETCC.
3876     // If the X86ISD::SETCC has more than one use, then perhaps it's better
3877     // to use a test instead of duplicating the X86ISD::CMP (for register
3878     // pressure reason)?
3879     SDOperand Cmp = Cond.getOperand(1);
3880     unsigned Opc = Cmp.getOpcode();
3881     if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI) {
3882       SDOperand Ops[] = { Chain, Cmp.getOperand(1), Cmp.getOperand(2) };
3883       Cond = DAG.getNode(Opc, VTs, 2, Ops, 3);
3884       addTest = false;
3885     }
3886   }
3887
3888   if (addTest) {
3889     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3890     SDOperand Ops[] = { Chain, Cond, DAG.getConstant(0, MVT::i8) };
3891     Cond = DAG.getNode(X86ISD::CMP, VTs, 2, Ops, 3);
3892   }
3893   return DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
3894                      Cond, Op.getOperand(2), CC, Cond.getValue(1));
3895 }
3896
3897 SDOperand X86TargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG) {
3898   unsigned CallingConv= cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3899
3900   if (Subtarget->is64Bit())
3901     return LowerX86_64CCCCallTo(Op, DAG, CallingConv);
3902   else
3903     switch (CallingConv) {
3904     default:
3905       assert(0 && "Unsupported calling convention");
3906     case CallingConv::Fast:
3907       if (EnableFastCC)
3908         return LowerFastCCCallTo(Op, DAG, CallingConv);
3909       // Falls through
3910     case CallingConv::C:
3911     case CallingConv::X86_StdCall:
3912       return LowerCCCCallTo(Op, DAG, CallingConv);
3913     case CallingConv::X86_FastCall:
3914       return LowerFastCCCallTo(Op, DAG, CallingConv);
3915     }
3916 }
3917
3918 SDOperand
3919 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG) {
3920   MachineFunction &MF = DAG.getMachineFunction();
3921   const Function* Fn = MF.getFunction();
3922   if (Fn->hasExternalLinkage() &&
3923       Subtarget->isTargetCygMing() &&
3924       Fn->getName() == "main")
3925     MF.getInfo<X86FunctionInfo>()->setForceFramePointer(true);
3926
3927   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3928   if (Subtarget->is64Bit())
3929     return LowerX86_64CCCArguments(Op, DAG);
3930   else
3931     switch(CC) {
3932     default:
3933       assert(0 && "Unsupported calling convention");
3934     case CallingConv::Fast:
3935       if (EnableFastCC) {
3936         return LowerFastCCArguments(Op, DAG);
3937       }
3938       // Falls through
3939     case CallingConv::C:
3940       return LowerCCCArguments(Op, DAG);
3941     case CallingConv::X86_StdCall:
3942       MF.getInfo<X86FunctionInfo>()->setDecorationStyle(StdCall);
3943       return LowerCCCArguments(Op, DAG, true);
3944     case CallingConv::X86_FastCall:
3945       MF.getInfo<X86FunctionInfo>()->setDecorationStyle(FastCall);
3946       return LowerFastCCArguments(Op, DAG, true);
3947     }
3948 }
3949
3950 SDOperand X86TargetLowering::LowerMEMSET(SDOperand Op, SelectionDAG &DAG) {
3951   SDOperand InFlag(0, 0);
3952   SDOperand Chain = Op.getOperand(0);
3953   unsigned Align =
3954     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
3955   if (Align == 0) Align = 1;
3956
3957   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
3958   // If not DWORD aligned, call memset if size is less than the threshold.
3959   // It knows how to align to the right boundary first.
3960   if ((Align & 3) != 0 ||
3961       (I && I->getValue() < Subtarget->getMinRepStrSizeThreshold())) {
3962     MVT::ValueType IntPtr = getPointerTy();
3963     const Type *IntPtrTy = getTargetData()->getIntPtrType();
3964     TargetLowering::ArgListTy Args;
3965     TargetLowering::ArgListEntry Entry;
3966     Entry.Node = Op.getOperand(1);
3967     Entry.Ty = IntPtrTy;
3968     Entry.isSigned = false;
3969     Entry.isInReg = false;
3970     Entry.isSRet = false;
3971     Args.push_back(Entry);
3972     // Extend the unsigned i8 argument to be an int value for the call.
3973     Entry.Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i32, Op.getOperand(2));
3974     Entry.Ty = IntPtrTy;
3975     Entry.isSigned = false;
3976     Entry.isInReg = false;
3977     Entry.isSRet = false;
3978     Args.push_back(Entry);
3979     Entry.Node = Op.getOperand(3);
3980     Args.push_back(Entry);
3981     std::pair<SDOperand,SDOperand> CallResult =
3982       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
3983                   DAG.getExternalSymbol("memset", IntPtr), Args, DAG);
3984     return CallResult.second;
3985   }
3986
3987   MVT::ValueType AVT;
3988   SDOperand Count;
3989   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Op.getOperand(2));
3990   unsigned BytesLeft = 0;
3991   bool TwoRepStos = false;
3992   if (ValC) {
3993     unsigned ValReg;
3994     uint64_t Val = ValC->getValue() & 255;
3995
3996     // If the value is a constant, then we can potentially use larger sets.
3997     switch (Align & 3) {
3998       case 2:   // WORD aligned
3999         AVT = MVT::i16;
4000         ValReg = X86::AX;
4001         Val = (Val << 8) | Val;
4002         break;
4003       case 0:  // DWORD aligned
4004         AVT = MVT::i32;
4005         ValReg = X86::EAX;
4006         Val = (Val << 8)  | Val;
4007         Val = (Val << 16) | Val;
4008         if (Subtarget->is64Bit() && ((Align & 0xF) == 0)) {  // QWORD aligned
4009           AVT = MVT::i64;
4010           ValReg = X86::RAX;
4011           Val = (Val << 32) | Val;
4012         }
4013         break;
4014       default:  // Byte aligned
4015         AVT = MVT::i8;
4016         ValReg = X86::AL;
4017         Count = Op.getOperand(3);
4018         break;
4019     }
4020
4021     if (AVT > MVT::i8) {
4022       if (I) {
4023         unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4024         Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4025         BytesLeft = I->getValue() % UBytes;
4026       } else {
4027         assert(AVT >= MVT::i32 &&
4028                "Do not use rep;stos if not at least DWORD aligned");
4029         Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4030                             Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4031         TwoRepStos = true;
4032       }
4033     }
4034
4035     Chain  = DAG.getCopyToReg(Chain, ValReg, DAG.getConstant(Val, AVT),
4036                               InFlag);
4037     InFlag = Chain.getValue(1);
4038   } else {
4039     AVT = MVT::i8;
4040     Count  = Op.getOperand(3);
4041     Chain  = DAG.getCopyToReg(Chain, X86::AL, Op.getOperand(2), InFlag);
4042     InFlag = Chain.getValue(1);
4043   }
4044
4045   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4046                             Count, InFlag);
4047   InFlag = Chain.getValue(1);
4048   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4049                             Op.getOperand(1), InFlag);
4050   InFlag = Chain.getValue(1);
4051
4052   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4053   SmallVector<SDOperand, 8> Ops;
4054   Ops.push_back(Chain);
4055   Ops.push_back(DAG.getValueType(AVT));
4056   Ops.push_back(InFlag);
4057   Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4058
4059   if (TwoRepStos) {
4060     InFlag = Chain.getValue(1);
4061     Count = Op.getOperand(3);
4062     MVT::ValueType CVT = Count.getValueType();
4063     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4064                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4065     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4066                               Left, InFlag);
4067     InFlag = Chain.getValue(1);
4068     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4069     Ops.clear();
4070     Ops.push_back(Chain);
4071     Ops.push_back(DAG.getValueType(MVT::i8));
4072     Ops.push_back(InFlag);
4073     Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4074   } else if (BytesLeft) {
4075     // Issue stores for the last 1 - 7 bytes.
4076     SDOperand Value;
4077     unsigned Val = ValC->getValue() & 255;
4078     unsigned Offset = I->getValue() - BytesLeft;
4079     SDOperand DstAddr = Op.getOperand(1);
4080     MVT::ValueType AddrVT = DstAddr.getValueType();
4081     if (BytesLeft >= 4) {
4082       Val = (Val << 8)  | Val;
4083       Val = (Val << 16) | Val;
4084       Value = DAG.getConstant(Val, MVT::i32);
4085       Chain = DAG.getStore(Chain, Value,
4086                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4087                                        DAG.getConstant(Offset, AddrVT)),
4088                            NULL, 0);
4089       BytesLeft -= 4;
4090       Offset += 4;
4091     }
4092     if (BytesLeft >= 2) {
4093       Value = DAG.getConstant((Val << 8) | Val, MVT::i16);
4094       Chain = DAG.getStore(Chain, Value,
4095                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4096                                        DAG.getConstant(Offset, AddrVT)),
4097                            NULL, 0);
4098       BytesLeft -= 2;
4099       Offset += 2;
4100     }
4101     if (BytesLeft == 1) {
4102       Value = DAG.getConstant(Val, MVT::i8);
4103       Chain = DAG.getStore(Chain, Value,
4104                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4105                                        DAG.getConstant(Offset, AddrVT)),
4106                            NULL, 0);
4107     }
4108   }
4109
4110   return Chain;
4111 }
4112
4113 SDOperand X86TargetLowering::LowerMEMCPY(SDOperand Op, SelectionDAG &DAG) {
4114   SDOperand Chain = Op.getOperand(0);
4115   unsigned Align =
4116     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
4117   if (Align == 0) Align = 1;
4118
4119   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
4120   // If not DWORD aligned, call memcpy if size is less than the threshold.
4121   // It knows how to align to the right boundary first.
4122   if ((Align & 3) != 0 ||
4123       (I && I->getValue() < Subtarget->getMinRepStrSizeThreshold())) {
4124     MVT::ValueType IntPtr = getPointerTy();
4125     TargetLowering::ArgListTy Args;
4126     TargetLowering::ArgListEntry Entry;
4127     Entry.Ty = getTargetData()->getIntPtrType();
4128     Entry.isSigned = false;
4129     Entry.isInReg = false;
4130     Entry.isSRet = false;
4131     Entry.Node = Op.getOperand(1); Args.push_back(Entry);
4132     Entry.Node = Op.getOperand(2); Args.push_back(Entry);
4133     Entry.Node = Op.getOperand(3); Args.push_back(Entry);
4134     std::pair<SDOperand,SDOperand> CallResult =
4135       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
4136                   DAG.getExternalSymbol("memcpy", IntPtr), Args, DAG);
4137     return CallResult.second;
4138   }
4139
4140   MVT::ValueType AVT;
4141   SDOperand Count;
4142   unsigned BytesLeft = 0;
4143   bool TwoRepMovs = false;
4144   switch (Align & 3) {
4145     case 2:   // WORD aligned
4146       AVT = MVT::i16;
4147       break;
4148     case 0:  // DWORD aligned
4149       AVT = MVT::i32;
4150       if (Subtarget->is64Bit() && ((Align & 0xF) == 0))  // QWORD aligned
4151         AVT = MVT::i64;
4152       break;
4153     default:  // Byte aligned
4154       AVT = MVT::i8;
4155       Count = Op.getOperand(3);
4156       break;
4157   }
4158
4159   if (AVT > MVT::i8) {
4160     if (I) {
4161       unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4162       Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4163       BytesLeft = I->getValue() % UBytes;
4164     } else {
4165       assert(AVT >= MVT::i32 &&
4166              "Do not use rep;movs if not at least DWORD aligned");
4167       Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4168                           Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4169       TwoRepMovs = true;
4170     }
4171   }
4172
4173   SDOperand InFlag(0, 0);
4174   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4175                             Count, InFlag);
4176   InFlag = Chain.getValue(1);
4177   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4178                             Op.getOperand(1), InFlag);
4179   InFlag = Chain.getValue(1);
4180   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RSI : X86::ESI,
4181                             Op.getOperand(2), InFlag);
4182   InFlag = Chain.getValue(1);
4183
4184   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4185   SmallVector<SDOperand, 8> Ops;
4186   Ops.push_back(Chain);
4187   Ops.push_back(DAG.getValueType(AVT));
4188   Ops.push_back(InFlag);
4189   Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4190
4191   if (TwoRepMovs) {
4192     InFlag = Chain.getValue(1);
4193     Count = Op.getOperand(3);
4194     MVT::ValueType CVT = Count.getValueType();
4195     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4196                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4197     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4198                               Left, InFlag);
4199     InFlag = Chain.getValue(1);
4200     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4201     Ops.clear();
4202     Ops.push_back(Chain);
4203     Ops.push_back(DAG.getValueType(MVT::i8));
4204     Ops.push_back(InFlag);
4205     Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4206   } else if (BytesLeft) {
4207     // Issue loads and stores for the last 1 - 7 bytes.
4208     unsigned Offset = I->getValue() - BytesLeft;
4209     SDOperand DstAddr = Op.getOperand(1);
4210     MVT::ValueType DstVT = DstAddr.getValueType();
4211     SDOperand SrcAddr = Op.getOperand(2);
4212     MVT::ValueType SrcVT = SrcAddr.getValueType();
4213     SDOperand Value;
4214     if (BytesLeft >= 4) {
4215       Value = DAG.getLoad(MVT::i32, Chain,
4216                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4217                                       DAG.getConstant(Offset, SrcVT)),
4218                           NULL, 0);
4219       Chain = Value.getValue(1);
4220       Chain = DAG.getStore(Chain, Value,
4221                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4222                                        DAG.getConstant(Offset, DstVT)),
4223                            NULL, 0);
4224       BytesLeft -= 4;
4225       Offset += 4;
4226     }
4227     if (BytesLeft >= 2) {
4228       Value = DAG.getLoad(MVT::i16, Chain,
4229                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4230                                       DAG.getConstant(Offset, SrcVT)),
4231                           NULL, 0);
4232       Chain = Value.getValue(1);
4233       Chain = DAG.getStore(Chain, Value,
4234                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4235                                        DAG.getConstant(Offset, DstVT)),
4236                            NULL, 0);
4237       BytesLeft -= 2;
4238       Offset += 2;
4239     }
4240
4241     if (BytesLeft == 1) {
4242       Value = DAG.getLoad(MVT::i8, Chain,
4243                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4244                                       DAG.getConstant(Offset, SrcVT)),
4245                           NULL, 0);
4246       Chain = Value.getValue(1);
4247       Chain = DAG.getStore(Chain, Value,
4248                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4249                                        DAG.getConstant(Offset, DstVT)),
4250                            NULL, 0);
4251     }
4252   }
4253
4254   return Chain;
4255 }
4256
4257 SDOperand
4258 X86TargetLowering::LowerREADCYCLCECOUNTER(SDOperand Op, SelectionDAG &DAG) {
4259   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4260   SDOperand TheOp = Op.getOperand(0);
4261   SDOperand rd = DAG.getNode(X86ISD::RDTSC_DAG, Tys, &TheOp, 1);
4262   if (Subtarget->is64Bit()) {
4263     SDOperand Copy1 = DAG.getCopyFromReg(rd, X86::RAX, MVT::i64, rd.getValue(1));
4264     SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::RDX,
4265                                          MVT::i64, Copy1.getValue(2));
4266     SDOperand Tmp = DAG.getNode(ISD::SHL, MVT::i64, Copy2,
4267                                 DAG.getConstant(32, MVT::i8));
4268     SDOperand Ops[] = {
4269       DAG.getNode(ISD::OR, MVT::i64, Copy1, Tmp), Copy2.getValue(1)
4270     };
4271
4272     Tys = DAG.getVTList(MVT::i64, MVT::Other);
4273     return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2);
4274   }
4275
4276   SDOperand Copy1 = DAG.getCopyFromReg(rd, X86::EAX, MVT::i32, rd.getValue(1));
4277   SDOperand Copy2 = DAG.getCopyFromReg(Copy1.getValue(1), X86::EDX,
4278                                        MVT::i32, Copy1.getValue(2));
4279   SDOperand Ops[] = { Copy1, Copy2, Copy2.getValue(1) };
4280   Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
4281   return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 3);
4282 }
4283
4284 SDOperand X86TargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG) {
4285   SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
4286
4287   if (!Subtarget->is64Bit()) {
4288     // vastart just stores the address of the VarArgsFrameIndex slot into the
4289     // memory location argument.
4290     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4291     return DAG.getStore(Op.getOperand(0), FR,Op.getOperand(1), SV->getValue(),
4292                         SV->getOffset());
4293   }
4294
4295   // __va_list_tag:
4296   //   gp_offset         (0 - 6 * 8)
4297   //   fp_offset         (48 - 48 + 8 * 16)
4298   //   overflow_arg_area (point to parameters coming in memory).
4299   //   reg_save_area
4300   SmallVector<SDOperand, 8> MemOps;
4301   SDOperand FIN = Op.getOperand(1);
4302   // Store gp_offset
4303   SDOperand Store = DAG.getStore(Op.getOperand(0),
4304                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
4305                                  FIN, SV->getValue(), SV->getOffset());
4306   MemOps.push_back(Store);
4307
4308   // Store fp_offset
4309   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4310                     DAG.getConstant(4, getPointerTy()));
4311   Store = DAG.getStore(Op.getOperand(0),
4312                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
4313                        FIN, SV->getValue(), SV->getOffset());
4314   MemOps.push_back(Store);
4315
4316   // Store ptr to overflow_arg_area
4317   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4318                     DAG.getConstant(4, getPointerTy()));
4319   SDOperand OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4320   Store = DAG.getStore(Op.getOperand(0), OVFIN, FIN, SV->getValue(),
4321                        SV->getOffset());
4322   MemOps.push_back(Store);
4323
4324   // Store ptr to reg_save_area.
4325   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4326                     DAG.getConstant(8, getPointerTy()));
4327   SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
4328   Store = DAG.getStore(Op.getOperand(0), RSFIN, FIN, SV->getValue(),
4329                        SV->getOffset());
4330   MemOps.push_back(Store);
4331   return DAG.getNode(ISD::TokenFactor, MVT::Other, &MemOps[0], MemOps.size());
4332 }
4333
4334 SDOperand
4335 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
4336   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getValue();
4337   switch (IntNo) {
4338   default: return SDOperand();    // Don't custom lower most intrinsics.
4339     // Comparison intrinsics.
4340   case Intrinsic::x86_sse_comieq_ss:
4341   case Intrinsic::x86_sse_comilt_ss:
4342   case Intrinsic::x86_sse_comile_ss:
4343   case Intrinsic::x86_sse_comigt_ss:
4344   case Intrinsic::x86_sse_comige_ss:
4345   case Intrinsic::x86_sse_comineq_ss:
4346   case Intrinsic::x86_sse_ucomieq_ss:
4347   case Intrinsic::x86_sse_ucomilt_ss:
4348   case Intrinsic::x86_sse_ucomile_ss:
4349   case Intrinsic::x86_sse_ucomigt_ss:
4350   case Intrinsic::x86_sse_ucomige_ss:
4351   case Intrinsic::x86_sse_ucomineq_ss:
4352   case Intrinsic::x86_sse2_comieq_sd:
4353   case Intrinsic::x86_sse2_comilt_sd:
4354   case Intrinsic::x86_sse2_comile_sd:
4355   case Intrinsic::x86_sse2_comigt_sd:
4356   case Intrinsic::x86_sse2_comige_sd:
4357   case Intrinsic::x86_sse2_comineq_sd:
4358   case Intrinsic::x86_sse2_ucomieq_sd:
4359   case Intrinsic::x86_sse2_ucomilt_sd:
4360   case Intrinsic::x86_sse2_ucomile_sd:
4361   case Intrinsic::x86_sse2_ucomigt_sd:
4362   case Intrinsic::x86_sse2_ucomige_sd:
4363   case Intrinsic::x86_sse2_ucomineq_sd: {
4364     unsigned Opc = 0;
4365     ISD::CondCode CC = ISD::SETCC_INVALID;
4366     switch (IntNo) {
4367     default: break;
4368     case Intrinsic::x86_sse_comieq_ss:
4369     case Intrinsic::x86_sse2_comieq_sd:
4370       Opc = X86ISD::COMI;
4371       CC = ISD::SETEQ;
4372       break;
4373     case Intrinsic::x86_sse_comilt_ss:
4374     case Intrinsic::x86_sse2_comilt_sd:
4375       Opc = X86ISD::COMI;
4376       CC = ISD::SETLT;
4377       break;
4378     case Intrinsic::x86_sse_comile_ss:
4379     case Intrinsic::x86_sse2_comile_sd:
4380       Opc = X86ISD::COMI;
4381       CC = ISD::SETLE;
4382       break;
4383     case Intrinsic::x86_sse_comigt_ss:
4384     case Intrinsic::x86_sse2_comigt_sd:
4385       Opc = X86ISD::COMI;
4386       CC = ISD::SETGT;
4387       break;
4388     case Intrinsic::x86_sse_comige_ss:
4389     case Intrinsic::x86_sse2_comige_sd:
4390       Opc = X86ISD::COMI;
4391       CC = ISD::SETGE;
4392       break;
4393     case Intrinsic::x86_sse_comineq_ss:
4394     case Intrinsic::x86_sse2_comineq_sd:
4395       Opc = X86ISD::COMI;
4396       CC = ISD::SETNE;
4397       break;
4398     case Intrinsic::x86_sse_ucomieq_ss:
4399     case Intrinsic::x86_sse2_ucomieq_sd:
4400       Opc = X86ISD::UCOMI;
4401       CC = ISD::SETEQ;
4402       break;
4403     case Intrinsic::x86_sse_ucomilt_ss:
4404     case Intrinsic::x86_sse2_ucomilt_sd:
4405       Opc = X86ISD::UCOMI;
4406       CC = ISD::SETLT;
4407       break;
4408     case Intrinsic::x86_sse_ucomile_ss:
4409     case Intrinsic::x86_sse2_ucomile_sd:
4410       Opc = X86ISD::UCOMI;
4411       CC = ISD::SETLE;
4412       break;
4413     case Intrinsic::x86_sse_ucomigt_ss:
4414     case Intrinsic::x86_sse2_ucomigt_sd:
4415       Opc = X86ISD::UCOMI;
4416       CC = ISD::SETGT;
4417       break;
4418     case Intrinsic::x86_sse_ucomige_ss:
4419     case Intrinsic::x86_sse2_ucomige_sd:
4420       Opc = X86ISD::UCOMI;
4421       CC = ISD::SETGE;
4422       break;
4423     case Intrinsic::x86_sse_ucomineq_ss:
4424     case Intrinsic::x86_sse2_ucomineq_sd:
4425       Opc = X86ISD::UCOMI;
4426       CC = ISD::SETNE;
4427       break;
4428     }
4429
4430     unsigned X86CC;
4431     SDOperand LHS = Op.getOperand(1);
4432     SDOperand RHS = Op.getOperand(2);
4433     translateX86CC(CC, true, X86CC, LHS, RHS, DAG);
4434
4435     const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
4436     SDOperand Ops1[] = { DAG.getEntryNode(), LHS, RHS };
4437     SDOperand Cond = DAG.getNode(Opc, VTs, 2, Ops1, 3);
4438     VTs = DAG.getNodeValueTypes(MVT::i8, MVT::Flag);
4439     SDOperand Ops2[] = { DAG.getConstant(X86CC, MVT::i8), Cond };
4440     SDOperand SetCC = DAG.getNode(X86ISD::SETCC, VTs, 2, Ops2, 2);
4441     return DAG.getNode(ISD::ANY_EXTEND, MVT::i32, SetCC);
4442   }
4443   }
4444 }
4445
4446 SDOperand X86TargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
4447   // Depths > 0 not supported yet!
4448   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4449     return SDOperand();
4450
4451   // Just load the return address
4452   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4453   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
4454 }
4455
4456 SDOperand X86TargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
4457   // Depths > 0 not supported yet!
4458   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4459     return SDOperand();
4460
4461   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4462   return DAG.getNode(ISD::SUB, getPointerTy(), RetAddrFI,
4463                      DAG.getConstant(4, getPointerTy()));
4464 }
4465
4466 /// LowerOperation - Provide custom lowering hooks for some operations.
4467 ///
4468 SDOperand X86TargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
4469   switch (Op.getOpcode()) {
4470   default: assert(0 && "Should not custom lower this!");
4471   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4472   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4473   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
4474   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
4475   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4476   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4477   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4478   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
4479   case ISD::SHL_PARTS:
4480   case ISD::SRA_PARTS:
4481   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
4482   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4483   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
4484   case ISD::FABS:               return LowerFABS(Op, DAG);
4485   case ISD::FNEG:               return LowerFNEG(Op, DAG);
4486   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
4487   case ISD::SETCC:              return LowerSETCC(Op, DAG, DAG.getEntryNode());
4488   case ISD::SELECT:             return LowerSELECT(Op, DAG);
4489   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
4490   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4491   case ISD::CALL:               return LowerCALL(Op, DAG);
4492   case ISD::RET:                return LowerRET(Op, DAG);
4493   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
4494   case ISD::MEMSET:             return LowerMEMSET(Op, DAG);
4495   case ISD::MEMCPY:             return LowerMEMCPY(Op, DAG);
4496   case ISD::READCYCLECOUNTER:   return LowerREADCYCLCECOUNTER(Op, DAG);
4497   case ISD::VASTART:            return LowerVASTART(Op, DAG);
4498   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4499   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4500   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4501   }
4502   return SDOperand();
4503 }
4504
4505 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
4506   switch (Opcode) {
4507   default: return NULL;
4508   case X86ISD::SHLD:               return "X86ISD::SHLD";
4509   case X86ISD::SHRD:               return "X86ISD::SHRD";
4510   case X86ISD::FAND:               return "X86ISD::FAND";
4511   case X86ISD::FOR:                return "X86ISD::FOR";
4512   case X86ISD::FXOR:               return "X86ISD::FXOR";
4513   case X86ISD::FSRL:               return "X86ISD::FSRL";
4514   case X86ISD::FILD:               return "X86ISD::FILD";
4515   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
4516   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
4517   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
4518   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
4519   case X86ISD::FLD:                return "X86ISD::FLD";
4520   case X86ISD::FST:                return "X86ISD::FST";
4521   case X86ISD::FP_GET_RESULT:      return "X86ISD::FP_GET_RESULT";
4522   case X86ISD::FP_SET_RESULT:      return "X86ISD::FP_SET_RESULT";
4523   case X86ISD::CALL:               return "X86ISD::CALL";
4524   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
4525   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
4526   case X86ISD::CMP:                return "X86ISD::CMP";
4527   case X86ISD::COMI:               return "X86ISD::COMI";
4528   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
4529   case X86ISD::SETCC:              return "X86ISD::SETCC";
4530   case X86ISD::CMOV:               return "X86ISD::CMOV";
4531   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
4532   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
4533   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
4534   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
4535   case X86ISD::LOAD_PACK:          return "X86ISD::LOAD_PACK";
4536   case X86ISD::LOAD_UA:            return "X86ISD::LOAD_UA";
4537   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
4538   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
4539   case X86ISD::S2VEC:              return "X86ISD::S2VEC";
4540   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
4541   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
4542   case X86ISD::FMAX:               return "X86ISD::FMAX";
4543   case X86ISD::FMIN:               return "X86ISD::FMIN";
4544   }
4545 }
4546
4547 /// isLegalAddressImmediate - Return true if the integer value or
4548 /// GlobalValue can be used as the offset of the target addressing mode.
4549 bool X86TargetLowering::isLegalAddressImmediate(int64_t V) const {
4550   // X86 allows a sign-extended 32-bit immediate field.
4551   return (V > -(1LL << 32) && V < (1LL << 32)-1);
4552 }
4553
4554 bool X86TargetLowering::isLegalAddressImmediate(GlobalValue *GV) const {
4555   // In 64-bit mode, GV is 64-bit so it won't fit in the 32-bit displacement
4556   // field unless we are in small code model.
4557   if (Subtarget->is64Bit() &&
4558       getTargetMachine().getCodeModel() != CodeModel::Small)
4559     return false;
4560
4561   return (!Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false));
4562 }
4563
4564 /// isShuffleMaskLegal - Targets can use this to indicate that they only
4565 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
4566 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
4567 /// are assumed to be legal.
4568 bool
4569 X86TargetLowering::isShuffleMaskLegal(SDOperand Mask, MVT::ValueType VT) const {
4570   // Only do shuffles on 128-bit vector types for now.
4571   if (MVT::getSizeInBits(VT) == 64) return false;
4572   return (Mask.Val->getNumOperands() <= 4 ||
4573           isSplatMask(Mask.Val)  ||
4574           isPSHUFHW_PSHUFLWMask(Mask.Val) ||
4575           X86::isUNPCKLMask(Mask.Val) ||
4576           X86::isUNPCKL_v_undef_Mask(Mask.Val) ||
4577           X86::isUNPCKHMask(Mask.Val));
4578 }
4579
4580 bool X86TargetLowering::isVectorClearMaskLegal(std::vector<SDOperand> &BVOps,
4581                                                MVT::ValueType EVT,
4582                                                SelectionDAG &DAG) const {
4583   unsigned NumElts = BVOps.size();
4584   // Only do shuffles on 128-bit vector types for now.
4585   if (MVT::getSizeInBits(EVT) * NumElts == 64) return false;
4586   if (NumElts == 2) return true;
4587   if (NumElts == 4) {
4588     return (isMOVLMask(&BVOps[0], 4)  ||
4589             isCommutedMOVL(&BVOps[0], 4, true) ||
4590             isSHUFPMask(&BVOps[0], 4) ||
4591             isCommutedSHUFP(&BVOps[0], 4));
4592   }
4593   return false;
4594 }
4595
4596 //===----------------------------------------------------------------------===//
4597 //                           X86 Scheduler Hooks
4598 //===----------------------------------------------------------------------===//
4599
4600 MachineBasicBlock *
4601 X86TargetLowering::InsertAtEndOfBasicBlock(MachineInstr *MI,
4602                                            MachineBasicBlock *BB) {
4603   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4604   switch (MI->getOpcode()) {
4605   default: assert(false && "Unexpected instr type to insert");
4606   case X86::CMOV_FR32:
4607   case X86::CMOV_FR64:
4608   case X86::CMOV_V4F32:
4609   case X86::CMOV_V2F64:
4610   case X86::CMOV_V2I64: {
4611     // To "insert" a SELECT_CC instruction, we actually have to insert the
4612     // diamond control-flow pattern.  The incoming instruction knows the
4613     // destination vreg to set, the condition code register to branch on, the
4614     // true/false values to select between, and a branch opcode to use.
4615     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4616     ilist<MachineBasicBlock>::iterator It = BB;
4617     ++It;
4618
4619     //  thisMBB:
4620     //  ...
4621     //   TrueVal = ...
4622     //   cmpTY ccX, r1, r2
4623     //   bCC copy1MBB
4624     //   fallthrough --> copy0MBB
4625     MachineBasicBlock *thisMBB = BB;
4626     MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
4627     MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
4628     unsigned Opc =
4629       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
4630     BuildMI(BB, TII->get(Opc)).addMBB(sinkMBB);
4631     MachineFunction *F = BB->getParent();
4632     F->getBasicBlockList().insert(It, copy0MBB);
4633     F->getBasicBlockList().insert(It, sinkMBB);
4634     // Update machine-CFG edges by first adding all successors of the current
4635     // block to the new block which will contain the Phi node for the select.
4636     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
4637         e = BB->succ_end(); i != e; ++i)
4638       sinkMBB->addSuccessor(*i);
4639     // Next, remove all successors of the current block, and add the true
4640     // and fallthrough blocks as its successors.
4641     while(!BB->succ_empty())
4642       BB->removeSuccessor(BB->succ_begin());
4643     BB->addSuccessor(copy0MBB);
4644     BB->addSuccessor(sinkMBB);
4645
4646     //  copy0MBB:
4647     //   %FalseValue = ...
4648     //   # fallthrough to sinkMBB
4649     BB = copy0MBB;
4650
4651     // Update machine-CFG edges
4652     BB->addSuccessor(sinkMBB);
4653
4654     //  sinkMBB:
4655     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4656     //  ...
4657     BB = sinkMBB;
4658     BuildMI(BB, TII->get(X86::PHI), MI->getOperand(0).getReg())
4659       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4660       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4661
4662     delete MI;   // The pseudo instruction is gone now.
4663     return BB;
4664   }
4665
4666   case X86::FP_TO_INT16_IN_MEM:
4667   case X86::FP_TO_INT32_IN_MEM:
4668   case X86::FP_TO_INT64_IN_MEM: {
4669     // Change the floating point control register to use "round towards zero"
4670     // mode when truncating to an integer value.
4671     MachineFunction *F = BB->getParent();
4672     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
4673     addFrameReference(BuildMI(BB, TII->get(X86::FNSTCW16m)), CWFrameIdx);
4674
4675     // Load the old value of the high byte of the control word...
4676     unsigned OldCW =
4677       F->getSSARegMap()->createVirtualRegister(X86::GR16RegisterClass);
4678     addFrameReference(BuildMI(BB, TII->get(X86::MOV16rm), OldCW), CWFrameIdx);
4679
4680     // Set the high part to be round to zero...
4681     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mi)), CWFrameIdx)
4682       .addImm(0xC7F);
4683
4684     // Reload the modified control word now...
4685     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
4686
4687     // Restore the memory image of control word to original value
4688     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mr)), CWFrameIdx)
4689       .addReg(OldCW);
4690
4691     // Get the X86 opcode to use.
4692     unsigned Opc;
4693     switch (MI->getOpcode()) {
4694     default: assert(0 && "illegal opcode!");
4695     case X86::FP_TO_INT16_IN_MEM: Opc = X86::FpIST16m; break;
4696     case X86::FP_TO_INT32_IN_MEM: Opc = X86::FpIST32m; break;
4697     case X86::FP_TO_INT64_IN_MEM: Opc = X86::FpIST64m; break;
4698     }
4699
4700     X86AddressMode AM;
4701     MachineOperand &Op = MI->getOperand(0);
4702     if (Op.isRegister()) {
4703       AM.BaseType = X86AddressMode::RegBase;
4704       AM.Base.Reg = Op.getReg();
4705     } else {
4706       AM.BaseType = X86AddressMode::FrameIndexBase;
4707       AM.Base.FrameIndex = Op.getFrameIndex();
4708     }
4709     Op = MI->getOperand(1);
4710     if (Op.isImmediate())
4711       AM.Scale = Op.getImm();
4712     Op = MI->getOperand(2);
4713     if (Op.isImmediate())
4714       AM.IndexReg = Op.getImm();
4715     Op = MI->getOperand(3);
4716     if (Op.isGlobalAddress()) {
4717       AM.GV = Op.getGlobal();
4718     } else {
4719       AM.Disp = Op.getImm();
4720     }
4721     addFullAddress(BuildMI(BB, TII->get(Opc)), AM)
4722                       .addReg(MI->getOperand(4).getReg());
4723
4724     // Reload the original control word now.
4725     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
4726
4727     delete MI;   // The pseudo instruction is gone now.
4728     return BB;
4729   }
4730   }
4731 }
4732
4733 //===----------------------------------------------------------------------===//
4734 //                           X86 Optimization Hooks
4735 //===----------------------------------------------------------------------===//
4736
4737 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
4738                                                        uint64_t Mask,
4739                                                        uint64_t &KnownZero,
4740                                                        uint64_t &KnownOne,
4741                                                        unsigned Depth) const {
4742   unsigned Opc = Op.getOpcode();
4743   assert((Opc >= ISD::BUILTIN_OP_END ||
4744           Opc == ISD::INTRINSIC_WO_CHAIN ||
4745           Opc == ISD::INTRINSIC_W_CHAIN ||
4746           Opc == ISD::INTRINSIC_VOID) &&
4747          "Should use MaskedValueIsZero if you don't know whether Op"
4748          " is a target node!");
4749
4750   KnownZero = KnownOne = 0;   // Don't know anything.
4751   switch (Opc) {
4752   default: break;
4753   case X86ISD::SETCC:
4754     KnownZero |= (MVT::getIntVTBitMask(Op.getValueType()) ^ 1ULL);
4755     break;
4756   }
4757 }
4758
4759 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4760 /// element of the result of the vector shuffle.
4761 static SDOperand getShuffleScalarElt(SDNode *N, unsigned i, SelectionDAG &DAG) {
4762   MVT::ValueType VT = N->getValueType(0);
4763   SDOperand PermMask = N->getOperand(2);
4764   unsigned NumElems = PermMask.getNumOperands();
4765   SDOperand V = (i < NumElems) ? N->getOperand(0) : N->getOperand(1);
4766   i %= NumElems;
4767   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4768     return (i == 0)
4769       ? V.getOperand(0) : DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(VT));
4770   } else if (V.getOpcode() == ISD::VECTOR_SHUFFLE) {
4771     SDOperand Idx = PermMask.getOperand(i);
4772     if (Idx.getOpcode() == ISD::UNDEF)
4773       return DAG.getNode(ISD::UNDEF, MVT::getVectorBaseType(VT));
4774     return getShuffleScalarElt(V.Val,cast<ConstantSDNode>(Idx)->getValue(),DAG);
4775   }
4776   return SDOperand();
4777 }
4778
4779 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
4780 /// node is a GlobalAddress + an offset.
4781 static bool isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) {
4782   unsigned Opc = N->getOpcode();
4783   if (Opc == X86ISD::Wrapper) {
4784     if (dyn_cast<GlobalAddressSDNode>(N->getOperand(0))) {
4785       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
4786       return true;
4787     }
4788   } else if (Opc == ISD::ADD) {
4789     SDOperand N1 = N->getOperand(0);
4790     SDOperand N2 = N->getOperand(1);
4791     if (isGAPlusOffset(N1.Val, GA, Offset)) {
4792       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
4793       if (V) {
4794         Offset += V->getSignExtended();
4795         return true;
4796       }
4797     } else if (isGAPlusOffset(N2.Val, GA, Offset)) {
4798       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
4799       if (V) {
4800         Offset += V->getSignExtended();
4801         return true;
4802       }
4803     }
4804   }
4805   return false;
4806 }
4807
4808 /// isConsecutiveLoad - Returns true if N is loading from an address of Base
4809 /// + Dist * Size.
4810 static bool isConsecutiveLoad(SDNode *N, SDNode *Base, int Dist, int Size,
4811                               MachineFrameInfo *MFI) {
4812   if (N->getOperand(0).Val != Base->getOperand(0).Val)
4813     return false;
4814
4815   SDOperand Loc = N->getOperand(1);
4816   SDOperand BaseLoc = Base->getOperand(1);
4817   if (Loc.getOpcode() == ISD::FrameIndex) {
4818     if (BaseLoc.getOpcode() != ISD::FrameIndex)
4819       return false;
4820     int FI  = dyn_cast<FrameIndexSDNode>(Loc)->getIndex();
4821     int BFI = dyn_cast<FrameIndexSDNode>(BaseLoc)->getIndex();
4822     int FS  = MFI->getObjectSize(FI);
4823     int BFS = MFI->getObjectSize(BFI);
4824     if (FS != BFS || FS != Size) return false;
4825     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Size);
4826   } else {
4827     GlobalValue *GV1 = NULL;
4828     GlobalValue *GV2 = NULL;
4829     int64_t Offset1 = 0;
4830     int64_t Offset2 = 0;
4831     bool isGA1 = isGAPlusOffset(Loc.Val, GV1, Offset1);
4832     bool isGA2 = isGAPlusOffset(BaseLoc.Val, GV2, Offset2);
4833     if (isGA1 && isGA2 && GV1 == GV2)
4834       return Offset1 == (Offset2 + Dist*Size);
4835   }
4836
4837   return false;
4838 }
4839
4840 static bool isBaseAlignment16(SDNode *Base, MachineFrameInfo *MFI,
4841                               const X86Subtarget *Subtarget) {
4842   GlobalValue *GV;
4843   int64_t Offset;
4844   if (isGAPlusOffset(Base, GV, Offset))
4845     return (GV->getAlignment() >= 16 && (Offset % 16) == 0);
4846   else {
4847     assert(Base->getOpcode() == ISD::FrameIndex && "Unexpected base node!");
4848     int BFI = dyn_cast<FrameIndexSDNode>(Base)->getIndex();
4849     if (BFI < 0)
4850       // Fixed objects do not specify alignment, however the offsets are known.
4851       return ((Subtarget->getStackAlignment() % 16) == 0 &&
4852               (MFI->getObjectOffset(BFI) % 16) == 0);
4853     else
4854       return MFI->getObjectAlignment(BFI) >= 16;
4855   }
4856   return false;
4857 }
4858
4859
4860 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
4861 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
4862 /// if the load addresses are consecutive, non-overlapping, and in the right
4863 /// order.
4864 static SDOperand PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
4865                                        const X86Subtarget *Subtarget) {
4866   MachineFunction &MF = DAG.getMachineFunction();
4867   MachineFrameInfo *MFI = MF.getFrameInfo();
4868   MVT::ValueType VT = N->getValueType(0);
4869   MVT::ValueType EVT = MVT::getVectorBaseType(VT);
4870   SDOperand PermMask = N->getOperand(2);
4871   int NumElems = (int)PermMask.getNumOperands();
4872   SDNode *Base = NULL;
4873   for (int i = 0; i < NumElems; ++i) {
4874     SDOperand Idx = PermMask.getOperand(i);
4875     if (Idx.getOpcode() == ISD::UNDEF) {
4876       if (!Base) return SDOperand();
4877     } else {
4878       SDOperand Arg =
4879         getShuffleScalarElt(N, cast<ConstantSDNode>(Idx)->getValue(), DAG);
4880       if (!Arg.Val || !ISD::isNON_EXTLoad(Arg.Val))
4881         return SDOperand();
4882       if (!Base)
4883         Base = Arg.Val;
4884       else if (!isConsecutiveLoad(Arg.Val, Base,
4885                                   i, MVT::getSizeInBits(EVT)/8,MFI))
4886         return SDOperand();
4887     }
4888   }
4889
4890   bool isAlign16 = isBaseAlignment16(Base->getOperand(1).Val, MFI, Subtarget);
4891   if (isAlign16) {
4892     LoadSDNode *LD = cast<LoadSDNode>(Base);
4893     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
4894                        LD->getSrcValueOffset());
4895   } else {
4896     // Just use movups, it's shorter.
4897     SDVTList Tys = DAG.getVTList(MVT::v4f32, MVT::Other);
4898     SmallVector<SDOperand, 3> Ops;
4899     Ops.push_back(Base->getOperand(0));
4900     Ops.push_back(Base->getOperand(1));
4901     Ops.push_back(Base->getOperand(2));
4902     return DAG.getNode(ISD::BIT_CONVERT, VT,
4903                        DAG.getNode(X86ISD::LOAD_UA, Tys, &Ops[0], Ops.size()));
4904   }
4905 }
4906
4907 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
4908 static SDOperand PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
4909                                       const X86Subtarget *Subtarget) {
4910   SDOperand Cond = N->getOperand(0);
4911
4912   // If we have SSE[12] support, try to form min/max nodes.
4913   if (Subtarget->hasSSE2() &&
4914       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
4915     if (Cond.getOpcode() == ISD::SETCC) {
4916       // Get the LHS/RHS of the select.
4917       SDOperand LHS = N->getOperand(1);
4918       SDOperand RHS = N->getOperand(2);
4919       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
4920
4921       unsigned Opcode = 0;
4922       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
4923         switch (CC) {
4924         default: break;
4925         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
4926         case ISD::SETULE:
4927         case ISD::SETLE:
4928           if (!UnsafeFPMath) break;
4929           // FALL THROUGH.
4930         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
4931         case ISD::SETLT:
4932           Opcode = X86ISD::FMIN;
4933           break;
4934
4935         case ISD::SETOGT: // (X > Y) ? X : Y -> max
4936         case ISD::SETUGT:
4937         case ISD::SETGT:
4938           if (!UnsafeFPMath) break;
4939           // FALL THROUGH.
4940         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
4941         case ISD::SETGE:
4942           Opcode = X86ISD::FMAX;
4943           break;
4944         }
4945       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
4946         switch (CC) {
4947         default: break;
4948         case ISD::SETOGT: // (X > Y) ? Y : X -> min
4949         case ISD::SETUGT:
4950         case ISD::SETGT:
4951           if (!UnsafeFPMath) break;
4952           // FALL THROUGH.
4953         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
4954         case ISD::SETGE:
4955           Opcode = X86ISD::FMIN;
4956           break;
4957
4958         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
4959         case ISD::SETULE:
4960         case ISD::SETLE:
4961           if (!UnsafeFPMath) break;
4962           // FALL THROUGH.
4963         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
4964         case ISD::SETLT:
4965           Opcode = X86ISD::FMAX;
4966           break;
4967         }
4968       }
4969
4970       if (Opcode)
4971         return DAG.getNode(Opcode, N->getValueType(0), LHS, RHS);
4972     }
4973
4974   }
4975
4976   return SDOperand();
4977 }
4978
4979
4980 SDOperand X86TargetLowering::PerformDAGCombine(SDNode *N,
4981                                                DAGCombinerInfo &DCI) const {
4982   SelectionDAG &DAG = DCI.DAG;
4983   switch (N->getOpcode()) {
4984   default: break;
4985   case ISD::VECTOR_SHUFFLE:
4986     return PerformShuffleCombine(N, DAG, Subtarget);
4987   case ISD::SELECT:
4988     return PerformSELECTCombine(N, DAG, Subtarget);
4989   }
4990
4991   return SDOperand();
4992 }
4993
4994 //===----------------------------------------------------------------------===//
4995 //                           X86 Inline Assembly Support
4996 //===----------------------------------------------------------------------===//
4997
4998 /// getConstraintType - Given a constraint letter, return the type of
4999 /// constraint it is for this target.
5000 X86TargetLowering::ConstraintType
5001 X86TargetLowering::getConstraintType(char ConstraintLetter) const {
5002   switch (ConstraintLetter) {
5003   case 'A':
5004   case 'r':
5005   case 'R':
5006   case 'l':
5007   case 'q':
5008   case 'Q':
5009   case 'x':
5010   case 'Y':
5011     return C_RegisterClass;
5012   default: return TargetLowering::getConstraintType(ConstraintLetter);
5013   }
5014 }
5015
5016 /// isOperandValidForConstraint - Return the specified operand (possibly
5017 /// modified) if the specified SDOperand is valid for the specified target
5018 /// constraint letter, otherwise return null.
5019 SDOperand X86TargetLowering::
5020 isOperandValidForConstraint(SDOperand Op, char Constraint, SelectionDAG &DAG) {
5021   switch (Constraint) {
5022   default: break;
5023   case 'i':
5024     // Literal immediates are always ok.
5025     if (isa<ConstantSDNode>(Op)) return Op;
5026
5027     // If we are in non-pic codegen mode, we allow the address of a global to
5028     // be used with 'i'.
5029     if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op)) {
5030       if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
5031         return SDOperand(0, 0);
5032
5033       if (GA->getOpcode() != ISD::TargetGlobalAddress)
5034         Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5035                                         GA->getOffset());
5036       return Op;
5037     }
5038
5039     // Otherwise, not valid for this mode.
5040     return SDOperand(0, 0);
5041   }
5042   return TargetLowering::isOperandValidForConstraint(Op, Constraint, DAG);
5043 }
5044
5045
5046 std::vector<unsigned> X86TargetLowering::
5047 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5048                                   MVT::ValueType VT) const {
5049   if (Constraint.size() == 1) {
5050     // FIXME: not handling fp-stack yet!
5051     // FIXME: not handling MMX registers yet ('y' constraint).
5052     switch (Constraint[0]) {      // GCC X86 Constraint Letters
5053     default: break;  // Unknown constraint letter
5054     case 'A':   // EAX/EDX
5055       if (VT == MVT::i32 || VT == MVT::i64)
5056         return make_vector<unsigned>(X86::EAX, X86::EDX, 0);
5057       break;
5058     case 'r':   // GENERAL_REGS
5059     case 'R':   // LEGACY_REGS
5060       if (VT == MVT::i64 && Subtarget->is64Bit())
5061         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
5062                                      X86::RSI, X86::RDI, X86::RBP, X86::RSP,
5063                                      X86::R8,  X86::R9,  X86::R10, X86::R11,
5064                                      X86::R12, X86::R13, X86::R14, X86::R15, 0);
5065       if (VT == MVT::i32)
5066         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
5067                                      X86::ESI, X86::EDI, X86::EBP, X86::ESP, 0);
5068       else if (VT == MVT::i16)
5069         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX,
5070                                      X86::SI, X86::DI, X86::BP, X86::SP, 0);
5071       else if (VT == MVT::i8)
5072         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
5073       break;
5074     case 'l':   // INDEX_REGS
5075       if (VT == MVT::i32)
5076         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
5077                                      X86::ESI, X86::EDI, X86::EBP, 0);
5078       else if (VT == MVT::i16)
5079         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX,
5080                                      X86::SI, X86::DI, X86::BP, 0);
5081       else if (VT == MVT::i8)
5082         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
5083       break;
5084     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
5085     case 'Q':   // Q_REGS
5086       if (VT == MVT::i32)
5087         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
5088       else if (VT == MVT::i16)
5089         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
5090       else if (VT == MVT::i8)
5091         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::DL, 0);
5092         break;
5093     case 'x':   // SSE_REGS if SSE1 allowed
5094       if (Subtarget->hasSSE1())
5095         return make_vector<unsigned>(X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
5096                                      X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7,
5097                                      0);
5098       return std::vector<unsigned>();
5099     case 'Y':   // SSE_REGS if SSE2 allowed
5100       if (Subtarget->hasSSE2())
5101         return make_vector<unsigned>(X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
5102                                      X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7,
5103                                      0);
5104       return std::vector<unsigned>();
5105     }
5106   }
5107
5108   return std::vector<unsigned>();
5109 }
5110
5111 std::pair<unsigned, const TargetRegisterClass*>
5112 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5113                                                 MVT::ValueType VT) const {
5114   // Use the default implementation in TargetLowering to convert the register
5115   // constraint into a member of a register class.
5116   std::pair<unsigned, const TargetRegisterClass*> Res;
5117   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5118
5119   // Not found as a standard register?
5120   if (Res.second == 0) {
5121     // GCC calls "st(0)" just plain "st".
5122     if (StringsEqualNoCase("{st}", Constraint)) {
5123       Res.first = X86::ST0;
5124       Res.second = X86::RSTRegisterClass;
5125     }
5126
5127     return Res;
5128   }
5129
5130   // Otherwise, check to see if this is a register class of the wrong value
5131   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
5132   // turn into {ax},{dx}.
5133   if (Res.second->hasType(VT))
5134     return Res;   // Correct type already, nothing to do.
5135
5136   // All of the single-register GCC register classes map their values onto
5137   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
5138   // really want an 8-bit or 32-bit register, map to the appropriate register
5139   // class and return the appropriate register.
5140   if (Res.second != X86::GR16RegisterClass)
5141     return Res;
5142
5143   if (VT == MVT::i8) {
5144     unsigned DestReg = 0;
5145     switch (Res.first) {
5146     default: break;
5147     case X86::AX: DestReg = X86::AL; break;
5148     case X86::DX: DestReg = X86::DL; break;
5149     case X86::CX: DestReg = X86::CL; break;
5150     case X86::BX: DestReg = X86::BL; break;
5151     }
5152     if (DestReg) {
5153       Res.first = DestReg;
5154       Res.second = Res.second = X86::GR8RegisterClass;
5155     }
5156   } else if (VT == MVT::i32) {
5157     unsigned DestReg = 0;
5158     switch (Res.first) {
5159     default: break;
5160     case X86::AX: DestReg = X86::EAX; break;
5161     case X86::DX: DestReg = X86::EDX; break;
5162     case X86::CX: DestReg = X86::ECX; break;
5163     case X86::BX: DestReg = X86::EBX; break;
5164     case X86::SI: DestReg = X86::ESI; break;
5165     case X86::DI: DestReg = X86::EDI; break;
5166     case X86::BP: DestReg = X86::EBP; break;
5167     case X86::SP: DestReg = X86::ESP; break;
5168     }
5169     if (DestReg) {
5170       Res.first = DestReg;
5171       Res.second = Res.second = X86::GR32RegisterClass;
5172     }
5173   } else if (VT == MVT::i64) {
5174     unsigned DestReg = 0;
5175     switch (Res.first) {
5176     default: break;
5177     case X86::AX: DestReg = X86::RAX; break;
5178     case X86::DX: DestReg = X86::RDX; break;
5179     case X86::CX: DestReg = X86::RCX; break;
5180     case X86::BX: DestReg = X86::RBX; break;
5181     case X86::SI: DestReg = X86::RSI; break;
5182     case X86::DI: DestReg = X86::RDI; break;
5183     case X86::BP: DestReg = X86::RBP; break;
5184     case X86::SP: DestReg = X86::RSP; break;
5185     }
5186     if (DestReg) {
5187       Res.first = DestReg;
5188       Res.second = Res.second = X86::GR64RegisterClass;
5189     }
5190   }
5191
5192   return Res;
5193 }