lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Support/raw_ostream.h"
  51 using namespace llvm;
  52
  53 STATISTIC(NumTailCalls, "Number of tail calls");
  54
  55 static cl::opt<bool>
  56 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  57
  58 // Disable16Bit - 16-bit operations typically have a larger encoding than
  59 // corresponding 32-bit instructions, and 16-bit code is slow on some
  60 // processors. This is an experimental flag to disable 16-bit operations
  61 // (which forces them to be Legalized to 32-bit operations).
  62 static cl::opt<bool>
  63 Disable16Bit("disable-16bit", cl::Hidden,
  64              cl::desc("Disable use of 16-bit instructions"));
  65
  66 // Forward declarations.
  67 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  68                        SDValue V2);
  69
  70 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  71   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  72   default: llvm_unreachable("unknown subtarget type");
  73   case X86Subtarget::isDarwin:
  74     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  75       return new X8664_MachoTargetObjectFile();
  76     return new X8632_MachoTargetObjectFile();
  77   case X86Subtarget::isELF:
  78     return new TargetLoweringObjectFileELF();
  79   case X86Subtarget::isMingw:
  80   case X86Subtarget::isCygwin:
  81   case X86Subtarget::isWindows:
  82     return new TargetLoweringObjectFileCOFF();
  83   }
  84
  85 }
  86
  87 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  88   : TargetLowering(TM, createTLOF(TM)) {
  89   Subtarget = &TM.getSubtarget<X86Subtarget>();
  90   X86ScalarSSEf64 = Subtarget->hasSSE2();
  91   X86ScalarSSEf32 = Subtarget->hasSSE1();
  92   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  93
  94   RegInfo = TM.getRegisterInfo();
  95   TD = getTargetData();
  96
  97   // Set up the TargetLowering object.
  98
  99   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 100   setShiftAmountType(MVT::i8);
 101   setBooleanContents(ZeroOrOneBooleanContent);
 102   setSchedulingPreference(SchedulingForRegPressure);
 103   setStackPointerRegisterToSaveRestore(X86StackPtr);
 104
 105   if (Subtarget->isTargetDarwin()) {
 106     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 107     setUseUnderscoreSetJmp(false);
 108     setUseUnderscoreLongJmp(false);
 109   } else if (Subtarget->isTargetMingw()) {
 110     // MS runtime is weird: it exports _setjmp, but longjmp!
 111     setUseUnderscoreSetJmp(true);
 112     setUseUnderscoreLongJmp(false);
 113   } else {
 114     setUseUnderscoreSetJmp(true);
 115     setUseUnderscoreLongJmp(true);
 116   }
 117
 118   // Set up the register classes.
 119   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 120   if (!Disable16Bit)
 121     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 122   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 123   if (Subtarget->is64Bit())
 124     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 125
 126   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 127
 128   // We don't accept any truncstore of integer registers.
 129   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 130   if (!Disable16Bit)
 131     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 132   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 133   if (!Disable16Bit)
 134     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 135   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 136   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 137
 138   // SETOEQ and SETUNE require checking two conditions.
 139   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 140   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 141   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 142   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 143   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 144   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 145
 146   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 147   // operation.
 148   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 149   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 150   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 151
 152   if (Subtarget->is64Bit()) {
 153     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 154     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 155   } else if (!UseSoftFloat) {
 156     if (X86ScalarSSEf64) {
 157       // We have an impenetrably clever algorithm for ui64->double only.
 158       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 159     }
 160     // We have an algorithm for SSE2, and we turn this into a 64-bit
 161     // FILD for other targets.
 162     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 163   }
 164
 165   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 166   // this operation.
 167   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 168   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 169
 170   if (!UseSoftFloat) {
 171     // SSE has no i16 to fp conversion, only i32
 172     if (X86ScalarSSEf32) {
 173       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 174       // f32 and f64 cases are Legal, f80 case is not
 175       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 176     } else {
 177       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 178       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 179     }
 180   } else {
 181     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 182     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 183   }
 184
 185   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 186   // are Legal, f80 is custom lowered.
 187   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 188   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 189
 190   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 191   // this operation.
 192   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 193   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 194
 195   if (X86ScalarSSEf32) {
 196     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 197     // f32 and f64 cases are Legal, f80 case is not
 198     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 199   } else {
 200     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 201     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 202   }
 203
 204   // Handle FP_TO_UINT by promoting the destination to a larger signed
 205   // conversion.
 206   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 207   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 208   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 209
 210   if (Subtarget->is64Bit()) {
 211     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 212     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 213   } else if (!UseSoftFloat) {
 214     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 215       // Expand FP_TO_UINT into a select.
 216       // FIXME: We would like to use a Custom expander here eventually to do
 217       // the optimal thing for SSE vs. the default expansion in the legalizer.
 218       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 219     else
 220       // With SSE3 we can use fisttpll to convert to a signed i64; without
 221       // SSE, we're stuck with a fistpll.
 222       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 223   }
 224
 225   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 226   if (!X86ScalarSSEf64) {
 227     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 228     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 229   }
 230
 231   // Scalar integer divide and remainder are lowered to use operations that
 232   // produce two results, to match the available instructions. This exposes
 233   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 234   // into a single instruction.
 235   //
 236   // Scalar integer multiply-high is also lowered to use two-result
 237   // operations, to match the available instructions. However, plain multiply
 238   // (low) operations are left as Legal, as there are single-result
 239   // instructions for this in x86. Using the two-result multiply instructions
 240   // when both high and low results are needed must be arranged by dagcombine.
 241   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 242   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 243   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 244   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 245   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 246   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 247   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 248   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 249   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 250   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 251   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 252   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 253   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 254   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 255   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 256   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 257   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 258   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 259   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 260   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 261   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 262   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 263   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 264   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 265
 266   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 267   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 268   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 269   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 270   if (Subtarget->is64Bit())
 271     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 274   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 275   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 278   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 279   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 280
 281   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 285   if (Disable16Bit) {
 286     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 287     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 288   } else {
 289     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 291   }
 292   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 293   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 294   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 295   if (Subtarget->is64Bit()) {
 296     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 297     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 298     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 299   }
 300
 301   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 302   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 303
 304   // These should be promoted to a larger select which is supported.
 305   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 306   // X86 wants to expand cmov itself.
 307   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 308   if (Disable16Bit)
 309     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 310   else
 311     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 312   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 313   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 314   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 315   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 317   if (Disable16Bit)
 318     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 319   else
 320     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 321   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 322   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 323   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 324   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 325   if (Subtarget->is64Bit()) {
 326     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 327     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 328   }
 329   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 330
 331   // Darwin ABI issue.
 332   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 333   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 334   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 335   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 336   if (Subtarget->is64Bit())
 337     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 338   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 339   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 340   if (Subtarget->is64Bit()) {
 341     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 342     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 343     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 344     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 345     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 346   }
 347   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 348   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 349   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 350   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 351   if (Subtarget->is64Bit()) {
 352     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 353     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 354     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 355   }
 356
 357   if (Subtarget->hasSSE1())
 358     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 359
 360   if (!Subtarget->hasSSE2())
 361     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 362
 363   // Expand certain atomics
 364   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 365   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 366   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 368
 369   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 370   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 371   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 373
 374   if (!Subtarget->is64Bit()) {
 375     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 376     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 377     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 378     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 380     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 381     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 382   }
 383
 384   // FIXME - use subtarget debug flags
 385   if (!Subtarget->isTargetDarwin() &&
 386       !Subtarget->isTargetELF() &&
 387       !Subtarget->isTargetCygMing()) {
 388     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 389   }
 390
 391   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 392   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 393   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 394   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 395   if (Subtarget->is64Bit()) {
 396     setExceptionPointerRegister(X86::RAX);
 397     setExceptionSelectorRegister(X86::RDX);
 398   } else {
 399     setExceptionPointerRegister(X86::EAX);
 400     setExceptionSelectorRegister(X86::EDX);
 401   }
 402   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 403   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 404
 405   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 406
 407   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 408
 409   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 410   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 411   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 412   if (Subtarget->is64Bit()) {
 413     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 414     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 415   } else {
 416     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 417     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 418   }
 419
 420   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 421   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 422   if (Subtarget->is64Bit())
 423     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 424   if (Subtarget->isTargetCygMing())
 425     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 426   else
 427     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 428
 429   if (!UseSoftFloat && X86ScalarSSEf64) {
 430     // f32 and f64 use SSE.
 431     // Set up the FP register classes.
 432     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 433     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 434
 435     // Use ANDPD to simulate FABS.
 436     setOperationAction(ISD::FABS , MVT::f64, Custom);
 437     setOperationAction(ISD::FABS , MVT::f32, Custom);
 438
 439     // Use XORP to simulate FNEG.
 440     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 441     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 442
 443     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 444     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 445     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 446
 447     // We don't support sin/cos/fmod
 448     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 449     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 450     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 451     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 452
 453     // Expand FP immediates into loads from the stack, except for the special
 454     // cases we handle.
 455     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 456     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 457   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 458     // Use SSE for f32, x87 for f64.
 459     // Set up the FP register classes.
 460     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 461     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 462
 463     // Use ANDPS to simulate FABS.
 464     setOperationAction(ISD::FABS , MVT::f32, Custom);
 465
 466     // Use XORP to simulate FNEG.
 467     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 468
 469     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 470
 471     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 472     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 473     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 474
 475     // We don't support sin/cos/fmod
 476     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 477     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 478
 479     // Special cases we handle for FP constants.
 480     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 481     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 482     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 483     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 484     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 485
 486     if (!UnsafeFPMath) {
 487       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 488       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 489     }
 490   } else if (!UseSoftFloat) {
 491     // f32 and f64 in x87.
 492     // Set up the FP register classes.
 493     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 494     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 495
 496     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 497     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 498     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 499     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 500
 501     if (!UnsafeFPMath) {
 502       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 503       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 504     }
 505     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 506     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 507     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 508     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 509     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 510     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 511     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 512     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 513   }
 514
 515   // Long double always uses X87.
 516   if (!UseSoftFloat) {
 517     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 518     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 519     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 520     {
 521       bool ignored;
 522       APFloat TmpFlt(+0.0);
 523       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 524                      &ignored);
 525       addLegalFPImmediate(TmpFlt);  // FLD0
 526       TmpFlt.changeSign();
 527       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 528       APFloat TmpFlt2(+1.0);
 529       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 530                       &ignored);
 531       addLegalFPImmediate(TmpFlt2);  // FLD1
 532       TmpFlt2.changeSign();
 533       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 534     }
 535
 536     if (!UnsafeFPMath) {
 537       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 538       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 539     }
 540   }
 541
 542   // Always use a library call for pow.
 543   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 544   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 545   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 546
 547   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 548   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 549   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 550   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 551   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 552
 553   // First set operation action for all vector types to either promote
 554   // (for widening) or expand (for scalarization). Then we will selectively
 555   // turn on ones that can be effectively codegen'd.
 556   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 557        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 558     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 573     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 574     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 607     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 608     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 610     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 611     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 612          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 613       setTruncStoreAction((MVT::SimpleValueType)VT,
 614                           (MVT::SimpleValueType)InnerVT, Expand);
 615     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 616     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 617     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 618   }
 619
 620   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 621   // with -msoft-float, disable use of MMX as well.
 622   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 623     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 624     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 625     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 626     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 627     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 628
 629     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 630     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 631     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 632     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 633
 634     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 635     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 636     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 637     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 638
 639     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 640     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 641
 642     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 643     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 644     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 645     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 646     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 647     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 648     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 649
 650     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 651     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 652     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 653     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 654     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 655     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 656     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 657
 658     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 659     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 660     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 661     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 662     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 663     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 664     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 665
 666     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 667     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 668     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 669     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 670     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 671     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 672     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 673     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 674     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 675
 676     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 677     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 678     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 679     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 680     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 681
 682     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 685     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 686
 687     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 688     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 689     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 690     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 691
 692     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 693
 694     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 695     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 696     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 697     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 698     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 699     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 700     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 701   }
 702
 703   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 704     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 705
 706     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 707     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 708     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 711     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 712     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 713     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 714     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 715     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 716     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 717     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 718   }
 719
 720   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 721     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 722
 723     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 724     // registers cannot be used even for integer operations.
 725     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 726     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 727     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 728     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 729
 730     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 731     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 733     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 734     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 735     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 736     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 737     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 738     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 739     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 740     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 741     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 742     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 743     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 745     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 746
 747     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 748     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 749     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 750     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 751
 752     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 753     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 754     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 755     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 756     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 757
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 760     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 763
 764     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 765     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 766       EVT VT = (MVT::SimpleValueType)i;
 767       // Do not attempt to custom lower non-power-of-2 vectors
 768       if (!isPowerOf2_32(VT.getVectorNumElements()))
 769         continue;
 770       // Do not attempt to custom lower non-128-bit vectors
 771       if (!VT.is128BitVector())
 772         continue;
 773       setOperationAction(ISD::BUILD_VECTOR,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775       setOperationAction(ISD::VECTOR_SHUFFLE,
 776                          VT.getSimpleVT().SimpleTy, Custom);
 777       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 778                          VT.getSimpleVT().SimpleTy, Custom);
 779     }
 780
 781     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 782     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 783     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 785     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 786     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 787
 788     if (Subtarget->is64Bit()) {
 789       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 790       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 791     }
 792
 793     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 794     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 795       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 796       EVT VT = SVT;
 797
 798       // Do not attempt to promote non-128-bit vectors
 799       if (!VT.is128BitVector()) {
 800         continue;
 801       }
 802       setOperationAction(ISD::AND,    SVT, Promote);
 803       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::OR,     SVT, Promote);
 805       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 806       setOperationAction(ISD::XOR,    SVT, Promote);
 807       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 808       setOperationAction(ISD::LOAD,   SVT, Promote);
 809       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 810       setOperationAction(ISD::SELECT, SVT, Promote);
 811       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 812     }
 813
 814     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 815
 816     // Custom lower v2i64 and v2f64 selects.
 817     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 818     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 819     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 820     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 821
 822     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 823     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 824     if (!DisableMMX && Subtarget->hasMMX()) {
 825       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 826       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 827     }
 828   }
 829
 830   if (Subtarget->hasSSE41()) {
 831     // FIXME: Do we need to handle scalar-to-vector here?
 832     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 833
 834     // i8 and i16 vectors are custom , because the source register and source
 835     // source memory operand types are not the same width.  f32 vectors are
 836     // custom since the immediate controlling the insert encodes additional
 837     // information.
 838     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 839     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 840     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 842
 843     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 844     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 845     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 847
 848     if (Subtarget->is64Bit()) {
 849       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 850       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 851     }
 852   }
 853
 854   if (Subtarget->hasSSE42()) {
 855     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 856   }
 857
 858   if (!UseSoftFloat && Subtarget->hasAVX()) {
 859     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 860     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 861     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 862     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 863
 864     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 865     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 866     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 867     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 868     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 869     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 870     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 871     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 872     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 873     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 874     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 875     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 876     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 877     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 878     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 879
 880     // Operations to consider commented out -v16i16 v32i8
 881     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 882     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 883     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 884     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 885     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 886     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 887     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 888     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 889     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 890     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 891     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 892     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 893     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 894     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 895
 896     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 897     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 898     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 899     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 900
 901     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 902     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 903     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 904     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 905     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 906
 907     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 908     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 909     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 910     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 912     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 913
 914 #if 0
 915     // Not sure we want to do this since there are no 256-bit integer
 916     // operations in AVX
 917
 918     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 919     // This includes 256-bit vectors
 920     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 921       EVT VT = (MVT::SimpleValueType)i;
 922
 923       // Do not attempt to custom lower non-power-of-2 vectors
 924       if (!isPowerOf2_32(VT.getVectorNumElements()))
 925         continue;
 926
 927       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 928       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 929       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 930     }
 931
 932     if (Subtarget->is64Bit()) {
 933       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 934       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 935     }
 936 #endif
 937
 938 #if 0
 939     // Not sure we want to do this since there are no 256-bit integer
 940     // operations in AVX
 941
 942     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 943     // Including 256-bit vectors
 944     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 945       EVT VT = (MVT::SimpleValueType)i;
 946
 947       if (!VT.is256BitVector()) {
 948         continue;
 949       }
 950       setOperationAction(ISD::AND,    VT, Promote);
 951       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 952       setOperationAction(ISD::OR,     VT, Promote);
 953       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 954       setOperationAction(ISD::XOR,    VT, Promote);
 955       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 956       setOperationAction(ISD::LOAD,   VT, Promote);
 957       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 958       setOperationAction(ISD::SELECT, VT, Promote);
 959       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 960     }
 961
 962     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 963 #endif
 964   }
 965
 966   // We want to custom lower some of our intrinsics.
 967   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 968
 969   // Add/Sub/Mul with overflow operations are custom lowered.
 970   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 971   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 972   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 973   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 974   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 975   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 976   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 977   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 978   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 979   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 980
 981   if (!Subtarget->is64Bit()) {
 982     // These libcalls are not available in 32-bit.
 983     setLibcallName(RTLIB::SHL_I128, 0);
 984     setLibcallName(RTLIB::SRL_I128, 0);
 985     setLibcallName(RTLIB::SRA_I128, 0);
 986   }
 987
 988   // We have target-specific dag combine patterns for the following nodes:
 989   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 990   setTargetDAGCombine(ISD::BUILD_VECTOR);
 991   setTargetDAGCombine(ISD::SELECT);
 992   setTargetDAGCombine(ISD::SHL);
 993   setTargetDAGCombine(ISD::SRA);
 994   setTargetDAGCombine(ISD::SRL);
 995   setTargetDAGCombine(ISD::OR);
 996   setTargetDAGCombine(ISD::STORE);
 997   setTargetDAGCombine(ISD::MEMBARRIER);
 998   setTargetDAGCombine(ISD::ZERO_EXTEND);
 999   if (Subtarget->is64Bit())
1000     setTargetDAGCombine(ISD::MUL);
1001
1002   computeRegisterProperties();
1003
1004   // Divide and reminder operations have no vector equivalent and can
1005   // trap. Do a custom widening for these operations in which we never
1006   // generate more divides/remainder than the original vector width.
1007   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1008        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
1009     if (!isTypeLegal((MVT::SimpleValueType)VT)) {
1010       setOperationAction(ISD::SDIV, (MVT::SimpleValueType) VT, Custom);
1011       setOperationAction(ISD::UDIV, (MVT::SimpleValueType) VT, Custom);
1012       setOperationAction(ISD::SREM, (MVT::SimpleValueType) VT, Custom);
1013       setOperationAction(ISD::UREM, (MVT::SimpleValueType) VT, Custom);
1014     }
1015   }
1016
1017   // FIXME: These should be based on subtarget info. Plus, the values should
1018   // be smaller when we are in optimizing for size mode.
1019   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1020   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1021   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1022   setPrefLoopAlignment(16);
1023   benefitFromCodePlacementOpt = true;
1024 }
1025
1026
1027 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1028   return MVT::i8;
1029 }
1030
1031
1032 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1033 /// the desired ByVal argument alignment.
1034 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1035   if (MaxAlign == 16)
1036     return;
1037   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1038     if (VTy->getBitWidth() == 128)
1039       MaxAlign = 16;
1040   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1041     unsigned EltAlign = 0;
1042     getMaxByValAlign(ATy->getElementType(), EltAlign);
1043     if (EltAlign > MaxAlign)
1044       MaxAlign = EltAlign;
1045   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1046     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1047       unsigned EltAlign = 0;
1048       getMaxByValAlign(STy->getElementType(i), EltAlign);
1049       if (EltAlign > MaxAlign)
1050         MaxAlign = EltAlign;
1051       if (MaxAlign == 16)
1052         break;
1053     }
1054   }
1055   return;
1056 }
1057
1058 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1059 /// function arguments in the caller parameter area. For X86, aggregates
1060 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1061 /// are at 4-byte boundaries.
1062 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1063   if (Subtarget->is64Bit()) {
1064     // Max of 8 and alignment of type.
1065     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1066     if (TyAlign > 8)
1067       return TyAlign;
1068     return 8;
1069   }
1070
1071   unsigned Align = 4;
1072   if (Subtarget->hasSSE1())
1073     getMaxByValAlign(Ty, Align);
1074   return Align;
1075 }
1076
1077 /// getOptimalMemOpType - Returns the target specific optimal type for load
1078 /// and store operations as a result of memset, memcpy, and memmove
1079 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1080 /// determining it.
1081 EVT
1082 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1083                                        bool isSrcConst, bool isSrcStr,
1084                                        SelectionDAG &DAG) const {
1085   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1086   // linux.  This is because the stack realignment code can't handle certain
1087   // cases like PR2962.  This should be removed when PR2962 is fixed.
1088   const Function *F = DAG.getMachineFunction().getFunction();
1089   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1090   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1091     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1092       return MVT::v4i32;
1093     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1094       return MVT::v4f32;
1095   }
1096   if (Subtarget->is64Bit() && Size >= 8)
1097     return MVT::i64;
1098   return MVT::i32;
1099 }
1100
1101 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1102 /// current function.  The returned value is a member of the
1103 /// MachineJumpTableInfo::JTEntryKind enum.
1104 unsigned X86TargetLowering::getJumpTableEncoding() const {
1105   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1106   // symbol.
1107   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1108       Subtarget->isPICStyleGOT())
1109     return MachineJumpTableInfo::EK_Custom32;
1110
1111   // Otherwise, use the normal jump table encoding heuristics.
1112   return TargetLowering::getJumpTableEncoding();
1113 }
1114
1115 /// getPICBaseSymbol - Return the X86-32 PIC base.
1116 MCSymbol *
1117 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1118                                     MCContext &Ctx) const {
1119   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1120   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1121                                Twine(MF->getFunctionNumber())+"$pb");
1122 }
1123
1124
1125 const MCExpr *
1126 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1127                                              const MachineBasicBlock *MBB,
1128                                              unsigned uid,MCContext &Ctx) const{
1129   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1130          Subtarget->isPICStyleGOT());
1131   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1132   // entries.
1133
1134   // FIXME: @GOTOFF should be a property of MCSymbolRefExpr not in the MCSymbol.
1135   std::string Name = MBB->getSymbol(Ctx)->getName() + "@GOTOFF";
1136   return MCSymbolRefExpr::Create(Ctx.GetOrCreateSymbol(StringRef(Name)), Ctx);
1137 }
1138
1139 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1140 /// jumptable.
1141 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1142                                                     SelectionDAG &DAG) const {
1143   if (!Subtarget->is64Bit())
1144     // This doesn't have DebugLoc associated with it, but is not really the
1145     // same as a Register.
1146     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1147                        getPointerTy());
1148   return Table;
1149 }
1150
1151 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1152 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1153 /// MCExpr.
1154 const MCExpr *X86TargetLowering::
1155 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1156                              MCContext &Ctx) const {
1157   // X86-64 uses RIP relative addressing based on the jump table label.
1158   if (Subtarget->isPICStyleRIPRel())
1159     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1160
1161   // Otherwise, the reference is relative to the PIC base.
1162   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1163 }
1164
1165 /// getFunctionAlignment - Return the Log2 alignment of this function.
1166 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1167   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1168 }
1169
1170 //===----------------------------------------------------------------------===//
1171 //               Return Value Calling Convention Implementation
1172 //===----------------------------------------------------------------------===//
1173
1174 #include "X86GenCallingConv.inc"
1175
1176 bool
1177 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1178                         const SmallVectorImpl<EVT> &OutTys,
1179                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1180                         SelectionDAG &DAG) {
1181   SmallVector<CCValAssign, 16> RVLocs;
1182   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1183                  RVLocs, *DAG.getContext());
1184   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1185 }
1186
1187 SDValue
1188 X86TargetLowering::LowerReturn(SDValue Chain,
1189                                CallingConv::ID CallConv, bool isVarArg,
1190                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1191                                DebugLoc dl, SelectionDAG &DAG) {
1192
1193   SmallVector<CCValAssign, 16> RVLocs;
1194   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1195                  RVLocs, *DAG.getContext());
1196   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1197
1198   // If this is the first return lowered for this function, add the regs to the
1199   // liveout set for the function.
1200   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1201     for (unsigned i = 0; i != RVLocs.size(); ++i)
1202       if (RVLocs[i].isRegLoc())
1203         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1204   }
1205
1206   SDValue Flag;
1207
1208   SmallVector<SDValue, 6> RetOps;
1209   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1210   // Operand #1 = Bytes To Pop
1211   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1212
1213   // Copy the result values into the output registers.
1214   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1215     CCValAssign &VA = RVLocs[i];
1216     assert(VA.isRegLoc() && "Can only return in registers!");
1217     SDValue ValToCopy = Outs[i].Val;
1218
1219     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1220     // the RET instruction and handled by the FP Stackifier.
1221     if (VA.getLocReg() == X86::ST0 ||
1222         VA.getLocReg() == X86::ST1) {
1223       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1224       // change the value to the FP stack register class.
1225       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1226         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1227       RetOps.push_back(ValToCopy);
1228       // Don't emit a copytoreg.
1229       continue;
1230     }
1231
1232     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1233     // which is returned in RAX / RDX.
1234     if (Subtarget->is64Bit()) {
1235       EVT ValVT = ValToCopy.getValueType();
1236       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1237         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1238         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1239           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1240       }
1241     }
1242
1243     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1244     Flag = Chain.getValue(1);
1245   }
1246
1247   // The x86-64 ABI for returning structs by value requires that we copy
1248   // the sret argument into %rax for the return. We saved the argument into
1249   // a virtual register in the entry block, so now we copy the value out
1250   // and into %rax.
1251   if (Subtarget->is64Bit() &&
1252       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1253     MachineFunction &MF = DAG.getMachineFunction();
1254     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1255     unsigned Reg = FuncInfo->getSRetReturnReg();
1256     if (!Reg) {
1257       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1258       FuncInfo->setSRetReturnReg(Reg);
1259     }
1260     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1261
1262     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1263     Flag = Chain.getValue(1);
1264
1265     // RAX now acts like a return value.
1266     MF.getRegInfo().addLiveOut(X86::RAX);
1267   }
1268
1269   RetOps[0] = Chain;  // Update chain.
1270
1271   // Add the flag if we have it.
1272   if (Flag.getNode())
1273     RetOps.push_back(Flag);
1274
1275   return DAG.getNode(X86ISD::RET_FLAG, dl,
1276                      MVT::Other, &RetOps[0], RetOps.size());
1277 }
1278
1279 /// LowerCallResult - Lower the result values of a call into the
1280 /// appropriate copies out of appropriate physical registers.
1281 ///
1282 SDValue
1283 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1284                                    CallingConv::ID CallConv, bool isVarArg,
1285                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1286                                    DebugLoc dl, SelectionDAG &DAG,
1287                                    SmallVectorImpl<SDValue> &InVals) {
1288
1289   // Assign locations to each value returned by this call.
1290   SmallVector<CCValAssign, 16> RVLocs;
1291   bool Is64Bit = Subtarget->is64Bit();
1292   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1293                  RVLocs, *DAG.getContext());
1294   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1295
1296   // Copy all of the result registers out of their specified physreg.
1297   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1298     CCValAssign &VA = RVLocs[i];
1299     EVT CopyVT = VA.getValVT();
1300
1301     // If this is x86-64, and we disabled SSE, we can't return FP values
1302     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1303         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1304       llvm_report_error("SSE register return with SSE disabled");
1305     }
1306
1307     // If this is a call to a function that returns an fp value on the floating
1308     // point stack, but where we prefer to use the value in xmm registers, copy
1309     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1310     if ((VA.getLocReg() == X86::ST0 ||
1311          VA.getLocReg() == X86::ST1) &&
1312         isScalarFPTypeInSSEReg(VA.getValVT())) {
1313       CopyVT = MVT::f80;
1314     }
1315
1316     SDValue Val;
1317     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1318       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1319       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1320         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1321                                    MVT::v2i64, InFlag).getValue(1);
1322         Val = Chain.getValue(0);
1323         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1324                           Val, DAG.getConstant(0, MVT::i64));
1325       } else {
1326         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1327                                    MVT::i64, InFlag).getValue(1);
1328         Val = Chain.getValue(0);
1329       }
1330       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1331     } else {
1332       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1333                                  CopyVT, InFlag).getValue(1);
1334       Val = Chain.getValue(0);
1335     }
1336     InFlag = Chain.getValue(2);
1337
1338     if (CopyVT != VA.getValVT()) {
1339       // Round the F80 the right size, which also moves to the appropriate xmm
1340       // register.
1341       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1342                         // This truncation won't change the value.
1343                         DAG.getIntPtrConstant(1));
1344     }
1345
1346     InVals.push_back(Val);
1347   }
1348
1349   return Chain;
1350 }
1351
1352
1353 //===----------------------------------------------------------------------===//
1354 //                C & StdCall & Fast Calling Convention implementation
1355 //===----------------------------------------------------------------------===//
1356 //  StdCall calling convention seems to be standard for many Windows' API
1357 //  routines and around. It differs from C calling convention just a little:
1358 //  callee should clean up the stack, not caller. Symbols should be also
1359 //  decorated in some fancy way :) It doesn't support any vector arguments.
1360 //  For info on fast calling convention see Fast Calling Convention (tail call)
1361 //  implementation LowerX86_32FastCCCallTo.
1362
1363 /// CallIsStructReturn - Determines whether a call uses struct return
1364 /// semantics.
1365 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1366   if (Outs.empty())
1367     return false;
1368
1369   return Outs[0].Flags.isSRet();
1370 }
1371
1372 /// ArgsAreStructReturn - Determines whether a function uses struct
1373 /// return semantics.
1374 static bool
1375 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1376   if (Ins.empty())
1377     return false;
1378
1379   return Ins[0].Flags.isSRet();
1380 }
1381
1382 /// IsCalleePop - Determines whether the callee is required to pop its
1383 /// own arguments. Callee pop is necessary to support tail calls.
1384 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1385   if (IsVarArg)
1386     return false;
1387
1388   switch (CallingConv) {
1389   default:
1390     return false;
1391   case CallingConv::X86_StdCall:
1392     return !Subtarget->is64Bit();
1393   case CallingConv::X86_FastCall:
1394     return !Subtarget->is64Bit();
1395   case CallingConv::Fast:
1396     return PerformTailCallOpt;
1397   }
1398 }
1399
1400 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1401 /// given CallingConvention value.
1402 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1403   if (Subtarget->is64Bit()) {
1404     if (Subtarget->isTargetWin64())
1405       return CC_X86_Win64_C;
1406     else
1407       return CC_X86_64_C;
1408   }
1409
1410   if (CC == CallingConv::X86_FastCall)
1411     return CC_X86_32_FastCall;
1412   else if (CC == CallingConv::Fast)
1413     return CC_X86_32_FastCC;
1414   else
1415     return CC_X86_32_C;
1416 }
1417
1418 /// NameDecorationForCallConv - Selects the appropriate decoration to
1419 /// apply to a MachineFunction containing a given calling convention.
1420 NameDecorationStyle
1421 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1422   if (CallConv == CallingConv::X86_FastCall)
1423     return FastCall;
1424   else if (CallConv == CallingConv::X86_StdCall)
1425     return StdCall;
1426   return None;
1427 }
1428
1429
1430 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1431 /// by "Src" to address "Dst" with size and alignment information specified by
1432 /// the specific parameter attribute. The copy will be passed as a byval
1433 /// function parameter.
1434 static SDValue
1435 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1436                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1437                           DebugLoc dl) {
1438   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1439   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1440                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1441 }
1442
1443 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1444 /// a tailcall target by changing its ABI.
1445 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1446   return PerformTailCallOpt && CC == CallingConv::Fast;
1447 }
1448
1449 SDValue
1450 X86TargetLowering::LowerMemArgument(SDValue Chain,
1451                                     CallingConv::ID CallConv,
1452                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1453                                     DebugLoc dl, SelectionDAG &DAG,
1454                                     const CCValAssign &VA,
1455                                     MachineFrameInfo *MFI,
1456                                     unsigned i) {
1457   // Create the nodes corresponding to a load from this parameter slot.
1458   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1459   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1460   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1461   EVT ValVT;
1462
1463   // If value is passed by pointer we have address passed instead of the value
1464   // itself.
1465   if (VA.getLocInfo() == CCValAssign::Indirect)
1466     ValVT = VA.getLocVT();
1467   else
1468     ValVT = VA.getValVT();
1469
1470   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1471   // changed with more analysis.
1472   // In case of tail call optimization mark all arguments mutable. Since they
1473   // could be overwritten by lowering of arguments in case of a tail call.
1474   int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1475                                   VA.getLocMemOffset(), isImmutable, false);
1476   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1477   if (Flags.isByVal())
1478     return FIN;
1479   return DAG.getLoad(ValVT, dl, Chain, FIN,
1480                      PseudoSourceValue::getFixedStack(FI), 0);
1481 }
1482
1483 SDValue
1484 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1485                                         CallingConv::ID CallConv,
1486                                         bool isVarArg,
1487                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1488                                         DebugLoc dl,
1489                                         SelectionDAG &DAG,
1490                                         SmallVectorImpl<SDValue> &InVals) {
1491
1492   MachineFunction &MF = DAG.getMachineFunction();
1493   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1494
1495   const Function* Fn = MF.getFunction();
1496   if (Fn->hasExternalLinkage() &&
1497       Subtarget->isTargetCygMing() &&
1498       Fn->getName() == "main")
1499     FuncInfo->setForceFramePointer(true);
1500
1501   // Decorate the function name.
1502   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1503
1504   MachineFrameInfo *MFI = MF.getFrameInfo();
1505   bool Is64Bit = Subtarget->is64Bit();
1506   bool IsWin64 = Subtarget->isTargetWin64();
1507
1508   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1509          "Var args not supported with calling convention fastcc");
1510
1511   // Assign locations to all of the incoming arguments.
1512   SmallVector<CCValAssign, 16> ArgLocs;
1513   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1514                  ArgLocs, *DAG.getContext());
1515   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1516
1517   unsigned LastVal = ~0U;
1518   SDValue ArgValue;
1519   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1520     CCValAssign &VA = ArgLocs[i];
1521     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1522     // places.
1523     assert(VA.getValNo() != LastVal &&
1524            "Don't support value assigned to multiple locs yet");
1525     LastVal = VA.getValNo();
1526
1527     if (VA.isRegLoc()) {
1528       EVT RegVT = VA.getLocVT();
1529       TargetRegisterClass *RC = NULL;
1530       if (RegVT == MVT::i32)
1531         RC = X86::GR32RegisterClass;
1532       else if (Is64Bit && RegVT == MVT::i64)
1533         RC = X86::GR64RegisterClass;
1534       else if (RegVT == MVT::f32)
1535         RC = X86::FR32RegisterClass;
1536       else if (RegVT == MVT::f64)
1537         RC = X86::FR64RegisterClass;
1538       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1539         RC = X86::VR128RegisterClass;
1540       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1541         RC = X86::VR64RegisterClass;
1542       else
1543         llvm_unreachable("Unknown argument type!");
1544
1545       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1546       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1547
1548       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1549       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1550       // right size.
1551       if (VA.getLocInfo() == CCValAssign::SExt)
1552         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1553                                DAG.getValueType(VA.getValVT()));
1554       else if (VA.getLocInfo() == CCValAssign::ZExt)
1555         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1556                                DAG.getValueType(VA.getValVT()));
1557       else if (VA.getLocInfo() == CCValAssign::BCvt)
1558         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1559
1560       if (VA.isExtInLoc()) {
1561         // Handle MMX values passed in XMM regs.
1562         if (RegVT.isVector()) {
1563           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1564                                  ArgValue, DAG.getConstant(0, MVT::i64));
1565           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1566         } else
1567           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1568       }
1569     } else {
1570       assert(VA.isMemLoc());
1571       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1572     }
1573
1574     // If value is passed via pointer - do a load.
1575     if (VA.getLocInfo() == CCValAssign::Indirect)
1576       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1577
1578     InVals.push_back(ArgValue);
1579   }
1580
1581   // The x86-64 ABI for returning structs by value requires that we copy
1582   // the sret argument into %rax for the return. Save the argument into
1583   // a virtual register so that we can access it from the return points.
1584   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1585     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1586     unsigned Reg = FuncInfo->getSRetReturnReg();
1587     if (!Reg) {
1588       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1589       FuncInfo->setSRetReturnReg(Reg);
1590     }
1591     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1592     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1593   }
1594
1595   unsigned StackSize = CCInfo.getNextStackOffset();
1596   // Align stack specially for tail calls.
1597   if (FuncIsMadeTailCallSafe(CallConv))
1598     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1599
1600   // If the function takes variable number of arguments, make a frame index for
1601   // the start of the first vararg value... for expansion of llvm.va_start.
1602   if (isVarArg) {
1603     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1604       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1605     }
1606     if (Is64Bit) {
1607       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1608
1609       // FIXME: We should really autogenerate these arrays
1610       static const unsigned GPR64ArgRegsWin64[] = {
1611         X86::RCX, X86::RDX, X86::R8,  X86::R9
1612       };
1613       static const unsigned XMMArgRegsWin64[] = {
1614         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1615       };
1616       static const unsigned GPR64ArgRegs64Bit[] = {
1617         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1618       };
1619       static const unsigned XMMArgRegs64Bit[] = {
1620         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1621         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1622       };
1623       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1624
1625       if (IsWin64) {
1626         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1627         GPR64ArgRegs = GPR64ArgRegsWin64;
1628         XMMArgRegs = XMMArgRegsWin64;
1629       } else {
1630         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1631         GPR64ArgRegs = GPR64ArgRegs64Bit;
1632         XMMArgRegs = XMMArgRegs64Bit;
1633       }
1634       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1635                                                        TotalNumIntRegs);
1636       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1637                                                        TotalNumXMMRegs);
1638
1639       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1640       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1641              "SSE register cannot be used when SSE is disabled!");
1642       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1643              "SSE register cannot be used when SSE is disabled!");
1644       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1645         // Kernel mode asks for SSE to be disabled, so don't push them
1646         // on the stack.
1647         TotalNumXMMRegs = 0;
1648
1649       // For X86-64, if there are vararg parameters that are passed via
1650       // registers, then we must store them to their spots on the stack so they
1651       // may be loaded by deferencing the result of va_next.
1652       VarArgsGPOffset = NumIntRegs * 8;
1653       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1654       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1655                                                  TotalNumXMMRegs * 16, 16,
1656                                                  false);
1657
1658       // Store the integer parameter registers.
1659       SmallVector<SDValue, 8> MemOps;
1660       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1661       unsigned Offset = VarArgsGPOffset;
1662       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1663         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1664                                   DAG.getIntPtrConstant(Offset));
1665         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1666                                      X86::GR64RegisterClass);
1667         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1668         SDValue Store =
1669           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1670                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1671                        Offset);
1672         MemOps.push_back(Store);
1673         Offset += 8;
1674       }
1675
1676       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1677         // Now store the XMM (fp + vector) parameter registers.
1678         SmallVector<SDValue, 11> SaveXMMOps;
1679         SaveXMMOps.push_back(Chain);
1680
1681         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1682         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1683         SaveXMMOps.push_back(ALVal);
1684
1685         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1686         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1687
1688         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1689           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1690                                        X86::VR128RegisterClass);
1691           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1692           SaveXMMOps.push_back(Val);
1693         }
1694         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1695                                      MVT::Other,
1696                                      &SaveXMMOps[0], SaveXMMOps.size()));
1697       }
1698
1699       if (!MemOps.empty())
1700         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1701                             &MemOps[0], MemOps.size());
1702     }
1703   }
1704
1705   // Some CCs need callee pop.
1706   if (IsCalleePop(isVarArg, CallConv)) {
1707     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1708   } else {
1709     BytesToPopOnReturn  = 0; // Callee pops nothing.
1710     // If this is an sret function, the return should pop the hidden pointer.
1711     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1712       BytesToPopOnReturn = 4;
1713   }
1714
1715   if (!Is64Bit) {
1716     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1717     if (CallConv == CallingConv::X86_FastCall)
1718       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1719   }
1720
1721   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1722
1723   return Chain;
1724 }
1725
1726 SDValue
1727 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1728                                     SDValue StackPtr, SDValue Arg,
1729                                     DebugLoc dl, SelectionDAG &DAG,
1730                                     const CCValAssign &VA,
1731                                     ISD::ArgFlagsTy Flags) {
1732   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1733   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1734   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1735   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1736   if (Flags.isByVal()) {
1737     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1738   }
1739   return DAG.getStore(Chain, dl, Arg, PtrOff,
1740                       PseudoSourceValue::getStack(), LocMemOffset);
1741 }
1742
1743 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1744 /// optimization is performed and it is required.
1745 SDValue
1746 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1747                                            SDValue &OutRetAddr, SDValue Chain,
1748                                            bool IsTailCall, bool Is64Bit,
1749                                            int FPDiff, DebugLoc dl) {
1750   if (!IsTailCall || FPDiff==0) return Chain;
1751
1752   // Adjust the Return address stack slot.
1753   EVT VT = getPointerTy();
1754   OutRetAddr = getReturnAddressFrameIndex(DAG);
1755
1756   // Load the "old" Return address.
1757   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1758   return SDValue(OutRetAddr.getNode(), 1);
1759 }
1760
1761 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1762 /// optimization is performed and it is required (FPDiff!=0).
1763 static SDValue
1764 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1765                          SDValue Chain, SDValue RetAddrFrIdx,
1766                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1767   // Store the return address to the appropriate stack slot.
1768   if (!FPDiff) return Chain;
1769   // Calculate the new stack slot for the return address.
1770   int SlotSize = Is64Bit ? 8 : 4;
1771   int NewReturnAddrFI =
1772     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, true,false);
1773   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1774   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1775   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1776                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1777   return Chain;
1778 }
1779
1780 SDValue
1781 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1782                              CallingConv::ID CallConv, bool isVarArg,
1783                              bool &isTailCall,
1784                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1785                              const SmallVectorImpl<ISD::InputArg> &Ins,
1786                              DebugLoc dl, SelectionDAG &DAG,
1787                              SmallVectorImpl<SDValue> &InVals) {
1788   MachineFunction &MF = DAG.getMachineFunction();
1789   bool Is64Bit        = Subtarget->is64Bit();
1790   bool IsStructRet    = CallIsStructReturn(Outs);
1791
1792   if (isTailCall)
1793     // Check if it's really possible to do a tail call.
1794     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
1795                                                    Outs, Ins, DAG);
1796
1797   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1798          "Var args not supported with calling convention fastcc");
1799
1800   // Analyze operands of the call, assigning locations to each operand.
1801   SmallVector<CCValAssign, 16> ArgLocs;
1802   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1803                  ArgLocs, *DAG.getContext());
1804   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1805
1806   // Get a count of how many bytes are to be pushed on the stack.
1807   unsigned NumBytes = CCInfo.getNextStackOffset();
1808   if (FuncIsMadeTailCallSafe(CallConv))
1809     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1810
1811   int FPDiff = 0;
1812   if (isTailCall) {
1813     ++NumTailCalls;
1814
1815     // Lower arguments at fp - stackoffset + fpdiff.
1816     unsigned NumBytesCallerPushed =
1817       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1818     FPDiff = NumBytesCallerPushed - NumBytes;
1819
1820     // Set the delta of movement of the returnaddr stackslot.
1821     // But only set if delta is greater than previous delta.
1822     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1823       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1824   }
1825
1826   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1827
1828   SDValue RetAddrFrIdx;
1829   // Load return adress for tail calls.
1830   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1831                                   FPDiff, dl);
1832
1833   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1834   SmallVector<SDValue, 8> MemOpChains;
1835   SDValue StackPtr;
1836
1837   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1838   // of tail call optimization arguments are handle later.
1839   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1840     CCValAssign &VA = ArgLocs[i];
1841     EVT RegVT = VA.getLocVT();
1842     SDValue Arg = Outs[i].Val;
1843     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1844     bool isByVal = Flags.isByVal();
1845
1846     // Promote the value if needed.
1847     switch (VA.getLocInfo()) {
1848     default: llvm_unreachable("Unknown loc info!");
1849     case CCValAssign::Full: break;
1850     case CCValAssign::SExt:
1851       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1852       break;
1853     case CCValAssign::ZExt:
1854       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1855       break;
1856     case CCValAssign::AExt:
1857       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1858         // Special case: passing MMX values in XMM registers.
1859         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1860         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1861         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1862       } else
1863         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1864       break;
1865     case CCValAssign::BCvt:
1866       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1867       break;
1868     case CCValAssign::Indirect: {
1869       // Store the argument.
1870       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1871       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1872       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1873                            PseudoSourceValue::getFixedStack(FI), 0);
1874       Arg = SpillSlot;
1875       break;
1876     }
1877     }
1878
1879     if (VA.isRegLoc()) {
1880       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1881     } else {
1882       if (!isTailCall || (isTailCall && isByVal)) {
1883         assert(VA.isMemLoc());
1884         if (StackPtr.getNode() == 0)
1885           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1886
1887         MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1888                                                dl, DAG, VA, Flags));
1889       }
1890     }
1891   }
1892
1893   if (!MemOpChains.empty())
1894     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1895                         &MemOpChains[0], MemOpChains.size());
1896
1897   // Build a sequence of copy-to-reg nodes chained together with token chain
1898   // and flag operands which copy the outgoing args into registers.
1899   SDValue InFlag;
1900   // Tail call byval lowering might overwrite argument registers so in case of
1901   // tail call optimization the copies to registers are lowered later.
1902   if (!isTailCall)
1903     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1904       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1905                                RegsToPass[i].second, InFlag);
1906       InFlag = Chain.getValue(1);
1907     }
1908
1909
1910   if (Subtarget->isPICStyleGOT()) {
1911     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1912     // GOT pointer.
1913     if (!isTailCall) {
1914       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1915                                DAG.getNode(X86ISD::GlobalBaseReg,
1916                                            DebugLoc::getUnknownLoc(),
1917                                            getPointerTy()),
1918                                InFlag);
1919       InFlag = Chain.getValue(1);
1920     } else {
1921       // If we are tail calling and generating PIC/GOT style code load the
1922       // address of the callee into ECX. The value in ecx is used as target of
1923       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1924       // for tail calls on PIC/GOT architectures. Normally we would just put the
1925       // address of GOT into ebx and then call target@PLT. But for tail calls
1926       // ebx would be restored (since ebx is callee saved) before jumping to the
1927       // target@PLT.
1928
1929       // Note: The actual moving to ECX is done further down.
1930       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1931       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1932           !G->getGlobal()->hasProtectedVisibility())
1933         Callee = LowerGlobalAddress(Callee, DAG);
1934       else if (isa<ExternalSymbolSDNode>(Callee))
1935         Callee = LowerExternalSymbol(Callee, DAG);
1936     }
1937   }
1938
1939   if (Is64Bit && isVarArg) {
1940     // From AMD64 ABI document:
1941     // For calls that may call functions that use varargs or stdargs
1942     // (prototype-less calls or calls to functions containing ellipsis (...) in
1943     // the declaration) %al is used as hidden argument to specify the number
1944     // of SSE registers used. The contents of %al do not need to match exactly
1945     // the number of registers, but must be an ubound on the number of SSE
1946     // registers used and is in the range 0 - 8 inclusive.
1947
1948     // FIXME: Verify this on Win64
1949     // Count the number of XMM registers allocated.
1950     static const unsigned XMMArgRegs[] = {
1951       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1952       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1953     };
1954     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1955     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1956            && "SSE registers cannot be used when SSE is disabled");
1957
1958     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1959                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1960     InFlag = Chain.getValue(1);
1961   }
1962
1963
1964   // For tail calls lower the arguments to the 'real' stack slot.
1965   if (isTailCall) {
1966     // Force all the incoming stack arguments to be loaded from the stack
1967     // before any new outgoing arguments are stored to the stack, because the
1968     // outgoing stack slots may alias the incoming argument stack slots, and
1969     // the alias isn't otherwise explicit. This is slightly more conservative
1970     // than necessary, because it means that each store effectively depends
1971     // on every argument instead of just those arguments it would clobber.
1972     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1973
1974     SmallVector<SDValue, 8> MemOpChains2;
1975     SDValue FIN;
1976     int FI = 0;
1977     // Do not flag preceeding copytoreg stuff together with the following stuff.
1978     InFlag = SDValue();
1979     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1980       CCValAssign &VA = ArgLocs[i];
1981       if (!VA.isRegLoc()) {
1982         assert(VA.isMemLoc());
1983         SDValue Arg = Outs[i].Val;
1984         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1985         // Create frame index.
1986         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1987         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1988         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1989         FIN = DAG.getFrameIndex(FI, getPointerTy());
1990
1991         if (Flags.isByVal()) {
1992           // Copy relative to framepointer.
1993           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1994           if (StackPtr.getNode() == 0)
1995             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1996                                           getPointerTy());
1997           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1998
1999           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2000                                                            ArgChain,
2001                                                            Flags, DAG, dl));
2002         } else {
2003           // Store relative to framepointer.
2004           MemOpChains2.push_back(
2005             DAG.getStore(ArgChain, dl, Arg, FIN,
2006                          PseudoSourceValue::getFixedStack(FI), 0));
2007         }
2008       }
2009     }
2010
2011     if (!MemOpChains2.empty())
2012       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2013                           &MemOpChains2[0], MemOpChains2.size());
2014
2015     // Copy arguments to their registers.
2016     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2017       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2018                                RegsToPass[i].second, InFlag);
2019       InFlag = Chain.getValue(1);
2020     }
2021     InFlag =SDValue();
2022
2023     // Store the return address to the appropriate stack slot.
2024     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2025                                      FPDiff, dl);
2026   }
2027
2028   bool WasGlobalOrExternal = false;
2029   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2030     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2031     // In the 64-bit large code model, we have to make all calls
2032     // through a register, since the call instruction's 32-bit
2033     // pc-relative offset may not be large enough to hold the whole
2034     // address.
2035   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2036     WasGlobalOrExternal = true;
2037     // If the callee is a GlobalAddress node (quite common, every direct call
2038     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2039     // it.
2040
2041     // We should use extra load for direct calls to dllimported functions in
2042     // non-JIT mode.
2043     GlobalValue *GV = G->getGlobal();
2044     if (!GV->hasDLLImportLinkage()) {
2045       unsigned char OpFlags = 0;
2046
2047       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2048       // external symbols most go through the PLT in PIC mode.  If the symbol
2049       // has hidden or protected visibility, or if it is static or local, then
2050       // we don't need to use the PLT - we can directly call it.
2051       if (Subtarget->isTargetELF() &&
2052           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2053           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2054         OpFlags = X86II::MO_PLT;
2055       } else if (Subtarget->isPICStyleStubAny() &&
2056                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2057                Subtarget->getDarwinVers() < 9) {
2058         // PC-relative references to external symbols should go through $stub,
2059         // unless we're building with the leopard linker or later, which
2060         // automatically synthesizes these stubs.
2061         OpFlags = X86II::MO_DARWIN_STUB;
2062       }
2063
2064       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2065                                           G->getOffset(), OpFlags);
2066     }
2067   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2068     WasGlobalOrExternal = true;
2069     unsigned char OpFlags = 0;
2070
2071     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2072     // symbols should go through the PLT.
2073     if (Subtarget->isTargetELF() &&
2074         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2075       OpFlags = X86II::MO_PLT;
2076     } else if (Subtarget->isPICStyleStubAny() &&
2077              Subtarget->getDarwinVers() < 9) {
2078       // PC-relative references to external symbols should go through $stub,
2079       // unless we're building with the leopard linker or later, which
2080       // automatically synthesizes these stubs.
2081       OpFlags = X86II::MO_DARWIN_STUB;
2082     }
2083
2084     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2085                                          OpFlags);
2086   }
2087
2088   if (isTailCall && !WasGlobalOrExternal) {
2089     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
2090
2091     Chain = DAG.getCopyToReg(Chain,  dl,
2092                              DAG.getRegister(Opc, getPointerTy()),
2093                              Callee,InFlag);
2094     Callee = DAG.getRegister(Opc, getPointerTy());
2095     // Add register as live out.
2096     MF.getRegInfo().addLiveOut(Opc);
2097   }
2098
2099   // Returns a chain & a flag for retval copy to use.
2100   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2101   SmallVector<SDValue, 8> Ops;
2102
2103   if (isTailCall) {
2104     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2105                            DAG.getIntPtrConstant(0, true), InFlag);
2106     InFlag = Chain.getValue(1);
2107   }
2108
2109   Ops.push_back(Chain);
2110   Ops.push_back(Callee);
2111
2112   if (isTailCall)
2113     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2114
2115   // Add argument registers to the end of the list so that they are known live
2116   // into the call.
2117   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2118     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2119                                   RegsToPass[i].second.getValueType()));
2120
2121   // Add an implicit use GOT pointer in EBX.
2122   if (!isTailCall && Subtarget->isPICStyleGOT())
2123     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2124
2125   // Add an implicit use of AL for x86 vararg functions.
2126   if (Is64Bit && isVarArg)
2127     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2128
2129   if (InFlag.getNode())
2130     Ops.push_back(InFlag);
2131
2132   if (isTailCall) {
2133     // If this is the first return lowered for this function, add the regs
2134     // to the liveout set for the function.
2135     if (MF.getRegInfo().liveout_empty()) {
2136       SmallVector<CCValAssign, 16> RVLocs;
2137       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2138                      *DAG.getContext());
2139       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2140       for (unsigned i = 0; i != RVLocs.size(); ++i)
2141         if (RVLocs[i].isRegLoc())
2142           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2143     }
2144
2145     assert(((Callee.getOpcode() == ISD::Register &&
2146                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2147                 cast<RegisterSDNode>(Callee)->getReg() == X86::R11)) ||
2148               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2149               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2150            "Expecting a global address, external symbol, or scratch register");
2151
2152     return DAG.getNode(X86ISD::TC_RETURN, dl,
2153                        NodeTys, &Ops[0], Ops.size());
2154   }
2155
2156   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2157   InFlag = Chain.getValue(1);
2158
2159   // Create the CALLSEQ_END node.
2160   unsigned NumBytesForCalleeToPush;
2161   if (IsCalleePop(isVarArg, CallConv))
2162     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2163   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2164     // If this is is a call to a struct-return function, the callee
2165     // pops the hidden struct pointer, so we have to push it back.
2166     // This is common for Darwin/X86, Linux & Mingw32 targets.
2167     NumBytesForCalleeToPush = 4;
2168   else
2169     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2170
2171   // Returns a flag for retval copy to use.
2172   Chain = DAG.getCALLSEQ_END(Chain,
2173                              DAG.getIntPtrConstant(NumBytes, true),
2174                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2175                                                    true),
2176                              InFlag);
2177   InFlag = Chain.getValue(1);
2178
2179   // Handle result values, copying them out of physregs into vregs that we
2180   // return.
2181   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2182                          Ins, dl, DAG, InVals);
2183 }
2184
2185
2186 //===----------------------------------------------------------------------===//
2187 //                Fast Calling Convention (tail call) implementation
2188 //===----------------------------------------------------------------------===//
2189
2190 //  Like std call, callee cleans arguments, convention except that ECX is
2191 //  reserved for storing the tail called function address. Only 2 registers are
2192 //  free for argument passing (inreg). Tail call optimization is performed
2193 //  provided:
2194 //                * tailcallopt is enabled
2195 //                * caller/callee are fastcc
2196 //  On X86_64 architecture with GOT-style position independent code only local
2197 //  (within module) calls are supported at the moment.
2198 //  To keep the stack aligned according to platform abi the function
2199 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2200 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2201 //  If a tail called function callee has more arguments than the caller the
2202 //  caller needs to make sure that there is room to move the RETADDR to. This is
2203 //  achieved by reserving an area the size of the argument delta right after the
2204 //  original REtADDR, but before the saved framepointer or the spilled registers
2205 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2206 //  stack layout:
2207 //    arg1
2208 //    arg2
2209 //    RETADDR
2210 //    [ new RETADDR
2211 //      move area ]
2212 //    (possible EBP)
2213 //    ESI
2214 //    EDI
2215 //    local1 ..
2216
2217 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2218 /// for a 16 byte align requirement.
2219 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2220                                                         SelectionDAG& DAG) {
2221   MachineFunction &MF = DAG.getMachineFunction();
2222   const TargetMachine &TM = MF.getTarget();
2223   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2224   unsigned StackAlignment = TFI.getStackAlignment();
2225   uint64_t AlignMask = StackAlignment - 1;
2226   int64_t Offset = StackSize;
2227   uint64_t SlotSize = TD->getPointerSize();
2228   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2229     // Number smaller than 12 so just add the difference.
2230     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2231   } else {
2232     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2233     Offset = ((~AlignMask) & Offset) + StackAlignment +
2234       (StackAlignment-SlotSize);
2235   }
2236   return Offset;
2237 }
2238
2239 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2240 /// for tail call optimization. Targets which want to do tail call
2241 /// optimization should implement this function.
2242 bool
2243 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2244                                                      CallingConv::ID CalleeCC,
2245                                                      bool isVarArg,
2246                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2247                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2248                                                      SelectionDAG& DAG) const {
2249   if (CalleeCC != CallingConv::Fast &&
2250       CalleeCC != CallingConv::C)
2251     return false;
2252
2253   // If -tailcallopt is specified, make fastcc functions tail-callable.
2254   const Function *CallerF = DAG.getMachineFunction().getFunction();
2255   if (PerformTailCallOpt) {
2256     if (CalleeCC == CallingConv::Fast &&
2257         CallerF->getCallingConv() == CalleeCC)
2258       return true;
2259     return false;
2260   }
2261
2262   // Do not tail call optimize vararg calls for now.
2263   if (isVarArg)
2264     return false;
2265
2266   // Look for obvious safe cases to perform tail call optimization.
2267   // If the callee takes no arguments then go on to check the results of the
2268   // call.
2269   if (!Outs.empty()) {
2270     // Check if stack adjustment is needed. For now, do not do this if any
2271     // argument is passed on the stack.
2272     SmallVector<CCValAssign, 16> ArgLocs;
2273     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2274                    ArgLocs, *DAG.getContext());
2275     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2276     if (CCInfo.getNextStackOffset())
2277       return false;
2278   }
2279
2280   // If the caller does not return a value, then this is obviously safe.
2281   // This is one case where it's safe to perform this optimization even
2282   // if the return types do not match.
2283   const Type *CallerRetTy = CallerF->getReturnType();
2284   if (CallerRetTy->isVoidTy())
2285     return true;
2286
2287   // If the return types match, then it's safe.
2288   // Don't tail call optimize recursive call.
2289   GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2290   if (!G) return false;  // FIXME: common external symbols?
2291   const Function *CalleeF = cast<Function>(G->getGlobal());
2292   const Type *CalleeRetTy = CalleeF->getReturnType();
2293   return CallerRetTy == CalleeRetTy;
2294 }
2295
2296 FastISel *
2297 X86TargetLowering::createFastISel(MachineFunction &mf, MachineModuleInfo *mmo,
2298                             DwarfWriter *dw,
2299                             DenseMap<const Value *, unsigned> &vm,
2300                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2301                             DenseMap<const AllocaInst *, int> &am
2302 #ifndef NDEBUG
2303                           , SmallSet<Instruction*, 8> &cil
2304 #endif
2305                                   ) {
2306   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2307 #ifndef NDEBUG
2308                              , cil
2309 #endif
2310                              );
2311 }
2312
2313
2314 //===----------------------------------------------------------------------===//
2315 //                           Other Lowering Hooks
2316 //===----------------------------------------------------------------------===//
2317
2318
2319 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2320   MachineFunction &MF = DAG.getMachineFunction();
2321   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2322   int ReturnAddrIndex = FuncInfo->getRAIndex();
2323
2324   if (ReturnAddrIndex == 0) {
2325     // Set up a frame object for the return address.
2326     uint64_t SlotSize = TD->getPointerSize();
2327     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2328                                                            true, false);
2329     FuncInfo->setRAIndex(ReturnAddrIndex);
2330   }
2331
2332   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2333 }
2334
2335
2336 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2337                                        bool hasSymbolicDisplacement) {
2338   // Offset should fit into 32 bit immediate field.
2339   if (!isInt32(Offset))
2340     return false;
2341
2342   // If we don't have a symbolic displacement - we don't have any extra
2343   // restrictions.
2344   if (!hasSymbolicDisplacement)
2345     return true;
2346
2347   // FIXME: Some tweaks might be needed for medium code model.
2348   if (M != CodeModel::Small && M != CodeModel::Kernel)
2349     return false;
2350
2351   // For small code model we assume that latest object is 16MB before end of 31
2352   // bits boundary. We may also accept pretty large negative constants knowing
2353   // that all objects are in the positive half of address space.
2354   if (M == CodeModel::Small && Offset < 16*1024*1024)
2355     return true;
2356
2357   // For kernel code model we know that all object resist in the negative half
2358   // of 32bits address space. We may not accept negative offsets, since they may
2359   // be just off and we may accept pretty large positive ones.
2360   if (M == CodeModel::Kernel && Offset > 0)
2361     return true;
2362
2363   return false;
2364 }
2365
2366 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2367 /// specific condition code, returning the condition code and the LHS/RHS of the
2368 /// comparison to make.
2369 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2370                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2371   if (!isFP) {
2372     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2373       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2374         // X > -1   -> X == 0, jump !sign.
2375         RHS = DAG.getConstant(0, RHS.getValueType());
2376         return X86::COND_NS;
2377       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2378         // X < 0   -> X == 0, jump on sign.
2379         return X86::COND_S;
2380       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2381         // X < 1   -> X <= 0
2382         RHS = DAG.getConstant(0, RHS.getValueType());
2383         return X86::COND_LE;
2384       }
2385     }
2386
2387     switch (SetCCOpcode) {
2388     default: llvm_unreachable("Invalid integer condition!");
2389     case ISD::SETEQ:  return X86::COND_E;
2390     case ISD::SETGT:  return X86::COND_G;
2391     case ISD::SETGE:  return X86::COND_GE;
2392     case ISD::SETLT:  return X86::COND_L;
2393     case ISD::SETLE:  return X86::COND_LE;
2394     case ISD::SETNE:  return X86::COND_NE;
2395     case ISD::SETULT: return X86::COND_B;
2396     case ISD::SETUGT: return X86::COND_A;
2397     case ISD::SETULE: return X86::COND_BE;
2398     case ISD::SETUGE: return X86::COND_AE;
2399     }
2400   }
2401
2402   // First determine if it is required or is profitable to flip the operands.
2403
2404   // If LHS is a foldable load, but RHS is not, flip the condition.
2405   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2406       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2407     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2408     std::swap(LHS, RHS);
2409   }
2410
2411   switch (SetCCOpcode) {
2412   default: break;
2413   case ISD::SETOLT:
2414   case ISD::SETOLE:
2415   case ISD::SETUGT:
2416   case ISD::SETUGE:
2417     std::swap(LHS, RHS);
2418     break;
2419   }
2420
2421   // On a floating point condition, the flags are set as follows:
2422   // ZF  PF  CF   op
2423   //  0 | 0 | 0 | X > Y
2424   //  0 | 0 | 1 | X < Y
2425   //  1 | 0 | 0 | X == Y
2426   //  1 | 1 | 1 | unordered
2427   switch (SetCCOpcode) {
2428   default: llvm_unreachable("Condcode should be pre-legalized away");
2429   case ISD::SETUEQ:
2430   case ISD::SETEQ:   return X86::COND_E;
2431   case ISD::SETOLT:              // flipped
2432   case ISD::SETOGT:
2433   case ISD::SETGT:   return X86::COND_A;
2434   case ISD::SETOLE:              // flipped
2435   case ISD::SETOGE:
2436   case ISD::SETGE:   return X86::COND_AE;
2437   case ISD::SETUGT:              // flipped
2438   case ISD::SETULT:
2439   case ISD::SETLT:   return X86::COND_B;
2440   case ISD::SETUGE:              // flipped
2441   case ISD::SETULE:
2442   case ISD::SETLE:   return X86::COND_BE;
2443   case ISD::SETONE:
2444   case ISD::SETNE:   return X86::COND_NE;
2445   case ISD::SETUO:   return X86::COND_P;
2446   case ISD::SETO:    return X86::COND_NP;
2447   case ISD::SETOEQ:
2448   case ISD::SETUNE:  return X86::COND_INVALID;
2449   }
2450 }
2451
2452 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2453 /// code. Current x86 isa includes the following FP cmov instructions:
2454 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2455 static bool hasFPCMov(unsigned X86CC) {
2456   switch (X86CC) {
2457   default:
2458     return false;
2459   case X86::COND_B:
2460   case X86::COND_BE:
2461   case X86::COND_E:
2462   case X86::COND_P:
2463   case X86::COND_A:
2464   case X86::COND_AE:
2465   case X86::COND_NE:
2466   case X86::COND_NP:
2467     return true;
2468   }
2469 }
2470
2471 /// isFPImmLegal - Returns true if the target can instruction select the
2472 /// specified FP immediate natively. If false, the legalizer will
2473 /// materialize the FP immediate as a load from a constant pool.
2474 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2475   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2476     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2477       return true;
2478   }
2479   return false;
2480 }
2481
2482 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2483 /// the specified range (L, H].
2484 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2485   return (Val < 0) || (Val >= Low && Val < Hi);
2486 }
2487
2488 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2489 /// specified value.
2490 static bool isUndefOrEqual(int Val, int CmpVal) {
2491   if (Val < 0 || Val == CmpVal)
2492     return true;
2493   return false;
2494 }
2495
2496 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2497 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2498 /// the second operand.
2499 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2500   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2501     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2502   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2503     return (Mask[0] < 2 && Mask[1] < 2);
2504   return false;
2505 }
2506
2507 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2508   SmallVector<int, 8> M;
2509   N->getMask(M);
2510   return ::isPSHUFDMask(M, N->getValueType(0));
2511 }
2512
2513 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2514 /// is suitable for input to PSHUFHW.
2515 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2516   if (VT != MVT::v8i16)
2517     return false;
2518
2519   // Lower quadword copied in order or undef.
2520   for (int i = 0; i != 4; ++i)
2521     if (Mask[i] >= 0 && Mask[i] != i)
2522       return false;
2523
2524   // Upper quadword shuffled.
2525   for (int i = 4; i != 8; ++i)
2526     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2527       return false;
2528
2529   return true;
2530 }
2531
2532 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2533   SmallVector<int, 8> M;
2534   N->getMask(M);
2535   return ::isPSHUFHWMask(M, N->getValueType(0));
2536 }
2537
2538 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2539 /// is suitable for input to PSHUFLW.
2540 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2541   if (VT != MVT::v8i16)
2542     return false;
2543
2544   // Upper quadword copied in order.
2545   for (int i = 4; i != 8; ++i)
2546     if (Mask[i] >= 0 && Mask[i] != i)
2547       return false;
2548
2549   // Lower quadword shuffled.
2550   for (int i = 0; i != 4; ++i)
2551     if (Mask[i] >= 4)
2552       return false;
2553
2554   return true;
2555 }
2556
2557 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2558   SmallVector<int, 8> M;
2559   N->getMask(M);
2560   return ::isPSHUFLWMask(M, N->getValueType(0));
2561 }
2562
2563 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2564 /// is suitable for input to PALIGNR.
2565 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2566                           bool hasSSSE3) {
2567   int i, e = VT.getVectorNumElements();
2568
2569   // Do not handle v2i64 / v2f64 shuffles with palignr.
2570   if (e < 4 || !hasSSSE3)
2571     return false;
2572
2573   for (i = 0; i != e; ++i)
2574     if (Mask[i] >= 0)
2575       break;
2576
2577   // All undef, not a palignr.
2578   if (i == e)
2579     return false;
2580
2581   // Determine if it's ok to perform a palignr with only the LHS, since we
2582   // don't have access to the actual shuffle elements to see if RHS is undef.
2583   bool Unary = Mask[i] < (int)e;
2584   bool NeedsUnary = false;
2585
2586   int s = Mask[i] - i;
2587
2588   // Check the rest of the elements to see if they are consecutive.
2589   for (++i; i != e; ++i) {
2590     int m = Mask[i];
2591     if (m < 0)
2592       continue;
2593
2594     Unary = Unary && (m < (int)e);
2595     NeedsUnary = NeedsUnary || (m < s);
2596
2597     if (NeedsUnary && !Unary)
2598       return false;
2599     if (Unary && m != ((s+i) & (e-1)))
2600       return false;
2601     if (!Unary && m != (s+i))
2602       return false;
2603   }
2604   return true;
2605 }
2606
2607 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2608   SmallVector<int, 8> M;
2609   N->getMask(M);
2610   return ::isPALIGNRMask(M, N->getValueType(0), true);
2611 }
2612
2613 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2614 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2615 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2616   int NumElems = VT.getVectorNumElements();
2617   if (NumElems != 2 && NumElems != 4)
2618     return false;
2619
2620   int Half = NumElems / 2;
2621   for (int i = 0; i < Half; ++i)
2622     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2623       return false;
2624   for (int i = Half; i < NumElems; ++i)
2625     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2626       return false;
2627
2628   return true;
2629 }
2630
2631 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2632   SmallVector<int, 8> M;
2633   N->getMask(M);
2634   return ::isSHUFPMask(M, N->getValueType(0));
2635 }
2636
2637 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2638 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2639 /// half elements to come from vector 1 (which would equal the dest.) and
2640 /// the upper half to come from vector 2.
2641 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2642   int NumElems = VT.getVectorNumElements();
2643
2644   if (NumElems != 2 && NumElems != 4)
2645     return false;
2646
2647   int Half = NumElems / 2;
2648   for (int i = 0; i < Half; ++i)
2649     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2650       return false;
2651   for (int i = Half; i < NumElems; ++i)
2652     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2653       return false;
2654   return true;
2655 }
2656
2657 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2658   SmallVector<int, 8> M;
2659   N->getMask(M);
2660   return isCommutedSHUFPMask(M, N->getValueType(0));
2661 }
2662
2663 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2664 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2665 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2666   if (N->getValueType(0).getVectorNumElements() != 4)
2667     return false;
2668
2669   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2670   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2671          isUndefOrEqual(N->getMaskElt(1), 7) &&
2672          isUndefOrEqual(N->getMaskElt(2), 2) &&
2673          isUndefOrEqual(N->getMaskElt(3), 3);
2674 }
2675
2676 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2677 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2678 /// <2, 3, 2, 3>
2679 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2680   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2681
2682   if (NumElems != 4)
2683     return false;
2684
2685   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2686   isUndefOrEqual(N->getMaskElt(1), 3) &&
2687   isUndefOrEqual(N->getMaskElt(2), 2) &&
2688   isUndefOrEqual(N->getMaskElt(3), 3);
2689 }
2690
2691 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2692 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2693 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2694   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2695
2696   if (NumElems != 2 && NumElems != 4)
2697     return false;
2698
2699   for (unsigned i = 0; i < NumElems/2; ++i)
2700     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2701       return false;
2702
2703   for (unsigned i = NumElems/2; i < NumElems; ++i)
2704     if (!isUndefOrEqual(N->getMaskElt(i), i))
2705       return false;
2706
2707   return true;
2708 }
2709
2710 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2711 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2712 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2713   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2714
2715   if (NumElems != 2 && NumElems != 4)
2716     return false;
2717
2718   for (unsigned i = 0; i < NumElems/2; ++i)
2719     if (!isUndefOrEqual(N->getMaskElt(i), i))
2720       return false;
2721
2722   for (unsigned i = 0; i < NumElems/2; ++i)
2723     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2724       return false;
2725
2726   return true;
2727 }
2728
2729 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2730 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2731 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2732                          bool V2IsSplat = false) {
2733   int NumElts = VT.getVectorNumElements();
2734   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2735     return false;
2736
2737   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2738     int BitI  = Mask[i];
2739     int BitI1 = Mask[i+1];
2740     if (!isUndefOrEqual(BitI, j))
2741       return false;
2742     if (V2IsSplat) {
2743       if (!isUndefOrEqual(BitI1, NumElts))
2744         return false;
2745     } else {
2746       if (!isUndefOrEqual(BitI1, j + NumElts))
2747         return false;
2748     }
2749   }
2750   return true;
2751 }
2752
2753 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2754   SmallVector<int, 8> M;
2755   N->getMask(M);
2756   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2757 }
2758
2759 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2760 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2761 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2762                          bool V2IsSplat = false) {
2763   int NumElts = VT.getVectorNumElements();
2764   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2765     return false;
2766
2767   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2768     int BitI  = Mask[i];
2769     int BitI1 = Mask[i+1];
2770     if (!isUndefOrEqual(BitI, j + NumElts/2))
2771       return false;
2772     if (V2IsSplat) {
2773       if (isUndefOrEqual(BitI1, NumElts))
2774         return false;
2775     } else {
2776       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2777         return false;
2778     }
2779   }
2780   return true;
2781 }
2782
2783 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2784   SmallVector<int, 8> M;
2785   N->getMask(M);
2786   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2787 }
2788
2789 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2790 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2791 /// <0, 0, 1, 1>
2792 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2793   int NumElems = VT.getVectorNumElements();
2794   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2795     return false;
2796
2797   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2798     int BitI  = Mask[i];
2799     int BitI1 = Mask[i+1];
2800     if (!isUndefOrEqual(BitI, j))
2801       return false;
2802     if (!isUndefOrEqual(BitI1, j))
2803       return false;
2804   }
2805   return true;
2806 }
2807
2808 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2809   SmallVector<int, 8> M;
2810   N->getMask(M);
2811   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2812 }
2813
2814 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2815 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2816 /// <2, 2, 3, 3>
2817 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2818   int NumElems = VT.getVectorNumElements();
2819   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2820     return false;
2821
2822   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2823     int BitI  = Mask[i];
2824     int BitI1 = Mask[i+1];
2825     if (!isUndefOrEqual(BitI, j))
2826       return false;
2827     if (!isUndefOrEqual(BitI1, j))
2828       return false;
2829   }
2830   return true;
2831 }
2832
2833 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2834   SmallVector<int, 8> M;
2835   N->getMask(M);
2836   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2837 }
2838
2839 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2840 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2841 /// MOVSD, and MOVD, i.e. setting the lowest element.
2842 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2843   if (VT.getVectorElementType().getSizeInBits() < 32)
2844     return false;
2845
2846   int NumElts = VT.getVectorNumElements();
2847
2848   if (!isUndefOrEqual(Mask[0], NumElts))
2849     return false;
2850
2851   for (int i = 1; i < NumElts; ++i)
2852     if (!isUndefOrEqual(Mask[i], i))
2853       return false;
2854
2855   return true;
2856 }
2857
2858 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2859   SmallVector<int, 8> M;
2860   N->getMask(M);
2861   return ::isMOVLMask(M, N->getValueType(0));
2862 }
2863
2864 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2865 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2866 /// element of vector 2 and the other elements to come from vector 1 in order.
2867 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2868                                bool V2IsSplat = false, bool V2IsUndef = false) {
2869   int NumOps = VT.getVectorNumElements();
2870   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2871     return false;
2872
2873   if (!isUndefOrEqual(Mask[0], 0))
2874     return false;
2875
2876   for (int i = 1; i < NumOps; ++i)
2877     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2878           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2879           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2880       return false;
2881
2882   return true;
2883 }
2884
2885 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2886                            bool V2IsUndef = false) {
2887   SmallVector<int, 8> M;
2888   N->getMask(M);
2889   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2890 }
2891
2892 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2893 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2894 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2895   if (N->getValueType(0).getVectorNumElements() != 4)
2896     return false;
2897
2898   // Expect 1, 1, 3, 3
2899   for (unsigned i = 0; i < 2; ++i) {
2900     int Elt = N->getMaskElt(i);
2901     if (Elt >= 0 && Elt != 1)
2902       return false;
2903   }
2904
2905   bool HasHi = false;
2906   for (unsigned i = 2; i < 4; ++i) {
2907     int Elt = N->getMaskElt(i);
2908     if (Elt >= 0 && Elt != 3)
2909       return false;
2910     if (Elt == 3)
2911       HasHi = true;
2912   }
2913   // Don't use movshdup if it can be done with a shufps.
2914   // FIXME: verify that matching u, u, 3, 3 is what we want.
2915   return HasHi;
2916 }
2917
2918 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2919 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2920 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2921   if (N->getValueType(0).getVectorNumElements() != 4)
2922     return false;
2923
2924   // Expect 0, 0, 2, 2
2925   for (unsigned i = 0; i < 2; ++i)
2926     if (N->getMaskElt(i) > 0)
2927       return false;
2928
2929   bool HasHi = false;
2930   for (unsigned i = 2; i < 4; ++i) {
2931     int Elt = N->getMaskElt(i);
2932     if (Elt >= 0 && Elt != 2)
2933       return false;
2934     if (Elt == 2)
2935       HasHi = true;
2936   }
2937   // Don't use movsldup if it can be done with a shufps.
2938   return HasHi;
2939 }
2940
2941 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2942 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2943 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2944   int e = N->getValueType(0).getVectorNumElements() / 2;
2945
2946   for (int i = 0; i < e; ++i)
2947     if (!isUndefOrEqual(N->getMaskElt(i), i))
2948       return false;
2949   for (int i = 0; i < e; ++i)
2950     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2951       return false;
2952   return true;
2953 }
2954
2955 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2956 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
2957 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2958   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2959   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2960
2961   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2962   unsigned Mask = 0;
2963   for (int i = 0; i < NumOperands; ++i) {
2964     int Val = SVOp->getMaskElt(NumOperands-i-1);
2965     if (Val < 0) Val = 0;
2966     if (Val >= NumOperands) Val -= NumOperands;
2967     Mask |= Val;
2968     if (i != NumOperands - 1)
2969       Mask <<= Shift;
2970   }
2971   return Mask;
2972 }
2973
2974 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2975 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
2976 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2977   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2978   unsigned Mask = 0;
2979   // 8 nodes, but we only care about the last 4.
2980   for (unsigned i = 7; i >= 4; --i) {
2981     int Val = SVOp->getMaskElt(i);
2982     if (Val >= 0)
2983       Mask |= (Val - 4);
2984     if (i != 4)
2985       Mask <<= 2;
2986   }
2987   return Mask;
2988 }
2989
2990 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2991 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
2992 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2993   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2994   unsigned Mask = 0;
2995   // 8 nodes, but we only care about the first 4.
2996   for (int i = 3; i >= 0; --i) {
2997     int Val = SVOp->getMaskElt(i);
2998     if (Val >= 0)
2999       Mask |= Val;
3000     if (i != 0)
3001       Mask <<= 2;
3002   }
3003   return Mask;
3004 }
3005
3006 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3007 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3008 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3009   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3010   EVT VVT = N->getValueType(0);
3011   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3012   int Val = 0;
3013
3014   unsigned i, e;
3015   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3016     Val = SVOp->getMaskElt(i);
3017     if (Val >= 0)
3018       break;
3019   }
3020   return (Val - i) * EltSize;
3021 }
3022
3023 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3024 /// constant +0.0.
3025 bool X86::isZeroNode(SDValue Elt) {
3026   return ((isa<ConstantSDNode>(Elt) &&
3027            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3028           (isa<ConstantFPSDNode>(Elt) &&
3029            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3030 }
3031
3032 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3033 /// their permute mask.
3034 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3035                                     SelectionDAG &DAG) {
3036   EVT VT = SVOp->getValueType(0);
3037   unsigned NumElems = VT.getVectorNumElements();
3038   SmallVector<int, 8> MaskVec;
3039
3040   for (unsigned i = 0; i != NumElems; ++i) {
3041     int idx = SVOp->getMaskElt(i);
3042     if (idx < 0)
3043       MaskVec.push_back(idx);
3044     else if (idx < (int)NumElems)
3045       MaskVec.push_back(idx + NumElems);
3046     else
3047       MaskVec.push_back(idx - NumElems);
3048   }
3049   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3050                               SVOp->getOperand(0), &MaskVec[0]);
3051 }
3052
3053 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3054 /// the two vector operands have swapped position.
3055 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3056   unsigned NumElems = VT.getVectorNumElements();
3057   for (unsigned i = 0; i != NumElems; ++i) {
3058     int idx = Mask[i];
3059     if (idx < 0)
3060       continue;
3061     else if (idx < (int)NumElems)
3062       Mask[i] = idx + NumElems;
3063     else
3064       Mask[i] = idx - NumElems;
3065   }
3066 }
3067
3068 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3069 /// match movhlps. The lower half elements should come from upper half of
3070 /// V1 (and in order), and the upper half elements should come from the upper
3071 /// half of V2 (and in order).
3072 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3073   if (Op->getValueType(0).getVectorNumElements() != 4)
3074     return false;
3075   for (unsigned i = 0, e = 2; i != e; ++i)
3076     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3077       return false;
3078   for (unsigned i = 2; i != 4; ++i)
3079     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3080       return false;
3081   return true;
3082 }
3083
3084 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3085 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3086 /// required.
3087 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3088   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3089     return false;
3090   N = N->getOperand(0).getNode();
3091   if (!ISD::isNON_EXTLoad(N))
3092     return false;
3093   if (LD)
3094     *LD = cast<LoadSDNode>(N);
3095   return true;
3096 }
3097
3098 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3099 /// match movlp{s|d}. The lower half elements should come from lower half of
3100 /// V1 (and in order), and the upper half elements should come from the upper
3101 /// half of V2 (and in order). And since V1 will become the source of the
3102 /// MOVLP, it must be either a vector load or a scalar load to vector.
3103 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3104                                ShuffleVectorSDNode *Op) {
3105   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3106     return false;
3107   // Is V2 is a vector load, don't do this transformation. We will try to use
3108   // load folding shufps op.
3109   if (ISD::isNON_EXTLoad(V2))
3110     return false;
3111
3112   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3113
3114   if (NumElems != 2 && NumElems != 4)
3115     return false;
3116   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3117     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3118       return false;
3119   for (unsigned i = NumElems/2; i != NumElems; ++i)
3120     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3121       return false;
3122   return true;
3123 }
3124
3125 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3126 /// all the same.
3127 static bool isSplatVector(SDNode *N) {
3128   if (N->getOpcode() != ISD::BUILD_VECTOR)
3129     return false;
3130
3131   SDValue SplatValue = N->getOperand(0);
3132   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3133     if (N->getOperand(i) != SplatValue)
3134       return false;
3135   return true;
3136 }
3137
3138 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3139 /// to an zero vector.
3140 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3141 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3142   SDValue V1 = N->getOperand(0);
3143   SDValue V2 = N->getOperand(1);
3144   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3145   for (unsigned i = 0; i != NumElems; ++i) {
3146     int Idx = N->getMaskElt(i);
3147     if (Idx >= (int)NumElems) {
3148       unsigned Opc = V2.getOpcode();
3149       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3150         continue;
3151       if (Opc != ISD::BUILD_VECTOR ||
3152           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3153         return false;
3154     } else if (Idx >= 0) {
3155       unsigned Opc = V1.getOpcode();
3156       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3157         continue;
3158       if (Opc != ISD::BUILD_VECTOR ||
3159           !X86::isZeroNode(V1.getOperand(Idx)))
3160         return false;
3161     }
3162   }
3163   return true;
3164 }
3165
3166 /// getZeroVector - Returns a vector of specified type with all zero elements.
3167 ///
3168 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3169                              DebugLoc dl) {
3170   assert(VT.isVector() && "Expected a vector type");
3171
3172   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3173   // type.  This ensures they get CSE'd.
3174   SDValue Vec;
3175   if (VT.getSizeInBits() == 64) { // MMX
3176     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3177     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3178   } else if (HasSSE2) {  // SSE2
3179     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3180     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3181   } else { // SSE1
3182     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3183     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3184   }
3185   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3186 }
3187
3188 /// getOnesVector - Returns a vector of specified type with all bits set.
3189 ///
3190 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3191   assert(VT.isVector() && "Expected a vector type");
3192
3193   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3194   // type.  This ensures they get CSE'd.
3195   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3196   SDValue Vec;
3197   if (VT.getSizeInBits() == 64)  // MMX
3198     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3199   else                                              // SSE
3200     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3201   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3202 }
3203
3204
3205 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3206 /// that point to V2 points to its first element.
3207 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3208   EVT VT = SVOp->getValueType(0);
3209   unsigned NumElems = VT.getVectorNumElements();
3210
3211   bool Changed = false;
3212   SmallVector<int, 8> MaskVec;
3213   SVOp->getMask(MaskVec);
3214
3215   for (unsigned i = 0; i != NumElems; ++i) {
3216     if (MaskVec[i] > (int)NumElems) {
3217       MaskVec[i] = NumElems;
3218       Changed = true;
3219     }
3220   }
3221   if (Changed)
3222     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3223                                 SVOp->getOperand(1), &MaskVec[0]);
3224   return SDValue(SVOp, 0);
3225 }
3226
3227 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3228 /// operation of specified width.
3229 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3230                        SDValue V2) {
3231   unsigned NumElems = VT.getVectorNumElements();
3232   SmallVector<int, 8> Mask;
3233   Mask.push_back(NumElems);
3234   for (unsigned i = 1; i != NumElems; ++i)
3235     Mask.push_back(i);
3236   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3237 }
3238
3239 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3240 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3241                           SDValue V2) {
3242   unsigned NumElems = VT.getVectorNumElements();
3243   SmallVector<int, 8> Mask;
3244   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3245     Mask.push_back(i);
3246     Mask.push_back(i + NumElems);
3247   }
3248   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3249 }
3250
3251 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3252 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3253                           SDValue V2) {
3254   unsigned NumElems = VT.getVectorNumElements();
3255   unsigned Half = NumElems/2;
3256   SmallVector<int, 8> Mask;
3257   for (unsigned i = 0; i != Half; ++i) {
3258     Mask.push_back(i + Half);
3259     Mask.push_back(i + NumElems + Half);
3260   }
3261   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3262 }
3263
3264 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3265 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3266                             bool HasSSE2) {
3267   if (SV->getValueType(0).getVectorNumElements() <= 4)
3268     return SDValue(SV, 0);
3269
3270   EVT PVT = MVT::v4f32;
3271   EVT VT = SV->getValueType(0);
3272   DebugLoc dl = SV->getDebugLoc();
3273   SDValue V1 = SV->getOperand(0);
3274   int NumElems = VT.getVectorNumElements();
3275   int EltNo = SV->getSplatIndex();
3276
3277   // unpack elements to the correct location
3278   while (NumElems > 4) {
3279     if (EltNo < NumElems/2) {
3280       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3281     } else {
3282       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3283       EltNo -= NumElems/2;
3284     }
3285     NumElems >>= 1;
3286   }
3287
3288   // Perform the splat.
3289   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3290   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3291   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3292   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3293 }
3294
3295 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3296 /// vector of zero or undef vector.  This produces a shuffle where the low
3297 /// element of V2 is swizzled into the zero/undef vector, landing at element
3298 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3299 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3300                                              bool isZero, bool HasSSE2,
3301                                              SelectionDAG &DAG) {
3302   EVT VT = V2.getValueType();
3303   SDValue V1 = isZero
3304     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3305   unsigned NumElems = VT.getVectorNumElements();
3306   SmallVector<int, 16> MaskVec;
3307   for (unsigned i = 0; i != NumElems; ++i)
3308     // If this is the insertion idx, put the low elt of V2 here.
3309     MaskVec.push_back(i == Idx ? NumElems : i);
3310   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3311 }
3312
3313 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3314 /// a shuffle that is zero.
3315 static
3316 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3317                                   bool Low, SelectionDAG &DAG) {
3318   unsigned NumZeros = 0;
3319   for (int i = 0; i < NumElems; ++i) {
3320     unsigned Index = Low ? i : NumElems-i-1;
3321     int Idx = SVOp->getMaskElt(Index);
3322     if (Idx < 0) {
3323       ++NumZeros;
3324       continue;
3325     }
3326     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3327     if (Elt.getNode() && X86::isZeroNode(Elt))
3328       ++NumZeros;
3329     else
3330       break;
3331   }
3332   return NumZeros;
3333 }
3334
3335 /// isVectorShift - Returns true if the shuffle can be implemented as a
3336 /// logical left or right shift of a vector.
3337 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3338 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3339                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3340   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3341
3342   isLeft = true;
3343   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3344   if (!NumZeros) {
3345     isLeft = false;
3346     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3347     if (!NumZeros)
3348       return false;
3349   }
3350   bool SeenV1 = false;
3351   bool SeenV2 = false;
3352   for (int i = NumZeros; i < NumElems; ++i) {
3353     int Val = isLeft ? (i - NumZeros) : i;
3354     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3355     if (Idx < 0)
3356       continue;
3357     if (Idx < NumElems)
3358       SeenV1 = true;
3359     else {
3360       Idx -= NumElems;
3361       SeenV2 = true;
3362     }
3363     if (Idx != Val)
3364       return false;
3365   }
3366   if (SeenV1 && SeenV2)
3367     return false;
3368
3369   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3370   ShAmt = NumZeros;
3371   return true;
3372 }
3373
3374
3375 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3376 ///
3377 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3378                                        unsigned NumNonZero, unsigned NumZero,
3379                                        SelectionDAG &DAG, TargetLowering &TLI) {
3380   if (NumNonZero > 8)
3381     return SDValue();
3382
3383   DebugLoc dl = Op.getDebugLoc();
3384   SDValue V(0, 0);
3385   bool First = true;
3386   for (unsigned i = 0; i < 16; ++i) {
3387     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3388     if (ThisIsNonZero && First) {
3389       if (NumZero)
3390         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3391       else
3392         V = DAG.getUNDEF(MVT::v8i16);
3393       First = false;
3394     }
3395
3396     if ((i & 1) != 0) {
3397       SDValue ThisElt(0, 0), LastElt(0, 0);
3398       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3399       if (LastIsNonZero) {
3400         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3401                               MVT::i16, Op.getOperand(i-1));
3402       }
3403       if (ThisIsNonZero) {
3404         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3405         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3406                               ThisElt, DAG.getConstant(8, MVT::i8));
3407         if (LastIsNonZero)
3408           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3409       } else
3410         ThisElt = LastElt;
3411
3412       if (ThisElt.getNode())
3413         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3414                         DAG.getIntPtrConstant(i/2));
3415     }
3416   }
3417
3418   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3419 }
3420
3421 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3422 ///
3423 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3424                                        unsigned NumNonZero, unsigned NumZero,
3425                                        SelectionDAG &DAG, TargetLowering &TLI) {
3426   if (NumNonZero > 4)
3427     return SDValue();
3428
3429   DebugLoc dl = Op.getDebugLoc();
3430   SDValue V(0, 0);
3431   bool First = true;
3432   for (unsigned i = 0; i < 8; ++i) {
3433     bool isNonZero = (NonZeros & (1 << i)) != 0;
3434     if (isNonZero) {
3435       if (First) {
3436         if (NumZero)
3437           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3438         else
3439           V = DAG.getUNDEF(MVT::v8i16);
3440         First = false;
3441       }
3442       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3443                       MVT::v8i16, V, Op.getOperand(i),
3444                       DAG.getIntPtrConstant(i));
3445     }
3446   }
3447
3448   return V;
3449 }
3450
3451 /// getVShift - Return a vector logical shift node.
3452 ///
3453 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3454                          unsigned NumBits, SelectionDAG &DAG,
3455                          const TargetLowering &TLI, DebugLoc dl) {
3456   bool isMMX = VT.getSizeInBits() == 64;
3457   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3458   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3459   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3460   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3461                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3462                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3463 }
3464
3465 SDValue
3466 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3467                                           SelectionDAG &DAG) {
3468
3469   // Check if the scalar load can be widened into a vector load. And if
3470   // the address is "base + cst" see if the cst can be "absorbed" into
3471   // the shuffle mask.
3472   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3473     SDValue Ptr = LD->getBasePtr();
3474     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3475       return SDValue();
3476     EVT PVT = LD->getValueType(0);
3477     if (PVT != MVT::i32 && PVT != MVT::f32)
3478       return SDValue();
3479
3480     int FI = -1;
3481     int64_t Offset = 0;
3482     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3483       FI = FINode->getIndex();
3484       Offset = 0;
3485     } else if (Ptr.getOpcode() == ISD::ADD &&
3486                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3487                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3488       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3489       Offset = Ptr.getConstantOperandVal(1);
3490       Ptr = Ptr.getOperand(0);
3491     } else {
3492       return SDValue();
3493     }
3494
3495     SDValue Chain = LD->getChain();
3496     // Make sure the stack object alignment is at least 16.
3497     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3498     if (DAG.InferPtrAlignment(Ptr) < 16) {
3499       if (MFI->isFixedObjectIndex(FI)) {
3500         // Can't change the alignment. FIXME: It's possible to compute
3501         // the exact stack offset and reference FI + adjust offset instead.
3502         // If someone *really* cares about this. That's the way to implement it.
3503         return SDValue();
3504       } else {
3505         MFI->setObjectAlignment(FI, 16);
3506       }
3507     }
3508
3509     // (Offset % 16) must be multiple of 4. Then address is then
3510     // Ptr + (Offset & ~15).
3511     if (Offset < 0)
3512       return SDValue();
3513     if ((Offset % 16) & 3)
3514       return SDValue();
3515     int64_t StartOffset = Offset & ~15;
3516     if (StartOffset)
3517       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3518                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3519
3520     int EltNo = (Offset - StartOffset) >> 2;
3521     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3522     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3523     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0);
3524     // Canonicalize it to a v4i32 shuffle.
3525     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3526     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3527                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3528                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3529   }
3530
3531   return SDValue();
3532 }
3533
3534 SDValue
3535 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3536   DebugLoc dl = Op.getDebugLoc();
3537   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3538   if (ISD::isBuildVectorAllZeros(Op.getNode())
3539       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3540     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3541     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3542     // eliminated on x86-32 hosts.
3543     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3544       return Op;
3545
3546     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3547       return getOnesVector(Op.getValueType(), DAG, dl);
3548     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3549   }
3550
3551   EVT VT = Op.getValueType();
3552   EVT ExtVT = VT.getVectorElementType();
3553   unsigned EVTBits = ExtVT.getSizeInBits();
3554
3555   unsigned NumElems = Op.getNumOperands();
3556   unsigned NumZero  = 0;
3557   unsigned NumNonZero = 0;
3558   unsigned NonZeros = 0;
3559   bool IsAllConstants = true;
3560   SmallSet<SDValue, 8> Values;
3561   for (unsigned i = 0; i < NumElems; ++i) {
3562     SDValue Elt = Op.getOperand(i);
3563     if (Elt.getOpcode() == ISD::UNDEF)
3564       continue;
3565     Values.insert(Elt);
3566     if (Elt.getOpcode() != ISD::Constant &&
3567         Elt.getOpcode() != ISD::ConstantFP)
3568       IsAllConstants = false;
3569     if (X86::isZeroNode(Elt))
3570       NumZero++;
3571     else {
3572       NonZeros |= (1 << i);
3573       NumNonZero++;
3574     }
3575   }
3576
3577   if (NumNonZero == 0) {
3578     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3579     return DAG.getUNDEF(VT);
3580   }
3581
3582   // Special case for single non-zero, non-undef, element.
3583   if (NumNonZero == 1) {
3584     unsigned Idx = CountTrailingZeros_32(NonZeros);
3585     SDValue Item = Op.getOperand(Idx);
3586
3587     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3588     // the value are obviously zero, truncate the value to i32 and do the
3589     // insertion that way.  Only do this if the value is non-constant or if the
3590     // value is a constant being inserted into element 0.  It is cheaper to do
3591     // a constant pool load than it is to do a movd + shuffle.
3592     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3593         (!IsAllConstants || Idx == 0)) {
3594       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3595         // Handle MMX and SSE both.
3596         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3597         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3598
3599         // Truncate the value (which may itself be a constant) to i32, and
3600         // convert it to a vector with movd (S2V+shuffle to zero extend).
3601         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3602         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3603         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3604                                            Subtarget->hasSSE2(), DAG);
3605
3606         // Now we have our 32-bit value zero extended in the low element of
3607         // a vector.  If Idx != 0, swizzle it into place.
3608         if (Idx != 0) {
3609           SmallVector<int, 4> Mask;
3610           Mask.push_back(Idx);
3611           for (unsigned i = 1; i != VecElts; ++i)
3612             Mask.push_back(i);
3613           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3614                                       DAG.getUNDEF(Item.getValueType()),
3615                                       &Mask[0]);
3616         }
3617         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3618       }
3619     }
3620
3621     // If we have a constant or non-constant insertion into the low element of
3622     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3623     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3624     // depending on what the source datatype is.
3625     if (Idx == 0) {
3626       if (NumZero == 0) {
3627         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3628       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3629           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3630         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3631         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3632         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3633                                            DAG);
3634       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3635         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3636         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3637         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3638         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3639                                            Subtarget->hasSSE2(), DAG);
3640         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3641       }
3642     }
3643
3644     // Is it a vector logical left shift?
3645     if (NumElems == 2 && Idx == 1 &&
3646         X86::isZeroNode(Op.getOperand(0)) &&
3647         !X86::isZeroNode(Op.getOperand(1))) {
3648       unsigned NumBits = VT.getSizeInBits();
3649       return getVShift(true, VT,
3650                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3651                                    VT, Op.getOperand(1)),
3652                        NumBits/2, DAG, *this, dl);
3653     }
3654
3655     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3656       return SDValue();
3657
3658     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3659     // is a non-constant being inserted into an element other than the low one,
3660     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3661     // movd/movss) to move this into the low element, then shuffle it into
3662     // place.
3663     if (EVTBits == 32) {
3664       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3665
3666       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3667       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3668                                          Subtarget->hasSSE2(), DAG);
3669       SmallVector<int, 8> MaskVec;
3670       for (unsigned i = 0; i < NumElems; i++)
3671         MaskVec.push_back(i == Idx ? 0 : 1);
3672       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3673     }
3674   }
3675
3676   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3677   if (Values.size() == 1) {
3678     if (EVTBits == 32) {
3679       // Instead of a shuffle like this:
3680       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3681       // Check if it's possible to issue this instead.
3682       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3683       unsigned Idx = CountTrailingZeros_32(NonZeros);
3684       SDValue Item = Op.getOperand(Idx);
3685       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3686         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3687     }
3688     return SDValue();
3689   }
3690
3691   // A vector full of immediates; various special cases are already
3692   // handled, so this is best done with a single constant-pool load.
3693   if (IsAllConstants)
3694     return SDValue();
3695
3696   // Let legalizer expand 2-wide build_vectors.
3697   if (EVTBits == 64) {
3698     if (NumNonZero == 1) {
3699       // One half is zero or undef.
3700       unsigned Idx = CountTrailingZeros_32(NonZeros);
3701       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3702                                  Op.getOperand(Idx));
3703       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3704                                          Subtarget->hasSSE2(), DAG);
3705     }
3706     return SDValue();
3707   }
3708
3709   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3710   if (EVTBits == 8 && NumElems == 16) {
3711     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3712                                         *this);
3713     if (V.getNode()) return V;
3714   }
3715
3716   if (EVTBits == 16 && NumElems == 8) {
3717     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3718                                         *this);
3719     if (V.getNode()) return V;
3720   }
3721
3722   // If element VT is == 32 bits, turn it into a number of shuffles.
3723   SmallVector<SDValue, 8> V;
3724   V.resize(NumElems);
3725   if (NumElems == 4 && NumZero > 0) {
3726     for (unsigned i = 0; i < 4; ++i) {
3727       bool isZero = !(NonZeros & (1 << i));
3728       if (isZero)
3729         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3730       else
3731         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3732     }
3733
3734     for (unsigned i = 0; i < 2; ++i) {
3735       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3736         default: break;
3737         case 0:
3738           V[i] = V[i*2];  // Must be a zero vector.
3739           break;
3740         case 1:
3741           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3742           break;
3743         case 2:
3744           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3745           break;
3746         case 3:
3747           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3748           break;
3749       }
3750     }
3751
3752     SmallVector<int, 8> MaskVec;
3753     bool Reverse = (NonZeros & 0x3) == 2;
3754     for (unsigned i = 0; i < 2; ++i)
3755       MaskVec.push_back(Reverse ? 1-i : i);
3756     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3757     for (unsigned i = 0; i < 2; ++i)
3758       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3759     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3760   }
3761
3762   if (Values.size() > 2) {
3763     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3764     // values to be inserted is equal to the number of elements, in which case
3765     // use the unpack code below in the hopes of matching the consecutive elts
3766     // load merge pattern for shuffles.
3767     // FIXME: We could probably just check that here directly.
3768     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3769         getSubtarget()->hasSSE41()) {
3770       V[0] = DAG.getUNDEF(VT);
3771       for (unsigned i = 0; i < NumElems; ++i)
3772         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3773           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3774                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3775       return V[0];
3776     }
3777     // Expand into a number of unpckl*.
3778     // e.g. for v4f32
3779     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3780     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3781     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3782     for (unsigned i = 0; i < NumElems; ++i)
3783       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3784     NumElems >>= 1;
3785     while (NumElems != 0) {
3786       for (unsigned i = 0; i < NumElems; ++i)
3787         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3788       NumElems >>= 1;
3789     }
3790     return V[0];
3791   }
3792
3793   return SDValue();
3794 }
3795
3796 SDValue
3797 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3798   // We support concatenate two MMX registers and place them in a MMX
3799   // register.  This is better than doing a stack convert.
3800   DebugLoc dl = Op.getDebugLoc();
3801   EVT ResVT = Op.getValueType();
3802   assert(Op.getNumOperands() == 2);
3803   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3804          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
3805   int Mask[2];
3806   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
3807   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3808   InVec = Op.getOperand(1);
3809   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3810     unsigned NumElts = ResVT.getVectorNumElements();
3811     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3812     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
3813                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
3814   } else {
3815     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
3816     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3817     Mask[0] = 0; Mask[1] = 2;
3818     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
3819   }
3820   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3821 }
3822
3823 // v8i16 shuffles - Prefer shuffles in the following order:
3824 // 1. [all]   pshuflw, pshufhw, optional move
3825 // 2. [ssse3] 1 x pshufb
3826 // 3. [ssse3] 2 x pshufb + 1 x por
3827 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3828 static
3829 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3830                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3831   SDValue V1 = SVOp->getOperand(0);
3832   SDValue V2 = SVOp->getOperand(1);
3833   DebugLoc dl = SVOp->getDebugLoc();
3834   SmallVector<int, 8> MaskVals;
3835
3836   // Determine if more than 1 of the words in each of the low and high quadwords
3837   // of the result come from the same quadword of one of the two inputs.  Undef
3838   // mask values count as coming from any quadword, for better codegen.
3839   SmallVector<unsigned, 4> LoQuad(4);
3840   SmallVector<unsigned, 4> HiQuad(4);
3841   BitVector InputQuads(4);
3842   for (unsigned i = 0; i < 8; ++i) {
3843     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3844     int EltIdx = SVOp->getMaskElt(i);
3845     MaskVals.push_back(EltIdx);
3846     if (EltIdx < 0) {
3847       ++Quad[0];
3848       ++Quad[1];
3849       ++Quad[2];
3850       ++Quad[3];
3851       continue;
3852     }
3853     ++Quad[EltIdx / 4];
3854     InputQuads.set(EltIdx / 4);
3855   }
3856
3857   int BestLoQuad = -1;
3858   unsigned MaxQuad = 1;
3859   for (unsigned i = 0; i < 4; ++i) {
3860     if (LoQuad[i] > MaxQuad) {
3861       BestLoQuad = i;
3862       MaxQuad = LoQuad[i];
3863     }
3864   }
3865
3866   int BestHiQuad = -1;
3867   MaxQuad = 1;
3868   for (unsigned i = 0; i < 4; ++i) {
3869     if (HiQuad[i] > MaxQuad) {
3870       BestHiQuad = i;
3871       MaxQuad = HiQuad[i];
3872     }
3873   }
3874
3875   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3876   // of the two input vectors, shuffle them into one input vector so only a
3877   // single pshufb instruction is necessary. If There are more than 2 input
3878   // quads, disable the next transformation since it does not help SSSE3.
3879   bool V1Used = InputQuads[0] || InputQuads[1];
3880   bool V2Used = InputQuads[2] || InputQuads[3];
3881   if (TLI.getSubtarget()->hasSSSE3()) {
3882     if (InputQuads.count() == 2 && V1Used && V2Used) {
3883       BestLoQuad = InputQuads.find_first();
3884       BestHiQuad = InputQuads.find_next(BestLoQuad);
3885     }
3886     if (InputQuads.count() > 2) {
3887       BestLoQuad = -1;
3888       BestHiQuad = -1;
3889     }
3890   }
3891
3892   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3893   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3894   // words from all 4 input quadwords.
3895   SDValue NewV;
3896   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3897     SmallVector<int, 8> MaskV;
3898     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3899     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3900     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3901                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3902                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3903     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3904
3905     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3906     // source words for the shuffle, to aid later transformations.
3907     bool AllWordsInNewV = true;
3908     bool InOrder[2] = { true, true };
3909     for (unsigned i = 0; i != 8; ++i) {
3910       int idx = MaskVals[i];
3911       if (idx != (int)i)
3912         InOrder[i/4] = false;
3913       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3914         continue;
3915       AllWordsInNewV = false;
3916       break;
3917     }
3918
3919     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3920     if (AllWordsInNewV) {
3921       for (int i = 0; i != 8; ++i) {
3922         int idx = MaskVals[i];
3923         if (idx < 0)
3924           continue;
3925         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3926         if ((idx != i) && idx < 4)
3927           pshufhw = false;
3928         if ((idx != i) && idx > 3)
3929           pshuflw = false;
3930       }
3931       V1 = NewV;
3932       V2Used = false;
3933       BestLoQuad = 0;
3934       BestHiQuad = 1;
3935     }
3936
3937     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3938     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3939     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3940       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3941                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3942     }
3943   }
3944
3945   // If we have SSSE3, and all words of the result are from 1 input vector,
3946   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3947   // is present, fall back to case 4.
3948   if (TLI.getSubtarget()->hasSSSE3()) {
3949     SmallVector<SDValue,16> pshufbMask;
3950
3951     // If we have elements from both input vectors, set the high bit of the
3952     // shuffle mask element to zero out elements that come from V2 in the V1
3953     // mask, and elements that come from V1 in the V2 mask, so that the two
3954     // results can be OR'd together.
3955     bool TwoInputs = V1Used && V2Used;
3956     for (unsigned i = 0; i != 8; ++i) {
3957       int EltIdx = MaskVals[i] * 2;
3958       if (TwoInputs && (EltIdx >= 16)) {
3959         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3960         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3961         continue;
3962       }
3963       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3964       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3965     }
3966     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3967     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3968                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3969                                  MVT::v16i8, &pshufbMask[0], 16));
3970     if (!TwoInputs)
3971       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3972
3973     // Calculate the shuffle mask for the second input, shuffle it, and
3974     // OR it with the first shuffled input.
3975     pshufbMask.clear();
3976     for (unsigned i = 0; i != 8; ++i) {
3977       int EltIdx = MaskVals[i] * 2;
3978       if (EltIdx < 16) {
3979         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3980         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3981         continue;
3982       }
3983       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3984       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3985     }
3986     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3987     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3988                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3989                                  MVT::v16i8, &pshufbMask[0], 16));
3990     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3991     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3992   }
3993
3994   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3995   // and update MaskVals with new element order.
3996   BitVector InOrder(8);
3997   if (BestLoQuad >= 0) {
3998     SmallVector<int, 8> MaskV;
3999     for (int i = 0; i != 4; ++i) {
4000       int idx = MaskVals[i];
4001       if (idx < 0) {
4002         MaskV.push_back(-1);
4003         InOrder.set(i);
4004       } else if ((idx / 4) == BestLoQuad) {
4005         MaskV.push_back(idx & 3);
4006         InOrder.set(i);
4007       } else {
4008         MaskV.push_back(-1);
4009       }
4010     }
4011     for (unsigned i = 4; i != 8; ++i)
4012       MaskV.push_back(i);
4013     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4014                                 &MaskV[0]);
4015   }
4016
4017   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4018   // and update MaskVals with the new element order.
4019   if (BestHiQuad >= 0) {
4020     SmallVector<int, 8> MaskV;
4021     for (unsigned i = 0; i != 4; ++i)
4022       MaskV.push_back(i);
4023     for (unsigned i = 4; i != 8; ++i) {
4024       int idx = MaskVals[i];
4025       if (idx < 0) {
4026         MaskV.push_back(-1);
4027         InOrder.set(i);
4028       } else if ((idx / 4) == BestHiQuad) {
4029         MaskV.push_back((idx & 3) + 4);
4030         InOrder.set(i);
4031       } else {
4032         MaskV.push_back(-1);
4033       }
4034     }
4035     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4036                                 &MaskV[0]);
4037   }
4038
4039   // In case BestHi & BestLo were both -1, which means each quadword has a word
4040   // from each of the four input quadwords, calculate the InOrder bitvector now
4041   // before falling through to the insert/extract cleanup.
4042   if (BestLoQuad == -1 && BestHiQuad == -1) {
4043     NewV = V1;
4044     for (int i = 0; i != 8; ++i)
4045       if (MaskVals[i] < 0 || MaskVals[i] == i)
4046         InOrder.set(i);
4047   }
4048
4049   // The other elements are put in the right place using pextrw and pinsrw.
4050   for (unsigned i = 0; i != 8; ++i) {
4051     if (InOrder[i])
4052       continue;
4053     int EltIdx = MaskVals[i];
4054     if (EltIdx < 0)
4055       continue;
4056     SDValue ExtOp = (EltIdx < 8)
4057     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4058                   DAG.getIntPtrConstant(EltIdx))
4059     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4060                   DAG.getIntPtrConstant(EltIdx - 8));
4061     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4062                        DAG.getIntPtrConstant(i));
4063   }
4064   return NewV;
4065 }
4066
4067 // v16i8 shuffles - Prefer shuffles in the following order:
4068 // 1. [ssse3] 1 x pshufb
4069 // 2. [ssse3] 2 x pshufb + 1 x por
4070 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4071 static
4072 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4073                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
4074   SDValue V1 = SVOp->getOperand(0);
4075   SDValue V2 = SVOp->getOperand(1);
4076   DebugLoc dl = SVOp->getDebugLoc();
4077   SmallVector<int, 16> MaskVals;
4078   SVOp->getMask(MaskVals);
4079
4080   // If we have SSSE3, case 1 is generated when all result bytes come from
4081   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4082   // present, fall back to case 3.
4083   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4084   bool V1Only = true;
4085   bool V2Only = true;
4086   for (unsigned i = 0; i < 16; ++i) {
4087     int EltIdx = MaskVals[i];
4088     if (EltIdx < 0)
4089       continue;
4090     if (EltIdx < 16)
4091       V2Only = false;
4092     else
4093       V1Only = false;
4094   }
4095
4096   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4097   if (TLI.getSubtarget()->hasSSSE3()) {
4098     SmallVector<SDValue,16> pshufbMask;
4099
4100     // If all result elements are from one input vector, then only translate
4101     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4102     //
4103     // Otherwise, we have elements from both input vectors, and must zero out
4104     // elements that come from V2 in the first mask, and V1 in the second mask
4105     // so that we can OR them together.
4106     bool TwoInputs = !(V1Only || V2Only);
4107     for (unsigned i = 0; i != 16; ++i) {
4108       int EltIdx = MaskVals[i];
4109       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4110         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4111         continue;
4112       }
4113       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4114     }
4115     // If all the elements are from V2, assign it to V1 and return after
4116     // building the first pshufb.
4117     if (V2Only)
4118       V1 = V2;
4119     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4120                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4121                                  MVT::v16i8, &pshufbMask[0], 16));
4122     if (!TwoInputs)
4123       return V1;
4124
4125     // Calculate the shuffle mask for the second input, shuffle it, and
4126     // OR it with the first shuffled input.
4127     pshufbMask.clear();
4128     for (unsigned i = 0; i != 16; ++i) {
4129       int EltIdx = MaskVals[i];
4130       if (EltIdx < 16) {
4131         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4132         continue;
4133       }
4134       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4135     }
4136     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4137                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4138                                  MVT::v16i8, &pshufbMask[0], 16));
4139     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4140   }
4141
4142   // No SSSE3 - Calculate in place words and then fix all out of place words
4143   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4144   // the 16 different words that comprise the two doublequadword input vectors.
4145   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4146   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4147   SDValue NewV = V2Only ? V2 : V1;
4148   for (int i = 0; i != 8; ++i) {
4149     int Elt0 = MaskVals[i*2];
4150     int Elt1 = MaskVals[i*2+1];
4151
4152     // This word of the result is all undef, skip it.
4153     if (Elt0 < 0 && Elt1 < 0)
4154       continue;
4155
4156     // This word of the result is already in the correct place, skip it.
4157     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4158       continue;
4159     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4160       continue;
4161
4162     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4163     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4164     SDValue InsElt;
4165
4166     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4167     // using a single extract together, load it and store it.
4168     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4169       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4170                            DAG.getIntPtrConstant(Elt1 / 2));
4171       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4172                         DAG.getIntPtrConstant(i));
4173       continue;
4174     }
4175
4176     // If Elt1 is defined, extract it from the appropriate source.  If the
4177     // source byte is not also odd, shift the extracted word left 8 bits
4178     // otherwise clear the bottom 8 bits if we need to do an or.
4179     if (Elt1 >= 0) {
4180       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4181                            DAG.getIntPtrConstant(Elt1 / 2));
4182       if ((Elt1 & 1) == 0)
4183         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4184                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4185       else if (Elt0 >= 0)
4186         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4187                              DAG.getConstant(0xFF00, MVT::i16));
4188     }
4189     // If Elt0 is defined, extract it from the appropriate source.  If the
4190     // source byte is not also even, shift the extracted word right 8 bits. If
4191     // Elt1 was also defined, OR the extracted values together before
4192     // inserting them in the result.
4193     if (Elt0 >= 0) {
4194       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4195                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4196       if ((Elt0 & 1) != 0)
4197         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4198                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4199       else if (Elt1 >= 0)
4200         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4201                              DAG.getConstant(0x00FF, MVT::i16));
4202       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4203                          : InsElt0;
4204     }
4205     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4206                        DAG.getIntPtrConstant(i));
4207   }
4208   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4209 }
4210
4211 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4212 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4213 /// done when every pair / quad of shuffle mask elements point to elements in
4214 /// the right sequence. e.g.
4215 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4216 static
4217 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4218                                  SelectionDAG &DAG,
4219                                  TargetLowering &TLI, DebugLoc dl) {
4220   EVT VT = SVOp->getValueType(0);
4221   SDValue V1 = SVOp->getOperand(0);
4222   SDValue V2 = SVOp->getOperand(1);
4223   unsigned NumElems = VT.getVectorNumElements();
4224   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4225   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4226   EVT MaskEltVT = MaskVT.getVectorElementType();
4227   EVT NewVT = MaskVT;
4228   switch (VT.getSimpleVT().SimpleTy) {
4229   default: assert(false && "Unexpected!");
4230   case MVT::v4f32: NewVT = MVT::v2f64; break;
4231   case MVT::v4i32: NewVT = MVT::v2i64; break;
4232   case MVT::v8i16: NewVT = MVT::v4i32; break;
4233   case MVT::v16i8: NewVT = MVT::v4i32; break;
4234   }
4235
4236   if (NewWidth == 2) {
4237     if (VT.isInteger())
4238       NewVT = MVT::v2i64;
4239     else
4240       NewVT = MVT::v2f64;
4241   }
4242   int Scale = NumElems / NewWidth;
4243   SmallVector<int, 8> MaskVec;
4244   for (unsigned i = 0; i < NumElems; i += Scale) {
4245     int StartIdx = -1;
4246     for (int j = 0; j < Scale; ++j) {
4247       int EltIdx = SVOp->getMaskElt(i+j);
4248       if (EltIdx < 0)
4249         continue;
4250       if (StartIdx == -1)
4251         StartIdx = EltIdx - (EltIdx % Scale);
4252       if (EltIdx != StartIdx + j)
4253         return SDValue();
4254     }
4255     if (StartIdx == -1)
4256       MaskVec.push_back(-1);
4257     else
4258       MaskVec.push_back(StartIdx / Scale);
4259   }
4260
4261   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4262   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4263   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4264 }
4265
4266 /// getVZextMovL - Return a zero-extending vector move low node.
4267 ///
4268 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4269                             SDValue SrcOp, SelectionDAG &DAG,
4270                             const X86Subtarget *Subtarget, DebugLoc dl) {
4271   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4272     LoadSDNode *LD = NULL;
4273     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4274       LD = dyn_cast<LoadSDNode>(SrcOp);
4275     if (!LD) {
4276       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4277       // instead.
4278       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4279       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4280           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4281           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4282           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4283         // PR2108
4284         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4285         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4286                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4287                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4288                                                    OpVT,
4289                                                    SrcOp.getOperand(0)
4290                                                           .getOperand(0))));
4291       }
4292     }
4293   }
4294
4295   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4296                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4297                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4298                                              OpVT, SrcOp)));
4299 }
4300
4301 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4302 /// shuffles.
4303 static SDValue
4304 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4305   SDValue V1 = SVOp->getOperand(0);
4306   SDValue V2 = SVOp->getOperand(1);
4307   DebugLoc dl = SVOp->getDebugLoc();
4308   EVT VT = SVOp->getValueType(0);
4309
4310   SmallVector<std::pair<int, int>, 8> Locs;
4311   Locs.resize(4);
4312   SmallVector<int, 8> Mask1(4U, -1);
4313   SmallVector<int, 8> PermMask;
4314   SVOp->getMask(PermMask);
4315
4316   unsigned NumHi = 0;
4317   unsigned NumLo = 0;
4318   for (unsigned i = 0; i != 4; ++i) {
4319     int Idx = PermMask[i];
4320     if (Idx < 0) {
4321       Locs[i] = std::make_pair(-1, -1);
4322     } else {
4323       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4324       if (Idx < 4) {
4325         Locs[i] = std::make_pair(0, NumLo);
4326         Mask1[NumLo] = Idx;
4327         NumLo++;
4328       } else {
4329         Locs[i] = std::make_pair(1, NumHi);
4330         if (2+NumHi < 4)
4331           Mask1[2+NumHi] = Idx;
4332         NumHi++;
4333       }
4334     }
4335   }
4336
4337   if (NumLo <= 2 && NumHi <= 2) {
4338     // If no more than two elements come from either vector. This can be
4339     // implemented with two shuffles. First shuffle gather the elements.
4340     // The second shuffle, which takes the first shuffle as both of its
4341     // vector operands, put the elements into the right order.
4342     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4343
4344     SmallVector<int, 8> Mask2(4U, -1);
4345
4346     for (unsigned i = 0; i != 4; ++i) {
4347       if (Locs[i].first == -1)
4348         continue;
4349       else {
4350         unsigned Idx = (i < 2) ? 0 : 4;
4351         Idx += Locs[i].first * 2 + Locs[i].second;
4352         Mask2[i] = Idx;
4353       }
4354     }
4355
4356     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4357   } else if (NumLo == 3 || NumHi == 3) {
4358     // Otherwise, we must have three elements from one vector, call it X, and
4359     // one element from the other, call it Y.  First, use a shufps to build an
4360     // intermediate vector with the one element from Y and the element from X
4361     // that will be in the same half in the final destination (the indexes don't
4362     // matter). Then, use a shufps to build the final vector, taking the half
4363     // containing the element from Y from the intermediate, and the other half
4364     // from X.
4365     if (NumHi == 3) {
4366       // Normalize it so the 3 elements come from V1.
4367       CommuteVectorShuffleMask(PermMask, VT);
4368       std::swap(V1, V2);
4369     }
4370
4371     // Find the element from V2.
4372     unsigned HiIndex;
4373     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4374       int Val = PermMask[HiIndex];
4375       if (Val < 0)
4376         continue;
4377       if (Val >= 4)
4378         break;
4379     }
4380
4381     Mask1[0] = PermMask[HiIndex];
4382     Mask1[1] = -1;
4383     Mask1[2] = PermMask[HiIndex^1];
4384     Mask1[3] = -1;
4385     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4386
4387     if (HiIndex >= 2) {
4388       Mask1[0] = PermMask[0];
4389       Mask1[1] = PermMask[1];
4390       Mask1[2] = HiIndex & 1 ? 6 : 4;
4391       Mask1[3] = HiIndex & 1 ? 4 : 6;
4392       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4393     } else {
4394       Mask1[0] = HiIndex & 1 ? 2 : 0;
4395       Mask1[1] = HiIndex & 1 ? 0 : 2;
4396       Mask1[2] = PermMask[2];
4397       Mask1[3] = PermMask[3];
4398       if (Mask1[2] >= 0)
4399         Mask1[2] += 4;
4400       if (Mask1[3] >= 0)
4401         Mask1[3] += 4;
4402       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4403     }
4404   }
4405
4406   // Break it into (shuffle shuffle_hi, shuffle_lo).
4407   Locs.clear();
4408   SmallVector<int,8> LoMask(4U, -1);
4409   SmallVector<int,8> HiMask(4U, -1);
4410
4411   SmallVector<int,8> *MaskPtr = &LoMask;
4412   unsigned MaskIdx = 0;
4413   unsigned LoIdx = 0;
4414   unsigned HiIdx = 2;
4415   for (unsigned i = 0; i != 4; ++i) {
4416     if (i == 2) {
4417       MaskPtr = &HiMask;
4418       MaskIdx = 1;
4419       LoIdx = 0;
4420       HiIdx = 2;
4421     }
4422     int Idx = PermMask[i];
4423     if (Idx < 0) {
4424       Locs[i] = std::make_pair(-1, -1);
4425     } else if (Idx < 4) {
4426       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4427       (*MaskPtr)[LoIdx] = Idx;
4428       LoIdx++;
4429     } else {
4430       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4431       (*MaskPtr)[HiIdx] = Idx;
4432       HiIdx++;
4433     }
4434   }
4435
4436   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4437   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4438   SmallVector<int, 8> MaskOps;
4439   for (unsigned i = 0; i != 4; ++i) {
4440     if (Locs[i].first == -1) {
4441       MaskOps.push_back(-1);
4442     } else {
4443       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4444       MaskOps.push_back(Idx);
4445     }
4446   }
4447   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4448 }
4449
4450 SDValue
4451 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4452   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4453   SDValue V1 = Op.getOperand(0);
4454   SDValue V2 = Op.getOperand(1);
4455   EVT VT = Op.getValueType();
4456   DebugLoc dl = Op.getDebugLoc();
4457   unsigned NumElems = VT.getVectorNumElements();
4458   bool isMMX = VT.getSizeInBits() == 64;
4459   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4460   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4461   bool V1IsSplat = false;
4462   bool V2IsSplat = false;
4463
4464   if (isZeroShuffle(SVOp))
4465     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4466
4467   // Promote splats to v4f32.
4468   if (SVOp->isSplat()) {
4469     if (isMMX || NumElems < 4)
4470       return Op;
4471     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4472   }
4473
4474   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4475   // do it!
4476   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4477     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4478     if (NewOp.getNode())
4479       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4480                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4481   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4482     // FIXME: Figure out a cleaner way to do this.
4483     // Try to make use of movq to zero out the top part.
4484     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4485       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4486       if (NewOp.getNode()) {
4487         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4488           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4489                               DAG, Subtarget, dl);
4490       }
4491     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4492       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4493       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4494         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4495                             DAG, Subtarget, dl);
4496     }
4497   }
4498
4499   if (X86::isPSHUFDMask(SVOp))
4500     return Op;
4501
4502   // Check if this can be converted into a logical shift.
4503   bool isLeft = false;
4504   unsigned ShAmt = 0;
4505   SDValue ShVal;
4506   bool isShift = getSubtarget()->hasSSE2() &&
4507     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4508   if (isShift && ShVal.hasOneUse()) {
4509     // If the shifted value has multiple uses, it may be cheaper to use
4510     // v_set0 + movlhps or movhlps, etc.
4511     EVT EltVT = VT.getVectorElementType();
4512     ShAmt *= EltVT.getSizeInBits();
4513     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4514   }
4515
4516   if (X86::isMOVLMask(SVOp)) {
4517     if (V1IsUndef)
4518       return V2;
4519     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4520       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4521     if (!isMMX)
4522       return Op;
4523   }
4524
4525   // FIXME: fold these into legal mask.
4526   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4527                  X86::isMOVSLDUPMask(SVOp) ||
4528                  X86::isMOVHLPSMask(SVOp) ||
4529                  X86::isMOVLHPSMask(SVOp) ||
4530                  X86::isMOVLPMask(SVOp)))
4531     return Op;
4532
4533   if (ShouldXformToMOVHLPS(SVOp) ||
4534       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4535     return CommuteVectorShuffle(SVOp, DAG);
4536
4537   if (isShift) {
4538     // No better options. Use a vshl / vsrl.
4539     EVT EltVT = VT.getVectorElementType();
4540     ShAmt *= EltVT.getSizeInBits();
4541     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4542   }
4543
4544   bool Commuted = false;
4545   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4546   // 1,1,1,1 -> v8i16 though.
4547   V1IsSplat = isSplatVector(V1.getNode());
4548   V2IsSplat = isSplatVector(V2.getNode());
4549
4550   // Canonicalize the splat or undef, if present, to be on the RHS.
4551   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4552     Op = CommuteVectorShuffle(SVOp, DAG);
4553     SVOp = cast<ShuffleVectorSDNode>(Op);
4554     V1 = SVOp->getOperand(0);
4555     V2 = SVOp->getOperand(1);
4556     std::swap(V1IsSplat, V2IsSplat);
4557     std::swap(V1IsUndef, V2IsUndef);
4558     Commuted = true;
4559   }
4560
4561   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4562     // Shuffling low element of v1 into undef, just return v1.
4563     if (V2IsUndef)
4564       return V1;
4565     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4566     // the instruction selector will not match, so get a canonical MOVL with
4567     // swapped operands to undo the commute.
4568     return getMOVL(DAG, dl, VT, V2, V1);
4569   }
4570
4571   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4572       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4573       X86::isUNPCKLMask(SVOp) ||
4574       X86::isUNPCKHMask(SVOp))
4575     return Op;
4576
4577   if (V2IsSplat) {
4578     // Normalize mask so all entries that point to V2 points to its first
4579     // element then try to match unpck{h|l} again. If match, return a
4580     // new vector_shuffle with the corrected mask.
4581     SDValue NewMask = NormalizeMask(SVOp, DAG);
4582     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4583     if (NSVOp != SVOp) {
4584       if (X86::isUNPCKLMask(NSVOp, true)) {
4585         return NewMask;
4586       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4587         return NewMask;
4588       }
4589     }
4590   }
4591
4592   if (Commuted) {
4593     // Commute is back and try unpck* again.
4594     // FIXME: this seems wrong.
4595     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4596     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4597     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4598         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4599         X86::isUNPCKLMask(NewSVOp) ||
4600         X86::isUNPCKHMask(NewSVOp))
4601       return NewOp;
4602   }
4603
4604   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4605
4606   // Normalize the node to match x86 shuffle ops if needed
4607   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4608     return CommuteVectorShuffle(SVOp, DAG);
4609
4610   // Check for legal shuffle and return?
4611   SmallVector<int, 16> PermMask;
4612   SVOp->getMask(PermMask);
4613   if (isShuffleMaskLegal(PermMask, VT))
4614     return Op;
4615
4616   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4617   if (VT == MVT::v8i16) {
4618     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4619     if (NewOp.getNode())
4620       return NewOp;
4621   }
4622
4623   if (VT == MVT::v16i8) {
4624     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4625     if (NewOp.getNode())
4626       return NewOp;
4627   }
4628
4629   // Handle all 4 wide cases with a number of shuffles except for MMX.
4630   if (NumElems == 4 && !isMMX)
4631     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4632
4633   return SDValue();
4634 }
4635
4636 SDValue
4637 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4638                                                 SelectionDAG &DAG) {
4639   EVT VT = Op.getValueType();
4640   DebugLoc dl = Op.getDebugLoc();
4641   if (VT.getSizeInBits() == 8) {
4642     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4643                                     Op.getOperand(0), Op.getOperand(1));
4644     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4645                                     DAG.getValueType(VT));
4646     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4647   } else if (VT.getSizeInBits() == 16) {
4648     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4649     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4650     if (Idx == 0)
4651       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4652                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4653                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4654                                                  MVT::v4i32,
4655                                                  Op.getOperand(0)),
4656                                      Op.getOperand(1)));
4657     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4658                                     Op.getOperand(0), Op.getOperand(1));
4659     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4660                                     DAG.getValueType(VT));
4661     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4662   } else if (VT == MVT::f32) {
4663     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4664     // the result back to FR32 register. It's only worth matching if the
4665     // result has a single use which is a store or a bitcast to i32.  And in
4666     // the case of a store, it's not worth it if the index is a constant 0,
4667     // because a MOVSSmr can be used instead, which is smaller and faster.
4668     if (!Op.hasOneUse())
4669       return SDValue();
4670     SDNode *User = *Op.getNode()->use_begin();
4671     if ((User->getOpcode() != ISD::STORE ||
4672          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4673           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4674         (User->getOpcode() != ISD::BIT_CONVERT ||
4675          User->getValueType(0) != MVT::i32))
4676       return SDValue();
4677     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4678                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4679                                               Op.getOperand(0)),
4680                                               Op.getOperand(1));
4681     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4682   } else if (VT == MVT::i32) {
4683     // ExtractPS works with constant index.
4684     if (isa<ConstantSDNode>(Op.getOperand(1)))
4685       return Op;
4686   }
4687   return SDValue();
4688 }
4689
4690
4691 SDValue
4692 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4693   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4694     return SDValue();
4695
4696   if (Subtarget->hasSSE41()) {
4697     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4698     if (Res.getNode())
4699       return Res;
4700   }
4701
4702   EVT VT = Op.getValueType();
4703   DebugLoc dl = Op.getDebugLoc();
4704   // TODO: handle v16i8.
4705   if (VT.getSizeInBits() == 16) {
4706     SDValue Vec = Op.getOperand(0);
4707     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4708     if (Idx == 0)
4709       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4710                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4711                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4712                                                  MVT::v4i32, Vec),
4713                                      Op.getOperand(1)));
4714     // Transform it so it match pextrw which produces a 32-bit result.
4715     EVT EltVT = MVT::i32;
4716     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4717                                     Op.getOperand(0), Op.getOperand(1));
4718     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4719                                     DAG.getValueType(VT));
4720     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4721   } else if (VT.getSizeInBits() == 32) {
4722     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4723     if (Idx == 0)
4724       return Op;
4725
4726     // SHUFPS the element to the lowest double word, then movss.
4727     int Mask[4] = { Idx, -1, -1, -1 };
4728     EVT VVT = Op.getOperand(0).getValueType();
4729     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4730                                        DAG.getUNDEF(VVT), Mask);
4731     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4732                        DAG.getIntPtrConstant(0));
4733   } else if (VT.getSizeInBits() == 64) {
4734     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4735     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4736     //        to match extract_elt for f64.
4737     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4738     if (Idx == 0)
4739       return Op;
4740
4741     // UNPCKHPD the element to the lowest double word, then movsd.
4742     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4743     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4744     int Mask[2] = { 1, -1 };
4745     EVT VVT = Op.getOperand(0).getValueType();
4746     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4747                                        DAG.getUNDEF(VVT), Mask);
4748     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4749                        DAG.getIntPtrConstant(0));
4750   }
4751
4752   return SDValue();
4753 }
4754
4755 SDValue
4756 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4757   EVT VT = Op.getValueType();
4758   EVT EltVT = VT.getVectorElementType();
4759   DebugLoc dl = Op.getDebugLoc();
4760
4761   SDValue N0 = Op.getOperand(0);
4762   SDValue N1 = Op.getOperand(1);
4763   SDValue N2 = Op.getOperand(2);
4764
4765   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4766       isa<ConstantSDNode>(N2)) {
4767     unsigned Opc = (EltVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4768                                                 : X86ISD::PINSRW;
4769     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4770     // argument.
4771     if (N1.getValueType() != MVT::i32)
4772       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4773     if (N2.getValueType() != MVT::i32)
4774       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4775     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4776   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4777     // Bits [7:6] of the constant are the source select.  This will always be
4778     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4779     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4780     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4781     // Bits [5:4] of the constant are the destination select.  This is the
4782     //  value of the incoming immediate.
4783     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4784     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4785     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4786     // Create this as a scalar to vector..
4787     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4788     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4789   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4790     // PINSR* works with constant index.
4791     return Op;
4792   }
4793   return SDValue();
4794 }
4795
4796 SDValue
4797 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4798   EVT VT = Op.getValueType();
4799   EVT EltVT = VT.getVectorElementType();
4800
4801   if (Subtarget->hasSSE41())
4802     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4803
4804   if (EltVT == MVT::i8)
4805     return SDValue();
4806
4807   DebugLoc dl = Op.getDebugLoc();
4808   SDValue N0 = Op.getOperand(0);
4809   SDValue N1 = Op.getOperand(1);
4810   SDValue N2 = Op.getOperand(2);
4811
4812   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4813     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4814     // as its second argument.
4815     if (N1.getValueType() != MVT::i32)
4816       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4817     if (N2.getValueType() != MVT::i32)
4818       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4819     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4820   }
4821   return SDValue();
4822 }
4823
4824 SDValue
4825 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4826   DebugLoc dl = Op.getDebugLoc();
4827   if (Op.getValueType() == MVT::v2f32)
4828     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4829                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4830                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4831                                                Op.getOperand(0))));
4832
4833   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4834     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4835
4836   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4837   EVT VT = MVT::v2i32;
4838   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4839   default: break;
4840   case MVT::v16i8:
4841   case MVT::v8i16:
4842     VT = MVT::v4i32;
4843     break;
4844   }
4845   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4846                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4847 }
4848
4849 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4850 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4851 // one of the above mentioned nodes. It has to be wrapped because otherwise
4852 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4853 // be used to form addressing mode. These wrapped nodes will be selected
4854 // into MOV32ri.
4855 SDValue
4856 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4857   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4858
4859   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4860   // global base reg.
4861   unsigned char OpFlag = 0;
4862   unsigned WrapperKind = X86ISD::Wrapper;
4863   CodeModel::Model M = getTargetMachine().getCodeModel();
4864
4865   if (Subtarget->isPICStyleRIPRel() &&
4866       (M == CodeModel::Small || M == CodeModel::Kernel))
4867     WrapperKind = X86ISD::WrapperRIP;
4868   else if (Subtarget->isPICStyleGOT())
4869     OpFlag = X86II::MO_GOTOFF;
4870   else if (Subtarget->isPICStyleStubPIC())
4871     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4872
4873   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4874                                              CP->getAlignment(),
4875                                              CP->getOffset(), OpFlag);
4876   DebugLoc DL = CP->getDebugLoc();
4877   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4878   // With PIC, the address is actually $g + Offset.
4879   if (OpFlag) {
4880     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4881                          DAG.getNode(X86ISD::GlobalBaseReg,
4882                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4883                          Result);
4884   }
4885
4886   return Result;
4887 }
4888
4889 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4890   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4891
4892   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4893   // global base reg.
4894   unsigned char OpFlag = 0;
4895   unsigned WrapperKind = X86ISD::Wrapper;
4896   CodeModel::Model M = getTargetMachine().getCodeModel();
4897
4898   if (Subtarget->isPICStyleRIPRel() &&
4899       (M == CodeModel::Small || M == CodeModel::Kernel))
4900     WrapperKind = X86ISD::WrapperRIP;
4901   else if (Subtarget->isPICStyleGOT())
4902     OpFlag = X86II::MO_GOTOFF;
4903   else if (Subtarget->isPICStyleStubPIC())
4904     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4905
4906   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4907                                           OpFlag);
4908   DebugLoc DL = JT->getDebugLoc();
4909   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4910
4911   // With PIC, the address is actually $g + Offset.
4912   if (OpFlag) {
4913     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4914                          DAG.getNode(X86ISD::GlobalBaseReg,
4915                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4916                          Result);
4917   }
4918
4919   return Result;
4920 }
4921
4922 SDValue
4923 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4924   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4925
4926   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4927   // global base reg.
4928   unsigned char OpFlag = 0;
4929   unsigned WrapperKind = X86ISD::Wrapper;
4930   CodeModel::Model M = getTargetMachine().getCodeModel();
4931
4932   if (Subtarget->isPICStyleRIPRel() &&
4933       (M == CodeModel::Small || M == CodeModel::Kernel))
4934     WrapperKind = X86ISD::WrapperRIP;
4935   else if (Subtarget->isPICStyleGOT())
4936     OpFlag = X86II::MO_GOTOFF;
4937   else if (Subtarget->isPICStyleStubPIC())
4938     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4939
4940   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4941
4942   DebugLoc DL = Op.getDebugLoc();
4943   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4944
4945
4946   // With PIC, the address is actually $g + Offset.
4947   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4948       !Subtarget->is64Bit()) {
4949     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4950                          DAG.getNode(X86ISD::GlobalBaseReg,
4951                                      DebugLoc::getUnknownLoc(),
4952                                      getPointerTy()),
4953                          Result);
4954   }
4955
4956   return Result;
4957 }
4958
4959 SDValue
4960 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
4961   // Create the TargetBlockAddressAddress node.
4962   unsigned char OpFlags =
4963     Subtarget->ClassifyBlockAddressReference();
4964   CodeModel::Model M = getTargetMachine().getCodeModel();
4965   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
4966   DebugLoc dl = Op.getDebugLoc();
4967   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
4968                                        /*isTarget=*/true, OpFlags);
4969
4970   if (Subtarget->isPICStyleRIPRel() &&
4971       (M == CodeModel::Small || M == CodeModel::Kernel))
4972     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4973   else
4974     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4975
4976   // With PIC, the address is actually $g + Offset.
4977   if (isGlobalRelativeToPICBase(OpFlags)) {
4978     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4979                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4980                          Result);
4981   }
4982
4983   return Result;
4984 }
4985
4986 SDValue
4987 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4988                                       int64_t Offset,
4989                                       SelectionDAG &DAG) const {
4990   // Create the TargetGlobalAddress node, folding in the constant
4991   // offset if it is legal.
4992   unsigned char OpFlags =
4993     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4994   CodeModel::Model M = getTargetMachine().getCodeModel();
4995   SDValue Result;
4996   if (OpFlags == X86II::MO_NO_FLAG &&
4997       X86::isOffsetSuitableForCodeModel(Offset, M)) {
4998     // A direct static reference to a global.
4999     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5000     Offset = 0;
5001   } else {
5002     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5003   }
5004
5005   if (Subtarget->isPICStyleRIPRel() &&
5006       (M == CodeModel::Small || M == CodeModel::Kernel))
5007     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5008   else
5009     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5010
5011   // With PIC, the address is actually $g + Offset.
5012   if (isGlobalRelativeToPICBase(OpFlags)) {
5013     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5014                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5015                          Result);
5016   }
5017
5018   // For globals that require a load from a stub to get the address, emit the
5019   // load.
5020   if (isGlobalStubReference(OpFlags))
5021     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5022                          PseudoSourceValue::getGOT(), 0);
5023
5024   // If there was a non-zero offset that we didn't fold, create an explicit
5025   // addition for it.
5026   if (Offset != 0)
5027     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5028                          DAG.getConstant(Offset, getPointerTy()));
5029
5030   return Result;
5031 }
5032
5033 SDValue
5034 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
5035   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5036   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5037   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5038 }
5039
5040 static SDValue
5041 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5042            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5043            unsigned char OperandFlags) {
5044   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5045   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5046   DebugLoc dl = GA->getDebugLoc();
5047   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5048                                            GA->getValueType(0),
5049                                            GA->getOffset(),
5050                                            OperandFlags);
5051   if (InFlag) {
5052     SDValue Ops[] = { Chain,  TGA, *InFlag };
5053     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5054   } else {
5055     SDValue Ops[]  = { Chain, TGA };
5056     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5057   }
5058
5059   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5060   MFI->setHasCalls(true);
5061
5062   SDValue Flag = Chain.getValue(1);
5063   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5064 }
5065
5066 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5067 static SDValue
5068 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5069                                 const EVT PtrVT) {
5070   SDValue InFlag;
5071   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5072   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5073                                      DAG.getNode(X86ISD::GlobalBaseReg,
5074                                                  DebugLoc::getUnknownLoc(),
5075                                                  PtrVT), InFlag);
5076   InFlag = Chain.getValue(1);
5077
5078   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5079 }
5080
5081 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5082 static SDValue
5083 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5084                                 const EVT PtrVT) {
5085   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5086                     X86::RAX, X86II::MO_TLSGD);
5087 }
5088
5089 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5090 // "local exec" model.
5091 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5092                                    const EVT PtrVT, TLSModel::Model model,
5093                                    bool is64Bit) {
5094   DebugLoc dl = GA->getDebugLoc();
5095   // Get the Thread Pointer
5096   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5097                              DebugLoc::getUnknownLoc(), PtrVT,
5098                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5099                                              MVT::i32));
5100
5101   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5102                                       NULL, 0);
5103
5104   unsigned char OperandFlags = 0;
5105   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5106   // initialexec.
5107   unsigned WrapperKind = X86ISD::Wrapper;
5108   if (model == TLSModel::LocalExec) {
5109     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5110   } else if (is64Bit) {
5111     assert(model == TLSModel::InitialExec);
5112     OperandFlags = X86II::MO_GOTTPOFF;
5113     WrapperKind = X86ISD::WrapperRIP;
5114   } else {
5115     assert(model == TLSModel::InitialExec);
5116     OperandFlags = X86II::MO_INDNTPOFF;
5117   }
5118
5119   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5120   // exec)
5121   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5122                                            GA->getOffset(), OperandFlags);
5123   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5124
5125   if (model == TLSModel::InitialExec)
5126     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5127                          PseudoSourceValue::getGOT(), 0);
5128
5129   // The address of the thread local variable is the add of the thread
5130   // pointer with the offset of the variable.
5131   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5132 }
5133
5134 SDValue
5135 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5136   // TODO: implement the "local dynamic" model
5137   // TODO: implement the "initial exec"model for pic executables
5138   assert(Subtarget->isTargetELF() &&
5139          "TLS not implemented for non-ELF targets");
5140   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5141   const GlobalValue *GV = GA->getGlobal();
5142
5143   // If GV is an alias then use the aliasee for determining
5144   // thread-localness.
5145   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5146     GV = GA->resolveAliasedGlobal(false);
5147
5148   TLSModel::Model model = getTLSModel(GV,
5149                                       getTargetMachine().getRelocationModel());
5150
5151   switch (model) {
5152   case TLSModel::GeneralDynamic:
5153   case TLSModel::LocalDynamic: // not implemented
5154     if (Subtarget->is64Bit())
5155       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5156     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5157
5158   case TLSModel::InitialExec:
5159   case TLSModel::LocalExec:
5160     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5161                                Subtarget->is64Bit());
5162   }
5163
5164   llvm_unreachable("Unreachable");
5165   return SDValue();
5166 }
5167
5168
5169 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5170 /// take a 2 x i32 value to shift plus a shift amount.
5171 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5172   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5173   EVT VT = Op.getValueType();
5174   unsigned VTBits = VT.getSizeInBits();
5175   DebugLoc dl = Op.getDebugLoc();
5176   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5177   SDValue ShOpLo = Op.getOperand(0);
5178   SDValue ShOpHi = Op.getOperand(1);
5179   SDValue ShAmt  = Op.getOperand(2);
5180   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5181                                      DAG.getConstant(VTBits - 1, MVT::i8))
5182                        : DAG.getConstant(0, VT);
5183
5184   SDValue Tmp2, Tmp3;
5185   if (Op.getOpcode() == ISD::SHL_PARTS) {
5186     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5187     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5188   } else {
5189     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5190     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5191   }
5192
5193   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5194                                 DAG.getConstant(VTBits, MVT::i8));
5195   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
5196                              AndNode, DAG.getConstant(0, MVT::i8));
5197
5198   SDValue Hi, Lo;
5199   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5200   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5201   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5202
5203   if (Op.getOpcode() == ISD::SHL_PARTS) {
5204     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5205     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5206   } else {
5207     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5208     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5209   }
5210
5211   SDValue Ops[2] = { Lo, Hi };
5212   return DAG.getMergeValues(Ops, 2, dl);
5213 }
5214
5215 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5216   EVT SrcVT = Op.getOperand(0).getValueType();
5217
5218   if (SrcVT.isVector()) {
5219     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5220       return Op;
5221     }
5222     return SDValue();
5223   }
5224
5225   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5226          "Unknown SINT_TO_FP to lower!");
5227
5228   // These are really Legal; return the operand so the caller accepts it as
5229   // Legal.
5230   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5231     return Op;
5232   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5233       Subtarget->is64Bit()) {
5234     return Op;
5235   }
5236
5237   DebugLoc dl = Op.getDebugLoc();
5238   unsigned Size = SrcVT.getSizeInBits()/8;
5239   MachineFunction &MF = DAG.getMachineFunction();
5240   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5241   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5242   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5243                                StackSlot,
5244                                PseudoSourceValue::getFixedStack(SSFI), 0);
5245   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5246 }
5247
5248 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5249                                      SDValue StackSlot,
5250                                      SelectionDAG &DAG) {
5251   // Build the FILD
5252   DebugLoc dl = Op.getDebugLoc();
5253   SDVTList Tys;
5254   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5255   if (useSSE)
5256     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5257   else
5258     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5259   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5260   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5261                                Tys, Ops, array_lengthof(Ops));
5262
5263   if (useSSE) {
5264     Chain = Result.getValue(1);
5265     SDValue InFlag = Result.getValue(2);
5266
5267     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5268     // shouldn't be necessary except that RFP cannot be live across
5269     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5270     MachineFunction &MF = DAG.getMachineFunction();
5271     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5272     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5273     Tys = DAG.getVTList(MVT::Other);
5274     SDValue Ops[] = {
5275       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5276     };
5277     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5278     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5279                          PseudoSourceValue::getFixedStack(SSFI), 0);
5280   }
5281
5282   return Result;
5283 }
5284
5285 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5286 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5287   // This algorithm is not obvious. Here it is in C code, more or less:
5288   /*
5289     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5290       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5291       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5292
5293       // Copy ints to xmm registers.
5294       __m128i xh = _mm_cvtsi32_si128( hi );
5295       __m128i xl = _mm_cvtsi32_si128( lo );
5296
5297       // Combine into low half of a single xmm register.
5298       __m128i x = _mm_unpacklo_epi32( xh, xl );
5299       __m128d d;
5300       double sd;
5301
5302       // Merge in appropriate exponents to give the integer bits the right
5303       // magnitude.
5304       x = _mm_unpacklo_epi32( x, exp );
5305
5306       // Subtract away the biases to deal with the IEEE-754 double precision
5307       // implicit 1.
5308       d = _mm_sub_pd( (__m128d) x, bias );
5309
5310       // All conversions up to here are exact. The correctly rounded result is
5311       // calculated using the current rounding mode using the following
5312       // horizontal add.
5313       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5314       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5315                                 // store doesn't really need to be here (except
5316                                 // maybe to zero the other double)
5317       return sd;
5318     }
5319   */
5320
5321   DebugLoc dl = Op.getDebugLoc();
5322   LLVMContext *Context = DAG.getContext();
5323
5324   // Build some magic constants.
5325   std::vector<Constant*> CV0;
5326   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5327   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5328   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5329   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5330   Constant *C0 = ConstantVector::get(CV0);
5331   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5332
5333   std::vector<Constant*> CV1;
5334   CV1.push_back(
5335     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5336   CV1.push_back(
5337     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5338   Constant *C1 = ConstantVector::get(CV1);
5339   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5340
5341   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5342                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5343                                         Op.getOperand(0),
5344                                         DAG.getIntPtrConstant(1)));
5345   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5346                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5347                                         Op.getOperand(0),
5348                                         DAG.getIntPtrConstant(0)));
5349   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5350   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5351                               PseudoSourceValue::getConstantPool(), 0,
5352                               false, 16);
5353   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5354   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5355   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5356                               PseudoSourceValue::getConstantPool(), 0,
5357                               false, 16);
5358   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5359
5360   // Add the halves; easiest way is to swap them into another reg first.
5361   int ShufMask[2] = { 1, -1 };
5362   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5363                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5364   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5365   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5366                      DAG.getIntPtrConstant(0));
5367 }
5368
5369 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5370 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5371   DebugLoc dl = Op.getDebugLoc();
5372   // FP constant to bias correct the final result.
5373   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5374                                    MVT::f64);
5375
5376   // Load the 32-bit value into an XMM register.
5377   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5378                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5379                                          Op.getOperand(0),
5380                                          DAG.getIntPtrConstant(0)));
5381
5382   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5383                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5384                      DAG.getIntPtrConstant(0));
5385
5386   // Or the load with the bias.
5387   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5388                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5389                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5390                                                    MVT::v2f64, Load)),
5391                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5392                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5393                                                    MVT::v2f64, Bias)));
5394   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5395                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5396                    DAG.getIntPtrConstant(0));
5397
5398   // Subtract the bias.
5399   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5400
5401   // Handle final rounding.
5402   EVT DestVT = Op.getValueType();
5403
5404   if (DestVT.bitsLT(MVT::f64)) {
5405     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5406                        DAG.getIntPtrConstant(0));
5407   } else if (DestVT.bitsGT(MVT::f64)) {
5408     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5409   }
5410
5411   // Handle final rounding.
5412   return Sub;
5413 }
5414
5415 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5416   SDValue N0 = Op.getOperand(0);
5417   DebugLoc dl = Op.getDebugLoc();
5418
5419   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5420   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5421   // the optimization here.
5422   if (DAG.SignBitIsZero(N0))
5423     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5424
5425   EVT SrcVT = N0.getValueType();
5426   if (SrcVT == MVT::i64) {
5427     // We only handle SSE2 f64 target here; caller can expand the rest.
5428     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5429       return SDValue();
5430
5431     return LowerUINT_TO_FP_i64(Op, DAG);
5432   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5433     return LowerUINT_TO_FP_i32(Op, DAG);
5434   }
5435
5436   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5437
5438   // Make a 64-bit buffer, and use it to build an FILD.
5439   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5440   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5441   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5442                                    getPointerTy(), StackSlot, WordOff);
5443   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5444                                 StackSlot, NULL, 0);
5445   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5446                                 OffsetSlot, NULL, 0);
5447   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5448 }
5449
5450 std::pair<SDValue,SDValue> X86TargetLowering::
5451 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5452   DebugLoc dl = Op.getDebugLoc();
5453
5454   EVT DstTy = Op.getValueType();
5455
5456   if (!IsSigned) {
5457     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5458     DstTy = MVT::i64;
5459   }
5460
5461   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5462          DstTy.getSimpleVT() >= MVT::i16 &&
5463          "Unknown FP_TO_SINT to lower!");
5464
5465   // These are really Legal.
5466   if (DstTy == MVT::i32 &&
5467       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5468     return std::make_pair(SDValue(), SDValue());
5469   if (Subtarget->is64Bit() &&
5470       DstTy == MVT::i64 &&
5471       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5472     return std::make_pair(SDValue(), SDValue());
5473
5474   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5475   // stack slot.
5476   MachineFunction &MF = DAG.getMachineFunction();
5477   unsigned MemSize = DstTy.getSizeInBits()/8;
5478   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5479   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5480
5481   unsigned Opc;
5482   switch (DstTy.getSimpleVT().SimpleTy) {
5483   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5484   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5485   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5486   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5487   }
5488
5489   SDValue Chain = DAG.getEntryNode();
5490   SDValue Value = Op.getOperand(0);
5491   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5492     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5493     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5494                          PseudoSourceValue::getFixedStack(SSFI), 0);
5495     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5496     SDValue Ops[] = {
5497       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5498     };
5499     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5500     Chain = Value.getValue(1);
5501     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5502     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5503   }
5504
5505   // Build the FP_TO_INT*_IN_MEM
5506   SDValue Ops[] = { Chain, Value, StackSlot };
5507   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5508
5509   return std::make_pair(FIST, StackSlot);
5510 }
5511
5512 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5513   if (Op.getValueType().isVector()) {
5514     if (Op.getValueType() == MVT::v2i32 &&
5515         Op.getOperand(0).getValueType() == MVT::v2f64) {
5516       return Op;
5517     }
5518     return SDValue();
5519   }
5520
5521   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5522   SDValue FIST = Vals.first, StackSlot = Vals.second;
5523   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5524   if (FIST.getNode() == 0) return Op;
5525
5526   // Load the result.
5527   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5528                      FIST, StackSlot, NULL, 0);
5529 }
5530
5531 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5532   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5533   SDValue FIST = Vals.first, StackSlot = Vals.second;
5534   assert(FIST.getNode() && "Unexpected failure");
5535
5536   // Load the result.
5537   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5538                      FIST, StackSlot, NULL, 0);
5539 }
5540
5541 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5542   LLVMContext *Context = DAG.getContext();
5543   DebugLoc dl = Op.getDebugLoc();
5544   EVT VT = Op.getValueType();
5545   EVT EltVT = VT;
5546   if (VT.isVector())
5547     EltVT = VT.getVectorElementType();
5548   std::vector<Constant*> CV;
5549   if (EltVT == MVT::f64) {
5550     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5551     CV.push_back(C);
5552     CV.push_back(C);
5553   } else {
5554     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5555     CV.push_back(C);
5556     CV.push_back(C);
5557     CV.push_back(C);
5558     CV.push_back(C);
5559   }
5560   Constant *C = ConstantVector::get(CV);
5561   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5562   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5563                                PseudoSourceValue::getConstantPool(), 0,
5564                                false, 16);
5565   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5566 }
5567
5568 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5569   LLVMContext *Context = DAG.getContext();
5570   DebugLoc dl = Op.getDebugLoc();
5571   EVT VT = Op.getValueType();
5572   EVT EltVT = VT;
5573   if (VT.isVector())
5574     EltVT = VT.getVectorElementType();
5575   std::vector<Constant*> CV;
5576   if (EltVT == MVT::f64) {
5577     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5578     CV.push_back(C);
5579     CV.push_back(C);
5580   } else {
5581     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5582     CV.push_back(C);
5583     CV.push_back(C);
5584     CV.push_back(C);
5585     CV.push_back(C);
5586   }
5587   Constant *C = ConstantVector::get(CV);
5588   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5589   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5590                                PseudoSourceValue::getConstantPool(), 0,
5591                                false, 16);
5592   if (VT.isVector()) {
5593     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5594                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5595                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5596                                 Op.getOperand(0)),
5597                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5598   } else {
5599     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5600   }
5601 }
5602
5603 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5604   LLVMContext *Context = DAG.getContext();
5605   SDValue Op0 = Op.getOperand(0);
5606   SDValue Op1 = Op.getOperand(1);
5607   DebugLoc dl = Op.getDebugLoc();
5608   EVT VT = Op.getValueType();
5609   EVT SrcVT = Op1.getValueType();
5610
5611   // If second operand is smaller, extend it first.
5612   if (SrcVT.bitsLT(VT)) {
5613     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5614     SrcVT = VT;
5615   }
5616   // And if it is bigger, shrink it first.
5617   if (SrcVT.bitsGT(VT)) {
5618     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5619     SrcVT = VT;
5620   }
5621
5622   // At this point the operands and the result should have the same
5623   // type, and that won't be f80 since that is not custom lowered.
5624
5625   // First get the sign bit of second operand.
5626   std::vector<Constant*> CV;
5627   if (SrcVT == MVT::f64) {
5628     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5629     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5630   } else {
5631     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5632     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5633     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5634     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5635   }
5636   Constant *C = ConstantVector::get(CV);
5637   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5638   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5639                                 PseudoSourceValue::getConstantPool(), 0,
5640                                 false, 16);
5641   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5642
5643   // Shift sign bit right or left if the two operands have different types.
5644   if (SrcVT.bitsGT(VT)) {
5645     // Op0 is MVT::f32, Op1 is MVT::f64.
5646     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5647     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5648                           DAG.getConstant(32, MVT::i32));
5649     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5650     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5651                           DAG.getIntPtrConstant(0));
5652   }
5653
5654   // Clear first operand sign bit.
5655   CV.clear();
5656   if (VT == MVT::f64) {
5657     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5658     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5659   } else {
5660     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5661     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5662     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5663     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5664   }
5665   C = ConstantVector::get(CV);
5666   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5667   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5668                                 PseudoSourceValue::getConstantPool(), 0,
5669                                 false, 16);
5670   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5671
5672   // Or the value with the sign bit.
5673   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5674 }
5675
5676 /// Emit nodes that will be selected as "test Op0,Op0", or something
5677 /// equivalent.
5678 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5679                                     SelectionDAG &DAG) {
5680   DebugLoc dl = Op.getDebugLoc();
5681
5682   // CF and OF aren't always set the way we want. Determine which
5683   // of these we need.
5684   bool NeedCF = false;
5685   bool NeedOF = false;
5686   switch (X86CC) {
5687   case X86::COND_A: case X86::COND_AE:
5688   case X86::COND_B: case X86::COND_BE:
5689     NeedCF = true;
5690     break;
5691   case X86::COND_G: case X86::COND_GE:
5692   case X86::COND_L: case X86::COND_LE:
5693   case X86::COND_O: case X86::COND_NO:
5694     NeedOF = true;
5695     break;
5696   default: break;
5697   }
5698
5699   // See if we can use the EFLAGS value from the operand instead of
5700   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5701   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5702   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5703     unsigned Opcode = 0;
5704     unsigned NumOperands = 0;
5705     switch (Op.getNode()->getOpcode()) {
5706     case ISD::ADD:
5707       // Due to an isel shortcoming, be conservative if this add is likely to
5708       // be selected as part of a load-modify-store instruction. When the root
5709       // node in a match is a store, isel doesn't know how to remap non-chain
5710       // non-flag uses of other nodes in the match, such as the ADD in this
5711       // case. This leads to the ADD being left around and reselected, with
5712       // the result being two adds in the output.
5713       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5714            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5715         if (UI->getOpcode() == ISD::STORE)
5716           goto default_case;
5717       if (ConstantSDNode *C =
5718             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5719         // An add of one will be selected as an INC.
5720         if (C->getAPIntValue() == 1) {
5721           Opcode = X86ISD::INC;
5722           NumOperands = 1;
5723           break;
5724         }
5725         // An add of negative one (subtract of one) will be selected as a DEC.
5726         if (C->getAPIntValue().isAllOnesValue()) {
5727           Opcode = X86ISD::DEC;
5728           NumOperands = 1;
5729           break;
5730         }
5731       }
5732       // Otherwise use a regular EFLAGS-setting add.
5733       Opcode = X86ISD::ADD;
5734       NumOperands = 2;
5735       break;
5736     case ISD::AND: {
5737       // If the primary and result isn't used, don't bother using X86ISD::AND,
5738       // because a TEST instruction will be better.
5739       bool NonFlagUse = false;
5740       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5741              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5742         SDNode *User = *UI;
5743         unsigned UOpNo = UI.getOperandNo();
5744         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5745           // Look pass truncate.
5746           UOpNo = User->use_begin().getOperandNo();
5747           User = *User->use_begin();
5748         }
5749         if (User->getOpcode() != ISD::BRCOND &&
5750             User->getOpcode() != ISD::SETCC &&
5751             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5752           NonFlagUse = true;
5753           break;
5754         }
5755       }
5756       if (!NonFlagUse)
5757         break;
5758     }
5759     // FALL THROUGH
5760     case ISD::SUB:
5761     case ISD::OR:
5762     case ISD::XOR:
5763       // Due to the ISEL shortcoming noted above, be conservative if this op is
5764       // likely to be selected as part of a load-modify-store instruction.
5765       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5766            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5767         if (UI->getOpcode() == ISD::STORE)
5768           goto default_case;
5769       // Otherwise use a regular EFLAGS-setting instruction.
5770       switch (Op.getNode()->getOpcode()) {
5771       case ISD::SUB: Opcode = X86ISD::SUB; break;
5772       case ISD::OR:  Opcode = X86ISD::OR;  break;
5773       case ISD::XOR: Opcode = X86ISD::XOR; break;
5774       case ISD::AND: Opcode = X86ISD::AND; break;
5775       default: llvm_unreachable("unexpected operator!");
5776       }
5777       NumOperands = 2;
5778       break;
5779     case X86ISD::ADD:
5780     case X86ISD::SUB:
5781     case X86ISD::INC:
5782     case X86ISD::DEC:
5783     case X86ISD::OR:
5784     case X86ISD::XOR:
5785     case X86ISD::AND:
5786       return SDValue(Op.getNode(), 1);
5787     default:
5788     default_case:
5789       break;
5790     }
5791     if (Opcode != 0) {
5792       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5793       SmallVector<SDValue, 4> Ops;
5794       for (unsigned i = 0; i != NumOperands; ++i)
5795         Ops.push_back(Op.getOperand(i));
5796       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5797       DAG.ReplaceAllUsesWith(Op, New);
5798       return SDValue(New.getNode(), 1);
5799     }
5800   }
5801
5802   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5803   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5804                      DAG.getConstant(0, Op.getValueType()));
5805 }
5806
5807 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5808 /// equivalent.
5809 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5810                                    SelectionDAG &DAG) {
5811   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5812     if (C->getAPIntValue() == 0)
5813       return EmitTest(Op0, X86CC, DAG);
5814
5815   DebugLoc dl = Op0.getDebugLoc();
5816   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5817 }
5818
5819 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
5820 /// if it's possible.
5821 static SDValue LowerToBT(SDValue Op0, ISD::CondCode CC,
5822                          DebugLoc dl, SelectionDAG &DAG) {
5823   SDValue LHS, RHS;
5824   if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5825     if (ConstantSDNode *Op010C =
5826         dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5827       if (Op010C->getZExtValue() == 1) {
5828         LHS = Op0.getOperand(0);
5829         RHS = Op0.getOperand(1).getOperand(1);
5830       }
5831   } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5832     if (ConstantSDNode *Op000C =
5833         dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5834       if (Op000C->getZExtValue() == 1) {
5835         LHS = Op0.getOperand(1);
5836         RHS = Op0.getOperand(0).getOperand(1);
5837       }
5838   } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5839     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5840     SDValue AndLHS = Op0.getOperand(0);
5841     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5842       LHS = AndLHS.getOperand(0);
5843       RHS = AndLHS.getOperand(1);
5844     }
5845   }
5846
5847   if (LHS.getNode()) {
5848     // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5849     // instruction.  Since the shift amount is in-range-or-undefined, we know
5850     // that doing a bittest on the i16 value is ok.  We extend to i32 because
5851     // the encoding for the i16 version is larger than the i32 version.
5852     if (LHS.getValueType() == MVT::i8)
5853       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5854
5855     // If the operand types disagree, extend the shift amount to match.  Since
5856     // BT ignores high bits (like shifts) we can use anyextend.
5857     if (LHS.getValueType() != RHS.getValueType())
5858       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5859
5860     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5861     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5862     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5863                        DAG.getConstant(Cond, MVT::i8), BT);
5864   }
5865
5866   return SDValue();
5867 }
5868
5869 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5870   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5871   SDValue Op0 = Op.getOperand(0);
5872   SDValue Op1 = Op.getOperand(1);
5873   DebugLoc dl = Op.getDebugLoc();
5874   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5875
5876   // Optimize to BT if possible.
5877   // Lower (X & (1 << N)) == 0 to BT(X, N).
5878   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5879   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5880   if (Op0.getOpcode() == ISD::AND &&
5881       Op0.hasOneUse() &&
5882       Op1.getOpcode() == ISD::Constant &&
5883       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5884       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5885     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
5886     if (NewSetCC.getNode())
5887       return NewSetCC;
5888   }
5889
5890   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5891   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5892   if (X86CC == X86::COND_INVALID)
5893     return SDValue();
5894
5895   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5896
5897   // Use sbb x, x to materialize carry bit into a GPR.
5898   if (X86CC == X86::COND_B)
5899     return DAG.getNode(ISD::AND, dl, MVT::i8,
5900                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
5901                                    DAG.getConstant(X86CC, MVT::i8), Cond),
5902                        DAG.getConstant(1, MVT::i8));
5903
5904   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5905                      DAG.getConstant(X86CC, MVT::i8), Cond);
5906 }
5907
5908 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5909   SDValue Cond;
5910   SDValue Op0 = Op.getOperand(0);
5911   SDValue Op1 = Op.getOperand(1);
5912   SDValue CC = Op.getOperand(2);
5913   EVT VT = Op.getValueType();
5914   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5915   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5916   DebugLoc dl = Op.getDebugLoc();
5917
5918   if (isFP) {
5919     unsigned SSECC = 8;
5920     EVT VT0 = Op0.getValueType();
5921     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5922     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5923     bool Swap = false;
5924
5925     switch (SetCCOpcode) {
5926     default: break;
5927     case ISD::SETOEQ:
5928     case ISD::SETEQ:  SSECC = 0; break;
5929     case ISD::SETOGT:
5930     case ISD::SETGT: Swap = true; // Fallthrough
5931     case ISD::SETLT:
5932     case ISD::SETOLT: SSECC = 1; break;
5933     case ISD::SETOGE:
5934     case ISD::SETGE: Swap = true; // Fallthrough
5935     case ISD::SETLE:
5936     case ISD::SETOLE: SSECC = 2; break;
5937     case ISD::SETUO:  SSECC = 3; break;
5938     case ISD::SETUNE:
5939     case ISD::SETNE:  SSECC = 4; break;
5940     case ISD::SETULE: Swap = true;
5941     case ISD::SETUGE: SSECC = 5; break;
5942     case ISD::SETULT: Swap = true;
5943     case ISD::SETUGT: SSECC = 6; break;
5944     case ISD::SETO:   SSECC = 7; break;
5945     }
5946     if (Swap)
5947       std::swap(Op0, Op1);
5948
5949     // In the two special cases we can't handle, emit two comparisons.
5950     if (SSECC == 8) {
5951       if (SetCCOpcode == ISD::SETUEQ) {
5952         SDValue UNORD, EQ;
5953         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5954         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5955         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5956       }
5957       else if (SetCCOpcode == ISD::SETONE) {
5958         SDValue ORD, NEQ;
5959         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5960         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5961         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5962       }
5963       llvm_unreachable("Illegal FP comparison");
5964     }
5965     // Handle all other FP comparisons here.
5966     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5967   }
5968
5969   // We are handling one of the integer comparisons here.  Since SSE only has
5970   // GT and EQ comparisons for integer, swapping operands and multiple
5971   // operations may be required for some comparisons.
5972   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5973   bool Swap = false, Invert = false, FlipSigns = false;
5974
5975   switch (VT.getSimpleVT().SimpleTy) {
5976   default: break;
5977   case MVT::v8i8:
5978   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5979   case MVT::v4i16:
5980   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5981   case MVT::v2i32:
5982   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5983   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5984   }
5985
5986   switch (SetCCOpcode) {
5987   default: break;
5988   case ISD::SETNE:  Invert = true;
5989   case ISD::SETEQ:  Opc = EQOpc; break;
5990   case ISD::SETLT:  Swap = true;
5991   case ISD::SETGT:  Opc = GTOpc; break;
5992   case ISD::SETGE:  Swap = true;
5993   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5994   case ISD::SETULT: Swap = true;
5995   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5996   case ISD::SETUGE: Swap = true;
5997   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5998   }
5999   if (Swap)
6000     std::swap(Op0, Op1);
6001
6002   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6003   // bits of the inputs before performing those operations.
6004   if (FlipSigns) {
6005     EVT EltVT = VT.getVectorElementType();
6006     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6007                                       EltVT);
6008     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6009     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6010                                     SignBits.size());
6011     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6012     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6013   }
6014
6015   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6016
6017   // If the logical-not of the result is required, perform that now.
6018   if (Invert)
6019     Result = DAG.getNOT(dl, Result, VT);
6020
6021   return Result;
6022 }
6023
6024 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6025 static bool isX86LogicalCmp(SDValue Op) {
6026   unsigned Opc = Op.getNode()->getOpcode();
6027   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6028     return true;
6029   if (Op.getResNo() == 1 &&
6030       (Opc == X86ISD::ADD ||
6031        Opc == X86ISD::SUB ||
6032        Opc == X86ISD::SMUL ||
6033        Opc == X86ISD::UMUL ||
6034        Opc == X86ISD::INC ||
6035        Opc == X86ISD::DEC ||
6036        Opc == X86ISD::OR ||
6037        Opc == X86ISD::XOR ||
6038        Opc == X86ISD::AND))
6039     return true;
6040
6041   return false;
6042 }
6043
6044 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
6045   bool addTest = true;
6046   SDValue Cond  = Op.getOperand(0);
6047   DebugLoc dl = Op.getDebugLoc();
6048   SDValue CC;
6049
6050   if (Cond.getOpcode() == ISD::SETCC) {
6051     SDValue NewCond = LowerSETCC(Cond, DAG);
6052     if (NewCond.getNode())
6053       Cond = NewCond;
6054   }
6055
6056   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6057   SDValue Op1 = Op.getOperand(1);
6058   SDValue Op2 = Op.getOperand(2);
6059   if (Cond.getOpcode() == X86ISD::SETCC &&
6060       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6061     SDValue Cmp = Cond.getOperand(1);
6062     if (Cmp.getOpcode() == X86ISD::CMP) {
6063       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6064       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6065       ConstantSDNode *RHSC =
6066         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6067       if (N1C && N1C->isAllOnesValue() &&
6068           N2C && N2C->isNullValue() &&
6069           RHSC && RHSC->isNullValue()) {
6070         SDValue CmpOp0 = Cmp.getOperand(0);
6071         Cmp = DAG.getNode(X86ISD::CMP, dl, CmpOp0.getValueType(),
6072                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6073         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6074                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6075       }
6076     }
6077   }
6078
6079   // Look pass (and (setcc_carry (cmp ...)), 1).
6080   if (Cond.getOpcode() == ISD::AND &&
6081       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6082     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6083     if (C && C->getAPIntValue() == 1)
6084       Cond = Cond.getOperand(0);
6085   }
6086
6087   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6088   // setting operand in place of the X86ISD::SETCC.
6089   if (Cond.getOpcode() == X86ISD::SETCC ||
6090       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6091     CC = Cond.getOperand(0);
6092
6093     SDValue Cmp = Cond.getOperand(1);
6094     unsigned Opc = Cmp.getOpcode();
6095     EVT VT = Op.getValueType();
6096
6097     bool IllegalFPCMov = false;
6098     if (VT.isFloatingPoint() && !VT.isVector() &&
6099         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6100       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6101
6102     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6103         Opc == X86ISD::BT) { // FIXME
6104       Cond = Cmp;
6105       addTest = false;
6106     }
6107   }
6108
6109   if (addTest) {
6110     // Look pass the truncate.
6111     if (Cond.getOpcode() == ISD::TRUNCATE)
6112       Cond = Cond.getOperand(0);
6113
6114     // We know the result of AND is compared against zero. Try to match
6115     // it to BT.
6116     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6117       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6118       if (NewSetCC.getNode()) {
6119         CC = NewSetCC.getOperand(0);
6120         Cond = NewSetCC.getOperand(1);
6121         addTest = false;
6122       }
6123     }
6124   }
6125
6126   if (addTest) {
6127     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6128     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6129   }
6130
6131   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6132   // condition is true.
6133   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6134   SDValue Ops[] = { Op2, Op1, CC, Cond };
6135   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6136 }
6137
6138 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6139 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6140 // from the AND / OR.
6141 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6142   Opc = Op.getOpcode();
6143   if (Opc != ISD::OR && Opc != ISD::AND)
6144     return false;
6145   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6146           Op.getOperand(0).hasOneUse() &&
6147           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6148           Op.getOperand(1).hasOneUse());
6149 }
6150
6151 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6152 // 1 and that the SETCC node has a single use.
6153 static bool isXor1OfSetCC(SDValue Op) {
6154   if (Op.getOpcode() != ISD::XOR)
6155     return false;
6156   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6157   if (N1C && N1C->getAPIntValue() == 1) {
6158     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6159       Op.getOperand(0).hasOneUse();
6160   }
6161   return false;
6162 }
6163
6164 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
6165   bool addTest = true;
6166   SDValue Chain = Op.getOperand(0);
6167   SDValue Cond  = Op.getOperand(1);
6168   SDValue Dest  = Op.getOperand(2);
6169   DebugLoc dl = Op.getDebugLoc();
6170   SDValue CC;
6171
6172   if (Cond.getOpcode() == ISD::SETCC) {
6173     SDValue NewCond = LowerSETCC(Cond, DAG);
6174     if (NewCond.getNode())
6175       Cond = NewCond;
6176   }
6177 #if 0
6178   // FIXME: LowerXALUO doesn't handle these!!
6179   else if (Cond.getOpcode() == X86ISD::ADD  ||
6180            Cond.getOpcode() == X86ISD::SUB  ||
6181            Cond.getOpcode() == X86ISD::SMUL ||
6182            Cond.getOpcode() == X86ISD::UMUL)
6183     Cond = LowerXALUO(Cond, DAG);
6184 #endif
6185
6186   // Look pass (and (setcc_carry (cmp ...)), 1).
6187   if (Cond.getOpcode() == ISD::AND &&
6188       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6189     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6190     if (C && C->getAPIntValue() == 1)
6191       Cond = Cond.getOperand(0);
6192   }
6193
6194   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6195   // setting operand in place of the X86ISD::SETCC.
6196   if (Cond.getOpcode() == X86ISD::SETCC ||
6197       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6198     CC = Cond.getOperand(0);
6199
6200     SDValue Cmp = Cond.getOperand(1);
6201     unsigned Opc = Cmp.getOpcode();
6202     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6203     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6204       Cond = Cmp;
6205       addTest = false;
6206     } else {
6207       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6208       default: break;
6209       case X86::COND_O:
6210       case X86::COND_B:
6211         // These can only come from an arithmetic instruction with overflow,
6212         // e.g. SADDO, UADDO.
6213         Cond = Cond.getNode()->getOperand(1);
6214         addTest = false;
6215         break;
6216       }
6217     }
6218   } else {
6219     unsigned CondOpc;
6220     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6221       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6222       if (CondOpc == ISD::OR) {
6223         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6224         // two branches instead of an explicit OR instruction with a
6225         // separate test.
6226         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6227             isX86LogicalCmp(Cmp)) {
6228           CC = Cond.getOperand(0).getOperand(0);
6229           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6230                               Chain, Dest, CC, Cmp);
6231           CC = Cond.getOperand(1).getOperand(0);
6232           Cond = Cmp;
6233           addTest = false;
6234         }
6235       } else { // ISD::AND
6236         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6237         // two branches instead of an explicit AND instruction with a
6238         // separate test. However, we only do this if this block doesn't
6239         // have a fall-through edge, because this requires an explicit
6240         // jmp when the condition is false.
6241         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6242             isX86LogicalCmp(Cmp) &&
6243             Op.getNode()->hasOneUse()) {
6244           X86::CondCode CCode =
6245             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6246           CCode = X86::GetOppositeBranchCondition(CCode);
6247           CC = DAG.getConstant(CCode, MVT::i8);
6248           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6249           // Look for an unconditional branch following this conditional branch.
6250           // We need this because we need to reverse the successors in order
6251           // to implement FCMP_OEQ.
6252           if (User.getOpcode() == ISD::BR) {
6253             SDValue FalseBB = User.getOperand(1);
6254             SDValue NewBR =
6255               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6256             assert(NewBR == User);
6257             Dest = FalseBB;
6258
6259             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6260                                 Chain, Dest, CC, Cmp);
6261             X86::CondCode CCode =
6262               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6263             CCode = X86::GetOppositeBranchCondition(CCode);
6264             CC = DAG.getConstant(CCode, MVT::i8);
6265             Cond = Cmp;
6266             addTest = false;
6267           }
6268         }
6269       }
6270     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6271       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6272       // It should be transformed during dag combiner except when the condition
6273       // is set by a arithmetics with overflow node.
6274       X86::CondCode CCode =
6275         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6276       CCode = X86::GetOppositeBranchCondition(CCode);
6277       CC = DAG.getConstant(CCode, MVT::i8);
6278       Cond = Cond.getOperand(0).getOperand(1);
6279       addTest = false;
6280     }
6281   }
6282
6283   if (addTest) {
6284     // Look pass the truncate.
6285     if (Cond.getOpcode() == ISD::TRUNCATE)
6286       Cond = Cond.getOperand(0);
6287
6288     // We know the result of AND is compared against zero. Try to match
6289     // it to BT.
6290     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6291       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6292       if (NewSetCC.getNode()) {
6293         CC = NewSetCC.getOperand(0);
6294         Cond = NewSetCC.getOperand(1);
6295         addTest = false;
6296       }
6297     }
6298   }
6299
6300   if (addTest) {
6301     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6302     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6303   }
6304   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6305                      Chain, Dest, CC, Cond);
6306 }
6307
6308
6309 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6310 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6311 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6312 // that the guard pages used by the OS virtual memory manager are allocated in
6313 // correct sequence.
6314 SDValue
6315 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6316                                            SelectionDAG &DAG) {
6317   assert(Subtarget->isTargetCygMing() &&
6318          "This should be used only on Cygwin/Mingw targets");
6319   DebugLoc dl = Op.getDebugLoc();
6320
6321   // Get the inputs.
6322   SDValue Chain = Op.getOperand(0);
6323   SDValue Size  = Op.getOperand(1);
6324   // FIXME: Ensure alignment here
6325
6326   SDValue Flag;
6327
6328   EVT IntPtr = getPointerTy();
6329   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6330
6331   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
6332
6333   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6334   Flag = Chain.getValue(1);
6335
6336   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6337   SDValue Ops[] = { Chain,
6338                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
6339                       DAG.getRegister(X86::EAX, IntPtr),
6340                       DAG.getRegister(X86StackPtr, SPTy),
6341                       Flag };
6342   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
6343   Flag = Chain.getValue(1);
6344
6345   Chain = DAG.getCALLSEQ_END(Chain,
6346                              DAG.getIntPtrConstant(0, true),
6347                              DAG.getIntPtrConstant(0, true),
6348                              Flag);
6349
6350   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6351
6352   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6353   return DAG.getMergeValues(Ops1, 2, dl);
6354 }
6355
6356 SDValue
6357 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6358                                            SDValue Chain,
6359                                            SDValue Dst, SDValue Src,
6360                                            SDValue Size, unsigned Align,
6361                                            const Value *DstSV,
6362                                            uint64_t DstSVOff) {
6363   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6364
6365   // If not DWORD aligned or size is more than the threshold, call the library.
6366   // The libc version is likely to be faster for these cases. It can use the
6367   // address value and run time information about the CPU.
6368   if ((Align & 3) != 0 ||
6369       !ConstantSize ||
6370       ConstantSize->getZExtValue() >
6371         getSubtarget()->getMaxInlineSizeThreshold()) {
6372     SDValue InFlag(0, 0);
6373
6374     // Check to see if there is a specialized entry-point for memory zeroing.
6375     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6376
6377     if (const char *bzeroEntry =  V &&
6378         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6379       EVT IntPtr = getPointerTy();
6380       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6381       TargetLowering::ArgListTy Args;
6382       TargetLowering::ArgListEntry Entry;
6383       Entry.Node = Dst;
6384       Entry.Ty = IntPtrTy;
6385       Args.push_back(Entry);
6386       Entry.Node = Size;
6387       Args.push_back(Entry);
6388       std::pair<SDValue,SDValue> CallResult =
6389         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6390                     false, false, false, false,
6391                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6392                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl,
6393                     DAG.GetOrdering(Chain.getNode()));
6394       return CallResult.second;
6395     }
6396
6397     // Otherwise have the target-independent code call memset.
6398     return SDValue();
6399   }
6400
6401   uint64_t SizeVal = ConstantSize->getZExtValue();
6402   SDValue InFlag(0, 0);
6403   EVT AVT;
6404   SDValue Count;
6405   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6406   unsigned BytesLeft = 0;
6407   bool TwoRepStos = false;
6408   if (ValC) {
6409     unsigned ValReg;
6410     uint64_t Val = ValC->getZExtValue() & 255;
6411
6412     // If the value is a constant, then we can potentially use larger sets.
6413     switch (Align & 3) {
6414     case 2:   // WORD aligned
6415       AVT = MVT::i16;
6416       ValReg = X86::AX;
6417       Val = (Val << 8) | Val;
6418       break;
6419     case 0:  // DWORD aligned
6420       AVT = MVT::i32;
6421       ValReg = X86::EAX;
6422       Val = (Val << 8)  | Val;
6423       Val = (Val << 16) | Val;
6424       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6425         AVT = MVT::i64;
6426         ValReg = X86::RAX;
6427         Val = (Val << 32) | Val;
6428       }
6429       break;
6430     default:  // Byte aligned
6431       AVT = MVT::i8;
6432       ValReg = X86::AL;
6433       Count = DAG.getIntPtrConstant(SizeVal);
6434       break;
6435     }
6436
6437     if (AVT.bitsGT(MVT::i8)) {
6438       unsigned UBytes = AVT.getSizeInBits() / 8;
6439       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6440       BytesLeft = SizeVal % UBytes;
6441     }
6442
6443     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6444                               InFlag);
6445     InFlag = Chain.getValue(1);
6446   } else {
6447     AVT = MVT::i8;
6448     Count  = DAG.getIntPtrConstant(SizeVal);
6449     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6450     InFlag = Chain.getValue(1);
6451   }
6452
6453   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6454                                                               X86::ECX,
6455                             Count, InFlag);
6456   InFlag = Chain.getValue(1);
6457   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6458                                                               X86::EDI,
6459                             Dst, InFlag);
6460   InFlag = Chain.getValue(1);
6461
6462   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6463   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6464   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6465
6466   if (TwoRepStos) {
6467     InFlag = Chain.getValue(1);
6468     Count  = Size;
6469     EVT CVT = Count.getValueType();
6470     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6471                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6472     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6473                                                              X86::ECX,
6474                               Left, InFlag);
6475     InFlag = Chain.getValue(1);
6476     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6477     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6478     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6479   } else if (BytesLeft) {
6480     // Handle the last 1 - 7 bytes.
6481     unsigned Offset = SizeVal - BytesLeft;
6482     EVT AddrVT = Dst.getValueType();
6483     EVT SizeVT = Size.getValueType();
6484
6485     Chain = DAG.getMemset(Chain, dl,
6486                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6487                                       DAG.getConstant(Offset, AddrVT)),
6488                           Src,
6489                           DAG.getConstant(BytesLeft, SizeVT),
6490                           Align, DstSV, DstSVOff + Offset);
6491   }
6492
6493   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6494   return Chain;
6495 }
6496
6497 SDValue
6498 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6499                                       SDValue Chain, SDValue Dst, SDValue Src,
6500                                       SDValue Size, unsigned Align,
6501                                       bool AlwaysInline,
6502                                       const Value *DstSV, uint64_t DstSVOff,
6503                                       const Value *SrcSV, uint64_t SrcSVOff) {
6504   // This requires the copy size to be a constant, preferrably
6505   // within a subtarget-specific limit.
6506   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6507   if (!ConstantSize)
6508     return SDValue();
6509   uint64_t SizeVal = ConstantSize->getZExtValue();
6510   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6511     return SDValue();
6512
6513   /// If not DWORD aligned, call the library.
6514   if ((Align & 3) != 0)
6515     return SDValue();
6516
6517   // DWORD aligned
6518   EVT AVT = MVT::i32;
6519   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6520     AVT = MVT::i64;
6521
6522   unsigned UBytes = AVT.getSizeInBits() / 8;
6523   unsigned CountVal = SizeVal / UBytes;
6524   SDValue Count = DAG.getIntPtrConstant(CountVal);
6525   unsigned BytesLeft = SizeVal % UBytes;
6526
6527   SDValue InFlag(0, 0);
6528   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6529                                                               X86::ECX,
6530                             Count, InFlag);
6531   InFlag = Chain.getValue(1);
6532   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6533                                                              X86::EDI,
6534                             Dst, InFlag);
6535   InFlag = Chain.getValue(1);
6536   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6537                                                               X86::ESI,
6538                             Src, InFlag);
6539   InFlag = Chain.getValue(1);
6540
6541   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6542   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6543   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6544                                 array_lengthof(Ops));
6545
6546   SmallVector<SDValue, 4> Results;
6547   Results.push_back(RepMovs);
6548   if (BytesLeft) {
6549     // Handle the last 1 - 7 bytes.
6550     unsigned Offset = SizeVal - BytesLeft;
6551     EVT DstVT = Dst.getValueType();
6552     EVT SrcVT = Src.getValueType();
6553     EVT SizeVT = Size.getValueType();
6554     Results.push_back(DAG.getMemcpy(Chain, dl,
6555                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6556                                                 DAG.getConstant(Offset, DstVT)),
6557                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6558                                                 DAG.getConstant(Offset, SrcVT)),
6559                                     DAG.getConstant(BytesLeft, SizeVT),
6560                                     Align, AlwaysInline,
6561                                     DstSV, DstSVOff + Offset,
6562                                     SrcSV, SrcSVOff + Offset));
6563   }
6564
6565   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6566                      &Results[0], Results.size());
6567 }
6568
6569 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6570   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6571   DebugLoc dl = Op.getDebugLoc();
6572
6573   if (!Subtarget->is64Bit()) {
6574     // vastart just stores the address of the VarArgsFrameIndex slot into the
6575     // memory location argument.
6576     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6577     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6578   }
6579
6580   // __va_list_tag:
6581   //   gp_offset         (0 - 6 * 8)
6582   //   fp_offset         (48 - 48 + 8 * 16)
6583   //   overflow_arg_area (point to parameters coming in memory).
6584   //   reg_save_area
6585   SmallVector<SDValue, 8> MemOps;
6586   SDValue FIN = Op.getOperand(1);
6587   // Store gp_offset
6588   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6589                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6590                                  FIN, SV, 0);
6591   MemOps.push_back(Store);
6592
6593   // Store fp_offset
6594   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6595                     FIN, DAG.getIntPtrConstant(4));
6596   Store = DAG.getStore(Op.getOperand(0), dl,
6597                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6598                        FIN, SV, 0);
6599   MemOps.push_back(Store);
6600
6601   // Store ptr to overflow_arg_area
6602   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6603                     FIN, DAG.getIntPtrConstant(4));
6604   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6605   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6606   MemOps.push_back(Store);
6607
6608   // Store ptr to reg_save_area.
6609   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6610                     FIN, DAG.getIntPtrConstant(8));
6611   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6612   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6613   MemOps.push_back(Store);
6614   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6615                      &MemOps[0], MemOps.size());
6616 }
6617
6618 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6619   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6620   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6621   SDValue Chain = Op.getOperand(0);
6622   SDValue SrcPtr = Op.getOperand(1);
6623   SDValue SrcSV = Op.getOperand(2);
6624
6625   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6626   return SDValue();
6627 }
6628
6629 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6630   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6631   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6632   SDValue Chain = Op.getOperand(0);
6633   SDValue DstPtr = Op.getOperand(1);
6634   SDValue SrcPtr = Op.getOperand(2);
6635   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6636   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6637   DebugLoc dl = Op.getDebugLoc();
6638
6639   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6640                        DAG.getIntPtrConstant(24), 8, false,
6641                        DstSV, 0, SrcSV, 0);
6642 }
6643
6644 SDValue
6645 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6646   DebugLoc dl = Op.getDebugLoc();
6647   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6648   switch (IntNo) {
6649   default: return SDValue();    // Don't custom lower most intrinsics.
6650   // Comparison intrinsics.
6651   case Intrinsic::x86_sse_comieq_ss:
6652   case Intrinsic::x86_sse_comilt_ss:
6653   case Intrinsic::x86_sse_comile_ss:
6654   case Intrinsic::x86_sse_comigt_ss:
6655   case Intrinsic::x86_sse_comige_ss:
6656   case Intrinsic::x86_sse_comineq_ss:
6657   case Intrinsic::x86_sse_ucomieq_ss:
6658   case Intrinsic::x86_sse_ucomilt_ss:
6659   case Intrinsic::x86_sse_ucomile_ss:
6660   case Intrinsic::x86_sse_ucomigt_ss:
6661   case Intrinsic::x86_sse_ucomige_ss:
6662   case Intrinsic::x86_sse_ucomineq_ss:
6663   case Intrinsic::x86_sse2_comieq_sd:
6664   case Intrinsic::x86_sse2_comilt_sd:
6665   case Intrinsic::x86_sse2_comile_sd:
6666   case Intrinsic::x86_sse2_comigt_sd:
6667   case Intrinsic::x86_sse2_comige_sd:
6668   case Intrinsic::x86_sse2_comineq_sd:
6669   case Intrinsic::x86_sse2_ucomieq_sd:
6670   case Intrinsic::x86_sse2_ucomilt_sd:
6671   case Intrinsic::x86_sse2_ucomile_sd:
6672   case Intrinsic::x86_sse2_ucomigt_sd:
6673   case Intrinsic::x86_sse2_ucomige_sd:
6674   case Intrinsic::x86_sse2_ucomineq_sd: {
6675     unsigned Opc = 0;
6676     ISD::CondCode CC = ISD::SETCC_INVALID;
6677     switch (IntNo) {
6678     default: break;
6679     case Intrinsic::x86_sse_comieq_ss:
6680     case Intrinsic::x86_sse2_comieq_sd:
6681       Opc = X86ISD::COMI;
6682       CC = ISD::SETEQ;
6683       break;
6684     case Intrinsic::x86_sse_comilt_ss:
6685     case Intrinsic::x86_sse2_comilt_sd:
6686       Opc = X86ISD::COMI;
6687       CC = ISD::SETLT;
6688       break;
6689     case Intrinsic::x86_sse_comile_ss:
6690     case Intrinsic::x86_sse2_comile_sd:
6691       Opc = X86ISD::COMI;
6692       CC = ISD::SETLE;
6693       break;
6694     case Intrinsic::x86_sse_comigt_ss:
6695     case Intrinsic::x86_sse2_comigt_sd:
6696       Opc = X86ISD::COMI;
6697       CC = ISD::SETGT;
6698       break;
6699     case Intrinsic::x86_sse_comige_ss:
6700     case Intrinsic::x86_sse2_comige_sd:
6701       Opc = X86ISD::COMI;
6702       CC = ISD::SETGE;
6703       break;
6704     case Intrinsic::x86_sse_comineq_ss:
6705     case Intrinsic::x86_sse2_comineq_sd:
6706       Opc = X86ISD::COMI;
6707       CC = ISD::SETNE;
6708       break;
6709     case Intrinsic::x86_sse_ucomieq_ss:
6710     case Intrinsic::x86_sse2_ucomieq_sd:
6711       Opc = X86ISD::UCOMI;
6712       CC = ISD::SETEQ;
6713       break;
6714     case Intrinsic::x86_sse_ucomilt_ss:
6715     case Intrinsic::x86_sse2_ucomilt_sd:
6716       Opc = X86ISD::UCOMI;
6717       CC = ISD::SETLT;
6718       break;
6719     case Intrinsic::x86_sse_ucomile_ss:
6720     case Intrinsic::x86_sse2_ucomile_sd:
6721       Opc = X86ISD::UCOMI;
6722       CC = ISD::SETLE;
6723       break;
6724     case Intrinsic::x86_sse_ucomigt_ss:
6725     case Intrinsic::x86_sse2_ucomigt_sd:
6726       Opc = X86ISD::UCOMI;
6727       CC = ISD::SETGT;
6728       break;
6729     case Intrinsic::x86_sse_ucomige_ss:
6730     case Intrinsic::x86_sse2_ucomige_sd:
6731       Opc = X86ISD::UCOMI;
6732       CC = ISD::SETGE;
6733       break;
6734     case Intrinsic::x86_sse_ucomineq_ss:
6735     case Intrinsic::x86_sse2_ucomineq_sd:
6736       Opc = X86ISD::UCOMI;
6737       CC = ISD::SETNE;
6738       break;
6739     }
6740
6741     SDValue LHS = Op.getOperand(1);
6742     SDValue RHS = Op.getOperand(2);
6743     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6744     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6745     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6746     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6747                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6748     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6749   }
6750   // ptest intrinsics. The intrinsic these come from are designed to return
6751   // an integer value, not just an instruction so lower it to the ptest
6752   // pattern and a setcc for the result.
6753   case Intrinsic::x86_sse41_ptestz:
6754   case Intrinsic::x86_sse41_ptestc:
6755   case Intrinsic::x86_sse41_ptestnzc:{
6756     unsigned X86CC = 0;
6757     switch (IntNo) {
6758     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6759     case Intrinsic::x86_sse41_ptestz:
6760       // ZF = 1
6761       X86CC = X86::COND_E;
6762       break;
6763     case Intrinsic::x86_sse41_ptestc:
6764       // CF = 1
6765       X86CC = X86::COND_B;
6766       break;
6767     case Intrinsic::x86_sse41_ptestnzc:
6768       // ZF and CF = 0
6769       X86CC = X86::COND_A;
6770       break;
6771     }
6772
6773     SDValue LHS = Op.getOperand(1);
6774     SDValue RHS = Op.getOperand(2);
6775     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6776     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6777     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6778     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6779   }
6780
6781   // Fix vector shift instructions where the last operand is a non-immediate
6782   // i32 value.
6783   case Intrinsic::x86_sse2_pslli_w:
6784   case Intrinsic::x86_sse2_pslli_d:
6785   case Intrinsic::x86_sse2_pslli_q:
6786   case Intrinsic::x86_sse2_psrli_w:
6787   case Intrinsic::x86_sse2_psrli_d:
6788   case Intrinsic::x86_sse2_psrli_q:
6789   case Intrinsic::x86_sse2_psrai_w:
6790   case Intrinsic::x86_sse2_psrai_d:
6791   case Intrinsic::x86_mmx_pslli_w:
6792   case Intrinsic::x86_mmx_pslli_d:
6793   case Intrinsic::x86_mmx_pslli_q:
6794   case Intrinsic::x86_mmx_psrli_w:
6795   case Intrinsic::x86_mmx_psrli_d:
6796   case Intrinsic::x86_mmx_psrli_q:
6797   case Intrinsic::x86_mmx_psrai_w:
6798   case Intrinsic::x86_mmx_psrai_d: {
6799     SDValue ShAmt = Op.getOperand(2);
6800     if (isa<ConstantSDNode>(ShAmt))
6801       return SDValue();
6802
6803     unsigned NewIntNo = 0;
6804     EVT ShAmtVT = MVT::v4i32;
6805     switch (IntNo) {
6806     case Intrinsic::x86_sse2_pslli_w:
6807       NewIntNo = Intrinsic::x86_sse2_psll_w;
6808       break;
6809     case Intrinsic::x86_sse2_pslli_d:
6810       NewIntNo = Intrinsic::x86_sse2_psll_d;
6811       break;
6812     case Intrinsic::x86_sse2_pslli_q:
6813       NewIntNo = Intrinsic::x86_sse2_psll_q;
6814       break;
6815     case Intrinsic::x86_sse2_psrli_w:
6816       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6817       break;
6818     case Intrinsic::x86_sse2_psrli_d:
6819       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6820       break;
6821     case Intrinsic::x86_sse2_psrli_q:
6822       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6823       break;
6824     case Intrinsic::x86_sse2_psrai_w:
6825       NewIntNo = Intrinsic::x86_sse2_psra_w;
6826       break;
6827     case Intrinsic::x86_sse2_psrai_d:
6828       NewIntNo = Intrinsic::x86_sse2_psra_d;
6829       break;
6830     default: {
6831       ShAmtVT = MVT::v2i32;
6832       switch (IntNo) {
6833       case Intrinsic::x86_mmx_pslli_w:
6834         NewIntNo = Intrinsic::x86_mmx_psll_w;
6835         break;
6836       case Intrinsic::x86_mmx_pslli_d:
6837         NewIntNo = Intrinsic::x86_mmx_psll_d;
6838         break;
6839       case Intrinsic::x86_mmx_pslli_q:
6840         NewIntNo = Intrinsic::x86_mmx_psll_q;
6841         break;
6842       case Intrinsic::x86_mmx_psrli_w:
6843         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6844         break;
6845       case Intrinsic::x86_mmx_psrli_d:
6846         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6847         break;
6848       case Intrinsic::x86_mmx_psrli_q:
6849         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6850         break;
6851       case Intrinsic::x86_mmx_psrai_w:
6852         NewIntNo = Intrinsic::x86_mmx_psra_w;
6853         break;
6854       case Intrinsic::x86_mmx_psrai_d:
6855         NewIntNo = Intrinsic::x86_mmx_psra_d;
6856         break;
6857       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6858       }
6859       break;
6860     }
6861     }
6862
6863     // The vector shift intrinsics with scalars uses 32b shift amounts but
6864     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6865     // to be zero.
6866     SDValue ShOps[4];
6867     ShOps[0] = ShAmt;
6868     ShOps[1] = DAG.getConstant(0, MVT::i32);
6869     if (ShAmtVT == MVT::v4i32) {
6870       ShOps[2] = DAG.getUNDEF(MVT::i32);
6871       ShOps[3] = DAG.getUNDEF(MVT::i32);
6872       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6873     } else {
6874       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6875     }
6876
6877     EVT VT = Op.getValueType();
6878     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6879     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6880                        DAG.getConstant(NewIntNo, MVT::i32),
6881                        Op.getOperand(1), ShAmt);
6882   }
6883   }
6884 }
6885
6886 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6887   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6888   DebugLoc dl = Op.getDebugLoc();
6889
6890   if (Depth > 0) {
6891     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6892     SDValue Offset =
6893       DAG.getConstant(TD->getPointerSize(),
6894                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6895     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6896                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6897                                    FrameAddr, Offset),
6898                        NULL, 0);
6899   }
6900
6901   // Just load the return address.
6902   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6903   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6904                      RetAddrFI, NULL, 0);
6905 }
6906
6907 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6908   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6909   MFI->setFrameAddressIsTaken(true);
6910   EVT VT = Op.getValueType();
6911   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6912   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6913   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6914   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6915   while (Depth--)
6916     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6917   return FrameAddr;
6918 }
6919
6920 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6921                                                      SelectionDAG &DAG) {
6922   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6923 }
6924
6925 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6926 {
6927   MachineFunction &MF = DAG.getMachineFunction();
6928   SDValue Chain     = Op.getOperand(0);
6929   SDValue Offset    = Op.getOperand(1);
6930   SDValue Handler   = Op.getOperand(2);
6931   DebugLoc dl       = Op.getDebugLoc();
6932
6933   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6934                                   getPointerTy());
6935   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6936
6937   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6938                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6939   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6940   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6941   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6942   MF.getRegInfo().addLiveOut(StoreAddrReg);
6943
6944   return DAG.getNode(X86ISD::EH_RETURN, dl,
6945                      MVT::Other,
6946                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6947 }
6948
6949 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6950                                              SelectionDAG &DAG) {
6951   SDValue Root = Op.getOperand(0);
6952   SDValue Trmp = Op.getOperand(1); // trampoline
6953   SDValue FPtr = Op.getOperand(2); // nested function
6954   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6955   DebugLoc dl  = Op.getDebugLoc();
6956
6957   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6958
6959   const X86InstrInfo *TII =
6960     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6961
6962   if (Subtarget->is64Bit()) {
6963     SDValue OutChains[6];
6964
6965     // Large code-model.
6966
6967     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6968     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6969
6970     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6971     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6972
6973     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6974
6975     // Load the pointer to the nested function into R11.
6976     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6977     SDValue Addr = Trmp;
6978     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6979                                 Addr, TrmpAddr, 0);
6980
6981     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6982                        DAG.getConstant(2, MVT::i64));
6983     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6984
6985     // Load the 'nest' parameter value into R10.
6986     // R10 is specified in X86CallingConv.td
6987     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6988     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6989                        DAG.getConstant(10, MVT::i64));
6990     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6991                                 Addr, TrmpAddr, 10);
6992
6993     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6994                        DAG.getConstant(12, MVT::i64));
6995     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6996
6997     // Jump to the nested function.
6998     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6999     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7000                        DAG.getConstant(20, MVT::i64));
7001     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7002                                 Addr, TrmpAddr, 20);
7003
7004     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7005     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7006                        DAG.getConstant(22, MVT::i64));
7007     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7008                                 TrmpAddr, 22);
7009
7010     SDValue Ops[] =
7011       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7012     return DAG.getMergeValues(Ops, 2, dl);
7013   } else {
7014     const Function *Func =
7015       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7016     CallingConv::ID CC = Func->getCallingConv();
7017     unsigned NestReg;
7018
7019     switch (CC) {
7020     default:
7021       llvm_unreachable("Unsupported calling convention");
7022     case CallingConv::C:
7023     case CallingConv::X86_StdCall: {
7024       // Pass 'nest' parameter in ECX.
7025       // Must be kept in sync with X86CallingConv.td
7026       NestReg = X86::ECX;
7027
7028       // Check that ECX wasn't needed by an 'inreg' parameter.
7029       const FunctionType *FTy = Func->getFunctionType();
7030       const AttrListPtr &Attrs = Func->getAttributes();
7031
7032       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7033         unsigned InRegCount = 0;
7034         unsigned Idx = 1;
7035
7036         for (FunctionType::param_iterator I = FTy->param_begin(),
7037              E = FTy->param_end(); I != E; ++I, ++Idx)
7038           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7039             // FIXME: should only count parameters that are lowered to integers.
7040             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7041
7042         if (InRegCount > 2) {
7043           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
7044         }
7045       }
7046       break;
7047     }
7048     case CallingConv::X86_FastCall:
7049     case CallingConv::Fast:
7050       // Pass 'nest' parameter in EAX.
7051       // Must be kept in sync with X86CallingConv.td
7052       NestReg = X86::EAX;
7053       break;
7054     }
7055
7056     SDValue OutChains[4];
7057     SDValue Addr, Disp;
7058
7059     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7060                        DAG.getConstant(10, MVT::i32));
7061     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7062
7063     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
7064     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7065     OutChains[0] = DAG.getStore(Root, dl,
7066                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7067                                 Trmp, TrmpAddr, 0);
7068
7069     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7070                        DAG.getConstant(1, MVT::i32));
7071     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
7072
7073     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
7074     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7075                        DAG.getConstant(5, MVT::i32));
7076     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7077                                 TrmpAddr, 5, false, 1);
7078
7079     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7080                        DAG.getConstant(6, MVT::i32));
7081     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
7082
7083     SDValue Ops[] =
7084       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7085     return DAG.getMergeValues(Ops, 2, dl);
7086   }
7087 }
7088
7089 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
7090   /*
7091    The rounding mode is in bits 11:10 of FPSR, and has the following
7092    settings:
7093      00 Round to nearest
7094      01 Round to -inf
7095      10 Round to +inf
7096      11 Round to 0
7097
7098   FLT_ROUNDS, on the other hand, expects the following:
7099     -1 Undefined
7100      0 Round to 0
7101      1 Round to nearest
7102      2 Round to +inf
7103      3 Round to -inf
7104
7105   To perform the conversion, we do:
7106     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7107   */
7108
7109   MachineFunction &MF = DAG.getMachineFunction();
7110   const TargetMachine &TM = MF.getTarget();
7111   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7112   unsigned StackAlignment = TFI.getStackAlignment();
7113   EVT VT = Op.getValueType();
7114   DebugLoc dl = Op.getDebugLoc();
7115
7116   // Save FP Control Word to stack slot
7117   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7118   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7119
7120   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7121                               DAG.getEntryNode(), StackSlot);
7122
7123   // Load FP Control Word from stack slot
7124   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
7125
7126   // Transform as necessary
7127   SDValue CWD1 =
7128     DAG.getNode(ISD::SRL, dl, MVT::i16,
7129                 DAG.getNode(ISD::AND, dl, MVT::i16,
7130                             CWD, DAG.getConstant(0x800, MVT::i16)),
7131                 DAG.getConstant(11, MVT::i8));
7132   SDValue CWD2 =
7133     DAG.getNode(ISD::SRL, dl, MVT::i16,
7134                 DAG.getNode(ISD::AND, dl, MVT::i16,
7135                             CWD, DAG.getConstant(0x400, MVT::i16)),
7136                 DAG.getConstant(9, MVT::i8));
7137
7138   SDValue RetVal =
7139     DAG.getNode(ISD::AND, dl, MVT::i16,
7140                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7141                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7142                             DAG.getConstant(1, MVT::i16)),
7143                 DAG.getConstant(3, MVT::i16));
7144
7145
7146   return DAG.getNode((VT.getSizeInBits() < 16 ?
7147                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7148 }
7149
7150 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
7151   EVT VT = Op.getValueType();
7152   EVT OpVT = VT;
7153   unsigned NumBits = VT.getSizeInBits();
7154   DebugLoc dl = Op.getDebugLoc();
7155
7156   Op = Op.getOperand(0);
7157   if (VT == MVT::i8) {
7158     // Zero extend to i32 since there is not an i8 bsr.
7159     OpVT = MVT::i32;
7160     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7161   }
7162
7163   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7164   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7165   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7166
7167   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7168   SDValue Ops[] = {
7169     Op,
7170     DAG.getConstant(NumBits+NumBits-1, OpVT),
7171     DAG.getConstant(X86::COND_E, MVT::i8),
7172     Op.getValue(1)
7173   };
7174   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7175
7176   // Finally xor with NumBits-1.
7177   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7178
7179   if (VT == MVT::i8)
7180     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7181   return Op;
7182 }
7183
7184 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
7185   EVT VT = Op.getValueType();
7186   EVT OpVT = VT;
7187   unsigned NumBits = VT.getSizeInBits();
7188   DebugLoc dl = Op.getDebugLoc();
7189
7190   Op = Op.getOperand(0);
7191   if (VT == MVT::i8) {
7192     OpVT = MVT::i32;
7193     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7194   }
7195
7196   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7197   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7198   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7199
7200   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7201   SDValue Ops[] = {
7202     Op,
7203     DAG.getConstant(NumBits, OpVT),
7204     DAG.getConstant(X86::COND_E, MVT::i8),
7205     Op.getValue(1)
7206   };
7207   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7208
7209   if (VT == MVT::i8)
7210     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7211   return Op;
7212 }
7213
7214 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7215   EVT VT = Op.getValueType();
7216   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7217   DebugLoc dl = Op.getDebugLoc();
7218
7219   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7220   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7221   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7222   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7223   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7224   //
7225   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7226   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7227   //  return AloBlo + AloBhi + AhiBlo;
7228
7229   SDValue A = Op.getOperand(0);
7230   SDValue B = Op.getOperand(1);
7231
7232   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7233                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7234                        A, DAG.getConstant(32, MVT::i32));
7235   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7236                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7237                        B, DAG.getConstant(32, MVT::i32));
7238   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7239                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7240                        A, B);
7241   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7242                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7243                        A, Bhi);
7244   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7245                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7246                        Ahi, B);
7247   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7248                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7249                        AloBhi, DAG.getConstant(32, MVT::i32));
7250   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7251                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7252                        AhiBlo, DAG.getConstant(32, MVT::i32));
7253   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7254   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7255   return Res;
7256 }
7257
7258
7259 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7260   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7261   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7262   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7263   // has only one use.
7264   SDNode *N = Op.getNode();
7265   SDValue LHS = N->getOperand(0);
7266   SDValue RHS = N->getOperand(1);
7267   unsigned BaseOp = 0;
7268   unsigned Cond = 0;
7269   DebugLoc dl = Op.getDebugLoc();
7270
7271   switch (Op.getOpcode()) {
7272   default: llvm_unreachable("Unknown ovf instruction!");
7273   case ISD::SADDO:
7274     // A subtract of one will be selected as a INC. Note that INC doesn't
7275     // set CF, so we can't do this for UADDO.
7276     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7277       if (C->getAPIntValue() == 1) {
7278         BaseOp = X86ISD::INC;
7279         Cond = X86::COND_O;
7280         break;
7281       }
7282     BaseOp = X86ISD::ADD;
7283     Cond = X86::COND_O;
7284     break;
7285   case ISD::UADDO:
7286     BaseOp = X86ISD::ADD;
7287     Cond = X86::COND_B;
7288     break;
7289   case ISD::SSUBO:
7290     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7291     // set CF, so we can't do this for USUBO.
7292     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7293       if (C->getAPIntValue() == 1) {
7294         BaseOp = X86ISD::DEC;
7295         Cond = X86::COND_O;
7296         break;
7297       }
7298     BaseOp = X86ISD::SUB;
7299     Cond = X86::COND_O;
7300     break;
7301   case ISD::USUBO:
7302     BaseOp = X86ISD::SUB;
7303     Cond = X86::COND_B;
7304     break;
7305   case ISD::SMULO:
7306     BaseOp = X86ISD::SMUL;
7307     Cond = X86::COND_O;
7308     break;
7309   case ISD::UMULO:
7310     BaseOp = X86ISD::UMUL;
7311     Cond = X86::COND_B;
7312     break;
7313   }
7314
7315   // Also sets EFLAGS.
7316   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7317   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7318
7319   SDValue SetCC =
7320     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7321                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7322
7323   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7324   return Sum;
7325 }
7326
7327 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7328   EVT T = Op.getValueType();
7329   DebugLoc dl = Op.getDebugLoc();
7330   unsigned Reg = 0;
7331   unsigned size = 0;
7332   switch(T.getSimpleVT().SimpleTy) {
7333   default:
7334     assert(false && "Invalid value type!");
7335   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7336   case MVT::i16: Reg = X86::AX;  size = 2; break;
7337   case MVT::i32: Reg = X86::EAX; size = 4; break;
7338   case MVT::i64:
7339     assert(Subtarget->is64Bit() && "Node not type legal!");
7340     Reg = X86::RAX; size = 8;
7341     break;
7342   }
7343   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7344                                     Op.getOperand(2), SDValue());
7345   SDValue Ops[] = { cpIn.getValue(0),
7346                     Op.getOperand(1),
7347                     Op.getOperand(3),
7348                     DAG.getTargetConstant(size, MVT::i8),
7349                     cpIn.getValue(1) };
7350   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7351   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7352   SDValue cpOut =
7353     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7354   return cpOut;
7355 }
7356
7357 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7358                                                  SelectionDAG &DAG) {
7359   assert(Subtarget->is64Bit() && "Result not type legalized?");
7360   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7361   SDValue TheChain = Op.getOperand(0);
7362   DebugLoc dl = Op.getDebugLoc();
7363   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7364   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7365   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7366                                    rax.getValue(2));
7367   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7368                             DAG.getConstant(32, MVT::i8));
7369   SDValue Ops[] = {
7370     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7371     rdx.getValue(1)
7372   };
7373   return DAG.getMergeValues(Ops, 2, dl);
7374 }
7375
7376 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7377   SDNode *Node = Op.getNode();
7378   DebugLoc dl = Node->getDebugLoc();
7379   EVT T = Node->getValueType(0);
7380   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7381                               DAG.getConstant(0, T), Node->getOperand(2));
7382   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7383                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7384                        Node->getOperand(0),
7385                        Node->getOperand(1), negOp,
7386                        cast<AtomicSDNode>(Node)->getSrcValue(),
7387                        cast<AtomicSDNode>(Node)->getAlignment());
7388 }
7389
7390 /// LowerOperation - Provide custom lowering hooks for some operations.
7391 ///
7392 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7393   switch (Op.getOpcode()) {
7394   default: llvm_unreachable("Should not custom lower this!");
7395   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7396   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7397   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7398   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7399   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7400   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7401   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7402   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7403   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7404   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7405   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7406   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7407   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7408   case ISD::SHL_PARTS:
7409   case ISD::SRA_PARTS:
7410   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7411   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7412   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7413   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7414   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7415   case ISD::FABS:               return LowerFABS(Op, DAG);
7416   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7417   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7418   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7419   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7420   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7421   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7422   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7423   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7424   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7425   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7426   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7427   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7428   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7429   case ISD::FRAME_TO_ARGS_OFFSET:
7430                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7431   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7432   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7433   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7434   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7435   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7436   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7437   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7438   case ISD::SADDO:
7439   case ISD::UADDO:
7440   case ISD::SSUBO:
7441   case ISD::USUBO:
7442   case ISD::SMULO:
7443   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7444   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7445   }
7446 }
7447
7448 void X86TargetLowering::
7449 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7450                         SelectionDAG &DAG, unsigned NewOp) {
7451   EVT T = Node->getValueType(0);
7452   DebugLoc dl = Node->getDebugLoc();
7453   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7454
7455   SDValue Chain = Node->getOperand(0);
7456   SDValue In1 = Node->getOperand(1);
7457   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7458                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7459   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7460                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7461   SDValue Ops[] = { Chain, In1, In2L, In2H };
7462   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7463   SDValue Result =
7464     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7465                             cast<MemSDNode>(Node)->getMemOperand());
7466   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7467   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7468   Results.push_back(Result.getValue(2));
7469 }
7470
7471 /// ReplaceNodeResults - Replace a node with an illegal result type
7472 /// with a new node built out of custom code.
7473 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7474                                            SmallVectorImpl<SDValue>&Results,
7475                                            SelectionDAG &DAG) {
7476   DebugLoc dl = N->getDebugLoc();
7477   switch (N->getOpcode()) {
7478   default:
7479     assert(false && "Do not know how to custom type legalize this operation!");
7480     return;
7481   case ISD::FP_TO_SINT: {
7482     std::pair<SDValue,SDValue> Vals =
7483         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7484     SDValue FIST = Vals.first, StackSlot = Vals.second;
7485     if (FIST.getNode() != 0) {
7486       EVT VT = N->getValueType(0);
7487       // Return a load from the stack slot.
7488       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7489     }
7490     return;
7491   }
7492   case ISD::READCYCLECOUNTER: {
7493     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7494     SDValue TheChain = N->getOperand(0);
7495     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7496     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7497                                      rd.getValue(1));
7498     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7499                                      eax.getValue(2));
7500     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7501     SDValue Ops[] = { eax, edx };
7502     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7503     Results.push_back(edx.getValue(1));
7504     return;
7505   }
7506   case ISD::SDIV:
7507   case ISD::UDIV:
7508   case ISD::SREM:
7509   case ISD::UREM: {
7510     EVT WidenVT = getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
7511     Results.push_back(DAG.UnrollVectorOp(N, WidenVT.getVectorNumElements()));
7512     return;
7513   }
7514   case ISD::ATOMIC_CMP_SWAP: {
7515     EVT T = N->getValueType(0);
7516     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7517     SDValue cpInL, cpInH;
7518     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7519                         DAG.getConstant(0, MVT::i32));
7520     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7521                         DAG.getConstant(1, MVT::i32));
7522     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7523     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7524                              cpInL.getValue(1));
7525     SDValue swapInL, swapInH;
7526     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7527                           DAG.getConstant(0, MVT::i32));
7528     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7529                           DAG.getConstant(1, MVT::i32));
7530     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7531                                cpInH.getValue(1));
7532     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7533                                swapInL.getValue(1));
7534     SDValue Ops[] = { swapInH.getValue(0),
7535                       N->getOperand(1),
7536                       swapInH.getValue(1) };
7537     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7538     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7539     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7540                                         MVT::i32, Result.getValue(1));
7541     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7542                                         MVT::i32, cpOutL.getValue(2));
7543     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7544     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7545     Results.push_back(cpOutH.getValue(1));
7546     return;
7547   }
7548   case ISD::ATOMIC_LOAD_ADD:
7549     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7550     return;
7551   case ISD::ATOMIC_LOAD_AND:
7552     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7553     return;
7554   case ISD::ATOMIC_LOAD_NAND:
7555     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7556     return;
7557   case ISD::ATOMIC_LOAD_OR:
7558     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7559     return;
7560   case ISD::ATOMIC_LOAD_SUB:
7561     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7562     return;
7563   case ISD::ATOMIC_LOAD_XOR:
7564     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7565     return;
7566   case ISD::ATOMIC_SWAP:
7567     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7568     return;
7569   }
7570 }
7571
7572 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7573   switch (Opcode) {
7574   default: return NULL;
7575   case X86ISD::BSF:                return "X86ISD::BSF";
7576   case X86ISD::BSR:                return "X86ISD::BSR";
7577   case X86ISD::SHLD:               return "X86ISD::SHLD";
7578   case X86ISD::SHRD:               return "X86ISD::SHRD";
7579   case X86ISD::FAND:               return "X86ISD::FAND";
7580   case X86ISD::FOR:                return "X86ISD::FOR";
7581   case X86ISD::FXOR:               return "X86ISD::FXOR";
7582   case X86ISD::FSRL:               return "X86ISD::FSRL";
7583   case X86ISD::FILD:               return "X86ISD::FILD";
7584   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7585   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7586   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7587   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7588   case X86ISD::FLD:                return "X86ISD::FLD";
7589   case X86ISD::FST:                return "X86ISD::FST";
7590   case X86ISD::CALL:               return "X86ISD::CALL";
7591   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7592   case X86ISD::BT:                 return "X86ISD::BT";
7593   case X86ISD::CMP:                return "X86ISD::CMP";
7594   case X86ISD::COMI:               return "X86ISD::COMI";
7595   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7596   case X86ISD::SETCC:              return "X86ISD::SETCC";
7597   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7598   case X86ISD::CMOV:               return "X86ISD::CMOV";
7599   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7600   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7601   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7602   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7603   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7604   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7605   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7606   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7607   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7608   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7609   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7610   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7611   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7612   case X86ISD::FMAX:               return "X86ISD::FMAX";
7613   case X86ISD::FMIN:               return "X86ISD::FMIN";
7614   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7615   case X86ISD::FRCP:               return "X86ISD::FRCP";
7616   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7617   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7618   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7619   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7620   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7621   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7622   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7623   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7624   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7625   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7626   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7627   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7628   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7629   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7630   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7631   case X86ISD::VSHL:               return "X86ISD::VSHL";
7632   case X86ISD::VSRL:               return "X86ISD::VSRL";
7633   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7634   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7635   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7636   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7637   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7638   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7639   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7640   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7641   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7642   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7643   case X86ISD::ADD:                return "X86ISD::ADD";
7644   case X86ISD::SUB:                return "X86ISD::SUB";
7645   case X86ISD::SMUL:               return "X86ISD::SMUL";
7646   case X86ISD::UMUL:               return "X86ISD::UMUL";
7647   case X86ISD::INC:                return "X86ISD::INC";
7648   case X86ISD::DEC:                return "X86ISD::DEC";
7649   case X86ISD::OR:                 return "X86ISD::OR";
7650   case X86ISD::XOR:                return "X86ISD::XOR";
7651   case X86ISD::AND:                return "X86ISD::AND";
7652   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7653   case X86ISD::PTEST:              return "X86ISD::PTEST";
7654   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7655   }
7656 }
7657
7658 // isLegalAddressingMode - Return true if the addressing mode represented
7659 // by AM is legal for this target, for a load/store of the specified type.
7660 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7661                                               const Type *Ty) const {
7662   // X86 supports extremely general addressing modes.
7663   CodeModel::Model M = getTargetMachine().getCodeModel();
7664
7665   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7666   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7667     return false;
7668
7669   if (AM.BaseGV) {
7670     unsigned GVFlags =
7671       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7672
7673     // If a reference to this global requires an extra load, we can't fold it.
7674     if (isGlobalStubReference(GVFlags))
7675       return false;
7676
7677     // If BaseGV requires a register for the PIC base, we cannot also have a
7678     // BaseReg specified.
7679     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7680       return false;
7681
7682     // If lower 4G is not available, then we must use rip-relative addressing.
7683     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7684       return false;
7685   }
7686
7687   switch (AM.Scale) {
7688   case 0:
7689   case 1:
7690   case 2:
7691   case 4:
7692   case 8:
7693     // These scales always work.
7694     break;
7695   case 3:
7696   case 5:
7697   case 9:
7698     // These scales are formed with basereg+scalereg.  Only accept if there is
7699     // no basereg yet.
7700     if (AM.HasBaseReg)
7701       return false;
7702     break;
7703   default:  // Other stuff never works.
7704     return false;
7705   }
7706
7707   return true;
7708 }
7709
7710
7711 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7712   if (!Ty1->isInteger() || !Ty2->isInteger())
7713     return false;
7714   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7715   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7716   if (NumBits1 <= NumBits2)
7717     return false;
7718   return Subtarget->is64Bit() || NumBits1 < 64;
7719 }
7720
7721 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7722   if (!VT1.isInteger() || !VT2.isInteger())
7723     return false;
7724   unsigned NumBits1 = VT1.getSizeInBits();
7725   unsigned NumBits2 = VT2.getSizeInBits();
7726   if (NumBits1 <= NumBits2)
7727     return false;
7728   return Subtarget->is64Bit() || NumBits1 < 64;
7729 }
7730
7731 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7732   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7733   return Ty1->isInteger(32) && Ty2->isInteger(64) && Subtarget->is64Bit();
7734 }
7735
7736 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7737   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7738   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7739 }
7740
7741 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7742   // i16 instructions are longer (0x66 prefix) and potentially slower.
7743   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7744 }
7745
7746 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7747 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7748 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7749 /// are assumed to be legal.
7750 bool
7751 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7752                                       EVT VT) const {
7753   // Only do shuffles on 128-bit vector types for now.
7754   if (VT.getSizeInBits() == 64)
7755     return false;
7756
7757   // FIXME: pshufb, blends, shifts.
7758   return (VT.getVectorNumElements() == 2 ||
7759           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7760           isMOVLMask(M, VT) ||
7761           isSHUFPMask(M, VT) ||
7762           isPSHUFDMask(M, VT) ||
7763           isPSHUFHWMask(M, VT) ||
7764           isPSHUFLWMask(M, VT) ||
7765           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7766           isUNPCKLMask(M, VT) ||
7767           isUNPCKHMask(M, VT) ||
7768           isUNPCKL_v_undef_Mask(M, VT) ||
7769           isUNPCKH_v_undef_Mask(M, VT));
7770 }
7771
7772 bool
7773 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7774                                           EVT VT) const {
7775   unsigned NumElts = VT.getVectorNumElements();
7776   // FIXME: This collection of masks seems suspect.
7777   if (NumElts == 2)
7778     return true;
7779   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7780     return (isMOVLMask(Mask, VT)  ||
7781             isCommutedMOVLMask(Mask, VT, true) ||
7782             isSHUFPMask(Mask, VT) ||
7783             isCommutedSHUFPMask(Mask, VT));
7784   }
7785   return false;
7786 }
7787
7788 //===----------------------------------------------------------------------===//
7789 //                           X86 Scheduler Hooks
7790 //===----------------------------------------------------------------------===//
7791
7792 // private utility function
7793 MachineBasicBlock *
7794 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7795                                                        MachineBasicBlock *MBB,
7796                                                        unsigned regOpc,
7797                                                        unsigned immOpc,
7798                                                        unsigned LoadOpc,
7799                                                        unsigned CXchgOpc,
7800                                                        unsigned copyOpc,
7801                                                        unsigned notOpc,
7802                                                        unsigned EAXreg,
7803                                                        TargetRegisterClass *RC,
7804                                                        bool invSrc) const {
7805   // For the atomic bitwise operator, we generate
7806   //   thisMBB:
7807   //   newMBB:
7808   //     ld  t1 = [bitinstr.addr]
7809   //     op  t2 = t1, [bitinstr.val]
7810   //     mov EAX = t1
7811   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7812   //     bz  newMBB
7813   //     fallthrough -->nextMBB
7814   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7815   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7816   MachineFunction::iterator MBBIter = MBB;
7817   ++MBBIter;
7818
7819   /// First build the CFG
7820   MachineFunction *F = MBB->getParent();
7821   MachineBasicBlock *thisMBB = MBB;
7822   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7823   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7824   F->insert(MBBIter, newMBB);
7825   F->insert(MBBIter, nextMBB);
7826
7827   // Move all successors to thisMBB to nextMBB
7828   nextMBB->transferSuccessors(thisMBB);
7829
7830   // Update thisMBB to fall through to newMBB
7831   thisMBB->addSuccessor(newMBB);
7832
7833   // newMBB jumps to itself and fall through to nextMBB
7834   newMBB->addSuccessor(nextMBB);
7835   newMBB->addSuccessor(newMBB);
7836
7837   // Insert instructions into newMBB based on incoming instruction
7838   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7839          "unexpected number of operands");
7840   DebugLoc dl = bInstr->getDebugLoc();
7841   MachineOperand& destOper = bInstr->getOperand(0);
7842   MachineOperand* argOpers[2 + X86AddrNumOperands];
7843   int numArgs = bInstr->getNumOperands() - 1;
7844   for (int i=0; i < numArgs; ++i)
7845     argOpers[i] = &bInstr->getOperand(i+1);
7846
7847   // x86 address has 4 operands: base, index, scale, and displacement
7848   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7849   int valArgIndx = lastAddrIndx + 1;
7850
7851   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7852   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7853   for (int i=0; i <= lastAddrIndx; ++i)
7854     (*MIB).addOperand(*argOpers[i]);
7855
7856   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7857   if (invSrc) {
7858     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7859   }
7860   else
7861     tt = t1;
7862
7863   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7864   assert((argOpers[valArgIndx]->isReg() ||
7865           argOpers[valArgIndx]->isImm()) &&
7866          "invalid operand");
7867   if (argOpers[valArgIndx]->isReg())
7868     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7869   else
7870     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7871   MIB.addReg(tt);
7872   (*MIB).addOperand(*argOpers[valArgIndx]);
7873
7874   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7875   MIB.addReg(t1);
7876
7877   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7878   for (int i=0; i <= lastAddrIndx; ++i)
7879     (*MIB).addOperand(*argOpers[i]);
7880   MIB.addReg(t2);
7881   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7882   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7883                     bInstr->memoperands_end());
7884
7885   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7886   MIB.addReg(EAXreg);
7887
7888   // insert branch
7889   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7890
7891   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7892   return nextMBB;
7893 }
7894
7895 // private utility function:  64 bit atomics on 32 bit host.
7896 MachineBasicBlock *
7897 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7898                                                        MachineBasicBlock *MBB,
7899                                                        unsigned regOpcL,
7900                                                        unsigned regOpcH,
7901                                                        unsigned immOpcL,
7902                                                        unsigned immOpcH,
7903                                                        bool invSrc) const {
7904   // For the atomic bitwise operator, we generate
7905   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7906   //     ld t1,t2 = [bitinstr.addr]
7907   //   newMBB:
7908   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7909   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7910   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7911   //     mov ECX, EBX <- t5, t6
7912   //     mov EAX, EDX <- t1, t2
7913   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7914   //     mov t3, t4 <- EAX, EDX
7915   //     bz  newMBB
7916   //     result in out1, out2
7917   //     fallthrough -->nextMBB
7918
7919   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7920   const unsigned LoadOpc = X86::MOV32rm;
7921   const unsigned copyOpc = X86::MOV32rr;
7922   const unsigned NotOpc = X86::NOT32r;
7923   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7924   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7925   MachineFunction::iterator MBBIter = MBB;
7926   ++MBBIter;
7927
7928   /// First build the CFG
7929   MachineFunction *F = MBB->getParent();
7930   MachineBasicBlock *thisMBB = MBB;
7931   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7932   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7933   F->insert(MBBIter, newMBB);
7934   F->insert(MBBIter, nextMBB);
7935
7936   // Move all successors to thisMBB to nextMBB
7937   nextMBB->transferSuccessors(thisMBB);
7938
7939   // Update thisMBB to fall through to newMBB
7940   thisMBB->addSuccessor(newMBB);
7941
7942   // newMBB jumps to itself and fall through to nextMBB
7943   newMBB->addSuccessor(nextMBB);
7944   newMBB->addSuccessor(newMBB);
7945
7946   DebugLoc dl = bInstr->getDebugLoc();
7947   // Insert instructions into newMBB based on incoming instruction
7948   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7949   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7950          "unexpected number of operands");
7951   MachineOperand& dest1Oper = bInstr->getOperand(0);
7952   MachineOperand& dest2Oper = bInstr->getOperand(1);
7953   MachineOperand* argOpers[2 + X86AddrNumOperands];
7954   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7955     argOpers[i] = &bInstr->getOperand(i+2);
7956
7957   // x86 address has 5 operands: base, index, scale, displacement, and segment.
7958   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7959
7960   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7961   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7962   for (int i=0; i <= lastAddrIndx; ++i)
7963     (*MIB).addOperand(*argOpers[i]);
7964   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7965   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7966   // add 4 to displacement.
7967   for (int i=0; i <= lastAddrIndx-2; ++i)
7968     (*MIB).addOperand(*argOpers[i]);
7969   MachineOperand newOp3 = *(argOpers[3]);
7970   if (newOp3.isImm())
7971     newOp3.setImm(newOp3.getImm()+4);
7972   else
7973     newOp3.setOffset(newOp3.getOffset()+4);
7974   (*MIB).addOperand(newOp3);
7975   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7976
7977   // t3/4 are defined later, at the bottom of the loop
7978   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7979   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7980   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7981     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7982   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7983     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7984
7985   // The subsequent operations should be using the destination registers of
7986   //the PHI instructions.
7987   if (invSrc) {
7988     t1 = F->getRegInfo().createVirtualRegister(RC);
7989     t2 = F->getRegInfo().createVirtualRegister(RC);
7990     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
7991     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
7992   } else {
7993     t1 = dest1Oper.getReg();
7994     t2 = dest2Oper.getReg();
7995   }
7996
7997   int valArgIndx = lastAddrIndx + 1;
7998   assert((argOpers[valArgIndx]->isReg() ||
7999           argOpers[valArgIndx]->isImm()) &&
8000          "invalid operand");
8001   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8002   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8003   if (argOpers[valArgIndx]->isReg())
8004     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8005   else
8006     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8007   if (regOpcL != X86::MOV32rr)
8008     MIB.addReg(t1);
8009   (*MIB).addOperand(*argOpers[valArgIndx]);
8010   assert(argOpers[valArgIndx + 1]->isReg() ==
8011          argOpers[valArgIndx]->isReg());
8012   assert(argOpers[valArgIndx + 1]->isImm() ==
8013          argOpers[valArgIndx]->isImm());
8014   if (argOpers[valArgIndx + 1]->isReg())
8015     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8016   else
8017     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8018   if (regOpcH != X86::MOV32rr)
8019     MIB.addReg(t2);
8020   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8021
8022   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8023   MIB.addReg(t1);
8024   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8025   MIB.addReg(t2);
8026
8027   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8028   MIB.addReg(t5);
8029   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8030   MIB.addReg(t6);
8031
8032   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8033   for (int i=0; i <= lastAddrIndx; ++i)
8034     (*MIB).addOperand(*argOpers[i]);
8035
8036   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8037   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8038                     bInstr->memoperands_end());
8039
8040   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8041   MIB.addReg(X86::EAX);
8042   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8043   MIB.addReg(X86::EDX);
8044
8045   // insert branch
8046   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8047
8048   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8049   return nextMBB;
8050 }
8051
8052 // private utility function
8053 MachineBasicBlock *
8054 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8055                                                       MachineBasicBlock *MBB,
8056                                                       unsigned cmovOpc) const {
8057   // For the atomic min/max operator, we generate
8058   //   thisMBB:
8059   //   newMBB:
8060   //     ld t1 = [min/max.addr]
8061   //     mov t2 = [min/max.val]
8062   //     cmp  t1, t2
8063   //     cmov[cond] t2 = t1
8064   //     mov EAX = t1
8065   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8066   //     bz   newMBB
8067   //     fallthrough -->nextMBB
8068   //
8069   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8070   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8071   MachineFunction::iterator MBBIter = MBB;
8072   ++MBBIter;
8073
8074   /// First build the CFG
8075   MachineFunction *F = MBB->getParent();
8076   MachineBasicBlock *thisMBB = MBB;
8077   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8078   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8079   F->insert(MBBIter, newMBB);
8080   F->insert(MBBIter, nextMBB);
8081
8082   // Move all successors of thisMBB to nextMBB
8083   nextMBB->transferSuccessors(thisMBB);
8084
8085   // Update thisMBB to fall through to newMBB
8086   thisMBB->addSuccessor(newMBB);
8087
8088   // newMBB jumps to newMBB and fall through to nextMBB
8089   newMBB->addSuccessor(nextMBB);
8090   newMBB->addSuccessor(newMBB);
8091
8092   DebugLoc dl = mInstr->getDebugLoc();
8093   // Insert instructions into newMBB based on incoming instruction
8094   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8095          "unexpected number of operands");
8096   MachineOperand& destOper = mInstr->getOperand(0);
8097   MachineOperand* argOpers[2 + X86AddrNumOperands];
8098   int numArgs = mInstr->getNumOperands() - 1;
8099   for (int i=0; i < numArgs; ++i)
8100     argOpers[i] = &mInstr->getOperand(i+1);
8101
8102   // x86 address has 4 operands: base, index, scale, and displacement
8103   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8104   int valArgIndx = lastAddrIndx + 1;
8105
8106   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8107   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8108   for (int i=0; i <= lastAddrIndx; ++i)
8109     (*MIB).addOperand(*argOpers[i]);
8110
8111   // We only support register and immediate values
8112   assert((argOpers[valArgIndx]->isReg() ||
8113           argOpers[valArgIndx]->isImm()) &&
8114          "invalid operand");
8115
8116   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8117   if (argOpers[valArgIndx]->isReg())
8118     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8119   else
8120     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8121   (*MIB).addOperand(*argOpers[valArgIndx]);
8122
8123   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8124   MIB.addReg(t1);
8125
8126   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8127   MIB.addReg(t1);
8128   MIB.addReg(t2);
8129
8130   // Generate movc
8131   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8132   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8133   MIB.addReg(t2);
8134   MIB.addReg(t1);
8135
8136   // Cmp and exchange if none has modified the memory location
8137   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8138   for (int i=0; i <= lastAddrIndx; ++i)
8139     (*MIB).addOperand(*argOpers[i]);
8140   MIB.addReg(t3);
8141   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8142   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8143                     mInstr->memoperands_end());
8144
8145   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8146   MIB.addReg(X86::EAX);
8147
8148   // insert branch
8149   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8150
8151   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8152   return nextMBB;
8153 }
8154
8155 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8156 // all of this code can be replaced with that in the .td file.
8157 MachineBasicBlock *
8158 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8159                             unsigned numArgs, bool memArg) const {
8160
8161   MachineFunction *F = BB->getParent();
8162   DebugLoc dl = MI->getDebugLoc();
8163   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8164
8165   unsigned Opc;
8166   if (memArg)
8167     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8168   else
8169     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8170
8171   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8172
8173   for (unsigned i = 0; i < numArgs; ++i) {
8174     MachineOperand &Op = MI->getOperand(i+1);
8175
8176     if (!(Op.isReg() && Op.isImplicit()))
8177       MIB.addOperand(Op);
8178   }
8179
8180   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8181     .addReg(X86::XMM0);
8182
8183   F->DeleteMachineInstr(MI);
8184
8185   return BB;
8186 }
8187
8188 MachineBasicBlock *
8189 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8190                                                  MachineInstr *MI,
8191                                                  MachineBasicBlock *MBB) const {
8192   // Emit code to save XMM registers to the stack. The ABI says that the
8193   // number of registers to save is given in %al, so it's theoretically
8194   // possible to do an indirect jump trick to avoid saving all of them,
8195   // however this code takes a simpler approach and just executes all
8196   // of the stores if %al is non-zero. It's less code, and it's probably
8197   // easier on the hardware branch predictor, and stores aren't all that
8198   // expensive anyway.
8199
8200   // Create the new basic blocks. One block contains all the XMM stores,
8201   // and one block is the final destination regardless of whether any
8202   // stores were performed.
8203   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8204   MachineFunction *F = MBB->getParent();
8205   MachineFunction::iterator MBBIter = MBB;
8206   ++MBBIter;
8207   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8208   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8209   F->insert(MBBIter, XMMSaveMBB);
8210   F->insert(MBBIter, EndMBB);
8211
8212   // Set up the CFG.
8213   // Move any original successors of MBB to the end block.
8214   EndMBB->transferSuccessors(MBB);
8215   // The original block will now fall through to the XMM save block.
8216   MBB->addSuccessor(XMMSaveMBB);
8217   // The XMMSaveMBB will fall through to the end block.
8218   XMMSaveMBB->addSuccessor(EndMBB);
8219
8220   // Now add the instructions.
8221   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8222   DebugLoc DL = MI->getDebugLoc();
8223
8224   unsigned CountReg = MI->getOperand(0).getReg();
8225   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8226   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8227
8228   if (!Subtarget->isTargetWin64()) {
8229     // If %al is 0, branch around the XMM save block.
8230     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8231     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
8232     MBB->addSuccessor(EndMBB);
8233   }
8234
8235   // In the XMM save block, save all the XMM argument registers.
8236   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8237     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8238     MachineMemOperand *MMO =
8239       F->getMachineMemOperand(
8240         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8241         MachineMemOperand::MOStore, Offset,
8242         /*Size=*/16, /*Align=*/16);
8243     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8244       .addFrameIndex(RegSaveFrameIndex)
8245       .addImm(/*Scale=*/1)
8246       .addReg(/*IndexReg=*/0)
8247       .addImm(/*Disp=*/Offset)
8248       .addReg(/*Segment=*/0)
8249       .addReg(MI->getOperand(i).getReg())
8250       .addMemOperand(MMO);
8251   }
8252
8253   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8254
8255   return EndMBB;
8256 }
8257
8258 MachineBasicBlock *
8259 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8260                                      MachineBasicBlock *BB,
8261                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8262   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8263   DebugLoc DL = MI->getDebugLoc();
8264
8265   // To "insert" a SELECT_CC instruction, we actually have to insert the
8266   // diamond control-flow pattern.  The incoming instruction knows the
8267   // destination vreg to set, the condition code register to branch on, the
8268   // true/false values to select between, and a branch opcode to use.
8269   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8270   MachineFunction::iterator It = BB;
8271   ++It;
8272
8273   //  thisMBB:
8274   //  ...
8275   //   TrueVal = ...
8276   //   cmpTY ccX, r1, r2
8277   //   bCC copy1MBB
8278   //   fallthrough --> copy0MBB
8279   MachineBasicBlock *thisMBB = BB;
8280   MachineFunction *F = BB->getParent();
8281   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8282   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8283   unsigned Opc =
8284     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8285   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8286   F->insert(It, copy0MBB);
8287   F->insert(It, sinkMBB);
8288   // Update machine-CFG edges by first adding all successors of the current
8289   // block to the new block which will contain the Phi node for the select.
8290   // Also inform sdisel of the edge changes.
8291   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8292          E = BB->succ_end(); I != E; ++I) {
8293     EM->insert(std::make_pair(*I, sinkMBB));
8294     sinkMBB->addSuccessor(*I);
8295   }
8296   // Next, remove all successors of the current block, and add the true
8297   // and fallthrough blocks as its successors.
8298   while (!BB->succ_empty())
8299     BB->removeSuccessor(BB->succ_begin());
8300   // Add the true and fallthrough blocks as its successors.
8301   BB->addSuccessor(copy0MBB);
8302   BB->addSuccessor(sinkMBB);
8303
8304   //  copy0MBB:
8305   //   %FalseValue = ...
8306   //   # fallthrough to sinkMBB
8307   BB = copy0MBB;
8308
8309   // Update machine-CFG edges
8310   BB->addSuccessor(sinkMBB);
8311
8312   //  sinkMBB:
8313   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8314   //  ...
8315   BB = sinkMBB;
8316   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8317     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8318     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8319
8320   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8321   return BB;
8322 }
8323
8324
8325 MachineBasicBlock *
8326 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8327                                                MachineBasicBlock *BB,
8328                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8329   switch (MI->getOpcode()) {
8330   default: assert(false && "Unexpected instr type to insert");
8331   case X86::CMOV_GR8:
8332   case X86::CMOV_V1I64:
8333   case X86::CMOV_FR32:
8334   case X86::CMOV_FR64:
8335   case X86::CMOV_V4F32:
8336   case X86::CMOV_V2F64:
8337   case X86::CMOV_V2I64:
8338     return EmitLoweredSelect(MI, BB, EM);
8339
8340   case X86::FP32_TO_INT16_IN_MEM:
8341   case X86::FP32_TO_INT32_IN_MEM:
8342   case X86::FP32_TO_INT64_IN_MEM:
8343   case X86::FP64_TO_INT16_IN_MEM:
8344   case X86::FP64_TO_INT32_IN_MEM:
8345   case X86::FP64_TO_INT64_IN_MEM:
8346   case X86::FP80_TO_INT16_IN_MEM:
8347   case X86::FP80_TO_INT32_IN_MEM:
8348   case X86::FP80_TO_INT64_IN_MEM: {
8349     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8350     DebugLoc DL = MI->getDebugLoc();
8351
8352     // Change the floating point control register to use "round towards zero"
8353     // mode when truncating to an integer value.
8354     MachineFunction *F = BB->getParent();
8355     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8356     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8357
8358     // Load the old value of the high byte of the control word...
8359     unsigned OldCW =
8360       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8361     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8362                       CWFrameIdx);
8363
8364     // Set the high part to be round to zero...
8365     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8366       .addImm(0xC7F);
8367
8368     // Reload the modified control word now...
8369     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8370
8371     // Restore the memory image of control word to original value
8372     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8373       .addReg(OldCW);
8374
8375     // Get the X86 opcode to use.
8376     unsigned Opc;
8377     switch (MI->getOpcode()) {
8378     default: llvm_unreachable("illegal opcode!");
8379     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8380     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8381     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8382     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8383     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8384     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8385     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8386     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8387     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8388     }
8389
8390     X86AddressMode AM;
8391     MachineOperand &Op = MI->getOperand(0);
8392     if (Op.isReg()) {
8393       AM.BaseType = X86AddressMode::RegBase;
8394       AM.Base.Reg = Op.getReg();
8395     } else {
8396       AM.BaseType = X86AddressMode::FrameIndexBase;
8397       AM.Base.FrameIndex = Op.getIndex();
8398     }
8399     Op = MI->getOperand(1);
8400     if (Op.isImm())
8401       AM.Scale = Op.getImm();
8402     Op = MI->getOperand(2);
8403     if (Op.isImm())
8404       AM.IndexReg = Op.getImm();
8405     Op = MI->getOperand(3);
8406     if (Op.isGlobal()) {
8407       AM.GV = Op.getGlobal();
8408     } else {
8409       AM.Disp = Op.getImm();
8410     }
8411     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8412                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8413
8414     // Reload the original control word now.
8415     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8416
8417     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8418     return BB;
8419   }
8420     // String/text processing lowering.
8421   case X86::PCMPISTRM128REG:
8422     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8423   case X86::PCMPISTRM128MEM:
8424     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8425   case X86::PCMPESTRM128REG:
8426     return EmitPCMP(MI, BB, 5, false /* in mem */);
8427   case X86::PCMPESTRM128MEM:
8428     return EmitPCMP(MI, BB, 5, true /* in mem */);
8429
8430     // Atomic Lowering.
8431   case X86::ATOMAND32:
8432     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8433                                                X86::AND32ri, X86::MOV32rm,
8434                                                X86::LCMPXCHG32, X86::MOV32rr,
8435                                                X86::NOT32r, X86::EAX,
8436                                                X86::GR32RegisterClass);
8437   case X86::ATOMOR32:
8438     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8439                                                X86::OR32ri, X86::MOV32rm,
8440                                                X86::LCMPXCHG32, X86::MOV32rr,
8441                                                X86::NOT32r, X86::EAX,
8442                                                X86::GR32RegisterClass);
8443   case X86::ATOMXOR32:
8444     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8445                                                X86::XOR32ri, X86::MOV32rm,
8446                                                X86::LCMPXCHG32, X86::MOV32rr,
8447                                                X86::NOT32r, X86::EAX,
8448                                                X86::GR32RegisterClass);
8449   case X86::ATOMNAND32:
8450     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8451                                                X86::AND32ri, X86::MOV32rm,
8452                                                X86::LCMPXCHG32, X86::MOV32rr,
8453                                                X86::NOT32r, X86::EAX,
8454                                                X86::GR32RegisterClass, true);
8455   case X86::ATOMMIN32:
8456     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8457   case X86::ATOMMAX32:
8458     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8459   case X86::ATOMUMIN32:
8460     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8461   case X86::ATOMUMAX32:
8462     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8463
8464   case X86::ATOMAND16:
8465     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8466                                                X86::AND16ri, X86::MOV16rm,
8467                                                X86::LCMPXCHG16, X86::MOV16rr,
8468                                                X86::NOT16r, X86::AX,
8469                                                X86::GR16RegisterClass);
8470   case X86::ATOMOR16:
8471     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8472                                                X86::OR16ri, X86::MOV16rm,
8473                                                X86::LCMPXCHG16, X86::MOV16rr,
8474                                                X86::NOT16r, X86::AX,
8475                                                X86::GR16RegisterClass);
8476   case X86::ATOMXOR16:
8477     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8478                                                X86::XOR16ri, X86::MOV16rm,
8479                                                X86::LCMPXCHG16, X86::MOV16rr,
8480                                                X86::NOT16r, X86::AX,
8481                                                X86::GR16RegisterClass);
8482   case X86::ATOMNAND16:
8483     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8484                                                X86::AND16ri, X86::MOV16rm,
8485                                                X86::LCMPXCHG16, X86::MOV16rr,
8486                                                X86::NOT16r, X86::AX,
8487                                                X86::GR16RegisterClass, true);
8488   case X86::ATOMMIN16:
8489     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8490   case X86::ATOMMAX16:
8491     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8492   case X86::ATOMUMIN16:
8493     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8494   case X86::ATOMUMAX16:
8495     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8496
8497   case X86::ATOMAND8:
8498     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8499                                                X86::AND8ri, X86::MOV8rm,
8500                                                X86::LCMPXCHG8, X86::MOV8rr,
8501                                                X86::NOT8r, X86::AL,
8502                                                X86::GR8RegisterClass);
8503   case X86::ATOMOR8:
8504     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8505                                                X86::OR8ri, X86::MOV8rm,
8506                                                X86::LCMPXCHG8, X86::MOV8rr,
8507                                                X86::NOT8r, X86::AL,
8508                                                X86::GR8RegisterClass);
8509   case X86::ATOMXOR8:
8510     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8511                                                X86::XOR8ri, X86::MOV8rm,
8512                                                X86::LCMPXCHG8, X86::MOV8rr,
8513                                                X86::NOT8r, X86::AL,
8514                                                X86::GR8RegisterClass);
8515   case X86::ATOMNAND8:
8516     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8517                                                X86::AND8ri, X86::MOV8rm,
8518                                                X86::LCMPXCHG8, X86::MOV8rr,
8519                                                X86::NOT8r, X86::AL,
8520                                                X86::GR8RegisterClass, true);
8521   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8522   // This group is for 64-bit host.
8523   case X86::ATOMAND64:
8524     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8525                                                X86::AND64ri32, X86::MOV64rm,
8526                                                X86::LCMPXCHG64, X86::MOV64rr,
8527                                                X86::NOT64r, X86::RAX,
8528                                                X86::GR64RegisterClass);
8529   case X86::ATOMOR64:
8530     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8531                                                X86::OR64ri32, X86::MOV64rm,
8532                                                X86::LCMPXCHG64, X86::MOV64rr,
8533                                                X86::NOT64r, X86::RAX,
8534                                                X86::GR64RegisterClass);
8535   case X86::ATOMXOR64:
8536     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8537                                                X86::XOR64ri32, X86::MOV64rm,
8538                                                X86::LCMPXCHG64, X86::MOV64rr,
8539                                                X86::NOT64r, X86::RAX,
8540                                                X86::GR64RegisterClass);
8541   case X86::ATOMNAND64:
8542     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8543                                                X86::AND64ri32, X86::MOV64rm,
8544                                                X86::LCMPXCHG64, X86::MOV64rr,
8545                                                X86::NOT64r, X86::RAX,
8546                                                X86::GR64RegisterClass, true);
8547   case X86::ATOMMIN64:
8548     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8549   case X86::ATOMMAX64:
8550     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8551   case X86::ATOMUMIN64:
8552     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8553   case X86::ATOMUMAX64:
8554     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8555
8556   // This group does 64-bit operations on a 32-bit host.
8557   case X86::ATOMAND6432:
8558     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8559                                                X86::AND32rr, X86::AND32rr,
8560                                                X86::AND32ri, X86::AND32ri,
8561                                                false);
8562   case X86::ATOMOR6432:
8563     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8564                                                X86::OR32rr, X86::OR32rr,
8565                                                X86::OR32ri, X86::OR32ri,
8566                                                false);
8567   case X86::ATOMXOR6432:
8568     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8569                                                X86::XOR32rr, X86::XOR32rr,
8570                                                X86::XOR32ri, X86::XOR32ri,
8571                                                false);
8572   case X86::ATOMNAND6432:
8573     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8574                                                X86::AND32rr, X86::AND32rr,
8575                                                X86::AND32ri, X86::AND32ri,
8576                                                true);
8577   case X86::ATOMADD6432:
8578     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8579                                                X86::ADD32rr, X86::ADC32rr,
8580                                                X86::ADD32ri, X86::ADC32ri,
8581                                                false);
8582   case X86::ATOMSUB6432:
8583     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8584                                                X86::SUB32rr, X86::SBB32rr,
8585                                                X86::SUB32ri, X86::SBB32ri,
8586                                                false);
8587   case X86::ATOMSWAP6432:
8588     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8589                                                X86::MOV32rr, X86::MOV32rr,
8590                                                X86::MOV32ri, X86::MOV32ri,
8591                                                false);
8592   case X86::VASTART_SAVE_XMM_REGS:
8593     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8594   }
8595 }
8596
8597 //===----------------------------------------------------------------------===//
8598 //                           X86 Optimization Hooks
8599 //===----------------------------------------------------------------------===//
8600
8601 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8602                                                        const APInt &Mask,
8603                                                        APInt &KnownZero,
8604                                                        APInt &KnownOne,
8605                                                        const SelectionDAG &DAG,
8606                                                        unsigned Depth) const {
8607   unsigned Opc = Op.getOpcode();
8608   assert((Opc >= ISD::BUILTIN_OP_END ||
8609           Opc == ISD::INTRINSIC_WO_CHAIN ||
8610           Opc == ISD::INTRINSIC_W_CHAIN ||
8611           Opc == ISD::INTRINSIC_VOID) &&
8612          "Should use MaskedValueIsZero if you don't know whether Op"
8613          " is a target node!");
8614
8615   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8616   switch (Opc) {
8617   default: break;
8618   case X86ISD::ADD:
8619   case X86ISD::SUB:
8620   case X86ISD::SMUL:
8621   case X86ISD::UMUL:
8622   case X86ISD::INC:
8623   case X86ISD::DEC:
8624   case X86ISD::OR:
8625   case X86ISD::XOR:
8626   case X86ISD::AND:
8627     // These nodes' second result is a boolean.
8628     if (Op.getResNo() == 0)
8629       break;
8630     // Fallthrough
8631   case X86ISD::SETCC:
8632     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8633                                        Mask.getBitWidth() - 1);
8634     break;
8635   }
8636 }
8637
8638 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8639 /// node is a GlobalAddress + offset.
8640 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8641                                        GlobalValue* &GA, int64_t &Offset) const{
8642   if (N->getOpcode() == X86ISD::Wrapper) {
8643     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8644       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8645       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8646       return true;
8647     }
8648   }
8649   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8650 }
8651
8652 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8653                                      EVT EltVT, LoadSDNode *&LDBase,
8654                                      unsigned &LastLoadedElt,
8655                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8656                                      const TargetLowering &TLI) {
8657   LDBase = NULL;
8658   LastLoadedElt = -1U;
8659   for (unsigned i = 0; i < NumElems; ++i) {
8660     if (N->getMaskElt(i) < 0) {
8661       if (!LDBase)
8662         return false;
8663       continue;
8664     }
8665
8666     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8667     if (!Elt.getNode() ||
8668         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8669       return false;
8670     if (!LDBase) {
8671       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8672         return false;
8673       LDBase = cast<LoadSDNode>(Elt.getNode());
8674       LastLoadedElt = i;
8675       continue;
8676     }
8677     if (Elt.getOpcode() == ISD::UNDEF)
8678       continue;
8679
8680     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8681     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
8682       return false;
8683     LastLoadedElt = i;
8684   }
8685   return true;
8686 }
8687
8688 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8689 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8690 /// if the load addresses are consecutive, non-overlapping, and in the right
8691 /// order.  In the case of v2i64, it will see if it can rewrite the
8692 /// shuffle to be an appropriate build vector so it can take advantage of
8693 // performBuildVectorCombine.
8694 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8695                                      const TargetLowering &TLI) {
8696   DebugLoc dl = N->getDebugLoc();
8697   EVT VT = N->getValueType(0);
8698   EVT EltVT = VT.getVectorElementType();
8699   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8700   unsigned NumElems = VT.getVectorNumElements();
8701
8702   if (VT.getSizeInBits() != 128)
8703     return SDValue();
8704
8705   // Try to combine a vector_shuffle into a 128-bit load.
8706   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8707   LoadSDNode *LD = NULL;
8708   unsigned LastLoadedElt;
8709   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8710                                 MFI, TLI))
8711     return SDValue();
8712
8713   if (LastLoadedElt == NumElems - 1) {
8714     if (DAG.InferPtrAlignment(LD->getBasePtr()) >= 16)
8715       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8716                          LD->getSrcValue(), LD->getSrcValueOffset(),
8717                          LD->isVolatile());
8718     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8719                        LD->getSrcValue(), LD->getSrcValueOffset(),
8720                        LD->isVolatile(), LD->getAlignment());
8721   } else if (NumElems == 4 && LastLoadedElt == 1) {
8722     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8723     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8724     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8725     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8726   }
8727   return SDValue();
8728 }
8729
8730 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8731 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8732                                     const X86Subtarget *Subtarget) {
8733   DebugLoc DL = N->getDebugLoc();
8734   SDValue Cond = N->getOperand(0);
8735   // Get the LHS/RHS of the select.
8736   SDValue LHS = N->getOperand(1);
8737   SDValue RHS = N->getOperand(2);
8738
8739   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8740   // instructions have the peculiarity that if either operand is a NaN,
8741   // they chose what we call the RHS operand (and as such are not symmetric).
8742   // It happens that this matches the semantics of the common C idiom
8743   // x<y?x:y and related forms, so we can recognize these cases.
8744   if (Subtarget->hasSSE2() &&
8745       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8746       Cond.getOpcode() == ISD::SETCC) {
8747     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8748
8749     unsigned Opcode = 0;
8750     // Check for x CC y ? x : y.
8751     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8752       switch (CC) {
8753       default: break;
8754       case ISD::SETULT:
8755         // This can be a min if we can prove that at least one of the operands
8756         // is not a nan.
8757         if (!FiniteOnlyFPMath()) {
8758           if (DAG.isKnownNeverNaN(RHS)) {
8759             // Put the potential NaN in the RHS so that SSE will preserve it.
8760             std::swap(LHS, RHS);
8761           } else if (!DAG.isKnownNeverNaN(LHS))
8762             break;
8763         }
8764         Opcode = X86ISD::FMIN;
8765         break;
8766       case ISD::SETOLE:
8767         // This can be a min if we can prove that at least one of the operands
8768         // is not a nan.
8769         if (!FiniteOnlyFPMath()) {
8770           if (DAG.isKnownNeverNaN(LHS)) {
8771             // Put the potential NaN in the RHS so that SSE will preserve it.
8772             std::swap(LHS, RHS);
8773           } else if (!DAG.isKnownNeverNaN(RHS))
8774             break;
8775         }
8776         Opcode = X86ISD::FMIN;
8777         break;
8778       case ISD::SETULE:
8779         // This can be a min, but if either operand is a NaN we need it to
8780         // preserve the original LHS.
8781         std::swap(LHS, RHS);
8782       case ISD::SETOLT:
8783       case ISD::SETLT:
8784       case ISD::SETLE:
8785         Opcode = X86ISD::FMIN;
8786         break;
8787
8788       case ISD::SETOGE:
8789         // This can be a max if we can prove that at least one of the operands
8790         // is not a nan.
8791         if (!FiniteOnlyFPMath()) {
8792           if (DAG.isKnownNeverNaN(LHS)) {
8793             // Put the potential NaN in the RHS so that SSE will preserve it.
8794             std::swap(LHS, RHS);
8795           } else if (!DAG.isKnownNeverNaN(RHS))
8796             break;
8797         }
8798         Opcode = X86ISD::FMAX;
8799         break;
8800       case ISD::SETUGT:
8801         // This can be a max if we can prove that at least one of the operands
8802         // is not a nan.
8803         if (!FiniteOnlyFPMath()) {
8804           if (DAG.isKnownNeverNaN(RHS)) {
8805             // Put the potential NaN in the RHS so that SSE will preserve it.
8806             std::swap(LHS, RHS);
8807           } else if (!DAG.isKnownNeverNaN(LHS))
8808             break;
8809         }
8810         Opcode = X86ISD::FMAX;
8811         break;
8812       case ISD::SETUGE:
8813         // This can be a max, but if either operand is a NaN we need it to
8814         // preserve the original LHS.
8815         std::swap(LHS, RHS);
8816       case ISD::SETOGT:
8817       case ISD::SETGT:
8818       case ISD::SETGE:
8819         Opcode = X86ISD::FMAX;
8820         break;
8821       }
8822     // Check for x CC y ? y : x -- a min/max with reversed arms.
8823     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8824       switch (CC) {
8825       default: break;
8826       case ISD::SETOGE:
8827         // This can be a min if we can prove that at least one of the operands
8828         // is not a nan.
8829         if (!FiniteOnlyFPMath()) {
8830           if (DAG.isKnownNeverNaN(RHS)) {
8831             // Put the potential NaN in the RHS so that SSE will preserve it.
8832             std::swap(LHS, RHS);
8833           } else if (!DAG.isKnownNeverNaN(LHS))
8834             break;
8835         }
8836         Opcode = X86ISD::FMIN;
8837         break;
8838       case ISD::SETUGT:
8839         // This can be a min if we can prove that at least one of the operands
8840         // is not a nan.
8841         if (!FiniteOnlyFPMath()) {
8842           if (DAG.isKnownNeverNaN(LHS)) {
8843             // Put the potential NaN in the RHS so that SSE will preserve it.
8844             std::swap(LHS, RHS);
8845           } else if (!DAG.isKnownNeverNaN(RHS))
8846             break;
8847         }
8848         Opcode = X86ISD::FMIN;
8849         break;
8850       case ISD::SETUGE:
8851         // This can be a min, but if either operand is a NaN we need it to
8852         // preserve the original LHS.
8853         std::swap(LHS, RHS);
8854       case ISD::SETOGT:
8855       case ISD::SETGT:
8856       case ISD::SETGE:
8857         Opcode = X86ISD::FMIN;
8858         break;
8859
8860       case ISD::SETULT:
8861         // This can be a max if we can prove that at least one of the operands
8862         // is not a nan.
8863         if (!FiniteOnlyFPMath()) {
8864           if (DAG.isKnownNeverNaN(LHS)) {
8865             // Put the potential NaN in the RHS so that SSE will preserve it.
8866             std::swap(LHS, RHS);
8867           } else if (!DAG.isKnownNeverNaN(RHS))
8868             break;
8869         }
8870         Opcode = X86ISD::FMAX;
8871         break;
8872       case ISD::SETOLE:
8873         // This can be a max if we can prove that at least one of the operands
8874         // is not a nan.
8875         if (!FiniteOnlyFPMath()) {
8876           if (DAG.isKnownNeverNaN(RHS)) {
8877             // Put the potential NaN in the RHS so that SSE will preserve it.
8878             std::swap(LHS, RHS);
8879           } else if (!DAG.isKnownNeverNaN(LHS))
8880             break;
8881         }
8882         Opcode = X86ISD::FMAX;
8883         break;
8884       case ISD::SETULE:
8885         // This can be a max, but if either operand is a NaN we need it to
8886         // preserve the original LHS.
8887         std::swap(LHS, RHS);
8888       case ISD::SETOLT:
8889       case ISD::SETLT:
8890       case ISD::SETLE:
8891         Opcode = X86ISD::FMAX;
8892         break;
8893       }
8894     }
8895
8896     if (Opcode)
8897       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8898   }
8899
8900   // If this is a select between two integer constants, try to do some
8901   // optimizations.
8902   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8903     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8904       // Don't do this for crazy integer types.
8905       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8906         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8907         // so that TrueC (the true value) is larger than FalseC.
8908         bool NeedsCondInvert = false;
8909
8910         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8911             // Efficiently invertible.
8912             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8913              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8914               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8915           NeedsCondInvert = true;
8916           std::swap(TrueC, FalseC);
8917         }
8918
8919         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8920         if (FalseC->getAPIntValue() == 0 &&
8921             TrueC->getAPIntValue().isPowerOf2()) {
8922           if (NeedsCondInvert) // Invert the condition if needed.
8923             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8924                                DAG.getConstant(1, Cond.getValueType()));
8925
8926           // Zero extend the condition if needed.
8927           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8928
8929           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8930           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8931                              DAG.getConstant(ShAmt, MVT::i8));
8932         }
8933
8934         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8935         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8936           if (NeedsCondInvert) // Invert the condition if needed.
8937             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8938                                DAG.getConstant(1, Cond.getValueType()));
8939
8940           // Zero extend the condition if needed.
8941           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8942                              FalseC->getValueType(0), Cond);
8943           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8944                              SDValue(FalseC, 0));
8945         }
8946
8947         // Optimize cases that will turn into an LEA instruction.  This requires
8948         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8949         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8950           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8951           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8952
8953           bool isFastMultiplier = false;
8954           if (Diff < 10) {
8955             switch ((unsigned char)Diff) {
8956               default: break;
8957               case 1:  // result = add base, cond
8958               case 2:  // result = lea base(    , cond*2)
8959               case 3:  // result = lea base(cond, cond*2)
8960               case 4:  // result = lea base(    , cond*4)
8961               case 5:  // result = lea base(cond, cond*4)
8962               case 8:  // result = lea base(    , cond*8)
8963               case 9:  // result = lea base(cond, cond*8)
8964                 isFastMultiplier = true;
8965                 break;
8966             }
8967           }
8968
8969           if (isFastMultiplier) {
8970             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8971             if (NeedsCondInvert) // Invert the condition if needed.
8972               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8973                                  DAG.getConstant(1, Cond.getValueType()));
8974
8975             // Zero extend the condition if needed.
8976             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8977                                Cond);
8978             // Scale the condition by the difference.
8979             if (Diff != 1)
8980               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8981                                  DAG.getConstant(Diff, Cond.getValueType()));
8982
8983             // Add the base if non-zero.
8984             if (FalseC->getAPIntValue() != 0)
8985               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8986                                  SDValue(FalseC, 0));
8987             return Cond;
8988           }
8989         }
8990       }
8991   }
8992
8993   return SDValue();
8994 }
8995
8996 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8997 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8998                                   TargetLowering::DAGCombinerInfo &DCI) {
8999   DebugLoc DL = N->getDebugLoc();
9000
9001   // If the flag operand isn't dead, don't touch this CMOV.
9002   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9003     return SDValue();
9004
9005   // If this is a select between two integer constants, try to do some
9006   // optimizations.  Note that the operands are ordered the opposite of SELECT
9007   // operands.
9008   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9009     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9010       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9011       // larger than FalseC (the false value).
9012       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9013
9014       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9015         CC = X86::GetOppositeBranchCondition(CC);
9016         std::swap(TrueC, FalseC);
9017       }
9018
9019       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9020       // This is efficient for any integer data type (including i8/i16) and
9021       // shift amount.
9022       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9023         SDValue Cond = N->getOperand(3);
9024         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9025                            DAG.getConstant(CC, MVT::i8), Cond);
9026
9027         // Zero extend the condition if needed.
9028         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9029
9030         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9031         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9032                            DAG.getConstant(ShAmt, MVT::i8));
9033         if (N->getNumValues() == 2)  // Dead flag value?
9034           return DCI.CombineTo(N, Cond, SDValue());
9035         return Cond;
9036       }
9037
9038       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9039       // for any integer data type, including i8/i16.
9040       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9041         SDValue Cond = N->getOperand(3);
9042         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9043                            DAG.getConstant(CC, MVT::i8), Cond);
9044
9045         // Zero extend the condition if needed.
9046         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9047                            FalseC->getValueType(0), Cond);
9048         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9049                            SDValue(FalseC, 0));
9050
9051         if (N->getNumValues() == 2)  // Dead flag value?
9052           return DCI.CombineTo(N, Cond, SDValue());
9053         return Cond;
9054       }
9055
9056       // Optimize cases that will turn into an LEA instruction.  This requires
9057       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9058       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9059         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9060         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9061
9062         bool isFastMultiplier = false;
9063         if (Diff < 10) {
9064           switch ((unsigned char)Diff) {
9065           default: break;
9066           case 1:  // result = add base, cond
9067           case 2:  // result = lea base(    , cond*2)
9068           case 3:  // result = lea base(cond, cond*2)
9069           case 4:  // result = lea base(    , cond*4)
9070           case 5:  // result = lea base(cond, cond*4)
9071           case 8:  // result = lea base(    , cond*8)
9072           case 9:  // result = lea base(cond, cond*8)
9073             isFastMultiplier = true;
9074             break;
9075           }
9076         }
9077
9078         if (isFastMultiplier) {
9079           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9080           SDValue Cond = N->getOperand(3);
9081           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9082                              DAG.getConstant(CC, MVT::i8), Cond);
9083           // Zero extend the condition if needed.
9084           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9085                              Cond);
9086           // Scale the condition by the difference.
9087           if (Diff != 1)
9088             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9089                                DAG.getConstant(Diff, Cond.getValueType()));
9090
9091           // Add the base if non-zero.
9092           if (FalseC->getAPIntValue() != 0)
9093             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9094                                SDValue(FalseC, 0));
9095           if (N->getNumValues() == 2)  // Dead flag value?
9096             return DCI.CombineTo(N, Cond, SDValue());
9097           return Cond;
9098         }
9099       }
9100     }
9101   }
9102   return SDValue();
9103 }
9104
9105
9106 /// PerformMulCombine - Optimize a single multiply with constant into two
9107 /// in order to implement it with two cheaper instructions, e.g.
9108 /// LEA + SHL, LEA + LEA.
9109 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9110                                  TargetLowering::DAGCombinerInfo &DCI) {
9111   if (DAG.getMachineFunction().
9112       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
9113     return SDValue();
9114
9115   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9116     return SDValue();
9117
9118   EVT VT = N->getValueType(0);
9119   if (VT != MVT::i64)
9120     return SDValue();
9121
9122   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9123   if (!C)
9124     return SDValue();
9125   uint64_t MulAmt = C->getZExtValue();
9126   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9127     return SDValue();
9128
9129   uint64_t MulAmt1 = 0;
9130   uint64_t MulAmt2 = 0;
9131   if ((MulAmt % 9) == 0) {
9132     MulAmt1 = 9;
9133     MulAmt2 = MulAmt / 9;
9134   } else if ((MulAmt % 5) == 0) {
9135     MulAmt1 = 5;
9136     MulAmt2 = MulAmt / 5;
9137   } else if ((MulAmt % 3) == 0) {
9138     MulAmt1 = 3;
9139     MulAmt2 = MulAmt / 3;
9140   }
9141   if (MulAmt2 &&
9142       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9143     DebugLoc DL = N->getDebugLoc();
9144
9145     if (isPowerOf2_64(MulAmt2) &&
9146         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9147       // If second multiplifer is pow2, issue it first. We want the multiply by
9148       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9149       // is an add.
9150       std::swap(MulAmt1, MulAmt2);
9151
9152     SDValue NewMul;
9153     if (isPowerOf2_64(MulAmt1))
9154       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9155                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9156     else
9157       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9158                            DAG.getConstant(MulAmt1, VT));
9159
9160     if (isPowerOf2_64(MulAmt2))
9161       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9162                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9163     else
9164       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9165                            DAG.getConstant(MulAmt2, VT));
9166
9167     // Do not add new nodes to DAG combiner worklist.
9168     DCI.CombineTo(N, NewMul, false);
9169   }
9170   return SDValue();
9171 }
9172
9173 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9174   SDValue N0 = N->getOperand(0);
9175   SDValue N1 = N->getOperand(1);
9176   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9177   EVT VT = N0.getValueType();
9178
9179   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9180   // since the result of setcc_c is all zero's or all ones.
9181   if (N1C && N0.getOpcode() == ISD::AND &&
9182       N0.getOperand(1).getOpcode() == ISD::Constant) {
9183     SDValue N00 = N0.getOperand(0);
9184     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9185         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9186           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9187          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9188       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9189       APInt ShAmt = N1C->getAPIntValue();
9190       Mask = Mask.shl(ShAmt);
9191       if (Mask != 0)
9192         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9193                            N00, DAG.getConstant(Mask, VT));
9194     }
9195   }
9196
9197   return SDValue();
9198 }
9199
9200 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9201 ///                       when possible.
9202 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9203                                    const X86Subtarget *Subtarget) {
9204   EVT VT = N->getValueType(0);
9205   if (!VT.isVector() && VT.isInteger() &&
9206       N->getOpcode() == ISD::SHL)
9207     return PerformSHLCombine(N, DAG);
9208
9209   // On X86 with SSE2 support, we can transform this to a vector shift if
9210   // all elements are shifted by the same amount.  We can't do this in legalize
9211   // because the a constant vector is typically transformed to a constant pool
9212   // so we have no knowledge of the shift amount.
9213   if (!Subtarget->hasSSE2())
9214     return SDValue();
9215
9216   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9217     return SDValue();
9218
9219   SDValue ShAmtOp = N->getOperand(1);
9220   EVT EltVT = VT.getVectorElementType();
9221   DebugLoc DL = N->getDebugLoc();
9222   SDValue BaseShAmt = SDValue();
9223   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9224     unsigned NumElts = VT.getVectorNumElements();
9225     unsigned i = 0;
9226     for (; i != NumElts; ++i) {
9227       SDValue Arg = ShAmtOp.getOperand(i);
9228       if (Arg.getOpcode() == ISD::UNDEF) continue;
9229       BaseShAmt = Arg;
9230       break;
9231     }
9232     for (; i != NumElts; ++i) {
9233       SDValue Arg = ShAmtOp.getOperand(i);
9234       if (Arg.getOpcode() == ISD::UNDEF) continue;
9235       if (Arg != BaseShAmt) {
9236         return SDValue();
9237       }
9238     }
9239   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9240              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9241     SDValue InVec = ShAmtOp.getOperand(0);
9242     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9243       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9244       unsigned i = 0;
9245       for (; i != NumElts; ++i) {
9246         SDValue Arg = InVec.getOperand(i);
9247         if (Arg.getOpcode() == ISD::UNDEF) continue;
9248         BaseShAmt = Arg;
9249         break;
9250       }
9251     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9252        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9253          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9254          if (C->getZExtValue() == SplatIdx)
9255            BaseShAmt = InVec.getOperand(1);
9256        }
9257     }
9258     if (BaseShAmt.getNode() == 0)
9259       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9260                               DAG.getIntPtrConstant(0));
9261   } else
9262     return SDValue();
9263
9264   // The shift amount is an i32.
9265   if (EltVT.bitsGT(MVT::i32))
9266     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9267   else if (EltVT.bitsLT(MVT::i32))
9268     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9269
9270   // The shift amount is identical so we can do a vector shift.
9271   SDValue  ValOp = N->getOperand(0);
9272   switch (N->getOpcode()) {
9273   default:
9274     llvm_unreachable("Unknown shift opcode!");
9275     break;
9276   case ISD::SHL:
9277     if (VT == MVT::v2i64)
9278       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9279                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9280                          ValOp, BaseShAmt);
9281     if (VT == MVT::v4i32)
9282       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9283                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9284                          ValOp, BaseShAmt);
9285     if (VT == MVT::v8i16)
9286       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9287                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9288                          ValOp, BaseShAmt);
9289     break;
9290   case ISD::SRA:
9291     if (VT == MVT::v4i32)
9292       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9293                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9294                          ValOp, BaseShAmt);
9295     if (VT == MVT::v8i16)
9296       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9297                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9298                          ValOp, BaseShAmt);
9299     break;
9300   case ISD::SRL:
9301     if (VT == MVT::v2i64)
9302       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9303                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9304                          ValOp, BaseShAmt);
9305     if (VT == MVT::v4i32)
9306       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9307                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9308                          ValOp, BaseShAmt);
9309     if (VT ==  MVT::v8i16)
9310       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9311                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9312                          ValOp, BaseShAmt);
9313     break;
9314   }
9315   return SDValue();
9316 }
9317
9318 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9319                                 const X86Subtarget *Subtarget) {
9320   EVT VT = N->getValueType(0);
9321   if (VT != MVT::i64 || !Subtarget->is64Bit())
9322     return SDValue();
9323
9324   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9325   SDValue N0 = N->getOperand(0);
9326   SDValue N1 = N->getOperand(1);
9327   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9328     std::swap(N0, N1);
9329   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9330     return SDValue();
9331
9332   SDValue ShAmt0 = N0.getOperand(1);
9333   if (ShAmt0.getValueType() != MVT::i8)
9334     return SDValue();
9335   SDValue ShAmt1 = N1.getOperand(1);
9336   if (ShAmt1.getValueType() != MVT::i8)
9337     return SDValue();
9338   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9339     ShAmt0 = ShAmt0.getOperand(0);
9340   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9341     ShAmt1 = ShAmt1.getOperand(0);
9342
9343   DebugLoc DL = N->getDebugLoc();
9344   unsigned Opc = X86ISD::SHLD;
9345   SDValue Op0 = N0.getOperand(0);
9346   SDValue Op1 = N1.getOperand(0);
9347   if (ShAmt0.getOpcode() == ISD::SUB) {
9348     Opc = X86ISD::SHRD;
9349     std::swap(Op0, Op1);
9350     std::swap(ShAmt0, ShAmt1);
9351   }
9352
9353   if (ShAmt1.getOpcode() == ISD::SUB) {
9354     SDValue Sum = ShAmt1.getOperand(0);
9355     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9356       if (SumC->getSExtValue() == 64 &&
9357           ShAmt1.getOperand(1) == ShAmt0)
9358         return DAG.getNode(Opc, DL, VT,
9359                            Op0, Op1,
9360                            DAG.getNode(ISD::TRUNCATE, DL,
9361                                        MVT::i8, ShAmt0));
9362     }
9363   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9364     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9365     if (ShAmt0C &&
9366         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9367       return DAG.getNode(Opc, DL, VT,
9368                          N0.getOperand(0), N1.getOperand(0),
9369                          DAG.getNode(ISD::TRUNCATE, DL,
9370                                        MVT::i8, ShAmt0));
9371   }
9372
9373   return SDValue();
9374 }
9375
9376 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9377 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9378                                    const X86Subtarget *Subtarget) {
9379   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9380   // the FP state in cases where an emms may be missing.
9381   // A preferable solution to the general problem is to figure out the right
9382   // places to insert EMMS.  This qualifies as a quick hack.
9383
9384   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9385   StoreSDNode *St = cast<StoreSDNode>(N);
9386   EVT VT = St->getValue().getValueType();
9387   if (VT.getSizeInBits() != 64)
9388     return SDValue();
9389
9390   const Function *F = DAG.getMachineFunction().getFunction();
9391   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9392   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9393     && Subtarget->hasSSE2();
9394   if ((VT.isVector() ||
9395        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9396       isa<LoadSDNode>(St->getValue()) &&
9397       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9398       St->getChain().hasOneUse() && !St->isVolatile()) {
9399     SDNode* LdVal = St->getValue().getNode();
9400     LoadSDNode *Ld = 0;
9401     int TokenFactorIndex = -1;
9402     SmallVector<SDValue, 8> Ops;
9403     SDNode* ChainVal = St->getChain().getNode();
9404     // Must be a store of a load.  We currently handle two cases:  the load
9405     // is a direct child, and it's under an intervening TokenFactor.  It is
9406     // possible to dig deeper under nested TokenFactors.
9407     if (ChainVal == LdVal)
9408       Ld = cast<LoadSDNode>(St->getChain());
9409     else if (St->getValue().hasOneUse() &&
9410              ChainVal->getOpcode() == ISD::TokenFactor) {
9411       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9412         if (ChainVal->getOperand(i).getNode() == LdVal) {
9413           TokenFactorIndex = i;
9414           Ld = cast<LoadSDNode>(St->getValue());
9415         } else
9416           Ops.push_back(ChainVal->getOperand(i));
9417       }
9418     }
9419
9420     if (!Ld || !ISD::isNormalLoad(Ld))
9421       return SDValue();
9422
9423     // If this is not the MMX case, i.e. we are just turning i64 load/store
9424     // into f64 load/store, avoid the transformation if there are multiple
9425     // uses of the loaded value.
9426     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9427       return SDValue();
9428
9429     DebugLoc LdDL = Ld->getDebugLoc();
9430     DebugLoc StDL = N->getDebugLoc();
9431     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9432     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9433     // pair instead.
9434     if (Subtarget->is64Bit() || F64IsLegal) {
9435       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9436       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9437                                   Ld->getBasePtr(), Ld->getSrcValue(),
9438                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9439                                   Ld->getAlignment());
9440       SDValue NewChain = NewLd.getValue(1);
9441       if (TokenFactorIndex != -1) {
9442         Ops.push_back(NewChain);
9443         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9444                                Ops.size());
9445       }
9446       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9447                           St->getSrcValue(), St->getSrcValueOffset(),
9448                           St->isVolatile(), St->getAlignment());
9449     }
9450
9451     // Otherwise, lower to two pairs of 32-bit loads / stores.
9452     SDValue LoAddr = Ld->getBasePtr();
9453     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9454                                  DAG.getConstant(4, MVT::i32));
9455
9456     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9457                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9458                                Ld->isVolatile(), Ld->getAlignment());
9459     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9460                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9461                                Ld->isVolatile(),
9462                                MinAlign(Ld->getAlignment(), 4));
9463
9464     SDValue NewChain = LoLd.getValue(1);
9465     if (TokenFactorIndex != -1) {
9466       Ops.push_back(LoLd);
9467       Ops.push_back(HiLd);
9468       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9469                              Ops.size());
9470     }
9471
9472     LoAddr = St->getBasePtr();
9473     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9474                          DAG.getConstant(4, MVT::i32));
9475
9476     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9477                                 St->getSrcValue(), St->getSrcValueOffset(),
9478                                 St->isVolatile(), St->getAlignment());
9479     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9480                                 St->getSrcValue(),
9481                                 St->getSrcValueOffset() + 4,
9482                                 St->isVolatile(),
9483                                 MinAlign(St->getAlignment(), 4));
9484     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9485   }
9486   return SDValue();
9487 }
9488
9489 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9490 /// X86ISD::FXOR nodes.
9491 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9492   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9493   // F[X]OR(0.0, x) -> x
9494   // F[X]OR(x, 0.0) -> x
9495   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9496     if (C->getValueAPF().isPosZero())
9497       return N->getOperand(1);
9498   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9499     if (C->getValueAPF().isPosZero())
9500       return N->getOperand(0);
9501   return SDValue();
9502 }
9503
9504 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9505 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9506   // FAND(0.0, x) -> 0.0
9507   // FAND(x, 0.0) -> 0.0
9508   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9509     if (C->getValueAPF().isPosZero())
9510       return N->getOperand(0);
9511   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9512     if (C->getValueAPF().isPosZero())
9513       return N->getOperand(1);
9514   return SDValue();
9515 }
9516
9517 static SDValue PerformBTCombine(SDNode *N,
9518                                 SelectionDAG &DAG,
9519                                 TargetLowering::DAGCombinerInfo &DCI) {
9520   // BT ignores high bits in the bit index operand.
9521   SDValue Op1 = N->getOperand(1);
9522   if (Op1.hasOneUse()) {
9523     unsigned BitWidth = Op1.getValueSizeInBits();
9524     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9525     APInt KnownZero, KnownOne;
9526     TargetLowering::TargetLoweringOpt TLO(DAG);
9527     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9528     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9529         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9530       DCI.CommitTargetLoweringOpt(TLO);
9531   }
9532   return SDValue();
9533 }
9534
9535 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9536   SDValue Op = N->getOperand(0);
9537   if (Op.getOpcode() == ISD::BIT_CONVERT)
9538     Op = Op.getOperand(0);
9539   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9540   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9541       VT.getVectorElementType().getSizeInBits() ==
9542       OpVT.getVectorElementType().getSizeInBits()) {
9543     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9544   }
9545   return SDValue();
9546 }
9547
9548 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9549 // Locked instructions, in turn, have implicit fence semantics (all memory
9550 // operations are flushed before issuing the locked instruction, and the
9551 // are not buffered), so we can fold away the common pattern of
9552 // fence-atomic-fence.
9553 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9554   SDValue atomic = N->getOperand(0);
9555   switch (atomic.getOpcode()) {
9556     case ISD::ATOMIC_CMP_SWAP:
9557     case ISD::ATOMIC_SWAP:
9558     case ISD::ATOMIC_LOAD_ADD:
9559     case ISD::ATOMIC_LOAD_SUB:
9560     case ISD::ATOMIC_LOAD_AND:
9561     case ISD::ATOMIC_LOAD_OR:
9562     case ISD::ATOMIC_LOAD_XOR:
9563     case ISD::ATOMIC_LOAD_NAND:
9564     case ISD::ATOMIC_LOAD_MIN:
9565     case ISD::ATOMIC_LOAD_MAX:
9566     case ISD::ATOMIC_LOAD_UMIN:
9567     case ISD::ATOMIC_LOAD_UMAX:
9568       break;
9569     default:
9570       return SDValue();
9571   }
9572
9573   SDValue fence = atomic.getOperand(0);
9574   if (fence.getOpcode() != ISD::MEMBARRIER)
9575     return SDValue();
9576
9577   switch (atomic.getOpcode()) {
9578     case ISD::ATOMIC_CMP_SWAP:
9579       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9580                                     atomic.getOperand(1), atomic.getOperand(2),
9581                                     atomic.getOperand(3));
9582     case ISD::ATOMIC_SWAP:
9583     case ISD::ATOMIC_LOAD_ADD:
9584     case ISD::ATOMIC_LOAD_SUB:
9585     case ISD::ATOMIC_LOAD_AND:
9586     case ISD::ATOMIC_LOAD_OR:
9587     case ISD::ATOMIC_LOAD_XOR:
9588     case ISD::ATOMIC_LOAD_NAND:
9589     case ISD::ATOMIC_LOAD_MIN:
9590     case ISD::ATOMIC_LOAD_MAX:
9591     case ISD::ATOMIC_LOAD_UMIN:
9592     case ISD::ATOMIC_LOAD_UMAX:
9593       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9594                                     atomic.getOperand(1), atomic.getOperand(2));
9595     default:
9596       return SDValue();
9597   }
9598 }
9599
9600 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9601   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9602   //           (and (i32 x86isd::setcc_carry), 1)
9603   // This eliminates the zext. This transformation is necessary because
9604   // ISD::SETCC is always legalized to i8.
9605   DebugLoc dl = N->getDebugLoc();
9606   SDValue N0 = N->getOperand(0);
9607   EVT VT = N->getValueType(0);
9608   if (N0.getOpcode() == ISD::AND &&
9609       N0.hasOneUse() &&
9610       N0.getOperand(0).hasOneUse()) {
9611     SDValue N00 = N0.getOperand(0);
9612     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9613       return SDValue();
9614     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9615     if (!C || C->getZExtValue() != 1)
9616       return SDValue();
9617     return DAG.getNode(ISD::AND, dl, VT,
9618                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9619                                    N00.getOperand(0), N00.getOperand(1)),
9620                        DAG.getConstant(1, VT));
9621   }
9622
9623   return SDValue();
9624 }
9625
9626 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9627                                              DAGCombinerInfo &DCI) const {
9628   SelectionDAG &DAG = DCI.DAG;
9629   switch (N->getOpcode()) {
9630   default: break;
9631   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9632   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9633   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9634   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9635   case ISD::SHL:
9636   case ISD::SRA:
9637   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9638   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9639   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9640   case X86ISD::FXOR:
9641   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9642   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9643   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9644   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9645   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9646   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9647   }
9648
9649   return SDValue();
9650 }
9651
9652 //===----------------------------------------------------------------------===//
9653 //                           X86 Inline Assembly Support
9654 //===----------------------------------------------------------------------===//
9655
9656 static bool LowerToBSwap(CallInst *CI) {
9657   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9658   // we will turn this bswap into something that will be lowered to logical ops
9659   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9660   // so don't worry about this.
9661
9662   // Verify this is a simple bswap.
9663   if (CI->getNumOperands() != 2 ||
9664       CI->getType() != CI->getOperand(1)->getType() ||
9665       !CI->getType()->isInteger())
9666     return false;
9667
9668   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9669   if (!Ty || Ty->getBitWidth() % 16 != 0)
9670     return false;
9671
9672   // Okay, we can do this xform, do so now.
9673   const Type *Tys[] = { Ty };
9674   Module *M = CI->getParent()->getParent()->getParent();
9675   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9676
9677   Value *Op = CI->getOperand(1);
9678   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9679
9680   CI->replaceAllUsesWith(Op);
9681   CI->eraseFromParent();
9682   return true;
9683 }
9684
9685 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9686   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9687   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9688
9689   std::string AsmStr = IA->getAsmString();
9690
9691   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9692   SmallVector<StringRef, 4> AsmPieces;
9693   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9694
9695   switch (AsmPieces.size()) {
9696   default: return false;
9697   case 1:
9698     AsmStr = AsmPieces[0];
9699     AsmPieces.clear();
9700     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9701
9702     // bswap $0
9703     if (AsmPieces.size() == 2 &&
9704         (AsmPieces[0] == "bswap" ||
9705          AsmPieces[0] == "bswapq" ||
9706          AsmPieces[0] == "bswapl") &&
9707         (AsmPieces[1] == "$0" ||
9708          AsmPieces[1] == "${0:q}")) {
9709       // No need to check constraints, nothing other than the equivalent of
9710       // "=r,0" would be valid here.
9711       return LowerToBSwap(CI);
9712     }
9713     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9714     if (CI->getType()->isInteger(16) &&
9715         AsmPieces.size() == 3 &&
9716         AsmPieces[0] == "rorw" &&
9717         AsmPieces[1] == "$$8," &&
9718         AsmPieces[2] == "${0:w}" &&
9719         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9720       return LowerToBSwap(CI);
9721     }
9722     break;
9723   case 3:
9724     if (CI->getType()->isInteger(64) &&
9725         Constraints.size() >= 2 &&
9726         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9727         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9728       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9729       SmallVector<StringRef, 4> Words;
9730       SplitString(AsmPieces[0], Words, " \t");
9731       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9732         Words.clear();
9733         SplitString(AsmPieces[1], Words, " \t");
9734         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9735           Words.clear();
9736           SplitString(AsmPieces[2], Words, " \t,");
9737           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9738               Words[2] == "%edx") {
9739             return LowerToBSwap(CI);
9740           }
9741         }
9742       }
9743     }
9744     break;
9745   }
9746   return false;
9747 }
9748
9749
9750
9751 /// getConstraintType - Given a constraint letter, return the type of
9752 /// constraint it is for this target.
9753 X86TargetLowering::ConstraintType
9754 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9755   if (Constraint.size() == 1) {
9756     switch (Constraint[0]) {
9757     case 'A':
9758       return C_Register;
9759     case 'f':
9760     case 'r':
9761     case 'R':
9762     case 'l':
9763     case 'q':
9764     case 'Q':
9765     case 'x':
9766     case 'y':
9767     case 'Y':
9768       return C_RegisterClass;
9769     case 'e':
9770     case 'Z':
9771       return C_Other;
9772     default:
9773       break;
9774     }
9775   }
9776   return TargetLowering::getConstraintType(Constraint);
9777 }
9778
9779 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9780 /// with another that has more specific requirements based on the type of the
9781 /// corresponding operand.
9782 const char *X86TargetLowering::
9783 LowerXConstraint(EVT ConstraintVT) const {
9784   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9785   // 'f' like normal targets.
9786   if (ConstraintVT.isFloatingPoint()) {
9787     if (Subtarget->hasSSE2())
9788       return "Y";
9789     if (Subtarget->hasSSE1())
9790       return "x";
9791   }
9792
9793   return TargetLowering::LowerXConstraint(ConstraintVT);
9794 }
9795
9796 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9797 /// vector.  If it is invalid, don't add anything to Ops.
9798 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9799                                                      char Constraint,
9800                                                      bool hasMemory,
9801                                                      std::vector<SDValue>&Ops,
9802                                                      SelectionDAG &DAG) const {
9803   SDValue Result(0, 0);
9804
9805   switch (Constraint) {
9806   default: break;
9807   case 'I':
9808     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9809       if (C->getZExtValue() <= 31) {
9810         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9811         break;
9812       }
9813     }
9814     return;
9815   case 'J':
9816     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9817       if (C->getZExtValue() <= 63) {
9818         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9819         break;
9820       }
9821     }
9822     return;
9823   case 'K':
9824     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9825       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9826         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9827         break;
9828       }
9829     }
9830     return;
9831   case 'N':
9832     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9833       if (C->getZExtValue() <= 255) {
9834         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9835         break;
9836       }
9837     }
9838     return;
9839   case 'e': {
9840     // 32-bit signed value
9841     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9842       const ConstantInt *CI = C->getConstantIntValue();
9843       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9844                                   C->getSExtValue())) {
9845         // Widen to 64 bits here to get it sign extended.
9846         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9847         break;
9848       }
9849     // FIXME gcc accepts some relocatable values here too, but only in certain
9850     // memory models; it's complicated.
9851     }
9852     return;
9853   }
9854   case 'Z': {
9855     // 32-bit unsigned value
9856     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9857       const ConstantInt *CI = C->getConstantIntValue();
9858       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9859                                   C->getZExtValue())) {
9860         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9861         break;
9862       }
9863     }
9864     // FIXME gcc accepts some relocatable values here too, but only in certain
9865     // memory models; it's complicated.
9866     return;
9867   }
9868   case 'i': {
9869     // Literal immediates are always ok.
9870     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9871       // Widen to 64 bits here to get it sign extended.
9872       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9873       break;
9874     }
9875
9876     // If we are in non-pic codegen mode, we allow the address of a global (with
9877     // an optional displacement) to be used with 'i'.
9878     GlobalAddressSDNode *GA = 0;
9879     int64_t Offset = 0;
9880
9881     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9882     while (1) {
9883       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9884         Offset += GA->getOffset();
9885         break;
9886       } else if (Op.getOpcode() == ISD::ADD) {
9887         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9888           Offset += C->getZExtValue();
9889           Op = Op.getOperand(0);
9890           continue;
9891         }
9892       } else if (Op.getOpcode() == ISD::SUB) {
9893         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9894           Offset += -C->getZExtValue();
9895           Op = Op.getOperand(0);
9896           continue;
9897         }
9898       }
9899
9900       // Otherwise, this isn't something we can handle, reject it.
9901       return;
9902     }
9903
9904     GlobalValue *GV = GA->getGlobal();
9905     // If we require an extra load to get this address, as in PIC mode, we
9906     // can't accept it.
9907     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9908                                                         getTargetMachine())))
9909       return;
9910
9911     if (hasMemory)
9912       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9913     else
9914       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9915     Result = Op;
9916     break;
9917   }
9918   }
9919
9920   if (Result.getNode()) {
9921     Ops.push_back(Result);
9922     return;
9923   }
9924   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9925                                                       Ops, DAG);
9926 }
9927
9928 std::vector<unsigned> X86TargetLowering::
9929 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9930                                   EVT VT) const {
9931   if (Constraint.size() == 1) {
9932     // FIXME: not handling fp-stack yet!
9933     switch (Constraint[0]) {      // GCC X86 Constraint Letters
9934     default: break;  // Unknown constraint letter
9935     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
9936       if (Subtarget->is64Bit()) {
9937         if (VT == MVT::i32)
9938           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9939                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9940                                        X86::R10D,X86::R11D,X86::R12D,
9941                                        X86::R13D,X86::R14D,X86::R15D,
9942                                        X86::EBP, X86::ESP, 0);
9943         else if (VT == MVT::i16)
9944           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9945                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9946                                        X86::R10W,X86::R11W,X86::R12W,
9947                                        X86::R13W,X86::R14W,X86::R15W,
9948                                        X86::BP,  X86::SP, 0);
9949         else if (VT == MVT::i8)
9950           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9951                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9952                                        X86::R10B,X86::R11B,X86::R12B,
9953                                        X86::R13B,X86::R14B,X86::R15B,
9954                                        X86::BPL, X86::SPL, 0);
9955
9956         else if (VT == MVT::i64)
9957           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9958                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9959                                        X86::R10, X86::R11, X86::R12,
9960                                        X86::R13, X86::R14, X86::R15,
9961                                        X86::RBP, X86::RSP, 0);
9962
9963         break;
9964       }
9965       // 32-bit fallthrough
9966     case 'Q':   // Q_REGS
9967       if (VT == MVT::i32)
9968         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9969       else if (VT == MVT::i16)
9970         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9971       else if (VT == MVT::i8)
9972         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9973       else if (VT == MVT::i64)
9974         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9975       break;
9976     }
9977   }
9978
9979   return std::vector<unsigned>();
9980 }
9981
9982 std::pair<unsigned, const TargetRegisterClass*>
9983 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9984                                                 EVT VT) const {
9985   // First, see if this is a constraint that directly corresponds to an LLVM
9986   // register class.
9987   if (Constraint.size() == 1) {
9988     // GCC Constraint Letters
9989     switch (Constraint[0]) {
9990     default: break;
9991     case 'r':   // GENERAL_REGS
9992     case 'l':   // INDEX_REGS
9993       if (VT == MVT::i8)
9994         return std::make_pair(0U, X86::GR8RegisterClass);
9995       if (VT == MVT::i16)
9996         return std::make_pair(0U, X86::GR16RegisterClass);
9997       if (VT == MVT::i32 || !Subtarget->is64Bit())
9998         return std::make_pair(0U, X86::GR32RegisterClass);
9999       return std::make_pair(0U, X86::GR64RegisterClass);
10000     case 'R':   // LEGACY_REGS
10001       if (VT == MVT::i8)
10002         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10003       if (VT == MVT::i16)
10004         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10005       if (VT == MVT::i32 || !Subtarget->is64Bit())
10006         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10007       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10008     case 'f':  // FP Stack registers.
10009       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10010       // value to the correct fpstack register class.
10011       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10012         return std::make_pair(0U, X86::RFP32RegisterClass);
10013       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10014         return std::make_pair(0U, X86::RFP64RegisterClass);
10015       return std::make_pair(0U, X86::RFP80RegisterClass);
10016     case 'y':   // MMX_REGS if MMX allowed.
10017       if (!Subtarget->hasMMX()) break;
10018       return std::make_pair(0U, X86::VR64RegisterClass);
10019     case 'Y':   // SSE_REGS if SSE2 allowed
10020       if (!Subtarget->hasSSE2()) break;
10021       // FALL THROUGH.
10022     case 'x':   // SSE_REGS if SSE1 allowed
10023       if (!Subtarget->hasSSE1()) break;
10024
10025       switch (VT.getSimpleVT().SimpleTy) {
10026       default: break;
10027       // Scalar SSE types.
10028       case MVT::f32:
10029       case MVT::i32:
10030         return std::make_pair(0U, X86::FR32RegisterClass);
10031       case MVT::f64:
10032       case MVT::i64:
10033         return std::make_pair(0U, X86::FR64RegisterClass);
10034       // Vector types.
10035       case MVT::v16i8:
10036       case MVT::v8i16:
10037       case MVT::v4i32:
10038       case MVT::v2i64:
10039       case MVT::v4f32:
10040       case MVT::v2f64:
10041         return std::make_pair(0U, X86::VR128RegisterClass);
10042       }
10043       break;
10044     }
10045   }
10046
10047   // Use the default implementation in TargetLowering to convert the register
10048   // constraint into a member of a register class.
10049   std::pair<unsigned, const TargetRegisterClass*> Res;
10050   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10051
10052   // Not found as a standard register?
10053   if (Res.second == 0) {
10054     // Map st(0) -> st(7) -> ST0
10055     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10056         tolower(Constraint[1]) == 's' &&
10057         tolower(Constraint[2]) == 't' &&
10058         Constraint[3] == '(' &&
10059         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10060         Constraint[5] == ')' &&
10061         Constraint[6] == '}') {
10062
10063       Res.first = X86::ST0+Constraint[4]-'0';
10064       Res.second = X86::RFP80RegisterClass;
10065       return Res;
10066     }
10067
10068     // GCC allows "st(0)" to be called just plain "st".
10069     if (StringRef("{st}").equals_lower(Constraint)) {
10070       Res.first = X86::ST0;
10071       Res.second = X86::RFP80RegisterClass;
10072       return Res;
10073     }
10074
10075     // flags -> EFLAGS
10076     if (StringRef("{flags}").equals_lower(Constraint)) {
10077       Res.first = X86::EFLAGS;
10078       Res.second = X86::CCRRegisterClass;
10079       return Res;
10080     }
10081
10082     // 'A' means EAX + EDX.
10083     if (Constraint == "A") {
10084       Res.first = X86::EAX;
10085       Res.second = X86::GR32_ADRegisterClass;
10086       return Res;
10087     }
10088     return Res;
10089   }
10090
10091   // Otherwise, check to see if this is a register class of the wrong value
10092   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10093   // turn into {ax},{dx}.
10094   if (Res.second->hasType(VT))
10095     return Res;   // Correct type already, nothing to do.
10096
10097   // All of the single-register GCC register classes map their values onto
10098   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10099   // really want an 8-bit or 32-bit register, map to the appropriate register
10100   // class and return the appropriate register.
10101   if (Res.second == X86::GR16RegisterClass) {
10102     if (VT == MVT::i8) {
10103       unsigned DestReg = 0;
10104       switch (Res.first) {
10105       default: break;
10106       case X86::AX: DestReg = X86::AL; break;
10107       case X86::DX: DestReg = X86::DL; break;
10108       case X86::CX: DestReg = X86::CL; break;
10109       case X86::BX: DestReg = X86::BL; break;
10110       }
10111       if (DestReg) {
10112         Res.first = DestReg;
10113         Res.second = X86::GR8RegisterClass;
10114       }
10115     } else if (VT == MVT::i32) {
10116       unsigned DestReg = 0;
10117       switch (Res.first) {
10118       default: break;
10119       case X86::AX: DestReg = X86::EAX; break;
10120       case X86::DX: DestReg = X86::EDX; break;
10121       case X86::CX: DestReg = X86::ECX; break;
10122       case X86::BX: DestReg = X86::EBX; break;
10123       case X86::SI: DestReg = X86::ESI; break;
10124       case X86::DI: DestReg = X86::EDI; break;
10125       case X86::BP: DestReg = X86::EBP; break;
10126       case X86::SP: DestReg = X86::ESP; break;
10127       }
10128       if (DestReg) {
10129         Res.first = DestReg;
10130         Res.second = X86::GR32RegisterClass;
10131       }
10132     } else if (VT == MVT::i64) {
10133       unsigned DestReg = 0;
10134       switch (Res.first) {
10135       default: break;
10136       case X86::AX: DestReg = X86::RAX; break;
10137       case X86::DX: DestReg = X86::RDX; break;
10138       case X86::CX: DestReg = X86::RCX; break;
10139       case X86::BX: DestReg = X86::RBX; break;
10140       case X86::SI: DestReg = X86::RSI; break;
10141       case X86::DI: DestReg = X86::RDI; break;
10142       case X86::BP: DestReg = X86::RBP; break;
10143       case X86::SP: DestReg = X86::RSP; break;
10144       }
10145       if (DestReg) {
10146         Res.first = DestReg;
10147         Res.second = X86::GR64RegisterClass;
10148       }
10149     }
10150   } else if (Res.second == X86::FR32RegisterClass ||
10151              Res.second == X86::FR64RegisterClass ||
10152              Res.second == X86::VR128RegisterClass) {
10153     // Handle references to XMM physical registers that got mapped into the
10154     // wrong class.  This can happen with constraints like {xmm0} where the
10155     // target independent register mapper will just pick the first match it can
10156     // find, ignoring the required type.
10157     if (VT == MVT::f32)
10158       Res.second = X86::FR32RegisterClass;
10159     else if (VT == MVT::f64)
10160       Res.second = X86::FR64RegisterClass;
10161     else if (X86::VR128RegisterClass->hasType(VT))
10162       Res.second = X86::VR128RegisterClass;
10163   }
10164
10165   return Res;
10166 }
10167
10168 //===----------------------------------------------------------------------===//
10169 //                           X86 Widen vector type
10170 //===----------------------------------------------------------------------===//
10171
10172 /// getWidenVectorType: given a vector type, returns the type to widen
10173 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
10174 /// If there is no vector type that we want to widen to, returns MVT::Other
10175 /// When and where to widen is target dependent based on the cost of
10176 /// scalarizing vs using the wider vector type.
10177
10178 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
10179   assert(VT.isVector());
10180   if (isTypeLegal(VT))
10181     return VT;
10182
10183   // TODO: In computeRegisterProperty, we can compute the list of legal vector
10184   //       type based on element type.  This would speed up our search (though
10185   //       it may not be worth it since the size of the list is relatively
10186   //       small).
10187   EVT EltVT = VT.getVectorElementType();
10188   unsigned NElts = VT.getVectorNumElements();
10189
10190   // On X86, it make sense to widen any vector wider than 1
10191   if (NElts <= 1)
10192     return MVT::Other;
10193
10194   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
10195        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
10196     EVT SVT = (MVT::SimpleValueType)nVT;
10197
10198     if (isTypeLegal(SVT) &&
10199         SVT.getVectorElementType() == EltVT &&
10200         SVT.getVectorNumElements() > NElts)
10201       return SVT;
10202   }
10203   return MVT::Other;
10204 }